lib/Target/R600/SIISelLowering.cpp

   1 //===-- SIISelLowering.cpp - SI DAG Lowering Implementation ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Custom DAG lowering for SI
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifdef _MSC_VER
  16 // Provide M_PI.
  17 #define _USE_MATH_DEFINES
  18 #include <cmath>
  19 #endif
  20
  21 #include "SIISelLowering.h"
  22 #include "AMDGPU.h"
  23 #include "AMDGPUIntrinsicInfo.h"
  24 #include "AMDGPUSubtarget.h"
  25 #include "SIInstrInfo.h"
  26 #include "SIMachineFunctionInfo.h"
  27 #include "SIRegisterInfo.h"
  28 #include "llvm/ADT/BitVector.h"
  29 #include "llvm/CodeGen/CallingConvLower.h"
  30 #include "llvm/CodeGen/MachineInstrBuilder.h"
  31 #include "llvm/CodeGen/MachineRegisterInfo.h"
  32 #include "llvm/CodeGen/SelectionDAG.h"
  33 #include "llvm/IR/Function.h"
  34 #include "llvm/ADT/SmallString.h"
  35
  36 using namespace llvm;
  37
  38 SITargetLowering::SITargetLowering(TargetMachine &TM,
  39                                    const AMDGPUSubtarget &STI)
  40     : AMDGPUTargetLowering(TM, STI) {
  41   addRegisterClass(MVT::i1, &AMDGPU::VReg_1RegClass);
  42   addRegisterClass(MVT::i64, &AMDGPU::SReg_64RegClass);
  43
  44   addRegisterClass(MVT::v32i8, &AMDGPU::SReg_256RegClass);
  45   addRegisterClass(MVT::v64i8, &AMDGPU::SReg_512RegClass);
  46
  47   addRegisterClass(MVT::i32, &AMDGPU::SReg_32RegClass);
  48   addRegisterClass(MVT::f32, &AMDGPU::VGPR_32RegClass);
  49
  50   addRegisterClass(MVT::f64, &AMDGPU::VReg_64RegClass);
  51   addRegisterClass(MVT::v2i32, &AMDGPU::SReg_64RegClass);
  52   addRegisterClass(MVT::v2f32, &AMDGPU::VReg_64RegClass);
  53
  54   addRegisterClass(MVT::v4i32, &AMDGPU::SReg_128RegClass);
  55   addRegisterClass(MVT::v4f32, &AMDGPU::VReg_128RegClass);
  56
  57   addRegisterClass(MVT::v8i32, &AMDGPU::SReg_256RegClass);
  58   addRegisterClass(MVT::v8f32, &AMDGPU::VReg_256RegClass);
  59
  60   addRegisterClass(MVT::v16i32, &AMDGPU::SReg_512RegClass);
  61   addRegisterClass(MVT::v16f32, &AMDGPU::VReg_512RegClass);
  62
  63   computeRegisterProperties(STI.getRegisterInfo());
  64
  65   setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v8i32, Expand);
  66   setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v8f32, Expand);
  67   setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i32, Expand);
  68   setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16f32, Expand);
  69
  70   setOperationAction(ISD::ADD, MVT::i32, Legal);
  71   setOperationAction(ISD::ADDC, MVT::i32, Legal);
  72   setOperationAction(ISD::ADDE, MVT::i32, Legal);
  73   setOperationAction(ISD::SUBC, MVT::i32, Legal);
  74   setOperationAction(ISD::SUBE, MVT::i32, Legal);
  75
  76   setOperationAction(ISD::FSIN, MVT::f32, Custom);
  77   setOperationAction(ISD::FCOS, MVT::f32, Custom);
  78
  79   setOperationAction(ISD::FMINNUM, MVT::f64, Legal);
  80   setOperationAction(ISD::FMAXNUM, MVT::f64, Legal);
  81
  82   // We need to custom lower vector stores from local memory
  83   setOperationAction(ISD::LOAD, MVT::v4i32, Custom);
  84   setOperationAction(ISD::LOAD, MVT::v8i32, Custom);
  85   setOperationAction(ISD::LOAD, MVT::v16i32, Custom);
  86
  87   setOperationAction(ISD::STORE, MVT::v8i32, Custom);
  88   setOperationAction(ISD::STORE, MVT::v16i32, Custom);
  89
  90   setOperationAction(ISD::STORE, MVT::i1, Custom);
  91   setOperationAction(ISD::STORE, MVT::v4i32, Custom);
  92
  93   setOperationAction(ISD::SELECT, MVT::i64, Custom);
  94   setOperationAction(ISD::SELECT, MVT::f64, Promote);
  95   AddPromotedToType(ISD::SELECT, MVT::f64, MVT::i64);
  96
  97   setOperationAction(ISD::SELECT_CC, MVT::f32, Expand);
  98   setOperationAction(ISD::SELECT_CC, MVT::i32, Expand);
  99   setOperationAction(ISD::SELECT_CC, MVT::i64, Expand);
 100   setOperationAction(ISD::SELECT_CC, MVT::f64, Expand);
 101
 102   setOperationAction(ISD::SETCC, MVT::v2i1, Expand);
 103   setOperationAction(ISD::SETCC, MVT::v4i1, Expand);
 104
 105   setOperationAction(ISD::BSWAP, MVT::i32, Legal);
 106
 107   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Legal);
 108   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v2i1, Custom);
 109   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v4i1, Custom);
 110
 111   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8, Legal);
 112   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v2i8, Custom);
 113   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v4i8, Custom);
 114
 115   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Legal);
 116   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v2i16, Custom);
 117   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v4i16, Custom);
 118
 119   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 120   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::Other, Custom);
 121
 122   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 123   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::f32, Custom);
 124   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::v16i8, Custom);
 125   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::v4f32, Custom);
 126
 127   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
 128   setOperationAction(ISD::BRCOND, MVT::Other, Custom);
 129
 130   for (MVT VT : MVT::integer_valuetypes()) {
 131     if (VT == MVT::i64)
 132       continue;
 133
 134     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 135     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i8, Legal);
 136     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i16, Legal);
 137     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i32, Expand);
 138
 139     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::i1, Promote);
 140     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::i8, Legal);
 141     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::i16, Legal);
 142     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::i32, Expand);
 143
 144     setLoadExtAction(ISD::EXTLOAD, VT, MVT::i1, Promote);
 145     setLoadExtAction(ISD::EXTLOAD, VT, MVT::i8, Legal);
 146     setLoadExtAction(ISD::EXTLOAD, VT, MVT::i16, Legal);
 147     setLoadExtAction(ISD::EXTLOAD, VT, MVT::i32, Expand);
 148   }
 149
 150   for (MVT VT : MVT::integer_vector_valuetypes()) {
 151     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i16, Expand);
 152     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v16i16, Expand);
 153   }
 154
 155   for (MVT VT : MVT::fp_valuetypes())
 156     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f32, Expand);
 157
 158   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 159   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 160   setTruncStoreAction(MVT::v8i32, MVT::v8i16, Expand);
 161   setTruncStoreAction(MVT::v16i32, MVT::v16i16, Expand);
 162
 163   setOperationAction(ISD::LOAD, MVT::i1, Custom);
 164
 165   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 166   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 167   setOperationAction(ISD::FrameIndex, MVT::i32, Custom);
 168
 169   // These should use UDIVREM, so set them to expand
 170   setOperationAction(ISD::UDIV, MVT::i64, Expand);
 171   setOperationAction(ISD::UREM, MVT::i64, Expand);
 172
 173   setOperationAction(ISD::SELECT_CC, MVT::i1, Expand);
 174   setOperationAction(ISD::SELECT, MVT::i1, Promote);
 175
 176   // We only support LOAD/STORE and vector manipulation ops for vectors
 177   // with > 4 elements.
 178   for (MVT VT : {MVT::v8i32, MVT::v8f32, MVT::v16i32, MVT::v16f32}) {
 179     for (unsigned Op = 0; Op < ISD::BUILTIN_OP_END; ++Op) {
 180       switch(Op) {
 181       case ISD::LOAD:
 182       case ISD::STORE:
 183       case ISD::BUILD_VECTOR:
 184       case ISD::BITCAST:
 185       case ISD::EXTRACT_VECTOR_ELT:
 186       case ISD::INSERT_VECTOR_ELT:
 187       case ISD::INSERT_SUBVECTOR:
 188       case ISD::EXTRACT_SUBVECTOR:
 189         break;
 190       case ISD::CONCAT_VECTORS:
 191         setOperationAction(Op, VT, Custom);
 192         break;
 193       default:
 194         setOperationAction(Op, VT, Expand);
 195         break;
 196       }
 197     }
 198   }
 199
 200   if (Subtarget->getGeneration() >= AMDGPUSubtarget::SEA_ISLANDS) {
 201     setOperationAction(ISD::FTRUNC, MVT::f64, Legal);
 202     setOperationAction(ISD::FCEIL, MVT::f64, Legal);
 203     setOperationAction(ISD::FRINT, MVT::f64, Legal);
 204   }
 205
 206   setOperationAction(ISD::FFLOOR, MVT::f64, Legal);
 207   setOperationAction(ISD::FDIV, MVT::f32, Custom);
 208   setOperationAction(ISD::FDIV, MVT::f64, Custom);
 209
 210   setTargetDAGCombine(ISD::FADD);
 211   setTargetDAGCombine(ISD::FSUB);
 212   setTargetDAGCombine(ISD::FMINNUM);
 213   setTargetDAGCombine(ISD::FMAXNUM);
 214   setTargetDAGCombine(ISD::SELECT_CC);
 215   setTargetDAGCombine(ISD::SETCC);
 216   setTargetDAGCombine(ISD::AND);
 217   setTargetDAGCombine(ISD::OR);
 218   setTargetDAGCombine(ISD::UINT_TO_FP);
 219
 220   // All memory operations. Some folding on the pointer operand is done to help
 221   // matching the constant offsets in the addressing modes.
 222   setTargetDAGCombine(ISD::LOAD);
 223   setTargetDAGCombine(ISD::STORE);
 224   setTargetDAGCombine(ISD::ATOMIC_LOAD);
 225   setTargetDAGCombine(ISD::ATOMIC_STORE);
 226   setTargetDAGCombine(ISD::ATOMIC_CMP_SWAP);
 227   setTargetDAGCombine(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS);
 228   setTargetDAGCombine(ISD::ATOMIC_SWAP);
 229   setTargetDAGCombine(ISD::ATOMIC_LOAD_ADD);
 230   setTargetDAGCombine(ISD::ATOMIC_LOAD_SUB);
 231   setTargetDAGCombine(ISD::ATOMIC_LOAD_AND);
 232   setTargetDAGCombine(ISD::ATOMIC_LOAD_OR);
 233   setTargetDAGCombine(ISD::ATOMIC_LOAD_XOR);
 234   setTargetDAGCombine(ISD::ATOMIC_LOAD_NAND);
 235   setTargetDAGCombine(ISD::ATOMIC_LOAD_MIN);
 236   setTargetDAGCombine(ISD::ATOMIC_LOAD_MAX);
 237   setTargetDAGCombine(ISD::ATOMIC_LOAD_UMIN);
 238   setTargetDAGCombine(ISD::ATOMIC_LOAD_UMAX);
 239
 240   setSchedulingPreference(Sched::RegPressure);
 241 }
 242
 243 //===----------------------------------------------------------------------===//
 244 // TargetLowering queries
 245 //===----------------------------------------------------------------------===//
 246
 247 bool SITargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &,
 248                                           EVT) const {
 249   // SI has some legal vector types, but no legal vector operations. Say no
 250   // shuffles are legal in order to prefer scalarizing some vector operations.
 251   return false;
 252 }
 253
 254 // FIXME: This really needs an address space argument. The immediate offset
 255 // size is different for different sets of memory instruction sets.
 256
 257 // The single offset DS instructions have a 16-bit unsigned byte offset.
 258 //
 259 // MUBUF / MTBUF have a 12-bit unsigned byte offset, and additionally can do r +
 260 // r + i with addr64. 32-bit has more addressing mode options. Depending on the
 261 // resource constant, it can also do (i64 r0) + (i32 r1) * (i14 i).
 262 //
 263 // SMRD instructions have an 8-bit, dword offset.
 264 //
 265 bool SITargetLowering::isLegalAddressingMode(const AddrMode &AM,
 266                                              Type *Ty) const {
 267   // No global is ever allowed as a base.
 268   if (AM.BaseGV)
 269     return false;
 270
 271   // Allow a 16-bit unsigned immediate field, since this is what DS instructions
 272   // use.
 273   if (!isUInt<16>(AM.BaseOffs))
 274     return false;
 275
 276   // Only support r+r,
 277   switch (AM.Scale) {
 278   case 0:  // "r+i" or just "i", depending on HasBaseReg.
 279     break;
 280   case 1:
 281     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
 282       return false;
 283     // Otherwise we have r+r or r+i.
 284     break;
 285   case 2:
 286     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
 287       return false;
 288     // Allow 2*r as r+r.
 289     break;
 290   default: // Don't allow n * r
 291     return false;
 292   }
 293
 294   return true;
 295 }
 296
 297 bool SITargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
 298                                                       unsigned AddrSpace,
 299                                                       unsigned Align,
 300                                                       bool *IsFast) const {
 301   if (IsFast)
 302     *IsFast = false;
 303
 304   // TODO: I think v3i32 should allow unaligned accesses on CI with DS_READ_B96,
 305   // which isn't a simple VT.
 306   if (!VT.isSimple() || VT == MVT::Other)
 307     return false;
 308
 309   // TODO - CI+ supports unaligned memory accesses, but this requires driver
 310   // support.
 311
 312   // XXX - The only mention I see of this in the ISA manual is for LDS direct
 313   // reads the "byte address and must be dword aligned". Is it also true for the
 314   // normal loads and stores?
 315   if (AddrSpace == AMDGPUAS::LOCAL_ADDRESS) {
 316     // ds_read/write_b64 require 8-byte alignment, but we can do a 4 byte
 317     // aligned, 8 byte access in a single operation using ds_read2/write2_b32
 318     // with adjacent offsets.
 319     return Align % 4 == 0;
 320   }
 321
 322   // Smaller than dword value must be aligned.
 323   // FIXME: This should be allowed on CI+
 324   if (VT.bitsLT(MVT::i32))
 325     return false;
 326
 327   // 8.1.6 - For Dword or larger reads or writes, the two LSBs of the
 328   // byte-address are ignored, thus forcing Dword alignment.
 329   // This applies to private, global, and constant memory.
 330   if (IsFast)
 331     *IsFast = true;
 332
 333   return VT.bitsGT(MVT::i32) && Align % 4 == 0;
 334 }
 335
 336 EVT SITargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
 337                                           unsigned SrcAlign, bool IsMemset,
 338                                           bool ZeroMemset,
 339                                           bool MemcpyStrSrc,
 340                                           MachineFunction &MF) const {
 341   // FIXME: Should account for address space here.
 342
 343   // The default fallback uses the private pointer size as a guess for a type to
 344   // use. Make sure we switch these to 64-bit accesses.
 345
 346   if (Size >= 16 && DstAlign >= 4) // XXX: Should only do for global
 347     return MVT::v4i32;
 348
 349   if (Size >= 8 && DstAlign >= 4)
 350     return MVT::v2i32;
 351
 352   // Use the default.
 353   return MVT::Other;
 354 }
 355
 356 TargetLoweringBase::LegalizeTypeAction
 357 SITargetLowering::getPreferredVectorAction(EVT VT) const {
 358   if (VT.getVectorNumElements() != 1 && VT.getScalarType().bitsLE(MVT::i16))
 359     return TypeSplitVector;
 360
 361   return TargetLoweringBase::getPreferredVectorAction(VT);
 362 }
 363
 364 bool SITargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
 365                                                          Type *Ty) const {
 366   const SIInstrInfo *TII =
 367       static_cast<const SIInstrInfo *>(Subtarget->getInstrInfo());
 368   return TII->isInlineConstant(Imm);
 369 }
 370
 371 SDValue SITargetLowering::LowerParameter(SelectionDAG &DAG, EVT VT, EVT MemVT,
 372                                          SDLoc SL, SDValue Chain,
 373                                          unsigned Offset, bool Signed) const {
 374   const DataLayout *DL = getDataLayout();
 375   MachineFunction &MF = DAG.getMachineFunction();
 376   const SIRegisterInfo *TRI =
 377       static_cast<const SIRegisterInfo*>(Subtarget->getRegisterInfo());
 378   unsigned InputPtrReg = TRI->getPreloadedValue(MF, SIRegisterInfo::INPUT_PTR);
 379
 380   Type *Ty = VT.getTypeForEVT(*DAG.getContext());
 381
 382   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
 383   PointerType *PtrTy = PointerType::get(Ty, AMDGPUAS::CONSTANT_ADDRESS);
 384   SDValue BasePtr =  DAG.getCopyFromReg(Chain, SL,
 385                            MRI.getLiveInVirtReg(InputPtrReg), MVT::i64);
 386   SDValue Ptr = DAG.getNode(ISD::ADD, SL, MVT::i64, BasePtr,
 387                             DAG.getConstant(Offset, SL, MVT::i64));
 388   SDValue PtrOffset = DAG.getUNDEF(getPointerTy(AMDGPUAS::CONSTANT_ADDRESS));
 389   MachinePointerInfo PtrInfo(UndefValue::get(PtrTy));
 390
 391   return DAG.getLoad(ISD::UNINDEXED, Signed ? ISD::SEXTLOAD : ISD::ZEXTLOAD,
 392                      VT, SL, Chain, Ptr, PtrOffset, PtrInfo, MemVT,
 393                      false, // isVolatile
 394                      true, // isNonTemporal
 395                      true, // isInvariant
 396                      DL->getABITypeAlignment(Ty)); // Alignment
 397 }
 398
 399 SDValue SITargetLowering::LowerFormalArguments(
 400     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
 401     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
 402     SmallVectorImpl<SDValue> &InVals) const {
 403   const SIRegisterInfo *TRI =
 404       static_cast<const SIRegisterInfo *>(Subtarget->getRegisterInfo());
 405
 406   MachineFunction &MF = DAG.getMachineFunction();
 407   FunctionType *FType = MF.getFunction()->getFunctionType();
 408   SIMachineFunctionInfo *Info = MF.getInfo<SIMachineFunctionInfo>();
 409
 410   assert(CallConv == CallingConv::C);
 411
 412   SmallVector<ISD::InputArg, 16> Splits;
 413   BitVector Skipped(Ins.size());
 414
 415   for (unsigned i = 0, e = Ins.size(), PSInputNum = 0; i != e; ++i) {
 416     const ISD::InputArg &Arg = Ins[i];
 417
 418     // First check if it's a PS input addr
 419     if (Info->getShaderType() == ShaderType::PIXEL && !Arg.Flags.isInReg() &&
 420         !Arg.Flags.isByVal()) {
 421
 422       assert((PSInputNum <= 15) && "Too many PS inputs!");
 423
 424       if (!Arg.Used) {
 425         // We can savely skip PS inputs
 426         Skipped.set(i);
 427         ++PSInputNum;
 428         continue;
 429       }
 430
 431       Info->PSInputAddr |= 1 << PSInputNum++;
 432     }
 433
 434     // Second split vertices into their elements
 435     if (Info->getShaderType() != ShaderType::COMPUTE && Arg.VT.isVector()) {
 436       ISD::InputArg NewArg = Arg;
 437       NewArg.Flags.setSplit();
 438       NewArg.VT = Arg.VT.getVectorElementType();
 439
 440       // We REALLY want the ORIGINAL number of vertex elements here, e.g. a
 441       // three or five element vertex only needs three or five registers,
 442       // NOT four or eigth.
 443       Type *ParamType = FType->getParamType(Arg.getOrigArgIndex());
 444       unsigned NumElements = ParamType->getVectorNumElements();
 445
 446       for (unsigned j = 0; j != NumElements; ++j) {
 447         Splits.push_back(NewArg);
 448         NewArg.PartOffset += NewArg.VT.getStoreSize();
 449       }
 450
 451     } else if (Info->getShaderType() != ShaderType::COMPUTE) {
 452       Splits.push_back(Arg);
 453     }
 454   }
 455
 456   SmallVector<CCValAssign, 16> ArgLocs;
 457   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
 458                  *DAG.getContext());
 459
 460   // At least one interpolation mode must be enabled or else the GPU will hang.
 461   if (Info->getShaderType() == ShaderType::PIXEL &&
 462       (Info->PSInputAddr & 0x7F) == 0) {
 463     Info->PSInputAddr |= 1;
 464     CCInfo.AllocateReg(AMDGPU::VGPR0);
 465     CCInfo.AllocateReg(AMDGPU::VGPR1);
 466   }
 467
 468   // The pointer to the list of arguments is stored in SGPR0, SGPR1
 469         // The pointer to the scratch buffer is stored in SGPR2, SGPR3
 470   if (Info->getShaderType() == ShaderType::COMPUTE) {
 471     if (Subtarget->isAmdHsaOS())
 472       Info->NumUserSGPRs = 2;  // FIXME: Need to support scratch buffers.
 473     else
 474       Info->NumUserSGPRs = 4;
 475
 476     unsigned InputPtrReg =
 477         TRI->getPreloadedValue(MF, SIRegisterInfo::INPUT_PTR);
 478     unsigned InputPtrRegLo =
 479         TRI->getPhysRegSubReg(InputPtrReg, &AMDGPU::SReg_32RegClass, 0);
 480     unsigned InputPtrRegHi =
 481         TRI->getPhysRegSubReg(InputPtrReg, &AMDGPU::SReg_32RegClass, 1);
 482
 483     unsigned ScratchPtrReg =
 484         TRI->getPreloadedValue(MF, SIRegisterInfo::SCRATCH_PTR);
 485     unsigned ScratchPtrRegLo =
 486         TRI->getPhysRegSubReg(ScratchPtrReg, &AMDGPU::SReg_32RegClass, 0);
 487     unsigned ScratchPtrRegHi =
 488         TRI->getPhysRegSubReg(ScratchPtrReg, &AMDGPU::SReg_32RegClass, 1);
 489
 490     CCInfo.AllocateReg(InputPtrRegLo);
 491     CCInfo.AllocateReg(InputPtrRegHi);
 492     CCInfo.AllocateReg(ScratchPtrRegLo);
 493     CCInfo.AllocateReg(ScratchPtrRegHi);
 494     MF.addLiveIn(InputPtrReg, &AMDGPU::SReg_64RegClass);
 495     MF.addLiveIn(ScratchPtrReg, &AMDGPU::SReg_64RegClass);
 496   }
 497
 498   if (Info->getShaderType() == ShaderType::COMPUTE) {
 499     getOriginalFunctionArgs(DAG, DAG.getMachineFunction().getFunction(), Ins,
 500                             Splits);
 501   }
 502
 503   AnalyzeFormalArguments(CCInfo, Splits);
 504
 505   for (unsigned i = 0, e = Ins.size(), ArgIdx = 0; i != e; ++i) {
 506
 507     const ISD::InputArg &Arg = Ins[i];
 508     if (Skipped[i]) {
 509       InVals.push_back(DAG.getUNDEF(Arg.VT));
 510       continue;
 511     }
 512
 513     CCValAssign &VA = ArgLocs[ArgIdx++];
 514     MVT VT = VA.getLocVT();
 515
 516     if (VA.isMemLoc()) {
 517       VT = Ins[i].VT;
 518       EVT MemVT = Splits[i].VT;
 519       const unsigned Offset = 36 + VA.getLocMemOffset();
 520       // The first 36 bytes of the input buffer contains information about
 521       // thread group and global sizes.
 522       SDValue Arg = LowerParameter(DAG, VT, MemVT,  DL, DAG.getRoot(),
 523                                    Offset, Ins[i].Flags.isSExt());
 524
 525       const PointerType *ParamTy =
 526         dyn_cast<PointerType>(FType->getParamType(Ins[i].getOrigArgIndex()));
 527       if (Subtarget->getGeneration() == AMDGPUSubtarget::SOUTHERN_ISLANDS &&
 528           ParamTy && ParamTy->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS) {
 529         // On SI local pointers are just offsets into LDS, so they are always
 530         // less than 16-bits.  On CI and newer they could potentially be
 531         // real pointers, so we can't guarantee their size.
 532         Arg = DAG.getNode(ISD::AssertZext, DL, Arg.getValueType(), Arg,
 533                           DAG.getValueType(MVT::i16));
 534       }
 535
 536       InVals.push_back(Arg);
 537       Info->ABIArgOffset = Offset + MemVT.getStoreSize();
 538       continue;
 539     }
 540     assert(VA.isRegLoc() && "Parameter must be in a register!");
 541
 542     unsigned Reg = VA.getLocReg();
 543
 544     if (VT == MVT::i64) {
 545       // For now assume it is a pointer
 546       Reg = TRI->getMatchingSuperReg(Reg, AMDGPU::sub0,
 547                                      &AMDGPU::SReg_64RegClass);
 548       Reg = MF.addLiveIn(Reg, &AMDGPU::SReg_64RegClass);
 549       InVals.push_back(DAG.getCopyFromReg(Chain, DL, Reg, VT));
 550       continue;
 551     }
 552
 553     const TargetRegisterClass *RC = TRI->getMinimalPhysRegClass(Reg, VT);
 554
 555     Reg = MF.addLiveIn(Reg, RC);
 556     SDValue Val = DAG.getCopyFromReg(Chain, DL, Reg, VT);
 557
 558     if (Arg.VT.isVector()) {
 559
 560       // Build a vector from the registers
 561       Type *ParamType = FType->getParamType(Arg.getOrigArgIndex());
 562       unsigned NumElements = ParamType->getVectorNumElements();
 563
 564       SmallVector<SDValue, 4> Regs;
 565       Regs.push_back(Val);
 566       for (unsigned j = 1; j != NumElements; ++j) {
 567         Reg = ArgLocs[ArgIdx++].getLocReg();
 568         Reg = MF.addLiveIn(Reg, RC);
 569         Regs.push_back(DAG.getCopyFromReg(Chain, DL, Reg, VT));
 570       }
 571
 572       // Fill up the missing vector elements
 573       NumElements = Arg.VT.getVectorNumElements() - NumElements;
 574       Regs.append(NumElements, DAG.getUNDEF(VT));
 575
 576       InVals.push_back(DAG.getNode(ISD::BUILD_VECTOR, DL, Arg.VT, Regs));
 577       continue;
 578     }
 579
 580     InVals.push_back(Val);
 581   }
 582
 583   if (Info->getShaderType() != ShaderType::COMPUTE) {
 584     unsigned ScratchIdx = CCInfo.getFirstUnallocated(ArrayRef<MCPhysReg>(
 585         AMDGPU::SGPR_32RegClass.begin(), AMDGPU::SGPR_32RegClass.getNumRegs()));
 586     Info->ScratchOffsetReg = AMDGPU::SGPR_32RegClass.getRegister(ScratchIdx);
 587   }
 588   return Chain;
 589 }
 590
 591 MachineBasicBlock * SITargetLowering::EmitInstrWithCustomInserter(
 592     MachineInstr * MI, MachineBasicBlock * BB) const {
 593
 594   MachineBasicBlock::iterator I = *MI;
 595   const SIInstrInfo *TII =
 596       static_cast<const SIInstrInfo *>(Subtarget->getInstrInfo());
 597
 598   switch (MI->getOpcode()) {
 599   default:
 600     return AMDGPUTargetLowering::EmitInstrWithCustomInserter(MI, BB);
 601   case AMDGPU::BRANCH:
 602     return BB;
 603   case AMDGPU::SI_RegisterStorePseudo: {
 604     MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
 605     unsigned Reg = MRI.createVirtualRegister(&AMDGPU::SReg_64RegClass);
 606     MachineInstrBuilder MIB =
 607         BuildMI(*BB, I, MI->getDebugLoc(), TII->get(AMDGPU::SI_RegisterStore),
 608                 Reg);
 609     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i)
 610       MIB.addOperand(MI->getOperand(i));
 611
 612     MI->eraseFromParent();
 613     break;
 614   }
 615   }
 616   return BB;
 617 }
 618
 619 bool SITargetLowering::enableAggressiveFMAFusion(EVT VT) const {
 620   // This currently forces unfolding various combinations of fsub into fma with
 621   // free fneg'd operands. As long as we have fast FMA (controlled by
 622   // isFMAFasterThanFMulAndFAdd), we should perform these.
 623
 624   // When fma is quarter rate, for f64 where add / sub are at best half rate,
 625   // most of these combines appear to be cycle neutral but save on instruction
 626   // count / code size.
 627   return true;
 628 }
 629
 630 EVT SITargetLowering::getSetCCResultType(LLVMContext &Ctx, EVT VT) const {
 631   if (!VT.isVector()) {
 632     return MVT::i1;
 633   }
 634   return EVT::getVectorVT(Ctx, MVT::i1, VT.getVectorNumElements());
 635 }
 636
 637 MVT SITargetLowering::getScalarShiftAmountTy(EVT VT) const {
 638   return MVT::i32;
 639 }
 640
 641 // Answering this is somewhat tricky and depends on the specific device which
 642 // have different rates for fma or all f64 operations.
 643 //
 644 // v_fma_f64 and v_mul_f64 always take the same number of cycles as each other
 645 // regardless of which device (although the number of cycles differs between
 646 // devices), so it is always profitable for f64.
 647 //
 648 // v_fma_f32 takes 4 or 16 cycles depending on the device, so it is profitable
 649 // only on full rate devices. Normally, we should prefer selecting v_mad_f32
 650 // which we can always do even without fused FP ops since it returns the same
 651 // result as the separate operations and since it is always full
 652 // rate. Therefore, we lie and report that it is not faster for f32. v_mad_f32
 653 // however does not support denormals, so we do report fma as faster if we have
 654 // a fast fma device and require denormals.
 655 //
 656 bool SITargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
 657   VT = VT.getScalarType();
 658
 659   if (!VT.isSimple())
 660     return false;
 661
 662   switch (VT.getSimpleVT().SimpleTy) {
 663   case MVT::f32:
 664     // This is as fast on some subtargets. However, we always have full rate f32
 665     // mad available which returns the same result as the separate operations
 666     // which we should prefer over fma. We can't use this if we want to support
 667     // denormals, so only report this in these cases.
 668     return Subtarget->hasFP32Denormals() && Subtarget->hasFastFMAF32();
 669   case MVT::f64:
 670     return true;
 671   default:
 672     break;
 673   }
 674
 675   return false;
 676 }
 677
 678 //===----------------------------------------------------------------------===//
 679 // Custom DAG Lowering Operations
 680 //===----------------------------------------------------------------------===//
 681
 682 SDValue SITargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
 683   switch (Op.getOpcode()) {
 684   default: return AMDGPUTargetLowering::LowerOperation(Op, DAG);
 685   case ISD::FrameIndex: return LowerFrameIndex(Op, DAG);
 686   case ISD::BRCOND: return LowerBRCOND(Op, DAG);
 687   case ISD::LOAD: {
 688     SDValue Result = LowerLOAD(Op, DAG);
 689     assert((!Result.getNode() ||
 690             Result.getNode()->getNumValues() == 2) &&
 691            "Load should return a value and a chain");
 692     return Result;
 693   }
 694
 695   case ISD::FSIN:
 696   case ISD::FCOS:
 697     return LowerTrig(Op, DAG);
 698   case ISD::SELECT: return LowerSELECT(Op, DAG);
 699   case ISD::FDIV: return LowerFDIV(Op, DAG);
 700   case ISD::STORE: return LowerSTORE(Op, DAG);
 701   case ISD::GlobalAddress: {
 702     MachineFunction &MF = DAG.getMachineFunction();
 703     SIMachineFunctionInfo *MFI = MF.getInfo<SIMachineFunctionInfo>();
 704     return LowerGlobalAddress(MFI, Op, DAG);
 705   }
 706   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
 707   case ISD::INTRINSIC_VOID: return LowerINTRINSIC_VOID(Op, DAG);
 708   }
 709   return SDValue();
 710 }
 711
 712 /// \brief Helper function for LowerBRCOND
 713 static SDNode *findUser(SDValue Value, unsigned Opcode) {
 714
 715   SDNode *Parent = Value.getNode();
 716   for (SDNode::use_iterator I = Parent->use_begin(), E = Parent->use_end();
 717        I != E; ++I) {
 718
 719     if (I.getUse().get() != Value)
 720       continue;
 721
 722     if (I->getOpcode() == Opcode)
 723       return *I;
 724   }
 725   return nullptr;
 726 }
 727
 728 SDValue SITargetLowering::LowerFrameIndex(SDValue Op, SelectionDAG &DAG) const {
 729
 730   FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Op);
 731   unsigned FrameIndex = FINode->getIndex();
 732
 733   return DAG.getTargetFrameIndex(FrameIndex, MVT::i32);
 734 }
 735
 736 /// This transforms the control flow intrinsics to get the branch destination as
 737 /// last parameter, also switches branch target with BR if the need arise
 738 SDValue SITargetLowering::LowerBRCOND(SDValue BRCOND,
 739                                       SelectionDAG &DAG) const {
 740
 741   SDLoc DL(BRCOND);
 742
 743   SDNode *Intr = BRCOND.getOperand(1).getNode();
 744   SDValue Target = BRCOND.getOperand(2);
 745   SDNode *BR = nullptr;
 746
 747   if (Intr->getOpcode() == ISD::SETCC) {
 748     // As long as we negate the condition everything is fine
 749     SDNode *SetCC = Intr;
 750     assert(SetCC->getConstantOperandVal(1) == 1);
 751     assert(cast<CondCodeSDNode>(SetCC->getOperand(2).getNode())->get() ==
 752            ISD::SETNE);
 753     Intr = SetCC->getOperand(0).getNode();
 754
 755   } else {
 756     // Get the target from BR if we don't negate the condition
 757     BR = findUser(BRCOND, ISD::BR);
 758     Target = BR->getOperand(1);
 759   }
 760
 761   assert(Intr->getOpcode() == ISD::INTRINSIC_W_CHAIN);
 762
 763   // Build the result and
 764   ArrayRef<EVT> Res(Intr->value_begin() + 1, Intr->value_end());
 765
 766   // operands of the new intrinsic call
 767   SmallVector<SDValue, 4> Ops;
 768   Ops.push_back(BRCOND.getOperand(0));
 769   Ops.append(Intr->op_begin() + 1, Intr->op_end());
 770   Ops.push_back(Target);
 771
 772   // build the new intrinsic call
 773   SDNode *Result = DAG.getNode(
 774     Res.size() > 1 ? ISD::INTRINSIC_W_CHAIN : ISD::INTRINSIC_VOID, DL,
 775     DAG.getVTList(Res), Ops).getNode();
 776
 777   if (BR) {
 778     // Give the branch instruction our target
 779     SDValue Ops[] = {
 780       BR->getOperand(0),
 781       BRCOND.getOperand(2)
 782     };
 783     SDValue NewBR = DAG.getNode(ISD::BR, DL, BR->getVTList(), Ops);
 784     DAG.ReplaceAllUsesWith(BR, NewBR.getNode());
 785     BR = NewBR.getNode();
 786   }
 787
 788   SDValue Chain = SDValue(Result, Result->getNumValues() - 1);
 789
 790   // Copy the intrinsic results to registers
 791   for (unsigned i = 1, e = Intr->getNumValues() - 1; i != e; ++i) {
 792     SDNode *CopyToReg = findUser(SDValue(Intr, i), ISD::CopyToReg);
 793     if (!CopyToReg)
 794       continue;
 795
 796     Chain = DAG.getCopyToReg(
 797       Chain, DL,
 798       CopyToReg->getOperand(1),
 799       SDValue(Result, i - 1),
 800       SDValue());
 801
 802     DAG.ReplaceAllUsesWith(SDValue(CopyToReg, 0), CopyToReg->getOperand(0));
 803   }
 804
 805   // Remove the old intrinsic from the chain
 806   DAG.ReplaceAllUsesOfValueWith(
 807     SDValue(Intr, Intr->getNumValues() - 1),
 808     Intr->getOperand(0));
 809
 810   return Chain;
 811 }
 812
 813 SDValue SITargetLowering::LowerGlobalAddress(AMDGPUMachineFunction *MFI,
 814                                              SDValue Op,
 815                                              SelectionDAG &DAG) const {
 816   GlobalAddressSDNode *GSD = cast<GlobalAddressSDNode>(Op);
 817
 818   if (GSD->getAddressSpace() != AMDGPUAS::CONSTANT_ADDRESS)
 819     return AMDGPUTargetLowering::LowerGlobalAddress(MFI, Op, DAG);
 820
 821   SDLoc DL(GSD);
 822   const GlobalValue *GV = GSD->getGlobal();
 823   MVT PtrVT = getPointerTy(GSD->getAddressSpace());
 824
 825   SDValue Ptr = DAG.getNode(AMDGPUISD::CONST_DATA_PTR, DL, PtrVT);
 826   SDValue GA = DAG.getTargetGlobalAddress(GV, DL, MVT::i32);
 827
 828   SDValue PtrLo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, Ptr,
 829                               DAG.getConstant(0, DL, MVT::i32));
 830   SDValue PtrHi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, Ptr,
 831                               DAG.getConstant(1, DL, MVT::i32));
 832
 833   SDValue Lo = DAG.getNode(ISD::ADDC, DL, DAG.getVTList(MVT::i32, MVT::Glue),
 834                            PtrLo, GA);
 835   SDValue Hi = DAG.getNode(ISD::ADDE, DL, DAG.getVTList(MVT::i32, MVT::Glue),
 836                            PtrHi, DAG.getConstant(0, DL, MVT::i32),
 837                            SDValue(Lo.getNode(), 1));
 838   return DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Lo, Hi);
 839 }
 840
 841 SDValue SITargetLowering::copyToM0(SelectionDAG &DAG, SDValue Chain, SDLoc DL,
 842                                    SDValue V) const {
 843   // We can't use CopyToReg, because MachineCSE won't combine COPY instructions,
 844   // so we will end up with redundant moves to m0.
 845   //
 846   // We can't use S_MOV_B32, because there is no way to specify m0 as the
 847   // destination register.
 848   //
 849   // We have to use them both.  Machine cse will combine all the S_MOV_B32
 850   // instructions and the register coalescer eliminate the extra copies.
 851   SDNode *M0 = DAG.getMachineNode(AMDGPU::S_MOV_B32, DL, V.getValueType(), V);
 852   return DAG.getCopyToReg(Chain, DL, DAG.getRegister(AMDGPU::M0, MVT::i32),
 853                           SDValue(M0, 0), SDValue()); // Glue
 854                                                       // A Null SDValue creates
 855                                                       // a glue result.
 856 }
 857
 858 SDValue SITargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
 859                                                   SelectionDAG &DAG) const {
 860   MachineFunction &MF = DAG.getMachineFunction();
 861   const SIRegisterInfo *TRI =
 862       static_cast<const SIRegisterInfo *>(Subtarget->getRegisterInfo());
 863
 864   EVT VT = Op.getValueType();
 865   SDLoc DL(Op);
 866   unsigned IntrinsicID = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 867
 868   switch (IntrinsicID) {
 869   case Intrinsic::r600_read_ngroups_x:
 870     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
 871                           SI::KernelInputOffsets::NGROUPS_X, false);
 872   case Intrinsic::r600_read_ngroups_y:
 873     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
 874                           SI::KernelInputOffsets::NGROUPS_Y, false);
 875   case Intrinsic::r600_read_ngroups_z:
 876     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
 877                           SI::KernelInputOffsets::NGROUPS_Z, false);
 878   case Intrinsic::r600_read_global_size_x:
 879     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
 880                           SI::KernelInputOffsets::GLOBAL_SIZE_X, false);
 881   case Intrinsic::r600_read_global_size_y:
 882     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
 883                           SI::KernelInputOffsets::GLOBAL_SIZE_Y, false);
 884   case Intrinsic::r600_read_global_size_z:
 885     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
 886                           SI::KernelInputOffsets::GLOBAL_SIZE_Z, false);
 887   case Intrinsic::r600_read_local_size_x:
 888     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
 889                           SI::KernelInputOffsets::LOCAL_SIZE_X, false);
 890   case Intrinsic::r600_read_local_size_y:
 891     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
 892                           SI::KernelInputOffsets::LOCAL_SIZE_Y, false);
 893   case Intrinsic::r600_read_local_size_z:
 894     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
 895                           SI::KernelInputOffsets::LOCAL_SIZE_Z, false);
 896
 897   case Intrinsic::AMDGPU_read_workdim:
 898     return LowerParameter(DAG, VT, VT, DL, DAG.getEntryNode(),
 899                           MF.getInfo<SIMachineFunctionInfo>()->ABIArgOffset,
 900                           false);
 901
 902   case Intrinsic::r600_read_tgid_x:
 903     return CreateLiveInRegister(DAG, &AMDGPU::SReg_32RegClass,
 904       TRI->getPreloadedValue(MF, SIRegisterInfo::TGID_X), VT);
 905   case Intrinsic::r600_read_tgid_y:
 906     return CreateLiveInRegister(DAG, &AMDGPU::SReg_32RegClass,
 907       TRI->getPreloadedValue(MF, SIRegisterInfo::TGID_Y), VT);
 908   case Intrinsic::r600_read_tgid_z:
 909     return CreateLiveInRegister(DAG, &AMDGPU::SReg_32RegClass,
 910       TRI->getPreloadedValue(MF, SIRegisterInfo::TGID_Z), VT);
 911   case Intrinsic::r600_read_tidig_x:
 912     return CreateLiveInRegister(DAG, &AMDGPU::VGPR_32RegClass,
 913       TRI->getPreloadedValue(MF, SIRegisterInfo::TIDIG_X), VT);
 914   case Intrinsic::r600_read_tidig_y:
 915     return CreateLiveInRegister(DAG, &AMDGPU::VGPR_32RegClass,
 916       TRI->getPreloadedValue(MF, SIRegisterInfo::TIDIG_Y), VT);
 917   case Intrinsic::r600_read_tidig_z:
 918     return CreateLiveInRegister(DAG, &AMDGPU::VGPR_32RegClass,
 919       TRI->getPreloadedValue(MF, SIRegisterInfo::TIDIG_Z), VT);
 920   case AMDGPUIntrinsic::SI_load_const: {
 921     SDValue Ops[] = {
 922       Op.getOperand(1),
 923       Op.getOperand(2)
 924     };
 925
 926     MachineMemOperand *MMO = MF.getMachineMemOperand(
 927       MachinePointerInfo(),
 928       MachineMemOperand::MOLoad | MachineMemOperand::MOInvariant,
 929       VT.getStoreSize(), 4);
 930     return DAG.getMemIntrinsicNode(AMDGPUISD::LOAD_CONSTANT, DL,
 931                                    Op->getVTList(), Ops, VT, MMO);
 932   }
 933   case AMDGPUIntrinsic::SI_sample:
 934     return LowerSampleIntrinsic(AMDGPUISD::SAMPLE, Op, DAG);
 935   case AMDGPUIntrinsic::SI_sampleb:
 936     return LowerSampleIntrinsic(AMDGPUISD::SAMPLEB, Op, DAG);
 937   case AMDGPUIntrinsic::SI_sampled:
 938     return LowerSampleIntrinsic(AMDGPUISD::SAMPLED, Op, DAG);
 939   case AMDGPUIntrinsic::SI_samplel:
 940     return LowerSampleIntrinsic(AMDGPUISD::SAMPLEL, Op, DAG);
 941   case AMDGPUIntrinsic::SI_vs_load_input:
 942     return DAG.getNode(AMDGPUISD::LOAD_INPUT, DL, VT,
 943                        Op.getOperand(1),
 944                        Op.getOperand(2),
 945                        Op.getOperand(3));
 946
 947   case AMDGPUIntrinsic::AMDGPU_fract:
 948   case AMDGPUIntrinsic::AMDIL_fraction: // Legacy name.
 949     return DAG.getNode(ISD::FSUB, DL, VT, Op.getOperand(1),
 950                        DAG.getNode(ISD::FFLOOR, DL, VT, Op.getOperand(1)));
 951   case AMDGPUIntrinsic::SI_fs_constant: {
 952     SDValue M0 = copyToM0(DAG, DAG.getEntryNode(), DL, Op.getOperand(3));
 953     SDValue Glue = M0.getValue(1);
 954     return DAG.getNode(AMDGPUISD::INTERP_MOV, DL, MVT::f32,
 955                        DAG.getConstant(2, DL, MVT::i32), // P0
 956                        Op.getOperand(1), Op.getOperand(2), Glue);
 957   }
 958   case AMDGPUIntrinsic::SI_fs_interp: {
 959     SDValue IJ = Op.getOperand(4);
 960     SDValue I = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::i32, IJ,
 961                             DAG.getConstant(0, DL, MVT::i32));
 962     SDValue J = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::i32, IJ,
 963                             DAG.getConstant(1, DL, MVT::i32));
 964     SDValue M0 = copyToM0(DAG, DAG.getEntryNode(), DL, Op.getOperand(3));
 965     SDValue Glue = M0.getValue(1);
 966     SDValue P1 = DAG.getNode(AMDGPUISD::INTERP_P1, DL,
 967                              DAG.getVTList(MVT::f32, MVT::Glue),
 968                              I, Op.getOperand(1), Op.getOperand(2), Glue);
 969     Glue = SDValue(P1.getNode(), 1);
 970     return DAG.getNode(AMDGPUISD::INTERP_P2, DL, MVT::f32, P1, J,
 971                              Op.getOperand(1), Op.getOperand(2), Glue);
 972   }
 973   default:
 974     return AMDGPUTargetLowering::LowerOperation(Op, DAG);
 975   }
 976 }
 977
 978 SDValue SITargetLowering::LowerINTRINSIC_VOID(SDValue Op,
 979                                               SelectionDAG &DAG) const {
 980   MachineFunction &MF = DAG.getMachineFunction();
 981   SDLoc DL(Op);
 982   SDValue Chain = Op.getOperand(0);
 983   unsigned IntrinsicID = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
 984
 985   switch (IntrinsicID) {
 986   case AMDGPUIntrinsic::SI_sendmsg: {
 987     Chain = copyToM0(DAG, Chain, DL, Op.getOperand(3));
 988     SDValue Glue = Chain.getValue(1);
 989     return DAG.getNode(AMDGPUISD::SENDMSG, DL, MVT::Other, Chain,
 990                        Op.getOperand(2), Glue);
 991   }
 992   case AMDGPUIntrinsic::SI_tbuffer_store: {
 993     SDValue Ops[] = {
 994       Chain,
 995       Op.getOperand(2),
 996       Op.getOperand(3),
 997       Op.getOperand(4),
 998       Op.getOperand(5),
 999       Op.getOperand(6),
1000       Op.getOperand(7),
1001       Op.getOperand(8),
1002       Op.getOperand(9),
1003       Op.getOperand(10),
1004       Op.getOperand(11),
1005       Op.getOperand(12),
1006       Op.getOperand(13),
1007       Op.getOperand(14)
1008     };
1009
1010     EVT VT = Op.getOperand(3).getValueType();
1011
1012     MachineMemOperand *MMO = MF.getMachineMemOperand(
1013       MachinePointerInfo(),
1014       MachineMemOperand::MOStore,
1015       VT.getStoreSize(), 4);
1016     return DAG.getMemIntrinsicNode(AMDGPUISD::TBUFFER_STORE_FORMAT, DL,
1017                                    Op->getVTList(), Ops, VT, MMO);
1018   }
1019   default:
1020     return SDValue();
1021   }
1022 }
1023
1024 SDValue SITargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
1025   SDLoc DL(Op);
1026   LoadSDNode *Load = cast<LoadSDNode>(Op);
1027
1028   if (Op.getValueType().isVector()) {
1029     assert(Op.getValueType().getVectorElementType() == MVT::i32 &&
1030            "Custom lowering for non-i32 vectors hasn't been implemented.");
1031     unsigned NumElements = Op.getValueType().getVectorNumElements();
1032     assert(NumElements != 2 && "v2 loads are supported for all address spaces.");
1033     switch (Load->getAddressSpace()) {
1034       default: break;
1035       case AMDGPUAS::GLOBAL_ADDRESS:
1036       case AMDGPUAS::PRIVATE_ADDRESS:
1037         // v4 loads are supported for private and global memory.
1038         if (NumElements <= 4)
1039           break;
1040         // fall-through
1041       case AMDGPUAS::LOCAL_ADDRESS:
1042         return ScalarizeVectorLoad(Op, DAG);
1043     }
1044   }
1045
1046   return AMDGPUTargetLowering::LowerLOAD(Op, DAG);
1047 }
1048
1049 SDValue SITargetLowering::LowerSampleIntrinsic(unsigned Opcode,
1050                                                const SDValue &Op,
1051                                                SelectionDAG &DAG) const {
1052   return DAG.getNode(Opcode, SDLoc(Op), Op.getValueType(), Op.getOperand(1),
1053                      Op.getOperand(2),
1054                      Op.getOperand(3),
1055                      Op.getOperand(4));
1056 }
1057
1058 SDValue SITargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
1059   if (Op.getValueType() != MVT::i64)
1060     return SDValue();
1061
1062   SDLoc DL(Op);
1063   SDValue Cond = Op.getOperand(0);
1064
1065   SDValue Zero = DAG.getConstant(0, DL, MVT::i32);
1066   SDValue One = DAG.getConstant(1, DL, MVT::i32);
1067
1068   SDValue LHS = DAG.getNode(ISD::BITCAST, DL, MVT::v2i32, Op.getOperand(1));
1069   SDValue RHS = DAG.getNode(ISD::BITCAST, DL, MVT::v2i32, Op.getOperand(2));
1070
1071   SDValue Lo0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::i32, LHS, Zero);
1072   SDValue Lo1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::i32, RHS, Zero);
1073
1074   SDValue Lo = DAG.getSelect(DL, MVT::i32, Cond, Lo0, Lo1);
1075
1076   SDValue Hi0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::i32, LHS, One);
1077   SDValue Hi1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::i32, RHS, One);
1078
1079   SDValue Hi = DAG.getSelect(DL, MVT::i32, Cond, Hi0, Hi1);
1080
1081   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v2i32, Lo, Hi);
1082   return DAG.getNode(ISD::BITCAST, DL, MVT::i64, Res);
1083 }
1084
1085 // Catch division cases where we can use shortcuts with rcp and rsq
1086 // instructions.
1087 SDValue SITargetLowering::LowerFastFDIV(SDValue Op, SelectionDAG &DAG) const {
1088   SDLoc SL(Op);
1089   SDValue LHS = Op.getOperand(0);
1090   SDValue RHS = Op.getOperand(1);
1091   EVT VT = Op.getValueType();
1092   bool Unsafe = DAG.getTarget().Options.UnsafeFPMath;
1093
1094   if (const ConstantFPSDNode *CLHS = dyn_cast<ConstantFPSDNode>(LHS)) {
1095     if ((Unsafe || (VT == MVT::f32 && !Subtarget->hasFP32Denormals())) &&
1096         CLHS->isExactlyValue(1.0)) {
1097       // v_rcp_f32 and v_rsq_f32 do not support denormals, and according to
1098       // the CI documentation has a worst case error of 1 ulp.
1099       // OpenCL requires <= 2.5 ulp for 1.0 / x, so it should always be OK to
1100       // use it as long as we aren't trying to use denormals.
1101
1102       // 1.0 / sqrt(x) -> rsq(x)
1103       //
1104       // XXX - Is UnsafeFPMath sufficient to do this for f64? The maximum ULP
1105       // error seems really high at 2^29 ULP.
1106       if (RHS.getOpcode() == ISD::FSQRT)
1107         return DAG.getNode(AMDGPUISD::RSQ, SL, VT, RHS.getOperand(0));
1108
1109       // 1.0 / x -> rcp(x)
1110       return DAG.getNode(AMDGPUISD::RCP, SL, VT, RHS);
1111     }
1112   }
1113
1114   if (Unsafe) {
1115     // Turn into multiply by the reciprocal.
1116     // x / y -> x * (1.0 / y)
1117     SDValue Recip = DAG.getNode(AMDGPUISD::RCP, SL, VT, RHS);
1118     return DAG.getNode(ISD::FMUL, SL, VT, LHS, Recip);
1119   }
1120
1121   return SDValue();
1122 }
1123
1124 SDValue SITargetLowering::LowerFDIV32(SDValue Op, SelectionDAG &DAG) const {
1125   SDValue FastLowered = LowerFastFDIV(Op, DAG);
1126   if (FastLowered.getNode())
1127     return FastLowered;
1128
1129   // This uses v_rcp_f32 which does not handle denormals. Let this hit a
1130   // selection error for now rather than do something incorrect.
1131   if (Subtarget->hasFP32Denormals())
1132     return SDValue();
1133
1134   SDLoc SL(Op);
1135   SDValue LHS = Op.getOperand(0);
1136   SDValue RHS = Op.getOperand(1);
1137
1138   SDValue r1 = DAG.getNode(ISD::FABS, SL, MVT::f32, RHS);
1139
1140   const APFloat K0Val(BitsToFloat(0x6f800000));
1141   const SDValue K0 = DAG.getConstantFP(K0Val, SL, MVT::f32);
1142
1143   const APFloat K1Val(BitsToFloat(0x2f800000));
1144   const SDValue K1 = DAG.getConstantFP(K1Val, SL, MVT::f32);
1145
1146   const SDValue One = DAG.getConstantFP(1.0, SL, MVT::f32);
1147
1148   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f32);
1149
1150   SDValue r2 = DAG.getSetCC(SL, SetCCVT, r1, K0, ISD::SETOGT);
1151
1152   SDValue r3 = DAG.getNode(ISD::SELECT, SL, MVT::f32, r2, K1, One);
1153
1154   r1 = DAG.getNode(ISD::FMUL, SL, MVT::f32, RHS, r3);
1155
1156   SDValue r0 = DAG.getNode(AMDGPUISD::RCP, SL, MVT::f32, r1);
1157
1158   SDValue Mul = DAG.getNode(ISD::FMUL, SL, MVT::f32, LHS, r0);
1159
1160   return DAG.getNode(ISD::FMUL, SL, MVT::f32, r3, Mul);
1161 }
1162
1163 SDValue SITargetLowering::LowerFDIV64(SDValue Op, SelectionDAG &DAG) const {
1164   if (DAG.getTarget().Options.UnsafeFPMath)
1165     return LowerFastFDIV(Op, DAG);
1166
1167   SDLoc SL(Op);
1168   SDValue X = Op.getOperand(0);
1169   SDValue Y = Op.getOperand(1);
1170
1171   const SDValue One = DAG.getConstantFP(1.0, SL, MVT::f64);
1172
1173   SDVTList ScaleVT = DAG.getVTList(MVT::f64, MVT::i1);
1174
1175   SDValue DivScale0 = DAG.getNode(AMDGPUISD::DIV_SCALE, SL, ScaleVT, Y, Y, X);
1176
1177   SDValue NegDivScale0 = DAG.getNode(ISD::FNEG, SL, MVT::f64, DivScale0);
1178
1179   SDValue Rcp = DAG.getNode(AMDGPUISD::RCP, SL, MVT::f64, DivScale0);
1180
1181   SDValue Fma0 = DAG.getNode(ISD::FMA, SL, MVT::f64, NegDivScale0, Rcp, One);
1182
1183   SDValue Fma1 = DAG.getNode(ISD::FMA, SL, MVT::f64, Rcp, Fma0, Rcp);
1184
1185   SDValue Fma2 = DAG.getNode(ISD::FMA, SL, MVT::f64, NegDivScale0, Fma1, One);
1186
1187   SDValue DivScale1 = DAG.getNode(AMDGPUISD::DIV_SCALE, SL, ScaleVT, X, Y, X);
1188
1189   SDValue Fma3 = DAG.getNode(ISD::FMA, SL, MVT::f64, Fma1, Fma2, Fma1);
1190   SDValue Mul = DAG.getNode(ISD::FMUL, SL, MVT::f64, DivScale1, Fma3);
1191
1192   SDValue Fma4 = DAG.getNode(ISD::FMA, SL, MVT::f64,
1193                              NegDivScale0, Mul, DivScale1);
1194
1195   SDValue Scale;
1196
1197   if (Subtarget->getGeneration() == AMDGPUSubtarget::SOUTHERN_ISLANDS) {
1198     // Workaround a hardware bug on SI where the condition output from div_scale
1199     // is not usable.
1200
1201     const SDValue Hi = DAG.getConstant(1, SL, MVT::i32);
1202
1203     // Figure out if the scale to use for div_fmas.
1204     SDValue NumBC = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, X);
1205     SDValue DenBC = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Y);
1206     SDValue Scale0BC = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, DivScale0);
1207     SDValue Scale1BC = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, DivScale1);
1208
1209     SDValue NumHi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, NumBC, Hi);
1210     SDValue DenHi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, DenBC, Hi);
1211
1212     SDValue Scale0Hi
1213       = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, Scale0BC, Hi);
1214     SDValue Scale1Hi
1215       = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, Scale1BC, Hi);
1216
1217     SDValue CmpDen = DAG.getSetCC(SL, MVT::i1, DenHi, Scale0Hi, ISD::SETEQ);
1218     SDValue CmpNum = DAG.getSetCC(SL, MVT::i1, NumHi, Scale1Hi, ISD::SETEQ);
1219     Scale = DAG.getNode(ISD::XOR, SL, MVT::i1, CmpNum, CmpDen);
1220   } else {
1221     Scale = DivScale1.getValue(1);
1222   }
1223
1224   SDValue Fmas = DAG.getNode(AMDGPUISD::DIV_FMAS, SL, MVT::f64,
1225                              Fma4, Fma3, Mul, Scale);
1226
1227   return DAG.getNode(AMDGPUISD::DIV_FIXUP, SL, MVT::f64, Fmas, Y, X);
1228 }
1229
1230 SDValue SITargetLowering::LowerFDIV(SDValue Op, SelectionDAG &DAG) const {
1231   EVT VT = Op.getValueType();
1232
1233   if (VT == MVT::f32)
1234     return LowerFDIV32(Op, DAG);
1235
1236   if (VT == MVT::f64)
1237     return LowerFDIV64(Op, DAG);
1238
1239   llvm_unreachable("Unexpected type for fdiv");
1240 }
1241
1242 SDValue SITargetLowering::LowerSTORE(SDValue Op, SelectionDAG &DAG) const {
1243   SDLoc DL(Op);
1244   StoreSDNode *Store = cast<StoreSDNode>(Op);
1245   EVT VT = Store->getMemoryVT();
1246
1247   // These stores are legal.
1248   if (Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS) {
1249     if (VT.isVector() && VT.getVectorNumElements() > 4)
1250       return ScalarizeVectorStore(Op, DAG);
1251     return SDValue();
1252   }
1253
1254   SDValue Ret = AMDGPUTargetLowering::LowerSTORE(Op, DAG);
1255   if (Ret.getNode())
1256     return Ret;
1257
1258   if (VT.isVector() && VT.getVectorNumElements() >= 8)
1259       return ScalarizeVectorStore(Op, DAG);
1260
1261   if (VT == MVT::i1)
1262     return DAG.getTruncStore(Store->getChain(), DL,
1263                         DAG.getSExtOrTrunc(Store->getValue(), DL, MVT::i32),
1264                         Store->getBasePtr(), MVT::i1, Store->getMemOperand());
1265
1266   return SDValue();
1267 }
1268
1269 SDValue SITargetLowering::LowerTrig(SDValue Op, SelectionDAG &DAG) const {
1270   SDLoc DL(Op);
1271   EVT VT = Op.getValueType();
1272   SDValue Arg = Op.getOperand(0);
1273   SDValue FractPart = DAG.getNode(AMDGPUISD::FRACT, DL, VT,
1274                                   DAG.getNode(ISD::FMUL, DL, VT, Arg,
1275                                               DAG.getConstantFP(0.5/M_PI, DL,
1276                                                                 VT)));
1277
1278   switch (Op.getOpcode()) {
1279   case ISD::FCOS:
1280     return DAG.getNode(AMDGPUISD::COS_HW, SDLoc(Op), VT, FractPart);
1281   case ISD::FSIN:
1282     return DAG.getNode(AMDGPUISD::SIN_HW, SDLoc(Op), VT, FractPart);
1283   default:
1284     llvm_unreachable("Wrong trig opcode");
1285   }
1286 }
1287
1288 //===----------------------------------------------------------------------===//
1289 // Custom DAG optimizations
1290 //===----------------------------------------------------------------------===//
1291
1292 SDValue SITargetLowering::performUCharToFloatCombine(SDNode *N,
1293                                                      DAGCombinerInfo &DCI) const {
1294   EVT VT = N->getValueType(0);
1295   EVT ScalarVT = VT.getScalarType();
1296   if (ScalarVT != MVT::f32)
1297     return SDValue();
1298
1299   SelectionDAG &DAG = DCI.DAG;
1300   SDLoc DL(N);
1301
1302   SDValue Src = N->getOperand(0);
1303   EVT SrcVT = Src.getValueType();
1304
1305   // TODO: We could try to match extracting the higher bytes, which would be
1306   // easier if i8 vectors weren't promoted to i32 vectors, particularly after
1307   // types are legalized. v4i8 -> v4f32 is probably the only case to worry
1308   // about in practice.
1309   if (DCI.isAfterLegalizeVectorOps() && SrcVT == MVT::i32) {
1310     if (DAG.MaskedValueIsZero(Src, APInt::getHighBitsSet(32, 24))) {
1311       SDValue Cvt = DAG.getNode(AMDGPUISD::CVT_F32_UBYTE0, DL, VT, Src);
1312       DCI.AddToWorklist(Cvt.getNode());
1313       return Cvt;
1314     }
1315   }
1316
1317   // We are primarily trying to catch operations on illegal vector types
1318   // before they are expanded.
1319   // For scalars, we can use the more flexible method of checking masked bits
1320   // after legalization.
1321   if (!DCI.isBeforeLegalize() ||
1322       !SrcVT.isVector() ||
1323       SrcVT.getVectorElementType() != MVT::i8) {
1324     return SDValue();
1325   }
1326
1327   assert(DCI.isBeforeLegalize() && "Unexpected legal type");
1328
1329   // Weird sized vectors are a pain to handle, but we know 3 is really the same
1330   // size as 4.
1331   unsigned NElts = SrcVT.getVectorNumElements();
1332   if (!SrcVT.isSimple() && NElts != 3)
1333     return SDValue();
1334
1335   // Handle v4i8 -> v4f32 extload. Replace the v4i8 with a legal i32 load to
1336   // prevent a mess from expanding to v4i32 and repacking.
1337   if (ISD::isNormalLoad(Src.getNode()) && Src.hasOneUse()) {
1338     EVT LoadVT = getEquivalentMemType(*DAG.getContext(), SrcVT);
1339     EVT RegVT = getEquivalentLoadRegType(*DAG.getContext(), SrcVT);
1340     EVT FloatVT = EVT::getVectorVT(*DAG.getContext(), MVT::f32, NElts);
1341     LoadSDNode *Load = cast<LoadSDNode>(Src);
1342
1343     unsigned AS = Load->getAddressSpace();
1344     unsigned Align = Load->getAlignment();
1345     Type *Ty = LoadVT.getTypeForEVT(*DAG.getContext());
1346     unsigned ABIAlignment = getDataLayout()->getABITypeAlignment(Ty);
1347
1348     // Don't try to replace the load if we have to expand it due to alignment
1349     // problems. Otherwise we will end up scalarizing the load, and trying to
1350     // repack into the vector for no real reason.
1351     if (Align < ABIAlignment &&
1352         !allowsMisalignedMemoryAccesses(LoadVT, AS, Align, nullptr)) {
1353       return SDValue();
1354     }
1355
1356     SDValue NewLoad = DAG.getExtLoad(ISD::ZEXTLOAD, DL, RegVT,
1357                                      Load->getChain(),
1358                                      Load->getBasePtr(),
1359                                      LoadVT,
1360                                      Load->getMemOperand());
1361
1362     // Make sure successors of the original load stay after it by updating
1363     // them to use the new Chain.
1364     DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 1), NewLoad.getValue(1));
1365
1366     SmallVector<SDValue, 4> Elts;
1367     if (RegVT.isVector())
1368       DAG.ExtractVectorElements(NewLoad, Elts);
1369     else
1370       Elts.push_back(NewLoad);
1371
1372     SmallVector<SDValue, 4> Ops;
1373
1374     unsigned EltIdx = 0;
1375     for (SDValue Elt : Elts) {
1376       unsigned ComponentsInElt = std::min(4u, NElts - 4 * EltIdx);
1377       for (unsigned I = 0; I < ComponentsInElt; ++I) {
1378         unsigned Opc = AMDGPUISD::CVT_F32_UBYTE0 + I;
1379         SDValue Cvt = DAG.getNode(Opc, DL, MVT::f32, Elt);
1380         DCI.AddToWorklist(Cvt.getNode());
1381         Ops.push_back(Cvt);
1382       }
1383
1384       ++EltIdx;
1385     }
1386
1387     assert(Ops.size() == NElts);
1388
1389     return DAG.getNode(ISD::BUILD_VECTOR, DL, FloatVT, Ops);
1390   }
1391
1392   return SDValue();
1393 }
1394
1395 /// \brief Return true if the given offset Size in bytes can be folded into
1396 /// the immediate offsets of a memory instruction for the given address space.
1397 static bool canFoldOffset(unsigned OffsetSize, unsigned AS,
1398                           const AMDGPUSubtarget &STI) {
1399   switch (AS) {
1400   case AMDGPUAS::GLOBAL_ADDRESS: {
1401     // MUBUF instructions a 12-bit offset in bytes.
1402     return isUInt<12>(OffsetSize);
1403   }
1404   case AMDGPUAS::CONSTANT_ADDRESS: {
1405     // SMRD instructions have an 8-bit offset in dwords on SI and
1406     // a 20-bit offset in bytes on VI.
1407     if (STI.getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS)
1408       return isUInt<20>(OffsetSize);
1409     else
1410       return (OffsetSize % 4 == 0) && isUInt<8>(OffsetSize / 4);
1411   }
1412   case AMDGPUAS::LOCAL_ADDRESS:
1413   case AMDGPUAS::REGION_ADDRESS: {
1414     // The single offset versions have a 16-bit offset in bytes.
1415     return isUInt<16>(OffsetSize);
1416   }
1417   case AMDGPUAS::PRIVATE_ADDRESS:
1418   // Indirect register addressing does not use any offsets.
1419   default:
1420     return 0;
1421   }
1422 }
1423
1424 // (shl (add x, c1), c2) -> add (shl x, c2), (shl c1, c2)
1425
1426 // This is a variant of
1427 // (mul (add x, c1), c2) -> add (mul x, c2), (mul c1, c2),
1428 //
1429 // The normal DAG combiner will do this, but only if the add has one use since
1430 // that would increase the number of instructions.
1431 //
1432 // This prevents us from seeing a constant offset that can be folded into a
1433 // memory instruction's addressing mode. If we know the resulting add offset of
1434 // a pointer can be folded into an addressing offset, we can replace the pointer
1435 // operand with the add of new constant offset. This eliminates one of the uses,
1436 // and may allow the remaining use to also be simplified.
1437 //
1438 SDValue SITargetLowering::performSHLPtrCombine(SDNode *N,
1439                                                unsigned AddrSpace,
1440                                                DAGCombinerInfo &DCI) const {
1441   SDValue N0 = N->getOperand(0);
1442   SDValue N1 = N->getOperand(1);
1443
1444   if (N0.getOpcode() != ISD::ADD)
1445     return SDValue();
1446
1447   const ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(N1);
1448   if (!CN1)
1449     return SDValue();
1450
1451   const ConstantSDNode *CAdd = dyn_cast<ConstantSDNode>(N0.getOperand(1));
1452   if (!CAdd)
1453     return SDValue();
1454
1455   // If the resulting offset is too large, we can't fold it into the addressing
1456   // mode offset.
1457   APInt Offset = CAdd->getAPIntValue() << CN1->getAPIntValue();
1458   if (!canFoldOffset(Offset.getZExtValue(), AddrSpace, *Subtarget))
1459     return SDValue();
1460
1461   SelectionDAG &DAG = DCI.DAG;
1462   SDLoc SL(N);
1463   EVT VT = N->getValueType(0);
1464
1465   SDValue ShlX = DAG.getNode(ISD::SHL, SL, VT, N0.getOperand(0), N1);
1466   SDValue COffset = DAG.getConstant(Offset, SL, MVT::i32);
1467
1468   return DAG.getNode(ISD::ADD, SL, VT, ShlX, COffset);
1469 }
1470
1471 SDValue SITargetLowering::performAndCombine(SDNode *N,
1472                                             DAGCombinerInfo &DCI) const {
1473   if (DCI.isBeforeLegalize())
1474     return SDValue();
1475
1476   SelectionDAG &DAG = DCI.DAG;
1477
1478   // (and (fcmp ord x, x), (fcmp une (fabs x), inf)) ->
1479   // fp_class x, ~(s_nan | q_nan | n_infinity | p_infinity)
1480   SDValue LHS = N->getOperand(0);
1481   SDValue RHS = N->getOperand(1);
1482
1483   if (LHS.getOpcode() == ISD::SETCC &&
1484       RHS.getOpcode() == ISD::SETCC) {
1485     ISD::CondCode LCC = cast<CondCodeSDNode>(LHS.getOperand(2))->get();
1486     ISD::CondCode RCC = cast<CondCodeSDNode>(RHS.getOperand(2))->get();
1487
1488     SDValue X = LHS.getOperand(0);
1489     SDValue Y = RHS.getOperand(0);
1490     if (Y.getOpcode() != ISD::FABS || Y.getOperand(0) != X)
1491       return SDValue();
1492
1493     if (LCC == ISD::SETO) {
1494       if (X != LHS.getOperand(1))
1495         return SDValue();
1496
1497       if (RCC == ISD::SETUNE) {
1498         const ConstantFPSDNode *C1 = dyn_cast<ConstantFPSDNode>(RHS.getOperand(1));
1499         if (!C1 || !C1->isInfinity() || C1->isNegative())
1500           return SDValue();
1501
1502         const uint32_t Mask = SIInstrFlags::N_NORMAL |
1503                               SIInstrFlags::N_SUBNORMAL |
1504                               SIInstrFlags::N_ZERO |
1505                               SIInstrFlags::P_ZERO |
1506                               SIInstrFlags::P_SUBNORMAL |
1507                               SIInstrFlags::P_NORMAL;
1508
1509         static_assert(((~(SIInstrFlags::S_NAN |
1510                           SIInstrFlags::Q_NAN |
1511                           SIInstrFlags::N_INFINITY |
1512                           SIInstrFlags::P_INFINITY)) & 0x3ff) == Mask,
1513                       "mask not equal");
1514
1515         SDLoc DL(N);
1516         return DAG.getNode(AMDGPUISD::FP_CLASS, DL, MVT::i1,
1517                            X, DAG.getConstant(Mask, DL, MVT::i32));
1518       }
1519     }
1520   }
1521
1522   return SDValue();
1523 }
1524
1525 SDValue SITargetLowering::performOrCombine(SDNode *N,
1526                                            DAGCombinerInfo &DCI) const {
1527   SelectionDAG &DAG = DCI.DAG;
1528   SDValue LHS = N->getOperand(0);
1529   SDValue RHS = N->getOperand(1);
1530
1531   // or (fp_class x, c1), (fp_class x, c2) -> fp_class x, (c1 | c2)
1532   if (LHS.getOpcode() == AMDGPUISD::FP_CLASS &&
1533       RHS.getOpcode() == AMDGPUISD::FP_CLASS) {
1534     SDValue Src = LHS.getOperand(0);
1535     if (Src != RHS.getOperand(0))
1536       return SDValue();
1537
1538     const ConstantSDNode *CLHS = dyn_cast<ConstantSDNode>(LHS.getOperand(1));
1539     const ConstantSDNode *CRHS = dyn_cast<ConstantSDNode>(RHS.getOperand(1));
1540     if (!CLHS || !CRHS)
1541       return SDValue();
1542
1543     // Only 10 bits are used.
1544     static const uint32_t MaxMask = 0x3ff;
1545
1546     uint32_t NewMask = (CLHS->getZExtValue() | CRHS->getZExtValue()) & MaxMask;
1547     SDLoc DL(N);
1548     return DAG.getNode(AMDGPUISD::FP_CLASS, DL, MVT::i1,
1549                        Src, DAG.getConstant(NewMask, DL, MVT::i32));
1550   }
1551
1552   return SDValue();
1553 }
1554
1555 SDValue SITargetLowering::performClassCombine(SDNode *N,
1556                                               DAGCombinerInfo &DCI) const {
1557   SelectionDAG &DAG = DCI.DAG;
1558   SDValue Mask = N->getOperand(1);
1559
1560   // fp_class x, 0 -> false
1561   if (const ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(Mask)) {
1562     if (CMask->isNullValue())
1563       return DAG.getConstant(0, SDLoc(N), MVT::i1);
1564   }
1565
1566   return SDValue();
1567 }
1568
1569 static unsigned minMaxOpcToMin3Max3Opc(unsigned Opc) {
1570   switch (Opc) {
1571   case ISD::FMAXNUM:
1572     return AMDGPUISD::FMAX3;
1573   case AMDGPUISD::SMAX:
1574     return AMDGPUISD::SMAX3;
1575   case AMDGPUISD::UMAX:
1576     return AMDGPUISD::UMAX3;
1577   case ISD::FMINNUM:
1578     return AMDGPUISD::FMIN3;
1579   case AMDGPUISD::SMIN:
1580     return AMDGPUISD::SMIN3;
1581   case AMDGPUISD::UMIN:
1582     return AMDGPUISD::UMIN3;
1583   default:
1584     llvm_unreachable("Not a min/max opcode");
1585   }
1586 }
1587
1588 SDValue SITargetLowering::performMin3Max3Combine(SDNode *N,
1589                                                  DAGCombinerInfo &DCI) const {
1590   SelectionDAG &DAG = DCI.DAG;
1591
1592   unsigned Opc = N->getOpcode();
1593   SDValue Op0 = N->getOperand(0);
1594   SDValue Op1 = N->getOperand(1);
1595
1596   // Only do this if the inner op has one use since this will just increases
1597   // register pressure for no benefit.
1598
1599   // max(max(a, b), c)
1600   if (Op0.getOpcode() == Opc && Op0.hasOneUse()) {
1601     SDLoc DL(N);
1602     return DAG.getNode(minMaxOpcToMin3Max3Opc(Opc),
1603                        DL,
1604                        N->getValueType(0),
1605                        Op0.getOperand(0),
1606                        Op0.getOperand(1),
1607                        Op1);
1608   }
1609
1610   // max(a, max(b, c))
1611   if (Op1.getOpcode() == Opc && Op1.hasOneUse()) {
1612     SDLoc DL(N);
1613     return DAG.getNode(minMaxOpcToMin3Max3Opc(Opc),
1614                        DL,
1615                        N->getValueType(0),
1616                        Op0,
1617                        Op1.getOperand(0),
1618                        Op1.getOperand(1));
1619   }
1620
1621   return SDValue();
1622 }
1623
1624 SDValue SITargetLowering::performSetCCCombine(SDNode *N,
1625                                               DAGCombinerInfo &DCI) const {
1626   SelectionDAG &DAG = DCI.DAG;
1627   SDLoc SL(N);
1628
1629   SDValue LHS = N->getOperand(0);
1630   SDValue RHS = N->getOperand(1);
1631   EVT VT = LHS.getValueType();
1632
1633   if (VT != MVT::f32 && VT != MVT::f64)
1634     return SDValue();
1635
1636   // Match isinf pattern
1637   // (fcmp oeq (fabs x), inf) -> (fp_class x, (p_infinity | n_infinity))
1638   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
1639   if (CC == ISD::SETOEQ && LHS.getOpcode() == ISD::FABS) {
1640     const ConstantFPSDNode *CRHS = dyn_cast<ConstantFPSDNode>(RHS);
1641     if (!CRHS)
1642       return SDValue();
1643
1644     const APFloat &APF = CRHS->getValueAPF();
1645     if (APF.isInfinity() && !APF.isNegative()) {
1646       unsigned Mask = SIInstrFlags::P_INFINITY | SIInstrFlags::N_INFINITY;
1647       return DAG.getNode(AMDGPUISD::FP_CLASS, SL, MVT::i1, LHS.getOperand(0),
1648                          DAG.getConstant(Mask, SL, MVT::i32));
1649     }
1650   }
1651
1652   return SDValue();
1653 }
1654
1655 SDValue SITargetLowering::PerformDAGCombine(SDNode *N,
1656                                             DAGCombinerInfo &DCI) const {
1657   SelectionDAG &DAG = DCI.DAG;
1658   SDLoc DL(N);
1659
1660   switch (N->getOpcode()) {
1661   default:
1662     return AMDGPUTargetLowering::PerformDAGCombine(N, DCI);
1663   case ISD::SETCC:
1664     return performSetCCCombine(N, DCI);
1665   case ISD::FMAXNUM: // TODO: What about fmax_legacy?
1666   case ISD::FMINNUM:
1667   case AMDGPUISD::SMAX:
1668   case AMDGPUISD::SMIN:
1669   case AMDGPUISD::UMAX:
1670   case AMDGPUISD::UMIN: {
1671     if (DCI.getDAGCombineLevel() >= AfterLegalizeDAG &&
1672         N->getValueType(0) != MVT::f64 &&
1673         getTargetMachine().getOptLevel() > CodeGenOpt::None)
1674       return performMin3Max3Combine(N, DCI);
1675     break;
1676   }
1677
1678   case AMDGPUISD::CVT_F32_UBYTE0:
1679   case AMDGPUISD::CVT_F32_UBYTE1:
1680   case AMDGPUISD::CVT_F32_UBYTE2:
1681   case AMDGPUISD::CVT_F32_UBYTE3: {
1682     unsigned Offset = N->getOpcode() - AMDGPUISD::CVT_F32_UBYTE0;
1683
1684     SDValue Src = N->getOperand(0);
1685     APInt Demanded = APInt::getBitsSet(32, 8 * Offset, 8 * Offset + 8);
1686
1687     APInt KnownZero, KnownOne;
1688     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
1689                                           !DCI.isBeforeLegalizeOps());
1690     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
1691     if (TLO.ShrinkDemandedConstant(Src, Demanded) ||
1692         TLI.SimplifyDemandedBits(Src, Demanded, KnownZero, KnownOne, TLO)) {
1693       DCI.CommitTargetLoweringOpt(TLO);
1694     }
1695
1696     break;
1697   }
1698
1699   case ISD::UINT_TO_FP: {
1700     return performUCharToFloatCombine(N, DCI);
1701
1702   case ISD::FADD: {
1703     if (DCI.getDAGCombineLevel() < AfterLegalizeDAG)
1704       break;
1705
1706     EVT VT = N->getValueType(0);
1707     if (VT != MVT::f32)
1708       break;
1709
1710     // Only do this if we are not trying to support denormals. v_mad_f32 does
1711     // not support denormals ever.
1712     if (Subtarget->hasFP32Denormals())
1713       break;
1714
1715     SDValue LHS = N->getOperand(0);
1716     SDValue RHS = N->getOperand(1);
1717
1718     // These should really be instruction patterns, but writing patterns with
1719     // source modiifiers is a pain.
1720
1721     // fadd (fadd (a, a), b) -> mad 2.0, a, b
1722     if (LHS.getOpcode() == ISD::FADD) {
1723       SDValue A = LHS.getOperand(0);
1724       if (A == LHS.getOperand(1)) {
1725         const SDValue Two = DAG.getConstantFP(2.0, DL, MVT::f32);
1726         return DAG.getNode(ISD::FMAD, DL, VT, Two, A, RHS);
1727       }
1728     }
1729
1730     // fadd (b, fadd (a, a)) -> mad 2.0, a, b
1731     if (RHS.getOpcode() == ISD::FADD) {
1732       SDValue A = RHS.getOperand(0);
1733       if (A == RHS.getOperand(1)) {
1734         const SDValue Two = DAG.getConstantFP(2.0, DL, MVT::f32);
1735         return DAG.getNode(ISD::FMAD, DL, VT, Two, A, LHS);
1736       }
1737     }
1738
1739     return SDValue();
1740   }
1741   case ISD::FSUB: {
1742     if (DCI.getDAGCombineLevel() < AfterLegalizeDAG)
1743       break;
1744
1745     EVT VT = N->getValueType(0);
1746
1747     // Try to get the fneg to fold into the source modifier. This undoes generic
1748     // DAG combines and folds them into the mad.
1749     //
1750     // Only do this if we are not trying to support denormals. v_mad_f32 does
1751     // not support denormals ever.
1752     if (VT == MVT::f32 &&
1753         !Subtarget->hasFP32Denormals()) {
1754       SDValue LHS = N->getOperand(0);
1755       SDValue RHS = N->getOperand(1);
1756       if (LHS.getOpcode() == ISD::FADD) {
1757         // (fsub (fadd a, a), c) -> mad 2.0, a, (fneg c)
1758
1759         SDValue A = LHS.getOperand(0);
1760         if (A == LHS.getOperand(1)) {
1761           const SDValue Two = DAG.getConstantFP(2.0, DL, MVT::f32);
1762           SDValue NegRHS = DAG.getNode(ISD::FNEG, DL, VT, RHS);
1763
1764           return DAG.getNode(ISD::FMAD, DL, VT, Two, A, NegRHS);
1765         }
1766       }
1767
1768       if (RHS.getOpcode() == ISD::FADD) {
1769         // (fsub c, (fadd a, a)) -> mad -2.0, a, c
1770
1771         SDValue A = RHS.getOperand(0);
1772         if (A == RHS.getOperand(1)) {
1773           const SDValue NegTwo = DAG.getConstantFP(-2.0, DL, MVT::f32);
1774           return DAG.getNode(ISD::FMAD, DL, VT, NegTwo, A, LHS);
1775         }
1776       }
1777
1778       return SDValue();
1779     }
1780
1781     break;
1782   }
1783   }
1784   case ISD::LOAD:
1785   case ISD::STORE:
1786   case ISD::ATOMIC_LOAD:
1787   case ISD::ATOMIC_STORE:
1788   case ISD::ATOMIC_CMP_SWAP:
1789   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
1790   case ISD::ATOMIC_SWAP:
1791   case ISD::ATOMIC_LOAD_ADD:
1792   case ISD::ATOMIC_LOAD_SUB:
1793   case ISD::ATOMIC_LOAD_AND:
1794   case ISD::ATOMIC_LOAD_OR:
1795   case ISD::ATOMIC_LOAD_XOR:
1796   case ISD::ATOMIC_LOAD_NAND:
1797   case ISD::ATOMIC_LOAD_MIN:
1798   case ISD::ATOMIC_LOAD_MAX:
1799   case ISD::ATOMIC_LOAD_UMIN:
1800   case ISD::ATOMIC_LOAD_UMAX: { // TODO: Target mem intrinsics.
1801     if (DCI.isBeforeLegalize())
1802       break;
1803
1804     MemSDNode *MemNode = cast<MemSDNode>(N);
1805     SDValue Ptr = MemNode->getBasePtr();
1806
1807     // TODO: We could also do this for multiplies.
1808     unsigned AS = MemNode->getAddressSpace();
1809     if (Ptr.getOpcode() == ISD::SHL && AS != AMDGPUAS::PRIVATE_ADDRESS) {
1810       SDValue NewPtr = performSHLPtrCombine(Ptr.getNode(), AS, DCI);
1811       if (NewPtr) {
1812         SmallVector<SDValue, 8> NewOps(MemNode->op_begin(), MemNode->op_end());
1813
1814         NewOps[N->getOpcode() == ISD::STORE ? 2 : 1] = NewPtr;
1815         return SDValue(DAG.UpdateNodeOperands(MemNode, NewOps), 0);
1816       }
1817     }
1818     break;
1819   }
1820   case ISD::AND:
1821     return performAndCombine(N, DCI);
1822   case ISD::OR:
1823     return performOrCombine(N, DCI);
1824   case AMDGPUISD::FP_CLASS:
1825     return performClassCombine(N, DCI);
1826   }
1827   return AMDGPUTargetLowering::PerformDAGCombine(N, DCI);
1828 }
1829
1830 /// \brief Analyze the possible immediate value Op
1831 ///
1832 /// Returns -1 if it isn't an immediate, 0 if it's and inline immediate
1833 /// and the immediate value if it's a literal immediate
1834 int32_t SITargetLowering::analyzeImmediate(const SDNode *N) const {
1835
1836   const SIInstrInfo *TII =
1837       static_cast<const SIInstrInfo *>(Subtarget->getInstrInfo());
1838
1839   if (const ConstantSDNode *Node = dyn_cast<ConstantSDNode>(N)) {
1840     if (TII->isInlineConstant(Node->getAPIntValue()))
1841       return 0;
1842
1843     uint64_t Val = Node->getZExtValue();
1844     return isUInt<32>(Val) ? Val : -1;
1845   }
1846
1847   if (const ConstantFPSDNode *Node = dyn_cast<ConstantFPSDNode>(N)) {
1848     if (TII->isInlineConstant(Node->getValueAPF().bitcastToAPInt()))
1849       return 0;
1850
1851     if (Node->getValueType(0) == MVT::f32)
1852       return FloatToBits(Node->getValueAPF().convertToFloat());
1853
1854     return -1;
1855   }
1856
1857   return -1;
1858 }
1859
1860 /// \brief Helper function for adjustWritemask
1861 static unsigned SubIdx2Lane(unsigned Idx) {
1862   switch (Idx) {
1863   default: return 0;
1864   case AMDGPU::sub0: return 0;
1865   case AMDGPU::sub1: return 1;
1866   case AMDGPU::sub2: return 2;
1867   case AMDGPU::sub3: return 3;
1868   }
1869 }
1870
1871 /// \brief Adjust the writemask of MIMG instructions
1872 void SITargetLowering::adjustWritemask(MachineSDNode *&Node,
1873                                        SelectionDAG &DAG) const {
1874   SDNode *Users[4] = { };
1875   unsigned Lane = 0;
1876   unsigned OldDmask = Node->getConstantOperandVal(0);
1877   unsigned NewDmask = 0;
1878
1879   // Try to figure out the used register components
1880   for (SDNode::use_iterator I = Node->use_begin(), E = Node->use_end();
1881        I != E; ++I) {
1882
1883     // Abort if we can't understand the usage
1884     if (!I->isMachineOpcode() ||
1885         I->getMachineOpcode() != TargetOpcode::EXTRACT_SUBREG)
1886       return;
1887
1888     // Lane means which subreg of %VGPRa_VGPRb_VGPRc_VGPRd is used.
1889     // Note that subregs are packed, i.e. Lane==0 is the first bit set
1890     // in OldDmask, so it can be any of X,Y,Z,W; Lane==1 is the second bit
1891     // set, etc.
1892     Lane = SubIdx2Lane(I->getConstantOperandVal(1));
1893
1894     // Set which texture component corresponds to the lane.
1895     unsigned Comp;
1896     for (unsigned i = 0, Dmask = OldDmask; i <= Lane; i++) {
1897       assert(Dmask);
1898       Comp = countTrailingZeros(Dmask);
1899       Dmask &= ~(1 << Comp);
1900     }
1901
1902     // Abort if we have more than one user per component
1903     if (Users[Lane])
1904       return;
1905
1906     Users[Lane] = *I;
1907     NewDmask |= 1 << Comp;
1908   }
1909
1910   // Abort if there's no change
1911   if (NewDmask == OldDmask)
1912     return;
1913
1914   // Adjust the writemask in the node
1915   std::vector<SDValue> Ops;
1916   Ops.push_back(DAG.getTargetConstant(NewDmask, SDLoc(Node), MVT::i32));
1917   Ops.insert(Ops.end(), Node->op_begin() + 1, Node->op_end());
1918   Node = (MachineSDNode*)DAG.UpdateNodeOperands(Node, Ops);
1919
1920   // If we only got one lane, replace it with a copy
1921   // (if NewDmask has only one bit set...)
1922   if (NewDmask && (NewDmask & (NewDmask-1)) == 0) {
1923     SDValue RC = DAG.getTargetConstant(AMDGPU::VGPR_32RegClassID, SDLoc(),
1924                                        MVT::i32);
1925     SDNode *Copy = DAG.getMachineNode(TargetOpcode::COPY_TO_REGCLASS,
1926                                       SDLoc(), Users[Lane]->getValueType(0),
1927                                       SDValue(Node, 0), RC);
1928     DAG.ReplaceAllUsesWith(Users[Lane], Copy);
1929     return;
1930   }
1931
1932   // Update the users of the node with the new indices
1933   for (unsigned i = 0, Idx = AMDGPU::sub0; i < 4; ++i) {
1934
1935     SDNode *User = Users[i];
1936     if (!User)
1937       continue;
1938
1939     SDValue Op = DAG.getTargetConstant(Idx, SDLoc(User), MVT::i32);
1940     DAG.UpdateNodeOperands(User, User->getOperand(0), Op);
1941
1942     switch (Idx) {
1943     default: break;
1944     case AMDGPU::sub0: Idx = AMDGPU::sub1; break;
1945     case AMDGPU::sub1: Idx = AMDGPU::sub2; break;
1946     case AMDGPU::sub2: Idx = AMDGPU::sub3; break;
1947     }
1948   }
1949 }
1950
1951 /// \brief Legalize target independent instructions (e.g. INSERT_SUBREG)
1952 /// with frame index operands.
1953 /// LLVM assumes that inputs are to these instructions are registers.
1954 void SITargetLowering::legalizeTargetIndependentNode(SDNode *Node,
1955                                                      SelectionDAG &DAG) const {
1956
1957   SmallVector<SDValue, 8> Ops;
1958   for (unsigned i = 0; i < Node->getNumOperands(); ++i) {
1959     if (!isa<FrameIndexSDNode>(Node->getOperand(i))) {
1960       Ops.push_back(Node->getOperand(i));
1961       continue;
1962     }
1963
1964     SDLoc DL(Node);
1965     Ops.push_back(SDValue(DAG.getMachineNode(AMDGPU::S_MOV_B32, DL,
1966                                      Node->getOperand(i).getValueType(),
1967                                      Node->getOperand(i)), 0));
1968   }
1969
1970   DAG.UpdateNodeOperands(Node, Ops);
1971 }
1972
1973 /// \brief Fold the instructions after selecting them.
1974 SDNode *SITargetLowering::PostISelFolding(MachineSDNode *Node,
1975                                           SelectionDAG &DAG) const {
1976   const SIInstrInfo *TII =
1977       static_cast<const SIInstrInfo *>(Subtarget->getInstrInfo());
1978
1979   if (TII->isMIMG(Node->getMachineOpcode()))
1980     adjustWritemask(Node, DAG);
1981
1982   if (Node->getMachineOpcode() == AMDGPU::INSERT_SUBREG ||
1983       Node->getMachineOpcode() == AMDGPU::REG_SEQUENCE) {
1984     legalizeTargetIndependentNode(Node, DAG);
1985     return Node;
1986   }
1987   return Node;
1988 }
1989
1990 /// \brief Assign the register class depending on the number of
1991 /// bits set in the writemask
1992 void SITargetLowering::AdjustInstrPostInstrSelection(MachineInstr *MI,
1993                                                      SDNode *Node) const {
1994   const SIInstrInfo *TII =
1995       static_cast<const SIInstrInfo *>(Subtarget->getInstrInfo());
1996
1997   MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
1998   TII->legalizeOperands(MI);
1999
2000   if (TII->isMIMG(MI->getOpcode())) {
2001     unsigned VReg = MI->getOperand(0).getReg();
2002     unsigned Writemask = MI->getOperand(1).getImm();
2003     unsigned BitsSet = 0;
2004     for (unsigned i = 0; i < 4; ++i)
2005       BitsSet += Writemask & (1 << i) ? 1 : 0;
2006
2007     const TargetRegisterClass *RC;
2008     switch (BitsSet) {
2009     default: return;
2010     case 1:  RC = &AMDGPU::VGPR_32RegClass; break;
2011     case 2:  RC = &AMDGPU::VReg_64RegClass; break;
2012     case 3:  RC = &AMDGPU::VReg_96RegClass; break;
2013     }
2014
2015     unsigned NewOpcode = TII->getMaskedMIMGOp(MI->getOpcode(), BitsSet);
2016     MI->setDesc(TII->get(NewOpcode));
2017     MRI.setRegClass(VReg, RC);
2018     return;
2019   }
2020
2021   // Replace unused atomics with the no return version.
2022   int NoRetAtomicOp = AMDGPU::getAtomicNoRetOp(MI->getOpcode());
2023   if (NoRetAtomicOp != -1) {
2024     if (!Node->hasAnyUseOfValue(0)) {
2025       MI->setDesc(TII->get(NoRetAtomicOp));
2026       MI->RemoveOperand(0);
2027     }
2028
2029     return;
2030   }
2031 }
2032
2033 static SDValue buildSMovImm32(SelectionDAG &DAG, SDLoc DL, uint64_t Val) {
2034   SDValue K = DAG.getTargetConstant(Val, DL, MVT::i32);
2035   return SDValue(DAG.getMachineNode(AMDGPU::S_MOV_B32, DL, MVT::i32, K), 0);
2036 }
2037
2038 MachineSDNode *SITargetLowering::wrapAddr64Rsrc(SelectionDAG &DAG,
2039                                                 SDLoc DL,
2040                                                 SDValue Ptr) const {
2041   const SIInstrInfo *TII =
2042       static_cast<const SIInstrInfo *>(Subtarget->getInstrInfo());
2043 #if 1
2044     // XXX - Workaround for moveToVALU not handling different register class
2045     // inserts for REG_SEQUENCE.
2046
2047     // Build the half of the subregister with the constants.
2048     const SDValue Ops0[] = {
2049       DAG.getTargetConstant(AMDGPU::SGPR_64RegClassID, DL, MVT::i32),
2050       buildSMovImm32(DAG, DL, 0),
2051       DAG.getTargetConstant(AMDGPU::sub0, DL, MVT::i32),
2052       buildSMovImm32(DAG, DL, TII->getDefaultRsrcDataFormat() >> 32),
2053       DAG.getTargetConstant(AMDGPU::sub1, DL, MVT::i32)
2054     };
2055
2056     SDValue SubRegHi = SDValue(DAG.getMachineNode(AMDGPU::REG_SEQUENCE, DL,
2057                                                   MVT::v2i32, Ops0), 0);
2058
2059     // Combine the constants and the pointer.
2060     const SDValue Ops1[] = {
2061       DAG.getTargetConstant(AMDGPU::SReg_128RegClassID, DL, MVT::i32),
2062       Ptr,
2063       DAG.getTargetConstant(AMDGPU::sub0_sub1, DL, MVT::i32),
2064       SubRegHi,
2065       DAG.getTargetConstant(AMDGPU::sub2_sub3, DL, MVT::i32)
2066     };
2067
2068     return DAG.getMachineNode(AMDGPU::REG_SEQUENCE, DL, MVT::v4i32, Ops1);
2069 #else
2070     const SDValue Ops[] = {
2071       DAG.getTargetConstant(AMDGPU::SReg_128RegClassID, MVT::i32),
2072       Ptr,
2073       DAG.getTargetConstant(AMDGPU::sub0_sub1, MVT::i32),
2074       buildSMovImm32(DAG, DL, 0),
2075       DAG.getTargetConstant(AMDGPU::sub2, MVT::i32),
2076       buildSMovImm32(DAG, DL, TII->getDefaultRsrcFormat() >> 32),
2077       DAG.getTargetConstant(AMDGPU::sub3, MVT::i32)
2078     };
2079
2080     return DAG.getMachineNode(AMDGPU::REG_SEQUENCE, DL, MVT::v4i32, Ops);
2081
2082 #endif
2083 }
2084
2085 /// \brief Return a resource descriptor with the 'Add TID' bit enabled
2086 ///        The TID (Thread ID) is multipled by the stride value (bits [61:48]
2087 ///        of the resource descriptor) to create an offset, which is added to the
2088 ///        resource ponter.
2089 MachineSDNode *SITargetLowering::buildRSRC(SelectionDAG &DAG,
2090                                            SDLoc DL,
2091                                            SDValue Ptr,
2092                                            uint32_t RsrcDword1,
2093                                            uint64_t RsrcDword2And3) const {
2094   SDValue PtrLo = DAG.getTargetExtractSubreg(AMDGPU::sub0, DL, MVT::i32, Ptr);
2095   SDValue PtrHi = DAG.getTargetExtractSubreg(AMDGPU::sub1, DL, MVT::i32, Ptr);
2096   if (RsrcDword1) {
2097     PtrHi = SDValue(DAG.getMachineNode(AMDGPU::S_OR_B32, DL, MVT::i32, PtrHi,
2098                                      DAG.getConstant(RsrcDword1, DL, MVT::i32)),
2099                     0);
2100   }
2101
2102   SDValue DataLo = buildSMovImm32(DAG, DL,
2103                                   RsrcDword2And3 & UINT64_C(0xFFFFFFFF));
2104   SDValue DataHi = buildSMovImm32(DAG, DL, RsrcDword2And3 >> 32);
2105
2106   const SDValue Ops[] = {
2107     DAG.getTargetConstant(AMDGPU::SReg_128RegClassID, DL, MVT::i32),
2108     PtrLo,
2109     DAG.getTargetConstant(AMDGPU::sub0, DL, MVT::i32),
2110     PtrHi,
2111     DAG.getTargetConstant(AMDGPU::sub1, DL, MVT::i32),
2112     DataLo,
2113     DAG.getTargetConstant(AMDGPU::sub2, DL, MVT::i32),
2114     DataHi,
2115     DAG.getTargetConstant(AMDGPU::sub3, DL, MVT::i32)
2116   };
2117
2118   return DAG.getMachineNode(AMDGPU::REG_SEQUENCE, DL, MVT::v4i32, Ops);
2119 }
2120
2121 MachineSDNode *SITargetLowering::buildScratchRSRC(SelectionDAG &DAG,
2122                                                   SDLoc DL,
2123                                                   SDValue Ptr) const {
2124   const SIInstrInfo *TII =
2125       static_cast<const SIInstrInfo *>(Subtarget->getInstrInfo());
2126   uint64_t Rsrc = TII->getDefaultRsrcDataFormat() | AMDGPU::RSRC_TID_ENABLE |
2127                   0xffffffff; // Size
2128
2129   return buildRSRC(DAG, DL, Ptr, 0, Rsrc);
2130 }
2131
2132 SDValue SITargetLowering::CreateLiveInRegister(SelectionDAG &DAG,
2133                                                const TargetRegisterClass *RC,
2134                                                unsigned Reg, EVT VT) const {
2135   SDValue VReg = AMDGPUTargetLowering::CreateLiveInRegister(DAG, RC, Reg, VT);
2136
2137   return DAG.getCopyFromReg(DAG.getEntryNode(), SDLoc(DAG.getEntryNode()),
2138                             cast<RegisterSDNode>(VReg)->getReg(), VT);
2139 }
2140
2141 //===----------------------------------------------------------------------===//
2142 //                         SI Inline Assembly Support
2143 //===----------------------------------------------------------------------===//
2144
2145 std::pair<unsigned, const TargetRegisterClass *>
2146 SITargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
2147                                                const std::string &Constraint,
2148                                                MVT VT) const {
2149   if (Constraint == "r") {
2150     switch(VT.SimpleTy) {
2151       default: llvm_unreachable("Unhandled type for 'r' inline asm constraint");
2152       case MVT::i64:
2153         return std::make_pair(0U, &AMDGPU::SGPR_64RegClass);
2154       case MVT::i32:
2155         return std::make_pair(0U, &AMDGPU::SGPR_32RegClass);
2156     }
2157   }
2158
2159   if (Constraint.size() > 1) {
2160     const TargetRegisterClass *RC = nullptr;
2161     if (Constraint[1] == 'v') {
2162       RC = &AMDGPU::VGPR_32RegClass;
2163     } else if (Constraint[1] == 's') {
2164       RC = &AMDGPU::SGPR_32RegClass;
2165     }
2166
2167     if (RC) {
2168       unsigned Idx = std::atoi(Constraint.substr(2).c_str());
2169       if (Idx < RC->getNumRegs())
2170         return std::make_pair(RC->getRegister(Idx), RC);
2171     }
2172   }
2173   return TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
2174 }