lib/Target/R600/R600InstrInfo.h

   1 //===-- R600InstrInfo.h - R600 Instruction Info Interface -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief Interface definition for R600InstrInfo
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef R600INSTRUCTIONINFO_H_
  16 #define R600INSTRUCTIONINFO_H_
  17
  18 #include "AMDGPUInstrInfo.h"
  19 #include "R600Defines.h"
  20 #include "R600RegisterInfo.h"
  21 #include <map>
  22
  23 namespace llvm {
  24
  25   class AMDGPUTargetMachine;
  26   class DFAPacketizer;
  27   class ScheduleDAG;
  28   class MachineFunction;
  29   class MachineInstr;
  30   class MachineInstrBuilder;
  31
  32   class R600InstrInfo : public AMDGPUInstrInfo {
  33   private:
  34   const R600RegisterInfo RI;
  35   const AMDGPUSubtarget &ST;
  36
  37   int getBranchInstr(const MachineOperand &op) const;
  38   std::vector<std::pair<int, unsigned> >
  39   ExtractSrcs(MachineInstr *MI, const DenseMap<unsigned, unsigned> &PV, unsigned &ConstCount) const;
  40
  41   public:
  42   enum BankSwizzle {
  43     ALU_VEC_012_SCL_210 = 0,
  44     ALU_VEC_021_SCL_122,
  45     ALU_VEC_120_SCL_212,
  46     ALU_VEC_102_SCL_221,
  47     ALU_VEC_201,
  48     ALU_VEC_210
  49   };
  50
  51   explicit R600InstrInfo(AMDGPUTargetMachine &tm);
  52
  53   const R600RegisterInfo &getRegisterInfo() const;
  54   virtual void copyPhysReg(MachineBasicBlock &MBB,
  55                            MachineBasicBlock::iterator MI, DebugLoc DL,
  56                            unsigned DestReg, unsigned SrcReg,
  57                            bool KillSrc) const;
  58
  59   bool isTrig(const MachineInstr &MI) const;
  60   bool isPlaceHolderOpcode(unsigned opcode) const;
  61   bool isReductionOp(unsigned opcode) const;
  62   bool isCubeOp(unsigned opcode) const;
  63
  64   /// \returns true if this \p Opcode represents an ALU instruction.
  65   bool isALUInstr(unsigned Opcode) const;
  66   bool hasInstrModifiers(unsigned Opcode) const;
  67   bool isLDSInstr(unsigned Opcode) const;
  68
  69   bool isTransOnly(unsigned Opcode) const;
  70   bool isTransOnly(const MachineInstr *MI) const;
  71
  72   bool usesVertexCache(unsigned Opcode) const;
  73   bool usesVertexCache(const MachineInstr *MI) const;
  74   bool usesTextureCache(unsigned Opcode) const;
  75   bool usesTextureCache(const MachineInstr *MI) const;
  76
  77   bool mustBeLastInClause(unsigned Opcode) const;
  78
  79   /// \returns a pair for each src of an ALU instructions.
  80   /// The first member of a pair is the register id.
  81   /// If register is ALU_CONST, second member is SEL.
  82   /// If register is ALU_LITERAL, second member is IMM.
  83   /// Otherwise, second member value is undefined.
  84   SmallVector<std::pair<MachineOperand *, int64_t>, 3>
  85       getSrcs(MachineInstr *MI) const;
  86
  87   bool isLegal(
  88              const std::vector<std::vector<std::pair<int, unsigned> > > &IGSrcs,
  89              const std::vector<R600InstrInfo::BankSwizzle> &Swz,
  90              unsigned CheckedSize) const;
  91   bool recursiveFitsFPLimitation(
  92              const std::vector<std::vector<std::pair<int, unsigned> > > &IGSrcs,
  93              std::vector<R600InstrInfo::BankSwizzle> &SwzCandidate,
  94              unsigned Depth = 0) const;
  95
  96   /// Given the order VEC_012 < VEC_021 < VEC_120 < VEC_102 < VEC_201 < VEC_210
  97   /// returns true and the first (in lexical order) BankSwizzle affectation
  98   /// starting from the one already provided in the Instruction Group MIs that
  99   /// fits Read Port limitations in BS if available. Otherwise returns false
 100   /// and undefined content in BS.
 101   /// PV holds GPR to PV registers in the Instruction Group MIs.
 102   bool fitsReadPortLimitations(const std::vector<MachineInstr *> &MIs,
 103                                const DenseMap<unsigned, unsigned> &PV,
 104                                std::vector<BankSwizzle> &BS) const;
 105   bool fitsConstReadLimitations(const std::vector<unsigned>&) const;
 106   bool canBundle(const std::vector<MachineInstr *> &) const;
 107
 108   /// \breif Vector instructions are instructions that must fill all
 109   /// instruction slots within an instruction group.
 110   bool isVector(const MachineInstr &MI) const;
 111
 112   virtual MachineInstr * getMovImmInstr(MachineFunction *MF, unsigned DstReg,
 113                                         int64_t Imm) const;
 114
 115   virtual unsigned getIEQOpcode() const;
 116   virtual bool isMov(unsigned Opcode) const;
 117
 118   DFAPacketizer *CreateTargetScheduleState(const TargetMachine *TM,
 119                                            const ScheduleDAG *DAG) const;
 120
 121   bool ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const;
 122
 123   bool AnalyzeBranch(MachineBasicBlock &MBB, MachineBasicBlock *&TBB, MachineBasicBlock *&FBB,
 124                      SmallVectorImpl<MachineOperand> &Cond, bool AllowModify) const;
 125
 126   unsigned InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB, MachineBasicBlock *FBB, const SmallVectorImpl<MachineOperand> &Cond, DebugLoc DL) const;
 127
 128   unsigned RemoveBranch(MachineBasicBlock &MBB) const;
 129
 130   bool isPredicated(const MachineInstr *MI) const;
 131
 132   bool isPredicable(MachineInstr *MI) const;
 133
 134   bool
 135    isProfitableToDupForIfCvt(MachineBasicBlock &MBB, unsigned NumCyles,
 136                              const BranchProbability &Probability) const;
 137
 138   bool isProfitableToIfCvt(MachineBasicBlock &MBB, unsigned NumCyles,
 139                            unsigned ExtraPredCycles,
 140                            const BranchProbability &Probability) const ;
 141
 142   bool
 143    isProfitableToIfCvt(MachineBasicBlock &TMBB,
 144                        unsigned NumTCycles, unsigned ExtraTCycles,
 145                        MachineBasicBlock &FMBB,
 146                        unsigned NumFCycles, unsigned ExtraFCycles,
 147                        const BranchProbability &Probability) const;
 148
 149   bool DefinesPredicate(MachineInstr *MI,
 150                                   std::vector<MachineOperand> &Pred) const;
 151
 152   bool SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 153                          const SmallVectorImpl<MachineOperand> &Pred2) const;
 154
 155   bool isProfitableToUnpredicate(MachineBasicBlock &TMBB,
 156                                           MachineBasicBlock &FMBB) const;
 157
 158   bool PredicateInstruction(MachineInstr *MI,
 159                         const SmallVectorImpl<MachineOperand> &Pred) const;
 160
 161   unsigned int getInstrLatency(const InstrItineraryData *ItinData,
 162                                const MachineInstr *MI,
 163                                unsigned *PredCost = 0) const;
 164
 165   virtual int getInstrLatency(const InstrItineraryData *ItinData,
 166                               SDNode *Node) const { return 1;}
 167
 168   /// \returns a list of all the registers that may be accesed using indirect
 169   /// addressing.
 170   std::vector<unsigned> getIndirectReservedRegs(const MachineFunction &MF) const;
 171
 172   virtual int getIndirectIndexBegin(const MachineFunction &MF) const;
 173
 174   virtual int getIndirectIndexEnd(const MachineFunction &MF) const;
 175
 176
 177   virtual unsigned calculateIndirectAddress(unsigned RegIndex,
 178                                             unsigned Channel) const;
 179
 180   virtual const TargetRegisterClass *getIndirectAddrStoreRegClass(
 181                                                       unsigned SourceReg) const;
 182
 183   virtual const TargetRegisterClass *getIndirectAddrLoadRegClass() const;
 184
 185   virtual MachineInstrBuilder buildIndirectWrite(MachineBasicBlock *MBB,
 186                                   MachineBasicBlock::iterator I,
 187                                   unsigned ValueReg, unsigned Address,
 188                                   unsigned OffsetReg) const;
 189
 190   virtual MachineInstrBuilder buildIndirectRead(MachineBasicBlock *MBB,
 191                                   MachineBasicBlock::iterator I,
 192                                   unsigned ValueReg, unsigned Address,
 193                                   unsigned OffsetReg) const;
 194
 195   virtual const TargetRegisterClass *getSuperIndirectRegClass() const;
 196
 197   unsigned getMaxAlusPerClause() const;
 198
 199   ///buildDefaultInstruction - This function returns a MachineInstr with
 200   /// all the instruction modifiers initialized to their default values.
 201   /// You can use this function to avoid manually specifying each instruction
 202   /// modifier operand when building a new instruction.
 203   ///
 204   /// \returns a MachineInstr with all the instruction modifiers initialized
 205   /// to their default values.
 206   MachineInstrBuilder buildDefaultInstruction(MachineBasicBlock &MBB,
 207                                               MachineBasicBlock::iterator I,
 208                                               unsigned Opcode,
 209                                               unsigned DstReg,
 210                                               unsigned Src0Reg,
 211                                               unsigned Src1Reg = 0) const;
 212
 213   MachineInstr *buildSlotOfVectorInstruction(MachineBasicBlock &MBB,
 214                                              MachineInstr *MI,
 215                                              unsigned Slot,
 216                                              unsigned DstReg) const;
 217
 218   MachineInstr *buildMovImm(MachineBasicBlock &BB,
 219                                   MachineBasicBlock::iterator I,
 220                                   unsigned DstReg,
 221                                   uint64_t Imm) const;
 222
 223   /// \brief Get the index of Op in the MachineInstr.
 224   ///
 225   /// \returns -1 if the Instruction does not contain the specified \p Op.
 226   int getOperandIdx(const MachineInstr &MI, unsigned Op) const;
 227
 228   /// \brief Get the index of \p Op for the given Opcode.
 229   ///
 230   /// \returns -1 if the Instruction does not contain the specified \p Op.
 231   int getOperandIdx(unsigned Opcode, unsigned Op) const;
 232
 233   /// \brief Helper function for setting instruction flag values.
 234   void setImmOperand(MachineInstr *MI, unsigned Op, int64_t Imm) const;
 235
 236   /// \returns true if this instruction has an operand for storing target flags.
 237   bool hasFlagOperand(const MachineInstr &MI) const;
 238
 239   ///\brief Add one of the MO_FLAG* flags to the specified \p Operand.
 240   void addFlag(MachineInstr *MI, unsigned Operand, unsigned Flag) const;
 241
 242   ///\brief Determine if the specified \p Flag is set on this \p Operand.
 243   bool isFlagSet(const MachineInstr &MI, unsigned Operand, unsigned Flag) const;
 244
 245   /// \param SrcIdx The register source to set the flag on (e.g src0, src1, src2)
 246   /// \param Flag The flag being set.
 247   ///
 248   /// \returns the operand containing the flags for this instruction.
 249   MachineOperand &getFlagOp(MachineInstr *MI, unsigned SrcIdx = 0,
 250                             unsigned Flag = 0) const;
 251
 252   /// \brief Clear the specified flag on the instruction.
 253   void clearFlag(MachineInstr *MI, unsigned Operand, unsigned Flag) const;
 254 };
 255
 256 } // End llvm namespace
 257
 258 #endif // R600INSTRINFO_H_