lib/Target/R600/R600InstrInfo.cpp

   1 //===-- R600InstrInfo.cpp - R600 Instruction Information ------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief R600 Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "R600InstrInfo.h"
  16 #include "AMDGPU.h"
  17 #include "AMDGPUSubtarget.h"
  18 #include "AMDGPUTargetMachine.h"
  19 #include "R600Defines.h"
  20 #include "R600MachineFunctionInfo.h"
  21 #include "R600RegisterInfo.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25
  26 #define GET_INSTRINFO_CTOR
  27 #include "AMDGPUGenDFAPacketizer.inc"
  28
  29 using namespace llvm;
  30
  31 R600InstrInfo::R600InstrInfo(AMDGPUTargetMachine &tm)
  32   : AMDGPUInstrInfo(tm),
  33     RI(tm),
  34     ST(tm.getSubtarget<AMDGPUSubtarget>())
  35   { }
  36
  37 const R600RegisterInfo &R600InstrInfo::getRegisterInfo() const {
  38   return RI;
  39 }
  40
  41 bool R600InstrInfo::isTrig(const MachineInstr &MI) const {
  42   return get(MI.getOpcode()).TSFlags & R600_InstFlag::TRIG;
  43 }
  44
  45 bool R600InstrInfo::isVector(const MachineInstr &MI) const {
  46   return get(MI.getOpcode()).TSFlags & R600_InstFlag::VECTOR;
  47 }
  48
  49 void
  50 R600InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
  51                            MachineBasicBlock::iterator MI, DebugLoc DL,
  52                            unsigned DestReg, unsigned SrcReg,
  53                            bool KillSrc) const {
  54   unsigned VectorComponents = 0;
  55   if (AMDGPU::R600_Reg128RegClass.contains(DestReg) &&
  56       AMDGPU::R600_Reg128RegClass.contains(SrcReg)) {
  57     VectorComponents = 4;
  58   } else if(AMDGPU::R600_Reg64RegClass.contains(DestReg) &&
  59             AMDGPU::R600_Reg64RegClass.contains(SrcReg)) {
  60     VectorComponents = 2;
  61   }
  62
  63   if (VectorComponents > 0) {
  64     for (unsigned I = 0; I < VectorComponents; I++) {
  65       unsigned SubRegIndex = RI.getSubRegFromChannel(I);
  66       buildDefaultInstruction(MBB, MI, AMDGPU::MOV,
  67                               RI.getSubReg(DestReg, SubRegIndex),
  68                               RI.getSubReg(SrcReg, SubRegIndex))
  69                               .addReg(DestReg,
  70                                       RegState::Define | RegState::Implicit);
  71     }
  72   } else {
  73     MachineInstr *NewMI = buildDefaultInstruction(MBB, MI, AMDGPU::MOV,
  74                                                   DestReg, SrcReg);
  75     NewMI->getOperand(getOperandIdx(*NewMI, AMDGPU::OpName::src0))
  76                                     .setIsKill(KillSrc);
  77   }
  78 }
  79
  80 MachineInstr * R600InstrInfo::getMovImmInstr(MachineFunction *MF,
  81                                              unsigned DstReg, int64_t Imm) const {
  82   MachineInstr * MI = MF->CreateMachineInstr(get(AMDGPU::MOV), DebugLoc());
  83   MachineInstrBuilder MIB(*MF, MI);
  84   MIB.addReg(DstReg, RegState::Define);
  85   MIB.addReg(AMDGPU::ALU_LITERAL_X);
  86   MIB.addImm(Imm);
  87   MIB.addReg(0); // PREDICATE_BIT
  88
  89   return MI;
  90 }
  91
  92 unsigned R600InstrInfo::getIEQOpcode() const {
  93   return AMDGPU::SETE_INT;
  94 }
  95
  96 bool R600InstrInfo::isMov(unsigned Opcode) const {
  97
  98
  99   switch(Opcode) {
 100   default: return false;
 101   case AMDGPU::MOV:
 102   case AMDGPU::MOV_IMM_F32:
 103   case AMDGPU::MOV_IMM_I32:
 104     return true;
 105   }
 106 }
 107
 108 // Some instructions act as place holders to emulate operations that the GPU
 109 // hardware does automatically. This function can be used to check if
 110 // an opcode falls into this category.
 111 bool R600InstrInfo::isPlaceHolderOpcode(unsigned Opcode) const {
 112   switch (Opcode) {
 113   default: return false;
 114   case AMDGPU::RETURN:
 115     return true;
 116   }
 117 }
 118
 119 bool R600InstrInfo::isReductionOp(unsigned Opcode) const {
 120   return false;
 121 }
 122
 123 bool R600InstrInfo::isCubeOp(unsigned Opcode) const {
 124   switch(Opcode) {
 125     default: return false;
 126     case AMDGPU::CUBE_r600_pseudo:
 127     case AMDGPU::CUBE_r600_real:
 128     case AMDGPU::CUBE_eg_pseudo:
 129     case AMDGPU::CUBE_eg_real:
 130       return true;
 131   }
 132 }
 133
 134 bool R600InstrInfo::isALUInstr(unsigned Opcode) const {
 135   unsigned TargetFlags = get(Opcode).TSFlags;
 136
 137   return (TargetFlags & R600_InstFlag::ALU_INST);
 138 }
 139
 140 bool R600InstrInfo::hasInstrModifiers(unsigned Opcode) const {
 141   unsigned TargetFlags = get(Opcode).TSFlags;
 142
 143   return ((TargetFlags & R600_InstFlag::OP1) |
 144           (TargetFlags & R600_InstFlag::OP2) |
 145           (TargetFlags & R600_InstFlag::OP3));
 146 }
 147
 148 bool R600InstrInfo::isLDSInstr(unsigned Opcode) const {
 149   unsigned TargetFlags = get(Opcode).TSFlags;
 150
 151   return ((TargetFlags & R600_InstFlag::LDS_1A) |
 152           (TargetFlags & R600_InstFlag::LDS_1A1D) |
 153           (TargetFlags & R600_InstFlag::LDS_1A2D));
 154 }
 155
 156 bool R600InstrInfo::isTransOnly(unsigned Opcode) const {
 157   if (ST.hasCaymanISA())
 158     return false;
 159   return (get(Opcode).getSchedClass() == AMDGPU::Sched::TransALU);
 160 }
 161
 162 bool R600InstrInfo::isTransOnly(const MachineInstr *MI) const {
 163   return isTransOnly(MI->getOpcode());
 164 }
 165
 166 bool R600InstrInfo::isVectorOnly(unsigned Opcode) const {
 167   return (get(Opcode).getSchedClass() == AMDGPU::Sched::VecALU);
 168 }
 169
 170 bool R600InstrInfo::isVectorOnly(const MachineInstr *MI) const {
 171   return isVectorOnly(MI->getOpcode());
 172 }
 173
 174 bool R600InstrInfo::isExport(unsigned Opcode) const {
 175   return (get(Opcode).TSFlags & R600_InstFlag::IS_EXPORT);
 176 }
 177
 178 bool R600InstrInfo::usesVertexCache(unsigned Opcode) const {
 179   return ST.hasVertexCache() && IS_VTX(get(Opcode));
 180 }
 181
 182 bool R600InstrInfo::usesVertexCache(const MachineInstr *MI) const {
 183   const R600MachineFunctionInfo *MFI = MI->getParent()->getParent()->getInfo<R600MachineFunctionInfo>();
 184   return MFI->ShaderType != ShaderType::COMPUTE && usesVertexCache(MI->getOpcode());
 185 }
 186
 187 bool R600InstrInfo::usesTextureCache(unsigned Opcode) const {
 188   return (!ST.hasVertexCache() && IS_VTX(get(Opcode))) || IS_TEX(get(Opcode));
 189 }
 190
 191 bool R600InstrInfo::usesTextureCache(const MachineInstr *MI) const {
 192   const R600MachineFunctionInfo *MFI = MI->getParent()->getParent()->getInfo<R600MachineFunctionInfo>();
 193   return (MFI->ShaderType == ShaderType::COMPUTE && usesVertexCache(MI->getOpcode())) ||
 194          usesTextureCache(MI->getOpcode());
 195 }
 196
 197 bool R600InstrInfo::mustBeLastInClause(unsigned Opcode) const {
 198   switch (Opcode) {
 199   case AMDGPU::KILLGT:
 200   case AMDGPU::GROUP_BARRIER:
 201     return true;
 202   default:
 203     return false;
 204   }
 205 }
 206
 207 int R600InstrInfo::getSrcIdx(unsigned Opcode, unsigned SrcNum) const {
 208   static const unsigned OpTable[] = {
 209     AMDGPU::OpName::src0,
 210     AMDGPU::OpName::src1,
 211     AMDGPU::OpName::src2
 212   };
 213
 214   assert (SrcNum < 3);
 215   return getOperandIdx(Opcode, OpTable[SrcNum]);
 216 }
 217
 218 #define SRC_SEL_ROWS 11
 219 int R600InstrInfo::getSelIdx(unsigned Opcode, unsigned SrcIdx) const {
 220   static const unsigned SrcSelTable[SRC_SEL_ROWS][2] = {
 221     {AMDGPU::OpName::src0, AMDGPU::OpName::src0_sel},
 222     {AMDGPU::OpName::src1, AMDGPU::OpName::src1_sel},
 223     {AMDGPU::OpName::src2, AMDGPU::OpName::src2_sel},
 224     {AMDGPU::OpName::src0_X, AMDGPU::OpName::src0_sel_X},
 225     {AMDGPU::OpName::src0_Y, AMDGPU::OpName::src0_sel_Y},
 226     {AMDGPU::OpName::src0_Z, AMDGPU::OpName::src0_sel_Z},
 227     {AMDGPU::OpName::src0_W, AMDGPU::OpName::src0_sel_W},
 228     {AMDGPU::OpName::src1_X, AMDGPU::OpName::src1_sel_X},
 229     {AMDGPU::OpName::src1_Y, AMDGPU::OpName::src1_sel_Y},
 230     {AMDGPU::OpName::src1_Z, AMDGPU::OpName::src1_sel_Z},
 231     {AMDGPU::OpName::src1_W, AMDGPU::OpName::src1_sel_W}
 232   };
 233
 234   for (unsigned i = 0; i < SRC_SEL_ROWS; ++i) {
 235     if (getOperandIdx(Opcode, SrcSelTable[i][0]) == (int)SrcIdx) {
 236       return getOperandIdx(Opcode, SrcSelTable[i][1]);
 237     }
 238   }
 239   return -1;
 240 }
 241 #undef SRC_SEL_ROWS
 242
 243 SmallVector<std::pair<MachineOperand *, int64_t>, 3>
 244 R600InstrInfo::getSrcs(MachineInstr *MI) const {
 245   SmallVector<std::pair<MachineOperand *, int64_t>, 3> Result;
 246
 247   if (MI->getOpcode() == AMDGPU::DOT_4) {
 248     static const unsigned OpTable[8][2] = {
 249       {AMDGPU::OpName::src0_X, AMDGPU::OpName::src0_sel_X},
 250       {AMDGPU::OpName::src0_Y, AMDGPU::OpName::src0_sel_Y},
 251       {AMDGPU::OpName::src0_Z, AMDGPU::OpName::src0_sel_Z},
 252       {AMDGPU::OpName::src0_W, AMDGPU::OpName::src0_sel_W},
 253       {AMDGPU::OpName::src1_X, AMDGPU::OpName::src1_sel_X},
 254       {AMDGPU::OpName::src1_Y, AMDGPU::OpName::src1_sel_Y},
 255       {AMDGPU::OpName::src1_Z, AMDGPU::OpName::src1_sel_Z},
 256       {AMDGPU::OpName::src1_W, AMDGPU::OpName::src1_sel_W},
 257     };
 258
 259     for (unsigned j = 0; j < 8; j++) {
 260       MachineOperand &MO = MI->getOperand(getOperandIdx(MI->getOpcode(),
 261                                                         OpTable[j][0]));
 262       unsigned Reg = MO.getReg();
 263       if (Reg == AMDGPU::ALU_CONST) {
 264         unsigned Sel = MI->getOperand(getOperandIdx(MI->getOpcode(),
 265                                                     OpTable[j][1])).getImm();
 266         Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, Sel));
 267         continue;
 268       }
 269
 270     }
 271     return Result;
 272   }
 273
 274   static const unsigned OpTable[3][2] = {
 275     {AMDGPU::OpName::src0, AMDGPU::OpName::src0_sel},
 276     {AMDGPU::OpName::src1, AMDGPU::OpName::src1_sel},
 277     {AMDGPU::OpName::src2, AMDGPU::OpName::src2_sel},
 278   };
 279
 280   for (unsigned j = 0; j < 3; j++) {
 281     int SrcIdx = getOperandIdx(MI->getOpcode(), OpTable[j][0]);
 282     if (SrcIdx < 0)
 283       break;
 284     MachineOperand &MO = MI->getOperand(SrcIdx);
 285     unsigned Reg = MI->getOperand(SrcIdx).getReg();
 286     if (Reg == AMDGPU::ALU_CONST) {
 287       unsigned Sel = MI->getOperand(
 288           getOperandIdx(MI->getOpcode(), OpTable[j][1])).getImm();
 289       Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, Sel));
 290       continue;
 291     }
 292     if (Reg == AMDGPU::ALU_LITERAL_X) {
 293       unsigned Imm = MI->getOperand(
 294           getOperandIdx(MI->getOpcode(), AMDGPU::OpName::literal)).getImm();
 295       Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, Imm));
 296       continue;
 297     }
 298     Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, 0));
 299   }
 300   return Result;
 301 }
 302
 303 std::vector<std::pair<int, unsigned> >
 304 R600InstrInfo::ExtractSrcs(MachineInstr *MI,
 305                            const DenseMap<unsigned, unsigned> &PV,
 306                            unsigned &ConstCount) const {
 307   ConstCount = 0;
 308   const SmallVector<std::pair<MachineOperand *, int64_t>, 3> Srcs = getSrcs(MI);
 309   const std::pair<int, unsigned> DummyPair(-1, 0);
 310   std::vector<std::pair<int, unsigned> > Result;
 311   unsigned i = 0;
 312   for (unsigned n = Srcs.size(); i < n; ++i) {
 313     unsigned Reg = Srcs[i].first->getReg();
 314     unsigned Index = RI.getEncodingValue(Reg) & 0xff;
 315     if (Reg == AMDGPU::OQAP) {
 316       Result.push_back(std::pair<int, unsigned>(Index, 0));
 317     }
 318     if (PV.find(Reg) != PV.end()) {
 319       // 255 is used to tells its a PS/PV reg
 320       Result.push_back(std::pair<int, unsigned>(255, 0));
 321       continue;
 322     }
 323     if (Index > 127) {
 324       ConstCount++;
 325       Result.push_back(DummyPair);
 326       continue;
 327     }
 328     unsigned Chan = RI.getHWRegChan(Reg);
 329     Result.push_back(std::pair<int, unsigned>(Index, Chan));
 330   }
 331   for (; i < 3; ++i)
 332     Result.push_back(DummyPair);
 333   return Result;
 334 }
 335
 336 static std::vector<std::pair<int, unsigned> >
 337 Swizzle(std::vector<std::pair<int, unsigned> > Src,
 338         R600InstrInfo::BankSwizzle Swz) {
 339   if (Src[0] == Src[1])
 340     Src[1].first = -1;
 341   switch (Swz) {
 342   case R600InstrInfo::ALU_VEC_012_SCL_210:
 343     break;
 344   case R600InstrInfo::ALU_VEC_021_SCL_122:
 345     std::swap(Src[1], Src[2]);
 346     break;
 347   case R600InstrInfo::ALU_VEC_102_SCL_221:
 348     std::swap(Src[0], Src[1]);
 349     break;
 350   case R600InstrInfo::ALU_VEC_120_SCL_212:
 351     std::swap(Src[0], Src[1]);
 352     std::swap(Src[0], Src[2]);
 353     break;
 354   case R600InstrInfo::ALU_VEC_201:
 355     std::swap(Src[0], Src[2]);
 356     std::swap(Src[0], Src[1]);
 357     break;
 358   case R600InstrInfo::ALU_VEC_210:
 359     std::swap(Src[0], Src[2]);
 360     break;
 361   }
 362   return Src;
 363 }
 364
 365 static unsigned
 366 getTransSwizzle(R600InstrInfo::BankSwizzle Swz, unsigned Op) {
 367   switch (Swz) {
 368   case R600InstrInfo::ALU_VEC_012_SCL_210: {
 369     unsigned Cycles[3] = { 2, 1, 0};
 370     return Cycles[Op];
 371   }
 372   case R600InstrInfo::ALU_VEC_021_SCL_122: {
 373     unsigned Cycles[3] = { 1, 2, 2};
 374     return Cycles[Op];
 375   }
 376   case R600InstrInfo::ALU_VEC_120_SCL_212: {
 377     unsigned Cycles[3] = { 2, 1, 2};
 378     return Cycles[Op];
 379   }
 380   case R600InstrInfo::ALU_VEC_102_SCL_221: {
 381     unsigned Cycles[3] = { 2, 2, 1};
 382     return Cycles[Op];
 383   }
 384   default:
 385     llvm_unreachable("Wrong Swizzle for Trans Slot");
 386     return 0;
 387   }
 388 }
 389
 390 /// returns how many MIs (whose inputs are represented by IGSrcs) can be packed
 391 /// in the same Instruction Group while meeting read port limitations given a
 392 /// Swz swizzle sequence.
 393 unsigned  R600InstrInfo::isLegalUpTo(
 394     const std::vector<std::vector<std::pair<int, unsigned> > > &IGSrcs,
 395     const std::vector<R600InstrInfo::BankSwizzle> &Swz,
 396     const std::vector<std::pair<int, unsigned> > &TransSrcs,
 397     R600InstrInfo::BankSwizzle TransSwz) const {
 398   int Vector[4][3];
 399   memset(Vector, -1, sizeof(Vector));
 400   for (unsigned i = 0, e = IGSrcs.size(); i < e; i++) {
 401     const std::vector<std::pair<int, unsigned> > &Srcs =
 402         Swizzle(IGSrcs[i], Swz[i]);
 403     for (unsigned j = 0; j < 3; j++) {
 404       const std::pair<int, unsigned> &Src = Srcs[j];
 405       if (Src.first < 0 || Src.first == 255)
 406         continue;
 407       if (Src.first == GET_REG_INDEX(RI.getEncodingValue(AMDGPU::OQAP))) {
 408         if (Swz[i] != R600InstrInfo::ALU_VEC_012_SCL_210 &&
 409             Swz[i] != R600InstrInfo::ALU_VEC_021_SCL_122) {
 410             // The value from output queue A (denoted by register OQAP) can
 411             // only be fetched during the first cycle.
 412             return false;
 413         }
 414         // OQAP does not count towards the normal read port restrictions
 415         continue;
 416       }
 417       if (Vector[Src.second][j] < 0)
 418         Vector[Src.second][j] = Src.first;
 419       if (Vector[Src.second][j] != Src.first)
 420         return i;
 421     }
 422   }
 423   // Now check Trans Alu
 424   for (unsigned i = 0, e = TransSrcs.size(); i < e; ++i) {
 425     const std::pair<int, unsigned> &Src = TransSrcs[i];
 426     unsigned Cycle = getTransSwizzle(TransSwz, i);
 427     if (Src.first < 0)
 428       continue;
 429     if (Src.first == 255)
 430       continue;
 431     if (Vector[Src.second][Cycle] < 0)
 432       Vector[Src.second][Cycle] = Src.first;
 433     if (Vector[Src.second][Cycle] != Src.first)
 434       return IGSrcs.size() - 1;
 435   }
 436   return IGSrcs.size();
 437 }
 438
 439 /// Given a swizzle sequence SwzCandidate and an index Idx, returns the next
 440 /// (in lexicographic term) swizzle sequence assuming that all swizzles after
 441 /// Idx can be skipped
 442 static bool
 443 NextPossibleSolution(
 444     std::vector<R600InstrInfo::BankSwizzle> &SwzCandidate,
 445     unsigned Idx) {
 446   assert(Idx < SwzCandidate.size());
 447   int ResetIdx = Idx;
 448   while (ResetIdx > -1 && SwzCandidate[ResetIdx] == R600InstrInfo::ALU_VEC_210)
 449     ResetIdx --;
 450   for (unsigned i = ResetIdx + 1, e = SwzCandidate.size(); i < e; i++) {
 451     SwzCandidate[i] = R600InstrInfo::ALU_VEC_012_SCL_210;
 452   }
 453   if (ResetIdx == -1)
 454     return false;
 455   int NextSwizzle = SwzCandidate[ResetIdx] + 1;
 456   SwzCandidate[ResetIdx] = (R600InstrInfo::BankSwizzle)NextSwizzle;
 457   return true;
 458 }
 459
 460 /// Enumerate all possible Swizzle sequence to find one that can meet all
 461 /// read port requirements.
 462 bool R600InstrInfo::FindSwizzleForVectorSlot(
 463     const std::vector<std::vector<std::pair<int, unsigned> > > &IGSrcs,
 464     std::vector<R600InstrInfo::BankSwizzle> &SwzCandidate,
 465     const std::vector<std::pair<int, unsigned> > &TransSrcs,
 466     R600InstrInfo::BankSwizzle TransSwz) const {
 467   unsigned ValidUpTo = 0;
 468   do {
 469     ValidUpTo = isLegalUpTo(IGSrcs, SwzCandidate, TransSrcs, TransSwz);
 470     if (ValidUpTo == IGSrcs.size())
 471       return true;
 472   } while (NextPossibleSolution(SwzCandidate, ValidUpTo));
 473   return false;
 474 }
 475
 476 /// Instructions in Trans slot can't read gpr at cycle 0 if they also read
 477 /// a const, and can't read a gpr at cycle 1 if they read 2 const.
 478 static bool
 479 isConstCompatible(R600InstrInfo::BankSwizzle TransSwz,
 480                   const std::vector<std::pair<int, unsigned> > &TransOps,
 481                   unsigned ConstCount) {
 482   // TransALU can't read 3 constants
 483   if (ConstCount > 2)
 484     return false;
 485   for (unsigned i = 0, e = TransOps.size(); i < e; ++i) {
 486     const std::pair<int, unsigned> &Src = TransOps[i];
 487     unsigned Cycle = getTransSwizzle(TransSwz, i);
 488     if (Src.first < 0)
 489       continue;
 490     if (ConstCount > 0 && Cycle == 0)
 491       return false;
 492     if (ConstCount > 1 && Cycle == 1)
 493       return false;
 494   }
 495   return true;
 496 }
 497
 498 bool
 499 R600InstrInfo::fitsReadPortLimitations(const std::vector<MachineInstr *> &IG,
 500                                        const DenseMap<unsigned, unsigned> &PV,
 501                                        std::vector<BankSwizzle> &ValidSwizzle,
 502                                        bool isLastAluTrans)
 503     const {
 504   //Todo : support shared src0 - src1 operand
 505
 506   std::vector<std::vector<std::pair<int, unsigned> > > IGSrcs;
 507   ValidSwizzle.clear();
 508   unsigned ConstCount;
 509   BankSwizzle TransBS = ALU_VEC_012_SCL_210;
 510   for (unsigned i = 0, e = IG.size(); i < e; ++i) {
 511     IGSrcs.push_back(ExtractSrcs(IG[i], PV, ConstCount));
 512     unsigned Op = getOperandIdx(IG[i]->getOpcode(),
 513         AMDGPU::OpName::bank_swizzle);
 514     ValidSwizzle.push_back( (R600InstrInfo::BankSwizzle)
 515         IG[i]->getOperand(Op).getImm());
 516   }
 517   std::vector<std::pair<int, unsigned> > TransOps;
 518   if (!isLastAluTrans)
 519     return FindSwizzleForVectorSlot(IGSrcs, ValidSwizzle, TransOps, TransBS);
 520
 521   TransOps = IGSrcs.back();
 522   IGSrcs.pop_back();
 523   ValidSwizzle.pop_back();
 524
 525   static const R600InstrInfo::BankSwizzle TransSwz[] = {
 526     ALU_VEC_012_SCL_210,
 527     ALU_VEC_021_SCL_122,
 528     ALU_VEC_120_SCL_212,
 529     ALU_VEC_102_SCL_221
 530   };
 531   for (unsigned i = 0; i < 4; i++) {
 532     TransBS = TransSwz[i];
 533     if (!isConstCompatible(TransBS, TransOps, ConstCount))
 534       continue;
 535     bool Result = FindSwizzleForVectorSlot(IGSrcs, ValidSwizzle, TransOps,
 536         TransBS);
 537     if (Result) {
 538       ValidSwizzle.push_back(TransBS);
 539       return true;
 540     }
 541   }
 542
 543   return false;
 544 }
 545
 546
 547 bool
 548 R600InstrInfo::fitsConstReadLimitations(const std::vector<unsigned> &Consts)
 549     const {
 550   assert (Consts.size() <= 12 && "Too many operands in instructions group");
 551   unsigned Pair1 = 0, Pair2 = 0;
 552   for (unsigned i = 0, n = Consts.size(); i < n; ++i) {
 553     unsigned ReadConstHalf = Consts[i] & 2;
 554     unsigned ReadConstIndex = Consts[i] & (~3);
 555     unsigned ReadHalfConst = ReadConstIndex | ReadConstHalf;
 556     if (!Pair1) {
 557       Pair1 = ReadHalfConst;
 558       continue;
 559     }
 560     if (Pair1 == ReadHalfConst)
 561       continue;
 562     if (!Pair2) {
 563       Pair2 = ReadHalfConst;
 564       continue;
 565     }
 566     if (Pair2 != ReadHalfConst)
 567       return false;
 568   }
 569   return true;
 570 }
 571
 572 bool
 573 R600InstrInfo::fitsConstReadLimitations(const std::vector<MachineInstr *> &MIs)
 574     const {
 575   std::vector<unsigned> Consts;
 576   SmallSet<int64_t, 4> Literals;
 577   for (unsigned i = 0, n = MIs.size(); i < n; i++) {
 578     MachineInstr *MI = MIs[i];
 579     if (!isALUInstr(MI->getOpcode()))
 580       continue;
 581
 582     const SmallVectorImpl<std::pair<MachineOperand *, int64_t> > &Srcs =
 583         getSrcs(MI);
 584
 585     for (unsigned j = 0, e = Srcs.size(); j < e; j++) {
 586       std::pair<MachineOperand *, unsigned> Src = Srcs[j];
 587       if (Src.first->getReg() == AMDGPU::ALU_LITERAL_X)
 588         Literals.insert(Src.second);
 589       if (Literals.size() > 4)
 590         return false;
 591       if (Src.first->getReg() == AMDGPU::ALU_CONST)
 592         Consts.push_back(Src.second);
 593       if (AMDGPU::R600_KC0RegClass.contains(Src.first->getReg()) ||
 594           AMDGPU::R600_KC1RegClass.contains(Src.first->getReg())) {
 595         unsigned Index = RI.getEncodingValue(Src.first->getReg()) & 0xff;
 596         unsigned Chan = RI.getHWRegChan(Src.first->getReg());
 597         Consts.push_back((Index << 2) | Chan);
 598       }
 599     }
 600   }
 601   return fitsConstReadLimitations(Consts);
 602 }
 603
 604 DFAPacketizer *R600InstrInfo::CreateTargetScheduleState(const TargetMachine *TM,
 605     const ScheduleDAG *DAG) const {
 606   const InstrItineraryData *II = TM->getInstrItineraryData();
 607   return TM->getSubtarget<AMDGPUSubtarget>().createDFAPacketizer(II);
 608 }
 609
 610 static bool
 611 isPredicateSetter(unsigned Opcode) {
 612   switch (Opcode) {
 613   case AMDGPU::PRED_X:
 614     return true;
 615   default:
 616     return false;
 617   }
 618 }
 619
 620 static MachineInstr *
 621 findFirstPredicateSetterFrom(MachineBasicBlock &MBB,
 622                              MachineBasicBlock::iterator I) {
 623   while (I != MBB.begin()) {
 624     --I;
 625     MachineInstr *MI = I;
 626     if (isPredicateSetter(MI->getOpcode()))
 627       return MI;
 628   }
 629
 630   return NULL;
 631 }
 632
 633 static
 634 bool isJump(unsigned Opcode) {
 635   return Opcode == AMDGPU::JUMP || Opcode == AMDGPU::JUMP_COND;
 636 }
 637
 638 bool
 639 R600InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
 640                              MachineBasicBlock *&TBB,
 641                              MachineBasicBlock *&FBB,
 642                              SmallVectorImpl<MachineOperand> &Cond,
 643                              bool AllowModify) const {
 644   // Most of the following comes from the ARM implementation of AnalyzeBranch
 645
 646   // If the block has no terminators, it just falls into the block after it.
 647   MachineBasicBlock::iterator I = MBB.end();
 648   if (I == MBB.begin())
 649     return false;
 650   --I;
 651   while (I->isDebugValue()) {
 652     if (I == MBB.begin())
 653       return false;
 654     --I;
 655   }
 656   if (!isJump(static_cast<MachineInstr *>(I)->getOpcode())) {
 657     return false;
 658   }
 659
 660   // Get the last instruction in the block.
 661   MachineInstr *LastInst = I;
 662
 663   // If there is only one terminator instruction, process it.
 664   unsigned LastOpc = LastInst->getOpcode();
 665   if (I == MBB.begin() ||
 666           !isJump(static_cast<MachineInstr *>(--I)->getOpcode())) {
 667     if (LastOpc == AMDGPU::JUMP) {
 668       TBB = LastInst->getOperand(0).getMBB();
 669       return false;
 670     } else if (LastOpc == AMDGPU::JUMP_COND) {
 671       MachineInstr *predSet = I;
 672       while (!isPredicateSetter(predSet->getOpcode())) {
 673         predSet = --I;
 674       }
 675       TBB = LastInst->getOperand(0).getMBB();
 676       Cond.push_back(predSet->getOperand(1));
 677       Cond.push_back(predSet->getOperand(2));
 678       Cond.push_back(MachineOperand::CreateReg(AMDGPU::PRED_SEL_ONE, false));
 679       return false;
 680     }
 681     return true;  // Can't handle indirect branch.
 682   }
 683
 684   // Get the instruction before it if it is a terminator.
 685   MachineInstr *SecondLastInst = I;
 686   unsigned SecondLastOpc = SecondLastInst->getOpcode();
 687
 688   // If the block ends with a B and a Bcc, handle it.
 689   if (SecondLastOpc == AMDGPU::JUMP_COND && LastOpc == AMDGPU::JUMP) {
 690     MachineInstr *predSet = --I;
 691     while (!isPredicateSetter(predSet->getOpcode())) {
 692       predSet = --I;
 693     }
 694     TBB = SecondLastInst->getOperand(0).getMBB();
 695     FBB = LastInst->getOperand(0).getMBB();
 696     Cond.push_back(predSet->getOperand(1));
 697     Cond.push_back(predSet->getOperand(2));
 698     Cond.push_back(MachineOperand::CreateReg(AMDGPU::PRED_SEL_ONE, false));
 699     return false;
 700   }
 701
 702   // Otherwise, can't handle this.
 703   return true;
 704 }
 705
 706 int R600InstrInfo::getBranchInstr(const MachineOperand &op) const {
 707   const MachineInstr *MI = op.getParent();
 708
 709   switch (MI->getDesc().OpInfo->RegClass) {
 710   default: // FIXME: fallthrough??
 711   case AMDGPU::GPRI32RegClassID: return AMDGPU::BRANCH_COND_i32;
 712   case AMDGPU::GPRF32RegClassID: return AMDGPU::BRANCH_COND_f32;
 713   };
 714 }
 715
 716 static
 717 MachineBasicBlock::iterator FindLastAluClause(MachineBasicBlock &MBB) {
 718   for (MachineBasicBlock::reverse_iterator It = MBB.rbegin(), E = MBB.rend();
 719       It != E; ++It) {
 720     if (It->getOpcode() == AMDGPU::CF_ALU ||
 721         It->getOpcode() == AMDGPU::CF_ALU_PUSH_BEFORE)
 722       return llvm::prior(It.base());
 723   }
 724   return MBB.end();
 725 }
 726
 727 unsigned
 728 R600InstrInfo::InsertBranch(MachineBasicBlock &MBB,
 729                             MachineBasicBlock *TBB,
 730                             MachineBasicBlock *FBB,
 731                             const SmallVectorImpl<MachineOperand> &Cond,
 732                             DebugLoc DL) const {
 733   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 734
 735   if (FBB == 0) {
 736     if (Cond.empty()) {
 737       BuildMI(&MBB, DL, get(AMDGPU::JUMP)).addMBB(TBB);
 738       return 1;
 739     } else {
 740       MachineInstr *PredSet = findFirstPredicateSetterFrom(MBB, MBB.end());
 741       assert(PredSet && "No previous predicate !");
 742       addFlag(PredSet, 0, MO_FLAG_PUSH);
 743       PredSet->getOperand(2).setImm(Cond[1].getImm());
 744
 745       BuildMI(&MBB, DL, get(AMDGPU::JUMP_COND))
 746              .addMBB(TBB)
 747              .addReg(AMDGPU::PREDICATE_BIT, RegState::Kill);
 748       MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 749       if (CfAlu == MBB.end())
 750         return 1;
 751       assert (CfAlu->getOpcode() == AMDGPU::CF_ALU);
 752       CfAlu->setDesc(get(AMDGPU::CF_ALU_PUSH_BEFORE));
 753       return 1;
 754     }
 755   } else {
 756     MachineInstr *PredSet = findFirstPredicateSetterFrom(MBB, MBB.end());
 757     assert(PredSet && "No previous predicate !");
 758     addFlag(PredSet, 0, MO_FLAG_PUSH);
 759     PredSet->getOperand(2).setImm(Cond[1].getImm());
 760     BuildMI(&MBB, DL, get(AMDGPU::JUMP_COND))
 761             .addMBB(TBB)
 762             .addReg(AMDGPU::PREDICATE_BIT, RegState::Kill);
 763     BuildMI(&MBB, DL, get(AMDGPU::JUMP)).addMBB(FBB);
 764     MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 765     if (CfAlu == MBB.end())
 766       return 2;
 767     assert (CfAlu->getOpcode() == AMDGPU::CF_ALU);
 768     CfAlu->setDesc(get(AMDGPU::CF_ALU_PUSH_BEFORE));
 769     return 2;
 770   }
 771 }
 772
 773 unsigned
 774 R600InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 775
 776   // Note : we leave PRED* instructions there.
 777   // They may be needed when predicating instructions.
 778
 779   MachineBasicBlock::iterator I = MBB.end();
 780
 781   if (I == MBB.begin()) {
 782     return 0;
 783   }
 784   --I;
 785   switch (I->getOpcode()) {
 786   default:
 787     return 0;
 788   case AMDGPU::JUMP_COND: {
 789     MachineInstr *predSet = findFirstPredicateSetterFrom(MBB, I);
 790     clearFlag(predSet, 0, MO_FLAG_PUSH);
 791     I->eraseFromParent();
 792     MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 793     if (CfAlu == MBB.end())
 794       break;
 795     assert (CfAlu->getOpcode() == AMDGPU::CF_ALU_PUSH_BEFORE);
 796     CfAlu->setDesc(get(AMDGPU::CF_ALU));
 797     break;
 798   }
 799   case AMDGPU::JUMP:
 800     I->eraseFromParent();
 801     break;
 802   }
 803   I = MBB.end();
 804
 805   if (I == MBB.begin()) {
 806     return 1;
 807   }
 808   --I;
 809   switch (I->getOpcode()) {
 810     // FIXME: only one case??
 811   default:
 812     return 1;
 813   case AMDGPU::JUMP_COND: {
 814     MachineInstr *predSet = findFirstPredicateSetterFrom(MBB, I);
 815     clearFlag(predSet, 0, MO_FLAG_PUSH);
 816     I->eraseFromParent();
 817     MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 818     if (CfAlu == MBB.end())
 819       break;
 820     assert (CfAlu->getOpcode() == AMDGPU::CF_ALU_PUSH_BEFORE);
 821     CfAlu->setDesc(get(AMDGPU::CF_ALU));
 822     break;
 823   }
 824   case AMDGPU::JUMP:
 825     I->eraseFromParent();
 826     break;
 827   }
 828   return 2;
 829 }
 830
 831 bool
 832 R600InstrInfo::isPredicated(const MachineInstr *MI) const {
 833   int idx = MI->findFirstPredOperandIdx();
 834   if (idx < 0)
 835     return false;
 836
 837   unsigned Reg = MI->getOperand(idx).getReg();
 838   switch (Reg) {
 839   default: return false;
 840   case AMDGPU::PRED_SEL_ONE:
 841   case AMDGPU::PRED_SEL_ZERO:
 842   case AMDGPU::PREDICATE_BIT:
 843     return true;
 844   }
 845 }
 846
 847 bool
 848 R600InstrInfo::isPredicable(MachineInstr *MI) const {
 849   // XXX: KILL* instructions can be predicated, but they must be the last
 850   // instruction in a clause, so this means any instructions after them cannot
 851   // be predicated.  Until we have proper support for instruction clauses in the
 852   // backend, we will mark KILL* instructions as unpredicable.
 853
 854   if (MI->getOpcode() == AMDGPU::KILLGT) {
 855     return false;
 856   } else if (MI->getOpcode() == AMDGPU::CF_ALU) {
 857     // If the clause start in the middle of MBB then the MBB has more
 858     // than a single clause, unable to predicate several clauses.
 859     if (MI->getParent()->begin() != MachineBasicBlock::iterator(MI))
 860       return false;
 861     // TODO: We don't support KC merging atm
 862     if (MI->getOperand(3).getImm() != 0 || MI->getOperand(4).getImm() != 0)
 863       return false;
 864     return true;
 865   } else if (isVector(*MI)) {
 866     return false;
 867   } else {
 868     return AMDGPUInstrInfo::isPredicable(MI);
 869   }
 870 }
 871
 872
 873 bool
 874 R600InstrInfo::isProfitableToIfCvt(MachineBasicBlock &MBB,
 875                                    unsigned NumCyles,
 876                                    unsigned ExtraPredCycles,
 877                                    const BranchProbability &Probability) const{
 878   return true;
 879 }
 880
 881 bool
 882 R600InstrInfo::isProfitableToIfCvt(MachineBasicBlock &TMBB,
 883                                    unsigned NumTCycles,
 884                                    unsigned ExtraTCycles,
 885                                    MachineBasicBlock &FMBB,
 886                                    unsigned NumFCycles,
 887                                    unsigned ExtraFCycles,
 888                                    const BranchProbability &Probability) const {
 889   return true;
 890 }
 891
 892 bool
 893 R600InstrInfo::isProfitableToDupForIfCvt(MachineBasicBlock &MBB,
 894                                          unsigned NumCyles,
 895                                          const BranchProbability &Probability)
 896                                          const {
 897   return true;
 898 }
 899
 900 bool
 901 R600InstrInfo::isProfitableToUnpredicate(MachineBasicBlock &TMBB,
 902                                          MachineBasicBlock &FMBB) const {
 903   return false;
 904 }
 905
 906
 907 bool
 908 R600InstrInfo::ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 909   MachineOperand &MO = Cond[1];
 910   switch (MO.getImm()) {
 911   case OPCODE_IS_ZERO_INT:
 912     MO.setImm(OPCODE_IS_NOT_ZERO_INT);
 913     break;
 914   case OPCODE_IS_NOT_ZERO_INT:
 915     MO.setImm(OPCODE_IS_ZERO_INT);
 916     break;
 917   case OPCODE_IS_ZERO:
 918     MO.setImm(OPCODE_IS_NOT_ZERO);
 919     break;
 920   case OPCODE_IS_NOT_ZERO:
 921     MO.setImm(OPCODE_IS_ZERO);
 922     break;
 923   default:
 924     return true;
 925   }
 926
 927   MachineOperand &MO2 = Cond[2];
 928   switch (MO2.getReg()) {
 929   case AMDGPU::PRED_SEL_ZERO:
 930     MO2.setReg(AMDGPU::PRED_SEL_ONE);
 931     break;
 932   case AMDGPU::PRED_SEL_ONE:
 933     MO2.setReg(AMDGPU::PRED_SEL_ZERO);
 934     break;
 935   default:
 936     return true;
 937   }
 938   return false;
 939 }
 940
 941 bool
 942 R600InstrInfo::DefinesPredicate(MachineInstr *MI,
 943                                 std::vector<MachineOperand> &Pred) const {
 944   return isPredicateSetter(MI->getOpcode());
 945 }
 946
 947
 948 bool
 949 R600InstrInfo::SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 950                        const SmallVectorImpl<MachineOperand> &Pred2) const {
 951   return false;
 952 }
 953
 954
 955 bool
 956 R600InstrInfo::PredicateInstruction(MachineInstr *MI,
 957                       const SmallVectorImpl<MachineOperand> &Pred) const {
 958   int PIdx = MI->findFirstPredOperandIdx();
 959
 960   if (MI->getOpcode() == AMDGPU::CF_ALU) {
 961     MI->getOperand(8).setImm(0);
 962     return true;
 963   }
 964
 965   if (PIdx != -1) {
 966     MachineOperand &PMO = MI->getOperand(PIdx);
 967     PMO.setReg(Pred[2].getReg());
 968     MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
 969     MIB.addReg(AMDGPU::PREDICATE_BIT, RegState::Implicit);
 970     return true;
 971   }
 972
 973   return false;
 974 }
 975
 976 unsigned int R600InstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
 977                                             const MachineInstr *MI,
 978                                             unsigned *PredCost) const {
 979   if (PredCost)
 980     *PredCost = 2;
 981   return 2;
 982 }
 983
 984 int R600InstrInfo::getIndirectIndexBegin(const MachineFunction &MF) const {
 985   const MachineRegisterInfo &MRI = MF.getRegInfo();
 986   const MachineFrameInfo *MFI = MF.getFrameInfo();
 987   int Offset = 0;
 988
 989   if (MFI->getNumObjects() == 0) {
 990     return -1;
 991   }
 992
 993   if (MRI.livein_empty()) {
 994     return 0;
 995   }
 996
 997   for (MachineRegisterInfo::livein_iterator LI = MRI.livein_begin(),
 998                                             LE = MRI.livein_end();
 999                                             LI != LE; ++LI) {
1000     Offset = std::max(Offset,
1001                       GET_REG_INDEX(RI.getEncodingValue(LI->first)));
1002   }
1003
1004   return Offset + 1;
1005 }
1006
1007 int R600InstrInfo::getIndirectIndexEnd(const MachineFunction &MF) const {
1008   int Offset = 0;
1009   const MachineFrameInfo *MFI = MF.getFrameInfo();
1010
1011   // Variable sized objects are not supported
1012   assert(!MFI->hasVarSizedObjects());
1013
1014   if (MFI->getNumObjects() == 0) {
1015     return -1;
1016   }
1017
1018   Offset = TM.getFrameLowering()->getFrameIndexOffset(MF, -1);
1019
1020   return getIndirectIndexBegin(MF) + Offset;
1021 }
1022
1023 std::vector<unsigned> R600InstrInfo::getIndirectReservedRegs(
1024                                              const MachineFunction &MF) const {
1025   const AMDGPUFrameLowering *TFL =
1026                  static_cast<const AMDGPUFrameLowering*>(TM.getFrameLowering());
1027   std::vector<unsigned> Regs;
1028
1029   unsigned StackWidth = TFL->getStackWidth(MF);
1030   int End = getIndirectIndexEnd(MF);
1031
1032   if (End == -1) {
1033     return Regs;
1034   }
1035
1036   for (int Index = getIndirectIndexBegin(MF); Index <= End; ++Index) {
1037     unsigned SuperReg = AMDGPU::R600_Reg128RegClass.getRegister(Index);
1038     Regs.push_back(SuperReg);
1039     for (unsigned Chan = 0; Chan < StackWidth; ++Chan) {
1040       unsigned Reg = AMDGPU::R600_TReg32RegClass.getRegister((4 * Index) + Chan);
1041       Regs.push_back(Reg);
1042     }
1043   }
1044   return Regs;
1045 }
1046
1047 unsigned R600InstrInfo::calculateIndirectAddress(unsigned RegIndex,
1048                                                  unsigned Channel) const {
1049   // XXX: Remove when we support a stack width > 2
1050   assert(Channel == 0);
1051   return RegIndex;
1052 }
1053
1054 const TargetRegisterClass * R600InstrInfo::getIndirectAddrStoreRegClass(
1055                                                      unsigned SourceReg) const {
1056   return &AMDGPU::R600_TReg32RegClass;
1057 }
1058
1059 const TargetRegisterClass *R600InstrInfo::getIndirectAddrLoadRegClass() const {
1060   return &AMDGPU::TRegMemRegClass;
1061 }
1062
1063 MachineInstrBuilder R600InstrInfo::buildIndirectWrite(MachineBasicBlock *MBB,
1064                                        MachineBasicBlock::iterator I,
1065                                        unsigned ValueReg, unsigned Address,
1066                                        unsigned OffsetReg) const {
1067   unsigned AddrReg = AMDGPU::R600_AddrRegClass.getRegister(Address);
1068   MachineInstr *MOVA = buildDefaultInstruction(*MBB, I, AMDGPU::MOVA_INT_eg,
1069                                                AMDGPU::AR_X, OffsetReg);
1070   setImmOperand(MOVA, AMDGPU::OpName::write, 0);
1071
1072   MachineInstrBuilder Mov = buildDefaultInstruction(*MBB, I, AMDGPU::MOV,
1073                                       AddrReg, ValueReg)
1074                                       .addReg(AMDGPU::AR_X,
1075                                            RegState::Implicit | RegState::Kill);
1076   setImmOperand(Mov, AMDGPU::OpName::dst_rel, 1);
1077   return Mov;
1078 }
1079
1080 MachineInstrBuilder R600InstrInfo::buildIndirectRead(MachineBasicBlock *MBB,
1081                                        MachineBasicBlock::iterator I,
1082                                        unsigned ValueReg, unsigned Address,
1083                                        unsigned OffsetReg) const {
1084   unsigned AddrReg = AMDGPU::R600_AddrRegClass.getRegister(Address);
1085   MachineInstr *MOVA = buildDefaultInstruction(*MBB, I, AMDGPU::MOVA_INT_eg,
1086                                                        AMDGPU::AR_X,
1087                                                        OffsetReg);
1088   setImmOperand(MOVA, AMDGPU::OpName::write, 0);
1089   MachineInstrBuilder Mov = buildDefaultInstruction(*MBB, I, AMDGPU::MOV,
1090                                       ValueReg,
1091                                       AddrReg)
1092                                       .addReg(AMDGPU::AR_X,
1093                                            RegState::Implicit | RegState::Kill);
1094   setImmOperand(Mov, AMDGPU::OpName::src0_rel, 1);
1095
1096   return Mov;
1097 }
1098
1099 const TargetRegisterClass *R600InstrInfo::getSuperIndirectRegClass() const {
1100   return &AMDGPU::IndirectRegRegClass;
1101 }
1102
1103 unsigned R600InstrInfo::getMaxAlusPerClause() const {
1104   return 115;
1105 }
1106
1107 MachineInstrBuilder R600InstrInfo::buildDefaultInstruction(MachineBasicBlock &MBB,
1108                                                   MachineBasicBlock::iterator I,
1109                                                   unsigned Opcode,
1110                                                   unsigned DstReg,
1111                                                   unsigned Src0Reg,
1112                                                   unsigned Src1Reg) const {
1113   MachineInstrBuilder MIB = BuildMI(MBB, I, MBB.findDebugLoc(I), get(Opcode),
1114     DstReg);           // $dst
1115
1116   if (Src1Reg) {
1117     MIB.addImm(0)     // $update_exec_mask
1118        .addImm(0);    // $update_predicate
1119   }
1120   MIB.addImm(1)        // $write
1121      .addImm(0)        // $omod
1122      .addImm(0)        // $dst_rel
1123      .addImm(0)        // $dst_clamp
1124      .addReg(Src0Reg)  // $src0
1125      .addImm(0)        // $src0_neg
1126      .addImm(0)        // $src0_rel
1127      .addImm(0)        // $src0_abs
1128      .addImm(-1);       // $src0_sel
1129
1130   if (Src1Reg) {
1131     MIB.addReg(Src1Reg) // $src1
1132        .addImm(0)       // $src1_neg
1133        .addImm(0)       // $src1_rel
1134        .addImm(0)       // $src1_abs
1135        .addImm(-1);      // $src1_sel
1136   }
1137
1138   //XXX: The r600g finalizer expects this to be 1, once we've moved the
1139   //scheduling to the backend, we can change the default to 0.
1140   MIB.addImm(1)        // $last
1141       .addReg(AMDGPU::PRED_SEL_OFF) // $pred_sel
1142       .addImm(0)         // $literal
1143       .addImm(0);        // $bank_swizzle
1144
1145   return MIB;
1146 }
1147
1148 #define OPERAND_CASE(Label) \
1149   case Label: { \
1150     static const unsigned Ops[] = \
1151     { \
1152       Label##_X, \
1153       Label##_Y, \
1154       Label##_Z, \
1155       Label##_W \
1156     }; \
1157     return Ops[Slot]; \
1158   }
1159
1160 static unsigned getSlotedOps(unsigned  Op, unsigned Slot) {
1161   switch (Op) {
1162   OPERAND_CASE(AMDGPU::OpName::update_exec_mask)
1163   OPERAND_CASE(AMDGPU::OpName::update_pred)
1164   OPERAND_CASE(AMDGPU::OpName::write)
1165   OPERAND_CASE(AMDGPU::OpName::omod)
1166   OPERAND_CASE(AMDGPU::OpName::dst_rel)
1167   OPERAND_CASE(AMDGPU::OpName::clamp)
1168   OPERAND_CASE(AMDGPU::OpName::src0)
1169   OPERAND_CASE(AMDGPU::OpName::src0_neg)
1170   OPERAND_CASE(AMDGPU::OpName::src0_rel)
1171   OPERAND_CASE(AMDGPU::OpName::src0_abs)
1172   OPERAND_CASE(AMDGPU::OpName::src0_sel)
1173   OPERAND_CASE(AMDGPU::OpName::src1)
1174   OPERAND_CASE(AMDGPU::OpName::src1_neg)
1175   OPERAND_CASE(AMDGPU::OpName::src1_rel)
1176   OPERAND_CASE(AMDGPU::OpName::src1_abs)
1177   OPERAND_CASE(AMDGPU::OpName::src1_sel)
1178   OPERAND_CASE(AMDGPU::OpName::pred_sel)
1179   default:
1180     llvm_unreachable("Wrong Operand");
1181   }
1182 }
1183
1184 #undef OPERAND_CASE
1185
1186 MachineInstr *R600InstrInfo::buildSlotOfVectorInstruction(
1187     MachineBasicBlock &MBB, MachineInstr *MI, unsigned Slot, unsigned DstReg)
1188     const {
1189   assert (MI->getOpcode() == AMDGPU::DOT_4 && "Not Implemented");
1190   unsigned Opcode;
1191   const AMDGPUSubtarget &ST = TM.getSubtarget<AMDGPUSubtarget>();
1192   if (ST.getGeneration() <= AMDGPUSubtarget::R700)
1193     Opcode = AMDGPU::DOT4_r600;
1194   else
1195     Opcode = AMDGPU::DOT4_eg;
1196   MachineBasicBlock::iterator I = MI;
1197   MachineOperand &Src0 = MI->getOperand(
1198       getOperandIdx(MI->getOpcode(), getSlotedOps(AMDGPU::OpName::src0, Slot)));
1199   MachineOperand &Src1 = MI->getOperand(
1200       getOperandIdx(MI->getOpcode(), getSlotedOps(AMDGPU::OpName::src1, Slot)));
1201   MachineInstr *MIB = buildDefaultInstruction(
1202       MBB, I, Opcode, DstReg, Src0.getReg(), Src1.getReg());
1203   static const unsigned  Operands[14] = {
1204     AMDGPU::OpName::update_exec_mask,
1205     AMDGPU::OpName::update_pred,
1206     AMDGPU::OpName::write,
1207     AMDGPU::OpName::omod,
1208     AMDGPU::OpName::dst_rel,
1209     AMDGPU::OpName::clamp,
1210     AMDGPU::OpName::src0_neg,
1211     AMDGPU::OpName::src0_rel,
1212     AMDGPU::OpName::src0_abs,
1213     AMDGPU::OpName::src0_sel,
1214     AMDGPU::OpName::src1_neg,
1215     AMDGPU::OpName::src1_rel,
1216     AMDGPU::OpName::src1_abs,
1217     AMDGPU::OpName::src1_sel,
1218   };
1219
1220   for (unsigned i = 0; i < 14; i++) {
1221     MachineOperand &MO = MI->getOperand(
1222         getOperandIdx(MI->getOpcode(), getSlotedOps(Operands[i], Slot)));
1223     assert (MO.isImm());
1224     setImmOperand(MIB, Operands[i], MO.getImm());
1225   }
1226   MIB->getOperand(20).setImm(0);
1227   return MIB;
1228 }
1229
1230 MachineInstr *R600InstrInfo::buildMovImm(MachineBasicBlock &BB,
1231                                          MachineBasicBlock::iterator I,
1232                                          unsigned DstReg,
1233                                          uint64_t Imm) const {
1234   MachineInstr *MovImm = buildDefaultInstruction(BB, I, AMDGPU::MOV, DstReg,
1235                                                   AMDGPU::ALU_LITERAL_X);
1236   setImmOperand(MovImm, AMDGPU::OpName::literal, Imm);
1237   return MovImm;
1238 }
1239
1240 int R600InstrInfo::getOperandIdx(const MachineInstr &MI, unsigned Op) const {
1241   return getOperandIdx(MI.getOpcode(), Op);
1242 }
1243
1244 int R600InstrInfo::getOperandIdx(unsigned Opcode, unsigned Op) const {
1245   return AMDGPU::getNamedOperandIdx(Opcode, Op);
1246 }
1247
1248 void R600InstrInfo::setImmOperand(MachineInstr *MI, unsigned Op,
1249                                   int64_t Imm) const {
1250   int Idx = getOperandIdx(*MI, Op);
1251   assert(Idx != -1 && "Operand not supported for this instruction.");
1252   assert(MI->getOperand(Idx).isImm());
1253   MI->getOperand(Idx).setImm(Imm);
1254 }
1255
1256 //===----------------------------------------------------------------------===//
1257 // Instruction flag getters/setters
1258 //===----------------------------------------------------------------------===//
1259
1260 bool R600InstrInfo::hasFlagOperand(const MachineInstr &MI) const {
1261   return GET_FLAG_OPERAND_IDX(get(MI.getOpcode()).TSFlags) != 0;
1262 }
1263
1264 MachineOperand &R600InstrInfo::getFlagOp(MachineInstr *MI, unsigned SrcIdx,
1265                                          unsigned Flag) const {
1266   unsigned TargetFlags = get(MI->getOpcode()).TSFlags;
1267   int FlagIndex = 0;
1268   if (Flag != 0) {
1269     // If we pass something other than the default value of Flag to this
1270     // function, it means we are want to set a flag on an instruction
1271     // that uses native encoding.
1272     assert(HAS_NATIVE_OPERANDS(TargetFlags));
1273     bool IsOP3 = (TargetFlags & R600_InstFlag::OP3) == R600_InstFlag::OP3;
1274     switch (Flag) {
1275     case MO_FLAG_CLAMP:
1276       FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::clamp);
1277       break;
1278     case MO_FLAG_MASK:
1279       FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::write);
1280       break;
1281     case MO_FLAG_NOT_LAST:
1282     case MO_FLAG_LAST:
1283       FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::last);
1284       break;
1285     case MO_FLAG_NEG:
1286       switch (SrcIdx) {
1287       case 0: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src0_neg); break;
1288       case 1: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src1_neg); break;
1289       case 2: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src2_neg); break;
1290       }
1291       break;
1292
1293     case MO_FLAG_ABS:
1294       assert(!IsOP3 && "Cannot set absolute value modifier for OP3 "
1295                        "instructions.");
1296       (void)IsOP3;
1297       switch (SrcIdx) {
1298       case 0: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src0_abs); break;
1299       case 1: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src1_abs); break;
1300       }
1301       break;
1302
1303     default:
1304       FlagIndex = -1;
1305       break;
1306     }
1307     assert(FlagIndex != -1 && "Flag not supported for this instruction");
1308   } else {
1309       FlagIndex = GET_FLAG_OPERAND_IDX(TargetFlags);
1310       assert(FlagIndex != 0 &&
1311          "Instruction flags not supported for this instruction");
1312   }
1313
1314   MachineOperand &FlagOp = MI->getOperand(FlagIndex);
1315   assert(FlagOp.isImm());
1316   return FlagOp;
1317 }
1318
1319 void R600InstrInfo::addFlag(MachineInstr *MI, unsigned Operand,
1320                             unsigned Flag) const {
1321   unsigned TargetFlags = get(MI->getOpcode()).TSFlags;
1322   if (Flag == 0) {
1323     return;
1324   }
1325   if (HAS_NATIVE_OPERANDS(TargetFlags)) {
1326     MachineOperand &FlagOp = getFlagOp(MI, Operand, Flag);
1327     if (Flag == MO_FLAG_NOT_LAST) {
1328       clearFlag(MI, Operand, MO_FLAG_LAST);
1329     } else if (Flag == MO_FLAG_MASK) {
1330       clearFlag(MI, Operand, Flag);
1331     } else {
1332       FlagOp.setImm(1);
1333     }
1334   } else {
1335       MachineOperand &FlagOp = getFlagOp(MI, Operand);
1336       FlagOp.setImm(FlagOp.getImm() | (Flag << (NUM_MO_FLAGS * Operand)));
1337   }
1338 }
1339
1340 void R600InstrInfo::clearFlag(MachineInstr *MI, unsigned Operand,
1341                               unsigned Flag) const {
1342   unsigned TargetFlags = get(MI->getOpcode()).TSFlags;
1343   if (HAS_NATIVE_OPERANDS(TargetFlags)) {
1344     MachineOperand &FlagOp = getFlagOp(MI, Operand, Flag);
1345     FlagOp.setImm(0);
1346   } else {
1347     MachineOperand &FlagOp = getFlagOp(MI);
1348     unsigned InstFlags = FlagOp.getImm();
1349     InstFlags &= ~(Flag << (NUM_MO_FLAGS * Operand));
1350     FlagOp.setImm(InstFlags);
1351   }
1352 }