lib/Target/R600/AMDGPUISelLowering.cpp

   1 //===-- AMDGPUISelLowering.cpp - AMDGPU Common DAG lowering functions -----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief This is the parent TargetLowering class for hardware code gen
  12 /// targets.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AMDGPUISelLowering.h"
  17 #include "AMDGPU.h"
  18 #include "AMDGPUFrameLowering.h"
  19 #include "AMDGPUIntrinsicInfo.h"
  20 #include "AMDGPURegisterInfo.h"
  21 #include "AMDGPUSubtarget.h"
  22 #include "R600MachineFunctionInfo.h"
  23 #include "SIMachineFunctionInfo.h"
  24 #include "llvm/CodeGen/CallingConvLower.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  29 #include "llvm/IR/DataLayout.h"
  30 #include "llvm/IR/DiagnosticInfo.h"
  31 #include "llvm/IR/DiagnosticPrinter.h"
  32
  33 using namespace llvm;
  34
  35 namespace {
  36
  37 /// Diagnostic information for unimplemented or unsupported feature reporting.
  38 class DiagnosticInfoUnsupported : public DiagnosticInfo {
  39 private:
  40   const Twine &Description;
  41   const Function &Fn;
  42
  43   static int KindID;
  44
  45   static int getKindID() {
  46     if (KindID == 0)
  47       KindID = llvm::getNextAvailablePluginDiagnosticKind();
  48     return KindID;
  49   }
  50
  51 public:
  52   DiagnosticInfoUnsupported(const Function &Fn, const Twine &Desc,
  53                           DiagnosticSeverity Severity = DS_Error)
  54     : DiagnosticInfo(getKindID(), Severity),
  55       Description(Desc),
  56       Fn(Fn) { }
  57
  58   const Function &getFunction() const { return Fn; }
  59   const Twine &getDescription() const { return Description; }
  60
  61   void print(DiagnosticPrinter &DP) const override {
  62     DP << "unsupported " << getDescription() << " in " << Fn.getName();
  63   }
  64
  65   static bool classof(const DiagnosticInfo *DI) {
  66     return DI->getKind() == getKindID();
  67   }
  68 };
  69
  70 int DiagnosticInfoUnsupported::KindID = 0;
  71 }
  72
  73
  74 static bool allocateStack(unsigned ValNo, MVT ValVT, MVT LocVT,
  75                       CCValAssign::LocInfo LocInfo,
  76                       ISD::ArgFlagsTy ArgFlags, CCState &State) {
  77   unsigned Offset = State.AllocateStack(ValVT.getStoreSize(),
  78                                         ArgFlags.getOrigAlign());
  79   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
  80
  81   return true;
  82 }
  83
  84 #include "AMDGPUGenCallingConv.inc"
  85
  86 // Find a larger type to do a load / store of a vector with.
  87 EVT AMDGPUTargetLowering::getEquivalentMemType(LLVMContext &Ctx, EVT VT) {
  88   unsigned StoreSize = VT.getStoreSizeInBits();
  89   if (StoreSize <= 32)
  90     return EVT::getIntegerVT(Ctx, StoreSize);
  91
  92   assert(StoreSize % 32 == 0 && "Store size not a multiple of 32");
  93   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
  94 }
  95
  96 // Type for a vector that will be loaded to.
  97 EVT AMDGPUTargetLowering::getEquivalentLoadRegType(LLVMContext &Ctx, EVT VT) {
  98   unsigned StoreSize = VT.getStoreSizeInBits();
  99   if (StoreSize <= 32)
 100     return EVT::getIntegerVT(Ctx, 32);
 101
 102   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
 103 }
 104
 105 AMDGPUTargetLowering::AMDGPUTargetLowering(TargetMachine &TM,
 106                                            const AMDGPUSubtarget &STI)
 107     : TargetLowering(TM), Subtarget(&STI) {
 108   setOperationAction(ISD::Constant, MVT::i32, Legal);
 109   setOperationAction(ISD::Constant, MVT::i64, Legal);
 110   setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 111   setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 112
 113   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 114   setOperationAction(ISD::BRIND, MVT::Other, Expand);
 115
 116   // We need to custom lower some of the intrinsics
 117   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 118
 119   // Library functions.  These default to Expand, but we have instructions
 120   // for them.
 121   setOperationAction(ISD::FCEIL,  MVT::f32, Legal);
 122   setOperationAction(ISD::FEXP2,  MVT::f32, Legal);
 123   setOperationAction(ISD::FPOW,   MVT::f32, Legal);
 124   setOperationAction(ISD::FLOG2,  MVT::f32, Legal);
 125   setOperationAction(ISD::FABS,   MVT::f32, Legal);
 126   setOperationAction(ISD::FFLOOR, MVT::f32, Legal);
 127   setOperationAction(ISD::FRINT,  MVT::f32, Legal);
 128   setOperationAction(ISD::FTRUNC, MVT::f32, Legal);
 129   setOperationAction(ISD::FMINNUM, MVT::f32, Legal);
 130   setOperationAction(ISD::FMAXNUM, MVT::f32, Legal);
 131
 132   setOperationAction(ISD::FROUND, MVT::f32, Custom);
 133   setOperationAction(ISD::FROUND, MVT::f64, Custom);
 134
 135   setOperationAction(ISD::FREM, MVT::f32, Custom);
 136   setOperationAction(ISD::FREM, MVT::f64, Custom);
 137
 138   // v_mad_f32 does not support denormals according to some sources.
 139   if (!Subtarget->hasFP32Denormals())
 140     setOperationAction(ISD::FMAD, MVT::f32, Legal);
 141
 142   // Expand to fneg + fadd.
 143   setOperationAction(ISD::FSUB, MVT::f64, Expand);
 144
 145   // Lower floating point store/load to integer store/load to reduce the number
 146   // of patterns in tablegen.
 147   setOperationAction(ISD::STORE, MVT::f32, Promote);
 148   AddPromotedToType(ISD::STORE, MVT::f32, MVT::i32);
 149
 150   setOperationAction(ISD::STORE, MVT::v2f32, Promote);
 151   AddPromotedToType(ISD::STORE, MVT::v2f32, MVT::v2i32);
 152
 153   setOperationAction(ISD::STORE, MVT::v4f32, Promote);
 154   AddPromotedToType(ISD::STORE, MVT::v4f32, MVT::v4i32);
 155
 156   setOperationAction(ISD::STORE, MVT::v8f32, Promote);
 157   AddPromotedToType(ISD::STORE, MVT::v8f32, MVT::v8i32);
 158
 159   setOperationAction(ISD::STORE, MVT::v16f32, Promote);
 160   AddPromotedToType(ISD::STORE, MVT::v16f32, MVT::v16i32);
 161
 162   setOperationAction(ISD::STORE, MVT::f64, Promote);
 163   AddPromotedToType(ISD::STORE, MVT::f64, MVT::i64);
 164
 165   setOperationAction(ISD::STORE, MVT::v2f64, Promote);
 166   AddPromotedToType(ISD::STORE, MVT::v2f64, MVT::v2i64);
 167
 168   // Custom lowering of vector stores is required for local address space
 169   // stores.
 170   setOperationAction(ISD::STORE, MVT::v4i32, Custom);
 171
 172   setTruncStoreAction(MVT::v2i32, MVT::v2i16, Custom);
 173   setTruncStoreAction(MVT::v2i32, MVT::v2i8, Custom);
 174   setTruncStoreAction(MVT::v4i32, MVT::v4i8, Custom);
 175
 176   // XXX: This can be change to Custom, once ExpandVectorStores can
 177   // handle 64-bit stores.
 178   setTruncStoreAction(MVT::v4i32, MVT::v4i16, Expand);
 179
 180   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 181   setTruncStoreAction(MVT::i64, MVT::i8, Expand);
 182   setTruncStoreAction(MVT::i64, MVT::i1, Expand);
 183   setTruncStoreAction(MVT::v2i64, MVT::v2i1, Expand);
 184   setTruncStoreAction(MVT::v4i64, MVT::v4i1, Expand);
 185
 186
 187   setOperationAction(ISD::LOAD, MVT::f32, Promote);
 188   AddPromotedToType(ISD::LOAD, MVT::f32, MVT::i32);
 189
 190   setOperationAction(ISD::LOAD, MVT::v2f32, Promote);
 191   AddPromotedToType(ISD::LOAD, MVT::v2f32, MVT::v2i32);
 192
 193   setOperationAction(ISD::LOAD, MVT::v4f32, Promote);
 194   AddPromotedToType(ISD::LOAD, MVT::v4f32, MVT::v4i32);
 195
 196   setOperationAction(ISD::LOAD, MVT::v8f32, Promote);
 197   AddPromotedToType(ISD::LOAD, MVT::v8f32, MVT::v8i32);
 198
 199   setOperationAction(ISD::LOAD, MVT::v16f32, Promote);
 200   AddPromotedToType(ISD::LOAD, MVT::v16f32, MVT::v16i32);
 201
 202   setOperationAction(ISD::LOAD, MVT::f64, Promote);
 203   AddPromotedToType(ISD::LOAD, MVT::f64, MVT::i64);
 204
 205   setOperationAction(ISD::LOAD, MVT::v2f64, Promote);
 206   AddPromotedToType(ISD::LOAD, MVT::v2f64, MVT::v2i64);
 207
 208   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4i32, Custom);
 209   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4f32, Custom);
 210   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8i32, Custom);
 211   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8f32, Custom);
 212   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2f32, Custom);
 213   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2i32, Custom);
 214   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4f32, Custom);
 215   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4i32, Custom);
 216   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8f32, Custom);
 217   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8i32, Custom);
 218
 219   // There are no 64-bit extloads. These should be done as a 32-bit extload and
 220   // an extension to 64-bit.
 221   for (MVT VT : MVT::integer_valuetypes()) {
 222     setLoadExtAction(ISD::EXTLOAD, MVT::i64, VT, Expand);
 223     setLoadExtAction(ISD::SEXTLOAD, MVT::i64, VT, Expand);
 224     setLoadExtAction(ISD::ZEXTLOAD, MVT::i64, VT, Expand);
 225   }
 226
 227   for (MVT VT : MVT::integer_vector_valuetypes()) {
 228     setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Expand);
 229     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Expand);
 230     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::v2i8, Expand);
 231     setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Expand);
 232     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Expand);
 233     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::v4i8, Expand);
 234     setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Expand);
 235     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Expand);
 236     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::v2i16, Expand);
 237     setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Expand);
 238     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Expand);
 239     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::v4i16, Expand);
 240   }
 241
 242   setOperationAction(ISD::BR_CC, MVT::i1, Expand);
 243
 244   if (Subtarget->getGeneration() < AMDGPUSubtarget::SEA_ISLANDS) {
 245     setOperationAction(ISD::FCEIL, MVT::f64, Custom);
 246     setOperationAction(ISD::FTRUNC, MVT::f64, Custom);
 247     setOperationAction(ISD::FRINT, MVT::f64, Custom);
 248     setOperationAction(ISD::FFLOOR, MVT::f64, Custom);
 249   }
 250
 251   if (!Subtarget->hasBFI()) {
 252     // fcopysign can be done in a single instruction with BFI.
 253     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 254     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 255   }
 256
 257   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 258
 259   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 260   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 261   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 262   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 263
 264   const MVT ScalarIntVTs[] = { MVT::i32, MVT::i64 };
 265   for (MVT VT : ScalarIntVTs) {
 266     setOperationAction(ISD::SREM, VT, Expand);
 267     setOperationAction(ISD::SDIV, VT, Expand);
 268
 269     // GPU does not have divrem function for signed or unsigned.
 270     setOperationAction(ISD::SDIVREM, VT, Custom);
 271     setOperationAction(ISD::UDIVREM, VT, Custom);
 272
 273     // GPU does not have [S|U]MUL_LOHI functions as a single instruction.
 274     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 275     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 276
 277     setOperationAction(ISD::BSWAP, VT, Expand);
 278     setOperationAction(ISD::CTTZ, VT, Expand);
 279     setOperationAction(ISD::CTLZ, VT, Expand);
 280   }
 281
 282   if (!Subtarget->hasBCNT(32))
 283     setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 284
 285   if (!Subtarget->hasBCNT(64))
 286     setOperationAction(ISD::CTPOP, MVT::i64, Expand);
 287
 288   // The hardware supports 32-bit ROTR, but not ROTL.
 289   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 290   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 291   setOperationAction(ISD::ROTR, MVT::i64, Expand);
 292
 293   setOperationAction(ISD::MUL, MVT::i64, Expand);
 294   setOperationAction(ISD::MULHU, MVT::i64, Expand);
 295   setOperationAction(ISD::MULHS, MVT::i64, Expand);
 296   setOperationAction(ISD::UDIV, MVT::i32, Expand);
 297   setOperationAction(ISD::UREM, MVT::i32, Expand);
 298   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 299   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 300   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 301   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 302   setOperationAction(ISD::SELECT_CC, MVT::i64, Expand);
 303
 304   if (!Subtarget->hasFFBH())
 305     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 306
 307   if (!Subtarget->hasFFBL())
 308     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 309
 310   static const MVT::SimpleValueType VectorIntTypes[] = {
 311     MVT::v2i32, MVT::v4i32
 312   };
 313
 314   for (MVT VT : VectorIntTypes) {
 315     // Expand the following operations for the current type by default.
 316     setOperationAction(ISD::ADD,  VT, Expand);
 317     setOperationAction(ISD::AND,  VT, Expand);
 318     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 319     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 320     setOperationAction(ISD::MUL,  VT, Expand);
 321     setOperationAction(ISD::OR,   VT, Expand);
 322     setOperationAction(ISD::SHL,  VT, Expand);
 323     setOperationAction(ISD::SRA,  VT, Expand);
 324     setOperationAction(ISD::SRL,  VT, Expand);
 325     setOperationAction(ISD::ROTL, VT, Expand);
 326     setOperationAction(ISD::ROTR, VT, Expand);
 327     setOperationAction(ISD::SUB,  VT, Expand);
 328     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 329     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 330     setOperationAction(ISD::SDIV, VT, Expand);
 331     setOperationAction(ISD::UDIV, VT, Expand);
 332     setOperationAction(ISD::SREM, VT, Expand);
 333     setOperationAction(ISD::UREM, VT, Expand);
 334     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 335     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 336     setOperationAction(ISD::SDIVREM, VT, Custom);
 337     setOperationAction(ISD::UDIVREM, VT, Custom);
 338     setOperationAction(ISD::ADDC, VT, Expand);
 339     setOperationAction(ISD::SUBC, VT, Expand);
 340     setOperationAction(ISD::ADDE, VT, Expand);
 341     setOperationAction(ISD::SUBE, VT, Expand);
 342     setOperationAction(ISD::SELECT, VT, Expand);
 343     setOperationAction(ISD::VSELECT, VT, Expand);
 344     setOperationAction(ISD::SELECT_CC, VT, Expand);
 345     setOperationAction(ISD::XOR,  VT, Expand);
 346     setOperationAction(ISD::BSWAP, VT, Expand);
 347     setOperationAction(ISD::CTPOP, VT, Expand);
 348     setOperationAction(ISD::CTTZ, VT, Expand);
 349     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 350     setOperationAction(ISD::CTLZ, VT, Expand);
 351     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 352     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 353   }
 354
 355   static const MVT::SimpleValueType FloatVectorTypes[] = {
 356     MVT::v2f32, MVT::v4f32
 357   };
 358
 359   for (MVT VT : FloatVectorTypes) {
 360     setOperationAction(ISD::FABS, VT, Expand);
 361     setOperationAction(ISD::FMINNUM, VT, Expand);
 362     setOperationAction(ISD::FMAXNUM, VT, Expand);
 363     setOperationAction(ISD::FADD, VT, Expand);
 364     setOperationAction(ISD::FCEIL, VT, Expand);
 365     setOperationAction(ISD::FCOS, VT, Expand);
 366     setOperationAction(ISD::FDIV, VT, Expand);
 367     setOperationAction(ISD::FEXP2, VT, Expand);
 368     setOperationAction(ISD::FLOG2, VT, Expand);
 369     setOperationAction(ISD::FREM, VT, Expand);
 370     setOperationAction(ISD::FPOW, VT, Expand);
 371     setOperationAction(ISD::FFLOOR, VT, Expand);
 372     setOperationAction(ISD::FTRUNC, VT, Expand);
 373     setOperationAction(ISD::FMUL, VT, Expand);
 374     setOperationAction(ISD::FMA, VT, Expand);
 375     setOperationAction(ISD::FRINT, VT, Expand);
 376     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 377     setOperationAction(ISD::FSQRT, VT, Expand);
 378     setOperationAction(ISD::FSIN, VT, Expand);
 379     setOperationAction(ISD::FSUB, VT, Expand);
 380     setOperationAction(ISD::FNEG, VT, Expand);
 381     setOperationAction(ISD::SELECT, VT, Expand);
 382     setOperationAction(ISD::VSELECT, VT, Expand);
 383     setOperationAction(ISD::SELECT_CC, VT, Expand);
 384     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 385     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 386   }
 387
 388   setOperationAction(ISD::FNEARBYINT, MVT::f32, Custom);
 389   setOperationAction(ISD::FNEARBYINT, MVT::f64, Custom);
 390
 391   setTargetDAGCombine(ISD::MUL);
 392   setTargetDAGCombine(ISD::SELECT);
 393   setTargetDAGCombine(ISD::SELECT_CC);
 394   setTargetDAGCombine(ISD::STORE);
 395
 396   setTargetDAGCombine(ISD::FADD);
 397   setTargetDAGCombine(ISD::FSUB);
 398
 399   setBooleanContents(ZeroOrNegativeOneBooleanContent);
 400   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
 401
 402   setSchedulingPreference(Sched::RegPressure);
 403   setJumpIsExpensive(true);
 404
 405   // SI at least has hardware support for floating point exceptions, but no way
 406   // of using or handling them is implemented. They are also optional in OpenCL
 407   // (Section 7.3)
 408   setHasFloatingPointExceptions(false);
 409
 410   setSelectIsExpensive(false);
 411   PredictableSelectIsExpensive = false;
 412
 413   // There are no integer divide instructions, and these expand to a pretty
 414   // large sequence of instructions.
 415   setIntDivIsCheap(false);
 416   setPow2SDivIsCheap(false);
 417   setFsqrtIsCheap(true);
 418
 419   // FIXME: Need to really handle these.
 420   MaxStoresPerMemcpy  = 4096;
 421   MaxStoresPerMemmove = 4096;
 422   MaxStoresPerMemset  = 4096;
 423 }
 424
 425 //===----------------------------------------------------------------------===//
 426 // Target Information
 427 //===----------------------------------------------------------------------===//
 428
 429 MVT AMDGPUTargetLowering::getVectorIdxTy() const {
 430   return MVT::i32;
 431 }
 432
 433 bool AMDGPUTargetLowering::isSelectSupported(SelectSupportKind SelType) const {
 434   return true;
 435 }
 436
 437 // The backend supports 32 and 64 bit floating point immediates.
 438 // FIXME: Why are we reporting vectors of FP immediates as legal?
 439 bool AMDGPUTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
 440   EVT ScalarVT = VT.getScalarType();
 441   return (ScalarVT == MVT::f32 || ScalarVT == MVT::f64);
 442 }
 443
 444 // We don't want to shrink f64 / f32 constants.
 445 bool AMDGPUTargetLowering::ShouldShrinkFPConstant(EVT VT) const {
 446   EVT ScalarVT = VT.getScalarType();
 447   return (ScalarVT != MVT::f32 && ScalarVT != MVT::f64);
 448 }
 449
 450 bool AMDGPUTargetLowering::shouldReduceLoadWidth(SDNode *N,
 451                                                  ISD::LoadExtType,
 452                                                  EVT NewVT) const {
 453
 454   unsigned NewSize = NewVT.getStoreSizeInBits();
 455
 456   // If we are reducing to a 32-bit load, this is always better.
 457   if (NewSize == 32)
 458     return true;
 459
 460   EVT OldVT = N->getValueType(0);
 461   unsigned OldSize = OldVT.getStoreSizeInBits();
 462
 463   // Don't produce extloads from sub 32-bit types. SI doesn't have scalar
 464   // extloads, so doing one requires using a buffer_load. In cases where we
 465   // still couldn't use a scalar load, using the wider load shouldn't really
 466   // hurt anything.
 467
 468   // If the old size already had to be an extload, there's no harm in continuing
 469   // to reduce the width.
 470   return (OldSize < 32);
 471 }
 472
 473 bool AMDGPUTargetLowering::isLoadBitCastBeneficial(EVT LoadTy,
 474                                                    EVT CastTy) const {
 475   if (LoadTy.getSizeInBits() != CastTy.getSizeInBits())
 476     return true;
 477
 478   unsigned LScalarSize = LoadTy.getScalarType().getSizeInBits();
 479   unsigned CastScalarSize = CastTy.getScalarType().getSizeInBits();
 480
 481   return ((LScalarSize <= CastScalarSize) ||
 482           (CastScalarSize >= 32) ||
 483           (LScalarSize < 32));
 484 }
 485
 486 // SI+ has instructions for cttz / ctlz for 32-bit values. This is probably also
 487 // profitable with the expansion for 64-bit since it's generally good to
 488 // speculate things.
 489 // FIXME: These should really have the size as a parameter.
 490 bool AMDGPUTargetLowering::isCheapToSpeculateCttz() const {
 491   return true;
 492 }
 493
 494 bool AMDGPUTargetLowering::isCheapToSpeculateCtlz() const {
 495   return true;
 496 }
 497
 498 //===---------------------------------------------------------------------===//
 499 // Target Properties
 500 //===---------------------------------------------------------------------===//
 501
 502 bool AMDGPUTargetLowering::isFAbsFree(EVT VT) const {
 503   assert(VT.isFloatingPoint());
 504   return VT == MVT::f32 || VT == MVT::f64;
 505 }
 506
 507 bool AMDGPUTargetLowering::isFNegFree(EVT VT) const {
 508   assert(VT.isFloatingPoint());
 509   return VT == MVT::f32 || VT == MVT::f64;
 510 }
 511
 512 bool AMDGPUTargetLowering::isTruncateFree(EVT Source, EVT Dest) const {
 513   // Truncate is just accessing a subregister.
 514   return Dest.bitsLT(Source) && (Dest.getSizeInBits() % 32 == 0);
 515 }
 516
 517 bool AMDGPUTargetLowering::isTruncateFree(Type *Source, Type *Dest) const {
 518   // Truncate is just accessing a subregister.
 519   return Dest->getPrimitiveSizeInBits() < Source->getPrimitiveSizeInBits() &&
 520          (Dest->getPrimitiveSizeInBits() % 32 == 0);
 521 }
 522
 523 bool AMDGPUTargetLowering::isZExtFree(Type *Src, Type *Dest) const {
 524   const DataLayout *DL = getDataLayout();
 525   unsigned SrcSize = DL->getTypeSizeInBits(Src->getScalarType());
 526   unsigned DestSize = DL->getTypeSizeInBits(Dest->getScalarType());
 527
 528   return SrcSize == 32 && DestSize == 64;
 529 }
 530
 531 bool AMDGPUTargetLowering::isZExtFree(EVT Src, EVT Dest) const {
 532   // Any register load of a 64-bit value really requires 2 32-bit moves. For all
 533   // practical purposes, the extra mov 0 to load a 64-bit is free.  As used,
 534   // this will enable reducing 64-bit operations the 32-bit, which is always
 535   // good.
 536   return Src == MVT::i32 && Dest == MVT::i64;
 537 }
 538
 539 bool AMDGPUTargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
 540   return isZExtFree(Val.getValueType(), VT2);
 541 }
 542
 543 bool AMDGPUTargetLowering::isNarrowingProfitable(EVT SrcVT, EVT DestVT) const {
 544   // There aren't really 64-bit registers, but pairs of 32-bit ones and only a
 545   // limited number of native 64-bit operations. Shrinking an operation to fit
 546   // in a single 32-bit register should always be helpful. As currently used,
 547   // this is much less general than the name suggests, and is only used in
 548   // places trying to reduce the sizes of loads. Shrinking loads to < 32-bits is
 549   // not profitable, and may actually be harmful.
 550   return SrcVT.getSizeInBits() > 32 && DestVT.getSizeInBits() == 32;
 551 }
 552
 553 //===---------------------------------------------------------------------===//
 554 // TargetLowering Callbacks
 555 //===---------------------------------------------------------------------===//
 556
 557 void AMDGPUTargetLowering::AnalyzeFormalArguments(CCState &State,
 558                              const SmallVectorImpl<ISD::InputArg> &Ins) const {
 559
 560   State.AnalyzeFormalArguments(Ins, CC_AMDGPU);
 561 }
 562
 563 SDValue AMDGPUTargetLowering::LowerReturn(
 564                                      SDValue Chain,
 565                                      CallingConv::ID CallConv,
 566                                      bool isVarArg,
 567                                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 568                                      const SmallVectorImpl<SDValue> &OutVals,
 569                                      SDLoc DL, SelectionDAG &DAG) const {
 570   return DAG.getNode(AMDGPUISD::RET_FLAG, DL, MVT::Other, Chain);
 571 }
 572
 573 //===---------------------------------------------------------------------===//
 574 // Target specific lowering
 575 //===---------------------------------------------------------------------===//
 576
 577 SDValue AMDGPUTargetLowering::LowerCall(CallLoweringInfo &CLI,
 578                                         SmallVectorImpl<SDValue> &InVals) const {
 579   SDValue Callee = CLI.Callee;
 580   SelectionDAG &DAG = CLI.DAG;
 581
 582   const Function &Fn = *DAG.getMachineFunction().getFunction();
 583
 584   StringRef FuncName("<unknown>");
 585
 586   if (const ExternalSymbolSDNode *G = dyn_cast<ExternalSymbolSDNode>(Callee))
 587     FuncName = G->getSymbol();
 588   else if (const GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 589     FuncName = G->getGlobal()->getName();
 590
 591   DiagnosticInfoUnsupported NoCalls(Fn, "call to function " + FuncName);
 592   DAG.getContext()->diagnose(NoCalls);
 593   return SDValue();
 594 }
 595
 596 SDValue AMDGPUTargetLowering::LowerOperation(SDValue Op,
 597                                              SelectionDAG &DAG) const {
 598   switch (Op.getOpcode()) {
 599   default:
 600     Op.getNode()->dump();
 601     llvm_unreachable("Custom lowering code for this"
 602                      "instruction is not implemented yet!");
 603     break;
 604   case ISD::SIGN_EXTEND_INREG: return LowerSIGN_EXTEND_INREG(Op, DAG);
 605   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
 606   case ISD::EXTRACT_SUBVECTOR: return LowerEXTRACT_SUBVECTOR(Op, DAG);
 607   case ISD::FrameIndex: return LowerFrameIndex(Op, DAG);
 608   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
 609   case ISD::UDIVREM: return LowerUDIVREM(Op, DAG);
 610   case ISD::SDIVREM: return LowerSDIVREM(Op, DAG);
 611   case ISD::FREM: return LowerFREM(Op, DAG);
 612   case ISD::FCEIL: return LowerFCEIL(Op, DAG);
 613   case ISD::FTRUNC: return LowerFTRUNC(Op, DAG);
 614   case ISD::FRINT: return LowerFRINT(Op, DAG);
 615   case ISD::FNEARBYINT: return LowerFNEARBYINT(Op, DAG);
 616   case ISD::FROUND: return LowerFROUND(Op, DAG);
 617   case ISD::FFLOOR: return LowerFFLOOR(Op, DAG);
 618   case ISD::SINT_TO_FP: return LowerSINT_TO_FP(Op, DAG);
 619   case ISD::UINT_TO_FP: return LowerUINT_TO_FP(Op, DAG);
 620   case ISD::FP_TO_SINT: return LowerFP_TO_SINT(Op, DAG);
 621   case ISD::FP_TO_UINT: return LowerFP_TO_UINT(Op, DAG);
 622   }
 623   return Op;
 624 }
 625
 626 void AMDGPUTargetLowering::ReplaceNodeResults(SDNode *N,
 627                                               SmallVectorImpl<SDValue> &Results,
 628                                               SelectionDAG &DAG) const {
 629   switch (N->getOpcode()) {
 630   case ISD::SIGN_EXTEND_INREG:
 631     // Different parts of legalization seem to interpret which type of
 632     // sign_extend_inreg is the one to check for custom lowering. The extended
 633     // from type is what really matters, but some places check for custom
 634     // lowering of the result type. This results in trying to use
 635     // ReplaceNodeResults to sext_in_reg to an illegal type, so we'll just do
 636     // nothing here and let the illegal result integer be handled normally.
 637     return;
 638   case ISD::LOAD: {
 639     SDNode *Node = LowerLOAD(SDValue(N, 0), DAG).getNode();
 640     if (!Node)
 641       return;
 642
 643     Results.push_back(SDValue(Node, 0));
 644     Results.push_back(SDValue(Node, 1));
 645     // XXX: LLVM seems not to replace Chain Value inside CustomWidenLowerNode
 646     // function
 647     DAG.ReplaceAllUsesOfValueWith(SDValue(N,1), SDValue(Node, 1));
 648     return;
 649   }
 650   case ISD::STORE: {
 651     SDValue Lowered = LowerSTORE(SDValue(N, 0), DAG);
 652     if (Lowered.getNode())
 653       Results.push_back(Lowered);
 654     return;
 655   }
 656   default:
 657     return;
 658   }
 659 }
 660
 661 // FIXME: This implements accesses to initialized globals in the constant
 662 // address space by copying them to private and accessing that. It does not
 663 // properly handle illegal types or vectors. The private vector loads are not
 664 // scalarized, and the illegal scalars hit an assertion. This technique will not
 665 // work well with large initializers, and this should eventually be
 666 // removed. Initialized globals should be placed into a data section that the
 667 // runtime will load into a buffer before the kernel is executed. Uses of the
 668 // global need to be replaced with a pointer loaded from an implicit kernel
 669 // argument into this buffer holding the copy of the data, which will remove the
 670 // need for any of this.
 671 SDValue AMDGPUTargetLowering::LowerConstantInitializer(const Constant* Init,
 672                                                        const GlobalValue *GV,
 673                                                        const SDValue &InitPtr,
 674                                                        SDValue Chain,
 675                                                        SelectionDAG &DAG) const {
 676   const DataLayout *TD = getDataLayout();
 677   SDLoc DL(InitPtr);
 678   Type *InitTy = Init->getType();
 679
 680   if (const ConstantInt *CI = dyn_cast<ConstantInt>(Init)) {
 681     EVT VT = EVT::getEVT(InitTy);
 682     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 683     return DAG.getStore(Chain, DL, DAG.getConstant(*CI, DL, VT), InitPtr,
 684                         MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 685                         TD->getPrefTypeAlignment(InitTy));
 686   }
 687
 688   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(Init)) {
 689     EVT VT = EVT::getEVT(CFP->getType());
 690     PointerType *PtrTy = PointerType::get(CFP->getType(), 0);
 691     return DAG.getStore(Chain, DL, DAG.getConstantFP(*CFP, DL, VT), InitPtr,
 692                  MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 693                  TD->getPrefTypeAlignment(CFP->getType()));
 694   }
 695
 696   if (StructType *ST = dyn_cast<StructType>(InitTy)) {
 697     const StructLayout *SL = TD->getStructLayout(ST);
 698
 699     EVT PtrVT = InitPtr.getValueType();
 700     SmallVector<SDValue, 8> Chains;
 701
 702     for (unsigned I = 0, N = ST->getNumElements(); I != N; ++I) {
 703       SDValue Offset = DAG.getConstant(SL->getElementOffset(I), DL, PtrVT);
 704       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 705
 706       Constant *Elt = Init->getAggregateElement(I);
 707       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 708     }
 709
 710     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 711   }
 712
 713   if (SequentialType *SeqTy = dyn_cast<SequentialType>(InitTy)) {
 714     EVT PtrVT = InitPtr.getValueType();
 715
 716     unsigned NumElements;
 717     if (ArrayType *AT = dyn_cast<ArrayType>(SeqTy))
 718       NumElements = AT->getNumElements();
 719     else if (VectorType *VT = dyn_cast<VectorType>(SeqTy))
 720       NumElements = VT->getNumElements();
 721     else
 722       llvm_unreachable("Unexpected type");
 723
 724     unsigned EltSize = TD->getTypeAllocSize(SeqTy->getElementType());
 725     SmallVector<SDValue, 8> Chains;
 726     for (unsigned i = 0; i < NumElements; ++i) {
 727       SDValue Offset = DAG.getConstant(i * EltSize, DL, PtrVT);
 728       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 729
 730       Constant *Elt = Init->getAggregateElement(i);
 731       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 732     }
 733
 734     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 735   }
 736
 737   if (isa<UndefValue>(Init)) {
 738     EVT VT = EVT::getEVT(InitTy);
 739     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 740     return DAG.getStore(Chain, DL, DAG.getUNDEF(VT), InitPtr,
 741                         MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 742                         TD->getPrefTypeAlignment(InitTy));
 743   }
 744
 745   Init->dump();
 746   llvm_unreachable("Unhandled constant initializer");
 747 }
 748
 749 static bool hasDefinedInitializer(const GlobalValue *GV) {
 750   const GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV);
 751   if (!GVar || !GVar->hasInitializer())
 752     return false;
 753
 754   if (isa<UndefValue>(GVar->getInitializer()))
 755     return false;
 756
 757   return true;
 758 }
 759
 760 SDValue AMDGPUTargetLowering::LowerGlobalAddress(AMDGPUMachineFunction* MFI,
 761                                                  SDValue Op,
 762                                                  SelectionDAG &DAG) const {
 763
 764   const DataLayout *TD = getDataLayout();
 765   GlobalAddressSDNode *G = cast<GlobalAddressSDNode>(Op);
 766   const GlobalValue *GV = G->getGlobal();
 767
 768   switch (G->getAddressSpace()) {
 769   case AMDGPUAS::LOCAL_ADDRESS: {
 770     // XXX: What does the value of G->getOffset() mean?
 771     assert(G->getOffset() == 0 &&
 772          "Do not know what to do with an non-zero offset");
 773
 774     // TODO: We could emit code to handle the initialization somewhere.
 775     if (hasDefinedInitializer(GV))
 776       break;
 777
 778     unsigned Offset;
 779     if (MFI->LocalMemoryObjects.count(GV) == 0) {
 780       uint64_t Size = TD->getTypeAllocSize(GV->getType()->getElementType());
 781       Offset = MFI->LDSSize;
 782       MFI->LocalMemoryObjects[GV] = Offset;
 783       // XXX: Account for alignment?
 784       MFI->LDSSize += Size;
 785     } else {
 786       Offset = MFI->LocalMemoryObjects[GV];
 787     }
 788
 789     return DAG.getConstant(Offset, SDLoc(Op),
 790                            getPointerTy(AMDGPUAS::LOCAL_ADDRESS));
 791   }
 792   case AMDGPUAS::CONSTANT_ADDRESS: {
 793     MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
 794     Type *EltType = GV->getType()->getElementType();
 795     unsigned Size = TD->getTypeAllocSize(EltType);
 796     unsigned Alignment = TD->getPrefTypeAlignment(EltType);
 797
 798     MVT PrivPtrVT = getPointerTy(AMDGPUAS::PRIVATE_ADDRESS);
 799     MVT ConstPtrVT = getPointerTy(AMDGPUAS::CONSTANT_ADDRESS);
 800
 801     int FI = FrameInfo->CreateStackObject(Size, Alignment, false);
 802     SDValue InitPtr = DAG.getFrameIndex(FI, PrivPtrVT);
 803
 804     const GlobalVariable *Var = cast<GlobalVariable>(GV);
 805     if (!Var->hasInitializer()) {
 806       // This has no use, but bugpoint will hit it.
 807       return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 808     }
 809
 810     const Constant *Init = Var->getInitializer();
 811     SmallVector<SDNode*, 8> WorkList;
 812
 813     for (SDNode::use_iterator I = DAG.getEntryNode()->use_begin(),
 814                               E = DAG.getEntryNode()->use_end(); I != E; ++I) {
 815       if (I->getOpcode() != AMDGPUISD::REGISTER_LOAD && I->getOpcode() != ISD::LOAD)
 816         continue;
 817       WorkList.push_back(*I);
 818     }
 819     SDValue Chain = LowerConstantInitializer(Init, GV, InitPtr, DAG.getEntryNode(), DAG);
 820     for (SmallVector<SDNode*, 8>::iterator I = WorkList.begin(),
 821                                            E = WorkList.end(); I != E; ++I) {
 822       SmallVector<SDValue, 8> Ops;
 823       Ops.push_back(Chain);
 824       for (unsigned i = 1; i < (*I)->getNumOperands(); ++i) {
 825         Ops.push_back((*I)->getOperand(i));
 826       }
 827       DAG.UpdateNodeOperands(*I, Ops);
 828     }
 829     return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 830   }
 831   }
 832
 833   const Function &Fn = *DAG.getMachineFunction().getFunction();
 834   DiagnosticInfoUnsupported BadInit(Fn,
 835                                     "initializer for address space");
 836   DAG.getContext()->diagnose(BadInit);
 837   return SDValue();
 838 }
 839
 840 SDValue AMDGPUTargetLowering::LowerCONCAT_VECTORS(SDValue Op,
 841                                                   SelectionDAG &DAG) const {
 842   SmallVector<SDValue, 8> Args;
 843
 844   for (const SDUse &U : Op->ops())
 845     DAG.ExtractVectorElements(U.get(), Args);
 846
 847   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 848 }
 849
 850 SDValue AMDGPUTargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
 851                                                      SelectionDAG &DAG) const {
 852
 853   SmallVector<SDValue, 8> Args;
 854   unsigned Start = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
 855   EVT VT = Op.getValueType();
 856   DAG.ExtractVectorElements(Op.getOperand(0), Args, Start,
 857                             VT.getVectorNumElements());
 858
 859   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 860 }
 861
 862 SDValue AMDGPUTargetLowering::LowerFrameIndex(SDValue Op,
 863                                               SelectionDAG &DAG) const {
 864
 865   MachineFunction &MF = DAG.getMachineFunction();
 866   const AMDGPUFrameLowering *TFL = Subtarget->getFrameLowering();
 867
 868   FrameIndexSDNode *FIN = cast<FrameIndexSDNode>(Op);
 869
 870   unsigned FrameIndex = FIN->getIndex();
 871   unsigned Offset = TFL->getFrameIndexOffset(MF, FrameIndex);
 872   return DAG.getConstant(Offset * 4 * TFL->getStackWidth(MF), SDLoc(Op),
 873                          Op.getValueType());
 874 }
 875
 876 SDValue AMDGPUTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
 877     SelectionDAG &DAG) const {
 878   unsigned IntrinsicID = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 879   SDLoc DL(Op);
 880   EVT VT = Op.getValueType();
 881
 882   switch (IntrinsicID) {
 883     default: return Op;
 884     case AMDGPUIntrinsic::AMDGPU_abs:
 885     case AMDGPUIntrinsic::AMDIL_abs: // Legacy name.
 886       return LowerIntrinsicIABS(Op, DAG);
 887     case AMDGPUIntrinsic::AMDGPU_lrp:
 888       return LowerIntrinsicLRP(Op, DAG);
 889
 890     case AMDGPUIntrinsic::AMDGPU_clamp:
 891     case AMDGPUIntrinsic::AMDIL_clamp: // Legacy name.
 892       return DAG.getNode(AMDGPUISD::CLAMP, DL, VT,
 893                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 894
 895     case Intrinsic::AMDGPU_div_scale: {
 896       // 3rd parameter required to be a constant.
 897       const ConstantSDNode *Param = dyn_cast<ConstantSDNode>(Op.getOperand(3));
 898       if (!Param)
 899         return DAG.getUNDEF(VT);
 900
 901       // Translate to the operands expected by the machine instruction. The
 902       // first parameter must be the same as the first instruction.
 903       SDValue Numerator = Op.getOperand(1);
 904       SDValue Denominator = Op.getOperand(2);
 905
 906       // Note this order is opposite of the machine instruction's operations,
 907       // which is s0.f = Quotient, s1.f = Denominator, s2.f = Numerator. The
 908       // intrinsic has the numerator as the first operand to match a normal
 909       // division operation.
 910
 911       SDValue Src0 = Param->isAllOnesValue() ? Numerator : Denominator;
 912
 913       return DAG.getNode(AMDGPUISD::DIV_SCALE, DL, Op->getVTList(), Src0,
 914                          Denominator, Numerator);
 915     }
 916
 917     case Intrinsic::AMDGPU_div_fmas:
 918       return DAG.getNode(AMDGPUISD::DIV_FMAS, DL, VT,
 919                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3),
 920                          Op.getOperand(4));
 921
 922     case Intrinsic::AMDGPU_div_fixup:
 923       return DAG.getNode(AMDGPUISD::DIV_FIXUP, DL, VT,
 924                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 925
 926     case Intrinsic::AMDGPU_trig_preop:
 927       return DAG.getNode(AMDGPUISD::TRIG_PREOP, DL, VT,
 928                          Op.getOperand(1), Op.getOperand(2));
 929
 930     case Intrinsic::AMDGPU_rcp:
 931       return DAG.getNode(AMDGPUISD::RCP, DL, VT, Op.getOperand(1));
 932
 933     case Intrinsic::AMDGPU_rsq:
 934       return DAG.getNode(AMDGPUISD::RSQ, DL, VT, Op.getOperand(1));
 935
 936     case AMDGPUIntrinsic::AMDGPU_legacy_rsq:
 937       return DAG.getNode(AMDGPUISD::RSQ_LEGACY, DL, VT, Op.getOperand(1));
 938
 939     case Intrinsic::AMDGPU_rsq_clamped:
 940       if (Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
 941         Type *Type = VT.getTypeForEVT(*DAG.getContext());
 942         APFloat Max = APFloat::getLargest(Type->getFltSemantics());
 943         APFloat Min = APFloat::getLargest(Type->getFltSemantics(), true);
 944
 945         SDValue Rsq = DAG.getNode(AMDGPUISD::RSQ, DL, VT, Op.getOperand(1));
 946         SDValue Tmp = DAG.getNode(ISD::FMINNUM, DL, VT, Rsq,
 947                                   DAG.getConstantFP(Max, DL, VT));
 948         return DAG.getNode(ISD::FMAXNUM, DL, VT, Tmp,
 949                            DAG.getConstantFP(Min, DL, VT));
 950       } else {
 951         return DAG.getNode(AMDGPUISD::RSQ_CLAMPED, DL, VT, Op.getOperand(1));
 952       }
 953
 954     case Intrinsic::AMDGPU_ldexp:
 955       return DAG.getNode(AMDGPUISD::LDEXP, DL, VT, Op.getOperand(1),
 956                                                    Op.getOperand(2));
 957
 958     case AMDGPUIntrinsic::AMDGPU_imax:
 959       return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Op.getOperand(1),
 960                                                   Op.getOperand(2));
 961     case AMDGPUIntrinsic::AMDGPU_umax:
 962       return DAG.getNode(AMDGPUISD::UMAX, DL, VT, Op.getOperand(1),
 963                                                   Op.getOperand(2));
 964     case AMDGPUIntrinsic::AMDGPU_imin:
 965       return DAG.getNode(AMDGPUISD::SMIN, DL, VT, Op.getOperand(1),
 966                                                   Op.getOperand(2));
 967     case AMDGPUIntrinsic::AMDGPU_umin:
 968       return DAG.getNode(AMDGPUISD::UMIN, DL, VT, Op.getOperand(1),
 969                                                   Op.getOperand(2));
 970
 971     case AMDGPUIntrinsic::AMDGPU_umul24:
 972       return DAG.getNode(AMDGPUISD::MUL_U24, DL, VT,
 973                          Op.getOperand(1), Op.getOperand(2));
 974
 975     case AMDGPUIntrinsic::AMDGPU_imul24:
 976       return DAG.getNode(AMDGPUISD::MUL_I24, DL, VT,
 977                          Op.getOperand(1), Op.getOperand(2));
 978
 979     case AMDGPUIntrinsic::AMDGPU_umad24:
 980       return DAG.getNode(AMDGPUISD::MAD_U24, DL, VT,
 981                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 982
 983     case AMDGPUIntrinsic::AMDGPU_imad24:
 984       return DAG.getNode(AMDGPUISD::MAD_I24, DL, VT,
 985                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 986
 987     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte0:
 988       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE0, DL, VT, Op.getOperand(1));
 989
 990     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte1:
 991       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE1, DL, VT, Op.getOperand(1));
 992
 993     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte2:
 994       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE2, DL, VT, Op.getOperand(1));
 995
 996     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte3:
 997       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE3, DL, VT, Op.getOperand(1));
 998
 999     case AMDGPUIntrinsic::AMDGPU_bfe_i32:
1000       return DAG.getNode(AMDGPUISD::BFE_I32, DL, VT,
1001                          Op.getOperand(1),
1002                          Op.getOperand(2),
1003                          Op.getOperand(3));
1004
1005     case AMDGPUIntrinsic::AMDGPU_bfe_u32:
1006       return DAG.getNode(AMDGPUISD::BFE_U32, DL, VT,
1007                          Op.getOperand(1),
1008                          Op.getOperand(2),
1009                          Op.getOperand(3));
1010
1011     case AMDGPUIntrinsic::AMDGPU_bfi:
1012       return DAG.getNode(AMDGPUISD::BFI, DL, VT,
1013                          Op.getOperand(1),
1014                          Op.getOperand(2),
1015                          Op.getOperand(3));
1016
1017     case AMDGPUIntrinsic::AMDGPU_bfm:
1018       return DAG.getNode(AMDGPUISD::BFM, DL, VT,
1019                          Op.getOperand(1),
1020                          Op.getOperand(2));
1021
1022     case AMDGPUIntrinsic::AMDGPU_brev:
1023       return DAG.getNode(AMDGPUISD::BREV, DL, VT, Op.getOperand(1));
1024
1025   case Intrinsic::AMDGPU_class:
1026     return DAG.getNode(AMDGPUISD::FP_CLASS, DL, VT,
1027                        Op.getOperand(1), Op.getOperand(2));
1028
1029     case AMDGPUIntrinsic::AMDIL_exp: // Legacy name.
1030       return DAG.getNode(ISD::FEXP2, DL, VT, Op.getOperand(1));
1031
1032     case AMDGPUIntrinsic::AMDIL_round_nearest: // Legacy name.
1033       return DAG.getNode(ISD::FRINT, DL, VT, Op.getOperand(1));
1034     case AMDGPUIntrinsic::AMDGPU_trunc: // Legacy name.
1035       return DAG.getNode(ISD::FTRUNC, DL, VT, Op.getOperand(1));
1036   }
1037 }
1038
1039 ///IABS(a) = SMAX(sub(0, a), a)
1040 SDValue AMDGPUTargetLowering::LowerIntrinsicIABS(SDValue Op,
1041                                                  SelectionDAG &DAG) const {
1042   SDLoc DL(Op);
1043   EVT VT = Op.getValueType();
1044   SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT),
1045                             Op.getOperand(1));
1046
1047   return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Neg, Op.getOperand(1));
1048 }
1049
1050 /// Linear Interpolation
1051 /// LRP(a, b, c) = muladd(a,  b, (1 - a) * c)
1052 SDValue AMDGPUTargetLowering::LowerIntrinsicLRP(SDValue Op,
1053                                                 SelectionDAG &DAG) const {
1054   SDLoc DL(Op);
1055   EVT VT = Op.getValueType();
1056   SDValue OneSubA = DAG.getNode(ISD::FSUB, DL, VT,
1057                                 DAG.getConstantFP(1.0f, DL, MVT::f32),
1058                                 Op.getOperand(1));
1059   SDValue OneSubAC = DAG.getNode(ISD::FMUL, DL, VT, OneSubA,
1060                                                     Op.getOperand(3));
1061   return DAG.getNode(ISD::FADD, DL, VT,
1062       DAG.getNode(ISD::FMUL, DL, VT, Op.getOperand(1), Op.getOperand(2)),
1063       OneSubAC);
1064 }
1065
1066 /// \brief Generate Min/Max node
1067 SDValue AMDGPUTargetLowering::CombineFMinMaxLegacy(SDLoc DL,
1068                                                    EVT VT,
1069                                                    SDValue LHS,
1070                                                    SDValue RHS,
1071                                                    SDValue True,
1072                                                    SDValue False,
1073                                                    SDValue CC,
1074                                                    DAGCombinerInfo &DCI) const {
1075   if (Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS)
1076     return SDValue();
1077
1078   if (!(LHS == True && RHS == False) && !(LHS == False && RHS == True))
1079     return SDValue();
1080
1081   SelectionDAG &DAG = DCI.DAG;
1082   ISD::CondCode CCOpcode = cast<CondCodeSDNode>(CC)->get();
1083   switch (CCOpcode) {
1084   case ISD::SETOEQ:
1085   case ISD::SETONE:
1086   case ISD::SETUNE:
1087   case ISD::SETNE:
1088   case ISD::SETUEQ:
1089   case ISD::SETEQ:
1090   case ISD::SETFALSE:
1091   case ISD::SETFALSE2:
1092   case ISD::SETTRUE:
1093   case ISD::SETTRUE2:
1094   case ISD::SETUO:
1095   case ISD::SETO:
1096     break;
1097   case ISD::SETULE:
1098   case ISD::SETULT: {
1099     if (LHS == True)
1100       return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, RHS, LHS);
1101     return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, LHS, RHS);
1102   }
1103   case ISD::SETOLE:
1104   case ISD::SETOLT:
1105   case ISD::SETLE:
1106   case ISD::SETLT: {
1107     // Ordered. Assume ordered for undefined.
1108
1109     // Only do this after legalization to avoid interfering with other combines
1110     // which might occur.
1111     if (DCI.getDAGCombineLevel() < AfterLegalizeDAG &&
1112         !DCI.isCalledByLegalizer())
1113       return SDValue();
1114
1115     // We need to permute the operands to get the correct NaN behavior. The
1116     // selected operand is the second one based on the failing compare with NaN,
1117     // so permute it based on the compare type the hardware uses.
1118     if (LHS == True)
1119       return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, LHS, RHS);
1120     return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, RHS, LHS);
1121   }
1122   case ISD::SETUGE:
1123   case ISD::SETUGT: {
1124     if (LHS == True)
1125       return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, RHS, LHS);
1126     return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, LHS, RHS);
1127   }
1128   case ISD::SETGT:
1129   case ISD::SETGE:
1130   case ISD::SETOGE:
1131   case ISD::SETOGT: {
1132     if (DCI.getDAGCombineLevel() < AfterLegalizeDAG &&
1133         !DCI.isCalledByLegalizer())
1134       return SDValue();
1135
1136     if (LHS == True)
1137       return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, LHS, RHS);
1138     return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, RHS, LHS);
1139   }
1140   case ISD::SETCC_INVALID:
1141     llvm_unreachable("Invalid setcc condcode!");
1142   }
1143   return SDValue();
1144 }
1145
1146 /// \brief Generate Min/Max node
1147 SDValue AMDGPUTargetLowering::CombineIMinMax(SDLoc DL,
1148                                              EVT VT,
1149                                              SDValue LHS,
1150                                              SDValue RHS,
1151                                              SDValue True,
1152                                              SDValue False,
1153                                              SDValue CC,
1154                                              SelectionDAG &DAG) const {
1155   if (!(LHS == True && RHS == False) && !(LHS == False && RHS == True))
1156     return SDValue();
1157
1158   ISD::CondCode CCOpcode = cast<CondCodeSDNode>(CC)->get();
1159   switch (CCOpcode) {
1160   case ISD::SETULE:
1161   case ISD::SETULT: {
1162     unsigned Opc = (LHS == True) ? AMDGPUISD::UMIN : AMDGPUISD::UMAX;
1163     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1164   }
1165   case ISD::SETLE:
1166   case ISD::SETLT: {
1167     unsigned Opc = (LHS == True) ? AMDGPUISD::SMIN : AMDGPUISD::SMAX;
1168     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1169   }
1170   case ISD::SETGT:
1171   case ISD::SETGE: {
1172     unsigned Opc = (LHS == True) ? AMDGPUISD::SMAX : AMDGPUISD::SMIN;
1173     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1174   }
1175   case ISD::SETUGE:
1176   case ISD::SETUGT: {
1177     unsigned Opc = (LHS == True) ? AMDGPUISD::UMAX : AMDGPUISD::UMIN;
1178     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1179   }
1180   default:
1181     return SDValue();
1182   }
1183 }
1184
1185 SDValue AMDGPUTargetLowering::ScalarizeVectorLoad(const SDValue Op,
1186                                                   SelectionDAG &DAG) const {
1187   LoadSDNode *Load = cast<LoadSDNode>(Op);
1188   EVT MemVT = Load->getMemoryVT();
1189   EVT MemEltVT = MemVT.getVectorElementType();
1190
1191   EVT LoadVT = Op.getValueType();
1192   EVT EltVT = LoadVT.getVectorElementType();
1193   EVT PtrVT = Load->getBasePtr().getValueType();
1194
1195   unsigned NumElts = Load->getMemoryVT().getVectorNumElements();
1196   SmallVector<SDValue, 8> Loads;
1197   SmallVector<SDValue, 8> Chains;
1198
1199   SDLoc SL(Op);
1200   unsigned MemEltSize = MemEltVT.getStoreSize();
1201   MachinePointerInfo SrcValue(Load->getMemOperand()->getValue());
1202
1203   for (unsigned i = 0; i < NumElts; ++i) {
1204     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Load->getBasePtr(),
1205                               DAG.getConstant(i * MemEltSize, SL, PtrVT));
1206
1207     SDValue NewLoad
1208       = DAG.getExtLoad(Load->getExtensionType(), SL, EltVT,
1209                        Load->getChain(), Ptr,
1210                        SrcValue.getWithOffset(i * MemEltSize),
1211                        MemEltVT, Load->isVolatile(), Load->isNonTemporal(),
1212                        Load->isInvariant(), Load->getAlignment());
1213     Loads.push_back(NewLoad.getValue(0));
1214     Chains.push_back(NewLoad.getValue(1));
1215   }
1216
1217   SDValue Ops[] = {
1218     DAG.getNode(ISD::BUILD_VECTOR, SL, LoadVT, Loads),
1219     DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains)
1220   };
1221
1222   return DAG.getMergeValues(Ops, SL);
1223 }
1224
1225 SDValue AMDGPUTargetLowering::SplitVectorLoad(const SDValue Op,
1226                                               SelectionDAG &DAG) const {
1227   EVT VT = Op.getValueType();
1228
1229   // If this is a 2 element vector, we really want to scalarize and not create
1230   // weird 1 element vectors.
1231   if (VT.getVectorNumElements() == 2)
1232     return ScalarizeVectorLoad(Op, DAG);
1233
1234   LoadSDNode *Load = cast<LoadSDNode>(Op);
1235   SDValue BasePtr = Load->getBasePtr();
1236   EVT PtrVT = BasePtr.getValueType();
1237   EVT MemVT = Load->getMemoryVT();
1238   SDLoc SL(Op);
1239   MachinePointerInfo SrcValue(Load->getMemOperand()->getValue());
1240
1241   EVT LoVT, HiVT;
1242   EVT LoMemVT, HiMemVT;
1243   SDValue Lo, Hi;
1244
1245   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(VT);
1246   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemVT);
1247   std::tie(Lo, Hi) = DAG.SplitVector(Op, SL, LoVT, HiVT);
1248   SDValue LoLoad
1249     = DAG.getExtLoad(Load->getExtensionType(), SL, LoVT,
1250                      Load->getChain(), BasePtr,
1251                      SrcValue,
1252                      LoMemVT, Load->isVolatile(), Load->isNonTemporal(),
1253                      Load->isInvariant(), Load->getAlignment());
1254
1255   SDValue HiPtr = DAG.getNode(ISD::ADD, SL, PtrVT, BasePtr,
1256                               DAG.getConstant(LoMemVT.getStoreSize(), SL,
1257                                               PtrVT));
1258
1259   SDValue HiLoad
1260     = DAG.getExtLoad(Load->getExtensionType(), SL, HiVT,
1261                      Load->getChain(), HiPtr,
1262                      SrcValue.getWithOffset(LoMemVT.getStoreSize()),
1263                      HiMemVT, Load->isVolatile(), Load->isNonTemporal(),
1264                      Load->isInvariant(), Load->getAlignment());
1265
1266   SDValue Ops[] = {
1267     DAG.getNode(ISD::CONCAT_VECTORS, SL, VT, LoLoad, HiLoad),
1268     DAG.getNode(ISD::TokenFactor, SL, MVT::Other,
1269                 LoLoad.getValue(1), HiLoad.getValue(1))
1270   };
1271
1272   return DAG.getMergeValues(Ops, SL);
1273 }
1274
1275 SDValue AMDGPUTargetLowering::MergeVectorStore(const SDValue &Op,
1276                                                SelectionDAG &DAG) const {
1277   StoreSDNode *Store = cast<StoreSDNode>(Op);
1278   EVT MemVT = Store->getMemoryVT();
1279   unsigned MemBits = MemVT.getSizeInBits();
1280
1281   // Byte stores are really expensive, so if possible, try to pack 32-bit vector
1282   // truncating store into an i32 store.
1283   // XXX: We could also handle optimize other vector bitwidths.
1284   if (!MemVT.isVector() || MemBits > 32) {
1285     return SDValue();
1286   }
1287
1288   SDLoc DL(Op);
1289   SDValue Value = Store->getValue();
1290   EVT VT = Value.getValueType();
1291   EVT ElemVT = VT.getVectorElementType();
1292   SDValue Ptr = Store->getBasePtr();
1293   EVT MemEltVT = MemVT.getVectorElementType();
1294   unsigned MemEltBits = MemEltVT.getSizeInBits();
1295   unsigned MemNumElements = MemVT.getVectorNumElements();
1296   unsigned PackedSize = MemVT.getStoreSizeInBits();
1297   SDValue Mask = DAG.getConstant((1 << MemEltBits) - 1, DL, MVT::i32);
1298
1299   assert(Value.getValueType().getScalarSizeInBits() >= 32);
1300
1301   SDValue PackedValue;
1302   for (unsigned i = 0; i < MemNumElements; ++i) {
1303     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ElemVT, Value,
1304                               DAG.getConstant(i, DL, MVT::i32));
1305     Elt = DAG.getZExtOrTrunc(Elt, DL, MVT::i32);
1306     Elt = DAG.getNode(ISD::AND, DL, MVT::i32, Elt, Mask); // getZeroExtendInReg
1307
1308     SDValue Shift = DAG.getConstant(MemEltBits * i, DL, MVT::i32);
1309     Elt = DAG.getNode(ISD::SHL, DL, MVT::i32, Elt, Shift);
1310
1311     if (i == 0) {
1312       PackedValue = Elt;
1313     } else {
1314       PackedValue = DAG.getNode(ISD::OR, DL, MVT::i32, PackedValue, Elt);
1315     }
1316   }
1317
1318   if (PackedSize < 32) {
1319     EVT PackedVT = EVT::getIntegerVT(*DAG.getContext(), PackedSize);
1320     return DAG.getTruncStore(Store->getChain(), DL, PackedValue, Ptr,
1321                              Store->getMemOperand()->getPointerInfo(),
1322                              PackedVT,
1323                              Store->isNonTemporal(), Store->isVolatile(),
1324                              Store->getAlignment());
1325   }
1326
1327   return DAG.getStore(Store->getChain(), DL, PackedValue, Ptr,
1328                       Store->getMemOperand()->getPointerInfo(),
1329                       Store->isVolatile(),  Store->isNonTemporal(),
1330                       Store->getAlignment());
1331 }
1332
1333 SDValue AMDGPUTargetLowering::ScalarizeVectorStore(SDValue Op,
1334                                                    SelectionDAG &DAG) const {
1335   StoreSDNode *Store = cast<StoreSDNode>(Op);
1336   EVT MemEltVT = Store->getMemoryVT().getVectorElementType();
1337   EVT EltVT = Store->getValue().getValueType().getVectorElementType();
1338   EVT PtrVT = Store->getBasePtr().getValueType();
1339   unsigned NumElts = Store->getMemoryVT().getVectorNumElements();
1340   SDLoc SL(Op);
1341
1342   SmallVector<SDValue, 8> Chains;
1343
1344   unsigned EltSize = MemEltVT.getStoreSize();
1345   MachinePointerInfo SrcValue(Store->getMemOperand()->getValue());
1346
1347   for (unsigned i = 0, e = NumElts; i != e; ++i) {
1348     SDValue Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, EltVT,
1349                               Store->getValue(),
1350                               DAG.getConstant(i, SL, MVT::i32));
1351
1352     SDValue Offset = DAG.getConstant(i * MemEltVT.getStoreSize(), SL, PtrVT);
1353     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Store->getBasePtr(), Offset);
1354     SDValue NewStore =
1355       DAG.getTruncStore(Store->getChain(), SL, Val, Ptr,
1356                         SrcValue.getWithOffset(i * EltSize),
1357                         MemEltVT, Store->isNonTemporal(), Store->isVolatile(),
1358                         Store->getAlignment());
1359     Chains.push_back(NewStore);
1360   }
1361
1362   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains);
1363 }
1364
1365 SDValue AMDGPUTargetLowering::SplitVectorStore(SDValue Op,
1366                                                SelectionDAG &DAG) const {
1367   StoreSDNode *Store = cast<StoreSDNode>(Op);
1368   SDValue Val = Store->getValue();
1369   EVT VT = Val.getValueType();
1370
1371   // If this is a 2 element vector, we really want to scalarize and not create
1372   // weird 1 element vectors.
1373   if (VT.getVectorNumElements() == 2)
1374     return ScalarizeVectorStore(Op, DAG);
1375
1376   EVT MemVT = Store->getMemoryVT();
1377   SDValue Chain = Store->getChain();
1378   SDValue BasePtr = Store->getBasePtr();
1379   SDLoc SL(Op);
1380
1381   EVT LoVT, HiVT;
1382   EVT LoMemVT, HiMemVT;
1383   SDValue Lo, Hi;
1384
1385   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(VT);
1386   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemVT);
1387   std::tie(Lo, Hi) = DAG.SplitVector(Val, SL, LoVT, HiVT);
1388
1389   EVT PtrVT = BasePtr.getValueType();
1390   SDValue HiPtr = DAG.getNode(ISD::ADD, SL, PtrVT, BasePtr,
1391                               DAG.getConstant(LoMemVT.getStoreSize(), SL,
1392                                               PtrVT));
1393
1394   MachinePointerInfo SrcValue(Store->getMemOperand()->getValue());
1395   SDValue LoStore
1396     = DAG.getTruncStore(Chain, SL, Lo,
1397                         BasePtr,
1398                         SrcValue,
1399                         LoMemVT,
1400                         Store->isNonTemporal(),
1401                         Store->isVolatile(),
1402                         Store->getAlignment());
1403   SDValue HiStore
1404     = DAG.getTruncStore(Chain, SL, Hi,
1405                         HiPtr,
1406                         SrcValue.getWithOffset(LoMemVT.getStoreSize()),
1407                         HiMemVT,
1408                         Store->isNonTemporal(),
1409                         Store->isVolatile(),
1410                         Store->getAlignment());
1411
1412   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, LoStore, HiStore);
1413 }
1414
1415
1416 SDValue AMDGPUTargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
1417   SDLoc DL(Op);
1418   LoadSDNode *Load = cast<LoadSDNode>(Op);
1419   ISD::LoadExtType ExtType = Load->getExtensionType();
1420   EVT VT = Op.getValueType();
1421   EVT MemVT = Load->getMemoryVT();
1422
1423   if (ExtType == ISD::NON_EXTLOAD && VT.getSizeInBits() < 32) {
1424     assert(VT == MVT::i1 && "Only i1 non-extloads expected");
1425     // FIXME: Copied from PPC
1426     // First, load into 32 bits, then truncate to 1 bit.
1427
1428     SDValue Chain = Load->getChain();
1429     SDValue BasePtr = Load->getBasePtr();
1430     MachineMemOperand *MMO = Load->getMemOperand();
1431
1432     SDValue NewLD = DAG.getExtLoad(ISD::EXTLOAD, DL, MVT::i32, Chain,
1433                                    BasePtr, MVT::i8, MMO);
1434
1435     SDValue Ops[] = {
1436       DAG.getNode(ISD::TRUNCATE, DL, VT, NewLD),
1437       NewLD.getValue(1)
1438     };
1439
1440     return DAG.getMergeValues(Ops, DL);
1441   }
1442
1443   if (Subtarget->getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS ||
1444       Load->getAddressSpace() != AMDGPUAS::PRIVATE_ADDRESS ||
1445       ExtType == ISD::NON_EXTLOAD || Load->getMemoryVT().bitsGE(MVT::i32))
1446     return SDValue();
1447
1448
1449   SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, Load->getBasePtr(),
1450                             DAG.getConstant(2, DL, MVT::i32));
1451   SDValue Ret = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, Op.getValueType(),
1452                             Load->getChain(), Ptr,
1453                             DAG.getTargetConstant(0, DL, MVT::i32),
1454                             Op.getOperand(2));
1455   SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32,
1456                                 Load->getBasePtr(),
1457                                 DAG.getConstant(0x3, DL, MVT::i32));
1458   SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1459                                  DAG.getConstant(3, DL, MVT::i32));
1460
1461   Ret = DAG.getNode(ISD::SRL, DL, MVT::i32, Ret, ShiftAmt);
1462
1463   EVT MemEltVT = MemVT.getScalarType();
1464   if (ExtType == ISD::SEXTLOAD) {
1465     SDValue MemEltVTNode = DAG.getValueType(MemEltVT);
1466
1467     SDValue Ops[] = {
1468       DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, Ret, MemEltVTNode),
1469       Load->getChain()
1470     };
1471
1472     return DAG.getMergeValues(Ops, DL);
1473   }
1474
1475   SDValue Ops[] = {
1476     DAG.getZeroExtendInReg(Ret, DL, MemEltVT),
1477     Load->getChain()
1478   };
1479
1480   return DAG.getMergeValues(Ops, DL);
1481 }
1482
1483 SDValue AMDGPUTargetLowering::LowerSTORE(SDValue Op, SelectionDAG &DAG) const {
1484   SDLoc DL(Op);
1485   SDValue Result = AMDGPUTargetLowering::MergeVectorStore(Op, DAG);
1486   if (Result.getNode()) {
1487     return Result;
1488   }
1489
1490   StoreSDNode *Store = cast<StoreSDNode>(Op);
1491   SDValue Chain = Store->getChain();
1492   if ((Store->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS ||
1493        Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS) &&
1494       Store->getValue().getValueType().isVector()) {
1495     return ScalarizeVectorStore(Op, DAG);
1496   }
1497
1498   EVT MemVT = Store->getMemoryVT();
1499   if (Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS &&
1500       MemVT.bitsLT(MVT::i32)) {
1501     unsigned Mask = 0;
1502     if (Store->getMemoryVT() == MVT::i8) {
1503       Mask = 0xff;
1504     } else if (Store->getMemoryVT() == MVT::i16) {
1505       Mask = 0xffff;
1506     }
1507     SDValue BasePtr = Store->getBasePtr();
1508     SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, BasePtr,
1509                               DAG.getConstant(2, DL, MVT::i32));
1510     SDValue Dst = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, MVT::i32,
1511                               Chain, Ptr,
1512                               DAG.getTargetConstant(0, DL, MVT::i32));
1513
1514     SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32, BasePtr,
1515                                   DAG.getConstant(0x3, DL, MVT::i32));
1516
1517     SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1518                                    DAG.getConstant(3, DL, MVT::i32));
1519
1520     SDValue SExtValue = DAG.getNode(ISD::SIGN_EXTEND, DL, MVT::i32,
1521                                     Store->getValue());
1522
1523     SDValue MaskedValue = DAG.getZeroExtendInReg(SExtValue, DL, MemVT);
1524
1525     SDValue ShiftedValue = DAG.getNode(ISD::SHL, DL, MVT::i32,
1526                                        MaskedValue, ShiftAmt);
1527
1528     SDValue DstMask = DAG.getNode(ISD::SHL, DL, MVT::i32,
1529                                   DAG.getConstant(Mask, DL, MVT::i32),
1530                                   ShiftAmt);
1531     DstMask = DAG.getNode(ISD::XOR, DL, MVT::i32, DstMask,
1532                           DAG.getConstant(0xffffffff, DL, MVT::i32));
1533     Dst = DAG.getNode(ISD::AND, DL, MVT::i32, Dst, DstMask);
1534
1535     SDValue Value = DAG.getNode(ISD::OR, DL, MVT::i32, Dst, ShiftedValue);
1536     return DAG.getNode(AMDGPUISD::REGISTER_STORE, DL, MVT::Other,
1537                        Chain, Value, Ptr,
1538                        DAG.getTargetConstant(0, DL, MVT::i32));
1539   }
1540   return SDValue();
1541 }
1542
1543 // This is a shortcut for integer division because we have fast i32<->f32
1544 // conversions, and fast f32 reciprocal instructions. The fractional part of a
1545 // float is enough to accurately represent up to a 24-bit integer.
1546 SDValue AMDGPUTargetLowering::LowerDIVREM24(SDValue Op, SelectionDAG &DAG, bool sign) const {
1547   SDLoc DL(Op);
1548   EVT VT = Op.getValueType();
1549   SDValue LHS = Op.getOperand(0);
1550   SDValue RHS = Op.getOperand(1);
1551   MVT IntVT = MVT::i32;
1552   MVT FltVT = MVT::f32;
1553
1554   ISD::NodeType ToFp  = sign ? ISD::SINT_TO_FP : ISD::UINT_TO_FP;
1555   ISD::NodeType ToInt = sign ? ISD::FP_TO_SINT : ISD::FP_TO_UINT;
1556
1557   if (VT.isVector()) {
1558     unsigned NElts = VT.getVectorNumElements();
1559     IntVT = MVT::getVectorVT(MVT::i32, NElts);
1560     FltVT = MVT::getVectorVT(MVT::f32, NElts);
1561   }
1562
1563   unsigned BitSize = VT.getScalarType().getSizeInBits();
1564
1565   SDValue jq = DAG.getConstant(1, DL, IntVT);
1566
1567   if (sign) {
1568     // char|short jq = ia ^ ib;
1569     jq = DAG.getNode(ISD::XOR, DL, VT, LHS, RHS);
1570
1571     // jq = jq >> (bitsize - 2)
1572     jq = DAG.getNode(ISD::SRA, DL, VT, jq,
1573                      DAG.getConstant(BitSize - 2, DL, VT));
1574
1575     // jq = jq | 0x1
1576     jq = DAG.getNode(ISD::OR, DL, VT, jq, DAG.getConstant(1, DL, VT));
1577
1578     // jq = (int)jq
1579     jq = DAG.getSExtOrTrunc(jq, DL, IntVT);
1580   }
1581
1582   // int ia = (int)LHS;
1583   SDValue ia = sign ?
1584     DAG.getSExtOrTrunc(LHS, DL, IntVT) : DAG.getZExtOrTrunc(LHS, DL, IntVT);
1585
1586   // int ib, (int)RHS;
1587   SDValue ib = sign ?
1588     DAG.getSExtOrTrunc(RHS, DL, IntVT) : DAG.getZExtOrTrunc(RHS, DL, IntVT);
1589
1590   // float fa = (float)ia;
1591   SDValue fa = DAG.getNode(ToFp, DL, FltVT, ia);
1592
1593   // float fb = (float)ib;
1594   SDValue fb = DAG.getNode(ToFp, DL, FltVT, ib);
1595
1596   // float fq = native_divide(fa, fb);
1597   SDValue fq = DAG.getNode(ISD::FMUL, DL, FltVT,
1598                            fa, DAG.getNode(AMDGPUISD::RCP, DL, FltVT, fb));
1599
1600   // fq = trunc(fq);
1601   fq = DAG.getNode(ISD::FTRUNC, DL, FltVT, fq);
1602
1603   // float fqneg = -fq;
1604   SDValue fqneg = DAG.getNode(ISD::FNEG, DL, FltVT, fq);
1605
1606   // float fr = mad(fqneg, fb, fa);
1607   SDValue fr = DAG.getNode(ISD::FADD, DL, FltVT,
1608                            DAG.getNode(ISD::FMUL, DL, FltVT, fqneg, fb), fa);
1609
1610   // int iq = (int)fq;
1611   SDValue iq = DAG.getNode(ToInt, DL, IntVT, fq);
1612
1613   // fr = fabs(fr);
1614   fr = DAG.getNode(ISD::FABS, DL, FltVT, fr);
1615
1616   // fb = fabs(fb);
1617   fb = DAG.getNode(ISD::FABS, DL, FltVT, fb);
1618
1619   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), VT);
1620
1621   // int cv = fr >= fb;
1622   SDValue cv = DAG.getSetCC(DL, SetCCVT, fr, fb, ISD::SETOGE);
1623
1624   // jq = (cv ? jq : 0);
1625   jq = DAG.getNode(ISD::SELECT, DL, VT, cv, jq, DAG.getConstant(0, DL, VT));
1626
1627   // dst = trunc/extend to legal type
1628   iq = sign ? DAG.getSExtOrTrunc(iq, DL, VT) : DAG.getZExtOrTrunc(iq, DL, VT);
1629
1630   // dst = iq + jq;
1631   SDValue Div = DAG.getNode(ISD::ADD, DL, VT, iq, jq);
1632
1633   // Rem needs compensation, it's easier to recompute it
1634   SDValue Rem = DAG.getNode(ISD::MUL, DL, VT, Div, RHS);
1635   Rem = DAG.getNode(ISD::SUB, DL, VT, LHS, Rem);
1636
1637   SDValue Res[2] = {
1638     Div,
1639     Rem
1640   };
1641   return DAG.getMergeValues(Res, DL);
1642 }
1643
1644 void AMDGPUTargetLowering::LowerUDIVREM64(SDValue Op,
1645                                       SelectionDAG &DAG,
1646                                       SmallVectorImpl<SDValue> &Results) const {
1647   assert(Op.getValueType() == MVT::i64);
1648
1649   SDLoc DL(Op);
1650   EVT VT = Op.getValueType();
1651   EVT HalfVT = VT.getHalfSizedIntegerVT(*DAG.getContext());
1652
1653   SDValue one = DAG.getConstant(1, DL, HalfVT);
1654   SDValue zero = DAG.getConstant(0, DL, HalfVT);
1655
1656   //HiLo split
1657   SDValue LHS = Op.getOperand(0);
1658   SDValue LHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, zero);
1659   SDValue LHS_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, one);
1660
1661   SDValue RHS = Op.getOperand(1);
1662   SDValue RHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, zero);
1663   SDValue RHS_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, one);
1664
1665   if (VT == MVT::i64 &&
1666     DAG.MaskedValueIsZero(RHS, APInt::getHighBitsSet(64, 32)) &&
1667     DAG.MaskedValueIsZero(LHS, APInt::getHighBitsSet(64, 32))) {
1668
1669     SDValue Res = DAG.getNode(ISD::UDIVREM, DL, DAG.getVTList(HalfVT, HalfVT),
1670                               LHS_Lo, RHS_Lo);
1671
1672     SDValue DIV = DAG.getNode(ISD::BUILD_PAIR, DL, VT, Res.getValue(0), zero);
1673     SDValue REM = DAG.getNode(ISD::BUILD_PAIR, DL, VT, Res.getValue(1), zero);
1674     Results.push_back(DIV);
1675     Results.push_back(REM);
1676     return;
1677   }
1678
1679   // Get Speculative values
1680   SDValue DIV_Part = DAG.getNode(ISD::UDIV, DL, HalfVT, LHS_Hi, RHS_Lo);
1681   SDValue REM_Part = DAG.getNode(ISD::UREM, DL, HalfVT, LHS_Hi, RHS_Lo);
1682
1683   SDValue REM_Lo = DAG.getSelectCC(DL, RHS_Hi, zero, REM_Part, LHS_Hi, ISD::SETEQ);
1684   SDValue REM = DAG.getNode(ISD::BUILD_PAIR, DL, VT, REM_Lo, zero);
1685
1686   SDValue DIV_Hi = DAG.getSelectCC(DL, RHS_Hi, zero, DIV_Part, zero, ISD::SETEQ);
1687   SDValue DIV_Lo = zero;
1688
1689   const unsigned halfBitWidth = HalfVT.getSizeInBits();
1690
1691   for (unsigned i = 0; i < halfBitWidth; ++i) {
1692     const unsigned bitPos = halfBitWidth - i - 1;
1693     SDValue POS = DAG.getConstant(bitPos, DL, HalfVT);
1694     // Get value of high bit
1695     SDValue HBit = DAG.getNode(ISD::SRL, DL, HalfVT, LHS_Lo, POS);
1696     HBit = DAG.getNode(ISD::AND, DL, HalfVT, HBit, one);
1697     HBit = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, HBit);
1698
1699     // Shift
1700     REM = DAG.getNode(ISD::SHL, DL, VT, REM, DAG.getConstant(1, DL, VT));
1701     // Add LHS high bit
1702     REM = DAG.getNode(ISD::OR, DL, VT, REM, HBit);
1703
1704     SDValue BIT = DAG.getConstant(1 << bitPos, DL, HalfVT);
1705     SDValue realBIT = DAG.getSelectCC(DL, REM, RHS, BIT, zero, ISD::SETUGE);
1706
1707     DIV_Lo = DAG.getNode(ISD::OR, DL, HalfVT, DIV_Lo, realBIT);
1708
1709     // Update REM
1710     SDValue REM_sub = DAG.getNode(ISD::SUB, DL, VT, REM, RHS);
1711     REM = DAG.getSelectCC(DL, REM, RHS, REM_sub, REM, ISD::SETUGE);
1712   }
1713
1714   SDValue DIV = DAG.getNode(ISD::BUILD_PAIR, DL, VT, DIV_Lo, DIV_Hi);
1715   Results.push_back(DIV);
1716   Results.push_back(REM);
1717 }
1718
1719 SDValue AMDGPUTargetLowering::LowerUDIVREM(SDValue Op,
1720                                            SelectionDAG &DAG) const {
1721   SDLoc DL(Op);
1722   EVT VT = Op.getValueType();
1723
1724   if (VT == MVT::i64) {
1725     SmallVector<SDValue, 2> Results;
1726     LowerUDIVREM64(Op, DAG, Results);
1727     return DAG.getMergeValues(Results, DL);
1728   }
1729
1730   SDValue Num = Op.getOperand(0);
1731   SDValue Den = Op.getOperand(1);
1732
1733   if (VT == MVT::i32) {
1734     if (DAG.MaskedValueIsZero(Num, APInt::getHighBitsSet(32, 8)) &&
1735         DAG.MaskedValueIsZero(Den, APInt::getHighBitsSet(32, 8))) {
1736       // TODO: We technically could do this for i64, but shouldn't that just be
1737       // handled by something generally reducing 64-bit division on 32-bit
1738       // values to 32-bit?
1739       return LowerDIVREM24(Op, DAG, false);
1740     }
1741   }
1742
1743   // RCP =  URECIP(Den) = 2^32 / Den + e
1744   // e is rounding error.
1745   SDValue RCP = DAG.getNode(AMDGPUISD::URECIP, DL, VT, Den);
1746
1747   // RCP_LO = mul(RCP, Den) */
1748   SDValue RCP_LO = DAG.getNode(ISD::MUL, DL, VT, RCP, Den);
1749
1750   // RCP_HI = mulhu (RCP, Den) */
1751   SDValue RCP_HI = DAG.getNode(ISD::MULHU, DL, VT, RCP, Den);
1752
1753   // NEG_RCP_LO = -RCP_LO
1754   SDValue NEG_RCP_LO = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT),
1755                                                      RCP_LO);
1756
1757   // ABS_RCP_LO = (RCP_HI == 0 ? NEG_RCP_LO : RCP_LO)
1758   SDValue ABS_RCP_LO = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, DL, VT),
1759                                            NEG_RCP_LO, RCP_LO,
1760                                            ISD::SETEQ);
1761   // Calculate the rounding error from the URECIP instruction
1762   // E = mulhu(ABS_RCP_LO, RCP)
1763   SDValue E = DAG.getNode(ISD::MULHU, DL, VT, ABS_RCP_LO, RCP);
1764
1765   // RCP_A_E = RCP + E
1766   SDValue RCP_A_E = DAG.getNode(ISD::ADD, DL, VT, RCP, E);
1767
1768   // RCP_S_E = RCP - E
1769   SDValue RCP_S_E = DAG.getNode(ISD::SUB, DL, VT, RCP, E);
1770
1771   // Tmp0 = (RCP_HI == 0 ? RCP_A_E : RCP_SUB_E)
1772   SDValue Tmp0 = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, DL, VT),
1773                                      RCP_A_E, RCP_S_E,
1774                                      ISD::SETEQ);
1775   // Quotient = mulhu(Tmp0, Num)
1776   SDValue Quotient = DAG.getNode(ISD::MULHU, DL, VT, Tmp0, Num);
1777
1778   // Num_S_Remainder = Quotient * Den
1779   SDValue Num_S_Remainder = DAG.getNode(ISD::MUL, DL, VT, Quotient, Den);
1780
1781   // Remainder = Num - Num_S_Remainder
1782   SDValue Remainder = DAG.getNode(ISD::SUB, DL, VT, Num, Num_S_Remainder);
1783
1784   // Remainder_GE_Den = (Remainder >= Den ? -1 : 0)
1785   SDValue Remainder_GE_Den = DAG.getSelectCC(DL, Remainder, Den,
1786                                                  DAG.getConstant(-1, DL, VT),
1787                                                  DAG.getConstant(0, DL, VT),
1788                                                  ISD::SETUGE);
1789   // Remainder_GE_Zero = (Num >= Num_S_Remainder ? -1 : 0)
1790   SDValue Remainder_GE_Zero = DAG.getSelectCC(DL, Num,
1791                                                   Num_S_Remainder,
1792                                                   DAG.getConstant(-1, DL, VT),
1793                                                   DAG.getConstant(0, DL, VT),
1794                                                   ISD::SETUGE);
1795   // Tmp1 = Remainder_GE_Den & Remainder_GE_Zero
1796   SDValue Tmp1 = DAG.getNode(ISD::AND, DL, VT, Remainder_GE_Den,
1797                                                Remainder_GE_Zero);
1798
1799   // Calculate Division result:
1800
1801   // Quotient_A_One = Quotient + 1
1802   SDValue Quotient_A_One = DAG.getNode(ISD::ADD, DL, VT, Quotient,
1803                                        DAG.getConstant(1, DL, VT));
1804
1805   // Quotient_S_One = Quotient - 1
1806   SDValue Quotient_S_One = DAG.getNode(ISD::SUB, DL, VT, Quotient,
1807                                        DAG.getConstant(1, DL, VT));
1808
1809   // Div = (Tmp1 == 0 ? Quotient : Quotient_A_One)
1810   SDValue Div = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, DL, VT),
1811                                      Quotient, Quotient_A_One, ISD::SETEQ);
1812
1813   // Div = (Remainder_GE_Zero == 0 ? Quotient_S_One : Div)
1814   Div = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, DL, VT),
1815                             Quotient_S_One, Div, ISD::SETEQ);
1816
1817   // Calculate Rem result:
1818
1819   // Remainder_S_Den = Remainder - Den
1820   SDValue Remainder_S_Den = DAG.getNode(ISD::SUB, DL, VT, Remainder, Den);
1821
1822   // Remainder_A_Den = Remainder + Den
1823   SDValue Remainder_A_Den = DAG.getNode(ISD::ADD, DL, VT, Remainder, Den);
1824
1825   // Rem = (Tmp1 == 0 ? Remainder : Remainder_S_Den)
1826   SDValue Rem = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, DL, VT),
1827                                     Remainder, Remainder_S_Den, ISD::SETEQ);
1828
1829   // Rem = (Remainder_GE_Zero == 0 ? Remainder_A_Den : Rem)
1830   Rem = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, DL, VT),
1831                             Remainder_A_Den, Rem, ISD::SETEQ);
1832   SDValue Ops[2] = {
1833     Div,
1834     Rem
1835   };
1836   return DAG.getMergeValues(Ops, DL);
1837 }
1838
1839 SDValue AMDGPUTargetLowering::LowerSDIVREM(SDValue Op,
1840                                            SelectionDAG &DAG) const {
1841   SDLoc DL(Op);
1842   EVT VT = Op.getValueType();
1843
1844   SDValue LHS = Op.getOperand(0);
1845   SDValue RHS = Op.getOperand(1);
1846
1847   SDValue Zero = DAG.getConstant(0, DL, VT);
1848   SDValue NegOne = DAG.getConstant(-1, DL, VT);
1849
1850   if (VT == MVT::i32 &&
1851       DAG.ComputeNumSignBits(LHS) > 8 &&
1852       DAG.ComputeNumSignBits(RHS) > 8) {
1853     return LowerDIVREM24(Op, DAG, true);
1854   }
1855   if (VT == MVT::i64 &&
1856       DAG.ComputeNumSignBits(LHS) > 32 &&
1857       DAG.ComputeNumSignBits(RHS) > 32) {
1858     EVT HalfVT = VT.getHalfSizedIntegerVT(*DAG.getContext());
1859
1860     //HiLo split
1861     SDValue LHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, Zero);
1862     SDValue RHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, Zero);
1863     SDValue DIVREM = DAG.getNode(ISD::SDIVREM, DL, DAG.getVTList(HalfVT, HalfVT),
1864                                  LHS_Lo, RHS_Lo);
1865     SDValue Res[2] = {
1866       DAG.getNode(ISD::SIGN_EXTEND, DL, VT, DIVREM.getValue(0)),
1867       DAG.getNode(ISD::SIGN_EXTEND, DL, VT, DIVREM.getValue(1))
1868     };
1869     return DAG.getMergeValues(Res, DL);
1870   }
1871
1872   SDValue LHSign = DAG.getSelectCC(DL, LHS, Zero, NegOne, Zero, ISD::SETLT);
1873   SDValue RHSign = DAG.getSelectCC(DL, RHS, Zero, NegOne, Zero, ISD::SETLT);
1874   SDValue DSign = DAG.getNode(ISD::XOR, DL, VT, LHSign, RHSign);
1875   SDValue RSign = LHSign; // Remainder sign is the same as LHS
1876
1877   LHS = DAG.getNode(ISD::ADD, DL, VT, LHS, LHSign);
1878   RHS = DAG.getNode(ISD::ADD, DL, VT, RHS, RHSign);
1879
1880   LHS = DAG.getNode(ISD::XOR, DL, VT, LHS, LHSign);
1881   RHS = DAG.getNode(ISD::XOR, DL, VT, RHS, RHSign);
1882
1883   SDValue Div = DAG.getNode(ISD::UDIVREM, DL, DAG.getVTList(VT, VT), LHS, RHS);
1884   SDValue Rem = Div.getValue(1);
1885
1886   Div = DAG.getNode(ISD::XOR, DL, VT, Div, DSign);
1887   Rem = DAG.getNode(ISD::XOR, DL, VT, Rem, RSign);
1888
1889   Div = DAG.getNode(ISD::SUB, DL, VT, Div, DSign);
1890   Rem = DAG.getNode(ISD::SUB, DL, VT, Rem, RSign);
1891
1892   SDValue Res[2] = {
1893     Div,
1894     Rem
1895   };
1896   return DAG.getMergeValues(Res, DL);
1897 }
1898
1899 // (frem x, y) -> (fsub x, (fmul (ftrunc (fdiv x, y)), y))
1900 SDValue AMDGPUTargetLowering::LowerFREM(SDValue Op, SelectionDAG &DAG) const {
1901   SDLoc SL(Op);
1902   EVT VT = Op.getValueType();
1903   SDValue X = Op.getOperand(0);
1904   SDValue Y = Op.getOperand(1);
1905
1906   SDValue Div = DAG.getNode(ISD::FDIV, SL, VT, X, Y);
1907   SDValue Floor = DAG.getNode(ISD::FTRUNC, SL, VT, Div);
1908   SDValue Mul = DAG.getNode(ISD::FMUL, SL, VT, Floor, Y);
1909
1910   return DAG.getNode(ISD::FSUB, SL, VT, X, Mul);
1911 }
1912
1913 SDValue AMDGPUTargetLowering::LowerFCEIL(SDValue Op, SelectionDAG &DAG) const {
1914   SDLoc SL(Op);
1915   SDValue Src = Op.getOperand(0);
1916
1917   // result = trunc(src)
1918   // if (src > 0.0 && src != result)
1919   //   result += 1.0
1920
1921   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
1922
1923   const SDValue Zero = DAG.getConstantFP(0.0, SL, MVT::f64);
1924   const SDValue One = DAG.getConstantFP(1.0, SL, MVT::f64);
1925
1926   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1927
1928   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOGT);
1929   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
1930   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
1931
1932   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, One, Zero);
1933   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
1934 }
1935
1936 static SDValue extractF64Exponent(SDValue Hi, SDLoc SL, SelectionDAG &DAG) {
1937   const unsigned FractBits = 52;
1938   const unsigned ExpBits = 11;
1939
1940   SDValue ExpPart = DAG.getNode(AMDGPUISD::BFE_U32, SL, MVT::i32,
1941                                 Hi,
1942                                 DAG.getConstant(FractBits - 32, SL, MVT::i32),
1943                                 DAG.getConstant(ExpBits, SL, MVT::i32));
1944   SDValue Exp = DAG.getNode(ISD::SUB, SL, MVT::i32, ExpPart,
1945                             DAG.getConstant(1023, SL, MVT::i32));
1946
1947   return Exp;
1948 }
1949
1950 SDValue AMDGPUTargetLowering::LowerFTRUNC(SDValue Op, SelectionDAG &DAG) const {
1951   SDLoc SL(Op);
1952   SDValue Src = Op.getOperand(0);
1953
1954   assert(Op.getValueType() == MVT::f64);
1955
1956   const SDValue Zero = DAG.getConstant(0, SL, MVT::i32);
1957   const SDValue One = DAG.getConstant(1, SL, MVT::i32);
1958
1959   SDValue VecSrc = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Src);
1960
1961   // Extract the upper half, since this is where we will find the sign and
1962   // exponent.
1963   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, VecSrc, One);
1964
1965   SDValue Exp = extractF64Exponent(Hi, SL, DAG);
1966
1967   const unsigned FractBits = 52;
1968
1969   // Extract the sign bit.
1970   const SDValue SignBitMask = DAG.getConstant(UINT32_C(1) << 31, SL, MVT::i32);
1971   SDValue SignBit = DAG.getNode(ISD::AND, SL, MVT::i32, Hi, SignBitMask);
1972
1973   // Extend back to to 64-bits.
1974   SDValue SignBit64 = DAG.getNode(ISD::BUILD_VECTOR, SL, MVT::v2i32,
1975                                   Zero, SignBit);
1976   SignBit64 = DAG.getNode(ISD::BITCAST, SL, MVT::i64, SignBit64);
1977
1978   SDValue BcInt = DAG.getNode(ISD::BITCAST, SL, MVT::i64, Src);
1979   const SDValue FractMask
1980     = DAG.getConstant((UINT64_C(1) << FractBits) - 1, SL, MVT::i64);
1981
1982   SDValue Shr = DAG.getNode(ISD::SRA, SL, MVT::i64, FractMask, Exp);
1983   SDValue Not = DAG.getNOT(SL, Shr, MVT::i64);
1984   SDValue Tmp0 = DAG.getNode(ISD::AND, SL, MVT::i64, BcInt, Not);
1985
1986   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::i32);
1987
1988   const SDValue FiftyOne = DAG.getConstant(FractBits - 1, SL, MVT::i32);
1989
1990   SDValue ExpLt0 = DAG.getSetCC(SL, SetCCVT, Exp, Zero, ISD::SETLT);
1991   SDValue ExpGt51 = DAG.getSetCC(SL, SetCCVT, Exp, FiftyOne, ISD::SETGT);
1992
1993   SDValue Tmp1 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpLt0, SignBit64, Tmp0);
1994   SDValue Tmp2 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpGt51, BcInt, Tmp1);
1995
1996   return DAG.getNode(ISD::BITCAST, SL, MVT::f64, Tmp2);
1997 }
1998
1999 SDValue AMDGPUTargetLowering::LowerFRINT(SDValue Op, SelectionDAG &DAG) const {
2000   SDLoc SL(Op);
2001   SDValue Src = Op.getOperand(0);
2002
2003   assert(Op.getValueType() == MVT::f64);
2004
2005   APFloat C1Val(APFloat::IEEEdouble, "0x1.0p+52");
2006   SDValue C1 = DAG.getConstantFP(C1Val, SL, MVT::f64);
2007   SDValue CopySign = DAG.getNode(ISD::FCOPYSIGN, SL, MVT::f64, C1, Src);
2008
2009   SDValue Tmp1 = DAG.getNode(ISD::FADD, SL, MVT::f64, Src, CopySign);
2010   SDValue Tmp2 = DAG.getNode(ISD::FSUB, SL, MVT::f64, Tmp1, CopySign);
2011
2012   SDValue Fabs = DAG.getNode(ISD::FABS, SL, MVT::f64, Src);
2013
2014   APFloat C2Val(APFloat::IEEEdouble, "0x1.fffffffffffffp+51");
2015   SDValue C2 = DAG.getConstantFP(C2Val, SL, MVT::f64);
2016
2017   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
2018   SDValue Cond = DAG.getSetCC(SL, SetCCVT, Fabs, C2, ISD::SETOGT);
2019
2020   return DAG.getSelect(SL, MVT::f64, Cond, Src, Tmp2);
2021 }
2022
2023 SDValue AMDGPUTargetLowering::LowerFNEARBYINT(SDValue Op, SelectionDAG &DAG) const {
2024   // FNEARBYINT and FRINT are the same, except in their handling of FP
2025   // exceptions. Those aren't really meaningful for us, and OpenCL only has
2026   // rint, so just treat them as equivalent.
2027   return DAG.getNode(ISD::FRINT, SDLoc(Op), Op.getValueType(), Op.getOperand(0));
2028 }
2029
2030 // XXX - May require not supporting f32 denormals?
2031 SDValue AMDGPUTargetLowering::LowerFROUND32(SDValue Op, SelectionDAG &DAG) const {
2032   SDLoc SL(Op);
2033   SDValue X = Op.getOperand(0);
2034
2035   SDValue T = DAG.getNode(ISD::FTRUNC, SL, MVT::f32, X);
2036
2037   SDValue Diff = DAG.getNode(ISD::FSUB, SL, MVT::f32, X, T);
2038
2039   SDValue AbsDiff = DAG.getNode(ISD::FABS, SL, MVT::f32, Diff);
2040
2041   const SDValue Zero = DAG.getConstantFP(0.0, SL, MVT::f32);
2042   const SDValue One = DAG.getConstantFP(1.0, SL, MVT::f32);
2043   const SDValue Half = DAG.getConstantFP(0.5, SL, MVT::f32);
2044
2045   SDValue SignOne = DAG.getNode(ISD::FCOPYSIGN, SL, MVT::f32, One, X);
2046
2047   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f32);
2048
2049   SDValue Cmp = DAG.getSetCC(SL, SetCCVT, AbsDiff, Half, ISD::SETOGE);
2050
2051   SDValue Sel = DAG.getNode(ISD::SELECT, SL, MVT::f32, Cmp, SignOne, Zero);
2052
2053   return DAG.getNode(ISD::FADD, SL, MVT::f32, T, Sel);
2054 }
2055
2056 SDValue AMDGPUTargetLowering::LowerFROUND64(SDValue Op, SelectionDAG &DAG) const {
2057   SDLoc SL(Op);
2058   SDValue X = Op.getOperand(0);
2059
2060   SDValue L = DAG.getNode(ISD::BITCAST, SL, MVT::i64, X);
2061
2062   const SDValue Zero = DAG.getConstant(0, SL, MVT::i32);
2063   const SDValue One = DAG.getConstant(1, SL, MVT::i32);
2064   const SDValue NegOne = DAG.getConstant(-1, SL, MVT::i32);
2065   const SDValue FiftyOne = DAG.getConstant(51, SL, MVT::i32);
2066   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::i32);
2067
2068
2069   SDValue BC = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, X);
2070
2071   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC, One);
2072
2073   SDValue Exp = extractF64Exponent(Hi, SL, DAG);
2074
2075   const SDValue Mask = DAG.getConstant(INT64_C(0x000fffffffffffff), SL,
2076                                        MVT::i64);
2077
2078   SDValue M = DAG.getNode(ISD::SRA, SL, MVT::i64, Mask, Exp);
2079   SDValue D = DAG.getNode(ISD::SRA, SL, MVT::i64,
2080                           DAG.getConstant(INT64_C(0x0008000000000000), SL,
2081                                           MVT::i64),
2082                           Exp);
2083
2084   SDValue Tmp0 = DAG.getNode(ISD::AND, SL, MVT::i64, L, M);
2085   SDValue Tmp1 = DAG.getSetCC(SL, SetCCVT,
2086                               DAG.getConstant(0, SL, MVT::i64), Tmp0,
2087                               ISD::SETNE);
2088
2089   SDValue Tmp2 = DAG.getNode(ISD::SELECT, SL, MVT::i64, Tmp1,
2090                              D, DAG.getConstant(0, SL, MVT::i64));
2091   SDValue K = DAG.getNode(ISD::ADD, SL, MVT::i64, L, Tmp2);
2092
2093   K = DAG.getNode(ISD::AND, SL, MVT::i64, K, DAG.getNOT(SL, M, MVT::i64));
2094   K = DAG.getNode(ISD::BITCAST, SL, MVT::f64, K);
2095
2096   SDValue ExpLt0 = DAG.getSetCC(SL, SetCCVT, Exp, Zero, ISD::SETLT);
2097   SDValue ExpGt51 = DAG.getSetCC(SL, SetCCVT, Exp, FiftyOne, ISD::SETGT);
2098   SDValue ExpEqNegOne = DAG.getSetCC(SL, SetCCVT, NegOne, Exp, ISD::SETEQ);
2099
2100   SDValue Mag = DAG.getNode(ISD::SELECT, SL, MVT::f64,
2101                             ExpEqNegOne,
2102                             DAG.getConstantFP(1.0, SL, MVT::f64),
2103                             DAG.getConstantFP(0.0, SL, MVT::f64));
2104
2105   SDValue S = DAG.getNode(ISD::FCOPYSIGN, SL, MVT::f64, Mag, X);
2106
2107   K = DAG.getNode(ISD::SELECT, SL, MVT::f64, ExpLt0, S, K);
2108   K = DAG.getNode(ISD::SELECT, SL, MVT::f64, ExpGt51, X, K);
2109
2110   return K;
2111 }
2112
2113 SDValue AMDGPUTargetLowering::LowerFROUND(SDValue Op, SelectionDAG &DAG) const {
2114   EVT VT = Op.getValueType();
2115
2116   if (VT == MVT::f32)
2117     return LowerFROUND32(Op, DAG);
2118
2119   if (VT == MVT::f64)
2120     return LowerFROUND64(Op, DAG);
2121
2122   llvm_unreachable("unhandled type");
2123 }
2124
2125 SDValue AMDGPUTargetLowering::LowerFFLOOR(SDValue Op, SelectionDAG &DAG) const {
2126   SDLoc SL(Op);
2127   SDValue Src = Op.getOperand(0);
2128
2129   // result = trunc(src);
2130   // if (src < 0.0 && src != result)
2131   //   result += -1.0.
2132
2133   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
2134
2135   const SDValue Zero = DAG.getConstantFP(0.0, SL, MVT::f64);
2136   const SDValue NegOne = DAG.getConstantFP(-1.0, SL, MVT::f64);
2137
2138   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
2139
2140   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOLT);
2141   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
2142   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
2143
2144   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, NegOne, Zero);
2145   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
2146 }
2147
2148 SDValue AMDGPUTargetLowering::LowerINT_TO_FP64(SDValue Op, SelectionDAG &DAG,
2149                                                bool Signed) const {
2150   SDLoc SL(Op);
2151   SDValue Src = Op.getOperand(0);
2152
2153   SDValue BC = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Src);
2154
2155   SDValue Lo = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC,
2156                            DAG.getConstant(0, SL, MVT::i32));
2157   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC,
2158                            DAG.getConstant(1, SL, MVT::i32));
2159
2160   SDValue CvtHi = DAG.getNode(Signed ? ISD::SINT_TO_FP : ISD::UINT_TO_FP,
2161                               SL, MVT::f64, Hi);
2162
2163   SDValue CvtLo = DAG.getNode(ISD::UINT_TO_FP, SL, MVT::f64, Lo);
2164
2165   SDValue LdExp = DAG.getNode(AMDGPUISD::LDEXP, SL, MVT::f64, CvtHi,
2166                               DAG.getConstant(32, SL, MVT::i32));
2167
2168   return DAG.getNode(ISD::FADD, SL, MVT::f64, LdExp, CvtLo);
2169 }
2170
2171 SDValue AMDGPUTargetLowering::LowerUINT_TO_FP(SDValue Op,
2172                                                SelectionDAG &DAG) const {
2173   SDValue S0 = Op.getOperand(0);
2174   if (S0.getValueType() != MVT::i64)
2175     return SDValue();
2176
2177   EVT DestVT = Op.getValueType();
2178   if (DestVT == MVT::f64)
2179     return LowerINT_TO_FP64(Op, DAG, false);
2180
2181   assert(DestVT == MVT::f32);
2182
2183   SDLoc DL(Op);
2184
2185   // f32 uint_to_fp i64
2186   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
2187                            DAG.getConstant(0, DL, MVT::i32));
2188   SDValue FloatLo = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Lo);
2189   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
2190                            DAG.getConstant(1, DL, MVT::i32));
2191   SDValue FloatHi = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Hi);
2192   FloatHi = DAG.getNode(ISD::FMUL, DL, MVT::f32, FloatHi,
2193                         DAG.getConstantFP(4294967296.0f, DL, MVT::f32)); // 2^32
2194   return DAG.getNode(ISD::FADD, DL, MVT::f32, FloatLo, FloatHi);
2195 }
2196
2197 SDValue AMDGPUTargetLowering::LowerSINT_TO_FP(SDValue Op,
2198                                               SelectionDAG &DAG) const {
2199   SDValue Src = Op.getOperand(0);
2200   if (Src.getValueType() == MVT::i64 && Op.getValueType() == MVT::f64)
2201     return LowerINT_TO_FP64(Op, DAG, true);
2202
2203   return SDValue();
2204 }
2205
2206 SDValue AMDGPUTargetLowering::LowerFP64_TO_INT(SDValue Op, SelectionDAG &DAG,
2207                                                bool Signed) const {
2208   SDLoc SL(Op);
2209
2210   SDValue Src = Op.getOperand(0);
2211
2212   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
2213
2214   SDValue K0 = DAG.getConstantFP(BitsToDouble(UINT64_C(0x3df0000000000000)), SL,
2215                                  MVT::f64);
2216   SDValue K1 = DAG.getConstantFP(BitsToDouble(UINT64_C(0xc1f0000000000000)), SL,
2217                                  MVT::f64);
2218
2219   SDValue Mul = DAG.getNode(ISD::FMUL, SL, MVT::f64, Trunc, K0);
2220
2221   SDValue FloorMul = DAG.getNode(ISD::FFLOOR, SL, MVT::f64, Mul);
2222
2223
2224   SDValue Fma = DAG.getNode(ISD::FMA, SL, MVT::f64, FloorMul, K1, Trunc);
2225
2226   SDValue Hi = DAG.getNode(Signed ? ISD::FP_TO_SINT : ISD::FP_TO_UINT, SL,
2227                            MVT::i32, FloorMul);
2228   SDValue Lo = DAG.getNode(ISD::FP_TO_UINT, SL, MVT::i32, Fma);
2229
2230   SDValue Result = DAG.getNode(ISD::BUILD_VECTOR, SL, MVT::v2i32, Lo, Hi);
2231
2232   return DAG.getNode(ISD::BITCAST, SL, MVT::i64, Result);
2233 }
2234
2235 SDValue AMDGPUTargetLowering::LowerFP_TO_SINT(SDValue Op,
2236                                               SelectionDAG &DAG) const {
2237   SDValue Src = Op.getOperand(0);
2238
2239   if (Op.getValueType() == MVT::i64 && Src.getValueType() == MVT::f64)
2240     return LowerFP64_TO_INT(Op, DAG, true);
2241
2242   return SDValue();
2243 }
2244
2245 SDValue AMDGPUTargetLowering::LowerFP_TO_UINT(SDValue Op,
2246                                               SelectionDAG &DAG) const {
2247   SDValue Src = Op.getOperand(0);
2248
2249   if (Op.getValueType() == MVT::i64 && Src.getValueType() == MVT::f64)
2250     return LowerFP64_TO_INT(Op, DAG, false);
2251
2252   return SDValue();
2253 }
2254
2255 SDValue AMDGPUTargetLowering::LowerSIGN_EXTEND_INREG(SDValue Op,
2256                                                      SelectionDAG &DAG) const {
2257   EVT ExtraVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
2258   MVT VT = Op.getSimpleValueType();
2259   MVT ScalarVT = VT.getScalarType();
2260
2261   if (!VT.isVector())
2262     return SDValue();
2263
2264   SDValue Src = Op.getOperand(0);
2265   SDLoc DL(Op);
2266
2267   // TODO: Don't scalarize on Evergreen?
2268   unsigned NElts = VT.getVectorNumElements();
2269   SmallVector<SDValue, 8> Args;
2270   DAG.ExtractVectorElements(Src, Args, 0, NElts);
2271
2272   SDValue VTOp = DAG.getValueType(ExtraVT.getScalarType());
2273   for (unsigned I = 0; I < NElts; ++I)
2274     Args[I] = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, ScalarVT, Args[I], VTOp);
2275
2276   return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Args);
2277 }
2278
2279 //===----------------------------------------------------------------------===//
2280 // Custom DAG optimizations
2281 //===----------------------------------------------------------------------===//
2282
2283 static bool isU24(SDValue Op, SelectionDAG &DAG) {
2284   APInt KnownZero, KnownOne;
2285   EVT VT = Op.getValueType();
2286   DAG.computeKnownBits(Op, KnownZero, KnownOne);
2287
2288   return (VT.getSizeInBits() - KnownZero.countLeadingOnes()) <= 24;
2289 }
2290
2291 static bool isI24(SDValue Op, SelectionDAG &DAG) {
2292   EVT VT = Op.getValueType();
2293
2294   // In order for this to be a signed 24-bit value, bit 23, must
2295   // be a sign bit.
2296   return VT.getSizeInBits() >= 24 && // Types less than 24-bit should be treated
2297                                      // as unsigned 24-bit values.
2298          (VT.getSizeInBits() - DAG.ComputeNumSignBits(Op)) < 24;
2299 }
2300
2301 static void simplifyI24(SDValue Op, TargetLowering::DAGCombinerInfo &DCI) {
2302
2303   SelectionDAG &DAG = DCI.DAG;
2304   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2305   EVT VT = Op.getValueType();
2306
2307   APInt Demanded = APInt::getLowBitsSet(VT.getSizeInBits(), 24);
2308   APInt KnownZero, KnownOne;
2309   TargetLowering::TargetLoweringOpt TLO(DAG, true, true);
2310   if (TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
2311     DCI.CommitTargetLoweringOpt(TLO);
2312 }
2313
2314 template <typename IntTy>
2315 static SDValue constantFoldBFE(SelectionDAG &DAG, IntTy Src0,
2316                                uint32_t Offset, uint32_t Width, SDLoc DL) {
2317   if (Width + Offset < 32) {
2318     uint32_t Shl = static_cast<uint32_t>(Src0) << (32 - Offset - Width);
2319     IntTy Result = static_cast<IntTy>(Shl) >> (32 - Width);
2320     return DAG.getConstant(Result, DL, MVT::i32);
2321   }
2322
2323   return DAG.getConstant(Src0 >> Offset, DL, MVT::i32);
2324 }
2325
2326 static bool usesAllNormalStores(SDNode *LoadVal) {
2327   for (SDNode::use_iterator I = LoadVal->use_begin(); !I.atEnd(); ++I) {
2328     if (!ISD::isNormalStore(*I))
2329       return false;
2330   }
2331
2332   return true;
2333 }
2334
2335 // If we have a copy of an illegal type, replace it with a load / store of an
2336 // equivalently sized legal type. This avoids intermediate bit pack / unpack
2337 // instructions emitted when handling extloads and truncstores. Ideally we could
2338 // recognize the pack / unpack pattern to eliminate it.
2339 SDValue AMDGPUTargetLowering::performStoreCombine(SDNode *N,
2340                                                   DAGCombinerInfo &DCI) const {
2341   if (!DCI.isBeforeLegalize())
2342     return SDValue();
2343
2344   StoreSDNode *SN = cast<StoreSDNode>(N);
2345   SDValue Value = SN->getValue();
2346   EVT VT = Value.getValueType();
2347
2348   if (isTypeLegal(VT) || SN->isVolatile() ||
2349       !ISD::isNormalLoad(Value.getNode()) || VT.getSizeInBits() < 8)
2350     return SDValue();
2351
2352   LoadSDNode *LoadVal = cast<LoadSDNode>(Value);
2353   if (LoadVal->isVolatile() || !usesAllNormalStores(LoadVal))
2354     return SDValue();
2355
2356   EVT MemVT = LoadVal->getMemoryVT();
2357
2358   SDLoc SL(N);
2359   SelectionDAG &DAG = DCI.DAG;
2360   EVT LoadVT = getEquivalentMemType(*DAG.getContext(), MemVT);
2361
2362   SDValue NewLoad = DAG.getLoad(ISD::UNINDEXED, ISD::NON_EXTLOAD,
2363                                 LoadVT, SL,
2364                                 LoadVal->getChain(),
2365                                 LoadVal->getBasePtr(),
2366                                 LoadVal->getOffset(),
2367                                 LoadVT,
2368                                 LoadVal->getMemOperand());
2369
2370   SDValue CastLoad = DAG.getNode(ISD::BITCAST, SL, VT, NewLoad.getValue(0));
2371   DCI.CombineTo(LoadVal, CastLoad, NewLoad.getValue(1), false);
2372
2373   return DAG.getStore(SN->getChain(), SL, NewLoad,
2374                       SN->getBasePtr(), SN->getMemOperand());
2375 }
2376
2377 SDValue AMDGPUTargetLowering::performMulCombine(SDNode *N,
2378                                                 DAGCombinerInfo &DCI) const {
2379   EVT VT = N->getValueType(0);
2380
2381   if (VT.isVector() || VT.getSizeInBits() > 32)
2382     return SDValue();
2383
2384   SelectionDAG &DAG = DCI.DAG;
2385   SDLoc DL(N);
2386
2387   SDValue N0 = N->getOperand(0);
2388   SDValue N1 = N->getOperand(1);
2389   SDValue Mul;
2390
2391   if (Subtarget->hasMulU24() && isU24(N0, DAG) && isU24(N1, DAG)) {
2392     N0 = DAG.getZExtOrTrunc(N0, DL, MVT::i32);
2393     N1 = DAG.getZExtOrTrunc(N1, DL, MVT::i32);
2394     Mul = DAG.getNode(AMDGPUISD::MUL_U24, DL, MVT::i32, N0, N1);
2395   } else if (Subtarget->hasMulI24() && isI24(N0, DAG) && isI24(N1, DAG)) {
2396     N0 = DAG.getSExtOrTrunc(N0, DL, MVT::i32);
2397     N1 = DAG.getSExtOrTrunc(N1, DL, MVT::i32);
2398     Mul = DAG.getNode(AMDGPUISD::MUL_I24, DL, MVT::i32, N0, N1);
2399   } else {
2400     return SDValue();
2401   }
2402
2403   // We need to use sext even for MUL_U24, because MUL_U24 is used
2404   // for signed multiply of 8 and 16-bit types.
2405   return DAG.getSExtOrTrunc(Mul, DL, VT);
2406 }
2407
2408 SDValue AMDGPUTargetLowering::PerformDAGCombine(SDNode *N,
2409                                                 DAGCombinerInfo &DCI) const {
2410   SelectionDAG &DAG = DCI.DAG;
2411   SDLoc DL(N);
2412
2413   switch(N->getOpcode()) {
2414     default: break;
2415     case ISD::MUL:
2416       return performMulCombine(N, DCI);
2417     case AMDGPUISD::MUL_I24:
2418     case AMDGPUISD::MUL_U24: {
2419       SDValue N0 = N->getOperand(0);
2420       SDValue N1 = N->getOperand(1);
2421       simplifyI24(N0, DCI);
2422       simplifyI24(N1, DCI);
2423       return SDValue();
2424     }
2425   case ISD::SELECT: {
2426     SDValue Cond = N->getOperand(0);
2427     if (Cond.getOpcode() == ISD::SETCC && Cond.hasOneUse()) {
2428       EVT VT = N->getValueType(0);
2429       SDValue LHS = Cond.getOperand(0);
2430       SDValue RHS = Cond.getOperand(1);
2431       SDValue CC = Cond.getOperand(2);
2432
2433       SDValue True = N->getOperand(1);
2434       SDValue False = N->getOperand(2);
2435
2436       if (VT == MVT::f32)
2437         return CombineFMinMaxLegacy(DL, VT, LHS, RHS, True, False, CC, DCI);
2438
2439       // TODO: Implement min / max Evergreen instructions.
2440       if (VT == MVT::i32 &&
2441           Subtarget->getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS) {
2442         return CombineIMinMax(DL, VT, LHS, RHS, True, False, CC, DAG);
2443       }
2444     }
2445
2446     break;
2447   }
2448   case AMDGPUISD::BFE_I32:
2449   case AMDGPUISD::BFE_U32: {
2450     assert(!N->getValueType(0).isVector() &&
2451            "Vector handling of BFE not implemented");
2452     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(N->getOperand(2));
2453     if (!Width)
2454       break;
2455
2456     uint32_t WidthVal = Width->getZExtValue() & 0x1f;
2457     if (WidthVal == 0)
2458       return DAG.getConstant(0, DL, MVT::i32);
2459
2460     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
2461     if (!Offset)
2462       break;
2463
2464     SDValue BitsFrom = N->getOperand(0);
2465     uint32_t OffsetVal = Offset->getZExtValue() & 0x1f;
2466
2467     bool Signed = N->getOpcode() == AMDGPUISD::BFE_I32;
2468
2469     if (OffsetVal == 0) {
2470       // This is already sign / zero extended, so try to fold away extra BFEs.
2471       unsigned SignBits =  Signed ? (32 - WidthVal + 1) : (32 - WidthVal);
2472
2473       unsigned OpSignBits = DAG.ComputeNumSignBits(BitsFrom);
2474       if (OpSignBits >= SignBits)
2475         return BitsFrom;
2476
2477       EVT SmallVT = EVT::getIntegerVT(*DAG.getContext(), WidthVal);
2478       if (Signed) {
2479         // This is a sign_extend_inreg. Replace it to take advantage of existing
2480         // DAG Combines. If not eliminated, we will match back to BFE during
2481         // selection.
2482
2483         // TODO: The sext_inreg of extended types ends, although we can could
2484         // handle them in a single BFE.
2485         return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, BitsFrom,
2486                            DAG.getValueType(SmallVT));
2487       }
2488
2489       return DAG.getZeroExtendInReg(BitsFrom, DL, SmallVT);
2490     }
2491
2492     if (ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(BitsFrom)) {
2493       if (Signed) {
2494         return constantFoldBFE<int32_t>(DAG,
2495                                         CVal->getSExtValue(),
2496                                         OffsetVal,
2497                                         WidthVal,
2498                                         DL);
2499       }
2500
2501       return constantFoldBFE<uint32_t>(DAG,
2502                                        CVal->getZExtValue(),
2503                                        OffsetVal,
2504                                        WidthVal,
2505                                        DL);
2506     }
2507
2508     if ((OffsetVal + WidthVal) >= 32) {
2509       SDValue ShiftVal = DAG.getConstant(OffsetVal, DL, MVT::i32);
2510       return DAG.getNode(Signed ? ISD::SRA : ISD::SRL, DL, MVT::i32,
2511                          BitsFrom, ShiftVal);
2512     }
2513
2514     if (BitsFrom.hasOneUse()) {
2515       APInt Demanded = APInt::getBitsSet(32,
2516                                          OffsetVal,
2517                                          OffsetVal + WidthVal);
2518
2519       APInt KnownZero, KnownOne;
2520       TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
2521                                             !DCI.isBeforeLegalizeOps());
2522       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2523       if (TLO.ShrinkDemandedConstant(BitsFrom, Demanded) ||
2524           TLI.SimplifyDemandedBits(BitsFrom, Demanded,
2525                                    KnownZero, KnownOne, TLO)) {
2526         DCI.CommitTargetLoweringOpt(TLO);
2527       }
2528     }
2529
2530     break;
2531   }
2532
2533   case ISD::STORE:
2534     return performStoreCombine(N, DCI);
2535   }
2536   return SDValue();
2537 }
2538
2539 //===----------------------------------------------------------------------===//
2540 // Helper functions
2541 //===----------------------------------------------------------------------===//
2542
2543 void AMDGPUTargetLowering::getOriginalFunctionArgs(
2544                                SelectionDAG &DAG,
2545                                const Function *F,
2546                                const SmallVectorImpl<ISD::InputArg> &Ins,
2547                                SmallVectorImpl<ISD::InputArg> &OrigIns) const {
2548
2549   for (unsigned i = 0, e = Ins.size(); i < e; ++i) {
2550     if (Ins[i].ArgVT == Ins[i].VT) {
2551       OrigIns.push_back(Ins[i]);
2552       continue;
2553     }
2554
2555     EVT VT;
2556     if (Ins[i].ArgVT.isVector() && !Ins[i].VT.isVector()) {
2557       // Vector has been split into scalars.
2558       VT = Ins[i].ArgVT.getVectorElementType();
2559     } else if (Ins[i].VT.isVector() && Ins[i].ArgVT.isVector() &&
2560                Ins[i].ArgVT.getVectorElementType() !=
2561                Ins[i].VT.getVectorElementType()) {
2562       // Vector elements have been promoted
2563       VT = Ins[i].ArgVT;
2564     } else {
2565       // Vector has been spilt into smaller vectors.
2566       VT = Ins[i].VT;
2567     }
2568
2569     ISD::InputArg Arg(Ins[i].Flags, VT, VT, Ins[i].Used,
2570                       Ins[i].OrigArgIndex, Ins[i].PartOffset);
2571     OrigIns.push_back(Arg);
2572   }
2573 }
2574
2575 bool AMDGPUTargetLowering::isHWTrueValue(SDValue Op) const {
2576   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2577     return CFP->isExactlyValue(1.0);
2578   }
2579   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
2580     return C->isAllOnesValue();
2581   }
2582   return false;
2583 }
2584
2585 bool AMDGPUTargetLowering::isHWFalseValue(SDValue Op) const {
2586   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2587     return CFP->getValueAPF().isZero();
2588   }
2589   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
2590     return C->isNullValue();
2591   }
2592   return false;
2593 }
2594
2595 SDValue AMDGPUTargetLowering::CreateLiveInRegister(SelectionDAG &DAG,
2596                                                   const TargetRegisterClass *RC,
2597                                                    unsigned Reg, EVT VT) const {
2598   MachineFunction &MF = DAG.getMachineFunction();
2599   MachineRegisterInfo &MRI = MF.getRegInfo();
2600   unsigned VirtualRegister;
2601   if (!MRI.isLiveIn(Reg)) {
2602     VirtualRegister = MRI.createVirtualRegister(RC);
2603     MRI.addLiveIn(Reg, VirtualRegister);
2604   } else {
2605     VirtualRegister = MRI.getLiveInVirtReg(Reg);
2606   }
2607   return DAG.getRegister(VirtualRegister, VT);
2608 }
2609
2610 #define NODE_NAME_CASE(node) case AMDGPUISD::node: return #node;
2611
2612 const char* AMDGPUTargetLowering::getTargetNodeName(unsigned Opcode) const {
2613   switch ((AMDGPUISD::NodeType)Opcode) {
2614   case AMDGPUISD::FIRST_NUMBER: break;
2615   // AMDIL DAG nodes
2616   NODE_NAME_CASE(CALL);
2617   NODE_NAME_CASE(UMUL);
2618   NODE_NAME_CASE(RET_FLAG);
2619   NODE_NAME_CASE(BRANCH_COND);
2620
2621   // AMDGPU DAG nodes
2622   NODE_NAME_CASE(DWORDADDR)
2623   NODE_NAME_CASE(FRACT)
2624   NODE_NAME_CASE(CLAMP)
2625   NODE_NAME_CASE(COS_HW)
2626   NODE_NAME_CASE(SIN_HW)
2627   NODE_NAME_CASE(FMAX_LEGACY)
2628   NODE_NAME_CASE(SMAX)
2629   NODE_NAME_CASE(UMAX)
2630   NODE_NAME_CASE(FMIN_LEGACY)
2631   NODE_NAME_CASE(SMIN)
2632   NODE_NAME_CASE(UMIN)
2633   NODE_NAME_CASE(FMAX3)
2634   NODE_NAME_CASE(SMAX3)
2635   NODE_NAME_CASE(UMAX3)
2636   NODE_NAME_CASE(FMIN3)
2637   NODE_NAME_CASE(SMIN3)
2638   NODE_NAME_CASE(UMIN3)
2639   NODE_NAME_CASE(URECIP)
2640   NODE_NAME_CASE(DIV_SCALE)
2641   NODE_NAME_CASE(DIV_FMAS)
2642   NODE_NAME_CASE(DIV_FIXUP)
2643   NODE_NAME_CASE(TRIG_PREOP)
2644   NODE_NAME_CASE(RCP)
2645   NODE_NAME_CASE(RSQ)
2646   NODE_NAME_CASE(RSQ_LEGACY)
2647   NODE_NAME_CASE(RSQ_CLAMPED)
2648   NODE_NAME_CASE(LDEXP)
2649   NODE_NAME_CASE(FP_CLASS)
2650   NODE_NAME_CASE(DOT4)
2651   NODE_NAME_CASE(CARRY)
2652   NODE_NAME_CASE(BORROW)
2653   NODE_NAME_CASE(BFE_U32)
2654   NODE_NAME_CASE(BFE_I32)
2655   NODE_NAME_CASE(BFI)
2656   NODE_NAME_CASE(BFM)
2657   NODE_NAME_CASE(BREV)
2658   NODE_NAME_CASE(MUL_U24)
2659   NODE_NAME_CASE(MUL_I24)
2660   NODE_NAME_CASE(MAD_U24)
2661   NODE_NAME_CASE(MAD_I24)
2662   NODE_NAME_CASE(TEXTURE_FETCH)
2663   NODE_NAME_CASE(EXPORT)
2664   NODE_NAME_CASE(CONST_ADDRESS)
2665   NODE_NAME_CASE(REGISTER_LOAD)
2666   NODE_NAME_CASE(REGISTER_STORE)
2667   NODE_NAME_CASE(LOAD_CONSTANT)
2668   NODE_NAME_CASE(LOAD_INPUT)
2669   NODE_NAME_CASE(SAMPLE)
2670   NODE_NAME_CASE(SAMPLEB)
2671   NODE_NAME_CASE(SAMPLED)
2672   NODE_NAME_CASE(SAMPLEL)
2673   NODE_NAME_CASE(CVT_F32_UBYTE0)
2674   NODE_NAME_CASE(CVT_F32_UBYTE1)
2675   NODE_NAME_CASE(CVT_F32_UBYTE2)
2676   NODE_NAME_CASE(CVT_F32_UBYTE3)
2677   NODE_NAME_CASE(BUILD_VERTICAL_VECTOR)
2678   NODE_NAME_CASE(CONST_DATA_PTR)
2679   case AMDGPUISD::FIRST_MEM_OPCODE_NUMBER: break;
2680   NODE_NAME_CASE(SENDMSG)
2681   NODE_NAME_CASE(STORE_MSKOR)
2682   NODE_NAME_CASE(TBUFFER_STORE_FORMAT)
2683   case AMDGPUISD::LAST_AMDGPU_ISD_NUMBER: break;
2684   }
2685   return nullptr;
2686 }
2687
2688 SDValue AMDGPUTargetLowering::getRsqrtEstimate(SDValue Operand,
2689                                                DAGCombinerInfo &DCI,
2690                                                unsigned &RefinementSteps,
2691                                                bool &UseOneConstNR) const {
2692   SelectionDAG &DAG = DCI.DAG;
2693   EVT VT = Operand.getValueType();
2694
2695   if (VT == MVT::f32) {
2696     RefinementSteps = 0;
2697     return DAG.getNode(AMDGPUISD::RSQ, SDLoc(Operand), VT, Operand);
2698   }
2699
2700   // TODO: There is also f64 rsq instruction, but the documentation is less
2701   // clear on its precision.
2702
2703   return SDValue();
2704 }
2705
2706 SDValue AMDGPUTargetLowering::getRecipEstimate(SDValue Operand,
2707                                                DAGCombinerInfo &DCI,
2708                                                unsigned &RefinementSteps) const {
2709   SelectionDAG &DAG = DCI.DAG;
2710   EVT VT = Operand.getValueType();
2711
2712   if (VT == MVT::f32) {
2713     // Reciprocal, < 1 ulp error.
2714     //
2715     // This reciprocal approximation converges to < 0.5 ulp error with one
2716     // newton rhapson performed with two fused multiple adds (FMAs).
2717
2718     RefinementSteps = 0;
2719     return DAG.getNode(AMDGPUISD::RCP, SDLoc(Operand), VT, Operand);
2720   }
2721
2722   // TODO: There is also f64 rcp instruction, but the documentation is less
2723   // clear on its precision.
2724
2725   return SDValue();
2726 }
2727
2728 static void computeKnownBitsForMinMax(const SDValue Op0,
2729                                       const SDValue Op1,
2730                                       APInt &KnownZero,
2731                                       APInt &KnownOne,
2732                                       const SelectionDAG &DAG,
2733                                       unsigned Depth) {
2734   APInt Op0Zero, Op0One;
2735   APInt Op1Zero, Op1One;
2736   DAG.computeKnownBits(Op0, Op0Zero, Op0One, Depth);
2737   DAG.computeKnownBits(Op1, Op1Zero, Op1One, Depth);
2738
2739   KnownZero = Op0Zero & Op1Zero;
2740   KnownOne = Op0One & Op1One;
2741 }
2742
2743 void AMDGPUTargetLowering::computeKnownBitsForTargetNode(
2744   const SDValue Op,
2745   APInt &KnownZero,
2746   APInt &KnownOne,
2747   const SelectionDAG &DAG,
2748   unsigned Depth) const {
2749
2750   KnownZero = KnownOne = APInt(KnownOne.getBitWidth(), 0); // Don't know anything.
2751
2752   APInt KnownZero2;
2753   APInt KnownOne2;
2754   unsigned Opc = Op.getOpcode();
2755
2756   switch (Opc) {
2757   default:
2758     break;
2759   case ISD::INTRINSIC_WO_CHAIN: {
2760     // FIXME: The intrinsic should just use the node.
2761     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
2762     case AMDGPUIntrinsic::AMDGPU_imax:
2763     case AMDGPUIntrinsic::AMDGPU_umax:
2764     case AMDGPUIntrinsic::AMDGPU_imin:
2765     case AMDGPUIntrinsic::AMDGPU_umin:
2766       computeKnownBitsForMinMax(Op.getOperand(1), Op.getOperand(2),
2767                                 KnownZero, KnownOne, DAG, Depth);
2768       break;
2769     default:
2770       break;
2771     }
2772
2773     break;
2774   }
2775   case AMDGPUISD::SMAX:
2776   case AMDGPUISD::UMAX:
2777   case AMDGPUISD::SMIN:
2778   case AMDGPUISD::UMIN:
2779     computeKnownBitsForMinMax(Op.getOperand(0), Op.getOperand(1),
2780                               KnownZero, KnownOne, DAG, Depth);
2781     break;
2782
2783   case AMDGPUISD::CARRY:
2784   case AMDGPUISD::BORROW: {
2785     KnownZero = APInt::getHighBitsSet(32, 31);
2786     break;
2787   }
2788
2789   case AMDGPUISD::BFE_I32:
2790   case AMDGPUISD::BFE_U32: {
2791     ConstantSDNode *CWidth = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2792     if (!CWidth)
2793       return;
2794
2795     unsigned BitWidth = 32;
2796     uint32_t Width = CWidth->getZExtValue() & 0x1f;
2797
2798     if (Opc == AMDGPUISD::BFE_U32)
2799       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - Width);
2800
2801     break;
2802   }
2803   }
2804 }
2805
2806 unsigned AMDGPUTargetLowering::ComputeNumSignBitsForTargetNode(
2807   SDValue Op,
2808   const SelectionDAG &DAG,
2809   unsigned Depth) const {
2810   switch (Op.getOpcode()) {
2811   case AMDGPUISD::BFE_I32: {
2812     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2813     if (!Width)
2814       return 1;
2815
2816     unsigned SignBits = 32 - Width->getZExtValue() + 1;
2817     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(Op.getOperand(1));
2818     if (!Offset || !Offset->isNullValue())
2819       return SignBits;
2820
2821     // TODO: Could probably figure something out with non-0 offsets.
2822     unsigned Op0SignBits = DAG.ComputeNumSignBits(Op.getOperand(0), Depth + 1);
2823     return std::max(SignBits, Op0SignBits);
2824   }
2825
2826   case AMDGPUISD::BFE_U32: {
2827     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2828     return Width ? 32 - (Width->getZExtValue() & 0x1f) : 1;
2829   }
2830
2831   case AMDGPUISD::CARRY:
2832   case AMDGPUISD::BORROW:
2833     return 31;
2834
2835   default:
2836     return 1;
2837   }
2838 }