lib/Target/PowerPC/PPCInstrInfo.td

   1 //===- PPCInstrInfo.td - The PowerPC Instruction Set -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPCShiftOp : SDTypeProfile<1, 2, [   // PPCshl, PPCsra, PPCsrl
  24   SDTCisVT<0, i32>, SDTCisVT<1, i32>, SDTCisVT<2, i32>
  25 ]>;
  26 def SDT_PPCCallSeq : SDTypeProfile<0, 1, [ SDTCisVT<0, i32> ]>;
  27
  28 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  29   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  30 ]>;
  31
  32 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  33   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  34 ]>;
  35
  36 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  37   SDTCisVT<0, i32>, SDTCisVT<2, OtherVT>
  38 ]>;
  39
  40 def SDT_PPClbrx : SDTypeProfile<1, 3, [
  41   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>, SDTCisVT<3, OtherVT>
  42 ]>;
  43 def SDT_PPCstbrx : SDTypeProfile<0, 4, [
  44   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>, SDTCisVT<3, OtherVT>
  45 ]>;
  46
  47 //===----------------------------------------------------------------------===//
  48 // PowerPC specific DAG Nodes.
  49 //
  50
  51 def PPCfcfid  : SDNode<"PPCISD::FCFID" , SDTFPUnaryOp, []>;
  52 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  53 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  54 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx, [SDNPHasChain]>;
  55
  56 // This sequence is used for long double->int conversions.  It changes the
  57 // bits in the FPSCR which is not modelled.
  58 def PPCmffs   : SDNode<"PPCISD::MFFS", SDTypeProfile<1, 0, [SDTCisVT<0, f64>]>,
  59                         [SDNPOutFlag]>;
  60 def PPCmtfsb0 : SDNode<"PPCISD::MTFSB0", SDTypeProfile<0, 1, [SDTCisInt<0>]>,
  61                        [SDNPInFlag, SDNPOutFlag]>;
  62 def PPCmtfsb1 : SDNode<"PPCISD::MTFSB1", SDTypeProfile<0, 1, [SDTCisInt<0>]>,
  63                        [SDNPInFlag, SDNPOutFlag]>;
  64 def PPCfaddrtz: SDNode<"PPCISD::FADDRTZ", SDTFPBinOp,
  65                        [SDNPInFlag, SDNPOutFlag]>;
  66 def PPCmtfsf  : SDNode<"PPCISD::MTFSF", SDTypeProfile<1, 3,
  67                        [SDTCisVT<0, f64>, SDTCisInt<1>, SDTCisVT<2, f64>,
  68                         SDTCisVT<3, f64>]>,
  69                        [SDNPInFlag]>;
  70
  71 def PPCfsel   : SDNode<"PPCISD::FSEL",
  72    // Type constraint for fsel.
  73    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  74                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  75
  76 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  77 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  78 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
  79 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
  80
  81 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
  82
  83 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
  84 // amounts.  These nodes are generated by the multi-precision shift code.
  85 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDT_PPCShiftOp>;
  86 def PPCsra        : SDNode<"PPCISD::SRA"       , SDT_PPCShiftOp>;
  87 def PPCshl        : SDNode<"PPCISD::SHL"       , SDT_PPCShiftOp>;
  88
  89 def PPCextsw_32   : SDNode<"PPCISD::EXTSW_32"  , SDTIntUnaryOp>;
  90 def PPCstd_32     : SDNode<"PPCISD::STD_32"    , SDTStore, [SDNPHasChain]>;
  91
  92 // These are target-independent nodes, but have target-specific formats.
  93 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeq,
  94                            [SDNPHasChain, SDNPOutFlag]>;
  95 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeq,
  96                            [SDNPHasChain, SDNPOutFlag]>;
  97
  98 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
  99 def PPCcall_Macho : SDNode<"PPCISD::CALL_Macho", SDT_PPCCall,
 100                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 101 def PPCcall_ELF   : SDNode<"PPCISD::CALL_ELF", SDT_PPCCall,
 102                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 103 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
 104                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 105 def PPCbctrl_Macho  : SDNode<"PPCISD::BCTRL_Macho", SDTRet,
 106                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 107
 108 def PPCbctrl_ELF  : SDNode<"PPCISD::BCTRL_ELF", SDTRet,
 109                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 110
 111 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTRet,
 112                            [SDNPHasChain, SDNPOptInFlag]>;
 113
 114 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
 115 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutFlag]>;
 116
 117 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
 118                            [SDNPHasChain, SDNPOptInFlag]>;
 119
 120 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx, [SDNPHasChain]>;
 121 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx, [SDNPHasChain]>;
 122
 123 // Instructions to support dynamic alloca.
 124 def SDTDynOp  : SDTypeProfile<1, 2, []>;
 125 def PPCdynalloc   : SDNode<"PPCISD::DYNALLOC", SDTDynOp, [SDNPHasChain]>;
 126
 127 //===----------------------------------------------------------------------===//
 128 // PowerPC specific transformation functions and pattern fragments.
 129 //
 130
 131 def SHL32 : SDNodeXForm<imm, [{
 132   // Transformation function: 31 - imm
 133   return getI32Imm(31 - N->getValue());
 134 }]>;
 135
 136 def SRL32 : SDNodeXForm<imm, [{
 137   // Transformation function: 32 - imm
 138   return N->getValue() ? getI32Imm(32 - N->getValue()) : getI32Imm(0);
 139 }]>;
 140
 141 def LO16 : SDNodeXForm<imm, [{
 142   // Transformation function: get the low 16 bits.
 143   return getI32Imm((unsigned short)N->getValue());
 144 }]>;
 145
 146 def HI16 : SDNodeXForm<imm, [{
 147   // Transformation function: shift the immediate value down into the low bits.
 148   return getI32Imm((unsigned)N->getValue() >> 16);
 149 }]>;
 150
 151 def HA16 : SDNodeXForm<imm, [{
 152   // Transformation function: shift the immediate value down into the low bits.
 153   signed int Val = N->getValue();
 154   return getI32Imm((Val - (signed short)Val) >> 16);
 155 }]>;
 156 def MB : SDNodeXForm<imm, [{
 157   // Transformation function: get the start bit of a mask
 158   unsigned mb, me;
 159   (void)isRunOfOnes((unsigned)N->getValue(), mb, me);
 160   return getI32Imm(mb);
 161 }]>;
 162
 163 def ME : SDNodeXForm<imm, [{
 164   // Transformation function: get the end bit of a mask
 165   unsigned mb, me;
 166   (void)isRunOfOnes((unsigned)N->getValue(), mb, me);
 167   return getI32Imm(me);
 168 }]>;
 169 def maskimm32 : PatLeaf<(imm), [{
 170   // maskImm predicate - True if immediate is a run of ones.
 171   unsigned mb, me;
 172   if (N->getValueType(0) == MVT::i32)
 173     return isRunOfOnes((unsigned)N->getValue(), mb, me);
 174   else
 175     return false;
 176 }]>;
 177
 178 def immSExt16  : PatLeaf<(imm), [{
 179   // immSExt16 predicate - True if the immediate fits in a 16-bit sign extended
 180   // field.  Used by instructions like 'addi'.
 181   if (N->getValueType(0) == MVT::i32)
 182     return (int32_t)N->getValue() == (short)N->getValue();
 183   else
 184     return (int64_t)N->getValue() == (short)N->getValue();
 185 }]>;
 186 def immZExt16  : PatLeaf<(imm), [{
 187   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 188   // field.  Used by instructions like 'ori'.
 189   return (uint64_t)N->getValue() == (unsigned short)N->getValue();
 190 }], LO16>;
 191
 192 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 193 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 194 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 195 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 196 // clear).
 197 def imm16ShiftedZExt : PatLeaf<(imm), [{
 198   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 199   // immediate are set.  Used by instructions like 'xoris'.
 200   return (N->getValue() & ~uint64_t(0xFFFF0000)) == 0;
 201 }], HI16>;
 202
 203 def imm16ShiftedSExt : PatLeaf<(imm), [{
 204   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 205   // immediate are set.  Used by instructions like 'addis'.  Identical to
 206   // imm16ShiftedZExt in 32-bit mode.
 207   if (N->getValue() & 0xFFFF) return false;
 208   if (N->getValueType(0) == MVT::i32)
 209     return true;
 210   // For 64-bit, make sure it is sext right.
 211   return N->getValue() == (uint64_t)(int)N->getValue();
 212 }], HI16>;
 213
 214
 215 //===----------------------------------------------------------------------===//
 216 // PowerPC Flag Definitions.
 217
 218 class isPPC64 { bit PPC64 = 1; }
 219 class isDOT   {
 220   list<Register> Defs = [CR0];
 221   bit RC  = 1;
 222 }
 223
 224 class RegConstraint<string C> {
 225   string Constraints = C;
 226 }
 227 class NoEncode<string E> {
 228   string DisableEncoding = E;
 229 }
 230
 231
 232 //===----------------------------------------------------------------------===//
 233 // PowerPC Operand Definitions.
 234
 235 def s5imm   : Operand<i32> {
 236   let PrintMethod = "printS5ImmOperand";
 237 }
 238 def u5imm   : Operand<i32> {
 239   let PrintMethod = "printU5ImmOperand";
 240 }
 241 def u6imm   : Operand<i32> {
 242   let PrintMethod = "printU6ImmOperand";
 243 }
 244 def s16imm  : Operand<i32> {
 245   let PrintMethod = "printS16ImmOperand";
 246 }
 247 def u16imm  : Operand<i32> {
 248   let PrintMethod = "printU16ImmOperand";
 249 }
 250 def s16immX4  : Operand<i32> {   // Multiply imm by 4 before printing.
 251   let PrintMethod = "printS16X4ImmOperand";
 252 }
 253 def target : Operand<OtherVT> {
 254   let PrintMethod = "printBranchOperand";
 255 }
 256 def calltarget : Operand<iPTR> {
 257   let PrintMethod = "printCallOperand";
 258 }
 259 def aaddr : Operand<iPTR> {
 260   let PrintMethod = "printAbsAddrOperand";
 261 }
 262 def piclabel: Operand<iPTR> {
 263   let PrintMethod = "printPICLabel";
 264 }
 265 def symbolHi: Operand<i32> {
 266   let PrintMethod = "printSymbolHi";
 267 }
 268 def symbolLo: Operand<i32> {
 269   let PrintMethod = "printSymbolLo";
 270 }
 271 def crbitm: Operand<i8> {
 272   let PrintMethod = "printcrbitm";
 273 }
 274 // Address operands
 275 def memri : Operand<iPTR> {
 276   let PrintMethod = "printMemRegImm";
 277   let MIOperandInfo = (ops i32imm:$imm, ptr_rc:$reg);
 278 }
 279 def memrr : Operand<iPTR> {
 280   let PrintMethod = "printMemRegReg";
 281   let MIOperandInfo = (ops ptr_rc, ptr_rc);
 282 }
 283 def memrix : Operand<iPTR> {   // memri where the imm is shifted 2 bits.
 284   let PrintMethod = "printMemRegImmShifted";
 285   let MIOperandInfo = (ops i32imm:$imm, ptr_rc:$reg);
 286 }
 287
 288 // PowerPC Predicate operand.  20 = (0<<5)|20 = always, CR0 is a dummy reg
 289 // that doesn't matter.
 290 def pred : PredicateOperand<OtherVT, (ops imm, CRRC),
 291                                      (ops (i32 20), CR0)> {
 292   let PrintMethod = "printPredicateOperand";
 293 }
 294
 295 // Define PowerPC specific addressing mode.
 296 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 297 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 298 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 299 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmShift", [], []>; // "std"
 300
 301 /// This is just the offset part of iaddr, used for preinc.
 302 def iaddroff : ComplexPattern<iPTR, 1, "SelectAddrImmOffs", [], []>;
 303
 304 //===----------------------------------------------------------------------===//
 305 // PowerPC Instruction Predicate Definitions.
 306 def FPContractions : Predicate<"!NoExcessFPPrecision">;
 307
 308
 309 //===----------------------------------------------------------------------===//
 310 // PowerPC Instruction Definitions.
 311
 312 // Pseudo-instructions:
 313
 314 let hasCtrlDep = 1 in {
 315 let Defs = [R1], Uses = [R1] in {
 316 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm:$amt),
 317                               "${:comment} ADJCALLSTACKDOWN",
 318                               [(callseq_start imm:$amt)]>;
 319 def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm:$amt),
 320                               "${:comment} ADJCALLSTACKUP",
 321                               [(callseq_end imm:$amt)]>;
 322 }
 323
 324 def UPDATE_VRSAVE    : Pseudo<(outs GPRC:$rD), (ins GPRC:$rS),
 325                               "UPDATE_VRSAVE $rD, $rS", []>;
 326 }
 327
 328 let Defs = [R1], Uses = [R1] in
 329 def DYNALLOC : Pseudo<(outs GPRC:$result), (ins GPRC:$negsize, memri:$fpsi),
 330                        "${:comment} DYNALLOC $result, $negsize, $fpsi",
 331                        [(set GPRC:$result,
 332                              (PPCdynalloc GPRC:$negsize, iaddr:$fpsi))]>;
 333
 334 def IMPLICIT_DEF_GPRC: Pseudo<(outs GPRC:$rD), (ins),
 335                               "${:comment}IMPLICIT_DEF_GPRC $rD",
 336                               [(set GPRC:$rD, (undef))]>;
 337 def IMPLICIT_DEF_F8  : Pseudo<(outs F8RC:$rD), (ins),
 338                               "${:comment} IMPLICIT_DEF_F8 $rD",
 339                               [(set F8RC:$rD, (undef))]>;
 340 def IMPLICIT_DEF_F4  : Pseudo<(outs F4RC:$rD), (ins),
 341                               "${:comment} IMPLICIT_DEF_F4 $rD",
 342                               [(set F4RC:$rD, (undef))]>;
 343
 344 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded by the
 345 // scheduler into a branch sequence.
 346 let usesCustomDAGSchedInserter = 1,    // Expanded by the scheduler.
 347     PPC970_Single = 1 in {
 348   def SELECT_CC_I4 : Pseudo<(outs GPRC:$dst), (ins CRRC:$cond, GPRC:$T, GPRC:$F,
 349                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 350                               []>;
 351   def SELECT_CC_I8 : Pseudo<(outs G8RC:$dst), (ins CRRC:$cond, G8RC:$T, G8RC:$F,
 352                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 353                               []>;
 354   def SELECT_CC_F4  : Pseudo<(outs F4RC:$dst), (ins CRRC:$cond, F4RC:$T, F4RC:$F,
 355                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 356                               []>;
 357   def SELECT_CC_F8  : Pseudo<(outs F8RC:$dst), (ins CRRC:$cond, F8RC:$T, F8RC:$F,
 358                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 359                               []>;
 360   def SELECT_CC_VRRC: Pseudo<(outs VRRC:$dst), (ins CRRC:$cond, VRRC:$T, VRRC:$F,
 361                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 362                               []>;
 363 }
 364
 365 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7 in {
 366   let isReturn = 1 in
 367     def BLR : XLForm_2_br<19, 16, 0, (outs), (ins pred:$p),
 368                           "b${p:cc}lr ${p:reg}", BrB,
 369                           [(retflag)]>;
 370   def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>;
 371 }
 372
 373
 374
 375 let Defs = [LR] in
 376   def MovePCtoLR : Pseudo<(outs), (ins piclabel:$label), "bl $label", []>,
 377                    PPC970_Unit_BRU;
 378
 379 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
 380   let isBarrier = 1 in {
 381   def B   : IForm<18, 0, 0, (outs), (ins target:$dst),
 382                   "b $dst", BrB,
 383                   [(br bb:$dst)]>;
 384   }
 385
 386   // BCC represents an arbitrary conditional branch on a predicate.
 387   // FIXME: should be able to write a pattern for PPCcondbranch, but can't use
 388   // a two-value operand where a dag node expects two operands. :(
 389   def BCC : BForm<16, 0, 0, (outs), (ins pred:$cond, target:$dst),
 390                   "b${cond:cc} ${cond:reg}, $dst"
 391                   /*[(PPCcondbranch CRRC:$crS, imm:$opc, bb:$dst)]*/>;
 392 }
 393
 394 // Macho ABI Calls.
 395 let isCall = 1, PPC970_Unit = 7,
 396   // All calls clobber the non-callee saved registers...
 397   Defs = [R0,R2,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,
 398           F0,F1,F2,F3,F4,F5,F6,F7,F8,F9,F10,F11,F12,F13,
 399           V0,V1,V2,V3,V4,V5,V6,V7,V8,V9,V10,V11,V12,V13,V14,V15,V16,V17,V18,V19,
 400           LR,CTR,
 401           CR0,CR1,CR5,CR6,CR7] in {
 402   // Convenient aliases for call instructions
 403   def BL_Macho  : IForm<18, 0, 1,
 404                         (outs), (ins calltarget:$func, variable_ops),
 405                         "bl $func", BrB, []>;  // See Pat patterns below.
 406   def BLA_Macho : IForm<18, 1, 1,
 407                         (outs), (ins aaddr:$func, variable_ops),
 408                         "bla $func", BrB, [(PPCcall_Macho (i32 imm:$func))]>;
 409   def BCTRL_Macho : XLForm_2_ext<19, 528, 20, 0, 1,
 410                                  (outs), (ins variable_ops),
 411                                  "bctrl", BrB,
 412                                  [(PPCbctrl_Macho)]>;
 413 }
 414
 415 // ELF ABI Calls.
 416 let isCall = 1, PPC970_Unit = 7,
 417   // All calls clobber the non-callee saved registers...
 418   Defs = [R0,R2,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,
 419           F0,F1,F2,F3,F4,F5,F6,F7,F8,
 420           V0,V1,V2,V3,V4,V5,V6,V7,V8,V9,V10,V11,V12,V13,V14,V15,V16,V17,V18,V19,
 421           LR,CTR,
 422           CR0,CR1,CR5,CR6,CR7] in {
 423   // Convenient aliases for call instructions
 424   def BL_ELF  : IForm<18, 0, 1,
 425                       (outs), (ins calltarget:$func, variable_ops),
 426                       "bl $func", BrB, []>;  // See Pat patterns below.
 427   def BLA_ELF : IForm<18, 1, 1,
 428                       (outs), (ins aaddr:$func, variable_ops),
 429                       "bla $func", BrB,
 430                       [(PPCcall_ELF (i32 imm:$func))]>;
 431   def BCTRL_ELF : XLForm_2_ext<19, 528, 20, 0, 1,
 432                                (outs), (ins variable_ops),
 433                                "bctrl", BrB,
 434                                [(PPCbctrl_ELF)]>;
 435 }
 436
 437 // DCB* instructions.
 438 def DCBA   : DCB_Form<758, 0, (outs), (ins memrr:$dst),
 439                       "dcba $dst", LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
 440                       PPC970_DGroup_Single;
 441 def DCBF   : DCB_Form<86, 0, (outs), (ins memrr:$dst),
 442                       "dcbf $dst", LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
 443                       PPC970_DGroup_Single;
 444 def DCBI   : DCB_Form<470, 0, (outs), (ins memrr:$dst),
 445                       "dcbi $dst", LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
 446                       PPC970_DGroup_Single;
 447 def DCBST  : DCB_Form<54, 0, (outs), (ins memrr:$dst),
 448                       "dcbst $dst", LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
 449                       PPC970_DGroup_Single;
 450 def DCBT   : DCB_Form<278, 0, (outs), (ins memrr:$dst),
 451                       "dcbt $dst", LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
 452                       PPC970_DGroup_Single;
 453 def DCBTST : DCB_Form<246, 0, (outs), (ins memrr:$dst),
 454                       "dcbtst $dst", LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
 455                       PPC970_DGroup_Single;
 456 def DCBZ   : DCB_Form<1014, 0, (outs), (ins memrr:$dst),
 457                       "dcbz $dst", LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
 458                       PPC970_DGroup_Single;
 459 def DCBZL  : DCB_Form<1014, 1, (outs), (ins memrr:$dst),
 460                       "dcbzl $dst", LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
 461                       PPC970_DGroup_Single;
 462
 463 //===----------------------------------------------------------------------===//
 464 // PPC32 Load Instructions.
 465 //
 466
 467 // Unindexed (r+i) Loads.
 468 let isLoad = 1, PPC970_Unit = 2 in {
 469 def LBZ : DForm_1<34, (outs GPRC:$rD), (ins memri:$src),
 470                   "lbz $rD, $src", LdStGeneral,
 471                   [(set GPRC:$rD, (zextloadi8 iaddr:$src))]>;
 472 def LHA : DForm_1<42, (outs GPRC:$rD), (ins memri:$src),
 473                   "lha $rD, $src", LdStLHA,
 474                   [(set GPRC:$rD, (sextloadi16 iaddr:$src))]>,
 475                   PPC970_DGroup_Cracked;
 476 def LHZ : DForm_1<40, (outs GPRC:$rD), (ins memri:$src),
 477                   "lhz $rD, $src", LdStGeneral,
 478                   [(set GPRC:$rD, (zextloadi16 iaddr:$src))]>;
 479 def LWZ : DForm_1<32, (outs GPRC:$rD), (ins memri:$src),
 480                   "lwz $rD, $src", LdStGeneral,
 481                   [(set GPRC:$rD, (load iaddr:$src))]>;
 482
 483 def LFS : DForm_1<48, (outs F4RC:$rD), (ins memri:$src),
 484                   "lfs $rD, $src", LdStLFDU,
 485                   [(set F4RC:$rD, (load iaddr:$src))]>;
 486 def LFD : DForm_1<50, (outs F8RC:$rD), (ins memri:$src),
 487                   "lfd $rD, $src", LdStLFD,
 488                   [(set F8RC:$rD, (load iaddr:$src))]>;
 489
 490
 491 // Unindexed (r+i) Loads with Update (preinc).
 492 def LBZU : DForm_1<35, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 493                    "lbzu $rD, $addr", LdStGeneral,
 494                    []>, RegConstraint<"$addr.reg = $ea_result">,
 495                    NoEncode<"$ea_result">;
 496
 497 def LHAU : DForm_1<43, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 498                    "lhau $rD, $addr", LdStGeneral,
 499                    []>, RegConstraint<"$addr.reg = $ea_result">,
 500                    NoEncode<"$ea_result">;
 501
 502 def LHZU : DForm_1<41, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 503                    "lhzu $rD, $addr", LdStGeneral,
 504                    []>, RegConstraint<"$addr.reg = $ea_result">,
 505                    NoEncode<"$ea_result">;
 506
 507 def LWZU : DForm_1<33, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 508                    "lwzu $rD, $addr", LdStGeneral,
 509                    []>, RegConstraint<"$addr.reg = $ea_result">,
 510                    NoEncode<"$ea_result">;
 511
 512 def LFSU : DForm_1<49, (outs F4RC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 513                   "lfs $rD, $addr", LdStLFDU,
 514                   []>, RegConstraint<"$addr.reg = $ea_result">,
 515                    NoEncode<"$ea_result">;
 516
 517 def LFDU : DForm_1<51, (outs F8RC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 518                   "lfd $rD, $addr", LdStLFD,
 519                   []>, RegConstraint<"$addr.reg = $ea_result">,
 520                    NoEncode<"$ea_result">;
 521 }
 522
 523 // Indexed (r+r) Loads.
 524 //
 525 let isLoad = 1, PPC970_Unit = 2 in {
 526 def LBZX : XForm_1<31,  87, (outs GPRC:$rD), (ins memrr:$src),
 527                    "lbzx $rD, $src", LdStGeneral,
 528                    [(set GPRC:$rD, (zextloadi8 xaddr:$src))]>;
 529 def LHAX : XForm_1<31, 343, (outs GPRC:$rD), (ins memrr:$src),
 530                    "lhax $rD, $src", LdStLHA,
 531                    [(set GPRC:$rD, (sextloadi16 xaddr:$src))]>,
 532                    PPC970_DGroup_Cracked;
 533 def LHZX : XForm_1<31, 279, (outs GPRC:$rD), (ins memrr:$src),
 534                    "lhzx $rD, $src", LdStGeneral,
 535                    [(set GPRC:$rD, (zextloadi16 xaddr:$src))]>;
 536 def LWZX : XForm_1<31,  23, (outs GPRC:$rD), (ins memrr:$src),
 537                    "lwzx $rD, $src", LdStGeneral,
 538                    [(set GPRC:$rD, (load xaddr:$src))]>;
 539
 540
 541 def LHBRX : XForm_1<31, 790, (outs GPRC:$rD), (ins memrr:$src),
 542                    "lhbrx $rD, $src", LdStGeneral,
 543                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, srcvalue:$sv, i16))]>;
 544 def LWBRX : XForm_1<31,  534, (outs GPRC:$rD), (ins memrr:$src),
 545                    "lwbrx $rD, $src", LdStGeneral,
 546                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, srcvalue:$sv, i32))]>;
 547
 548 def LFSX   : XForm_25<31, 535, (outs F4RC:$frD), (ins memrr:$src),
 549                       "lfsx $frD, $src", LdStLFDU,
 550                       [(set F4RC:$frD, (load xaddr:$src))]>;
 551 def LFDX   : XForm_25<31, 599, (outs F8RC:$frD), (ins memrr:$src),
 552                       "lfdx $frD, $src", LdStLFDU,
 553                       [(set F8RC:$frD, (load xaddr:$src))]>;
 554 }
 555
 556 //===----------------------------------------------------------------------===//
 557 // PPC32 Store Instructions.
 558 //
 559
 560 // Unindexed (r+i) Stores.
 561 let isStore = 1, PPC970_Unit = 2 in {
 562 def STB  : DForm_1<38, (outs), (ins GPRC:$rS, memri:$src),
 563                    "stb $rS, $src", LdStGeneral,
 564                    [(truncstorei8 GPRC:$rS, iaddr:$src)]>;
 565 def STH  : DForm_1<44, (outs), (ins GPRC:$rS, memri:$src),
 566                    "sth $rS, $src", LdStGeneral,
 567                    [(truncstorei16 GPRC:$rS, iaddr:$src)]>;
 568 def STW  : DForm_1<36, (outs), (ins GPRC:$rS, memri:$src),
 569                    "stw $rS, $src", LdStGeneral,
 570                    [(store GPRC:$rS, iaddr:$src)]>;
 571 def STFS : DForm_1<52, (outs), (ins F4RC:$rS, memri:$dst),
 572                    "stfs $rS, $dst", LdStUX,
 573                    [(store F4RC:$rS, iaddr:$dst)]>;
 574 def STFD : DForm_1<54, (outs), (ins F8RC:$rS, memri:$dst),
 575                    "stfd $rS, $dst", LdStUX,
 576                    [(store F8RC:$rS, iaddr:$dst)]>;
 577 }
 578
 579 // Unindexed (r+i) Stores with Update (preinc).
 580 let isStore = 1, PPC970_Unit = 2 in {
 581 def STBU  : DForm_1<39, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 582                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 583                     "stbu $rS, $ptroff($ptrreg)", LdStGeneral,
 584                     [(set ptr_rc:$ea_res,
 585                           (pre_truncsti8 GPRC:$rS, ptr_rc:$ptrreg,
 586                                          iaddroff:$ptroff))]>,
 587                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 588 def STHU  : DForm_1<45, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 589                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 590                     "sthu $rS, $ptroff($ptrreg)", LdStGeneral,
 591                     [(set ptr_rc:$ea_res,
 592                         (pre_truncsti16 GPRC:$rS, ptr_rc:$ptrreg,
 593                                         iaddroff:$ptroff))]>,
 594                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 595 def STWU  : DForm_1<37, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 596                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 597                     "stwu $rS, $ptroff($ptrreg)", LdStGeneral,
 598                     [(set ptr_rc:$ea_res, (pre_store GPRC:$rS, ptr_rc:$ptrreg,
 599                                                      iaddroff:$ptroff))]>,
 600                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 601 def STFSU : DForm_1<37, (outs ptr_rc:$ea_res), (ins F4RC:$rS,
 602                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 603                     "stfsu $rS, $ptroff($ptrreg)", LdStGeneral,
 604                     [(set ptr_rc:$ea_res, (pre_store F4RC:$rS,  ptr_rc:$ptrreg,
 605                                           iaddroff:$ptroff))]>,
 606                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 607 def STFDU : DForm_1<37, (outs ptr_rc:$ea_res), (ins F8RC:$rS,
 608                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 609                     "stfdu $rS, $ptroff($ptrreg)", LdStGeneral,
 610                     [(set ptr_rc:$ea_res, (pre_store F8RC:$rS, ptr_rc:$ptrreg,
 611                                           iaddroff:$ptroff))]>,
 612                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 613 }
 614
 615
 616 // Indexed (r+r) Stores.
 617 //
 618 let isStore = 1, PPC970_Unit = 2 in {
 619 def STBX  : XForm_8<31, 215, (outs), (ins GPRC:$rS, memrr:$dst),
 620                    "stbx $rS, $dst", LdStGeneral,
 621                    [(truncstorei8 GPRC:$rS, xaddr:$dst)]>,
 622                    PPC970_DGroup_Cracked;
 623 def STHX  : XForm_8<31, 407, (outs), (ins GPRC:$rS, memrr:$dst),
 624                    "sthx $rS, $dst", LdStGeneral,
 625                    [(truncstorei16 GPRC:$rS, xaddr:$dst)]>,
 626                    PPC970_DGroup_Cracked;
 627 def STWX  : XForm_8<31, 151, (outs), (ins GPRC:$rS, memrr:$dst),
 628                    "stwx $rS, $dst", LdStGeneral,
 629                    [(store GPRC:$rS, xaddr:$dst)]>,
 630                    PPC970_DGroup_Cracked;
 631 def STWUX : XForm_8<31, 183, (outs), (ins GPRC:$rS, GPRC:$rA, GPRC:$rB),
 632                    "stwux $rS, $rA, $rB", LdStGeneral,
 633                    []>;
 634 def STHBRX: XForm_8<31, 918, (outs), (ins GPRC:$rS, memrr:$dst),
 635                    "sthbrx $rS, $dst", LdStGeneral,
 636                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, srcvalue:$dummy, i16)]>,
 637                    PPC970_DGroup_Cracked;
 638 def STWBRX: XForm_8<31, 662, (outs), (ins GPRC:$rS, memrr:$dst),
 639                    "stwbrx $rS, $dst", LdStGeneral,
 640                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, srcvalue:$dummy, i32)]>,
 641                    PPC970_DGroup_Cracked;
 642
 643 def STFIWX: XForm_28<31, 983, (outs), (ins F8RC:$frS, memrr:$dst),
 644                      "stfiwx $frS, $dst", LdStUX,
 645                      [(PPCstfiwx F8RC:$frS, xoaddr:$dst)]>;
 646 def STFSX : XForm_28<31, 663, (outs), (ins F4RC:$frS, memrr:$dst),
 647                      "stfsx $frS, $dst", LdStUX,
 648                      [(store F4RC:$frS, xaddr:$dst)]>;
 649 def STFDX : XForm_28<31, 727, (outs), (ins F8RC:$frS, memrr:$dst),
 650                      "stfdx $frS, $dst", LdStUX,
 651                      [(store F8RC:$frS, xaddr:$dst)]>;
 652 }
 653
 654
 655 //===----------------------------------------------------------------------===//
 656 // PPC32 Arithmetic Instructions.
 657 //
 658
 659 let PPC970_Unit = 1 in {  // FXU Operations.
 660 def ADDI   : DForm_2<14, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 661                      "addi $rD, $rA, $imm", IntGeneral,
 662                      [(set GPRC:$rD, (add GPRC:$rA, immSExt16:$imm))]>;
 663 def ADDIC  : DForm_2<12, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 664                      "addic $rD, $rA, $imm", IntGeneral,
 665                      [(set GPRC:$rD, (addc GPRC:$rA, immSExt16:$imm))]>,
 666                      PPC970_DGroup_Cracked;
 667 def ADDICo : DForm_2<13, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 668                      "addic. $rD, $rA, $imm", IntGeneral,
 669                      []>;
 670 def ADDIS  : DForm_2<15, (outs GPRC:$rD), (ins GPRC:$rA, symbolHi:$imm),
 671                      "addis $rD, $rA, $imm", IntGeneral,
 672                      [(set GPRC:$rD, (add GPRC:$rA, imm16ShiftedSExt:$imm))]>;
 673 def LA     : DForm_2<14, (outs GPRC:$rD), (ins GPRC:$rA, symbolLo:$sym),
 674                      "la $rD, $sym($rA)", IntGeneral,
 675                      [(set GPRC:$rD, (add GPRC:$rA,
 676                                           (PPClo tglobaladdr:$sym, 0)))]>;
 677 def MULLI  : DForm_2< 7, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 678                      "mulli $rD, $rA, $imm", IntMulLI,
 679                      [(set GPRC:$rD, (mul GPRC:$rA, immSExt16:$imm))]>;
 680 def SUBFIC : DForm_2< 8, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 681                      "subfic $rD, $rA, $imm", IntGeneral,
 682                      [(set GPRC:$rD, (subc immSExt16:$imm, GPRC:$rA))]>;
 683 def LI  : DForm_2_r0<14, (outs GPRC:$rD), (ins symbolLo:$imm),
 684                      "li $rD, $imm", IntGeneral,
 685                      [(set GPRC:$rD, immSExt16:$imm)]>;
 686 def LIS : DForm_2_r0<15, (outs GPRC:$rD), (ins symbolHi:$imm),
 687                      "lis $rD, $imm", IntGeneral,
 688                      [(set GPRC:$rD, imm16ShiftedSExt:$imm)]>;
 689 }
 690
 691 let PPC970_Unit = 1 in {  // FXU Operations.
 692 def ANDIo : DForm_4<28, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 693                     "andi. $dst, $src1, $src2", IntGeneral,
 694                     [(set GPRC:$dst, (and GPRC:$src1, immZExt16:$src2))]>,
 695                     isDOT;
 696 def ANDISo : DForm_4<29, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 697                     "andis. $dst, $src1, $src2", IntGeneral,
 698                     [(set GPRC:$dst, (and GPRC:$src1,imm16ShiftedZExt:$src2))]>,
 699                     isDOT;
 700 def ORI   : DForm_4<24, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 701                     "ori $dst, $src1, $src2", IntGeneral,
 702                     [(set GPRC:$dst, (or GPRC:$src1, immZExt16:$src2))]>;
 703 def ORIS  : DForm_4<25, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 704                     "oris $dst, $src1, $src2", IntGeneral,
 705                     [(set GPRC:$dst, (or GPRC:$src1, imm16ShiftedZExt:$src2))]>;
 706 def XORI  : DForm_4<26, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 707                     "xori $dst, $src1, $src2", IntGeneral,
 708                     [(set GPRC:$dst, (xor GPRC:$src1, immZExt16:$src2))]>;
 709 def XORIS : DForm_4<27, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 710                     "xoris $dst, $src1, $src2", IntGeneral,
 711                     [(set GPRC:$dst, (xor GPRC:$src1,imm16ShiftedZExt:$src2))]>;
 712 def NOP   : DForm_4_zero<24, (outs), (ins), "nop", IntGeneral,
 713                          []>;
 714 def CMPWI : DForm_5_ext<11, (outs CRRC:$crD), (ins GPRC:$rA, s16imm:$imm),
 715                         "cmpwi $crD, $rA, $imm", IntCompare>;
 716 def CMPLWI : DForm_6_ext<10, (outs CRRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 717                          "cmplwi $dst, $src1, $src2", IntCompare>;
 718 }
 719
 720
 721 let PPC970_Unit = 1 in {  // FXU Operations.
 722 def NAND : XForm_6<31, 476, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 723                    "nand $rA, $rS, $rB", IntGeneral,
 724                    [(set GPRC:$rA, (not (and GPRC:$rS, GPRC:$rB)))]>;
 725 def AND  : XForm_6<31,  28, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 726                    "and $rA, $rS, $rB", IntGeneral,
 727                    [(set GPRC:$rA, (and GPRC:$rS, GPRC:$rB))]>;
 728 def ANDC : XForm_6<31,  60, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 729                    "andc $rA, $rS, $rB", IntGeneral,
 730                    [(set GPRC:$rA, (and GPRC:$rS, (not GPRC:$rB)))]>;
 731 def OR   : XForm_6<31, 444, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 732                    "or $rA, $rS, $rB", IntGeneral,
 733                    [(set GPRC:$rA, (or GPRC:$rS, GPRC:$rB))]>;
 734 def NOR  : XForm_6<31, 124, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 735                    "nor $rA, $rS, $rB", IntGeneral,
 736                    [(set GPRC:$rA, (not (or GPRC:$rS, GPRC:$rB)))]>;
 737 def ORC  : XForm_6<31, 412, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 738                    "orc $rA, $rS, $rB", IntGeneral,
 739                    [(set GPRC:$rA, (or GPRC:$rS, (not GPRC:$rB)))]>;
 740 def EQV  : XForm_6<31, 284, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 741                    "eqv $rA, $rS, $rB", IntGeneral,
 742                    [(set GPRC:$rA, (not (xor GPRC:$rS, GPRC:$rB)))]>;
 743 def XOR  : XForm_6<31, 316, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 744                    "xor $rA, $rS, $rB", IntGeneral,
 745                    [(set GPRC:$rA, (xor GPRC:$rS, GPRC:$rB))]>;
 746 def SLW  : XForm_6<31,  24, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 747                    "slw $rA, $rS, $rB", IntGeneral,
 748                    [(set GPRC:$rA, (PPCshl GPRC:$rS, GPRC:$rB))]>;
 749 def SRW  : XForm_6<31, 536, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 750                    "srw $rA, $rS, $rB", IntGeneral,
 751                    [(set GPRC:$rA, (PPCsrl GPRC:$rS, GPRC:$rB))]>;
 752 def SRAW : XForm_6<31, 792, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 753                    "sraw $rA, $rS, $rB", IntShift,
 754                    [(set GPRC:$rA, (PPCsra GPRC:$rS, GPRC:$rB))]>;
 755 }
 756
 757 let PPC970_Unit = 1 in {  // FXU Operations.
 758 def SRAWI : XForm_10<31, 824, (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH),
 759                      "srawi $rA, $rS, $SH", IntShift,
 760                      [(set GPRC:$rA, (sra GPRC:$rS, (i32 imm:$SH)))]>;
 761 def CNTLZW : XForm_11<31,  26, (outs GPRC:$rA), (ins GPRC:$rS),
 762                       "cntlzw $rA, $rS", IntGeneral,
 763                       [(set GPRC:$rA, (ctlz GPRC:$rS))]>;
 764 def EXTSB  : XForm_11<31, 954, (outs GPRC:$rA), (ins GPRC:$rS),
 765                       "extsb $rA, $rS", IntGeneral,
 766                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i8))]>;
 767 def EXTSH  : XForm_11<31, 922, (outs GPRC:$rA), (ins GPRC:$rS),
 768                       "extsh $rA, $rS", IntGeneral,
 769                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i16))]>;
 770
 771 def CMPW   : XForm_16_ext<31, 0, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
 772                           "cmpw $crD, $rA, $rB", IntCompare>;
 773 def CMPLW  : XForm_16_ext<31, 32, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
 774                           "cmplw $crD, $rA, $rB", IntCompare>;
 775 }
 776 let PPC970_Unit = 3 in {  // FPU Operations.
 777 //def FCMPO  : XForm_17<63, 32, (outs CRRC:$crD), (ins FPRC:$fA, FPRC:$fB),
 778 //                      "fcmpo $crD, $fA, $fB", FPCompare>;
 779 def FCMPUS : XForm_17<63, 0, (outs CRRC:$crD), (ins F4RC:$fA, F4RC:$fB),
 780                       "fcmpu $crD, $fA, $fB", FPCompare>;
 781 def FCMPUD : XForm_17<63, 0, (outs CRRC:$crD), (ins F8RC:$fA, F8RC:$fB),
 782                       "fcmpu $crD, $fA, $fB", FPCompare>;
 783
 784 def FCTIWZ : XForm_26<63, 15, (outs F8RC:$frD), (ins F8RC:$frB),
 785                       "fctiwz $frD, $frB", FPGeneral,
 786                       [(set F8RC:$frD, (PPCfctiwz F8RC:$frB))]>;
 787 def FRSP   : XForm_26<63, 12, (outs F4RC:$frD), (ins F8RC:$frB),
 788                       "frsp $frD, $frB", FPGeneral,
 789                       [(set F4RC:$frD, (fround F8RC:$frB))]>;
 790 def FSQRT  : XForm_26<63, 22, (outs F8RC:$frD), (ins F8RC:$frB),
 791                       "fsqrt $frD, $frB", FPSqrt,
 792                       [(set F8RC:$frD, (fsqrt F8RC:$frB))]>;
 793 def FSQRTS : XForm_26<59, 22, (outs F4RC:$frD), (ins F4RC:$frB),
 794                       "fsqrts $frD, $frB", FPSqrt,
 795                       [(set F4RC:$frD, (fsqrt F4RC:$frB))]>;
 796 }
 797
 798 /// FMR is split into 3 versions, one for 4/8 byte FP, and one for extending.
 799 ///
 800 /// Note that these are defined as pseudo-ops on the PPC970 because they are
 801 /// often coalesced away and we don't want the dispatch group builder to think
 802 /// that they will fill slots (which could cause the load of a LSU reject to
 803 /// sneak into a d-group with a store).
 804 def FMRS   : XForm_26<63, 72, (outs F4RC:$frD), (ins F4RC:$frB),
 805                       "fmr $frD, $frB", FPGeneral,
 806                       []>,  // (set F4RC:$frD, F4RC:$frB)
 807                       PPC970_Unit_Pseudo;
 808 def FMRD   : XForm_26<63, 72, (outs F8RC:$frD), (ins F8RC:$frB),
 809                       "fmr $frD, $frB", FPGeneral,
 810                       []>,  // (set F8RC:$frD, F8RC:$frB)
 811                       PPC970_Unit_Pseudo;
 812 def FMRSD  : XForm_26<63, 72, (outs F8RC:$frD), (ins F4RC:$frB),
 813                       "fmr $frD, $frB", FPGeneral,
 814                       [(set F8RC:$frD, (fextend F4RC:$frB))]>,
 815                       PPC970_Unit_Pseudo;
 816
 817 let PPC970_Unit = 3 in {  // FPU Operations.
 818 // These are artificially split into two different forms, for 4/8 byte FP.
 819 def FABSS  : XForm_26<63, 264, (outs F4RC:$frD), (ins F4RC:$frB),
 820                       "fabs $frD, $frB", FPGeneral,
 821                       [(set F4RC:$frD, (fabs F4RC:$frB))]>;
 822 def FABSD  : XForm_26<63, 264, (outs F8RC:$frD), (ins F8RC:$frB),
 823                       "fabs $frD, $frB", FPGeneral,
 824                       [(set F8RC:$frD, (fabs F8RC:$frB))]>;
 825 def FNABSS : XForm_26<63, 136, (outs F4RC:$frD), (ins F4RC:$frB),
 826                       "fnabs $frD, $frB", FPGeneral,
 827                       [(set F4RC:$frD, (fneg (fabs F4RC:$frB)))]>;
 828 def FNABSD : XForm_26<63, 136, (outs F8RC:$frD), (ins F8RC:$frB),
 829                       "fnabs $frD, $frB", FPGeneral,
 830                       [(set F8RC:$frD, (fneg (fabs F8RC:$frB)))]>;
 831 def FNEGS  : XForm_26<63, 40, (outs F4RC:$frD), (ins F4RC:$frB),
 832                       "fneg $frD, $frB", FPGeneral,
 833                       [(set F4RC:$frD, (fneg F4RC:$frB))]>;
 834 def FNEGD  : XForm_26<63, 40, (outs F8RC:$frD), (ins F8RC:$frB),
 835                       "fneg $frD, $frB", FPGeneral,
 836                       [(set F8RC:$frD, (fneg F8RC:$frB))]>;
 837 }
 838
 839
 840 // XL-Form instructions.  condition register logical ops.
 841 //
 842 def MCRF   : XLForm_3<19, 0, (outs CRRC:$BF), (ins CRRC:$BFA),
 843                       "mcrf $BF, $BFA", BrMCR>,
 844              PPC970_DGroup_First, PPC970_Unit_CRU;
 845
 846 def CREQV  : XLForm_1<19, 289, (outs CRRC:$CRD), (ins CRRC:$CRA, CRRC:$CRB),
 847                       "creqv $CRD, $CRA, $CRB", BrCR,
 848                       []>;
 849
 850 def SETCR  : XLForm_1_ext<19, 289, (outs CRRC:$dst), (ins),
 851               "creqv $dst, $dst, $dst", BrCR,
 852               []>;
 853
 854 // XFX-Form instructions.  Instructions that deal with SPRs.
 855 //
 856 def MFCTR : XFXForm_1_ext<31, 339, 9, (outs GPRC:$rT), (ins),
 857                           "mfctr $rT", SprMFSPR>,
 858             PPC970_DGroup_First, PPC970_Unit_FXU;
 859 let Pattern = [(PPCmtctr GPRC:$rS)] in {
 860 def MTCTR : XFXForm_7_ext<31, 467, 9, (outs), (ins GPRC:$rS),
 861                           "mtctr $rS", SprMTSPR>,
 862             PPC970_DGroup_First, PPC970_Unit_FXU;
 863 }
 864
 865 def MTLR  : XFXForm_7_ext<31, 467, 8, (outs), (ins GPRC:$rS),
 866                           "mtlr $rS", SprMTSPR>,
 867             PPC970_DGroup_First, PPC970_Unit_FXU;
 868 def MFLR  : XFXForm_1_ext<31, 339, 8, (outs GPRC:$rT), (ins),
 869                           "mflr $rT", SprMFSPR>,
 870             PPC970_DGroup_First, PPC970_Unit_FXU;
 871
 872 // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed like
 873 // a GPR on the PPC970.  As such, copies in and out have the same performance
 874 // characteristics as an OR instruction.
 875 def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (outs), (ins GPRC:$rS),
 876                              "mtspr 256, $rS", IntGeneral>,
 877                PPC970_DGroup_Single, PPC970_Unit_FXU;
 878 def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (outs GPRC:$rT), (ins),
 879                              "mfspr $rT, 256", IntGeneral>,
 880                PPC970_DGroup_First, PPC970_Unit_FXU;
 881
 882 def MTCRF : XFXForm_5<31, 144, (outs), (ins crbitm:$FXM, GPRC:$rS),
 883                       "mtcrf $FXM, $rS", BrMCRX>,
 884             PPC970_MicroCode, PPC970_Unit_CRU;
 885 def MFCR  : XFXForm_3<31, 19, (outs GPRC:$rT), (ins), "mfcr $rT", SprMFCR>,
 886             PPC970_MicroCode, PPC970_Unit_CRU;
 887 def MFOCRF: XFXForm_5a<31, 19, (outs GPRC:$rT), (ins crbitm:$FXM),
 888                        "mfcr $rT, $FXM", SprMFCR>,
 889             PPC970_DGroup_First, PPC970_Unit_CRU;
 890
 891 // Instructions to manipulate FPSCR.  Only long double handling uses these.
 892 // FPSCR is not modelled; we use the SDNode Flag to keep things in order.
 893
 894 def MFFS   : XForm_42<63, 583, (outs F8RC:$rT), (ins),
 895                        "mffs $rT", IntMFFS,
 896                        [(set F8RC:$rT, (PPCmffs))]>,
 897              PPC970_DGroup_Single, PPC970_Unit_FPU;
 898 def MTFSB0 : XForm_43<63, 70, (outs), (ins u5imm:$FM),
 899                        "mtfsb0 $FM", IntMTFSB0,
 900                       [(PPCmtfsb0 (i32 imm:$FM))]>,
 901              PPC970_DGroup_Single, PPC970_Unit_FPU;
 902 def MTFSB1 : XForm_43<63, 38, (outs), (ins u5imm:$FM),
 903                        "mtfsb1 $FM", IntMTFSB0,
 904                       [(PPCmtfsb1 (i32 imm:$FM))]>,
 905              PPC970_DGroup_Single, PPC970_Unit_FPU;
 906 def FADDrtz: AForm_2<63, 21,
 907                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
 908                     "fadd $FRT, $FRA, $FRB", FPGeneral,
 909                     [(set F8RC:$FRT, (PPCfaddrtz F8RC:$FRA, F8RC:$FRB))]>,
 910              PPC970_DGroup_Single, PPC970_Unit_FPU;
 911 // MTFSF does not actually produce an FP result.  We pretend it copies
 912 // input reg B to the output.  If we didn't do this it would look like the
 913 // instruction had no outputs (because we aren't modelling the FPSCR) and
 914 // it would be deleted.
 915 def MTFSF  : XFLForm<63, 711, (outs F8RC:$FRA),
 916                               (ins i32imm:$FM, F8RC:$rT, F8RC:$FRB),
 917                        "mtfsf $FM, $rT", "$FRB = $FRA", IntMTFSB0,
 918                        [(set F8RC:$FRA, (PPCmtfsf (i32 imm:$FM),
 919                                                    F8RC:$rT, F8RC:$FRB))]>,
 920              PPC970_DGroup_Single, PPC970_Unit_FPU;
 921
 922 let PPC970_Unit = 1 in {  // FXU Operations.
 923
 924 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
 925 //
 926 def ADD4  : XOForm_1<31, 266, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 927                      "add $rT, $rA, $rB", IntGeneral,
 928                      [(set GPRC:$rT, (add GPRC:$rA, GPRC:$rB))]>;
 929 def ADDC  : XOForm_1<31, 10, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 930                      "addc $rT, $rA, $rB", IntGeneral,
 931                      [(set GPRC:$rT, (addc GPRC:$rA, GPRC:$rB))]>,
 932                      PPC970_DGroup_Cracked;
 933 def ADDE  : XOForm_1<31, 138, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 934                      "adde $rT, $rA, $rB", IntGeneral,
 935                      [(set GPRC:$rT, (adde GPRC:$rA, GPRC:$rB))]>;
 936 def DIVW  : XOForm_1<31, 491, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 937                      "divw $rT, $rA, $rB", IntDivW,
 938                      [(set GPRC:$rT, (sdiv GPRC:$rA, GPRC:$rB))]>,
 939                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
 940 def DIVWU : XOForm_1<31, 459, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 941                      "divwu $rT, $rA, $rB", IntDivW,
 942                      [(set GPRC:$rT, (udiv GPRC:$rA, GPRC:$rB))]>,
 943                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
 944 def MULHW : XOForm_1<31, 75, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 945                      "mulhw $rT, $rA, $rB", IntMulHW,
 946                      [(set GPRC:$rT, (mulhs GPRC:$rA, GPRC:$rB))]>;
 947 def MULHWU : XOForm_1<31, 11, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 948                      "mulhwu $rT, $rA, $rB", IntMulHWU,
 949                      [(set GPRC:$rT, (mulhu GPRC:$rA, GPRC:$rB))]>;
 950 def MULLW : XOForm_1<31, 235, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 951                      "mullw $rT, $rA, $rB", IntMulHW,
 952                      [(set GPRC:$rT, (mul GPRC:$rA, GPRC:$rB))]>;
 953 def SUBF  : XOForm_1<31, 40, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 954                      "subf $rT, $rA, $rB", IntGeneral,
 955                      [(set GPRC:$rT, (sub GPRC:$rB, GPRC:$rA))]>;
 956 def SUBFC : XOForm_1<31, 8, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 957                      "subfc $rT, $rA, $rB", IntGeneral,
 958                      [(set GPRC:$rT, (subc GPRC:$rB, GPRC:$rA))]>,
 959                      PPC970_DGroup_Cracked;
 960 def SUBFE : XOForm_1<31, 136, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 961                      "subfe $rT, $rA, $rB", IntGeneral,
 962                      [(set GPRC:$rT, (sube GPRC:$rB, GPRC:$rA))]>;
 963 def ADDME  : XOForm_3<31, 234, 0, (outs GPRC:$rT), (ins GPRC:$rA),
 964                       "addme $rT, $rA", IntGeneral,
 965                       [(set GPRC:$rT, (adde GPRC:$rA, immAllOnes))]>;
 966 def ADDZE  : XOForm_3<31, 202, 0, (outs GPRC:$rT), (ins GPRC:$rA),
 967                       "addze $rT, $rA", IntGeneral,
 968                       [(set GPRC:$rT, (adde GPRC:$rA, 0))]>;
 969 def NEG    : XOForm_3<31, 104, 0, (outs GPRC:$rT), (ins GPRC:$rA),
 970                       "neg $rT, $rA", IntGeneral,
 971                       [(set GPRC:$rT, (ineg GPRC:$rA))]>;
 972 def SUBFME : XOForm_3<31, 232, 0, (outs GPRC:$rT), (ins GPRC:$rA),
 973                       "subfme $rT, $rA", IntGeneral,
 974                       [(set GPRC:$rT, (sube immAllOnes, GPRC:$rA))]>;
 975 def SUBFZE : XOForm_3<31, 200, 0, (outs GPRC:$rT), (ins GPRC:$rA),
 976                       "subfze $rT, $rA", IntGeneral,
 977                       [(set GPRC:$rT, (sube 0, GPRC:$rA))]>;
 978 }
 979
 980 // A-Form instructions.  Most of the instructions executed in the FPU are of
 981 // this type.
 982 //
 983 let PPC970_Unit = 3 in {  // FPU Operations.
 984 def FMADD : AForm_1<63, 29,
 985                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 986                     "fmadd $FRT, $FRA, $FRC, $FRB", FPFused,
 987                     [(set F8RC:$FRT, (fadd (fmul F8RC:$FRA, F8RC:$FRC),
 988                                            F8RC:$FRB))]>,
 989                     Requires<[FPContractions]>;
 990 def FMADDS : AForm_1<59, 29,
 991                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 992                     "fmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
 993                     [(set F4RC:$FRT, (fadd (fmul F4RC:$FRA, F4RC:$FRC),
 994                                            F4RC:$FRB))]>,
 995                     Requires<[FPContractions]>;
 996 def FMSUB : AForm_1<63, 28,
 997                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 998                     "fmsub $FRT, $FRA, $FRC, $FRB", FPFused,
 999                     [(set F8RC:$FRT, (fsub (fmul F8RC:$FRA, F8RC:$FRC),
1000                                            F8RC:$FRB))]>,
1001                     Requires<[FPContractions]>;
1002 def FMSUBS : AForm_1<59, 28,
1003                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1004                     "fmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1005                     [(set F4RC:$FRT, (fsub (fmul F4RC:$FRA, F4RC:$FRC),
1006                                            F4RC:$FRB))]>,
1007                     Requires<[FPContractions]>;
1008 def FNMADD : AForm_1<63, 31,
1009                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1010                     "fnmadd $FRT, $FRA, $FRC, $FRB", FPFused,
1011                     [(set F8RC:$FRT, (fneg (fadd (fmul F8RC:$FRA, F8RC:$FRC),
1012                                                  F8RC:$FRB)))]>,
1013                     Requires<[FPContractions]>;
1014 def FNMADDS : AForm_1<59, 31,
1015                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1016                     "fnmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1017                     [(set F4RC:$FRT, (fneg (fadd (fmul F4RC:$FRA, F4RC:$FRC),
1018                                                  F4RC:$FRB)))]>,
1019                     Requires<[FPContractions]>;
1020 def FNMSUB : AForm_1<63, 30,
1021                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1022                     "fnmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1023                     [(set F8RC:$FRT, (fneg (fsub (fmul F8RC:$FRA, F8RC:$FRC),
1024                                                  F8RC:$FRB)))]>,
1025                     Requires<[FPContractions]>;
1026 def FNMSUBS : AForm_1<59, 30,
1027                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1028                     "fnmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1029                     [(set F4RC:$FRT, (fneg (fsub (fmul F4RC:$FRA, F4RC:$FRC),
1030                                                  F4RC:$FRB)))]>,
1031                     Requires<[FPContractions]>;
1032 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
1033 // having 4 of these, force the comparison to always be an 8-byte double (code
1034 // should use an FMRSD if the input comparison value really wants to be a float)
1035 // and 4/8 byte forms for the result and operand type..
1036 def FSELD : AForm_1<63, 23,
1037                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1038                     "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1039                     [(set F8RC:$FRT, (PPCfsel F8RC:$FRA,F8RC:$FRC,F8RC:$FRB))]>;
1040 def FSELS : AForm_1<63, 23,
1041                      (outs F4RC:$FRT), (ins F8RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1042                      "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1043                     [(set F4RC:$FRT, (PPCfsel F8RC:$FRA,F4RC:$FRC,F4RC:$FRB))]>;
1044 def FADD  : AForm_2<63, 21,
1045                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1046                     "fadd $FRT, $FRA, $FRB", FPGeneral,
1047                     [(set F8RC:$FRT, (fadd F8RC:$FRA, F8RC:$FRB))]>;
1048 def FADDS : AForm_2<59, 21,
1049                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1050                     "fadds $FRT, $FRA, $FRB", FPGeneral,
1051                     [(set F4RC:$FRT, (fadd F4RC:$FRA, F4RC:$FRB))]>;
1052 def FDIV  : AForm_2<63, 18,
1053                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1054                     "fdiv $FRT, $FRA, $FRB", FPDivD,
1055                     [(set F8RC:$FRT, (fdiv F8RC:$FRA, F8RC:$FRB))]>;
1056 def FDIVS : AForm_2<59, 18,
1057                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1058                     "fdivs $FRT, $FRA, $FRB", FPDivS,
1059                     [(set F4RC:$FRT, (fdiv F4RC:$FRA, F4RC:$FRB))]>;
1060 def FMUL  : AForm_3<63, 25,
1061                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1062                     "fmul $FRT, $FRA, $FRB", FPFused,
1063                     [(set F8RC:$FRT, (fmul F8RC:$FRA, F8RC:$FRB))]>;
1064 def FMULS : AForm_3<59, 25,
1065                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1066                     "fmuls $FRT, $FRA, $FRB", FPGeneral,
1067                     [(set F4RC:$FRT, (fmul F4RC:$FRA, F4RC:$FRB))]>;
1068 def FSUB  : AForm_2<63, 20,
1069                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1070                     "fsub $FRT, $FRA, $FRB", FPGeneral,
1071                     [(set F8RC:$FRT, (fsub F8RC:$FRA, F8RC:$FRB))]>;
1072 def FSUBS : AForm_2<59, 20,
1073                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1074                     "fsubs $FRT, $FRA, $FRB", FPGeneral,
1075                     [(set F4RC:$FRT, (fsub F4RC:$FRA, F4RC:$FRB))]>;
1076 }
1077
1078 let PPC970_Unit = 1 in {  // FXU Operations.
1079 // M-Form instructions.  rotate and mask instructions.
1080 //
1081 let isCommutable = 1 in {
1082 // RLWIMI can be commuted if the rotate amount is zero.
1083 def RLWIMI : MForm_2<20,
1084                      (outs GPRC:$rA), (ins GPRC:$rSi, GPRC:$rS, u5imm:$SH, u5imm:$MB,
1085                       u5imm:$ME), "rlwimi $rA, $rS, $SH, $MB, $ME", IntRotate,
1086                       []>, PPC970_DGroup_Cracked, RegConstraint<"$rSi = $rA">,
1087                       NoEncode<"$rSi">;
1088 }
1089 def RLWINM : MForm_2<21,
1090                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1091                      "rlwinm $rA, $rS, $SH, $MB, $ME", IntGeneral,
1092                      []>;
1093 def RLWINMo : MForm_2<21,
1094                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1095                      "rlwinm. $rA, $rS, $SH, $MB, $ME", IntGeneral,
1096                      []>, isDOT, PPC970_DGroup_Cracked;
1097 def RLWNM  : MForm_2<23,
1098                      (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB, u5imm:$MB, u5imm:$ME),
1099                      "rlwnm $rA, $rS, $rB, $MB, $ME", IntGeneral,
1100                      []>;
1101 }
1102
1103
1104 //===----------------------------------------------------------------------===//
1105 // DWARF Pseudo Instructions
1106 //
1107
1108 def DWARF_LOC        : Pseudo<(outs), (ins i32imm:$line, i32imm:$col, i32imm:$file),
1109                               "${:comment} .loc $file, $line, $col",
1110                       [(dwarf_loc (i32 imm:$line), (i32 imm:$col),
1111                                   (i32 imm:$file))]>;
1112
1113 //===----------------------------------------------------------------------===//
1114 // PowerPC Instruction Patterns
1115 //
1116
1117 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
1118 def : Pat<(i32 imm:$imm),
1119           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
1120
1121 // Implement the 'not' operation with the NOR instruction.
1122 def NOT : Pat<(not GPRC:$in),
1123               (NOR GPRC:$in, GPRC:$in)>;
1124
1125 // ADD an arbitrary immediate.
1126 def : Pat<(add GPRC:$in, imm:$imm),
1127           (ADDIS (ADDI GPRC:$in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
1128 // OR an arbitrary immediate.
1129 def : Pat<(or GPRC:$in, imm:$imm),
1130           (ORIS (ORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1131 // XOR an arbitrary immediate.
1132 def : Pat<(xor GPRC:$in, imm:$imm),
1133           (XORIS (XORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1134 // SUBFIC
1135 def : Pat<(sub  immSExt16:$imm, GPRC:$in),
1136           (SUBFIC GPRC:$in, imm:$imm)>;
1137
1138 // SHL/SRL
1139 def : Pat<(shl GPRC:$in, (i32 imm:$imm)),
1140           (RLWINM GPRC:$in, imm:$imm, 0, (SHL32 imm:$imm))>;
1141 def : Pat<(srl GPRC:$in, (i32 imm:$imm)),
1142           (RLWINM GPRC:$in, (SRL32 imm:$imm), imm:$imm, 31)>;
1143
1144 // ROTL
1145 def : Pat<(rotl GPRC:$in, GPRC:$sh),
1146           (RLWNM GPRC:$in, GPRC:$sh, 0, 31)>;
1147 def : Pat<(rotl GPRC:$in, (i32 imm:$imm)),
1148           (RLWINM GPRC:$in, imm:$imm, 0, 31)>;
1149
1150 // RLWNM
1151 def : Pat<(and (rotl GPRC:$in, GPRC:$sh), maskimm32:$imm),
1152           (RLWNM GPRC:$in, GPRC:$sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
1153
1154 // Calls
1155 def : Pat<(PPCcall_Macho (i32 tglobaladdr:$dst)),
1156           (BL_Macho tglobaladdr:$dst)>;
1157 def : Pat<(PPCcall_Macho (i32 texternalsym:$dst)),
1158           (BL_Macho texternalsym:$dst)>;
1159 def : Pat<(PPCcall_ELF (i32 tglobaladdr:$dst)),
1160           (BL_ELF tglobaladdr:$dst)>;
1161 def : Pat<(PPCcall_ELF (i32 texternalsym:$dst)),
1162           (BL_ELF texternalsym:$dst)>;
1163
1164 // Hi and Lo for Darwin Global Addresses.
1165 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
1166 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
1167 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
1168 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
1169 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
1170 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
1171 def : Pat<(add GPRC:$in, (PPChi tglobaladdr:$g, 0)),
1172           (ADDIS GPRC:$in, tglobaladdr:$g)>;
1173 def : Pat<(add GPRC:$in, (PPChi tconstpool:$g, 0)),
1174           (ADDIS GPRC:$in, tconstpool:$g)>;
1175 def : Pat<(add GPRC:$in, (PPChi tjumptable:$g, 0)),
1176           (ADDIS GPRC:$in, tjumptable:$g)>;
1177
1178 // Fused negative multiply subtract, alternate pattern
1179 def : Pat<(fsub F8RC:$B, (fmul F8RC:$A, F8RC:$C)),
1180           (FNMSUB F8RC:$A, F8RC:$C, F8RC:$B)>,
1181           Requires<[FPContractions]>;
1182 def : Pat<(fsub F4RC:$B, (fmul F4RC:$A, F4RC:$C)),
1183           (FNMSUBS F4RC:$A, F4RC:$C, F4RC:$B)>,
1184           Requires<[FPContractions]>;
1185
1186 // Standard shifts.  These are represented separately from the real shifts above
1187 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
1188 // amounts.
1189 def : Pat<(sra GPRC:$rS, GPRC:$rB),
1190           (SRAW GPRC:$rS, GPRC:$rB)>;
1191 def : Pat<(srl GPRC:$rS, GPRC:$rB),
1192           (SRW GPRC:$rS, GPRC:$rB)>;
1193 def : Pat<(shl GPRC:$rS, GPRC:$rB),
1194           (SLW GPRC:$rS, GPRC:$rB)>;
1195
1196 def : Pat<(zextloadi1 iaddr:$src),
1197           (LBZ iaddr:$src)>;
1198 def : Pat<(zextloadi1 xaddr:$src),
1199           (LBZX xaddr:$src)>;
1200 def : Pat<(extloadi1 iaddr:$src),
1201           (LBZ iaddr:$src)>;
1202 def : Pat<(extloadi1 xaddr:$src),
1203           (LBZX xaddr:$src)>;
1204 def : Pat<(extloadi8 iaddr:$src),
1205           (LBZ iaddr:$src)>;
1206 def : Pat<(extloadi8 xaddr:$src),
1207           (LBZX xaddr:$src)>;
1208 def : Pat<(extloadi16 iaddr:$src),
1209           (LHZ iaddr:$src)>;
1210 def : Pat<(extloadi16 xaddr:$src),
1211           (LHZX xaddr:$src)>;
1212 def : Pat<(extloadf32 iaddr:$src),
1213           (FMRSD (LFS iaddr:$src))>;
1214 def : Pat<(extloadf32 xaddr:$src),
1215           (FMRSD (LFSX xaddr:$src))>;
1216
1217 include "PPCInstrAltivec.td"
1218 include "PPCInstr64Bit.td"