lib/Target/PowerPC/PPCInstrInfo.td

   1 //===-- PPCInstrInfo.td - The PowerPC Instruction Set ------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPClfiwx : SDTypeProfile<1, 1, [ // lfiw[az]x
  24   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  25 ]>;
  26
  27 def SDT_PPCCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  28 def SDT_PPCCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  29                                          SDTCisVT<1, i32> ]>;
  30 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  31   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  32 ]>;
  33
  34 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  35   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  36 ]>;
  37
  38 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  39   SDTCisVT<0, i32>, SDTCisVT<2, OtherVT>
  40 ]>;
  41
  42 def SDT_PPClbrx : SDTypeProfile<1, 2, [
  43   SDTCisInt<0>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  44 ]>;
  45 def SDT_PPCstbrx : SDTypeProfile<0, 3, [
  46   SDTCisInt<0>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  47 ]>;
  48
  49 def SDT_PPClarx : SDTypeProfile<1, 1, [
  50   SDTCisInt<0>, SDTCisPtrTy<1>
  51 ]>;
  52 def SDT_PPCstcx : SDTypeProfile<0, 2, [
  53   SDTCisInt<0>, SDTCisPtrTy<1>
  54 ]>;
  55
  56 def SDT_PPCTC_ret : SDTypeProfile<0, 2, [
  57   SDTCisPtrTy<0>, SDTCisVT<1, i32>
  58 ]>;
  59
  60
  61 //===----------------------------------------------------------------------===//
  62 // PowerPC specific DAG Nodes.
  63 //
  64
  65 def PPCfre    : SDNode<"PPCISD::FRE",     SDTFPUnaryOp, []>;
  66 def PPCfrsqrte: SDNode<"PPCISD::FRSQRTE", SDTFPUnaryOp, []>;
  67
  68 def PPCfcfid  : SDNode<"PPCISD::FCFID",   SDTFPUnaryOp, []>;
  69 def PPCfcfidu : SDNode<"PPCISD::FCFIDU",  SDTFPUnaryOp, []>;
  70 def PPCfcfids : SDNode<"PPCISD::FCFIDS",  SDTFPRoundOp, []>;
  71 def PPCfcfidus: SDNode<"PPCISD::FCFIDUS", SDTFPRoundOp, []>;
  72 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  73 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  74 def PPCfctiduz: SDNode<"PPCISD::FCTIDUZ",SDTFPUnaryOp, []>;
  75 def PPCfctiwuz: SDNode<"PPCISD::FCTIWUZ",SDTFPUnaryOp, []>;
  76 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx,
  77                        [SDNPHasChain, SDNPMayStore]>;
  78 def PPClfiwax : SDNode<"PPCISD::LFIWAX", SDT_PPClfiwx,
  79                        [SDNPHasChain, SDNPMayLoad]>;
  80 def PPClfiwzx : SDNode<"PPCISD::LFIWZX", SDT_PPClfiwx,
  81                        [SDNPHasChain, SDNPMayLoad]>;
  82
  83 // Extract FPSCR (not modeled at the DAG level).
  84 def PPCmffs   : SDNode<"PPCISD::MFFS",
  85                        SDTypeProfile<1, 0, [SDTCisVT<0, f64>]>, []>;
  86
  87 // Perform FADD in round-to-zero mode.
  88 def PPCfaddrtz: SDNode<"PPCISD::FADDRTZ", SDTFPBinOp, []>;
  89
  90
  91 def PPCfsel   : SDNode<"PPCISD::FSEL",
  92    // Type constraint for fsel.
  93    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  94                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  95
  96 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  97 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  98 def PPCtoc_entry: SDNode<"PPCISD::TOC_ENTRY", SDTIntBinOp, [SDNPMayLoad]>;
  99 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
 100 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
 101
 102 def PPCaddisGotTprelHA : SDNode<"PPCISD::ADDIS_GOT_TPREL_HA", SDTIntBinOp>;
 103 def PPCldGotTprelL : SDNode<"PPCISD::LD_GOT_TPREL_L", SDTIntBinOp,
 104                             [SDNPMayLoad]>;
 105 def PPCaddTls     : SDNode<"PPCISD::ADD_TLS", SDTIntBinOp, []>;
 106 def PPCaddisTlsgdHA : SDNode<"PPCISD::ADDIS_TLSGD_HA", SDTIntBinOp>;
 107 def PPCaddiTlsgdL   : SDNode<"PPCISD::ADDI_TLSGD_L", SDTIntBinOp>;
 108 def PPCgetTlsAddr   : SDNode<"PPCISD::GET_TLS_ADDR", SDTIntBinOp>;
 109 def PPCaddisTlsldHA : SDNode<"PPCISD::ADDIS_TLSLD_HA", SDTIntBinOp>;
 110 def PPCaddiTlsldL   : SDNode<"PPCISD::ADDI_TLSLD_L", SDTIntBinOp>;
 111 def PPCgetTlsldAddr : SDNode<"PPCISD::GET_TLSLD_ADDR", SDTIntBinOp>;
 112 def PPCaddisDtprelHA : SDNode<"PPCISD::ADDIS_DTPREL_HA", SDTIntBinOp,
 113                               [SDNPHasChain]>;
 114 def PPCaddiDtprelL   : SDNode<"PPCISD::ADDI_DTPREL_L", SDTIntBinOp>;
 115
 116 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
 117
 118 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
 119 // amounts.  These nodes are generated by the multi-precision shift code.
 120 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDTIntShiftOp>;
 121 def PPCsra        : SDNode<"PPCISD::SRA"       , SDTIntShiftOp>;
 122 def PPCshl        : SDNode<"PPCISD::SHL"       , SDTIntShiftOp>;
 123
 124 // These are target-independent nodes, but have target-specific formats.
 125 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeqStart,
 126                            [SDNPHasChain, SDNPOutGlue]>;
 127 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeqEnd,
 128                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 129
 130 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
 131 def PPCcall  : SDNode<"PPCISD::CALL", SDT_PPCCall,
 132                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 133                        SDNPVariadic]>;
 134 def PPCcall_nop  : SDNode<"PPCISD::CALL_NOP", SDT_PPCCall,
 135                           [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 136                            SDNPVariadic]>;
 137 def PPCload   : SDNode<"PPCISD::LOAD", SDTypeProfile<1, 1, []>,
 138                        [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 139 def PPCload_toc : SDNode<"PPCISD::LOAD_TOC", SDTypeProfile<0, 1, []>,
 140                           [SDNPHasChain, SDNPSideEffect,
 141                            SDNPInGlue, SDNPOutGlue]>;
 142 def PPCtoc_restore : SDNode<"PPCISD::TOC_RESTORE", SDTypeProfile<0, 0, []>,
 143                             [SDNPHasChain, SDNPSideEffect,
 144                              SDNPInGlue, SDNPOutGlue]>;
 145 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
 146                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 147 def PPCbctrl : SDNode<"PPCISD::BCTRL", SDTNone,
 148                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 149                        SDNPVariadic]>;
 150
 151 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTNone,
 152                            [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 153
 154 def PPCtc_return : SDNode<"PPCISD::TC_RETURN", SDT_PPCTC_ret,
 155                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 156
 157 def PPCeh_sjlj_setjmp  : SDNode<"PPCISD::EH_SJLJ_SETJMP",
 158                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 159                                                      SDTCisPtrTy<1>]>,
 160                                 [SDNPHasChain, SDNPSideEffect]>;
 161 def PPCeh_sjlj_longjmp : SDNode<"PPCISD::EH_SJLJ_LONGJMP",
 162                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 163                                 [SDNPHasChain, SDNPSideEffect]>;
 164
 165 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
 166 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutGlue]>;
 167
 168 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
 169                            [SDNPHasChain, SDNPOptInGlue]>;
 170
 171 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx,
 172                            [SDNPHasChain, SDNPMayLoad]>;
 173 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx,
 174                            [SDNPHasChain, SDNPMayStore]>;
 175
 176 // Instructions to set/unset CR bit 6 for SVR4 vararg calls
 177 def PPCcr6set   : SDNode<"PPCISD::CR6SET", SDTNone,
 178                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 179 def PPCcr6unset : SDNode<"PPCISD::CR6UNSET", SDTNone,
 180                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 181
 182 // Instructions to support atomic operations
 183 def PPClarx      : SDNode<"PPCISD::LARX", SDT_PPClarx,
 184                           [SDNPHasChain, SDNPMayLoad]>;
 185 def PPCstcx      : SDNode<"PPCISD::STCX", SDT_PPCstcx,
 186                           [SDNPHasChain, SDNPMayStore]>;
 187
 188 // Instructions to support medium and large code model
 189 def PPCaddisTocHA : SDNode<"PPCISD::ADDIS_TOC_HA", SDTIntBinOp, []>;
 190 def PPCldTocL     : SDNode<"PPCISD::LD_TOC_L", SDTIntBinOp, [SDNPMayLoad]>;
 191 def PPCaddiTocL   : SDNode<"PPCISD::ADDI_TOC_L", SDTIntBinOp, []>;
 192
 193
 194 // Instructions to support dynamic alloca.
 195 def SDTDynOp  : SDTypeProfile<1, 2, []>;
 196 def PPCdynalloc   : SDNode<"PPCISD::DYNALLOC", SDTDynOp, [SDNPHasChain]>;
 197
 198 //===----------------------------------------------------------------------===//
 199 // PowerPC specific transformation functions and pattern fragments.
 200 //
 201
 202 def SHL32 : SDNodeXForm<imm, [{
 203   // Transformation function: 31 - imm
 204   return getI32Imm(31 - N->getZExtValue());
 205 }]>;
 206
 207 def SRL32 : SDNodeXForm<imm, [{
 208   // Transformation function: 32 - imm
 209   return N->getZExtValue() ? getI32Imm(32 - N->getZExtValue()) : getI32Imm(0);
 210 }]>;
 211
 212 def LO16 : SDNodeXForm<imm, [{
 213   // Transformation function: get the low 16 bits.
 214   return getI32Imm((unsigned short)N->getZExtValue());
 215 }]>;
 216
 217 def HI16 : SDNodeXForm<imm, [{
 218   // Transformation function: shift the immediate value down into the low bits.
 219   return getI32Imm((unsigned)N->getZExtValue() >> 16);
 220 }]>;
 221
 222 def HA16 : SDNodeXForm<imm, [{
 223   // Transformation function: shift the immediate value down into the low bits.
 224   signed int Val = N->getZExtValue();
 225   return getI32Imm((Val - (signed short)Val) >> 16);
 226 }]>;
 227 def MB : SDNodeXForm<imm, [{
 228   // Transformation function: get the start bit of a mask
 229   unsigned mb = 0, me;
 230   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 231   return getI32Imm(mb);
 232 }]>;
 233
 234 def ME : SDNodeXForm<imm, [{
 235   // Transformation function: get the end bit of a mask
 236   unsigned mb, me = 0;
 237   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 238   return getI32Imm(me);
 239 }]>;
 240 def maskimm32 : PatLeaf<(imm), [{
 241   // maskImm predicate - True if immediate is a run of ones.
 242   unsigned mb, me;
 243   if (N->getValueType(0) == MVT::i32)
 244     return isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 245   else
 246     return false;
 247 }]>;
 248
 249 def immSExt16  : PatLeaf<(imm), [{
 250   // immSExt16 predicate - True if the immediate fits in a 16-bit sign extended
 251   // field.  Used by instructions like 'addi'.
 252   if (N->getValueType(0) == MVT::i32)
 253     return (int32_t)N->getZExtValue() == (short)N->getZExtValue();
 254   else
 255     return (int64_t)N->getZExtValue() == (short)N->getZExtValue();
 256 }]>;
 257 def immZExt16  : PatLeaf<(imm), [{
 258   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 259   // field.  Used by instructions like 'ori'.
 260   return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 261 }], LO16>;
 262
 263 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 264 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 265 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 266 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 267 // clear).
 268 def imm16ShiftedZExt : PatLeaf<(imm), [{
 269   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 270   // immediate are set.  Used by instructions like 'xoris'.
 271   return (N->getZExtValue() & ~uint64_t(0xFFFF0000)) == 0;
 272 }], HI16>;
 273
 274 def imm16ShiftedSExt : PatLeaf<(imm), [{
 275   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 276   // immediate are set.  Used by instructions like 'addis'.  Identical to
 277   // imm16ShiftedZExt in 32-bit mode.
 278   if (N->getZExtValue() & 0xFFFF) return false;
 279   if (N->getValueType(0) == MVT::i32)
 280     return true;
 281   // For 64-bit, make sure it is sext right.
 282   return N->getZExtValue() == (uint64_t)(int)N->getZExtValue();
 283 }], HI16>;
 284
 285 // Some r+i load/store instructions (such as LD, STD, LDU, etc.) that require
 286 // restricted memrix (offset/4) constants are alignment sensitive. If these
 287 // offsets are hidden behind TOC entries than the values of the lower-order
 288 // bits cannot be checked directly. As a result, we need to also incorporate
 289 // an alignment check into the relevant patterns.
 290
 291 def aligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 292   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 293 }]>;
 294 def aligned4store : PatFrag<(ops node:$val, node:$ptr),
 295                             (store node:$val, node:$ptr), [{
 296   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 297 }]>;
 298 def aligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 299   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 300 }]>;
 301 def aligned4pre_store : PatFrag<
 302                           (ops node:$val, node:$base, node:$offset),
 303                           (pre_store node:$val, node:$base, node:$offset), [{
 304   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 305 }]>;
 306
 307 def unaligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 308   return cast<LoadSDNode>(N)->getAlignment() < 4;
 309 }]>;
 310 def unaligned4store : PatFrag<(ops node:$val, node:$ptr),
 311                               (store node:$val, node:$ptr), [{
 312   return cast<StoreSDNode>(N)->getAlignment() < 4;
 313 }]>;
 314 def unaligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 315   return cast<LoadSDNode>(N)->getAlignment() < 4;
 316 }]>;
 317
 318 //===----------------------------------------------------------------------===//
 319 // PowerPC Flag Definitions.
 320
 321 class isPPC64 { bit PPC64 = 1; }
 322 class isDOT   {
 323   list<Register> Defs = [CR0];
 324   bit RC  = 1;
 325 }
 326
 327 class RegConstraint<string C> {
 328   string Constraints = C;
 329 }
 330 class NoEncode<string E> {
 331   string DisableEncoding = E;
 332 }
 333
 334
 335 //===----------------------------------------------------------------------===//
 336 // PowerPC Operand Definitions.
 337
 338 def s5imm   : Operand<i32> {
 339   let PrintMethod = "printS5ImmOperand";
 340 }
 341 def u5imm   : Operand<i32> {
 342   let PrintMethod = "printU5ImmOperand";
 343 }
 344 def u6imm   : Operand<i32> {
 345   let PrintMethod = "printU6ImmOperand";
 346 }
 347 def s16imm  : Operand<i32> {
 348   let PrintMethod = "printS16ImmOperand";
 349 }
 350 def u16imm  : Operand<i32> {
 351   let PrintMethod = "printU16ImmOperand";
 352 }
 353 def directbrtarget : Operand<OtherVT> {
 354   let PrintMethod = "printBranchOperand";
 355   let EncoderMethod = "getDirectBrEncoding";
 356 }
 357 def condbrtarget : Operand<OtherVT> {
 358   let PrintMethod = "printBranchOperand";
 359   let EncoderMethod = "getCondBrEncoding";
 360 }
 361 def calltarget : Operand<iPTR> {
 362   let EncoderMethod = "getDirectBrEncoding";
 363 }
 364 def aaddr : Operand<iPTR> {
 365   let PrintMethod = "printAbsAddrOperand";
 366 }
 367 def symbolHi: Operand<i32> {
 368   let PrintMethod = "printSymbolHi";
 369   let EncoderMethod = "getHA16Encoding";
 370 }
 371 def symbolLo: Operand<i32> {
 372   let PrintMethod = "printSymbolLo";
 373   let EncoderMethod = "getLO16Encoding";
 374 }
 375 def crbitm: Operand<i8> {
 376   let PrintMethod = "printcrbitm";
 377   let EncoderMethod = "get_crbitm_encoding";
 378 }
 379 // Address operands
 380 // A version of ptr_rc which excludes R0 (or X0 in 64-bit mode).
 381 def ptr_rc_nor0 : PointerLikeRegClass<1>;
 382
 383 def dispRI : Operand<iPTR>;
 384 def dispRIX : Operand<iPTR>;
 385
 386 def memri : Operand<iPTR> {
 387   let PrintMethod = "printMemRegImm";
 388   let MIOperandInfo = (ops dispRI:$imm, ptr_rc_nor0:$reg);
 389   let EncoderMethod = "getMemRIEncoding";
 390 }
 391 def memrr : Operand<iPTR> {
 392   let PrintMethod = "printMemRegReg";
 393   let MIOperandInfo = (ops ptr_rc_nor0:$ptrreg, ptr_rc:$offreg);
 394 }
 395 def memrix : Operand<iPTR> {   // memri where the imm is shifted 2 bits.
 396   let PrintMethod = "printMemRegImmShifted";
 397   let MIOperandInfo = (ops dispRIX:$imm, ptr_rc_nor0:$reg);
 398   let EncoderMethod = "getMemRIXEncoding";
 399 }
 400
 401 // A single-register address. This is used with the SjLj
 402 // pseudo-instructions.
 403 def memr : Operand<iPTR> {
 404   let MIOperandInfo = (ops ptr_rc:$ptrreg);
 405 }
 406
 407 // PowerPC Predicate operand.
 408 def pred : Operand<OtherVT> {
 409   let PrintMethod = "printPredicateOperand";
 410   let MIOperandInfo = (ops i32imm:$bibo, CRRC:$reg);
 411 }
 412
 413 // Define PowerPC specific addressing mode.
 414 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 415 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 416 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 417 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmShift", [], []>; // "std"
 418
 419 // The address in a single register. This is used with the SjLj
 420 // pseudo-instructions.
 421 def addr   : ComplexPattern<iPTR, 1, "SelectAddr",[], []>;
 422
 423 /// This is just the offset part of iaddr, used for preinc.
 424 def iaddroff : ComplexPattern<iPTR, 1, "SelectAddrImmOffs", [], []>;
 425
 426 //===----------------------------------------------------------------------===//
 427 // PowerPC Instruction Predicate Definitions.
 428 def In32BitMode  : Predicate<"!PPCSubTarget.isPPC64()">;
 429 def In64BitMode  : Predicate<"PPCSubTarget.isPPC64()">;
 430 def IsBookE  : Predicate<"PPCSubTarget.isBookE()">;
 431
 432 //===----------------------------------------------------------------------===//
 433 // PowerPC Instruction Definitions.
 434
 435 // Pseudo-instructions:
 436
 437 let hasCtrlDep = 1 in {
 438 let Defs = [R1], Uses = [R1] in {
 439 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm:$amt), "#ADJCALLSTACKDOWN $amt",
 440                               [(callseq_start timm:$amt)]>;
 441 def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm:$amt1, u16imm:$amt2), "#ADJCALLSTACKUP $amt1 $amt2",
 442                               [(callseq_end timm:$amt1, timm:$amt2)]>;
 443 }
 444
 445 def UPDATE_VRSAVE    : Pseudo<(outs GPRC:$rD), (ins GPRC:$rS),
 446                               "UPDATE_VRSAVE $rD, $rS", []>;
 447 }
 448
 449 let Defs = [R1], Uses = [R1] in
 450 def DYNALLOC : Pseudo<(outs GPRC:$result), (ins GPRC:$negsize, memri:$fpsi), "#DYNALLOC",
 451                        [(set i32:$result,
 452                              (PPCdynalloc i32:$negsize, iaddr:$fpsi))]>;
 453
 454 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 455 // instruction selection into a branch sequence.
 456 let usesCustomInserter = 1,    // Expanded after instruction selection.
 457     PPC970_Single = 1 in {
 458   // Note that SELECT_CC_I4 and SELECT_CC_I8 use the no-r0 register classes
 459   // because either operand might become the first operand in an isel, and
 460   // that operand cannot be r0.
 461   def SELECT_CC_I4 : Pseudo<(outs GPRC:$dst), (ins CRRC:$cond,
 462                               GPRC_NOR0:$T, GPRC_NOR0:$F,
 463                               i32imm:$BROPC), "#SELECT_CC_I4",
 464                               []>;
 465   def SELECT_CC_I8 : Pseudo<(outs G8RC:$dst), (ins CRRC:$cond,
 466                               G8RC_NOX0:$T, G8RC_NOX0:$F,
 467                               i32imm:$BROPC), "#SELECT_CC_I8",
 468                               []>;
 469   def SELECT_CC_F4  : Pseudo<(outs F4RC:$dst), (ins CRRC:$cond, F4RC:$T, F4RC:$F,
 470                               i32imm:$BROPC), "#SELECT_CC_F4",
 471                               []>;
 472   def SELECT_CC_F8  : Pseudo<(outs F8RC:$dst), (ins CRRC:$cond, F8RC:$T, F8RC:$F,
 473                               i32imm:$BROPC), "#SELECT_CC_F8",
 474                               []>;
 475   def SELECT_CC_VRRC: Pseudo<(outs VRRC:$dst), (ins CRRC:$cond, VRRC:$T, VRRC:$F,
 476                               i32imm:$BROPC), "#SELECT_CC_VRRC",
 477                               []>;
 478 }
 479
 480 // SPILL_CR - Indicate that we're dumping the CR register, so we'll need to
 481 // scavenge a register for it.
 482 let mayStore = 1 in
 483 def SPILL_CR : Pseudo<(outs), (ins CRRC:$cond, memri:$F),
 484                      "#SPILL_CR", []>;
 485
 486 // RESTORE_CR - Indicate that we're restoring the CR register (previously
 487 // spilled), so we'll need to scavenge a register for it.
 488 let mayLoad = 1 in
 489 def RESTORE_CR : Pseudo<(outs CRRC:$cond), (ins memri:$F),
 490                      "#RESTORE_CR", []>;
 491
 492 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7 in {
 493   let isReturn = 1, Uses = [LR, RM] in
 494     def BLR : XLForm_2_ext<19, 16, 20, 0, 0, (outs), (ins), "blr", BrB,
 495                            [(retflag)]>;
 496   let isBranch = 1, isIndirectBranch = 1, Uses = [CTR] in
 497     def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>;
 498 }
 499
 500 let Defs = [LR] in
 501   def MovePCtoLR : Pseudo<(outs), (ins), "#MovePCtoLR", []>,
 502                    PPC970_Unit_BRU;
 503
 504 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
 505   let isBarrier = 1 in {
 506   def B   : IForm<18, 0, 0, (outs), (ins directbrtarget:$dst),
 507                   "b $dst", BrB,
 508                   [(br bb:$dst)]>;
 509   }
 510
 511   // BCC represents an arbitrary conditional branch on a predicate.
 512   // FIXME: should be able to write a pattern for PPCcondbranch, but can't use
 513   // a two-value operand where a dag node expects two operands. :(
 514   let isCodeGenOnly = 1 in
 515     def BCC : BForm<16, 0, 0, (outs), (ins pred:$cond, condbrtarget:$dst),
 516                     "b${cond:cc} ${cond:reg}, $dst"
 517                     /*[(PPCcondbranch CRRC:$crS, imm:$opc, bb:$dst)]*/>;
 518
 519   let Defs = [CTR], Uses = [CTR] in {
 520     def BDZ  : BForm_1<16, 18, 0, 0, (outs), (ins condbrtarget:$dst),
 521                        "bdz $dst">;
 522     def BDNZ : BForm_1<16, 16, 0, 0, (outs), (ins condbrtarget:$dst),
 523                        "bdnz $dst">;
 524   }
 525 }
 526
 527 // The unconditional BCL used by the SjLj setjmp code.
 528 let isCall = 1, hasCtrlDep = 1, isCodeGenOnly = 1, PPC970_Unit = 7 in {
 529   let Defs = [LR], Uses = [RM] in {
 530     def BCLalways  : BForm_2<16, 20, 31, 0, 1, (outs), (ins condbrtarget:$dst),
 531                             "bcl 20, 31, $dst">;
 532   }
 533 }
 534
 535 let isCall = 1, PPC970_Unit = 7, Defs = [LR] in {
 536   // Convenient aliases for call instructions
 537   let Uses = [RM] in {
 538     def BL  : IForm<18, 0, 1, (outs), (ins calltarget:$func),
 539                     "bl $func", BrB, []>;  // See Pat patterns below.
 540     def BLA : IForm<18, 1, 1, (outs), (ins aaddr:$func),
 541                     "bla $func", BrB, [(PPCcall (i32 imm:$func))]>;
 542   }
 543   let Uses = [CTR, RM] in {
 544     def BCTRL : XLForm_2_ext<19, 528, 20, 0, 1, (outs), (ins),
 545                              "bctrl", BrB, [(PPCbctrl)]>,
 546                 Requires<[In32BitMode]>;
 547   }
 548 }
 549
 550 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 551 def TCRETURNdi :Pseudo< (outs),
 552                         (ins calltarget:$dst, i32imm:$offset),
 553                  "#TC_RETURNd $dst $offset",
 554                  []>;
 555
 556
 557 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 558 def TCRETURNai :Pseudo<(outs), (ins aaddr:$func, i32imm:$offset),
 559                  "#TC_RETURNa $func $offset",
 560                  [(PPCtc_return (i32 imm:$func), imm:$offset)]>;
 561
 562 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 563 def TCRETURNri : Pseudo<(outs), (ins CTRRC:$dst, i32imm:$offset),
 564                  "#TC_RETURNr $dst $offset",
 565                  []>;
 566
 567
 568 let isCodeGenOnly = 1 in {
 569
 570 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7, isBranch = 1,
 571     isIndirectBranch = 1, isCall = 1, isReturn = 1, Uses = [CTR, RM]  in
 572 def TAILBCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>,
 573      Requires<[In32BitMode]>;
 574
 575
 576
 577 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
 578     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
 579 def TAILB   : IForm<18, 0, 0, (outs), (ins calltarget:$dst),
 580                   "b $dst", BrB,
 581                   []>;
 582
 583 }
 584
 585 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
 586     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
 587 def TAILBA   : IForm<18, 0, 0, (outs), (ins aaddr:$dst),
 588                   "ba $dst", BrB,
 589                   []>;
 590
 591 let hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
 592   def EH_SjLj_SetJmp32  : Pseudo<(outs GPRC:$dst), (ins memr:$buf),
 593                             "#EH_SJLJ_SETJMP32",
 594                             [(set i32:$dst, (PPCeh_sjlj_setjmp addr:$buf))]>,
 595                           Requires<[In32BitMode]>;
 596   let isTerminator = 1 in
 597   def EH_SjLj_LongJmp32 : Pseudo<(outs), (ins memr:$buf),
 598                             "#EH_SJLJ_LONGJMP32",
 599                             [(PPCeh_sjlj_longjmp addr:$buf)]>,
 600                           Requires<[In32BitMode]>;
 601 }
 602
 603 let isBranch = 1, isTerminator = 1 in {
 604   def EH_SjLj_Setup : Pseudo<(outs), (ins directbrtarget:$dst),
 605                         "#EH_SjLj_Setup\t$dst", []>;
 606 }
 607
 608 // DCB* instructions.
 609 def DCBA   : DCB_Form<758, 0, (outs), (ins memrr:$dst),
 610                       "dcba $dst", LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
 611                       PPC970_DGroup_Single;
 612 def DCBF   : DCB_Form<86, 0, (outs), (ins memrr:$dst),
 613                       "dcbf $dst", LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
 614                       PPC970_DGroup_Single;
 615 def DCBI   : DCB_Form<470, 0, (outs), (ins memrr:$dst),
 616                       "dcbi $dst", LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
 617                       PPC970_DGroup_Single;
 618 def DCBST  : DCB_Form<54, 0, (outs), (ins memrr:$dst),
 619                       "dcbst $dst", LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
 620                       PPC970_DGroup_Single;
 621 def DCBT   : DCB_Form<278, 0, (outs), (ins memrr:$dst),
 622                       "dcbt $dst", LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
 623                       PPC970_DGroup_Single;
 624 def DCBTST : DCB_Form<246, 0, (outs), (ins memrr:$dst),
 625                       "dcbtst $dst", LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
 626                       PPC970_DGroup_Single;
 627 def DCBZ   : DCB_Form<1014, 0, (outs), (ins memrr:$dst),
 628                       "dcbz $dst", LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
 629                       PPC970_DGroup_Single;
 630 def DCBZL  : DCB_Form<1014, 1, (outs), (ins memrr:$dst),
 631                       "dcbzl $dst", LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
 632                       PPC970_DGroup_Single;
 633
 634 def : Pat<(prefetch xoaddr:$dst, (i32 0), imm, (i32 1)),
 635           (DCBT xoaddr:$dst)>;
 636
 637 // Atomic operations
 638 let usesCustomInserter = 1 in {
 639   let Defs = [CR0] in {
 640     def ATOMIC_LOAD_ADD_I8 : Pseudo<
 641       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_ADD_I8",
 642       [(set i32:$dst, (atomic_load_add_8 xoaddr:$ptr, i32:$incr))]>;
 643     def ATOMIC_LOAD_SUB_I8 : Pseudo<
 644       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_SUB_I8",
 645       [(set i32:$dst, (atomic_load_sub_8 xoaddr:$ptr, i32:$incr))]>;
 646     def ATOMIC_LOAD_AND_I8 : Pseudo<
 647       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_AND_I8",
 648       [(set i32:$dst, (atomic_load_and_8 xoaddr:$ptr, i32:$incr))]>;
 649     def ATOMIC_LOAD_OR_I8 : Pseudo<
 650       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_OR_I8",
 651       [(set i32:$dst, (atomic_load_or_8 xoaddr:$ptr, i32:$incr))]>;
 652     def ATOMIC_LOAD_XOR_I8 : Pseudo<
 653       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "ATOMIC_LOAD_XOR_I8",
 654       [(set i32:$dst, (atomic_load_xor_8 xoaddr:$ptr, i32:$incr))]>;
 655     def ATOMIC_LOAD_NAND_I8 : Pseudo<
 656       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_NAND_I8",
 657       [(set i32:$dst, (atomic_load_nand_8 xoaddr:$ptr, i32:$incr))]>;
 658     def ATOMIC_LOAD_ADD_I16 : Pseudo<
 659       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_ADD_I16",
 660       [(set i32:$dst, (atomic_load_add_16 xoaddr:$ptr, i32:$incr))]>;
 661     def ATOMIC_LOAD_SUB_I16 : Pseudo<
 662       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_SUB_I16",
 663       [(set i32:$dst, (atomic_load_sub_16 xoaddr:$ptr, i32:$incr))]>;
 664     def ATOMIC_LOAD_AND_I16 : Pseudo<
 665       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_AND_I16",
 666       [(set i32:$dst, (atomic_load_and_16 xoaddr:$ptr, i32:$incr))]>;
 667     def ATOMIC_LOAD_OR_I16 : Pseudo<
 668       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_OR_I16",
 669       [(set i32:$dst, (atomic_load_or_16 xoaddr:$ptr, i32:$incr))]>;
 670     def ATOMIC_LOAD_XOR_I16 : Pseudo<
 671       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_XOR_I16",
 672       [(set i32:$dst, (atomic_load_xor_16 xoaddr:$ptr, i32:$incr))]>;
 673     def ATOMIC_LOAD_NAND_I16 : Pseudo<
 674       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_NAND_I16",
 675       [(set i32:$dst, (atomic_load_nand_16 xoaddr:$ptr, i32:$incr))]>;
 676     def ATOMIC_LOAD_ADD_I32 : Pseudo<
 677       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_ADD_I32",
 678       [(set i32:$dst, (atomic_load_add_32 xoaddr:$ptr, i32:$incr))]>;
 679     def ATOMIC_LOAD_SUB_I32 : Pseudo<
 680       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_SUB_I32",
 681       [(set i32:$dst, (atomic_load_sub_32 xoaddr:$ptr, i32:$incr))]>;
 682     def ATOMIC_LOAD_AND_I32 : Pseudo<
 683       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_AND_I32",
 684       [(set i32:$dst, (atomic_load_and_32 xoaddr:$ptr, i32:$incr))]>;
 685     def ATOMIC_LOAD_OR_I32 : Pseudo<
 686       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_OR_I32",
 687       [(set i32:$dst, (atomic_load_or_32 xoaddr:$ptr, i32:$incr))]>;
 688     def ATOMIC_LOAD_XOR_I32 : Pseudo<
 689       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_XOR_I32",
 690       [(set i32:$dst, (atomic_load_xor_32 xoaddr:$ptr, i32:$incr))]>;
 691     def ATOMIC_LOAD_NAND_I32 : Pseudo<
 692       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_NAND_I32",
 693       [(set i32:$dst, (atomic_load_nand_32 xoaddr:$ptr, i32:$incr))]>;
 694
 695     def ATOMIC_CMP_SWAP_I8 : Pseudo<
 696       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new), "#ATOMIC_CMP_SWAP_I8",
 697       [(set i32:$dst, (atomic_cmp_swap_8 xoaddr:$ptr, i32:$old, i32:$new))]>;
 698     def ATOMIC_CMP_SWAP_I16 : Pseudo<
 699       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new), "#ATOMIC_CMP_SWAP_I16 $dst $ptr $old $new",
 700       [(set i32:$dst, (atomic_cmp_swap_16 xoaddr:$ptr, i32:$old, i32:$new))]>;
 701     def ATOMIC_CMP_SWAP_I32 : Pseudo<
 702       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new), "#ATOMIC_CMP_SWAP_I32 $dst $ptr $old $new",
 703       [(set i32:$dst, (atomic_cmp_swap_32 xoaddr:$ptr, i32:$old, i32:$new))]>;
 704
 705     def ATOMIC_SWAP_I8 : Pseudo<
 706       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new), "#ATOMIC_SWAP_i8",
 707       [(set i32:$dst, (atomic_swap_8 xoaddr:$ptr, i32:$new))]>;
 708     def ATOMIC_SWAP_I16 : Pseudo<
 709       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new), "#ATOMIC_SWAP_I16",
 710       [(set i32:$dst, (atomic_swap_16 xoaddr:$ptr, i32:$new))]>;
 711     def ATOMIC_SWAP_I32 : Pseudo<
 712       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new), "#ATOMIC_SWAP_I32",
 713       [(set i32:$dst, (atomic_swap_32 xoaddr:$ptr, i32:$new))]>;
 714   }
 715 }
 716
 717 // Instructions to support atomic operations
 718 def LWARX : XForm_1<31,  20, (outs GPRC:$rD), (ins memrr:$src),
 719                    "lwarx $rD, $src", LdStLWARX,
 720                    [(set i32:$rD, (PPClarx xoaddr:$src))]>;
 721
 722 let Defs = [CR0] in
 723 def STWCX : XForm_1<31, 150, (outs), (ins GPRC:$rS, memrr:$dst),
 724                    "stwcx. $rS, $dst", LdStSTWCX,
 725                    [(PPCstcx i32:$rS, xoaddr:$dst)]>,
 726                    isDOT;
 727
 728 let isTerminator = 1, isBarrier = 1, hasCtrlDep = 1 in
 729 def TRAP  : XForm_24<31, 4, (outs), (ins), "trap", LdStLoad, [(trap)]>;
 730
 731 //===----------------------------------------------------------------------===//
 732 // PPC32 Load Instructions.
 733 //
 734
 735 // Unindexed (r+i) Loads.
 736 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
 737 def LBZ : DForm_1<34, (outs GPRC:$rD), (ins memri:$src),
 738                   "lbz $rD, $src", LdStLoad,
 739                   [(set i32:$rD, (zextloadi8 iaddr:$src))]>;
 740 def LHA : DForm_1<42, (outs GPRC:$rD), (ins memri:$src),
 741                   "lha $rD, $src", LdStLHA,
 742                   [(set i32:$rD, (sextloadi16 iaddr:$src))]>,
 743                   PPC970_DGroup_Cracked;
 744 def LHZ : DForm_1<40, (outs GPRC:$rD), (ins memri:$src),
 745                   "lhz $rD, $src", LdStLoad,
 746                   [(set i32:$rD, (zextloadi16 iaddr:$src))]>;
 747 def LWZ : DForm_1<32, (outs GPRC:$rD), (ins memri:$src),
 748                   "lwz $rD, $src", LdStLoad,
 749                   [(set i32:$rD, (load iaddr:$src))]>;
 750
 751 def LFS : DForm_1<48, (outs F4RC:$rD), (ins memri:$src),
 752                   "lfs $rD, $src", LdStLFD,
 753                   [(set f32:$rD, (load iaddr:$src))]>;
 754 def LFD : DForm_1<50, (outs F8RC:$rD), (ins memri:$src),
 755                   "lfd $rD, $src", LdStLFD,
 756                   [(set f64:$rD, (load iaddr:$src))]>;
 757
 758
 759 // Unindexed (r+i) Loads with Update (preinc).
 760 let mayLoad = 1 in {
 761 def LBZU : DForm_1<35, (outs GPRC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 762                    "lbzu $rD, $addr", LdStLoadUpd,
 763                    []>, RegConstraint<"$addr.reg = $ea_result">,
 764                    NoEncode<"$ea_result">;
 765
 766 def LHAU : DForm_1<43, (outs GPRC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 767                    "lhau $rD, $addr", LdStLHAU,
 768                    []>, RegConstraint<"$addr.reg = $ea_result">,
 769                    NoEncode<"$ea_result">;
 770
 771 def LHZU : DForm_1<41, (outs GPRC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 772                    "lhzu $rD, $addr", LdStLoadUpd,
 773                    []>, RegConstraint<"$addr.reg = $ea_result">,
 774                    NoEncode<"$ea_result">;
 775
 776 def LWZU : DForm_1<33, (outs GPRC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 777                    "lwzu $rD, $addr", LdStLoadUpd,
 778                    []>, RegConstraint<"$addr.reg = $ea_result">,
 779                    NoEncode<"$ea_result">;
 780
 781 def LFSU : DForm_1<49, (outs F4RC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 782                   "lfsu $rD, $addr", LdStLFDU,
 783                   []>, RegConstraint<"$addr.reg = $ea_result">,
 784                    NoEncode<"$ea_result">;
 785
 786 def LFDU : DForm_1<51, (outs F8RC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 787                   "lfdu $rD, $addr", LdStLFDU,
 788                   []>, RegConstraint<"$addr.reg = $ea_result">,
 789                    NoEncode<"$ea_result">;
 790
 791
 792 // Indexed (r+r) Loads with Update (preinc).
 793 def LBZUX : XForm_1<31, 119, (outs GPRC:$rD, ptr_rc_nor0:$ea_result),
 794                    (ins memrr:$addr),
 795                    "lbzux $rD, $addr", LdStLoadUpd,
 796                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 797                    NoEncode<"$ea_result">;
 798
 799 def LHAUX : XForm_1<31, 375, (outs GPRC:$rD, ptr_rc_nor0:$ea_result),
 800                    (ins memrr:$addr),
 801                    "lhaux $rD, $addr", LdStLHAU,
 802                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 803                    NoEncode<"$ea_result">;
 804
 805 def LHZUX : XForm_1<31, 311, (outs GPRC:$rD, ptr_rc_nor0:$ea_result),
 806                    (ins memrr:$addr),
 807                    "lhzux $rD, $addr", LdStLoadUpd,
 808                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 809                    NoEncode<"$ea_result">;
 810
 811 def LWZUX : XForm_1<31, 55, (outs GPRC:$rD, ptr_rc_nor0:$ea_result),
 812                    (ins memrr:$addr),
 813                    "lwzux $rD, $addr", LdStLoadUpd,
 814                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 815                    NoEncode<"$ea_result">;
 816
 817 def LFSUX : XForm_1<31, 567, (outs F4RC:$rD, ptr_rc_nor0:$ea_result),
 818                    (ins memrr:$addr),
 819                    "lfsux $rD, $addr", LdStLFDU,
 820                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 821                    NoEncode<"$ea_result">;
 822
 823 def LFDUX : XForm_1<31, 631, (outs F8RC:$rD, ptr_rc_nor0:$ea_result),
 824                    (ins memrr:$addr),
 825                    "lfdux $rD, $addr", LdStLFDU,
 826                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 827                    NoEncode<"$ea_result">;
 828 }
 829 }
 830
 831 // Indexed (r+r) Loads.
 832 //
 833 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
 834 def LBZX : XForm_1<31,  87, (outs GPRC:$rD), (ins memrr:$src),
 835                    "lbzx $rD, $src", LdStLoad,
 836                    [(set i32:$rD, (zextloadi8 xaddr:$src))]>;
 837 def LHAX : XForm_1<31, 343, (outs GPRC:$rD), (ins memrr:$src),
 838                    "lhax $rD, $src", LdStLHA,
 839                    [(set i32:$rD, (sextloadi16 xaddr:$src))]>,
 840                    PPC970_DGroup_Cracked;
 841 def LHZX : XForm_1<31, 279, (outs GPRC:$rD), (ins memrr:$src),
 842                    "lhzx $rD, $src", LdStLoad,
 843                    [(set i32:$rD, (zextloadi16 xaddr:$src))]>;
 844 def LWZX : XForm_1<31,  23, (outs GPRC:$rD), (ins memrr:$src),
 845                    "lwzx $rD, $src", LdStLoad,
 846                    [(set i32:$rD, (load xaddr:$src))]>;
 847
 848
 849 def LHBRX : XForm_1<31, 790, (outs GPRC:$rD), (ins memrr:$src),
 850                    "lhbrx $rD, $src", LdStLoad,
 851                    [(set i32:$rD, (PPClbrx xoaddr:$src, i16))]>;
 852 def LWBRX : XForm_1<31,  534, (outs GPRC:$rD), (ins memrr:$src),
 853                    "lwbrx $rD, $src", LdStLoad,
 854                    [(set i32:$rD, (PPClbrx xoaddr:$src, i32))]>;
 855
 856 def LFSX   : XForm_25<31, 535, (outs F4RC:$frD), (ins memrr:$src),
 857                       "lfsx $frD, $src", LdStLFD,
 858                       [(set f32:$frD, (load xaddr:$src))]>;
 859 def LFDX   : XForm_25<31, 599, (outs F8RC:$frD), (ins memrr:$src),
 860                       "lfdx $frD, $src", LdStLFD,
 861                       [(set f64:$frD, (load xaddr:$src))]>;
 862
 863 def LFIWAX : XForm_25<31, 855, (outs F8RC:$frD), (ins memrr:$src),
 864                       "lfiwax $frD, $src", LdStLFD,
 865                       [(set f64:$frD, (PPClfiwax xoaddr:$src))]>;
 866 def LFIWZX : XForm_25<31, 887, (outs F8RC:$frD), (ins memrr:$src),
 867                       "lfiwzx $frD, $src", LdStLFD,
 868                       [(set f64:$frD, (PPClfiwzx xoaddr:$src))]>;
 869 }
 870
 871 //===----------------------------------------------------------------------===//
 872 // PPC32 Store Instructions.
 873 //
 874
 875 // Unindexed (r+i) Stores.
 876 let PPC970_Unit = 2 in {
 877 def STB  : DForm_1<38, (outs), (ins GPRC:$rS, memri:$src),
 878                    "stb $rS, $src", LdStStore,
 879                    [(truncstorei8 i32:$rS, iaddr:$src)]>;
 880 def STH  : DForm_1<44, (outs), (ins GPRC:$rS, memri:$src),
 881                    "sth $rS, $src", LdStStore,
 882                    [(truncstorei16 i32:$rS, iaddr:$src)]>;
 883 def STW  : DForm_1<36, (outs), (ins GPRC:$rS, memri:$src),
 884                    "stw $rS, $src", LdStStore,
 885                    [(store i32:$rS, iaddr:$src)]>;
 886 def STFS : DForm_1<52, (outs), (ins F4RC:$rS, memri:$dst),
 887                    "stfs $rS, $dst", LdStSTFD,
 888                    [(store f32:$rS, iaddr:$dst)]>;
 889 def STFD : DForm_1<54, (outs), (ins F8RC:$rS, memri:$dst),
 890                    "stfd $rS, $dst", LdStSTFD,
 891                    [(store f64:$rS, iaddr:$dst)]>;
 892 }
 893
 894 // Unindexed (r+i) Stores with Update (preinc).
 895 let PPC970_Unit = 2, mayStore = 1 in {
 896 def STBU  : DForm_1<39, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memri:$dst),
 897                     "stbu $rS, $dst", LdStStoreUpd, []>,
 898                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
 899 def STHU  : DForm_1<45, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memri:$dst),
 900                     "sthu $rS, $dst", LdStStoreUpd, []>,
 901                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
 902 def STWU  : DForm_1<37, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memri:$dst),
 903                     "stwu $rS, $dst", LdStStoreUpd, []>,
 904                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
 905 def STFSU : DForm_1<37, (outs ptr_rc_nor0:$ea_res), (ins F4RC:$rS, memri:$dst),
 906                     "stfsu $rS, $dst", LdStSTFDU, []>,
 907                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
 908 def STFDU : DForm_1<37, (outs ptr_rc_nor0:$ea_res), (ins F8RC:$rS, memri:$dst),
 909                     "stfdu $rS, $dst", LdStSTFDU, []>,
 910                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
 911 }
 912
 913 // Patterns to match the pre-inc stores.  We can't put the patterns on
 914 // the instruction definitions directly as ISel wants the address base
 915 // and offset to be separate operands, not a single complex operand.
 916 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
 917           (STBU $rS, iaddroff:$ptroff, $ptrreg)>;
 918 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
 919           (STHU $rS, iaddroff:$ptroff, $ptrreg)>;
 920 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
 921           (STWU $rS, iaddroff:$ptroff, $ptrreg)>;
 922 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
 923           (STFSU $rS, iaddroff:$ptroff, $ptrreg)>;
 924 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
 925           (STFDU $rS, iaddroff:$ptroff, $ptrreg)>;
 926
 927 // Indexed (r+r) Stores.
 928 let PPC970_Unit = 2 in {
 929 def STBX  : XForm_8<31, 215, (outs), (ins GPRC:$rS, memrr:$dst),
 930                    "stbx $rS, $dst", LdStStore,
 931                    [(truncstorei8 i32:$rS, xaddr:$dst)]>,
 932                    PPC970_DGroup_Cracked;
 933 def STHX  : XForm_8<31, 407, (outs), (ins GPRC:$rS, memrr:$dst),
 934                    "sthx $rS, $dst", LdStStore,
 935                    [(truncstorei16 i32:$rS, xaddr:$dst)]>,
 936                    PPC970_DGroup_Cracked;
 937 def STWX  : XForm_8<31, 151, (outs), (ins GPRC:$rS, memrr:$dst),
 938                    "stwx $rS, $dst", LdStStore,
 939                    [(store i32:$rS, xaddr:$dst)]>,
 940                    PPC970_DGroup_Cracked;
 941
 942 def STHBRX: XForm_8<31, 918, (outs), (ins GPRC:$rS, memrr:$dst),
 943                    "sthbrx $rS, $dst", LdStStore,
 944                    [(PPCstbrx i32:$rS, xoaddr:$dst, i16)]>,
 945                    PPC970_DGroup_Cracked;
 946 def STWBRX: XForm_8<31, 662, (outs), (ins GPRC:$rS, memrr:$dst),
 947                    "stwbrx $rS, $dst", LdStStore,
 948                    [(PPCstbrx i32:$rS, xoaddr:$dst, i32)]>,
 949                    PPC970_DGroup_Cracked;
 950
 951 def STFIWX: XForm_28<31, 983, (outs), (ins F8RC:$frS, memrr:$dst),
 952                      "stfiwx $frS, $dst", LdStSTFD,
 953                      [(PPCstfiwx f64:$frS, xoaddr:$dst)]>;
 954
 955 def STFSX : XForm_28<31, 663, (outs), (ins F4RC:$frS, memrr:$dst),
 956                      "stfsx $frS, $dst", LdStSTFD,
 957                      [(store f32:$frS, xaddr:$dst)]>;
 958 def STFDX : XForm_28<31, 727, (outs), (ins F8RC:$frS, memrr:$dst),
 959                      "stfdx $frS, $dst", LdStSTFD,
 960                      [(store f64:$frS, xaddr:$dst)]>;
 961 }
 962
 963 // Indexed (r+r) Stores with Update (preinc).
 964 let PPC970_Unit = 2, mayStore = 1 in {
 965 def STBUX : XForm_8<31, 247, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memrr:$dst),
 966                     "stbux $rS, $dst", LdStStoreUpd, []>,
 967                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
 968                     PPC970_DGroup_Cracked;
 969 def STHUX : XForm_8<31, 439, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memrr:$dst),
 970                     "sthux $rS, $dst", LdStStoreUpd, []>,
 971                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
 972                     PPC970_DGroup_Cracked;
 973 def STWUX : XForm_8<31, 183, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memrr:$dst),
 974                     "stwux $rS, $dst", LdStStoreUpd, []>,
 975                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
 976                     PPC970_DGroup_Cracked;
 977 def STFSUX: XForm_8<31, 695, (outs ptr_rc_nor0:$ea_res), (ins F4RC:$rS, memrr:$dst),
 978                     "stfsux $rS, $dst", LdStSTFDU, []>,
 979                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
 980                     PPC970_DGroup_Cracked;
 981 def STFDUX: XForm_8<31, 759, (outs ptr_rc_nor0:$ea_res), (ins F8RC:$rS, memrr:$dst),
 982                     "stfdux $rS, $dst", LdStSTFDU, []>,
 983                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
 984                     PPC970_DGroup_Cracked;
 985 }
 986
 987 // Patterns to match the pre-inc stores.  We can't put the patterns on
 988 // the instruction definitions directly as ISel wants the address base
 989 // and offset to be separate operands, not a single complex operand.
 990 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
 991           (STBUX $rS, $ptrreg, $ptroff)>;
 992 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
 993           (STHUX $rS, $ptrreg, $ptroff)>;
 994 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
 995           (STWUX $rS, $ptrreg, $ptroff)>;
 996 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
 997           (STFSUX $rS, $ptrreg, $ptroff)>;
 998 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iPTR:$ptroff),
 999           (STFDUX $rS, $ptrreg, $ptroff)>;
1000
1001 def SYNC : XForm_24_sync<31, 598, (outs), (ins),
1002                         "sync", LdStSync,
1003                         [(int_ppc_sync)]>;
1004
1005 //===----------------------------------------------------------------------===//
1006 // PPC32 Arithmetic Instructions.
1007 //
1008
1009 let PPC970_Unit = 1 in {  // FXU Operations.
1010 def ADDI   : DForm_2<14, (outs GPRC:$rD), (ins GPRC_NOR0:$rA, symbolLo:$imm),
1011                      "addi $rD, $rA, $imm", IntSimple,
1012                      [(set i32:$rD, (add i32:$rA, immSExt16:$imm))]>;
1013 let Defs = [CARRY] in {
1014 def ADDIC  : DForm_2<12, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
1015                      "addic $rD, $rA, $imm", IntGeneral,
1016                      [(set i32:$rD, (addc i32:$rA, immSExt16:$imm))]>,
1017                      PPC970_DGroup_Cracked;
1018 def ADDICo : DForm_2<13, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
1019                      "addic. $rD, $rA, $imm", IntGeneral,
1020                      []>;
1021 }
1022 def ADDIS  : DForm_2<15, (outs GPRC:$rD), (ins GPRC_NOR0:$rA, symbolHi:$imm),
1023                      "addis $rD, $rA, $imm", IntSimple,
1024                      [(set i32:$rD, (add i32:$rA, imm16ShiftedSExt:$imm))]>;
1025 let isCodeGenOnly = 1 in
1026 def LA     : DForm_2<14, (outs GPRC:$rD), (ins GPRC_NOR0:$rA, symbolLo:$sym),
1027                      "la $rD, $sym($rA)", IntGeneral,
1028                      [(set i32:$rD, (add i32:$rA,
1029                                           (PPClo tglobaladdr:$sym, 0)))]>;
1030 def MULLI  : DForm_2< 7, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
1031                      "mulli $rD, $rA, $imm", IntMulLI,
1032                      [(set i32:$rD, (mul i32:$rA, immSExt16:$imm))]>;
1033 let Defs = [CARRY] in {
1034 def SUBFIC : DForm_2< 8, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
1035                      "subfic $rD, $rA, $imm", IntGeneral,
1036                      [(set i32:$rD, (subc immSExt16:$imm, i32:$rA))]>;
1037 }
1038
1039 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in {
1040   def LI  : DForm_2_r0<14, (outs GPRC:$rD), (ins symbolLo:$imm),
1041                        "li $rD, $imm", IntSimple,
1042                        [(set i32:$rD, immSExt16:$imm)]>;
1043   def LIS : DForm_2_r0<15, (outs GPRC:$rD), (ins symbolHi:$imm),
1044                        "lis $rD, $imm", IntSimple,
1045                        [(set i32:$rD, imm16ShiftedSExt:$imm)]>;
1046 }
1047 }
1048
1049 let PPC970_Unit = 1 in {  // FXU Operations.
1050 def ANDIo : DForm_4<28, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1051                     "andi. $dst, $src1, $src2", IntGeneral,
1052                     [(set i32:$dst, (and i32:$src1, immZExt16:$src2))]>,
1053                     isDOT;
1054 def ANDISo : DForm_4<29, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1055                     "andis. $dst, $src1, $src2", IntGeneral,
1056                     [(set i32:$dst, (and i32:$src1, imm16ShiftedZExt:$src2))]>,
1057                     isDOT;
1058 def ORI   : DForm_4<24, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1059                     "ori $dst, $src1, $src2", IntSimple,
1060                     [(set i32:$dst, (or i32:$src1, immZExt16:$src2))]>;
1061 def ORIS  : DForm_4<25, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1062                     "oris $dst, $src1, $src2", IntSimple,
1063                     [(set i32:$dst, (or i32:$src1, imm16ShiftedZExt:$src2))]>;
1064 def XORI  : DForm_4<26, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1065                     "xori $dst, $src1, $src2", IntSimple,
1066                     [(set i32:$dst, (xor i32:$src1, immZExt16:$src2))]>;
1067 def XORIS : DForm_4<27, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1068                     "xoris $dst, $src1, $src2", IntSimple,
1069                     [(set i32:$dst, (xor i32:$src1, imm16ShiftedZExt:$src2))]>;
1070 def NOP   : DForm_4_zero<24, (outs), (ins), "nop", IntSimple,
1071                          []>;
1072 def CMPWI : DForm_5_ext<11, (outs CRRC:$crD), (ins GPRC:$rA, s16imm:$imm),
1073                         "cmpwi $crD, $rA, $imm", IntCompare>;
1074 def CMPLWI : DForm_6_ext<10, (outs CRRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1075                          "cmplwi $dst, $src1, $src2", IntCompare>;
1076 }
1077
1078
1079 let PPC970_Unit = 1 in {  // FXU Operations.
1080 def NAND : XForm_6<31, 476, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1081                    "nand $rA, $rS, $rB", IntSimple,
1082                    [(set i32:$rA, (not (and i32:$rS, i32:$rB)))]>;
1083 def AND  : XForm_6<31,  28, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1084                    "and $rA, $rS, $rB", IntSimple,
1085                    [(set i32:$rA, (and i32:$rS, i32:$rB))]>;
1086 def ANDC : XForm_6<31,  60, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1087                    "andc $rA, $rS, $rB", IntSimple,
1088                    [(set i32:$rA, (and i32:$rS, (not i32:$rB)))]>;
1089 def OR   : XForm_6<31, 444, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1090                    "or $rA, $rS, $rB", IntSimple,
1091                    [(set i32:$rA, (or i32:$rS, i32:$rB))]>;
1092 def NOR  : XForm_6<31, 124, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1093                    "nor $rA, $rS, $rB", IntSimple,
1094                    [(set i32:$rA, (not (or i32:$rS, i32:$rB)))]>;
1095 def ORC  : XForm_6<31, 412, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1096                    "orc $rA, $rS, $rB", IntSimple,
1097                    [(set i32:$rA, (or i32:$rS, (not i32:$rB)))]>;
1098 def EQV  : XForm_6<31, 284, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1099                    "eqv $rA, $rS, $rB", IntSimple,
1100                    [(set i32:$rA, (not (xor i32:$rS, i32:$rB)))]>;
1101 def XOR  : XForm_6<31, 316, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1102                    "xor $rA, $rS, $rB", IntSimple,
1103                    [(set i32:$rA, (xor i32:$rS, i32:$rB))]>;
1104 def SLW  : XForm_6<31,  24, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1105                    "slw $rA, $rS, $rB", IntGeneral,
1106                    [(set i32:$rA, (PPCshl i32:$rS, i32:$rB))]>;
1107 def SRW  : XForm_6<31, 536, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1108                    "srw $rA, $rS, $rB", IntGeneral,
1109                    [(set i32:$rA, (PPCsrl i32:$rS, i32:$rB))]>;
1110 let Defs = [CARRY] in {
1111 def SRAW : XForm_6<31, 792, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1112                    "sraw $rA, $rS, $rB", IntShift,
1113                    [(set i32:$rA, (PPCsra i32:$rS, i32:$rB))]>;
1114 }
1115 }
1116
1117 let PPC970_Unit = 1 in {  // FXU Operations.
1118 let Defs = [CARRY] in {
1119 def SRAWI : XForm_10<31, 824, (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH),
1120                      "srawi $rA, $rS, $SH", IntShift,
1121                      [(set i32:$rA, (sra i32:$rS, (i32 imm:$SH)))]>;
1122 }
1123 def CNTLZW : XForm_11<31,  26, (outs GPRC:$rA), (ins GPRC:$rS),
1124                       "cntlzw $rA, $rS", IntGeneral,
1125                       [(set i32:$rA, (ctlz i32:$rS))]>;
1126 def EXTSB  : XForm_11<31, 954, (outs GPRC:$rA), (ins GPRC:$rS),
1127                       "extsb $rA, $rS", IntSimple,
1128                       [(set i32:$rA, (sext_inreg i32:$rS, i8))]>;
1129 def EXTSH  : XForm_11<31, 922, (outs GPRC:$rA), (ins GPRC:$rS),
1130                       "extsh $rA, $rS", IntSimple,
1131                       [(set i32:$rA, (sext_inreg i32:$rS, i16))]>;
1132
1133 def CMPW   : XForm_16_ext<31, 0, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
1134                           "cmpw $crD, $rA, $rB", IntCompare>;
1135 def CMPLW  : XForm_16_ext<31, 32, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
1136                           "cmplw $crD, $rA, $rB", IntCompare>;
1137 }
1138 let PPC970_Unit = 3 in {  // FPU Operations.
1139 //def FCMPO  : XForm_17<63, 32, (outs CRRC:$crD), (ins FPRC:$fA, FPRC:$fB),
1140 //                      "fcmpo $crD, $fA, $fB", FPCompare>;
1141 def FCMPUS : XForm_17<63, 0, (outs CRRC:$crD), (ins F4RC:$fA, F4RC:$fB),
1142                       "fcmpu $crD, $fA, $fB", FPCompare>;
1143 def FCMPUD : XForm_17<63, 0, (outs CRRC:$crD), (ins F8RC:$fA, F8RC:$fB),
1144                       "fcmpu $crD, $fA, $fB", FPCompare>;
1145
1146 let Uses = [RM] in {
1147   def FCTIWZ : XForm_26<63, 15, (outs F8RC:$frD), (ins F8RC:$frB),
1148                         "fctiwz $frD, $frB", FPGeneral,
1149                         [(set f64:$frD, (PPCfctiwz f64:$frB))]>;
1150
1151   def FRSP   : XForm_26<63, 12, (outs F4RC:$frD), (ins F8RC:$frB),
1152                         "frsp $frD, $frB", FPGeneral,
1153                         [(set f32:$frD, (fround f64:$frB))]>;
1154
1155   // The frin -> nearbyint mapping is valid only in fast-math mode.
1156   def FRIND  : XForm_26<63, 392, (outs F8RC:$frD), (ins F8RC:$frB),
1157                         "frin $frD, $frB", FPGeneral,
1158                         [(set f64:$frD, (fnearbyint f64:$frB))]>;
1159   def FRINS  : XForm_26<63, 392, (outs F4RC:$frD), (ins F4RC:$frB),
1160                         "frin $frD, $frB", FPGeneral,
1161                         [(set f32:$frD, (fnearbyint f32:$frB))]>;
1162
1163   // These pseudos expand to rint but also set FE_INEXACT when the result does
1164   // not equal the argument.
1165   let usesCustomInserter = 1, Defs = [RM] in { // FIXME: Model FPSCR!
1166     def FRINDrint : Pseudo<(outs F8RC:$frD), (ins F8RC:$frB),
1167                             "#FRINDrint", [(set f64:$frD, (frint f64:$frB))]>;
1168     def FRINSrint : Pseudo<(outs F4RC:$frD), (ins F4RC:$frB),
1169                             "#FRINSrint", [(set f32:$frD, (frint f32:$frB))]>;
1170   }
1171
1172   def FRIPD  : XForm_26<63, 456, (outs F8RC:$frD), (ins F8RC:$frB),
1173                         "frip $frD, $frB", FPGeneral,
1174                         [(set f64:$frD, (fceil f64:$frB))]>;
1175   def FRIPS  : XForm_26<63, 456, (outs F4RC:$frD), (ins F4RC:$frB),
1176                         "frip $frD, $frB", FPGeneral,
1177                         [(set f32:$frD, (fceil f32:$frB))]>;
1178   def FRIZD  : XForm_26<63, 424, (outs F8RC:$frD), (ins F8RC:$frB),
1179                         "friz $frD, $frB", FPGeneral,
1180                         [(set f64:$frD, (ftrunc f64:$frB))]>;
1181   def FRIZS  : XForm_26<63, 424, (outs F4RC:$frD), (ins F4RC:$frB),
1182                         "friz $frD, $frB", FPGeneral,
1183                         [(set f32:$frD, (ftrunc f32:$frB))]>;
1184   def FRIMD  : XForm_26<63, 488, (outs F8RC:$frD), (ins F8RC:$frB),
1185                         "frim $frD, $frB", FPGeneral,
1186                         [(set f64:$frD, (ffloor f64:$frB))]>;
1187   def FRIMS  : XForm_26<63, 488, (outs F4RC:$frD), (ins F4RC:$frB),
1188                         "frim $frD, $frB", FPGeneral,
1189                         [(set f32:$frD, (ffloor f32:$frB))]>;
1190
1191   def FSQRT  : XForm_26<63, 22, (outs F8RC:$frD), (ins F8RC:$frB),
1192                         "fsqrt $frD, $frB", FPSqrt,
1193                         [(set f64:$frD, (fsqrt f64:$frB))]>;
1194   def FSQRTS : XForm_26<59, 22, (outs F4RC:$frD), (ins F4RC:$frB),
1195                         "fsqrts $frD, $frB", FPSqrt,
1196                         [(set f32:$frD, (fsqrt f32:$frB))]>;
1197   }
1198 }
1199
1200 /// Note that FMR is defined as pseudo-ops on the PPC970 because they are
1201 /// often coalesced away and we don't want the dispatch group builder to think
1202 /// that they will fill slots (which could cause the load of a LSU reject to
1203 /// sneak into a d-group with a store).
1204 let neverHasSideEffects = 1 in
1205 def FMR   : XForm_26<63, 72, (outs F4RC:$frD), (ins F4RC:$frB),
1206                      "fmr $frD, $frB", FPGeneral,
1207                      []>,  // (set f32:$frD, f32:$frB)
1208                      PPC970_Unit_Pseudo;
1209
1210 let PPC970_Unit = 3 in {  // FPU Operations.
1211 // These are artificially split into two different forms, for 4/8 byte FP.
1212 def FABSS  : XForm_26<63, 264, (outs F4RC:$frD), (ins F4RC:$frB),
1213                       "fabs $frD, $frB", FPGeneral,
1214                       [(set f32:$frD, (fabs f32:$frB))]>;
1215 def FABSD  : XForm_26<63, 264, (outs F8RC:$frD), (ins F8RC:$frB),
1216                       "fabs $frD, $frB", FPGeneral,
1217                       [(set f64:$frD, (fabs f64:$frB))]>;
1218 def FNABSS : XForm_26<63, 136, (outs F4RC:$frD), (ins F4RC:$frB),
1219                       "fnabs $frD, $frB", FPGeneral,
1220                       [(set f32:$frD, (fneg (fabs f32:$frB)))]>;
1221 def FNABSD : XForm_26<63, 136, (outs F8RC:$frD), (ins F8RC:$frB),
1222                       "fnabs $frD, $frB", FPGeneral,
1223                       [(set f64:$frD, (fneg (fabs f64:$frB)))]>;
1224 def FNEGS  : XForm_26<63, 40, (outs F4RC:$frD), (ins F4RC:$frB),
1225                       "fneg $frD, $frB", FPGeneral,
1226                       [(set f32:$frD, (fneg f32:$frB))]>;
1227 def FNEGD  : XForm_26<63, 40, (outs F8RC:$frD), (ins F8RC:$frB),
1228                       "fneg $frD, $frB", FPGeneral,
1229                       [(set f64:$frD, (fneg f64:$frB))]>;
1230
1231 // Reciprocal estimates.
1232 def FRE      : XForm_26<63, 24, (outs F8RC:$frD), (ins F8RC:$frB),
1233                         "fre $frD, $frB", FPGeneral,
1234                         [(set f64:$frD, (PPCfre f64:$frB))]>;
1235 def FRES     : XForm_26<59, 24, (outs F4RC:$frD), (ins F4RC:$frB),
1236                         "fres $frD, $frB", FPGeneral,
1237                         [(set f32:$frD, (PPCfre f32:$frB))]>;
1238 def FRSQRTE  : XForm_26<63, 26, (outs F8RC:$frD), (ins F8RC:$frB),
1239                         "frsqrte $frD, $frB", FPGeneral,
1240                         [(set f64:$frD, (PPCfrsqrte f64:$frB))]>;
1241 def FRSQRTES : XForm_26<59, 26, (outs F4RC:$frD), (ins F4RC:$frB),
1242                         "frsqrtes $frD, $frB", FPGeneral,
1243                         [(set f32:$frD, (PPCfrsqrte f32:$frB))]>;
1244 }
1245
1246 // XL-Form instructions.  condition register logical ops.
1247 //
1248 let neverHasSideEffects = 1 in
1249 def MCRF   : XLForm_3<19, 0, (outs CRRC:$BF), (ins CRRC:$BFA),
1250                       "mcrf $BF, $BFA", BrMCR>,
1251              PPC970_DGroup_First, PPC970_Unit_CRU;
1252
1253 def CREQV  : XLForm_1<19, 289, (outs CRBITRC:$CRD),
1254                                (ins CRBITRC:$CRA, CRBITRC:$CRB),
1255                       "creqv $CRD, $CRA, $CRB", BrCR,
1256                       []>;
1257
1258 def CROR  : XLForm_1<19, 449, (outs CRBITRC:$CRD),
1259                                (ins CRBITRC:$CRA, CRBITRC:$CRB),
1260                       "cror $CRD, $CRA, $CRB", BrCR,
1261                       []>;
1262
1263 let isCodeGenOnly = 1 in {
1264 def CRSET  : XLForm_1_ext<19, 289, (outs CRBITRC:$dst), (ins),
1265               "creqv $dst, $dst, $dst", BrCR,
1266               []>;
1267
1268 def CRUNSET: XLForm_1_ext<19, 193, (outs CRBITRC:$dst), (ins),
1269               "crxor $dst, $dst, $dst", BrCR,
1270               []>;
1271
1272 let Defs = [CR1EQ], CRD = 6 in {
1273 def CR6SET  : XLForm_1_ext<19, 289, (outs), (ins),
1274               "creqv 6, 6, 6", BrCR,
1275               [(PPCcr6set)]>;
1276
1277 def CR6UNSET: XLForm_1_ext<19, 193, (outs), (ins),
1278               "crxor 6, 6, 6", BrCR,
1279               [(PPCcr6unset)]>;
1280 }
1281 }
1282
1283 // XFX-Form instructions.  Instructions that deal with SPRs.
1284 //
1285 let Uses = [CTR] in {
1286 def MFCTR : XFXForm_1_ext<31, 339, 9, (outs GPRC:$rT), (ins),
1287                           "mfctr $rT", SprMFSPR>,
1288             PPC970_DGroup_First, PPC970_Unit_FXU;
1289 }
1290 let Defs = [CTR], Pattern = [(PPCmtctr i32:$rS)] in {
1291 def MTCTR : XFXForm_7_ext<31, 467, 9, (outs), (ins GPRC:$rS),
1292                           "mtctr $rS", SprMTSPR>,
1293             PPC970_DGroup_First, PPC970_Unit_FXU;
1294 }
1295
1296 let Defs = [LR] in {
1297 def MTLR  : XFXForm_7_ext<31, 467, 8, (outs), (ins GPRC:$rS),
1298                           "mtlr $rS", SprMTSPR>,
1299             PPC970_DGroup_First, PPC970_Unit_FXU;
1300 }
1301 let Uses = [LR] in {
1302 def MFLR  : XFXForm_1_ext<31, 339, 8, (outs GPRC:$rT), (ins),
1303                           "mflr $rT", SprMFSPR>,
1304             PPC970_DGroup_First, PPC970_Unit_FXU;
1305 }
1306
1307 // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed like
1308 // a GPR on the PPC970.  As such, copies in and out have the same performance
1309 // characteristics as an OR instruction.
1310 def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (outs), (ins GPRC:$rS),
1311                              "mtspr 256, $rS", IntGeneral>,
1312                PPC970_DGroup_Single, PPC970_Unit_FXU;
1313 def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (outs GPRC:$rT), (ins),
1314                              "mfspr $rT, 256", IntGeneral>,
1315                PPC970_DGroup_First, PPC970_Unit_FXU;
1316
1317 let isCodeGenOnly = 1 in {
1318   def MTVRSAVEv : XFXForm_7_ext<31, 467, 256,
1319                                 (outs VRSAVERC:$reg), (ins GPRC:$rS),
1320                                 "mtspr 256, $rS", IntGeneral>,
1321                   PPC970_DGroup_Single, PPC970_Unit_FXU;
1322   def MFVRSAVEv : XFXForm_1_ext<31, 339, 256, (outs GPRC:$rT),
1323                                 (ins VRSAVERC:$reg),
1324                                 "mfspr $rT, 256", IntGeneral>,
1325                   PPC970_DGroup_First, PPC970_Unit_FXU;
1326 }
1327
1328 // SPILL_VRSAVE - Indicate that we're dumping the VRSAVE register,
1329 // so we'll need to scavenge a register for it.
1330 let mayStore = 1 in
1331 def SPILL_VRSAVE : Pseudo<(outs), (ins VRSAVERC:$vrsave, memri:$F),
1332                      "#SPILL_VRSAVE", []>;
1333
1334 // RESTORE_VRSAVE - Indicate that we're restoring the VRSAVE register (previously
1335 // spilled), so we'll need to scavenge a register for it.
1336 let mayLoad = 1 in
1337 def RESTORE_VRSAVE : Pseudo<(outs VRSAVERC:$vrsave), (ins memri:$F),
1338                      "#RESTORE_VRSAVE", []>;
1339
1340 def MTCRF : XFXForm_5<31, 144, (outs crbitm:$FXM), (ins GPRC:$rS),
1341                       "mtcrf $FXM, $rS", BrMCRX>,
1342             PPC970_MicroCode, PPC970_Unit_CRU;
1343
1344 // This is a pseudo for MFCR, which implicitly uses all 8 of its subregisters;
1345 // declaring that here gives the local register allocator problems with this:
1346 //  vreg = MCRF  CR0
1347 //  MFCR  <kill of whatever preg got assigned to vreg>
1348 // while not declaring it breaks DeadMachineInstructionElimination.
1349 // As it turns out, in all cases where we currently use this,
1350 // we're only interested in one subregister of it.  Represent this in the
1351 // instruction to keep the register allocator from becoming confused.
1352 //
1353 // FIXME: Make this a real Pseudo instruction when the JIT switches to MC.
1354 let isCodeGenOnly = 1 in
1355 def MFCRpseud: XFXForm_3<31, 19, (outs GPRC:$rT), (ins crbitm:$FXM),
1356                        "#MFCRpseud", SprMFCR>,
1357             PPC970_MicroCode, PPC970_Unit_CRU;
1358
1359 def MFCR : XFXForm_3<31, 19, (outs GPRC:$rT), (ins),
1360                      "mfcr $rT", SprMFCR>,
1361                      PPC970_MicroCode, PPC970_Unit_CRU;
1362
1363 def MFOCRF: XFXForm_5a<31, 19, (outs GPRC:$rT), (ins crbitm:$FXM),
1364                        "mfocrf $rT, $FXM", SprMFCR>,
1365             PPC970_DGroup_First, PPC970_Unit_CRU;
1366
1367 // Pseudo instruction to perform FADD in round-to-zero mode.
1368 let usesCustomInserter = 1, Uses = [RM] in {
1369   def FADDrtz: Pseudo<(outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB), "",
1370                       [(set f64:$FRT, (PPCfaddrtz f64:$FRA, f64:$FRB))]>;
1371 }
1372
1373 // The above pseudo gets expanded to make use of the following instructions
1374 // to manipulate FPSCR.  Note that FPSCR is not modeled at the DAG level.
1375 let Uses = [RM], Defs = [RM] in {
1376   def MTFSB0 : XForm_43<63, 70, (outs), (ins u5imm:$FM),
1377                         "mtfsb0 $FM", IntMTFSB0, []>,
1378                PPC970_DGroup_Single, PPC970_Unit_FPU;
1379   def MTFSB1 : XForm_43<63, 38, (outs), (ins u5imm:$FM),
1380                         "mtfsb1 $FM", IntMTFSB0, []>,
1381                PPC970_DGroup_Single, PPC970_Unit_FPU;
1382   def MTFSF  : XFLForm<63, 711, (outs), (ins i32imm:$FM, F8RC:$rT),
1383                        "mtfsf $FM, $rT", IntMTFSB0, []>,
1384                PPC970_DGroup_Single, PPC970_Unit_FPU;
1385 }
1386 let Uses = [RM] in {
1387   def MFFS   : XForm_42<63, 583, (outs F8RC:$rT), (ins),
1388                          "mffs $rT", IntMFFS,
1389                          [(set f64:$rT, (PPCmffs))]>,
1390                PPC970_DGroup_Single, PPC970_Unit_FPU;
1391 }
1392
1393
1394 let PPC970_Unit = 1 in {  // FXU Operations.
1395
1396 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
1397 //
1398 def ADD4  : XOForm_1<31, 266, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1399                      "add $rT, $rA, $rB", IntSimple,
1400                      [(set i32:$rT, (add i32:$rA, i32:$rB))]>;
1401 let Defs = [CARRY] in {
1402 def ADDC  : XOForm_1<31, 10, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1403                      "addc $rT, $rA, $rB", IntGeneral,
1404                      [(set i32:$rT, (addc i32:$rA, i32:$rB))]>,
1405                      PPC970_DGroup_Cracked;
1406 }
1407 def DIVW  : XOForm_1<31, 491, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1408                      "divw $rT, $rA, $rB", IntDivW,
1409                      [(set i32:$rT, (sdiv i32:$rA, i32:$rB))]>,
1410                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
1411 def DIVWU : XOForm_1<31, 459, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1412                      "divwu $rT, $rA, $rB", IntDivW,
1413                      [(set i32:$rT, (udiv i32:$rA, i32:$rB))]>,
1414                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
1415 def MULHW : XOForm_1<31, 75, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1416                      "mulhw $rT, $rA, $rB", IntMulHW,
1417                      [(set i32:$rT, (mulhs i32:$rA, i32:$rB))]>;
1418 def MULHWU : XOForm_1<31, 11, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1419                      "mulhwu $rT, $rA, $rB", IntMulHWU,
1420                      [(set i32:$rT, (mulhu i32:$rA, i32:$rB))]>;
1421 def MULLW : XOForm_1<31, 235, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1422                      "mullw $rT, $rA, $rB", IntMulHW,
1423                      [(set i32:$rT, (mul i32:$rA, i32:$rB))]>;
1424 def SUBF  : XOForm_1<31, 40, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1425                      "subf $rT, $rA, $rB", IntGeneral,
1426                      [(set i32:$rT, (sub i32:$rB, i32:$rA))]>;
1427 let Defs = [CARRY] in {
1428 def SUBFC : XOForm_1<31, 8, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1429                      "subfc $rT, $rA, $rB", IntGeneral,
1430                      [(set i32:$rT, (subc i32:$rB, i32:$rA))]>,
1431                      PPC970_DGroup_Cracked;
1432 }
1433 def NEG    : XOForm_3<31, 104, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1434                       "neg $rT, $rA", IntSimple,
1435                       [(set i32:$rT, (ineg i32:$rA))]>;
1436 let Uses = [CARRY], Defs = [CARRY] in {
1437 def ADDE  : XOForm_1<31, 138, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1438                       "adde $rT, $rA, $rB", IntGeneral,
1439                       [(set i32:$rT, (adde i32:$rA, i32:$rB))]>;
1440 def ADDME  : XOForm_3<31, 234, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1441                       "addme $rT, $rA", IntGeneral,
1442                       [(set i32:$rT, (adde i32:$rA, -1))]>;
1443 def ADDZE  : XOForm_3<31, 202, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1444                       "addze $rT, $rA", IntGeneral,
1445                       [(set i32:$rT, (adde i32:$rA, 0))]>;
1446 def SUBFE : XOForm_1<31, 136, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1447                       "subfe $rT, $rA, $rB", IntGeneral,
1448                       [(set i32:$rT, (sube i32:$rB, i32:$rA))]>;
1449 def SUBFME : XOForm_3<31, 232, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1450                       "subfme $rT, $rA", IntGeneral,
1451                       [(set i32:$rT, (sube -1, i32:$rA))]>;
1452 def SUBFZE : XOForm_3<31, 200, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1453                       "subfze $rT, $rA", IntGeneral,
1454                       [(set i32:$rT, (sube 0, i32:$rA))]>;
1455 }
1456 }
1457
1458 // A-Form instructions.  Most of the instructions executed in the FPU are of
1459 // this type.
1460 //
1461 let PPC970_Unit = 3 in {  // FPU Operations.
1462 let Uses = [RM] in {
1463   def FMADD : AForm_1<63, 29,
1464                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1465                       "fmadd $FRT, $FRA, $FRC, $FRB", FPFused,
1466                       [(set f64:$FRT, (fma f64:$FRA, f64:$FRC, f64:$FRB))]>;
1467   def FMADDS : AForm_1<59, 29,
1468                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1469                       "fmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1470                       [(set f32:$FRT, (fma f32:$FRA, f32:$FRC, f32:$FRB))]>;
1471   def FMSUB : AForm_1<63, 28,
1472                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1473                       "fmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1474                       [(set f64:$FRT,
1475                             (fma f64:$FRA, f64:$FRC, (fneg f64:$FRB)))]>;
1476   def FMSUBS : AForm_1<59, 28,
1477                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1478                       "fmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1479                       [(set f32:$FRT,
1480                             (fma f32:$FRA, f32:$FRC, (fneg f32:$FRB)))]>;
1481   def FNMADD : AForm_1<63, 31,
1482                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1483                       "fnmadd $FRT, $FRA, $FRC, $FRB", FPFused,
1484                       [(set f64:$FRT,
1485                             (fneg (fma f64:$FRA, f64:$FRC, f64:$FRB)))]>;
1486   def FNMADDS : AForm_1<59, 31,
1487                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1488                       "fnmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1489                       [(set f32:$FRT,
1490                             (fneg (fma f32:$FRA, f32:$FRC, f32:$FRB)))]>;
1491   def FNMSUB : AForm_1<63, 30,
1492                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1493                       "fnmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1494                       [(set f64:$FRT, (fneg (fma f64:$FRA, f64:$FRC,
1495                                                  (fneg f64:$FRB))))]>;
1496   def FNMSUBS : AForm_1<59, 30,
1497                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1498                       "fnmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1499                       [(set f32:$FRT, (fneg (fma f32:$FRA, f32:$FRC,
1500                                                  (fneg f32:$FRB))))]>;
1501 }
1502 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
1503 // having 4 of these, force the comparison to always be an 8-byte double (code
1504 // should use an FMRSD if the input comparison value really wants to be a float)
1505 // and 4/8 byte forms for the result and operand type..
1506 def FSELD : AForm_1<63, 23,
1507                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1508                     "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1509                     [(set f64:$FRT, (PPCfsel f64:$FRA, f64:$FRC, f64:$FRB))]>;
1510 def FSELS : AForm_1<63, 23,
1511                      (outs F4RC:$FRT), (ins F8RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1512                      "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1513                     [(set f32:$FRT, (PPCfsel f64:$FRA, f32:$FRC, f32:$FRB))]>;
1514 let Uses = [RM] in {
1515   def FADD  : AForm_2<63, 21,
1516                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1517                       "fadd $FRT, $FRA, $FRB", FPAddSub,
1518                       [(set f64:$FRT, (fadd f64:$FRA, f64:$FRB))]>;
1519   def FADDS : AForm_2<59, 21,
1520                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1521                       "fadds $FRT, $FRA, $FRB", FPGeneral,
1522                       [(set f32:$FRT, (fadd f32:$FRA, f32:$FRB))]>;
1523   def FDIV  : AForm_2<63, 18,
1524                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1525                       "fdiv $FRT, $FRA, $FRB", FPDivD,
1526                       [(set f64:$FRT, (fdiv f64:$FRA, f64:$FRB))]>;
1527   def FDIVS : AForm_2<59, 18,
1528                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1529                       "fdivs $FRT, $FRA, $FRB", FPDivS,
1530                       [(set f32:$FRT, (fdiv f32:$FRA, f32:$FRB))]>;
1531   def FMUL  : AForm_3<63, 25,
1532                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC),
1533                       "fmul $FRT, $FRA, $FRC", FPFused,
1534                       [(set f64:$FRT, (fmul f64:$FRA, f64:$FRC))]>;
1535   def FMULS : AForm_3<59, 25,
1536                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC),
1537                       "fmuls $FRT, $FRA, $FRC", FPGeneral,
1538                       [(set f32:$FRT, (fmul f32:$FRA, f32:$FRC))]>;
1539   def FSUB  : AForm_2<63, 20,
1540                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1541                       "fsub $FRT, $FRA, $FRB", FPAddSub,
1542                       [(set f64:$FRT, (fsub f64:$FRA, f64:$FRB))]>;
1543   def FSUBS : AForm_2<59, 20,
1544                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1545                       "fsubs $FRT, $FRA, $FRB", FPGeneral,
1546                       [(set f32:$FRT, (fsub f32:$FRA, f32:$FRB))]>;
1547   }
1548 }
1549
1550 let PPC970_Unit = 1 in {  // FXU Operations.
1551   let isSelect = 1, neverHasSideEffects = 1 in
1552   def ISEL  : AForm_4<31, 15,
1553                      (outs GPRC:$rT), (ins GPRC_NOR0:$rA, GPRC:$rB, CRBITRC:$cond),
1554                      "isel $rT, $rA, $rB, $cond", IntGeneral,
1555                      []>;
1556 }
1557
1558 let PPC970_Unit = 1 in {  // FXU Operations.
1559 // M-Form instructions.  rotate and mask instructions.
1560 //
1561 let isCommutable = 1 in {
1562 // RLWIMI can be commuted if the rotate amount is zero.
1563 def RLWIMI : MForm_2<20,
1564                      (outs GPRC:$rA), (ins GPRC:$rSi, GPRC:$rS, u5imm:$SH, u5imm:$MB,
1565                       u5imm:$ME), "rlwimi $rA, $rS, $SH, $MB, $ME", IntRotate,
1566                       []>, PPC970_DGroup_Cracked, RegConstraint<"$rSi = $rA">,
1567                       NoEncode<"$rSi">;
1568 }
1569 def RLWINM : MForm_2<21,
1570                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1571                      "rlwinm $rA, $rS, $SH, $MB, $ME", IntGeneral,
1572                      []>;
1573 def RLWINMo : MForm_2<21,
1574                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1575                      "rlwinm. $rA, $rS, $SH, $MB, $ME", IntGeneral,
1576                      []>, isDOT, PPC970_DGroup_Cracked;
1577 def RLWNM  : MForm_2<23,
1578                      (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB, u5imm:$MB, u5imm:$ME),
1579                      "rlwnm $rA, $rS, $rB, $MB, $ME", IntGeneral,
1580                      []>;
1581 }
1582
1583
1584 //===----------------------------------------------------------------------===//
1585 // PowerPC Instruction Patterns
1586 //
1587
1588 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
1589 def : Pat<(i32 imm:$imm),
1590           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
1591
1592 // Implement the 'not' operation with the NOR instruction.
1593 def NOT : Pat<(not i32:$in),
1594               (NOR $in, $in)>;
1595
1596 // ADD an arbitrary immediate.
1597 def : Pat<(add i32:$in, imm:$imm),
1598           (ADDIS (ADDI $in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
1599 // OR an arbitrary immediate.
1600 def : Pat<(or i32:$in, imm:$imm),
1601           (ORIS (ORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1602 // XOR an arbitrary immediate.
1603 def : Pat<(xor i32:$in, imm:$imm),
1604           (XORIS (XORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1605 // SUBFIC
1606 def : Pat<(sub immSExt16:$imm, i32:$in),
1607           (SUBFIC $in, imm:$imm)>;
1608
1609 // SHL/SRL
1610 def : Pat<(shl i32:$in, (i32 imm:$imm)),
1611           (RLWINM $in, imm:$imm, 0, (SHL32 imm:$imm))>;
1612 def : Pat<(srl i32:$in, (i32 imm:$imm)),
1613           (RLWINM $in, (SRL32 imm:$imm), imm:$imm, 31)>;
1614
1615 // ROTL
1616 def : Pat<(rotl i32:$in, i32:$sh),
1617           (RLWNM $in, $sh, 0, 31)>;
1618 def : Pat<(rotl i32:$in, (i32 imm:$imm)),
1619           (RLWINM $in, imm:$imm, 0, 31)>;
1620
1621 // RLWNM
1622 def : Pat<(and (rotl i32:$in, i32:$sh), maskimm32:$imm),
1623           (RLWNM $in, $sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
1624
1625 // Calls
1626 def : Pat<(PPCcall (i32 tglobaladdr:$dst)),
1627           (BL tglobaladdr:$dst)>;
1628 def : Pat<(PPCcall (i32 texternalsym:$dst)),
1629           (BL texternalsym:$dst)>;
1630
1631
1632 def : Pat<(PPCtc_return (i32 tglobaladdr:$dst),  imm:$imm),
1633           (TCRETURNdi tglobaladdr:$dst, imm:$imm)>;
1634
1635 def : Pat<(PPCtc_return (i32 texternalsym:$dst), imm:$imm),
1636           (TCRETURNdi texternalsym:$dst, imm:$imm)>;
1637
1638 def : Pat<(PPCtc_return CTRRC:$dst, imm:$imm),
1639           (TCRETURNri CTRRC:$dst, imm:$imm)>;
1640
1641
1642
1643 // Hi and Lo for Darwin Global Addresses.
1644 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
1645 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
1646 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
1647 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
1648 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
1649 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
1650 def : Pat<(PPChi tblockaddress:$in, 0), (LIS tblockaddress:$in)>;
1651 def : Pat<(PPClo tblockaddress:$in, 0), (LI tblockaddress:$in)>;
1652 def : Pat<(PPChi tglobaltlsaddr:$g, i32:$in),
1653           (ADDIS $in, tglobaltlsaddr:$g)>;
1654 def : Pat<(PPClo tglobaltlsaddr:$g, i32:$in),
1655           (ADDI $in, tglobaltlsaddr:$g)>;
1656 def : Pat<(add i32:$in, (PPChi tglobaladdr:$g, 0)),
1657           (ADDIS $in, tglobaladdr:$g)>;
1658 def : Pat<(add i32:$in, (PPChi tconstpool:$g, 0)),
1659           (ADDIS $in, tconstpool:$g)>;
1660 def : Pat<(add i32:$in, (PPChi tjumptable:$g, 0)),
1661           (ADDIS $in, tjumptable:$g)>;
1662 def : Pat<(add i32:$in, (PPChi tblockaddress:$g, 0)),
1663           (ADDIS $in, tblockaddress:$g)>;
1664
1665 // Standard shifts.  These are represented separately from the real shifts above
1666 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
1667 // amounts.
1668 def : Pat<(sra i32:$rS, i32:$rB),
1669           (SRAW $rS, $rB)>;
1670 def : Pat<(srl i32:$rS, i32:$rB),
1671           (SRW $rS, $rB)>;
1672 def : Pat<(shl i32:$rS, i32:$rB),
1673           (SLW $rS, $rB)>;
1674
1675 def : Pat<(zextloadi1 iaddr:$src),
1676           (LBZ iaddr:$src)>;
1677 def : Pat<(zextloadi1 xaddr:$src),
1678           (LBZX xaddr:$src)>;
1679 def : Pat<(extloadi1 iaddr:$src),
1680           (LBZ iaddr:$src)>;
1681 def : Pat<(extloadi1 xaddr:$src),
1682           (LBZX xaddr:$src)>;
1683 def : Pat<(extloadi8 iaddr:$src),
1684           (LBZ iaddr:$src)>;
1685 def : Pat<(extloadi8 xaddr:$src),
1686           (LBZX xaddr:$src)>;
1687 def : Pat<(extloadi16 iaddr:$src),
1688           (LHZ iaddr:$src)>;
1689 def : Pat<(extloadi16 xaddr:$src),
1690           (LHZX xaddr:$src)>;
1691 def : Pat<(f64 (extloadf32 iaddr:$src)),
1692           (COPY_TO_REGCLASS (LFS iaddr:$src), F8RC)>;
1693 def : Pat<(f64 (extloadf32 xaddr:$src)),
1694           (COPY_TO_REGCLASS (LFSX xaddr:$src), F8RC)>;
1695
1696 def : Pat<(f64 (fextend f32:$src)),
1697           (COPY_TO_REGCLASS $src, F8RC)>;
1698
1699 // Memory barriers
1700 def : Pat<(membarrier (i32 imm /*ll*/),
1701                       (i32 imm /*ls*/),
1702                       (i32 imm /*sl*/),
1703                       (i32 imm /*ss*/),
1704                       (i32 imm /*device*/)),
1705            (SYNC)>;
1706
1707 def : Pat<(atomic_fence (imm), (imm)), (SYNC)>;
1708
1709 // Additional FNMSUB patterns: -a*c + b == -(a*c - b)
1710 def : Pat<(fma (fneg f64:$A), f64:$C, f64:$B),
1711           (FNMSUB $A, $C, $B)>;
1712 def : Pat<(fma f64:$A, (fneg f64:$C), f64:$B),
1713           (FNMSUB $A, $C, $B)>;
1714 def : Pat<(fma (fneg f32:$A), f32:$C, f32:$B),
1715           (FNMSUBS $A, $C, $B)>;
1716 def : Pat<(fma f32:$A, (fneg f32:$C), f32:$B),
1717           (FNMSUBS $A, $C, $B)>;
1718
1719 include "PPCInstrAltivec.td"
1720 include "PPCInstr64Bit.td"