lib/Target/PowerPC/PPCInstrInfo.td

   1 //===- PPCInstrInfo.td - The PowerPC Instruction Set -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPCShiftOp : SDTypeProfile<1, 2, [   // PPCshl, PPCsra, PPCsrl
  24   SDTCisVT<0, i32>, SDTCisVT<1, i32>, SDTCisVT<2, i32>
  25 ]>;
  26 def SDT_PPCCallSeq : SDTypeProfile<0, 1, [ SDTCisVT<0, i32> ]>;
  27
  28 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  29   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  30 ]>;
  31
  32 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  33   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  34 ]>;
  35
  36 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  37   SDTCisVT<0, i32>, SDTCisVT<2, OtherVT>
  38 ]>;
  39
  40 def SDT_PPClbrx : SDTypeProfile<1, 3, [
  41   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>, SDTCisVT<3, OtherVT>
  42 ]>;
  43 def SDT_PPCstbrx : SDTypeProfile<0, 4, [
  44   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>, SDTCisVT<3, OtherVT>
  45 ]>;
  46
  47 //===----------------------------------------------------------------------===//
  48 // PowerPC specific DAG Nodes.
  49 //
  50
  51 def PPCfcfid  : SDNode<"PPCISD::FCFID" , SDTFPUnaryOp, []>;
  52 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  53 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  54 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx, [SDNPHasChain]>;
  55
  56 def PPCfsel   : SDNode<"PPCISD::FSEL",
  57    // Type constraint for fsel.
  58    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  59                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  60
  61 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  62 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  63 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
  64 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
  65
  66 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
  67
  68 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
  69 // amounts.  These nodes are generated by the multi-precision shift code.
  70 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDT_PPCShiftOp>;
  71 def PPCsra        : SDNode<"PPCISD::SRA"       , SDT_PPCShiftOp>;
  72 def PPCshl        : SDNode<"PPCISD::SHL"       , SDT_PPCShiftOp>;
  73
  74 def PPCextsw_32   : SDNode<"PPCISD::EXTSW_32"  , SDTIntUnaryOp>;
  75 def PPCstd_32     : SDNode<"PPCISD::STD_32"    , SDTStore, [SDNPHasChain]>;
  76
  77 // These are target-independent nodes, but have target-specific formats.
  78 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeq,
  79                            [SDNPHasChain, SDNPOutFlag]>;
  80 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeq,
  81                            [SDNPHasChain, SDNPOutFlag]>;
  82
  83 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
  84 def PPCcall       : SDNode<"PPCISD::CALL", SDT_PPCCall,
  85                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  86 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
  87                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  88 def PPCbctrl      : SDNode<"PPCISD::BCTRL", SDTRet,
  89                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  90
  91 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTRet,
  92                            [SDNPHasChain, SDNPOptInFlag]>;
  93
  94 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
  95 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutFlag]>;
  96
  97 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
  98                            [SDNPHasChain, SDNPOptInFlag]>;
  99
 100 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx, [SDNPHasChain]>;
 101 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx, [SDNPHasChain]>;
 102
 103 // Instructions to support dynamic alloca.
 104 def SDTDynOp  : SDTypeProfile<1, 2, []>;
 105 def PPCdynalloc   : SDNode<"PPCISD::DYNALLOC", SDTDynOp, [SDNPHasChain]>;
 106
 107 //===----------------------------------------------------------------------===//
 108 // PowerPC specific transformation functions and pattern fragments.
 109 //
 110
 111 def SHL32 : SDNodeXForm<imm, [{
 112   // Transformation function: 31 - imm
 113   return getI32Imm(31 - N->getValue());
 114 }]>;
 115
 116 def SRL32 : SDNodeXForm<imm, [{
 117   // Transformation function: 32 - imm
 118   return N->getValue() ? getI32Imm(32 - N->getValue()) : getI32Imm(0);
 119 }]>;
 120
 121 def LO16 : SDNodeXForm<imm, [{
 122   // Transformation function: get the low 16 bits.
 123   return getI32Imm((unsigned short)N->getValue());
 124 }]>;
 125
 126 def HI16 : SDNodeXForm<imm, [{
 127   // Transformation function: shift the immediate value down into the low bits.
 128   return getI32Imm((unsigned)N->getValue() >> 16);
 129 }]>;
 130
 131 def HA16 : SDNodeXForm<imm, [{
 132   // Transformation function: shift the immediate value down into the low bits.
 133   signed int Val = N->getValue();
 134   return getI32Imm((Val - (signed short)Val) >> 16);
 135 }]>;
 136 def MB : SDNodeXForm<imm, [{
 137   // Transformation function: get the start bit of a mask
 138   unsigned mb, me;
 139   (void)isRunOfOnes((unsigned)N->getValue(), mb, me);
 140   return getI32Imm(mb);
 141 }]>;
 142
 143 def ME : SDNodeXForm<imm, [{
 144   // Transformation function: get the end bit of a mask
 145   unsigned mb, me;
 146   (void)isRunOfOnes((unsigned)N->getValue(), mb, me);
 147   return getI32Imm(me);
 148 }]>;
 149 def maskimm32 : PatLeaf<(imm), [{
 150   // maskImm predicate - True if immediate is a run of ones.
 151   unsigned mb, me;
 152   if (N->getValueType(0) == MVT::i32)
 153     return isRunOfOnes((unsigned)N->getValue(), mb, me);
 154   else
 155     return false;
 156 }]>;
 157
 158 def immSExt16  : PatLeaf<(imm), [{
 159   // immSExt16 predicate - True if the immediate fits in a 16-bit sign extended
 160   // field.  Used by instructions like 'addi'.
 161   if (N->getValueType(0) == MVT::i32)
 162     return (int32_t)N->getValue() == (short)N->getValue();
 163   else
 164     return (int64_t)N->getValue() == (short)N->getValue();
 165 }]>;
 166 def immZExt16  : PatLeaf<(imm), [{
 167   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 168   // field.  Used by instructions like 'ori'.
 169   return (uint64_t)N->getValue() == (unsigned short)N->getValue();
 170 }], LO16>;
 171
 172 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 173 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 174 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 175 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 176 // clear).
 177 def imm16ShiftedZExt : PatLeaf<(imm), [{
 178   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 179   // immediate are set.  Used by instructions like 'xoris'.
 180   return (N->getValue() & ~uint64_t(0xFFFF0000)) == 0;
 181 }], HI16>;
 182
 183 def imm16ShiftedSExt : PatLeaf<(imm), [{
 184   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 185   // immediate are set.  Used by instructions like 'addis'.  Identical to
 186   // imm16ShiftedZExt in 32-bit mode.
 187   if (N->getValue() & 0xFFFF) return false;
 188   if (N->getValueType(0) == MVT::i32)
 189     return true;
 190   // For 64-bit, make sure it is sext right.
 191   return N->getValue() == (uint64_t)(int)N->getValue();
 192 }], HI16>;
 193
 194
 195 //===----------------------------------------------------------------------===//
 196 // PowerPC Flag Definitions.
 197
 198 class isPPC64 { bit PPC64 = 1; }
 199 class isDOT   {
 200   list<Register> Defs = [CR0];
 201   bit RC  = 1;
 202 }
 203
 204 class RegConstraint<string C> {
 205   string Constraints = C;
 206 }
 207 class NoEncode<string E> {
 208   string DisableEncoding = E;
 209 }
 210
 211
 212 //===----------------------------------------------------------------------===//
 213 // PowerPC Operand Definitions.
 214
 215 def s5imm   : Operand<i32> {
 216   let PrintMethod = "printS5ImmOperand";
 217 }
 218 def u5imm   : Operand<i32> {
 219   let PrintMethod = "printU5ImmOperand";
 220 }
 221 def u6imm   : Operand<i32> {
 222   let PrintMethod = "printU6ImmOperand";
 223 }
 224 def s16imm  : Operand<i32> {
 225   let PrintMethod = "printS16ImmOperand";
 226 }
 227 def u16imm  : Operand<i32> {
 228   let PrintMethod = "printU16ImmOperand";
 229 }
 230 def s16immX4  : Operand<i32> {   // Multiply imm by 4 before printing.
 231   let PrintMethod = "printS16X4ImmOperand";
 232 }
 233 def target : Operand<OtherVT> {
 234   let PrintMethod = "printBranchOperand";
 235 }
 236 def calltarget : Operand<iPTR> {
 237   let PrintMethod = "printCallOperand";
 238 }
 239 def aaddr : Operand<iPTR> {
 240   let PrintMethod = "printAbsAddrOperand";
 241 }
 242 def piclabel: Operand<iPTR> {
 243   let PrintMethod = "printPICLabel";
 244 }
 245 def symbolHi: Operand<i32> {
 246   let PrintMethod = "printSymbolHi";
 247 }
 248 def symbolLo: Operand<i32> {
 249   let PrintMethod = "printSymbolLo";
 250 }
 251 def crbitm: Operand<i8> {
 252   let PrintMethod = "printcrbitm";
 253 }
 254 // Address operands
 255 def memri : Operand<iPTR> {
 256   let PrintMethod = "printMemRegImm";
 257   let MIOperandInfo = (ops i32imm:$imm, ptr_rc:$reg);
 258 }
 259 def memrr : Operand<iPTR> {
 260   let PrintMethod = "printMemRegReg";
 261   let MIOperandInfo = (ops ptr_rc, ptr_rc);
 262 }
 263 def memrix : Operand<iPTR> {   // memri where the imm is shifted 2 bits.
 264   let PrintMethod = "printMemRegImmShifted";
 265   let MIOperandInfo = (ops i32imm:$imm, ptr_rc:$reg);
 266 }
 267
 268 // PowerPC Predicate operand.  20 = (0<<5)|20 = always, CR0 is a dummy reg
 269 // that doesn't matter.
 270 def pred : PredicateOperand<(ops imm, CRRC), (ops (i32 20), CR0)> {
 271   let PrintMethod = "printPredicateOperand";
 272 }
 273
 274 // Define PowerPC specific addressing mode.
 275 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 276 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 277 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 278 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmShift", [], []>; // "std"
 279
 280 /// This is just the offset part of iaddr, used for preinc.
 281 def iaddroff : ComplexPattern<iPTR, 1, "SelectAddrImmOffs", [], []>;
 282
 283 //===----------------------------------------------------------------------===//
 284 // PowerPC Instruction Predicate Definitions.
 285 def FPContractions : Predicate<"!NoExcessFPPrecision">;
 286
 287
 288 //===----------------------------------------------------------------------===//
 289 // PowerPC Instruction Definitions.
 290
 291 // Pseudo-instructions:
 292
 293 let hasCtrlDep = 1 in {
 294 def ADJCALLSTACKDOWN : Pseudo<(ops u16imm:$amt),
 295                               "${:comment} ADJCALLSTACKDOWN",
 296                               [(callseq_start imm:$amt)]>, Imp<[R1],[R1]>;
 297 def ADJCALLSTACKUP   : Pseudo<(ops u16imm:$amt),
 298                               "${:comment} ADJCALLSTACKUP",
 299                               [(callseq_end imm:$amt)]>, Imp<[R1],[R1]>;
 300
 301 def UPDATE_VRSAVE    : Pseudo<(ops GPRC:$rD, GPRC:$rS),
 302                               "UPDATE_VRSAVE $rD, $rS", []>;
 303 }
 304
 305 def DYNALLOC : Pseudo<(ops GPRC:$result, GPRC:$negsize, memri:$fpsi),
 306                        "${:comment} DYNALLOC $result, $negsize, $fpsi",
 307                        [(set GPRC:$result,
 308                              (PPCdynalloc GPRC:$negsize, iaddr:$fpsi))]>,
 309                         Imp<[R1],[R1]>;
 310
 311 def IMPLICIT_DEF_GPRC: Pseudo<(ops GPRC:$rD),"${:comment}IMPLICIT_DEF_GPRC $rD",
 312                               [(set GPRC:$rD, (undef))]>;
 313 def IMPLICIT_DEF_F8  : Pseudo<(ops F8RC:$rD), "${:comment} IMPLICIT_DEF_F8 $rD",
 314                               [(set F8RC:$rD, (undef))]>;
 315 def IMPLICIT_DEF_F4  : Pseudo<(ops F4RC:$rD), "${:comment} IMPLICIT_DEF_F4 $rD",
 316                               [(set F4RC:$rD, (undef))]>;
 317
 318 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded by the
 319 // scheduler into a branch sequence.
 320 let usesCustomDAGSchedInserter = 1,    // Expanded by the scheduler.
 321     PPC970_Single = 1 in {
 322   def SELECT_CC_I4 : Pseudo<(ops GPRC:$dst, CRRC:$cond, GPRC:$T, GPRC:$F,
 323                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 324                               []>;
 325   def SELECT_CC_I8 : Pseudo<(ops G8RC:$dst, CRRC:$cond, G8RC:$T, G8RC:$F,
 326                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 327                               []>;
 328   def SELECT_CC_F4  : Pseudo<(ops F4RC:$dst, CRRC:$cond, F4RC:$T, F4RC:$F,
 329                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 330                               []>;
 331   def SELECT_CC_F8  : Pseudo<(ops F8RC:$dst, CRRC:$cond, F8RC:$T, F8RC:$F,
 332                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 333                               []>;
 334   def SELECT_CC_VRRC: Pseudo<(ops VRRC:$dst, CRRC:$cond, VRRC:$T, VRRC:$F,
 335                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 336                               []>;
 337 }
 338
 339 let isTerminator = 1, isBarrier = 1, noResults = 1, PPC970_Unit = 7 in {
 340   let isReturn = 1 in
 341     def BLR : XLForm_2_br<19, 16, 0, (ops pred:$p),
 342                           "b${p:cc}lr ${p:reg}", BrB,
 343                           [(retflag)]>;
 344   def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (ops), "bctr", BrB, []>;
 345 }
 346
 347
 348
 349 let Defs = [LR] in
 350   def MovePCtoLR : Pseudo<(ops piclabel:$label), "bl $label", []>,
 351                    PPC970_Unit_BRU;
 352
 353 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1,
 354     noResults = 1, PPC970_Unit = 7 in {
 355   let isBarrier = 1 in {
 356   def B   : IForm<18, 0, 0, (ops target:$dst),
 357                   "b $dst", BrB,
 358                   [(br bb:$dst)]>;
 359   }
 360
 361   // BCC represents an arbitrary conditional branch on a predicate.
 362   // FIXME: should be able to write a pattern for PPCcondbranch, but can't use
 363   // a two-value operand where a dag node expects two operands. :(
 364   def BCC : BForm<16, 0, 0, (ops pred:$cond, target:$dst),
 365                   "b${cond:cc} ${cond:reg}, $dst"
 366                   /*[(PPCcondbranch CRRC:$crS, imm:$opc, bb:$dst)]*/>;
 367 }
 368
 369 let isCall = 1, noResults = 1, PPC970_Unit = 7,
 370   // All calls clobber the non-callee saved registers...
 371   Defs = [R0,R2,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,
 372           F0,F1,F2,F3,F4,F5,F6,F7,F8,F9,F10,F11,F12,F13,
 373           V0,V1,V2,V3,V4,V5,V6,V7,V8,V9,V10,V11,V12,V13,V14,V15,V16,V17,V18,V19,
 374           LR,CTR,
 375           CR0,CR1,CR5,CR6,CR7] in {
 376   // Convenient aliases for call instructions
 377   def BL  : IForm<18, 0, 1, (ops calltarget:$func, variable_ops),
 378                             "bl $func", BrB, []>;  // See Pat patterns below.
 379   def BLA : IForm<18, 1, 1, (ops aaddr:$func, variable_ops),
 380                             "bla $func", BrB, [(PPCcall (i32 imm:$func))]>;
 381   def BCTRL : XLForm_2_ext<19, 528, 20, 0, 1, (ops variable_ops), "bctrl", BrB,
 382                            [(PPCbctrl)]>;
 383 }
 384
 385 // DCB* instructions.
 386 def DCBA   : DCB_Form<758, 0, (ops memrr:$dst),
 387                       "dcba $dst", LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
 388                       PPC970_DGroup_Single;
 389 def DCBF   : DCB_Form<86, 0, (ops memrr:$dst),
 390                       "dcbf $dst", LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
 391                       PPC970_DGroup_Single;
 392 def DCBI   : DCB_Form<470, 0, (ops memrr:$dst),
 393                       "dcbi $dst", LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
 394                       PPC970_DGroup_Single;
 395 def DCBST  : DCB_Form<54, 0, (ops memrr:$dst),
 396                       "dcbst $dst", LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
 397                       PPC970_DGroup_Single;
 398 def DCBT   : DCB_Form<278, 0, (ops memrr:$dst),
 399                       "dcbt $dst", LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
 400                       PPC970_DGroup_Single;
 401 def DCBTST : DCB_Form<246, 0, (ops memrr:$dst),
 402                       "dcbtst $dst", LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
 403                       PPC970_DGroup_Single;
 404 def DCBZ   : DCB_Form<1014, 0, (ops memrr:$dst),
 405                       "dcbz $dst", LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
 406                       PPC970_DGroup_Single;
 407 def DCBZL  : DCB_Form<1014, 1, (ops memrr:$dst),
 408                       "dcbzl $dst", LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
 409                       PPC970_DGroup_Single;
 410
 411 //===----------------------------------------------------------------------===//
 412 // PPC32 Load Instructions.
 413 //
 414
 415 // Unindexed (r+i) Loads.
 416 let isLoad = 1, PPC970_Unit = 2 in {
 417 def LBZ : DForm_1<34, (ops GPRC:$rD, memri:$src),
 418                   "lbz $rD, $src", LdStGeneral,
 419                   [(set GPRC:$rD, (zextloadi8 iaddr:$src))]>;
 420 def LHA : DForm_1<42, (ops GPRC:$rD, memri:$src),
 421                   "lha $rD, $src", LdStLHA,
 422                   [(set GPRC:$rD, (sextloadi16 iaddr:$src))]>,
 423                   PPC970_DGroup_Cracked;
 424 def LHZ : DForm_1<40, (ops GPRC:$rD, memri:$src),
 425                   "lhz $rD, $src", LdStGeneral,
 426                   [(set GPRC:$rD, (zextloadi16 iaddr:$src))]>;
 427 def LWZ : DForm_1<32, (ops GPRC:$rD, memri:$src),
 428                   "lwz $rD, $src", LdStGeneral,
 429                   [(set GPRC:$rD, (load iaddr:$src))]>;
 430
 431 def LFS : DForm_1<48, (ops F4RC:$rD, memri:$src),
 432                   "lfs $rD, $src", LdStLFDU,
 433                   [(set F4RC:$rD, (load iaddr:$src))]>;
 434 def LFD : DForm_1<50, (ops F8RC:$rD, memri:$src),
 435                   "lfd $rD, $src", LdStLFD,
 436                   [(set F8RC:$rD, (load iaddr:$src))]>;
 437
 438
 439 // Unindexed (r+i) Loads with Update (preinc).
 440 def LBZU : DForm_1<35, (ops GPRC:$rD, ptr_rc:$ea_result, memri:$addr),
 441                    "lbzu $rD, $addr", LdStGeneral,
 442                    []>, RegConstraint<"$addr.reg = $ea_result">,
 443                    NoEncode<"$ea_result">;
 444
 445 def LHAU : DForm_1<43, (ops GPRC:$rD, ptr_rc:$ea_result, memri:$addr),
 446                    "lhau $rD, $addr", LdStGeneral,
 447                    []>, RegConstraint<"$addr.reg = $ea_result">,
 448                    NoEncode<"$ea_result">;
 449
 450 def LHZU : DForm_1<41, (ops GPRC:$rD, ptr_rc:$ea_result, memri:$addr),
 451                    "lhzu $rD, $addr", LdStGeneral,
 452                    []>, RegConstraint<"$addr.reg = $ea_result">,
 453                    NoEncode<"$ea_result">;
 454
 455 def LWZU : DForm_1<33, (ops GPRC:$rD, ptr_rc:$ea_result, memri:$addr),
 456                    "lwzu $rD, $addr", LdStGeneral,
 457                    []>, RegConstraint<"$addr.reg = $ea_result">,
 458                    NoEncode<"$ea_result">;
 459
 460 def LFSU : DForm_1<49, (ops F4RC:$rD, ptr_rc:$ea_result, memri:$addr),
 461                   "lfs $rD, $addr", LdStLFDU,
 462                   []>, RegConstraint<"$addr.reg = $ea_result">,
 463                    NoEncode<"$ea_result">;
 464
 465 def LFDU : DForm_1<51, (ops F8RC:$rD, ptr_rc:$ea_result, memri:$addr),
 466                   "lfd $rD, $addr", LdStLFD,
 467                   []>, RegConstraint<"$addr.reg = $ea_result">,
 468                    NoEncode<"$ea_result">;
 469 }
 470
 471 // Indexed (r+r) Loads.
 472 //
 473 let isLoad = 1, PPC970_Unit = 2 in {
 474 def LBZX : XForm_1<31,  87, (ops GPRC:$rD, memrr:$src),
 475                    "lbzx $rD, $src", LdStGeneral,
 476                    [(set GPRC:$rD, (zextloadi8 xaddr:$src))]>;
 477 def LHAX : XForm_1<31, 343, (ops GPRC:$rD, memrr:$src),
 478                    "lhax $rD, $src", LdStLHA,
 479                    [(set GPRC:$rD, (sextloadi16 xaddr:$src))]>,
 480                    PPC970_DGroup_Cracked;
 481 def LHZX : XForm_1<31, 279, (ops GPRC:$rD, memrr:$src),
 482                    "lhzx $rD, $src", LdStGeneral,
 483                    [(set GPRC:$rD, (zextloadi16 xaddr:$src))]>;
 484 def LWZX : XForm_1<31,  23, (ops GPRC:$rD, memrr:$src),
 485                    "lwzx $rD, $src", LdStGeneral,
 486                    [(set GPRC:$rD, (load xaddr:$src))]>;
 487
 488
 489 def LHBRX : XForm_1<31, 790, (ops GPRC:$rD, memrr:$src),
 490                    "lhbrx $rD, $src", LdStGeneral,
 491                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, srcvalue:$sv, i16))]>;
 492 def LWBRX : XForm_1<31,  534, (ops GPRC:$rD, memrr:$src),
 493                    "lwbrx $rD, $src", LdStGeneral,
 494                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, srcvalue:$sv, i32))]>;
 495
 496 def LFSX   : XForm_25<31, 535, (ops F4RC:$frD, memrr:$src),
 497                       "lfsx $frD, $src", LdStLFDU,
 498                       [(set F4RC:$frD, (load xaddr:$src))]>;
 499 def LFDX   : XForm_25<31, 599, (ops F8RC:$frD, memrr:$src),
 500                       "lfdx $frD, $src", LdStLFDU,
 501                       [(set F8RC:$frD, (load xaddr:$src))]>;
 502 }
 503
 504 //===----------------------------------------------------------------------===//
 505 // PPC32 Store Instructions.
 506 //
 507
 508 // Unindexed (r+i) Stores.
 509 let isStore = 1, noResults = 1, PPC970_Unit = 2 in {
 510 def STB  : DForm_1<38, (ops GPRC:$rS, memri:$src),
 511                    "stb $rS, $src", LdStGeneral,
 512                    [(truncstorei8 GPRC:$rS, iaddr:$src)]>;
 513 def STH  : DForm_1<44, (ops GPRC:$rS, memri:$src),
 514                    "sth $rS, $src", LdStGeneral,
 515                    [(truncstorei16 GPRC:$rS, iaddr:$src)]>;
 516 def STW  : DForm_1<36, (ops GPRC:$rS, memri:$src),
 517                    "stw $rS, $src", LdStGeneral,
 518                    [(store GPRC:$rS, iaddr:$src)]>;
 519 def STFS : DForm_1<52, (ops F4RC:$rS, memri:$dst),
 520                    "stfs $rS, $dst", LdStUX,
 521                    [(store F4RC:$rS, iaddr:$dst)]>;
 522 def STFD : DForm_1<54, (ops F8RC:$rS, memri:$dst),
 523                    "stfd $rS, $dst", LdStUX,
 524                    [(store F8RC:$rS, iaddr:$dst)]>;
 525 }
 526
 527 // Unindexed (r+i) Stores with Update (preinc).
 528 let isStore = 1, PPC970_Unit = 2 in {
 529 def STBU  : DForm_1<39, (ops ptr_rc:$ea_res, GPRC:$rS,
 530                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 531                     "stbu $rS, $ptroff($ptrreg)", LdStGeneral,
 532                     [(set ptr_rc:$ea_res,
 533                           (pre_truncsti8 GPRC:$rS, ptr_rc:$ptrreg,
 534                                          iaddroff:$ptroff))]>,
 535                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 536 def STHU  : DForm_1<45, (ops ptr_rc:$ea_res, GPRC:$rS,
 537                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 538                     "sthu $rS, $ptroff($ptrreg)", LdStGeneral,
 539                     [(set ptr_rc:$ea_res,
 540                         (pre_truncsti16 GPRC:$rS, ptr_rc:$ptrreg,
 541                                         iaddroff:$ptroff))]>,
 542                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 543 def STWU  : DForm_1<37, (ops ptr_rc:$ea_res, GPRC:$rS,
 544                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 545                     "stwu $rS, $ptroff($ptrreg)", LdStGeneral,
 546                     [(set ptr_rc:$ea_res, (pre_store GPRC:$rS, ptr_rc:$ptrreg,
 547                                                      iaddroff:$ptroff))]>,
 548                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 549 def STFSU : DForm_1<37, (ops ptr_rc:$ea_res, F4RC:$rS,
 550                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 551                     "stfsu $rS, $ptroff($ptrreg)", LdStGeneral,
 552                     [(set ptr_rc:$ea_res, (pre_store F4RC:$rS,  ptr_rc:$ptrreg,
 553                                           iaddroff:$ptroff))]>,
 554                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 555 def STFDU : DForm_1<37, (ops ptr_rc:$ea_res, F8RC:$rS,
 556                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 557                     "stfdu $rS, $ptroff($ptrreg)", LdStGeneral,
 558                     [(set ptr_rc:$ea_res, (pre_store F8RC:$rS, ptr_rc:$ptrreg,
 559                                           iaddroff:$ptroff))]>,
 560                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 561 }
 562
 563
 564 // Indexed (r+r) Stores.
 565 //
 566 let isStore = 1, noResults = 1, PPC970_Unit = 2 in {
 567 def STBX  : XForm_8<31, 215, (ops GPRC:$rS, memrr:$dst),
 568                    "stbx $rS, $dst", LdStGeneral,
 569                    [(truncstorei8 GPRC:$rS, xaddr:$dst)]>,
 570                    PPC970_DGroup_Cracked;
 571 def STHX  : XForm_8<31, 407, (ops GPRC:$rS, memrr:$dst),
 572                    "sthx $rS, $dst", LdStGeneral,
 573                    [(truncstorei16 GPRC:$rS, xaddr:$dst)]>,
 574                    PPC970_DGroup_Cracked;
 575 def STWX  : XForm_8<31, 151, (ops GPRC:$rS, memrr:$dst),
 576                    "stwx $rS, $dst", LdStGeneral,
 577                    [(store GPRC:$rS, xaddr:$dst)]>,
 578                    PPC970_DGroup_Cracked;
 579 def STWUX : XForm_8<31, 183, (ops GPRC:$rS, GPRC:$rA, GPRC:$rB),
 580                    "stwux $rS, $rA, $rB", LdStGeneral,
 581                    []>;
 582 def STHBRX: XForm_8<31, 918, (ops GPRC:$rS, memrr:$dst),
 583                    "sthbrx $rS, $dst", LdStGeneral,
 584                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, srcvalue:$dummy, i16)]>,
 585                    PPC970_DGroup_Cracked;
 586 def STWBRX: XForm_8<31, 662, (ops GPRC:$rS, memrr:$dst),
 587                    "stwbrx $rS, $dst", LdStGeneral,
 588                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, srcvalue:$dummy, i32)]>,
 589                    PPC970_DGroup_Cracked;
 590
 591 def STFIWX: XForm_28<31, 983, (ops F8RC:$frS, memrr:$dst),
 592                      "stfiwx $frS, $dst", LdStUX,
 593                      [(PPCstfiwx F8RC:$frS, xoaddr:$dst)]>;
 594 def STFSX : XForm_28<31, 663, (ops F4RC:$frS, memrr:$dst),
 595                      "stfsx $frS, $dst", LdStUX,
 596                      [(store F4RC:$frS, xaddr:$dst)]>;
 597 def STFDX : XForm_28<31, 727, (ops F8RC:$frS, memrr:$dst),
 598                      "stfdx $frS, $dst", LdStUX,
 599                      [(store F8RC:$frS, xaddr:$dst)]>;
 600 }
 601
 602
 603 //===----------------------------------------------------------------------===//
 604 // PPC32 Arithmetic Instructions.
 605 //
 606
 607 let PPC970_Unit = 1 in {  // FXU Operations.
 608 def ADDI   : DForm_2<14, (ops GPRC:$rD, GPRC:$rA, s16imm:$imm),
 609                      "addi $rD, $rA, $imm", IntGeneral,
 610                      [(set GPRC:$rD, (add GPRC:$rA, immSExt16:$imm))]>;
 611 def ADDIC  : DForm_2<12, (ops GPRC:$rD, GPRC:$rA, s16imm:$imm),
 612                      "addic $rD, $rA, $imm", IntGeneral,
 613                      [(set GPRC:$rD, (addc GPRC:$rA, immSExt16:$imm))]>,
 614                      PPC970_DGroup_Cracked;
 615 def ADDICo : DForm_2<13, (ops GPRC:$rD, GPRC:$rA, s16imm:$imm),
 616                      "addic. $rD, $rA, $imm", IntGeneral,
 617                      []>;
 618 def ADDIS  : DForm_2<15, (ops GPRC:$rD, GPRC:$rA, symbolHi:$imm),
 619                      "addis $rD, $rA, $imm", IntGeneral,
 620                      [(set GPRC:$rD, (add GPRC:$rA, imm16ShiftedSExt:$imm))]>;
 621 def LA     : DForm_2<14, (ops GPRC:$rD, GPRC:$rA, symbolLo:$sym),
 622                      "la $rD, $sym($rA)", IntGeneral,
 623                      [(set GPRC:$rD, (add GPRC:$rA,
 624                                           (PPClo tglobaladdr:$sym, 0)))]>;
 625 def MULLI  : DForm_2< 7, (ops GPRC:$rD, GPRC:$rA, s16imm:$imm),
 626                      "mulli $rD, $rA, $imm", IntMulLI,
 627                      [(set GPRC:$rD, (mul GPRC:$rA, immSExt16:$imm))]>;
 628 def SUBFIC : DForm_2< 8, (ops GPRC:$rD, GPRC:$rA, s16imm:$imm),
 629                      "subfic $rD, $rA, $imm", IntGeneral,
 630                      [(set GPRC:$rD, (subc immSExt16:$imm, GPRC:$rA))]>;
 631 def LI  : DForm_2_r0<14, (ops GPRC:$rD, symbolLo:$imm),
 632                      "li $rD, $imm", IntGeneral,
 633                      [(set GPRC:$rD, immSExt16:$imm)]>;
 634 def LIS : DForm_2_r0<15, (ops GPRC:$rD, symbolHi:$imm),
 635                      "lis $rD, $imm", IntGeneral,
 636                      [(set GPRC:$rD, imm16ShiftedSExt:$imm)]>;
 637 }
 638
 639 let PPC970_Unit = 1 in {  // FXU Operations.
 640 def ANDIo : DForm_4<28, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 641                     "andi. $dst, $src1, $src2", IntGeneral,
 642                     [(set GPRC:$dst, (and GPRC:$src1, immZExt16:$src2))]>,
 643                     isDOT;
 644 def ANDISo : DForm_4<29, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 645                     "andis. $dst, $src1, $src2", IntGeneral,
 646                     [(set GPRC:$dst, (and GPRC:$src1,imm16ShiftedZExt:$src2))]>,
 647                     isDOT;
 648 def ORI   : DForm_4<24, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 649                     "ori $dst, $src1, $src2", IntGeneral,
 650                     [(set GPRC:$dst, (or GPRC:$src1, immZExt16:$src2))]>;
 651 def ORIS  : DForm_4<25, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 652                     "oris $dst, $src1, $src2", IntGeneral,
 653                     [(set GPRC:$dst, (or GPRC:$src1, imm16ShiftedZExt:$src2))]>;
 654 def XORI  : DForm_4<26, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 655                     "xori $dst, $src1, $src2", IntGeneral,
 656                     [(set GPRC:$dst, (xor GPRC:$src1, immZExt16:$src2))]>;
 657 def XORIS : DForm_4<27, (ops GPRC:$dst, GPRC:$src1, u16imm:$src2),
 658                     "xoris $dst, $src1, $src2", IntGeneral,
 659                     [(set GPRC:$dst, (xor GPRC:$src1,imm16ShiftedZExt:$src2))]>;
 660 def NOP   : DForm_4_zero<24, (ops), "nop", IntGeneral,
 661                          []>;
 662 def CMPWI : DForm_5_ext<11, (ops CRRC:$crD, GPRC:$rA, s16imm:$imm),
 663                         "cmpwi $crD, $rA, $imm", IntCompare>;
 664 def CMPLWI : DForm_6_ext<10, (ops CRRC:$dst, GPRC:$src1, u16imm:$src2),
 665                          "cmplwi $dst, $src1, $src2", IntCompare>;
 666 }
 667
 668
 669 let PPC970_Unit = 1 in {  // FXU Operations.
 670 def NAND : XForm_6<31, 476, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 671                    "nand $rA, $rS, $rB", IntGeneral,
 672                    [(set GPRC:$rA, (not (and GPRC:$rS, GPRC:$rB)))]>;
 673 def AND  : XForm_6<31,  28, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 674                    "and $rA, $rS, $rB", IntGeneral,
 675                    [(set GPRC:$rA, (and GPRC:$rS, GPRC:$rB))]>;
 676 def ANDC : XForm_6<31,  60, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 677                    "andc $rA, $rS, $rB", IntGeneral,
 678                    [(set GPRC:$rA, (and GPRC:$rS, (not GPRC:$rB)))]>;
 679 def OR   : XForm_6<31, 444, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 680                    "or $rA, $rS, $rB", IntGeneral,
 681                    [(set GPRC:$rA, (or GPRC:$rS, GPRC:$rB))]>;
 682 def NOR  : XForm_6<31, 124, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 683                    "nor $rA, $rS, $rB", IntGeneral,
 684                    [(set GPRC:$rA, (not (or GPRC:$rS, GPRC:$rB)))]>;
 685 def ORC  : XForm_6<31, 412, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 686                    "orc $rA, $rS, $rB", IntGeneral,
 687                    [(set GPRC:$rA, (or GPRC:$rS, (not GPRC:$rB)))]>;
 688 def EQV  : XForm_6<31, 284, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 689                    "eqv $rA, $rS, $rB", IntGeneral,
 690                    [(set GPRC:$rA, (not (xor GPRC:$rS, GPRC:$rB)))]>;
 691 def XOR  : XForm_6<31, 316, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 692                    "xor $rA, $rS, $rB", IntGeneral,
 693                    [(set GPRC:$rA, (xor GPRC:$rS, GPRC:$rB))]>;
 694 def SLW  : XForm_6<31,  24, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 695                    "slw $rA, $rS, $rB", IntGeneral,
 696                    [(set GPRC:$rA, (PPCshl GPRC:$rS, GPRC:$rB))]>;
 697 def SRW  : XForm_6<31, 536, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 698                    "srw $rA, $rS, $rB", IntGeneral,
 699                    [(set GPRC:$rA, (PPCsrl GPRC:$rS, GPRC:$rB))]>;
 700 def SRAW : XForm_6<31, 792, (ops GPRC:$rA, GPRC:$rS, GPRC:$rB),
 701                    "sraw $rA, $rS, $rB", IntShift,
 702                    [(set GPRC:$rA, (PPCsra GPRC:$rS, GPRC:$rB))]>;
 703 }
 704
 705 let PPC970_Unit = 1 in {  // FXU Operations.
 706 def SRAWI : XForm_10<31, 824, (ops GPRC:$rA, GPRC:$rS, u5imm:$SH),
 707                      "srawi $rA, $rS, $SH", IntShift,
 708                      [(set GPRC:$rA, (sra GPRC:$rS, (i32 imm:$SH)))]>;
 709 def CNTLZW : XForm_11<31,  26, (ops GPRC:$rA, GPRC:$rS),
 710                       "cntlzw $rA, $rS", IntGeneral,
 711                       [(set GPRC:$rA, (ctlz GPRC:$rS))]>;
 712 def EXTSB  : XForm_11<31, 954, (ops GPRC:$rA, GPRC:$rS),
 713                       "extsb $rA, $rS", IntGeneral,
 714                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i8))]>;
 715 def EXTSH  : XForm_11<31, 922, (ops GPRC:$rA, GPRC:$rS),
 716                       "extsh $rA, $rS", IntGeneral,
 717                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i16))]>;
 718
 719 def CMPW   : XForm_16_ext<31, 0, (ops CRRC:$crD, GPRC:$rA, GPRC:$rB),
 720                           "cmpw $crD, $rA, $rB", IntCompare>;
 721 def CMPLW  : XForm_16_ext<31, 32, (ops CRRC:$crD, GPRC:$rA, GPRC:$rB),
 722                           "cmplw $crD, $rA, $rB", IntCompare>;
 723 }
 724 let PPC970_Unit = 3 in {  // FPU Operations.
 725 //def FCMPO  : XForm_17<63, 32, (ops CRRC:$crD, FPRC:$fA, FPRC:$fB),
 726 //                      "fcmpo $crD, $fA, $fB", FPCompare>;
 727 def FCMPUS : XForm_17<63, 0, (ops CRRC:$crD, F4RC:$fA, F4RC:$fB),
 728                       "fcmpu $crD, $fA, $fB", FPCompare>;
 729 def FCMPUD : XForm_17<63, 0, (ops CRRC:$crD, F8RC:$fA, F8RC:$fB),
 730                       "fcmpu $crD, $fA, $fB", FPCompare>;
 731
 732 def FCTIWZ : XForm_26<63, 15, (ops F8RC:$frD, F8RC:$frB),
 733                       "fctiwz $frD, $frB", FPGeneral,
 734                       [(set F8RC:$frD, (PPCfctiwz F8RC:$frB))]>;
 735 def FRSP   : XForm_26<63, 12, (ops F4RC:$frD, F8RC:$frB),
 736                       "frsp $frD, $frB", FPGeneral,
 737                       [(set F4RC:$frD, (fround F8RC:$frB))]>;
 738 def FSQRT  : XForm_26<63, 22, (ops F8RC:$frD, F8RC:$frB),
 739                       "fsqrt $frD, $frB", FPSqrt,
 740                       [(set F8RC:$frD, (fsqrt F8RC:$frB))]>;
 741 def FSQRTS : XForm_26<59, 22, (ops F4RC:$frD, F4RC:$frB),
 742                       "fsqrts $frD, $frB", FPSqrt,
 743                       [(set F4RC:$frD, (fsqrt F4RC:$frB))]>;
 744 }
 745
 746 /// FMR is split into 3 versions, one for 4/8 byte FP, and one for extending.
 747 ///
 748 /// Note that these are defined as pseudo-ops on the PPC970 because they are
 749 /// often coalesced away and we don't want the dispatch group builder to think
 750 /// that they will fill slots (which could cause the load of a LSU reject to
 751 /// sneak into a d-group with a store).
 752 def FMRS   : XForm_26<63, 72, (ops F4RC:$frD, F4RC:$frB),
 753                       "fmr $frD, $frB", FPGeneral,
 754                       []>,  // (set F4RC:$frD, F4RC:$frB)
 755                       PPC970_Unit_Pseudo;
 756 def FMRD   : XForm_26<63, 72, (ops F8RC:$frD, F8RC:$frB),
 757                       "fmr $frD, $frB", FPGeneral,
 758                       []>,  // (set F8RC:$frD, F8RC:$frB)
 759                       PPC970_Unit_Pseudo;
 760 def FMRSD  : XForm_26<63, 72, (ops F8RC:$frD, F4RC:$frB),
 761                       "fmr $frD, $frB", FPGeneral,
 762                       [(set F8RC:$frD, (fextend F4RC:$frB))]>,
 763                       PPC970_Unit_Pseudo;
 764
 765 let PPC970_Unit = 3 in {  // FPU Operations.
 766 // These are artificially split into two different forms, for 4/8 byte FP.
 767 def FABSS  : XForm_26<63, 264, (ops F4RC:$frD, F4RC:$frB),
 768                       "fabs $frD, $frB", FPGeneral,
 769                       [(set F4RC:$frD, (fabs F4RC:$frB))]>;
 770 def FABSD  : XForm_26<63, 264, (ops F8RC:$frD, F8RC:$frB),
 771                       "fabs $frD, $frB", FPGeneral,
 772                       [(set F8RC:$frD, (fabs F8RC:$frB))]>;
 773 def FNABSS : XForm_26<63, 136, (ops F4RC:$frD, F4RC:$frB),
 774                       "fnabs $frD, $frB", FPGeneral,
 775                       [(set F4RC:$frD, (fneg (fabs F4RC:$frB)))]>;
 776 def FNABSD : XForm_26<63, 136, (ops F8RC:$frD, F8RC:$frB),
 777                       "fnabs $frD, $frB", FPGeneral,
 778                       [(set F8RC:$frD, (fneg (fabs F8RC:$frB)))]>;
 779 def FNEGS  : XForm_26<63, 40, (ops F4RC:$frD, F4RC:$frB),
 780                       "fneg $frD, $frB", FPGeneral,
 781                       [(set F4RC:$frD, (fneg F4RC:$frB))]>;
 782 def FNEGD  : XForm_26<63, 40, (ops F8RC:$frD, F8RC:$frB),
 783                       "fneg $frD, $frB", FPGeneral,
 784                       [(set F8RC:$frD, (fneg F8RC:$frB))]>;
 785 }
 786
 787
 788 // XL-Form instructions.  condition register logical ops.
 789 //
 790 def MCRF   : XLForm_3<19, 0, (ops CRRC:$BF, CRRC:$BFA),
 791                       "mcrf $BF, $BFA", BrMCR>,
 792              PPC970_DGroup_First, PPC970_Unit_CRU;
 793
 794 // XFX-Form instructions.  Instructions that deal with SPRs.
 795 //
 796 def MFCTR : XFXForm_1_ext<31, 339, 9, (ops GPRC:$rT), "mfctr $rT", SprMFSPR>,
 797             PPC970_DGroup_First, PPC970_Unit_FXU;
 798 let Pattern = [(PPCmtctr GPRC:$rS)] in {
 799 def MTCTR : XFXForm_7_ext<31, 467, 9, (ops GPRC:$rS), "mtctr $rS", SprMTSPR>,
 800             PPC970_DGroup_First, PPC970_Unit_FXU;
 801 }
 802
 803 def MTLR  : XFXForm_7_ext<31, 467, 8, (ops GPRC:$rS), "mtlr $rS", SprMTSPR>,
 804             PPC970_DGroup_First, PPC970_Unit_FXU;
 805 def MFLR  : XFXForm_1_ext<31, 339, 8, (ops GPRC:$rT), "mflr $rT", SprMFSPR>,
 806             PPC970_DGroup_First, PPC970_Unit_FXU;
 807
 808 // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed like
 809 // a GPR on the PPC970.  As such, copies in and out have the same performance
 810 // characteristics as an OR instruction.
 811 def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (ops GPRC:$rS),
 812                              "mtspr 256, $rS", IntGeneral>,
 813                PPC970_DGroup_Single, PPC970_Unit_FXU;
 814 def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (ops GPRC:$rT),
 815                              "mfspr $rT, 256", IntGeneral>,
 816                PPC970_DGroup_First, PPC970_Unit_FXU;
 817
 818 def MTCRF : XFXForm_5<31, 144, (ops crbitm:$FXM, GPRC:$rS),
 819                       "mtcrf $FXM, $rS", BrMCRX>,
 820             PPC970_MicroCode, PPC970_Unit_CRU;
 821 def MFCR  : XFXForm_3<31, 19, (ops GPRC:$rT), "mfcr $rT", SprMFCR>,
 822             PPC970_MicroCode, PPC970_Unit_CRU;
 823 def MFOCRF: XFXForm_5a<31, 19, (ops GPRC:$rT, crbitm:$FXM),
 824                        "mfcr $rT, $FXM", SprMFCR>,
 825             PPC970_DGroup_First, PPC970_Unit_CRU;
 826
 827 let PPC970_Unit = 1 in {  // FXU Operations.
 828
 829 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
 830 //
 831 def ADD4  : XOForm_1<31, 266, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 832                      "add $rT, $rA, $rB", IntGeneral,
 833                      [(set GPRC:$rT, (add GPRC:$rA, GPRC:$rB))]>;
 834 def ADDC  : XOForm_1<31, 10, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 835                      "addc $rT, $rA, $rB", IntGeneral,
 836                      [(set GPRC:$rT, (addc GPRC:$rA, GPRC:$rB))]>,
 837                      PPC970_DGroup_Cracked;
 838 def ADDE  : XOForm_1<31, 138, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 839                      "adde $rT, $rA, $rB", IntGeneral,
 840                      [(set GPRC:$rT, (adde GPRC:$rA, GPRC:$rB))]>;
 841 def DIVW  : XOForm_1<31, 491, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 842                      "divw $rT, $rA, $rB", IntDivW,
 843                      [(set GPRC:$rT, (sdiv GPRC:$rA, GPRC:$rB))]>,
 844                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
 845 def DIVWU : XOForm_1<31, 459, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 846                      "divwu $rT, $rA, $rB", IntDivW,
 847                      [(set GPRC:$rT, (udiv GPRC:$rA, GPRC:$rB))]>,
 848                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
 849 def MULHW : XOForm_1<31, 75, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 850                      "mulhw $rT, $rA, $rB", IntMulHW,
 851                      [(set GPRC:$rT, (mulhs GPRC:$rA, GPRC:$rB))]>;
 852 def MULHWU : XOForm_1<31, 11, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 853                      "mulhwu $rT, $rA, $rB", IntMulHWU,
 854                      [(set GPRC:$rT, (mulhu GPRC:$rA, GPRC:$rB))]>;
 855 def MULLW : XOForm_1<31, 235, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 856                      "mullw $rT, $rA, $rB", IntMulHW,
 857                      [(set GPRC:$rT, (mul GPRC:$rA, GPRC:$rB))]>;
 858 def SUBF  : XOForm_1<31, 40, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 859                      "subf $rT, $rA, $rB", IntGeneral,
 860                      [(set GPRC:$rT, (sub GPRC:$rB, GPRC:$rA))]>;
 861 def SUBFC : XOForm_1<31, 8, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 862                      "subfc $rT, $rA, $rB", IntGeneral,
 863                      [(set GPRC:$rT, (subc GPRC:$rB, GPRC:$rA))]>,
 864                      PPC970_DGroup_Cracked;
 865 def SUBFE : XOForm_1<31, 136, 0, (ops GPRC:$rT, GPRC:$rA, GPRC:$rB),
 866                      "subfe $rT, $rA, $rB", IntGeneral,
 867                      [(set GPRC:$rT, (sube GPRC:$rB, GPRC:$rA))]>;
 868 def ADDME  : XOForm_3<31, 234, 0, (ops GPRC:$rT, GPRC:$rA),
 869                       "addme $rT, $rA", IntGeneral,
 870                       [(set GPRC:$rT, (adde GPRC:$rA, immAllOnes))]>;
 871 def ADDZE  : XOForm_3<31, 202, 0, (ops GPRC:$rT, GPRC:$rA),
 872                       "addze $rT, $rA", IntGeneral,
 873                       [(set GPRC:$rT, (adde GPRC:$rA, 0))]>;
 874 def NEG    : XOForm_3<31, 104, 0, (ops GPRC:$rT, GPRC:$rA),
 875                       "neg $rT, $rA", IntGeneral,
 876                       [(set GPRC:$rT, (ineg GPRC:$rA))]>;
 877 def SUBFME : XOForm_3<31, 232, 0, (ops GPRC:$rT, GPRC:$rA),
 878                       "subfme $rT, $rA", IntGeneral,
 879                       [(set GPRC:$rT, (sube immAllOnes, GPRC:$rA))]>;
 880 def SUBFZE : XOForm_3<31, 200, 0, (ops GPRC:$rT, GPRC:$rA),
 881                       "subfze $rT, $rA", IntGeneral,
 882                       [(set GPRC:$rT, (sube 0, GPRC:$rA))]>;
 883 }
 884
 885 // A-Form instructions.  Most of the instructions executed in the FPU are of
 886 // this type.
 887 //
 888 let PPC970_Unit = 3 in {  // FPU Operations.
 889 def FMADD : AForm_1<63, 29,
 890                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 891                     "fmadd $FRT, $FRA, $FRC, $FRB", FPFused,
 892                     [(set F8RC:$FRT, (fadd (fmul F8RC:$FRA, F8RC:$FRC),
 893                                            F8RC:$FRB))]>,
 894                     Requires<[FPContractions]>;
 895 def FMADDS : AForm_1<59, 29,
 896                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 897                     "fmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
 898                     [(set F4RC:$FRT, (fadd (fmul F4RC:$FRA, F4RC:$FRC),
 899                                            F4RC:$FRB))]>,
 900                     Requires<[FPContractions]>;
 901 def FMSUB : AForm_1<63, 28,
 902                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 903                     "fmsub $FRT, $FRA, $FRC, $FRB", FPFused,
 904                     [(set F8RC:$FRT, (fsub (fmul F8RC:$FRA, F8RC:$FRC),
 905                                            F8RC:$FRB))]>,
 906                     Requires<[FPContractions]>;
 907 def FMSUBS : AForm_1<59, 28,
 908                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 909                     "fmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
 910                     [(set F4RC:$FRT, (fsub (fmul F4RC:$FRA, F4RC:$FRC),
 911                                            F4RC:$FRB))]>,
 912                     Requires<[FPContractions]>;
 913 def FNMADD : AForm_1<63, 31,
 914                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 915                     "fnmadd $FRT, $FRA, $FRC, $FRB", FPFused,
 916                     [(set F8RC:$FRT, (fneg (fadd (fmul F8RC:$FRA, F8RC:$FRC),
 917                                                  F8RC:$FRB)))]>,
 918                     Requires<[FPContractions]>;
 919 def FNMADDS : AForm_1<59, 31,
 920                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 921                     "fnmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
 922                     [(set F4RC:$FRT, (fneg (fadd (fmul F4RC:$FRA, F4RC:$FRC),
 923                                                  F4RC:$FRB)))]>,
 924                     Requires<[FPContractions]>;
 925 def FNMSUB : AForm_1<63, 30,
 926                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 927                     "fnmsub $FRT, $FRA, $FRC, $FRB", FPFused,
 928                     [(set F8RC:$FRT, (fneg (fsub (fmul F8RC:$FRA, F8RC:$FRC),
 929                                                  F8RC:$FRB)))]>,
 930                     Requires<[FPContractions]>;
 931 def FNMSUBS : AForm_1<59, 30,
 932                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 933                     "fnmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
 934                     [(set F4RC:$FRT, (fneg (fsub (fmul F4RC:$FRA, F4RC:$FRC),
 935                                                  F4RC:$FRB)))]>,
 936                     Requires<[FPContractions]>;
 937 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
 938 // having 4 of these, force the comparison to always be an 8-byte double (code
 939 // should use an FMRSD if the input comparison value really wants to be a float)
 940 // and 4/8 byte forms for the result and operand type..
 941 def FSELD : AForm_1<63, 23,
 942                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 943                     "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
 944                     [(set F8RC:$FRT, (PPCfsel F8RC:$FRA,F8RC:$FRC,F8RC:$FRB))]>;
 945 def FSELS : AForm_1<63, 23,
 946                      (ops F4RC:$FRT, F8RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 947                      "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
 948                     [(set F4RC:$FRT, (PPCfsel F8RC:$FRA,F4RC:$FRC,F4RC:$FRB))]>;
 949 def FADD  : AForm_2<63, 21,
 950                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRB),
 951                     "fadd $FRT, $FRA, $FRB", FPGeneral,
 952                     [(set F8RC:$FRT, (fadd F8RC:$FRA, F8RC:$FRB))]>;
 953 def FADDS : AForm_2<59, 21,
 954                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRB),
 955                     "fadds $FRT, $FRA, $FRB", FPGeneral,
 956                     [(set F4RC:$FRT, (fadd F4RC:$FRA, F4RC:$FRB))]>;
 957 def FDIV  : AForm_2<63, 18,
 958                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRB),
 959                     "fdiv $FRT, $FRA, $FRB", FPDivD,
 960                     [(set F8RC:$FRT, (fdiv F8RC:$FRA, F8RC:$FRB))]>;
 961 def FDIVS : AForm_2<59, 18,
 962                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRB),
 963                     "fdivs $FRT, $FRA, $FRB", FPDivS,
 964                     [(set F4RC:$FRT, (fdiv F4RC:$FRA, F4RC:$FRB))]>;
 965 def FMUL  : AForm_3<63, 25,
 966                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRB),
 967                     "fmul $FRT, $FRA, $FRB", FPFused,
 968                     [(set F8RC:$FRT, (fmul F8RC:$FRA, F8RC:$FRB))]>;
 969 def FMULS : AForm_3<59, 25,
 970                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRB),
 971                     "fmuls $FRT, $FRA, $FRB", FPGeneral,
 972                     [(set F4RC:$FRT, (fmul F4RC:$FRA, F4RC:$FRB))]>;
 973 def FSUB  : AForm_2<63, 20,
 974                     (ops F8RC:$FRT, F8RC:$FRA, F8RC:$FRB),
 975                     "fsub $FRT, $FRA, $FRB", FPGeneral,
 976                     [(set F8RC:$FRT, (fsub F8RC:$FRA, F8RC:$FRB))]>;
 977 def FSUBS : AForm_2<59, 20,
 978                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRB),
 979                     "fsubs $FRT, $FRA, $FRB", FPGeneral,
 980                     [(set F4RC:$FRT, (fsub F4RC:$FRA, F4RC:$FRB))]>;
 981 }
 982
 983 let PPC970_Unit = 1 in {  // FXU Operations.
 984 // M-Form instructions.  rotate and mask instructions.
 985 //
 986 let isCommutable = 1 in {
 987 // RLWIMI can be commuted if the rotate amount is zero.
 988 def RLWIMI : MForm_2<20,
 989                      (ops GPRC:$rA, GPRC:$rSi, GPRC:$rS, u5imm:$SH, u5imm:$MB,
 990                       u5imm:$ME), "rlwimi $rA, $rS, $SH, $MB, $ME", IntRotate,
 991                       []>, PPC970_DGroup_Cracked, RegConstraint<"$rSi = $rA">,
 992                       NoEncode<"$rSi">;
 993 }
 994 def RLWINM : MForm_2<21,
 995                      (ops GPRC:$rA, GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
 996                      "rlwinm $rA, $rS, $SH, $MB, $ME", IntGeneral,
 997                      []>;
 998 def RLWINMo : MForm_2<21,
 999                      (ops GPRC:$rA, GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1000                      "rlwinm. $rA, $rS, $SH, $MB, $ME", IntGeneral,
1001                      []>, isDOT, PPC970_DGroup_Cracked;
1002 def RLWNM  : MForm_2<23,
1003                      (ops GPRC:$rA, GPRC:$rS, GPRC:$rB, u5imm:$MB, u5imm:$ME),
1004                      "rlwnm $rA, $rS, $rB, $MB, $ME", IntGeneral,
1005                      []>;
1006 }
1007
1008
1009 //===----------------------------------------------------------------------===//
1010 // DWARF Pseudo Instructions
1011 //
1012
1013 def DWARF_LOC        : Pseudo<(ops i32imm:$line, i32imm:$col, i32imm:$file),
1014                               "${:comment} .loc $file, $line, $col",
1015                       [(dwarf_loc (i32 imm:$line), (i32 imm:$col),
1016                                   (i32 imm:$file))]>;
1017
1018 //===----------------------------------------------------------------------===//
1019 // PowerPC Instruction Patterns
1020 //
1021
1022 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
1023 def : Pat<(i32 imm:$imm),
1024           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
1025
1026 // Implement the 'not' operation with the NOR instruction.
1027 def NOT : Pat<(not GPRC:$in),
1028               (NOR GPRC:$in, GPRC:$in)>;
1029
1030 // ADD an arbitrary immediate.
1031 def : Pat<(add GPRC:$in, imm:$imm),
1032           (ADDIS (ADDI GPRC:$in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
1033 // OR an arbitrary immediate.
1034 def : Pat<(or GPRC:$in, imm:$imm),
1035           (ORIS (ORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1036 // XOR an arbitrary immediate.
1037 def : Pat<(xor GPRC:$in, imm:$imm),
1038           (XORIS (XORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1039 // SUBFIC
1040 def : Pat<(sub  immSExt16:$imm, GPRC:$in),
1041           (SUBFIC GPRC:$in, imm:$imm)>;
1042
1043 // Return void support.
1044 def : Pat<(ret), (BLR)>;
1045
1046 // SHL/SRL
1047 def : Pat<(shl GPRC:$in, (i32 imm:$imm)),
1048           (RLWINM GPRC:$in, imm:$imm, 0, (SHL32 imm:$imm))>;
1049 def : Pat<(srl GPRC:$in, (i32 imm:$imm)),
1050           (RLWINM GPRC:$in, (SRL32 imm:$imm), imm:$imm, 31)>;
1051
1052 // ROTL
1053 def : Pat<(rotl GPRC:$in, GPRC:$sh),
1054           (RLWNM GPRC:$in, GPRC:$sh, 0, 31)>;
1055 def : Pat<(rotl GPRC:$in, (i32 imm:$imm)),
1056           (RLWINM GPRC:$in, imm:$imm, 0, 31)>;
1057
1058 // RLWNM
1059 def : Pat<(and (rotl GPRC:$in, GPRC:$sh), maskimm32:$imm),
1060           (RLWNM GPRC:$in, GPRC:$sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
1061
1062 // Calls
1063 def : Pat<(PPCcall (i32 tglobaladdr:$dst)),
1064           (BL tglobaladdr:$dst)>;
1065 def : Pat<(PPCcall (i32 texternalsym:$dst)),
1066           (BL texternalsym:$dst)>;
1067
1068 // Hi and Lo for Darwin Global Addresses.
1069 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
1070 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
1071 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
1072 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
1073 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
1074 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
1075 def : Pat<(add GPRC:$in, (PPChi tglobaladdr:$g, 0)),
1076           (ADDIS GPRC:$in, tglobaladdr:$g)>;
1077 def : Pat<(add GPRC:$in, (PPChi tconstpool:$g, 0)),
1078           (ADDIS GPRC:$in, tconstpool:$g)>;
1079 def : Pat<(add GPRC:$in, (PPChi tjumptable:$g, 0)),
1080           (ADDIS GPRC:$in, tjumptable:$g)>;
1081
1082 // Fused negative multiply subtract, alternate pattern
1083 def : Pat<(fsub F8RC:$B, (fmul F8RC:$A, F8RC:$C)),
1084           (FNMSUB F8RC:$A, F8RC:$C, F8RC:$B)>,
1085           Requires<[FPContractions]>;
1086 def : Pat<(fsub F4RC:$B, (fmul F4RC:$A, F4RC:$C)),
1087           (FNMSUBS F4RC:$A, F4RC:$C, F4RC:$B)>,
1088           Requires<[FPContractions]>;
1089
1090 // Standard shifts.  These are represented separately from the real shifts above
1091 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
1092 // amounts.
1093 def : Pat<(sra GPRC:$rS, GPRC:$rB),
1094           (SRAW GPRC:$rS, GPRC:$rB)>;
1095 def : Pat<(srl GPRC:$rS, GPRC:$rB),
1096           (SRW GPRC:$rS, GPRC:$rB)>;
1097 def : Pat<(shl GPRC:$rS, GPRC:$rB),
1098           (SLW GPRC:$rS, GPRC:$rB)>;
1099
1100 def : Pat<(zextloadi1 iaddr:$src),
1101           (LBZ iaddr:$src)>;
1102 def : Pat<(zextloadi1 xaddr:$src),
1103           (LBZX xaddr:$src)>;
1104 def : Pat<(extloadi1 iaddr:$src),
1105           (LBZ iaddr:$src)>;
1106 def : Pat<(extloadi1 xaddr:$src),
1107           (LBZX xaddr:$src)>;
1108 def : Pat<(extloadi8 iaddr:$src),
1109           (LBZ iaddr:$src)>;
1110 def : Pat<(extloadi8 xaddr:$src),
1111           (LBZX xaddr:$src)>;
1112 def : Pat<(extloadi16 iaddr:$src),
1113           (LHZ iaddr:$src)>;
1114 def : Pat<(extloadi16 xaddr:$src),
1115           (LHZX xaddr:$src)>;
1116 def : Pat<(extloadf32 iaddr:$src),
1117           (FMRSD (LFS iaddr:$src))>;
1118 def : Pat<(extloadf32 xaddr:$src),
1119           (FMRSD (LFSX xaddr:$src))>;
1120
1121 include "PPCInstrAltivec.td"
1122 include "PPCInstr64Bit.td"