lib/Target/PowerPC/PPCInstrInfo.td

   1 //===- PPCInstrInfo.td - The PowerPC Instruction Set -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPCShiftOp : SDTypeProfile<1, 2, [   // PPCshl, PPCsra, PPCsrl
  24   SDTCisVT<0, i32>, SDTCisVT<1, i32>, SDTCisVT<2, i32>
  25 ]>;
  26 def SDT_PPCCallSeq : SDTypeProfile<0, 1, [ SDTCisVT<0, i32> ]>;
  27
  28 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  29   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  30 ]>;
  31
  32 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  33   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  34 ]>;
  35
  36 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  37   SDTCisVT<0, i32>, SDTCisVT<2, OtherVT>
  38 ]>;
  39
  40 def SDT_PPClbrx : SDTypeProfile<1, 3, [
  41   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>, SDTCisVT<3, OtherVT>
  42 ]>;
  43 def SDT_PPCstbrx : SDTypeProfile<0, 4, [
  44   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>, SDTCisVT<3, OtherVT>
  45 ]>;
  46
  47 //===----------------------------------------------------------------------===//
  48 // PowerPC specific DAG Nodes.
  49 //
  50
  51 def PPCfcfid  : SDNode<"PPCISD::FCFID" , SDTFPUnaryOp, []>;
  52 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  53 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  54 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx, [SDNPHasChain]>;
  55
  56 // This sequence is used for long double->int conversions.  It changes the
  57 // bits in the FPSCR which is not modelled.
  58 def PPCmffs   : SDNode<"PPCISD::MFFS", SDTypeProfile<1, 0, [SDTCisVT<0, f64>]>,
  59                         [SDNPOutFlag]>;
  60 def PPCmtfsb0 : SDNode<"PPCISD::MTFSB0", SDTypeProfile<0, 1, [SDTCisInt<0>]>,
  61                        [SDNPInFlag, SDNPOutFlag]>;
  62 def PPCmtfsb1 : SDNode<"PPCISD::MTFSB1", SDTypeProfile<0, 1, [SDTCisInt<0>]>,
  63                        [SDNPInFlag, SDNPOutFlag]>;
  64 def PPCfaddrtz: SDNode<"PPCISD::FADDRTZ", SDTFPBinOp,
  65                        [SDNPInFlag, SDNPOutFlag]>;
  66 def PPCmtfsf  : SDNode<"PPCISD::MTFSF", SDTypeProfile<1, 3,
  67                        [SDTCisVT<0, f64>, SDTCisInt<1>, SDTCisVT<2, f64>,
  68                         SDTCisVT<3, f64>]>,
  69                        [SDNPInFlag]>;
  70
  71 def PPCfsel   : SDNode<"PPCISD::FSEL",
  72    // Type constraint for fsel.
  73    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  74                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  75
  76 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  77 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  78 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
  79 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
  80
  81 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
  82
  83 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
  84 // amounts.  These nodes are generated by the multi-precision shift code.
  85 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDT_PPCShiftOp>;
  86 def PPCsra        : SDNode<"PPCISD::SRA"       , SDT_PPCShiftOp>;
  87 def PPCshl        : SDNode<"PPCISD::SHL"       , SDT_PPCShiftOp>;
  88
  89 def PPCextsw_32   : SDNode<"PPCISD::EXTSW_32"  , SDTIntUnaryOp>;
  90 def PPCstd_32     : SDNode<"PPCISD::STD_32"    , SDTStore, [SDNPHasChain]>;
  91
  92 // These are target-independent nodes, but have target-specific formats.
  93 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeq,
  94                            [SDNPHasChain, SDNPOutFlag]>;
  95 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeq,
  96                            [SDNPHasChain, SDNPOutFlag]>;
  97
  98 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
  99 def PPCcall_Macho : SDNode<"PPCISD::CALL_Macho", SDT_PPCCall,
 100                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 101 def PPCcall_ELF   : SDNode<"PPCISD::CALL_ELF", SDT_PPCCall,
 102                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 103 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
 104                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 105 def PPCbctrl_Macho  : SDNode<"PPCISD::BCTRL_Macho", SDTRet,
 106                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 107
 108 def PPCbctrl_ELF  : SDNode<"PPCISD::BCTRL_ELF", SDTRet,
 109                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 110
 111 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTRet,
 112                            [SDNPHasChain, SDNPOptInFlag]>;
 113
 114 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
 115 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutFlag]>;
 116
 117 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
 118                            [SDNPHasChain, SDNPOptInFlag]>;
 119
 120 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx, [SDNPHasChain]>;
 121 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx, [SDNPHasChain]>;
 122
 123 // Instructions to support dynamic alloca.
 124 def SDTDynOp  : SDTypeProfile<1, 2, []>;
 125 def PPCdynalloc   : SDNode<"PPCISD::DYNALLOC", SDTDynOp, [SDNPHasChain]>;
 126
 127 //===----------------------------------------------------------------------===//
 128 // PowerPC specific transformation functions and pattern fragments.
 129 //
 130
 131 def SHL32 : SDNodeXForm<imm, [{
 132   // Transformation function: 31 - imm
 133   return getI32Imm(31 - N->getValue());
 134 }]>;
 135
 136 def SRL32 : SDNodeXForm<imm, [{
 137   // Transformation function: 32 - imm
 138   return N->getValue() ? getI32Imm(32 - N->getValue()) : getI32Imm(0);
 139 }]>;
 140
 141 def LO16 : SDNodeXForm<imm, [{
 142   // Transformation function: get the low 16 bits.
 143   return getI32Imm((unsigned short)N->getValue());
 144 }]>;
 145
 146 def HI16 : SDNodeXForm<imm, [{
 147   // Transformation function: shift the immediate value down into the low bits.
 148   return getI32Imm((unsigned)N->getValue() >> 16);
 149 }]>;
 150
 151 def HA16 : SDNodeXForm<imm, [{
 152   // Transformation function: shift the immediate value down into the low bits.
 153   signed int Val = N->getValue();
 154   return getI32Imm((Val - (signed short)Val) >> 16);
 155 }]>;
 156 def MB : SDNodeXForm<imm, [{
 157   // Transformation function: get the start bit of a mask
 158   unsigned mb, me;
 159   (void)isRunOfOnes((unsigned)N->getValue(), mb, me);
 160   return getI32Imm(mb);
 161 }]>;
 162
 163 def ME : SDNodeXForm<imm, [{
 164   // Transformation function: get the end bit of a mask
 165   unsigned mb, me;
 166   (void)isRunOfOnes((unsigned)N->getValue(), mb, me);
 167   return getI32Imm(me);
 168 }]>;
 169 def maskimm32 : PatLeaf<(imm), [{
 170   // maskImm predicate - True if immediate is a run of ones.
 171   unsigned mb, me;
 172   if (N->getValueType(0) == MVT::i32)
 173     return isRunOfOnes((unsigned)N->getValue(), mb, me);
 174   else
 175     return false;
 176 }]>;
 177
 178 def immSExt16  : PatLeaf<(imm), [{
 179   // immSExt16 predicate - True if the immediate fits in a 16-bit sign extended
 180   // field.  Used by instructions like 'addi'.
 181   if (N->getValueType(0) == MVT::i32)
 182     return (int32_t)N->getValue() == (short)N->getValue();
 183   else
 184     return (int64_t)N->getValue() == (short)N->getValue();
 185 }]>;
 186 def immZExt16  : PatLeaf<(imm), [{
 187   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 188   // field.  Used by instructions like 'ori'.
 189   return (uint64_t)N->getValue() == (unsigned short)N->getValue();
 190 }], LO16>;
 191
 192 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 193 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 194 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 195 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 196 // clear).
 197 def imm16ShiftedZExt : PatLeaf<(imm), [{
 198   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 199   // immediate are set.  Used by instructions like 'xoris'.
 200   return (N->getValue() & ~uint64_t(0xFFFF0000)) == 0;
 201 }], HI16>;
 202
 203 def imm16ShiftedSExt : PatLeaf<(imm), [{
 204   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 205   // immediate are set.  Used by instructions like 'addis'.  Identical to
 206   // imm16ShiftedZExt in 32-bit mode.
 207   if (N->getValue() & 0xFFFF) return false;
 208   if (N->getValueType(0) == MVT::i32)
 209     return true;
 210   // For 64-bit, make sure it is sext right.
 211   return N->getValue() == (uint64_t)(int)N->getValue();
 212 }], HI16>;
 213
 214
 215 //===----------------------------------------------------------------------===//
 216 // PowerPC Flag Definitions.
 217
 218 class isPPC64 { bit PPC64 = 1; }
 219 class isDOT   {
 220   list<Register> Defs = [CR0];
 221   bit RC  = 1;
 222 }
 223
 224 class RegConstraint<string C> {
 225   string Constraints = C;
 226 }
 227 class NoEncode<string E> {
 228   string DisableEncoding = E;
 229 }
 230
 231
 232 //===----------------------------------------------------------------------===//
 233 // PowerPC Operand Definitions.
 234
 235 def s5imm   : Operand<i32> {
 236   let PrintMethod = "printS5ImmOperand";
 237 }
 238 def u5imm   : Operand<i32> {
 239   let PrintMethod = "printU5ImmOperand";
 240 }
 241 def u6imm   : Operand<i32> {
 242   let PrintMethod = "printU6ImmOperand";
 243 }
 244 def s16imm  : Operand<i32> {
 245   let PrintMethod = "printS16ImmOperand";
 246 }
 247 def u16imm  : Operand<i32> {
 248   let PrintMethod = "printU16ImmOperand";
 249 }
 250 def s16immX4  : Operand<i32> {   // Multiply imm by 4 before printing.
 251   let PrintMethod = "printS16X4ImmOperand";
 252 }
 253 def target : Operand<OtherVT> {
 254   let PrintMethod = "printBranchOperand";
 255 }
 256 def calltarget : Operand<iPTR> {
 257   let PrintMethod = "printCallOperand";
 258 }
 259 def aaddr : Operand<iPTR> {
 260   let PrintMethod = "printAbsAddrOperand";
 261 }
 262 def piclabel: Operand<iPTR> {
 263   let PrintMethod = "printPICLabel";
 264 }
 265 def symbolHi: Operand<i32> {
 266   let PrintMethod = "printSymbolHi";
 267 }
 268 def symbolLo: Operand<i32> {
 269   let PrintMethod = "printSymbolLo";
 270 }
 271 def crbitm: Operand<i8> {
 272   let PrintMethod = "printcrbitm";
 273 }
 274 // Address operands
 275 def memri : Operand<iPTR> {
 276   let PrintMethod = "printMemRegImm";
 277   let MIOperandInfo = (ops i32imm:$imm, ptr_rc:$reg);
 278 }
 279 def memrr : Operand<iPTR> {
 280   let PrintMethod = "printMemRegReg";
 281   let MIOperandInfo = (ops ptr_rc, ptr_rc);
 282 }
 283 def memrix : Operand<iPTR> {   // memri where the imm is shifted 2 bits.
 284   let PrintMethod = "printMemRegImmShifted";
 285   let MIOperandInfo = (ops i32imm:$imm, ptr_rc:$reg);
 286 }
 287
 288 // PowerPC Predicate operand.  20 = (0<<5)|20 = always, CR0 is a dummy reg
 289 // that doesn't matter.
 290 def pred : PredicateOperand<OtherVT, (ops imm, CRRC),
 291                                      (ops (i32 20), CR0)> {
 292   let PrintMethod = "printPredicateOperand";
 293 }
 294
 295 // Define PowerPC specific addressing mode.
 296 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 297 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 298 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 299 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmShift", [], []>; // "std"
 300
 301 /// This is just the offset part of iaddr, used for preinc.
 302 def iaddroff : ComplexPattern<iPTR, 1, "SelectAddrImmOffs", [], []>;
 303
 304 //===----------------------------------------------------------------------===//
 305 // PowerPC Instruction Predicate Definitions.
 306 def FPContractions : Predicate<"!NoExcessFPPrecision">;
 307 def In32BitMode  : Predicate<"!PPCSubTarget.isPPC64()">;
 308 def In64BitMode  : Predicate<"PPCSubTarget.isPPC64()">;
 309
 310
 311 //===----------------------------------------------------------------------===//
 312 // PowerPC Instruction Definitions.
 313
 314 // Pseudo-instructions:
 315
 316 let hasCtrlDep = 1 in {
 317 let Defs = [R1], Uses = [R1] in {
 318 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm:$amt),
 319                               "${:comment} ADJCALLSTACKDOWN",
 320                               [(callseq_start imm:$amt)]>;
 321 def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm:$amt),
 322                               "${:comment} ADJCALLSTACKUP",
 323                               [(callseq_end imm:$amt)]>;
 324 }
 325
 326 def UPDATE_VRSAVE    : Pseudo<(outs GPRC:$rD), (ins GPRC:$rS),
 327                               "UPDATE_VRSAVE $rD, $rS", []>;
 328 }
 329
 330 let Defs = [R1], Uses = [R1] in
 331 def DYNALLOC : Pseudo<(outs GPRC:$result), (ins GPRC:$negsize, memri:$fpsi),
 332                        "${:comment} DYNALLOC $result, $negsize, $fpsi",
 333                        [(set GPRC:$result,
 334                              (PPCdynalloc GPRC:$negsize, iaddr:$fpsi))]>;
 335
 336 def IMPLICIT_DEF_GPRC: Pseudo<(outs GPRC:$rD), (ins),
 337                               "${:comment}IMPLICIT_DEF_GPRC $rD",
 338                               [(set GPRC:$rD, (undef))]>;
 339 def IMPLICIT_DEF_F8  : Pseudo<(outs F8RC:$rD), (ins),
 340                               "${:comment} IMPLICIT_DEF_F8 $rD",
 341                               [(set F8RC:$rD, (undef))]>;
 342 def IMPLICIT_DEF_F4  : Pseudo<(outs F4RC:$rD), (ins),
 343                               "${:comment} IMPLICIT_DEF_F4 $rD",
 344                               [(set F4RC:$rD, (undef))]>;
 345
 346 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded by the
 347 // scheduler into a branch sequence.
 348 let usesCustomDAGSchedInserter = 1,    // Expanded by the scheduler.
 349     PPC970_Single = 1 in {
 350   def SELECT_CC_I4 : Pseudo<(outs GPRC:$dst), (ins CRRC:$cond, GPRC:$T, GPRC:$F,
 351                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 352                               []>;
 353   def SELECT_CC_I8 : Pseudo<(outs G8RC:$dst), (ins CRRC:$cond, G8RC:$T, G8RC:$F,
 354                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 355                               []>;
 356   def SELECT_CC_F4  : Pseudo<(outs F4RC:$dst), (ins CRRC:$cond, F4RC:$T, F4RC:$F,
 357                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 358                               []>;
 359   def SELECT_CC_F8  : Pseudo<(outs F8RC:$dst), (ins CRRC:$cond, F8RC:$T, F8RC:$F,
 360                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 361                               []>;
 362   def SELECT_CC_VRRC: Pseudo<(outs VRRC:$dst), (ins CRRC:$cond, VRRC:$T, VRRC:$F,
 363                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 364                               []>;
 365 }
 366
 367 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7 in {
 368   let isReturn = 1 in
 369     def BLR : XLForm_2_br<19, 16, 0, (outs), (ins pred:$p),
 370                           "b${p:cc}lr ${p:reg}", BrB,
 371                           [(retflag)]>;
 372   let isBranch = 1, isIndirectBranch = 1 in
 373     def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>;
 374 }
 375
 376
 377
 378 let Defs = [LR] in
 379   def MovePCtoLR : Pseudo<(outs), (ins piclabel:$label), "bl $label", []>,
 380                    PPC970_Unit_BRU;
 381
 382 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
 383   let isBarrier = 1 in {
 384   def B   : IForm<18, 0, 0, (outs), (ins target:$dst),
 385                   "b $dst", BrB,
 386                   [(br bb:$dst)]>;
 387   }
 388
 389   // BCC represents an arbitrary conditional branch on a predicate.
 390   // FIXME: should be able to write a pattern for PPCcondbranch, but can't use
 391   // a two-value operand where a dag node expects two operands. :(
 392   def BCC : BForm<16, 0, 0, (outs), (ins pred:$cond, target:$dst),
 393                   "b${cond:cc} ${cond:reg}, $dst"
 394                   /*[(PPCcondbranch CRRC:$crS, imm:$opc, bb:$dst)]*/>;
 395 }
 396
 397 // Macho ABI Calls.
 398 let isCall = 1, PPC970_Unit = 7,
 399   // All calls clobber the non-callee saved registers...
 400   Defs = [R0,R2,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,
 401           F0,F1,F2,F3,F4,F5,F6,F7,F8,F9,F10,F11,F12,F13,
 402           V0,V1,V2,V3,V4,V5,V6,V7,V8,V9,V10,V11,V12,V13,V14,V15,V16,V17,V18,V19,
 403           LR,CTR,
 404           CR0,CR1,CR5,CR6,CR7] in {
 405   // Convenient aliases for call instructions
 406   def BL_Macho  : IForm<18, 0, 1,
 407                         (outs), (ins calltarget:$func, variable_ops),
 408                         "bl $func", BrB, []>;  // See Pat patterns below.
 409   def BLA_Macho : IForm<18, 1, 1,
 410                         (outs), (ins aaddr:$func, variable_ops),
 411                         "bla $func", BrB, [(PPCcall_Macho (i32 imm:$func))]>;
 412   def BCTRL_Macho : XLForm_2_ext<19, 528, 20, 0, 1,
 413                                  (outs), (ins variable_ops),
 414                                  "bctrl", BrB,
 415                                  [(PPCbctrl_Macho)]>, Requires<[In32BitMode]>;
 416 }
 417
 418 // ELF ABI Calls.
 419 let isCall = 1, PPC970_Unit = 7,
 420   // All calls clobber the non-callee saved registers...
 421   Defs = [R0,R2,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,
 422           F0,F1,F2,F3,F4,F5,F6,F7,F8,
 423           V0,V1,V2,V3,V4,V5,V6,V7,V8,V9,V10,V11,V12,V13,V14,V15,V16,V17,V18,V19,
 424           LR,CTR,
 425           CR0,CR1,CR5,CR6,CR7] in {
 426   // Convenient aliases for call instructions
 427   def BL_ELF  : IForm<18, 0, 1,
 428                       (outs), (ins calltarget:$func, variable_ops),
 429                       "bl $func", BrB, []>;  // See Pat patterns below.
 430   def BLA_ELF : IForm<18, 1, 1,
 431                       (outs), (ins aaddr:$func, variable_ops),
 432                       "bla $func", BrB,
 433                       [(PPCcall_ELF (i32 imm:$func))]>;
 434   def BCTRL_ELF : XLForm_2_ext<19, 528, 20, 0, 1,
 435                                (outs), (ins variable_ops),
 436                                "bctrl", BrB,
 437                                [(PPCbctrl_ELF)]>, Requires<[In32BitMode]>;
 438 }
 439
 440 // DCB* instructions.
 441 def DCBA   : DCB_Form<758, 0, (outs), (ins memrr:$dst),
 442                       "dcba $dst", LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
 443                       PPC970_DGroup_Single;
 444 def DCBF   : DCB_Form<86, 0, (outs), (ins memrr:$dst),
 445                       "dcbf $dst", LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
 446                       PPC970_DGroup_Single;
 447 def DCBI   : DCB_Form<470, 0, (outs), (ins memrr:$dst),
 448                       "dcbi $dst", LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
 449                       PPC970_DGroup_Single;
 450 def DCBST  : DCB_Form<54, 0, (outs), (ins memrr:$dst),
 451                       "dcbst $dst", LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
 452                       PPC970_DGroup_Single;
 453 def DCBT   : DCB_Form<278, 0, (outs), (ins memrr:$dst),
 454                       "dcbt $dst", LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
 455                       PPC970_DGroup_Single;
 456 def DCBTST : DCB_Form<246, 0, (outs), (ins memrr:$dst),
 457                       "dcbtst $dst", LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
 458                       PPC970_DGroup_Single;
 459 def DCBZ   : DCB_Form<1014, 0, (outs), (ins memrr:$dst),
 460                       "dcbz $dst", LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
 461                       PPC970_DGroup_Single;
 462 def DCBZL  : DCB_Form<1014, 1, (outs), (ins memrr:$dst),
 463                       "dcbzl $dst", LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
 464                       PPC970_DGroup_Single;
 465
 466 //===----------------------------------------------------------------------===//
 467 // PPC32 Load Instructions.
 468 //
 469
 470 // Unindexed (r+i) Loads.
 471 let isLoad = 1, PPC970_Unit = 2 in {
 472 def LBZ : DForm_1<34, (outs GPRC:$rD), (ins memri:$src),
 473                   "lbz $rD, $src", LdStGeneral,
 474                   [(set GPRC:$rD, (zextloadi8 iaddr:$src))]>;
 475 def LHA : DForm_1<42, (outs GPRC:$rD), (ins memri:$src),
 476                   "lha $rD, $src", LdStLHA,
 477                   [(set GPRC:$rD, (sextloadi16 iaddr:$src))]>,
 478                   PPC970_DGroup_Cracked;
 479 def LHZ : DForm_1<40, (outs GPRC:$rD), (ins memri:$src),
 480                   "lhz $rD, $src", LdStGeneral,
 481                   [(set GPRC:$rD, (zextloadi16 iaddr:$src))]>;
 482 def LWZ : DForm_1<32, (outs GPRC:$rD), (ins memri:$src),
 483                   "lwz $rD, $src", LdStGeneral,
 484                   [(set GPRC:$rD, (load iaddr:$src))]>;
 485
 486 def LFS : DForm_1<48, (outs F4RC:$rD), (ins memri:$src),
 487                   "lfs $rD, $src", LdStLFDU,
 488                   [(set F4RC:$rD, (load iaddr:$src))]>;
 489 def LFD : DForm_1<50, (outs F8RC:$rD), (ins memri:$src),
 490                   "lfd $rD, $src", LdStLFD,
 491                   [(set F8RC:$rD, (load iaddr:$src))]>;
 492
 493
 494 // Unindexed (r+i) Loads with Update (preinc).
 495 def LBZU : DForm_1<35, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 496                    "lbzu $rD, $addr", LdStGeneral,
 497                    []>, RegConstraint<"$addr.reg = $ea_result">,
 498                    NoEncode<"$ea_result">;
 499
 500 def LHAU : DForm_1<43, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 501                    "lhau $rD, $addr", LdStGeneral,
 502                    []>, RegConstraint<"$addr.reg = $ea_result">,
 503                    NoEncode<"$ea_result">;
 504
 505 def LHZU : DForm_1<41, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 506                    "lhzu $rD, $addr", LdStGeneral,
 507                    []>, RegConstraint<"$addr.reg = $ea_result">,
 508                    NoEncode<"$ea_result">;
 509
 510 def LWZU : DForm_1<33, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 511                    "lwzu $rD, $addr", LdStGeneral,
 512                    []>, RegConstraint<"$addr.reg = $ea_result">,
 513                    NoEncode<"$ea_result">;
 514
 515 def LFSU : DForm_1<49, (outs F4RC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 516                   "lfs $rD, $addr", LdStLFDU,
 517                   []>, RegConstraint<"$addr.reg = $ea_result">,
 518                    NoEncode<"$ea_result">;
 519
 520 def LFDU : DForm_1<51, (outs F8RC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 521                   "lfd $rD, $addr", LdStLFD,
 522                   []>, RegConstraint<"$addr.reg = $ea_result">,
 523                    NoEncode<"$ea_result">;
 524 }
 525
 526 // Indexed (r+r) Loads.
 527 //
 528 let isLoad = 1, PPC970_Unit = 2 in {
 529 def LBZX : XForm_1<31,  87, (outs GPRC:$rD), (ins memrr:$src),
 530                    "lbzx $rD, $src", LdStGeneral,
 531                    [(set GPRC:$rD, (zextloadi8 xaddr:$src))]>;
 532 def LHAX : XForm_1<31, 343, (outs GPRC:$rD), (ins memrr:$src),
 533                    "lhax $rD, $src", LdStLHA,
 534                    [(set GPRC:$rD, (sextloadi16 xaddr:$src))]>,
 535                    PPC970_DGroup_Cracked;
 536 def LHZX : XForm_1<31, 279, (outs GPRC:$rD), (ins memrr:$src),
 537                    "lhzx $rD, $src", LdStGeneral,
 538                    [(set GPRC:$rD, (zextloadi16 xaddr:$src))]>;
 539 def LWZX : XForm_1<31,  23, (outs GPRC:$rD), (ins memrr:$src),
 540                    "lwzx $rD, $src", LdStGeneral,
 541                    [(set GPRC:$rD, (load xaddr:$src))]>;
 542
 543
 544 def LHBRX : XForm_1<31, 790, (outs GPRC:$rD), (ins memrr:$src),
 545                    "lhbrx $rD, $src", LdStGeneral,
 546                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, srcvalue:$sv, i16))]>;
 547 def LWBRX : XForm_1<31,  534, (outs GPRC:$rD), (ins memrr:$src),
 548                    "lwbrx $rD, $src", LdStGeneral,
 549                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, srcvalue:$sv, i32))]>;
 550
 551 def LFSX   : XForm_25<31, 535, (outs F4RC:$frD), (ins memrr:$src),
 552                       "lfsx $frD, $src", LdStLFDU,
 553                       [(set F4RC:$frD, (load xaddr:$src))]>;
 554 def LFDX   : XForm_25<31, 599, (outs F8RC:$frD), (ins memrr:$src),
 555                       "lfdx $frD, $src", LdStLFDU,
 556                       [(set F8RC:$frD, (load xaddr:$src))]>;
 557 }
 558
 559 //===----------------------------------------------------------------------===//
 560 // PPC32 Store Instructions.
 561 //
 562
 563 // Unindexed (r+i) Stores.
 564 let isStore = 1, PPC970_Unit = 2 in {
 565 def STB  : DForm_1<38, (outs), (ins GPRC:$rS, memri:$src),
 566                    "stb $rS, $src", LdStGeneral,
 567                    [(truncstorei8 GPRC:$rS, iaddr:$src)]>;
 568 def STH  : DForm_1<44, (outs), (ins GPRC:$rS, memri:$src),
 569                    "sth $rS, $src", LdStGeneral,
 570                    [(truncstorei16 GPRC:$rS, iaddr:$src)]>;
 571 def STW  : DForm_1<36, (outs), (ins GPRC:$rS, memri:$src),
 572                    "stw $rS, $src", LdStGeneral,
 573                    [(store GPRC:$rS, iaddr:$src)]>;
 574 def STFS : DForm_1<52, (outs), (ins F4RC:$rS, memri:$dst),
 575                    "stfs $rS, $dst", LdStUX,
 576                    [(store F4RC:$rS, iaddr:$dst)]>;
 577 def STFD : DForm_1<54, (outs), (ins F8RC:$rS, memri:$dst),
 578                    "stfd $rS, $dst", LdStUX,
 579                    [(store F8RC:$rS, iaddr:$dst)]>;
 580 }
 581
 582 // Unindexed (r+i) Stores with Update (preinc).
 583 let isStore = 1, PPC970_Unit = 2 in {
 584 def STBU  : DForm_1<39, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 585                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 586                     "stbu $rS, $ptroff($ptrreg)", LdStGeneral,
 587                     [(set ptr_rc:$ea_res,
 588                           (pre_truncsti8 GPRC:$rS, ptr_rc:$ptrreg,
 589                                          iaddroff:$ptroff))]>,
 590                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 591 def STHU  : DForm_1<45, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 592                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 593                     "sthu $rS, $ptroff($ptrreg)", LdStGeneral,
 594                     [(set ptr_rc:$ea_res,
 595                         (pre_truncsti16 GPRC:$rS, ptr_rc:$ptrreg,
 596                                         iaddroff:$ptroff))]>,
 597                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 598 def STWU  : DForm_1<37, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 599                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 600                     "stwu $rS, $ptroff($ptrreg)", LdStGeneral,
 601                     [(set ptr_rc:$ea_res, (pre_store GPRC:$rS, ptr_rc:$ptrreg,
 602                                                      iaddroff:$ptroff))]>,
 603                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 604 def STFSU : DForm_1<37, (outs ptr_rc:$ea_res), (ins F4RC:$rS,
 605                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 606                     "stfsu $rS, $ptroff($ptrreg)", LdStGeneral,
 607                     [(set ptr_rc:$ea_res, (pre_store F4RC:$rS,  ptr_rc:$ptrreg,
 608                                           iaddroff:$ptroff))]>,
 609                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 610 def STFDU : DForm_1<37, (outs ptr_rc:$ea_res), (ins F8RC:$rS,
 611                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 612                     "stfdu $rS, $ptroff($ptrreg)", LdStGeneral,
 613                     [(set ptr_rc:$ea_res, (pre_store F8RC:$rS, ptr_rc:$ptrreg,
 614                                           iaddroff:$ptroff))]>,
 615                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 616 }
 617
 618
 619 // Indexed (r+r) Stores.
 620 //
 621 let isStore = 1, PPC970_Unit = 2 in {
 622 def STBX  : XForm_8<31, 215, (outs), (ins GPRC:$rS, memrr:$dst),
 623                    "stbx $rS, $dst", LdStGeneral,
 624                    [(truncstorei8 GPRC:$rS, xaddr:$dst)]>,
 625                    PPC970_DGroup_Cracked;
 626 def STHX  : XForm_8<31, 407, (outs), (ins GPRC:$rS, memrr:$dst),
 627                    "sthx $rS, $dst", LdStGeneral,
 628                    [(truncstorei16 GPRC:$rS, xaddr:$dst)]>,
 629                    PPC970_DGroup_Cracked;
 630 def STWX  : XForm_8<31, 151, (outs), (ins GPRC:$rS, memrr:$dst),
 631                    "stwx $rS, $dst", LdStGeneral,
 632                    [(store GPRC:$rS, xaddr:$dst)]>,
 633                    PPC970_DGroup_Cracked;
 634 def STWUX : XForm_8<31, 183, (outs), (ins GPRC:$rS, GPRC:$rA, GPRC:$rB),
 635                    "stwux $rS, $rA, $rB", LdStGeneral,
 636                    []>;
 637 def STHBRX: XForm_8<31, 918, (outs), (ins GPRC:$rS, memrr:$dst),
 638                    "sthbrx $rS, $dst", LdStGeneral,
 639                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, srcvalue:$dummy, i16)]>,
 640                    PPC970_DGroup_Cracked;
 641 def STWBRX: XForm_8<31, 662, (outs), (ins GPRC:$rS, memrr:$dst),
 642                    "stwbrx $rS, $dst", LdStGeneral,
 643                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, srcvalue:$dummy, i32)]>,
 644                    PPC970_DGroup_Cracked;
 645
 646 def STFIWX: XForm_28<31, 983, (outs), (ins F8RC:$frS, memrr:$dst),
 647                      "stfiwx $frS, $dst", LdStUX,
 648                      [(PPCstfiwx F8RC:$frS, xoaddr:$dst)]>;
 649 def STFSX : XForm_28<31, 663, (outs), (ins F4RC:$frS, memrr:$dst),
 650                      "stfsx $frS, $dst", LdStUX,
 651                      [(store F4RC:$frS, xaddr:$dst)]>;
 652 def STFDX : XForm_28<31, 727, (outs), (ins F8RC:$frS, memrr:$dst),
 653                      "stfdx $frS, $dst", LdStUX,
 654                      [(store F8RC:$frS, xaddr:$dst)]>;
 655 }
 656
 657
 658 //===----------------------------------------------------------------------===//
 659 // PPC32 Arithmetic Instructions.
 660 //
 661
 662 let PPC970_Unit = 1 in {  // FXU Operations.
 663 def ADDI   : DForm_2<14, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 664                      "addi $rD, $rA, $imm", IntGeneral,
 665                      [(set GPRC:$rD, (add GPRC:$rA, immSExt16:$imm))]>;
 666 def ADDIC  : DForm_2<12, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 667                      "addic $rD, $rA, $imm", IntGeneral,
 668                      [(set GPRC:$rD, (addc GPRC:$rA, immSExt16:$imm))]>,
 669                      PPC970_DGroup_Cracked;
 670 def ADDICo : DForm_2<13, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 671                      "addic. $rD, $rA, $imm", IntGeneral,
 672                      []>;
 673 def ADDIS  : DForm_2<15, (outs GPRC:$rD), (ins GPRC:$rA, symbolHi:$imm),
 674                      "addis $rD, $rA, $imm", IntGeneral,
 675                      [(set GPRC:$rD, (add GPRC:$rA, imm16ShiftedSExt:$imm))]>;
 676 def LA     : DForm_2<14, (outs GPRC:$rD), (ins GPRC:$rA, symbolLo:$sym),
 677                      "la $rD, $sym($rA)", IntGeneral,
 678                      [(set GPRC:$rD, (add GPRC:$rA,
 679                                           (PPClo tglobaladdr:$sym, 0)))]>;
 680 def MULLI  : DForm_2< 7, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 681                      "mulli $rD, $rA, $imm", IntMulLI,
 682                      [(set GPRC:$rD, (mul GPRC:$rA, immSExt16:$imm))]>;
 683 def SUBFIC : DForm_2< 8, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 684                      "subfic $rD, $rA, $imm", IntGeneral,
 685                      [(set GPRC:$rD, (subc immSExt16:$imm, GPRC:$rA))]>;
 686 def LI  : DForm_2_r0<14, (outs GPRC:$rD), (ins symbolLo:$imm),
 687                      "li $rD, $imm", IntGeneral,
 688                      [(set GPRC:$rD, immSExt16:$imm)]>;
 689 def LIS : DForm_2_r0<15, (outs GPRC:$rD), (ins symbolHi:$imm),
 690                      "lis $rD, $imm", IntGeneral,
 691                      [(set GPRC:$rD, imm16ShiftedSExt:$imm)]>;
 692 }
 693
 694 let PPC970_Unit = 1 in {  // FXU Operations.
 695 def ANDIo : DForm_4<28, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 696                     "andi. $dst, $src1, $src2", IntGeneral,
 697                     [(set GPRC:$dst, (and GPRC:$src1, immZExt16:$src2))]>,
 698                     isDOT;
 699 def ANDISo : DForm_4<29, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 700                     "andis. $dst, $src1, $src2", IntGeneral,
 701                     [(set GPRC:$dst, (and GPRC:$src1,imm16ShiftedZExt:$src2))]>,
 702                     isDOT;
 703 def ORI   : DForm_4<24, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 704                     "ori $dst, $src1, $src2", IntGeneral,
 705                     [(set GPRC:$dst, (or GPRC:$src1, immZExt16:$src2))]>;
 706 def ORIS  : DForm_4<25, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 707                     "oris $dst, $src1, $src2", IntGeneral,
 708                     [(set GPRC:$dst, (or GPRC:$src1, imm16ShiftedZExt:$src2))]>;
 709 def XORI  : DForm_4<26, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 710                     "xori $dst, $src1, $src2", IntGeneral,
 711                     [(set GPRC:$dst, (xor GPRC:$src1, immZExt16:$src2))]>;
 712 def XORIS : DForm_4<27, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 713                     "xoris $dst, $src1, $src2", IntGeneral,
 714                     [(set GPRC:$dst, (xor GPRC:$src1,imm16ShiftedZExt:$src2))]>;
 715 def NOP   : DForm_4_zero<24, (outs), (ins), "nop", IntGeneral,
 716                          []>;
 717 def CMPWI : DForm_5_ext<11, (outs CRRC:$crD), (ins GPRC:$rA, s16imm:$imm),
 718                         "cmpwi $crD, $rA, $imm", IntCompare>;
 719 def CMPLWI : DForm_6_ext<10, (outs CRRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 720                          "cmplwi $dst, $src1, $src2", IntCompare>;
 721 }
 722
 723
 724 let PPC970_Unit = 1 in {  // FXU Operations.
 725 def NAND : XForm_6<31, 476, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 726                    "nand $rA, $rS, $rB", IntGeneral,
 727                    [(set GPRC:$rA, (not (and GPRC:$rS, GPRC:$rB)))]>;
 728 def AND  : XForm_6<31,  28, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 729                    "and $rA, $rS, $rB", IntGeneral,
 730                    [(set GPRC:$rA, (and GPRC:$rS, GPRC:$rB))]>;
 731 def ANDC : XForm_6<31,  60, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 732                    "andc $rA, $rS, $rB", IntGeneral,
 733                    [(set GPRC:$rA, (and GPRC:$rS, (not GPRC:$rB)))]>;
 734 def OR   : XForm_6<31, 444, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 735                    "or $rA, $rS, $rB", IntGeneral,
 736                    [(set GPRC:$rA, (or GPRC:$rS, GPRC:$rB))]>;
 737 def NOR  : XForm_6<31, 124, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 738                    "nor $rA, $rS, $rB", IntGeneral,
 739                    [(set GPRC:$rA, (not (or GPRC:$rS, GPRC:$rB)))]>;
 740 def ORC  : XForm_6<31, 412, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 741                    "orc $rA, $rS, $rB", IntGeneral,
 742                    [(set GPRC:$rA, (or GPRC:$rS, (not GPRC:$rB)))]>;
 743 def EQV  : XForm_6<31, 284, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 744                    "eqv $rA, $rS, $rB", IntGeneral,
 745                    [(set GPRC:$rA, (not (xor GPRC:$rS, GPRC:$rB)))]>;
 746 def XOR  : XForm_6<31, 316, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 747                    "xor $rA, $rS, $rB", IntGeneral,
 748                    [(set GPRC:$rA, (xor GPRC:$rS, GPRC:$rB))]>;
 749 def SLW  : XForm_6<31,  24, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 750                    "slw $rA, $rS, $rB", IntGeneral,
 751                    [(set GPRC:$rA, (PPCshl GPRC:$rS, GPRC:$rB))]>;
 752 def SRW  : XForm_6<31, 536, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 753                    "srw $rA, $rS, $rB", IntGeneral,
 754                    [(set GPRC:$rA, (PPCsrl GPRC:$rS, GPRC:$rB))]>;
 755 def SRAW : XForm_6<31, 792, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 756                    "sraw $rA, $rS, $rB", IntShift,
 757                    [(set GPRC:$rA, (PPCsra GPRC:$rS, GPRC:$rB))]>;
 758 }
 759
 760 let PPC970_Unit = 1 in {  // FXU Operations.
 761 def SRAWI : XForm_10<31, 824, (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH),
 762                      "srawi $rA, $rS, $SH", IntShift,
 763                      [(set GPRC:$rA, (sra GPRC:$rS, (i32 imm:$SH)))]>;
 764 def CNTLZW : XForm_11<31,  26, (outs GPRC:$rA), (ins GPRC:$rS),
 765                       "cntlzw $rA, $rS", IntGeneral,
 766                       [(set GPRC:$rA, (ctlz GPRC:$rS))]>;
 767 def EXTSB  : XForm_11<31, 954, (outs GPRC:$rA), (ins GPRC:$rS),
 768                       "extsb $rA, $rS", IntGeneral,
 769                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i8))]>;
 770 def EXTSH  : XForm_11<31, 922, (outs GPRC:$rA), (ins GPRC:$rS),
 771                       "extsh $rA, $rS", IntGeneral,
 772                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i16))]>;
 773
 774 def CMPW   : XForm_16_ext<31, 0, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
 775                           "cmpw $crD, $rA, $rB", IntCompare>;
 776 def CMPLW  : XForm_16_ext<31, 32, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
 777                           "cmplw $crD, $rA, $rB", IntCompare>;
 778 }
 779 let PPC970_Unit = 3 in {  // FPU Operations.
 780 //def FCMPO  : XForm_17<63, 32, (outs CRRC:$crD), (ins FPRC:$fA, FPRC:$fB),
 781 //                      "fcmpo $crD, $fA, $fB", FPCompare>;
 782 def FCMPUS : XForm_17<63, 0, (outs CRRC:$crD), (ins F4RC:$fA, F4RC:$fB),
 783                       "fcmpu $crD, $fA, $fB", FPCompare>;
 784 def FCMPUD : XForm_17<63, 0, (outs CRRC:$crD), (ins F8RC:$fA, F8RC:$fB),
 785                       "fcmpu $crD, $fA, $fB", FPCompare>;
 786
 787 def FCTIWZ : XForm_26<63, 15, (outs F8RC:$frD), (ins F8RC:$frB),
 788                       "fctiwz $frD, $frB", FPGeneral,
 789                       [(set F8RC:$frD, (PPCfctiwz F8RC:$frB))]>;
 790 def FRSP   : XForm_26<63, 12, (outs F4RC:$frD), (ins F8RC:$frB),
 791                       "frsp $frD, $frB", FPGeneral,
 792                       [(set F4RC:$frD, (fround F8RC:$frB))]>;
 793 def FSQRT  : XForm_26<63, 22, (outs F8RC:$frD), (ins F8RC:$frB),
 794                       "fsqrt $frD, $frB", FPSqrt,
 795                       [(set F8RC:$frD, (fsqrt F8RC:$frB))]>;
 796 def FSQRTS : XForm_26<59, 22, (outs F4RC:$frD), (ins F4RC:$frB),
 797                       "fsqrts $frD, $frB", FPSqrt,
 798                       [(set F4RC:$frD, (fsqrt F4RC:$frB))]>;
 799 }
 800
 801 /// FMR is split into 3 versions, one for 4/8 byte FP, and one for extending.
 802 ///
 803 /// Note that these are defined as pseudo-ops on the PPC970 because they are
 804 /// often coalesced away and we don't want the dispatch group builder to think
 805 /// that they will fill slots (which could cause the load of a LSU reject to
 806 /// sneak into a d-group with a store).
 807 def FMRS   : XForm_26<63, 72, (outs F4RC:$frD), (ins F4RC:$frB),
 808                       "fmr $frD, $frB", FPGeneral,
 809                       []>,  // (set F4RC:$frD, F4RC:$frB)
 810                       PPC970_Unit_Pseudo;
 811 def FMRD   : XForm_26<63, 72, (outs F8RC:$frD), (ins F8RC:$frB),
 812                       "fmr $frD, $frB", FPGeneral,
 813                       []>,  // (set F8RC:$frD, F8RC:$frB)
 814                       PPC970_Unit_Pseudo;
 815 def FMRSD  : XForm_26<63, 72, (outs F8RC:$frD), (ins F4RC:$frB),
 816                       "fmr $frD, $frB", FPGeneral,
 817                       [(set F8RC:$frD, (fextend F4RC:$frB))]>,
 818                       PPC970_Unit_Pseudo;
 819
 820 let PPC970_Unit = 3 in {  // FPU Operations.
 821 // These are artificially split into two different forms, for 4/8 byte FP.
 822 def FABSS  : XForm_26<63, 264, (outs F4RC:$frD), (ins F4RC:$frB),
 823                       "fabs $frD, $frB", FPGeneral,
 824                       [(set F4RC:$frD, (fabs F4RC:$frB))]>;
 825 def FABSD  : XForm_26<63, 264, (outs F8RC:$frD), (ins F8RC:$frB),
 826                       "fabs $frD, $frB", FPGeneral,
 827                       [(set F8RC:$frD, (fabs F8RC:$frB))]>;
 828 def FNABSS : XForm_26<63, 136, (outs F4RC:$frD), (ins F4RC:$frB),
 829                       "fnabs $frD, $frB", FPGeneral,
 830                       [(set F4RC:$frD, (fneg (fabs F4RC:$frB)))]>;
 831 def FNABSD : XForm_26<63, 136, (outs F8RC:$frD), (ins F8RC:$frB),
 832                       "fnabs $frD, $frB", FPGeneral,
 833                       [(set F8RC:$frD, (fneg (fabs F8RC:$frB)))]>;
 834 def FNEGS  : XForm_26<63, 40, (outs F4RC:$frD), (ins F4RC:$frB),
 835                       "fneg $frD, $frB", FPGeneral,
 836                       [(set F4RC:$frD, (fneg F4RC:$frB))]>;
 837 def FNEGD  : XForm_26<63, 40, (outs F8RC:$frD), (ins F8RC:$frB),
 838                       "fneg $frD, $frB", FPGeneral,
 839                       [(set F8RC:$frD, (fneg F8RC:$frB))]>;
 840 }
 841
 842
 843 // XL-Form instructions.  condition register logical ops.
 844 //
 845 def MCRF   : XLForm_3<19, 0, (outs CRRC:$BF), (ins CRRC:$BFA),
 846                       "mcrf $BF, $BFA", BrMCR>,
 847              PPC970_DGroup_First, PPC970_Unit_CRU;
 848
 849 def CREQV  : XLForm_1<19, 289, (outs CRRC:$CRD), (ins CRRC:$CRA, CRRC:$CRB),
 850                       "creqv $CRD, $CRA, $CRB", BrCR,
 851                       []>;
 852
 853 def SETCR  : XLForm_1_ext<19, 289, (outs CRRC:$dst), (ins),
 854               "creqv $dst, $dst, $dst", BrCR,
 855               []>;
 856
 857 // XFX-Form instructions.  Instructions that deal with SPRs.
 858 //
 859 def MFCTR : XFXForm_1_ext<31, 339, 9, (outs GPRC:$rT), (ins),
 860                           "mfctr $rT", SprMFSPR>,
 861             PPC970_DGroup_First, PPC970_Unit_FXU;
 862 let Pattern = [(PPCmtctr GPRC:$rS)] in {
 863 def MTCTR : XFXForm_7_ext<31, 467, 9, (outs), (ins GPRC:$rS),
 864                           "mtctr $rS", SprMTSPR>,
 865             PPC970_DGroup_First, PPC970_Unit_FXU;
 866 }
 867
 868 def MTLR  : XFXForm_7_ext<31, 467, 8, (outs), (ins GPRC:$rS),
 869                           "mtlr $rS", SprMTSPR>,
 870             PPC970_DGroup_First, PPC970_Unit_FXU;
 871 def MFLR  : XFXForm_1_ext<31, 339, 8, (outs GPRC:$rT), (ins),
 872                           "mflr $rT", SprMFSPR>,
 873             PPC970_DGroup_First, PPC970_Unit_FXU;
 874
 875 // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed like
 876 // a GPR on the PPC970.  As such, copies in and out have the same performance
 877 // characteristics as an OR instruction.
 878 def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (outs), (ins GPRC:$rS),
 879                              "mtspr 256, $rS", IntGeneral>,
 880                PPC970_DGroup_Single, PPC970_Unit_FXU;
 881 def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (outs GPRC:$rT), (ins),
 882                              "mfspr $rT, 256", IntGeneral>,
 883                PPC970_DGroup_First, PPC970_Unit_FXU;
 884
 885 def MTCRF : XFXForm_5<31, 144, (outs), (ins crbitm:$FXM, GPRC:$rS),
 886                       "mtcrf $FXM, $rS", BrMCRX>,
 887             PPC970_MicroCode, PPC970_Unit_CRU;
 888 def MFCR  : XFXForm_3<31, 19, (outs GPRC:$rT), (ins), "mfcr $rT", SprMFCR>,
 889             PPC970_MicroCode, PPC970_Unit_CRU;
 890 def MFOCRF: XFXForm_5a<31, 19, (outs GPRC:$rT), (ins crbitm:$FXM),
 891                        "mfcr $rT, $FXM", SprMFCR>,
 892             PPC970_DGroup_First, PPC970_Unit_CRU;
 893
 894 // Instructions to manipulate FPSCR.  Only long double handling uses these.
 895 // FPSCR is not modelled; we use the SDNode Flag to keep things in order.
 896
 897 def MFFS   : XForm_42<63, 583, (outs F8RC:$rT), (ins),
 898                        "mffs $rT", IntMFFS,
 899                        [(set F8RC:$rT, (PPCmffs))]>,
 900              PPC970_DGroup_Single, PPC970_Unit_FPU;
 901 def MTFSB0 : XForm_43<63, 70, (outs), (ins u5imm:$FM),
 902                        "mtfsb0 $FM", IntMTFSB0,
 903                       [(PPCmtfsb0 (i32 imm:$FM))]>,
 904              PPC970_DGroup_Single, PPC970_Unit_FPU;
 905 def MTFSB1 : XForm_43<63, 38, (outs), (ins u5imm:$FM),
 906                        "mtfsb1 $FM", IntMTFSB0,
 907                       [(PPCmtfsb1 (i32 imm:$FM))]>,
 908              PPC970_DGroup_Single, PPC970_Unit_FPU;
 909 def FADDrtz: AForm_2<63, 21,
 910                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
 911                     "fadd $FRT, $FRA, $FRB", FPGeneral,
 912                     [(set F8RC:$FRT, (PPCfaddrtz F8RC:$FRA, F8RC:$FRB))]>,
 913              PPC970_DGroup_Single, PPC970_Unit_FPU;
 914 // MTFSF does not actually produce an FP result.  We pretend it copies
 915 // input reg B to the output.  If we didn't do this it would look like the
 916 // instruction had no outputs (because we aren't modelling the FPSCR) and
 917 // it would be deleted.
 918 def MTFSF  : XFLForm<63, 711, (outs F8RC:$FRA),
 919                               (ins i32imm:$FM, F8RC:$rT, F8RC:$FRB),
 920                        "mtfsf $FM, $rT", "$FRB = $FRA", IntMTFSB0,
 921                        [(set F8RC:$FRA, (PPCmtfsf (i32 imm:$FM),
 922                                                    F8RC:$rT, F8RC:$FRB))]>,
 923              PPC970_DGroup_Single, PPC970_Unit_FPU;
 924
 925 let PPC970_Unit = 1 in {  // FXU Operations.
 926
 927 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
 928 //
 929 def ADD4  : XOForm_1<31, 266, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 930                      "add $rT, $rA, $rB", IntGeneral,
 931                      [(set GPRC:$rT, (add GPRC:$rA, GPRC:$rB))]>;
 932 def ADDC  : XOForm_1<31, 10, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 933                      "addc $rT, $rA, $rB", IntGeneral,
 934                      [(set GPRC:$rT, (addc GPRC:$rA, GPRC:$rB))]>,
 935                      PPC970_DGroup_Cracked;
 936 def ADDE  : XOForm_1<31, 138, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 937                      "adde $rT, $rA, $rB", IntGeneral,
 938                      [(set GPRC:$rT, (adde GPRC:$rA, GPRC:$rB))]>;
 939 def DIVW  : XOForm_1<31, 491, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 940                      "divw $rT, $rA, $rB", IntDivW,
 941                      [(set GPRC:$rT, (sdiv GPRC:$rA, GPRC:$rB))]>,
 942                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
 943 def DIVWU : XOForm_1<31, 459, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 944                      "divwu $rT, $rA, $rB", IntDivW,
 945                      [(set GPRC:$rT, (udiv GPRC:$rA, GPRC:$rB))]>,
 946                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
 947 def MULHW : XOForm_1<31, 75, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 948                      "mulhw $rT, $rA, $rB", IntMulHW,
 949                      [(set GPRC:$rT, (mulhs GPRC:$rA, GPRC:$rB))]>;
 950 def MULHWU : XOForm_1<31, 11, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 951                      "mulhwu $rT, $rA, $rB", IntMulHWU,
 952                      [(set GPRC:$rT, (mulhu GPRC:$rA, GPRC:$rB))]>;
 953 def MULLW : XOForm_1<31, 235, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 954                      "mullw $rT, $rA, $rB", IntMulHW,
 955                      [(set GPRC:$rT, (mul GPRC:$rA, GPRC:$rB))]>;
 956 def SUBF  : XOForm_1<31, 40, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 957                      "subf $rT, $rA, $rB", IntGeneral,
 958                      [(set GPRC:$rT, (sub GPRC:$rB, GPRC:$rA))]>;
 959 def SUBFC : XOForm_1<31, 8, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 960                      "subfc $rT, $rA, $rB", IntGeneral,
 961                      [(set GPRC:$rT, (subc GPRC:$rB, GPRC:$rA))]>,
 962                      PPC970_DGroup_Cracked;
 963 def SUBFE : XOForm_1<31, 136, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 964                      "subfe $rT, $rA, $rB", IntGeneral,
 965                      [(set GPRC:$rT, (sube GPRC:$rB, GPRC:$rA))]>;
 966 def ADDME  : XOForm_3<31, 234, 0, (outs GPRC:$rT), (ins GPRC:$rA),
 967                       "addme $rT, $rA", IntGeneral,
 968                       [(set GPRC:$rT, (adde GPRC:$rA, immAllOnes))]>;
 969 def ADDZE  : XOForm_3<31, 202, 0, (outs GPRC:$rT), (ins GPRC:$rA),
 970                       "addze $rT, $rA", IntGeneral,
 971                       [(set GPRC:$rT, (adde GPRC:$rA, 0))]>;
 972 def NEG    : XOForm_3<31, 104, 0, (outs GPRC:$rT), (ins GPRC:$rA),
 973                       "neg $rT, $rA", IntGeneral,
 974                       [(set GPRC:$rT, (ineg GPRC:$rA))]>;
 975 def SUBFME : XOForm_3<31, 232, 0, (outs GPRC:$rT), (ins GPRC:$rA),
 976                       "subfme $rT, $rA", IntGeneral,
 977                       [(set GPRC:$rT, (sube immAllOnes, GPRC:$rA))]>;
 978 def SUBFZE : XOForm_3<31, 200, 0, (outs GPRC:$rT), (ins GPRC:$rA),
 979                       "subfze $rT, $rA", IntGeneral,
 980                       [(set GPRC:$rT, (sube 0, GPRC:$rA))]>;
 981 }
 982
 983 // A-Form instructions.  Most of the instructions executed in the FPU are of
 984 // this type.
 985 //
 986 let PPC970_Unit = 3 in {  // FPU Operations.
 987 def FMADD : AForm_1<63, 29,
 988                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 989                     "fmadd $FRT, $FRA, $FRC, $FRB", FPFused,
 990                     [(set F8RC:$FRT, (fadd (fmul F8RC:$FRA, F8RC:$FRC),
 991                                            F8RC:$FRB))]>,
 992                     Requires<[FPContractions]>;
 993 def FMADDS : AForm_1<59, 29,
 994                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
 995                     "fmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
 996                     [(set F4RC:$FRT, (fadd (fmul F4RC:$FRA, F4RC:$FRC),
 997                                            F4RC:$FRB))]>,
 998                     Requires<[FPContractions]>;
 999 def FMSUB : AForm_1<63, 28,
1000                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1001                     "fmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1002                     [(set F8RC:$FRT, (fsub (fmul F8RC:$FRA, F8RC:$FRC),
1003                                            F8RC:$FRB))]>,
1004                     Requires<[FPContractions]>;
1005 def FMSUBS : AForm_1<59, 28,
1006                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1007                     "fmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1008                     [(set F4RC:$FRT, (fsub (fmul F4RC:$FRA, F4RC:$FRC),
1009                                            F4RC:$FRB))]>,
1010                     Requires<[FPContractions]>;
1011 def FNMADD : AForm_1<63, 31,
1012                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1013                     "fnmadd $FRT, $FRA, $FRC, $FRB", FPFused,
1014                     [(set F8RC:$FRT, (fneg (fadd (fmul F8RC:$FRA, F8RC:$FRC),
1015                                                  F8RC:$FRB)))]>,
1016                     Requires<[FPContractions]>;
1017 def FNMADDS : AForm_1<59, 31,
1018                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1019                     "fnmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1020                     [(set F4RC:$FRT, (fneg (fadd (fmul F4RC:$FRA, F4RC:$FRC),
1021                                                  F4RC:$FRB)))]>,
1022                     Requires<[FPContractions]>;
1023 def FNMSUB : AForm_1<63, 30,
1024                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1025                     "fnmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1026                     [(set F8RC:$FRT, (fneg (fsub (fmul F8RC:$FRA, F8RC:$FRC),
1027                                                  F8RC:$FRB)))]>,
1028                     Requires<[FPContractions]>;
1029 def FNMSUBS : AForm_1<59, 30,
1030                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1031                     "fnmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1032                     [(set F4RC:$FRT, (fneg (fsub (fmul F4RC:$FRA, F4RC:$FRC),
1033                                                  F4RC:$FRB)))]>,
1034                     Requires<[FPContractions]>;
1035 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
1036 // having 4 of these, force the comparison to always be an 8-byte double (code
1037 // should use an FMRSD if the input comparison value really wants to be a float)
1038 // and 4/8 byte forms for the result and operand type..
1039 def FSELD : AForm_1<63, 23,
1040                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1041                     "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1042                     [(set F8RC:$FRT, (PPCfsel F8RC:$FRA,F8RC:$FRC,F8RC:$FRB))]>;
1043 def FSELS : AForm_1<63, 23,
1044                      (outs F4RC:$FRT), (ins F8RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1045                      "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1046                     [(set F4RC:$FRT, (PPCfsel F8RC:$FRA,F4RC:$FRC,F4RC:$FRB))]>;
1047 def FADD  : AForm_2<63, 21,
1048                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1049                     "fadd $FRT, $FRA, $FRB", FPGeneral,
1050                     [(set F8RC:$FRT, (fadd F8RC:$FRA, F8RC:$FRB))]>;
1051 def FADDS : AForm_2<59, 21,
1052                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1053                     "fadds $FRT, $FRA, $FRB", FPGeneral,
1054                     [(set F4RC:$FRT, (fadd F4RC:$FRA, F4RC:$FRB))]>;
1055 def FDIV  : AForm_2<63, 18,
1056                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1057                     "fdiv $FRT, $FRA, $FRB", FPDivD,
1058                     [(set F8RC:$FRT, (fdiv F8RC:$FRA, F8RC:$FRB))]>;
1059 def FDIVS : AForm_2<59, 18,
1060                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1061                     "fdivs $FRT, $FRA, $FRB", FPDivS,
1062                     [(set F4RC:$FRT, (fdiv F4RC:$FRA, F4RC:$FRB))]>;
1063 def FMUL  : AForm_3<63, 25,
1064                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1065                     "fmul $FRT, $FRA, $FRB", FPFused,
1066                     [(set F8RC:$FRT, (fmul F8RC:$FRA, F8RC:$FRB))]>;
1067 def FMULS : AForm_3<59, 25,
1068                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1069                     "fmuls $FRT, $FRA, $FRB", FPGeneral,
1070                     [(set F4RC:$FRT, (fmul F4RC:$FRA, F4RC:$FRB))]>;
1071 def FSUB  : AForm_2<63, 20,
1072                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1073                     "fsub $FRT, $FRA, $FRB", FPGeneral,
1074                     [(set F8RC:$FRT, (fsub F8RC:$FRA, F8RC:$FRB))]>;
1075 def FSUBS : AForm_2<59, 20,
1076                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1077                     "fsubs $FRT, $FRA, $FRB", FPGeneral,
1078                     [(set F4RC:$FRT, (fsub F4RC:$FRA, F4RC:$FRB))]>;
1079 }
1080
1081 let PPC970_Unit = 1 in {  // FXU Operations.
1082 // M-Form instructions.  rotate and mask instructions.
1083 //
1084 let isCommutable = 1 in {
1085 // RLWIMI can be commuted if the rotate amount is zero.
1086 def RLWIMI : MForm_2<20,
1087                      (outs GPRC:$rA), (ins GPRC:$rSi, GPRC:$rS, u5imm:$SH, u5imm:$MB,
1088                       u5imm:$ME), "rlwimi $rA, $rS, $SH, $MB, $ME", IntRotate,
1089                       []>, PPC970_DGroup_Cracked, RegConstraint<"$rSi = $rA">,
1090                       NoEncode<"$rSi">;
1091 }
1092 def RLWINM : MForm_2<21,
1093                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1094                      "rlwinm $rA, $rS, $SH, $MB, $ME", IntGeneral,
1095                      []>;
1096 def RLWINMo : MForm_2<21,
1097                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1098                      "rlwinm. $rA, $rS, $SH, $MB, $ME", IntGeneral,
1099                      []>, isDOT, PPC970_DGroup_Cracked;
1100 def RLWNM  : MForm_2<23,
1101                      (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB, u5imm:$MB, u5imm:$ME),
1102                      "rlwnm $rA, $rS, $rB, $MB, $ME", IntGeneral,
1103                      []>;
1104 }
1105
1106
1107 //===----------------------------------------------------------------------===//
1108 // DWARF Pseudo Instructions
1109 //
1110
1111 def DWARF_LOC        : Pseudo<(outs), (ins i32imm:$line, i32imm:$col, i32imm:$file),
1112                               "${:comment} .loc $file, $line, $col",
1113                       [(dwarf_loc (i32 imm:$line), (i32 imm:$col),
1114                                   (i32 imm:$file))]>;
1115
1116 //===----------------------------------------------------------------------===//
1117 // PowerPC Instruction Patterns
1118 //
1119
1120 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
1121 def : Pat<(i32 imm:$imm),
1122           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
1123
1124 // Implement the 'not' operation with the NOR instruction.
1125 def NOT : Pat<(not GPRC:$in),
1126               (NOR GPRC:$in, GPRC:$in)>;
1127
1128 // ADD an arbitrary immediate.
1129 def : Pat<(add GPRC:$in, imm:$imm),
1130           (ADDIS (ADDI GPRC:$in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
1131 // OR an arbitrary immediate.
1132 def : Pat<(or GPRC:$in, imm:$imm),
1133           (ORIS (ORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1134 // XOR an arbitrary immediate.
1135 def : Pat<(xor GPRC:$in, imm:$imm),
1136           (XORIS (XORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1137 // SUBFIC
1138 def : Pat<(sub  immSExt16:$imm, GPRC:$in),
1139           (SUBFIC GPRC:$in, imm:$imm)>;
1140
1141 // SHL/SRL
1142 def : Pat<(shl GPRC:$in, (i32 imm:$imm)),
1143           (RLWINM GPRC:$in, imm:$imm, 0, (SHL32 imm:$imm))>;
1144 def : Pat<(srl GPRC:$in, (i32 imm:$imm)),
1145           (RLWINM GPRC:$in, (SRL32 imm:$imm), imm:$imm, 31)>;
1146
1147 // ROTL
1148 def : Pat<(rotl GPRC:$in, GPRC:$sh),
1149           (RLWNM GPRC:$in, GPRC:$sh, 0, 31)>;
1150 def : Pat<(rotl GPRC:$in, (i32 imm:$imm)),
1151           (RLWINM GPRC:$in, imm:$imm, 0, 31)>;
1152
1153 // RLWNM
1154 def : Pat<(and (rotl GPRC:$in, GPRC:$sh), maskimm32:$imm),
1155           (RLWNM GPRC:$in, GPRC:$sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
1156
1157 // Calls
1158 def : Pat<(PPCcall_Macho (i32 tglobaladdr:$dst)),
1159           (BL_Macho tglobaladdr:$dst)>;
1160 def : Pat<(PPCcall_Macho (i32 texternalsym:$dst)),
1161           (BL_Macho texternalsym:$dst)>;
1162 def : Pat<(PPCcall_ELF (i32 tglobaladdr:$dst)),
1163           (BL_ELF tglobaladdr:$dst)>;
1164 def : Pat<(PPCcall_ELF (i32 texternalsym:$dst)),
1165           (BL_ELF texternalsym:$dst)>;
1166
1167 // Hi and Lo for Darwin Global Addresses.
1168 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
1169 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
1170 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
1171 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
1172 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
1173 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
1174 def : Pat<(add GPRC:$in, (PPChi tglobaladdr:$g, 0)),
1175           (ADDIS GPRC:$in, tglobaladdr:$g)>;
1176 def : Pat<(add GPRC:$in, (PPChi tconstpool:$g, 0)),
1177           (ADDIS GPRC:$in, tconstpool:$g)>;
1178 def : Pat<(add GPRC:$in, (PPChi tjumptable:$g, 0)),
1179           (ADDIS GPRC:$in, tjumptable:$g)>;
1180
1181 // Fused negative multiply subtract, alternate pattern
1182 def : Pat<(fsub F8RC:$B, (fmul F8RC:$A, F8RC:$C)),
1183           (FNMSUB F8RC:$A, F8RC:$C, F8RC:$B)>,
1184           Requires<[FPContractions]>;
1185 def : Pat<(fsub F4RC:$B, (fmul F4RC:$A, F4RC:$C)),
1186           (FNMSUBS F4RC:$A, F4RC:$C, F4RC:$B)>,
1187           Requires<[FPContractions]>;
1188
1189 // Standard shifts.  These are represented separately from the real shifts above
1190 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
1191 // amounts.
1192 def : Pat<(sra GPRC:$rS, GPRC:$rB),
1193           (SRAW GPRC:$rS, GPRC:$rB)>;
1194 def : Pat<(srl GPRC:$rS, GPRC:$rB),
1195           (SRW GPRC:$rS, GPRC:$rB)>;
1196 def : Pat<(shl GPRC:$rS, GPRC:$rB),
1197           (SLW GPRC:$rS, GPRC:$rB)>;
1198
1199 def : Pat<(zextloadi1 iaddr:$src),
1200           (LBZ iaddr:$src)>;
1201 def : Pat<(zextloadi1 xaddr:$src),
1202           (LBZX xaddr:$src)>;
1203 def : Pat<(extloadi1 iaddr:$src),
1204           (LBZ iaddr:$src)>;
1205 def : Pat<(extloadi1 xaddr:$src),
1206           (LBZX xaddr:$src)>;
1207 def : Pat<(extloadi8 iaddr:$src),
1208           (LBZ iaddr:$src)>;
1209 def : Pat<(extloadi8 xaddr:$src),
1210           (LBZX xaddr:$src)>;
1211 def : Pat<(extloadi16 iaddr:$src),
1212           (LHZ iaddr:$src)>;
1213 def : Pat<(extloadi16 xaddr:$src),
1214           (LHZX xaddr:$src)>;
1215 def : Pat<(extloadf32 iaddr:$src),
1216           (FMRSD (LFS iaddr:$src))>;
1217 def : Pat<(extloadf32 xaddr:$src),
1218           (FMRSD (LFSX xaddr:$src))>;
1219
1220 include "PPCInstrAltivec.td"
1221 include "PPCInstr64Bit.td"