lib/Target/PowerPC/PPCInstrInfo.td

   1 //===- PPCInstrInfo.td - The PowerPC Instruction Set -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPCShiftOp : SDTypeProfile<1, 2, [   // PPCshl, PPCsra, PPCsrl
  24   SDTCisVT<0, i32>, SDTCisVT<1, i32>, SDTCisVT<2, i32>
  25 ]>;
  26 def SDT_PPCCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  27 def SDT_PPCCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  28                                          SDTCisVT<1, i32> ]>;
  29 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  30   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  31 ]>;
  32
  33 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  34   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  35 ]>;
  36
  37 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  38   SDTCisVT<0, i32>, SDTCisVT<2, OtherVT>
  39 ]>;
  40
  41 def SDT_PPClbrx : SDTypeProfile<1, 3, [
  42   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>, SDTCisVT<3, OtherVT>
  43 ]>;
  44 def SDT_PPCstbrx : SDTypeProfile<0, 4, [
  45   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>, SDTCisVT<3, OtherVT>
  46 ]>;
  47
  48 //===----------------------------------------------------------------------===//
  49 // PowerPC specific DAG Nodes.
  50 //
  51
  52 def PPCfcfid  : SDNode<"PPCISD::FCFID" , SDTFPUnaryOp, []>;
  53 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  54 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  55 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx, [SDNPHasChain]>;
  56
  57 // This sequence is used for long double->int conversions.  It changes the
  58 // bits in the FPSCR which is not modelled.
  59 def PPCmffs   : SDNode<"PPCISD::MFFS", SDTypeProfile<1, 0, [SDTCisVT<0, f64>]>,
  60                         [SDNPOutFlag]>;
  61 def PPCmtfsb0 : SDNode<"PPCISD::MTFSB0", SDTypeProfile<0, 1, [SDTCisInt<0>]>,
  62                        [SDNPInFlag, SDNPOutFlag]>;
  63 def PPCmtfsb1 : SDNode<"PPCISD::MTFSB1", SDTypeProfile<0, 1, [SDTCisInt<0>]>,
  64                        [SDNPInFlag, SDNPOutFlag]>;
  65 def PPCfaddrtz: SDNode<"PPCISD::FADDRTZ", SDTFPBinOp,
  66                        [SDNPInFlag, SDNPOutFlag]>;
  67 def PPCmtfsf  : SDNode<"PPCISD::MTFSF", SDTypeProfile<1, 3,
  68                        [SDTCisVT<0, f64>, SDTCisInt<1>, SDTCisVT<2, f64>,
  69                         SDTCisVT<3, f64>]>,
  70                        [SDNPInFlag]>;
  71
  72 def PPCfsel   : SDNode<"PPCISD::FSEL",
  73    // Type constraint for fsel.
  74    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  75                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  76
  77 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  78 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  79 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
  80 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
  81
  82 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
  83
  84 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
  85 // amounts.  These nodes are generated by the multi-precision shift code.
  86 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDT_PPCShiftOp>;
  87 def PPCsra        : SDNode<"PPCISD::SRA"       , SDT_PPCShiftOp>;
  88 def PPCshl        : SDNode<"PPCISD::SHL"       , SDT_PPCShiftOp>;
  89
  90 def PPCextsw_32   : SDNode<"PPCISD::EXTSW_32"  , SDTIntUnaryOp>;
  91 def PPCstd_32     : SDNode<"PPCISD::STD_32"    , SDTStore, [SDNPHasChain]>;
  92
  93 // These are target-independent nodes, but have target-specific formats.
  94 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeqStart,
  95                            [SDNPHasChain, SDNPOutFlag]>;
  96 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeqEnd,
  97                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  98
  99 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
 100 def PPCcall_Macho : SDNode<"PPCISD::CALL_Macho", SDT_PPCCall,
 101                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 102 def PPCcall_ELF   : SDNode<"PPCISD::CALL_ELF", SDT_PPCCall,
 103                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 104 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
 105                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 106 def PPCbctrl_Macho  : SDNode<"PPCISD::BCTRL_Macho", SDTRet,
 107                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 108
 109 def PPCbctrl_ELF  : SDNode<"PPCISD::BCTRL_ELF", SDTRet,
 110                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 111
 112 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTRet,
 113                            [SDNPHasChain, SDNPOptInFlag]>;
 114
 115 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
 116 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutFlag]>;
 117
 118 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
 119                            [SDNPHasChain, SDNPOptInFlag]>;
 120
 121 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx, [SDNPHasChain]>;
 122 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx, [SDNPHasChain]>;
 123
 124 // Instructions to support dynamic alloca.
 125 def SDTDynOp  : SDTypeProfile<1, 2, []>;
 126 def PPCdynalloc   : SDNode<"PPCISD::DYNALLOC", SDTDynOp, [SDNPHasChain]>;
 127
 128 //===----------------------------------------------------------------------===//
 129 // PowerPC specific transformation functions and pattern fragments.
 130 //
 131
 132 def SHL32 : SDNodeXForm<imm, [{
 133   // Transformation function: 31 - imm
 134   return getI32Imm(31 - N->getValue());
 135 }]>;
 136
 137 def SRL32 : SDNodeXForm<imm, [{
 138   // Transformation function: 32 - imm
 139   return N->getValue() ? getI32Imm(32 - N->getValue()) : getI32Imm(0);
 140 }]>;
 141
 142 def LO16 : SDNodeXForm<imm, [{
 143   // Transformation function: get the low 16 bits.
 144   return getI32Imm((unsigned short)N->getValue());
 145 }]>;
 146
 147 def HI16 : SDNodeXForm<imm, [{
 148   // Transformation function: shift the immediate value down into the low bits.
 149   return getI32Imm((unsigned)N->getValue() >> 16);
 150 }]>;
 151
 152 def HA16 : SDNodeXForm<imm, [{
 153   // Transformation function: shift the immediate value down into the low bits.
 154   signed int Val = N->getValue();
 155   return getI32Imm((Val - (signed short)Val) >> 16);
 156 }]>;
 157 def MB : SDNodeXForm<imm, [{
 158   // Transformation function: get the start bit of a mask
 159   unsigned mb, me;
 160   (void)isRunOfOnes((unsigned)N->getValue(), mb, me);
 161   return getI32Imm(mb);
 162 }]>;
 163
 164 def ME : SDNodeXForm<imm, [{
 165   // Transformation function: get the end bit of a mask
 166   unsigned mb, me;
 167   (void)isRunOfOnes((unsigned)N->getValue(), mb, me);
 168   return getI32Imm(me);
 169 }]>;
 170 def maskimm32 : PatLeaf<(imm), [{
 171   // maskImm predicate - True if immediate is a run of ones.
 172   unsigned mb, me;
 173   if (N->getValueType(0) == MVT::i32)
 174     return isRunOfOnes((unsigned)N->getValue(), mb, me);
 175   else
 176     return false;
 177 }]>;
 178
 179 def immSExt16  : PatLeaf<(imm), [{
 180   // immSExt16 predicate - True if the immediate fits in a 16-bit sign extended
 181   // field.  Used by instructions like 'addi'.
 182   if (N->getValueType(0) == MVT::i32)
 183     return (int32_t)N->getValue() == (short)N->getValue();
 184   else
 185     return (int64_t)N->getValue() == (short)N->getValue();
 186 }]>;
 187 def immZExt16  : PatLeaf<(imm), [{
 188   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 189   // field.  Used by instructions like 'ori'.
 190   return (uint64_t)N->getValue() == (unsigned short)N->getValue();
 191 }], LO16>;
 192
 193 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 194 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 195 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 196 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 197 // clear).
 198 def imm16ShiftedZExt : PatLeaf<(imm), [{
 199   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 200   // immediate are set.  Used by instructions like 'xoris'.
 201   return (N->getValue() & ~uint64_t(0xFFFF0000)) == 0;
 202 }], HI16>;
 203
 204 def imm16ShiftedSExt : PatLeaf<(imm), [{
 205   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 206   // immediate are set.  Used by instructions like 'addis'.  Identical to
 207   // imm16ShiftedZExt in 32-bit mode.
 208   if (N->getValue() & 0xFFFF) return false;
 209   if (N->getValueType(0) == MVT::i32)
 210     return true;
 211   // For 64-bit, make sure it is sext right.
 212   return N->getValue() == (uint64_t)(int)N->getValue();
 213 }], HI16>;
 214
 215
 216 //===----------------------------------------------------------------------===//
 217 // PowerPC Flag Definitions.
 218
 219 class isPPC64 { bit PPC64 = 1; }
 220 class isDOT   {
 221   list<Register> Defs = [CR0];
 222   bit RC  = 1;
 223 }
 224
 225 class RegConstraint<string C> {
 226   string Constraints = C;
 227 }
 228 class NoEncode<string E> {
 229   string DisableEncoding = E;
 230 }
 231
 232
 233 //===----------------------------------------------------------------------===//
 234 // PowerPC Operand Definitions.
 235
 236 def s5imm   : Operand<i32> {
 237   let PrintMethod = "printS5ImmOperand";
 238 }
 239 def u5imm   : Operand<i32> {
 240   let PrintMethod = "printU5ImmOperand";
 241 }
 242 def u6imm   : Operand<i32> {
 243   let PrintMethod = "printU6ImmOperand";
 244 }
 245 def s16imm  : Operand<i32> {
 246   let PrintMethod = "printS16ImmOperand";
 247 }
 248 def u16imm  : Operand<i32> {
 249   let PrintMethod = "printU16ImmOperand";
 250 }
 251 def s16immX4  : Operand<i32> {   // Multiply imm by 4 before printing.
 252   let PrintMethod = "printS16X4ImmOperand";
 253 }
 254 def target : Operand<OtherVT> {
 255   let PrintMethod = "printBranchOperand";
 256 }
 257 def calltarget : Operand<iPTR> {
 258   let PrintMethod = "printCallOperand";
 259 }
 260 def aaddr : Operand<iPTR> {
 261   let PrintMethod = "printAbsAddrOperand";
 262 }
 263 def piclabel: Operand<iPTR> {
 264   let PrintMethod = "printPICLabel";
 265 }
 266 def symbolHi: Operand<i32> {
 267   let PrintMethod = "printSymbolHi";
 268 }
 269 def symbolLo: Operand<i32> {
 270   let PrintMethod = "printSymbolLo";
 271 }
 272 def crbitm: Operand<i8> {
 273   let PrintMethod = "printcrbitm";
 274 }
 275 // Address operands
 276 def memri : Operand<iPTR> {
 277   let PrintMethod = "printMemRegImm";
 278   let MIOperandInfo = (ops i32imm:$imm, ptr_rc:$reg);
 279 }
 280 def memrr : Operand<iPTR> {
 281   let PrintMethod = "printMemRegReg";
 282   let MIOperandInfo = (ops ptr_rc, ptr_rc);
 283 }
 284 def memrix : Operand<iPTR> {   // memri where the imm is shifted 2 bits.
 285   let PrintMethod = "printMemRegImmShifted";
 286   let MIOperandInfo = (ops i32imm:$imm, ptr_rc:$reg);
 287 }
 288
 289 // PowerPC Predicate operand.  20 = (0<<5)|20 = always, CR0 is a dummy reg
 290 // that doesn't matter.
 291 def pred : PredicateOperand<OtherVT, (ops imm, CRRC),
 292                                      (ops (i32 20), CR0)> {
 293   let PrintMethod = "printPredicateOperand";
 294 }
 295
 296 // Define PowerPC specific addressing mode.
 297 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 298 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 299 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 300 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmShift", [], []>; // "std"
 301
 302 /// This is just the offset part of iaddr, used for preinc.
 303 def iaddroff : ComplexPattern<iPTR, 1, "SelectAddrImmOffs", [], []>;
 304
 305 //===----------------------------------------------------------------------===//
 306 // PowerPC Instruction Predicate Definitions.
 307 def FPContractions : Predicate<"!NoExcessFPPrecision">;
 308 def In32BitMode  : Predicate<"!PPCSubTarget.isPPC64()">;
 309 def In64BitMode  : Predicate<"PPCSubTarget.isPPC64()">;
 310
 311
 312 //===----------------------------------------------------------------------===//
 313 // PowerPC Instruction Definitions.
 314
 315 // Pseudo-instructions:
 316
 317 let hasCtrlDep = 1 in {
 318 let Defs = [R1], Uses = [R1] in {
 319 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm:$amt),
 320                               "${:comment} ADJCALLSTACKDOWN",
 321                               [(callseq_start imm:$amt)]>;
 322 def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm:$amt1, u16imm:$amt2),
 323                               "${:comment} ADJCALLSTACKUP",
 324                               [(callseq_end imm:$amt1, imm:$amt2)]>;
 325 }
 326
 327 def UPDATE_VRSAVE    : Pseudo<(outs GPRC:$rD), (ins GPRC:$rS),
 328                               "UPDATE_VRSAVE $rD, $rS", []>;
 329 }
 330
 331 let Defs = [R1], Uses = [R1] in
 332 def DYNALLOC : Pseudo<(outs GPRC:$result), (ins GPRC:$negsize, memri:$fpsi),
 333                        "${:comment} DYNALLOC $result, $negsize, $fpsi",
 334                        [(set GPRC:$result,
 335                              (PPCdynalloc GPRC:$negsize, iaddr:$fpsi))]>;
 336
 337 let isImplicitDef = 1 in {
 338 def IMPLICIT_DEF_GPRC: Pseudo<(outs GPRC:$rD), (ins),
 339                               "${:comment}IMPLICIT_DEF_GPRC $rD",
 340                               [(set GPRC:$rD, (undef))]>;
 341 def IMPLICIT_DEF_F8  : Pseudo<(outs F8RC:$rD), (ins),
 342                               "${:comment} IMPLICIT_DEF_F8 $rD",
 343                               [(set F8RC:$rD, (undef))]>;
 344 def IMPLICIT_DEF_F4  : Pseudo<(outs F4RC:$rD), (ins),
 345                               "${:comment} IMPLICIT_DEF_F4 $rD",
 346                               [(set F4RC:$rD, (undef))]>;
 347 }
 348
 349 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded by the
 350 // scheduler into a branch sequence.
 351 let usesCustomDAGSchedInserter = 1,    // Expanded by the scheduler.
 352     PPC970_Single = 1 in {
 353   def SELECT_CC_I4 : Pseudo<(outs GPRC:$dst), (ins CRRC:$cond, GPRC:$T, GPRC:$F,
 354                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 355                               []>;
 356   def SELECT_CC_I8 : Pseudo<(outs G8RC:$dst), (ins CRRC:$cond, G8RC:$T, G8RC:$F,
 357                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 358                               []>;
 359   def SELECT_CC_F4  : Pseudo<(outs F4RC:$dst), (ins CRRC:$cond, F4RC:$T, F4RC:$F,
 360                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 361                               []>;
 362   def SELECT_CC_F8  : Pseudo<(outs F8RC:$dst), (ins CRRC:$cond, F8RC:$T, F8RC:$F,
 363                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 364                               []>;
 365   def SELECT_CC_VRRC: Pseudo<(outs VRRC:$dst), (ins CRRC:$cond, VRRC:$T, VRRC:$F,
 366                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 367                               []>;
 368 }
 369
 370 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7 in {
 371   let isReturn = 1 in
 372     def BLR : XLForm_2_br<19, 16, 0, (outs), (ins pred:$p),
 373                           "b${p:cc}lr ${p:reg}", BrB,
 374                           [(retflag)]>;
 375   let isBranch = 1, isIndirectBranch = 1 in
 376     def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>;
 377 }
 378
 379
 380
 381 let Defs = [LR] in
 382   def MovePCtoLR : Pseudo<(outs), (ins piclabel:$label), "bl $label", []>,
 383                    PPC970_Unit_BRU;
 384
 385 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
 386   let isBarrier = 1 in {
 387   def B   : IForm<18, 0, 0, (outs), (ins target:$dst),
 388                   "b $dst", BrB,
 389                   [(br bb:$dst)]>;
 390   }
 391
 392   // BCC represents an arbitrary conditional branch on a predicate.
 393   // FIXME: should be able to write a pattern for PPCcondbranch, but can't use
 394   // a two-value operand where a dag node expects two operands. :(
 395   def BCC : BForm<16, 0, 0, (outs), (ins pred:$cond, target:$dst),
 396                   "b${cond:cc} ${cond:reg}, $dst"
 397                   /*[(PPCcondbranch CRRC:$crS, imm:$opc, bb:$dst)]*/>;
 398 }
 399
 400 // Macho ABI Calls.
 401 let isCall = 1, PPC970_Unit = 7,
 402   // All calls clobber the non-callee saved registers...
 403   Defs = [R0,R2,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,
 404           F0,F1,F2,F3,F4,F5,F6,F7,F8,F9,F10,F11,F12,F13,
 405           V0,V1,V2,V3,V4,V5,V6,V7,V8,V9,V10,V11,V12,V13,V14,V15,V16,V17,V18,V19,
 406           LR,CTR,
 407           CR0,CR1,CR5,CR6,CR7] in {
 408   // Convenient aliases for call instructions
 409   def BL_Macho  : IForm<18, 0, 1,
 410                         (outs), (ins calltarget:$func, variable_ops),
 411                         "bl $func", BrB, []>;  // See Pat patterns below.
 412   def BLA_Macho : IForm<18, 1, 1,
 413                         (outs), (ins aaddr:$func, variable_ops),
 414                         "bla $func", BrB, [(PPCcall_Macho (i32 imm:$func))]>;
 415   def BCTRL_Macho : XLForm_2_ext<19, 528, 20, 0, 1,
 416                                  (outs), (ins variable_ops),
 417                                  "bctrl", BrB,
 418                                  [(PPCbctrl_Macho)]>, Requires<[In32BitMode]>;
 419 }
 420
 421 // ELF ABI Calls.
 422 let isCall = 1, PPC970_Unit = 7,
 423   // All calls clobber the non-callee saved registers...
 424   Defs = [R0,R2,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,
 425           F0,F1,F2,F3,F4,F5,F6,F7,F8,
 426           V0,V1,V2,V3,V4,V5,V6,V7,V8,V9,V10,V11,V12,V13,V14,V15,V16,V17,V18,V19,
 427           LR,CTR,
 428           CR0,CR1,CR5,CR6,CR7] in {
 429   // Convenient aliases for call instructions
 430   def BL_ELF  : IForm<18, 0, 1,
 431                       (outs), (ins calltarget:$func, variable_ops),
 432                       "bl $func", BrB, []>;  // See Pat patterns below.
 433   def BLA_ELF : IForm<18, 1, 1,
 434                       (outs), (ins aaddr:$func, variable_ops),
 435                       "bla $func", BrB,
 436                       [(PPCcall_ELF (i32 imm:$func))]>;
 437   def BCTRL_ELF : XLForm_2_ext<19, 528, 20, 0, 1,
 438                                (outs), (ins variable_ops),
 439                                "bctrl", BrB,
 440                                [(PPCbctrl_ELF)]>, Requires<[In32BitMode]>;
 441 }
 442
 443 // DCB* instructions.
 444 def DCBA   : DCB_Form<758, 0, (outs), (ins memrr:$dst),
 445                       "dcba $dst", LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
 446                       PPC970_DGroup_Single;
 447 def DCBF   : DCB_Form<86, 0, (outs), (ins memrr:$dst),
 448                       "dcbf $dst", LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
 449                       PPC970_DGroup_Single;
 450 def DCBI   : DCB_Form<470, 0, (outs), (ins memrr:$dst),
 451                       "dcbi $dst", LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
 452                       PPC970_DGroup_Single;
 453 def DCBST  : DCB_Form<54, 0, (outs), (ins memrr:$dst),
 454                       "dcbst $dst", LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
 455                       PPC970_DGroup_Single;
 456 def DCBT   : DCB_Form<278, 0, (outs), (ins memrr:$dst),
 457                       "dcbt $dst", LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
 458                       PPC970_DGroup_Single;
 459 def DCBTST : DCB_Form<246, 0, (outs), (ins memrr:$dst),
 460                       "dcbtst $dst", LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
 461                       PPC970_DGroup_Single;
 462 def DCBZ   : DCB_Form<1014, 0, (outs), (ins memrr:$dst),
 463                       "dcbz $dst", LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
 464                       PPC970_DGroup_Single;
 465 def DCBZL  : DCB_Form<1014, 1, (outs), (ins memrr:$dst),
 466                       "dcbzl $dst", LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
 467                       PPC970_DGroup_Single;
 468
 469 //===----------------------------------------------------------------------===//
 470 // PPC32 Load Instructions.
 471 //
 472
 473 // Unindexed (r+i) Loads.
 474 let isLoad = 1, PPC970_Unit = 2 in {
 475 def LBZ : DForm_1<34, (outs GPRC:$rD), (ins memri:$src),
 476                   "lbz $rD, $src", LdStGeneral,
 477                   [(set GPRC:$rD, (zextloadi8 iaddr:$src))]>;
 478 def LHA : DForm_1<42, (outs GPRC:$rD), (ins memri:$src),
 479                   "lha $rD, $src", LdStLHA,
 480                   [(set GPRC:$rD, (sextloadi16 iaddr:$src))]>,
 481                   PPC970_DGroup_Cracked;
 482 def LHZ : DForm_1<40, (outs GPRC:$rD), (ins memri:$src),
 483                   "lhz $rD, $src", LdStGeneral,
 484                   [(set GPRC:$rD, (zextloadi16 iaddr:$src))]>;
 485 def LWZ : DForm_1<32, (outs GPRC:$rD), (ins memri:$src),
 486                   "lwz $rD, $src", LdStGeneral,
 487                   [(set GPRC:$rD, (load iaddr:$src))]>;
 488
 489 def LFS : DForm_1<48, (outs F4RC:$rD), (ins memri:$src),
 490                   "lfs $rD, $src", LdStLFDU,
 491                   [(set F4RC:$rD, (load iaddr:$src))]>;
 492 def LFD : DForm_1<50, (outs F8RC:$rD), (ins memri:$src),
 493                   "lfd $rD, $src", LdStLFD,
 494                   [(set F8RC:$rD, (load iaddr:$src))]>;
 495
 496
 497 // Unindexed (r+i) Loads with Update (preinc).
 498 def LBZU : DForm_1<35, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 499                    "lbzu $rD, $addr", LdStGeneral,
 500                    []>, RegConstraint<"$addr.reg = $ea_result">,
 501                    NoEncode<"$ea_result">;
 502
 503 def LHAU : DForm_1<43, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 504                    "lhau $rD, $addr", LdStGeneral,
 505                    []>, RegConstraint<"$addr.reg = $ea_result">,
 506                    NoEncode<"$ea_result">;
 507
 508 def LHZU : DForm_1<41, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 509                    "lhzu $rD, $addr", LdStGeneral,
 510                    []>, RegConstraint<"$addr.reg = $ea_result">,
 511                    NoEncode<"$ea_result">;
 512
 513 def LWZU : DForm_1<33, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 514                    "lwzu $rD, $addr", LdStGeneral,
 515                    []>, RegConstraint<"$addr.reg = $ea_result">,
 516                    NoEncode<"$ea_result">;
 517
 518 def LFSU : DForm_1<49, (outs F4RC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 519                   "lfs $rD, $addr", LdStLFDU,
 520                   []>, RegConstraint<"$addr.reg = $ea_result">,
 521                    NoEncode<"$ea_result">;
 522
 523 def LFDU : DForm_1<51, (outs F8RC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 524                   "lfd $rD, $addr", LdStLFD,
 525                   []>, RegConstraint<"$addr.reg = $ea_result">,
 526                    NoEncode<"$ea_result">;
 527 }
 528
 529 // Indexed (r+r) Loads.
 530 //
 531 let isLoad = 1, PPC970_Unit = 2 in {
 532 def LBZX : XForm_1<31,  87, (outs GPRC:$rD), (ins memrr:$src),
 533                    "lbzx $rD, $src", LdStGeneral,
 534                    [(set GPRC:$rD, (zextloadi8 xaddr:$src))]>;
 535 def LHAX : XForm_1<31, 343, (outs GPRC:$rD), (ins memrr:$src),
 536                    "lhax $rD, $src", LdStLHA,
 537                    [(set GPRC:$rD, (sextloadi16 xaddr:$src))]>,
 538                    PPC970_DGroup_Cracked;
 539 def LHZX : XForm_1<31, 279, (outs GPRC:$rD), (ins memrr:$src),
 540                    "lhzx $rD, $src", LdStGeneral,
 541                    [(set GPRC:$rD, (zextloadi16 xaddr:$src))]>;
 542 def LWZX : XForm_1<31,  23, (outs GPRC:$rD), (ins memrr:$src),
 543                    "lwzx $rD, $src", LdStGeneral,
 544                    [(set GPRC:$rD, (load xaddr:$src))]>;
 545
 546
 547 def LHBRX : XForm_1<31, 790, (outs GPRC:$rD), (ins memrr:$src),
 548                    "lhbrx $rD, $src", LdStGeneral,
 549                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, srcvalue:$sv, i16))]>;
 550 def LWBRX : XForm_1<31,  534, (outs GPRC:$rD), (ins memrr:$src),
 551                    "lwbrx $rD, $src", LdStGeneral,
 552                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, srcvalue:$sv, i32))]>;
 553
 554 def LFSX   : XForm_25<31, 535, (outs F4RC:$frD), (ins memrr:$src),
 555                       "lfsx $frD, $src", LdStLFDU,
 556                       [(set F4RC:$frD, (load xaddr:$src))]>;
 557 def LFDX   : XForm_25<31, 599, (outs F8RC:$frD), (ins memrr:$src),
 558                       "lfdx $frD, $src", LdStLFDU,
 559                       [(set F8RC:$frD, (load xaddr:$src))]>;
 560 }
 561
 562 //===----------------------------------------------------------------------===//
 563 // PPC32 Store Instructions.
 564 //
 565
 566 // Unindexed (r+i) Stores.
 567 let isStore = 1, PPC970_Unit = 2 in {
 568 def STB  : DForm_1<38, (outs), (ins GPRC:$rS, memri:$src),
 569                    "stb $rS, $src", LdStGeneral,
 570                    [(truncstorei8 GPRC:$rS, iaddr:$src)]>;
 571 def STH  : DForm_1<44, (outs), (ins GPRC:$rS, memri:$src),
 572                    "sth $rS, $src", LdStGeneral,
 573                    [(truncstorei16 GPRC:$rS, iaddr:$src)]>;
 574 def STW  : DForm_1<36, (outs), (ins GPRC:$rS, memri:$src),
 575                    "stw $rS, $src", LdStGeneral,
 576                    [(store GPRC:$rS, iaddr:$src)]>;
 577 def STFS : DForm_1<52, (outs), (ins F4RC:$rS, memri:$dst),
 578                    "stfs $rS, $dst", LdStUX,
 579                    [(store F4RC:$rS, iaddr:$dst)]>;
 580 def STFD : DForm_1<54, (outs), (ins F8RC:$rS, memri:$dst),
 581                    "stfd $rS, $dst", LdStUX,
 582                    [(store F8RC:$rS, iaddr:$dst)]>;
 583 }
 584
 585 // Unindexed (r+i) Stores with Update (preinc).
 586 let isStore = 1, PPC970_Unit = 2 in {
 587 def STBU  : DForm_1<39, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 588                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 589                     "stbu $rS, $ptroff($ptrreg)", LdStGeneral,
 590                     [(set ptr_rc:$ea_res,
 591                           (pre_truncsti8 GPRC:$rS, ptr_rc:$ptrreg,
 592                                          iaddroff:$ptroff))]>,
 593                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 594 def STHU  : DForm_1<45, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 595                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 596                     "sthu $rS, $ptroff($ptrreg)", LdStGeneral,
 597                     [(set ptr_rc:$ea_res,
 598                         (pre_truncsti16 GPRC:$rS, ptr_rc:$ptrreg,
 599                                         iaddroff:$ptroff))]>,
 600                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 601 def STWU  : DForm_1<37, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 602                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 603                     "stwu $rS, $ptroff($ptrreg)", LdStGeneral,
 604                     [(set ptr_rc:$ea_res, (pre_store GPRC:$rS, ptr_rc:$ptrreg,
 605                                                      iaddroff:$ptroff))]>,
 606                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 607 def STFSU : DForm_1<37, (outs ptr_rc:$ea_res), (ins F4RC:$rS,
 608                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 609                     "stfsu $rS, $ptroff($ptrreg)", LdStGeneral,
 610                     [(set ptr_rc:$ea_res, (pre_store F4RC:$rS,  ptr_rc:$ptrreg,
 611                                           iaddroff:$ptroff))]>,
 612                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 613 def STFDU : DForm_1<37, (outs ptr_rc:$ea_res), (ins F8RC:$rS,
 614                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 615                     "stfdu $rS, $ptroff($ptrreg)", LdStGeneral,
 616                     [(set ptr_rc:$ea_res, (pre_store F8RC:$rS, ptr_rc:$ptrreg,
 617                                           iaddroff:$ptroff))]>,
 618                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 619 }
 620
 621
 622 // Indexed (r+r) Stores.
 623 //
 624 let isStore = 1, PPC970_Unit = 2 in {
 625 def STBX  : XForm_8<31, 215, (outs), (ins GPRC:$rS, memrr:$dst),
 626                    "stbx $rS, $dst", LdStGeneral,
 627                    [(truncstorei8 GPRC:$rS, xaddr:$dst)]>,
 628                    PPC970_DGroup_Cracked;
 629 def STHX  : XForm_8<31, 407, (outs), (ins GPRC:$rS, memrr:$dst),
 630                    "sthx $rS, $dst", LdStGeneral,
 631                    [(truncstorei16 GPRC:$rS, xaddr:$dst)]>,
 632                    PPC970_DGroup_Cracked;
 633 def STWX  : XForm_8<31, 151, (outs), (ins GPRC:$rS, memrr:$dst),
 634                    "stwx $rS, $dst", LdStGeneral,
 635                    [(store GPRC:$rS, xaddr:$dst)]>,
 636                    PPC970_DGroup_Cracked;
 637 def STWUX : XForm_8<31, 183, (outs), (ins GPRC:$rS, GPRC:$rA, GPRC:$rB),
 638                    "stwux $rS, $rA, $rB", LdStGeneral,
 639                    []>;
 640 def STHBRX: XForm_8<31, 918, (outs), (ins GPRC:$rS, memrr:$dst),
 641                    "sthbrx $rS, $dst", LdStGeneral,
 642                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, srcvalue:$dummy, i16)]>,
 643                    PPC970_DGroup_Cracked;
 644 def STWBRX: XForm_8<31, 662, (outs), (ins GPRC:$rS, memrr:$dst),
 645                    "stwbrx $rS, $dst", LdStGeneral,
 646                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, srcvalue:$dummy, i32)]>,
 647                    PPC970_DGroup_Cracked;
 648
 649 def STFIWX: XForm_28<31, 983, (outs), (ins F8RC:$frS, memrr:$dst),
 650                      "stfiwx $frS, $dst", LdStUX,
 651                      [(PPCstfiwx F8RC:$frS, xoaddr:$dst)]>;
 652 def STFSX : XForm_28<31, 663, (outs), (ins F4RC:$frS, memrr:$dst),
 653                      "stfsx $frS, $dst", LdStUX,
 654                      [(store F4RC:$frS, xaddr:$dst)]>;
 655 def STFDX : XForm_28<31, 727, (outs), (ins F8RC:$frS, memrr:$dst),
 656                      "stfdx $frS, $dst", LdStUX,
 657                      [(store F8RC:$frS, xaddr:$dst)]>;
 658 }
 659
 660
 661 //===----------------------------------------------------------------------===//
 662 // PPC32 Arithmetic Instructions.
 663 //
 664
 665 let PPC970_Unit = 1 in {  // FXU Operations.
 666 def ADDI   : DForm_2<14, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 667                      "addi $rD, $rA, $imm", IntGeneral,
 668                      [(set GPRC:$rD, (add GPRC:$rA, immSExt16:$imm))]>;
 669 def ADDIC  : DForm_2<12, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 670                      "addic $rD, $rA, $imm", IntGeneral,
 671                      [(set GPRC:$rD, (addc GPRC:$rA, immSExt16:$imm))]>,
 672                      PPC970_DGroup_Cracked;
 673 def ADDICo : DForm_2<13, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 674                      "addic. $rD, $rA, $imm", IntGeneral,
 675                      []>;
 676 def ADDIS  : DForm_2<15, (outs GPRC:$rD), (ins GPRC:$rA, symbolHi:$imm),
 677                      "addis $rD, $rA, $imm", IntGeneral,
 678                      [(set GPRC:$rD, (add GPRC:$rA, imm16ShiftedSExt:$imm))]>;
 679 def LA     : DForm_2<14, (outs GPRC:$rD), (ins GPRC:$rA, symbolLo:$sym),
 680                      "la $rD, $sym($rA)", IntGeneral,
 681                      [(set GPRC:$rD, (add GPRC:$rA,
 682                                           (PPClo tglobaladdr:$sym, 0)))]>;
 683 def MULLI  : DForm_2< 7, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 684                      "mulli $rD, $rA, $imm", IntMulLI,
 685                      [(set GPRC:$rD, (mul GPRC:$rA, immSExt16:$imm))]>;
 686 def SUBFIC : DForm_2< 8, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 687                      "subfic $rD, $rA, $imm", IntGeneral,
 688                      [(set GPRC:$rD, (subc immSExt16:$imm, GPRC:$rA))]>;
 689
 690 let isReMaterializable = 1, neverHasSideEffects = 1 in {
 691   def LI  : DForm_2_r0<14, (outs GPRC:$rD), (ins symbolLo:$imm),
 692                        "li $rD, $imm", IntGeneral,
 693                        [(set GPRC:$rD, immSExt16:$imm)]>;
 694   def LIS : DForm_2_r0<15, (outs GPRC:$rD), (ins symbolHi:$imm),
 695                        "lis $rD, $imm", IntGeneral,
 696                        [(set GPRC:$rD, imm16ShiftedSExt:$imm)]>;
 697 }
 698 }
 699
 700 let PPC970_Unit = 1 in {  // FXU Operations.
 701 def ANDIo : DForm_4<28, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 702                     "andi. $dst, $src1, $src2", IntGeneral,
 703                     [(set GPRC:$dst, (and GPRC:$src1, immZExt16:$src2))]>,
 704                     isDOT;
 705 def ANDISo : DForm_4<29, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 706                     "andis. $dst, $src1, $src2", IntGeneral,
 707                     [(set GPRC:$dst, (and GPRC:$src1,imm16ShiftedZExt:$src2))]>,
 708                     isDOT;
 709 def ORI   : DForm_4<24, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 710                     "ori $dst, $src1, $src2", IntGeneral,
 711                     [(set GPRC:$dst, (or GPRC:$src1, immZExt16:$src2))]>;
 712 def ORIS  : DForm_4<25, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 713                     "oris $dst, $src1, $src2", IntGeneral,
 714                     [(set GPRC:$dst, (or GPRC:$src1, imm16ShiftedZExt:$src2))]>;
 715 def XORI  : DForm_4<26, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 716                     "xori $dst, $src1, $src2", IntGeneral,
 717                     [(set GPRC:$dst, (xor GPRC:$src1, immZExt16:$src2))]>;
 718 def XORIS : DForm_4<27, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 719                     "xoris $dst, $src1, $src2", IntGeneral,
 720                     [(set GPRC:$dst, (xor GPRC:$src1,imm16ShiftedZExt:$src2))]>;
 721 def NOP   : DForm_4_zero<24, (outs), (ins), "nop", IntGeneral,
 722                          []>;
 723 def CMPWI : DForm_5_ext<11, (outs CRRC:$crD), (ins GPRC:$rA, s16imm:$imm),
 724                         "cmpwi $crD, $rA, $imm", IntCompare>;
 725 def CMPLWI : DForm_6_ext<10, (outs CRRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 726                          "cmplwi $dst, $src1, $src2", IntCompare>;
 727 }
 728
 729
 730 let PPC970_Unit = 1 in {  // FXU Operations.
 731 def NAND : XForm_6<31, 476, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 732                    "nand $rA, $rS, $rB", IntGeneral,
 733                    [(set GPRC:$rA, (not (and GPRC:$rS, GPRC:$rB)))]>;
 734 def AND  : XForm_6<31,  28, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 735                    "and $rA, $rS, $rB", IntGeneral,
 736                    [(set GPRC:$rA, (and GPRC:$rS, GPRC:$rB))]>;
 737 def ANDC : XForm_6<31,  60, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 738                    "andc $rA, $rS, $rB", IntGeneral,
 739                    [(set GPRC:$rA, (and GPRC:$rS, (not GPRC:$rB)))]>;
 740 def OR   : XForm_6<31, 444, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 741                    "or $rA, $rS, $rB", IntGeneral,
 742                    [(set GPRC:$rA, (or GPRC:$rS, GPRC:$rB))]>;
 743 def NOR  : XForm_6<31, 124, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 744                    "nor $rA, $rS, $rB", IntGeneral,
 745                    [(set GPRC:$rA, (not (or GPRC:$rS, GPRC:$rB)))]>;
 746 def ORC  : XForm_6<31, 412, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 747                    "orc $rA, $rS, $rB", IntGeneral,
 748                    [(set GPRC:$rA, (or GPRC:$rS, (not GPRC:$rB)))]>;
 749 def EQV  : XForm_6<31, 284, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 750                    "eqv $rA, $rS, $rB", IntGeneral,
 751                    [(set GPRC:$rA, (not (xor GPRC:$rS, GPRC:$rB)))]>;
 752 def XOR  : XForm_6<31, 316, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 753                    "xor $rA, $rS, $rB", IntGeneral,
 754                    [(set GPRC:$rA, (xor GPRC:$rS, GPRC:$rB))]>;
 755 def SLW  : XForm_6<31,  24, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 756                    "slw $rA, $rS, $rB", IntGeneral,
 757                    [(set GPRC:$rA, (PPCshl GPRC:$rS, GPRC:$rB))]>;
 758 def SRW  : XForm_6<31, 536, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 759                    "srw $rA, $rS, $rB", IntGeneral,
 760                    [(set GPRC:$rA, (PPCsrl GPRC:$rS, GPRC:$rB))]>;
 761 def SRAW : XForm_6<31, 792, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 762                    "sraw $rA, $rS, $rB", IntShift,
 763                    [(set GPRC:$rA, (PPCsra GPRC:$rS, GPRC:$rB))]>;
 764 }
 765
 766 let PPC970_Unit = 1 in {  // FXU Operations.
 767 def SRAWI : XForm_10<31, 824, (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH),
 768                      "srawi $rA, $rS, $SH", IntShift,
 769                      [(set GPRC:$rA, (sra GPRC:$rS, (i32 imm:$SH)))]>;
 770 def CNTLZW : XForm_11<31,  26, (outs GPRC:$rA), (ins GPRC:$rS),
 771                       "cntlzw $rA, $rS", IntGeneral,
 772                       [(set GPRC:$rA, (ctlz GPRC:$rS))]>;
 773 def EXTSB  : XForm_11<31, 954, (outs GPRC:$rA), (ins GPRC:$rS),
 774                       "extsb $rA, $rS", IntGeneral,
 775                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i8))]>;
 776 def EXTSH  : XForm_11<31, 922, (outs GPRC:$rA), (ins GPRC:$rS),
 777                       "extsh $rA, $rS", IntGeneral,
 778                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i16))]>;
 779
 780 def CMPW   : XForm_16_ext<31, 0, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
 781                           "cmpw $crD, $rA, $rB", IntCompare>;
 782 def CMPLW  : XForm_16_ext<31, 32, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
 783                           "cmplw $crD, $rA, $rB", IntCompare>;
 784 }
 785 let PPC970_Unit = 3 in {  // FPU Operations.
 786 //def FCMPO  : XForm_17<63, 32, (outs CRRC:$crD), (ins FPRC:$fA, FPRC:$fB),
 787 //                      "fcmpo $crD, $fA, $fB", FPCompare>;
 788 def FCMPUS : XForm_17<63, 0, (outs CRRC:$crD), (ins F4RC:$fA, F4RC:$fB),
 789                       "fcmpu $crD, $fA, $fB", FPCompare>;
 790 def FCMPUD : XForm_17<63, 0, (outs CRRC:$crD), (ins F8RC:$fA, F8RC:$fB),
 791                       "fcmpu $crD, $fA, $fB", FPCompare>;
 792
 793 def FCTIWZ : XForm_26<63, 15, (outs F8RC:$frD), (ins F8RC:$frB),
 794                       "fctiwz $frD, $frB", FPGeneral,
 795                       [(set F8RC:$frD, (PPCfctiwz F8RC:$frB))]>;
 796 def FRSP   : XForm_26<63, 12, (outs F4RC:$frD), (ins F8RC:$frB),
 797                       "frsp $frD, $frB", FPGeneral,
 798                       [(set F4RC:$frD, (fround F8RC:$frB))]>;
 799 def FSQRT  : XForm_26<63, 22, (outs F8RC:$frD), (ins F8RC:$frB),
 800                       "fsqrt $frD, $frB", FPSqrt,
 801                       [(set F8RC:$frD, (fsqrt F8RC:$frB))]>;
 802 def FSQRTS : XForm_26<59, 22, (outs F4RC:$frD), (ins F4RC:$frB),
 803                       "fsqrts $frD, $frB", FPSqrt,
 804                       [(set F4RC:$frD, (fsqrt F4RC:$frB))]>;
 805 }
 806
 807 /// FMR is split into 3 versions, one for 4/8 byte FP, and one for extending.
 808 ///
 809 /// Note that these are defined as pseudo-ops on the PPC970 because they are
 810 /// often coalesced away and we don't want the dispatch group builder to think
 811 /// that they will fill slots (which could cause the load of a LSU reject to
 812 /// sneak into a d-group with a store).
 813 def FMRS   : XForm_26<63, 72, (outs F4RC:$frD), (ins F4RC:$frB),
 814                       "fmr $frD, $frB", FPGeneral,
 815                       []>,  // (set F4RC:$frD, F4RC:$frB)
 816                       PPC970_Unit_Pseudo;
 817 def FMRD   : XForm_26<63, 72, (outs F8RC:$frD), (ins F8RC:$frB),
 818                       "fmr $frD, $frB", FPGeneral,
 819                       []>,  // (set F8RC:$frD, F8RC:$frB)
 820                       PPC970_Unit_Pseudo;
 821 def FMRSD  : XForm_26<63, 72, (outs F8RC:$frD), (ins F4RC:$frB),
 822                       "fmr $frD, $frB", FPGeneral,
 823                       [(set F8RC:$frD, (fextend F4RC:$frB))]>,
 824                       PPC970_Unit_Pseudo;
 825
 826 let PPC970_Unit = 3 in {  // FPU Operations.
 827 // These are artificially split into two different forms, for 4/8 byte FP.
 828 def FABSS  : XForm_26<63, 264, (outs F4RC:$frD), (ins F4RC:$frB),
 829                       "fabs $frD, $frB", FPGeneral,
 830                       [(set F4RC:$frD, (fabs F4RC:$frB))]>;
 831 def FABSD  : XForm_26<63, 264, (outs F8RC:$frD), (ins F8RC:$frB),
 832                       "fabs $frD, $frB", FPGeneral,
 833                       [(set F8RC:$frD, (fabs F8RC:$frB))]>;
 834 def FNABSS : XForm_26<63, 136, (outs F4RC:$frD), (ins F4RC:$frB),
 835                       "fnabs $frD, $frB", FPGeneral,
 836                       [(set F4RC:$frD, (fneg (fabs F4RC:$frB)))]>;
 837 def FNABSD : XForm_26<63, 136, (outs F8RC:$frD), (ins F8RC:$frB),
 838                       "fnabs $frD, $frB", FPGeneral,
 839                       [(set F8RC:$frD, (fneg (fabs F8RC:$frB)))]>;
 840 def FNEGS  : XForm_26<63, 40, (outs F4RC:$frD), (ins F4RC:$frB),
 841                       "fneg $frD, $frB", FPGeneral,
 842                       [(set F4RC:$frD, (fneg F4RC:$frB))]>;
 843 def FNEGD  : XForm_26<63, 40, (outs F8RC:$frD), (ins F8RC:$frB),
 844                       "fneg $frD, $frB", FPGeneral,
 845                       [(set F8RC:$frD, (fneg F8RC:$frB))]>;
 846 }
 847
 848
 849 // XL-Form instructions.  condition register logical ops.
 850 //
 851 def MCRF   : XLForm_3<19, 0, (outs CRRC:$BF), (ins CRRC:$BFA),
 852                       "mcrf $BF, $BFA", BrMCR>,
 853              PPC970_DGroup_First, PPC970_Unit_CRU;
 854
 855 def CREQV  : XLForm_1<19, 289, (outs CRRC:$CRD), (ins CRRC:$CRA, CRRC:$CRB),
 856                       "creqv $CRD, $CRA, $CRB", BrCR,
 857                       []>;
 858
 859 def SETCR  : XLForm_1_ext<19, 289, (outs CRRC:$dst), (ins),
 860               "creqv $dst, $dst, $dst", BrCR,
 861               []>;
 862
 863 // XFX-Form instructions.  Instructions that deal with SPRs.
 864 //
 865 def MFCTR : XFXForm_1_ext<31, 339, 9, (outs GPRC:$rT), (ins),
 866                           "mfctr $rT", SprMFSPR>,
 867             PPC970_DGroup_First, PPC970_Unit_FXU;
 868 let Pattern = [(PPCmtctr GPRC:$rS)] in {
 869 def MTCTR : XFXForm_7_ext<31, 467, 9, (outs), (ins GPRC:$rS),
 870                           "mtctr $rS", SprMTSPR>,
 871             PPC970_DGroup_First, PPC970_Unit_FXU;
 872 }
 873
 874 def MTLR  : XFXForm_7_ext<31, 467, 8, (outs), (ins GPRC:$rS),
 875                           "mtlr $rS", SprMTSPR>,
 876             PPC970_DGroup_First, PPC970_Unit_FXU;
 877 def MFLR  : XFXForm_1_ext<31, 339, 8, (outs GPRC:$rT), (ins),
 878                           "mflr $rT", SprMFSPR>,
 879             PPC970_DGroup_First, PPC970_Unit_FXU;
 880
 881 // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed like
 882 // a GPR on the PPC970.  As such, copies in and out have the same performance
 883 // characteristics as an OR instruction.
 884 def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (outs), (ins GPRC:$rS),
 885                              "mtspr 256, $rS", IntGeneral>,
 886                PPC970_DGroup_Single, PPC970_Unit_FXU;
 887 def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (outs GPRC:$rT), (ins),
 888                              "mfspr $rT, 256", IntGeneral>,
 889                PPC970_DGroup_First, PPC970_Unit_FXU;
 890
 891 def MTCRF : XFXForm_5<31, 144, (outs), (ins crbitm:$FXM, GPRC:$rS),
 892                       "mtcrf $FXM, $rS", BrMCRX>,
 893             PPC970_MicroCode, PPC970_Unit_CRU;
 894 def MFCR  : XFXForm_3<31, 19, (outs GPRC:$rT), (ins), "mfcr $rT", SprMFCR>,
 895             PPC970_MicroCode, PPC970_Unit_CRU;
 896 def MFOCRF: XFXForm_5a<31, 19, (outs GPRC:$rT), (ins crbitm:$FXM),
 897                        "mfcr $rT, $FXM", SprMFCR>,
 898             PPC970_DGroup_First, PPC970_Unit_CRU;
 899
 900 // Instructions to manipulate FPSCR.  Only long double handling uses these.
 901 // FPSCR is not modelled; we use the SDNode Flag to keep things in order.
 902
 903 def MFFS   : XForm_42<63, 583, (outs F8RC:$rT), (ins),
 904                        "mffs $rT", IntMFFS,
 905                        [(set F8RC:$rT, (PPCmffs))]>,
 906              PPC970_DGroup_Single, PPC970_Unit_FPU;
 907 def MTFSB0 : XForm_43<63, 70, (outs), (ins u5imm:$FM),
 908                        "mtfsb0 $FM", IntMTFSB0,
 909                       [(PPCmtfsb0 (i32 imm:$FM))]>,
 910              PPC970_DGroup_Single, PPC970_Unit_FPU;
 911 def MTFSB1 : XForm_43<63, 38, (outs), (ins u5imm:$FM),
 912                        "mtfsb1 $FM", IntMTFSB0,
 913                       [(PPCmtfsb1 (i32 imm:$FM))]>,
 914              PPC970_DGroup_Single, PPC970_Unit_FPU;
 915 def FADDrtz: AForm_2<63, 21,
 916                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
 917                     "fadd $FRT, $FRA, $FRB", FPGeneral,
 918                     [(set F8RC:$FRT, (PPCfaddrtz F8RC:$FRA, F8RC:$FRB))]>,
 919              PPC970_DGroup_Single, PPC970_Unit_FPU;
 920 // MTFSF does not actually produce an FP result.  We pretend it copies
 921 // input reg B to the output.  If we didn't do this it would look like the
 922 // instruction had no outputs (because we aren't modelling the FPSCR) and
 923 // it would be deleted.
 924 def MTFSF  : XFLForm<63, 711, (outs F8RC:$FRA),
 925                               (ins i32imm:$FM, F8RC:$rT, F8RC:$FRB),
 926                        "mtfsf $FM, $rT", "$FRB = $FRA", IntMTFSB0,
 927                        [(set F8RC:$FRA, (PPCmtfsf (i32 imm:$FM),
 928                                                    F8RC:$rT, F8RC:$FRB))]>,
 929              PPC970_DGroup_Single, PPC970_Unit_FPU;
 930
 931 let PPC970_Unit = 1 in {  // FXU Operations.
 932
 933 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
 934 //
 935 def ADD4  : XOForm_1<31, 266, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 936                      "add $rT, $rA, $rB", IntGeneral,
 937                      [(set GPRC:$rT, (add GPRC:$rA, GPRC:$rB))]>;
 938 def ADDC  : XOForm_1<31, 10, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 939                      "addc $rT, $rA, $rB", IntGeneral,
 940                      [(set GPRC:$rT, (addc GPRC:$rA, GPRC:$rB))]>,
 941                      PPC970_DGroup_Cracked;
 942 def ADDE  : XOForm_1<31, 138, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 943                      "adde $rT, $rA, $rB", IntGeneral,
 944                      [(set GPRC:$rT, (adde GPRC:$rA, GPRC:$rB))]>;
 945 def DIVW  : XOForm_1<31, 491, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 946                      "divw $rT, $rA, $rB", IntDivW,
 947                      [(set GPRC:$rT, (sdiv GPRC:$rA, GPRC:$rB))]>,
 948                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
 949 def DIVWU : XOForm_1<31, 459, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 950                      "divwu $rT, $rA, $rB", IntDivW,
 951                      [(set GPRC:$rT, (udiv GPRC:$rA, GPRC:$rB))]>,
 952                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
 953 def MULHW : XOForm_1<31, 75, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 954                      "mulhw $rT, $rA, $rB", IntMulHW,
 955                      [(set GPRC:$rT, (mulhs GPRC:$rA, GPRC:$rB))]>;
 956 def MULHWU : XOForm_1<31, 11, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 957                      "mulhwu $rT, $rA, $rB", IntMulHWU,
 958                      [(set GPRC:$rT, (mulhu GPRC:$rA, GPRC:$rB))]>;
 959 def MULLW : XOForm_1<31, 235, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 960                      "mullw $rT, $rA, $rB", IntMulHW,
 961                      [(set GPRC:$rT, (mul GPRC:$rA, GPRC:$rB))]>;
 962 def SUBF  : XOForm_1<31, 40, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 963                      "subf $rT, $rA, $rB", IntGeneral,
 964                      [(set GPRC:$rT, (sub GPRC:$rB, GPRC:$rA))]>;
 965 def SUBFC : XOForm_1<31, 8, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 966                      "subfc $rT, $rA, $rB", IntGeneral,
 967                      [(set GPRC:$rT, (subc GPRC:$rB, GPRC:$rA))]>,
 968                      PPC970_DGroup_Cracked;
 969 def SUBFE : XOForm_1<31, 136, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 970                      "subfe $rT, $rA, $rB", IntGeneral,
 971                      [(set GPRC:$rT, (sube GPRC:$rB, GPRC:$rA))]>;
 972 def ADDME  : XOForm_3<31, 234, 0, (outs GPRC:$rT), (ins GPRC:$rA),
 973                       "addme $rT, $rA", IntGeneral,
 974                       [(set GPRC:$rT, (adde GPRC:$rA, immAllOnes))]>;
 975 def ADDZE  : XOForm_3<31, 202, 0, (outs GPRC:$rT), (ins GPRC:$rA),
 976                       "addze $rT, $rA", IntGeneral,
 977                       [(set GPRC:$rT, (adde GPRC:$rA, 0))]>;
 978 def NEG    : XOForm_3<31, 104, 0, (outs GPRC:$rT), (ins GPRC:$rA),
 979                       "neg $rT, $rA", IntGeneral,
 980                       [(set GPRC:$rT, (ineg GPRC:$rA))]>;
 981 def SUBFME : XOForm_3<31, 232, 0, (outs GPRC:$rT), (ins GPRC:$rA),
 982                       "subfme $rT, $rA", IntGeneral,
 983                       [(set GPRC:$rT, (sube immAllOnes, GPRC:$rA))]>;
 984 def SUBFZE : XOForm_3<31, 200, 0, (outs GPRC:$rT), (ins GPRC:$rA),
 985                       "subfze $rT, $rA", IntGeneral,
 986                       [(set GPRC:$rT, (sube 0, GPRC:$rA))]>;
 987 }
 988
 989 // A-Form instructions.  Most of the instructions executed in the FPU are of
 990 // this type.
 991 //
 992 let PPC970_Unit = 3 in {  // FPU Operations.
 993 def FMADD : AForm_1<63, 29,
 994                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
 995                     "fmadd $FRT, $FRA, $FRC, $FRB", FPFused,
 996                     [(set F8RC:$FRT, (fadd (fmul F8RC:$FRA, F8RC:$FRC),
 997                                            F8RC:$FRB))]>,
 998                     Requires<[FPContractions]>;
 999 def FMADDS : AForm_1<59, 29,
1000                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1001                     "fmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1002                     [(set F4RC:$FRT, (fadd (fmul F4RC:$FRA, F4RC:$FRC),
1003                                            F4RC:$FRB))]>,
1004                     Requires<[FPContractions]>;
1005 def FMSUB : AForm_1<63, 28,
1006                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1007                     "fmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1008                     [(set F8RC:$FRT, (fsub (fmul F8RC:$FRA, F8RC:$FRC),
1009                                            F8RC:$FRB))]>,
1010                     Requires<[FPContractions]>;
1011 def FMSUBS : AForm_1<59, 28,
1012                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1013                     "fmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1014                     [(set F4RC:$FRT, (fsub (fmul F4RC:$FRA, F4RC:$FRC),
1015                                            F4RC:$FRB))]>,
1016                     Requires<[FPContractions]>;
1017 def FNMADD : AForm_1<63, 31,
1018                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1019                     "fnmadd $FRT, $FRA, $FRC, $FRB", FPFused,
1020                     [(set F8RC:$FRT, (fneg (fadd (fmul F8RC:$FRA, F8RC:$FRC),
1021                                                  F8RC:$FRB)))]>,
1022                     Requires<[FPContractions]>;
1023 def FNMADDS : AForm_1<59, 31,
1024                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1025                     "fnmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1026                     [(set F4RC:$FRT, (fneg (fadd (fmul F4RC:$FRA, F4RC:$FRC),
1027                                                  F4RC:$FRB)))]>,
1028                     Requires<[FPContractions]>;
1029 def FNMSUB : AForm_1<63, 30,
1030                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1031                     "fnmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1032                     [(set F8RC:$FRT, (fneg (fsub (fmul F8RC:$FRA, F8RC:$FRC),
1033                                                  F8RC:$FRB)))]>,
1034                     Requires<[FPContractions]>;
1035 def FNMSUBS : AForm_1<59, 30,
1036                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1037                     "fnmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1038                     [(set F4RC:$FRT, (fneg (fsub (fmul F4RC:$FRA, F4RC:$FRC),
1039                                                  F4RC:$FRB)))]>,
1040                     Requires<[FPContractions]>;
1041 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
1042 // having 4 of these, force the comparison to always be an 8-byte double (code
1043 // should use an FMRSD if the input comparison value really wants to be a float)
1044 // and 4/8 byte forms for the result and operand type..
1045 def FSELD : AForm_1<63, 23,
1046                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1047                     "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1048                     [(set F8RC:$FRT, (PPCfsel F8RC:$FRA,F8RC:$FRC,F8RC:$FRB))]>;
1049 def FSELS : AForm_1<63, 23,
1050                      (outs F4RC:$FRT), (ins F8RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1051                      "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1052                     [(set F4RC:$FRT, (PPCfsel F8RC:$FRA,F4RC:$FRC,F4RC:$FRB))]>;
1053 def FADD  : AForm_2<63, 21,
1054                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1055                     "fadd $FRT, $FRA, $FRB", FPGeneral,
1056                     [(set F8RC:$FRT, (fadd F8RC:$FRA, F8RC:$FRB))]>;
1057 def FADDS : AForm_2<59, 21,
1058                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1059                     "fadds $FRT, $FRA, $FRB", FPGeneral,
1060                     [(set F4RC:$FRT, (fadd F4RC:$FRA, F4RC:$FRB))]>;
1061 def FDIV  : AForm_2<63, 18,
1062                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1063                     "fdiv $FRT, $FRA, $FRB", FPDivD,
1064                     [(set F8RC:$FRT, (fdiv F8RC:$FRA, F8RC:$FRB))]>;
1065 def FDIVS : AForm_2<59, 18,
1066                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1067                     "fdivs $FRT, $FRA, $FRB", FPDivS,
1068                     [(set F4RC:$FRT, (fdiv F4RC:$FRA, F4RC:$FRB))]>;
1069 def FMUL  : AForm_3<63, 25,
1070                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1071                     "fmul $FRT, $FRA, $FRB", FPFused,
1072                     [(set F8RC:$FRT, (fmul F8RC:$FRA, F8RC:$FRB))]>;
1073 def FMULS : AForm_3<59, 25,
1074                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1075                     "fmuls $FRT, $FRA, $FRB", FPGeneral,
1076                     [(set F4RC:$FRT, (fmul F4RC:$FRA, F4RC:$FRB))]>;
1077 def FSUB  : AForm_2<63, 20,
1078                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1079                     "fsub $FRT, $FRA, $FRB", FPGeneral,
1080                     [(set F8RC:$FRT, (fsub F8RC:$FRA, F8RC:$FRB))]>;
1081 def FSUBS : AForm_2<59, 20,
1082                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1083                     "fsubs $FRT, $FRA, $FRB", FPGeneral,
1084                     [(set F4RC:$FRT, (fsub F4RC:$FRA, F4RC:$FRB))]>;
1085 }
1086
1087 let PPC970_Unit = 1 in {  // FXU Operations.
1088 // M-Form instructions.  rotate and mask instructions.
1089 //
1090 let isCommutable = 1 in {
1091 // RLWIMI can be commuted if the rotate amount is zero.
1092 def RLWIMI : MForm_2<20,
1093                      (outs GPRC:$rA), (ins GPRC:$rSi, GPRC:$rS, u5imm:$SH, u5imm:$MB,
1094                       u5imm:$ME), "rlwimi $rA, $rS, $SH, $MB, $ME", IntRotate,
1095                       []>, PPC970_DGroup_Cracked, RegConstraint<"$rSi = $rA">,
1096                       NoEncode<"$rSi">;
1097 }
1098 def RLWINM : MForm_2<21,
1099                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1100                      "rlwinm $rA, $rS, $SH, $MB, $ME", IntGeneral,
1101                      []>;
1102 def RLWINMo : MForm_2<21,
1103                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1104                      "rlwinm. $rA, $rS, $SH, $MB, $ME", IntGeneral,
1105                      []>, isDOT, PPC970_DGroup_Cracked;
1106 def RLWNM  : MForm_2<23,
1107                      (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB, u5imm:$MB, u5imm:$ME),
1108                      "rlwnm $rA, $rS, $rB, $MB, $ME", IntGeneral,
1109                      []>;
1110 }
1111
1112
1113 //===----------------------------------------------------------------------===//
1114 // DWARF Pseudo Instructions
1115 //
1116
1117 def DWARF_LOC        : Pseudo<(outs), (ins i32imm:$line, i32imm:$col, i32imm:$file),
1118                               "${:comment} .loc $file, $line, $col",
1119                       [(dwarf_loc (i32 imm:$line), (i32 imm:$col),
1120                                   (i32 imm:$file))]>;
1121
1122 //===----------------------------------------------------------------------===//
1123 // PowerPC Instruction Patterns
1124 //
1125
1126 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
1127 def : Pat<(i32 imm:$imm),
1128           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
1129
1130 // Implement the 'not' operation with the NOR instruction.
1131 def NOT : Pat<(not GPRC:$in),
1132               (NOR GPRC:$in, GPRC:$in)>;
1133
1134 // ADD an arbitrary immediate.
1135 def : Pat<(add GPRC:$in, imm:$imm),
1136           (ADDIS (ADDI GPRC:$in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
1137 // OR an arbitrary immediate.
1138 def : Pat<(or GPRC:$in, imm:$imm),
1139           (ORIS (ORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1140 // XOR an arbitrary immediate.
1141 def : Pat<(xor GPRC:$in, imm:$imm),
1142           (XORIS (XORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1143 // SUBFIC
1144 def : Pat<(sub  immSExt16:$imm, GPRC:$in),
1145           (SUBFIC GPRC:$in, imm:$imm)>;
1146
1147 // SHL/SRL
1148 def : Pat<(shl GPRC:$in, (i32 imm:$imm)),
1149           (RLWINM GPRC:$in, imm:$imm, 0, (SHL32 imm:$imm))>;
1150 def : Pat<(srl GPRC:$in, (i32 imm:$imm)),
1151           (RLWINM GPRC:$in, (SRL32 imm:$imm), imm:$imm, 31)>;
1152
1153 // ROTL
1154 def : Pat<(rotl GPRC:$in, GPRC:$sh),
1155           (RLWNM GPRC:$in, GPRC:$sh, 0, 31)>;
1156 def : Pat<(rotl GPRC:$in, (i32 imm:$imm)),
1157           (RLWINM GPRC:$in, imm:$imm, 0, 31)>;
1158
1159 // RLWNM
1160 def : Pat<(and (rotl GPRC:$in, GPRC:$sh), maskimm32:$imm),
1161           (RLWNM GPRC:$in, GPRC:$sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
1162
1163 // Calls
1164 def : Pat<(PPCcall_Macho (i32 tglobaladdr:$dst)),
1165           (BL_Macho tglobaladdr:$dst)>;
1166 def : Pat<(PPCcall_Macho (i32 texternalsym:$dst)),
1167           (BL_Macho texternalsym:$dst)>;
1168 def : Pat<(PPCcall_ELF (i32 tglobaladdr:$dst)),
1169           (BL_ELF tglobaladdr:$dst)>;
1170 def : Pat<(PPCcall_ELF (i32 texternalsym:$dst)),
1171           (BL_ELF texternalsym:$dst)>;
1172
1173 // Hi and Lo for Darwin Global Addresses.
1174 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
1175 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
1176 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
1177 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
1178 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
1179 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
1180 def : Pat<(add GPRC:$in, (PPChi tglobaladdr:$g, 0)),
1181           (ADDIS GPRC:$in, tglobaladdr:$g)>;
1182 def : Pat<(add GPRC:$in, (PPChi tconstpool:$g, 0)),
1183           (ADDIS GPRC:$in, tconstpool:$g)>;
1184 def : Pat<(add GPRC:$in, (PPChi tjumptable:$g, 0)),
1185           (ADDIS GPRC:$in, tjumptable:$g)>;
1186
1187 // Fused negative multiply subtract, alternate pattern
1188 def : Pat<(fsub F8RC:$B, (fmul F8RC:$A, F8RC:$C)),
1189           (FNMSUB F8RC:$A, F8RC:$C, F8RC:$B)>,
1190           Requires<[FPContractions]>;
1191 def : Pat<(fsub F4RC:$B, (fmul F4RC:$A, F4RC:$C)),
1192           (FNMSUBS F4RC:$A, F4RC:$C, F4RC:$B)>,
1193           Requires<[FPContractions]>;
1194
1195 // Standard shifts.  These are represented separately from the real shifts above
1196 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
1197 // amounts.
1198 def : Pat<(sra GPRC:$rS, GPRC:$rB),
1199           (SRAW GPRC:$rS, GPRC:$rB)>;
1200 def : Pat<(srl GPRC:$rS, GPRC:$rB),
1201           (SRW GPRC:$rS, GPRC:$rB)>;
1202 def : Pat<(shl GPRC:$rS, GPRC:$rB),
1203           (SLW GPRC:$rS, GPRC:$rB)>;
1204
1205 def : Pat<(zextloadi1 iaddr:$src),
1206           (LBZ iaddr:$src)>;
1207 def : Pat<(zextloadi1 xaddr:$src),
1208           (LBZX xaddr:$src)>;
1209 def : Pat<(extloadi1 iaddr:$src),
1210           (LBZ iaddr:$src)>;
1211 def : Pat<(extloadi1 xaddr:$src),
1212           (LBZX xaddr:$src)>;
1213 def : Pat<(extloadi8 iaddr:$src),
1214           (LBZ iaddr:$src)>;
1215 def : Pat<(extloadi8 xaddr:$src),
1216           (LBZX xaddr:$src)>;
1217 def : Pat<(extloadi16 iaddr:$src),
1218           (LHZ iaddr:$src)>;
1219 def : Pat<(extloadi16 xaddr:$src),
1220           (LHZX xaddr:$src)>;
1221 def : Pat<(extloadf32 iaddr:$src),
1222           (FMRSD (LFS iaddr:$src))>;
1223 def : Pat<(extloadf32 xaddr:$src),
1224           (FMRSD (LFSX xaddr:$src))>;
1225
1226 include "PPCInstrAltivec.td"
1227 include "PPCInstr64Bit.td"