lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPerfectShuffle.h"
  17 #include "PPCPredicates.h"
  18 #include "PPCTargetMachine.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/PseudoSourceValue.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  29 #include "llvm/CallingConv.h"
  30 #include "llvm/Constants.h"
  31 #include "llvm/Function.h"
  32 #include "llvm/Intrinsics.h"
  33 #include "llvm/Support/MathExtras.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #include "llvm/DerivedTypes.h"
  39 using namespace llvm;
  40
  41 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
  42                                      CCValAssign::LocInfo &LocInfo,
  43                                      ISD::ArgFlagsTy &ArgFlags,
  44                                      CCState &State);
  45 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
  46                                             MVT &LocVT,
  47                                             CCValAssign::LocInfo &LocInfo,
  48                                             ISD::ArgFlagsTy &ArgFlags,
  49                                             CCState &State);
  50 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
  51                                               MVT &LocVT,
  52                                               CCValAssign::LocInfo &LocInfo,
  53                                               ISD::ArgFlagsTy &ArgFlags,
  54                                               CCState &State);
  55
  56 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  57 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  58                                      cl::Hidden);
  59
  60 static TargetLoweringObjectFile *CreateTLOF(const PPCTargetMachine &TM) {
  61   if (TM.getSubtargetImpl()->isDarwin())
  62     return new TargetLoweringObjectFileMachO();
  63
  64   return new TargetLoweringObjectFileELF();
  65 }
  66
  67 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  68   : TargetLowering(TM, CreateTLOF(TM)), PPCSubTarget(*TM.getSubtargetImpl()) {
  69
  70   setPow2DivIsCheap();
  71
  72   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  73   setUseUnderscoreSetJmp(true);
  74   setUseUnderscoreLongJmp(true);
  75
  76   // On PPC32/64, arguments smaller than 4/8 bytes are extended, so all
  77   // arguments are at least 4/8 bytes aligned.
  78   setMinStackArgumentAlignment(TM.getSubtarget<PPCSubtarget>().isPPC64() ? 8:4);
  79
  80   // Set up the register classes.
  81   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  82   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  83   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  84
  85   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  86   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  87   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Expand);
  88
  89   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  90
  91   // PowerPC has pre-inc load and store's.
  92   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  93   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  94   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  95   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  96   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  97   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  98   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  99   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
 100   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
 101   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
 102
 103   // This is used in the ppcf128->int sequence.  Note it has different semantics
 104   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
 105   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
 106
 107   // PowerPC has no SREM/UREM instructions
 108   setOperationAction(ISD::SREM, MVT::i32, Expand);
 109   setOperationAction(ISD::UREM, MVT::i32, Expand);
 110   setOperationAction(ISD::SREM, MVT::i64, Expand);
 111   setOperationAction(ISD::UREM, MVT::i64, Expand);
 112
 113   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
 114   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 115   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 116   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 117   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 118   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 119   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 120   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 121   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 122
 123   // We don't support sin/cos/sqrt/fmod/pow
 124   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 125   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 126   setOperationAction(ISD::FREM , MVT::f64, Expand);
 127   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 128   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 129   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 130   setOperationAction(ISD::FREM , MVT::f32, Expand);
 131   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 132
 133   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 134
 135   // If we're enabling GP optimizations, use hardware square root
 136   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 137     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 138     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 139   }
 140
 141   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 142   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 143
 144   // PowerPC does not have BSWAP, CTPOP or CTTZ
 145   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 146   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 147   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 148   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 149   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 150   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 151
 152   // PowerPC does not have ROTR
 153   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 154   setOperationAction(ISD::ROTR, MVT::i64   , Expand);
 155
 156   // PowerPC does not have Select
 157   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 158   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 159   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 160   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 161
 162   // PowerPC wants to turn select_cc of FP into fsel when possible.
 163   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 164   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 165
 166   // PowerPC wants to optimize integer setcc a bit
 167   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 168
 169   // PowerPC does not have BRCOND which requires SetCC
 170   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 171
 172   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 173
 174   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 175   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 176
 177   // PowerPC does not have [U|S]INT_TO_FP
 178   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 179   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 180
 181   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 182   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 183   setOperationAction(ISD::BIT_CONVERT, MVT::i64, Expand);
 184   setOperationAction(ISD::BIT_CONVERT, MVT::f64, Expand);
 185
 186   // We cannot sextinreg(i1).  Expand to shifts.
 187   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 188
 189   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 190   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 191   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 192   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 193
 194
 195   // We want to legalize GlobalAddress and ConstantPool nodes into the
 196   // appropriate instructions to materialize the address.
 197   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 198   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 199   setOperationAction(ISD::BlockAddress,  MVT::i32, Custom);
 200   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 201   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 202   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 203   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 204   setOperationAction(ISD::BlockAddress,  MVT::i64, Custom);
 205   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 206   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 207
 208   // TRAP is legal.
 209   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 210
 211   // TRAMPOLINE is custom lowered.
 212   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 213
 214   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 215   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 216
 217   // VAARG is custom lowered with the 32-bit SVR4 ABI.
 218   if (    TM.getSubtarget<PPCSubtarget>().isSVR4ABI()
 219       && !TM.getSubtarget<PPCSubtarget>().isPPC64())
 220     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 221   else
 222     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 223
 224   // Use the default implementation.
 225   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 226   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 227   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 228   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 229   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 230   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 231
 232   // We want to custom lower some of our intrinsics.
 233   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 234
 235   // Comparisons that require checking two conditions.
 236   setCondCodeAction(ISD::SETULT, MVT::f32, Expand);
 237   setCondCodeAction(ISD::SETULT, MVT::f64, Expand);
 238   setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
 239   setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
 240   setCondCodeAction(ISD::SETUEQ, MVT::f32, Expand);
 241   setCondCodeAction(ISD::SETUEQ, MVT::f64, Expand);
 242   setCondCodeAction(ISD::SETOGE, MVT::f32, Expand);
 243   setCondCodeAction(ISD::SETOGE, MVT::f64, Expand);
 244   setCondCodeAction(ISD::SETOLE, MVT::f32, Expand);
 245   setCondCodeAction(ISD::SETOLE, MVT::f64, Expand);
 246   setCondCodeAction(ISD::SETONE, MVT::f32, Expand);
 247   setCondCodeAction(ISD::SETONE, MVT::f64, Expand);
 248
 249   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 250     // They also have instructions for converting between i64 and fp.
 251     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 252     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 253     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 254     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 255     // This is just the low 32 bits of a (signed) fp->i64 conversion.
 256     // We cannot do this with Promote because i64 is not a legal type.
 257     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 258
 259     // FIXME: disable this lowered code.  This generates 64-bit register values,
 260     // and we don't model the fact that the top part is clobbered by calls.  We
 261     // need to flag these together so that the value isn't live across a call.
 262     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 263   } else {
 264     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 265     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 266   }
 267
 268   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 269     // 64-bit PowerPC implementations can support i64 types directly
 270     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 271     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 272     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 273     // 64-bit PowerPC wants to expand i128 shifts itself.
 274     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 275     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 276     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 277   } else {
 278     // 32-bit PowerPC wants to expand i64 shifts itself.
 279     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 280     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 281     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 282   }
 283
 284   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 285     // First set operation action for all vector types to expand. Then we
 286     // will selectively turn on ones that can be effectively codegen'd.
 287     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 288          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 289       MVT::SimpleValueType VT = (MVT::SimpleValueType)i;
 290
 291       // add/sub are legal for all supported vector VT's.
 292       setOperationAction(ISD::ADD , VT, Legal);
 293       setOperationAction(ISD::SUB , VT, Legal);
 294
 295       // We promote all shuffles to v16i8.
 296       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Promote);
 297       AddPromotedToType (ISD::VECTOR_SHUFFLE, VT, MVT::v16i8);
 298
 299       // We promote all non-typed operations to v4i32.
 300       setOperationAction(ISD::AND   , VT, Promote);
 301       AddPromotedToType (ISD::AND   , VT, MVT::v4i32);
 302       setOperationAction(ISD::OR    , VT, Promote);
 303       AddPromotedToType (ISD::OR    , VT, MVT::v4i32);
 304       setOperationAction(ISD::XOR   , VT, Promote);
 305       AddPromotedToType (ISD::XOR   , VT, MVT::v4i32);
 306       setOperationAction(ISD::LOAD  , VT, Promote);
 307       AddPromotedToType (ISD::LOAD  , VT, MVT::v4i32);
 308       setOperationAction(ISD::SELECT, VT, Promote);
 309       AddPromotedToType (ISD::SELECT, VT, MVT::v4i32);
 310       setOperationAction(ISD::STORE, VT, Promote);
 311       AddPromotedToType (ISD::STORE, VT, MVT::v4i32);
 312
 313       // No other operations are legal.
 314       setOperationAction(ISD::MUL , VT, Expand);
 315       setOperationAction(ISD::SDIV, VT, Expand);
 316       setOperationAction(ISD::SREM, VT, Expand);
 317       setOperationAction(ISD::UDIV, VT, Expand);
 318       setOperationAction(ISD::UREM, VT, Expand);
 319       setOperationAction(ISD::FDIV, VT, Expand);
 320       setOperationAction(ISD::FNEG, VT, Expand);
 321       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Expand);
 322       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 323       setOperationAction(ISD::BUILD_VECTOR, VT, Expand);
 324       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 325       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 326       setOperationAction(ISD::UDIVREM, VT, Expand);
 327       setOperationAction(ISD::SDIVREM, VT, Expand);
 328       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Expand);
 329       setOperationAction(ISD::FPOW, VT, Expand);
 330       setOperationAction(ISD::CTPOP, VT, Expand);
 331       setOperationAction(ISD::CTLZ, VT, Expand);
 332       setOperationAction(ISD::CTTZ, VT, Expand);
 333     }
 334
 335     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 336     // with merges, splats, etc.
 337     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 338
 339     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 340     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 341     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 342     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 343     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 344     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 345
 346     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 347     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 348     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 349     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 350
 351     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 352     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 353     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 354     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 355
 356     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 357     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 358
 359     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 360     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 361     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 362     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 363   }
 364
 365   setShiftAmountType(MVT::i32);
 366   setBooleanContents(ZeroOrOneBooleanContent);
 367
 368   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 369     setStackPointerRegisterToSaveRestore(PPC::X1);
 370     setExceptionPointerRegister(PPC::X3);
 371     setExceptionSelectorRegister(PPC::X4);
 372   } else {
 373     setStackPointerRegisterToSaveRestore(PPC::R1);
 374     setExceptionPointerRegister(PPC::R3);
 375     setExceptionSelectorRegister(PPC::R4);
 376   }
 377
 378   // We have target-specific dag combine patterns for the following nodes:
 379   setTargetDAGCombine(ISD::SINT_TO_FP);
 380   setTargetDAGCombine(ISD::STORE);
 381   setTargetDAGCombine(ISD::BR_CC);
 382   setTargetDAGCombine(ISD::BSWAP);
 383
 384   // Darwin long double math library functions have $LDBL128 appended.
 385   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 386     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 387     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 388     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 389     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 390     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 391     setLibcallName(RTLIB::LOG_PPCF128, "logl$LDBL128");
 392     setLibcallName(RTLIB::LOG2_PPCF128, "log2l$LDBL128");
 393     setLibcallName(RTLIB::LOG10_PPCF128, "log10l$LDBL128");
 394     setLibcallName(RTLIB::EXP_PPCF128, "expl$LDBL128");
 395     setLibcallName(RTLIB::EXP2_PPCF128, "exp2l$LDBL128");
 396   }
 397
 398   computeRegisterProperties();
 399 }
 400
 401 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 402 /// function arguments in the caller parameter area.
 403 unsigned PPCTargetLowering::getByValTypeAlignment(const Type *Ty) const {
 404   const TargetMachine &TM = getTargetMachine();
 405   // Darwin passes everything on 4 byte boundary.
 406   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 407     return 4;
 408   // FIXME SVR4 TBD
 409   return 4;
 410 }
 411
 412 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 413   switch (Opcode) {
 414   default: return 0;
 415   case PPCISD::FSEL:            return "PPCISD::FSEL";
 416   case PPCISD::FCFID:           return "PPCISD::FCFID";
 417   case PPCISD::FCTIDZ:          return "PPCISD::FCTIDZ";
 418   case PPCISD::FCTIWZ:          return "PPCISD::FCTIWZ";
 419   case PPCISD::STFIWX:          return "PPCISD::STFIWX";
 420   case PPCISD::VMADDFP:         return "PPCISD::VMADDFP";
 421   case PPCISD::VNMSUBFP:        return "PPCISD::VNMSUBFP";
 422   case PPCISD::VPERM:           return "PPCISD::VPERM";
 423   case PPCISD::Hi:              return "PPCISD::Hi";
 424   case PPCISD::Lo:              return "PPCISD::Lo";
 425   case PPCISD::TOC_ENTRY:       return "PPCISD::TOC_ENTRY";
 426   case PPCISD::TOC_RESTORE:     return "PPCISD::TOC_RESTORE";
 427   case PPCISD::LOAD:            return "PPCISD::LOAD";
 428   case PPCISD::LOAD_TOC:        return "PPCISD::LOAD_TOC";
 429   case PPCISD::DYNALLOC:        return "PPCISD::DYNALLOC";
 430   case PPCISD::GlobalBaseReg:   return "PPCISD::GlobalBaseReg";
 431   case PPCISD::SRL:             return "PPCISD::SRL";
 432   case PPCISD::SRA:             return "PPCISD::SRA";
 433   case PPCISD::SHL:             return "PPCISD::SHL";
 434   case PPCISD::EXTSW_32:        return "PPCISD::EXTSW_32";
 435   case PPCISD::STD_32:          return "PPCISD::STD_32";
 436   case PPCISD::CALL_SVR4:       return "PPCISD::CALL_SVR4";
 437   case PPCISD::CALL_Darwin:     return "PPCISD::CALL_Darwin";
 438   case PPCISD::NOP:             return "PPCISD::NOP";
 439   case PPCISD::MTCTR:           return "PPCISD::MTCTR";
 440   case PPCISD::BCTRL_Darwin:    return "PPCISD::BCTRL_Darwin";
 441   case PPCISD::BCTRL_SVR4:      return "PPCISD::BCTRL_SVR4";
 442   case PPCISD::RET_FLAG:        return "PPCISD::RET_FLAG";
 443   case PPCISD::MFCR:            return "PPCISD::MFCR";
 444   case PPCISD::VCMP:            return "PPCISD::VCMP";
 445   case PPCISD::VCMPo:           return "PPCISD::VCMPo";
 446   case PPCISD::LBRX:            return "PPCISD::LBRX";
 447   case PPCISD::STBRX:           return "PPCISD::STBRX";
 448   case PPCISD::LARX:            return "PPCISD::LARX";
 449   case PPCISD::STCX:            return "PPCISD::STCX";
 450   case PPCISD::COND_BRANCH:     return "PPCISD::COND_BRANCH";
 451   case PPCISD::MFFS:            return "PPCISD::MFFS";
 452   case PPCISD::MTFSB0:          return "PPCISD::MTFSB0";
 453   case PPCISD::MTFSB1:          return "PPCISD::MTFSB1";
 454   case PPCISD::FADDRTZ:         return "PPCISD::FADDRTZ";
 455   case PPCISD::MTFSF:           return "PPCISD::MTFSF";
 456   case PPCISD::TC_RETURN:       return "PPCISD::TC_RETURN";
 457   }
 458 }
 459
 460 MVT::SimpleValueType PPCTargetLowering::getSetCCResultType(EVT VT) const {
 461   return MVT::i32;
 462 }
 463
 464 /// getFunctionAlignment - Return the Log2 alignment of this function.
 465 unsigned PPCTargetLowering::getFunctionAlignment(const Function *F) const {
 466   if (getTargetMachine().getSubtarget<PPCSubtarget>().isDarwin())
 467     return F->hasFnAttr(Attribute::OptimizeForSize) ? 2 : 4;
 468   else
 469     return 2;
 470 }
 471
 472 //===----------------------------------------------------------------------===//
 473 // Node matching predicates, for use by the tblgen matching code.
 474 //===----------------------------------------------------------------------===//
 475
 476 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 477 static bool isFloatingPointZero(SDValue Op) {
 478   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 479     return CFP->getValueAPF().isZero();
 480   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
 481     // Maybe this has already been legalized into the constant pool?
 482     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 483       if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 484         return CFP->getValueAPF().isZero();
 485   }
 486   return false;
 487 }
 488
 489 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 490 /// true if Op is undef or if it matches the specified value.
 491 static bool isConstantOrUndef(int Op, int Val) {
 492   return Op < 0 || Op == Val;
 493 }
 494
 495 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 496 /// VPKUHUM instruction.
 497 bool PPC::isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 498   if (!isUnary) {
 499     for (unsigned i = 0; i != 16; ++i)
 500       if (!isConstantOrUndef(N->getMaskElt(i),  i*2+1))
 501         return false;
 502   } else {
 503     for (unsigned i = 0; i != 8; ++i)
 504       if (!isConstantOrUndef(N->getMaskElt(i),    i*2+1) ||
 505           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+1))
 506         return false;
 507   }
 508   return true;
 509 }
 510
 511 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 512 /// VPKUWUM instruction.
 513 bool PPC::isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 514   if (!isUnary) {
 515     for (unsigned i = 0; i != 16; i += 2)
 516       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 517           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3))
 518         return false;
 519   } else {
 520     for (unsigned i = 0; i != 8; i += 2)
 521       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 522           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3) ||
 523           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+2) ||
 524           !isConstantOrUndef(N->getMaskElt(i+9),  i*2+3))
 525         return false;
 526   }
 527   return true;
 528 }
 529
 530 /// isVMerge - Common function, used to match vmrg* shuffles.
 531 ///
 532 static bool isVMerge(ShuffleVectorSDNode *N, unsigned UnitSize,
 533                      unsigned LHSStart, unsigned RHSStart) {
 534   assert(N->getValueType(0) == MVT::v16i8 &&
 535          "PPC only supports shuffles by bytes!");
 536   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 537          "Unsupported merge size!");
 538
 539   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 540     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 541       if (!isConstantOrUndef(N->getMaskElt(i*UnitSize*2+j),
 542                              LHSStart+j+i*UnitSize) ||
 543           !isConstantOrUndef(N->getMaskElt(i*UnitSize*2+UnitSize+j),
 544                              RHSStart+j+i*UnitSize))
 545         return false;
 546     }
 547   return true;
 548 }
 549
 550 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 551 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 552 bool PPC::isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 553                              bool isUnary) {
 554   if (!isUnary)
 555     return isVMerge(N, UnitSize, 8, 24);
 556   return isVMerge(N, UnitSize, 8, 8);
 557 }
 558
 559 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 560 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 561 bool PPC::isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 562                              bool isUnary) {
 563   if (!isUnary)
 564     return isVMerge(N, UnitSize, 0, 16);
 565   return isVMerge(N, UnitSize, 0, 0);
 566 }
 567
 568
 569 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 570 /// amount, otherwise return -1.
 571 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 572   assert(N->getValueType(0) == MVT::v16i8 &&
 573          "PPC only supports shuffles by bytes!");
 574
 575   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 576
 577   // Find the first non-undef value in the shuffle mask.
 578   unsigned i;
 579   for (i = 0; i != 16 && SVOp->getMaskElt(i) < 0; ++i)
 580     /*search*/;
 581
 582   if (i == 16) return -1;  // all undef.
 583
 584   // Otherwise, check to see if the rest of the elements are consecutively
 585   // numbered from this value.
 586   unsigned ShiftAmt = SVOp->getMaskElt(i);
 587   if (ShiftAmt < i) return -1;
 588   ShiftAmt -= i;
 589
 590   if (!isUnary) {
 591     // Check the rest of the elements to see if they are consecutive.
 592     for (++i; i != 16; ++i)
 593       if (!isConstantOrUndef(SVOp->getMaskElt(i), ShiftAmt+i))
 594         return -1;
 595   } else {
 596     // Check the rest of the elements to see if they are consecutive.
 597     for (++i; i != 16; ++i)
 598       if (!isConstantOrUndef(SVOp->getMaskElt(i), (ShiftAmt+i) & 15))
 599         return -1;
 600   }
 601   return ShiftAmt;
 602 }
 603
 604 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 605 /// specifies a splat of a single element that is suitable for input to
 606 /// VSPLTB/VSPLTH/VSPLTW.
 607 bool PPC::isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize) {
 608   assert(N->getValueType(0) == MVT::v16i8 &&
 609          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 610
 611   // This is a splat operation if each element of the permute is the same, and
 612   // if the value doesn't reference the second vector.
 613   unsigned ElementBase = N->getMaskElt(0);
 614
 615   // FIXME: Handle UNDEF elements too!
 616   if (ElementBase >= 16)
 617     return false;
 618
 619   // Check that the indices are consecutive, in the case of a multi-byte element
 620   // splatted with a v16i8 mask.
 621   for (unsigned i = 1; i != EltSize; ++i)
 622     if (N->getMaskElt(i) < 0 || N->getMaskElt(i) != (int)(i+ElementBase))
 623       return false;
 624
 625   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 626     if (N->getMaskElt(i) < 0) continue;
 627     for (unsigned j = 0; j != EltSize; ++j)
 628       if (N->getMaskElt(i+j) != N->getMaskElt(j))
 629         return false;
 630   }
 631   return true;
 632 }
 633
 634 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 635 /// are -0.0.
 636 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 637   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(N);
 638
 639   APInt APVal, APUndef;
 640   unsigned BitSize;
 641   bool HasAnyUndefs;
 642
 643   if (BV->isConstantSplat(APVal, APUndef, BitSize, HasAnyUndefs, 32, true))
 644     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
 645       return CFP->getValueAPF().isNegZero();
 646
 647   return false;
 648 }
 649
 650 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 651 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 652 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 653   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 654   assert(isSplatShuffleMask(SVOp, EltSize));
 655   return SVOp->getMaskElt(0) / EltSize;
 656 }
 657
 658 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 659 /// by using a vspltis[bhw] instruction of the specified element size, return
 660 /// the constant being splatted.  The ByteSize field indicates the number of
 661 /// bytes of each element [124] -> [bhw].
 662 SDValue PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 663   SDValue OpVal(0, 0);
 664
 665   // If ByteSize of the splat is bigger than the element size of the
 666   // build_vector, then we have a case where we are checking for a splat where
 667   // multiple elements of the buildvector are folded together into a single
 668   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 669   unsigned EltSize = 16/N->getNumOperands();
 670   if (EltSize < ByteSize) {
 671     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 672     SDValue UniquedVals[4];
 673     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 674
 675     // See if all of the elements in the buildvector agree across.
 676     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 677       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 678       // If the element isn't a constant, bail fully out.
 679       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDValue();
 680
 681
 682       if (UniquedVals[i&(Multiple-1)].getNode() == 0)
 683         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 684       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 685         return SDValue();  // no match.
 686     }
 687
 688     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 689     // either constant or undef values that are identical for each chunk.  See
 690     // if these chunks can form into a larger vspltis*.
 691
 692     // Check to see if all of the leading entries are either 0 or -1.  If
 693     // neither, then this won't fit into the immediate field.
 694     bool LeadingZero = true;
 695     bool LeadingOnes = true;
 696     for (unsigned i = 0; i != Multiple-1; ++i) {
 697       if (UniquedVals[i].getNode() == 0) continue;  // Must have been undefs.
 698
 699       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 700       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 701     }
 702     // Finally, check the least significant entry.
 703     if (LeadingZero) {
 704       if (UniquedVals[Multiple-1].getNode() == 0)
 705         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 706       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getZExtValue();
 707       if (Val < 16)
 708         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 709     }
 710     if (LeadingOnes) {
 711       if (UniquedVals[Multiple-1].getNode() == 0)
 712         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 713       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSExtValue();
 714       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 715         return DAG.getTargetConstant(Val, MVT::i32);
 716     }
 717
 718     return SDValue();
 719   }
 720
 721   // Check to see if this buildvec has a single non-undef value in its elements.
 722   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 723     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 724     if (OpVal.getNode() == 0)
 725       OpVal = N->getOperand(i);
 726     else if (OpVal != N->getOperand(i))
 727       return SDValue();
 728   }
 729
 730   if (OpVal.getNode() == 0) return SDValue();  // All UNDEF: use implicit def.
 731
 732   unsigned ValSizeInBytes = EltSize;
 733   uint64_t Value = 0;
 734   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 735     Value = CN->getZExtValue();
 736   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 737     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 738     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 739   }
 740
 741   // If the splat value is larger than the element value, then we can never do
 742   // this splat.  The only case that we could fit the replicated bits into our
 743   // immediate field for would be zero, and we prefer to use vxor for it.
 744   if (ValSizeInBytes < ByteSize) return SDValue();
 745
 746   // If the element value is larger than the splat value, cut it in half and
 747   // check to see if the two halves are equal.  Continue doing this until we
 748   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 749   while (ValSizeInBytes > ByteSize) {
 750     ValSizeInBytes >>= 1;
 751
 752     // If the top half equals the bottom half, we're still ok.
 753     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 754          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 755       return SDValue();
 756   }
 757
 758   // Properly sign extend the value.
 759   int ShAmt = (4-ByteSize)*8;
 760   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 761
 762   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 763   if (MaskVal == 0) return SDValue();
 764
 765   // Finally, if this value fits in a 5 bit sext field, return it
 766   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 767     return DAG.getTargetConstant(MaskVal, MVT::i32);
 768   return SDValue();
 769 }
 770
 771 //===----------------------------------------------------------------------===//
 772 //  Addressing Mode Selection
 773 //===----------------------------------------------------------------------===//
 774
 775 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 776 /// or 64-bit immediate, and if the value can be accurately represented as a
 777 /// sign extension from a 16-bit value.  If so, this returns true and the
 778 /// immediate.
 779 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 780   if (N->getOpcode() != ISD::Constant)
 781     return false;
 782
 783   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 784   if (N->getValueType(0) == MVT::i32)
 785     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 786   else
 787     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 788 }
 789 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 790   return isIntS16Immediate(Op.getNode(), Imm);
 791 }
 792
 793
 794 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 795 /// can be represented as an indexed [r+r] operation.  Returns false if it
 796 /// can be more efficiently represented with [r+imm].
 797 bool PPCTargetLowering::SelectAddressRegReg(SDValue N, SDValue &Base,
 798                                             SDValue &Index,
 799                                             SelectionDAG &DAG) const {
 800   short imm = 0;
 801   if (N.getOpcode() == ISD::ADD) {
 802     if (isIntS16Immediate(N.getOperand(1), imm))
 803       return false;    // r+i
 804     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 805       return false;    // r+i
 806
 807     Base = N.getOperand(0);
 808     Index = N.getOperand(1);
 809     return true;
 810   } else if (N.getOpcode() == ISD::OR) {
 811     if (isIntS16Immediate(N.getOperand(1), imm))
 812       return false;    // r+i can fold it if we can.
 813
 814     // If this is an or of disjoint bitfields, we can codegen this as an add
 815     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 816     // disjoint.
 817     APInt LHSKnownZero, LHSKnownOne;
 818     APInt RHSKnownZero, RHSKnownOne;
 819     DAG.ComputeMaskedBits(N.getOperand(0),
 820                           APInt::getAllOnesValue(N.getOperand(0)
 821                             .getValueSizeInBits()),
 822                           LHSKnownZero, LHSKnownOne);
 823
 824     if (LHSKnownZero.getBoolValue()) {
 825       DAG.ComputeMaskedBits(N.getOperand(1),
 826                             APInt::getAllOnesValue(N.getOperand(1)
 827                               .getValueSizeInBits()),
 828                             RHSKnownZero, RHSKnownOne);
 829       // If all of the bits are known zero on the LHS or RHS, the add won't
 830       // carry.
 831       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 832         Base = N.getOperand(0);
 833         Index = N.getOperand(1);
 834         return true;
 835       }
 836     }
 837   }
 838
 839   return false;
 840 }
 841
 842 /// Returns true if the address N can be represented by a base register plus
 843 /// a signed 16-bit displacement [r+imm], and if it is not better
 844 /// represented as reg+reg.
 845 bool PPCTargetLowering::SelectAddressRegImm(SDValue N, SDValue &Disp,
 846                                             SDValue &Base,
 847                                             SelectionDAG &DAG) const {
 848   // FIXME dl should come from parent load or store, not from address
 849   DebugLoc dl = N.getDebugLoc();
 850   // If this can be more profitably realized as r+r, fail.
 851   if (SelectAddressRegReg(N, Disp, Base, DAG))
 852     return false;
 853
 854   if (N.getOpcode() == ISD::ADD) {
 855     short imm = 0;
 856     if (isIntS16Immediate(N.getOperand(1), imm)) {
 857       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 858       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 859         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 860       } else {
 861         Base = N.getOperand(0);
 862       }
 863       return true; // [r+i]
 864     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 865       // Match LOAD (ADD (X, Lo(G))).
 866      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 867              && "Cannot handle constant offsets yet!");
 868       Disp = N.getOperand(1).getOperand(0);  // The global address.
 869       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 870              Disp.getOpcode() == ISD::TargetConstantPool ||
 871              Disp.getOpcode() == ISD::TargetJumpTable);
 872       Base = N.getOperand(0);
 873       return true;  // [&g+r]
 874     }
 875   } else if (N.getOpcode() == ISD::OR) {
 876     short imm = 0;
 877     if (isIntS16Immediate(N.getOperand(1), imm)) {
 878       // If this is an or of disjoint bitfields, we can codegen this as an add
 879       // (for better address arithmetic) if the LHS and RHS of the OR are
 880       // provably disjoint.
 881       APInt LHSKnownZero, LHSKnownOne;
 882       DAG.ComputeMaskedBits(N.getOperand(0),
 883                             APInt::getAllOnesValue(N.getOperand(0)
 884                                                    .getValueSizeInBits()),
 885                             LHSKnownZero, LHSKnownOne);
 886
 887       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 888         // If all of the bits are known zero on the LHS or RHS, the add won't
 889         // carry.
 890         Base = N.getOperand(0);
 891         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 892         return true;
 893       }
 894     }
 895   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 896     // Loading from a constant address.
 897
 898     // If this address fits entirely in a 16-bit sext immediate field, codegen
 899     // this as "d, 0"
 900     short Imm;
 901     if (isIntS16Immediate(CN, Imm)) {
 902       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 903       Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 904       return true;
 905     }
 906
 907     // Handle 32-bit sext immediates with LIS + addr mode.
 908     if (CN->getValueType(0) == MVT::i32 ||
 909         (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 910       int Addr = (int)CN->getZExtValue();
 911
 912       // Otherwise, break this down into an LIS + disp.
 913       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 914
 915       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 916       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 917       Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base), 0);
 918       return true;
 919     }
 920   }
 921
 922   Disp = DAG.getTargetConstant(0, getPointerTy());
 923   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 924     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 925   else
 926     Base = N;
 927   return true;      // [r+0]
 928 }
 929
 930 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 931 /// represented as an indexed [r+r] operation.
 932 bool PPCTargetLowering::SelectAddressRegRegOnly(SDValue N, SDValue &Base,
 933                                                 SDValue &Index,
 934                                                 SelectionDAG &DAG) const {
 935   // Check to see if we can easily represent this as an [r+r] address.  This
 936   // will fail if it thinks that the address is more profitably represented as
 937   // reg+imm, e.g. where imm = 0.
 938   if (SelectAddressRegReg(N, Base, Index, DAG))
 939     return true;
 940
 941   // If the operand is an addition, always emit this as [r+r], since this is
 942   // better (for code size, and execution, as the memop does the add for free)
 943   // than emitting an explicit add.
 944   if (N.getOpcode() == ISD::ADD) {
 945     Base = N.getOperand(0);
 946     Index = N.getOperand(1);
 947     return true;
 948   }
 949
 950   // Otherwise, do it the hard way, using R0 as the base register.
 951   Base = DAG.getRegister(PPC::R0, N.getValueType());
 952   Index = N;
 953   return true;
 954 }
 955
 956 /// SelectAddressRegImmShift - Returns true if the address N can be
 957 /// represented by a base register plus a signed 14-bit displacement
 958 /// [r+imm*4].  Suitable for use by STD and friends.
 959 bool PPCTargetLowering::SelectAddressRegImmShift(SDValue N, SDValue &Disp,
 960                                                  SDValue &Base,
 961                                                  SelectionDAG &DAG) const {
 962   // FIXME dl should come from the parent load or store, not the address
 963   DebugLoc dl = N.getDebugLoc();
 964   // If this can be more profitably realized as r+r, fail.
 965   if (SelectAddressRegReg(N, Disp, Base, DAG))
 966     return false;
 967
 968   if (N.getOpcode() == ISD::ADD) {
 969     short imm = 0;
 970     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 971       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 972       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 973         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 974       } else {
 975         Base = N.getOperand(0);
 976       }
 977       return true; // [r+i]
 978     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 979       // Match LOAD (ADD (X, Lo(G))).
 980      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 981              && "Cannot handle constant offsets yet!");
 982       Disp = N.getOperand(1).getOperand(0);  // The global address.
 983       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 984              Disp.getOpcode() == ISD::TargetConstantPool ||
 985              Disp.getOpcode() == ISD::TargetJumpTable);
 986       Base = N.getOperand(0);
 987       return true;  // [&g+r]
 988     }
 989   } else if (N.getOpcode() == ISD::OR) {
 990     short imm = 0;
 991     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 992       // If this is an or of disjoint bitfields, we can codegen this as an add
 993       // (for better address arithmetic) if the LHS and RHS of the OR are
 994       // provably disjoint.
 995       APInt LHSKnownZero, LHSKnownOne;
 996       DAG.ComputeMaskedBits(N.getOperand(0),
 997                             APInt::getAllOnesValue(N.getOperand(0)
 998                                                    .getValueSizeInBits()),
 999                             LHSKnownZero, LHSKnownOne);
1000       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
1001         // If all of the bits are known zero on the LHS or RHS, the add won't
1002         // carry.
1003         Base = N.getOperand(0);
1004         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
1005         return true;
1006       }
1007     }
1008   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
1009     // Loading from a constant address.  Verify low two bits are clear.
1010     if ((CN->getZExtValue() & 3) == 0) {
1011       // If this address fits entirely in a 14-bit sext immediate field, codegen
1012       // this as "d, 0"
1013       short Imm;
1014       if (isIntS16Immediate(CN, Imm)) {
1015         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
1016         Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
1017         return true;
1018       }
1019
1020       // Fold the low-part of 32-bit absolute addresses into addr mode.
1021       if (CN->getValueType(0) == MVT::i32 ||
1022           (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
1023         int Addr = (int)CN->getZExtValue();
1024
1025         // Otherwise, break this down into an LIS + disp.
1026         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
1027         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
1028         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
1029         Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base),0);
1030         return true;
1031       }
1032     }
1033   }
1034
1035   Disp = DAG.getTargetConstant(0, getPointerTy());
1036   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
1037     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1038   else
1039     Base = N;
1040   return true;      // [r+0]
1041 }
1042
1043
1044 /// getPreIndexedAddressParts - returns true by value, base pointer and
1045 /// offset pointer and addressing mode by reference if the node's address
1046 /// can be legally represented as pre-indexed load / store address.
1047 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1048                                                   SDValue &Offset,
1049                                                   ISD::MemIndexedMode &AM,
1050                                                   SelectionDAG &DAG) const {
1051   // Disabled by default for now.
1052   if (!EnablePPCPreinc) return false;
1053
1054   SDValue Ptr;
1055   EVT VT;
1056   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1057     Ptr = LD->getBasePtr();
1058     VT = LD->getMemoryVT();
1059
1060   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1061     ST = ST;
1062     Ptr = ST->getBasePtr();
1063     VT  = ST->getMemoryVT();
1064   } else
1065     return false;
1066
1067   // PowerPC doesn't have preinc load/store instructions for vectors.
1068   if (VT.isVector())
1069     return false;
1070
1071   // TODO: Check reg+reg first.
1072
1073   // LDU/STU use reg+imm*4, others use reg+imm.
1074   if (VT != MVT::i64) {
1075     // reg + imm
1076     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1077       return false;
1078   } else {
1079     // reg + imm * 4.
1080     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1081       return false;
1082   }
1083
1084   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1085     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1086     // sext i32 to i64 when addr mode is r+i.
1087     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1088         LD->getExtensionType() == ISD::SEXTLOAD &&
1089         isa<ConstantSDNode>(Offset))
1090       return false;
1091   }
1092
1093   AM = ISD::PRE_INC;
1094   return true;
1095 }
1096
1097 //===----------------------------------------------------------------------===//
1098 //  LowerOperation implementation
1099 //===----------------------------------------------------------------------===//
1100
1101 SDValue PPCTargetLowering::LowerConstantPool(SDValue Op,
1102                                              SelectionDAG &DAG) const {
1103   EVT PtrVT = Op.getValueType();
1104   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1105   const Constant *C = CP->getConstVal();
1106   SDValue CPI = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment());
1107   SDValue Zero = DAG.getConstant(0, PtrVT);
1108   // FIXME there isn't really any debug info here
1109   DebugLoc dl = Op.getDebugLoc();
1110
1111   const TargetMachine &TM = DAG.getTarget();
1112
1113   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, CPI, Zero);
1114   SDValue Lo = DAG.getNode(PPCISD::Lo, dl, PtrVT, CPI, Zero);
1115
1116   // If this is a non-darwin platform, we don't support non-static relo models
1117   // yet.
1118   if (TM.getRelocationModel() == Reloc::Static ||
1119       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1120     // Generate non-pic code that has direct accesses to the constant pool.
1121     // The address of the global is just (hi(&g)+lo(&g)).
1122     return DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1123   }
1124
1125   if (TM.getRelocationModel() == Reloc::PIC_) {
1126     // With PIC, the first instruction is actually "GR+hi(&G)".
1127     Hi = DAG.getNode(ISD::ADD, dl, PtrVT,
1128                      DAG.getNode(PPCISD::GlobalBaseReg,
1129                                  DebugLoc(), PtrVT), Hi);
1130   }
1131
1132   Lo = DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1133   return Lo;
1134 }
1135
1136 SDValue PPCTargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
1137   EVT PtrVT = Op.getValueType();
1138   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1139   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1140   SDValue Zero = DAG.getConstant(0, PtrVT);
1141   // FIXME there isn't really any debug loc here
1142   DebugLoc dl = Op.getDebugLoc();
1143
1144   const TargetMachine &TM = DAG.getTarget();
1145
1146   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, JTI, Zero);
1147   SDValue Lo = DAG.getNode(PPCISD::Lo, dl, PtrVT, JTI, Zero);
1148
1149   // If this is a non-darwin platform, we don't support non-static relo models
1150   // yet.
1151   if (TM.getRelocationModel() == Reloc::Static ||
1152       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1153     // Generate non-pic code that has direct accesses to the constant pool.
1154     // The address of the global is just (hi(&g)+lo(&g)).
1155     return DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1156   }
1157
1158   if (TM.getRelocationModel() == Reloc::PIC_) {
1159     // With PIC, the first instruction is actually "GR+hi(&G)".
1160     Hi = DAG.getNode(ISD::ADD, dl, PtrVT,
1161                      DAG.getNode(PPCISD::GlobalBaseReg,
1162                                  DebugLoc(), PtrVT), Hi);
1163   }
1164
1165   Lo = DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1166   return Lo;
1167 }
1168
1169 SDValue PPCTargetLowering::LowerGlobalTLSAddress(SDValue Op,
1170                                                  SelectionDAG &DAG) const {
1171   llvm_unreachable("TLS not implemented for PPC.");
1172   return SDValue(); // Not reached
1173 }
1174
1175 SDValue PPCTargetLowering::LowerBlockAddress(SDValue Op,
1176                                              SelectionDAG &DAG) const {
1177   EVT PtrVT = Op.getValueType();
1178   DebugLoc DL = Op.getDebugLoc();
1179
1180   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1181   SDValue TgtBA = DAG.getBlockAddress(BA, PtrVT, /*isTarget=*/true);
1182   SDValue Zero = DAG.getConstant(0, PtrVT);
1183   SDValue Hi = DAG.getNode(PPCISD::Hi, DL, PtrVT, TgtBA, Zero);
1184   SDValue Lo = DAG.getNode(PPCISD::Lo, DL, PtrVT, TgtBA, Zero);
1185
1186   // If this is a non-darwin platform, we don't support non-static relo models
1187   // yet.
1188   const TargetMachine &TM = DAG.getTarget();
1189   if (TM.getRelocationModel() == Reloc::Static ||
1190       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1191     // Generate non-pic code that has direct accesses to globals.
1192     // The address of the global is just (hi(&g)+lo(&g)).
1193     return DAG.getNode(ISD::ADD, DL, PtrVT, Hi, Lo);
1194   }
1195
1196   if (TM.getRelocationModel() == Reloc::PIC_) {
1197     // With PIC, the first instruction is actually "GR+hi(&G)".
1198     Hi = DAG.getNode(ISD::ADD, DL, PtrVT,
1199                      DAG.getNode(PPCISD::GlobalBaseReg,
1200                                  DebugLoc(), PtrVT), Hi);
1201   }
1202
1203   return DAG.getNode(ISD::ADD, DL, PtrVT, Hi, Lo);
1204 }
1205
1206 SDValue PPCTargetLowering::LowerGlobalAddress(SDValue Op,
1207                                               SelectionDAG &DAG) const {
1208   EVT PtrVT = Op.getValueType();
1209   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1210   // FIXME there isn't really any debug info here
1211   DebugLoc dl = GSDN->getDebugLoc();
1212   const GlobalValue *GV = GSDN->getGlobal();
1213   SDValue GA = DAG.getTargetGlobalAddress(GV, dl, PtrVT, GSDN->getOffset());
1214   SDValue Zero = DAG.getConstant(0, PtrVT);
1215
1216   const TargetMachine &TM = DAG.getTarget();
1217
1218   // 64-bit SVR4 ABI code is always position-independent.
1219   // The actual address of the GlobalValue is stored in the TOC.
1220   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1221     return DAG.getNode(PPCISD::TOC_ENTRY, dl, MVT::i64, GA,
1222                        DAG.getRegister(PPC::X2, MVT::i64));
1223   }
1224
1225   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, GA, Zero);
1226   SDValue Lo = DAG.getNode(PPCISD::Lo, dl, PtrVT, GA, Zero);
1227
1228   // If this is a non-darwin platform, we don't support non-static relo models
1229   // yet.
1230   if (TM.getRelocationModel() == Reloc::Static ||
1231       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1232     // Generate non-pic code that has direct accesses to globals.
1233     // The address of the global is just (hi(&g)+lo(&g)).
1234     return DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1235   }
1236
1237   if (TM.getRelocationModel() == Reloc::PIC_) {
1238     // With PIC, the first instruction is actually "GR+hi(&G)".
1239     Hi = DAG.getNode(ISD::ADD, dl, PtrVT,
1240                      DAG.getNode(PPCISD::GlobalBaseReg,
1241                                  DebugLoc(), PtrVT), Hi);
1242   }
1243
1244   Lo = DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1245
1246   if (!TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV, TM))
1247     return Lo;
1248
1249   // If the global is weak or external, we have to go through the lazy
1250   // resolution stub.
1251   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Lo, MachinePointerInfo(),
1252                      false, false, 0);
1253 }
1254
1255 SDValue PPCTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
1256   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1257   DebugLoc dl = Op.getDebugLoc();
1258
1259   // If we're comparing for equality to zero, expose the fact that this is
1260   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1261   // fold the new nodes.
1262   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1263     if (C->isNullValue() && CC == ISD::SETEQ) {
1264       EVT VT = Op.getOperand(0).getValueType();
1265       SDValue Zext = Op.getOperand(0);
1266       if (VT.bitsLT(MVT::i32)) {
1267         VT = MVT::i32;
1268         Zext = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Op.getOperand(0));
1269       }
1270       unsigned Log2b = Log2_32(VT.getSizeInBits());
1271       SDValue Clz = DAG.getNode(ISD::CTLZ, dl, VT, Zext);
1272       SDValue Scc = DAG.getNode(ISD::SRL, dl, VT, Clz,
1273                                 DAG.getConstant(Log2b, MVT::i32));
1274       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Scc);
1275     }
1276     // Leave comparisons against 0 and -1 alone for now, since they're usually
1277     // optimized.  FIXME: revisit this when we can custom lower all setcc
1278     // optimizations.
1279     if (C->isAllOnesValue() || C->isNullValue())
1280       return SDValue();
1281   }
1282
1283   // If we have an integer seteq/setne, turn it into a compare against zero
1284   // by xor'ing the rhs with the lhs, which is faster than setting a
1285   // condition register, reading it back out, and masking the correct bit.  The
1286   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1287   // the result to other bit-twiddling opportunities.
1288   EVT LHSVT = Op.getOperand(0).getValueType();
1289   if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1290     EVT VT = Op.getValueType();
1291     SDValue Sub = DAG.getNode(ISD::XOR, dl, LHSVT, Op.getOperand(0),
1292                                 Op.getOperand(1));
1293     return DAG.getSetCC(dl, VT, Sub, DAG.getConstant(0, LHSVT), CC);
1294   }
1295   return SDValue();
1296 }
1297
1298 SDValue PPCTargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG,
1299                                       const PPCSubtarget &Subtarget) const {
1300
1301   llvm_unreachable("VAARG not yet implemented for the SVR4 ABI!");
1302   return SDValue(); // Not reached
1303 }
1304
1305 SDValue PPCTargetLowering::LowerTRAMPOLINE(SDValue Op,
1306                                            SelectionDAG &DAG) const {
1307   SDValue Chain = Op.getOperand(0);
1308   SDValue Trmp = Op.getOperand(1); // trampoline
1309   SDValue FPtr = Op.getOperand(2); // nested function
1310   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
1311   DebugLoc dl = Op.getDebugLoc();
1312
1313   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1314   bool isPPC64 = (PtrVT == MVT::i64);
1315   const Type *IntPtrTy =
1316     DAG.getTargetLoweringInfo().getTargetData()->getIntPtrType(
1317                                                              *DAG.getContext());
1318
1319   TargetLowering::ArgListTy Args;
1320   TargetLowering::ArgListEntry Entry;
1321
1322   Entry.Ty = IntPtrTy;
1323   Entry.Node = Trmp; Args.push_back(Entry);
1324
1325   // TrampSize == (isPPC64 ? 48 : 40);
1326   Entry.Node = DAG.getConstant(isPPC64 ? 48 : 40,
1327                                isPPC64 ? MVT::i64 : MVT::i32);
1328   Args.push_back(Entry);
1329
1330   Entry.Node = FPtr; Args.push_back(Entry);
1331   Entry.Node = Nest; Args.push_back(Entry);
1332
1333   // Lower to a call to __trampoline_setup(Trmp, TrampSize, FPtr, ctx_reg)
1334   std::pair<SDValue, SDValue> CallResult =
1335     LowerCallTo(Chain, Op.getValueType().getTypeForEVT(*DAG.getContext()),
1336                 false, false, false, false, 0, CallingConv::C, false,
1337                 /*isReturnValueUsed=*/true,
1338                 DAG.getExternalSymbol("__trampoline_setup", PtrVT),
1339                 Args, DAG, dl);
1340
1341   SDValue Ops[] =
1342     { CallResult.first, CallResult.second };
1343
1344   return DAG.getMergeValues(Ops, 2, dl);
1345 }
1346
1347 SDValue PPCTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG,
1348                                         const PPCSubtarget &Subtarget) const {
1349   MachineFunction &MF = DAG.getMachineFunction();
1350   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1351
1352   DebugLoc dl = Op.getDebugLoc();
1353
1354   if (Subtarget.isDarwinABI() || Subtarget.isPPC64()) {
1355     // vastart just stores the address of the VarArgsFrameIndex slot into the
1356     // memory location argument.
1357     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1358     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1359     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1360     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
1361                         MachinePointerInfo(SV),
1362                         false, false, 0);
1363   }
1364
1365   // For the 32-bit SVR4 ABI we follow the layout of the va_list struct.
1366   // We suppose the given va_list is already allocated.
1367   //
1368   // typedef struct {
1369   //  char gpr;     /* index into the array of 8 GPRs
1370   //                 * stored in the register save area
1371   //                 * gpr=0 corresponds to r3,
1372   //                 * gpr=1 to r4, etc.
1373   //                 */
1374   //  char fpr;     /* index into the array of 8 FPRs
1375   //                 * stored in the register save area
1376   //                 * fpr=0 corresponds to f1,
1377   //                 * fpr=1 to f2, etc.
1378   //                 */
1379   //  char *overflow_arg_area;
1380   //                /* location on stack that holds
1381   //                 * the next overflow argument
1382   //                 */
1383   //  char *reg_save_area;
1384   //               /* where r3:r10 and f1:f8 (if saved)
1385   //                * are stored
1386   //                */
1387   // } va_list[1];
1388
1389
1390   SDValue ArgGPR = DAG.getConstant(FuncInfo->getVarArgsNumGPR(), MVT::i32);
1391   SDValue ArgFPR = DAG.getConstant(FuncInfo->getVarArgsNumFPR(), MVT::i32);
1392
1393
1394   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1395
1396   SDValue StackOffsetFI = DAG.getFrameIndex(FuncInfo->getVarArgsStackOffset(),
1397                                             PtrVT);
1398   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
1399                                  PtrVT);
1400
1401   uint64_t FrameOffset = PtrVT.getSizeInBits()/8;
1402   SDValue ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1403
1404   uint64_t StackOffset = PtrVT.getSizeInBits()/8 - 1;
1405   SDValue ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1406
1407   uint64_t FPROffset = 1;
1408   SDValue ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1409
1410   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1411
1412   // Store first byte : number of int regs
1413   SDValue firstStore = DAG.getTruncStore(Op.getOperand(0), dl, ArgGPR,
1414                                          Op.getOperand(1),
1415                                          MachinePointerInfo(SV),
1416                                          MVT::i8, false, false, 0);
1417   uint64_t nextOffset = FPROffset;
1418   SDValue nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, Op.getOperand(1),
1419                                   ConstFPROffset);
1420
1421   // Store second byte : number of float regs
1422   SDValue secondStore =
1423     DAG.getTruncStore(firstStore, dl, ArgFPR, nextPtr,
1424                       MachinePointerInfo(SV, nextOffset), MVT::i8,
1425                       false, false, 0);
1426   nextOffset += StackOffset;
1427   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstStackOffset);
1428
1429   // Store second word : arguments given on stack
1430   SDValue thirdStore =
1431     DAG.getStore(secondStore, dl, StackOffsetFI, nextPtr,
1432                  MachinePointerInfo(SV, nextOffset),
1433                  false, false, 0);
1434   nextOffset += FrameOffset;
1435   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstFrameOffset);
1436
1437   // Store third word : arguments given in registers
1438   return DAG.getStore(thirdStore, dl, FR, nextPtr,
1439                       MachinePointerInfo(SV, nextOffset),
1440                       false, false, 0);
1441
1442 }
1443
1444 #include "PPCGenCallingConv.inc"
1445
1446 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
1447                                      CCValAssign::LocInfo &LocInfo,
1448                                      ISD::ArgFlagsTy &ArgFlags,
1449                                      CCState &State) {
1450   return true;
1451 }
1452
1453 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
1454                                             MVT &LocVT,
1455                                             CCValAssign::LocInfo &LocInfo,
1456                                             ISD::ArgFlagsTy &ArgFlags,
1457                                             CCState &State) {
1458   static const unsigned ArgRegs[] = {
1459     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1460     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1461   };
1462   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1463
1464   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1465
1466   // Skip one register if the first unallocated register has an even register
1467   // number and there are still argument registers available which have not been
1468   // allocated yet. RegNum is actually an index into ArgRegs, which means we
1469   // need to skip a register if RegNum is odd.
1470   if (RegNum != NumArgRegs && RegNum % 2 == 1) {
1471     State.AllocateReg(ArgRegs[RegNum]);
1472   }
1473
1474   // Always return false here, as this function only makes sure that the first
1475   // unallocated register has an odd register number and does not actually
1476   // allocate a register for the current argument.
1477   return false;
1478 }
1479
1480 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
1481                                               MVT &LocVT,
1482                                               CCValAssign::LocInfo &LocInfo,
1483                                               ISD::ArgFlagsTy &ArgFlags,
1484                                               CCState &State) {
1485   static const unsigned ArgRegs[] = {
1486     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1487     PPC::F8
1488   };
1489
1490   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1491
1492   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1493
1494   // If there is only one Floating-point register left we need to put both f64
1495   // values of a split ppc_fp128 value on the stack.
1496   if (RegNum != NumArgRegs && ArgRegs[RegNum] == PPC::F8) {
1497     State.AllocateReg(ArgRegs[RegNum]);
1498   }
1499
1500   // Always return false here, as this function only makes sure that the two f64
1501   // values a ppc_fp128 value is split into are both passed in registers or both
1502   // passed on the stack and does not actually allocate a register for the
1503   // current argument.
1504   return false;
1505 }
1506
1507 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1508 /// on Darwin.
1509 static const unsigned *GetFPR() {
1510   static const unsigned FPR[] = {
1511     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1512     PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1513   };
1514
1515   return FPR;
1516 }
1517
1518 /// CalculateStackSlotSize - Calculates the size reserved for this argument on
1519 /// the stack.
1520 static unsigned CalculateStackSlotSize(EVT ArgVT, ISD::ArgFlagsTy Flags,
1521                                        unsigned PtrByteSize) {
1522   unsigned ArgSize = ArgVT.getSizeInBits()/8;
1523   if (Flags.isByVal())
1524     ArgSize = Flags.getByValSize();
1525   ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1526
1527   return ArgSize;
1528 }
1529
1530 SDValue
1531 PPCTargetLowering::LowerFormalArguments(SDValue Chain,
1532                                         CallingConv::ID CallConv, bool isVarArg,
1533                                         const SmallVectorImpl<ISD::InputArg>
1534                                           &Ins,
1535                                         DebugLoc dl, SelectionDAG &DAG,
1536                                         SmallVectorImpl<SDValue> &InVals)
1537                                           const {
1538   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64()) {
1539     return LowerFormalArguments_SVR4(Chain, CallConv, isVarArg, Ins,
1540                                      dl, DAG, InVals);
1541   } else {
1542     return LowerFormalArguments_Darwin(Chain, CallConv, isVarArg, Ins,
1543                                        dl, DAG, InVals);
1544   }
1545 }
1546
1547 SDValue
1548 PPCTargetLowering::LowerFormalArguments_SVR4(
1549                                       SDValue Chain,
1550                                       CallingConv::ID CallConv, bool isVarArg,
1551                                       const SmallVectorImpl<ISD::InputArg>
1552                                         &Ins,
1553                                       DebugLoc dl, SelectionDAG &DAG,
1554                                       SmallVectorImpl<SDValue> &InVals) const {
1555
1556   // 32-bit SVR4 ABI Stack Frame Layout:
1557   //              +-----------------------------------+
1558   //        +-->  |            Back chain             |
1559   //        |     +-----------------------------------+
1560   //        |     | Floating-point register save area |
1561   //        |     +-----------------------------------+
1562   //        |     |    General register save area     |
1563   //        |     +-----------------------------------+
1564   //        |     |          CR save word             |
1565   //        |     +-----------------------------------+
1566   //        |     |         VRSAVE save word          |
1567   //        |     +-----------------------------------+
1568   //        |     |         Alignment padding         |
1569   //        |     +-----------------------------------+
1570   //        |     |     Vector register save area     |
1571   //        |     +-----------------------------------+
1572   //        |     |       Local variable space        |
1573   //        |     +-----------------------------------+
1574   //        |     |        Parameter list area        |
1575   //        |     +-----------------------------------+
1576   //        |     |           LR save word            |
1577   //        |     +-----------------------------------+
1578   // SP-->  +---  |            Back chain             |
1579   //              +-----------------------------------+
1580   //
1581   // Specifications:
1582   //   System V Application Binary Interface PowerPC Processor Supplement
1583   //   AltiVec Technology Programming Interface Manual
1584
1585   MachineFunction &MF = DAG.getMachineFunction();
1586   MachineFrameInfo *MFI = MF.getFrameInfo();
1587   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1588
1589   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1590   // Potential tail calls could cause overwriting of argument stack slots.
1591   bool isImmutable = !(GuaranteedTailCallOpt && (CallConv==CallingConv::Fast));
1592   unsigned PtrByteSize = 4;
1593
1594   // Assign locations to all of the incoming arguments.
1595   SmallVector<CCValAssign, 16> ArgLocs;
1596   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1597                  *DAG.getContext());
1598
1599   // Reserve space for the linkage area on the stack.
1600   CCInfo.AllocateStack(PPCFrameInfo::getLinkageSize(false, false), PtrByteSize);
1601
1602   CCInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4);
1603
1604   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1605     CCValAssign &VA = ArgLocs[i];
1606
1607     // Arguments stored in registers.
1608     if (VA.isRegLoc()) {
1609       TargetRegisterClass *RC;
1610       EVT ValVT = VA.getValVT();
1611
1612       switch (ValVT.getSimpleVT().SimpleTy) {
1613         default:
1614           llvm_unreachable("ValVT not supported by formal arguments Lowering");
1615         case MVT::i32:
1616           RC = PPC::GPRCRegisterClass;
1617           break;
1618         case MVT::f32:
1619           RC = PPC::F4RCRegisterClass;
1620           break;
1621         case MVT::f64:
1622           RC = PPC::F8RCRegisterClass;
1623           break;
1624         case MVT::v16i8:
1625         case MVT::v8i16:
1626         case MVT::v4i32:
1627         case MVT::v4f32:
1628           RC = PPC::VRRCRegisterClass;
1629           break;
1630       }
1631
1632       // Transform the arguments stored in physical registers into virtual ones.
1633       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1634       SDValue ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, ValVT);
1635
1636       InVals.push_back(ArgValue);
1637     } else {
1638       // Argument stored in memory.
1639       assert(VA.isMemLoc());
1640
1641       unsigned ArgSize = VA.getLocVT().getSizeInBits() / 8;
1642       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(),
1643                                       isImmutable);
1644
1645       // Create load nodes to retrieve arguments from the stack.
1646       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1647       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
1648                                    MachinePointerInfo(),
1649                                    false, false, 0));
1650     }
1651   }
1652
1653   // Assign locations to all of the incoming aggregate by value arguments.
1654   // Aggregates passed by value are stored in the local variable space of the
1655   // caller's stack frame, right above the parameter list area.
1656   SmallVector<CCValAssign, 16> ByValArgLocs;
1657   CCState CCByValInfo(CallConv, isVarArg, getTargetMachine(),
1658                       ByValArgLocs, *DAG.getContext());
1659
1660   // Reserve stack space for the allocations in CCInfo.
1661   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
1662
1663   CCByValInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4_ByVal);
1664
1665   // Area that is at least reserved in the caller of this function.
1666   unsigned MinReservedArea = CCByValInfo.getNextStackOffset();
1667
1668   // Set the size that is at least reserved in caller of this function.  Tail
1669   // call optimized function's reserved stack space needs to be aligned so that
1670   // taking the difference between two stack areas will result in an aligned
1671   // stack.
1672   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1673
1674   MinReservedArea =
1675     std::max(MinReservedArea,
1676              PPCFrameInfo::getMinCallFrameSize(false, false));
1677
1678   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
1679     getStackAlignment();
1680   unsigned AlignMask = TargetAlign-1;
1681   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1682
1683   FI->setMinReservedArea(MinReservedArea);
1684
1685   SmallVector<SDValue, 8> MemOps;
1686
1687   // If the function takes variable number of arguments, make a frame index for
1688   // the start of the first vararg value... for expansion of llvm.va_start.
1689   if (isVarArg) {
1690     static const unsigned GPArgRegs[] = {
1691       PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1692       PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1693     };
1694     const unsigned NumGPArgRegs = array_lengthof(GPArgRegs);
1695
1696     static const unsigned FPArgRegs[] = {
1697       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1698       PPC::F8
1699     };
1700     const unsigned NumFPArgRegs = array_lengthof(FPArgRegs);
1701
1702     FuncInfo->setVarArgsNumGPR(CCInfo.getFirstUnallocated(GPArgRegs,
1703                                                           NumGPArgRegs));
1704     FuncInfo->setVarArgsNumFPR(CCInfo.getFirstUnallocated(FPArgRegs,
1705                                                           NumFPArgRegs));
1706
1707     // Make room for NumGPArgRegs and NumFPArgRegs.
1708     int Depth = NumGPArgRegs * PtrVT.getSizeInBits()/8 +
1709                 NumFPArgRegs * EVT(MVT::f64).getSizeInBits()/8;
1710
1711     FuncInfo->setVarArgsStackOffset(
1712       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1713                              CCInfo.getNextStackOffset(), true));
1714
1715     FuncInfo->setVarArgsFrameIndex(MFI->CreateStackObject(Depth, 8, false));
1716     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1717
1718     // The fixed integer arguments of a variadic function are stored to the
1719     // VarArgsFrameIndex on the stack so that they may be loaded by deferencing
1720     // the result of va_next.
1721     for (unsigned GPRIndex = 0; GPRIndex != NumGPArgRegs; ++GPRIndex) {
1722       // Get an existing live-in vreg, or add a new one.
1723       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(GPArgRegs[GPRIndex]);
1724       if (!VReg)
1725         VReg = MF.addLiveIn(GPArgRegs[GPRIndex], &PPC::GPRCRegClass);
1726
1727       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1728       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1729                                    MachinePointerInfo(), false, false, 0);
1730       MemOps.push_back(Store);
1731       // Increment the address by four for the next argument to store
1732       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1733       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1734     }
1735
1736     // FIXME 32-bit SVR4: We only need to save FP argument registers if CR bit 6
1737     // is set.
1738     // The double arguments are stored to the VarArgsFrameIndex
1739     // on the stack.
1740     for (unsigned FPRIndex = 0; FPRIndex != NumFPArgRegs; ++FPRIndex) {
1741       // Get an existing live-in vreg, or add a new one.
1742       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(FPArgRegs[FPRIndex]);
1743       if (!VReg)
1744         VReg = MF.addLiveIn(FPArgRegs[FPRIndex], &PPC::F8RCRegClass);
1745
1746       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::f64);
1747       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1748                                    MachinePointerInfo(), false, false, 0);
1749       MemOps.push_back(Store);
1750       // Increment the address by eight for the next argument to store
1751       SDValue PtrOff = DAG.getConstant(EVT(MVT::f64).getSizeInBits()/8,
1752                                          PtrVT);
1753       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1754     }
1755   }
1756
1757   if (!MemOps.empty())
1758     Chain = DAG.getNode(ISD::TokenFactor, dl,
1759                         MVT::Other, &MemOps[0], MemOps.size());
1760
1761   return Chain;
1762 }
1763
1764 SDValue
1765 PPCTargetLowering::LowerFormalArguments_Darwin(
1766                                       SDValue Chain,
1767                                       CallingConv::ID CallConv, bool isVarArg,
1768                                       const SmallVectorImpl<ISD::InputArg>
1769                                         &Ins,
1770                                       DebugLoc dl, SelectionDAG &DAG,
1771                                       SmallVectorImpl<SDValue> &InVals) const {
1772   // TODO: add description of PPC stack frame format, or at least some docs.
1773   //
1774   MachineFunction &MF = DAG.getMachineFunction();
1775   MachineFrameInfo *MFI = MF.getFrameInfo();
1776   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1777
1778   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1779   bool isPPC64 = PtrVT == MVT::i64;
1780   // Potential tail calls could cause overwriting of argument stack slots.
1781   bool isImmutable = !(GuaranteedTailCallOpt && (CallConv==CallingConv::Fast));
1782   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1783
1784   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, true);
1785   // Area that is at least reserved in caller of this function.
1786   unsigned MinReservedArea = ArgOffset;
1787
1788   static const unsigned GPR_32[] = {           // 32-bit registers.
1789     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1790     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1791   };
1792   static const unsigned GPR_64[] = {           // 64-bit registers.
1793     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1794     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1795   };
1796
1797   static const unsigned *FPR = GetFPR();
1798
1799   static const unsigned VR[] = {
1800     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1801     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1802   };
1803
1804   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1805   const unsigned Num_FPR_Regs = 13;
1806   const unsigned Num_VR_Regs  = array_lengthof( VR);
1807
1808   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1809
1810   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1811
1812   // In 32-bit non-varargs functions, the stack space for vectors is after the
1813   // stack space for non-vectors.  We do not use this space unless we have
1814   // too many vectors to fit in registers, something that only occurs in
1815   // constructed examples:), but we have to walk the arglist to figure
1816   // that out...for the pathological case, compute VecArgOffset as the
1817   // start of the vector parameter area.  Computing VecArgOffset is the
1818   // entire point of the following loop.
1819   unsigned VecArgOffset = ArgOffset;
1820   if (!isVarArg && !isPPC64) {
1821     for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e;
1822          ++ArgNo) {
1823       EVT ObjectVT = Ins[ArgNo].VT;
1824       unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1825       ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
1826
1827       if (Flags.isByVal()) {
1828         // ObjSize is the true size, ArgSize rounded up to multiple of regs.
1829         ObjSize = Flags.getByValSize();
1830         unsigned ArgSize =
1831                 ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1832         VecArgOffset += ArgSize;
1833         continue;
1834       }
1835
1836       switch(ObjectVT.getSimpleVT().SimpleTy) {
1837       default: llvm_unreachable("Unhandled argument type!");
1838       case MVT::i32:
1839       case MVT::f32:
1840         VecArgOffset += isPPC64 ? 8 : 4;
1841         break;
1842       case MVT::i64:  // PPC64
1843       case MVT::f64:
1844         VecArgOffset += 8;
1845         break;
1846       case MVT::v4f32:
1847       case MVT::v4i32:
1848       case MVT::v8i16:
1849       case MVT::v16i8:
1850         // Nothing to do, we're only looking at Nonvector args here.
1851         break;
1852       }
1853     }
1854   }
1855   // We've found where the vector parameter area in memory is.  Skip the
1856   // first 12 parameters; these don't use that memory.
1857   VecArgOffset = ((VecArgOffset+15)/16)*16;
1858   VecArgOffset += 12*16;
1859
1860   // Add DAG nodes to load the arguments or copy them out of registers.  On
1861   // entry to a function on PPC, the arguments start after the linkage area,
1862   // although the first ones are often in registers.
1863
1864   SmallVector<SDValue, 8> MemOps;
1865   unsigned nAltivecParamsAtEnd = 0;
1866   for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e; ++ArgNo) {
1867     SDValue ArgVal;
1868     bool needsLoad = false;
1869     EVT ObjectVT = Ins[ArgNo].VT;
1870     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1871     unsigned ArgSize = ObjSize;
1872     ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
1873
1874     unsigned CurArgOffset = ArgOffset;
1875
1876     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
1877     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
1878         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
1879       if (isVarArg || isPPC64) {
1880         MinReservedArea = ((MinReservedArea+15)/16)*16;
1881         MinReservedArea += CalculateStackSlotSize(ObjectVT,
1882                                                   Flags,
1883                                                   PtrByteSize);
1884       } else  nAltivecParamsAtEnd++;
1885     } else
1886       // Calculate min reserved area.
1887       MinReservedArea += CalculateStackSlotSize(Ins[ArgNo].VT,
1888                                                 Flags,
1889                                                 PtrByteSize);
1890
1891     // FIXME the codegen can be much improved in some cases.
1892     // We do not have to keep everything in memory.
1893     if (Flags.isByVal()) {
1894       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
1895       ObjSize = Flags.getByValSize();
1896       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1897       // Objects of size 1 and 2 are right justified, everything else is
1898       // left justified.  This means the memory address is adjusted forwards.
1899       if (ObjSize==1 || ObjSize==2) {
1900         CurArgOffset = CurArgOffset + (4 - ObjSize);
1901       }
1902       // The value of the object is its address.
1903       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset, true);
1904       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1905       InVals.push_back(FIN);
1906       if (ObjSize==1 || ObjSize==2) {
1907         if (GPR_idx != Num_GPR_Regs) {
1908           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
1909           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1910           SDValue Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
1911                                             MachinePointerInfo(),
1912                                             ObjSize==1 ? MVT::i8 : MVT::i16,
1913                                             false, false, 0);
1914           MemOps.push_back(Store);
1915           ++GPR_idx;
1916         }
1917
1918         ArgOffset += PtrByteSize;
1919
1920         continue;
1921       }
1922       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
1923         // Store whatever pieces of the object are in registers
1924         // to memory.  ArgVal will be address of the beginning of
1925         // the object.
1926         if (GPR_idx != Num_GPR_Regs) {
1927           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
1928           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true);
1929           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1930           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1931           SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1932                                        MachinePointerInfo(),
1933                                        false, false, 0);
1934           MemOps.push_back(Store);
1935           ++GPR_idx;
1936           ArgOffset += PtrByteSize;
1937         } else {
1938           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
1939           break;
1940         }
1941       }
1942       continue;
1943     }
1944
1945     switch (ObjectVT.getSimpleVT().SimpleTy) {
1946     default: llvm_unreachable("Unhandled argument type!");
1947     case MVT::i32:
1948       if (!isPPC64) {
1949         if (GPR_idx != Num_GPR_Regs) {
1950           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
1951           ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
1952           ++GPR_idx;
1953         } else {
1954           needsLoad = true;
1955           ArgSize = PtrByteSize;
1956         }
1957         // All int arguments reserve stack space in the Darwin ABI.
1958         ArgOffset += PtrByteSize;
1959         break;
1960       }
1961       // FALLTHROUGH
1962     case MVT::i64:  // PPC64
1963       if (GPR_idx != Num_GPR_Regs) {
1964         unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
1965         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1966
1967         if (ObjectVT == MVT::i32) {
1968           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
1969           // value to MVT::i64 and then truncate to the correct register size.
1970           if (Flags.isSExt())
1971             ArgVal = DAG.getNode(ISD::AssertSext, dl, MVT::i64, ArgVal,
1972                                  DAG.getValueType(ObjectVT));
1973           else if (Flags.isZExt())
1974             ArgVal = DAG.getNode(ISD::AssertZext, dl, MVT::i64, ArgVal,
1975                                  DAG.getValueType(ObjectVT));
1976
1977           ArgVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, ArgVal);
1978         }
1979
1980         ++GPR_idx;
1981       } else {
1982         needsLoad = true;
1983         ArgSize = PtrByteSize;
1984       }
1985       // All int arguments reserve stack space in the Darwin ABI.
1986       ArgOffset += 8;
1987       break;
1988
1989     case MVT::f32:
1990     case MVT::f64:
1991       // Every 4 bytes of argument space consumes one of the GPRs available for
1992       // argument passing.
1993       if (GPR_idx != Num_GPR_Regs) {
1994         ++GPR_idx;
1995         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
1996           ++GPR_idx;
1997       }
1998       if (FPR_idx != Num_FPR_Regs) {
1999         unsigned VReg;
2000
2001         if (ObjectVT == MVT::f32)
2002           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F4RCRegClass);
2003         else
2004           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F8RCRegClass);
2005
2006         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2007         ++FPR_idx;
2008       } else {
2009         needsLoad = true;
2010       }
2011
2012       // All FP arguments reserve stack space in the Darwin ABI.
2013       ArgOffset += isPPC64 ? 8 : ObjSize;
2014       break;
2015     case MVT::v4f32:
2016     case MVT::v4i32:
2017     case MVT::v8i16:
2018     case MVT::v16i8:
2019       // Note that vector arguments in registers don't reserve stack space,
2020       // except in varargs functions.
2021       if (VR_idx != Num_VR_Regs) {
2022         unsigned VReg = MF.addLiveIn(VR[VR_idx], &PPC::VRRCRegClass);
2023         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2024         if (isVarArg) {
2025           while ((ArgOffset % 16) != 0) {
2026             ArgOffset += PtrByteSize;
2027             if (GPR_idx != Num_GPR_Regs)
2028               GPR_idx++;
2029           }
2030           ArgOffset += 16;
2031           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs); // FIXME correct for ppc64?
2032         }
2033         ++VR_idx;
2034       } else {
2035         if (!isVarArg && !isPPC64) {
2036           // Vectors go after all the nonvectors.
2037           CurArgOffset = VecArgOffset;
2038           VecArgOffset += 16;
2039         } else {
2040           // Vectors are aligned.
2041           ArgOffset = ((ArgOffset+15)/16)*16;
2042           CurArgOffset = ArgOffset;
2043           ArgOffset += 16;
2044         }
2045         needsLoad = true;
2046       }
2047       break;
2048     }
2049
2050     // We need to load the argument to a virtual register if we determined above
2051     // that we ran out of physical registers of the appropriate type.
2052     if (needsLoad) {
2053       int FI = MFI->CreateFixedObject(ObjSize,
2054                                       CurArgOffset + (ArgSize - ObjSize),
2055                                       isImmutable);
2056       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2057       ArgVal = DAG.getLoad(ObjectVT, dl, Chain, FIN, MachinePointerInfo(),
2058                            false, false, 0);
2059     }
2060
2061     InVals.push_back(ArgVal);
2062   }
2063
2064   // Set the size that is at least reserved in caller of this function.  Tail
2065   // call optimized function's reserved stack space needs to be aligned so that
2066   // taking the difference between two stack areas will result in an aligned
2067   // stack.
2068   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2069   // Add the Altivec parameters at the end, if needed.
2070   if (nAltivecParamsAtEnd) {
2071     MinReservedArea = ((MinReservedArea+15)/16)*16;
2072     MinReservedArea += 16*nAltivecParamsAtEnd;
2073   }
2074   MinReservedArea =
2075     std::max(MinReservedArea,
2076              PPCFrameInfo::getMinCallFrameSize(isPPC64, true));
2077   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
2078     getStackAlignment();
2079   unsigned AlignMask = TargetAlign-1;
2080   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
2081   FI->setMinReservedArea(MinReservedArea);
2082
2083   // If the function takes variable number of arguments, make a frame index for
2084   // the start of the first vararg value... for expansion of llvm.va_start.
2085   if (isVarArg) {
2086     int Depth = ArgOffset;
2087
2088     FuncInfo->setVarArgsFrameIndex(
2089       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
2090                              Depth, true));
2091     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2092
2093     // If this function is vararg, store any remaining integer argument regs
2094     // to their spots on the stack so that they may be loaded by deferencing the
2095     // result of va_next.
2096     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
2097       unsigned VReg;
2098
2099       if (isPPC64)
2100         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2101       else
2102         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2103
2104       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2105       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2106                                    MachinePointerInfo(), false, false, 0);
2107       MemOps.push_back(Store);
2108       // Increment the address by four for the next argument to store
2109       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
2110       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
2111     }
2112   }
2113
2114   if (!MemOps.empty())
2115     Chain = DAG.getNode(ISD::TokenFactor, dl,
2116                         MVT::Other, &MemOps[0], MemOps.size());
2117
2118   return Chain;
2119 }
2120
2121 /// CalculateParameterAndLinkageAreaSize - Get the size of the paramter plus
2122 /// linkage area for the Darwin ABI.
2123 static unsigned
2124 CalculateParameterAndLinkageAreaSize(SelectionDAG &DAG,
2125                                      bool isPPC64,
2126                                      bool isVarArg,
2127                                      unsigned CC,
2128                                      const SmallVectorImpl<ISD::OutputArg>
2129                                        &Outs,
2130                                      const SmallVectorImpl<SDValue> &OutVals,
2131                                      unsigned &nAltivecParamsAtEnd) {
2132   // Count how many bytes are to be pushed on the stack, including the linkage
2133   // area, and parameter passing area.  We start with 24/48 bytes, which is
2134   // prereserved space for [SP][CR][LR][3 x unused].
2135   unsigned NumBytes = PPCFrameInfo::getLinkageSize(isPPC64, true);
2136   unsigned NumOps = Outs.size();
2137   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2138
2139   // Add up all the space actually used.
2140   // In 32-bit non-varargs calls, Altivec parameters all go at the end; usually
2141   // they all go in registers, but we must reserve stack space for them for
2142   // possible use by the caller.  In varargs or 64-bit calls, parameters are
2143   // assigned stack space in order, with padding so Altivec parameters are
2144   // 16-byte aligned.
2145   nAltivecParamsAtEnd = 0;
2146   for (unsigned i = 0; i != NumOps; ++i) {
2147     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2148     EVT ArgVT = Outs[i].VT;
2149     // Varargs Altivec parameters are padded to a 16 byte boundary.
2150     if (ArgVT==MVT::v4f32 || ArgVT==MVT::v4i32 ||
2151         ArgVT==MVT::v8i16 || ArgVT==MVT::v16i8) {
2152       if (!isVarArg && !isPPC64) {
2153         // Non-varargs Altivec parameters go after all the non-Altivec
2154         // parameters; handle those later so we know how much padding we need.
2155         nAltivecParamsAtEnd++;
2156         continue;
2157       }
2158       // Varargs and 64-bit Altivec parameters are padded to 16 byte boundary.
2159       NumBytes = ((NumBytes+15)/16)*16;
2160     }
2161     NumBytes += CalculateStackSlotSize(ArgVT, Flags, PtrByteSize);
2162   }
2163
2164    // Allow for Altivec parameters at the end, if needed.
2165   if (nAltivecParamsAtEnd) {
2166     NumBytes = ((NumBytes+15)/16)*16;
2167     NumBytes += 16*nAltivecParamsAtEnd;
2168   }
2169
2170   // The prolog code of the callee may store up to 8 GPR argument registers to
2171   // the stack, allowing va_start to index over them in memory if its varargs.
2172   // Because we cannot tell if this is needed on the caller side, we have to
2173   // conservatively assume that it is needed.  As such, make sure we have at
2174   // least enough stack space for the caller to store the 8 GPRs.
2175   NumBytes = std::max(NumBytes,
2176                       PPCFrameInfo::getMinCallFrameSize(isPPC64, true));
2177
2178   // Tail call needs the stack to be aligned.
2179   if (CC==CallingConv::Fast && GuaranteedTailCallOpt) {
2180     unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
2181       getStackAlignment();
2182     unsigned AlignMask = TargetAlign-1;
2183     NumBytes = (NumBytes + AlignMask) & ~AlignMask;
2184   }
2185
2186   return NumBytes;
2187 }
2188
2189 /// CalculateTailCallSPDiff - Get the amount the stack pointer has to be
2190 /// adjusted to accomodate the arguments for the tailcall.
2191 static int CalculateTailCallSPDiff(SelectionDAG& DAG, bool isTailCall,
2192                                    unsigned ParamSize) {
2193
2194   if (!isTailCall) return 0;
2195
2196   PPCFunctionInfo *FI = DAG.getMachineFunction().getInfo<PPCFunctionInfo>();
2197   unsigned CallerMinReservedArea = FI->getMinReservedArea();
2198   int SPDiff = (int)CallerMinReservedArea - (int)ParamSize;
2199   // Remember only if the new adjustement is bigger.
2200   if (SPDiff < FI->getTailCallSPDelta())
2201     FI->setTailCallSPDelta(SPDiff);
2202
2203   return SPDiff;
2204 }
2205
2206 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2207 /// for tail call optimization. Targets which want to do tail call
2208 /// optimization should implement this function.
2209 bool
2210 PPCTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2211                                                      CallingConv::ID CalleeCC,
2212                                                      bool isVarArg,
2213                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2214                                                      SelectionDAG& DAG) const {
2215   if (!GuaranteedTailCallOpt)
2216     return false;
2217
2218   // Variable argument functions are not supported.
2219   if (isVarArg)
2220     return false;
2221
2222   MachineFunction &MF = DAG.getMachineFunction();
2223   CallingConv::ID CallerCC = MF.getFunction()->getCallingConv();
2224   if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
2225     // Functions containing by val parameters are not supported.
2226     for (unsigned i = 0; i != Ins.size(); i++) {
2227        ISD::ArgFlagsTy Flags = Ins[i].Flags;
2228        if (Flags.isByVal()) return false;
2229     }
2230
2231     // Non PIC/GOT  tail calls are supported.
2232     if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
2233       return true;
2234
2235     // At the moment we can only do local tail calls (in same module, hidden
2236     // or protected) if we are generating PIC.
2237     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2238       return G->getGlobal()->hasHiddenVisibility()
2239           || G->getGlobal()->hasProtectedVisibility();
2240   }
2241
2242   return false;
2243 }
2244
2245 /// isCallCompatibleAddress - Return the immediate to use if the specified
2246 /// 32-bit value is representable in the immediate field of a BxA instruction.
2247 static SDNode *isBLACompatibleAddress(SDValue Op, SelectionDAG &DAG) {
2248   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2249   if (!C) return 0;
2250
2251   int Addr = C->getZExtValue();
2252   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
2253       (Addr << 6 >> 6) != Addr)
2254     return 0;  // Top 6 bits have to be sext of immediate.
2255
2256   return DAG.getConstant((int)C->getZExtValue() >> 2,
2257                          DAG.getTargetLoweringInfo().getPointerTy()).getNode();
2258 }
2259
2260 namespace {
2261
2262 struct TailCallArgumentInfo {
2263   SDValue Arg;
2264   SDValue FrameIdxOp;
2265   int       FrameIdx;
2266
2267   TailCallArgumentInfo() : FrameIdx(0) {}
2268 };
2269
2270 }
2271
2272 /// StoreTailCallArgumentsToStackSlot - Stores arguments to their stack slot.
2273 static void
2274 StoreTailCallArgumentsToStackSlot(SelectionDAG &DAG,
2275                                            SDValue Chain,
2276                    const SmallVector<TailCallArgumentInfo, 8> &TailCallArgs,
2277                    SmallVector<SDValue, 8> &MemOpChains,
2278                    DebugLoc dl) {
2279   for (unsigned i = 0, e = TailCallArgs.size(); i != e; ++i) {
2280     SDValue Arg = TailCallArgs[i].Arg;
2281     SDValue FIN = TailCallArgs[i].FrameIdxOp;
2282     int FI = TailCallArgs[i].FrameIdx;
2283     // Store relative to framepointer.
2284     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, FIN,
2285                                        MachinePointerInfo::getFixedStack(FI),
2286                                        false, false, 0));
2287   }
2288 }
2289
2290 /// EmitTailCallStoreFPAndRetAddr - Move the frame pointer and return address to
2291 /// the appropriate stack slot for the tail call optimized function call.
2292 static SDValue EmitTailCallStoreFPAndRetAddr(SelectionDAG &DAG,
2293                                                MachineFunction &MF,
2294                                                SDValue Chain,
2295                                                SDValue OldRetAddr,
2296                                                SDValue OldFP,
2297                                                int SPDiff,
2298                                                bool isPPC64,
2299                                                bool isDarwinABI,
2300                                                DebugLoc dl) {
2301   if (SPDiff) {
2302     // Calculate the new stack slot for the return address.
2303     int SlotSize = isPPC64 ? 8 : 4;
2304     int NewRetAddrLoc = SPDiff + PPCFrameInfo::getReturnSaveOffset(isPPC64,
2305                                                                    isDarwinABI);
2306     int NewRetAddr = MF.getFrameInfo()->CreateFixedObject(SlotSize,
2307                                                           NewRetAddrLoc, true);
2308     EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2309     SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewRetAddr, VT);
2310     Chain = DAG.getStore(Chain, dl, OldRetAddr, NewRetAddrFrIdx,
2311                          MachinePointerInfo::getFixedStack(NewRetAddr),
2312                          false, false, 0);
2313
2314     // When using the 32/64-bit SVR4 ABI there is no need to move the FP stack
2315     // slot as the FP is never overwritten.
2316     if (isDarwinABI) {
2317       int NewFPLoc =
2318         SPDiff + PPCFrameInfo::getFramePointerSaveOffset(isPPC64, isDarwinABI);
2319       int NewFPIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize, NewFPLoc,
2320                                                           true);
2321       SDValue NewFramePtrIdx = DAG.getFrameIndex(NewFPIdx, VT);
2322       Chain = DAG.getStore(Chain, dl, OldFP, NewFramePtrIdx,
2323                            MachinePointerInfo::getFixedStack(NewFPIdx),
2324                            false, false, 0);
2325     }
2326   }
2327   return Chain;
2328 }
2329
2330 /// CalculateTailCallArgDest - Remember Argument for later processing. Calculate
2331 /// the position of the argument.
2332 static void
2333 CalculateTailCallArgDest(SelectionDAG &DAG, MachineFunction &MF, bool isPPC64,
2334                          SDValue Arg, int SPDiff, unsigned ArgOffset,
2335                       SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2336   int Offset = ArgOffset + SPDiff;
2337   uint32_t OpSize = (Arg.getValueType().getSizeInBits()+7)/8;
2338   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2339   EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2340   SDValue FIN = DAG.getFrameIndex(FI, VT);
2341   TailCallArgumentInfo Info;
2342   Info.Arg = Arg;
2343   Info.FrameIdxOp = FIN;
2344   Info.FrameIdx = FI;
2345   TailCallArguments.push_back(Info);
2346 }
2347
2348 /// EmitTCFPAndRetAddrLoad - Emit load from frame pointer and return address
2349 /// stack slot. Returns the chain as result and the loaded frame pointers in
2350 /// LROpOut/FPOpout. Used when tail calling.
2351 SDValue PPCTargetLowering::EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
2352                                                         int SPDiff,
2353                                                         SDValue Chain,
2354                                                         SDValue &LROpOut,
2355                                                         SDValue &FPOpOut,
2356                                                         bool isDarwinABI,
2357                                                         DebugLoc dl) const {
2358   if (SPDiff) {
2359     // Load the LR and FP stack slot for later adjusting.
2360     EVT VT = PPCSubTarget.isPPC64() ? MVT::i64 : MVT::i32;
2361     LROpOut = getReturnAddrFrameIndex(DAG);
2362     LROpOut = DAG.getLoad(VT, dl, Chain, LROpOut, MachinePointerInfo(),
2363                           false, false, 0);
2364     Chain = SDValue(LROpOut.getNode(), 1);
2365
2366     // When using the 32/64-bit SVR4 ABI there is no need to load the FP stack
2367     // slot as the FP is never overwritten.
2368     if (isDarwinABI) {
2369       FPOpOut = getFramePointerFrameIndex(DAG);
2370       FPOpOut = DAG.getLoad(VT, dl, Chain, FPOpOut, MachinePointerInfo(),
2371                             false, false, 0);
2372       Chain = SDValue(FPOpOut.getNode(), 1);
2373     }
2374   }
2375   return Chain;
2376 }
2377
2378 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
2379 /// by "Src" to address "Dst" of size "Size".  Alignment information is
2380 /// specified by the specific parameter attribute. The copy will be passed as
2381 /// a byval function parameter.
2382 /// Sometimes what we are copying is the end of a larger object, the part that
2383 /// does not fit in registers.
2384 static SDValue
2385 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2386                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2387                           DebugLoc dl) {
2388   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
2389   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2390                        false, false, MachinePointerInfo(0),
2391                        MachinePointerInfo(0));
2392 }
2393
2394 /// LowerMemOpCallTo - Store the argument to the stack or remember it in case of
2395 /// tail calls.
2396 static void
2397 LowerMemOpCallTo(SelectionDAG &DAG, MachineFunction &MF, SDValue Chain,
2398                  SDValue Arg, SDValue PtrOff, int SPDiff,
2399                  unsigned ArgOffset, bool isPPC64, bool isTailCall,
2400                  bool isVector, SmallVector<SDValue, 8> &MemOpChains,
2401                  SmallVector<TailCallArgumentInfo, 8> &TailCallArguments,
2402                  DebugLoc dl) {
2403   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2404   if (!isTailCall) {
2405     if (isVector) {
2406       SDValue StackPtr;
2407       if (isPPC64)
2408         StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2409       else
2410         StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2411       PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
2412                            DAG.getConstant(ArgOffset, PtrVT));
2413     }
2414     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
2415                                        MachinePointerInfo(), false, false, 0));
2416   // Calculate and remember argument location.
2417   } else CalculateTailCallArgDest(DAG, MF, isPPC64, Arg, SPDiff, ArgOffset,
2418                                   TailCallArguments);
2419 }
2420
2421 static
2422 void PrepareTailCall(SelectionDAG &DAG, SDValue &InFlag, SDValue &Chain,
2423                      DebugLoc dl, bool isPPC64, int SPDiff, unsigned NumBytes,
2424                      SDValue LROp, SDValue FPOp, bool isDarwinABI,
2425                      SmallVector<TailCallArgumentInfo, 8> &TailCallArguments) {
2426   MachineFunction &MF = DAG.getMachineFunction();
2427
2428   // Emit a sequence of copyto/copyfrom virtual registers for arguments that
2429   // might overwrite each other in case of tail call optimization.
2430   SmallVector<SDValue, 8> MemOpChains2;
2431   // Do not flag preceeding copytoreg stuff together with the following stuff.
2432   InFlag = SDValue();
2433   StoreTailCallArgumentsToStackSlot(DAG, Chain, TailCallArguments,
2434                                     MemOpChains2, dl);
2435   if (!MemOpChains2.empty())
2436     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2437                         &MemOpChains2[0], MemOpChains2.size());
2438
2439   // Store the return address to the appropriate stack slot.
2440   Chain = EmitTailCallStoreFPAndRetAddr(DAG, MF, Chain, LROp, FPOp, SPDiff,
2441                                         isPPC64, isDarwinABI, dl);
2442
2443   // Emit callseq_end just before tailcall node.
2444   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2445                              DAG.getIntPtrConstant(0, true), InFlag);
2446   InFlag = Chain.getValue(1);
2447 }
2448
2449 static
2450 unsigned PrepareCall(SelectionDAG &DAG, SDValue &Callee, SDValue &InFlag,
2451                      SDValue &Chain, DebugLoc dl, int SPDiff, bool isTailCall,
2452                      SmallVector<std::pair<unsigned, SDValue>, 8> &RegsToPass,
2453                      SmallVector<SDValue, 8> &Ops, std::vector<EVT> &NodeTys,
2454                      const PPCSubtarget &PPCSubTarget) {
2455
2456   bool isPPC64 = PPCSubTarget.isPPC64();
2457   bool isSVR4ABI = PPCSubTarget.isSVR4ABI();
2458
2459   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2460   NodeTys.push_back(MVT::Other);   // Returns a chain
2461   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
2462
2463   unsigned CallOpc = isSVR4ABI ? PPCISD::CALL_SVR4 : PPCISD::CALL_Darwin;
2464
2465   bool needIndirectCall = true;
2466   if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG)) {
2467     // If this is an absolute destination address, use the munged value.
2468     Callee = SDValue(Dest, 0);
2469     needIndirectCall = false;
2470   }
2471
2472   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2473     // XXX Work around for http://llvm.org/bugs/show_bug.cgi?id=5201
2474     // Use indirect calls for ALL functions calls in JIT mode, since the
2475     // far-call stubs may be outside relocation limits for a BL instruction.
2476     if (!DAG.getTarget().getSubtarget<PPCSubtarget>().isJITCodeModel()) {
2477       unsigned OpFlags = 0;
2478       if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
2479           PPCSubTarget.getDarwinVers() < 9 &&
2480           (G->getGlobal()->isDeclaration() ||
2481            G->getGlobal()->isWeakForLinker())) {
2482         // PC-relative references to external symbols should go through $stub,
2483         // unless we're building with the leopard linker or later, which
2484         // automatically synthesizes these stubs.
2485         OpFlags = PPCII::MO_DARWIN_STUB;
2486       }
2487
2488       // If the callee is a GlobalAddress/ExternalSymbol node (quite common,
2489       // every direct call is) turn it into a TargetGlobalAddress /
2490       // TargetExternalSymbol node so that legalize doesn't hack it.
2491       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), dl,
2492                                           Callee.getValueType(),
2493                                           0, OpFlags);
2494       needIndirectCall = false;
2495     }
2496   }
2497
2498   if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2499     unsigned char OpFlags = 0;
2500
2501     if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
2502         PPCSubTarget.getDarwinVers() < 9) {
2503       // PC-relative references to external symbols should go through $stub,
2504       // unless we're building with the leopard linker or later, which
2505       // automatically synthesizes these stubs.
2506       OpFlags = PPCII::MO_DARWIN_STUB;
2507     }
2508
2509     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType(),
2510                                          OpFlags);
2511     needIndirectCall = false;
2512   }
2513
2514   if (needIndirectCall) {
2515     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
2516     // to do the call, we can't use PPCISD::CALL.
2517     SDValue MTCTROps[] = {Chain, Callee, InFlag};
2518
2519     if (isSVR4ABI && isPPC64) {
2520       // Function pointers in the 64-bit SVR4 ABI do not point to the function
2521       // entry point, but to the function descriptor (the function entry point
2522       // address is part of the function descriptor though).
2523       // The function descriptor is a three doubleword structure with the
2524       // following fields: function entry point, TOC base address and
2525       // environment pointer.
2526       // Thus for a call through a function pointer, the following actions need
2527       // to be performed:
2528       //   1. Save the TOC of the caller in the TOC save area of its stack
2529       //      frame (this is done in LowerCall_Darwin()).
2530       //   2. Load the address of the function entry point from the function
2531       //      descriptor.
2532       //   3. Load the TOC of the callee from the function descriptor into r2.
2533       //   4. Load the environment pointer from the function descriptor into
2534       //      r11.
2535       //   5. Branch to the function entry point address.
2536       //   6. On return of the callee, the TOC of the caller needs to be
2537       //      restored (this is done in FinishCall()).
2538       //
2539       // All those operations are flagged together to ensure that no other
2540       // operations can be scheduled in between. E.g. without flagging the
2541       // operations together, a TOC access in the caller could be scheduled
2542       // between the load of the callee TOC and the branch to the callee, which
2543       // results in the TOC access going through the TOC of the callee instead
2544       // of going through the TOC of the caller, which leads to incorrect code.
2545
2546       // Load the address of the function entry point from the function
2547       // descriptor.
2548       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::Other, MVT::Flag);
2549       SDValue LoadFuncPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, MTCTROps,
2550                                         InFlag.getNode() ? 3 : 2);
2551       Chain = LoadFuncPtr.getValue(1);
2552       InFlag = LoadFuncPtr.getValue(2);
2553
2554       // Load environment pointer into r11.
2555       // Offset of the environment pointer within the function descriptor.
2556       SDValue PtrOff = DAG.getIntPtrConstant(16);
2557
2558       SDValue AddPtr = DAG.getNode(ISD::ADD, dl, MVT::i64, Callee, PtrOff);
2559       SDValue LoadEnvPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, Chain, AddPtr,
2560                                        InFlag);
2561       Chain = LoadEnvPtr.getValue(1);
2562       InFlag = LoadEnvPtr.getValue(2);
2563
2564       SDValue EnvVal = DAG.getCopyToReg(Chain, dl, PPC::X11, LoadEnvPtr,
2565                                         InFlag);
2566       Chain = EnvVal.getValue(0);
2567       InFlag = EnvVal.getValue(1);
2568
2569       // Load TOC of the callee into r2. We are using a target-specific load
2570       // with r2 hard coded, because the result of a target-independent load
2571       // would never go directly into r2, since r2 is a reserved register (which
2572       // prevents the register allocator from allocating it), resulting in an
2573       // additional register being allocated and an unnecessary move instruction
2574       // being generated.
2575       VTs = DAG.getVTList(MVT::Other, MVT::Flag);
2576       SDValue LoadTOCPtr = DAG.getNode(PPCISD::LOAD_TOC, dl, VTs, Chain,
2577                                        Callee, InFlag);
2578       Chain = LoadTOCPtr.getValue(0);
2579       InFlag = LoadTOCPtr.getValue(1);
2580
2581       MTCTROps[0] = Chain;
2582       MTCTROps[1] = LoadFuncPtr;
2583       MTCTROps[2] = InFlag;
2584     }
2585
2586     Chain = DAG.getNode(PPCISD::MTCTR, dl, NodeTys, MTCTROps,
2587                         2 + (InFlag.getNode() != 0));
2588     InFlag = Chain.getValue(1);
2589
2590     NodeTys.clear();
2591     NodeTys.push_back(MVT::Other);
2592     NodeTys.push_back(MVT::Flag);
2593     Ops.push_back(Chain);
2594     CallOpc = isSVR4ABI ? PPCISD::BCTRL_SVR4 : PPCISD::BCTRL_Darwin;
2595     Callee.setNode(0);
2596     // Add CTR register as callee so a bctr can be emitted later.
2597     if (isTailCall)
2598       Ops.push_back(DAG.getRegister(PPC::CTR, PtrVT));
2599   }
2600
2601   // If this is a direct call, pass the chain and the callee.
2602   if (Callee.getNode()) {
2603     Ops.push_back(Chain);
2604     Ops.push_back(Callee);
2605   }
2606   // If this is a tail call add stack pointer delta.
2607   if (isTailCall)
2608     Ops.push_back(DAG.getConstant(SPDiff, MVT::i32));
2609
2610   // Add argument registers to the end of the list so that they are known live
2611   // into the call.
2612   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2613     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2614                                   RegsToPass[i].second.getValueType()));
2615
2616   return CallOpc;
2617 }
2618
2619 SDValue
2620 PPCTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2621                                    CallingConv::ID CallConv, bool isVarArg,
2622                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2623                                    DebugLoc dl, SelectionDAG &DAG,
2624                                    SmallVectorImpl<SDValue> &InVals) const {
2625
2626   SmallVector<CCValAssign, 16> RVLocs;
2627   CCState CCRetInfo(CallConv, isVarArg, getTargetMachine(),
2628                     RVLocs, *DAG.getContext());
2629   CCRetInfo.AnalyzeCallResult(Ins, RetCC_PPC);
2630
2631   // Copy all of the result registers out of their specified physreg.
2632   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2633     CCValAssign &VA = RVLocs[i];
2634     EVT VT = VA.getValVT();
2635     assert(VA.isRegLoc() && "Can only return in registers!");
2636     Chain = DAG.getCopyFromReg(Chain, dl,
2637                                VA.getLocReg(), VT, InFlag).getValue(1);
2638     InVals.push_back(Chain.getValue(0));
2639     InFlag = Chain.getValue(2);
2640   }
2641
2642   return Chain;
2643 }
2644
2645 SDValue
2646 PPCTargetLowering::FinishCall(CallingConv::ID CallConv, DebugLoc dl,
2647                               bool isTailCall, bool isVarArg,
2648                               SelectionDAG &DAG,
2649                               SmallVector<std::pair<unsigned, SDValue>, 8>
2650                                 &RegsToPass,
2651                               SDValue InFlag, SDValue Chain,
2652                               SDValue &Callee,
2653                               int SPDiff, unsigned NumBytes,
2654                               const SmallVectorImpl<ISD::InputArg> &Ins,
2655                               SmallVectorImpl<SDValue> &InVals) const {
2656   std::vector<EVT> NodeTys;
2657   SmallVector<SDValue, 8> Ops;
2658   unsigned CallOpc = PrepareCall(DAG, Callee, InFlag, Chain, dl, SPDiff,
2659                                  isTailCall, RegsToPass, Ops, NodeTys,
2660                                  PPCSubTarget);
2661
2662   // When performing tail call optimization the callee pops its arguments off
2663   // the stack. Account for this here so these bytes can be pushed back on in
2664   // PPCRegisterInfo::eliminateCallFramePseudoInstr.
2665   int BytesCalleePops =
2666     (CallConv==CallingConv::Fast && GuaranteedTailCallOpt) ? NumBytes : 0;
2667
2668   if (InFlag.getNode())
2669     Ops.push_back(InFlag);
2670
2671   // Emit tail call.
2672   if (isTailCall) {
2673     // If this is the first return lowered for this function, add the regs
2674     // to the liveout set for the function.
2675     if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
2676       SmallVector<CCValAssign, 16> RVLocs;
2677       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
2678                      *DAG.getContext());
2679       CCInfo.AnalyzeCallResult(Ins, RetCC_PPC);
2680       for (unsigned i = 0; i != RVLocs.size(); ++i)
2681         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2682     }
2683
2684     assert(((Callee.getOpcode() == ISD::Register &&
2685              cast<RegisterSDNode>(Callee)->getReg() == PPC::CTR) ||
2686             Callee.getOpcode() == ISD::TargetExternalSymbol ||
2687             Callee.getOpcode() == ISD::TargetGlobalAddress ||
2688             isa<ConstantSDNode>(Callee)) &&
2689     "Expecting an global address, external symbol, absolute value or register");
2690
2691     return DAG.getNode(PPCISD::TC_RETURN, dl, MVT::Other, &Ops[0], Ops.size());
2692   }
2693
2694   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
2695   InFlag = Chain.getValue(1);
2696
2697   // Add a NOP immediately after the branch instruction when using the 64-bit
2698   // SVR4 ABI. At link time, if caller and callee are in a different module and
2699   // thus have a different TOC, the call will be replaced with a call to a stub
2700   // function which saves the current TOC, loads the TOC of the callee and
2701   // branches to the callee. The NOP will be replaced with a load instruction
2702   // which restores the TOC of the caller from the TOC save slot of the current
2703   // stack frame. If caller and callee belong to the same module (and have the
2704   // same TOC), the NOP will remain unchanged.
2705   if (!isTailCall && PPCSubTarget.isSVR4ABI()&& PPCSubTarget.isPPC64()) {
2706     SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Flag);
2707     if (CallOpc == PPCISD::BCTRL_SVR4) {
2708       // This is a call through a function pointer.
2709       // Restore the caller TOC from the save area into R2.
2710       // See PrepareCall() for more information about calls through function
2711       // pointers in the 64-bit SVR4 ABI.
2712       // We are using a target-specific load with r2 hard coded, because the
2713       // result of a target-independent load would never go directly into r2,
2714       // since r2 is a reserved register (which prevents the register allocator
2715       // from allocating it), resulting in an additional register being
2716       // allocated and an unnecessary move instruction being generated.
2717       Chain = DAG.getNode(PPCISD::TOC_RESTORE, dl, VTs, Chain, InFlag);
2718       InFlag = Chain.getValue(1);
2719     } else {
2720       // Otherwise insert NOP.
2721       InFlag = DAG.getNode(PPCISD::NOP, dl, MVT::Flag, InFlag);
2722     }
2723   }
2724
2725   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2726                              DAG.getIntPtrConstant(BytesCalleePops, true),
2727                              InFlag);
2728   if (!Ins.empty())
2729     InFlag = Chain.getValue(1);
2730
2731   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2732                          Ins, dl, DAG, InVals);
2733 }
2734
2735 SDValue
2736 PPCTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
2737                              CallingConv::ID CallConv, bool isVarArg,
2738                              bool &isTailCall,
2739                              const SmallVectorImpl<ISD::OutputArg> &Outs,
2740                              const SmallVectorImpl<SDValue> &OutVals,
2741                              const SmallVectorImpl<ISD::InputArg> &Ins,
2742                              DebugLoc dl, SelectionDAG &DAG,
2743                              SmallVectorImpl<SDValue> &InVals) const {
2744   if (isTailCall)
2745     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv, isVarArg,
2746                                                    Ins, DAG);
2747
2748   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64())
2749     return LowerCall_SVR4(Chain, Callee, CallConv, isVarArg,
2750                           isTailCall, Outs, OutVals, Ins,
2751                           dl, DAG, InVals);
2752
2753   return LowerCall_Darwin(Chain, Callee, CallConv, isVarArg,
2754                           isTailCall, Outs, OutVals, Ins,
2755                           dl, DAG, InVals);
2756 }
2757
2758 SDValue
2759 PPCTargetLowering::LowerCall_SVR4(SDValue Chain, SDValue Callee,
2760                                   CallingConv::ID CallConv, bool isVarArg,
2761                                   bool isTailCall,
2762                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
2763                                   const SmallVectorImpl<SDValue> &OutVals,
2764                                   const SmallVectorImpl<ISD::InputArg> &Ins,
2765                                   DebugLoc dl, SelectionDAG &DAG,
2766                                   SmallVectorImpl<SDValue> &InVals) const {
2767   // See PPCTargetLowering::LowerFormalArguments_SVR4() for a description
2768   // of the 32-bit SVR4 ABI stack frame layout.
2769
2770   assert((CallConv == CallingConv::C ||
2771           CallConv == CallingConv::Fast) && "Unknown calling convention!");
2772
2773   unsigned PtrByteSize = 4;
2774
2775   MachineFunction &MF = DAG.getMachineFunction();
2776
2777   // Mark this function as potentially containing a function that contains a
2778   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2779   // and restoring the callers stack pointer in this functions epilog. This is
2780   // done because by tail calling the called function might overwrite the value
2781   // in this function's (MF) stack pointer stack slot 0(SP).
2782   if (GuaranteedTailCallOpt && CallConv==CallingConv::Fast)
2783     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2784
2785   // Count how many bytes are to be pushed on the stack, including the linkage
2786   // area, parameter list area and the part of the local variable space which
2787   // contains copies of aggregates which are passed by value.
2788
2789   // Assign locations to all of the outgoing arguments.
2790   SmallVector<CCValAssign, 16> ArgLocs;
2791   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
2792                  ArgLocs, *DAG.getContext());
2793
2794   // Reserve space for the linkage area on the stack.
2795   CCInfo.AllocateStack(PPCFrameInfo::getLinkageSize(false, false), PtrByteSize);
2796
2797   if (isVarArg) {
2798     // Handle fixed and variable vector arguments differently.
2799     // Fixed vector arguments go into registers as long as registers are
2800     // available. Variable vector arguments always go into memory.
2801     unsigned NumArgs = Outs.size();
2802
2803     for (unsigned i = 0; i != NumArgs; ++i) {
2804       MVT ArgVT = Outs[i].VT;
2805       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2806       bool Result;
2807
2808       if (Outs[i].IsFixed) {
2809         Result = CC_PPC_SVR4(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags,
2810                              CCInfo);
2811       } else {
2812         Result = CC_PPC_SVR4_VarArg(i, ArgVT, ArgVT, CCValAssign::Full,
2813                                     ArgFlags, CCInfo);
2814       }
2815
2816       if (Result) {
2817 #ifndef NDEBUG
2818         errs() << "Call operand #" << i << " has unhandled type "
2819              << EVT(ArgVT).getEVTString() << "\n";
2820 #endif
2821         llvm_unreachable(0);
2822       }
2823     }
2824   } else {
2825     // All arguments are treated the same.
2826     CCInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4);
2827   }
2828
2829   // Assign locations to all of the outgoing aggregate by value arguments.
2830   SmallVector<CCValAssign, 16> ByValArgLocs;
2831   CCState CCByValInfo(CallConv, isVarArg, getTargetMachine(), ByValArgLocs,
2832                       *DAG.getContext());
2833
2834   // Reserve stack space for the allocations in CCInfo.
2835   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
2836
2837   CCByValInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4_ByVal);
2838
2839   // Size of the linkage area, parameter list area and the part of the local
2840   // space variable where copies of aggregates which are passed by value are
2841   // stored.
2842   unsigned NumBytes = CCByValInfo.getNextStackOffset();
2843
2844   // Calculate by how many bytes the stack has to be adjusted in case of tail
2845   // call optimization.
2846   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
2847
2848   // Adjust the stack pointer for the new arguments...
2849   // These operations are automatically eliminated by the prolog/epilog pass
2850   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2851   SDValue CallSeqStart = Chain;
2852
2853   // Load the return address and frame pointer so it can be moved somewhere else
2854   // later.
2855   SDValue LROp, FPOp;
2856   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, false,
2857                                        dl);
2858
2859   // Set up a copy of the stack pointer for use loading and storing any
2860   // arguments that may not fit in the registers available for argument
2861   // passing.
2862   SDValue StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2863
2864   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2865   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
2866   SmallVector<SDValue, 8> MemOpChains;
2867
2868   // Walk the register/memloc assignments, inserting copies/loads.
2869   for (unsigned i = 0, j = 0, e = ArgLocs.size();
2870        i != e;
2871        ++i) {
2872     CCValAssign &VA = ArgLocs[i];
2873     SDValue Arg = OutVals[i];
2874     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2875
2876     if (Flags.isByVal()) {
2877       // Argument is an aggregate which is passed by value, thus we need to
2878       // create a copy of it in the local variable space of the current stack
2879       // frame (which is the stack frame of the caller) and pass the address of
2880       // this copy to the callee.
2881       assert((j < ByValArgLocs.size()) && "Index out of bounds!");
2882       CCValAssign &ByValVA = ByValArgLocs[j++];
2883       assert((VA.getValNo() == ByValVA.getValNo()) && "ValNo mismatch!");
2884
2885       // Memory reserved in the local variable space of the callers stack frame.
2886       unsigned LocMemOffset = ByValVA.getLocMemOffset();
2887
2888       SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
2889       PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2890
2891       // Create a copy of the argument in the local area of the current
2892       // stack frame.
2893       SDValue MemcpyCall =
2894         CreateCopyOfByValArgument(Arg, PtrOff,
2895                                   CallSeqStart.getNode()->getOperand(0),
2896                                   Flags, DAG, dl);
2897
2898       // This must go outside the CALLSEQ_START..END.
2899       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2900                            CallSeqStart.getNode()->getOperand(1));
2901       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
2902                              NewCallSeqStart.getNode());
2903       Chain = CallSeqStart = NewCallSeqStart;
2904
2905       // Pass the address of the aggregate copy on the stack either in a
2906       // physical register or in the parameter list area of the current stack
2907       // frame to the callee.
2908       Arg = PtrOff;
2909     }
2910
2911     if (VA.isRegLoc()) {
2912       // Put argument in a physical register.
2913       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2914     } else {
2915       // Put argument in the parameter list area of the current stack frame.
2916       assert(VA.isMemLoc());
2917       unsigned LocMemOffset = VA.getLocMemOffset();
2918
2919       if (!isTailCall) {
2920         SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
2921         PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2922
2923         MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
2924                                            MachinePointerInfo(),
2925                                            false, false, 0));
2926       } else {
2927         // Calculate and remember argument location.
2928         CalculateTailCallArgDest(DAG, MF, false, Arg, SPDiff, LocMemOffset,
2929                                  TailCallArguments);
2930       }
2931     }
2932   }
2933
2934   if (!MemOpChains.empty())
2935     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2936                         &MemOpChains[0], MemOpChains.size());
2937
2938   // Build a sequence of copy-to-reg nodes chained together with token chain
2939   // and flag operands which copy the outgoing args into the appropriate regs.
2940   SDValue InFlag;
2941   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2942     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2943                              RegsToPass[i].second, InFlag);
2944     InFlag = Chain.getValue(1);
2945   }
2946
2947   // Set CR6 to true if this is a vararg call.
2948   if (isVarArg) {
2949     SDValue SetCR(DAG.getMachineNode(PPC::CRSET, dl, MVT::i32), 0);
2950     Chain = DAG.getCopyToReg(Chain, dl, PPC::CR1EQ, SetCR, InFlag);
2951     InFlag = Chain.getValue(1);
2952   }
2953
2954   if (isTailCall)
2955     PrepareTailCall(DAG, InFlag, Chain, dl, false, SPDiff, NumBytes, LROp, FPOp,
2956                     false, TailCallArguments);
2957
2958   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
2959                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
2960                     Ins, InVals);
2961 }
2962
2963 SDValue
2964 PPCTargetLowering::LowerCall_Darwin(SDValue Chain, SDValue Callee,
2965                                     CallingConv::ID CallConv, bool isVarArg,
2966                                     bool isTailCall,
2967                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2968                                     const SmallVectorImpl<SDValue> &OutVals,
2969                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2970                                     DebugLoc dl, SelectionDAG &DAG,
2971                                     SmallVectorImpl<SDValue> &InVals) const {
2972
2973   unsigned NumOps  = Outs.size();
2974
2975   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2976   bool isPPC64 = PtrVT == MVT::i64;
2977   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2978
2979   MachineFunction &MF = DAG.getMachineFunction();
2980
2981   // Mark this function as potentially containing a function that contains a
2982   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2983   // and restoring the callers stack pointer in this functions epilog. This is
2984   // done because by tail calling the called function might overwrite the value
2985   // in this function's (MF) stack pointer stack slot 0(SP).
2986   if (GuaranteedTailCallOpt && CallConv==CallingConv::Fast)
2987     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2988
2989   unsigned nAltivecParamsAtEnd = 0;
2990
2991   // Count how many bytes are to be pushed on the stack, including the linkage
2992   // area, and parameter passing area.  We start with 24/48 bytes, which is
2993   // prereserved space for [SP][CR][LR][3 x unused].
2994   unsigned NumBytes =
2995     CalculateParameterAndLinkageAreaSize(DAG, isPPC64, isVarArg, CallConv,
2996                                          Outs, OutVals,
2997                                          nAltivecParamsAtEnd);
2998
2999   // Calculate by how many bytes the stack has to be adjusted in case of tail
3000   // call optimization.
3001   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
3002
3003   // To protect arguments on the stack from being clobbered in a tail call,
3004   // force all the loads to happen before doing any other lowering.
3005   if (isTailCall)
3006     Chain = DAG.getStackArgumentTokenFactor(Chain);
3007
3008   // Adjust the stack pointer for the new arguments...
3009   // These operations are automatically eliminated by the prolog/epilog pass
3010   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
3011   SDValue CallSeqStart = Chain;
3012
3013   // Load the return address and frame pointer so it can be move somewhere else
3014   // later.
3015   SDValue LROp, FPOp;
3016   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, true,
3017                                        dl);
3018
3019   // Set up a copy of the stack pointer for use loading and storing any
3020   // arguments that may not fit in the registers available for argument
3021   // passing.
3022   SDValue StackPtr;
3023   if (isPPC64)
3024     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
3025   else
3026     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
3027
3028   // Figure out which arguments are going to go in registers, and which in
3029   // memory.  Also, if this is a vararg function, floating point operations
3030   // must be stored to our stack, and loaded into integer regs as well, if
3031   // any integer regs are available for argument passing.
3032   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, true);
3033   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
3034
3035   static const unsigned GPR_32[] = {           // 32-bit registers.
3036     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
3037     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
3038   };
3039   static const unsigned GPR_64[] = {           // 64-bit registers.
3040     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
3041     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
3042   };
3043   static const unsigned *FPR = GetFPR();
3044
3045   static const unsigned VR[] = {
3046     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
3047     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
3048   };
3049   const unsigned NumGPRs = array_lengthof(GPR_32);
3050   const unsigned NumFPRs = 13;
3051   const unsigned NumVRs  = array_lengthof(VR);
3052
3053   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
3054
3055   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3056   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
3057
3058   SmallVector<SDValue, 8> MemOpChains;
3059   for (unsigned i = 0; i != NumOps; ++i) {
3060     SDValue Arg = OutVals[i];
3061     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3062
3063     // PtrOff will be used to store the current argument to the stack if a
3064     // register cannot be found for it.
3065     SDValue PtrOff;
3066
3067     PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
3068
3069     PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3070
3071     // On PPC64, promote integers to 64-bit values.
3072     if (isPPC64 && Arg.getValueType() == MVT::i32) {
3073       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
3074       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
3075       Arg = DAG.getNode(ExtOp, dl, MVT::i64, Arg);
3076     }
3077
3078     // FIXME memcpy is used way more than necessary.  Correctness first.
3079     if (Flags.isByVal()) {
3080       unsigned Size = Flags.getByValSize();
3081       if (Size==1 || Size==2) {
3082         // Very small objects are passed right-justified.
3083         // Everything else is passed left-justified.
3084         EVT VT = (Size==1) ? MVT::i8 : MVT::i16;
3085         if (GPR_idx != NumGPRs) {
3086           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, PtrVT, dl, Chain, Arg,
3087                                         MachinePointerInfo(), VT,
3088                                         false, false, 0);
3089           MemOpChains.push_back(Load.getValue(1));
3090           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3091
3092           ArgOffset += PtrByteSize;
3093         } else {
3094           SDValue Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
3095           SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
3096           SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
3097                                 CallSeqStart.getNode()->getOperand(0),
3098                                 Flags, DAG, dl);
3099           // This must go outside the CALLSEQ_START..END.
3100           SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3101                                CallSeqStart.getNode()->getOperand(1));
3102           DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3103                                  NewCallSeqStart.getNode());
3104           Chain = CallSeqStart = NewCallSeqStart;
3105           ArgOffset += PtrByteSize;
3106         }
3107         continue;
3108       }
3109       // Copy entire object into memory.  There are cases where gcc-generated
3110       // code assumes it is there, even if it could be put entirely into
3111       // registers.  (This is not what the doc says.)
3112       SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, PtrOff,
3113                             CallSeqStart.getNode()->getOperand(0),
3114                             Flags, DAG, dl);
3115       // This must go outside the CALLSEQ_START..END.
3116       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3117                            CallSeqStart.getNode()->getOperand(1));
3118       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(), NewCallSeqStart.getNode());
3119       Chain = CallSeqStart = NewCallSeqStart;
3120       // And copy the pieces of it that fit into registers.
3121       for (unsigned j=0; j<Size; j+=PtrByteSize) {
3122         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
3123         SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
3124         if (GPR_idx != NumGPRs) {
3125           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
3126                                      MachinePointerInfo(),
3127                                      false, false, 0);
3128           MemOpChains.push_back(Load.getValue(1));
3129           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3130           ArgOffset += PtrByteSize;
3131         } else {
3132           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
3133           break;
3134         }
3135       }
3136       continue;
3137     }
3138
3139     switch (Arg.getValueType().getSimpleVT().SimpleTy) {
3140     default: llvm_unreachable("Unexpected ValueType for argument!");
3141     case MVT::i32:
3142     case MVT::i64:
3143       if (GPR_idx != NumGPRs) {
3144         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
3145       } else {
3146         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3147                          isPPC64, isTailCall, false, MemOpChains,
3148                          TailCallArguments, dl);
3149       }
3150       ArgOffset += PtrByteSize;
3151       break;
3152     case MVT::f32:
3153     case MVT::f64:
3154       if (FPR_idx != NumFPRs) {
3155         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
3156
3157         if (isVarArg) {
3158           SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3159                                        MachinePointerInfo(), false, false, 0);
3160           MemOpChains.push_back(Store);
3161
3162           // Float varargs are always shadowed in available integer registers
3163           if (GPR_idx != NumGPRs) {
3164             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3165                                        MachinePointerInfo(), false, false, 0);
3166             MemOpChains.push_back(Load.getValue(1));
3167             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3168           }
3169           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
3170             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
3171             PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
3172             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3173                                        MachinePointerInfo(),
3174                                        false, false, 0);
3175             MemOpChains.push_back(Load.getValue(1));
3176             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3177           }
3178         } else {
3179           // If we have any FPRs remaining, we may also have GPRs remaining.
3180           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
3181           // GPRs.
3182           if (GPR_idx != NumGPRs)
3183             ++GPR_idx;
3184           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
3185               !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
3186             ++GPR_idx;
3187         }
3188       } else {
3189         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3190                          isPPC64, isTailCall, false, MemOpChains,
3191                          TailCallArguments, dl);
3192       }
3193       if (isPPC64)
3194         ArgOffset += 8;
3195       else
3196         ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
3197       break;
3198     case MVT::v4f32:
3199     case MVT::v4i32:
3200     case MVT::v8i16:
3201     case MVT::v16i8:
3202       if (isVarArg) {
3203         // These go aligned on the stack, or in the corresponding R registers
3204         // when within range.  The Darwin PPC ABI doc claims they also go in
3205         // V registers; in fact gcc does this only for arguments that are
3206         // prototyped, not for those that match the ...  We do it for all
3207         // arguments, seems to work.
3208         while (ArgOffset % 16 !=0) {
3209           ArgOffset += PtrByteSize;
3210           if (GPR_idx != NumGPRs)
3211             GPR_idx++;
3212         }
3213         // We could elide this store in the case where the object fits
3214         // entirely in R registers.  Maybe later.
3215         PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
3216                             DAG.getConstant(ArgOffset, PtrVT));
3217         SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3218                                      MachinePointerInfo(), false, false, 0);
3219         MemOpChains.push_back(Store);
3220         if (VR_idx != NumVRs) {
3221           SDValue Load = DAG.getLoad(MVT::v4f32, dl, Store, PtrOff,
3222                                      MachinePointerInfo(),
3223                                      false, false, 0);
3224           MemOpChains.push_back(Load.getValue(1));
3225           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
3226         }
3227         ArgOffset += 16;
3228         for (unsigned i=0; i<16; i+=PtrByteSize) {
3229           if (GPR_idx == NumGPRs)
3230             break;
3231           SDValue Ix = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff,
3232                                   DAG.getConstant(i, PtrVT));
3233           SDValue Load = DAG.getLoad(PtrVT, dl, Store, Ix, MachinePointerInfo(),
3234                                      false, false, 0);
3235           MemOpChains.push_back(Load.getValue(1));
3236           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3237         }
3238         break;
3239       }
3240
3241       // Non-varargs Altivec params generally go in registers, but have
3242       // stack space allocated at the end.
3243       if (VR_idx != NumVRs) {
3244         // Doesn't have GPR space allocated.
3245         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
3246       } else if (nAltivecParamsAtEnd==0) {
3247         // We are emitting Altivec params in order.
3248         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3249                          isPPC64, isTailCall, true, MemOpChains,
3250                          TailCallArguments, dl);
3251         ArgOffset += 16;
3252       }
3253       break;
3254     }
3255   }
3256   // If all Altivec parameters fit in registers, as they usually do,
3257   // they get stack space following the non-Altivec parameters.  We
3258   // don't track this here because nobody below needs it.
3259   // If there are more Altivec parameters than fit in registers emit
3260   // the stores here.
3261   if (!isVarArg && nAltivecParamsAtEnd > NumVRs) {
3262     unsigned j = 0;
3263     // Offset is aligned; skip 1st 12 params which go in V registers.
3264     ArgOffset = ((ArgOffset+15)/16)*16;
3265     ArgOffset += 12*16;
3266     for (unsigned i = 0; i != NumOps; ++i) {
3267       SDValue Arg = OutVals[i];
3268       EVT ArgType = Outs[i].VT;
3269       if (ArgType==MVT::v4f32 || ArgType==MVT::v4i32 ||
3270           ArgType==MVT::v8i16 || ArgType==MVT::v16i8) {
3271         if (++j > NumVRs) {
3272           SDValue PtrOff;
3273           // We are emitting Altivec params in order.
3274           LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3275                            isPPC64, isTailCall, true, MemOpChains,
3276                            TailCallArguments, dl);
3277           ArgOffset += 16;
3278         }
3279       }
3280     }
3281   }
3282
3283   if (!MemOpChains.empty())
3284     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3285                         &MemOpChains[0], MemOpChains.size());
3286
3287   // Check if this is an indirect call (MTCTR/BCTRL).
3288   // See PrepareCall() for more information about calls through function
3289   // pointers in the 64-bit SVR4 ABI.
3290   if (!isTailCall && isPPC64 && PPCSubTarget.isSVR4ABI() &&
3291       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3292       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3293       !isBLACompatibleAddress(Callee, DAG)) {
3294     // Load r2 into a virtual register and store it to the TOC save area.
3295     SDValue Val = DAG.getCopyFromReg(Chain, dl, PPC::X2, MVT::i64);
3296     // TOC save area offset.
3297     SDValue PtrOff = DAG.getIntPtrConstant(40);
3298     SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3299     Chain = DAG.getStore(Val.getValue(1), dl, Val, AddPtr, MachinePointerInfo(),
3300                          false, false, 0);
3301   }
3302
3303   // On Darwin, R12 must contain the address of an indirect callee.  This does
3304   // not mean the MTCTR instruction must use R12; it's easier to model this as
3305   // an extra parameter, so do that.
3306   if (!isTailCall &&
3307       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3308       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3309       !isBLACompatibleAddress(Callee, DAG))
3310     RegsToPass.push_back(std::make_pair((unsigned)(isPPC64 ? PPC::X12 :
3311                                                    PPC::R12), Callee));
3312
3313   // Build a sequence of copy-to-reg nodes chained together with token chain
3314   // and flag operands which copy the outgoing args into the appropriate regs.
3315   SDValue InFlag;
3316   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3317     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3318                              RegsToPass[i].second, InFlag);
3319     InFlag = Chain.getValue(1);
3320   }
3321
3322   if (isTailCall)
3323     PrepareTailCall(DAG, InFlag, Chain, dl, isPPC64, SPDiff, NumBytes, LROp,
3324                     FPOp, true, TailCallArguments);
3325
3326   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3327                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3328                     Ins, InVals);
3329 }
3330
3331 SDValue
3332 PPCTargetLowering::LowerReturn(SDValue Chain,
3333                                CallingConv::ID CallConv, bool isVarArg,
3334                                const SmallVectorImpl<ISD::OutputArg> &Outs,
3335                                const SmallVectorImpl<SDValue> &OutVals,
3336                                DebugLoc dl, SelectionDAG &DAG) const {
3337
3338   SmallVector<CCValAssign, 16> RVLocs;
3339   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
3340                  RVLocs, *DAG.getContext());
3341   CCInfo.AnalyzeReturn(Outs, RetCC_PPC);
3342
3343   // If this is the first return lowered for this function, add the regs to the
3344   // liveout set for the function.
3345   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
3346     for (unsigned i = 0; i != RVLocs.size(); ++i)
3347       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
3348   }
3349
3350   SDValue Flag;
3351
3352   // Copy the result values into the output registers.
3353   for (unsigned i = 0; i != RVLocs.size(); ++i) {
3354     CCValAssign &VA = RVLocs[i];
3355     assert(VA.isRegLoc() && "Can only return in registers!");
3356     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
3357                              OutVals[i], Flag);
3358     Flag = Chain.getValue(1);
3359   }
3360
3361   if (Flag.getNode())
3362     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
3363   else
3364     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain);
3365 }
3366
3367 SDValue PPCTargetLowering::LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
3368                                    const PPCSubtarget &Subtarget) const {
3369   // When we pop the dynamic allocation we need to restore the SP link.
3370   DebugLoc dl = Op.getDebugLoc();
3371
3372   // Get the corect type for pointers.
3373   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3374
3375   // Construct the stack pointer operand.
3376   bool isPPC64 = Subtarget.isPPC64();
3377   unsigned SP = isPPC64 ? PPC::X1 : PPC::R1;
3378   SDValue StackPtr = DAG.getRegister(SP, PtrVT);
3379
3380   // Get the operands for the STACKRESTORE.
3381   SDValue Chain = Op.getOperand(0);
3382   SDValue SaveSP = Op.getOperand(1);
3383
3384   // Load the old link SP.
3385   SDValue LoadLinkSP = DAG.getLoad(PtrVT, dl, Chain, StackPtr,
3386                                    MachinePointerInfo(),
3387                                    false, false, 0);
3388
3389   // Restore the stack pointer.
3390   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), dl, SP, SaveSP);
3391
3392   // Store the old link SP.
3393   return DAG.getStore(Chain, dl, LoadLinkSP, StackPtr, MachinePointerInfo(),
3394                       false, false, 0);
3395 }
3396
3397
3398
3399 SDValue
3400 PPCTargetLowering::getReturnAddrFrameIndex(SelectionDAG & DAG) const {
3401   MachineFunction &MF = DAG.getMachineFunction();
3402   bool isPPC64 = PPCSubTarget.isPPC64();
3403   bool isDarwinABI = PPCSubTarget.isDarwinABI();
3404   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3405
3406   // Get current frame pointer save index.  The users of this index will be
3407   // primarily DYNALLOC instructions.
3408   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
3409   int RASI = FI->getReturnAddrSaveIndex();
3410
3411   // If the frame pointer save index hasn't been defined yet.
3412   if (!RASI) {
3413     // Find out what the fix offset of the frame pointer save area.
3414     int LROffset = PPCFrameInfo::getReturnSaveOffset(isPPC64, isDarwinABI);
3415     // Allocate the frame index for frame pointer save area.
3416     RASI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, LROffset, true);
3417     // Save the result.
3418     FI->setReturnAddrSaveIndex(RASI);
3419   }
3420   return DAG.getFrameIndex(RASI, PtrVT);
3421 }
3422
3423 SDValue
3424 PPCTargetLowering::getFramePointerFrameIndex(SelectionDAG & DAG) const {
3425   MachineFunction &MF = DAG.getMachineFunction();
3426   bool isPPC64 = PPCSubTarget.isPPC64();
3427   bool isDarwinABI = PPCSubTarget.isDarwinABI();
3428   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3429
3430   // Get current frame pointer save index.  The users of this index will be
3431   // primarily DYNALLOC instructions.
3432   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
3433   int FPSI = FI->getFramePointerSaveIndex();
3434
3435   // If the frame pointer save index hasn't been defined yet.
3436   if (!FPSI) {
3437     // Find out what the fix offset of the frame pointer save area.
3438     int FPOffset = PPCFrameInfo::getFramePointerSaveOffset(isPPC64,
3439                                                            isDarwinABI);
3440
3441     // Allocate the frame index for frame pointer save area.
3442     FPSI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, FPOffset, true);
3443     // Save the result.
3444     FI->setFramePointerSaveIndex(FPSI);
3445   }
3446   return DAG.getFrameIndex(FPSI, PtrVT);
3447 }
3448
3449 SDValue PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
3450                                          SelectionDAG &DAG,
3451                                          const PPCSubtarget &Subtarget) const {
3452   // Get the inputs.
3453   SDValue Chain = Op.getOperand(0);
3454   SDValue Size  = Op.getOperand(1);
3455   DebugLoc dl = Op.getDebugLoc();
3456
3457   // Get the corect type for pointers.
3458   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3459   // Negate the size.
3460   SDValue NegSize = DAG.getNode(ISD::SUB, dl, PtrVT,
3461                                   DAG.getConstant(0, PtrVT), Size);
3462   // Construct a node for the frame pointer save index.
3463   SDValue FPSIdx = getFramePointerFrameIndex(DAG);
3464   // Build a DYNALLOC node.
3465   SDValue Ops[3] = { Chain, NegSize, FPSIdx };
3466   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
3467   return DAG.getNode(PPCISD::DYNALLOC, dl, VTs, Ops, 3);
3468 }
3469
3470 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
3471 /// possible.
3472 SDValue PPCTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
3473   // Not FP? Not a fsel.
3474   if (!Op.getOperand(0).getValueType().isFloatingPoint() ||
3475       !Op.getOperand(2).getValueType().isFloatingPoint())
3476     return Op;
3477
3478   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3479
3480   // Cannot handle SETEQ/SETNE.
3481   if (CC == ISD::SETEQ || CC == ISD::SETNE) return Op;
3482
3483   EVT ResVT = Op.getValueType();
3484   EVT CmpVT = Op.getOperand(0).getValueType();
3485   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3486   SDValue TV  = Op.getOperand(2), FV  = Op.getOperand(3);
3487   DebugLoc dl = Op.getDebugLoc();
3488
3489   // If the RHS of the comparison is a 0.0, we don't need to do the
3490   // subtraction at all.
3491   if (isFloatingPointZero(RHS))
3492     switch (CC) {
3493     default: break;       // SETUO etc aren't handled by fsel.
3494     case ISD::SETULT:
3495     case ISD::SETLT:
3496       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
3497     case ISD::SETOGE:
3498     case ISD::SETGE:
3499       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
3500         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
3501       return DAG.getNode(PPCISD::FSEL, dl, ResVT, LHS, TV, FV);
3502     case ISD::SETUGT:
3503     case ISD::SETGT:
3504       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
3505     case ISD::SETOLE:
3506     case ISD::SETLE:
3507       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
3508         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
3509       return DAG.getNode(PPCISD::FSEL, dl, ResVT,
3510                          DAG.getNode(ISD::FNEG, dl, MVT::f64, LHS), TV, FV);
3511     }
3512
3513   SDValue Cmp;
3514   switch (CC) {
3515   default: break;       // SETUO etc aren't handled by fsel.
3516   case ISD::SETULT:
3517   case ISD::SETLT:
3518     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
3519     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3520       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3521       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
3522   case ISD::SETOGE:
3523   case ISD::SETGE:
3524     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
3525     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3526       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3527       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
3528   case ISD::SETUGT:
3529   case ISD::SETGT:
3530     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
3531     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3532       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3533       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
3534   case ISD::SETOLE:
3535   case ISD::SETLE:
3536     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
3537     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3538       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3539       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
3540   }
3541   return Op;
3542 }
3543
3544 // FIXME: Split this code up when LegalizeDAGTypes lands.
3545 SDValue PPCTargetLowering::LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG,
3546                                            DebugLoc dl) const {
3547   assert(Op.getOperand(0).getValueType().isFloatingPoint());
3548   SDValue Src = Op.getOperand(0);
3549   if (Src.getValueType() == MVT::f32)
3550     Src = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Src);
3551
3552   SDValue Tmp;
3553   switch (Op.getValueType().getSimpleVT().SimpleTy) {
3554   default: llvm_unreachable("Unhandled FP_TO_INT type in custom expander!");
3555   case MVT::i32:
3556     Tmp = DAG.getNode(Op.getOpcode()==ISD::FP_TO_SINT ? PPCISD::FCTIWZ :
3557                                                          PPCISD::FCTIDZ,
3558                       dl, MVT::f64, Src);
3559     break;
3560   case MVT::i64:
3561     Tmp = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Src);
3562     break;
3563   }
3564
3565   // Convert the FP value to an int value through memory.
3566   SDValue FIPtr = DAG.CreateStackTemporary(MVT::f64);
3567
3568   // Emit a store to the stack slot.
3569   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Tmp, FIPtr,
3570                                MachinePointerInfo(), false, false, 0);
3571
3572   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
3573   // add in a bias.
3574   if (Op.getValueType() == MVT::i32)
3575     FIPtr = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr,
3576                         DAG.getConstant(4, FIPtr.getValueType()));
3577   return DAG.getLoad(Op.getValueType(), dl, Chain, FIPtr, MachinePointerInfo(),
3578                      false, false, 0);
3579 }
3580
3581 SDValue PPCTargetLowering::LowerSINT_TO_FP(SDValue Op,
3582                                            SelectionDAG &DAG) const {
3583   DebugLoc dl = Op.getDebugLoc();
3584   // Don't handle ppc_fp128 here; let it be lowered to a libcall.
3585   if (Op.getValueType() != MVT::f32 && Op.getValueType() != MVT::f64)
3586     return SDValue();
3587
3588   if (Op.getOperand(0).getValueType() == MVT::i64) {
3589     SDValue Bits = DAG.getNode(ISD::BIT_CONVERT, dl,
3590                                MVT::f64, Op.getOperand(0));
3591     SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Bits);
3592     if (Op.getValueType() == MVT::f32)
3593       FP = DAG.getNode(ISD::FP_ROUND, dl,
3594                        MVT::f32, FP, DAG.getIntPtrConstant(0));
3595     return FP;
3596   }
3597
3598   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
3599          "Unhandled SINT_TO_FP type in custom expander!");
3600   // Since we only generate this in 64-bit mode, we can take advantage of
3601   // 64-bit registers.  In particular, sign extend the input value into the
3602   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
3603   // then lfd it and fcfid it.
3604   MachineFunction &MF = DAG.getMachineFunction();
3605   MachineFrameInfo *FrameInfo = MF.getFrameInfo();
3606   int FrameIdx = FrameInfo->CreateStackObject(8, 8, false);
3607   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3608   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3609
3610   SDValue Ext64 = DAG.getNode(PPCISD::EXTSW_32, dl, MVT::i32,
3611                                 Op.getOperand(0));
3612
3613   // STD the extended value into the stack slot.
3614   MachineMemOperand *MMO =
3615     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FrameIdx),
3616                             MachineMemOperand::MOStore, 8, 8);
3617   SDValue Ops[] = { DAG.getEntryNode(), Ext64, FIdx };
3618   SDValue Store =
3619     DAG.getMemIntrinsicNode(PPCISD::STD_32, dl, DAG.getVTList(MVT::Other),
3620                             Ops, 4, MVT::i64, MMO);
3621   // Load the value as a double.
3622   SDValue Ld = DAG.getLoad(MVT::f64, dl, Store, FIdx, MachinePointerInfo(),
3623                            false, false, 0);
3624
3625   // FCFID it and return it.
3626   SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Ld);
3627   if (Op.getValueType() == MVT::f32)
3628     FP = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, FP, DAG.getIntPtrConstant(0));
3629   return FP;
3630 }
3631
3632 SDValue PPCTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
3633                                             SelectionDAG &DAG) const {
3634   DebugLoc dl = Op.getDebugLoc();
3635   /*
3636    The rounding mode is in bits 30:31 of FPSR, and has the following
3637    settings:
3638      00 Round to nearest
3639      01 Round to 0
3640      10 Round to +inf
3641      11 Round to -inf
3642
3643   FLT_ROUNDS, on the other hand, expects the following:
3644     -1 Undefined
3645      0 Round to 0
3646      1 Round to nearest
3647      2 Round to +inf
3648      3 Round to -inf
3649
3650   To perform the conversion, we do:
3651     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
3652   */
3653
3654   MachineFunction &MF = DAG.getMachineFunction();
3655   EVT VT = Op.getValueType();
3656   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3657   std::vector<EVT> NodeTys;
3658   SDValue MFFSreg, InFlag;
3659
3660   // Save FP Control Word to register
3661   NodeTys.push_back(MVT::f64);    // return register
3662   NodeTys.push_back(MVT::Flag);   // unused in this context
3663   SDValue Chain = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
3664
3665   // Save FP register to stack slot
3666   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
3667   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
3668   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Chain,
3669                                StackSlot, MachinePointerInfo(), false, false,0);
3670
3671   // Load FP Control Word from low 32 bits of stack slot.
3672   SDValue Four = DAG.getConstant(4, PtrVT);
3673   SDValue Addr = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, Four);
3674   SDValue CWD = DAG.getLoad(MVT::i32, dl, Store, Addr, MachinePointerInfo(),
3675                             false, false, 0);
3676
3677   // Transform as necessary
3678   SDValue CWD1 =
3679     DAG.getNode(ISD::AND, dl, MVT::i32,
3680                 CWD, DAG.getConstant(3, MVT::i32));
3681   SDValue CWD2 =
3682     DAG.getNode(ISD::SRL, dl, MVT::i32,
3683                 DAG.getNode(ISD::AND, dl, MVT::i32,
3684                             DAG.getNode(ISD::XOR, dl, MVT::i32,
3685                                         CWD, DAG.getConstant(3, MVT::i32)),
3686                             DAG.getConstant(3, MVT::i32)),
3687                 DAG.getConstant(1, MVT::i32));
3688
3689   SDValue RetVal =
3690     DAG.getNode(ISD::XOR, dl, MVT::i32, CWD1, CWD2);
3691
3692   return DAG.getNode((VT.getSizeInBits() < 16 ?
3693                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
3694 }
3695
3696 SDValue PPCTargetLowering::LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) const {
3697   EVT VT = Op.getValueType();
3698   unsigned BitWidth = VT.getSizeInBits();
3699   DebugLoc dl = Op.getDebugLoc();
3700   assert(Op.getNumOperands() == 3 &&
3701          VT == Op.getOperand(1).getValueType() &&
3702          "Unexpected SHL!");
3703
3704   // Expand into a bunch of logical ops.  Note that these ops
3705   // depend on the PPC behavior for oversized shift amounts.
3706   SDValue Lo = Op.getOperand(0);
3707   SDValue Hi = Op.getOperand(1);
3708   SDValue Amt = Op.getOperand(2);
3709   EVT AmtVT = Amt.getValueType();
3710
3711   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3712                              DAG.getConstant(BitWidth, AmtVT), Amt);
3713   SDValue Tmp2 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Amt);
3714   SDValue Tmp3 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Tmp1);
3715   SDValue Tmp4 = DAG.getNode(ISD::OR , dl, VT, Tmp2, Tmp3);
3716   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3717                              DAG.getConstant(-BitWidth, AmtVT));
3718   SDValue Tmp6 = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Tmp5);
3719   SDValue OutHi = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3720   SDValue OutLo = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Amt);
3721   SDValue OutOps[] = { OutLo, OutHi };
3722   return DAG.getMergeValues(OutOps, 2, dl);
3723 }
3724
3725 SDValue PPCTargetLowering::LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) const {
3726   EVT VT = Op.getValueType();
3727   DebugLoc dl = Op.getDebugLoc();
3728   unsigned BitWidth = VT.getSizeInBits();
3729   assert(Op.getNumOperands() == 3 &&
3730          VT == Op.getOperand(1).getValueType() &&
3731          "Unexpected SRL!");
3732
3733   // Expand into a bunch of logical ops.  Note that these ops
3734   // depend on the PPC behavior for oversized shift amounts.
3735   SDValue Lo = Op.getOperand(0);
3736   SDValue Hi = Op.getOperand(1);
3737   SDValue Amt = Op.getOperand(2);
3738   EVT AmtVT = Amt.getValueType();
3739
3740   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3741                              DAG.getConstant(BitWidth, AmtVT), Amt);
3742   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3743   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3744   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3745   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3746                              DAG.getConstant(-BitWidth, AmtVT));
3747   SDValue Tmp6 = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Tmp5);
3748   SDValue OutLo = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3749   SDValue OutHi = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Amt);
3750   SDValue OutOps[] = { OutLo, OutHi };
3751   return DAG.getMergeValues(OutOps, 2, dl);
3752 }
3753
3754 SDValue PPCTargetLowering::LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) const {
3755   DebugLoc dl = Op.getDebugLoc();
3756   EVT VT = Op.getValueType();
3757   unsigned BitWidth = VT.getSizeInBits();
3758   assert(Op.getNumOperands() == 3 &&
3759          VT == Op.getOperand(1).getValueType() &&
3760          "Unexpected SRA!");
3761
3762   // Expand into a bunch of logical ops, followed by a select_cc.
3763   SDValue Lo = Op.getOperand(0);
3764   SDValue Hi = Op.getOperand(1);
3765   SDValue Amt = Op.getOperand(2);
3766   EVT AmtVT = Amt.getValueType();
3767
3768   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3769                              DAG.getConstant(BitWidth, AmtVT), Amt);
3770   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3771   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3772   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3773   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3774                              DAG.getConstant(-BitWidth, AmtVT));
3775   SDValue Tmp6 = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Tmp5);
3776   SDValue OutHi = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Amt);
3777   SDValue OutLo = DAG.getSelectCC(dl, Tmp5, DAG.getConstant(0, AmtVT),
3778                                   Tmp4, Tmp6, ISD::SETLE);
3779   SDValue OutOps[] = { OutLo, OutHi };
3780   return DAG.getMergeValues(OutOps, 2, dl);
3781 }
3782
3783 //===----------------------------------------------------------------------===//
3784 // Vector related lowering.
3785 //
3786
3787 /// BuildSplatI - Build a canonical splati of Val with an element size of
3788 /// SplatSize.  Cast the result to VT.
3789 static SDValue BuildSplatI(int Val, unsigned SplatSize, EVT VT,
3790                              SelectionDAG &DAG, DebugLoc dl) {
3791   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
3792
3793   static const EVT VTys[] = { // canonical VT to use for each size.
3794     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
3795   };
3796
3797   EVT ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
3798
3799   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
3800   if (Val == -1)
3801     SplatSize = 1;
3802
3803   EVT CanonicalVT = VTys[SplatSize-1];
3804
3805   // Build a canonical splat for this value.
3806   SDValue Elt = DAG.getConstant(Val, MVT::i32);
3807   SmallVector<SDValue, 8> Ops;
3808   Ops.assign(CanonicalVT.getVectorNumElements(), Elt);
3809   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT,
3810                               &Ops[0], Ops.size());
3811   return DAG.getNode(ISD::BIT_CONVERT, dl, ReqVT, Res);
3812 }
3813
3814 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
3815 /// specified intrinsic ID.
3816 static SDValue BuildIntrinsicOp(unsigned IID, SDValue LHS, SDValue RHS,
3817                                 SelectionDAG &DAG, DebugLoc dl,
3818                                 EVT DestVT = MVT::Other) {
3819   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
3820   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3821                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
3822 }
3823
3824 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
3825 /// specified intrinsic ID.
3826 static SDValue BuildIntrinsicOp(unsigned IID, SDValue Op0, SDValue Op1,
3827                                 SDValue Op2, SelectionDAG &DAG,
3828                                 DebugLoc dl, EVT DestVT = MVT::Other) {
3829   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
3830   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3831                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
3832 }
3833
3834
3835 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
3836 /// amount.  The result has the specified value type.
3837 static SDValue BuildVSLDOI(SDValue LHS, SDValue RHS, unsigned Amt,
3838                              EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3839   // Force LHS/RHS to be the right type.
3840   LHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, LHS);
3841   RHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, RHS);
3842
3843   int Ops[16];
3844   for (unsigned i = 0; i != 16; ++i)
3845     Ops[i] = i + Amt;
3846   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, LHS, RHS, Ops);
3847   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, T);
3848 }
3849
3850 // If this is a case we can't handle, return null and let the default
3851 // expansion code take care of it.  If we CAN select this case, and if it
3852 // selects to a single instruction, return Op.  Otherwise, if we can codegen
3853 // this case more efficiently than a constant pool load, lower it to the
3854 // sequence of ops that should be used.
3855 SDValue PPCTargetLowering::LowerBUILD_VECTOR(SDValue Op,
3856                                              SelectionDAG &DAG) const {
3857   DebugLoc dl = Op.getDebugLoc();
3858   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
3859   assert(BVN != 0 && "Expected a BuildVectorSDNode in LowerBUILD_VECTOR");
3860
3861   // Check if this is a splat of a constant value.
3862   APInt APSplatBits, APSplatUndef;
3863   unsigned SplatBitSize;
3864   bool HasAnyUndefs;
3865   if (! BVN->isConstantSplat(APSplatBits, APSplatUndef, SplatBitSize,
3866                              HasAnyUndefs, 0, true) || SplatBitSize > 32)
3867     return SDValue();
3868
3869   unsigned SplatBits = APSplatBits.getZExtValue();
3870   unsigned SplatUndef = APSplatUndef.getZExtValue();
3871   unsigned SplatSize = SplatBitSize / 8;
3872
3873   // First, handle single instruction cases.
3874
3875   // All zeros?
3876   if (SplatBits == 0) {
3877     // Canonicalize all zero vectors to be v4i32.
3878     if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
3879       SDValue Z = DAG.getConstant(0, MVT::i32);
3880       Z = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Z, Z, Z, Z);
3881       Op = DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Z);
3882     }
3883     return Op;
3884   }
3885
3886   // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
3887   int32_t SextVal= (int32_t(SplatBits << (32-SplatBitSize)) >>
3888                     (32-SplatBitSize));
3889   if (SextVal >= -16 && SextVal <= 15)
3890     return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG, dl);
3891
3892
3893   // Two instruction sequences.
3894
3895   // If this value is in the range [-32,30] and is even, use:
3896   //    tmp = VSPLTI[bhw], result = add tmp, tmp
3897   if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
3898     SDValue Res = BuildSplatI(SextVal >> 1, SplatSize, MVT::Other, DAG, dl);
3899     Res = DAG.getNode(ISD::ADD, dl, Res.getValueType(), Res, Res);
3900     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3901   }
3902
3903   // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
3904   // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
3905   // for fneg/fabs.
3906   if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
3907     // Make -1 and vspltisw -1:
3908     SDValue OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG, dl);
3909
3910     // Make the VSLW intrinsic, computing 0x8000_0000.
3911     SDValue Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
3912                                    OnesV, DAG, dl);
3913
3914     // xor by OnesV to invert it.
3915     Res = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Res, OnesV);
3916     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3917   }
3918
3919   // Check to see if this is a wide variety of vsplti*, binop self cases.
3920   static const signed char SplatCsts[] = {
3921     -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
3922     -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
3923   };
3924
3925   for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
3926     // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
3927     // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
3928     int i = SplatCsts[idx];
3929
3930     // Figure out what shift amount will be used by altivec if shifted by i in
3931     // this splat size.
3932     unsigned TypeShiftAmt = i & (SplatBitSize-1);
3933
3934     // vsplti + shl self.
3935     if (SextVal == (i << (int)TypeShiftAmt)) {
3936       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3937       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3938         Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
3939         Intrinsic::ppc_altivec_vslw
3940       };
3941       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3942       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3943     }
3944
3945     // vsplti + srl self.
3946     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3947       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3948       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3949         Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
3950         Intrinsic::ppc_altivec_vsrw
3951       };
3952       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3953       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3954     }
3955
3956     // vsplti + sra self.
3957     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3958       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3959       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3960         Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
3961         Intrinsic::ppc_altivec_vsraw
3962       };
3963       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3964       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3965     }
3966
3967     // vsplti + rol self.
3968     if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
3969                          ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
3970       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3971       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3972         Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
3973         Intrinsic::ppc_altivec_vrlw
3974       };
3975       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3976       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3977     }
3978
3979     // t = vsplti c, result = vsldoi t, t, 1
3980     if (SextVal == ((i << 8) | (i < 0 ? 0xFF : 0))) {
3981       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3982       return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG, dl);
3983     }
3984     // t = vsplti c, result = vsldoi t, t, 2
3985     if (SextVal == ((i << 16) | (i < 0 ? 0xFFFF : 0))) {
3986       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3987       return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG, dl);
3988     }
3989     // t = vsplti c, result = vsldoi t, t, 3
3990     if (SextVal == ((i << 24) | (i < 0 ? 0xFFFFFF : 0))) {
3991       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3992       return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG, dl);
3993     }
3994   }
3995
3996   // Three instruction sequences.
3997
3998   // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
3999   if (SextVal >= 0 && SextVal <= 31) {
4000     SDValue LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG, dl);
4001     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
4002     LHS = DAG.getNode(ISD::SUB, dl, LHS.getValueType(), LHS, RHS);
4003     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), LHS);
4004   }
4005   // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
4006   if (SextVal >= -31 && SextVal <= 0) {
4007     SDValue LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG, dl);
4008     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
4009     LHS = DAG.getNode(ISD::ADD, dl, LHS.getValueType(), LHS, RHS);
4010     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), LHS);
4011   }
4012
4013   return SDValue();
4014 }
4015
4016 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4017 /// the specified operations to build the shuffle.
4018 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4019                                       SDValue RHS, SelectionDAG &DAG,
4020                                       DebugLoc dl) {
4021   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4022   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
4023   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
4024
4025   enum {
4026     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4027     OP_VMRGHW,
4028     OP_VMRGLW,
4029     OP_VSPLTISW0,
4030     OP_VSPLTISW1,
4031     OP_VSPLTISW2,
4032     OP_VSPLTISW3,
4033     OP_VSLDOI4,
4034     OP_VSLDOI8,
4035     OP_VSLDOI12
4036   };
4037
4038   if (OpNum == OP_COPY) {
4039     if (LHSID == (1*9+2)*9+3) return LHS;
4040     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
4041     return RHS;
4042   }
4043
4044   SDValue OpLHS, OpRHS;
4045   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4046   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4047
4048   int ShufIdxs[16];
4049   switch (OpNum) {
4050   default: llvm_unreachable("Unknown i32 permute!");
4051   case OP_VMRGHW:
4052     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
4053     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
4054     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
4055     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
4056     break;
4057   case OP_VMRGLW:
4058     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
4059     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
4060     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
4061     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
4062     break;
4063   case OP_VSPLTISW0:
4064     for (unsigned i = 0; i != 16; ++i)
4065       ShufIdxs[i] = (i&3)+0;
4066     break;
4067   case OP_VSPLTISW1:
4068     for (unsigned i = 0; i != 16; ++i)
4069       ShufIdxs[i] = (i&3)+4;
4070     break;
4071   case OP_VSPLTISW2:
4072     for (unsigned i = 0; i != 16; ++i)
4073       ShufIdxs[i] = (i&3)+8;
4074     break;
4075   case OP_VSPLTISW3:
4076     for (unsigned i = 0; i != 16; ++i)
4077       ShufIdxs[i] = (i&3)+12;
4078     break;
4079   case OP_VSLDOI4:
4080     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG, dl);
4081   case OP_VSLDOI8:
4082     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG, dl);
4083   case OP_VSLDOI12:
4084     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG, dl);
4085   }
4086   EVT VT = OpLHS.getValueType();
4087   OpLHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, OpLHS);
4088   OpRHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, OpRHS);
4089   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, OpLHS, OpRHS, ShufIdxs);
4090   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, T);
4091 }
4092
4093 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
4094 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
4095 /// return the code it can be lowered into.  Worst case, it can always be
4096 /// lowered into a vperm.
4097 SDValue PPCTargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
4098                                                SelectionDAG &DAG) const {
4099   DebugLoc dl = Op.getDebugLoc();
4100   SDValue V1 = Op.getOperand(0);
4101   SDValue V2 = Op.getOperand(1);
4102   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4103   EVT VT = Op.getValueType();
4104
4105   // Cases that are handled by instructions that take permute immediates
4106   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
4107   // selected by the instruction selector.
4108   if (V2.getOpcode() == ISD::UNDEF) {
4109     if (PPC::isSplatShuffleMask(SVOp, 1) ||
4110         PPC::isSplatShuffleMask(SVOp, 2) ||
4111         PPC::isSplatShuffleMask(SVOp, 4) ||
4112         PPC::isVPKUWUMShuffleMask(SVOp, true) ||
4113         PPC::isVPKUHUMShuffleMask(SVOp, true) ||
4114         PPC::isVSLDOIShuffleMask(SVOp, true) != -1 ||
4115         PPC::isVMRGLShuffleMask(SVOp, 1, true) ||
4116         PPC::isVMRGLShuffleMask(SVOp, 2, true) ||
4117         PPC::isVMRGLShuffleMask(SVOp, 4, true) ||
4118         PPC::isVMRGHShuffleMask(SVOp, 1, true) ||
4119         PPC::isVMRGHShuffleMask(SVOp, 2, true) ||
4120         PPC::isVMRGHShuffleMask(SVOp, 4, true)) {
4121       return Op;
4122     }
4123   }
4124
4125   // Altivec has a variety of "shuffle immediates" that take two vector inputs
4126   // and produce a fixed permutation.  If any of these match, do not lower to
4127   // VPERM.
4128   if (PPC::isVPKUWUMShuffleMask(SVOp, false) ||
4129       PPC::isVPKUHUMShuffleMask(SVOp, false) ||
4130       PPC::isVSLDOIShuffleMask(SVOp, false) != -1 ||
4131       PPC::isVMRGLShuffleMask(SVOp, 1, false) ||
4132       PPC::isVMRGLShuffleMask(SVOp, 2, false) ||
4133       PPC::isVMRGLShuffleMask(SVOp, 4, false) ||
4134       PPC::isVMRGHShuffleMask(SVOp, 1, false) ||
4135       PPC::isVMRGHShuffleMask(SVOp, 2, false) ||
4136       PPC::isVMRGHShuffleMask(SVOp, 4, false))
4137     return Op;
4138
4139   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
4140   // perfect shuffle table to emit an optimal matching sequence.
4141   SmallVector<int, 16> PermMask;
4142   SVOp->getMask(PermMask);
4143
4144   unsigned PFIndexes[4];
4145   bool isFourElementShuffle = true;
4146   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
4147     unsigned EltNo = 8;   // Start out undef.
4148     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
4149       if (PermMask[i*4+j] < 0)
4150         continue;   // Undef, ignore it.
4151
4152       unsigned ByteSource = PermMask[i*4+j];
4153       if ((ByteSource & 3) != j) {
4154         isFourElementShuffle = false;
4155         break;
4156       }
4157
4158       if (EltNo == 8) {
4159         EltNo = ByteSource/4;
4160       } else if (EltNo != ByteSource/4) {
4161         isFourElementShuffle = false;
4162         break;
4163       }
4164     }
4165     PFIndexes[i] = EltNo;
4166   }
4167
4168   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
4169   // perfect shuffle vector to determine if it is cost effective to do this as
4170   // discrete instructions, or whether we should use a vperm.
4171   if (isFourElementShuffle) {
4172     // Compute the index in the perfect shuffle table.
4173     unsigned PFTableIndex =
4174       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
4175
4176     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4177     unsigned Cost  = (PFEntry >> 30);
4178
4179     // Determining when to avoid vperm is tricky.  Many things affect the cost
4180     // of vperm, particularly how many times the perm mask needs to be computed.
4181     // For example, if the perm mask can be hoisted out of a loop or is already
4182     // used (perhaps because there are multiple permutes with the same shuffle
4183     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
4184     // the loop requires an extra register.
4185     //
4186     // As a compromise, we only emit discrete instructions if the shuffle can be
4187     // generated in 3 or fewer operations.  When we have loop information
4188     // available, if this block is within a loop, we should avoid using vperm
4189     // for 3-operation perms and use a constant pool load instead.
4190     if (Cost < 3)
4191       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4192   }
4193
4194   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
4195   // vector that will get spilled to the constant pool.
4196   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
4197
4198   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
4199   // that it is in input element units, not in bytes.  Convert now.
4200   EVT EltVT = V1.getValueType().getVectorElementType();
4201   unsigned BytesPerElement = EltVT.getSizeInBits()/8;
4202
4203   SmallVector<SDValue, 16> ResultMask;
4204   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i) {
4205     unsigned SrcElt = PermMask[i] < 0 ? 0 : PermMask[i];
4206
4207     for (unsigned j = 0; j != BytesPerElement; ++j)
4208       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
4209                                            MVT::i32));
4210   }
4211
4212   SDValue VPermMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i8,
4213                                     &ResultMask[0], ResultMask.size());
4214   return DAG.getNode(PPCISD::VPERM, dl, V1.getValueType(), V1, V2, VPermMask);
4215 }
4216
4217 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
4218 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
4219 /// information about the intrinsic.
4220 static bool getAltivecCompareInfo(SDValue Intrin, int &CompareOpc,
4221                                   bool &isDot) {
4222   unsigned IntrinsicID =
4223     cast<ConstantSDNode>(Intrin.getOperand(0))->getZExtValue();
4224   CompareOpc = -1;
4225   isDot = false;
4226   switch (IntrinsicID) {
4227   default: return false;
4228     // Comparison predicates.
4229   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
4230   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
4231   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
4232   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
4233   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
4234   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
4235   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
4236   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
4237   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
4238   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
4239   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
4240   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
4241   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
4242
4243     // Normal Comparisons.
4244   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
4245   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
4246   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
4247   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
4248   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
4249   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
4250   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
4251   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
4252   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
4253   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
4254   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
4255   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
4256   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
4257   }
4258   return true;
4259 }
4260
4261 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
4262 /// lower, do it, otherwise return null.
4263 SDValue PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
4264                                                    SelectionDAG &DAG) const {
4265   // If this is a lowered altivec predicate compare, CompareOpc is set to the
4266   // opcode number of the comparison.
4267   DebugLoc dl = Op.getDebugLoc();
4268   int CompareOpc;
4269   bool isDot;
4270   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
4271     return SDValue();    // Don't custom lower most intrinsics.
4272
4273   // If this is a non-dot comparison, make the VCMP node and we are done.
4274   if (!isDot) {
4275     SDValue Tmp = DAG.getNode(PPCISD::VCMP, dl, Op.getOperand(2).getValueType(),
4276                               Op.getOperand(1), Op.getOperand(2),
4277                               DAG.getConstant(CompareOpc, MVT::i32));
4278     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Tmp);
4279   }
4280
4281   // Create the PPCISD altivec 'dot' comparison node.
4282   SDValue Ops[] = {
4283     Op.getOperand(2),  // LHS
4284     Op.getOperand(3),  // RHS
4285     DAG.getConstant(CompareOpc, MVT::i32)
4286   };
4287   std::vector<EVT> VTs;
4288   VTs.push_back(Op.getOperand(2).getValueType());
4289   VTs.push_back(MVT::Flag);
4290   SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
4291
4292   // Now that we have the comparison, emit a copy from the CR to a GPR.
4293   // This is flagged to the above dot comparison.
4294   SDValue Flags = DAG.getNode(PPCISD::MFCR, dl, MVT::i32,
4295                                 DAG.getRegister(PPC::CR6, MVT::i32),
4296                                 CompNode.getValue(1));
4297
4298   // Unpack the result based on how the target uses it.
4299   unsigned BitNo;   // Bit # of CR6.
4300   bool InvertBit;   // Invert result?
4301   switch (cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue()) {
4302   default:  // Can't happen, don't crash on invalid number though.
4303   case 0:   // Return the value of the EQ bit of CR6.
4304     BitNo = 0; InvertBit = false;
4305     break;
4306   case 1:   // Return the inverted value of the EQ bit of CR6.
4307     BitNo = 0; InvertBit = true;
4308     break;
4309   case 2:   // Return the value of the LT bit of CR6.
4310     BitNo = 2; InvertBit = false;
4311     break;
4312   case 3:   // Return the inverted value of the LT bit of CR6.
4313     BitNo = 2; InvertBit = true;
4314     break;
4315   }
4316
4317   // Shift the bit into the low position.
4318   Flags = DAG.getNode(ISD::SRL, dl, MVT::i32, Flags,
4319                       DAG.getConstant(8-(3-BitNo), MVT::i32));
4320   // Isolate the bit.
4321   Flags = DAG.getNode(ISD::AND, dl, MVT::i32, Flags,
4322                       DAG.getConstant(1, MVT::i32));
4323
4324   // If we are supposed to, toggle the bit.
4325   if (InvertBit)
4326     Flags = DAG.getNode(ISD::XOR, dl, MVT::i32, Flags,
4327                         DAG.getConstant(1, MVT::i32));
4328   return Flags;
4329 }
4330
4331 SDValue PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op,
4332                                                    SelectionDAG &DAG) const {
4333   DebugLoc dl = Op.getDebugLoc();
4334   // Create a stack slot that is 16-byte aligned.
4335   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
4336   int FrameIdx = FrameInfo->CreateStackObject(16, 16, false);
4337   EVT PtrVT = getPointerTy();
4338   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
4339
4340   // Store the input value into Value#0 of the stack slot.
4341   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl,
4342                                Op.getOperand(0), FIdx, MachinePointerInfo(),
4343                                false, false, 0);
4344   // Load it out.
4345   return DAG.getLoad(Op.getValueType(), dl, Store, FIdx, MachinePointerInfo(),
4346                      false, false, 0);
4347 }
4348
4349 SDValue PPCTargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) const {
4350   DebugLoc dl = Op.getDebugLoc();
4351   if (Op.getValueType() == MVT::v4i32) {
4352     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4353
4354     SDValue Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG, dl);
4355     SDValue Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG, dl);//+16 as shift amt.
4356
4357     SDValue RHSSwap =   // = vrlw RHS, 16
4358       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG, dl);
4359
4360     // Shrinkify inputs to v8i16.
4361     LHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, LHS);
4362     RHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, RHS);
4363     RHSSwap = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, RHSSwap);
4364
4365     // Low parts multiplied together, generating 32-bit results (we ignore the
4366     // top parts).
4367     SDValue LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
4368                                         LHS, RHS, DAG, dl, MVT::v4i32);
4369
4370     SDValue HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
4371                                       LHS, RHSSwap, Zero, DAG, dl, MVT::v4i32);
4372     // Shift the high parts up 16 bits.
4373     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd,
4374                               Neg16, DAG, dl);
4375     return DAG.getNode(ISD::ADD, dl, MVT::v4i32, LoProd, HiProd);
4376   } else if (Op.getValueType() == MVT::v8i16) {
4377     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4378
4379     SDValue Zero = BuildSplatI(0, 1, MVT::v8i16, DAG, dl);
4380
4381     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
4382                             LHS, RHS, Zero, DAG, dl);
4383   } else if (Op.getValueType() == MVT::v16i8) {
4384     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4385
4386     // Multiply the even 8-bit parts, producing 16-bit sums.
4387     SDValue EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
4388                                            LHS, RHS, DAG, dl, MVT::v8i16);
4389     EvenParts = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, EvenParts);
4390
4391     // Multiply the odd 8-bit parts, producing 16-bit sums.
4392     SDValue OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
4393                                           LHS, RHS, DAG, dl, MVT::v8i16);
4394     OddParts = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, OddParts);
4395
4396     // Merge the results together.
4397     int Ops[16];
4398     for (unsigned i = 0; i != 8; ++i) {
4399       Ops[i*2  ] = 2*i+1;
4400       Ops[i*2+1] = 2*i+1+16;
4401     }
4402     return DAG.getVectorShuffle(MVT::v16i8, dl, EvenParts, OddParts, Ops);
4403   } else {
4404     llvm_unreachable("Unknown mul to lower!");
4405   }
4406 }
4407
4408 /// LowerOperation - Provide custom lowering hooks for some operations.
4409 ///
4410 SDValue PPCTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
4411   switch (Op.getOpcode()) {
4412   default: llvm_unreachable("Wasn't expecting to be able to lower this!");
4413   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
4414   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
4415   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
4416   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
4417   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
4418   case ISD::SETCC:              return LowerSETCC(Op, DAG);
4419   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
4420   case ISD::VASTART:
4421     return LowerVASTART(Op, DAG, PPCSubTarget);
4422
4423   case ISD::VAARG:
4424     return LowerVAARG(Op, DAG, PPCSubTarget);
4425
4426   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
4427   case ISD::DYNAMIC_STACKALLOC:
4428     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
4429
4430   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
4431   case ISD::FP_TO_UINT:
4432   case ISD::FP_TO_SINT:         return LowerFP_TO_INT(Op, DAG,
4433                                                        Op.getDebugLoc());
4434   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
4435   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
4436
4437   // Lower 64-bit shifts.
4438   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
4439   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
4440   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
4441
4442   // Vector-related lowering.
4443   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
4444   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
4445   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
4446   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
4447   case ISD::MUL:                return LowerMUL(Op, DAG);
4448
4449   // Frame & Return address.
4450   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
4451   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
4452   }
4453   return SDValue();
4454 }
4455
4456 void PPCTargetLowering::ReplaceNodeResults(SDNode *N,
4457                                            SmallVectorImpl<SDValue>&Results,
4458                                            SelectionDAG &DAG) const {
4459   DebugLoc dl = N->getDebugLoc();
4460   switch (N->getOpcode()) {
4461   default:
4462     assert(false && "Do not know how to custom type legalize this operation!");
4463     return;
4464   case ISD::FP_ROUND_INREG: {
4465     assert(N->getValueType(0) == MVT::ppcf128);
4466     assert(N->getOperand(0).getValueType() == MVT::ppcf128);
4467     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
4468                              MVT::f64, N->getOperand(0),
4469                              DAG.getIntPtrConstant(0));
4470     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
4471                              MVT::f64, N->getOperand(0),
4472                              DAG.getIntPtrConstant(1));
4473
4474     // This sequence changes FPSCR to do round-to-zero, adds the two halves
4475     // of the long double, and puts FPSCR back the way it was.  We do not
4476     // actually model FPSCR.
4477     std::vector<EVT> NodeTys;
4478     SDValue Ops[4], Result, MFFSreg, InFlag, FPreg;
4479
4480     NodeTys.push_back(MVT::f64);   // Return register
4481     NodeTys.push_back(MVT::Flag);    // Returns a flag for later insns
4482     Result = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
4483     MFFSreg = Result.getValue(0);
4484     InFlag = Result.getValue(1);
4485
4486     NodeTys.clear();
4487     NodeTys.push_back(MVT::Flag);   // Returns a flag
4488     Ops[0] = DAG.getConstant(31, MVT::i32);
4489     Ops[1] = InFlag;
4490     Result = DAG.getNode(PPCISD::MTFSB1, dl, NodeTys, Ops, 2);
4491     InFlag = Result.getValue(0);
4492
4493     NodeTys.clear();
4494     NodeTys.push_back(MVT::Flag);   // Returns a flag
4495     Ops[0] = DAG.getConstant(30, MVT::i32);
4496     Ops[1] = InFlag;
4497     Result = DAG.getNode(PPCISD::MTFSB0, dl, NodeTys, Ops, 2);
4498     InFlag = Result.getValue(0);
4499
4500     NodeTys.clear();
4501     NodeTys.push_back(MVT::f64);    // result of add
4502     NodeTys.push_back(MVT::Flag);   // Returns a flag
4503     Ops[0] = Lo;
4504     Ops[1] = Hi;
4505     Ops[2] = InFlag;
4506     Result = DAG.getNode(PPCISD::FADDRTZ, dl, NodeTys, Ops, 3);
4507     FPreg = Result.getValue(0);
4508     InFlag = Result.getValue(1);
4509
4510     NodeTys.clear();
4511     NodeTys.push_back(MVT::f64);
4512     Ops[0] = DAG.getConstant(1, MVT::i32);
4513     Ops[1] = MFFSreg;
4514     Ops[2] = FPreg;
4515     Ops[3] = InFlag;
4516     Result = DAG.getNode(PPCISD::MTFSF, dl, NodeTys, Ops, 4);
4517     FPreg = Result.getValue(0);
4518
4519     // We know the low half is about to be thrown away, so just use something
4520     // convenient.
4521     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::ppcf128,
4522                                 FPreg, FPreg));
4523     return;
4524   }
4525   case ISD::FP_TO_SINT:
4526     Results.push_back(LowerFP_TO_INT(SDValue(N, 0), DAG, dl));
4527     return;
4528   }
4529 }
4530
4531
4532 //===----------------------------------------------------------------------===//
4533 //  Other Lowering Code
4534 //===----------------------------------------------------------------------===//
4535
4536 MachineBasicBlock *
4537 PPCTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
4538                                     bool is64bit, unsigned BinOpcode) const {
4539   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4540   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4541
4542   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4543   MachineFunction *F = BB->getParent();
4544   MachineFunction::iterator It = BB;
4545   ++It;
4546
4547   unsigned dest = MI->getOperand(0).getReg();
4548   unsigned ptrA = MI->getOperand(1).getReg();
4549   unsigned ptrB = MI->getOperand(2).getReg();
4550   unsigned incr = MI->getOperand(3).getReg();
4551   DebugLoc dl = MI->getDebugLoc();
4552
4553   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4554   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4555   F->insert(It, loopMBB);
4556   F->insert(It, exitMBB);
4557   exitMBB->splice(exitMBB->begin(), BB,
4558                   llvm::next(MachineBasicBlock::iterator(MI)),
4559                   BB->end());
4560   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4561
4562   MachineRegisterInfo &RegInfo = F->getRegInfo();
4563   unsigned TmpReg = (!BinOpcode) ? incr :
4564     RegInfo.createVirtualRegister(
4565        is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4566                  (const TargetRegisterClass *) &PPC::GPRCRegClass);
4567
4568   //  thisMBB:
4569   //   ...
4570   //   fallthrough --> loopMBB
4571   BB->addSuccessor(loopMBB);
4572
4573   //  loopMBB:
4574   //   l[wd]arx dest, ptr
4575   //   add r0, dest, incr
4576   //   st[wd]cx. r0, ptr
4577   //   bne- loopMBB
4578   //   fallthrough --> exitMBB
4579   BB = loopMBB;
4580   BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4581     .addReg(ptrA).addReg(ptrB);
4582   if (BinOpcode)
4583     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg).addReg(incr).addReg(dest);
4584   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4585     .addReg(TmpReg).addReg(ptrA).addReg(ptrB);
4586   BuildMI(BB, dl, TII->get(PPC::BCC))
4587     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4588   BB->addSuccessor(loopMBB);
4589   BB->addSuccessor(exitMBB);
4590
4591   //  exitMBB:
4592   //   ...
4593   BB = exitMBB;
4594   return BB;
4595 }
4596
4597 MachineBasicBlock *
4598 PPCTargetLowering::EmitPartwordAtomicBinary(MachineInstr *MI,
4599                                             MachineBasicBlock *BB,
4600                                             bool is8bit,    // operation
4601                                             unsigned BinOpcode) const {
4602   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4603   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4604   // In 64 bit mode we have to use 64 bits for addresses, even though the
4605   // lwarx/stwcx are 32 bits.  With the 32-bit atomics we can use address
4606   // registers without caring whether they're 32 or 64, but here we're
4607   // doing actual arithmetic on the addresses.
4608   bool is64bit = PPCSubTarget.isPPC64();
4609
4610   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4611   MachineFunction *F = BB->getParent();
4612   MachineFunction::iterator It = BB;
4613   ++It;
4614
4615   unsigned dest = MI->getOperand(0).getReg();
4616   unsigned ptrA = MI->getOperand(1).getReg();
4617   unsigned ptrB = MI->getOperand(2).getReg();
4618   unsigned incr = MI->getOperand(3).getReg();
4619   DebugLoc dl = MI->getDebugLoc();
4620
4621   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4622   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4623   F->insert(It, loopMBB);
4624   F->insert(It, exitMBB);
4625   exitMBB->splice(exitMBB->begin(), BB,
4626                   llvm::next(MachineBasicBlock::iterator(MI)),
4627                   BB->end());
4628   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4629
4630   MachineRegisterInfo &RegInfo = F->getRegInfo();
4631   const TargetRegisterClass *RC =
4632     is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4633               (const TargetRegisterClass *) &PPC::GPRCRegClass;
4634   unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4635   unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4636   unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4637   unsigned Incr2Reg = RegInfo.createVirtualRegister(RC);
4638   unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4639   unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4640   unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4641   unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4642   unsigned Tmp3Reg = RegInfo.createVirtualRegister(RC);
4643   unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4644   unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4645   unsigned Ptr1Reg;
4646   unsigned TmpReg = (!BinOpcode) ? Incr2Reg : RegInfo.createVirtualRegister(RC);
4647
4648   //  thisMBB:
4649   //   ...
4650   //   fallthrough --> loopMBB
4651   BB->addSuccessor(loopMBB);
4652
4653   // The 4-byte load must be aligned, while a char or short may be
4654   // anywhere in the word.  Hence all this nasty bookkeeping code.
4655   //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4656   //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4657   //   xori shift, shift1, 24 [16]
4658   //   rlwinm ptr, ptr1, 0, 0, 29
4659   //   slw incr2, incr, shift
4660   //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4661   //   slw mask, mask2, shift
4662   //  loopMBB:
4663   //   lwarx tmpDest, ptr
4664   //   add tmp, tmpDest, incr2
4665   //   andc tmp2, tmpDest, mask
4666   //   and tmp3, tmp, mask
4667   //   or tmp4, tmp3, tmp2
4668   //   stwcx. tmp4, ptr
4669   //   bne- loopMBB
4670   //   fallthrough --> exitMBB
4671   //   srw dest, tmpDest, shift
4672
4673   if (ptrA!=PPC::R0) {
4674     Ptr1Reg = RegInfo.createVirtualRegister(RC);
4675     BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4676       .addReg(ptrA).addReg(ptrB);
4677   } else {
4678     Ptr1Reg = ptrB;
4679   }
4680   BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4681       .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4682   BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4683       .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4684   if (is64bit)
4685     BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
4686       .addReg(Ptr1Reg).addImm(0).addImm(61);
4687   else
4688     BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
4689       .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4690   BuildMI(BB, dl, TII->get(PPC::SLW), Incr2Reg)
4691       .addReg(incr).addReg(ShiftReg);
4692   if (is8bit)
4693     BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
4694   else {
4695     BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
4696     BuildMI(BB, dl, TII->get(PPC::ORI),Mask2Reg).addReg(Mask3Reg).addImm(65535);
4697   }
4698   BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
4699       .addReg(Mask2Reg).addReg(ShiftReg);
4700
4701   BB = loopMBB;
4702   BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
4703     .addReg(PPC::R0).addReg(PtrReg);
4704   if (BinOpcode)
4705     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg)
4706       .addReg(Incr2Reg).addReg(TmpDestReg);
4707   BuildMI(BB, dl, TII->get(is64bit ? PPC::ANDC8 : PPC::ANDC), Tmp2Reg)
4708     .addReg(TmpDestReg).addReg(MaskReg);
4709   BuildMI(BB, dl, TII->get(is64bit ? PPC::AND8 : PPC::AND), Tmp3Reg)
4710     .addReg(TmpReg).addReg(MaskReg);
4711   BuildMI(BB, dl, TII->get(is64bit ? PPC::OR8 : PPC::OR), Tmp4Reg)
4712     .addReg(Tmp3Reg).addReg(Tmp2Reg);
4713   BuildMI(BB, dl, TII->get(PPC::STWCX))
4714     .addReg(Tmp4Reg).addReg(PPC::R0).addReg(PtrReg);
4715   BuildMI(BB, dl, TII->get(PPC::BCC))
4716     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4717   BB->addSuccessor(loopMBB);
4718   BB->addSuccessor(exitMBB);
4719
4720   //  exitMBB:
4721   //   ...
4722   BB = exitMBB;
4723   BuildMI(BB, dl, TII->get(PPC::SRW), dest).addReg(TmpDestReg).addReg(ShiftReg);
4724   return BB;
4725 }
4726
4727 MachineBasicBlock *
4728 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4729                                                MachineBasicBlock *BB) const {
4730   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4731
4732   // To "insert" these instructions we actually have to insert their
4733   // control-flow patterns.
4734   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4735   MachineFunction::iterator It = BB;
4736   ++It;
4737
4738   MachineFunction *F = BB->getParent();
4739
4740   if (MI->getOpcode() == PPC::SELECT_CC_I4 ||
4741       MI->getOpcode() == PPC::SELECT_CC_I8 ||
4742       MI->getOpcode() == PPC::SELECT_CC_F4 ||
4743       MI->getOpcode() == PPC::SELECT_CC_F8 ||
4744       MI->getOpcode() == PPC::SELECT_CC_VRRC) {
4745
4746     // The incoming instruction knows the destination vreg to set, the
4747     // condition code register to branch on, the true/false values to
4748     // select between, and a branch opcode to use.
4749
4750     //  thisMBB:
4751     //  ...
4752     //   TrueVal = ...
4753     //   cmpTY ccX, r1, r2
4754     //   bCC copy1MBB
4755     //   fallthrough --> copy0MBB
4756     MachineBasicBlock *thisMBB = BB;
4757     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4758     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
4759     unsigned SelectPred = MI->getOperand(4).getImm();
4760     DebugLoc dl = MI->getDebugLoc();
4761     F->insert(It, copy0MBB);
4762     F->insert(It, sinkMBB);
4763
4764     // Transfer the remainder of BB and its successor edges to sinkMBB.
4765     sinkMBB->splice(sinkMBB->begin(), BB,
4766                     llvm::next(MachineBasicBlock::iterator(MI)),
4767                     BB->end());
4768     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
4769
4770     // Next, add the true and fallthrough blocks as its successors.
4771     BB->addSuccessor(copy0MBB);
4772     BB->addSuccessor(sinkMBB);
4773
4774     BuildMI(BB, dl, TII->get(PPC::BCC))
4775       .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
4776
4777     //  copy0MBB:
4778     //   %FalseValue = ...
4779     //   # fallthrough to sinkMBB
4780     BB = copy0MBB;
4781
4782     // Update machine-CFG edges
4783     BB->addSuccessor(sinkMBB);
4784
4785     //  sinkMBB:
4786     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4787     //  ...
4788     BB = sinkMBB;
4789     BuildMI(*BB, BB->begin(), dl,
4790             TII->get(PPC::PHI), MI->getOperand(0).getReg())
4791       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
4792       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4793   }
4794   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I8)
4795     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ADD4);
4796   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I16)
4797     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ADD4);
4798   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I32)
4799     BB = EmitAtomicBinary(MI, BB, false, PPC::ADD4);
4800   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I64)
4801     BB = EmitAtomicBinary(MI, BB, true, PPC::ADD8);
4802
4803   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I8)
4804     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::AND);
4805   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I16)
4806     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::AND);
4807   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I32)
4808     BB = EmitAtomicBinary(MI, BB, false, PPC::AND);
4809   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I64)
4810     BB = EmitAtomicBinary(MI, BB, true, PPC::AND8);
4811
4812   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I8)
4813     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::OR);
4814   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I16)
4815     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::OR);
4816   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I32)
4817     BB = EmitAtomicBinary(MI, BB, false, PPC::OR);
4818   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I64)
4819     BB = EmitAtomicBinary(MI, BB, true, PPC::OR8);
4820
4821   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I8)
4822     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::XOR);
4823   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I16)
4824     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::XOR);
4825   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I32)
4826     BB = EmitAtomicBinary(MI, BB, false, PPC::XOR);
4827   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I64)
4828     BB = EmitAtomicBinary(MI, BB, true, PPC::XOR8);
4829
4830   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I8)
4831     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ANDC);
4832   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I16)
4833     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ANDC);
4834   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I32)
4835     BB = EmitAtomicBinary(MI, BB, false, PPC::ANDC);
4836   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I64)
4837     BB = EmitAtomicBinary(MI, BB, true, PPC::ANDC8);
4838
4839   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I8)
4840     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::SUBF);
4841   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I16)
4842     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::SUBF);
4843   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I32)
4844     BB = EmitAtomicBinary(MI, BB, false, PPC::SUBF);
4845   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I64)
4846     BB = EmitAtomicBinary(MI, BB, true, PPC::SUBF8);
4847
4848   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I8)
4849     BB = EmitPartwordAtomicBinary(MI, BB, true, 0);
4850   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I16)
4851     BB = EmitPartwordAtomicBinary(MI, BB, false, 0);
4852   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I32)
4853     BB = EmitAtomicBinary(MI, BB, false, 0);
4854   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I64)
4855     BB = EmitAtomicBinary(MI, BB, true, 0);
4856
4857   else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I32 ||
4858            MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64) {
4859     bool is64bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64;
4860
4861     unsigned dest   = MI->getOperand(0).getReg();
4862     unsigned ptrA   = MI->getOperand(1).getReg();
4863     unsigned ptrB   = MI->getOperand(2).getReg();
4864     unsigned oldval = MI->getOperand(3).getReg();
4865     unsigned newval = MI->getOperand(4).getReg();
4866     DebugLoc dl     = MI->getDebugLoc();
4867
4868     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4869     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4870     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4871     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4872     F->insert(It, loop1MBB);
4873     F->insert(It, loop2MBB);
4874     F->insert(It, midMBB);
4875     F->insert(It, exitMBB);
4876     exitMBB->splice(exitMBB->begin(), BB,
4877                     llvm::next(MachineBasicBlock::iterator(MI)),
4878                     BB->end());
4879     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4880
4881     //  thisMBB:
4882     //   ...
4883     //   fallthrough --> loopMBB
4884     BB->addSuccessor(loop1MBB);
4885
4886     // loop1MBB:
4887     //   l[wd]arx dest, ptr
4888     //   cmp[wd] dest, oldval
4889     //   bne- midMBB
4890     // loop2MBB:
4891     //   st[wd]cx. newval, ptr
4892     //   bne- loopMBB
4893     //   b exitBB
4894     // midMBB:
4895     //   st[wd]cx. dest, ptr
4896     // exitBB:
4897     BB = loop1MBB;
4898     BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4899       .addReg(ptrA).addReg(ptrB);
4900     BuildMI(BB, dl, TII->get(is64bit ? PPC::CMPD : PPC::CMPW), PPC::CR0)
4901       .addReg(oldval).addReg(dest);
4902     BuildMI(BB, dl, TII->get(PPC::BCC))
4903       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
4904     BB->addSuccessor(loop2MBB);
4905     BB->addSuccessor(midMBB);
4906
4907     BB = loop2MBB;
4908     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4909       .addReg(newval).addReg(ptrA).addReg(ptrB);
4910     BuildMI(BB, dl, TII->get(PPC::BCC))
4911       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
4912     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
4913     BB->addSuccessor(loop1MBB);
4914     BB->addSuccessor(exitMBB);
4915
4916     BB = midMBB;
4917     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4918       .addReg(dest).addReg(ptrA).addReg(ptrB);
4919     BB->addSuccessor(exitMBB);
4920
4921     //  exitMBB:
4922     //   ...
4923     BB = exitMBB;
4924   } else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8 ||
4925              MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I16) {
4926     // We must use 64-bit registers for addresses when targeting 64-bit,
4927     // since we're actually doing arithmetic on them.  Other registers
4928     // can be 32-bit.
4929     bool is64bit = PPCSubTarget.isPPC64();
4930     bool is8bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8;
4931
4932     unsigned dest   = MI->getOperand(0).getReg();
4933     unsigned ptrA   = MI->getOperand(1).getReg();
4934     unsigned ptrB   = MI->getOperand(2).getReg();
4935     unsigned oldval = MI->getOperand(3).getReg();
4936     unsigned newval = MI->getOperand(4).getReg();
4937     DebugLoc dl     = MI->getDebugLoc();
4938
4939     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4940     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4941     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4942     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4943     F->insert(It, loop1MBB);
4944     F->insert(It, loop2MBB);
4945     F->insert(It, midMBB);
4946     F->insert(It, exitMBB);
4947     exitMBB->splice(exitMBB->begin(), BB,
4948                     llvm::next(MachineBasicBlock::iterator(MI)),
4949                     BB->end());
4950     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4951
4952     MachineRegisterInfo &RegInfo = F->getRegInfo();
4953     const TargetRegisterClass *RC =
4954       is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4955                 (const TargetRegisterClass *) &PPC::GPRCRegClass;
4956     unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4957     unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4958     unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4959     unsigned NewVal2Reg = RegInfo.createVirtualRegister(RC);
4960     unsigned NewVal3Reg = RegInfo.createVirtualRegister(RC);
4961     unsigned OldVal2Reg = RegInfo.createVirtualRegister(RC);
4962     unsigned OldVal3Reg = RegInfo.createVirtualRegister(RC);
4963     unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4964     unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4965     unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4966     unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4967     unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4968     unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4969     unsigned Ptr1Reg;
4970     unsigned TmpReg = RegInfo.createVirtualRegister(RC);
4971     //  thisMBB:
4972     //   ...
4973     //   fallthrough --> loopMBB
4974     BB->addSuccessor(loop1MBB);
4975
4976     // The 4-byte load must be aligned, while a char or short may be
4977     // anywhere in the word.  Hence all this nasty bookkeeping code.
4978     //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4979     //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4980     //   xori shift, shift1, 24 [16]
4981     //   rlwinm ptr, ptr1, 0, 0, 29
4982     //   slw newval2, newval, shift
4983     //   slw oldval2, oldval,shift
4984     //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4985     //   slw mask, mask2, shift
4986     //   and newval3, newval2, mask
4987     //   and oldval3, oldval2, mask
4988     // loop1MBB:
4989     //   lwarx tmpDest, ptr
4990     //   and tmp, tmpDest, mask
4991     //   cmpw tmp, oldval3
4992     //   bne- midMBB
4993     // loop2MBB:
4994     //   andc tmp2, tmpDest, mask
4995     //   or tmp4, tmp2, newval3
4996     //   stwcx. tmp4, ptr
4997     //   bne- loop1MBB
4998     //   b exitBB
4999     // midMBB:
5000     //   stwcx. tmpDest, ptr
5001     // exitBB:
5002     //   srw dest, tmpDest, shift
5003     if (ptrA!=PPC::R0) {
5004       Ptr1Reg = RegInfo.createVirtualRegister(RC);
5005       BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
5006         .addReg(ptrA).addReg(ptrB);
5007     } else {
5008       Ptr1Reg = ptrB;
5009     }
5010     BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
5011         .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
5012     BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
5013         .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
5014     if (is64bit)
5015       BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
5016         .addReg(Ptr1Reg).addImm(0).addImm(61);
5017     else
5018       BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
5019         .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
5020     BuildMI(BB, dl, TII->get(PPC::SLW), NewVal2Reg)
5021         .addReg(newval).addReg(ShiftReg);
5022     BuildMI(BB, dl, TII->get(PPC::SLW), OldVal2Reg)
5023         .addReg(oldval).addReg(ShiftReg);
5024     if (is8bit)
5025       BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
5026     else {
5027       BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
5028       BuildMI(BB, dl, TII->get(PPC::ORI), Mask2Reg)
5029         .addReg(Mask3Reg).addImm(65535);
5030     }
5031     BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
5032         .addReg(Mask2Reg).addReg(ShiftReg);
5033     BuildMI(BB, dl, TII->get(PPC::AND), NewVal3Reg)
5034         .addReg(NewVal2Reg).addReg(MaskReg);
5035     BuildMI(BB, dl, TII->get(PPC::AND), OldVal3Reg)
5036         .addReg(OldVal2Reg).addReg(MaskReg);
5037
5038     BB = loop1MBB;
5039     BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
5040         .addReg(PPC::R0).addReg(PtrReg);
5041     BuildMI(BB, dl, TII->get(PPC::AND),TmpReg)
5042         .addReg(TmpDestReg).addReg(MaskReg);
5043     BuildMI(BB, dl, TII->get(PPC::CMPW), PPC::CR0)
5044         .addReg(TmpReg).addReg(OldVal3Reg);
5045     BuildMI(BB, dl, TII->get(PPC::BCC))
5046         .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
5047     BB->addSuccessor(loop2MBB);
5048     BB->addSuccessor(midMBB);
5049
5050     BB = loop2MBB;
5051     BuildMI(BB, dl, TII->get(PPC::ANDC),Tmp2Reg)
5052         .addReg(TmpDestReg).addReg(MaskReg);
5053     BuildMI(BB, dl, TII->get(PPC::OR),Tmp4Reg)
5054         .addReg(Tmp2Reg).addReg(NewVal3Reg);
5055     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(Tmp4Reg)
5056         .addReg(PPC::R0).addReg(PtrReg);
5057     BuildMI(BB, dl, TII->get(PPC::BCC))
5058       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
5059     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
5060     BB->addSuccessor(loop1MBB);
5061     BB->addSuccessor(exitMBB);
5062
5063     BB = midMBB;
5064     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(TmpDestReg)
5065       .addReg(PPC::R0).addReg(PtrReg);
5066     BB->addSuccessor(exitMBB);
5067
5068     //  exitMBB:
5069     //   ...
5070     BB = exitMBB;
5071     BuildMI(BB, dl, TII->get(PPC::SRW),dest).addReg(TmpReg).addReg(ShiftReg);
5072   } else {
5073     llvm_unreachable("Unexpected instr type to insert");
5074   }
5075
5076   MI->eraseFromParent();   // The pseudo instruction is gone now.
5077   return BB;
5078 }
5079
5080 //===----------------------------------------------------------------------===//
5081 // Target Optimization Hooks
5082 //===----------------------------------------------------------------------===//
5083
5084 SDValue PPCTargetLowering::PerformDAGCombine(SDNode *N,
5085                                              DAGCombinerInfo &DCI) const {
5086   const TargetMachine &TM = getTargetMachine();
5087   SelectionDAG &DAG = DCI.DAG;
5088   DebugLoc dl = N->getDebugLoc();
5089   switch (N->getOpcode()) {
5090   default: break;
5091   case PPCISD::SHL:
5092     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5093       if (C->isNullValue())   // 0 << V -> 0.
5094         return N->getOperand(0);
5095     }
5096     break;
5097   case PPCISD::SRL:
5098     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5099       if (C->isNullValue())   // 0 >>u V -> 0.
5100         return N->getOperand(0);
5101     }
5102     break;
5103   case PPCISD::SRA:
5104     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5105       if (C->isNullValue() ||   //  0 >>s V -> 0.
5106           C->isAllOnesValue())    // -1 >>s V -> -1.
5107         return N->getOperand(0);
5108     }
5109     break;
5110
5111   case ISD::SINT_TO_FP:
5112     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
5113       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
5114         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
5115         // We allow the src/dst to be either f32/f64, but the intermediate
5116         // type must be i64.
5117         if (N->getOperand(0).getValueType() == MVT::i64 &&
5118             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
5119           SDValue Val = N->getOperand(0).getOperand(0);
5120           if (Val.getValueType() == MVT::f32) {
5121             Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5122             DCI.AddToWorklist(Val.getNode());
5123           }
5124
5125           Val = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Val);
5126           DCI.AddToWorklist(Val.getNode());
5127           Val = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Val);
5128           DCI.AddToWorklist(Val.getNode());
5129           if (N->getValueType(0) == MVT::f32) {
5130             Val = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Val,
5131                               DAG.getIntPtrConstant(0));
5132             DCI.AddToWorklist(Val.getNode());
5133           }
5134           return Val;
5135         } else if (N->getOperand(0).getValueType() == MVT::i32) {
5136           // If the intermediate type is i32, we can avoid the load/store here
5137           // too.
5138         }
5139       }
5140     }
5141     break;
5142   case ISD::STORE:
5143     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
5144     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
5145         !cast<StoreSDNode>(N)->isTruncatingStore() &&
5146         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
5147         N->getOperand(1).getValueType() == MVT::i32 &&
5148         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
5149       SDValue Val = N->getOperand(1).getOperand(0);
5150       if (Val.getValueType() == MVT::f32) {
5151         Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5152         DCI.AddToWorklist(Val.getNode());
5153       }
5154       Val = DAG.getNode(PPCISD::FCTIWZ, dl, MVT::f64, Val);
5155       DCI.AddToWorklist(Val.getNode());
5156
5157       Val = DAG.getNode(PPCISD::STFIWX, dl, MVT::Other, N->getOperand(0), Val,
5158                         N->getOperand(2), N->getOperand(3));
5159       DCI.AddToWorklist(Val.getNode());
5160       return Val;
5161     }
5162
5163     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
5164     if (cast<StoreSDNode>(N)->isUnindexed() &&
5165         N->getOperand(1).getOpcode() == ISD::BSWAP &&
5166         N->getOperand(1).getNode()->hasOneUse() &&
5167         (N->getOperand(1).getValueType() == MVT::i32 ||
5168          N->getOperand(1).getValueType() == MVT::i16)) {
5169       SDValue BSwapOp = N->getOperand(1).getOperand(0);
5170       // Do an any-extend to 32-bits if this is a half-word input.
5171       if (BSwapOp.getValueType() == MVT::i16)
5172         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, BSwapOp);
5173
5174       SDValue Ops[] = {
5175         N->getOperand(0), BSwapOp, N->getOperand(2),
5176         DAG.getValueType(N->getOperand(1).getValueType())
5177       };
5178       return
5179         DAG.getMemIntrinsicNode(PPCISD::STBRX, dl, DAG.getVTList(MVT::Other),
5180                                 Ops, array_lengthof(Ops),
5181                                 cast<StoreSDNode>(N)->getMemoryVT(),
5182                                 cast<StoreSDNode>(N)->getMemOperand());
5183     }
5184     break;
5185   case ISD::BSWAP:
5186     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
5187     if (ISD::isNON_EXTLoad(N->getOperand(0).getNode()) &&
5188         N->getOperand(0).hasOneUse() &&
5189         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
5190       SDValue Load = N->getOperand(0);
5191       LoadSDNode *LD = cast<LoadSDNode>(Load);
5192       // Create the byte-swapping load.
5193       SDValue Ops[] = {
5194         LD->getChain(),    // Chain
5195         LD->getBasePtr(),  // Ptr
5196         DAG.getValueType(N->getValueType(0)) // VT
5197       };
5198       SDValue BSLoad =
5199         DAG.getMemIntrinsicNode(PPCISD::LBRX, dl,
5200                                 DAG.getVTList(MVT::i32, MVT::Other), Ops, 3,
5201                                 LD->getMemoryVT(), LD->getMemOperand());
5202
5203       // If this is an i16 load, insert the truncate.
5204       SDValue ResVal = BSLoad;
5205       if (N->getValueType(0) == MVT::i16)
5206         ResVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, BSLoad);
5207
5208       // First, combine the bswap away.  This makes the value produced by the
5209       // load dead.
5210       DCI.CombineTo(N, ResVal);
5211
5212       // Next, combine the load away, we give it a bogus result value but a real
5213       // chain result.  The result value is dead because the bswap is dead.
5214       DCI.CombineTo(Load.getNode(), ResVal, BSLoad.getValue(1));
5215
5216       // Return N so it doesn't get rechecked!
5217       return SDValue(N, 0);
5218     }
5219
5220     break;
5221   case PPCISD::VCMP: {
5222     // If a VCMPo node already exists with exactly the same operands as this
5223     // node, use its result instead of this node (VCMPo computes both a CR6 and
5224     // a normal output).
5225     //
5226     if (!N->getOperand(0).hasOneUse() &&
5227         !N->getOperand(1).hasOneUse() &&
5228         !N->getOperand(2).hasOneUse()) {
5229
5230       // Scan all of the users of the LHS, looking for VCMPo's that match.
5231       SDNode *VCMPoNode = 0;
5232
5233       SDNode *LHSN = N->getOperand(0).getNode();
5234       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
5235            UI != E; ++UI)
5236         if (UI->getOpcode() == PPCISD::VCMPo &&
5237             UI->getOperand(1) == N->getOperand(1) &&
5238             UI->getOperand(2) == N->getOperand(2) &&
5239             UI->getOperand(0) == N->getOperand(0)) {
5240           VCMPoNode = *UI;
5241           break;
5242         }
5243
5244       // If there is no VCMPo node, or if the flag value has a single use, don't
5245       // transform this.
5246       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
5247         break;
5248
5249       // Look at the (necessarily single) use of the flag value.  If it has a
5250       // chain, this transformation is more complex.  Note that multiple things
5251       // could use the value result, which we should ignore.
5252       SDNode *FlagUser = 0;
5253       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
5254            FlagUser == 0; ++UI) {
5255         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
5256         SDNode *User = *UI;
5257         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
5258           if (User->getOperand(i) == SDValue(VCMPoNode, 1)) {
5259             FlagUser = User;
5260             break;
5261           }
5262         }
5263       }
5264
5265       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
5266       // give up for right now.
5267       if (FlagUser->getOpcode() == PPCISD::MFCR)
5268         return SDValue(VCMPoNode, 0);
5269     }
5270     break;
5271   }
5272   case ISD::BR_CC: {
5273     // If this is a branch on an altivec predicate comparison, lower this so
5274     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
5275     // lowering is done pre-legalize, because the legalizer lowers the predicate
5276     // compare down to code that is difficult to reassemble.
5277     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
5278     SDValue LHS = N->getOperand(2), RHS = N->getOperand(3);
5279     int CompareOpc;
5280     bool isDot;
5281
5282     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
5283         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
5284         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
5285       assert(isDot && "Can't compare against a vector result!");
5286
5287       // If this is a comparison against something other than 0/1, then we know
5288       // that the condition is never/always true.
5289       unsigned Val = cast<ConstantSDNode>(RHS)->getZExtValue();
5290       if (Val != 0 && Val != 1) {
5291         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
5292           return N->getOperand(0);
5293         // Always !=, turn it into an unconditional branch.
5294         return DAG.getNode(ISD::BR, dl, MVT::Other,
5295                            N->getOperand(0), N->getOperand(4));
5296       }
5297
5298       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
5299
5300       // Create the PPCISD altivec 'dot' comparison node.
5301       std::vector<EVT> VTs;
5302       SDValue Ops[] = {
5303         LHS.getOperand(2),  // LHS of compare
5304         LHS.getOperand(3),  // RHS of compare
5305         DAG.getConstant(CompareOpc, MVT::i32)
5306       };
5307       VTs.push_back(LHS.getOperand(2).getValueType());
5308       VTs.push_back(MVT::Flag);
5309       SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
5310
5311       // Unpack the result based on how the target uses it.
5312       PPC::Predicate CompOpc;
5313       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getZExtValue()) {
5314       default:  // Can't happen, don't crash on invalid number though.
5315       case 0:   // Branch on the value of the EQ bit of CR6.
5316         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
5317         break;
5318       case 1:   // Branch on the inverted value of the EQ bit of CR6.
5319         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
5320         break;
5321       case 2:   // Branch on the value of the LT bit of CR6.
5322         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
5323         break;
5324       case 3:   // Branch on the inverted value of the LT bit of CR6.
5325         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
5326         break;
5327       }
5328
5329       return DAG.getNode(PPCISD::COND_BRANCH, dl, MVT::Other, N->getOperand(0),
5330                          DAG.getConstant(CompOpc, MVT::i32),
5331                          DAG.getRegister(PPC::CR6, MVT::i32),
5332                          N->getOperand(4), CompNode.getValue(1));
5333     }
5334     break;
5335   }
5336   }
5337
5338   return SDValue();
5339 }
5340
5341 //===----------------------------------------------------------------------===//
5342 // Inline Assembly Support
5343 //===----------------------------------------------------------------------===//
5344
5345 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
5346                                                        const APInt &Mask,
5347                                                        APInt &KnownZero,
5348                                                        APInt &KnownOne,
5349                                                        const SelectionDAG &DAG,
5350                                                        unsigned Depth) const {
5351   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
5352   switch (Op.getOpcode()) {
5353   default: break;
5354   case PPCISD::LBRX: {
5355     // lhbrx is known to have the top bits cleared out.
5356     if (cast<VTSDNode>(Op.getOperand(2))->getVT() == MVT::i16)
5357       KnownZero = 0xFFFF0000;
5358     break;
5359   }
5360   case ISD::INTRINSIC_WO_CHAIN: {
5361     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
5362     default: break;
5363     case Intrinsic::ppc_altivec_vcmpbfp_p:
5364     case Intrinsic::ppc_altivec_vcmpeqfp_p:
5365     case Intrinsic::ppc_altivec_vcmpequb_p:
5366     case Intrinsic::ppc_altivec_vcmpequh_p:
5367     case Intrinsic::ppc_altivec_vcmpequw_p:
5368     case Intrinsic::ppc_altivec_vcmpgefp_p:
5369     case Intrinsic::ppc_altivec_vcmpgtfp_p:
5370     case Intrinsic::ppc_altivec_vcmpgtsb_p:
5371     case Intrinsic::ppc_altivec_vcmpgtsh_p:
5372     case Intrinsic::ppc_altivec_vcmpgtsw_p:
5373     case Intrinsic::ppc_altivec_vcmpgtub_p:
5374     case Intrinsic::ppc_altivec_vcmpgtuh_p:
5375     case Intrinsic::ppc_altivec_vcmpgtuw_p:
5376       KnownZero = ~1U;  // All bits but the low one are known to be zero.
5377       break;
5378     }
5379   }
5380   }
5381 }
5382
5383
5384 /// getConstraintType - Given a constraint, return the type of
5385 /// constraint it is for this target.
5386 PPCTargetLowering::ConstraintType
5387 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
5388   if (Constraint.size() == 1) {
5389     switch (Constraint[0]) {
5390     default: break;
5391     case 'b':
5392     case 'r':
5393     case 'f':
5394     case 'v':
5395     case 'y':
5396       return C_RegisterClass;
5397     }
5398   }
5399   return TargetLowering::getConstraintType(Constraint);
5400 }
5401
5402 /// Examine constraint type and operand type and determine a weight value.
5403 /// This object must already have been set up with the operand type
5404 /// and the current alternative constraint selected.
5405 TargetLowering::ConstraintWeight
5406 PPCTargetLowering::getSingleConstraintMatchWeight(
5407     AsmOperandInfo &info, const char *constraint) const {
5408   ConstraintWeight weight = CW_Invalid;
5409   Value *CallOperandVal = info.CallOperandVal;
5410     // If we don't have a value, we can't do a match,
5411     // but allow it at the lowest weight.
5412   if (CallOperandVal == NULL)
5413     return CW_Default;
5414   const Type *type = CallOperandVal->getType();
5415   // Look at the constraint type.
5416   switch (*constraint) {
5417   default:
5418     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
5419     break;
5420   case 'b':
5421     if (type->isIntegerTy())
5422       weight = CW_Register;
5423     break;
5424   case 'f':
5425     if (type->isFloatTy())
5426       weight = CW_Register;
5427     break;
5428   case 'd':
5429     if (type->isDoubleTy())
5430       weight = CW_Register;
5431     break;
5432   case 'v':
5433     if (type->isVectorTy())
5434       weight = CW_Register;
5435     break;
5436   case 'y':
5437     weight = CW_Register;
5438     break;
5439   }
5440   return weight;
5441 }
5442
5443 std::pair<unsigned, const TargetRegisterClass*>
5444 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5445                                                 EVT VT) const {
5446   if (Constraint.size() == 1) {
5447     // GCC RS6000 Constraint Letters
5448     switch (Constraint[0]) {
5449     case 'b':   // R1-R31
5450     case 'r':   // R0-R31
5451       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
5452         return std::make_pair(0U, PPC::G8RCRegisterClass);
5453       return std::make_pair(0U, PPC::GPRCRegisterClass);
5454     case 'f':
5455       if (VT == MVT::f32)
5456         return std::make_pair(0U, PPC::F4RCRegisterClass);
5457       else if (VT == MVT::f64)
5458         return std::make_pair(0U, PPC::F8RCRegisterClass);
5459       break;
5460     case 'v':
5461       return std::make_pair(0U, PPC::VRRCRegisterClass);
5462     case 'y':   // crrc
5463       return std::make_pair(0U, PPC::CRRCRegisterClass);
5464     }
5465   }
5466
5467   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5468 }
5469
5470
5471 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5472 /// vector.  If it is invalid, don't add anything to Ops.
5473 void PPCTargetLowering::LowerAsmOperandForConstraint(SDValue Op, char Letter,
5474                                                      std::vector<SDValue>&Ops,
5475                                                      SelectionDAG &DAG) const {
5476   SDValue Result(0,0);
5477   switch (Letter) {
5478   default: break;
5479   case 'I':
5480   case 'J':
5481   case 'K':
5482   case 'L':
5483   case 'M':
5484   case 'N':
5485   case 'O':
5486   case 'P': {
5487     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
5488     if (!CST) return; // Must be an immediate to match.
5489     unsigned Value = CST->getZExtValue();
5490     switch (Letter) {
5491     default: llvm_unreachable("Unknown constraint letter!");
5492     case 'I':  // "I" is a signed 16-bit constant.
5493       if ((short)Value == (int)Value)
5494         Result = DAG.getTargetConstant(Value, Op.getValueType());
5495       break;
5496     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
5497     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
5498       if ((short)Value == 0)
5499         Result = DAG.getTargetConstant(Value, Op.getValueType());
5500       break;
5501     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
5502       if ((Value >> 16) == 0)
5503         Result = DAG.getTargetConstant(Value, Op.getValueType());
5504       break;
5505     case 'M':  // "M" is a constant that is greater than 31.
5506       if (Value > 31)
5507         Result = DAG.getTargetConstant(Value, Op.getValueType());
5508       break;
5509     case 'N':  // "N" is a positive constant that is an exact power of two.
5510       if ((int)Value > 0 && isPowerOf2_32(Value))
5511         Result = DAG.getTargetConstant(Value, Op.getValueType());
5512       break;
5513     case 'O':  // "O" is the constant zero.
5514       if (Value == 0)
5515         Result = DAG.getTargetConstant(Value, Op.getValueType());
5516       break;
5517     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
5518       if ((short)-Value == (int)-Value)
5519         Result = DAG.getTargetConstant(Value, Op.getValueType());
5520       break;
5521     }
5522     break;
5523   }
5524   }
5525
5526   if (Result.getNode()) {
5527     Ops.push_back(Result);
5528     return;
5529   }
5530
5531   // Handle standard constraint letters.
5532   TargetLowering::LowerAsmOperandForConstraint(Op, Letter, Ops, DAG);
5533 }
5534
5535 // isLegalAddressingMode - Return true if the addressing mode represented
5536 // by AM is legal for this target, for a load/store of the specified type.
5537 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
5538                                               const Type *Ty) const {
5539   // FIXME: PPC does not allow r+i addressing modes for vectors!
5540
5541   // PPC allows a sign-extended 16-bit immediate field.
5542   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
5543     return false;
5544
5545   // No global is ever allowed as a base.
5546   if (AM.BaseGV)
5547     return false;
5548
5549   // PPC only support r+r,
5550   switch (AM.Scale) {
5551   case 0:  // "r+i" or just "i", depending on HasBaseReg.
5552     break;
5553   case 1:
5554     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
5555       return false;
5556     // Otherwise we have r+r or r+i.
5557     break;
5558   case 2:
5559     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
5560       return false;
5561     // Allow 2*r as r+r.
5562     break;
5563   default:
5564     // No other scales are supported.
5565     return false;
5566   }
5567
5568   return true;
5569 }
5570
5571 /// isLegalAddressImmediate - Return true if the integer value can be used
5572 /// as the offset of the target addressing mode for load / store of the
5573 /// given type.
5574 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,const Type *Ty) const{
5575   // PPC allows a sign-extended 16-bit immediate field.
5576   return (V > -(1 << 16) && V < (1 << 16)-1);
5577 }
5578
5579 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
5580   return false;
5581 }
5582
5583 SDValue PPCTargetLowering::LowerRETURNADDR(SDValue Op,
5584                                            SelectionDAG &DAG) const {
5585   MachineFunction &MF = DAG.getMachineFunction();
5586   MachineFrameInfo *MFI = MF.getFrameInfo();
5587   MFI->setReturnAddressIsTaken(true);
5588
5589   DebugLoc dl = Op.getDebugLoc();
5590   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5591
5592   // Make sure the function does not optimize away the store of the RA to
5593   // the stack.
5594   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
5595   FuncInfo->setLRStoreRequired();
5596   bool isPPC64 = PPCSubTarget.isPPC64();
5597   bool isDarwinABI = PPCSubTarget.isDarwinABI();
5598
5599   if (Depth > 0) {
5600     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
5601     SDValue Offset =
5602
5603       DAG.getConstant(PPCFrameInfo::getReturnSaveOffset(isPPC64, isDarwinABI),
5604                       isPPC64? MVT::i64 : MVT::i32);
5605     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
5606                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
5607                                    FrameAddr, Offset),
5608                        MachinePointerInfo(), false, false, 0);
5609   }
5610
5611   // Just load the return address off the stack.
5612   SDValue RetAddrFI = getReturnAddrFrameIndex(DAG);
5613   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
5614                      RetAddrFI, MachinePointerInfo(), false, false, 0);
5615 }
5616
5617 SDValue PPCTargetLowering::LowerFRAMEADDR(SDValue Op,
5618                                           SelectionDAG &DAG) const {
5619   DebugLoc dl = Op.getDebugLoc();
5620   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5621
5622   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
5623   bool isPPC64 = PtrVT == MVT::i64;
5624
5625   MachineFunction &MF = DAG.getMachineFunction();
5626   MachineFrameInfo *MFI = MF.getFrameInfo();
5627   MFI->setFrameAddressIsTaken(true);
5628   bool is31 = (DisableFramePointerElim(MF) || MFI->hasVarSizedObjects()) &&
5629                   MFI->getStackSize() &&
5630                   !MF.getFunction()->hasFnAttr(Attribute::Naked);
5631   unsigned FrameReg = isPPC64 ? (is31 ? PPC::X31 : PPC::X1) :
5632                                 (is31 ? PPC::R31 : PPC::R1);
5633   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg,
5634                                          PtrVT);
5635   while (Depth--)
5636     FrameAddr = DAG.getLoad(Op.getValueType(), dl, DAG.getEntryNode(),
5637                             FrameAddr, MachinePointerInfo(), false, false, 0);
5638   return FrameAddr;
5639 }
5640
5641 bool
5642 PPCTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5643   // The PowerPC target isn't yet aware of offsets.
5644   return false;
5645 }
5646
5647 /// getOptimalMemOpType - Returns the target specific optimal type for load
5648 /// and store operations as a result of memset, memcpy, and memmove
5649 /// lowering. If DstAlign is zero that means it's safe to destination
5650 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
5651 /// means there isn't a need to check it against alignment requirement,
5652 /// probably because the source does not need to be loaded. If
5653 /// 'NonScalarIntSafe' is true, that means it's safe to return a
5654 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
5655 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
5656 /// constant so it does not need to be loaded.
5657 /// It returns EVT::Other if the type should be determined using generic
5658 /// target-independent logic.
5659 EVT PPCTargetLowering::getOptimalMemOpType(uint64_t Size,
5660                                            unsigned DstAlign, unsigned SrcAlign,
5661                                            bool NonScalarIntSafe,
5662                                            bool MemcpyStrSrc,
5663                                            MachineFunction &MF) const {
5664   if (this->PPCSubTarget.isPPC64()) {
5665     return MVT::i64;
5666   } else {
5667     return MVT::i32;
5668   }
5669 }