lib/Target/PowerPC/PPCISelDAGToDAG.cpp

   1 //===-- PPC32ISelDAGToDAG.cpp - PPC32 pattern matching inst selector ------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Chris Lattner and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a pattern matching instruction selector for 32 bit PowerPC,
  11 // converting from a legalized dag to a PPC dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "PowerPC.h"
  16 #include "PPC32TargetMachine.h"
  17 #include "PPC32ISelLowering.h"
  18 #include "llvm/CodeGen/MachineInstrBuilder.h"
  19 #include "llvm/CodeGen/MachineFunction.h"
  20 #include "llvm/CodeGen/SSARegMap.h"
  21 #include "llvm/CodeGen/SelectionDAG.h"
  22 #include "llvm/CodeGen/SelectionDAGISel.h"
  23 #include "llvm/Target/TargetOptions.h"
  24 #include "llvm/ADT/Statistic.h"
  25 #include "llvm/Constants.h"
  26 #include "llvm/GlobalValue.h"
  27 #include "llvm/Support/Debug.h"
  28 #include "llvm/Support/MathExtras.h"
  29 using namespace llvm;
  30
  31 namespace {
  32   Statistic<> FusedFP ("ppc-codegen", "Number of fused fp operations");
  33   Statistic<> FrameOff("ppc-codegen", "Number of frame idx offsets collapsed");
  34
  35   //===--------------------------------------------------------------------===//
  36   /// PPC32DAGToDAGISel - PPC32 specific code to select PPC32 machine
  37   /// instructions for SelectionDAG operations.
  38   ///
  39   class PPC32DAGToDAGISel : public SelectionDAGISel {
  40     PPC32TargetLowering PPC32Lowering;
  41     unsigned GlobalBaseReg;
  42   public:
  43     PPC32DAGToDAGISel(TargetMachine &TM)
  44       : SelectionDAGISel(PPC32Lowering), PPC32Lowering(TM) {}
  45
  46     virtual bool runOnFunction(Function &Fn) {
  47       // Make sure we re-emit a set of the global base reg if necessary
  48       GlobalBaseReg = 0;
  49       return SelectionDAGISel::runOnFunction(Fn);
  50     }
  51
  52     /// getI32Imm - Return a target constant with the specified value, of type
  53     /// i32.
  54     inline SDOperand getI32Imm(unsigned Imm) {
  55       return CurDAG->getTargetConstant(Imm, MVT::i32);
  56     }
  57
  58     /// getGlobalBaseReg - insert code into the entry mbb to materialize the PIC
  59     /// base register.  Return the virtual register that holds this value.
  60     SDOperand getGlobalBaseReg();
  61
  62     // Select - Convert the specified operand from a target-independent to a
  63     // target-specific node if it hasn't already been changed.
  64     SDOperand Select(SDOperand Op);
  65
  66     SDNode *SelectIntImmediateExpr(SDOperand LHS, SDOperand RHS,
  67                                    unsigned OCHi, unsigned OCLo,
  68                                    bool IsArithmetic = false,
  69                                    bool Negate = false);
  70     SDNode *SelectBitfieldInsert(SDNode *N);
  71
  72     /// SelectCC - Select a comparison of the specified values with the
  73     /// specified condition code, returning the CR# of the expression.
  74     SDOperand SelectCC(SDOperand LHS, SDOperand RHS, ISD::CondCode CC);
  75
  76     /// SelectAddr - Given the specified address, return the two operands for a
  77     /// load/store instruction, and return true if it should be an indexed [r+r]
  78     /// operation.
  79     bool SelectAddr(SDOperand Addr, SDOperand &Op1, SDOperand &Op2);
  80
  81     SDOperand BuildSDIVSequence(SDNode *N);
  82     SDOperand BuildUDIVSequence(SDNode *N);
  83
  84     /// InstructionSelectBasicBlock - This callback is invoked by
  85     /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
  86     virtual void InstructionSelectBasicBlock(SelectionDAG &DAG);
  87
  88     virtual const char *getPassName() const {
  89       return "PowerPC DAG->DAG Pattern Instruction Selection";
  90     }
  91
  92 // Include the pieces autogenerated from the target description.
  93 #include "PPC32GenDAGISel.inc"
  94
  95 private:
  96     SDOperand SelectDYNAMIC_STACKALLOC(SDOperand Op);
  97     SDOperand SelectADD_PARTS(SDOperand Op);
  98     SDOperand SelectSUB_PARTS(SDOperand Op);
  99     SDOperand SelectSETCC(SDOperand Op);
 100   };
 101 }
 102
 103 /// InstructionSelectBasicBlock - This callback is invoked by
 104 /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 105 void PPC32DAGToDAGISel::InstructionSelectBasicBlock(SelectionDAG &DAG) {
 106   DEBUG(BB->dump());
 107
 108   // The selection process is inherently a bottom-up recursive process (users
 109   // select their uses before themselves).  Given infinite stack space, we
 110   // could just start selecting on the root and traverse the whole graph.  In
 111   // practice however, this causes us to run out of stack space on large basic
 112   // blocks.  To avoid this problem, select the entry node, then all its uses,
 113   // iteratively instead of recursively.
 114   std::vector<SDOperand> Worklist;
 115   Worklist.push_back(DAG.getEntryNode());
 116
 117   // Note that we can do this in the PPC target (scanning forward across token
 118   // chain edges) because no nodes ever get folded across these edges.  On a
 119   // target like X86 which supports load/modify/store operations, this would
 120   // have to be more careful.
 121   while (!Worklist.empty()) {
 122     SDOperand Node = Worklist.back();
 123     Worklist.pop_back();
 124
 125     if ((Node.Val->getOpcode() >= ISD::BUILTIN_OP_END &&
 126          Node.Val->getOpcode() < PPCISD::FIRST_NUMBER) ||
 127         CodeGenMap.count(Node)) continue;
 128
 129     for (SDNode::use_iterator UI = Node.Val->use_begin(),
 130          E = Node.Val->use_end(); UI != E; ++UI) {
 131       // Scan the values.  If this use has a value that is a token chain, add it
 132       // to the worklist.
 133       SDNode *User = *UI;
 134       for (unsigned i = 0, e = User->getNumValues(); i != e; ++i)
 135         if (User->getValueType(i) == MVT::Other) {
 136           Worklist.push_back(SDOperand(User, i));
 137           break;
 138         }
 139     }
 140
 141     // Finally, legalize this node.
 142     Select(Node);
 143   }
 144
 145   // Select target instructions for the DAG.
 146   DAG.setRoot(Select(DAG.getRoot()));
 147   CodeGenMap.clear();
 148   DAG.RemoveDeadNodes();
 149
 150   // Emit machine code to BB.
 151   ScheduleAndEmitDAG(DAG);
 152 }
 153
 154 /// getGlobalBaseReg - Output the instructions required to put the
 155 /// base address to use for accessing globals into a register.
 156 ///
 157 SDOperand PPC32DAGToDAGISel::getGlobalBaseReg() {
 158   if (!GlobalBaseReg) {
 159     // Insert the set of GlobalBaseReg into the first MBB of the function
 160     MachineBasicBlock &FirstMBB = BB->getParent()->front();
 161     MachineBasicBlock::iterator MBBI = FirstMBB.begin();
 162     SSARegMap *RegMap = BB->getParent()->getSSARegMap();
 163     GlobalBaseReg = RegMap->createVirtualRegister(PPC32::GPRCRegisterClass);
 164     BuildMI(FirstMBB, MBBI, PPC::MovePCtoLR, 0, PPC::LR);
 165     BuildMI(FirstMBB, MBBI, PPC::MFLR, 1, GlobalBaseReg);
 166   }
 167   return CurDAG->getRegister(GlobalBaseReg, MVT::i32);
 168 }
 169
 170
 171 // isIntImmediate - This method tests to see if a constant operand.
 172 // If so Imm will receive the 32 bit value.
 173 static bool isIntImmediate(SDNode *N, unsigned& Imm) {
 174   if (N->getOpcode() == ISD::Constant) {
 175     Imm = cast<ConstantSDNode>(N)->getValue();
 176     return true;
 177   }
 178   return false;
 179 }
 180
 181 // isOprShiftImm - Returns true if the specified operand is a shift opcode with
 182 // a immediate shift count less than 32.
 183 static bool isOprShiftImm(SDNode *N, unsigned& Opc, unsigned& SH) {
 184   Opc = N->getOpcode();
 185   return (Opc == ISD::SHL || Opc == ISD::SRL || Opc == ISD::SRA) &&
 186     isIntImmediate(N->getOperand(1).Val, SH) && SH < 32;
 187 }
 188
 189 // isRunOfOnes - Returns true iff Val consists of one contiguous run of 1s with
 190 // any number of 0s on either side.  The 1s are allowed to wrap from LSB to
 191 // MSB, so 0x000FFF0, 0x0000FFFF, and 0xFF0000FF are all runs.  0x0F0F0000 is
 192 // not, since all 1s are not contiguous.
 193 static bool isRunOfOnes(unsigned Val, unsigned &MB, unsigned &ME) {
 194   if (isShiftedMask_32(Val)) {
 195     // look for the first non-zero bit
 196     MB = CountLeadingZeros_32(Val);
 197     // look for the first zero bit after the run of ones
 198     ME = CountLeadingZeros_32((Val - 1) ^ Val);
 199     return true;
 200   } else {
 201     Val = ~Val; // invert mask
 202     if (isShiftedMask_32(Val)) {
 203       // effectively look for the first zero bit
 204       ME = CountLeadingZeros_32(Val) - 1;
 205       // effectively look for the first one bit after the run of zeros
 206       MB = CountLeadingZeros_32((Val - 1) ^ Val) + 1;
 207       return true;
 208     }
 209   }
 210   // no run present
 211   return false;
 212 }
 213
 214 // isRotateAndMask - Returns true if Mask and Shift can be folded in to a rotate
 215 // and mask opcode and mask operation.
 216 static bool isRotateAndMask(SDNode *N, unsigned Mask, bool IsShiftMask,
 217                             unsigned &SH, unsigned &MB, unsigned &ME) {
 218   unsigned Shift  = 32;
 219   unsigned Indeterminant = ~0;  // bit mask marking indeterminant results
 220   unsigned Opcode = N->getOpcode();
 221   if (N->getNumOperands() != 2 ||
 222       !isIntImmediate(N->getOperand(1).Val, Shift) || (Shift > 31))
 223     return false;
 224
 225   if (Opcode == ISD::SHL) {
 226     // apply shift left to mask if it comes first
 227     if (IsShiftMask) Mask = Mask << Shift;
 228     // determine which bits are made indeterminant by shift
 229     Indeterminant = ~(0xFFFFFFFFu << Shift);
 230   } else if (Opcode == ISD::SRA || Opcode == ISD::SRL) {
 231     // apply shift right to mask if it comes first
 232     if (IsShiftMask) Mask = Mask >> Shift;
 233     // determine which bits are made indeterminant by shift
 234     Indeterminant = ~(0xFFFFFFFFu >> Shift);
 235     // adjust for the left rotate
 236     Shift = 32 - Shift;
 237   } else {
 238     return false;
 239   }
 240
 241   // if the mask doesn't intersect any Indeterminant bits
 242   if (Mask && !(Mask & Indeterminant)) {
 243     SH = Shift;
 244     // make sure the mask is still a mask (wrap arounds may not be)
 245     return isRunOfOnes(Mask, MB, ME);
 246   }
 247   return false;
 248 }
 249
 250 // isOpcWithIntImmediate - This method tests to see if the node is a specific
 251 // opcode and that it has a immediate integer right operand.
 252 // If so Imm will receive the 32 bit value.
 253 static bool isOpcWithIntImmediate(SDNode *N, unsigned Opc, unsigned& Imm) {
 254   return N->getOpcode() == Opc && isIntImmediate(N->getOperand(1).Val, Imm);
 255 }
 256
 257 // isOprNot - Returns true if the specified operand is an xor with immediate -1.
 258 static bool isOprNot(SDNode *N) {
 259   unsigned Imm;
 260   return isOpcWithIntImmediate(N, ISD::XOR, Imm) && (signed)Imm == -1;
 261 }
 262
 263 // Immediate constant composers.
 264 // Lo16 - grabs the lo 16 bits from a 32 bit constant.
 265 // Hi16 - grabs the hi 16 bits from a 32 bit constant.
 266 // HA16 - computes the hi bits required if the lo bits are add/subtracted in
 267 // arithmethically.
 268 static unsigned Lo16(unsigned x)  { return x & 0x0000FFFF; }
 269 static unsigned Hi16(unsigned x)  { return Lo16(x >> 16); }
 270 static unsigned HA16(unsigned x)  { return Hi16((signed)x - (signed short)x); }
 271
 272 // isIntImmediate - This method tests to see if a constant operand.
 273 // If so Imm will receive the 32 bit value.
 274 static bool isIntImmediate(SDOperand N, unsigned& Imm) {
 275   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 276     Imm = (unsigned)CN->getSignExtended();
 277     return true;
 278   }
 279   return false;
 280 }
 281
 282 /// SelectBitfieldInsert - turn an or of two masked values into
 283 /// the rotate left word immediate then mask insert (rlwimi) instruction.
 284 /// Returns true on success, false if the caller still needs to select OR.
 285 ///
 286 /// Patterns matched:
 287 /// 1. or shl, and   5. or and, and
 288 /// 2. or and, shl   6. or shl, shr
 289 /// 3. or shr, and   7. or shr, shl
 290 /// 4. or and, shr
 291 SDNode *PPC32DAGToDAGISel::SelectBitfieldInsert(SDNode *N) {
 292   bool IsRotate = false;
 293   unsigned TgtMask = 0xFFFFFFFF, InsMask = 0xFFFFFFFF, SH = 0;
 294   unsigned Value;
 295
 296   SDOperand Op0 = N->getOperand(0);
 297   SDOperand Op1 = N->getOperand(1);
 298
 299   unsigned Op0Opc = Op0.getOpcode();
 300   unsigned Op1Opc = Op1.getOpcode();
 301
 302   // Verify that we have the correct opcodes
 303   if (ISD::SHL != Op0Opc && ISD::SRL != Op0Opc && ISD::AND != Op0Opc)
 304     return false;
 305   if (ISD::SHL != Op1Opc && ISD::SRL != Op1Opc && ISD::AND != Op1Opc)
 306     return false;
 307
 308   // Generate Mask value for Target
 309   if (isIntImmediate(Op0.getOperand(1), Value)) {
 310     switch(Op0Opc) {
 311     case ISD::SHL: TgtMask <<= Value; break;
 312     case ISD::SRL: TgtMask >>= Value; break;
 313     case ISD::AND: TgtMask &= Value; break;
 314     }
 315   } else {
 316     return 0;
 317   }
 318
 319   // Generate Mask value for Insert
 320   if (!isIntImmediate(Op1.getOperand(1), Value))
 321     return 0;
 322
 323   switch(Op1Opc) {
 324   case ISD::SHL:
 325     SH = Value;
 326     InsMask <<= SH;
 327     if (Op0Opc == ISD::SRL) IsRotate = true;
 328     break;
 329   case ISD::SRL:
 330     SH = Value;
 331     InsMask >>= SH;
 332     SH = 32-SH;
 333     if (Op0Opc == ISD::SHL) IsRotate = true;
 334     break;
 335   case ISD::AND:
 336     InsMask &= Value;
 337     break;
 338   }
 339
 340   // If both of the inputs are ANDs and one of them has a logical shift by
 341   // constant as its input, make that AND the inserted value so that we can
 342   // combine the shift into the rotate part of the rlwimi instruction
 343   bool IsAndWithShiftOp = false;
 344   if (Op0Opc == ISD::AND && Op1Opc == ISD::AND) {
 345     if (Op1.getOperand(0).getOpcode() == ISD::SHL ||
 346         Op1.getOperand(0).getOpcode() == ISD::SRL) {
 347       if (isIntImmediate(Op1.getOperand(0).getOperand(1), Value)) {
 348         SH = Op1.getOperand(0).getOpcode() == ISD::SHL ? Value : 32 - Value;
 349         IsAndWithShiftOp = true;
 350       }
 351     } else if (Op0.getOperand(0).getOpcode() == ISD::SHL ||
 352                Op0.getOperand(0).getOpcode() == ISD::SRL) {
 353       if (isIntImmediate(Op0.getOperand(0).getOperand(1), Value)) {
 354         std::swap(Op0, Op1);
 355         std::swap(TgtMask, InsMask);
 356         SH = Op1.getOperand(0).getOpcode() == ISD::SHL ? Value : 32 - Value;
 357         IsAndWithShiftOp = true;
 358       }
 359     }
 360   }
 361
 362   // Verify that the Target mask and Insert mask together form a full word mask
 363   // and that the Insert mask is a run of set bits (which implies both are runs
 364   // of set bits).  Given that, Select the arguments and generate the rlwimi
 365   // instruction.
 366   unsigned MB, ME;
 367   if (((TgtMask & InsMask) == 0) && isRunOfOnes(InsMask, MB, ME)) {
 368     bool fullMask = (TgtMask ^ InsMask) == 0xFFFFFFFF;
 369     bool Op0IsAND = Op0Opc == ISD::AND;
 370     // Check for rotlwi / rotrwi here, a special case of bitfield insert
 371     // where both bitfield halves are sourced from the same value.
 372     if (IsRotate && fullMask &&
 373         N->getOperand(0).getOperand(0) == N->getOperand(1).getOperand(0)) {
 374       Op0 = CurDAG->getTargetNode(PPC::RLWINM, MVT::i32,
 375                                   Select(N->getOperand(0).getOperand(0)),
 376                                   getI32Imm(SH), getI32Imm(0), getI32Imm(31));
 377       return Op0.Val;
 378     }
 379     SDOperand Tmp1 = (Op0IsAND && fullMask) ? Select(Op0.getOperand(0))
 380                                             : Select(Op0);
 381     SDOperand Tmp2 = IsAndWithShiftOp ? Select(Op1.getOperand(0).getOperand(0))
 382                                       : Select(Op1.getOperand(0));
 383     Op0 = CurDAG->getTargetNode(PPC::RLWIMI, MVT::i32, Tmp1, Tmp2,
 384                                 getI32Imm(SH), getI32Imm(MB), getI32Imm(ME));
 385     return Op0.Val;
 386   }
 387   return 0;
 388 }
 389
 390 // SelectIntImmediateExpr - Choose code for integer operations with an immediate
 391 // operand.
 392 SDNode *PPC32DAGToDAGISel::SelectIntImmediateExpr(SDOperand LHS, SDOperand RHS,
 393                                                   unsigned OCHi, unsigned OCLo,
 394                                                   bool IsArithmetic,
 395                                                   bool Negate) {
 396   // Check to make sure this is a constant.
 397   ConstantSDNode *CN = dyn_cast<ConstantSDNode>(RHS);
 398   // Exit if not a constant.
 399   if (!CN) return 0;
 400   // Extract immediate.
 401   unsigned C = (unsigned)CN->getValue();
 402   // Negate if required (ISD::SUB).
 403   if (Negate) C = -C;
 404   // Get the hi and lo portions of constant.
 405   unsigned Hi = IsArithmetic ? HA16(C) : Hi16(C);
 406   unsigned Lo = Lo16(C);
 407
 408   // If two instructions are needed and usage indicates it would be better to
 409   // load immediate into a register, bail out.
 410   if (Hi && Lo && CN->use_size() > 2) return false;
 411
 412   // Select the first operand.
 413   SDOperand Opr0 = Select(LHS);
 414
 415   if (Lo)  // Add in the lo-part.
 416     Opr0 = CurDAG->getTargetNode(OCLo, MVT::i32, Opr0, getI32Imm(Lo));
 417   if (Hi)  // Add in the hi-part.
 418     Opr0 = CurDAG->getTargetNode(OCHi, MVT::i32, Opr0, getI32Imm(Hi));
 419   return Opr0.Val;
 420 }
 421
 422 /// SelectAddr - Given the specified address, return the two operands for a
 423 /// load/store instruction, and return true if it should be an indexed [r+r]
 424 /// operation.
 425 bool PPC32DAGToDAGISel::SelectAddr(SDOperand Addr, SDOperand &Op1,
 426                                    SDOperand &Op2) {
 427   unsigned imm = 0;
 428   if (Addr.getOpcode() == ISD::ADD) {
 429     if (isIntImmediate(Addr.getOperand(1), imm) && isInt16(imm)) {
 430       Op1 = getI32Imm(Lo16(imm));
 431       if (FrameIndexSDNode *FI =
 432             dyn_cast<FrameIndexSDNode>(Addr.getOperand(0))) {
 433         ++FrameOff;
 434         Op2 = CurDAG->getTargetFrameIndex(FI->getIndex(), MVT::i32);
 435       } else {
 436         Op2 = Select(Addr.getOperand(0));
 437       }
 438       return false;
 439     } else {
 440       Op1 = Select(Addr.getOperand(0));
 441       Op2 = Select(Addr.getOperand(1));
 442       return true;   // [r+r]
 443     }
 444   }
 445
 446   // Now check if we're dealing with a global, and whether or not we should emit
 447   // an optimized load or store for statics.
 448   if (GlobalAddressSDNode *GN = dyn_cast<GlobalAddressSDNode>(Addr)) {
 449     GlobalValue *GV = GN->getGlobal();
 450     if (!GV->hasWeakLinkage() && !GV->isExternal()) {
 451       Op1 = CurDAG->getTargetGlobalAddress(GV, MVT::i32);
 452       if (PICEnabled)
 453         Op2 = CurDAG->getTargetNode(PPC::ADDIS, MVT::i32, getGlobalBaseReg(),
 454                                     Op1);
 455       else
 456         Op2 = CurDAG->getTargetNode(PPC::LIS, MVT::i32, Op1);
 457       return false;
 458     }
 459   } else if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(Addr)) {
 460     Op1 = getI32Imm(0);
 461     Op2 = CurDAG->getTargetFrameIndex(FI->getIndex(), MVT::i32);
 462     return false;
 463   } else if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Addr)) {
 464     Op1 = Addr;
 465     if (PICEnabled)
 466       Op2 = CurDAG->getTargetNode(PPC::ADDIS, MVT::i32, getGlobalBaseReg(),Op1);
 467     else
 468       Op2 = CurDAG->getTargetNode(PPC::LIS, MVT::i32, Op1);
 469     return false;
 470   }
 471   Op1 = getI32Imm(0);
 472   Op2 = Select(Addr);
 473   return false;
 474 }
 475
 476 /// SelectCC - Select a comparison of the specified values with the specified
 477 /// condition code, returning the CR# of the expression.
 478 SDOperand PPC32DAGToDAGISel::SelectCC(SDOperand LHS, SDOperand RHS,
 479                                       ISD::CondCode CC) {
 480   // Always select the LHS.
 481   LHS = Select(LHS);
 482
 483   // Use U to determine whether the SETCC immediate range is signed or not.
 484   if (MVT::isInteger(LHS.getValueType())) {
 485     bool U = ISD::isUnsignedIntSetCC(CC);
 486     unsigned Imm;
 487     if (isIntImmediate(RHS, Imm) &&
 488         ((U && isUInt16(Imm)) || (!U && isInt16(Imm))))
 489       return CurDAG->getTargetNode(U ? PPC::CMPLWI : PPC::CMPWI, MVT::i32,
 490                                    LHS, getI32Imm(Lo16(Imm)));
 491     return CurDAG->getTargetNode(U ? PPC::CMPLW : PPC::CMPW, MVT::i32,
 492                                  LHS, Select(RHS));
 493   } else if (LHS.getValueType() == MVT::f32) {
 494     return CurDAG->getTargetNode(PPC::FCMPUS, MVT::i32, LHS, Select(RHS));
 495   } else {
 496     return CurDAG->getTargetNode(PPC::FCMPUD, MVT::i32, LHS, Select(RHS));
 497   }
 498 }
 499
 500 /// getBCCForSetCC - Returns the PowerPC condition branch mnemonic corresponding
 501 /// to Condition.
 502 static unsigned getBCCForSetCC(ISD::CondCode CC) {
 503   switch (CC) {
 504   default: assert(0 && "Unknown condition!"); abort();
 505   case ISD::SETEQ:  return PPC::BEQ;
 506   case ISD::SETNE:  return PPC::BNE;
 507   case ISD::SETULT:
 508   case ISD::SETLT:  return PPC::BLT;
 509   case ISD::SETULE:
 510   case ISD::SETLE:  return PPC::BLE;
 511   case ISD::SETUGT:
 512   case ISD::SETGT:  return PPC::BGT;
 513   case ISD::SETUGE:
 514   case ISD::SETGE:  return PPC::BGE;
 515   }
 516   return 0;
 517 }
 518
 519 /// getCRIdxForSetCC - Return the index of the condition register field
 520 /// associated with the SetCC condition, and whether or not the field is
 521 /// treated as inverted.  That is, lt = 0; ge = 0 inverted.
 522 static unsigned getCRIdxForSetCC(ISD::CondCode CC, bool& Inv) {
 523   switch (CC) {
 524   default: assert(0 && "Unknown condition!"); abort();
 525   case ISD::SETULT:
 526   case ISD::SETLT:  Inv = false;  return 0;
 527   case ISD::SETUGE:
 528   case ISD::SETGE:  Inv = true;   return 0;
 529   case ISD::SETUGT:
 530   case ISD::SETGT:  Inv = false;  return 1;
 531   case ISD::SETULE:
 532   case ISD::SETLE:  Inv = true;   return 1;
 533   case ISD::SETEQ:  Inv = false;  return 2;
 534   case ISD::SETNE:  Inv = true;   return 2;
 535   }
 536   return 0;
 537 }
 538
 539 // Structure used to return the necessary information to codegen an SDIV as
 540 // a multiply.
 541 struct ms {
 542   int m; // magic number
 543   int s; // shift amount
 544 };
 545
 546 struct mu {
 547   unsigned int m; // magic number
 548   int a;          // add indicator
 549   int s;          // shift amount
 550 };
 551
 552 /// magic - calculate the magic numbers required to codegen an integer sdiv as
 553 /// a sequence of multiply and shifts.  Requires that the divisor not be 0, 1,
 554 /// or -1.
 555 static struct ms magic(int d) {
 556   int p;
 557   unsigned int ad, anc, delta, q1, r1, q2, r2, t;
 558   const unsigned int two31 = 0x80000000U;
 559   struct ms mag;
 560
 561   ad = abs(d);
 562   t = two31 + ((unsigned int)d >> 31);
 563   anc = t - 1 - t%ad;   // absolute value of nc
 564   p = 31;               // initialize p
 565   q1 = two31/anc;       // initialize q1 = 2p/abs(nc)
 566   r1 = two31 - q1*anc;  // initialize r1 = rem(2p,abs(nc))
 567   q2 = two31/ad;        // initialize q2 = 2p/abs(d)
 568   r2 = two31 - q2*ad;   // initialize r2 = rem(2p,abs(d))
 569   do {
 570     p = p + 1;
 571     q1 = 2*q1;        // update q1 = 2p/abs(nc)
 572     r1 = 2*r1;        // update r1 = rem(2p/abs(nc))
 573     if (r1 >= anc) {  // must be unsigned comparison
 574       q1 = q1 + 1;
 575       r1 = r1 - anc;
 576     }
 577     q2 = 2*q2;        // update q2 = 2p/abs(d)
 578     r2 = 2*r2;        // update r2 = rem(2p/abs(d))
 579     if (r2 >= ad) {   // must be unsigned comparison
 580       q2 = q2 + 1;
 581       r2 = r2 - ad;
 582     }
 583     delta = ad - r2;
 584   } while (q1 < delta || (q1 == delta && r1 == 0));
 585
 586   mag.m = q2 + 1;
 587   if (d < 0) mag.m = -mag.m; // resulting magic number
 588   mag.s = p - 32;            // resulting shift
 589   return mag;
 590 }
 591
 592 /// magicu - calculate the magic numbers required to codegen an integer udiv as
 593 /// a sequence of multiply, add and shifts.  Requires that the divisor not be 0.
 594 static struct mu magicu(unsigned d)
 595 {
 596   int p;
 597   unsigned int nc, delta, q1, r1, q2, r2;
 598   struct mu magu;
 599   magu.a = 0;               // initialize "add" indicator
 600   nc = - 1 - (-d)%d;
 601   p = 31;                   // initialize p
 602   q1 = 0x80000000/nc;       // initialize q1 = 2p/nc
 603   r1 = 0x80000000 - q1*nc;  // initialize r1 = rem(2p,nc)
 604   q2 = 0x7FFFFFFF/d;        // initialize q2 = (2p-1)/d
 605   r2 = 0x7FFFFFFF - q2*d;   // initialize r2 = rem((2p-1),d)
 606   do {
 607     p = p + 1;
 608     if (r1 >= nc - r1 ) {
 609       q1 = 2*q1 + 1;  // update q1
 610       r1 = 2*r1 - nc; // update r1
 611     }
 612     else {
 613       q1 = 2*q1; // update q1
 614       r1 = 2*r1; // update r1
 615     }
 616     if (r2 + 1 >= d - r2) {
 617       if (q2 >= 0x7FFFFFFF) magu.a = 1;
 618       q2 = 2*q2 + 1;     // update q2
 619       r2 = 2*r2 + 1 - d; // update r2
 620     }
 621     else {
 622       if (q2 >= 0x80000000) magu.a = 1;
 623       q2 = 2*q2;     // update q2
 624       r2 = 2*r2 + 1; // update r2
 625     }
 626     delta = d - 1 - r2;
 627   } while (p < 64 && (q1 < delta || (q1 == delta && r1 == 0)));
 628   magu.m = q2 + 1; // resulting magic number
 629   magu.s = p - 32;  // resulting shift
 630   return magu;
 631 }
 632
 633 /// BuildSDIVSequence - Given an ISD::SDIV node expressing a divide by constant,
 634 /// return a DAG expression to select that will generate the same value by
 635 /// multiplying by a magic number.  See:
 636 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
 637 SDOperand PPC32DAGToDAGISel::BuildSDIVSequence(SDNode *N) {
 638   int d = (int)cast<ConstantSDNode>(N->getOperand(1))->getValue();
 639   ms magics = magic(d);
 640   // Multiply the numerator (operand 0) by the magic value
 641   SDOperand Q = CurDAG->getNode(ISD::MULHS, MVT::i32, N->getOperand(0),
 642                                 CurDAG->getConstant(magics.m, MVT::i32));
 643   // If d > 0 and m < 0, add the numerator
 644   if (d > 0 && magics.m < 0)
 645     Q = CurDAG->getNode(ISD::ADD, MVT::i32, Q, N->getOperand(0));
 646   // If d < 0 and m > 0, subtract the numerator.
 647   if (d < 0 && magics.m > 0)
 648     Q = CurDAG->getNode(ISD::SUB, MVT::i32, Q, N->getOperand(0));
 649   // Shift right algebraic if shift value is nonzero
 650   if (magics.s > 0)
 651     Q = CurDAG->getNode(ISD::SRA, MVT::i32, Q,
 652                         CurDAG->getConstant(magics.s, MVT::i32));
 653   // Extract the sign bit and add it to the quotient
 654   SDOperand T =
 655     CurDAG->getNode(ISD::SRL, MVT::i32, Q, CurDAG->getConstant(31, MVT::i32));
 656   return CurDAG->getNode(ISD::ADD, MVT::i32, Q, T);
 657 }
 658
 659 /// BuildUDIVSequence - Given an ISD::UDIV node expressing a divide by constant,
 660 /// return a DAG expression to select that will generate the same value by
 661 /// multiplying by a magic number.  See:
 662 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
 663 SDOperand PPC32DAGToDAGISel::BuildUDIVSequence(SDNode *N) {
 664   unsigned d = (unsigned)cast<ConstantSDNode>(N->getOperand(1))->getValue();
 665   mu magics = magicu(d);
 666   // Multiply the numerator (operand 0) by the magic value
 667   SDOperand Q = CurDAG->getNode(ISD::MULHU, MVT::i32, N->getOperand(0),
 668                                 CurDAG->getConstant(magics.m, MVT::i32));
 669   if (magics.a == 0) {
 670     return CurDAG->getNode(ISD::SRL, MVT::i32, Q,
 671                            CurDAG->getConstant(magics.s, MVT::i32));
 672   } else {
 673     SDOperand NPQ = CurDAG->getNode(ISD::SUB, MVT::i32, N->getOperand(0), Q);
 674     NPQ = CurDAG->getNode(ISD::SRL, MVT::i32, NPQ,
 675                            CurDAG->getConstant(1, MVT::i32));
 676     NPQ = CurDAG->getNode(ISD::ADD, MVT::i32, NPQ, Q);
 677     return CurDAG->getNode(ISD::SRL, MVT::i32, NPQ,
 678                            CurDAG->getConstant(magics.s-1, MVT::i32));
 679   }
 680 }
 681
 682 SDOperand PPC32DAGToDAGISel::SelectDYNAMIC_STACKALLOC(SDOperand Op) {
 683   SDNode *N = Op.Val;
 684
 685   // FIXME: We are currently ignoring the requested alignment for handling
 686   // greater than the stack alignment.  This will need to be revisited at some
 687   // point.  Align = N.getOperand(2);
 688   if (!isa<ConstantSDNode>(N->getOperand(2)) ||
 689       cast<ConstantSDNode>(N->getOperand(2))->getValue() != 0) {
 690     std::cerr << "Cannot allocate stack object with greater alignment than"
 691     << " the stack alignment yet!";
 692     abort();
 693   }
 694   SDOperand Chain = Select(N->getOperand(0));
 695   SDOperand Amt   = Select(N->getOperand(1));
 696
 697   SDOperand R1Reg = CurDAG->getRegister(PPC::R1, MVT::i32);
 698
 699   SDOperand R1Val = CurDAG->getCopyFromReg(Chain, PPC::R1, MVT::i32);
 700   Chain = R1Val.getValue(1);
 701
 702   // Subtract the amount (guaranteed to be a multiple of the stack alignment)
 703   // from the stack pointer, giving us the result pointer.
 704   SDOperand Result = CurDAG->getTargetNode(PPC::SUBF, MVT::i32, Amt, R1Val);
 705
 706   // Copy this result back into R1.
 707   Chain = CurDAG->getNode(ISD::CopyToReg, MVT::Other, Chain, R1Reg, Result);
 708
 709   // Copy this result back out of R1 to make sure we're not using the stack
 710   // space without decrementing the stack pointer.
 711   Result = CurDAG->getCopyFromReg(Chain, PPC::R1, MVT::i32);
 712
 713   // Finally, replace the DYNAMIC_STACKALLOC with the copyfromreg.
 714   CodeGenMap[Op.getValue(0)] = Result;
 715   CodeGenMap[Op.getValue(1)] = Result.getValue(1);
 716   return SDOperand(Result.Val, Op.ResNo);
 717 }
 718
 719 SDOperand PPC32DAGToDAGISel::SelectADD_PARTS(SDOperand Op) {
 720   SDNode *N = Op.Val;
 721   SDOperand LHSL = Select(N->getOperand(0));
 722   SDOperand LHSH = Select(N->getOperand(1));
 723
 724   unsigned Imm;
 725   bool ME = false, ZE = false;
 726   if (isIntImmediate(N->getOperand(3), Imm)) {
 727     ME = (signed)Imm == -1;
 728     ZE = Imm == 0;
 729   }
 730
 731   std::vector<SDOperand> Result;
 732   SDOperand CarryFromLo;
 733   if (isIntImmediate(N->getOperand(2), Imm) &&
 734       ((signed)Imm >= -32768 || (signed)Imm < 32768)) {
 735     // Codegen the low 32 bits of the add.  Interestingly, there is no
 736     // shifted form of add immediate carrying.
 737     CarryFromLo = CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 738                                         LHSL, getI32Imm(Imm));
 739   } else {
 740     CarryFromLo = CurDAG->getTargetNode(PPC::ADDC, MVT::i32, MVT::Flag,
 741                                         LHSL, Select(N->getOperand(2)));
 742   }
 743   CarryFromLo = CarryFromLo.getValue(1);
 744
 745   // Codegen the high 32 bits, adding zero, minus one, or the full value
 746   // along with the carry flag produced by addc/addic.
 747   SDOperand ResultHi;
 748   if (ZE)
 749     ResultHi = CurDAG->getTargetNode(PPC::ADDZE, MVT::i32, LHSH, CarryFromLo);
 750   else if (ME)
 751     ResultHi = CurDAG->getTargetNode(PPC::ADDME, MVT::i32, LHSH, CarryFromLo);
 752   else
 753     ResultHi = CurDAG->getTargetNode(PPC::ADDE, MVT::i32, LHSH,
 754                                      Select(N->getOperand(3)), CarryFromLo);
 755   Result.push_back(CarryFromLo.getValue(0));
 756   Result.push_back(ResultHi);
 757
 758   CodeGenMap[Op.getValue(0)] = Result[0];
 759   CodeGenMap[Op.getValue(1)] = Result[1];
 760   return Result[Op.ResNo];
 761 }
 762 SDOperand PPC32DAGToDAGISel::SelectSUB_PARTS(SDOperand Op) {
 763   SDNode *N = Op.Val;
 764   SDOperand LHSL = Select(N->getOperand(0));
 765   SDOperand LHSH = Select(N->getOperand(1));
 766   SDOperand RHSL = Select(N->getOperand(2));
 767   SDOperand RHSH = Select(N->getOperand(3));
 768
 769   std::vector<SDOperand> Result;
 770   Result.push_back(CurDAG->getTargetNode(PPC::SUBFC, MVT::i32, MVT::Flag,
 771                                          RHSL, LHSL));
 772   Result.push_back(CurDAG->getTargetNode(PPC::SUBFE, MVT::i32, RHSH, LHSH,
 773                                          Result[0].getValue(1)));
 774   CodeGenMap[Op.getValue(0)] = Result[0];
 775   CodeGenMap[Op.getValue(1)] = Result[1];
 776   return Result[Op.ResNo];
 777 }
 778
 779 SDOperand PPC32DAGToDAGISel::SelectSETCC(SDOperand Op) {
 780   SDNode *N = Op.Val;
 781   unsigned Imm;
 782   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
 783   if (isIntImmediate(N->getOperand(1), Imm)) {
 784     // We can codegen setcc op, imm very efficiently compared to a brcond.
 785     // Check for those cases here.
 786     // setcc op, 0
 787     if (Imm == 0) {
 788       SDOperand Op = Select(N->getOperand(0));
 789       switch (CC) {
 790         default: assert(0 && "Unhandled SetCC condition"); abort();
 791         case ISD::SETEQ:
 792           Op = CurDAG->getTargetNode(PPC::CNTLZW, MVT::i32, Op);
 793           CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Op, getI32Imm(27),
 794                                getI32Imm(5), getI32Imm(31));
 795           break;
 796         case ISD::SETNE: {
 797           SDOperand AD = CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 798                                                Op, getI32Imm(~0U));
 799           CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, AD, Op, AD.getValue(1));
 800           break;
 801         }
 802         case ISD::SETLT:
 803           CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Op, getI32Imm(1),
 804                                getI32Imm(31), getI32Imm(31));
 805           break;
 806         case ISD::SETGT: {
 807           SDOperand T = CurDAG->getTargetNode(PPC::NEG, MVT::i32, Op);
 808           T = CurDAG->getTargetNode(PPC::ANDC, MVT::i32, T, Op);;
 809           CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, T, getI32Imm(1),
 810                                getI32Imm(31), getI32Imm(31));
 811           break;
 812         }
 813       }
 814       return SDOperand(N, 0);
 815     } else if (Imm == ~0U) {        // setcc op, -1
 816       SDOperand Op = Select(N->getOperand(0));
 817       switch (CC) {
 818         default: assert(0 && "Unhandled SetCC condition"); abort();
 819         case ISD::SETEQ:
 820           Op = CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 821                                      Op, getI32Imm(1));
 822           CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
 823                                CurDAG->getTargetNode(PPC::LI, MVT::i32,
 824                                                      getI32Imm(0)),
 825                                Op.getValue(1));
 826           break;
 827         case ISD::SETNE: {
 828           Op = CurDAG->getTargetNode(PPC::NOR, MVT::i32, Op, Op);
 829           SDOperand AD = CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 830                                                Op, getI32Imm(~0U));
 831           CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, AD, Op, AD.getValue(1));
 832           break;
 833         }
 834         case ISD::SETLT: {
 835           SDOperand AD = CurDAG->getTargetNode(PPC::ADDI, MVT::i32, Op,
 836                                                getI32Imm(1));
 837           SDOperand AN = CurDAG->getTargetNode(PPC::AND, MVT::i32, AD, Op);
 838           CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, AN, getI32Imm(1),
 839                                getI32Imm(31), getI32Imm(31));
 840           break;
 841         }
 842         case ISD::SETGT:
 843           Op = CurDAG->getTargetNode(PPC::RLWINM, MVT::i32, Op, getI32Imm(1),
 844                                      getI32Imm(31), getI32Imm(31));
 845           CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Op, getI32Imm(1));
 846           break;
 847       }
 848       return SDOperand(N, 0);
 849     }
 850   }
 851
 852   bool Inv;
 853   unsigned Idx = getCRIdxForSetCC(CC, Inv);
 854   SDOperand CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC);
 855   SDOperand IntCR;
 856
 857   // Force the ccreg into CR7.
 858   SDOperand CR7Reg = CurDAG->getRegister(PPC::CR7, MVT::i32);
 859
 860   std::vector<MVT::ValueType> VTs;
 861   VTs.push_back(MVT::Other);
 862   VTs.push_back(MVT::Flag);    // NONSTANDARD CopyToReg node: defines a flag
 863   std::vector<SDOperand> Ops;
 864   Ops.push_back(CurDAG->getEntryNode());
 865   Ops.push_back(CR7Reg);
 866   Ops.push_back(CCReg);
 867   CCReg = CurDAG->getNode(ISD::CopyToReg, VTs, Ops).getValue(1);
 868
 869   if (TLI.getTargetMachine().getSubtarget<PPCSubtarget>().isGigaProcessor())
 870     IntCR = CurDAG->getTargetNode(PPC::MFOCRF, MVT::i32, CR7Reg, CCReg);
 871   else
 872     IntCR = CurDAG->getTargetNode(PPC::MFCR, MVT::i32, CCReg);
 873
 874   if (!Inv) {
 875     CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, IntCR,
 876                          getI32Imm(32-(3-Idx)), getI32Imm(31), getI32Imm(31));
 877   } else {
 878     SDOperand Tmp =
 879     CurDAG->getTargetNode(PPC::RLWINM, MVT::i32, IntCR,
 880                           getI32Imm(32-(3-Idx)), getI32Imm(31),getI32Imm(31));
 881     CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Tmp, getI32Imm(1));
 882   }
 883
 884   return SDOperand(N, 0);
 885 }
 886
 887 // Select - Convert the specified operand from a target-independent to a
 888 // target-specific node if it hasn't already been changed.
 889 SDOperand PPC32DAGToDAGISel::Select(SDOperand Op) {
 890   SDNode *N = Op.Val;
 891   if (N->getOpcode() >= ISD::BUILTIN_OP_END &&
 892       N->getOpcode() < PPCISD::FIRST_NUMBER)
 893     return Op;   // Already selected.
 894
 895   // If this has already been converted, use it.
 896   std::map<SDOperand, SDOperand>::iterator CGMI = CodeGenMap.find(Op);
 897   if (CGMI != CodeGenMap.end()) return CGMI->second;
 898
 899   switch (N->getOpcode()) {
 900   default: break;
 901   case ISD::DYNAMIC_STACKALLOC: return SelectDYNAMIC_STACKALLOC(Op);
 902   case ISD::ADD_PARTS:          return SelectADD_PARTS(Op);
 903   case ISD::SUB_PARTS:          return SelectSUB_PARTS(Op);
 904   case ISD::SETCC:              return SelectSETCC(Op);
 905   case ISD::TokenFactor: {
 906     SDOperand New;
 907     if (N->getNumOperands() == 2) {
 908       SDOperand Op0 = Select(N->getOperand(0));
 909       SDOperand Op1 = Select(N->getOperand(1));
 910       New = CurDAG->getNode(ISD::TokenFactor, MVT::Other, Op0, Op1);
 911     } else {
 912       std::vector<SDOperand> Ops;
 913       for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
 914         Ops.push_back(Select(N->getOperand(i)));
 915       New = CurDAG->getNode(ISD::TokenFactor, MVT::Other, Ops);
 916     }
 917
 918     if (!N->hasOneUse()) CodeGenMap[Op] = New;
 919     return New;
 920   }
 921   case ISD::CopyFromReg: {
 922     SDOperand Chain = Select(N->getOperand(0));
 923     if (Chain == N->getOperand(0)) return Op; // No change
 924     SDOperand New = CurDAG->getCopyFromReg(Chain,
 925          cast<RegisterSDNode>(N->getOperand(1))->getReg(), N->getValueType(0));
 926     return New.getValue(Op.ResNo);
 927   }
 928   case ISD::CopyToReg: {
 929     SDOperand Chain = Select(N->getOperand(0));
 930     SDOperand Reg = N->getOperand(1);
 931     SDOperand Val = Select(N->getOperand(2));
 932     SDOperand New = CurDAG->getNode(ISD::CopyToReg, MVT::Other,
 933                                     Chain, Reg, Val);
 934     if (!N->hasOneUse()) CodeGenMap[Op] = New;
 935     return New;
 936   }
 937   case ISD::UNDEF:
 938     if (N->getValueType(0) == MVT::i32)
 939       CurDAG->SelectNodeTo(N, PPC::IMPLICIT_DEF_GPR, MVT::i32);
 940     else if (N->getValueType(0) == MVT::f32)
 941       CurDAG->SelectNodeTo(N, PPC::IMPLICIT_DEF_F4, MVT::f32);
 942     else
 943       CurDAG->SelectNodeTo(N, PPC::IMPLICIT_DEF_F8, MVT::f64);
 944     return SDOperand(N, 0);
 945   case ISD::FrameIndex: {
 946     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 947     CurDAG->SelectNodeTo(N, PPC::ADDI, MVT::i32,
 948                          CurDAG->getTargetFrameIndex(FI, MVT::i32),
 949                          getI32Imm(0));
 950     return SDOperand(N, 0);
 951   }
 952   case ISD::ConstantPool: {
 953     Constant *C = cast<ConstantPoolSDNode>(N)->get();
 954     SDOperand Tmp, CPI = CurDAG->getTargetConstantPool(C, MVT::i32);
 955     if (PICEnabled)
 956       Tmp = CurDAG->getTargetNode(PPC::ADDIS, MVT::i32, getGlobalBaseReg(),CPI);
 957     else
 958       Tmp = CurDAG->getTargetNode(PPC::LIS, MVT::i32, CPI);
 959     CurDAG->SelectNodeTo(N, PPC::LA, MVT::i32, Tmp, CPI);
 960     return SDOperand(N, 0);
 961   }
 962   case ISD::GlobalAddress: {
 963     GlobalValue *GV = cast<GlobalAddressSDNode>(N)->getGlobal();
 964     SDOperand Tmp;
 965     SDOperand GA = CurDAG->getTargetGlobalAddress(GV, MVT::i32);
 966     if (PICEnabled)
 967       Tmp = CurDAG->getTargetNode(PPC::ADDIS, MVT::i32, getGlobalBaseReg(), GA);
 968     else
 969       Tmp = CurDAG->getTargetNode(PPC::LIS, MVT::i32, GA);
 970
 971     if (GV->hasWeakLinkage() || GV->isExternal())
 972       CurDAG->SelectNodeTo(N, PPC::LWZ, MVT::i32, GA, Tmp);
 973     else
 974       CurDAG->SelectNodeTo(N, PPC::LA, MVT::i32, Tmp, GA);
 975     return SDOperand(N, 0);
 976   }
 977
 978   case PPCISD::FSEL: {
 979     SDOperand Comparison = Select(N->getOperand(0));
 980     // Extend the comparison to 64-bits.
 981     if (Comparison.getValueType() == MVT::f32)
 982       Comparison = CurDAG->getTargetNode(PPC::FMRSD, MVT::f64, Comparison);
 983
 984     unsigned Opc = N->getValueType(0) == MVT::f32 ? PPC::FSELS : PPC::FSELD;
 985     CurDAG->SelectNodeTo(N, Opc, N->getValueType(0), Comparison,
 986                          Select(N->getOperand(1)), Select(N->getOperand(2)));
 987     return SDOperand(N, 0);
 988   }
 989   case PPCISD::FCFID:
 990     CurDAG->SelectNodeTo(N, PPC::FCFID, N->getValueType(0),
 991                          Select(N->getOperand(0)));
 992     return SDOperand(N, 0);
 993   case PPCISD::FCTIDZ:
 994     CurDAG->SelectNodeTo(N, PPC::FCTIDZ, N->getValueType(0),
 995                          Select(N->getOperand(0)));
 996     return SDOperand(N, 0);
 997   case PPCISD::FCTIWZ:
 998     CurDAG->SelectNodeTo(N, PPC::FCTIWZ, N->getValueType(0),
 999                          Select(N->getOperand(0)));
1000     return SDOperand(N, 0);
1001   case ISD::FADD: {
1002     MVT::ValueType Ty = N->getValueType(0);
1003     if (!NoExcessFPPrecision) {  // Match FMA ops
1004       if (N->getOperand(0).getOpcode() == ISD::FMUL &&
1005           N->getOperand(0).Val->hasOneUse()) {
1006         ++FusedFP; // Statistic
1007         CurDAG->SelectNodeTo(N, Ty == MVT::f64 ? PPC::FMADD : PPC::FMADDS, Ty,
1008                              Select(N->getOperand(0).getOperand(0)),
1009                              Select(N->getOperand(0).getOperand(1)),
1010                              Select(N->getOperand(1)));
1011         return SDOperand(N, 0);
1012       } else if (N->getOperand(1).getOpcode() == ISD::FMUL &&
1013                  N->getOperand(1).hasOneUse()) {
1014         ++FusedFP; // Statistic
1015         CurDAG->SelectNodeTo(N, Ty == MVT::f64 ? PPC::FMADD : PPC::FMADDS, Ty,
1016                              Select(N->getOperand(1).getOperand(0)),
1017                              Select(N->getOperand(1).getOperand(1)),
1018                              Select(N->getOperand(0)));
1019         return SDOperand(N, 0);
1020       }
1021     }
1022
1023     CurDAG->SelectNodeTo(N, Ty == MVT::f64 ? PPC::FADD : PPC::FADDS, Ty,
1024                          Select(N->getOperand(0)), Select(N->getOperand(1)));
1025     return SDOperand(N, 0);
1026   }
1027   case ISD::FSUB: {
1028     MVT::ValueType Ty = N->getValueType(0);
1029
1030     if (!NoExcessFPPrecision) {  // Match FMA ops
1031       if (N->getOperand(0).getOpcode() == ISD::FMUL &&
1032           N->getOperand(0).Val->hasOneUse()) {
1033         ++FusedFP; // Statistic
1034         CurDAG->SelectNodeTo(N, Ty == MVT::f64 ? PPC::FMSUB : PPC::FMSUBS, Ty,
1035                              Select(N->getOperand(0).getOperand(0)),
1036                              Select(N->getOperand(0).getOperand(1)),
1037                              Select(N->getOperand(1)));
1038         return SDOperand(N, 0);
1039       } else if (N->getOperand(1).getOpcode() == ISD::FMUL &&
1040                  N->getOperand(1).Val->hasOneUse()) {
1041         ++FusedFP; // Statistic
1042         CurDAG->SelectNodeTo(N, Ty == MVT::f64 ? PPC::FNMSUB : PPC::FNMSUBS, Ty,
1043                              Select(N->getOperand(1).getOperand(0)),
1044                              Select(N->getOperand(1).getOperand(1)),
1045                              Select(N->getOperand(0)));
1046         return SDOperand(N, 0);
1047       }
1048     }
1049     CurDAG->SelectNodeTo(N, Ty == MVT::f64 ? PPC::FSUB : PPC::FSUBS, Ty,
1050                          Select(N->getOperand(0)),
1051                          Select(N->getOperand(1)));
1052     return SDOperand(N, 0);
1053   }
1054   case ISD::SDIV: {
1055     unsigned Imm;
1056     if (isIntImmediate(N->getOperand(1), Imm)) {
1057       if ((signed)Imm > 0 && isPowerOf2_32(Imm)) {
1058         SDOperand Op =
1059           CurDAG->getTargetNode(PPC::SRAWI, MVT::i32, MVT::Flag,
1060                                 Select(N->getOperand(0)),
1061                                 getI32Imm(Log2_32(Imm)));
1062         CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
1063                              Op.getValue(0), Op.getValue(1));
1064         return SDOperand(N, 0);
1065       } else if ((signed)Imm < 0 && isPowerOf2_32(-Imm)) {
1066         SDOperand Op =
1067           CurDAG->getTargetNode(PPC::SRAWI, MVT::i32, MVT::Flag,
1068                                 Select(N->getOperand(0)),
1069                                 getI32Imm(Log2_32(-Imm)));
1070         SDOperand PT =
1071           CurDAG->getTargetNode(PPC::ADDZE, MVT::i32, Op.getValue(0),
1072                                 Op.getValue(1));
1073         CurDAG->SelectNodeTo(N, PPC::NEG, MVT::i32, PT);
1074         return SDOperand(N, 0);
1075       } else if (Imm) {
1076         SDOperand Result = Select(BuildSDIVSequence(N));
1077         CodeGenMap[Op] = Result;
1078         return Result;
1079       }
1080     }
1081
1082     // Other cases are autogenerated.
1083     break;
1084   }
1085   case ISD::UDIV: {
1086     // If this is a divide by constant, we can emit code using some magic
1087     // constants to implement it as a multiply instead.
1088     unsigned Imm;
1089     if (isIntImmediate(N->getOperand(1), Imm) && Imm) {
1090       SDOperand Result = Select(BuildUDIVSequence(N));
1091       CodeGenMap[Op] = Result;
1092       return Result;
1093     }
1094
1095     // Other cases are autogenerated.
1096     break;
1097   }
1098   case ISD::AND: {
1099     unsigned Imm;
1100     // If this is an and of a value rotated between 0 and 31 bits and then and'd
1101     // with a mask, emit rlwinm
1102     if (isIntImmediate(N->getOperand(1), Imm) && (isShiftedMask_32(Imm) ||
1103                                                   isShiftedMask_32(~Imm))) {
1104       SDOperand Val;
1105       unsigned SH, MB, ME;
1106       if (isRotateAndMask(N->getOperand(0).Val, Imm, false, SH, MB, ME)) {
1107         Val = Select(N->getOperand(0).getOperand(0));
1108       } else {
1109         Val = Select(N->getOperand(0));
1110         isRunOfOnes(Imm, MB, ME);
1111         SH = 0;
1112       }
1113       CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Val, getI32Imm(SH),
1114                            getI32Imm(MB), getI32Imm(ME));
1115       return SDOperand(N, 0);
1116     }
1117
1118     // Other cases are autogenerated.
1119     break;
1120   }
1121   case ISD::OR:
1122     if (SDNode *I = SelectBitfieldInsert(N))
1123       return CodeGenMap[Op] = SDOperand(I, 0);
1124
1125     if (SDNode *I = SelectIntImmediateExpr(N->getOperand(0),
1126                                            N->getOperand(1),
1127                                            PPC::ORIS, PPC::ORI))
1128       return CodeGenMap[Op] = SDOperand(I, 0);
1129
1130     // Other cases are autogenerated.
1131     break;
1132   case ISD::SHL: {
1133     unsigned Imm, SH, MB, ME;
1134     if (isOpcWithIntImmediate(N->getOperand(0).Val, ISD::AND, Imm) &&
1135         isRotateAndMask(N, Imm, true, SH, MB, ME))
1136       CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32,
1137                            Select(N->getOperand(0).getOperand(0)),
1138                            getI32Imm(SH), getI32Imm(MB), getI32Imm(ME));
1139     else if (isIntImmediate(N->getOperand(1), Imm))
1140       CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Select(N->getOperand(0)),
1141                            getI32Imm(Imm), getI32Imm(0), getI32Imm(31-Imm));
1142     else
1143       CurDAG->SelectNodeTo(N, PPC::SLW, MVT::i32, Select(N->getOperand(0)),
1144                            Select(N->getOperand(1)));
1145     return SDOperand(N, 0);
1146   }
1147   case ISD::SRL: {
1148     unsigned Imm, SH, MB, ME;
1149     if (isOpcWithIntImmediate(N->getOperand(0).Val, ISD::AND, Imm) &&
1150         isRotateAndMask(N, Imm, true, SH, MB, ME))
1151       CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32,
1152                            Select(N->getOperand(0).getOperand(0)),
1153                            getI32Imm(SH & 0x1F), getI32Imm(MB), getI32Imm(ME));
1154     else if (isIntImmediate(N->getOperand(1), Imm))
1155       CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Select(N->getOperand(0)),
1156                            getI32Imm((32-Imm) & 0x1F), getI32Imm(Imm),
1157                            getI32Imm(31));
1158     else
1159       CurDAG->SelectNodeTo(N, PPC::SRW, MVT::i32, Select(N->getOperand(0)),
1160                            Select(N->getOperand(1)));
1161     return SDOperand(N, 0);
1162   }
1163   case ISD::SRA: {
1164     unsigned Imm, SH, MB, ME;
1165     if (isOpcWithIntImmediate(N->getOperand(0).Val, ISD::AND, Imm) &&
1166         isRotateAndMask(N, Imm, true, SH, MB, ME))
1167       CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32,
1168                            Select(N->getOperand(0).getOperand(0)),
1169                            getI32Imm(SH), getI32Imm(MB), getI32Imm(ME));
1170     else if (isIntImmediate(N->getOperand(1), Imm))
1171       CurDAG->SelectNodeTo(N, PPC::SRAWI, MVT::i32, Select(N->getOperand(0)),
1172                            getI32Imm(Imm));
1173     else
1174       CurDAG->SelectNodeTo(N, PPC::SRAW, MVT::i32, Select(N->getOperand(0)),
1175                            Select(N->getOperand(1)));
1176     return SDOperand(N, 0);
1177   }
1178   case ISD::FMUL: {
1179     unsigned Opc = N->getValueType(0) == MVT::f32 ? PPC::FMULS : PPC::FMUL;
1180     CurDAG->SelectNodeTo(N, Opc, N->getValueType(0), Select(N->getOperand(0)),
1181                          Select(N->getOperand(1)));
1182     return SDOperand(N, 0);
1183   }
1184   case ISD::FDIV: {
1185     unsigned Opc = N->getValueType(0) == MVT::f32 ? PPC::FDIVS : PPC::FDIV;
1186     CurDAG->SelectNodeTo(N, Opc, N->getValueType(0), Select(N->getOperand(0)),
1187                          Select(N->getOperand(1)));
1188     return SDOperand(N, 0);
1189   }
1190   case ISD::FABS:
1191     if (N->getValueType(0) == MVT::f32)
1192       CurDAG->SelectNodeTo(N, PPC::FABSS, MVT::f32, Select(N->getOperand(0)));
1193     else
1194       CurDAG->SelectNodeTo(N, PPC::FABSD, MVT::f64, Select(N->getOperand(0)));
1195     return SDOperand(N, 0);
1196   case ISD::FP_EXTEND:
1197     assert(MVT::f64 == N->getValueType(0) &&
1198            MVT::f32 == N->getOperand(0).getValueType() && "Illegal FP_EXTEND");
1199     // We need to emit an FMR to make sure that the result has the right value
1200     // type.
1201     CurDAG->SelectNodeTo(N, PPC::FMRSD, MVT::f64, Select(N->getOperand(0)));
1202     return SDOperand(N, 0);
1203   case ISD::FP_ROUND:
1204     assert(MVT::f32 == N->getValueType(0) &&
1205            MVT::f64 == N->getOperand(0).getValueType() && "Illegal FP_ROUND");
1206     CurDAG->SelectNodeTo(N, PPC::FRSP, MVT::f32, Select(N->getOperand(0)));
1207     return SDOperand(N, 0);
1208   case ISD::FNEG: {
1209     SDOperand Val = Select(N->getOperand(0));
1210     MVT::ValueType Ty = N->getValueType(0);
1211     if (Val.Val->hasOneUse()) {
1212       unsigned Opc;
1213       switch (Val.isTargetOpcode() ? Val.getTargetOpcode() : 0) {
1214       default:          Opc = 0;            break;
1215       case PPC::FABSS:  Opc = PPC::FNABSS;  break;
1216       case PPC::FABSD:  Opc = PPC::FNABSD;  break;
1217       case PPC::FMADD:  Opc = PPC::FNMADD;  break;
1218       case PPC::FMADDS: Opc = PPC::FNMADDS; break;
1219       case PPC::FMSUB:  Opc = PPC::FNMSUB;  break;
1220       case PPC::FMSUBS: Opc = PPC::FNMSUBS; break;
1221       }
1222       // If we inverted the opcode, then emit the new instruction with the
1223       // inverted opcode and the original instruction's operands.  Otherwise,
1224       // fall through and generate a fneg instruction.
1225       if (Opc) {
1226         if (Opc == PPC::FNABSS || Opc == PPC::FNABSD)
1227           CurDAG->SelectNodeTo(N, Opc, Ty, Val.getOperand(0));
1228         else
1229           CurDAG->SelectNodeTo(N, Opc, Ty, Val.getOperand(0),
1230                                Val.getOperand(1), Val.getOperand(2));
1231         return SDOperand(N, 0);
1232       }
1233     }
1234     if (Ty == MVT::f32)
1235       CurDAG->SelectNodeTo(N, PPC::FNEGS, MVT::f32, Val);
1236     else
1237       CurDAG->SelectNodeTo(N, PPC::FNEGD, MVT::f64, Val);
1238     return SDOperand(N, 0);
1239   }
1240   case ISD::FSQRT: {
1241     MVT::ValueType Ty = N->getValueType(0);
1242     CurDAG->SelectNodeTo(N, Ty == MVT::f64 ? PPC::FSQRT : PPC::FSQRTS, Ty,
1243                          Select(N->getOperand(0)));
1244     return SDOperand(N, 0);
1245   }
1246
1247   case ISD::LOAD:
1248   case ISD::EXTLOAD:
1249   case ISD::ZEXTLOAD:
1250   case ISD::SEXTLOAD: {
1251     SDOperand Op1, Op2;
1252     bool isIdx = SelectAddr(N->getOperand(1), Op1, Op2);
1253
1254     MVT::ValueType TypeBeingLoaded = (N->getOpcode() == ISD::LOAD) ?
1255       N->getValueType(0) : cast<VTSDNode>(N->getOperand(3))->getVT();
1256     unsigned Opc;
1257     switch (TypeBeingLoaded) {
1258     default: N->dump(); assert(0 && "Cannot load this type!");
1259     case MVT::i1:
1260     case MVT::i8:  Opc = isIdx ? PPC::LBZX : PPC::LBZ; break;
1261     case MVT::i16:
1262       if (N->getOpcode() == ISD::SEXTLOAD) { // SEXT load?
1263         Opc = isIdx ? PPC::LHAX : PPC::LHA;
1264       } else {
1265         Opc = isIdx ? PPC::LHZX : PPC::LHZ;
1266       }
1267       break;
1268     case MVT::i32: Opc = isIdx ? PPC::LWZX : PPC::LWZ; break;
1269     case MVT::f32: Opc = isIdx ? PPC::LFSX : PPC::LFS; break;
1270     case MVT::f64: Opc = isIdx ? PPC::LFDX : PPC::LFD; break;
1271     }
1272
1273     // If this is an f32 -> f64 load, emit the f32 load, then use an 'extending
1274     // copy'.
1275     if (TypeBeingLoaded != MVT::f32 || N->getOpcode() == ISD::LOAD) {
1276         CurDAG->SelectNodeTo(N, Opc, N->getValueType(0), MVT::Other,
1277                              Op1, Op2, Select(N->getOperand(0)));
1278       return SDOperand(N, Op.ResNo);
1279     } else {
1280       std::vector<SDOperand> Ops;
1281       Ops.push_back(Op1);
1282       Ops.push_back(Op2);
1283       Ops.push_back(Select(N->getOperand(0)));
1284       SDOperand Res = CurDAG->getTargetNode(Opc, MVT::f32, MVT::Other, Ops);
1285       SDOperand Ext = CurDAG->getTargetNode(PPC::FMRSD, MVT::f64, Res);
1286       CodeGenMap[Op.getValue(0)] = Ext;
1287       CodeGenMap[Op.getValue(1)] = Res.getValue(1);
1288       if (Op.ResNo)
1289         return Res.getValue(1);
1290       else
1291         return Ext;
1292     }
1293   }
1294
1295   case ISD::TRUNCSTORE:
1296   case ISD::STORE: {
1297     SDOperand AddrOp1, AddrOp2;
1298     bool isIdx = SelectAddr(N->getOperand(2), AddrOp1, AddrOp2);
1299
1300     unsigned Opc;
1301     if (N->getOpcode() == ISD::STORE) {
1302       switch (N->getOperand(1).getValueType()) {
1303       default: assert(0 && "unknown Type in store");
1304       case MVT::i32: Opc = isIdx ? PPC::STWX  : PPC::STW; break;
1305       case MVT::f64: Opc = isIdx ? PPC::STFDX : PPC::STFD; break;
1306       case MVT::f32: Opc = isIdx ? PPC::STFSX : PPC::STFS; break;
1307       }
1308     } else { //ISD::TRUNCSTORE
1309       switch(cast<VTSDNode>(N->getOperand(4))->getVT()) {
1310       default: assert(0 && "unknown Type in store");
1311       case MVT::i8:  Opc = isIdx ? PPC::STBX : PPC::STB; break;
1312       case MVT::i16: Opc = isIdx ? PPC::STHX : PPC::STH; break;
1313       }
1314     }
1315
1316     CurDAG->SelectNodeTo(N, Opc, MVT::Other, Select(N->getOperand(1)),
1317                          AddrOp1, AddrOp2, Select(N->getOperand(0)));
1318     return SDOperand(N, 0);
1319   }
1320
1321   case ISD::SELECT_CC: {
1322     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
1323
1324     // handle the setcc cases here.  select_cc lhs, 0, 1, 0, cc
1325     if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N->getOperand(1)))
1326       if (ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N->getOperand(2)))
1327         if (ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N->getOperand(3)))
1328           if (N1C->isNullValue() && N3C->isNullValue() &&
1329               N2C->getValue() == 1ULL && CC == ISD::SETNE) {
1330             SDOperand LHS = Select(N->getOperand(0));
1331             SDOperand Tmp =
1332               CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
1333                                     LHS, getI32Imm(~0U));
1334             CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, Tmp, LHS,
1335                                  Tmp.getValue(1));
1336             return SDOperand(N, 0);
1337           }
1338
1339     SDOperand CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC);
1340     unsigned BROpc = getBCCForSetCC(CC);
1341
1342     bool isFP = MVT::isFloatingPoint(N->getValueType(0));
1343     unsigned SelectCCOp;
1344     if (MVT::isInteger(N->getValueType(0)))
1345       SelectCCOp = PPC::SELECT_CC_Int;
1346     else if (N->getValueType(0) == MVT::f32)
1347       SelectCCOp = PPC::SELECT_CC_F4;
1348     else
1349       SelectCCOp = PPC::SELECT_CC_F8;
1350     CurDAG->SelectNodeTo(N, SelectCCOp, N->getValueType(0), CCReg,
1351                          Select(N->getOperand(2)), Select(N->getOperand(3)),
1352                          getI32Imm(BROpc));
1353     return SDOperand(N, 0);
1354   }
1355
1356   case ISD::CALLSEQ_START:
1357   case ISD::CALLSEQ_END: {
1358     unsigned Amt = cast<ConstantSDNode>(N->getOperand(1))->getValue();
1359     unsigned Opc = N->getOpcode() == ISD::CALLSEQ_START ?
1360                        PPC::ADJCALLSTACKDOWN : PPC::ADJCALLSTACKUP;
1361     CurDAG->SelectNodeTo(N, Opc, MVT::Other,
1362                          getI32Imm(Amt), Select(N->getOperand(0)));
1363     return SDOperand(N, 0);
1364   }
1365   case ISD::CALL:
1366   case ISD::TAILCALL: {
1367     SDOperand Chain = Select(N->getOperand(0));
1368
1369     unsigned CallOpcode;
1370     std::vector<SDOperand> CallOperands;
1371
1372     if (GlobalAddressSDNode *GASD =
1373         dyn_cast<GlobalAddressSDNode>(N->getOperand(1))) {
1374       CallOpcode = PPC::CALLpcrel;
1375       CallOperands.push_back(CurDAG->getTargetGlobalAddress(GASD->getGlobal(),
1376                                                             MVT::i32));
1377     } else if (ExternalSymbolSDNode *ESSDN =
1378                dyn_cast<ExternalSymbolSDNode>(N->getOperand(1))) {
1379       CallOpcode = PPC::CALLpcrel;
1380       CallOperands.push_back(N->getOperand(1));
1381     } else {
1382       // Copy the callee address into the CTR register.
1383       SDOperand Callee = Select(N->getOperand(1));
1384       Chain = CurDAG->getTargetNode(PPC::MTCTR, MVT::Other, Callee, Chain);
1385
1386       // Copy the callee address into R12 on darwin.
1387       SDOperand R12 = CurDAG->getRegister(PPC::R12, MVT::i32);
1388       Chain = CurDAG->getNode(ISD::CopyToReg, MVT::Other, Chain, R12, Callee);
1389
1390       CallOperands.push_back(getI32Imm(20));  // Information to encode indcall
1391       CallOperands.push_back(getI32Imm(0));   // Information to encode indcall
1392       CallOperands.push_back(R12);
1393       CallOpcode = PPC::CALLindirect;
1394     }
1395
1396     unsigned GPR_idx = 0, FPR_idx = 0;
1397     static const unsigned GPR[] = {
1398       PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1399       PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1400     };
1401     static const unsigned FPR[] = {
1402       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1403       PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1404     };
1405
1406     SDOperand InFlag;  // Null incoming flag value.
1407
1408     for (unsigned i = 2, e = N->getNumOperands(); i != e; ++i) {
1409       unsigned DestReg = 0;
1410       MVT::ValueType RegTy = N->getOperand(i).getValueType();
1411       if (RegTy == MVT::i32) {
1412         assert(GPR_idx < 8 && "Too many int args");
1413         DestReg = GPR[GPR_idx++];
1414       } else {
1415         assert(MVT::isFloatingPoint(N->getOperand(i).getValueType()) &&
1416                "Unpromoted integer arg?");
1417         assert(FPR_idx < 13 && "Too many fp args");
1418         DestReg = FPR[FPR_idx++];
1419       }
1420
1421       if (N->getOperand(i).getOpcode() != ISD::UNDEF) {
1422         SDOperand Val = Select(N->getOperand(i));
1423         Chain = CurDAG->getCopyToReg(Chain, DestReg, Val, InFlag);
1424         InFlag = Chain.getValue(1);
1425         CallOperands.push_back(CurDAG->getRegister(DestReg, RegTy));
1426       }
1427     }
1428
1429     // Finally, once everything is in registers to pass to the call, emit the
1430     // call itself.
1431     if (InFlag.Val)
1432       CallOperands.push_back(InFlag);   // Strong dep on register copies.
1433     else
1434       CallOperands.push_back(Chain);    // Weak dep on whatever occurs before
1435     Chain = CurDAG->getTargetNode(CallOpcode, MVT::Other, MVT::Flag,
1436                                   CallOperands);
1437
1438     std::vector<SDOperand> CallResults;
1439
1440     // If the call has results, copy the values out of the ret val registers.
1441     switch (N->getValueType(0)) {
1442     default: assert(0 && "Unexpected ret value!");
1443     case MVT::Other: break;
1444     case MVT::i32:
1445       if (N->getValueType(1) == MVT::i32) {
1446         Chain = CurDAG->getCopyFromReg(Chain, PPC::R4, MVT::i32,
1447                                        Chain.getValue(1)).getValue(1);
1448         CallResults.push_back(Chain.getValue(0));
1449         Chain = CurDAG->getCopyFromReg(Chain, PPC::R3, MVT::i32,
1450                                        Chain.getValue(2)).getValue(1);
1451         CallResults.push_back(Chain.getValue(0));
1452       } else {
1453         Chain = CurDAG->getCopyFromReg(Chain, PPC::R3, MVT::i32,
1454                                        Chain.getValue(1)).getValue(1);
1455         CallResults.push_back(Chain.getValue(0));
1456       }
1457       break;
1458     case MVT::f32:
1459     case MVT::f64:
1460       Chain = CurDAG->getCopyFromReg(Chain, PPC::F1, N->getValueType(0),
1461                                      Chain.getValue(1)).getValue(1);
1462       CallResults.push_back(Chain.getValue(0));
1463       break;
1464     }
1465
1466     CallResults.push_back(Chain);
1467     for (unsigned i = 0, e = CallResults.size(); i != e; ++i)
1468       CodeGenMap[Op.getValue(i)] = CallResults[i];
1469     return CallResults[Op.ResNo];
1470   }
1471   case ISD::RET: {
1472     SDOperand Chain = Select(N->getOperand(0));     // Token chain.
1473
1474     if (N->getNumOperands() == 2) {
1475       SDOperand Val = Select(N->getOperand(1));
1476       if (N->getOperand(1).getValueType() == MVT::i32) {
1477         Chain = CurDAG->getCopyToReg(Chain, PPC::R3, Val);
1478       } else {
1479         assert(MVT::isFloatingPoint(N->getOperand(1).getValueType()));
1480         Chain = CurDAG->getCopyToReg(Chain, PPC::F1, Val);
1481       }
1482     } else if (N->getNumOperands() > 1) {
1483       assert(N->getOperand(1).getValueType() == MVT::i32 &&
1484              N->getOperand(2).getValueType() == MVT::i32 &&
1485              N->getNumOperands() == 3 && "Unknown two-register ret value!");
1486       Chain = CurDAG->getCopyToReg(Chain, PPC::R4, Select(N->getOperand(1)));
1487       Chain = CurDAG->getCopyToReg(Chain, PPC::R3, Select(N->getOperand(2)));
1488     }
1489
1490     // Finally, select this to a blr (return) instruction.
1491     CurDAG->SelectNodeTo(N, PPC::BLR, MVT::Other, Chain);
1492     return SDOperand(N, 0);
1493   }
1494   case ISD::BR:
1495     CurDAG->SelectNodeTo(N, PPC::B, MVT::Other, N->getOperand(1),
1496                          Select(N->getOperand(0)));
1497     return SDOperand(N, 0);
1498   case ISD::BR_CC:
1499   case ISD::BRTWOWAY_CC: {
1500     SDOperand Chain = Select(N->getOperand(0));
1501     MachineBasicBlock *Dest =
1502       cast<BasicBlockSDNode>(N->getOperand(4))->getBasicBlock();
1503     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
1504     SDOperand CondCode = SelectCC(N->getOperand(2), N->getOperand(3), CC);
1505
1506     // If this is a two way branch, then grab the fallthrough basic block
1507     // argument and build a PowerPC branch pseudo-op, suitable for long branch
1508     // conversion if necessary by the branch selection pass.  Otherwise, emit a
1509     // standard conditional branch.
1510     if (N->getOpcode() == ISD::BRTWOWAY_CC) {
1511       SDOperand CondTrueBlock = N->getOperand(4);
1512       SDOperand CondFalseBlock = N->getOperand(5);
1513
1514       // If the false case is the current basic block, then this is a self loop.
1515       // We do not want to emit "Loop: ... brcond Out; br Loop", as it adds an
1516       // extra dispatch group to the loop.  Instead, invert the condition and
1517       // emit "Loop: ... br!cond Loop; br Out
1518       if (cast<BasicBlockSDNode>(CondFalseBlock)->getBasicBlock() == BB) {
1519         std::swap(CondTrueBlock, CondFalseBlock);
1520         CC = getSetCCInverse(CC,
1521                              MVT::isInteger(N->getOperand(2).getValueType()));
1522       }
1523
1524       unsigned Opc = getBCCForSetCC(CC);
1525       SDOperand CB = CurDAG->getTargetNode(PPC::COND_BRANCH, MVT::Other,
1526                                            CondCode, getI32Imm(Opc),
1527                                            CondTrueBlock, CondFalseBlock,
1528                                            Chain);
1529       CurDAG->SelectNodeTo(N, PPC::B, MVT::Other, CondFalseBlock, CB);
1530     } else {
1531       // Iterate to the next basic block
1532       ilist<MachineBasicBlock>::iterator It = BB;
1533       ++It;
1534
1535       // If the fallthrough path is off the end of the function, which would be
1536       // undefined behavior, set it to be the same as the current block because
1537       // we have nothing better to set it to, and leaving it alone will cause
1538       // the PowerPC Branch Selection pass to crash.
1539       if (It == BB->getParent()->end()) It = Dest;
1540       CurDAG->SelectNodeTo(N, PPC::COND_BRANCH, MVT::Other, CondCode,
1541                            getI32Imm(getBCCForSetCC(CC)), N->getOperand(4),
1542                            CurDAG->getBasicBlock(It), Chain);
1543     }
1544     return SDOperand(N, 0);
1545   }
1546   }
1547
1548   return SelectCode(Op);
1549 }
1550
1551
1552 /// createPPC32ISelDag - This pass converts a legalized DAG into a
1553 /// PowerPC-specific DAG, ready for instruction scheduling.
1554 ///
1555 FunctionPass *llvm::createPPC32ISelDag(TargetMachine &TM) {
1556   return new PPC32DAGToDAGISel(TM);
1557 }
1558