lib/Target/Mips/MipsInstrInfo.td

   1 //===- MipsInstrInfo.td - Target Description for Mips Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Mips implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // Mips profiles and nodes
  17 //===----------------------------------------------------------------------===//
  18
  19 def SDT_MipsJmpLink      : SDTypeProfile<0, 1, [SDTCisVT<0, iPTR>]>;
  20 def SDT_MipsCMov         : SDTypeProfile<1, 4, [SDTCisSameAs<0, 1>,
  21                                                 SDTCisSameAs<1, 2>,
  22                                                 SDTCisSameAs<3, 4>,
  23                                                 SDTCisInt<4>]>;
  24 def SDT_MipsCallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  25 def SDT_MipsCallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  26 def SDT_MFLOHI : SDTypeProfile<1, 1, [SDTCisInt<0>, SDTCisVT<1, untyped>]>;
  27 def SDT_MTLOHI : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>,
  28                                       SDTCisInt<1>, SDTCisSameAs<1, 2>]>;
  29 def SDT_MipsMultDiv : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>, SDTCisInt<1>,
  30                                     SDTCisSameAs<1, 2>]>;
  31 def SDT_MipsMAddMSub : SDTypeProfile<1, 3,
  32                                      [SDTCisVT<0, untyped>, SDTCisSameAs<0, 3>,
  33                                       SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  34 def SDT_MipsDivRem16 : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>]>;
  35
  36 def SDT_MipsThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  37
  38 def SDT_Sync             : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  39
  40 def SDT_Ext : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  41                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>]>;
  42 def SDT_Ins : SDTypeProfile<1, 4, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  43                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>,
  44                                    SDTCisSameAs<0, 4>]>;
  45
  46 def SDTMipsLoadLR  : SDTypeProfile<1, 2,
  47                                    [SDTCisInt<0>, SDTCisPtrTy<1>,
  48                                     SDTCisSameAs<0, 2>]>;
  49
  50 // Call
  51 def MipsJmpLink : SDNode<"MipsISD::JmpLink",SDT_MipsJmpLink,
  52                          [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
  53                           SDNPVariadic]>;
  54
  55 // Tail call
  56 def MipsTailCall : SDNode<"MipsISD::TailCall", SDT_MipsJmpLink,
  57                           [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  58
  59 // Hi and Lo nodes are used to handle global addresses. Used on
  60 // MipsISelLowering to lower stuff like GlobalAddress, ExternalSymbol
  61 // static model. (nothing to do with Mips Registers Hi and Lo)
  62 def MipsHi    : SDNode<"MipsISD::Hi", SDTIntUnaryOp>;
  63 def MipsLo    : SDNode<"MipsISD::Lo", SDTIntUnaryOp>;
  64 def MipsGPRel : SDNode<"MipsISD::GPRel", SDTIntUnaryOp>;
  65
  66 // TlsGd node is used to handle General Dynamic TLS
  67 def MipsTlsGd : SDNode<"MipsISD::TlsGd", SDTIntUnaryOp>;
  68
  69 // TprelHi and TprelLo nodes are used to handle Local Exec TLS
  70 def MipsTprelHi    : SDNode<"MipsISD::TprelHi", SDTIntUnaryOp>;
  71 def MipsTprelLo    : SDNode<"MipsISD::TprelLo", SDTIntUnaryOp>;
  72
  73 // Thread pointer
  74 def MipsThreadPointer: SDNode<"MipsISD::ThreadPointer", SDT_MipsThreadPointer>;
  75
  76 // Return
  77 def MipsRet : SDNode<"MipsISD::Ret", SDTNone,
  78                      [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  79
  80 // These are target-independent nodes, but have target-specific formats.
  81 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_MipsCallSeqStart,
  82                            [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
  83 def callseq_end   : SDNode<"ISD::CALLSEQ_END", SDT_MipsCallSeqEnd,
  84                            [SDNPHasChain, SDNPSideEffect,
  85                             SDNPOptInGlue, SDNPOutGlue]>;
  86
  87 // Nodes used to extract LO/HI registers.
  88 def MipsMFHI : SDNode<"MipsISD::MFHI", SDT_MFLOHI>;
  89 def MipsMFLO : SDNode<"MipsISD::MFLO", SDT_MFLOHI>;
  90
  91 // Node used to insert 32-bit integers to LOHI register pair.
  92 def MipsMTLOHI : SDNode<"MipsISD::MTLOHI", SDT_MTLOHI>;
  93
  94 // Mult nodes.
  95 def MipsMult  : SDNode<"MipsISD::Mult", SDT_MipsMultDiv>;
  96 def MipsMultu : SDNode<"MipsISD::Multu", SDT_MipsMultDiv>;
  97
  98 // MAdd*/MSub* nodes
  99 def MipsMAdd  : SDNode<"MipsISD::MAdd", SDT_MipsMAddMSub>;
 100 def MipsMAddu : SDNode<"MipsISD::MAddu", SDT_MipsMAddMSub>;
 101 def MipsMSub  : SDNode<"MipsISD::MSub", SDT_MipsMAddMSub>;
 102 def MipsMSubu : SDNode<"MipsISD::MSubu", SDT_MipsMAddMSub>;
 103
 104 // DivRem(u) nodes
 105 def MipsDivRem    : SDNode<"MipsISD::DivRem", SDT_MipsMultDiv>;
 106 def MipsDivRemU   : SDNode<"MipsISD::DivRemU", SDT_MipsMultDiv>;
 107 def MipsDivRem16  : SDNode<"MipsISD::DivRem16", SDT_MipsDivRem16,
 108                            [SDNPOutGlue]>;
 109 def MipsDivRemU16 : SDNode<"MipsISD::DivRemU16", SDT_MipsDivRem16,
 110                            [SDNPOutGlue]>;
 111
 112 // Target constant nodes that are not part of any isel patterns and remain
 113 // unchanged can cause instructions with illegal operands to be emitted.
 114 // Wrapper node patterns give the instruction selector a chance to replace
 115 // target constant nodes that would otherwise remain unchanged with ADDiu
 116 // nodes. Without these wrapper node patterns, the following conditional move
 117 // instruction is emitted when function cmov2 in test/CodeGen/Mips/cmov.ll is
 118 // compiled:
 119 //  movn  %got(d)($gp), %got(c)($gp), $4
 120 // This instruction is illegal since movn can take only register operands.
 121
 122 def MipsWrapper    : SDNode<"MipsISD::Wrapper", SDTIntBinOp>;
 123
 124 def MipsSync : SDNode<"MipsISD::Sync", SDT_Sync, [SDNPHasChain,SDNPSideEffect]>;
 125
 126 def MipsExt :  SDNode<"MipsISD::Ext", SDT_Ext>;
 127 def MipsIns :  SDNode<"MipsISD::Ins", SDT_Ins>;
 128
 129 def MipsLWL : SDNode<"MipsISD::LWL", SDTMipsLoadLR,
 130                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 131 def MipsLWR : SDNode<"MipsISD::LWR", SDTMipsLoadLR,
 132                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 133 def MipsSWL : SDNode<"MipsISD::SWL", SDTStore,
 134                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 135 def MipsSWR : SDNode<"MipsISD::SWR", SDTStore,
 136                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 137 def MipsLDL : SDNode<"MipsISD::LDL", SDTMipsLoadLR,
 138                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 139 def MipsLDR : SDNode<"MipsISD::LDR", SDTMipsLoadLR,
 140                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 141 def MipsSDL : SDNode<"MipsISD::SDL", SDTStore,
 142                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 143 def MipsSDR : SDNode<"MipsISD::SDR", SDTStore,
 144                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 145
 146 //===----------------------------------------------------------------------===//
 147 // Mips Instruction Predicate Definitions.
 148 //===----------------------------------------------------------------------===//
 149 def HasMips2     :    Predicate<"Subtarget->hasMips2()">,
 150                       AssemblerPredicate<"FeatureMips2">;
 151 def HasMips3_32  :    Predicate<"Subtarget->hasMips3_32()">,
 152                       AssemblerPredicate<"FeatureMips3_32">;
 153 def HasMips3_32r2 :   Predicate<"Subtarget->hasMips3_32r2()">,
 154                       AssemblerPredicate<"FeatureMips3_32r2">;
 155 def HasMips3     :    Predicate<"Subtarget->hasMips3()">,
 156                       AssemblerPredicate<"FeatureMips3">;
 157 def HasMips4_32  :    Predicate<"Subtarget->hasMips4_32()">,
 158                       AssemblerPredicate<"FeatureMips4_32">;
 159 def NotMips4_32  :    Predicate<"!Subtarget->hasMips4_32()">,
 160                       AssemblerPredicate<"FeatureMips4_32">;
 161 def HasMips4_32r2 :   Predicate<"Subtarget->hasMips4_32r2()">,
 162                       AssemblerPredicate<"FeatureMips4_32r2">;
 163 def HasMips5_32r2 :   Predicate<"Subtarget->hasMips5_32r2()">,
 164                       AssemblerPredicate<"FeatureMips5_32r2">;
 165 def HasMips32    :    Predicate<"Subtarget->hasMips32()">,
 166                       AssemblerPredicate<"FeatureMips32">;
 167 def HasMips32r2  :    Predicate<"Subtarget->hasMips32r2()">,
 168                       AssemblerPredicate<"FeatureMips32r2">;
 169 def HasMips32r5  :    Predicate<"Subtarget->hasMips32r5()">,
 170                       AssemblerPredicate<"FeatureMips32r5">;
 171 def HasMips32r6  :    Predicate<"Subtarget->hasMips32r6()">,
 172                       AssemblerPredicate<"FeatureMips32r6">;
 173 def NotMips32r6  :    Predicate<"!Subtarget->hasMips32r6()">,
 174                       AssemblerPredicate<"!FeatureMips32r6">;
 175 def IsGP64bit    :    Predicate<"Subtarget->isGP64bit()">,
 176                       AssemblerPredicate<"FeatureGP64Bit">;
 177 def IsGP32bit    :    Predicate<"!Subtarget->isGP64bit()">,
 178                       AssemblerPredicate<"!FeatureGP64Bit">;
 179 def HasMips64    :    Predicate<"Subtarget->hasMips64()">,
 180                       AssemblerPredicate<"FeatureMips64">;
 181 def HasMips64r2  :    Predicate<"Subtarget->hasMips64r2()">,
 182                       AssemblerPredicate<"FeatureMips64r2">;
 183 def HasMips64r6  :    Predicate<"Subtarget->hasMips64r6()">,
 184                       AssemblerPredicate<"FeatureMips64r6">;
 185 def NotMips64r6  :    Predicate<"!Subtarget->hasMips64r6()">,
 186                       AssemblerPredicate<"!FeatureMips64r6">;
 187 def HasMicroMips32r6 : Predicate<"Subtarget->inMicroMips32r6Mode()">,
 188                        AssemblerPredicate<"FeatureMicroMips,FeatureMips32r6">;
 189 def HasMicroMips64r6 : Predicate<"Subtarget->inMicroMips64r6Mode()">,
 190                        AssemblerPredicate<"FeatureMicroMips,FeatureMips64r6">;
 191 def InMips16Mode :    Predicate<"Subtarget->inMips16Mode()">,
 192                       AssemblerPredicate<"FeatureMips16">;
 193 def HasCnMips    :    Predicate<"Subtarget->hasCnMips()">,
 194                       AssemblerPredicate<"FeatureCnMips">;
 195 def RelocStatic :     Predicate<"TM.getRelocationModel() == Reloc::Static">;
 196 def RelocPIC    :     Predicate<"TM.getRelocationModel() == Reloc::PIC_">;
 197 def NoNaNsFPMath :    Predicate<"TM.Options.NoNaNsFPMath">;
 198 def HasStdEnc :       Predicate<"Subtarget->hasStandardEncoding()">,
 199                       AssemblerPredicate<"!FeatureMips16">;
 200 def NotDSP :          Predicate<"!Subtarget->hasDSP()">;
 201 def InMicroMips    :  Predicate<"Subtarget->inMicroMipsMode()">,
 202                       AssemblerPredicate<"FeatureMicroMips">;
 203 def NotInMicroMips :  Predicate<"!Subtarget->inMicroMipsMode()">,
 204                       AssemblerPredicate<"!FeatureMicroMips">;
 205 def IsLE           :  Predicate<"Subtarget->isLittle()">;
 206 def IsBE           :  Predicate<"!Subtarget->isLittle()">;
 207 def IsNotNaCl    :    Predicate<"!Subtarget->isTargetNaCl()">;
 208 def UseTCCInDIV    :  AssemblerPredicate<"FeatureUseTCCInDIV">;
 209
 210 //===----------------------------------------------------------------------===//
 211 // Mips GPR size adjectives.
 212 // They are mutually exclusive.
 213 //===----------------------------------------------------------------------===//
 214
 215 class GPR_32 { list<Predicate> GPRPredicates = [IsGP32bit]; }
 216 class GPR_64 { list<Predicate> GPRPredicates = [IsGP64bit]; }
 217
 218 //===----------------------------------------------------------------------===//
 219 // Mips ISA/ASE membership and instruction group membership adjectives.
 220 // They are mutually exclusive.
 221 //===----------------------------------------------------------------------===//
 222
 223 // FIXME: I'd prefer to use additive predicates to build the instruction sets
 224 //        but we are short on assembler feature bits at the moment. Using a
 225 //        subtractive predicate will hopefully keep us under the 32 predicate
 226 //        limit long enough to develop an alternative way to handle P1||P2
 227 //        predicates.
 228 class ISA_MIPS1_NOT_4_32 {
 229   list<Predicate> InsnPredicates = [NotMips4_32];
 230 }
 231 class ISA_MIPS1_NOT_32R6_64R6 {
 232   list<Predicate> InsnPredicates = [NotMips32r6, NotMips64r6];
 233 }
 234 class ISA_MIPS2    { list<Predicate> InsnPredicates = [HasMips2]; }
 235 class ISA_MIPS2_NOT_32R6_64R6 {
 236   list<Predicate> InsnPredicates = [HasMips2, NotMips32r6, NotMips64r6];
 237 }
 238 class ISA_MIPS3    { list<Predicate> InsnPredicates = [HasMips3]; }
 239 class ISA_MIPS3_NOT_32R6_64R6 {
 240   list<Predicate> InsnPredicates = [HasMips3, NotMips32r6, NotMips64r6];
 241 }
 242 class ISA_MIPS32   { list<Predicate> InsnPredicates = [HasMips32]; }
 243 class ISA_MIPS32_NOT_32R6_64R6 {
 244   list<Predicate> InsnPredicates = [HasMips32, NotMips32r6, NotMips64r6];
 245 }
 246 class ISA_MIPS32R2 { list<Predicate> InsnPredicates = [HasMips32r2]; }
 247 class ISA_MIPS32R2_NOT_32R6_64R6 {
 248   list<Predicate> InsnPredicates = [HasMips32r2, NotMips32r6, NotMips64r6];
 249 }
 250 class ISA_MIPS32R5 { list<Predicate> InsnPredicates = [HasMips32r5]; }
 251 class ISA_MIPS64   { list<Predicate> InsnPredicates = [HasMips64]; }
 252 class ISA_MIPS64_NOT_64R6 {
 253   list<Predicate> InsnPredicates = [HasMips64, NotMips64r6];
 254 }
 255 class ISA_MIPS64R2 { list<Predicate> InsnPredicates = [HasMips64r2]; }
 256 class ISA_MIPS32R6 { list<Predicate> InsnPredicates = [HasMips32r6]; }
 257 class ISA_MIPS64R6 { list<Predicate> InsnPredicates = [HasMips64r6]; }
 258 class ISA_MICROMIPS { list<Predicate> InsnPredicates = [InMicroMips]; }
 259 class ISA_MICROMIPS32R6 {
 260   list<Predicate> InsnPredicates = [HasMicroMips32r6];
 261 }
 262 class ISA_MICROMIPS64R6 {
 263   list<Predicate> InsnPredicates = [HasMicroMips64r6];
 264 }
 265
 266 // The portions of MIPS-III that were also added to MIPS32
 267 class INSN_MIPS3_32 { list<Predicate> InsnPredicates = [HasMips3_32]; }
 268
 269 // The portions of MIPS-III that were also added to MIPS32 but were removed in
 270 // MIPS32r6 and MIPS64r6.
 271 class INSN_MIPS3_32_NOT_32R6_64R6 {
 272   list<Predicate> InsnPredicates = [HasMips3_32, NotMips32r6, NotMips64r6];
 273 }
 274
 275 // The portions of MIPS-III that were also added to MIPS32
 276 class INSN_MIPS3_32R2 { list<Predicate> InsnPredicates = [HasMips3_32r2]; }
 277
 278 // The portions of MIPS-IV that were also added to MIPS32 but were removed in
 279 // MIPS32r6 and MIPS64r6.
 280 class INSN_MIPS4_32_NOT_32R6_64R6 {
 281   list<Predicate> InsnPredicates = [HasMips4_32, NotMips32r6, NotMips64r6];
 282 }
 283
 284 // The portions of MIPS-IV that were also added to MIPS32r2 but were removed in
 285 // MIPS32r6 and MIPS64r6.
 286 class INSN_MIPS4_32R2_NOT_32R6_64R6 {
 287   list<Predicate> InsnPredicates = [HasMips4_32r2, NotMips32r6, NotMips64r6];
 288 }
 289
 290 // The portions of MIPS-V that were also added to MIPS32r2 but were removed in
 291 // MIPS32r6 and MIPS64r6.
 292 class INSN_MIPS5_32R2_NOT_32R6_64R6 {
 293   list<Predicate> InsnPredicates = [HasMips5_32r2, NotMips32r6, NotMips64r6];
 294 }
 295
 296 // Class used for separating microMIPSr6 and microMIPS (r3) instruction.
 297 // It can be used only on instructions that doesn't inherit PredicateControl.
 298 class ISA_MICROMIPS_NOT_32R6_64R6 : PredicateControl {
 299   let InsnPredicates = [InMicroMips, NotMips32r6, NotMips64r6];
 300 }
 301
 302 //===----------------------------------------------------------------------===//
 303
 304 class MipsPat<dag pattern, dag result> : Pat<pattern, result>, PredicateControl {
 305   let EncodingPredicates = [HasStdEnc];
 306 }
 307
 308 class MipsInstAlias<string Asm, dag Result, bit Emit = 0b1> :
 309   InstAlias<Asm, Result, Emit>, PredicateControl;
 310
 311 class IsCommutable {
 312   bit isCommutable = 1;
 313 }
 314
 315 class IsBranch {
 316   bit isBranch = 1;
 317 }
 318
 319 class IsReturn {
 320   bit isReturn = 1;
 321 }
 322
 323 class IsCall {
 324   bit isCall = 1;
 325 }
 326
 327 class IsTailCall {
 328   bit isCall = 1;
 329   bit isTerminator = 1;
 330   bit isReturn = 1;
 331   bit isBarrier = 1;
 332   bit hasExtraSrcRegAllocReq = 1;
 333   bit isCodeGenOnly = 1;
 334 }
 335
 336 class IsAsCheapAsAMove {
 337   bit isAsCheapAsAMove = 1;
 338 }
 339
 340 class NeverHasSideEffects {
 341   bit hasSideEffects = 0;
 342 }
 343
 344 //===----------------------------------------------------------------------===//
 345 // Instruction format superclass
 346 //===----------------------------------------------------------------------===//
 347
 348 include "MipsInstrFormats.td"
 349
 350 //===----------------------------------------------------------------------===//
 351 // Mips Operand, Complex Patterns and Transformations Definitions.
 352 //===----------------------------------------------------------------------===//
 353
 354 def MipsJumpTargetAsmOperand : AsmOperandClass {
 355   let Name = "JumpTarget";
 356   let ParserMethod = "parseJumpTarget";
 357   let PredicateMethod = "isImm";
 358   let RenderMethod = "addImmOperands";
 359 }
 360
 361 // Instruction operand types
 362 def jmptarget   : Operand<OtherVT> {
 363   let EncoderMethod = "getJumpTargetOpValue";
 364   let ParserMatchClass = MipsJumpTargetAsmOperand;
 365 }
 366 def brtarget    : Operand<OtherVT> {
 367   let EncoderMethod = "getBranchTargetOpValue";
 368   let OperandType = "OPERAND_PCREL";
 369   let DecoderMethod = "DecodeBranchTarget";
 370   let ParserMatchClass = MipsJumpTargetAsmOperand;
 371 }
 372 def calltarget  : Operand<iPTR> {
 373   let EncoderMethod = "getJumpTargetOpValue";
 374   let ParserMatchClass = MipsJumpTargetAsmOperand;
 375 }
 376
 377 def imm64: Operand<i64>;
 378
 379 def simm9 : Operand<i32>;
 380 def simm10 : Operand<i32>;
 381 def simm11 : Operand<i32>;
 382
 383 def simm16      : Operand<i32> {
 384   let DecoderMethod= "DecodeSimm16";
 385 }
 386
 387 def simm19_lsl2 : Operand<i32> {
 388   let EncoderMethod = "getSimm19Lsl2Encoding";
 389   let DecoderMethod = "DecodeSimm19Lsl2";
 390   let ParserMatchClass = MipsJumpTargetAsmOperand;
 391 }
 392
 393 def simm18_lsl3 : Operand<i32> {
 394   let EncoderMethod = "getSimm18Lsl3Encoding";
 395   let DecoderMethod = "DecodeSimm18Lsl3";
 396   let ParserMatchClass = MipsJumpTargetAsmOperand;
 397 }
 398
 399 def simm20      : Operand<i32> {
 400 }
 401
 402 def uimm20      : Operand<i32> {
 403 }
 404
 405 def MipsUImm10AsmOperand : AsmOperandClass {
 406   let Name = "UImm10";
 407   let RenderMethod = "addImmOperands";
 408   let ParserMethod = "parseImm";
 409   let PredicateMethod = "isUImm<10>";
 410 }
 411
 412 def uimm10      : Operand<i32> {
 413   let ParserMatchClass = MipsUImm10AsmOperand;
 414 }
 415
 416 def simm16_64   : Operand<i64> {
 417   let DecoderMethod = "DecodeSimm16";
 418 }
 419
 420 // Zero
 421 def uimmz       : Operand<i32> {
 422   let PrintMethod = "printUnsignedImm";
 423 }
 424
 425 // Unsigned Operand
 426 def uimm2 : Operand<i32> {
 427   let PrintMethod = "printUnsignedImm";
 428 }
 429
 430 def uimm3 : Operand<i32> {
 431   let PrintMethod = "printUnsignedImm";
 432 }
 433
 434 def uimm5       : Operand<i32> {
 435   let PrintMethod = "printUnsignedImm";
 436 }
 437
 438 def uimm6 : Operand<i32> {
 439   let PrintMethod = "printUnsignedImm";
 440 }
 441
 442 def uimm16      : Operand<i32> {
 443   let PrintMethod = "printUnsignedImm";
 444 }
 445
 446 def pcrel16      : Operand<i32> {
 447 }
 448
 449 def MipsMemAsmOperand : AsmOperandClass {
 450   let Name = "Mem";
 451   let ParserMethod = "parseMemOperand";
 452 }
 453
 454 def MipsMemSimm11AsmOperand : AsmOperandClass {
 455   let Name = "MemOffsetSimm11";
 456   let SuperClasses = [MipsMemAsmOperand];
 457   let RenderMethod = "addMemOperands";
 458   let ParserMethod = "parseMemOperand";
 459   let PredicateMethod = "isMemWithSimmOffset<11>";
 460 }
 461
 462 def MipsMemSimm16AsmOperand : AsmOperandClass {
 463   let Name = "MemOffsetSimm16";
 464   let SuperClasses = [MipsMemAsmOperand];
 465   let RenderMethod = "addMemOperands";
 466   let ParserMethod = "parseMemOperand";
 467   let PredicateMethod = "isMemWithSimmOffset<16>";
 468 }
 469
 470 def MipsInvertedImmoperand : AsmOperandClass {
 471   let Name = "InvNum";
 472   let RenderMethod = "addImmOperands";
 473   let ParserMethod = "parseInvNum";
 474 }
 475
 476 def InvertedImOperand : Operand<i32> {
 477   let ParserMatchClass = MipsInvertedImmoperand;
 478 }
 479
 480 def InvertedImOperand64 : Operand<i64> {
 481   let ParserMatchClass = MipsInvertedImmoperand;
 482 }
 483
 484 class mem_generic : Operand<iPTR> {
 485   let PrintMethod = "printMemOperand";
 486   let MIOperandInfo = (ops ptr_rc, simm16);
 487   let EncoderMethod = "getMemEncoding";
 488   let ParserMatchClass = MipsMemAsmOperand;
 489   let OperandType = "OPERAND_MEMORY";
 490 }
 491
 492 // Address operand
 493 def mem : mem_generic;
 494
 495 // MSA specific address operand
 496 def mem_msa : mem_generic {
 497   let MIOperandInfo = (ops ptr_rc, simm10);
 498   let EncoderMethod = "getMSAMemEncoding";
 499 }
 500
 501 def mem_simm9 : mem_generic {
 502   let MIOperandInfo = (ops ptr_rc, simm9);
 503   let EncoderMethod = "getMemEncoding";
 504 }
 505
 506 def mem_simm11 : mem_generic {
 507   let MIOperandInfo = (ops ptr_rc, simm11);
 508   let EncoderMethod = "getMemEncoding";
 509   let ParserMatchClass = MipsMemSimm11AsmOperand;
 510 }
 511
 512 def mem_simm16 : mem_generic {
 513   let MIOperandInfo = (ops ptr_rc, simm16);
 514   let EncoderMethod = "getMemEncoding";
 515   let ParserMatchClass = MipsMemSimm16AsmOperand;
 516 }
 517
 518 def mem_ea : Operand<iPTR> {
 519   let PrintMethod = "printMemOperandEA";
 520   let MIOperandInfo = (ops ptr_rc, simm16);
 521   let EncoderMethod = "getMemEncoding";
 522   let OperandType = "OPERAND_MEMORY";
 523 }
 524
 525 def PtrRC : Operand<iPTR> {
 526   let MIOperandInfo = (ops ptr_rc);
 527   let DecoderMethod = "DecodePtrRegisterClass";
 528   let ParserMatchClass = GPR32AsmOperand;
 529 }
 530
 531 // size operand of ext instruction
 532 def size_ext : Operand<i32> {
 533   let EncoderMethod = "getSizeExtEncoding";
 534   let DecoderMethod = "DecodeExtSize";
 535 }
 536
 537 // size operand of ins instruction
 538 def size_ins : Operand<i32> {
 539   let EncoderMethod = "getSizeInsEncoding";
 540   let DecoderMethod = "DecodeInsSize";
 541 }
 542
 543 // Transformation Function - get the lower 16 bits.
 544 def LO16 : SDNodeXForm<imm, [{
 545   return getImm(N, N->getZExtValue() & 0xFFFF);
 546 }]>;
 547
 548 // Transformation Function - get the higher 16 bits.
 549 def HI16 : SDNodeXForm<imm, [{
 550   return getImm(N, (N->getZExtValue() >> 16) & 0xFFFF);
 551 }]>;
 552
 553 // Plus 1.
 554 def Plus1 : SDNodeXForm<imm, [{ return getImm(N, N->getSExtValue() + 1); }]>;
 555
 556 // Node immediate is zero (e.g. insve.d)
 557 def immz : PatLeaf<(imm), [{ return N->getSExtValue() == 0; }]>;
 558
 559 // Node immediate fits as 16-bit sign extended on target immediate.
 560 // e.g. addi, andi
 561 def immSExt8  : PatLeaf<(imm), [{ return isInt<8>(N->getSExtValue()); }]>;
 562
 563 // Node immediate fits as 16-bit sign extended on target immediate.
 564 // e.g. addi, andi
 565 def immSExt16  : PatLeaf<(imm), [{ return isInt<16>(N->getSExtValue()); }]>;
 566
 567 // Node immediate fits as 15-bit sign extended on target immediate.
 568 // e.g. addi, andi
 569 def immSExt15  : PatLeaf<(imm), [{ return isInt<15>(N->getSExtValue()); }]>;
 570
 571 // Node immediate fits as 16-bit zero extended on target immediate.
 572 // The LO16 param means that only the lower 16 bits of the node
 573 // immediate are caught.
 574 // e.g. addiu, sltiu
 575 def immZExt16  : PatLeaf<(imm), [{
 576   if (N->getValueType(0) == MVT::i32)
 577     return (uint32_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 578   else
 579     return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 580 }], LO16>;
 581
 582 // Immediate can be loaded with LUi (32-bit int with lower 16-bit cleared).
 583 def immLow16Zero : PatLeaf<(imm), [{
 584   int64_t Val = N->getSExtValue();
 585   return isInt<32>(Val) && !(Val & 0xffff);
 586 }]>;
 587
 588 // shamt field must fit in 5 bits.
 589 def immZExt5 : ImmLeaf<i32, [{return Imm == (Imm & 0x1f);}]>;
 590
 591 // True if (N + 1) fits in 16-bit field.
 592 def immSExt16Plus1 : PatLeaf<(imm), [{
 593   return isInt<17>(N->getSExtValue()) && isInt<16>(N->getSExtValue() + 1);
 594 }]>;
 595
 596 // Mips Address Mode! SDNode frameindex could possibily be a match
 597 // since load and store instructions from stack used it.
 598 def addr :
 599   ComplexPattern<iPTR, 2, "selectIntAddr", [frameindex]>;
 600
 601 def addrRegImm :
 602   ComplexPattern<iPTR, 2, "selectAddrRegImm", [frameindex]>;
 603
 604 def addrRegReg :
 605   ComplexPattern<iPTR, 2, "selectAddrRegReg", [frameindex]>;
 606
 607 def addrDefault :
 608   ComplexPattern<iPTR, 2, "selectAddrDefault", [frameindex]>;
 609
 610 def addrimm10 : ComplexPattern<iPTR, 2, "selectIntAddrMSA", [frameindex]>;
 611
 612 //===----------------------------------------------------------------------===//
 613 // Instructions specific format
 614 //===----------------------------------------------------------------------===//
 615
 616 // Arithmetic and logical instructions with 3 register operands.
 617 class ArithLogicR<string opstr, RegisterOperand RO, bit isComm = 0,
 618                   InstrItinClass Itin = NoItinerary,
 619                   SDPatternOperator OpNode = null_frag>:
 620   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 621          !strconcat(opstr, "\t$rd, $rs, $rt"),
 622          [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR, opstr> {
 623   let isCommutable = isComm;
 624   let isReMaterializable = 1;
 625   let TwoOperandAliasConstraint = "$rd = $rs";
 626 }
 627
 628 // Arithmetic and logical instructions with 2 register operands.
 629 class ArithLogicI<string opstr, Operand Od, RegisterOperand RO,
 630                   InstrItinClass Itin = NoItinerary,
 631                   SDPatternOperator imm_type = null_frag,
 632                   SDPatternOperator OpNode = null_frag> :
 633   InstSE<(outs RO:$rt), (ins RO:$rs, Od:$imm16),
 634          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 635          [(set RO:$rt, (OpNode RO:$rs, imm_type:$imm16))],
 636          Itin, FrmI, opstr> {
 637   let isReMaterializable = 1;
 638   let TwoOperandAliasConstraint = "$rs = $rt";
 639 }
 640
 641 // Arithmetic Multiply ADD/SUB
 642 class MArithR<string opstr, InstrItinClass itin, bit isComm = 0> :
 643   InstSE<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt),
 644          !strconcat(opstr, "\t$rs, $rt"), [], itin, FrmR, opstr> {
 645   let Defs = [HI0, LO0];
 646   let Uses = [HI0, LO0];
 647   let isCommutable = isComm;
 648 }
 649
 650 //  Logical
 651 class LogicNOR<string opstr, RegisterOperand RO>:
 652   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 653          !strconcat(opstr, "\t$rd, $rs, $rt"),
 654          [(set RO:$rd, (not (or RO:$rs, RO:$rt)))], II_NOR, FrmR, opstr> {
 655   let isCommutable = 1;
 656 }
 657
 658 // Shifts
 659 class shift_rotate_imm<string opstr, Operand ImmOpnd,
 660                        RegisterOperand RO, InstrItinClass itin,
 661                        SDPatternOperator OpNode = null_frag,
 662                        SDPatternOperator PF = null_frag> :
 663   InstSE<(outs RO:$rd), (ins RO:$rt, ImmOpnd:$shamt),
 664          !strconcat(opstr, "\t$rd, $rt, $shamt"),
 665          [(set RO:$rd, (OpNode RO:$rt, PF:$shamt))], itin, FrmR, opstr> {
 666   let TwoOperandAliasConstraint = "$rt = $rd";
 667 }
 668
 669 class shift_rotate_reg<string opstr, RegisterOperand RO, InstrItinClass itin,
 670                        SDPatternOperator OpNode = null_frag>:
 671   InstSE<(outs RO:$rd), (ins RO:$rt, GPR32Opnd:$rs),
 672          !strconcat(opstr, "\t$rd, $rt, $rs"),
 673          [(set RO:$rd, (OpNode RO:$rt, GPR32Opnd:$rs))], itin, FrmR,
 674          opstr>;
 675
 676 // Load Upper Imediate
 677 class LoadUpper<string opstr, RegisterOperand RO, Operand Imm>:
 678   InstSE<(outs RO:$rt), (ins Imm:$imm16), !strconcat(opstr, "\t$rt, $imm16"),
 679          [], II_LUI, FrmI, opstr>, IsAsCheapAsAMove {
 680   let hasSideEffects = 0;
 681   let isReMaterializable = 1;
 682 }
 683
 684 // Memory Load/Store
 685 class Load<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 686            InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 687   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 688          [(set RO:$rt, (OpNode Addr:$addr))], Itin, FrmI, opstr> {
 689   let DecoderMethod = "DecodeMem";
 690   let canFoldAsLoad = 1;
 691   let mayLoad = 1;
 692 }
 693
 694 class Store<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 695             InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 696   InstSE<(outs), (ins RO:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 697          [(OpNode RO:$rt, Addr:$addr)], Itin, FrmI, opstr> {
 698   let DecoderMethod = "DecodeMem";
 699   let mayStore = 1;
 700 }
 701
 702 // Load/Store Left/Right
 703 let canFoldAsLoad = 1 in
 704 class LoadLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 705                     InstrItinClass Itin> :
 706   InstSE<(outs RO:$rt), (ins mem:$addr, RO:$src),
 707          !strconcat(opstr, "\t$rt, $addr"),
 708          [(set RO:$rt, (OpNode addr:$addr, RO:$src))], Itin, FrmI> {
 709   let DecoderMethod = "DecodeMem";
 710   string Constraints = "$src = $rt";
 711 }
 712
 713 class StoreLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 714                      InstrItinClass Itin> :
 715   InstSE<(outs), (ins RO:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 716          [(OpNode RO:$rt, addr:$addr)], Itin, FrmI> {
 717   let DecoderMethod = "DecodeMem";
 718 }
 719
 720 // COP2 Load/Store
 721 class LW_FT2<string opstr, RegisterOperand RC, InstrItinClass Itin,
 722              SDPatternOperator OpNode= null_frag> :
 723   InstSE<(outs RC:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 724          [(set RC:$rt, (OpNode addrDefault:$addr))], Itin, FrmFI, opstr> {
 725   let DecoderMethod = "DecodeFMem2";
 726   let mayLoad = 1;
 727 }
 728
 729 class SW_FT2<string opstr, RegisterOperand RC, InstrItinClass Itin,
 730              SDPatternOperator OpNode= null_frag> :
 731   InstSE<(outs), (ins RC:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 732          [(OpNode RC:$rt, addrDefault:$addr)], Itin, FrmFI, opstr> {
 733   let DecoderMethod = "DecodeFMem2";
 734   let mayStore = 1;
 735 }
 736
 737 // COP3 Load/Store
 738 class LW_FT3<string opstr, RegisterOperand RC, InstrItinClass Itin,
 739              SDPatternOperator OpNode= null_frag> :
 740   InstSE<(outs RC:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 741          [(set RC:$rt, (OpNode addrDefault:$addr))], Itin, FrmFI, opstr> {
 742   let DecoderMethod = "DecodeFMem3";
 743   let mayLoad = 1;
 744 }
 745
 746 class SW_FT3<string opstr, RegisterOperand RC, InstrItinClass Itin,
 747              SDPatternOperator OpNode= null_frag> :
 748   InstSE<(outs), (ins RC:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 749          [(OpNode RC:$rt, addrDefault:$addr)], Itin, FrmFI, opstr> {
 750   let DecoderMethod = "DecodeFMem3";
 751   let mayStore = 1;
 752 }
 753
 754 // Conditional Branch
 755 class CBranch<string opstr, DAGOperand opnd, PatFrag cond_op,
 756               RegisterOperand RO, bit DelaySlot = 1> :
 757   InstSE<(outs), (ins RO:$rs, RO:$rt, opnd:$offset),
 758          !strconcat(opstr, "\t$rs, $rt, $offset"),
 759          [(brcond (i32 (cond_op RO:$rs, RO:$rt)), bb:$offset)], IIBranch,
 760          FrmI, opstr> {
 761   let isBranch = 1;
 762   let isTerminator = 1;
 763   let hasDelaySlot = DelaySlot;
 764   let Defs = [AT];
 765 }
 766
 767 class CBranchZero<string opstr, DAGOperand opnd, PatFrag cond_op,
 768                   RegisterOperand RO, bit DelaySlot = 1> :
 769   InstSE<(outs), (ins RO:$rs, opnd:$offset),
 770          !strconcat(opstr, "\t$rs, $offset"),
 771          [(brcond (i32 (cond_op RO:$rs, 0)), bb:$offset)], IIBranch,
 772          FrmI, opstr> {
 773   let isBranch = 1;
 774   let isTerminator = 1;
 775   let hasDelaySlot = DelaySlot;
 776   let Defs = [AT];
 777 }
 778
 779 // SetCC
 780 class SetCC_R<string opstr, PatFrag cond_op, RegisterOperand RO> :
 781   InstSE<(outs GPR32Opnd:$rd), (ins RO:$rs, RO:$rt),
 782          !strconcat(opstr, "\t$rd, $rs, $rt"),
 783          [(set GPR32Opnd:$rd, (cond_op RO:$rs, RO:$rt))],
 784          II_SLT_SLTU, FrmR, opstr>;
 785
 786 class SetCC_I<string opstr, PatFrag cond_op, Operand Od, PatLeaf imm_type,
 787               RegisterOperand RO>:
 788   InstSE<(outs GPR32Opnd:$rt), (ins RO:$rs, Od:$imm16),
 789          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 790          [(set GPR32Opnd:$rt, (cond_op RO:$rs, imm_type:$imm16))],
 791          II_SLTI_SLTIU, FrmI, opstr>;
 792
 793 // Jump
 794 class JumpFJ<DAGOperand opnd, string opstr, SDPatternOperator operator,
 795              SDPatternOperator targetoperator, string bopstr> :
 796   InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 797          [(operator targetoperator:$target)], IIBranch, FrmJ, bopstr> {
 798   let isTerminator=1;
 799   let isBarrier=1;
 800   let hasDelaySlot = 1;
 801   let DecoderMethod = "DecodeJumpTarget";
 802   let Defs = [AT];
 803 }
 804
 805 // Unconditional branch
 806 class UncondBranch<Instruction BEQInst> :
 807   PseudoSE<(outs), (ins brtarget:$offset), [(br bb:$offset)], IIBranch>,
 808   PseudoInstExpansion<(BEQInst ZERO, ZERO, brtarget:$offset)> {
 809   let isBranch = 1;
 810   let isTerminator = 1;
 811   let isBarrier = 1;
 812   let hasDelaySlot = 1;
 813   let AdditionalPredicates = [RelocPIC];
 814   let Defs = [AT];
 815 }
 816
 817 // Base class for indirect branch and return instruction classes.
 818 let isTerminator=1, isBarrier=1, hasDelaySlot = 1 in
 819 class JumpFR<string opstr, RegisterOperand RO,
 820              SDPatternOperator operator = null_frag>:
 821   InstSE<(outs), (ins RO:$rs), "jr\t$rs", [(operator RO:$rs)], IIBranch,
 822          FrmR, opstr>;
 823
 824 // Indirect branch
 825 class IndirectBranch<string opstr, RegisterOperand RO> : JumpFR<opstr, RO> {
 826   let isBranch = 1;
 827   let isIndirectBranch = 1;
 828 }
 829
 830 // Jump and Link (Call)
 831 let isCall=1, hasDelaySlot=1, Defs = [RA] in {
 832   class JumpLink<string opstr, DAGOperand opnd> :
 833     InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 834            [(MipsJmpLink imm:$target)], IIBranch, FrmJ, opstr> {
 835     let DecoderMethod = "DecodeJumpTarget";
 836   }
 837
 838   class JumpLinkRegPseudo<RegisterOperand RO, Instruction JALRInst,
 839                           Register RetReg, RegisterOperand ResRO = RO>:
 840     PseudoSE<(outs), (ins RO:$rs), [(MipsJmpLink RO:$rs)], IIBranch>,
 841     PseudoInstExpansion<(JALRInst RetReg, ResRO:$rs)>;
 842
 843   class JumpLinkReg<string opstr, RegisterOperand RO>:
 844     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 845            [], IIBranch, FrmR>;
 846
 847   class BGEZAL_FT<string opstr, DAGOperand opnd,
 848                   RegisterOperand RO, bit DelaySlot = 1> :
 849     InstSE<(outs), (ins RO:$rs, opnd:$offset),
 850            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI, opstr> {
 851     let hasDelaySlot = DelaySlot;
 852   }
 853
 854 }
 855
 856 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, hasDelaySlot = 1,
 857     hasExtraSrcRegAllocReq = 1, Defs = [AT] in {
 858   class TailCall<Instruction JumpInst> :
 859     PseudoSE<(outs), (ins calltarget:$target), [], IIBranch>,
 860     PseudoInstExpansion<(JumpInst jmptarget:$target)>;
 861
 862   class TailCallReg<RegisterOperand RO, Instruction JRInst,
 863                     RegisterOperand ResRO = RO> :
 864     PseudoSE<(outs), (ins RO:$rs), [(MipsTailCall RO:$rs)], IIBranch>,
 865     PseudoInstExpansion<(JRInst ResRO:$rs)>;
 866 }
 867
 868 class BAL_BR_Pseudo<Instruction RealInst> :
 869   PseudoSE<(outs), (ins brtarget:$offset), [], IIBranch>,
 870   PseudoInstExpansion<(RealInst ZERO, brtarget:$offset)> {
 871   let isBranch = 1;
 872   let isTerminator = 1;
 873   let isBarrier = 1;
 874   let hasDelaySlot = 1;
 875   let Defs = [RA];
 876 }
 877
 878 // Syscall
 879 class SYS_FT<string opstr> :
 880   InstSE<(outs), (ins uimm20:$code_),
 881          !strconcat(opstr, "\t$code_"), [], NoItinerary, FrmI, opstr>;
 882 // Break
 883 class BRK_FT<string opstr> :
 884   InstSE<(outs), (ins uimm10:$code_1, uimm10:$code_2),
 885          !strconcat(opstr, "\t$code_1, $code_2"), [], NoItinerary,
 886          FrmOther, opstr>;
 887
 888 // (D)Eret
 889 class ER_FT<string opstr> :
 890   InstSE<(outs), (ins),
 891          opstr, [], NoItinerary, FrmOther, opstr>;
 892
 893 // Interrupts
 894 class DEI_FT<string opstr, RegisterOperand RO> :
 895   InstSE<(outs RO:$rt), (ins),
 896          !strconcat(opstr, "\t$rt"), [], NoItinerary, FrmOther, opstr>;
 897
 898 // Wait
 899 class WAIT_FT<string opstr> :
 900   InstSE<(outs), (ins), opstr, [], NoItinerary, FrmOther, opstr>;
 901
 902 // Sync
 903 let hasSideEffects = 1 in
 904 class SYNC_FT<string opstr> :
 905   InstSE<(outs), (ins i32imm:$stype), "sync $stype", [(MipsSync imm:$stype)],
 906          NoItinerary, FrmOther, opstr>;
 907
 908 class SYNCI_FT<string opstr> :
 909   InstSE<(outs), (ins mem_simm16:$addr), !strconcat(opstr, "\t$addr"), [],
 910          NoItinerary, FrmOther, opstr> {
 911   let hasSideEffects = 1;
 912   let DecoderMethod = "DecodeSyncI";
 913 }
 914
 915 let hasSideEffects = 1 in
 916 class TEQ_FT<string opstr, RegisterOperand RO> :
 917   InstSE<(outs), (ins RO:$rs, RO:$rt, uimm16:$code_),
 918          !strconcat(opstr, "\t$rs, $rt, $code_"), [], NoItinerary,
 919          FrmI, opstr>;
 920
 921 class TEQI_FT<string opstr, RegisterOperand RO> :
 922   InstSE<(outs), (ins RO:$rs, uimm16:$imm16),
 923          !strconcat(opstr, "\t$rs, $imm16"), [], NoItinerary, FrmOther, opstr>;
 924 // Mul, Div
 925 class Mult<string opstr, InstrItinClass itin, RegisterOperand RO,
 926            list<Register> DefRegs> :
 927   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$rs, $rt"), [],
 928          itin, FrmR, opstr> {
 929   let isCommutable = 1;
 930   let Defs = DefRegs;
 931   let hasSideEffects = 0;
 932 }
 933
 934 // Pseudo multiply/divide instruction with explicit accumulator register
 935 // operands.
 936 class MultDivPseudo<Instruction RealInst, RegisterClass R0, RegisterOperand R1,
 937                     SDPatternOperator OpNode, InstrItinClass Itin,
 938                     bit IsComm = 1, bit HasSideEffects = 0,
 939                     bit UsesCustomInserter = 0> :
 940   PseudoSE<(outs R0:$ac), (ins R1:$rs, R1:$rt),
 941            [(set R0:$ac, (OpNode R1:$rs, R1:$rt))], Itin>,
 942   PseudoInstExpansion<(RealInst R1:$rs, R1:$rt)> {
 943   let isCommutable = IsComm;
 944   let hasSideEffects = HasSideEffects;
 945   let usesCustomInserter = UsesCustomInserter;
 946 }
 947
 948 // Pseudo multiply add/sub instruction with explicit accumulator register
 949 // operands.
 950 class MAddSubPseudo<Instruction RealInst, SDPatternOperator OpNode,
 951                     InstrItinClass itin>
 952   : PseudoSE<(outs ACC64:$ac),
 953              (ins GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin),
 954              [(set ACC64:$ac,
 955               (OpNode GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin))],
 956              itin>,
 957     PseudoInstExpansion<(RealInst GPR32Opnd:$rs, GPR32Opnd:$rt)> {
 958   string Constraints = "$acin = $ac";
 959 }
 960
 961 class Div<string opstr, InstrItinClass itin, RegisterOperand RO,
 962           list<Register> DefRegs> :
 963   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$$zero, $rs, $rt"),
 964          [], itin, FrmR, opstr> {
 965   let Defs = DefRegs;
 966 }
 967
 968 // Move from Hi/Lo
 969 class PseudoMFLOHI<RegisterClass DstRC, RegisterClass SrcRC, SDNode OpNode>
 970   : PseudoSE<(outs DstRC:$rd), (ins SrcRC:$hilo),
 971              [(set DstRC:$rd, (OpNode SrcRC:$hilo))], II_MFHI_MFLO>;
 972
 973 class MoveFromLOHI<string opstr, RegisterOperand RO, Register UseReg>:
 974   InstSE<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"), [], II_MFHI_MFLO,
 975          FrmR, opstr> {
 976   let Uses = [UseReg];
 977   let hasSideEffects = 0;
 978 }
 979
 980 class PseudoMTLOHI<RegisterClass DstRC, RegisterClass SrcRC>
 981   : PseudoSE<(outs DstRC:$lohi), (ins SrcRC:$lo, SrcRC:$hi),
 982              [(set DstRC:$lohi, (MipsMTLOHI SrcRC:$lo, SrcRC:$hi))],
 983              II_MTHI_MTLO>;
 984
 985 class MoveToLOHI<string opstr, RegisterOperand RO, list<Register> DefRegs>:
 986   InstSE<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"), [], II_MTHI_MTLO,
 987   FrmR, opstr> {
 988   let Defs = DefRegs;
 989   let hasSideEffects = 0;
 990 }
 991
 992 class EffectiveAddress<string opstr, RegisterOperand RO> :
 993   InstSE<(outs RO:$rt), (ins mem_ea:$addr), !strconcat(opstr, "\t$rt, $addr"),
 994          [(set RO:$rt, addr:$addr)], NoItinerary, FrmI,
 995          !strconcat(opstr, "_lea")> {
 996   let isCodeGenOnly = 1;
 997   let DecoderMethod = "DecodeMem";
 998 }
 999
1000 // Count Leading Ones/Zeros in Word
1001 class CountLeading0<string opstr, RegisterOperand RO>:
1002   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
1003          [(set RO:$rd, (ctlz RO:$rs))], II_CLZ, FrmR, opstr>;
1004
1005 class CountLeading1<string opstr, RegisterOperand RO>:
1006   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
1007          [(set RO:$rd, (ctlz (not RO:$rs)))], II_CLO, FrmR, opstr>;
1008
1009 // Sign Extend in Register.
1010 class SignExtInReg<string opstr, ValueType vt, RegisterOperand RO,
1011                    InstrItinClass itin> :
1012   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"),
1013          [(set RO:$rd, (sext_inreg RO:$rt, vt))], itin, FrmR, opstr>;
1014
1015 // Subword Swap
1016 class SubwordSwap<string opstr, RegisterOperand RO>:
1017   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"), [],
1018          NoItinerary, FrmR, opstr> {
1019   let hasSideEffects = 0;
1020 }
1021
1022 // Read Hardware
1023 class ReadHardware<RegisterOperand CPURegOperand, RegisterOperand RO> :
1024   InstSE<(outs CPURegOperand:$rt), (ins RO:$rd), "rdhwr\t$rt, $rd", [],
1025          II_RDHWR, FrmR, "rdhwr">;
1026
1027 // Ext and Ins
1028 class ExtBase<string opstr, RegisterOperand RO, Operand PosOpnd,
1029               SDPatternOperator Op = null_frag>:
1030   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ext:$size),
1031          !strconcat(opstr, " $rt, $rs, $pos, $size"),
1032          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size))], II_EXT,
1033          FrmR, opstr>, ISA_MIPS32R2;
1034
1035 class InsBase<string opstr, RegisterOperand RO, Operand PosOpnd,
1036               SDPatternOperator Op = null_frag>:
1037   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ins:$size, RO:$src),
1038          !strconcat(opstr, " $rt, $rs, $pos, $size"),
1039          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size, RO:$src))],
1040          II_INS, FrmR, opstr>, ISA_MIPS32R2 {
1041   let Constraints = "$src = $rt";
1042 }
1043
1044 // Atomic instructions with 2 source operands (ATOMIC_SWAP & ATOMIC_LOAD_*).
1045 class Atomic2Ops<PatFrag Op, RegisterClass DRC> :
1046   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$incr),
1047            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$incr))]>;
1048
1049 // Atomic Compare & Swap.
1050 class AtomicCmpSwap<PatFrag Op, RegisterClass DRC> :
1051   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$cmp, DRC:$swap),
1052            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$cmp, DRC:$swap))]>;
1053
1054 class LLBase<string opstr, RegisterOperand RO> :
1055   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
1056          [], NoItinerary, FrmI> {
1057   let DecoderMethod = "DecodeMem";
1058   let mayLoad = 1;
1059 }
1060
1061 class SCBase<string opstr, RegisterOperand RO> :
1062   InstSE<(outs RO:$dst), (ins RO:$rt, mem:$addr),
1063          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
1064   let DecoderMethod = "DecodeMem";
1065   let mayStore = 1;
1066   let Constraints = "$rt = $dst";
1067 }
1068
1069 class MFC3OP<string asmstr, RegisterOperand RO, RegisterOperand RD> :
1070   InstSE<(outs RO:$rt), (ins RD:$rd, uimm16:$sel),
1071          !strconcat(asmstr, "\t$rt, $rd, $sel"), [], NoItinerary, FrmFR>;
1072
1073 class MTC3OP<string asmstr, RegisterOperand RO, RegisterOperand RD> :
1074   InstSE<(outs RO:$rd), (ins RD:$rt, uimm16:$sel),
1075          !strconcat(asmstr, "\t$rt, $rd, $sel"), [], NoItinerary, FrmFR>;
1076
1077 class TrapBase<Instruction RealInst>
1078   : PseudoSE<(outs), (ins), [(trap)], NoItinerary>,
1079     PseudoInstExpansion<(RealInst 0, 0)> {
1080   let isBarrier = 1;
1081   let isTerminator = 1;
1082   let isCodeGenOnly = 1;
1083 }
1084
1085 //===----------------------------------------------------------------------===//
1086 // Pseudo instructions
1087 //===----------------------------------------------------------------------===//
1088
1089 // Return RA.
1090 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1, hasCtrlDep=1 in
1091 def RetRA : PseudoSE<(outs), (ins), [(MipsRet)]>;
1092
1093 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1094 def ADJCALLSTACKDOWN : MipsPseudo<(outs), (ins i32imm:$amt),
1095                                   [(callseq_start timm:$amt)]>;
1096 def ADJCALLSTACKUP   : MipsPseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
1097                                   [(callseq_end timm:$amt1, timm:$amt2)]>;
1098 }
1099
1100 let usesCustomInserter = 1 in {
1101   def ATOMIC_LOAD_ADD_I8   : Atomic2Ops<atomic_load_add_8, GPR32>;
1102   def ATOMIC_LOAD_ADD_I16  : Atomic2Ops<atomic_load_add_16, GPR32>;
1103   def ATOMIC_LOAD_ADD_I32  : Atomic2Ops<atomic_load_add_32, GPR32>;
1104   def ATOMIC_LOAD_SUB_I8   : Atomic2Ops<atomic_load_sub_8, GPR32>;
1105   def ATOMIC_LOAD_SUB_I16  : Atomic2Ops<atomic_load_sub_16, GPR32>;
1106   def ATOMIC_LOAD_SUB_I32  : Atomic2Ops<atomic_load_sub_32, GPR32>;
1107   def ATOMIC_LOAD_AND_I8   : Atomic2Ops<atomic_load_and_8, GPR32>;
1108   def ATOMIC_LOAD_AND_I16  : Atomic2Ops<atomic_load_and_16, GPR32>;
1109   def ATOMIC_LOAD_AND_I32  : Atomic2Ops<atomic_load_and_32, GPR32>;
1110   def ATOMIC_LOAD_OR_I8    : Atomic2Ops<atomic_load_or_8, GPR32>;
1111   def ATOMIC_LOAD_OR_I16   : Atomic2Ops<atomic_load_or_16, GPR32>;
1112   def ATOMIC_LOAD_OR_I32   : Atomic2Ops<atomic_load_or_32, GPR32>;
1113   def ATOMIC_LOAD_XOR_I8   : Atomic2Ops<atomic_load_xor_8, GPR32>;
1114   def ATOMIC_LOAD_XOR_I16  : Atomic2Ops<atomic_load_xor_16, GPR32>;
1115   def ATOMIC_LOAD_XOR_I32  : Atomic2Ops<atomic_load_xor_32, GPR32>;
1116   def ATOMIC_LOAD_NAND_I8  : Atomic2Ops<atomic_load_nand_8, GPR32>;
1117   def ATOMIC_LOAD_NAND_I16 : Atomic2Ops<atomic_load_nand_16, GPR32>;
1118   def ATOMIC_LOAD_NAND_I32 : Atomic2Ops<atomic_load_nand_32, GPR32>;
1119
1120   def ATOMIC_SWAP_I8       : Atomic2Ops<atomic_swap_8, GPR32>;
1121   def ATOMIC_SWAP_I16      : Atomic2Ops<atomic_swap_16, GPR32>;
1122   def ATOMIC_SWAP_I32      : Atomic2Ops<atomic_swap_32, GPR32>;
1123
1124   def ATOMIC_CMP_SWAP_I8   : AtomicCmpSwap<atomic_cmp_swap_8, GPR32>;
1125   def ATOMIC_CMP_SWAP_I16  : AtomicCmpSwap<atomic_cmp_swap_16, GPR32>;
1126   def ATOMIC_CMP_SWAP_I32  : AtomicCmpSwap<atomic_cmp_swap_32, GPR32>;
1127 }
1128
1129 /// Pseudo instructions for loading and storing accumulator registers.
1130 let isPseudo = 1, isCodeGenOnly = 1 in {
1131   def LOAD_ACC64  : Load<"", ACC64>;
1132   def STORE_ACC64 : Store<"", ACC64>;
1133 }
1134
1135 // We need these two pseudo instructions to avoid offset calculation for long
1136 // branches.  See the comment in file MipsLongBranch.cpp for detailed
1137 // explanation.
1138
1139 // Expands to: lui $dst, %hi($tgt - $baltgt)
1140 def LONG_BRANCH_LUi : PseudoSE<(outs GPR32Opnd:$dst),
1141   (ins brtarget:$tgt, brtarget:$baltgt), []>;
1142
1143 // Expands to: addiu $dst, $src, %lo($tgt - $baltgt)
1144 def LONG_BRANCH_ADDiu : PseudoSE<(outs GPR32Opnd:$dst),
1145   (ins GPR32Opnd:$src, brtarget:$tgt, brtarget:$baltgt), []>;
1146
1147 //===----------------------------------------------------------------------===//
1148 // Instruction definition
1149 //===----------------------------------------------------------------------===//
1150 //===----------------------------------------------------------------------===//
1151 // MipsI Instructions
1152 //===----------------------------------------------------------------------===//
1153
1154 /// Arithmetic Instructions (ALU Immediate)
1155 let AdditionalPredicates = [NotInMicroMips] in {
1156 def ADDiu : MMRel, StdMMR6Rel, ArithLogicI<"addiu", simm16, GPR32Opnd,
1157                                            II_ADDIU, immSExt16, add>,
1158             ADDI_FM<0x9>, IsAsCheapAsAMove;
1159 }
1160 def ADDi  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>, ADDI_FM<0x8>,
1161             ISA_MIPS1_NOT_32R6_64R6;
1162 def SLTi  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
1163             SLTI_FM<0xa>;
1164 def SLTiu : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
1165             SLTI_FM<0xb>;
1166 let AdditionalPredicates = [NotInMicroMips] in {
1167 def ANDi  : MMRel, StdMMR6Rel,
1168             ArithLogicI<"andi", uimm16, GPR32Opnd, II_ANDI, immZExt16, and>,
1169             ADDI_FM<0xc>;
1170 }
1171 def ORi   : MMRel, StdMMR6Rel,
1172             ArithLogicI<"ori", uimm16, GPR32Opnd, II_ORI, immZExt16, or>,
1173             ADDI_FM<0xd>;
1174 def XORi  : MMRel, StdMMR6Rel,
1175             ArithLogicI<"xori", uimm16, GPR32Opnd, II_XORI, immZExt16, xor>,
1176             ADDI_FM<0xe>;
1177 def LUi   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM;
1178 let AdditionalPredicates = [NotInMicroMips] in {
1179 /// Arithmetic Instructions (3-Operand, R-Type)
1180 def ADDu  : MMRel, StdMMR6Rel, ArithLogicR<"addu", GPR32Opnd, 1, II_ADDU, add>,
1181             ADD_FM<0, 0x21>;
1182 def SUBu  : MMRel, ArithLogicR<"subu", GPR32Opnd, 0, II_SUBU, sub>,
1183             ADD_FM<0, 0x23>;
1184 }
1185 let Defs = [HI0, LO0] in
1186 def MUL   : MMRel, ArithLogicR<"mul", GPR32Opnd, 1, II_MUL, mul>,
1187             ADD_FM<0x1c, 2>, ISA_MIPS32_NOT_32R6_64R6;
1188 def ADD   : MMRel, StdMMR6Rel, ArithLogicR<"add", GPR32Opnd>, ADD_FM<0, 0x20>;
1189 def SUB   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM<0, 0x22>;
1190 def SLT   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM<0, 0x2a>;
1191 def SLTu  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>, ADD_FM<0, 0x2b>;
1192 let AdditionalPredicates = [NotInMicroMips] in {
1193 def AND   : MMRel, StdMMR6Rel, ArithLogicR<"and", GPR32Opnd, 1, II_AND, and>,
1194             ADD_FM<0, 0x24>;
1195 def OR    : MMRel, StdMMR6Rel, ArithLogicR<"or", GPR32Opnd, 1, II_OR, or>,
1196             ADD_FM<0, 0x25>;
1197 def XOR   : MMRel, StdMMR6Rel, ArithLogicR<"xor", GPR32Opnd, 1, II_XOR, xor>,
1198             ADD_FM<0, 0x26>;
1199 }
1200 def NOR   : MMRel, StdMMR6Rel, LogicNOR<"nor", GPR32Opnd>, ADD_FM<0, 0x27>;
1201
1202 /// Shift Instructions
1203 let AdditionalPredicates = [NotInMicroMips] in {
1204 def SLL  : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, II_SLL, shl,
1205                                    immZExt5>, SRA_FM<0, 0>;
1206 def SRL  : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, II_SRL, srl,
1207                                    immZExt5>, SRA_FM<2, 0>;
1208 }
1209 def SRA  : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, II_SRA, sra,
1210                                    immZExt5>, SRA_FM<3, 0>;
1211 def SLLV : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, II_SLLV, shl>,
1212            SRLV_FM<4, 0>;
1213 def SRLV : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, II_SRLV, srl>,
1214            SRLV_FM<6, 0>;
1215 def SRAV : MMRel, shift_rotate_reg<"srav", GPR32Opnd, II_SRAV, sra>,
1216            SRLV_FM<7, 0>;
1217
1218 // Rotate Instructions
1219 def ROTR  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, II_ROTR, rotr,
1220                                     immZExt5>,
1221             SRA_FM<2, 1>, ISA_MIPS32R2;
1222 def ROTRV : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, II_ROTRV, rotr>,
1223             SRLV_FM<6, 1>, ISA_MIPS32R2;
1224
1225 /// Load and Store Instructions
1226 ///  aligned
1227 def LB  : Load<"lb", GPR32Opnd, sextloadi8, II_LB>, MMRel, LW_FM<0x20>;
1228 def LBu : Load<"lbu", GPR32Opnd, zextloadi8, II_LBU, addrDefault>, MMRel,
1229           LW_FM<0x24>;
1230 def LH  : Load<"lh", GPR32Opnd, sextloadi16, II_LH, addrDefault>, MMRel,
1231           LW_FM<0x21>;
1232 def LHu : Load<"lhu", GPR32Opnd, zextloadi16, II_LHU>, MMRel, LW_FM<0x25>;
1233 let AdditionalPredicates = [NotInMicroMips] in {
1234 def LW  : StdMMR6Rel, Load<"lw", GPR32Opnd, load, II_LW, addrDefault>, MMRel,
1235           LW_FM<0x23>;
1236 }
1237 def SB  : StdMMR6Rel, Store<"sb", GPR32Opnd, truncstorei8, II_SB>, MMRel,
1238           LW_FM<0x28>;
1239 def SH  : Store<"sh", GPR32Opnd, truncstorei16, II_SH>, MMRel, LW_FM<0x29>;
1240 let AdditionalPredicates = [NotInMicroMips] in {
1241 def SW  : Store<"sw", GPR32Opnd, store, II_SW>, MMRel, LW_FM<0x2b>;
1242 }
1243
1244 /// load/store left/right
1245 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1246     AdditionalPredicates = [NotInMicroMips] in {
1247 def LWL : LoadLeftRight<"lwl", MipsLWL, GPR32Opnd, II_LWL>, LW_FM<0x22>,
1248           ISA_MIPS1_NOT_32R6_64R6;
1249 def LWR : LoadLeftRight<"lwr", MipsLWR, GPR32Opnd, II_LWR>, LW_FM<0x26>,
1250           ISA_MIPS1_NOT_32R6_64R6;
1251 def SWL : StoreLeftRight<"swl", MipsSWL, GPR32Opnd, II_SWL>, LW_FM<0x2a>,
1252           ISA_MIPS1_NOT_32R6_64R6;
1253 def SWR : StoreLeftRight<"swr", MipsSWR, GPR32Opnd, II_SWR>, LW_FM<0x2e>,
1254           ISA_MIPS1_NOT_32R6_64R6;
1255 }
1256
1257 let AdditionalPredicates = [NotInMicroMips] in {
1258 // COP2 Memory Instructions
1259 def LWC2 : LW_FT2<"lwc2", COP2Opnd, NoItinerary, load>, LW_FM<0x32>,
1260            ISA_MIPS1_NOT_32R6_64R6;
1261 def SWC2 : SW_FT2<"swc2", COP2Opnd, NoItinerary, store>, LW_FM<0x3a>,
1262            ISA_MIPS1_NOT_32R6_64R6;
1263 def LDC2 : LW_FT2<"ldc2", COP2Opnd, NoItinerary, load>, LW_FM<0x36>,
1264            ISA_MIPS2_NOT_32R6_64R6;
1265 def SDC2 : SW_FT2<"sdc2", COP2Opnd, NoItinerary, store>, LW_FM<0x3e>,
1266            ISA_MIPS2_NOT_32R6_64R6;
1267
1268 // COP3 Memory Instructions
1269 let DecoderNamespace = "COP3_" in {
1270   def LWC3 : LW_FT3<"lwc3", COP3Opnd, NoItinerary, load>, LW_FM<0x33>;
1271   def SWC3 : SW_FT3<"swc3", COP3Opnd, NoItinerary, store>, LW_FM<0x3b>;
1272   def LDC3 : LW_FT3<"ldc3", COP3Opnd, NoItinerary, load>, LW_FM<0x37>,
1273              ISA_MIPS2;
1274   def SDC3 : SW_FT3<"sdc3", COP3Opnd, NoItinerary, store>, LW_FM<0x3f>,
1275              ISA_MIPS2;
1276 }
1277 }
1278
1279 def SYNC : MMRel, SYNC_FT<"sync">, SYNC_FM, ISA_MIPS32;
1280 def SYNCI : MMRel, SYNCI_FT<"synci">, SYNCI_FM, ISA_MIPS32R2;
1281
1282 def TEQ : MMRel, TEQ_FT<"teq", GPR32Opnd>, TEQ_FM<0x34>, ISA_MIPS2;
1283 def TGE : MMRel, TEQ_FT<"tge", GPR32Opnd>, TEQ_FM<0x30>, ISA_MIPS2;
1284 def TGEU : MMRel, TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM<0x31>, ISA_MIPS2;
1285 def TLT : MMRel, TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM<0x32>, ISA_MIPS2;
1286 def TLTU : MMRel, TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM<0x33>, ISA_MIPS2;
1287 def TNE : MMRel, TEQ_FT<"tne", GPR32Opnd>, TEQ_FM<0x36>, ISA_MIPS2;
1288
1289 def TEQI : MMRel, TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM<0xc>,
1290            ISA_MIPS2_NOT_32R6_64R6;
1291 def TGEI : MMRel, TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM<0x8>,
1292            ISA_MIPS2_NOT_32R6_64R6;
1293 def TGEIU : MMRel, TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM<0x9>,
1294            ISA_MIPS2_NOT_32R6_64R6;
1295 def TLTI : MMRel, TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM<0xa>,
1296            ISA_MIPS2_NOT_32R6_64R6;
1297 def TTLTIU : MMRel, TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM<0xb>,
1298            ISA_MIPS2_NOT_32R6_64R6;
1299 def TNEI : MMRel, TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM<0xe>,
1300            ISA_MIPS2_NOT_32R6_64R6;
1301
1302 let AdditionalPredicates = [NotInMicroMips] in {
1303 def BREAK : MMRel, StdMMR6Rel, BRK_FT<"break">, BRK_FM<0xd>;
1304 }
1305 def SYSCALL : MMRel, SYS_FT<"syscall">, SYS_FM<0xc>;
1306 def TRAP : TrapBase<BREAK>;
1307 def SDBBP : MMRel, SYS_FT<"sdbbp">, SDBBP_FM, ISA_MIPS32_NOT_32R6_64R6;
1308
1309 let AdditionalPredicates = [NotInMicroMips] in {
1310 def ERET : MMRel, ER_FT<"eret">, ER_FM<0x18, 0x0>, INSN_MIPS3_32;
1311 def ERETNC : MMRel, ER_FT<"eretnc">, ER_FM<0x18, 0x1>, ISA_MIPS32R5;
1312 }
1313 def DERET : MMRel, ER_FT<"deret">, ER_FM<0x1f, 0x0>, ISA_MIPS32;
1314
1315 let AdditionalPredicates = [NotInMicroMips] in {
1316 def EI : MMRel, StdMMR6Rel, DEI_FT<"ei", GPR32Opnd>, EI_FM<1>, ISA_MIPS32R2;
1317 }
1318 def DI : MMRel, DEI_FT<"di", GPR32Opnd>, EI_FM<0>, ISA_MIPS32R2;
1319
1320 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1321     AdditionalPredicates = [NotInMicroMips] in {
1322 def WAIT : WAIT_FT<"wait">, WAIT_FM;
1323
1324 /// Load-linked, Store-conditional
1325 def LL : LLBase<"ll", GPR32Opnd>, LW_FM<0x30>, ISA_MIPS2_NOT_32R6_64R6;
1326 def SC : SCBase<"sc", GPR32Opnd>, LW_FM<0x38>, ISA_MIPS2_NOT_32R6_64R6;
1327 }
1328
1329 /// Jump and Branch Instructions
1330 def J       : MMRel, JumpFJ<jmptarget, "j", br, bb, "j">, FJ<2>,
1331               AdditionalRequires<[RelocStatic]>, IsBranch;
1332 def JR      : MMRel, IndirectBranch<"jr", GPR32Opnd>, MTLO_FM<8>;
1333 def BEQ     : MMRel, CBranch<"beq", brtarget, seteq, GPR32Opnd>, BEQ_FM<4>;
1334 def BEQL    : MMRel, CBranch<"beql", brtarget, seteq, GPR32Opnd, 0>,
1335               BEQ_FM<20>, ISA_MIPS2_NOT_32R6_64R6;
1336 def BNE     : MMRel, CBranch<"bne", brtarget, setne, GPR32Opnd>, BEQ_FM<5>;
1337 def BNEL    : MMRel, CBranch<"bnel", brtarget, setne, GPR32Opnd, 0>,
1338               BEQ_FM<21>, ISA_MIPS2_NOT_32R6_64R6;
1339 def BGEZ    : MMRel, CBranchZero<"bgez", brtarget, setge, GPR32Opnd>,
1340               BGEZ_FM<1, 1>;
1341 def BGEZL   : MMRel, CBranchZero<"bgezl", brtarget, setge, GPR32Opnd, 0>,
1342               BGEZ_FM<1, 3>, ISA_MIPS2_NOT_32R6_64R6;
1343 def BGTZ    : MMRel, CBranchZero<"bgtz", brtarget, setgt, GPR32Opnd>,
1344               BGEZ_FM<7, 0>;
1345 def BGTZL   : MMRel, CBranchZero<"bgtzl", brtarget, setgt, GPR32Opnd, 0>,
1346               BGEZ_FM<23, 0>, ISA_MIPS2_NOT_32R6_64R6;
1347 def BLEZ    : MMRel, CBranchZero<"blez", brtarget, setle, GPR32Opnd>,
1348               BGEZ_FM<6, 0>;
1349 def BLEZL   : MMRel, CBranchZero<"blezl", brtarget, setle, GPR32Opnd, 0>,
1350               BGEZ_FM<22, 0>, ISA_MIPS2_NOT_32R6_64R6;
1351 def BLTZ    : MMRel, CBranchZero<"bltz", brtarget, setlt, GPR32Opnd>,
1352               BGEZ_FM<1, 0>;
1353 def BLTZL   : MMRel, CBranchZero<"bltzl", brtarget, setlt, GPR32Opnd, 0>,
1354               BGEZ_FM<1, 2>, ISA_MIPS2_NOT_32R6_64R6;
1355 def B       : UncondBranch<BEQ>;
1356
1357 def JAL  : MMRel, JumpLink<"jal", calltarget>, FJ<3>;
1358 let AdditionalPredicates = [NotInMicroMips] in {
1359   def JALR : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM;
1360   def JALRPseudo : JumpLinkRegPseudo<GPR32Opnd, JALR, RA>;
1361 }
1362
1363 def JALX : MMRel, JumpLink<"jalx", calltarget>, FJ<0x1D>,
1364            ISA_MIPS32_NOT_32R6_64R6;
1365 def BGEZAL : MMRel, BGEZAL_FT<"bgezal", brtarget, GPR32Opnd>, BGEZAL_FM<0x11>,
1366              ISA_MIPS1_NOT_32R6_64R6;
1367 def BGEZALL : MMRel, BGEZAL_FT<"bgezall", brtarget, GPR32Opnd, 0>,
1368               BGEZAL_FM<0x13>, ISA_MIPS2_NOT_32R6_64R6;
1369 def BLTZAL : MMRel, BGEZAL_FT<"bltzal", brtarget, GPR32Opnd>, BGEZAL_FM<0x10>,
1370              ISA_MIPS1_NOT_32R6_64R6;
1371 def BLTZALL : MMRel, BGEZAL_FT<"bltzall", brtarget, GPR32Opnd, 0>,
1372               BGEZAL_FM<0x12>, ISA_MIPS2_NOT_32R6_64R6;
1373 def BAL_BR : BAL_BR_Pseudo<BGEZAL>;
1374 def TAILCALL : TailCall<J>;
1375 def TAILCALL_R : TailCallReg<GPR32Opnd, JR>;
1376
1377 // Indirect branches are matched as PseudoIndirectBranch/PseudoIndirectBranch64
1378 // then are expanded to JR, JR64, JALR, or JALR64 depending on the ISA.
1379 class PseudoIndirectBranchBase<RegisterOperand RO> :
1380     MipsPseudo<(outs), (ins RO:$rs), [(brind RO:$rs)], IIBranch> {
1381   let isTerminator=1;
1382   let isBarrier=1;
1383   let hasDelaySlot = 1;
1384   let isBranch = 1;
1385   let isIndirectBranch = 1;
1386 }
1387
1388 def PseudoIndirectBranch : PseudoIndirectBranchBase<GPR32Opnd>;
1389
1390 // Return instructions are matched as a RetRA instruction, then ar expanded
1391 // into PseudoReturn/PseudoReturn64 after register allocation. Finally,
1392 // MipsAsmPrinter expands this into JR, JR64, JALR, or JALR64 depending on the
1393 // ISA.
1394 class PseudoReturnBase<RegisterOperand RO> : MipsPseudo<(outs), (ins RO:$rs),
1395                                                         [], IIBranch> {
1396   let isTerminator = 1;
1397   let isBarrier = 1;
1398   let hasDelaySlot = 1;
1399   let isReturn = 1;
1400   let isCodeGenOnly = 1;
1401   let hasCtrlDep = 1;
1402   let hasExtraSrcRegAllocReq = 1;
1403 }
1404
1405 def PseudoReturn : PseudoReturnBase<GPR32Opnd>;
1406
1407 // Exception handling related node and instructions.
1408 // The conversion sequence is:
1409 // ISD::EH_RETURN -> MipsISD::EH_RETURN ->
1410 // MIPSeh_return -> (stack change + indirect branch)
1411 //
1412 // MIPSeh_return takes the place of regular return instruction
1413 // but takes two arguments (V1, V0) which are used for storing
1414 // the offset and return address respectively.
1415 def SDT_MipsEHRET : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisPtrTy<1>]>;
1416
1417 def MIPSehret : SDNode<"MipsISD::EH_RETURN", SDT_MipsEHRET,
1418                       [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1419
1420 let Uses = [V0, V1], isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1421   def MIPSeh_return32 : MipsPseudo<(outs), (ins GPR32:$spoff, GPR32:$dst),
1422                                 [(MIPSehret GPR32:$spoff, GPR32:$dst)]>;
1423   def MIPSeh_return64 : MipsPseudo<(outs), (ins GPR64:$spoff,
1424                                                 GPR64:$dst),
1425                                 [(MIPSehret GPR64:$spoff, GPR64:$dst)]>;
1426 }
1427
1428 /// Multiply and Divide Instructions.
1429 def MULT  : MMRel, Mult<"mult", II_MULT, GPR32Opnd, [HI0, LO0]>,
1430             MULT_FM<0, 0x18>, ISA_MIPS1_NOT_32R6_64R6;
1431 def MULTu : MMRel, Mult<"multu", II_MULTU, GPR32Opnd, [HI0, LO0]>,
1432             MULT_FM<0, 0x19>, ISA_MIPS1_NOT_32R6_64R6;
1433 def SDIV  : MMRel, Div<"div", II_DIV, GPR32Opnd, [HI0, LO0]>,
1434             MULT_FM<0, 0x1a>, ISA_MIPS1_NOT_32R6_64R6;
1435 def UDIV  : MMRel, Div<"divu", II_DIVU, GPR32Opnd, [HI0, LO0]>,
1436             MULT_FM<0, 0x1b>, ISA_MIPS1_NOT_32R6_64R6;
1437
1438 def MTHI : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>, MTLO_FM<0x11>,
1439            ISA_MIPS1_NOT_32R6_64R6;
1440 def MTLO : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>, MTLO_FM<0x13>,
1441            ISA_MIPS1_NOT_32R6_64R6;
1442 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1443     AdditionalPredicates = [NotInMicroMips] in {
1444 def MFHI : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>, MFLO_FM<0x10>,
1445            ISA_MIPS1_NOT_32R6_64R6;
1446 def MFLO : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>, MFLO_FM<0x12>,
1447            ISA_MIPS1_NOT_32R6_64R6;
1448 }
1449
1450 /// Sign Ext In Register Instructions.
1451 def SEB : MMRel, StdMMR6Rel, SignExtInReg<"seb", i8, GPR32Opnd, II_SEB>,
1452           SEB_FM<0x10, 0x20>, ISA_MIPS32R2;
1453 def SEH : MMRel, StdMMR6Rel, SignExtInReg<"seh", i16, GPR32Opnd, II_SEH>,
1454           SEB_FM<0x18, 0x20>, ISA_MIPS32R2;
1455
1456 /// Count Leading
1457 def CLZ : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM<0x20>,
1458           ISA_MIPS32_NOT_32R6_64R6;
1459 def CLO : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM<0x21>,
1460           ISA_MIPS32_NOT_32R6_64R6;
1461
1462 /// Word Swap Bytes Within Halfwords
1463 def WSBH : MMRel, SubwordSwap<"wsbh", GPR32Opnd>, SEB_FM<2, 0x20>, ISA_MIPS32R2;
1464
1465 /// No operation.
1466 def NOP : PseudoSE<(outs), (ins), []>, PseudoInstExpansion<(SLL ZERO, ZERO, 0)>;
1467
1468 // FrameIndexes are legalized when they are operands from load/store
1469 // instructions. The same not happens for stack address copies, so an
1470 // add op with mem ComplexPattern is used and the stack address copy
1471 // can be matched. It's similar to Sparc LEA_ADDRi
1472 def LEA_ADDiu : MMRel, EffectiveAddress<"addiu", GPR32Opnd>, LW_FM<9>;
1473
1474 // MADD*/MSUB*
1475 def MADD  : MMRel, MArithR<"madd", II_MADD, 1>, MULT_FM<0x1c, 0>,
1476             ISA_MIPS32_NOT_32R6_64R6;
1477 def MADDU : MMRel, MArithR<"maddu", II_MADDU, 1>, MULT_FM<0x1c, 1>,
1478             ISA_MIPS32_NOT_32R6_64R6;
1479 def MSUB  : MMRel, MArithR<"msub", II_MSUB>, MULT_FM<0x1c, 4>,
1480             ISA_MIPS32_NOT_32R6_64R6;
1481 def MSUBU : MMRel, MArithR<"msubu", II_MSUBU>, MULT_FM<0x1c, 5>,
1482             ISA_MIPS32_NOT_32R6_64R6;
1483
1484 let AdditionalPredicates = [NotDSP] in {
1485 def PseudoMULT  : MultDivPseudo<MULT, ACC64, GPR32Opnd, MipsMult, II_MULT>,
1486                   ISA_MIPS1_NOT_32R6_64R6;
1487 def PseudoMULTu : MultDivPseudo<MULTu, ACC64, GPR32Opnd, MipsMultu, II_MULTU>,
1488                   ISA_MIPS1_NOT_32R6_64R6;
1489 def PseudoMFHI : PseudoMFLOHI<GPR32, ACC64, MipsMFHI>, ISA_MIPS1_NOT_32R6_64R6;
1490 def PseudoMFLO : PseudoMFLOHI<GPR32, ACC64, MipsMFLO>, ISA_MIPS1_NOT_32R6_64R6;
1491 def PseudoMTLOHI : PseudoMTLOHI<ACC64, GPR32>, ISA_MIPS1_NOT_32R6_64R6;
1492 def PseudoMADD  : MAddSubPseudo<MADD, MipsMAdd, II_MADD>,
1493                   ISA_MIPS32_NOT_32R6_64R6;
1494 def PseudoMADDU : MAddSubPseudo<MADDU, MipsMAddu, II_MADDU>,
1495                   ISA_MIPS32_NOT_32R6_64R6;
1496 def PseudoMSUB  : MAddSubPseudo<MSUB, MipsMSub, II_MSUB>,
1497                   ISA_MIPS32_NOT_32R6_64R6;
1498 def PseudoMSUBU : MAddSubPseudo<MSUBU, MipsMSubu, II_MSUBU>,
1499                   ISA_MIPS32_NOT_32R6_64R6;
1500 }
1501
1502 def PseudoSDIV : MultDivPseudo<SDIV, ACC64, GPR32Opnd, MipsDivRem, II_DIV,
1503                                0, 1, 1>, ISA_MIPS1_NOT_32R6_64R6;
1504 def PseudoUDIV : MultDivPseudo<UDIV, ACC64, GPR32Opnd, MipsDivRemU, II_DIVU,
1505                                0, 1, 1>, ISA_MIPS1_NOT_32R6_64R6;
1506
1507 def RDHWR : MMRel, ReadHardware<GPR32Opnd, HWRegsOpnd>, RDHWR_FM;
1508
1509 def EXT : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>, EXT_FM<0>;
1510 def INS : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>, EXT_FM<4>;
1511
1512 /// Move Control Registers From/To CPU Registers
1513 def MFC0 : MFC3OP<"mfc0", GPR32Opnd, COP0Opnd>, MFC3OP_FM<0x10, 0>, ISA_MIPS32;
1514 def MTC0 : MTC3OP<"mtc0", COP0Opnd, GPR32Opnd>, MFC3OP_FM<0x10, 4>, ISA_MIPS32;
1515 def MFC2 : MFC3OP<"mfc2", GPR32Opnd, COP2Opnd>, MFC3OP_FM<0x12, 0>;
1516 def MTC2 : MTC3OP<"mtc2", COP2Opnd, GPR32Opnd>, MFC3OP_FM<0x12, 4>;
1517
1518 class Barrier<string asmstr> : InstSE<(outs), (ins), asmstr, [], NoItinerary,
1519                                       FrmOther, asmstr>;
1520 def SSNOP : MMRel, Barrier<"ssnop">, BARRIER_FM<1>;
1521 def EHB : MMRel, Barrier<"ehb">, BARRIER_FM<3>;
1522 def PAUSE : MMRel, Barrier<"pause">, BARRIER_FM<5>, ISA_MIPS32R2;
1523
1524 // JR_HB and JALR_HB are defined here using the new style naming
1525 // scheme because some of this code is shared with Mips32r6InstrInfo.td
1526 // and because of that it doesn't follow the naming convention of the
1527 // rest of the file. To avoid a mixture of old vs new style, the new
1528 // style was chosen.
1529 class JR_HB_DESC_BASE<string instr_asm, RegisterOperand GPROpnd> {
1530   dag OutOperandList = (outs);
1531   dag InOperandList = (ins GPROpnd:$rs);
1532   string AsmString = !strconcat(instr_asm, "\t$rs");
1533   list<dag> Pattern = [];
1534 }
1535
1536 class JALR_HB_DESC_BASE<string instr_asm, RegisterOperand GPROpnd> {
1537   dag OutOperandList = (outs GPROpnd:$rd);
1538   dag InOperandList = (ins GPROpnd:$rs);
1539   string AsmString = !strconcat(instr_asm, "\t$rd, $rs");
1540   list<dag> Pattern = [];
1541 }
1542
1543 class JR_HB_DESC : InstSE<(outs), (ins), "", [], NoItinerary, FrmJ>,
1544                    JR_HB_DESC_BASE<"jr.hb", GPR32Opnd> {
1545   let isBranch=1;
1546   let isIndirectBranch=1;
1547   let hasDelaySlot=1;
1548   let isTerminator=1;
1549   let isBarrier=1;
1550 }
1551
1552 class JALR_HB_DESC : InstSE<(outs), (ins), "", [], NoItinerary, FrmJ>,
1553                      JALR_HB_DESC_BASE<"jalr.hb", GPR32Opnd> {
1554   let isIndirectBranch=1;
1555   let hasDelaySlot=1;
1556 }
1557
1558 class JR_HB_ENC : JR_HB_FM<8>;
1559 class JALR_HB_ENC : JALR_HB_FM<9>;
1560
1561 def JR_HB : JR_HB_DESC, JR_HB_ENC, ISA_MIPS32_NOT_32R6_64R6;
1562 def JALR_HB : JALR_HB_DESC, JALR_HB_ENC, ISA_MIPS32;
1563
1564 class TLB<string asmstr> : InstSE<(outs), (ins), asmstr, [], NoItinerary,
1565                                       FrmOther, asmstr>;
1566 def TLBP : MMRel, TLB<"tlbp">, COP0_TLB_FM<0x08>;
1567 def TLBR : MMRel, TLB<"tlbr">, COP0_TLB_FM<0x01>;
1568 def TLBWI : MMRel, TLB<"tlbwi">, COP0_TLB_FM<0x02>;
1569 def TLBWR : MMRel, TLB<"tlbwr">, COP0_TLB_FM<0x06>;
1570
1571 class CacheOp<string instr_asm, Operand MemOpnd> :
1572     InstSE<(outs), (ins  MemOpnd:$addr, uimm5:$hint),
1573            !strconcat(instr_asm, "\t$hint, $addr"), [], NoItinerary, FrmOther,
1574            instr_asm> {
1575   let DecoderMethod = "DecodeCacheOp";
1576 }
1577
1578 def CACHE : MMRel, CacheOp<"cache", mem>, CACHEOP_FM<0b101111>,
1579             INSN_MIPS3_32_NOT_32R6_64R6;
1580 def PREF :  MMRel, CacheOp<"pref", mem>, CACHEOP_FM<0b110011>,
1581             INSN_MIPS3_32_NOT_32R6_64R6;
1582
1583 //===----------------------------------------------------------------------===//
1584 // Instruction aliases
1585 //===----------------------------------------------------------------------===//
1586 def : MipsInstAlias<"move $dst, $src",
1587                     (OR GPR32Opnd:$dst, GPR32Opnd:$src, ZERO), 1>,
1588       GPR_32 {
1589   let AdditionalPredicates = [NotInMicroMips];
1590 }
1591 def : MipsInstAlias<"move $dst, $src",
1592                     (ADDu GPR32Opnd:$dst, GPR32Opnd:$src, ZERO), 1>,
1593       GPR_32 {
1594   let AdditionalPredicates = [NotInMicroMips];
1595 }
1596 def : MipsInstAlias<"bal $offset", (BGEZAL ZERO, brtarget:$offset), 0>,
1597       ISA_MIPS1_NOT_32R6_64R6;
1598 def : MipsInstAlias<"addu $rs, $rt, $imm",
1599                     (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1600 def : MipsInstAlias<"addu $rs, $imm",
1601                     (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rs, simm16:$imm), 0>;
1602 def : MipsInstAlias<"add $rs, $rt, $imm",
1603                     (ADDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>,
1604                     ISA_MIPS1_NOT_32R6_64R6;
1605 def : MipsInstAlias<"add $rs, $imm",
1606                     (ADDi GPR32Opnd:$rs, GPR32Opnd:$rs, simm16:$imm), 0>,
1607                     ISA_MIPS1_NOT_32R6_64R6;
1608 def : MipsInstAlias<"and $rs, $rt, $imm",
1609                     (ANDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1610 def : MipsInstAlias<"and $rs, $imm",
1611                     (ANDi GPR32Opnd:$rs, GPR32Opnd:$rs, simm16:$imm), 0>;
1612 def : MipsInstAlias<"j $rs", (JR GPR32Opnd:$rs), 0>;
1613 let Predicates = [NotInMicroMips] in {
1614 def : MipsInstAlias<"jalr $rs", (JALR RA, GPR32Opnd:$rs), 0>;
1615 }
1616 def : MipsInstAlias<"jalr.hb $rs", (JALR_HB RA, GPR32Opnd:$rs), 1>, ISA_MIPS32;
1617 def : MipsInstAlias<"not $rt, $rs",
1618                     (NOR GPR32Opnd:$rt, GPR32Opnd:$rs, ZERO), 0>;
1619 def : MipsInstAlias<"neg $rt, $rs",
1620                     (SUB GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1621 def : MipsInstAlias<"negu $rt",
1622                     (SUBu GPR32Opnd:$rt, ZERO, GPR32Opnd:$rt), 0>;
1623 def : MipsInstAlias<"negu $rt, $rs",
1624                     (SUBu GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1625 def : MipsInstAlias<"slt $rs, $rt, $imm",
1626                     (SLTi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1627 def : MipsInstAlias<"sltu $rt, $rs, $imm",
1628                     (SLTiu GPR32Opnd:$rt, GPR32Opnd:$rs, simm16:$imm), 0>;
1629 def : MipsInstAlias<"xor $rs, $rt, $imm",
1630                     (XORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1631 def : MipsInstAlias<"xor $rs, $imm",
1632                     (XORi GPR32Opnd:$rs, GPR32Opnd:$rs, uimm16:$imm), 0>;
1633 def : MipsInstAlias<"or $rs, $rt, $imm",
1634                     (ORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1635 def : MipsInstAlias<"or $rs, $imm",
1636                     (ORi GPR32Opnd:$rs, GPR32Opnd:$rs, uimm16:$imm), 0>;
1637 let AdditionalPredicates = [NotInMicroMips] in {
1638 def : MipsInstAlias<"nop", (SLL ZERO, ZERO, 0), 1>;
1639 }
1640 def : MipsInstAlias<"mfc0 $rt, $rd", (MFC0 GPR32Opnd:$rt, COP0Opnd:$rd, 0), 0>;
1641 def : MipsInstAlias<"mtc0 $rt, $rd", (MTC0 COP0Opnd:$rd, GPR32Opnd:$rt, 0), 0>;
1642 def : MipsInstAlias<"mfc2 $rt, $rd", (MFC2 GPR32Opnd:$rt, COP2Opnd:$rd, 0), 0>;
1643 def : MipsInstAlias<"mtc2 $rt, $rd", (MTC2 COP2Opnd:$rd, GPR32Opnd:$rt, 0), 0>;
1644 let AdditionalPredicates = [NotInMicroMips] in {
1645 def : MipsInstAlias<"b $offset", (BEQ ZERO, ZERO, brtarget:$offset), 0>;
1646 }
1647 def : MipsInstAlias<"bnez $rs,$offset",
1648                     (BNE GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1649 def : MipsInstAlias<"bnezl $rs,$offset",
1650                     (BNEL GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1651 def : MipsInstAlias<"beqz $rs,$offset",
1652                     (BEQ GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1653 def : MipsInstAlias<"beqzl $rs,$offset",
1654                     (BEQL GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1655 def : MipsInstAlias<"syscall", (SYSCALL 0), 1>;
1656
1657 def : MipsInstAlias<"break", (BREAK 0, 0), 1>;
1658 def : MipsInstAlias<"break $imm", (BREAK uimm10:$imm, 0), 1>;
1659 let AdditionalPredicates = [NotInMicroMips] in {
1660 def : MipsInstAlias<"ei", (EI ZERO), 1>, ISA_MIPS32R2;
1661 }
1662 def : MipsInstAlias<"di", (DI ZERO), 1>, ISA_MIPS32R2;
1663
1664 def : MipsInstAlias<"teq $rs, $rt",
1665                     (TEQ GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1666 def : MipsInstAlias<"tge $rs, $rt",
1667                     (TGE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1668 def : MipsInstAlias<"tgeu $rs, $rt",
1669                     (TGEU GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1670 def : MipsInstAlias<"tlt $rs, $rt",
1671                     (TLT GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1672 def : MipsInstAlias<"tltu $rs, $rt",
1673                     (TLTU GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1674 def : MipsInstAlias<"tne $rs, $rt",
1675                     (TNE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1676
1677 def  : MipsInstAlias<"sll $rd, $rt, $rs",
1678                      (SLLV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1679 def : MipsInstAlias<"sub, $rd, $rs, $imm",
1680                     (ADDi GPR32Opnd:$rd, GPR32Opnd:$rs,
1681                           InvertedImOperand:$imm), 0>, ISA_MIPS1_NOT_32R6_64R6;
1682 def : MipsInstAlias<"sub $rs, $imm",
1683                     (ADDi GPR32Opnd:$rs, GPR32Opnd:$rs, InvertedImOperand:$imm),
1684                     0>, ISA_MIPS1_NOT_32R6_64R6;
1685 def : MipsInstAlias<"subu, $rd, $rs, $imm",
1686                     (ADDiu GPR32Opnd:$rd, GPR32Opnd:$rs,
1687                            InvertedImOperand:$imm), 0>;
1688 def : MipsInstAlias<"subu $rs, $imm", (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rs,
1689                                              InvertedImOperand:$imm), 0>;
1690 def : MipsInstAlias<"sra $rd, $rt, $rs",
1691                     (SRAV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1692 def : MipsInstAlias<"srl $rd, $rt, $rs",
1693                     (SRLV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1694 def : MipsInstAlias<"sdbbp", (SDBBP 0)>, ISA_MIPS32_NOT_32R6_64R6;
1695 def : MipsInstAlias<"sync",
1696                     (SYNC 0), 1>, ISA_MIPS2;
1697 //===----------------------------------------------------------------------===//
1698 // Assembler Pseudo Instructions
1699 //===----------------------------------------------------------------------===//
1700
1701 class LoadImmediate32<string instr_asm, Operand Od, RegisterOperand RO> :
1702   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1703                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1704 def LoadImm32 : LoadImmediate32<"li", uimm5, GPR32Opnd>;
1705
1706 class LoadAddressFromReg32<string instr_asm, Operand MemOpnd,
1707                            RegisterOperand RO> :
1708   MipsAsmPseudoInst<(outs RO:$rt), (ins MemOpnd:$addr),
1709                      !strconcat(instr_asm, "\t$rt, $addr")> ;
1710 def LoadAddrReg32 : LoadAddressFromReg32<"la", mem, GPR32Opnd>;
1711
1712 class LoadAddressFromImm32<string instr_asm, Operand Od, RegisterOperand RO> :
1713   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1714                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1715 def LoadAddrImm32 : LoadAddressFromImm32<"la", uimm5, GPR32Opnd>;
1716
1717 def JalTwoReg : MipsAsmPseudoInst<(outs GPR32Opnd:$rd), (ins GPR32Opnd:$rs),
1718                       "jal\t$rd, $rs"> ;
1719 def JalOneReg : MipsAsmPseudoInst<(outs), (ins GPR32Opnd:$rs),
1720                       "jal\t$rs"> ;
1721
1722 let hasDelaySlot = 1 in {
1723 def BneImm : MipsAsmPseudoInst<(outs GPR32Opnd:$rt),
1724                                (ins imm64:$imm64, brtarget:$offset),
1725                                "bne\t$rt, $imm64, $offset">;
1726 def BeqImm : MipsAsmPseudoInst<(outs GPR32Opnd:$rt),
1727                                (ins imm64:$imm64, brtarget:$offset),
1728                                "beq\t$rt, $imm64, $offset">;
1729
1730 class CondBranchPseudo<string instr_asm> :
1731   MipsAsmPseudoInst<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt,
1732                                  brtarget:$offset),
1733                     !strconcat(instr_asm, "\t$rs, $rt, $offset")>;
1734 }
1735
1736 def BLT : CondBranchPseudo<"blt">;
1737 def BLE : CondBranchPseudo<"ble">;
1738 def BGE : CondBranchPseudo<"bge">;
1739 def BGT : CondBranchPseudo<"bgt">;
1740 def BLTU : CondBranchPseudo<"bltu">;
1741 def BLEU : CondBranchPseudo<"bleu">;
1742 def BGEU : CondBranchPseudo<"bgeu">;
1743 def BGTU : CondBranchPseudo<"bgtu">;
1744
1745 def SDivMacro : MipsAsmPseudoInst<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt),
1746                                   "div\t$rs, $rt">, ISA_MIPS1_NOT_32R6_64R6;
1747
1748 def UDivMacro : MipsAsmPseudoInst<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt),
1749                                   "divu\t$rs, $rt">, ISA_MIPS1_NOT_32R6_64R6;
1750
1751 def DSDivMacro : MipsAsmPseudoInst<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt),
1752                                    "ddiv\t$rs, $rt">, ISA_MIPS64_NOT_64R6;
1753
1754 def DUDivMacro : MipsAsmPseudoInst<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt),
1755                                    "ddivu\t$rs, $rt">, ISA_MIPS64_NOT_64R6;
1756
1757 def Ulhu : MipsAsmPseudoInst<(outs GPR32Opnd:$rt), (ins mem:$addr),
1758                              "ulhu\t$rt, $addr">, ISA_MIPS1_NOT_32R6_64R6;
1759
1760 def Ulw : MipsAsmPseudoInst<(outs GPR32Opnd:$rt), (ins mem:$addr),
1761                             "ulw\t$rt, $addr">, ISA_MIPS1_NOT_32R6_64R6;
1762
1763 //===----------------------------------------------------------------------===//
1764 //  Arbitrary patterns that map to one or more instructions
1765 //===----------------------------------------------------------------------===//
1766
1767 // Load/store pattern templates.
1768 class LoadRegImmPat<Instruction LoadInst, ValueType ValTy, PatFrag Node> :
1769   MipsPat<(ValTy (Node addrRegImm:$a)), (LoadInst addrRegImm:$a)>;
1770
1771 class StoreRegImmPat<Instruction StoreInst, ValueType ValTy> :
1772   MipsPat<(store ValTy:$v, addrRegImm:$a), (StoreInst ValTy:$v, addrRegImm:$a)>;
1773
1774 // Small immediates
1775 let AdditionalPredicates = [NotInMicroMips] in {
1776 def : MipsPat<(i32 immSExt16:$in),
1777               (ADDiu ZERO, imm:$in)>;
1778 def : MipsPat<(i32 immZExt16:$in),
1779               (ORi ZERO, imm:$in)>;
1780 }
1781 def : MipsPat<(i32 immLow16Zero:$in),
1782               (LUi (HI16 imm:$in))>;
1783
1784 // Arbitrary immediates
1785 def : MipsPat<(i32 imm:$imm),
1786           (ORi (LUi (HI16 imm:$imm)), (LO16 imm:$imm))>;
1787
1788 // Carry MipsPatterns
1789 def : MipsPat<(subc GPR32:$lhs, GPR32:$rhs),
1790               (SUBu GPR32:$lhs, GPR32:$rhs)>;
1791 let AdditionalPredicates = [NotDSP] in {
1792   def : MipsPat<(addc GPR32:$lhs, GPR32:$rhs),
1793                 (ADDu GPR32:$lhs, GPR32:$rhs)>;
1794   def : MipsPat<(addc  GPR32:$src, immSExt16:$imm),
1795                 (ADDiu GPR32:$src, imm:$imm)>;
1796 }
1797
1798 // Support multiplication for pre-Mips32 targets that don't have
1799 // the MUL instruction.
1800 def : MipsPat<(mul GPR32:$lhs, GPR32:$rhs),
1801               (PseudoMFLO (PseudoMULT GPR32:$lhs, GPR32:$rhs))>,
1802       ISA_MIPS1_NOT_32R6_64R6;
1803
1804 // SYNC
1805 def : MipsPat<(MipsSync (i32 immz)),
1806               (SYNC 0)>, ISA_MIPS2;
1807
1808 // Call
1809 def : MipsPat<(MipsJmpLink (i32 tglobaladdr:$dst)),
1810               (JAL tglobaladdr:$dst)>;
1811 def : MipsPat<(MipsJmpLink (i32 texternalsym:$dst)),
1812               (JAL texternalsym:$dst)>;
1813 //def : MipsPat<(MipsJmpLink GPR32:$dst),
1814 //              (JALR GPR32:$dst)>;
1815
1816 // Tail call
1817 def : MipsPat<(MipsTailCall (iPTR tglobaladdr:$dst)),
1818               (TAILCALL tglobaladdr:$dst)>;
1819 def : MipsPat<(MipsTailCall (iPTR texternalsym:$dst)),
1820               (TAILCALL texternalsym:$dst)>;
1821 // hi/lo relocs
1822 def : MipsPat<(MipsHi tglobaladdr:$in), (LUi tglobaladdr:$in)>;
1823 def : MipsPat<(MipsHi tblockaddress:$in), (LUi tblockaddress:$in)>;
1824 def : MipsPat<(MipsHi tjumptable:$in), (LUi tjumptable:$in)>;
1825 def : MipsPat<(MipsHi tconstpool:$in), (LUi tconstpool:$in)>;
1826 def : MipsPat<(MipsHi tglobaltlsaddr:$in), (LUi tglobaltlsaddr:$in)>;
1827 def : MipsPat<(MipsHi texternalsym:$in), (LUi texternalsym:$in)>;
1828
1829 def : MipsPat<(MipsLo tglobaladdr:$in), (ADDiu ZERO, tglobaladdr:$in)>;
1830 def : MipsPat<(MipsLo tblockaddress:$in), (ADDiu ZERO, tblockaddress:$in)>;
1831 def : MipsPat<(MipsLo tjumptable:$in), (ADDiu ZERO, tjumptable:$in)>;
1832 def : MipsPat<(MipsLo tconstpool:$in), (ADDiu ZERO, tconstpool:$in)>;
1833 def : MipsPat<(MipsLo tglobaltlsaddr:$in), (ADDiu ZERO, tglobaltlsaddr:$in)>;
1834 def : MipsPat<(MipsLo texternalsym:$in), (ADDiu ZERO, texternalsym:$in)>;
1835
1836 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaladdr:$lo)),
1837               (ADDiu GPR32:$hi, tglobaladdr:$lo)>;
1838 def : MipsPat<(add GPR32:$hi, (MipsLo tblockaddress:$lo)),
1839               (ADDiu GPR32:$hi, tblockaddress:$lo)>;
1840 def : MipsPat<(add GPR32:$hi, (MipsLo tjumptable:$lo)),
1841               (ADDiu GPR32:$hi, tjumptable:$lo)>;
1842 def : MipsPat<(add GPR32:$hi, (MipsLo tconstpool:$lo)),
1843               (ADDiu GPR32:$hi, tconstpool:$lo)>;
1844 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaltlsaddr:$lo)),
1845               (ADDiu GPR32:$hi, tglobaltlsaddr:$lo)>;
1846
1847 // gp_rel relocs
1848 def : MipsPat<(add GPR32:$gp, (MipsGPRel tglobaladdr:$in)),
1849               (ADDiu GPR32:$gp, tglobaladdr:$in)>;
1850 def : MipsPat<(add GPR32:$gp, (MipsGPRel tconstpool:$in)),
1851               (ADDiu GPR32:$gp, tconstpool:$in)>;
1852
1853 // wrapper_pic
1854 class WrapperPat<SDNode node, Instruction ADDiuOp, RegisterClass RC>:
1855       MipsPat<(MipsWrapper RC:$gp, node:$in),
1856               (ADDiuOp RC:$gp, node:$in)>;
1857
1858 def : WrapperPat<tglobaladdr, ADDiu, GPR32>;
1859 def : WrapperPat<tconstpool, ADDiu, GPR32>;
1860 def : WrapperPat<texternalsym, ADDiu, GPR32>;
1861 def : WrapperPat<tblockaddress, ADDiu, GPR32>;
1862 def : WrapperPat<tjumptable, ADDiu, GPR32>;
1863 def : WrapperPat<tglobaltlsaddr, ADDiu, GPR32>;
1864
1865 let AdditionalPredicates = [NotInMicroMips] in {
1866 // Mips does not have "not", so we expand our way
1867 def : MipsPat<(not GPR32:$in),
1868               (NOR GPR32Opnd:$in, ZERO)>;
1869 }
1870
1871 // extended loads
1872 def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu addr:$src)>;
1873 def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu addr:$src)>;
1874 def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu addr:$src)>;
1875
1876 // peepholes
1877 def : MipsPat<(store (i32 0), addr:$dst), (SW ZERO, addr:$dst)>;
1878
1879 // brcond patterns
1880 multiclass BrcondPats<RegisterClass RC, Instruction BEQOp, Instruction BNEOp,
1881                       Instruction SLTOp, Instruction SLTuOp, Instruction SLTiOp,
1882                       Instruction SLTiuOp, Register ZEROReg> {
1883 def : MipsPat<(brcond (i32 (setne RC:$lhs, 0)), bb:$dst),
1884               (BNEOp RC:$lhs, ZEROReg, bb:$dst)>;
1885 def : MipsPat<(brcond (i32 (seteq RC:$lhs, 0)), bb:$dst),
1886               (BEQOp RC:$lhs, ZEROReg, bb:$dst)>;
1887
1888 def : MipsPat<(brcond (i32 (setge RC:$lhs, RC:$rhs)), bb:$dst),
1889               (BEQ (SLTOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1890 def : MipsPat<(brcond (i32 (setuge RC:$lhs, RC:$rhs)), bb:$dst),
1891               (BEQ (SLTuOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1892 def : MipsPat<(brcond (i32 (setge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1893               (BEQ (SLTiOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1894 def : MipsPat<(brcond (i32 (setuge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1895               (BEQ (SLTiuOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1896 def : MipsPat<(brcond (i32 (setgt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1897               (BEQ (SLTiOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1898 def : MipsPat<(brcond (i32 (setugt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1899               (BEQ (SLTiuOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1900
1901 def : MipsPat<(brcond (i32 (setle RC:$lhs, RC:$rhs)), bb:$dst),
1902               (BEQ (SLTOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1903 def : MipsPat<(brcond (i32 (setule RC:$lhs, RC:$rhs)), bb:$dst),
1904               (BEQ (SLTuOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1905
1906 def : MipsPat<(brcond RC:$cond, bb:$dst),
1907               (BNEOp RC:$cond, ZEROReg, bb:$dst)>;
1908 }
1909
1910 defm : BrcondPats<GPR32, BEQ, BNE, SLT, SLTu, SLTi, SLTiu, ZERO>;
1911
1912 def : MipsPat<(brcond (i32 (setlt i32:$lhs, 1)), bb:$dst),
1913               (BLEZ i32:$lhs, bb:$dst)>;
1914 def : MipsPat<(brcond (i32 (setgt i32:$lhs, -1)), bb:$dst),
1915               (BGEZ i32:$lhs, bb:$dst)>;
1916
1917 // setcc patterns
1918 multiclass SeteqPats<RegisterClass RC, Instruction SLTiuOp, Instruction XOROp,
1919                      Instruction SLTuOp, Register ZEROReg> {
1920   def : MipsPat<(seteq RC:$lhs, 0),
1921                 (SLTiuOp RC:$lhs, 1)>;
1922   def : MipsPat<(setne RC:$lhs, 0),
1923                 (SLTuOp ZEROReg, RC:$lhs)>;
1924   def : MipsPat<(seteq RC:$lhs, RC:$rhs),
1925                 (SLTiuOp (XOROp RC:$lhs, RC:$rhs), 1)>;
1926   def : MipsPat<(setne RC:$lhs, RC:$rhs),
1927                 (SLTuOp ZEROReg, (XOROp RC:$lhs, RC:$rhs))>;
1928 }
1929
1930 multiclass SetlePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1931   def : MipsPat<(setle RC:$lhs, RC:$rhs),
1932                 (XORi (SLTOp RC:$rhs, RC:$lhs), 1)>;
1933   def : MipsPat<(setule RC:$lhs, RC:$rhs),
1934                 (XORi (SLTuOp RC:$rhs, RC:$lhs), 1)>;
1935 }
1936
1937 multiclass SetgtPats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1938   def : MipsPat<(setgt RC:$lhs, RC:$rhs),
1939                 (SLTOp RC:$rhs, RC:$lhs)>;
1940   def : MipsPat<(setugt RC:$lhs, RC:$rhs),
1941                 (SLTuOp RC:$rhs, RC:$lhs)>;
1942 }
1943
1944 multiclass SetgePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1945   def : MipsPat<(setge RC:$lhs, RC:$rhs),
1946                 (XORi (SLTOp RC:$lhs, RC:$rhs), 1)>;
1947   def : MipsPat<(setuge RC:$lhs, RC:$rhs),
1948                 (XORi (SLTuOp RC:$lhs, RC:$rhs), 1)>;
1949 }
1950
1951 multiclass SetgeImmPats<RegisterClass RC, Instruction SLTiOp,
1952                         Instruction SLTiuOp> {
1953   def : MipsPat<(setge RC:$lhs, immSExt16:$rhs),
1954                 (XORi (SLTiOp RC:$lhs, immSExt16:$rhs), 1)>;
1955   def : MipsPat<(setuge RC:$lhs, immSExt16:$rhs),
1956                 (XORi (SLTiuOp RC:$lhs, immSExt16:$rhs), 1)>;
1957 }
1958
1959 defm : SeteqPats<GPR32, SLTiu, XOR, SLTu, ZERO>;
1960 defm : SetlePats<GPR32, SLT, SLTu>;
1961 defm : SetgtPats<GPR32, SLT, SLTu>;
1962 defm : SetgePats<GPR32, SLT, SLTu>;
1963 defm : SetgeImmPats<GPR32, SLTi, SLTiu>;
1964
1965 // bswap pattern
1966 def : MipsPat<(bswap GPR32:$rt), (ROTR (WSBH GPR32:$rt), 16)>;
1967
1968 // Load halfword/word patterns.
1969 let AddedComplexity = 40 in {
1970   def : LoadRegImmPat<LBu, i32, zextloadi8>;
1971   def : LoadRegImmPat<LH, i32, sextloadi16>;
1972   let AdditionalPredicates = [NotInMicroMips] in {
1973   def : LoadRegImmPat<LW, i32, load>;
1974   }
1975 }
1976
1977 //===----------------------------------------------------------------------===//
1978 // Floating Point Support
1979 //===----------------------------------------------------------------------===//
1980
1981 include "MipsInstrFPU.td"
1982 include "Mips64InstrInfo.td"
1983 include "MipsCondMov.td"
1984
1985 include "Mips32r6InstrInfo.td"
1986 include "Mips64r6InstrInfo.td"
1987
1988 //
1989 // Mips16
1990
1991 include "Mips16InstrFormats.td"
1992 include "Mips16InstrInfo.td"
1993
1994 // DSP
1995 include "MipsDSPInstrFormats.td"
1996 include "MipsDSPInstrInfo.td"
1997
1998 // MSA
1999 include "MipsMSAInstrFormats.td"
2000 include "MipsMSAInstrInfo.td"
2001
2002 // Micromips
2003 include "MicroMipsInstrFormats.td"
2004 include "MicroMipsInstrInfo.td"
2005 include "MicroMipsInstrFPU.td"
2006
2007 // Micromips r6
2008 include "MicroMips32r6InstrFormats.td"
2009 include "MicroMips32r6InstrInfo.td"
2010
2011 // Micromips64 r6
2012 include "MicroMips64r6InstrFormats.td"
2013 include "MicroMips64r6InstrInfo.td"