lib/Target/Mips/MipsInstrInfo.td

   1 //===- MipsInstrInfo.td - Target Description for Mips Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Mips implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // Mips profiles and nodes
  17 //===----------------------------------------------------------------------===//
  18
  19 def SDT_MipsJmpLink      : SDTypeProfile<0, 1, [SDTCisVT<0, iPTR>]>;
  20 def SDT_MipsCMov         : SDTypeProfile<1, 4, [SDTCisSameAs<0, 1>,
  21                                                 SDTCisSameAs<1, 2>,
  22                                                 SDTCisSameAs<3, 4>,
  23                                                 SDTCisInt<4>]>;
  24 def SDT_MipsCallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  25 def SDT_MipsCallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  26 def SDT_MFLOHI : SDTypeProfile<1, 1, [SDTCisInt<0>, SDTCisVT<1, untyped>]>;
  27 def SDT_MTLOHI : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>,
  28                                       SDTCisInt<1>, SDTCisSameAs<1, 2>]>;
  29 def SDT_MipsMultDiv : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>, SDTCisInt<1>,
  30                                     SDTCisSameAs<1, 2>]>;
  31 def SDT_MipsMAddMSub : SDTypeProfile<1, 3,
  32                                      [SDTCisVT<0, untyped>, SDTCisSameAs<0, 3>,
  33                                       SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  34 def SDT_MipsDivRem16 : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>]>;
  35
  36 def SDT_MipsThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  37
  38 def SDT_Sync             : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  39
  40 def SDT_Ext : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  41                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>]>;
  42 def SDT_Ins : SDTypeProfile<1, 4, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  43                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>,
  44                                    SDTCisSameAs<0, 4>]>;
  45
  46 def SDTMipsLoadLR  : SDTypeProfile<1, 2,
  47                                    [SDTCisInt<0>, SDTCisPtrTy<1>,
  48                                     SDTCisSameAs<0, 2>]>;
  49
  50 // Call
  51 def MipsJmpLink : SDNode<"MipsISD::JmpLink",SDT_MipsJmpLink,
  52                          [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
  53                           SDNPVariadic]>;
  54
  55 // Tail call
  56 def MipsTailCall : SDNode<"MipsISD::TailCall", SDT_MipsJmpLink,
  57                           [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  58
  59 // Hi and Lo nodes are used to handle global addresses. Used on
  60 // MipsISelLowering to lower stuff like GlobalAddress, ExternalSymbol
  61 // static model. (nothing to do with Mips Registers Hi and Lo)
  62 def MipsHi    : SDNode<"MipsISD::Hi", SDTIntUnaryOp>;
  63 def MipsLo    : SDNode<"MipsISD::Lo", SDTIntUnaryOp>;
  64 def MipsGPRel : SDNode<"MipsISD::GPRel", SDTIntUnaryOp>;
  65
  66 // TlsGd node is used to handle General Dynamic TLS
  67 def MipsTlsGd : SDNode<"MipsISD::TlsGd", SDTIntUnaryOp>;
  68
  69 // TprelHi and TprelLo nodes are used to handle Local Exec TLS
  70 def MipsTprelHi    : SDNode<"MipsISD::TprelHi", SDTIntUnaryOp>;
  71 def MipsTprelLo    : SDNode<"MipsISD::TprelLo", SDTIntUnaryOp>;
  72
  73 // Thread pointer
  74 def MipsThreadPointer: SDNode<"MipsISD::ThreadPointer", SDT_MipsThreadPointer>;
  75
  76 // Return
  77 def MipsRet : SDNode<"MipsISD::Ret", SDTNone,
  78                      [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  79
  80 // These are target-independent nodes, but have target-specific formats.
  81 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_MipsCallSeqStart,
  82                            [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
  83 def callseq_end   : SDNode<"ISD::CALLSEQ_END", SDT_MipsCallSeqEnd,
  84                            [SDNPHasChain, SDNPSideEffect,
  85                             SDNPOptInGlue, SDNPOutGlue]>;
  86
  87 // Nodes used to extract LO/HI registers.
  88 def MipsMFHI : SDNode<"MipsISD::MFHI", SDT_MFLOHI>;
  89 def MipsMFLO : SDNode<"MipsISD::MFLO", SDT_MFLOHI>;
  90
  91 // Node used to insert 32-bit integers to LOHI register pair.
  92 def MipsMTLOHI : SDNode<"MipsISD::MTLOHI", SDT_MTLOHI>;
  93
  94 // Mult nodes.
  95 def MipsMult  : SDNode<"MipsISD::Mult", SDT_MipsMultDiv>;
  96 def MipsMultu : SDNode<"MipsISD::Multu", SDT_MipsMultDiv>;
  97
  98 // MAdd*/MSub* nodes
  99 def MipsMAdd  : SDNode<"MipsISD::MAdd", SDT_MipsMAddMSub>;
 100 def MipsMAddu : SDNode<"MipsISD::MAddu", SDT_MipsMAddMSub>;
 101 def MipsMSub  : SDNode<"MipsISD::MSub", SDT_MipsMAddMSub>;
 102 def MipsMSubu : SDNode<"MipsISD::MSubu", SDT_MipsMAddMSub>;
 103
 104 // DivRem(u) nodes
 105 def MipsDivRem    : SDNode<"MipsISD::DivRem", SDT_MipsMultDiv>;
 106 def MipsDivRemU   : SDNode<"MipsISD::DivRemU", SDT_MipsMultDiv>;
 107 def MipsDivRem16  : SDNode<"MipsISD::DivRem16", SDT_MipsDivRem16,
 108                            [SDNPOutGlue]>;
 109 def MipsDivRemU16 : SDNode<"MipsISD::DivRemU16", SDT_MipsDivRem16,
 110                            [SDNPOutGlue]>;
 111
 112 // Target constant nodes that are not part of any isel patterns and remain
 113 // unchanged can cause instructions with illegal operands to be emitted.
 114 // Wrapper node patterns give the instruction selector a chance to replace
 115 // target constant nodes that would otherwise remain unchanged with ADDiu
 116 // nodes. Without these wrapper node patterns, the following conditional move
 117 // instruction is emitted when function cmov2 in test/CodeGen/Mips/cmov.ll is
 118 // compiled:
 119 //  movn  %got(d)($gp), %got(c)($gp), $4
 120 // This instruction is illegal since movn can take only register operands.
 121
 122 def MipsWrapper    : SDNode<"MipsISD::Wrapper", SDTIntBinOp>;
 123
 124 def MipsSync : SDNode<"MipsISD::Sync", SDT_Sync, [SDNPHasChain,SDNPSideEffect]>;
 125
 126 def MipsExt :  SDNode<"MipsISD::Ext", SDT_Ext>;
 127 def MipsIns :  SDNode<"MipsISD::Ins", SDT_Ins>;
 128
 129 def MipsLWL : SDNode<"MipsISD::LWL", SDTMipsLoadLR,
 130                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 131 def MipsLWR : SDNode<"MipsISD::LWR", SDTMipsLoadLR,
 132                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 133 def MipsSWL : SDNode<"MipsISD::SWL", SDTStore,
 134                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 135 def MipsSWR : SDNode<"MipsISD::SWR", SDTStore,
 136                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 137 def MipsLDL : SDNode<"MipsISD::LDL", SDTMipsLoadLR,
 138                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 139 def MipsLDR : SDNode<"MipsISD::LDR", SDTMipsLoadLR,
 140                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 141 def MipsSDL : SDNode<"MipsISD::SDL", SDTStore,
 142                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 143 def MipsSDR : SDNode<"MipsISD::SDR", SDTStore,
 144                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 145
 146 //===----------------------------------------------------------------------===//
 147 // Mips Instruction Predicate Definitions.
 148 //===----------------------------------------------------------------------===//
 149 def HasMips2     :    Predicate<"Subtarget->hasMips2()">,
 150                       AssemblerPredicate<"FeatureMips2">;
 151 def HasMips3_32  :    Predicate<"Subtarget->hasMips3_32()">,
 152                       AssemblerPredicate<"FeatureMips3_32">;
 153 def HasMips3_32r2 :   Predicate<"Subtarget->hasMips3_32r2()">,
 154                       AssemblerPredicate<"FeatureMips3_32r2">;
 155 def HasMips3     :    Predicate<"Subtarget->hasMips3()">,
 156                       AssemblerPredicate<"FeatureMips3">;
 157 def HasMips4_32  :    Predicate<"Subtarget->hasMips4_32()">,
 158                       AssemblerPredicate<"FeatureMips4_32">;
 159 def HasMips4_32r2 :   Predicate<"Subtarget->hasMips4_32r2()">,
 160                       AssemblerPredicate<"FeatureMips4_32r2">;
 161 def HasMips5_32r2 :   Predicate<"Subtarget->hasMips5_32r2()">,
 162                       AssemblerPredicate<"FeatureMips5_32r2">;
 163 def HasMips32    :    Predicate<"Subtarget->hasMips32()">,
 164                       AssemblerPredicate<"FeatureMips32">;
 165 def HasMips32r2  :    Predicate<"Subtarget->hasMips32r2()">,
 166                       AssemblerPredicate<"FeatureMips32r2">;
 167 def HasMips32r6  :    Predicate<"Subtarget->hasMips32r6()">,
 168                       AssemblerPredicate<"FeatureMips32r6">;
 169 def NotMips32r6  :    Predicate<"!Subtarget->hasMips32r6()">,
 170                       AssemblerPredicate<"!FeatureMips32r6">;
 171 def IsGP64bit    :    Predicate<"Subtarget->isGP64bit()">,
 172                       AssemblerPredicate<"FeatureGP64Bit">;
 173 def IsGP32bit    :    Predicate<"!Subtarget->isGP64bit()">,
 174                       AssemblerPredicate<"!FeatureGP64Bit">;
 175 def HasMips64    :    Predicate<"Subtarget->hasMips64()">,
 176                       AssemblerPredicate<"FeatureMips64">;
 177 def HasMips64r2  :    Predicate<"Subtarget->hasMips64r2()">,
 178                       AssemblerPredicate<"FeatureMips64r2">;
 179 def HasMips64r6  :    Predicate<"Subtarget->hasMips64r6()">,
 180                       AssemblerPredicate<"FeatureMips64r6">;
 181 def NotMips64r6  :    Predicate<"!Subtarget->hasMips64r6()">,
 182                       AssemblerPredicate<"!FeatureMips64r6">;
 183 def IsN64       :     Predicate<"Subtarget->isABI_N64()">,
 184                       AssemblerPredicate<"FeatureN64">;
 185 def InMips16Mode :    Predicate<"Subtarget->inMips16Mode()">,
 186                       AssemblerPredicate<"FeatureMips16">;
 187 def HasCnMips    :    Predicate<"Subtarget->hasCnMips()">,
 188                       AssemblerPredicate<"FeatureCnMips">;
 189 def RelocStatic :     Predicate<"TM.getRelocationModel() == Reloc::Static">,
 190                       AssemblerPredicate<"FeatureMips32">;
 191 def RelocPIC    :     Predicate<"TM.getRelocationModel() == Reloc::PIC_">,
 192                       AssemblerPredicate<"FeatureMips32">;
 193 def NoNaNsFPMath :    Predicate<"TM.Options.NoNaNsFPMath">;
 194 def HasStdEnc :       Predicate<"Subtarget->hasStandardEncoding()">,
 195                       AssemblerPredicate<"!FeatureMips16">;
 196 def NotDSP :          Predicate<"!Subtarget->hasDSP()">;
 197 def InMicroMips    :  Predicate<"Subtarget->inMicroMipsMode()">,
 198                       AssemblerPredicate<"FeatureMicroMips">;
 199 def NotInMicroMips :  Predicate<"!Subtarget->inMicroMipsMode()">,
 200                       AssemblerPredicate<"!FeatureMicroMips">;
 201 def IsLE           :  Predicate<"Subtarget->isLittle()">;
 202 def IsBE           :  Predicate<"!Subtarget->isLittle()">;
 203 def IsNotNaCl    :    Predicate<"!Subtarget->isTargetNaCl()">;
 204
 205 //===----------------------------------------------------------------------===//
 206 // Mips GPR size adjectives.
 207 // They are mutually exclusive.
 208 //===----------------------------------------------------------------------===//
 209
 210 class GPR_32 { list<Predicate> GPRPredicates = [IsGP32bit]; }
 211 class GPR_64 { list<Predicate> GPRPredicates = [IsGP64bit]; }
 212
 213 //===----------------------------------------------------------------------===//
 214 // Mips ISA/ASE membership and instruction group membership adjectives.
 215 // They are mutually exclusive.
 216 //===----------------------------------------------------------------------===//
 217
 218 // FIXME: I'd prefer to use additive predicates to build the instruction sets
 219 //        but we are short on assembler feature bits at the moment. Using a
 220 //        subtractive predicate will hopefully keep us under the 32 predicate
 221 //        limit long enough to develop an alternative way to handle P1||P2
 222 //        predicates.
 223 class ISA_MIPS1_NOT_32R6_64R6 {
 224   list<Predicate> InsnPredicates = [NotMips32r6, NotMips64r6];
 225 }
 226 class ISA_MIPS2    { list<Predicate> InsnPredicates = [HasMips2]; }
 227 class ISA_MIPS2_NOT_32R6_64R6 {
 228   list<Predicate> InsnPredicates = [HasMips2, NotMips32r6, NotMips64r6];
 229 }
 230 class ISA_MIPS3    { list<Predicate> InsnPredicates = [HasMips3]; }
 231 class ISA_MIPS3_NOT_32R6_64R6 {
 232   list<Predicate> InsnPredicates = [HasMips3, NotMips32r6, NotMips64r6];
 233 }
 234 class ISA_MIPS32   { list<Predicate> InsnPredicates = [HasMips32]; }
 235 class ISA_MIPS32_NOT_32R6_64R6 {
 236   list<Predicate> InsnPredicates = [HasMips32, NotMips32r6, NotMips64r6];
 237 }
 238 class ISA_MIPS32R2 { list<Predicate> InsnPredicates = [HasMips32r2]; }
 239 class ISA_MIPS32R2_NOT_32R6_64R6 {
 240   list<Predicate> InsnPredicates = [HasMips32r2, NotMips32r6, NotMips64r6];
 241 }
 242 class ISA_MIPS64   { list<Predicate> InsnPredicates = [HasMips64]; }
 243 class ISA_MIPS64_NOT_64R6 {
 244   list<Predicate> InsnPredicates = [HasMips64, NotMips64r6];
 245 }
 246 class ISA_MIPS64R2 { list<Predicate> InsnPredicates = [HasMips64r2]; }
 247 class ISA_MIPS32R6 { list<Predicate> InsnPredicates = [HasMips32r6]; }
 248 class ISA_MIPS64R6 { list<Predicate> InsnPredicates = [HasMips64r6]; }
 249
 250 // The portions of MIPS-III that were also added to MIPS32
 251 class INSN_MIPS3_32 { list<Predicate> InsnPredicates = [HasMips3_32]; }
 252
 253 // The portions of MIPS-III that were also added to MIPS32 but were removed in
 254 // MIPS32r6 and MIPS64r6.
 255 class INSN_MIPS3_32_NOT_32R6_64R6 {
 256   list<Predicate> InsnPredicates = [HasMips3_32, NotMips32r6, NotMips64r6];
 257 }
 258
 259 // The portions of MIPS-III that were also added to MIPS32
 260 class INSN_MIPS3_32R2 { list<Predicate> InsnPredicates = [HasMips3_32r2]; }
 261
 262 // The portions of MIPS-IV that were also added to MIPS32 but were removed in
 263 // MIPS32r6 and MIPS64r6.
 264 class INSN_MIPS4_32_NOT_32R6_64R6 {
 265   list<Predicate> InsnPredicates = [HasMips4_32, NotMips32r6, NotMips64r6];
 266 }
 267
 268 // The portions of MIPS-IV that were also added to MIPS32r2 but were removed in
 269 // MIPS32r6 and MIPS64r6.
 270 class INSN_MIPS4_32R2_NOT_32R6_64R6 {
 271   list<Predicate> InsnPredicates = [HasMips4_32r2, NotMips32r6, NotMips64r6];
 272 }
 273
 274 // The portions of MIPS-V that were also added to MIPS32r2 but were removed in
 275 // MIPS32r6 and MIPS64r6.
 276 class INSN_MIPS5_32R2_NOT_32R6_64R6 {
 277   list<Predicate> InsnPredicates = [HasMips5_32r2, NotMips32r6, NotMips64r6];
 278 }
 279
 280 //===----------------------------------------------------------------------===//
 281
 282 class MipsPat<dag pattern, dag result> : Pat<pattern, result>, PredicateControl {
 283   let EncodingPredicates = [HasStdEnc];
 284 }
 285
 286 class MipsInstAlias<string Asm, dag Result, bit Emit = 0b1> :
 287   InstAlias<Asm, Result, Emit>, PredicateControl;
 288
 289 class IsCommutable {
 290   bit isCommutable = 1;
 291 }
 292
 293 class IsBranch {
 294   bit isBranch = 1;
 295 }
 296
 297 class IsReturn {
 298   bit isReturn = 1;
 299 }
 300
 301 class IsCall {
 302   bit isCall = 1;
 303 }
 304
 305 class IsTailCall {
 306   bit isCall = 1;
 307   bit isTerminator = 1;
 308   bit isReturn = 1;
 309   bit isBarrier = 1;
 310   bit hasExtraSrcRegAllocReq = 1;
 311   bit isCodeGenOnly = 1;
 312 }
 313
 314 class IsAsCheapAsAMove {
 315   bit isAsCheapAsAMove = 1;
 316 }
 317
 318 class NeverHasSideEffects {
 319   bit neverHasSideEffects = 1;
 320 }
 321
 322 //===----------------------------------------------------------------------===//
 323 // Instruction format superclass
 324 //===----------------------------------------------------------------------===//
 325
 326 include "MipsInstrFormats.td"
 327
 328 //===----------------------------------------------------------------------===//
 329 // Mips Operand, Complex Patterns and Transformations Definitions.
 330 //===----------------------------------------------------------------------===//
 331
 332 def MipsJumpTargetAsmOperand : AsmOperandClass {
 333   let Name = "JumpTarget";
 334   let ParserMethod = "parseJumpTarget";
 335   let PredicateMethod = "isImm";
 336   let RenderMethod = "addImmOperands";
 337 }
 338
 339 // Instruction operand types
 340 def jmptarget   : Operand<OtherVT> {
 341   let EncoderMethod = "getJumpTargetOpValue";
 342   let ParserMatchClass = MipsJumpTargetAsmOperand;
 343 }
 344 def brtarget    : Operand<OtherVT> {
 345   let EncoderMethod = "getBranchTargetOpValue";
 346   let OperandType = "OPERAND_PCREL";
 347   let DecoderMethod = "DecodeBranchTarget";
 348   let ParserMatchClass = MipsJumpTargetAsmOperand;
 349 }
 350 def calltarget  : Operand<iPTR> {
 351   let EncoderMethod = "getJumpTargetOpValue";
 352   let ParserMatchClass = MipsJumpTargetAsmOperand;
 353 }
 354
 355 def simm9 : Operand<i32>;
 356 def simm10 : Operand<i32>;
 357 def simm11 : Operand<i32>;
 358
 359 def simm16      : Operand<i32> {
 360   let DecoderMethod= "DecodeSimm16";
 361 }
 362
 363 def simm19_lsl2 : Operand<i32> {
 364   let EncoderMethod = "getSimm19Lsl2Encoding";
 365   let DecoderMethod = "DecodeSimm19Lsl2";
 366   let ParserMatchClass = MipsJumpTargetAsmOperand;
 367 }
 368
 369 def simm18_lsl3 : Operand<i32> {
 370   let EncoderMethod = "getSimm18Lsl3Encoding";
 371   let DecoderMethod = "DecodeSimm18Lsl3";
 372   let ParserMatchClass = MipsJumpTargetAsmOperand;
 373 }
 374
 375 def simm20      : Operand<i32> {
 376 }
 377
 378 def uimm20      : Operand<i32> {
 379 }
 380
 381 def uimm10      : Operand<i32> {
 382 }
 383
 384 def simm16_64   : Operand<i64> {
 385   let DecoderMethod = "DecodeSimm16";
 386 }
 387
 388 // Zero
 389 def uimmz       : Operand<i32> {
 390   let PrintMethod = "printUnsignedImm";
 391 }
 392
 393 // Unsigned Operand
 394 def uimm2 : Operand<i32> {
 395   let PrintMethod = "printUnsignedImm";
 396 }
 397
 398 def uimm3 : Operand<i32> {
 399   let PrintMethod = "printUnsignedImm";
 400 }
 401
 402 def uimm5       : Operand<i32> {
 403   let PrintMethod = "printUnsignedImm";
 404 }
 405
 406 def uimm6 : Operand<i32> {
 407   let PrintMethod = "printUnsignedImm";
 408 }
 409
 410 def uimm16      : Operand<i32> {
 411   let PrintMethod = "printUnsignedImm";
 412 }
 413
 414 def pcrel16      : Operand<i32> {
 415 }
 416
 417 def MipsMemAsmOperand : AsmOperandClass {
 418   let Name = "Mem";
 419   let ParserMethod = "parseMemOperand";
 420 }
 421
 422 def MipsMemSimm11AsmOperand : AsmOperandClass {
 423   let Name = "MemOffsetSimm11";
 424   let SuperClasses = [MipsMemAsmOperand];
 425   let RenderMethod = "addMemOperands";
 426   let ParserMethod = "parseMemOperand";
 427   let PredicateMethod = "isMemWithSimmOffset<11>";
 428   //let DiagnosticType = "Simm11";
 429 }
 430
 431 def MipsInvertedImmoperand : AsmOperandClass {
 432   let Name = "InvNum";
 433   let RenderMethod = "addImmOperands";
 434   let ParserMethod = "parseInvNum";
 435 }
 436
 437 def InvertedImOperand : Operand<i32> {
 438   let ParserMatchClass = MipsInvertedImmoperand;
 439 }
 440
 441 def InvertedImOperand64 : Operand<i64> {
 442   let ParserMatchClass = MipsInvertedImmoperand;
 443 }
 444
 445 class mem_generic : Operand<iPTR> {
 446   let PrintMethod = "printMemOperand";
 447   let MIOperandInfo = (ops ptr_rc, simm16);
 448   let EncoderMethod = "getMemEncoding";
 449   let ParserMatchClass = MipsMemAsmOperand;
 450   let OperandType = "OPERAND_MEMORY";
 451 }
 452
 453 // Address operand
 454 def mem : mem_generic;
 455
 456 // MSA specific address operand
 457 def mem_msa : mem_generic {
 458   let MIOperandInfo = (ops ptr_rc, simm10);
 459   let EncoderMethod = "getMSAMemEncoding";
 460 }
 461
 462 def mem_simm9 : mem_generic {
 463   let MIOperandInfo = (ops ptr_rc, simm9);
 464   let EncoderMethod = "getMemEncoding";
 465 }
 466
 467 def mem_simm11 : mem_generic {
 468   let MIOperandInfo = (ops ptr_rc, simm11);
 469   let EncoderMethod = "getMemEncoding";
 470   let ParserMatchClass = MipsMemSimm11AsmOperand;
 471 }
 472
 473 def mem_ea : Operand<iPTR> {
 474   let PrintMethod = "printMemOperandEA";
 475   let MIOperandInfo = (ops ptr_rc, simm16);
 476   let EncoderMethod = "getMemEncoding";
 477   let OperandType = "OPERAND_MEMORY";
 478 }
 479
 480 def PtrRC : Operand<iPTR> {
 481   let MIOperandInfo = (ops ptr_rc);
 482   let DecoderMethod = "DecodePtrRegisterClass";
 483   let ParserMatchClass = GPR32AsmOperand;
 484 }
 485
 486 // size operand of ext instruction
 487 def size_ext : Operand<i32> {
 488   let EncoderMethod = "getSizeExtEncoding";
 489   let DecoderMethod = "DecodeExtSize";
 490 }
 491
 492 // size operand of ins instruction
 493 def size_ins : Operand<i32> {
 494   let EncoderMethod = "getSizeInsEncoding";
 495   let DecoderMethod = "DecodeInsSize";
 496 }
 497
 498 // Transformation Function - get the lower 16 bits.
 499 def LO16 : SDNodeXForm<imm, [{
 500   return getImm(N, N->getZExtValue() & 0xFFFF);
 501 }]>;
 502
 503 // Transformation Function - get the higher 16 bits.
 504 def HI16 : SDNodeXForm<imm, [{
 505   return getImm(N, (N->getZExtValue() >> 16) & 0xFFFF);
 506 }]>;
 507
 508 // Plus 1.
 509 def Plus1 : SDNodeXForm<imm, [{ return getImm(N, N->getSExtValue() + 1); }]>;
 510
 511 // Node immediate is zero (e.g. insve.d)
 512 def immz : PatLeaf<(imm), [{ return N->getSExtValue() == 0; }]>;
 513
 514 // Node immediate fits as 16-bit sign extended on target immediate.
 515 // e.g. addi, andi
 516 def immSExt8  : PatLeaf<(imm), [{ return isInt<8>(N->getSExtValue()); }]>;
 517
 518 // Node immediate fits as 16-bit sign extended on target immediate.
 519 // e.g. addi, andi
 520 def immSExt16  : PatLeaf<(imm), [{ return isInt<16>(N->getSExtValue()); }]>;
 521
 522 // Node immediate fits as 15-bit sign extended on target immediate.
 523 // e.g. addi, andi
 524 def immSExt15  : PatLeaf<(imm), [{ return isInt<15>(N->getSExtValue()); }]>;
 525
 526 // Node immediate fits as 16-bit zero extended on target immediate.
 527 // The LO16 param means that only the lower 16 bits of the node
 528 // immediate are caught.
 529 // e.g. addiu, sltiu
 530 def immZExt16  : PatLeaf<(imm), [{
 531   if (N->getValueType(0) == MVT::i32)
 532     return (uint32_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 533   else
 534     return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 535 }], LO16>;
 536
 537 // Immediate can be loaded with LUi (32-bit int with lower 16-bit cleared).
 538 def immLow16Zero : PatLeaf<(imm), [{
 539   int64_t Val = N->getSExtValue();
 540   return isInt<32>(Val) && !(Val & 0xffff);
 541 }]>;
 542
 543 // shamt field must fit in 5 bits.
 544 def immZExt5 : ImmLeaf<i32, [{return Imm == (Imm & 0x1f);}]>;
 545
 546 // True if (N + 1) fits in 16-bit field.
 547 def immSExt16Plus1 : PatLeaf<(imm), [{
 548   return isInt<17>(N->getSExtValue()) && isInt<16>(N->getSExtValue() + 1);
 549 }]>;
 550
 551 // Mips Address Mode! SDNode frameindex could possibily be a match
 552 // since load and store instructions from stack used it.
 553 def addr :
 554   ComplexPattern<iPTR, 2, "selectIntAddr", [frameindex]>;
 555
 556 def addrRegImm :
 557   ComplexPattern<iPTR, 2, "selectAddrRegImm", [frameindex]>;
 558
 559 def addrRegReg :
 560   ComplexPattern<iPTR, 2, "selectAddrRegReg", [frameindex]>;
 561
 562 def addrDefault :
 563   ComplexPattern<iPTR, 2, "selectAddrDefault", [frameindex]>;
 564
 565 def addrimm10 : ComplexPattern<iPTR, 2, "selectIntAddrMSA", [frameindex]>;
 566
 567 //===----------------------------------------------------------------------===//
 568 // Instructions specific format
 569 //===----------------------------------------------------------------------===//
 570
 571 // Arithmetic and logical instructions with 3 register operands.
 572 class ArithLogicR<string opstr, RegisterOperand RO, bit isComm = 0,
 573                   InstrItinClass Itin = NoItinerary,
 574                   SDPatternOperator OpNode = null_frag>:
 575   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 576          !strconcat(opstr, "\t$rd, $rs, $rt"),
 577          [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR, opstr> {
 578   let isCommutable = isComm;
 579   let isReMaterializable = 1;
 580   let TwoOperandAliasConstraint = "$rd = $rs";
 581 }
 582
 583 // Arithmetic and logical instructions with 2 register operands.
 584 class ArithLogicI<string opstr, Operand Od, RegisterOperand RO,
 585                   InstrItinClass Itin = NoItinerary,
 586                   SDPatternOperator imm_type = null_frag,
 587                   SDPatternOperator OpNode = null_frag> :
 588   InstSE<(outs RO:$rt), (ins RO:$rs, Od:$imm16),
 589          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 590          [(set RO:$rt, (OpNode RO:$rs, imm_type:$imm16))],
 591          Itin, FrmI, opstr> {
 592   let isReMaterializable = 1;
 593   let TwoOperandAliasConstraint = "$rs = $rt";
 594 }
 595
 596 // Arithmetic Multiply ADD/SUB
 597 class MArithR<string opstr, InstrItinClass itin, bit isComm = 0> :
 598   InstSE<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt),
 599          !strconcat(opstr, "\t$rs, $rt"), [], itin, FrmR, opstr> {
 600   let Defs = [HI0, LO0];
 601   let Uses = [HI0, LO0];
 602   let isCommutable = isComm;
 603 }
 604
 605 //  Logical
 606 class LogicNOR<string opstr, RegisterOperand RO>:
 607   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 608          !strconcat(opstr, "\t$rd, $rs, $rt"),
 609          [(set RO:$rd, (not (or RO:$rs, RO:$rt)))], II_NOR, FrmR, opstr> {
 610   let isCommutable = 1;
 611 }
 612
 613 // Shifts
 614 class shift_rotate_imm<string opstr, Operand ImmOpnd,
 615                        RegisterOperand RO, InstrItinClass itin,
 616                        SDPatternOperator OpNode = null_frag,
 617                        SDPatternOperator PF = null_frag> :
 618   InstSE<(outs RO:$rd), (ins RO:$rt, ImmOpnd:$shamt),
 619          !strconcat(opstr, "\t$rd, $rt, $shamt"),
 620          [(set RO:$rd, (OpNode RO:$rt, PF:$shamt))], itin, FrmR, opstr> {
 621   let TwoOperandAliasConstraint = "$rt = $rd";
 622 }
 623
 624 class shift_rotate_reg<string opstr, RegisterOperand RO, InstrItinClass itin,
 625                        SDPatternOperator OpNode = null_frag>:
 626   InstSE<(outs RO:$rd), (ins RO:$rt, GPR32Opnd:$rs),
 627          !strconcat(opstr, "\t$rd, $rt, $rs"),
 628          [(set RO:$rd, (OpNode RO:$rt, GPR32Opnd:$rs))], itin, FrmR,
 629          opstr>;
 630
 631 // Load Upper Imediate
 632 class LoadUpper<string opstr, RegisterOperand RO, Operand Imm>:
 633   InstSE<(outs RO:$rt), (ins Imm:$imm16), !strconcat(opstr, "\t$rt, $imm16"),
 634          [], II_LUI, FrmI, opstr>, IsAsCheapAsAMove {
 635   let neverHasSideEffects = 1;
 636   let isReMaterializable = 1;
 637 }
 638
 639 // Memory Load/Store
 640 class Load<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 641            InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 642   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 643          [(set RO:$rt, (OpNode Addr:$addr))], Itin, FrmI, opstr> {
 644   let DecoderMethod = "DecodeMem";
 645   let canFoldAsLoad = 1;
 646   let mayLoad = 1;
 647 }
 648
 649 class Store<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 650             InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 651   InstSE<(outs), (ins RO:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 652          [(OpNode RO:$rt, Addr:$addr)], Itin, FrmI, opstr> {
 653   let DecoderMethod = "DecodeMem";
 654   let mayStore = 1;
 655 }
 656
 657 // Load/Store Left/Right
 658 let canFoldAsLoad = 1 in
 659 class LoadLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 660                     InstrItinClass Itin> :
 661   InstSE<(outs RO:$rt), (ins mem:$addr, RO:$src),
 662          !strconcat(opstr, "\t$rt, $addr"),
 663          [(set RO:$rt, (OpNode addr:$addr, RO:$src))], Itin, FrmI> {
 664   let DecoderMethod = "DecodeMem";
 665   string Constraints = "$src = $rt";
 666 }
 667
 668 class StoreLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 669                      InstrItinClass Itin> :
 670   InstSE<(outs), (ins RO:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 671          [(OpNode RO:$rt, addr:$addr)], Itin, FrmI> {
 672   let DecoderMethod = "DecodeMem";
 673 }
 674
 675 // COP2 Load/Store
 676 class LW_FT2<string opstr, RegisterOperand RC, InstrItinClass Itin,
 677              SDPatternOperator OpNode= null_frag> :
 678   InstSE<(outs RC:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 679          [(set RC:$rt, (OpNode addrDefault:$addr))], Itin, FrmFI, opstr> {
 680   let DecoderMethod = "DecodeFMem2";
 681   let mayLoad = 1;
 682 }
 683
 684 class SW_FT2<string opstr, RegisterOperand RC, InstrItinClass Itin,
 685              SDPatternOperator OpNode= null_frag> :
 686   InstSE<(outs), (ins RC:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 687          [(OpNode RC:$rt, addrDefault:$addr)], Itin, FrmFI, opstr> {
 688   let DecoderMethod = "DecodeFMem2";
 689   let mayStore = 1;
 690 }
 691
 692 // COP3 Load/Store
 693 class LW_FT3<string opstr, RegisterOperand RC, InstrItinClass Itin,
 694              SDPatternOperator OpNode= null_frag> :
 695   InstSE<(outs RC:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 696          [(set RC:$rt, (OpNode addrDefault:$addr))], Itin, FrmFI, opstr> {
 697   let DecoderMethod = "DecodeFMem3";
 698   let mayLoad = 1;
 699 }
 700
 701 class SW_FT3<string opstr, RegisterOperand RC, InstrItinClass Itin,
 702              SDPatternOperator OpNode= null_frag> :
 703   InstSE<(outs), (ins RC:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 704          [(OpNode RC:$rt, addrDefault:$addr)], Itin, FrmFI, opstr> {
 705   let DecoderMethod = "DecodeFMem3";
 706   let mayStore = 1;
 707 }
 708
 709 // Conditional Branch
 710 class CBranch<string opstr, DAGOperand opnd, PatFrag cond_op,
 711               RegisterOperand RO, bit DelaySlot = 1> :
 712   InstSE<(outs), (ins RO:$rs, RO:$rt, opnd:$offset),
 713          !strconcat(opstr, "\t$rs, $rt, $offset"),
 714          [(brcond (i32 (cond_op RO:$rs, RO:$rt)), bb:$offset)], IIBranch,
 715          FrmI, opstr> {
 716   let isBranch = 1;
 717   let isTerminator = 1;
 718   let hasDelaySlot = DelaySlot;
 719   let Defs = [AT];
 720 }
 721
 722 class CBranchZero<string opstr, DAGOperand opnd, PatFrag cond_op,
 723                   RegisterOperand RO, bit DelaySlot = 1> :
 724   InstSE<(outs), (ins RO:$rs, opnd:$offset),
 725          !strconcat(opstr, "\t$rs, $offset"),
 726          [(brcond (i32 (cond_op RO:$rs, 0)), bb:$offset)], IIBranch,
 727          FrmI, opstr> {
 728   let isBranch = 1;
 729   let isTerminator = 1;
 730   let hasDelaySlot = DelaySlot;
 731   let Defs = [AT];
 732 }
 733
 734 // SetCC
 735 class SetCC_R<string opstr, PatFrag cond_op, RegisterOperand RO> :
 736   InstSE<(outs GPR32Opnd:$rd), (ins RO:$rs, RO:$rt),
 737          !strconcat(opstr, "\t$rd, $rs, $rt"),
 738          [(set GPR32Opnd:$rd, (cond_op RO:$rs, RO:$rt))],
 739          II_SLT_SLTU, FrmR, opstr>;
 740
 741 class SetCC_I<string opstr, PatFrag cond_op, Operand Od, PatLeaf imm_type,
 742               RegisterOperand RO>:
 743   InstSE<(outs GPR32Opnd:$rt), (ins RO:$rs, Od:$imm16),
 744          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 745          [(set GPR32Opnd:$rt, (cond_op RO:$rs, imm_type:$imm16))],
 746          II_SLTI_SLTIU, FrmI, opstr>;
 747
 748 // Jump
 749 class JumpFJ<DAGOperand opnd, string opstr, SDPatternOperator operator,
 750              SDPatternOperator targetoperator, string bopstr> :
 751   InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 752          [(operator targetoperator:$target)], IIBranch, FrmJ, bopstr> {
 753   let isTerminator=1;
 754   let isBarrier=1;
 755   let hasDelaySlot = 1;
 756   let DecoderMethod = "DecodeJumpTarget";
 757   let Defs = [AT];
 758 }
 759
 760 // Unconditional branch
 761 class UncondBranch<Instruction BEQInst> :
 762   PseudoSE<(outs), (ins brtarget:$offset), [(br bb:$offset)], IIBranch>,
 763   PseudoInstExpansion<(BEQInst ZERO, ZERO, brtarget:$offset)> {
 764   let isBranch = 1;
 765   let isTerminator = 1;
 766   let isBarrier = 1;
 767   let hasDelaySlot = 1;
 768   let AdditionalPredicates = [RelocPIC];
 769   let Defs = [AT];
 770 }
 771
 772 // Base class for indirect branch and return instruction classes.
 773 let isTerminator=1, isBarrier=1, hasDelaySlot = 1 in
 774 class JumpFR<string opstr, RegisterOperand RO,
 775              SDPatternOperator operator = null_frag>:
 776   InstSE<(outs), (ins RO:$rs), "jr\t$rs", [(operator RO:$rs)], IIBranch,
 777          FrmR, opstr>;
 778
 779 // Indirect branch
 780 class IndirectBranch<string opstr, RegisterOperand RO> : JumpFR<opstr, RO> {
 781   let isBranch = 1;
 782   let isIndirectBranch = 1;
 783 }
 784
 785 // Jump and Link (Call)
 786 let isCall=1, hasDelaySlot=1, Defs = [RA] in {
 787   class JumpLink<string opstr, DAGOperand opnd> :
 788     InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 789            [(MipsJmpLink imm:$target)], IIBranch, FrmJ, opstr> {
 790     let DecoderMethod = "DecodeJumpTarget";
 791   }
 792
 793   class JumpLinkRegPseudo<RegisterOperand RO, Instruction JALRInst,
 794                           Register RetReg, RegisterOperand ResRO = RO>:
 795     PseudoSE<(outs), (ins RO:$rs), [(MipsJmpLink RO:$rs)], IIBranch>,
 796     PseudoInstExpansion<(JALRInst RetReg, ResRO:$rs)>;
 797
 798   class JumpLinkReg<string opstr, RegisterOperand RO>:
 799     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 800            [], IIBranch, FrmR>;
 801
 802   class BGEZAL_FT<string opstr, DAGOperand opnd,
 803                   RegisterOperand RO, bit DelaySlot = 1> :
 804     InstSE<(outs), (ins RO:$rs, opnd:$offset),
 805            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI, opstr> {
 806     let hasDelaySlot = DelaySlot;
 807   }
 808
 809 }
 810
 811 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, hasDelaySlot = 1,
 812     hasExtraSrcRegAllocReq = 1, Defs = [AT] in {
 813   class TailCall<Instruction JumpInst> :
 814     PseudoSE<(outs), (ins calltarget:$target), [], IIBranch>,
 815     PseudoInstExpansion<(JumpInst jmptarget:$target)>;
 816
 817   class TailCallReg<RegisterOperand RO, Instruction JRInst,
 818                     RegisterOperand ResRO = RO> :
 819     PseudoSE<(outs), (ins RO:$rs), [(MipsTailCall RO:$rs)], IIBranch>,
 820     PseudoInstExpansion<(JRInst ResRO:$rs)>;
 821 }
 822
 823 class BAL_BR_Pseudo<Instruction RealInst> :
 824   PseudoSE<(outs), (ins brtarget:$offset), [], IIBranch>,
 825   PseudoInstExpansion<(RealInst ZERO, brtarget:$offset)> {
 826   let isBranch = 1;
 827   let isTerminator = 1;
 828   let isBarrier = 1;
 829   let hasDelaySlot = 1;
 830   let Defs = [RA];
 831 }
 832
 833 // Syscall
 834 class SYS_FT<string opstr> :
 835   InstSE<(outs), (ins uimm20:$code_),
 836          !strconcat(opstr, "\t$code_"), [], NoItinerary, FrmI, opstr>;
 837 // Break
 838 class BRK_FT<string opstr> :
 839   InstSE<(outs), (ins uimm10:$code_1, uimm10:$code_2),
 840          !strconcat(opstr, "\t$code_1, $code_2"), [], NoItinerary,
 841          FrmOther, opstr>;
 842
 843 // (D)Eret
 844 class ER_FT<string opstr> :
 845   InstSE<(outs), (ins),
 846          opstr, [], NoItinerary, FrmOther, opstr>;
 847
 848 // Interrupts
 849 class DEI_FT<string opstr, RegisterOperand RO> :
 850   InstSE<(outs RO:$rt), (ins),
 851          !strconcat(opstr, "\t$rt"), [], NoItinerary, FrmOther, opstr>;
 852
 853 // Wait
 854 class WAIT_FT<string opstr> :
 855   InstSE<(outs), (ins), opstr, [], NoItinerary, FrmOther, opstr>;
 856
 857 // Sync
 858 let hasSideEffects = 1 in
 859 class SYNC_FT<string opstr> :
 860   InstSE<(outs), (ins i32imm:$stype), "sync $stype", [(MipsSync imm:$stype)],
 861          NoItinerary, FrmOther, opstr>;
 862
 863 let hasSideEffects = 1 in
 864 class TEQ_FT<string opstr, RegisterOperand RO> :
 865   InstSE<(outs), (ins RO:$rs, RO:$rt, uimm16:$code_),
 866          !strconcat(opstr, "\t$rs, $rt, $code_"), [], NoItinerary,
 867          FrmI, opstr>;
 868
 869 class TEQI_FT<string opstr, RegisterOperand RO> :
 870   InstSE<(outs), (ins RO:$rs, uimm16:$imm16),
 871          !strconcat(opstr, "\t$rs, $imm16"), [], NoItinerary, FrmOther, opstr>;
 872 // Mul, Div
 873 class Mult<string opstr, InstrItinClass itin, RegisterOperand RO,
 874            list<Register> DefRegs> :
 875   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$rs, $rt"), [],
 876          itin, FrmR, opstr> {
 877   let isCommutable = 1;
 878   let Defs = DefRegs;
 879   let neverHasSideEffects = 1;
 880 }
 881
 882 // Pseudo multiply/divide instruction with explicit accumulator register
 883 // operands.
 884 class MultDivPseudo<Instruction RealInst, RegisterClass R0, RegisterOperand R1,
 885                     SDPatternOperator OpNode, InstrItinClass Itin,
 886                     bit IsComm = 1, bit HasSideEffects = 0,
 887                     bit UsesCustomInserter = 0> :
 888   PseudoSE<(outs R0:$ac), (ins R1:$rs, R1:$rt),
 889            [(set R0:$ac, (OpNode R1:$rs, R1:$rt))], Itin>,
 890   PseudoInstExpansion<(RealInst R1:$rs, R1:$rt)> {
 891   let isCommutable = IsComm;
 892   let hasSideEffects = HasSideEffects;
 893   let usesCustomInserter = UsesCustomInserter;
 894 }
 895
 896 // Pseudo multiply add/sub instruction with explicit accumulator register
 897 // operands.
 898 class MAddSubPseudo<Instruction RealInst, SDPatternOperator OpNode,
 899                     InstrItinClass itin>
 900   : PseudoSE<(outs ACC64:$ac),
 901              (ins GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin),
 902              [(set ACC64:$ac,
 903               (OpNode GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin))],
 904              itin>,
 905     PseudoInstExpansion<(RealInst GPR32Opnd:$rs, GPR32Opnd:$rt)> {
 906   string Constraints = "$acin = $ac";
 907 }
 908
 909 class Div<string opstr, InstrItinClass itin, RegisterOperand RO,
 910           list<Register> DefRegs> :
 911   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$$zero, $rs, $rt"),
 912          [], itin, FrmR, opstr> {
 913   let Defs = DefRegs;
 914 }
 915
 916 // Move from Hi/Lo
 917 class PseudoMFLOHI<RegisterClass DstRC, RegisterClass SrcRC, SDNode OpNode>
 918   : PseudoSE<(outs DstRC:$rd), (ins SrcRC:$hilo),
 919              [(set DstRC:$rd, (OpNode SrcRC:$hilo))], II_MFHI_MFLO>;
 920
 921 class MoveFromLOHI<string opstr, RegisterOperand RO, Register UseReg>:
 922   InstSE<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"), [], II_MFHI_MFLO,
 923          FrmR, opstr> {
 924   let Uses = [UseReg];
 925   let neverHasSideEffects = 1;
 926 }
 927
 928 class PseudoMTLOHI<RegisterClass DstRC, RegisterClass SrcRC>
 929   : PseudoSE<(outs DstRC:$lohi), (ins SrcRC:$lo, SrcRC:$hi),
 930              [(set DstRC:$lohi, (MipsMTLOHI SrcRC:$lo, SrcRC:$hi))],
 931              II_MTHI_MTLO>;
 932
 933 class MoveToLOHI<string opstr, RegisterOperand RO, list<Register> DefRegs>:
 934   InstSE<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"), [], II_MTHI_MTLO,
 935   FrmR, opstr> {
 936   let Defs = DefRegs;
 937   let neverHasSideEffects = 1;
 938 }
 939
 940 class EffectiveAddress<string opstr, RegisterOperand RO> :
 941   InstSE<(outs RO:$rt), (ins mem_ea:$addr), !strconcat(opstr, "\t$rt, $addr"),
 942          [(set RO:$rt, addr:$addr)], NoItinerary, FrmI,
 943          !strconcat(opstr, "_lea")> {
 944   let isCodeGenOnly = 1;
 945   let DecoderMethod = "DecodeMem";
 946 }
 947
 948 // Count Leading Ones/Zeros in Word
 949 class CountLeading0<string opstr, RegisterOperand RO>:
 950   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 951          [(set RO:$rd, (ctlz RO:$rs))], II_CLZ, FrmR, opstr>;
 952
 953 class CountLeading1<string opstr, RegisterOperand RO>:
 954   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 955          [(set RO:$rd, (ctlz (not RO:$rs)))], II_CLO, FrmR, opstr>;
 956
 957 // Sign Extend in Register.
 958 class SignExtInReg<string opstr, ValueType vt, RegisterOperand RO,
 959                    InstrItinClass itin> :
 960   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"),
 961          [(set RO:$rd, (sext_inreg RO:$rt, vt))], itin, FrmR, opstr>;
 962
 963 // Subword Swap
 964 class SubwordSwap<string opstr, RegisterOperand RO>:
 965   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"), [],
 966          NoItinerary, FrmR, opstr> {
 967   let neverHasSideEffects = 1;
 968 }
 969
 970 // Read Hardware
 971 class ReadHardware<RegisterOperand CPURegOperand, RegisterOperand RO> :
 972   InstSE<(outs CPURegOperand:$rt), (ins RO:$rd), "rdhwr\t$rt, $rd", [],
 973          II_RDHWR, FrmR, "rdhwr">;
 974
 975 // Ext and Ins
 976 class ExtBase<string opstr, RegisterOperand RO, Operand PosOpnd,
 977               SDPatternOperator Op = null_frag>:
 978   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ext:$size),
 979          !strconcat(opstr, " $rt, $rs, $pos, $size"),
 980          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size))], NoItinerary,
 981          FrmR, opstr>, ISA_MIPS32R2;
 982
 983 class InsBase<string opstr, RegisterOperand RO, Operand PosOpnd,
 984               SDPatternOperator Op = null_frag>:
 985   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ins:$size, RO:$src),
 986          !strconcat(opstr, " $rt, $rs, $pos, $size"),
 987          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size, RO:$src))],
 988          NoItinerary, FrmR, opstr>, ISA_MIPS32R2 {
 989   let Constraints = "$src = $rt";
 990 }
 991
 992 // Atomic instructions with 2 source operands (ATOMIC_SWAP & ATOMIC_LOAD_*).
 993 class Atomic2Ops<PatFrag Op, RegisterClass DRC> :
 994   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$incr),
 995            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$incr))]>;
 996
 997 // Atomic Compare & Swap.
 998 class AtomicCmpSwap<PatFrag Op, RegisterClass DRC> :
 999   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$cmp, DRC:$swap),
1000            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$cmp, DRC:$swap))]>;
1001
1002 class LLBase<string opstr, RegisterOperand RO> :
1003   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
1004          [], NoItinerary, FrmI> {
1005   let DecoderMethod = "DecodeMem";
1006   let mayLoad = 1;
1007 }
1008
1009 class SCBase<string opstr, RegisterOperand RO> :
1010   InstSE<(outs RO:$dst), (ins RO:$rt, mem:$addr),
1011          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
1012   let DecoderMethod = "DecodeMem";
1013   let mayStore = 1;
1014   let Constraints = "$rt = $dst";
1015 }
1016
1017 class MFC3OP<string asmstr, RegisterOperand RO> :
1018   InstSE<(outs RO:$rt, RO:$rd, uimm16:$sel), (ins),
1019          !strconcat(asmstr, "\t$rt, $rd, $sel"), [], NoItinerary, FrmFR>;
1020
1021 class TrapBase<Instruction RealInst>
1022   : PseudoSE<(outs), (ins), [(trap)], NoItinerary>,
1023     PseudoInstExpansion<(RealInst 0, 0)> {
1024   let isBarrier = 1;
1025   let isTerminator = 1;
1026   let isCodeGenOnly = 1;
1027 }
1028
1029 //===----------------------------------------------------------------------===//
1030 // Pseudo instructions
1031 //===----------------------------------------------------------------------===//
1032
1033 // Return RA.
1034 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1, hasCtrlDep=1 in
1035 def RetRA : PseudoSE<(outs), (ins), [(MipsRet)]>;
1036
1037 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1038 def ADJCALLSTACKDOWN : MipsPseudo<(outs), (ins i32imm:$amt),
1039                                   [(callseq_start timm:$amt)]>;
1040 def ADJCALLSTACKUP   : MipsPseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
1041                                   [(callseq_end timm:$amt1, timm:$amt2)]>;
1042 }
1043
1044 let usesCustomInserter = 1 in {
1045   def ATOMIC_LOAD_ADD_I8   : Atomic2Ops<atomic_load_add_8, GPR32>;
1046   def ATOMIC_LOAD_ADD_I16  : Atomic2Ops<atomic_load_add_16, GPR32>;
1047   def ATOMIC_LOAD_ADD_I32  : Atomic2Ops<atomic_load_add_32, GPR32>;
1048   def ATOMIC_LOAD_SUB_I8   : Atomic2Ops<atomic_load_sub_8, GPR32>;
1049   def ATOMIC_LOAD_SUB_I16  : Atomic2Ops<atomic_load_sub_16, GPR32>;
1050   def ATOMIC_LOAD_SUB_I32  : Atomic2Ops<atomic_load_sub_32, GPR32>;
1051   def ATOMIC_LOAD_AND_I8   : Atomic2Ops<atomic_load_and_8, GPR32>;
1052   def ATOMIC_LOAD_AND_I16  : Atomic2Ops<atomic_load_and_16, GPR32>;
1053   def ATOMIC_LOAD_AND_I32  : Atomic2Ops<atomic_load_and_32, GPR32>;
1054   def ATOMIC_LOAD_OR_I8    : Atomic2Ops<atomic_load_or_8, GPR32>;
1055   def ATOMIC_LOAD_OR_I16   : Atomic2Ops<atomic_load_or_16, GPR32>;
1056   def ATOMIC_LOAD_OR_I32   : Atomic2Ops<atomic_load_or_32, GPR32>;
1057   def ATOMIC_LOAD_XOR_I8   : Atomic2Ops<atomic_load_xor_8, GPR32>;
1058   def ATOMIC_LOAD_XOR_I16  : Atomic2Ops<atomic_load_xor_16, GPR32>;
1059   def ATOMIC_LOAD_XOR_I32  : Atomic2Ops<atomic_load_xor_32, GPR32>;
1060   def ATOMIC_LOAD_NAND_I8  : Atomic2Ops<atomic_load_nand_8, GPR32>;
1061   def ATOMIC_LOAD_NAND_I16 : Atomic2Ops<atomic_load_nand_16, GPR32>;
1062   def ATOMIC_LOAD_NAND_I32 : Atomic2Ops<atomic_load_nand_32, GPR32>;
1063
1064   def ATOMIC_SWAP_I8       : Atomic2Ops<atomic_swap_8, GPR32>;
1065   def ATOMIC_SWAP_I16      : Atomic2Ops<atomic_swap_16, GPR32>;
1066   def ATOMIC_SWAP_I32      : Atomic2Ops<atomic_swap_32, GPR32>;
1067
1068   def ATOMIC_CMP_SWAP_I8   : AtomicCmpSwap<atomic_cmp_swap_8, GPR32>;
1069   def ATOMIC_CMP_SWAP_I16  : AtomicCmpSwap<atomic_cmp_swap_16, GPR32>;
1070   def ATOMIC_CMP_SWAP_I32  : AtomicCmpSwap<atomic_cmp_swap_32, GPR32>;
1071 }
1072
1073 /// Pseudo instructions for loading and storing accumulator registers.
1074 let isPseudo = 1, isCodeGenOnly = 1 in {
1075   def LOAD_ACC64  : Load<"", ACC64>;
1076   def STORE_ACC64 : Store<"", ACC64>;
1077 }
1078
1079 // We need these two pseudo instructions to avoid offset calculation for long
1080 // branches.  See the comment in file MipsLongBranch.cpp for detailed
1081 // explanation.
1082
1083 // Expands to: lui $dst, %hi($tgt - $baltgt)
1084 def LONG_BRANCH_LUi : PseudoSE<(outs GPR32Opnd:$dst),
1085   (ins brtarget:$tgt, brtarget:$baltgt), []>;
1086
1087 // Expands to: addiu $dst, $src, %lo($tgt - $baltgt)
1088 def LONG_BRANCH_ADDiu : PseudoSE<(outs GPR32Opnd:$dst),
1089   (ins GPR32Opnd:$src, brtarget:$tgt, brtarget:$baltgt), []>;
1090
1091 //===----------------------------------------------------------------------===//
1092 // Instruction definition
1093 //===----------------------------------------------------------------------===//
1094 //===----------------------------------------------------------------------===//
1095 // MipsI Instructions
1096 //===----------------------------------------------------------------------===//
1097
1098 /// Arithmetic Instructions (ALU Immediate)
1099 def ADDiu : MMRel, ArithLogicI<"addiu", simm16, GPR32Opnd, II_ADDIU, immSExt16,
1100                                add>,
1101             ADDI_FM<0x9>, IsAsCheapAsAMove;
1102 def ADDi  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>, ADDI_FM<0x8>,
1103             ISA_MIPS1_NOT_32R6_64R6;
1104 def SLTi  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
1105             SLTI_FM<0xa>;
1106 def SLTiu : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
1107             SLTI_FM<0xb>;
1108 let AdditionalPredicates = [NotInMicroMips] in {
1109 def ANDi  : MMRel, ArithLogicI<"andi", uimm16, GPR32Opnd, II_ANDI, immZExt16,
1110                                and>, ADDI_FM<0xc>;
1111 }
1112 def ORi   : MMRel, ArithLogicI<"ori", uimm16, GPR32Opnd, II_ORI, immZExt16,
1113                                or>,
1114             ADDI_FM<0xd>;
1115 def XORi  : MMRel, ArithLogicI<"xori", uimm16, GPR32Opnd, II_XORI, immZExt16,
1116                                xor>,
1117             ADDI_FM<0xe>;
1118 def LUi   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM;
1119
1120 /// Arithmetic Instructions (3-Operand, R-Type)
1121 def ADDu  : MMRel, ArithLogicR<"addu", GPR32Opnd, 1, II_ADDU, add>,
1122             ADD_FM<0, 0x21>;
1123 def SUBu  : MMRel, ArithLogicR<"subu", GPR32Opnd, 0, II_SUBU, sub>,
1124             ADD_FM<0, 0x23>;
1125 let Defs = [HI0, LO0] in
1126 def MUL   : MMRel, ArithLogicR<"mul", GPR32Opnd, 1, II_MUL, mul>,
1127             ADD_FM<0x1c, 2>, ISA_MIPS32_NOT_32R6_64R6;
1128 def ADD   : MMRel, ArithLogicR<"add", GPR32Opnd>, ADD_FM<0, 0x20>;
1129 def SUB   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM<0, 0x22>;
1130 def SLT   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM<0, 0x2a>;
1131 def SLTu  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>, ADD_FM<0, 0x2b>;
1132 def AND   : MMRel, ArithLogicR<"and", GPR32Opnd, 1, II_AND, and>,
1133             ADD_FM<0, 0x24>;
1134 def OR    : MMRel, ArithLogicR<"or", GPR32Opnd, 1, II_OR, or>,
1135             ADD_FM<0, 0x25>;
1136 def XOR   : MMRel, ArithLogicR<"xor", GPR32Opnd, 1, II_XOR, xor>,
1137             ADD_FM<0, 0x26>;
1138 def NOR   : MMRel, LogicNOR<"nor", GPR32Opnd>, ADD_FM<0, 0x27>;
1139
1140 /// Shift Instructions
1141 let AdditionalPredicates = [NotInMicroMips] in {
1142 def SLL  : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, II_SLL, shl,
1143                                    immZExt5>, SRA_FM<0, 0>;
1144 def SRL  : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, II_SRL, srl,
1145                                    immZExt5>, SRA_FM<2, 0>;
1146 }
1147 def SRA  : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, II_SRA, sra,
1148                                    immZExt5>, SRA_FM<3, 0>;
1149 def SLLV : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, II_SLLV, shl>,
1150            SRLV_FM<4, 0>;
1151 def SRLV : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, II_SRLV, srl>,
1152            SRLV_FM<6, 0>;
1153 def SRAV : MMRel, shift_rotate_reg<"srav", GPR32Opnd, II_SRAV, sra>,
1154            SRLV_FM<7, 0>;
1155
1156 // Rotate Instructions
1157 def ROTR  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, II_ROTR, rotr,
1158                                     immZExt5>,
1159             SRA_FM<2, 1>, ISA_MIPS32R2;
1160 def ROTRV : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, II_ROTRV, rotr>,
1161             SRLV_FM<6, 1>, ISA_MIPS32R2;
1162
1163 /// Load and Store Instructions
1164 ///  aligned
1165 def LB  : Load<"lb", GPR32Opnd, sextloadi8, II_LB>, MMRel, LW_FM<0x20>;
1166 def LBu : Load<"lbu", GPR32Opnd, zextloadi8, II_LBU, addrDefault>, MMRel,
1167           LW_FM<0x24>;
1168 def LH  : Load<"lh", GPR32Opnd, sextloadi16, II_LH, addrDefault>, MMRel,
1169           LW_FM<0x21>;
1170 def LHu : Load<"lhu", GPR32Opnd, zextloadi16, II_LHU>, MMRel, LW_FM<0x25>;
1171 def LW  : Load<"lw", GPR32Opnd, load, II_LW, addrDefault>, MMRel,
1172           LW_FM<0x23>;
1173 def SB  : Store<"sb", GPR32Opnd, truncstorei8, II_SB>, MMRel, LW_FM<0x28>;
1174 def SH  : Store<"sh", GPR32Opnd, truncstorei16, II_SH>, MMRel, LW_FM<0x29>;
1175 def SW  : Store<"sw", GPR32Opnd, store, II_SW>, MMRel, LW_FM<0x2b>;
1176
1177 /// load/store left/right
1178 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1179     AdditionalPredicates = [NotInMicroMips] in {
1180 def LWL : LoadLeftRight<"lwl", MipsLWL, GPR32Opnd, II_LWL>, LW_FM<0x22>,
1181           ISA_MIPS1_NOT_32R6_64R6;
1182 def LWR : LoadLeftRight<"lwr", MipsLWR, GPR32Opnd, II_LWR>, LW_FM<0x26>,
1183           ISA_MIPS1_NOT_32R6_64R6;
1184 def SWL : StoreLeftRight<"swl", MipsSWL, GPR32Opnd, II_SWL>, LW_FM<0x2a>,
1185           ISA_MIPS1_NOT_32R6_64R6;
1186 def SWR : StoreLeftRight<"swr", MipsSWR, GPR32Opnd, II_SWR>, LW_FM<0x2e>,
1187           ISA_MIPS1_NOT_32R6_64R6;
1188 }
1189
1190 // COP2 Memory Instructions
1191 def LWC2 : LW_FT2<"lwc2", COP2Opnd, NoItinerary, load>, LW_FM<0x32>,
1192            ISA_MIPS1_NOT_32R6_64R6;
1193 def SWC2 : SW_FT2<"swc2", COP2Opnd, NoItinerary, store>, LW_FM<0x3a>,
1194            ISA_MIPS1_NOT_32R6_64R6;
1195 def LDC2 : LW_FT2<"ldc2", COP2Opnd, NoItinerary, load>, LW_FM<0x36>,
1196            ISA_MIPS2_NOT_32R6_64R6;
1197 def SDC2 : SW_FT2<"sdc2", COP2Opnd, NoItinerary, store>, LW_FM<0x3e>,
1198            ISA_MIPS2_NOT_32R6_64R6;
1199
1200 // COP3 Memory Instructions
1201 let DecoderNamespace = "COP3_" in {
1202   def LWC3 : LW_FT3<"lwc3", COP3Opnd, NoItinerary, load>, LW_FM<0x33>;
1203   def SWC3 : SW_FT3<"swc3", COP3Opnd, NoItinerary, store>, LW_FM<0x3b>;
1204   def LDC3 : LW_FT3<"ldc3", COP3Opnd, NoItinerary, load>, LW_FM<0x37>,
1205              ISA_MIPS2;
1206   def SDC3 : SW_FT3<"sdc3", COP3Opnd, NoItinerary, store>, LW_FM<0x3f>,
1207              ISA_MIPS2;
1208 }
1209
1210 def SYNC : MMRel, SYNC_FT<"sync">, SYNC_FM, ISA_MIPS32;
1211
1212 def TEQ : MMRel, TEQ_FT<"teq", GPR32Opnd>, TEQ_FM<0x34>, ISA_MIPS2;
1213 def TGE : MMRel, TEQ_FT<"tge", GPR32Opnd>, TEQ_FM<0x30>, ISA_MIPS2;
1214 def TGEU : MMRel, TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM<0x31>, ISA_MIPS2;
1215 def TLT : MMRel, TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM<0x32>, ISA_MIPS2;
1216 def TLTU : MMRel, TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM<0x33>, ISA_MIPS2;
1217 def TNE : MMRel, TEQ_FT<"tne", GPR32Opnd>, TEQ_FM<0x36>, ISA_MIPS2;
1218
1219 def TEQI : MMRel, TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM<0xc>,
1220            ISA_MIPS2_NOT_32R6_64R6;
1221 def TGEI : MMRel, TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM<0x8>,
1222            ISA_MIPS2_NOT_32R6_64R6;
1223 def TGEIU : MMRel, TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM<0x9>,
1224            ISA_MIPS2_NOT_32R6_64R6;
1225 def TLTI : MMRel, TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM<0xa>,
1226            ISA_MIPS2_NOT_32R6_64R6;
1227 def TTLTIU : MMRel, TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM<0xb>,
1228            ISA_MIPS2_NOT_32R6_64R6;
1229 def TNEI : MMRel, TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM<0xe>,
1230            ISA_MIPS2_NOT_32R6_64R6;
1231
1232 def BREAK : MMRel, BRK_FT<"break">, BRK_FM<0xd>;
1233 def SYSCALL : MMRel, SYS_FT<"syscall">, SYS_FM<0xc>;
1234 def TRAP : TrapBase<BREAK>;
1235 def SDBBP : MMRel, SYS_FT<"sdbbp">, SDBBP_FM, ISA_MIPS32_NOT_32R6_64R6;
1236
1237 def ERET : MMRel, ER_FT<"eret">, ER_FM<0x18>, INSN_MIPS3_32;
1238 def DERET : MMRel, ER_FT<"deret">, ER_FM<0x1f>, ISA_MIPS32;
1239
1240 def EI : MMRel, DEI_FT<"ei", GPR32Opnd>, EI_FM<1>, ISA_MIPS32R2;
1241 def DI : MMRel, DEI_FT<"di", GPR32Opnd>, EI_FM<0>, ISA_MIPS32R2;
1242
1243 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1244     AdditionalPredicates = [NotInMicroMips] in {
1245 def WAIT : WAIT_FT<"wait">, WAIT_FM;
1246
1247 /// Load-linked, Store-conditional
1248 def LL : LLBase<"ll", GPR32Opnd>, LW_FM<0x30>, ISA_MIPS2_NOT_32R6_64R6;
1249 def SC : SCBase<"sc", GPR32Opnd>, LW_FM<0x38>, ISA_MIPS2_NOT_32R6_64R6;
1250 }
1251
1252 /// Jump and Branch Instructions
1253 def J       : MMRel, JumpFJ<jmptarget, "j", br, bb, "j">, FJ<2>,
1254               AdditionalRequires<[RelocStatic]>, IsBranch;
1255 def JR      : MMRel, IndirectBranch<"jr", GPR32Opnd>, MTLO_FM<8>;
1256 def BEQ     : MMRel, CBranch<"beq", brtarget, seteq, GPR32Opnd>, BEQ_FM<4>;
1257 def BEQL    : MMRel, CBranch<"beql", brtarget, seteq, GPR32Opnd, 0>,
1258               BEQ_FM<20>, ISA_MIPS2_NOT_32R6_64R6;
1259 def BNE     : MMRel, CBranch<"bne", brtarget, setne, GPR32Opnd>, BEQ_FM<5>;
1260 def BNEL    : MMRel, CBranch<"bnel", brtarget, setne, GPR32Opnd, 0>,
1261               BEQ_FM<21>, ISA_MIPS2_NOT_32R6_64R6;
1262 def BGEZ    : MMRel, CBranchZero<"bgez", brtarget, setge, GPR32Opnd>,
1263               BGEZ_FM<1, 1>;
1264 def BGEZL   : MMRel, CBranchZero<"bgezl", brtarget, setge, GPR32Opnd, 0>,
1265               BGEZ_FM<1, 3>, ISA_MIPS2_NOT_32R6_64R6;
1266 def BGTZ    : MMRel, CBranchZero<"bgtz", brtarget, setgt, GPR32Opnd>,
1267               BGEZ_FM<7, 0>;
1268 def BGTZL   : MMRel, CBranchZero<"bgtzl", brtarget, setgt, GPR32Opnd, 0>,
1269               BGEZ_FM<23, 0>, ISA_MIPS2_NOT_32R6_64R6;
1270 def BLEZ    : MMRel, CBranchZero<"blez", brtarget, setle, GPR32Opnd>,
1271               BGEZ_FM<6, 0>;
1272 def BLEZL   : MMRel, CBranchZero<"blezl", brtarget, setle, GPR32Opnd, 0>,
1273               BGEZ_FM<22, 0>, ISA_MIPS2_NOT_32R6_64R6;
1274 def BLTZ    : MMRel, CBranchZero<"bltz", brtarget, setlt, GPR32Opnd>,
1275               BGEZ_FM<1, 0>;
1276 def BLTZL   : MMRel, CBranchZero<"bltzl", brtarget, setlt, GPR32Opnd, 0>,
1277               BGEZ_FM<1, 2>, ISA_MIPS2_NOT_32R6_64R6;
1278 def B       : UncondBranch<BEQ>;
1279
1280 def JAL  : MMRel, JumpLink<"jal", calltarget>, FJ<3>;
1281 let AdditionalPredicates = [NotInMicroMips] in {
1282   def JALR : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM;
1283   def JALRPseudo : JumpLinkRegPseudo<GPR32Opnd, JALR, RA>;
1284 }
1285
1286 // FIXME: JALX really requires either MIPS16 or microMIPS in addition to MIPS32.
1287 def JALX  : JumpLink<"jalx", calltarget>, FJ<0x1D>, ISA_MIPS32_NOT_32R6_64R6;
1288 def BGEZAL : MMRel, BGEZAL_FT<"bgezal", brtarget, GPR32Opnd>, BGEZAL_FM<0x11>,
1289              ISA_MIPS1_NOT_32R6_64R6;
1290 def BGEZALL : MMRel, BGEZAL_FT<"bgezall", brtarget, GPR32Opnd, 0>,
1291               BGEZAL_FM<0x13>, ISA_MIPS2_NOT_32R6_64R6;
1292 def BLTZAL : MMRel, BGEZAL_FT<"bltzal", brtarget, GPR32Opnd>, BGEZAL_FM<0x10>,
1293              ISA_MIPS1_NOT_32R6_64R6;
1294 def BLTZALL : MMRel, BGEZAL_FT<"bltzall", brtarget, GPR32Opnd, 0>,
1295               BGEZAL_FM<0x12>, ISA_MIPS2_NOT_32R6_64R6;
1296 def BAL_BR : BAL_BR_Pseudo<BGEZAL>;
1297 def TAILCALL : TailCall<J>;
1298 def TAILCALL_R : TailCallReg<GPR32Opnd, JR>;
1299
1300 // Indirect branches are matched as PseudoIndirectBranch/PseudoIndirectBranch64
1301 // then are expanded to JR, JR64, JALR, or JALR64 depending on the ISA.
1302 class PseudoIndirectBranchBase<RegisterOperand RO> :
1303     MipsPseudo<(outs), (ins RO:$rs), [(brind RO:$rs)], IIBranch> {
1304   let isTerminator=1;
1305   let isBarrier=1;
1306   let hasDelaySlot = 1;
1307   let isBranch = 1;
1308   let isIndirectBranch = 1;
1309 }
1310
1311 def PseudoIndirectBranch : PseudoIndirectBranchBase<GPR32Opnd>;
1312
1313 // Return instructions are matched as a RetRA instruction, then ar expanded
1314 // into PseudoReturn/PseudoReturn64 after register allocation. Finally,
1315 // MipsAsmPrinter expands this into JR, JR64, JALR, or JALR64 depending on the
1316 // ISA.
1317 class PseudoReturnBase<RegisterOperand RO> : MipsPseudo<(outs), (ins RO:$rs),
1318                                                         [], IIBranch> {
1319   let isTerminator = 1;
1320   let isBarrier = 1;
1321   let hasDelaySlot = 1;
1322   let isReturn = 1;
1323   let isCodeGenOnly = 1;
1324   let hasCtrlDep = 1;
1325   let hasExtraSrcRegAllocReq = 1;
1326 }
1327
1328 def PseudoReturn : PseudoReturnBase<GPR32Opnd>;
1329
1330 // Exception handling related node and instructions.
1331 // The conversion sequence is:
1332 // ISD::EH_RETURN -> MipsISD::EH_RETURN ->
1333 // MIPSeh_return -> (stack change + indirect branch)
1334 //
1335 // MIPSeh_return takes the place of regular return instruction
1336 // but takes two arguments (V1, V0) which are used for storing
1337 // the offset and return address respectively.
1338 def SDT_MipsEHRET : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisPtrTy<1>]>;
1339
1340 def MIPSehret : SDNode<"MipsISD::EH_RETURN", SDT_MipsEHRET,
1341                       [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1342
1343 let Uses = [V0, V1], isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1344   def MIPSeh_return32 : MipsPseudo<(outs), (ins GPR32:$spoff, GPR32:$dst),
1345                                 [(MIPSehret GPR32:$spoff, GPR32:$dst)]>;
1346   def MIPSeh_return64 : MipsPseudo<(outs), (ins GPR64:$spoff,
1347                                                 GPR64:$dst),
1348                                 [(MIPSehret GPR64:$spoff, GPR64:$dst)]>;
1349 }
1350
1351 /// Multiply and Divide Instructions.
1352 def MULT  : MMRel, Mult<"mult", II_MULT, GPR32Opnd, [HI0, LO0]>,
1353             MULT_FM<0, 0x18>, ISA_MIPS1_NOT_32R6_64R6;
1354 def MULTu : MMRel, Mult<"multu", II_MULTU, GPR32Opnd, [HI0, LO0]>,
1355             MULT_FM<0, 0x19>, ISA_MIPS1_NOT_32R6_64R6;
1356 def SDIV  : MMRel, Div<"div", II_DIV, GPR32Opnd, [HI0, LO0]>,
1357             MULT_FM<0, 0x1a>, ISA_MIPS1_NOT_32R6_64R6;
1358 def UDIV  : MMRel, Div<"divu", II_DIVU, GPR32Opnd, [HI0, LO0]>,
1359             MULT_FM<0, 0x1b>, ISA_MIPS1_NOT_32R6_64R6;
1360
1361 def MTHI : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>, MTLO_FM<0x11>,
1362            ISA_MIPS1_NOT_32R6_64R6;
1363 def MTLO : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>, MTLO_FM<0x13>,
1364            ISA_MIPS1_NOT_32R6_64R6;
1365 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1366     AdditionalPredicates = [NotInMicroMips] in {
1367 def MFHI : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>, MFLO_FM<0x10>,
1368            ISA_MIPS1_NOT_32R6_64R6;
1369 def MFLO : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>, MFLO_FM<0x12>,
1370            ISA_MIPS1_NOT_32R6_64R6;
1371 }
1372
1373 /// Sign Ext In Register Instructions.
1374 def SEB : MMRel, SignExtInReg<"seb", i8, GPR32Opnd, II_SEB>,
1375           SEB_FM<0x10, 0x20>, ISA_MIPS32R2;
1376 def SEH : MMRel, SignExtInReg<"seh", i16, GPR32Opnd, II_SEH>,
1377           SEB_FM<0x18, 0x20>, ISA_MIPS32R2;
1378
1379 /// Count Leading
1380 def CLZ : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM<0x20>,
1381           ISA_MIPS32_NOT_32R6_64R6;
1382 def CLO : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM<0x21>,
1383           ISA_MIPS32_NOT_32R6_64R6;
1384
1385 /// Word Swap Bytes Within Halfwords
1386 def WSBH : MMRel, SubwordSwap<"wsbh", GPR32Opnd>, SEB_FM<2, 0x20>, ISA_MIPS32R2;
1387
1388 /// No operation.
1389 def NOP : PseudoSE<(outs), (ins), []>, PseudoInstExpansion<(SLL ZERO, ZERO, 0)>;
1390
1391 // FrameIndexes are legalized when they are operands from load/store
1392 // instructions. The same not happens for stack address copies, so an
1393 // add op with mem ComplexPattern is used and the stack address copy
1394 // can be matched. It's similar to Sparc LEA_ADDRi
1395 def LEA_ADDiu : MMRel, EffectiveAddress<"addiu", GPR32Opnd>, LW_FM<9>;
1396
1397 // MADD*/MSUB*
1398 def MADD  : MMRel, MArithR<"madd", II_MADD, 1>, MULT_FM<0x1c, 0>,
1399             ISA_MIPS32_NOT_32R6_64R6;
1400 def MADDU : MMRel, MArithR<"maddu", II_MADDU, 1>, MULT_FM<0x1c, 1>,
1401             ISA_MIPS32_NOT_32R6_64R6;
1402 def MSUB  : MMRel, MArithR<"msub", II_MSUB>, MULT_FM<0x1c, 4>,
1403             ISA_MIPS32_NOT_32R6_64R6;
1404 def MSUBU : MMRel, MArithR<"msubu", II_MSUBU>, MULT_FM<0x1c, 5>,
1405             ISA_MIPS32_NOT_32R6_64R6;
1406
1407 let AdditionalPredicates = [NotDSP] in {
1408 def PseudoMULT  : MultDivPseudo<MULT, ACC64, GPR32Opnd, MipsMult, II_MULT>,
1409                   ISA_MIPS1_NOT_32R6_64R6;
1410 def PseudoMULTu : MultDivPseudo<MULTu, ACC64, GPR32Opnd, MipsMultu, II_MULTU>,
1411                   ISA_MIPS1_NOT_32R6_64R6;
1412 def PseudoMFHI : PseudoMFLOHI<GPR32, ACC64, MipsMFHI>, ISA_MIPS1_NOT_32R6_64R6;
1413 def PseudoMFLO : PseudoMFLOHI<GPR32, ACC64, MipsMFLO>, ISA_MIPS1_NOT_32R6_64R6;
1414 def PseudoMTLOHI : PseudoMTLOHI<ACC64, GPR32>, ISA_MIPS1_NOT_32R6_64R6;
1415 def PseudoMADD  : MAddSubPseudo<MADD, MipsMAdd, II_MADD>,
1416                   ISA_MIPS32_NOT_32R6_64R6;
1417 def PseudoMADDU : MAddSubPseudo<MADDU, MipsMAddu, II_MADDU>,
1418                   ISA_MIPS32_NOT_32R6_64R6;
1419 def PseudoMSUB  : MAddSubPseudo<MSUB, MipsMSub, II_MSUB>,
1420                   ISA_MIPS32_NOT_32R6_64R6;
1421 def PseudoMSUBU : MAddSubPseudo<MSUBU, MipsMSubu, II_MSUBU>,
1422                   ISA_MIPS32_NOT_32R6_64R6;
1423 }
1424
1425 def PseudoSDIV : MultDivPseudo<SDIV, ACC64, GPR32Opnd, MipsDivRem, II_DIV,
1426                                0, 1, 1>, ISA_MIPS1_NOT_32R6_64R6;
1427 def PseudoUDIV : MultDivPseudo<UDIV, ACC64, GPR32Opnd, MipsDivRemU, II_DIVU,
1428                                0, 1, 1>, ISA_MIPS1_NOT_32R6_64R6;
1429
1430 def RDHWR : MMRel, ReadHardware<GPR32Opnd, HWRegsOpnd>, RDHWR_FM;
1431
1432 def EXT : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>, EXT_FM<0>;
1433 def INS : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>, EXT_FM<4>;
1434
1435 /// Move Control Registers From/To CPU Registers
1436 def MFC0 : MFC3OP<"mfc0", GPR32Opnd>, MFC3OP_FM<0x10, 0>, ISA_MIPS32;
1437 def MTC0 : MFC3OP<"mtc0", GPR32Opnd>, MFC3OP_FM<0x10, 4>, ISA_MIPS32;
1438 def MFC2 : MFC3OP<"mfc2", GPR32Opnd>, MFC3OP_FM<0x12, 0>;
1439 def MTC2 : MFC3OP<"mtc2", GPR32Opnd>, MFC3OP_FM<0x12, 4>;
1440
1441 class Barrier<string asmstr> : InstSE<(outs), (ins), asmstr, [], NoItinerary,
1442                                       FrmOther>;
1443 def SSNOP : Barrier<"ssnop">, BARRIER_FM<1>;
1444 def EHB : Barrier<"ehb">, BARRIER_FM<3>;
1445 def PAUSE : Barrier<"pause">, BARRIER_FM<5>, ISA_MIPS32R2;
1446
1447 // JR_HB and JALR_HB are defined here using the new style naming
1448 // scheme because some of this code is shared with Mips32r6InstrInfo.td
1449 // and because of that it doesn't follow the naming convention of the
1450 // rest of the file. To avoid a mixture of old vs new style, the new
1451 // style was chosen.
1452 class JR_HB_DESC_BASE<string instr_asm, RegisterOperand GPROpnd> {
1453   dag OutOperandList = (outs);
1454   dag InOperandList = (ins GPROpnd:$rs);
1455   string AsmString = !strconcat(instr_asm, "\t$rs");
1456   list<dag> Pattern = [];
1457 }
1458
1459 class JALR_HB_DESC_BASE<string instr_asm, RegisterOperand GPROpnd> {
1460   dag OutOperandList = (outs GPROpnd:$rd);
1461   dag InOperandList = (ins GPROpnd:$rs);
1462   string AsmString = !strconcat(instr_asm, "\t$rd, $rs");
1463   list<dag> Pattern = [];
1464 }
1465
1466 class JR_HB_DESC : InstSE<(outs), (ins), "", [], NoItinerary, FrmJ>,
1467                    JR_HB_DESC_BASE<"jr.hb", GPR32Opnd> {
1468   let isBranch=1;
1469   let isIndirectBranch=1;
1470   let hasDelaySlot=1;
1471   let isTerminator=1;
1472   let isBarrier=1;
1473 }
1474
1475 class JALR_HB_DESC : InstSE<(outs), (ins), "", [], NoItinerary, FrmJ>,
1476                      JALR_HB_DESC_BASE<"jalr.hb", GPR32Opnd> {
1477   let isIndirectBranch=1;
1478   let hasDelaySlot=1;
1479 }
1480
1481 class JR_HB_ENC : JR_HB_FM<8>;
1482 class JALR_HB_ENC : JALR_HB_FM<9>;
1483
1484 def JR_HB : JR_HB_DESC, JR_HB_ENC, ISA_MIPS32_NOT_32R6_64R6;
1485 def JALR_HB : JALR_HB_DESC, JALR_HB_ENC, ISA_MIPS32;
1486
1487 class TLB<string asmstr> : InstSE<(outs), (ins), asmstr, [], NoItinerary,
1488                                       FrmOther, asmstr>;
1489 def TLBP : MMRel, TLB<"tlbp">, COP0_TLB_FM<0x08>;
1490 def TLBR : MMRel, TLB<"tlbr">, COP0_TLB_FM<0x01>;
1491 def TLBWI : MMRel, TLB<"tlbwi">, COP0_TLB_FM<0x02>;
1492 def TLBWR : MMRel, TLB<"tlbwr">, COP0_TLB_FM<0x06>;
1493
1494 class CacheOp<string instr_asm, Operand MemOpnd> :
1495     InstSE<(outs), (ins  MemOpnd:$addr, uimm5:$hint),
1496            !strconcat(instr_asm, "\t$hint, $addr"), [], NoItinerary, FrmOther> {
1497   let DecoderMethod = "DecodeCacheOp";
1498 }
1499
1500 def CACHE : CacheOp<"cache", mem>, CACHEOP_FM<0b101111>,
1501             INSN_MIPS3_32_NOT_32R6_64R6;
1502 def PREF :  CacheOp<"pref", mem>, CACHEOP_FM<0b110011>,
1503             INSN_MIPS3_32_NOT_32R6_64R6;
1504
1505 //===----------------------------------------------------------------------===//
1506 // Instruction aliases
1507 //===----------------------------------------------------------------------===//
1508 def : MipsInstAlias<"move $dst, $src",
1509                     (ADDu GPR32Opnd:$dst, GPR32Opnd:$src,ZERO), 1>,
1510       GPR_32 {
1511   let AdditionalPredicates = [NotInMicroMips];
1512 }
1513 def : MipsInstAlias<"bal $offset", (BGEZAL ZERO, brtarget:$offset), 0>,
1514       ISA_MIPS1_NOT_32R6_64R6;
1515 def : MipsInstAlias<"addu $rs, $rt, $imm",
1516                     (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1517 def : MipsInstAlias<"addu $rs, $imm",
1518                     (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rs, simm16:$imm), 0>;
1519 def : MipsInstAlias<"add $rs, $rt, $imm",
1520                     (ADDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>,
1521                     ISA_MIPS1_NOT_32R6_64R6;
1522 def : MipsInstAlias<"add $rs, $imm",
1523                     (ADDi GPR32Opnd:$rs, GPR32Opnd:$rs, simm16:$imm), 0>,
1524                     ISA_MIPS1_NOT_32R6_64R6;
1525 def : MipsInstAlias<"and $rs, $rt, $imm",
1526                     (ANDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1527 def : MipsInstAlias<"and $rs, $imm",
1528                     (ANDi GPR32Opnd:$rs, GPR32Opnd:$rs, simm16:$imm), 0>;
1529 def : MipsInstAlias<"j $rs", (JR GPR32Opnd:$rs), 0>;
1530 let Predicates = [NotInMicroMips] in {
1531 def : MipsInstAlias<"jalr $rs", (JALR RA, GPR32Opnd:$rs), 0>;
1532 }
1533 def : MipsInstAlias<"jal $rs", (JALR RA, GPR32Opnd:$rs), 0>;
1534 def : MipsInstAlias<"jal $rd,$rs", (JALR GPR32Opnd:$rd, GPR32Opnd:$rs), 0>;
1535 def : MipsInstAlias<"jalr.hb $rs", (JALR_HB RA, GPR32Opnd:$rs), 1>, ISA_MIPS32;
1536 def : MipsInstAlias<"not $rt, $rs",
1537                     (NOR GPR32Opnd:$rt, GPR32Opnd:$rs, ZERO), 0>;
1538 def : MipsInstAlias<"neg $rt, $rs",
1539                     (SUB GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1540 def : MipsInstAlias<"negu $rt",
1541                     (SUBu GPR32Opnd:$rt, ZERO, GPR32Opnd:$rt), 0>;
1542 def : MipsInstAlias<"negu $rt, $rs",
1543                     (SUBu GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1544 def : MipsInstAlias<"slt $rs, $rt, $imm",
1545                     (SLTi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1546 def : MipsInstAlias<"sltu $rt, $rs, $imm",
1547                     (SLTiu GPR32Opnd:$rt, GPR32Opnd:$rs, simm16:$imm), 0>;
1548 def : MipsInstAlias<"xor $rs, $rt, $imm",
1549                     (XORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1550 def : MipsInstAlias<"or $rs, $rt, $imm",
1551                     (ORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1552 def : MipsInstAlias<"or $rs, $imm",
1553                     (ORi GPR32Opnd:$rs, GPR32Opnd:$rs, uimm16:$imm), 0>;
1554 def : MipsInstAlias<"nop", (SLL ZERO, ZERO, 0), 1>;
1555 def : MipsInstAlias<"mfc0 $rt, $rd", (MFC0 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1556 def : MipsInstAlias<"mtc0 $rt, $rd", (MTC0 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1557 def : MipsInstAlias<"mfc2 $rt, $rd", (MFC2 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1558 def : MipsInstAlias<"mtc2 $rt, $rd", (MTC2 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1559 def : MipsInstAlias<"b $offset", (BEQ ZERO, ZERO, brtarget:$offset), 0>;
1560 def : MipsInstAlias<"bnez $rs,$offset",
1561                     (BNE GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1562 def : MipsInstAlias<"beqz $rs,$offset",
1563                     (BEQ GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1564 def : MipsInstAlias<"syscall", (SYSCALL 0), 1>;
1565
1566 def : MipsInstAlias<"break", (BREAK 0, 0), 1>;
1567 def : MipsInstAlias<"break $imm", (BREAK uimm10:$imm, 0), 1>;
1568 def : MipsInstAlias<"ei", (EI ZERO), 1>, ISA_MIPS32R2;
1569 def : MipsInstAlias<"di", (DI ZERO), 1>, ISA_MIPS32R2;
1570
1571 def : MipsInstAlias<"teq $rs, $rt",
1572                     (TEQ GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1573 def : MipsInstAlias<"tge $rs, $rt",
1574                     (TGE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1575 def : MipsInstAlias<"tgeu $rs, $rt",
1576                     (TGEU GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1577 def : MipsInstAlias<"tlt $rs, $rt",
1578                     (TLT GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1579 def : MipsInstAlias<"tltu $rs, $rt",
1580                     (TLTU GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1581 def : MipsInstAlias<"tne $rs, $rt",
1582                     (TNE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1583
1584 def  : MipsInstAlias<"sll $rd, $rt, $rs",
1585                      (SLLV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1586 def : MipsInstAlias<"sub, $rd, $rs, $imm",
1587                     (ADDi GPR32Opnd:$rd, GPR32Opnd:$rs,
1588                           InvertedImOperand:$imm), 0>, ISA_MIPS1_NOT_32R6_64R6;
1589 def : MipsInstAlias<"sub $rs, $imm",
1590                     (ADDi GPR32Opnd:$rs, GPR32Opnd:$rs, InvertedImOperand:$imm),
1591                     0>, ISA_MIPS1_NOT_32R6_64R6;
1592 def : MipsInstAlias<"subu, $rd, $rs, $imm",
1593                     (ADDiu GPR32Opnd:$rd, GPR32Opnd:$rs,
1594                            InvertedImOperand:$imm), 0>;
1595 def : MipsInstAlias<"subu $rs, $imm", (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rs,
1596                                              InvertedImOperand:$imm), 0>;
1597 def : MipsInstAlias<"sra $rd, $rt, $rs",
1598                     (SRAV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1599 def : MipsInstAlias<"srl $rd, $rt, $rs",
1600                     (SRLV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1601 def : MipsInstAlias<"sdbbp", (SDBBP 0)>, ISA_MIPS32_NOT_32R6_64R6;
1602 def : MipsInstAlias<"sync",
1603                     (SYNC 0), 1>, ISA_MIPS2;
1604 //===----------------------------------------------------------------------===//
1605 // Assembler Pseudo Instructions
1606 //===----------------------------------------------------------------------===//
1607
1608 class LoadImm32< string instr_asm, Operand Od, RegisterOperand RO> :
1609   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1610                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1611 def LoadImm32Reg : LoadImm32<"li", uimm5, GPR32Opnd>;
1612
1613 class LoadAddress<string instr_asm, Operand MemOpnd, RegisterOperand RO> :
1614   MipsAsmPseudoInst<(outs RO:$rt), (ins MemOpnd:$addr),
1615                      !strconcat(instr_asm, "\t$rt, $addr")> ;
1616 def LoadAddr32Reg : LoadAddress<"la", mem, GPR32Opnd>;
1617
1618 class LoadAddressImm<string instr_asm, Operand Od, RegisterOperand RO> :
1619   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1620                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1621 def LoadAddr32Imm : LoadAddressImm<"la", uimm5, GPR32Opnd>;
1622
1623 //===----------------------------------------------------------------------===//
1624 //  Arbitrary patterns that map to one or more instructions
1625 //===----------------------------------------------------------------------===//
1626
1627 // Load/store pattern templates.
1628 class LoadRegImmPat<Instruction LoadInst, ValueType ValTy, PatFrag Node> :
1629   MipsPat<(ValTy (Node addrRegImm:$a)), (LoadInst addrRegImm:$a)>;
1630
1631 class StoreRegImmPat<Instruction StoreInst, ValueType ValTy> :
1632   MipsPat<(store ValTy:$v, addrRegImm:$a), (StoreInst ValTy:$v, addrRegImm:$a)>;
1633
1634 // Small immediates
1635 def : MipsPat<(i32 immSExt16:$in),
1636               (ADDiu ZERO, imm:$in)>;
1637 def : MipsPat<(i32 immZExt16:$in),
1638               (ORi ZERO, imm:$in)>;
1639 def : MipsPat<(i32 immLow16Zero:$in),
1640               (LUi (HI16 imm:$in))>;
1641
1642 // Arbitrary immediates
1643 def : MipsPat<(i32 imm:$imm),
1644           (ORi (LUi (HI16 imm:$imm)), (LO16 imm:$imm))>;
1645
1646 // Carry MipsPatterns
1647 def : MipsPat<(subc GPR32:$lhs, GPR32:$rhs),
1648               (SUBu GPR32:$lhs, GPR32:$rhs)>;
1649 let AdditionalPredicates = [NotDSP] in {
1650   def : MipsPat<(addc GPR32:$lhs, GPR32:$rhs),
1651                 (ADDu GPR32:$lhs, GPR32:$rhs)>;
1652   def : MipsPat<(addc  GPR32:$src, immSExt16:$imm),
1653                 (ADDiu GPR32:$src, imm:$imm)>;
1654 }
1655
1656 // Support multiplication for pre-Mips32 targets that don't have
1657 // the MUL instruction.
1658 def : MipsPat<(mul GPR32:$lhs, GPR32:$rhs),
1659               (PseudoMFLO (PseudoMULT GPR32:$lhs, GPR32:$rhs))>,
1660       ISA_MIPS1_NOT_32R6_64R6;
1661
1662 // SYNC
1663 def : MipsPat<(MipsSync (i32 immz)),
1664               (SYNC 0)>, ISA_MIPS2;
1665
1666 // Call
1667 def : MipsPat<(MipsJmpLink (i32 tglobaladdr:$dst)),
1668               (JAL tglobaladdr:$dst)>;
1669 def : MipsPat<(MipsJmpLink (i32 texternalsym:$dst)),
1670               (JAL texternalsym:$dst)>;
1671 //def : MipsPat<(MipsJmpLink GPR32:$dst),
1672 //              (JALR GPR32:$dst)>;
1673
1674 // Tail call
1675 def : MipsPat<(MipsTailCall (iPTR tglobaladdr:$dst)),
1676               (TAILCALL tglobaladdr:$dst)>;
1677 def : MipsPat<(MipsTailCall (iPTR texternalsym:$dst)),
1678               (TAILCALL texternalsym:$dst)>;
1679 // hi/lo relocs
1680 def : MipsPat<(MipsHi tglobaladdr:$in), (LUi tglobaladdr:$in)>;
1681 def : MipsPat<(MipsHi tblockaddress:$in), (LUi tblockaddress:$in)>;
1682 def : MipsPat<(MipsHi tjumptable:$in), (LUi tjumptable:$in)>;
1683 def : MipsPat<(MipsHi tconstpool:$in), (LUi tconstpool:$in)>;
1684 def : MipsPat<(MipsHi tglobaltlsaddr:$in), (LUi tglobaltlsaddr:$in)>;
1685 def : MipsPat<(MipsHi texternalsym:$in), (LUi texternalsym:$in)>;
1686
1687 def : MipsPat<(MipsLo tglobaladdr:$in), (ADDiu ZERO, tglobaladdr:$in)>;
1688 def : MipsPat<(MipsLo tblockaddress:$in), (ADDiu ZERO, tblockaddress:$in)>;
1689 def : MipsPat<(MipsLo tjumptable:$in), (ADDiu ZERO, tjumptable:$in)>;
1690 def : MipsPat<(MipsLo tconstpool:$in), (ADDiu ZERO, tconstpool:$in)>;
1691 def : MipsPat<(MipsLo tglobaltlsaddr:$in), (ADDiu ZERO, tglobaltlsaddr:$in)>;
1692 def : MipsPat<(MipsLo texternalsym:$in), (ADDiu ZERO, texternalsym:$in)>;
1693
1694 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaladdr:$lo)),
1695               (ADDiu GPR32:$hi, tglobaladdr:$lo)>;
1696 def : MipsPat<(add GPR32:$hi, (MipsLo tblockaddress:$lo)),
1697               (ADDiu GPR32:$hi, tblockaddress:$lo)>;
1698 def : MipsPat<(add GPR32:$hi, (MipsLo tjumptable:$lo)),
1699               (ADDiu GPR32:$hi, tjumptable:$lo)>;
1700 def : MipsPat<(add GPR32:$hi, (MipsLo tconstpool:$lo)),
1701               (ADDiu GPR32:$hi, tconstpool:$lo)>;
1702 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaltlsaddr:$lo)),
1703               (ADDiu GPR32:$hi, tglobaltlsaddr:$lo)>;
1704
1705 // gp_rel relocs
1706 def : MipsPat<(add GPR32:$gp, (MipsGPRel tglobaladdr:$in)),
1707               (ADDiu GPR32:$gp, tglobaladdr:$in)>;
1708 def : MipsPat<(add GPR32:$gp, (MipsGPRel tconstpool:$in)),
1709               (ADDiu GPR32:$gp, tconstpool:$in)>;
1710
1711 // wrapper_pic
1712 class WrapperPat<SDNode node, Instruction ADDiuOp, RegisterClass RC>:
1713       MipsPat<(MipsWrapper RC:$gp, node:$in),
1714               (ADDiuOp RC:$gp, node:$in)>;
1715
1716 def : WrapperPat<tglobaladdr, ADDiu, GPR32>;
1717 def : WrapperPat<tconstpool, ADDiu, GPR32>;
1718 def : WrapperPat<texternalsym, ADDiu, GPR32>;
1719 def : WrapperPat<tblockaddress, ADDiu, GPR32>;
1720 def : WrapperPat<tjumptable, ADDiu, GPR32>;
1721 def : WrapperPat<tglobaltlsaddr, ADDiu, GPR32>;
1722
1723 // Mips does not have "not", so we expand our way
1724 def : MipsPat<(not GPR32:$in),
1725               (NOR GPR32Opnd:$in, ZERO)>;
1726
1727 // extended loads
1728 def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu addr:$src)>;
1729 def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu addr:$src)>;
1730 def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu addr:$src)>;
1731
1732 // peepholes
1733 def : MipsPat<(store (i32 0), addr:$dst), (SW ZERO, addr:$dst)>;
1734
1735 // brcond patterns
1736 multiclass BrcondPats<RegisterClass RC, Instruction BEQOp, Instruction BNEOp,
1737                       Instruction SLTOp, Instruction SLTuOp, Instruction SLTiOp,
1738                       Instruction SLTiuOp, Register ZEROReg> {
1739 def : MipsPat<(brcond (i32 (setne RC:$lhs, 0)), bb:$dst),
1740               (BNEOp RC:$lhs, ZEROReg, bb:$dst)>;
1741 def : MipsPat<(brcond (i32 (seteq RC:$lhs, 0)), bb:$dst),
1742               (BEQOp RC:$lhs, ZEROReg, bb:$dst)>;
1743
1744 def : MipsPat<(brcond (i32 (setge RC:$lhs, RC:$rhs)), bb:$dst),
1745               (BEQ (SLTOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1746 def : MipsPat<(brcond (i32 (setuge RC:$lhs, RC:$rhs)), bb:$dst),
1747               (BEQ (SLTuOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1748 def : MipsPat<(brcond (i32 (setge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1749               (BEQ (SLTiOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1750 def : MipsPat<(brcond (i32 (setuge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1751               (BEQ (SLTiuOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1752 def : MipsPat<(brcond (i32 (setgt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1753               (BEQ (SLTiOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1754 def : MipsPat<(brcond (i32 (setugt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1755               (BEQ (SLTiuOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1756
1757 def : MipsPat<(brcond (i32 (setle RC:$lhs, RC:$rhs)), bb:$dst),
1758               (BEQ (SLTOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1759 def : MipsPat<(brcond (i32 (setule RC:$lhs, RC:$rhs)), bb:$dst),
1760               (BEQ (SLTuOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1761
1762 def : MipsPat<(brcond RC:$cond, bb:$dst),
1763               (BNEOp RC:$cond, ZEROReg, bb:$dst)>;
1764 }
1765
1766 defm : BrcondPats<GPR32, BEQ, BNE, SLT, SLTu, SLTi, SLTiu, ZERO>;
1767
1768 def : MipsPat<(brcond (i32 (setlt i32:$lhs, 1)), bb:$dst),
1769               (BLEZ i32:$lhs, bb:$dst)>;
1770 def : MipsPat<(brcond (i32 (setgt i32:$lhs, -1)), bb:$dst),
1771               (BGEZ i32:$lhs, bb:$dst)>;
1772
1773 // setcc patterns
1774 multiclass SeteqPats<RegisterClass RC, Instruction SLTiuOp, Instruction XOROp,
1775                      Instruction SLTuOp, Register ZEROReg> {
1776   def : MipsPat<(seteq RC:$lhs, 0),
1777                 (SLTiuOp RC:$lhs, 1)>;
1778   def : MipsPat<(setne RC:$lhs, 0),
1779                 (SLTuOp ZEROReg, RC:$lhs)>;
1780   def : MipsPat<(seteq RC:$lhs, RC:$rhs),
1781                 (SLTiuOp (XOROp RC:$lhs, RC:$rhs), 1)>;
1782   def : MipsPat<(setne RC:$lhs, RC:$rhs),
1783                 (SLTuOp ZEROReg, (XOROp RC:$lhs, RC:$rhs))>;
1784 }
1785
1786 multiclass SetlePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1787   def : MipsPat<(setle RC:$lhs, RC:$rhs),
1788                 (XORi (SLTOp RC:$rhs, RC:$lhs), 1)>;
1789   def : MipsPat<(setule RC:$lhs, RC:$rhs),
1790                 (XORi (SLTuOp RC:$rhs, RC:$lhs), 1)>;
1791 }
1792
1793 multiclass SetgtPats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1794   def : MipsPat<(setgt RC:$lhs, RC:$rhs),
1795                 (SLTOp RC:$rhs, RC:$lhs)>;
1796   def : MipsPat<(setugt RC:$lhs, RC:$rhs),
1797                 (SLTuOp RC:$rhs, RC:$lhs)>;
1798 }
1799
1800 multiclass SetgePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1801   def : MipsPat<(setge RC:$lhs, RC:$rhs),
1802                 (XORi (SLTOp RC:$lhs, RC:$rhs), 1)>;
1803   def : MipsPat<(setuge RC:$lhs, RC:$rhs),
1804                 (XORi (SLTuOp RC:$lhs, RC:$rhs), 1)>;
1805 }
1806
1807 multiclass SetgeImmPats<RegisterClass RC, Instruction SLTiOp,
1808                         Instruction SLTiuOp> {
1809   def : MipsPat<(setge RC:$lhs, immSExt16:$rhs),
1810                 (XORi (SLTiOp RC:$lhs, immSExt16:$rhs), 1)>;
1811   def : MipsPat<(setuge RC:$lhs, immSExt16:$rhs),
1812                 (XORi (SLTiuOp RC:$lhs, immSExt16:$rhs), 1)>;
1813 }
1814
1815 defm : SeteqPats<GPR32, SLTiu, XOR, SLTu, ZERO>;
1816 defm : SetlePats<GPR32, SLT, SLTu>;
1817 defm : SetgtPats<GPR32, SLT, SLTu>;
1818 defm : SetgePats<GPR32, SLT, SLTu>;
1819 defm : SetgeImmPats<GPR32, SLTi, SLTiu>;
1820
1821 // bswap pattern
1822 def : MipsPat<(bswap GPR32:$rt), (ROTR (WSBH GPR32:$rt), 16)>;
1823
1824 // Load halfword/word patterns.
1825 let AddedComplexity = 40 in {
1826   def : LoadRegImmPat<LBu, i32, zextloadi8>;
1827   def : LoadRegImmPat<LH, i32, sextloadi16>;
1828   def : LoadRegImmPat<LW, i32, load>;
1829 }
1830
1831 //===----------------------------------------------------------------------===//
1832 // Floating Point Support
1833 //===----------------------------------------------------------------------===//
1834
1835 include "MipsInstrFPU.td"
1836 include "Mips64InstrInfo.td"
1837 include "MipsCondMov.td"
1838
1839 include "Mips32r6InstrInfo.td"
1840 include "Mips64r6InstrInfo.td"
1841
1842 //
1843 // Mips16
1844
1845 include "Mips16InstrFormats.td"
1846 include "Mips16InstrInfo.td"
1847
1848 // DSP
1849 include "MipsDSPInstrFormats.td"
1850 include "MipsDSPInstrInfo.td"
1851
1852 // MSA
1853 include "MipsMSAInstrFormats.td"
1854 include "MipsMSAInstrInfo.td"
1855
1856 // Micromips
1857 include "MicroMipsInstrFormats.td"
1858 include "MicroMipsInstrInfo.td"
1859 include "MicroMipsInstrFPU.td"