d94944fb3733dd4ea6fd781411ff9e79f9f96a06
[oota-llvm.git] / lib / Target / Mips / MipsISelLowering.cpp
1 //===-- MipsISelLowering.cpp - Mips DAG Lowering Implementation -----------===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file defines the interfaces that Mips uses to lower LLVM code into a
11 // selection DAG.
12 //
13 //===----------------------------------------------------------------------===//
14
15 #define DEBUG_TYPE "mips-lower"
16 #include "MipsISelLowering.h"
17 #include "MipsMachineFunction.h"
18 #include "MipsTargetMachine.h"
19 #include "MipsTargetObjectFile.h"
20 #include "MipsSubtarget.h"
21 #include "llvm/DerivedTypes.h"
22 #include "llvm/Function.h"
23 #include "llvm/GlobalVariable.h"
24 #include "llvm/Intrinsics.h"
25 #include "llvm/CallingConv.h"
26 #include "llvm/CodeGen/CallingConvLower.h"
27 #include "llvm/CodeGen/MachineFrameInfo.h"
28 #include "llvm/CodeGen/MachineFunction.h"
29 #include "llvm/CodeGen/MachineInstrBuilder.h"
30 #include "llvm/CodeGen/MachineRegisterInfo.h"
31 #include "llvm/CodeGen/SelectionDAGISel.h"
32 #include "llvm/CodeGen/ValueTypes.h"
33 #include "llvm/Support/Debug.h"
34 #include "llvm/Support/ErrorHandling.h"
35 using namespace llvm;
36
37 const char *MipsTargetLowering::getTargetNodeName(unsigned Opcode) const {
38   switch (Opcode) {
39     case MipsISD::JmpLink    : return "MipsISD::JmpLink";
40     case MipsISD::Hi         : return "MipsISD::Hi";
41     case MipsISD::Lo         : return "MipsISD::Lo";
42     case MipsISD::GPRel      : return "MipsISD::GPRel";
43     case MipsISD::Ret        : return "MipsISD::Ret";
44     case MipsISD::CMov       : return "MipsISD::CMov";
45     case MipsISD::SelectCC   : return "MipsISD::SelectCC";
46     case MipsISD::FPSelectCC : return "MipsISD::FPSelectCC";
47     case MipsISD::FPBrcond   : return "MipsISD::FPBrcond";
48     case MipsISD::FPCmp      : return "MipsISD::FPCmp";
49     case MipsISD::FPRound    : return "MipsISD::FPRound";
50     default                  : return NULL;
51   }
52 }
53
54 MipsTargetLowering::
55 MipsTargetLowering(MipsTargetMachine &TM)
56   : TargetLowering(TM, new MipsTargetObjectFile()) {
57   Subtarget = &TM.getSubtarget<MipsSubtarget>();
58
59   // Mips does not have i1 type, so use i32 for
60   // setcc operations results (slt, sgt, ...). 
61   setBooleanContents(ZeroOrOneBooleanContent);
62
63   // Set up the register classes
64   addRegisterClass(MVT::i32, Mips::CPURegsRegisterClass);
65   addRegisterClass(MVT::f32, Mips::FGR32RegisterClass);
66
67   // When dealing with single precision only, use libcalls
68   if (!Subtarget->isSingleFloat())
69     if (!Subtarget->isFP64bit())
70       addRegisterClass(MVT::f64, Mips::AFGR64RegisterClass);
71
72   // Load extented operations for i1 types must be promoted 
73   setLoadExtAction(ISD::EXTLOAD,  MVT::i1,  Promote);
74   setLoadExtAction(ISD::ZEXTLOAD, MVT::i1,  Promote);
75   setLoadExtAction(ISD::SEXTLOAD, MVT::i1,  Promote);
76
77   // MIPS doesn't have extending float->double load/store
78   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
79   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
80
81   // Used by legalize types to correctly generate the setcc result. 
82   // Without this, every float setcc comes with a AND/OR with the result, 
83   // we don't want this, since the fpcmp result goes to a flag register, 
84   // which is used implicitly by brcond and select operations.
85   AddPromotedToType(ISD::SETCC, MVT::i1, MVT::i32);
86
87   // Mips Custom Operations
88   setOperationAction(ISD::GlobalAddress,      MVT::i32,   Custom);
89   setOperationAction(ISD::GlobalTLSAddress,   MVT::i32,   Custom);
90   setOperationAction(ISD::JumpTable,          MVT::i32,   Custom);
91   setOperationAction(ISD::ConstantPool,       MVT::i32,   Custom);
92   setOperationAction(ISD::SELECT,             MVT::f32,   Custom);
93   setOperationAction(ISD::SELECT,             MVT::f64,   Custom);
94   setOperationAction(ISD::SELECT,             MVT::i32,   Custom);
95   setOperationAction(ISD::SETCC,              MVT::f32,   Custom);
96   setOperationAction(ISD::SETCC,              MVT::f64,   Custom);
97   setOperationAction(ISD::BRCOND,             MVT::Other, Custom);
98   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32,   Custom);
99   setOperationAction(ISD::FP_TO_SINT,         MVT::i32,   Custom);
100   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
101
102
103   // We custom lower AND/OR to handle the case where the DAG contain 'ands/ors' 
104   // with operands comming from setcc fp comparions. This is necessary since 
105   // the result from these setcc are in a flag registers (FCR31).
106   setOperationAction(ISD::AND,              MVT::i32,   Custom);
107   setOperationAction(ISD::OR,               MVT::i32,   Custom);
108
109   // Operations not directly supported by Mips.
110   setOperationAction(ISD::BR_JT,             MVT::Other, Expand);
111   setOperationAction(ISD::BR_CC,             MVT::Other, Expand);
112   setOperationAction(ISD::SELECT_CC,         MVT::Other, Expand);
113   setOperationAction(ISD::UINT_TO_FP,        MVT::i32,   Expand);
114   setOperationAction(ISD::FP_TO_UINT,        MVT::i32,   Expand);
115   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1,    Expand);
116   setOperationAction(ISD::CTPOP,             MVT::i32,   Expand);
117   setOperationAction(ISD::CTTZ,              MVT::i32,   Expand);
118   setOperationAction(ISD::ROTL,              MVT::i32,   Expand);
119   setOperationAction(ISD::ROTR,              MVT::i32,   Expand);
120   setOperationAction(ISD::SHL_PARTS,         MVT::i32,   Expand);
121   setOperationAction(ISD::SRA_PARTS,         MVT::i32,   Expand);
122   setOperationAction(ISD::SRL_PARTS,         MVT::i32,   Expand);
123   setOperationAction(ISD::FCOPYSIGN,         MVT::f32,   Expand);
124   setOperationAction(ISD::FCOPYSIGN,         MVT::f64,   Expand);
125   setOperationAction(ISD::FSIN,              MVT::f32,   Expand);
126   setOperationAction(ISD::FCOS,              MVT::f32,   Expand);
127   setOperationAction(ISD::FPOWI,             MVT::f32,   Expand);
128   setOperationAction(ISD::FPOW,              MVT::f32,   Expand);
129   setOperationAction(ISD::FLOG,              MVT::f32,   Expand);
130   setOperationAction(ISD::FLOG2,             MVT::f32,   Expand);
131   setOperationAction(ISD::FLOG10,            MVT::f32,   Expand);
132   setOperationAction(ISD::FEXP,              MVT::f32,   Expand);
133
134   setOperationAction(ISD::EH_LABEL,          MVT::Other, Expand);
135
136   // Use the default for now
137   setOperationAction(ISD::STACKSAVE,         MVT::Other, Expand);
138   setOperationAction(ISD::STACKRESTORE,      MVT::Other, Expand);
139   setOperationAction(ISD::MEMBARRIER,        MVT::Other, Expand);
140
141   if (Subtarget->isSingleFloat())
142     setOperationAction(ISD::SELECT_CC, MVT::f64, Expand);
143
144   if (!Subtarget->hasSEInReg()) {
145     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
146     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
147   }
148
149   if (!Subtarget->hasBitCount())
150     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
151
152   if (!Subtarget->hasSwap())
153     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
154
155   setStackPointerRegisterToSaveRestore(Mips::SP);
156   computeRegisterProperties();
157 }
158
159 MVT::SimpleValueType MipsTargetLowering::getSetCCResultType(EVT VT) const {
160   return MVT::i32;
161 }
162
163 /// getFunctionAlignment - Return the Log2 alignment of this function.
164 unsigned MipsTargetLowering::getFunctionAlignment(const Function *) const {
165   return 2;
166 }
167
168 SDValue MipsTargetLowering::
169 LowerOperation(SDValue Op, SelectionDAG &DAG) 
170 {
171   switch (Op.getOpcode()) 
172   {
173     case ISD::AND:                return LowerANDOR(Op, DAG);
174     case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
175     case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
176     case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
177     case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
178     case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
179     case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
180     case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
181     case ISD::OR:                 return LowerANDOR(Op, DAG);
182     case ISD::SELECT:             return LowerSELECT(Op, DAG);
183     case ISD::SETCC:              return LowerSETCC(Op, DAG);
184     case ISD::VASTART:            return LowerVASTART(Op, DAG);
185   }
186   return SDValue();
187 }
188
189 //===----------------------------------------------------------------------===//
190 //  Lower helper functions
191 //===----------------------------------------------------------------------===//
192
193 // AddLiveIn - This helper function adds the specified physical register to the
194 // MachineFunction as a live in value.  It also creates a corresponding
195 // virtual register for it.
196 static unsigned
197 AddLiveIn(MachineFunction &MF, unsigned PReg, TargetRegisterClass *RC) 
198 {
199   assert(RC->contains(PReg) && "Not the correct regclass!");
200   unsigned VReg = MF.getRegInfo().createVirtualRegister(RC);
201   MF.getRegInfo().addLiveIn(PReg, VReg);
202   return VReg;
203 }
204
205 // Get fp branch code (not opcode) from condition code.
206 static Mips::FPBranchCode GetFPBranchCodeFromCond(Mips::CondCode CC) {
207   if (CC >= Mips::FCOND_F && CC <= Mips::FCOND_NGT)
208     return Mips::BRANCH_T;
209
210   if (CC >= Mips::FCOND_T && CC <= Mips::FCOND_GT)
211     return Mips::BRANCH_F;
212
213   return Mips::BRANCH_INVALID;
214 }
215   
216 static unsigned FPBranchCodeToOpc(Mips::FPBranchCode BC) {
217   switch(BC) {
218     default:
219       llvm_unreachable("Unknown branch code");
220     case Mips::BRANCH_T  : return Mips::BC1T;
221     case Mips::BRANCH_F  : return Mips::BC1F;
222     case Mips::BRANCH_TL : return Mips::BC1TL;
223     case Mips::BRANCH_FL : return Mips::BC1FL;
224   }
225 }
226
227 static Mips::CondCode FPCondCCodeToFCC(ISD::CondCode CC) {
228   switch (CC) {
229   default: llvm_unreachable("Unknown fp condition code!");
230   case ISD::SETEQ:  
231   case ISD::SETOEQ: return Mips::FCOND_EQ;
232   case ISD::SETUNE: return Mips::FCOND_OGL;
233   case ISD::SETLT:  
234   case ISD::SETOLT: return Mips::FCOND_OLT;
235   case ISD::SETGT:  
236   case ISD::SETOGT: return Mips::FCOND_OGT;
237   case ISD::SETLE:  
238   case ISD::SETOLE: return Mips::FCOND_OLE; 
239   case ISD::SETGE:
240   case ISD::SETOGE: return Mips::FCOND_OGE;
241   case ISD::SETULT: return Mips::FCOND_ULT;
242   case ISD::SETULE: return Mips::FCOND_ULE; 
243   case ISD::SETUGT: return Mips::FCOND_UGT;
244   case ISD::SETUGE: return Mips::FCOND_UGE;
245   case ISD::SETUO:  return Mips::FCOND_UN; 
246   case ISD::SETO:   return Mips::FCOND_OR;
247   case ISD::SETNE:  
248   case ISD::SETONE: return Mips::FCOND_NEQ;
249   case ISD::SETUEQ: return Mips::FCOND_UEQ;
250   }
251 }
252
253 MachineBasicBlock *
254 MipsTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
255                                                 MachineBasicBlock *BB,
256                    DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const {
257   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
258   bool isFPCmp = false;
259   DebugLoc dl = MI->getDebugLoc();
260
261   switch (MI->getOpcode()) {
262   default: assert(false && "Unexpected instr type to insert");
263   case Mips::Select_FCC:
264   case Mips::Select_FCC_S32:
265   case Mips::Select_FCC_D32:
266     isFPCmp = true; // FALL THROUGH
267   case Mips::Select_CC:
268   case Mips::Select_CC_S32:
269   case Mips::Select_CC_D32: {
270     // To "insert" a SELECT_CC instruction, we actually have to insert the
271     // diamond control-flow pattern.  The incoming instruction knows the
272     // destination vreg to set, the condition code register to branch on, the
273     // true/false values to select between, and a branch opcode to use.
274     const BasicBlock *LLVM_BB = BB->getBasicBlock();
275     MachineFunction::iterator It = BB;
276     ++It;
277
278     //  thisMBB:
279     //  ...
280     //   TrueVal = ...
281     //   setcc r1, r2, r3
282     //   bNE   r1, r0, copy1MBB
283     //   fallthrough --> copy0MBB
284     MachineBasicBlock *thisMBB  = BB;
285     MachineFunction *F = BB->getParent();
286     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
287     MachineBasicBlock *sinkMBB  = F->CreateMachineBasicBlock(LLVM_BB);
288
289     // Emit the right instruction according to the type of the operands compared
290     if (isFPCmp) {
291       // Find the condiction code present in the setcc operation.
292       Mips::CondCode CC = (Mips::CondCode)MI->getOperand(4).getImm();
293       // Get the branch opcode from the branch code.
294       unsigned Opc = FPBranchCodeToOpc(GetFPBranchCodeFromCond(CC));
295       BuildMI(BB, dl, TII->get(Opc)).addMBB(sinkMBB);
296     } else
297       BuildMI(BB, dl, TII->get(Mips::BNE)).addReg(MI->getOperand(1).getReg())
298         .addReg(Mips::ZERO).addMBB(sinkMBB);
299
300     F->insert(It, copy0MBB);
301     F->insert(It, sinkMBB);
302     // Update machine-CFG edges by first adding all successors of the current
303     // block to the new block which will contain the Phi node for the select.
304     // Also inform sdisel of the edge changes.
305     for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
306           e = BB->succ_end(); i != e; ++i) {
307       EM->insert(std::make_pair(*i, sinkMBB));
308       sinkMBB->addSuccessor(*i);
309     }
310     // Next, remove all successors of the current block, and add the true
311     // and fallthrough blocks as its successors.
312     while(!BB->succ_empty())
313       BB->removeSuccessor(BB->succ_begin());
314     BB->addSuccessor(copy0MBB);
315     BB->addSuccessor(sinkMBB);
316
317     //  copy0MBB:
318     //   %FalseValue = ...
319     //   # fallthrough to sinkMBB
320     BB = copy0MBB;
321
322     // Update machine-CFG edges
323     BB->addSuccessor(sinkMBB);
324
325     //  sinkMBB:
326     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
327     //  ...
328     BB = sinkMBB;
329     BuildMI(BB, dl, TII->get(Mips::PHI), MI->getOperand(0).getReg())
330       .addReg(MI->getOperand(2).getReg()).addMBB(copy0MBB)
331       .addReg(MI->getOperand(3).getReg()).addMBB(thisMBB);
332
333     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
334     return BB;
335   }
336   }
337 }
338
339 //===----------------------------------------------------------------------===//
340 //  Misc Lower Operation implementation
341 //===----------------------------------------------------------------------===//
342
343 SDValue MipsTargetLowering::
344 LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG)
345 {
346   if (!Subtarget->isMips1())
347     return Op;
348
349   MachineFunction &MF = DAG.getMachineFunction();
350   unsigned CCReg = AddLiveIn(MF, Mips::FCR31, Mips::CCRRegisterClass);
351
352   SDValue Chain = DAG.getEntryNode();
353   DebugLoc dl = Op.getDebugLoc();
354   SDValue Src = Op.getOperand(0);
355
356   // Set the condition register
357   SDValue CondReg = DAG.getCopyFromReg(Chain, dl, CCReg, MVT::i32);
358   CondReg = DAG.getCopyToReg(Chain, dl, Mips::AT, CondReg);
359   CondReg = DAG.getCopyFromReg(CondReg, dl, Mips::AT, MVT::i32);
360
361   SDValue Cst = DAG.getConstant(3, MVT::i32);
362   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::i32, CondReg, Cst);
363   Cst = DAG.getConstant(2, MVT::i32);
364   SDValue Xor = DAG.getNode(ISD::XOR, dl, MVT::i32, Or, Cst);
365
366   SDValue InFlag(0, 0);
367   CondReg = DAG.getCopyToReg(Chain, dl, Mips::FCR31, Xor, InFlag);
368
369   // Emit the round instruction and bit convert to integer
370   SDValue Trunc = DAG.getNode(MipsISD::FPRound, dl, MVT::f32,
371                               Src, CondReg.getValue(1));
372   SDValue BitCvt = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Trunc);
373   return BitCvt;
374 }
375
376 SDValue MipsTargetLowering::
377 LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG)
378 {
379   SDValue Chain = Op.getOperand(0);
380   SDValue Size = Op.getOperand(1);
381   DebugLoc dl = Op.getDebugLoc();
382
383   // Get a reference from Mips stack pointer
384   SDValue StackPointer = DAG.getCopyFromReg(Chain, dl, Mips::SP, MVT::i32);
385
386   // Subtract the dynamic size from the actual stack size to
387   // obtain the new stack size.
388   SDValue Sub = DAG.getNode(ISD::SUB, dl, MVT::i32, StackPointer, Size);
389
390   // The Sub result contains the new stack start address, so it 
391   // must be placed in the stack pointer register.
392   Chain = DAG.getCopyToReg(StackPointer.getValue(1), dl, Mips::SP, Sub);
393   
394   // This node always has two return values: a new stack pointer 
395   // value and a chain
396   SDValue Ops[2] = { Sub, Chain };
397   return DAG.getMergeValues(Ops, 2, dl);
398 }
399
400 SDValue MipsTargetLowering::
401 LowerANDOR(SDValue Op, SelectionDAG &DAG)
402 {
403   SDValue LHS   = Op.getOperand(0);
404   SDValue RHS   = Op.getOperand(1);
405   DebugLoc dl   = Op.getDebugLoc();
406
407   if (LHS.getOpcode() != MipsISD::FPCmp || RHS.getOpcode() != MipsISD::FPCmp)
408     return Op;
409
410   SDValue True  = DAG.getConstant(1, MVT::i32);
411   SDValue False = DAG.getConstant(0, MVT::i32);
412
413   SDValue LSEL = DAG.getNode(MipsISD::FPSelectCC, dl, True.getValueType(), 
414                              LHS, True, False, LHS.getOperand(2));
415   SDValue RSEL = DAG.getNode(MipsISD::FPSelectCC, dl, True.getValueType(), 
416                              RHS, True, False, RHS.getOperand(2));
417
418   return DAG.getNode(Op.getOpcode(), dl, MVT::i32, LSEL, RSEL);
419 }
420
421 SDValue MipsTargetLowering::
422 LowerBRCOND(SDValue Op, SelectionDAG &DAG)
423 {
424   // The first operand is the chain, the second is the condition, the third is 
425   // the block to branch to if the condition is true.
426   SDValue Chain = Op.getOperand(0);
427   SDValue Dest = Op.getOperand(2);
428   DebugLoc dl = Op.getDebugLoc();
429
430   if (Op.getOperand(1).getOpcode() != MipsISD::FPCmp)
431     return Op;
432   
433   SDValue CondRes = Op.getOperand(1);
434   SDValue CCNode  = CondRes.getOperand(2);
435   Mips::CondCode CC =
436     (Mips::CondCode)cast<ConstantSDNode>(CCNode)->getZExtValue();
437   SDValue BrCode = DAG.getConstant(GetFPBranchCodeFromCond(CC), MVT::i32); 
438
439   return DAG.getNode(MipsISD::FPBrcond, dl, Op.getValueType(), Chain, BrCode, 
440              Dest, CondRes);
441 }
442
443 SDValue MipsTargetLowering::
444 LowerSETCC(SDValue Op, SelectionDAG &DAG)
445 {
446   // The operands to this are the left and right operands to compare (ops #0, 
447   // and #1) and the condition code to compare them with (op #2) as a 
448   // CondCodeSDNode.
449   SDValue LHS = Op.getOperand(0); 
450   SDValue RHS = Op.getOperand(1);
451   DebugLoc dl = Op.getDebugLoc();
452
453   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
454   
455   return DAG.getNode(MipsISD::FPCmp, dl, Op.getValueType(), LHS, RHS, 
456                  DAG.getConstant(FPCondCCodeToFCC(CC), MVT::i32));
457 }
458
459 SDValue MipsTargetLowering::
460 LowerSELECT(SDValue Op, SelectionDAG &DAG) 
461 {
462   SDValue Cond  = Op.getOperand(0); 
463   SDValue True  = Op.getOperand(1);
464   SDValue False = Op.getOperand(2);
465   DebugLoc dl = Op.getDebugLoc();
466
467   // if the incomming condition comes from a integer compare, the select 
468   // operation must be SelectCC or a conditional move if the subtarget 
469   // supports it.
470   if (Cond.getOpcode() != MipsISD::FPCmp) {
471     if (Subtarget->hasCondMov() && !True.getValueType().isFloatingPoint())
472       return Op;
473     return DAG.getNode(MipsISD::SelectCC, dl, True.getValueType(), 
474                        Cond, True, False);
475   }
476
477   // if the incomming condition comes from fpcmp, the select
478   // operation must use FPSelectCC.
479   SDValue CCNode = Cond.getOperand(2);
480   return DAG.getNode(MipsISD::FPSelectCC, dl, True.getValueType(), 
481                      Cond, True, False, CCNode);
482 }
483
484 SDValue MipsTargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) {
485   // FIXME there isn't actually debug info here
486   DebugLoc dl = Op.getDebugLoc();
487   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
488
489   if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
490     SDVTList VTs = DAG.getVTList(MVT::i32);
491     
492     MipsTargetObjectFile &TLOF = (MipsTargetObjectFile&)getObjFileLowering();
493     
494     // %gp_rel relocation
495     if (TLOF.IsGlobalInSmallSection(GV, getTargetMachine())) { 
496       SDValue GA = DAG.getTargetGlobalAddress(GV, MVT::i32, 0, 
497                                               MipsII::MO_GPREL);
498       SDValue GPRelNode = DAG.getNode(MipsISD::GPRel, dl, VTs, &GA, 1);
499       SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(MVT::i32);
500       return DAG.getNode(ISD::ADD, dl, MVT::i32, GOT, GPRelNode); 
501     }
502     // %hi/%lo relocation
503     SDValue GA = DAG.getTargetGlobalAddress(GV, MVT::i32, 0,
504                                             MipsII::MO_ABS_HILO);
505     SDValue HiPart = DAG.getNode(MipsISD::Hi, dl, VTs, &GA, 1);
506     SDValue Lo = DAG.getNode(MipsISD::Lo, dl, MVT::i32, GA);
507     return DAG.getNode(ISD::ADD, dl, MVT::i32, HiPart, Lo);
508
509   } else {
510     SDValue GA = DAG.getTargetGlobalAddress(GV, MVT::i32, 0,
511                                             MipsII::MO_GOT);
512     SDValue ResNode = DAG.getLoad(MVT::i32, dl, 
513                                   DAG.getEntryNode(), GA, NULL, 0);
514     // On functions and global targets not internal linked only
515     // a load from got/GP is necessary for PIC to work.
516     if (!GV->hasLocalLinkage() || isa<Function>(GV))
517       return ResNode;
518     SDValue Lo = DAG.getNode(MipsISD::Lo, dl, MVT::i32, GA);
519     return DAG.getNode(ISD::ADD, dl, MVT::i32, ResNode, Lo);
520   }
521
522   llvm_unreachable("Dont know how to handle GlobalAddress");
523   return SDValue(0,0);
524 }
525
526 SDValue MipsTargetLowering::
527 LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG)
528 {
529   llvm_unreachable("TLS not implemented for MIPS.");
530   return SDValue(); // Not reached
531 }
532
533 SDValue MipsTargetLowering::
534 LowerJumpTable(SDValue Op, SelectionDAG &DAG) 
535 {
536   SDValue ResNode;
537   SDValue HiPart; 
538   // FIXME there isn't actually debug info here
539   DebugLoc dl = Op.getDebugLoc();
540   bool IsPIC = getTargetMachine().getRelocationModel() == Reloc::PIC_;
541   unsigned char OpFlag = IsPIC ? MipsII::MO_GOT : MipsII::MO_ABS_HILO;
542
543   EVT PtrVT = Op.getValueType();
544   JumpTableSDNode *JT  = cast<JumpTableSDNode>(Op);
545
546   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, OpFlag);
547
548   if (IsPIC) {
549     SDValue Ops[] = { JTI };
550     HiPart = DAG.getNode(MipsISD::Hi, dl, DAG.getVTList(MVT::i32), Ops, 1);
551   } else // Emit Load from Global Pointer
552     HiPart = DAG.getLoad(MVT::i32, dl, DAG.getEntryNode(), JTI, NULL, 0);
553
554   SDValue Lo = DAG.getNode(MipsISD::Lo, dl, MVT::i32, JTI);
555   ResNode = DAG.getNode(ISD::ADD, dl, MVT::i32, HiPart, Lo);
556
557   return ResNode;
558 }
559
560 SDValue MipsTargetLowering::
561 LowerConstantPool(SDValue Op, SelectionDAG &DAG) 
562 {
563   SDValue ResNode;
564   ConstantPoolSDNode *N = cast<ConstantPoolSDNode>(Op);
565   Constant *C = N->getConstVal();
566   // FIXME there isn't actually debug info here
567   DebugLoc dl = Op.getDebugLoc();
568
569   // gp_rel relocation
570   // FIXME: we should reference the constant pool using small data sections, 
571   // but the asm printer currently doens't support this feature without
572   // hacking it. This feature should come soon so we can uncomment the 
573   // stuff below.
574   //if (IsInSmallSection(C->getType())) {
575   //  SDValue GPRelNode = DAG.getNode(MipsISD::GPRel, MVT::i32, CP);
576   //  SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(MVT::i32);
577   //  ResNode = DAG.getNode(ISD::ADD, MVT::i32, GOT, GPRelNode); 
578
579   if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
580     SDValue CP = DAG.getTargetConstantPool(C, MVT::i32, N->getAlignment(), 
581                                       N->getOffset(), MipsII::MO_ABS_HILO);
582     SDValue HiPart = DAG.getNode(MipsISD::Hi, dl, MVT::i32, CP);
583     SDValue Lo = DAG.getNode(MipsISD::Lo, dl, MVT::i32, CP);
584     ResNode = DAG.getNode(ISD::ADD, dl, MVT::i32, HiPart, Lo);
585   } else {
586     SDValue CP = DAG.getTargetConstantPool(C, MVT::i32, N->getAlignment(), 
587                                       N->getOffset(), MipsII::MO_GOT);
588     SDValue Load = DAG.getLoad(MVT::i32, dl, DAG.getEntryNode(), 
589                                  CP, NULL, 0);
590     SDValue Lo = DAG.getNode(MipsISD::Lo, dl, MVT::i32, CP);
591     ResNode = DAG.getNode(ISD::ADD, dl, MVT::i32, Load, Lo);
592   }
593
594   return ResNode;
595 }
596
597 SDValue MipsTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) {
598   DebugLoc dl = Op.getDebugLoc();
599   SDValue FI = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
600
601   // vastart just stores the address of the VarArgsFrameIndex slot into the
602   // memory location argument.
603   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
604   return DAG.getStore(Op.getOperand(0), dl, FI, Op.getOperand(1), SV, 0);
605 }
606
607 //===----------------------------------------------------------------------===//
608 //                      Calling Convention Implementation
609 //===----------------------------------------------------------------------===//
610
611 #include "MipsGenCallingConv.inc"
612
613 //===----------------------------------------------------------------------===//
614 // TODO: Implement a generic logic using tblgen that can support this. 
615 // Mips O32 ABI rules:
616 // ---
617 // i32 - Passed in A0, A1, A2, A3 and stack
618 // f32 - Only passed in f32 registers if no int reg has been used yet to hold 
619 //       an argument. Otherwise, passed in A1, A2, A3 and stack.
620 // f64 - Only passed in two aliased f32 registers if no int reg has been used 
621 //       yet to hold an argument. Otherwise, use A2, A3 and stack. If A1 is 
622 //       not used, it must be shadowed. If only A3 is avaiable, shadow it and
623 //       go to stack.
624 //===----------------------------------------------------------------------===//
625
626 static bool CC_MipsO32(unsigned ValNo, EVT ValVT,
627                        EVT LocVT, CCValAssign::LocInfo LocInfo,
628                        ISD::ArgFlagsTy ArgFlags, CCState &State) {
629
630   static const unsigned IntRegsSize=4, FloatRegsSize=2; 
631
632   static const unsigned IntRegs[] = {
633       Mips::A0, Mips::A1, Mips::A2, Mips::A3
634   };
635   static const unsigned F32Regs[] = {
636       Mips::F12, Mips::F14
637   };
638   static const unsigned F64Regs[] = {
639       Mips::D6, Mips::D7
640   };
641
642   unsigned Reg=0;
643   unsigned UnallocIntReg = State.getFirstUnallocated(IntRegs, IntRegsSize);
644   bool IntRegUsed = (IntRegs[UnallocIntReg] != (unsigned (Mips::A0)));
645
646   // Promote i8 and i16
647   if (LocVT == MVT::i8 || LocVT == MVT::i16) {
648     LocVT = MVT::i32;
649     if (ArgFlags.isSExt())
650       LocInfo = CCValAssign::SExt;
651     else if (ArgFlags.isZExt())
652       LocInfo = CCValAssign::ZExt;
653     else
654       LocInfo = CCValAssign::AExt;
655   }
656
657   if (ValVT == MVT::i32 || (ValVT == MVT::f32 && IntRegUsed)) {
658     Reg = State.AllocateReg(IntRegs, IntRegsSize);
659     IntRegUsed = true;
660     LocVT = MVT::i32;
661   }
662
663   if (ValVT.isFloatingPoint() && !IntRegUsed) {
664     if (ValVT == MVT::f32)
665       Reg = State.AllocateReg(F32Regs, FloatRegsSize);
666     else
667       Reg = State.AllocateReg(F64Regs, FloatRegsSize);
668   }
669
670   if (ValVT == MVT::f64 && IntRegUsed) {
671     if (UnallocIntReg != IntRegsSize) {
672       // If we hit register A3 as the first not allocated, we must
673       // mark it as allocated (shadow) and use the stack instead.
674       if (IntRegs[UnallocIntReg] != (unsigned (Mips::A3)))
675         Reg = Mips::A2;
676       for (;UnallocIntReg < IntRegsSize; ++UnallocIntReg)
677         State.AllocateReg(UnallocIntReg);
678     } 
679     LocVT = MVT::i32;
680   }
681
682   if (!Reg) {
683     unsigned SizeInBytes = ValVT.getSizeInBits() >> 3;
684     unsigned Offset = State.AllocateStack(SizeInBytes, SizeInBytes);
685     State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
686   } else
687     State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
688
689   return false; // CC must always match
690 }
691
692 static bool CC_MipsO32_VarArgs(unsigned ValNo, EVT ValVT,
693                        EVT LocVT, CCValAssign::LocInfo LocInfo,
694                        ISD::ArgFlagsTy ArgFlags, CCState &State) {
695
696   static const unsigned IntRegsSize=4;
697
698   static const unsigned IntRegs[] = {
699       Mips::A0, Mips::A1, Mips::A2, Mips::A3
700   };
701
702   // Promote i8 and i16
703   if (LocVT == MVT::i8 || LocVT == MVT::i16) {
704     LocVT = MVT::i32;
705     if (ArgFlags.isSExt())
706       LocInfo = CCValAssign::SExt;
707     else if (ArgFlags.isZExt())
708       LocInfo = CCValAssign::ZExt;
709     else
710       LocInfo = CCValAssign::AExt;
711   }
712
713   if (ValVT == MVT::i32 || ValVT == MVT::f32) {
714     if (unsigned Reg = State.AllocateReg(IntRegs, IntRegsSize)) {
715       State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, MVT::i32, LocInfo));
716       return false;
717     }
718     unsigned Off = State.AllocateStack(4, 4);
719     State.addLoc(CCValAssign::getMem(ValNo, ValVT, Off, LocVT, LocInfo));
720     return false;
721   }
722
723   unsigned UnallocIntReg = State.getFirstUnallocated(IntRegs, IntRegsSize);
724   if (ValVT == MVT::f64) {
725     if (IntRegs[UnallocIntReg] == (unsigned (Mips::A1))) {
726       // A1 can't be used anymore, because 64 bit arguments
727       // must be aligned when copied back to the caller stack
728       State.AllocateReg(IntRegs, IntRegsSize);
729       UnallocIntReg++;
730     }
731
732     if (IntRegs[UnallocIntReg] == (unsigned (Mips::A0)) ||
733         IntRegs[UnallocIntReg] == (unsigned (Mips::A2))) {
734       unsigned Reg = State.AllocateReg(IntRegs, IntRegsSize);
735       State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, MVT::i32, LocInfo));
736       // Shadow the next register so it can be used 
737       // later to get the other 32bit part.
738       State.AllocateReg(IntRegs, IntRegsSize);
739       return false;
740     }
741
742     // Register is shadowed to preserve alignment, and the
743     // argument goes to a stack location.
744     if (UnallocIntReg != IntRegsSize)
745       State.AllocateReg(IntRegs, IntRegsSize);
746
747     unsigned Off = State.AllocateStack(8, 8);
748     State.addLoc(CCValAssign::getMem(ValNo, ValVT, Off, LocVT, LocInfo));
749     return false;
750   }
751
752   return true; // CC didn't match
753 }
754
755 //===----------------------------------------------------------------------===//
756 //                  Call Calling Convention Implementation
757 //===----------------------------------------------------------------------===//
758
759 /// LowerCall - functions arguments are copied from virtual regs to
760 /// (physical regs)/(stack frame), CALLSEQ_START and CALLSEQ_END are emitted.
761 /// TODO: isTailCall.
762 SDValue
763 MipsTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
764                               CallingConv::ID CallConv, bool isVarArg,
765                               bool &isTailCall,
766                               const SmallVectorImpl<ISD::OutputArg> &Outs,
767                               const SmallVectorImpl<ISD::InputArg> &Ins,
768                               DebugLoc dl, SelectionDAG &DAG,
769                               SmallVectorImpl<SDValue> &InVals) {
770   // MIPs target does not yet support tail call optimization.
771   isTailCall = false;
772
773   MachineFunction &MF = DAG.getMachineFunction();
774   MachineFrameInfo *MFI = MF.getFrameInfo();
775   bool IsPIC = getTargetMachine().getRelocationModel() == Reloc::PIC_;
776
777   // Analyze operands of the call, assigning locations to each operand.
778   SmallVector<CCValAssign, 16> ArgLocs;
779   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
780                  *DAG.getContext());
781
782   // To meet O32 ABI, Mips must always allocate 16 bytes on
783   // the stack (even if less than 4 are used as arguments)
784   if (Subtarget->isABI_O32()) {
785     int VTsize = EVT(MVT::i32).getSizeInBits()/8;
786     MFI->CreateFixedObject(VTsize, (VTsize*3), true, false);
787     CCInfo.AnalyzeCallOperands(Outs, 
788                      isVarArg ? CC_MipsO32_VarArgs : CC_MipsO32);
789   } else
790     CCInfo.AnalyzeCallOperands(Outs, CC_Mips);
791   
792   // Get a count of how many bytes are to be pushed on the stack.
793   unsigned NumBytes = CCInfo.getNextStackOffset();
794   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
795
796   // With EABI is it possible to have 16 args on registers.
797   SmallVector<std::pair<unsigned, SDValue>, 16> RegsToPass;
798   SmallVector<SDValue, 8> MemOpChains;
799
800   // First/LastArgStackLoc contains the first/last 
801   // "at stack" argument location.
802   int LastArgStackLoc = 0;
803   unsigned FirstStackArgLoc = (Subtarget->isABI_EABI() ? 0 : 16);
804
805   // Walk the register/memloc assignments, inserting copies/loads.
806   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
807     SDValue Arg = Outs[i].Val;
808     CCValAssign &VA = ArgLocs[i];
809
810     // Promote the value if needed.
811     switch (VA.getLocInfo()) {
812     default: llvm_unreachable("Unknown loc info!");
813     case CCValAssign::Full: 
814       if (Subtarget->isABI_O32() && VA.isRegLoc()) {
815         if (VA.getValVT() == MVT::f32 && VA.getLocVT() == MVT::i32)
816           Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i32, Arg);
817         if (VA.getValVT() == MVT::f64 && VA.getLocVT() == MVT::i32) {
818           Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
819           SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Arg,
820                                    DAG.getConstant(0, getPointerTy()));
821           SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, Arg,
822                                    DAG.getConstant(1, getPointerTy()));
823           RegsToPass.push_back(std::make_pair(VA.getLocReg(), Lo));
824           RegsToPass.push_back(std::make_pair(VA.getLocReg()+1, Hi));
825           continue;
826         }  
827       }
828       break;
829     case CCValAssign::SExt:
830       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
831       break;
832     case CCValAssign::ZExt:
833       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
834       break;
835     case CCValAssign::AExt:
836       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
837       break;
838     }
839     
840     // Arguments that can be passed on register must be kept at 
841     // RegsToPass vector
842     if (VA.isRegLoc()) {
843       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
844       continue;
845     }
846     
847     // Register can't get to this point...
848     assert(VA.isMemLoc());
849     
850     // Create the frame index object for this incoming parameter
851     // This guarantees that when allocating Local Area the firsts
852     // 16 bytes which are alwayes reserved won't be overwritten
853     // if O32 ABI is used. For EABI the first address is zero.
854     LastArgStackLoc = (FirstStackArgLoc + VA.getLocMemOffset());
855     int FI = MFI->CreateFixedObject(VA.getValVT().getSizeInBits()/8,
856                                     LastArgStackLoc, true, false);
857
858     SDValue PtrOff = DAG.getFrameIndex(FI,getPointerTy());
859
860     // emit ISD::STORE whichs stores the 
861     // parameter value to a stack Location
862     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff, NULL, 0));
863   }
864
865   // Transform all store nodes into one single node because all store
866   // nodes are independent of each other.
867   if (!MemOpChains.empty())     
868     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, 
869                         &MemOpChains[0], MemOpChains.size());
870
871   // Build a sequence of copy-to-reg nodes chained together with token 
872   // chain and flag operands which copy the outgoing args into registers.
873   // The InFlag in necessary since all emited instructions must be
874   // stuck together.
875   SDValue InFlag;
876   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
877     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first, 
878                              RegsToPass[i].second, InFlag);
879     InFlag = Chain.getValue(1);
880   }
881
882   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
883   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol 
884   // node so that legalize doesn't hack it. 
885   unsigned char OpFlag = IsPIC ? MipsII::MO_GOT_CALL : MipsII::MO_NO_FLAG;
886   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) 
887     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), 
888                                 getPointerTy(), 0, OpFlag);
889   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
890     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), 
891                                 getPointerTy(), OpFlag);
892
893   // MipsJmpLink = #chain, #target_address, #opt_in_flags...
894   //             = Chain, Callee, Reg#1, Reg#2, ...  
895   //
896   // Returns a chain & a flag for retval copy to use.
897   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
898   SmallVector<SDValue, 8> Ops;
899   Ops.push_back(Chain);
900   Ops.push_back(Callee);
901
902   // Add argument registers to the end of the list so that they are 
903   // known live into the call.
904   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
905     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
906                                   RegsToPass[i].second.getValueType()));
907
908   if (InFlag.getNode())
909     Ops.push_back(InFlag);
910
911   Chain  = DAG.getNode(MipsISD::JmpLink, dl, NodeTys, &Ops[0], Ops.size());
912   InFlag = Chain.getValue(1);
913
914   // Create a stack location to hold GP when PIC is used. This stack 
915   // location is used on function prologue to save GP and also after all 
916   // emited CALL's to restore GP. 
917   if (IsPIC) {
918       // Function can have an arbitrary number of calls, so 
919       // hold the LastArgStackLoc with the biggest offset.
920       int FI;
921       MipsFunctionInfo *MipsFI = MF.getInfo<MipsFunctionInfo>();
922       if (LastArgStackLoc >= MipsFI->getGPStackOffset()) {
923         LastArgStackLoc = (!LastArgStackLoc) ? (16) : (LastArgStackLoc+4);
924         // Create the frame index only once. SPOffset here can be anything 
925         // (this will be fixed on processFunctionBeforeFrameFinalized)
926         if (MipsFI->getGPStackOffset() == -1) {
927           FI = MFI->CreateFixedObject(4, 0, true, false);
928           MipsFI->setGPFI(FI);
929         }
930         MipsFI->setGPStackOffset(LastArgStackLoc);
931       }
932
933       // Reload GP value.
934       FI = MipsFI->getGPFI();
935       SDValue FIN = DAG.getFrameIndex(FI,getPointerTy());
936       SDValue GPLoad = DAG.getLoad(MVT::i32, dl, Chain, FIN, NULL, 0);
937       Chain = GPLoad.getValue(1);
938       Chain = DAG.getCopyToReg(Chain, dl, DAG.getRegister(Mips::GP, MVT::i32), 
939                                GPLoad, SDValue(0,0));
940       InFlag = Chain.getValue(1);
941   }      
942
943   // Create the CALLSEQ_END node.
944   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
945                              DAG.getIntPtrConstant(0, true), InFlag);
946   InFlag = Chain.getValue(1);
947
948   // Handle result values, copying them out of physregs into vregs that we
949   // return.
950   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
951                          Ins, dl, DAG, InVals);
952 }
953
954 /// LowerCallResult - Lower the result values of a call into the
955 /// appropriate copies out of appropriate physical registers.
956 SDValue
957 MipsTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
958                                     CallingConv::ID CallConv, bool isVarArg,
959                                     const SmallVectorImpl<ISD::InputArg> &Ins,
960                                     DebugLoc dl, SelectionDAG &DAG,
961                                     SmallVectorImpl<SDValue> &InVals) {
962
963   // Assign locations to each value returned by this call.
964   SmallVector<CCValAssign, 16> RVLocs;
965   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
966                  RVLocs, *DAG.getContext());
967
968   CCInfo.AnalyzeCallResult(Ins, RetCC_Mips);
969
970   // Copy all of the result registers out of their specified physreg.
971   for (unsigned i = 0; i != RVLocs.size(); ++i) {
972     Chain = DAG.getCopyFromReg(Chain, dl, RVLocs[i].getLocReg(),
973                                RVLocs[i].getValVT(), InFlag).getValue(1);
974     InFlag = Chain.getValue(2);
975     InVals.push_back(Chain.getValue(0));
976   }
977
978   return Chain;
979 }
980
981 //===----------------------------------------------------------------------===//
982 //             Formal Arguments Calling Convention Implementation
983 //===----------------------------------------------------------------------===//
984
985 /// LowerFormalArguments - transform physical registers into virtual registers 
986 /// and generate load operations for arguments places on the stack.
987 SDValue
988 MipsTargetLowering::LowerFormalArguments(SDValue Chain,
989                                         CallingConv::ID CallConv, bool isVarArg,
990                                         const SmallVectorImpl<ISD::InputArg>
991                                         &Ins,
992                                         DebugLoc dl, SelectionDAG &DAG,
993                                         SmallVectorImpl<SDValue> &InVals) {
994
995   MachineFunction &MF = DAG.getMachineFunction();
996   MachineFrameInfo *MFI = MF.getFrameInfo();
997   MipsFunctionInfo *MipsFI = MF.getInfo<MipsFunctionInfo>();
998
999   unsigned StackReg = MF.getTarget().getRegisterInfo()->getFrameRegister(MF);
1000   VarArgsFrameIndex = 0;
1001
1002   // Used with vargs to acumulate store chains.
1003   std::vector<SDValue> OutChains;
1004
1005   // Keep track of the last register used for arguments
1006   unsigned ArgRegEnd = 0;
1007
1008   // Assign locations to all of the incoming arguments.
1009   SmallVector<CCValAssign, 16> ArgLocs;
1010   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1011                  ArgLocs, *DAG.getContext());
1012
1013   if (Subtarget->isABI_O32())
1014     CCInfo.AnalyzeFormalArguments(Ins, 
1015                         isVarArg ? CC_MipsO32_VarArgs : CC_MipsO32);
1016   else
1017     CCInfo.AnalyzeFormalArguments(Ins, CC_Mips);
1018
1019   SDValue StackPtr;
1020
1021   unsigned FirstStackArgLoc = (Subtarget->isABI_EABI() ? 0 : 16);
1022
1023   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1024     CCValAssign &VA = ArgLocs[i];
1025
1026     // Arguments stored on registers
1027     if (VA.isRegLoc()) {
1028       EVT RegVT = VA.getLocVT();
1029       ArgRegEnd = VA.getLocReg();
1030       TargetRegisterClass *RC = 0;
1031
1032       if (RegVT == MVT::i32)
1033         RC = Mips::CPURegsRegisterClass; 
1034       else if (RegVT == MVT::f32) 
1035         RC = Mips::FGR32RegisterClass;
1036       else if (RegVT == MVT::f64) {
1037         if (!Subtarget->isSingleFloat()) 
1038           RC = Mips::AFGR64RegisterClass;
1039       } else  
1040         llvm_unreachable("RegVT not supported by FormalArguments Lowering");
1041
1042       // Transform the arguments stored on 
1043       // physical registers into virtual ones
1044       unsigned Reg = AddLiveIn(DAG.getMachineFunction(), ArgRegEnd, RC);
1045       SDValue ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1046       
1047       // If this is an 8 or 16-bit value, it has been passed promoted 
1048       // to 32 bits.  Insert an assert[sz]ext to capture this, then 
1049       // truncate to the right size.
1050       if (VA.getLocInfo() != CCValAssign::Full) {
1051         unsigned Opcode = 0;
1052         if (VA.getLocInfo() == CCValAssign::SExt)
1053           Opcode = ISD::AssertSext;
1054         else if (VA.getLocInfo() == CCValAssign::ZExt)
1055           Opcode = ISD::AssertZext;
1056         if (Opcode)
1057           ArgValue = DAG.getNode(Opcode, dl, RegVT, ArgValue, 
1058                                  DAG.getValueType(VA.getValVT()));
1059         ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1060       }
1061
1062       // Handle O32 ABI cases: i32->f32 and (i32,i32)->f64 
1063       if (Subtarget->isABI_O32()) {
1064         if (RegVT == MVT::i32 && VA.getValVT() == MVT::f32) 
1065           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, ArgValue);
1066         if (RegVT == MVT::i32 && VA.getValVT() == MVT::f64) {
1067           unsigned Reg2 = AddLiveIn(DAG.getMachineFunction(), 
1068                                     VA.getLocReg()+1, RC);
1069           SDValue ArgValue2 = DAG.getCopyFromReg(Chain, dl, Reg2, RegVT);
1070           SDValue Hi = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, ArgValue);
1071           SDValue Lo = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, ArgValue2);
1072           ArgValue = DAG.getNode(ISD::BUILD_PAIR, dl, MVT::f64, Lo, Hi);
1073         }
1074       }
1075
1076       InVals.push_back(ArgValue);
1077     } else { // VA.isRegLoc()
1078
1079       // sanity check
1080       assert(VA.isMemLoc());
1081
1082       // The last argument is not a register anymore
1083       ArgRegEnd = 0;
1084       
1085       // The stack pointer offset is relative to the caller stack frame. 
1086       // Since the real stack size is unknown here, a negative SPOffset 
1087       // is used so there's a way to adjust these offsets when the stack
1088       // size get known (on EliminateFrameIndex). A dummy SPOffset is 
1089       // used instead of a direct negative address (which is recorded to
1090       // be used on emitPrologue) to avoid mis-calc of the first stack 
1091       // offset on PEI::calculateFrameObjectOffsets.
1092       // Arguments are always 32-bit.
1093       unsigned ArgSize = VA.getLocVT().getSizeInBits()/8;
1094       int FI = MFI->CreateFixedObject(ArgSize, 0, true, false);
1095       MipsFI->recordLoadArgsFI(FI, -(ArgSize+
1096         (FirstStackArgLoc + VA.getLocMemOffset())));
1097
1098       // Create load nodes to retrieve arguments from the stack
1099       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1100       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN, NULL, 0));
1101     }
1102   }
1103
1104   // The mips ABIs for returning structs by value requires that we copy
1105   // the sret argument into $v0 for the return. Save the argument into
1106   // a virtual register so that we can access it from the return points.
1107   if (DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1108     unsigned Reg = MipsFI->getSRetReturnReg();
1109     if (!Reg) {
1110       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i32));
1111       MipsFI->setSRetReturnReg(Reg);
1112     }
1113     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1114     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1115   }
1116
1117   // To meet ABI, when VARARGS are passed on registers, the registers
1118   // must have their values written to the caller stack frame. If the last
1119   // argument was placed in the stack, there's no need to save any register. 
1120   if ((isVarArg) && (Subtarget->isABI_O32() && ArgRegEnd)) {
1121     if (StackPtr.getNode() == 0)
1122       StackPtr = DAG.getRegister(StackReg, getPointerTy());
1123   
1124     // The last register argument that must be saved is Mips::A3
1125     TargetRegisterClass *RC = Mips::CPURegsRegisterClass;
1126     unsigned StackLoc = ArgLocs.size()-1;
1127
1128     for (++ArgRegEnd; ArgRegEnd <= Mips::A3; ++ArgRegEnd, ++StackLoc) {
1129       unsigned Reg = AddLiveIn(DAG.getMachineFunction(), ArgRegEnd, RC);
1130       SDValue ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, MVT::i32);
1131
1132       int FI = MFI->CreateFixedObject(4, 0, true, false);
1133       MipsFI->recordStoreVarArgsFI(FI, -(4+(StackLoc*4)));
1134       SDValue PtrOff = DAG.getFrameIndex(FI, getPointerTy());
1135       OutChains.push_back(DAG.getStore(Chain, dl, ArgValue, PtrOff, NULL, 0));
1136
1137       // Record the frame index of the first variable argument
1138       // which is a value necessary to VASTART.
1139       if (!VarArgsFrameIndex)
1140         VarArgsFrameIndex = FI;
1141     }
1142   }
1143
1144   // All stores are grouped in one node to allow the matching between 
1145   // the size of Ins and InVals. This only happens when on varg functions
1146   if (!OutChains.empty()) {
1147     OutChains.push_back(Chain);
1148     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1149                         &OutChains[0], OutChains.size());
1150   }
1151
1152   return Chain;
1153 }
1154
1155 //===----------------------------------------------------------------------===//
1156 //               Return Value Calling Convention Implementation
1157 //===----------------------------------------------------------------------===//
1158
1159 SDValue
1160 MipsTargetLowering::LowerReturn(SDValue Chain,
1161                                 CallingConv::ID CallConv, bool isVarArg,
1162                                 const SmallVectorImpl<ISD::OutputArg> &Outs,
1163                                 DebugLoc dl, SelectionDAG &DAG) {
1164
1165   // CCValAssign - represent the assignment of
1166   // the return value to a location
1167   SmallVector<CCValAssign, 16> RVLocs;
1168
1169   // CCState - Info about the registers and stack slot.
1170   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1171                  RVLocs, *DAG.getContext());
1172
1173   // Analize return values.
1174   CCInfo.AnalyzeReturn(Outs, RetCC_Mips);
1175
1176   // If this is the first return lowered for this function, add 
1177   // the regs to the liveout set for the function.
1178   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1179     for (unsigned i = 0; i != RVLocs.size(); ++i)
1180       if (RVLocs[i].isRegLoc())
1181         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1182   }
1183
1184   SDValue Flag;
1185
1186   // Copy the result values into the output registers.
1187   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1188     CCValAssign &VA = RVLocs[i];
1189     assert(VA.isRegLoc() && "Can only return in registers!");
1190
1191     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), 
1192                              Outs[i].Val, Flag);
1193
1194     // guarantee that all emitted copies are
1195     // stuck together, avoiding something bad
1196     Flag = Chain.getValue(1);
1197   }
1198
1199   // The mips ABIs for returning structs by value requires that we copy
1200   // the sret argument into $v0 for the return. We saved the argument into
1201   // a virtual register in the entry block, so now we copy the value out
1202   // and into $v0.
1203   if (DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1204     MachineFunction &MF      = DAG.getMachineFunction();
1205     MipsFunctionInfo *MipsFI = MF.getInfo<MipsFunctionInfo>();
1206     unsigned Reg = MipsFI->getSRetReturnReg();
1207
1208     if (!Reg) 
1209       llvm_unreachable("sret virtual register not created in the entry block");
1210     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1211
1212     Chain = DAG.getCopyToReg(Chain, dl, Mips::V0, Val, Flag);
1213     Flag = Chain.getValue(1);
1214   }
1215
1216   // Return on Mips is always a "jr $ra"
1217   if (Flag.getNode())
1218     return DAG.getNode(MipsISD::Ret, dl, MVT::Other, 
1219                        Chain, DAG.getRegister(Mips::RA, MVT::i32), Flag);
1220   else // Return Void
1221     return DAG.getNode(MipsISD::Ret, dl, MVT::Other, 
1222                        Chain, DAG.getRegister(Mips::RA, MVT::i32));
1223 }
1224
1225 //===----------------------------------------------------------------------===//
1226 //                           Mips Inline Assembly Support
1227 //===----------------------------------------------------------------------===//
1228
1229 /// getConstraintType - Given a constraint letter, return the type of
1230 /// constraint it is for this target.
1231 MipsTargetLowering::ConstraintType MipsTargetLowering::
1232 getConstraintType(const std::string &Constraint) const 
1233 {
1234   // Mips specific constrainy 
1235   // GCC config/mips/constraints.md
1236   //
1237   // 'd' : An address register. Equivalent to r 
1238   //       unless generating MIPS16 code. 
1239   // 'y' : Equivalent to r; retained for 
1240   //       backwards compatibility. 
1241   // 'f' : Floating Point registers.      
1242   if (Constraint.size() == 1) {
1243     switch (Constraint[0]) {
1244       default : break;
1245       case 'd':     
1246       case 'y': 
1247       case 'f':
1248         return C_RegisterClass;
1249         break;
1250     }
1251   }
1252   return TargetLowering::getConstraintType(Constraint);
1253 }
1254
1255 /// getRegClassForInlineAsmConstraint - Given a constraint letter (e.g. "r"),
1256 /// return a list of registers that can be used to satisfy the constraint.
1257 /// This should only be used for C_RegisterClass constraints.
1258 std::pair<unsigned, const TargetRegisterClass*> MipsTargetLowering::
1259 getRegForInlineAsmConstraint(const std::string &Constraint, EVT VT) const
1260 {
1261   if (Constraint.size() == 1) {
1262     switch (Constraint[0]) {
1263     case 'r':
1264       return std::make_pair(0U, Mips::CPURegsRegisterClass);
1265     case 'f':
1266       if (VT == MVT::f32)
1267         return std::make_pair(0U, Mips::FGR32RegisterClass);
1268       if (VT == MVT::f64)    
1269         if ((!Subtarget->isSingleFloat()) && (!Subtarget->isFP64bit()))
1270           return std::make_pair(0U, Mips::AFGR64RegisterClass);
1271     }
1272   }
1273   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
1274 }
1275
1276 /// Given a register class constraint, like 'r', if this corresponds directly
1277 /// to an LLVM register class, return a register of 0 and the register class
1278 /// pointer.
1279 std::vector<unsigned> MipsTargetLowering::
1280 getRegClassForInlineAsmConstraint(const std::string &Constraint,
1281                                   EVT VT) const
1282 {
1283   if (Constraint.size() != 1)
1284     return std::vector<unsigned>();
1285
1286   switch (Constraint[0]) {         
1287     default : break;
1288     case 'r':
1289     // GCC Mips Constraint Letters
1290     case 'd':     
1291     case 'y': 
1292       return make_vector<unsigned>(Mips::T0, Mips::T1, Mips::T2, Mips::T3, 
1293              Mips::T4, Mips::T5, Mips::T6, Mips::T7, Mips::S0, Mips::S1, 
1294              Mips::S2, Mips::S3, Mips::S4, Mips::S5, Mips::S6, Mips::S7, 
1295              Mips::T8, 0);
1296
1297     case 'f':
1298       if (VT == MVT::f32) {
1299         if (Subtarget->isSingleFloat())
1300           return make_vector<unsigned>(Mips::F2, Mips::F3, Mips::F4, Mips::F5,
1301                  Mips::F6, Mips::F7, Mips::F8, Mips::F9, Mips::F10, Mips::F11,
1302                  Mips::F20, Mips::F21, Mips::F22, Mips::F23, Mips::F24,
1303                  Mips::F25, Mips::F26, Mips::F27, Mips::F28, Mips::F29,
1304                  Mips::F30, Mips::F31, 0);
1305         else
1306           return make_vector<unsigned>(Mips::F2, Mips::F4, Mips::F6, Mips::F8, 
1307                  Mips::F10, Mips::F20, Mips::F22, Mips::F24, Mips::F26, 
1308                  Mips::F28, Mips::F30, 0);
1309       }
1310
1311       if (VT == MVT::f64)    
1312         if ((!Subtarget->isSingleFloat()) && (!Subtarget->isFP64bit()))
1313           return make_vector<unsigned>(Mips::D1, Mips::D2, Mips::D3, Mips::D4, 
1314                  Mips::D5, Mips::D10, Mips::D11, Mips::D12, Mips::D13, 
1315                  Mips::D14, Mips::D15, 0);
1316   }
1317   return std::vector<unsigned>();
1318 }
1319
1320 bool
1321 MipsTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
1322   // The Mips target isn't yet aware of offsets.
1323   return false;
1324 }
1325
1326 bool MipsTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
1327   if (VT != MVT::f32 && VT != MVT::f64)
1328     return false;
1329   return Imm.isZero();
1330 }