lib/Target/Mips/MipsISelLowering.cpp

   1 //===-- MipsISelLowering.cpp - Mips DAG Lowering Implementation -----------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that Mips uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14 #define DEBUG_TYPE "mips-lower"
  15 #include "MipsISelLowering.h"
  16 #include "InstPrinter/MipsInstPrinter.h"
  17 #include "MCTargetDesc/MipsBaseInfo.h"
  18 #include "MipsMachineFunction.h"
  19 #include "MipsSubtarget.h"
  20 #include "MipsTargetMachine.h"
  21 #include "MipsTargetObjectFile.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/CodeGen/CallingConvLower.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineRegisterInfo.h"
  28 #include "llvm/CodeGen/SelectionDAGISel.h"
  29 #include "llvm/CodeGen/ValueTypes.h"
  30 #include "llvm/IR/CallingConv.h"
  31 #include "llvm/IR/DerivedTypes.h"
  32 #include "llvm/IR/GlobalVariable.h"
  33 #include "llvm/Support/CommandLine.h"
  34 #include "llvm/Support/Debug.h"
  35 #include "llvm/Support/ErrorHandling.h"
  36 #include "llvm/Support/raw_ostream.h"
  37 #include <cctype>
  38
  39 using namespace llvm;
  40
  41 STATISTIC(NumTailCalls, "Number of tail calls");
  42
  43 static cl::opt<bool>
  44 LargeGOT("mxgot", cl::Hidden,
  45          cl::desc("MIPS: Enable GOT larger than 64k."), cl::init(false));
  46
  47 static cl::opt<bool>
  48 NoZeroDivCheck("mno-check-zero-division", cl::Hidden,
  49                cl::desc("MIPS: Don't trap on integer division by zero."),
  50                cl::init(false));
  51
  52 static const uint16_t O32IntRegs[4] = {
  53   Mips::A0, Mips::A1, Mips::A2, Mips::A3
  54 };
  55
  56 static const uint16_t Mips64IntRegs[8] = {
  57   Mips::A0_64, Mips::A1_64, Mips::A2_64, Mips::A3_64,
  58   Mips::T0_64, Mips::T1_64, Mips::T2_64, Mips::T3_64
  59 };
  60
  61 static const uint16_t Mips64DPRegs[8] = {
  62   Mips::D12_64, Mips::D13_64, Mips::D14_64, Mips::D15_64,
  63   Mips::D16_64, Mips::D17_64, Mips::D18_64, Mips::D19_64
  64 };
  65
  66 // If I is a shifted mask, set the size (Size) and the first bit of the
  67 // mask (Pos), and return true.
  68 // For example, if I is 0x003ff800, (Pos, Size) = (11, 11).
  69 static bool isShiftedMask(uint64_t I, uint64_t &Pos, uint64_t &Size) {
  70   if (!isShiftedMask_64(I))
  71      return false;
  72
  73   Size = CountPopulation_64(I);
  74   Pos = countTrailingZeros(I);
  75   return true;
  76 }
  77
  78 SDValue MipsTargetLowering::getGlobalReg(SelectionDAG &DAG, EVT Ty) const {
  79   MipsFunctionInfo *FI = DAG.getMachineFunction().getInfo<MipsFunctionInfo>();
  80   return DAG.getRegister(FI->getGlobalBaseReg(), Ty);
  81 }
  82
  83 static SDValue getTargetNode(SDValue Op, SelectionDAG &DAG, unsigned Flag) {
  84   EVT Ty = Op.getValueType();
  85
  86   if (GlobalAddressSDNode *N = dyn_cast<GlobalAddressSDNode>(Op))
  87     return DAG.getTargetGlobalAddress(N->getGlobal(), SDLoc(Op), Ty, 0,
  88                                       Flag);
  89   if (ExternalSymbolSDNode *N = dyn_cast<ExternalSymbolSDNode>(Op))
  90     return DAG.getTargetExternalSymbol(N->getSymbol(), Ty, Flag);
  91   if (BlockAddressSDNode *N = dyn_cast<BlockAddressSDNode>(Op))
  92     return DAG.getTargetBlockAddress(N->getBlockAddress(), Ty, 0, Flag);
  93   if (JumpTableSDNode *N = dyn_cast<JumpTableSDNode>(Op))
  94     return DAG.getTargetJumpTable(N->getIndex(), Ty, Flag);
  95   if (ConstantPoolSDNode *N = dyn_cast<ConstantPoolSDNode>(Op))
  96     return DAG.getTargetConstantPool(N->getConstVal(), Ty, N->getAlignment(),
  97                                      N->getOffset(), Flag);
  98
  99   llvm_unreachable("Unexpected node type.");
 100   return SDValue();
 101 }
 102
 103 static SDValue getAddrNonPIC(SDValue Op, SelectionDAG &DAG) {
 104   SDLoc DL(Op);
 105   EVT Ty = Op.getValueType();
 106   SDValue Hi = getTargetNode(Op, DAG, MipsII::MO_ABS_HI);
 107   SDValue Lo = getTargetNode(Op, DAG, MipsII::MO_ABS_LO);
 108   return DAG.getNode(ISD::ADD, DL, Ty,
 109                      DAG.getNode(MipsISD::Hi, DL, Ty, Hi),
 110                      DAG.getNode(MipsISD::Lo, DL, Ty, Lo));
 111 }
 112
 113 SDValue MipsTargetLowering::getAddrLocal(SDValue Op, SelectionDAG &DAG,
 114                                          bool HasMips64) const {
 115   SDLoc DL(Op);
 116   EVT Ty = Op.getValueType();
 117   unsigned GOTFlag = HasMips64 ? MipsII::MO_GOT_PAGE : MipsII::MO_GOT;
 118   SDValue GOT = DAG.getNode(MipsISD::Wrapper, DL, Ty, getGlobalReg(DAG, Ty),
 119                             getTargetNode(Op, DAG, GOTFlag));
 120   SDValue Load = DAG.getLoad(Ty, DL, DAG.getEntryNode(), GOT,
 121                              MachinePointerInfo::getGOT(), false, false, false,
 122                              0);
 123   unsigned LoFlag = HasMips64 ? MipsII::MO_GOT_OFST : MipsII::MO_ABS_LO;
 124   SDValue Lo = DAG.getNode(MipsISD::Lo, DL, Ty, getTargetNode(Op, DAG, LoFlag));
 125   return DAG.getNode(ISD::ADD, DL, Ty, Load, Lo);
 126 }
 127
 128 SDValue MipsTargetLowering::getAddrGlobal(SDValue Op, SelectionDAG &DAG,
 129                                           unsigned Flag) const {
 130   SDLoc DL(Op);
 131   EVT Ty = Op.getValueType();
 132   SDValue Tgt = DAG.getNode(MipsISD::Wrapper, DL, Ty, getGlobalReg(DAG, Ty),
 133                             getTargetNode(Op, DAG, Flag));
 134   return DAG.getLoad(Ty, DL, DAG.getEntryNode(), Tgt,
 135                      MachinePointerInfo::getGOT(), false, false, false, 0);
 136 }
 137
 138 SDValue MipsTargetLowering::getAddrGlobalLargeGOT(SDValue Op, SelectionDAG &DAG,
 139                                                   unsigned HiFlag,
 140                                                   unsigned LoFlag) const {
 141   SDLoc DL(Op);
 142   EVT Ty = Op.getValueType();
 143   SDValue Hi = DAG.getNode(MipsISD::Hi, DL, Ty, getTargetNode(Op, DAG, HiFlag));
 144   Hi = DAG.getNode(ISD::ADD, DL, Ty, Hi, getGlobalReg(DAG, Ty));
 145   SDValue Wrapper = DAG.getNode(MipsISD::Wrapper, DL, Ty, Hi,
 146                                 getTargetNode(Op, DAG, LoFlag));
 147   return DAG.getLoad(Ty, DL, DAG.getEntryNode(), Wrapper,
 148                      MachinePointerInfo::getGOT(), false, false, false, 0);
 149 }
 150
 151 const char *MipsTargetLowering::getTargetNodeName(unsigned Opcode) const {
 152   switch (Opcode) {
 153   case MipsISD::JmpLink:           return "MipsISD::JmpLink";
 154   case MipsISD::TailCall:          return "MipsISD::TailCall";
 155   case MipsISD::Hi:                return "MipsISD::Hi";
 156   case MipsISD::Lo:                return "MipsISD::Lo";
 157   case MipsISD::GPRel:             return "MipsISD::GPRel";
 158   case MipsISD::ThreadPointer:     return "MipsISD::ThreadPointer";
 159   case MipsISD::Ret:               return "MipsISD::Ret";
 160   case MipsISD::EH_RETURN:         return "MipsISD::EH_RETURN";
 161   case MipsISD::FPBrcond:          return "MipsISD::FPBrcond";
 162   case MipsISD::FPCmp:             return "MipsISD::FPCmp";
 163   case MipsISD::CMovFP_T:          return "MipsISD::CMovFP_T";
 164   case MipsISD::CMovFP_F:          return "MipsISD::CMovFP_F";
 165   case MipsISD::TruncIntFP:        return "MipsISD::TruncIntFP";
 166   case MipsISD::ExtractLOHI:       return "MipsISD::ExtractLOHI";
 167   case MipsISD::InsertLOHI:        return "MipsISD::InsertLOHI";
 168   case MipsISD::Mult:              return "MipsISD::Mult";
 169   case MipsISD::Multu:             return "MipsISD::Multu";
 170   case MipsISD::MAdd:              return "MipsISD::MAdd";
 171   case MipsISD::MAddu:             return "MipsISD::MAddu";
 172   case MipsISD::MSub:              return "MipsISD::MSub";
 173   case MipsISD::MSubu:             return "MipsISD::MSubu";
 174   case MipsISD::DivRem:            return "MipsISD::DivRem";
 175   case MipsISD::DivRemU:           return "MipsISD::DivRemU";
 176   case MipsISD::DivRem16:          return "MipsISD::DivRem16";
 177   case MipsISD::DivRemU16:         return "MipsISD::DivRemU16";
 178   case MipsISD::BuildPairF64:      return "MipsISD::BuildPairF64";
 179   case MipsISD::ExtractElementF64: return "MipsISD::ExtractElementF64";
 180   case MipsISD::Wrapper:           return "MipsISD::Wrapper";
 181   case MipsISD::Sync:              return "MipsISD::Sync";
 182   case MipsISD::Ext:               return "MipsISD::Ext";
 183   case MipsISD::Ins:               return "MipsISD::Ins";
 184   case MipsISD::LWL:               return "MipsISD::LWL";
 185   case MipsISD::LWR:               return "MipsISD::LWR";
 186   case MipsISD::SWL:               return "MipsISD::SWL";
 187   case MipsISD::SWR:               return "MipsISD::SWR";
 188   case MipsISD::LDL:               return "MipsISD::LDL";
 189   case MipsISD::LDR:               return "MipsISD::LDR";
 190   case MipsISD::SDL:               return "MipsISD::SDL";
 191   case MipsISD::SDR:               return "MipsISD::SDR";
 192   case MipsISD::EXTP:              return "MipsISD::EXTP";
 193   case MipsISD::EXTPDP:            return "MipsISD::EXTPDP";
 194   case MipsISD::EXTR_S_H:          return "MipsISD::EXTR_S_H";
 195   case MipsISD::EXTR_W:            return "MipsISD::EXTR_W";
 196   case MipsISD::EXTR_R_W:          return "MipsISD::EXTR_R_W";
 197   case MipsISD::EXTR_RS_W:         return "MipsISD::EXTR_RS_W";
 198   case MipsISD::SHILO:             return "MipsISD::SHILO";
 199   case MipsISD::MTHLIP:            return "MipsISD::MTHLIP";
 200   case MipsISD::MULT:              return "MipsISD::MULT";
 201   case MipsISD::MULTU:             return "MipsISD::MULTU";
 202   case MipsISD::MADD_DSP:          return "MipsISD::MADD_DSP";
 203   case MipsISD::MADDU_DSP:         return "MipsISD::MADDU_DSP";
 204   case MipsISD::MSUB_DSP:          return "MipsISD::MSUB_DSP";
 205   case MipsISD::MSUBU_DSP:         return "MipsISD::MSUBU_DSP";
 206   case MipsISD::SHLL_DSP:          return "MipsISD::SHLL_DSP";
 207   case MipsISD::SHRA_DSP:          return "MipsISD::SHRA_DSP";
 208   case MipsISD::SHRL_DSP:          return "MipsISD::SHRL_DSP";
 209   case MipsISD::SETCC_DSP:         return "MipsISD::SETCC_DSP";
 210   case MipsISD::SELECT_CC_DSP:     return "MipsISD::SELECT_CC_DSP";
 211   default:                         return NULL;
 212   }
 213 }
 214
 215 MipsTargetLowering::
 216 MipsTargetLowering(MipsTargetMachine &TM)
 217   : TargetLowering(TM, new MipsTargetObjectFile()),
 218     Subtarget(&TM.getSubtarget<MipsSubtarget>()),
 219     HasMips64(Subtarget->hasMips64()), IsN64(Subtarget->isABI_N64()),
 220     IsO32(Subtarget->isABI_O32()) {
 221   // Mips does not have i1 type, so use i32 for
 222   // setcc operations results (slt, sgt, ...).
 223   setBooleanContents(ZeroOrOneBooleanContent);
 224   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
 225
 226   // Load extented operations for i1 types must be promoted
 227   setLoadExtAction(ISD::EXTLOAD,  MVT::i1,  Promote);
 228   setLoadExtAction(ISD::ZEXTLOAD, MVT::i1,  Promote);
 229   setLoadExtAction(ISD::SEXTLOAD, MVT::i1,  Promote);
 230
 231   // MIPS doesn't have extending float->double load/store
 232   setLoadExtAction(ISD::EXTLOAD, MVT::f32, Expand);
 233   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 234
 235   // Used by legalize types to correctly generate the setcc result.
 236   // Without this, every float setcc comes with a AND/OR with the result,
 237   // we don't want this, since the fpcmp result goes to a flag register,
 238   // which is used implicitly by brcond and select operations.
 239   AddPromotedToType(ISD::SETCC, MVT::i1, MVT::i32);
 240
 241   // Mips Custom Operations
 242   setOperationAction(ISD::BR_JT,              MVT::Other, Custom);
 243   setOperationAction(ISD::GlobalAddress,      MVT::i32,   Custom);
 244   setOperationAction(ISD::BlockAddress,       MVT::i32,   Custom);
 245   setOperationAction(ISD::GlobalTLSAddress,   MVT::i32,   Custom);
 246   setOperationAction(ISD::JumpTable,          MVT::i32,   Custom);
 247   setOperationAction(ISD::ConstantPool,       MVT::i32,   Custom);
 248   setOperationAction(ISD::SELECT,             MVT::f32,   Custom);
 249   setOperationAction(ISD::SELECT,             MVT::f64,   Custom);
 250   setOperationAction(ISD::SELECT,             MVT::i32,   Custom);
 251   setOperationAction(ISD::SELECT_CC,          MVT::f32,   Custom);
 252   setOperationAction(ISD::SELECT_CC,          MVT::f64,   Custom);
 253   setOperationAction(ISD::SETCC,              MVT::f32,   Custom);
 254   setOperationAction(ISD::SETCC,              MVT::f64,   Custom);
 255   setOperationAction(ISD::BRCOND,             MVT::Other, Custom);
 256   setOperationAction(ISD::VASTART,            MVT::Other, Custom);
 257   setOperationAction(ISD::FCOPYSIGN,          MVT::f32,   Custom);
 258   setOperationAction(ISD::FCOPYSIGN,          MVT::f64,   Custom);
 259   setOperationAction(ISD::FP_TO_SINT,         MVT::i32,   Custom);
 260
 261   if (!TM.Options.NoNaNsFPMath) {
 262     setOperationAction(ISD::FABS,             MVT::f32,   Custom);
 263     setOperationAction(ISD::FABS,             MVT::f64,   Custom);
 264   }
 265
 266   if (HasMips64) {
 267     setOperationAction(ISD::GlobalAddress,      MVT::i64,   Custom);
 268     setOperationAction(ISD::BlockAddress,       MVT::i64,   Custom);
 269     setOperationAction(ISD::GlobalTLSAddress,   MVT::i64,   Custom);
 270     setOperationAction(ISD::JumpTable,          MVT::i64,   Custom);
 271     setOperationAction(ISD::ConstantPool,       MVT::i64,   Custom);
 272     setOperationAction(ISD::SELECT,             MVT::i64,   Custom);
 273     setOperationAction(ISD::LOAD,               MVT::i64,   Custom);
 274     setOperationAction(ISD::STORE,              MVT::i64,   Custom);
 275     setOperationAction(ISD::FP_TO_SINT,         MVT::i64,   Custom);
 276   }
 277
 278   if (!HasMips64) {
 279     setOperationAction(ISD::SHL_PARTS,          MVT::i32,   Custom);
 280     setOperationAction(ISD::SRA_PARTS,          MVT::i32,   Custom);
 281     setOperationAction(ISD::SRL_PARTS,          MVT::i32,   Custom);
 282   }
 283
 284   setOperationAction(ISD::ADD,                MVT::i32,   Custom);
 285   if (HasMips64)
 286     setOperationAction(ISD::ADD,                MVT::i64,   Custom);
 287
 288   setOperationAction(ISD::SDIV, MVT::i32, Expand);
 289   setOperationAction(ISD::SREM, MVT::i32, Expand);
 290   setOperationAction(ISD::UDIV, MVT::i32, Expand);
 291   setOperationAction(ISD::UREM, MVT::i32, Expand);
 292   setOperationAction(ISD::SDIV, MVT::i64, Expand);
 293   setOperationAction(ISD::SREM, MVT::i64, Expand);
 294   setOperationAction(ISD::UDIV, MVT::i64, Expand);
 295   setOperationAction(ISD::UREM, MVT::i64, Expand);
 296
 297   // Operations not directly supported by Mips.
 298   setOperationAction(ISD::BR_CC,             MVT::f32,   Expand);
 299   setOperationAction(ISD::BR_CC,             MVT::f64,   Expand);
 300   setOperationAction(ISD::BR_CC,             MVT::i32,   Expand);
 301   setOperationAction(ISD::BR_CC,             MVT::i64,   Expand);
 302   setOperationAction(ISD::SELECT_CC,         MVT::Other, Expand);
 303   setOperationAction(ISD::UINT_TO_FP,        MVT::i32,   Expand);
 304   setOperationAction(ISD::UINT_TO_FP,        MVT::i64,   Expand);
 305   setOperationAction(ISD::FP_TO_UINT,        MVT::i32,   Expand);
 306   setOperationAction(ISD::FP_TO_UINT,        MVT::i64,   Expand);
 307   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1,    Expand);
 308   setOperationAction(ISD::CTPOP,             MVT::i32,   Expand);
 309   setOperationAction(ISD::CTPOP,             MVT::i64,   Expand);
 310   setOperationAction(ISD::CTTZ,              MVT::i32,   Expand);
 311   setOperationAction(ISD::CTTZ,              MVT::i64,   Expand);
 312   setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::i32,   Expand);
 313   setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::i64,   Expand);
 314   setOperationAction(ISD::CTLZ_ZERO_UNDEF,   MVT::i32,   Expand);
 315   setOperationAction(ISD::CTLZ_ZERO_UNDEF,   MVT::i64,   Expand);
 316   setOperationAction(ISD::ROTL,              MVT::i32,   Expand);
 317   setOperationAction(ISD::ROTL,              MVT::i64,   Expand);
 318   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32,  Expand);
 319   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64,  Expand);
 320
 321   if (!Subtarget->hasMips32r2())
 322     setOperationAction(ISD::ROTR, MVT::i32,   Expand);
 323
 324   if (!Subtarget->hasMips64r2())
 325     setOperationAction(ISD::ROTR, MVT::i64,   Expand);
 326
 327   setOperationAction(ISD::FSIN,              MVT::f32,   Expand);
 328   setOperationAction(ISD::FSIN,              MVT::f64,   Expand);
 329   setOperationAction(ISD::FCOS,              MVT::f32,   Expand);
 330   setOperationAction(ISD::FCOS,              MVT::f64,   Expand);
 331   setOperationAction(ISD::FSINCOS,           MVT::f32,   Expand);
 332   setOperationAction(ISD::FSINCOS,           MVT::f64,   Expand);
 333   setOperationAction(ISD::FPOWI,             MVT::f32,   Expand);
 334   setOperationAction(ISD::FPOW,              MVT::f32,   Expand);
 335   setOperationAction(ISD::FPOW,              MVT::f64,   Expand);
 336   setOperationAction(ISD::FLOG,              MVT::f32,   Expand);
 337   setOperationAction(ISD::FLOG2,             MVT::f32,   Expand);
 338   setOperationAction(ISD::FLOG10,            MVT::f32,   Expand);
 339   setOperationAction(ISD::FEXP,              MVT::f32,   Expand);
 340   setOperationAction(ISD::FMA,               MVT::f32,   Expand);
 341   setOperationAction(ISD::FMA,               MVT::f64,   Expand);
 342   setOperationAction(ISD::FREM,              MVT::f32,   Expand);
 343   setOperationAction(ISD::FREM,              MVT::f64,   Expand);
 344
 345   if (!TM.Options.NoNaNsFPMath) {
 346     setOperationAction(ISD::FNEG,             MVT::f32,   Expand);
 347     setOperationAction(ISD::FNEG,             MVT::f64,   Expand);
 348   }
 349
 350   setOperationAction(ISD::EH_RETURN, MVT::Other, Custom);
 351
 352   setOperationAction(ISD::VAARG,             MVT::Other, Expand);
 353   setOperationAction(ISD::VACOPY,            MVT::Other, Expand);
 354   setOperationAction(ISD::VAEND,             MVT::Other, Expand);
 355
 356   // Use the default for now
 357   setOperationAction(ISD::STACKSAVE,         MVT::Other, Expand);
 358   setOperationAction(ISD::STACKRESTORE,      MVT::Other, Expand);
 359
 360   setOperationAction(ISD::ATOMIC_LOAD,       MVT::i32,    Expand);
 361   setOperationAction(ISD::ATOMIC_LOAD,       MVT::i64,    Expand);
 362   setOperationAction(ISD::ATOMIC_STORE,      MVT::i32,    Expand);
 363   setOperationAction(ISD::ATOMIC_STORE,      MVT::i64,    Expand);
 364
 365   setInsertFencesForAtomic(true);
 366
 367   if (!Subtarget->hasSEInReg()) {
 368     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8,  Expand);
 369     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
 370   }
 371
 372   if (!Subtarget->hasBitCount()) {
 373     setOperationAction(ISD::CTLZ, MVT::i32, Expand);
 374     setOperationAction(ISD::CTLZ, MVT::i64, Expand);
 375   }
 376
 377   if (!Subtarget->hasSwap()) {
 378     setOperationAction(ISD::BSWAP, MVT::i32, Expand);
 379     setOperationAction(ISD::BSWAP, MVT::i64, Expand);
 380   }
 381
 382   if (HasMips64) {
 383     setLoadExtAction(ISD::SEXTLOAD, MVT::i32, Custom);
 384     setLoadExtAction(ISD::ZEXTLOAD, MVT::i32, Custom);
 385     setLoadExtAction(ISD::EXTLOAD, MVT::i32, Custom);
 386     setTruncStoreAction(MVT::i64, MVT::i32, Custom);
 387   }
 388
 389   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 390
 391   setTargetDAGCombine(ISD::SDIVREM);
 392   setTargetDAGCombine(ISD::UDIVREM);
 393   setTargetDAGCombine(ISD::SELECT);
 394   setTargetDAGCombine(ISD::AND);
 395   setTargetDAGCombine(ISD::OR);
 396   setTargetDAGCombine(ISD::ADD);
 397
 398   setMinFunctionAlignment(HasMips64 ? 3 : 2);
 399
 400   setStackPointerRegisterToSaveRestore(IsN64 ? Mips::SP_64 : Mips::SP);
 401
 402   setExceptionPointerRegister(IsN64 ? Mips::A0_64 : Mips::A0);
 403   setExceptionSelectorRegister(IsN64 ? Mips::A1_64 : Mips::A1);
 404
 405   MaxStoresPerMemcpy = 16;
 406 }
 407
 408 const MipsTargetLowering *MipsTargetLowering::create(MipsTargetMachine &TM) {
 409   if (TM.getSubtargetImpl()->inMips16Mode())
 410     return llvm::createMips16TargetLowering(TM);
 411
 412   return llvm::createMipsSETargetLowering(TM);
 413 }
 414
 415 EVT MipsTargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 416   if (!VT.isVector())
 417     return MVT::i32;
 418   return VT.changeVectorElementTypeToInteger();
 419 }
 420
 421 static SDValue performDivRemCombine(SDNode *N, SelectionDAG &DAG,
 422                                     TargetLowering::DAGCombinerInfo &DCI,
 423                                     const MipsSubtarget *Subtarget) {
 424   if (DCI.isBeforeLegalizeOps())
 425     return SDValue();
 426
 427   EVT Ty = N->getValueType(0);
 428   unsigned LO = (Ty == MVT::i32) ? Mips::LO0 : Mips::LO0_64;
 429   unsigned HI = (Ty == MVT::i32) ? Mips::HI0 : Mips::HI0_64;
 430   unsigned Opc = N->getOpcode() == ISD::SDIVREM ? MipsISD::DivRem16 :
 431                                                   MipsISD::DivRemU16;
 432   SDLoc DL(N);
 433
 434   SDValue DivRem = DAG.getNode(Opc, DL, MVT::Glue,
 435                                N->getOperand(0), N->getOperand(1));
 436   SDValue InChain = DAG.getEntryNode();
 437   SDValue InGlue = DivRem;
 438
 439   // insert MFLO
 440   if (N->hasAnyUseOfValue(0)) {
 441     SDValue CopyFromLo = DAG.getCopyFromReg(InChain, DL, LO, Ty,
 442                                             InGlue);
 443     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), CopyFromLo);
 444     InChain = CopyFromLo.getValue(1);
 445     InGlue = CopyFromLo.getValue(2);
 446   }
 447
 448   // insert MFHI
 449   if (N->hasAnyUseOfValue(1)) {
 450     SDValue CopyFromHi = DAG.getCopyFromReg(InChain, DL,
 451                                             HI, Ty, InGlue);
 452     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), CopyFromHi);
 453   }
 454
 455   return SDValue();
 456 }
 457
 458 static Mips::CondCode condCodeToFCC(ISD::CondCode CC) {
 459   switch (CC) {
 460   default: llvm_unreachable("Unknown fp condition code!");
 461   case ISD::SETEQ:
 462   case ISD::SETOEQ: return Mips::FCOND_OEQ;
 463   case ISD::SETUNE: return Mips::FCOND_UNE;
 464   case ISD::SETLT:
 465   case ISD::SETOLT: return Mips::FCOND_OLT;
 466   case ISD::SETGT:
 467   case ISD::SETOGT: return Mips::FCOND_OGT;
 468   case ISD::SETLE:
 469   case ISD::SETOLE: return Mips::FCOND_OLE;
 470   case ISD::SETGE:
 471   case ISD::SETOGE: return Mips::FCOND_OGE;
 472   case ISD::SETULT: return Mips::FCOND_ULT;
 473   case ISD::SETULE: return Mips::FCOND_ULE;
 474   case ISD::SETUGT: return Mips::FCOND_UGT;
 475   case ISD::SETUGE: return Mips::FCOND_UGE;
 476   case ISD::SETUO:  return Mips::FCOND_UN;
 477   case ISD::SETO:   return Mips::FCOND_OR;
 478   case ISD::SETNE:
 479   case ISD::SETONE: return Mips::FCOND_ONE;
 480   case ISD::SETUEQ: return Mips::FCOND_UEQ;
 481   }
 482 }
 483
 484
 485 /// This function returns true if the floating point conditional branches and
 486 /// conditional moves which use condition code CC should be inverted.
 487 static bool invertFPCondCodeUser(Mips::CondCode CC) {
 488   if (CC >= Mips::FCOND_F && CC <= Mips::FCOND_NGT)
 489     return false;
 490
 491   assert((CC >= Mips::FCOND_T && CC <= Mips::FCOND_GT) &&
 492          "Illegal Condition Code");
 493
 494   return true;
 495 }
 496
 497 // Creates and returns an FPCmp node from a setcc node.
 498 // Returns Op if setcc is not a floating point comparison.
 499 static SDValue createFPCmp(SelectionDAG &DAG, const SDValue &Op) {
 500   // must be a SETCC node
 501   if (Op.getOpcode() != ISD::SETCC)
 502     return Op;
 503
 504   SDValue LHS = Op.getOperand(0);
 505
 506   if (!LHS.getValueType().isFloatingPoint())
 507     return Op;
 508
 509   SDValue RHS = Op.getOperand(1);
 510   SDLoc DL(Op);
 511
 512   // Assume the 3rd operand is a CondCodeSDNode. Add code to check the type of
 513   // node if necessary.
 514   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
 515
 516   return DAG.getNode(MipsISD::FPCmp, DL, MVT::Glue, LHS, RHS,
 517                      DAG.getConstant(condCodeToFCC(CC), MVT::i32));
 518 }
 519
 520 // Creates and returns a CMovFPT/F node.
 521 static SDValue createCMovFP(SelectionDAG &DAG, SDValue Cond, SDValue True,
 522                             SDValue False, SDLoc DL) {
 523   ConstantSDNode *CC = cast<ConstantSDNode>(Cond.getOperand(2));
 524   bool invert = invertFPCondCodeUser((Mips::CondCode)CC->getSExtValue());
 525   SDValue FCC0 = DAG.getRegister(Mips::FCC0, MVT::i32);
 526
 527   return DAG.getNode((invert ? MipsISD::CMovFP_F : MipsISD::CMovFP_T), DL,
 528                      True.getValueType(), True, FCC0, False, Cond);
 529 }
 530
 531 static SDValue performSELECTCombine(SDNode *N, SelectionDAG &DAG,
 532                                     TargetLowering::DAGCombinerInfo &DCI,
 533                                     const MipsSubtarget *Subtarget) {
 534   if (DCI.isBeforeLegalizeOps())
 535     return SDValue();
 536
 537   SDValue SetCC = N->getOperand(0);
 538
 539   if ((SetCC.getOpcode() != ISD::SETCC) ||
 540       !SetCC.getOperand(0).getValueType().isInteger())
 541     return SDValue();
 542
 543   SDValue False = N->getOperand(2);
 544   EVT FalseTy = False.getValueType();
 545
 546   if (!FalseTy.isInteger())
 547     return SDValue();
 548
 549   ConstantSDNode *CN = dyn_cast<ConstantSDNode>(False);
 550
 551   if (!CN || CN->getZExtValue())
 552     return SDValue();
 553
 554   const SDLoc DL(N);
 555   ISD::CondCode CC = cast<CondCodeSDNode>(SetCC.getOperand(2))->get();
 556   SDValue True = N->getOperand(1);
 557
 558   SetCC = DAG.getSetCC(DL, SetCC.getValueType(), SetCC.getOperand(0),
 559                        SetCC.getOperand(1), ISD::getSetCCInverse(CC, true));
 560
 561   return DAG.getNode(ISD::SELECT, DL, FalseTy, SetCC, False, True);
 562 }
 563
 564 static SDValue performANDCombine(SDNode *N, SelectionDAG &DAG,
 565                                  TargetLowering::DAGCombinerInfo &DCI,
 566                                  const MipsSubtarget *Subtarget) {
 567   // Pattern match EXT.
 568   //  $dst = and ((sra or srl) $src , pos), (2**size - 1)
 569   //  => ext $dst, $src, size, pos
 570   if (DCI.isBeforeLegalizeOps() || !Subtarget->hasMips32r2())
 571     return SDValue();
 572
 573   SDValue ShiftRight = N->getOperand(0), Mask = N->getOperand(1);
 574   unsigned ShiftRightOpc = ShiftRight.getOpcode();
 575
 576   // Op's first operand must be a shift right.
 577   if (ShiftRightOpc != ISD::SRA && ShiftRightOpc != ISD::SRL)
 578     return SDValue();
 579
 580   // The second operand of the shift must be an immediate.
 581   ConstantSDNode *CN;
 582   if (!(CN = dyn_cast<ConstantSDNode>(ShiftRight.getOperand(1))))
 583     return SDValue();
 584
 585   uint64_t Pos = CN->getZExtValue();
 586   uint64_t SMPos, SMSize;
 587
 588   // Op's second operand must be a shifted mask.
 589   if (!(CN = dyn_cast<ConstantSDNode>(Mask)) ||
 590       !isShiftedMask(CN->getZExtValue(), SMPos, SMSize))
 591     return SDValue();
 592
 593   // Return if the shifted mask does not start at bit 0 or the sum of its size
 594   // and Pos exceeds the word's size.
 595   EVT ValTy = N->getValueType(0);
 596   if (SMPos != 0 || Pos + SMSize > ValTy.getSizeInBits())
 597     return SDValue();
 598
 599   return DAG.getNode(MipsISD::Ext, SDLoc(N), ValTy,
 600                      ShiftRight.getOperand(0), DAG.getConstant(Pos, MVT::i32),
 601                      DAG.getConstant(SMSize, MVT::i32));
 602 }
 603
 604 static SDValue performORCombine(SDNode *N, SelectionDAG &DAG,
 605                                 TargetLowering::DAGCombinerInfo &DCI,
 606                                 const MipsSubtarget *Subtarget) {
 607   // Pattern match INS.
 608   //  $dst = or (and $src1 , mask0), (and (shl $src, pos), mask1),
 609   //  where mask1 = (2**size - 1) << pos, mask0 = ~mask1
 610   //  => ins $dst, $src, size, pos, $src1
 611   if (DCI.isBeforeLegalizeOps() || !Subtarget->hasMips32r2())
 612     return SDValue();
 613
 614   SDValue And0 = N->getOperand(0), And1 = N->getOperand(1);
 615   uint64_t SMPos0, SMSize0, SMPos1, SMSize1;
 616   ConstantSDNode *CN;
 617
 618   // See if Op's first operand matches (and $src1 , mask0).
 619   if (And0.getOpcode() != ISD::AND)
 620     return SDValue();
 621
 622   if (!(CN = dyn_cast<ConstantSDNode>(And0.getOperand(1))) ||
 623       !isShiftedMask(~CN->getSExtValue(), SMPos0, SMSize0))
 624     return SDValue();
 625
 626   // See if Op's second operand matches (and (shl $src, pos), mask1).
 627   if (And1.getOpcode() != ISD::AND)
 628     return SDValue();
 629
 630   if (!(CN = dyn_cast<ConstantSDNode>(And1.getOperand(1))) ||
 631       !isShiftedMask(CN->getZExtValue(), SMPos1, SMSize1))
 632     return SDValue();
 633
 634   // The shift masks must have the same position and size.
 635   if (SMPos0 != SMPos1 || SMSize0 != SMSize1)
 636     return SDValue();
 637
 638   SDValue Shl = And1.getOperand(0);
 639   if (Shl.getOpcode() != ISD::SHL)
 640     return SDValue();
 641
 642   if (!(CN = dyn_cast<ConstantSDNode>(Shl.getOperand(1))))
 643     return SDValue();
 644
 645   unsigned Shamt = CN->getZExtValue();
 646
 647   // Return if the shift amount and the first bit position of mask are not the
 648   // same.
 649   EVT ValTy = N->getValueType(0);
 650   if ((Shamt != SMPos0) || (SMPos0 + SMSize0 > ValTy.getSizeInBits()))
 651     return SDValue();
 652
 653   return DAG.getNode(MipsISD::Ins, SDLoc(N), ValTy, Shl.getOperand(0),
 654                      DAG.getConstant(SMPos0, MVT::i32),
 655                      DAG.getConstant(SMSize0, MVT::i32), And0.getOperand(0));
 656 }
 657
 658 static SDValue performADDCombine(SDNode *N, SelectionDAG &DAG,
 659                                  TargetLowering::DAGCombinerInfo &DCI,
 660                                  const MipsSubtarget *Subtarget) {
 661   // (add v0, (add v1, abs_lo(tjt))) => (add (add v0, v1), abs_lo(tjt))
 662
 663   if (DCI.isBeforeLegalizeOps())
 664     return SDValue();
 665
 666   SDValue Add = N->getOperand(1);
 667
 668   if (Add.getOpcode() != ISD::ADD)
 669     return SDValue();
 670
 671   SDValue Lo = Add.getOperand(1);
 672
 673   if ((Lo.getOpcode() != MipsISD::Lo) ||
 674       (Lo.getOperand(0).getOpcode() != ISD::TargetJumpTable))
 675     return SDValue();
 676
 677   EVT ValTy = N->getValueType(0);
 678   SDLoc DL(N);
 679
 680   SDValue Add1 = DAG.getNode(ISD::ADD, DL, ValTy, N->getOperand(0),
 681                              Add.getOperand(0));
 682   return DAG.getNode(ISD::ADD, DL, ValTy, Add1, Lo);
 683 }
 684
 685 SDValue  MipsTargetLowering::PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI)
 686   const {
 687   SelectionDAG &DAG = DCI.DAG;
 688   unsigned Opc = N->getOpcode();
 689
 690   switch (Opc) {
 691   default: break;
 692   case ISD::SDIVREM:
 693   case ISD::UDIVREM:
 694     return performDivRemCombine(N, DAG, DCI, Subtarget);
 695   case ISD::SELECT:
 696     return performSELECTCombine(N, DAG, DCI, Subtarget);
 697   case ISD::AND:
 698     return performANDCombine(N, DAG, DCI, Subtarget);
 699   case ISD::OR:
 700     return performORCombine(N, DAG, DCI, Subtarget);
 701   case ISD::ADD:
 702     return performADDCombine(N, DAG, DCI, Subtarget);
 703   }
 704
 705   return SDValue();
 706 }
 707
 708 void
 709 MipsTargetLowering::LowerOperationWrapper(SDNode *N,
 710                                           SmallVectorImpl<SDValue> &Results,
 711                                           SelectionDAG &DAG) const {
 712   SDValue Res = LowerOperation(SDValue(N, 0), DAG);
 713
 714   for (unsigned I = 0, E = Res->getNumValues(); I != E; ++I)
 715     Results.push_back(Res.getValue(I));
 716 }
 717
 718 void
 719 MipsTargetLowering::ReplaceNodeResults(SDNode *N,
 720                                        SmallVectorImpl<SDValue> &Results,
 721                                        SelectionDAG &DAG) const {
 722   return LowerOperationWrapper(N, Results, DAG);
 723 }
 724
 725 SDValue MipsTargetLowering::
 726 LowerOperation(SDValue Op, SelectionDAG &DAG) const
 727 {
 728   switch (Op.getOpcode())
 729   {
 730   case ISD::BR_JT:              return lowerBR_JT(Op, DAG);
 731   case ISD::BRCOND:             return lowerBRCOND(Op, DAG);
 732   case ISD::ConstantPool:       return lowerConstantPool(Op, DAG);
 733   case ISD::GlobalAddress:      return lowerGlobalAddress(Op, DAG);
 734   case ISD::BlockAddress:       return lowerBlockAddress(Op, DAG);
 735   case ISD::GlobalTLSAddress:   return lowerGlobalTLSAddress(Op, DAG);
 736   case ISD::JumpTable:          return lowerJumpTable(Op, DAG);
 737   case ISD::SELECT:             return lowerSELECT(Op, DAG);
 738   case ISD::SELECT_CC:          return lowerSELECT_CC(Op, DAG);
 739   case ISD::SETCC:              return lowerSETCC(Op, DAG);
 740   case ISD::VASTART:            return lowerVASTART(Op, DAG);
 741   case ISD::FCOPYSIGN:          return lowerFCOPYSIGN(Op, DAG);
 742   case ISD::FABS:               return lowerFABS(Op, DAG);
 743   case ISD::FRAMEADDR:          return lowerFRAMEADDR(Op, DAG);
 744   case ISD::RETURNADDR:         return lowerRETURNADDR(Op, DAG);
 745   case ISD::EH_RETURN:          return lowerEH_RETURN(Op, DAG);
 746   case ISD::ATOMIC_FENCE:       return lowerATOMIC_FENCE(Op, DAG);
 747   case ISD::SHL_PARTS:          return lowerShiftLeftParts(Op, DAG);
 748   case ISD::SRA_PARTS:          return lowerShiftRightParts(Op, DAG, true);
 749   case ISD::SRL_PARTS:          return lowerShiftRightParts(Op, DAG, false);
 750   case ISD::LOAD:               return lowerLOAD(Op, DAG);
 751   case ISD::STORE:              return lowerSTORE(Op, DAG);
 752   case ISD::ADD:                return lowerADD(Op, DAG);
 753   case ISD::FP_TO_SINT:         return lowerFP_TO_SINT(Op, DAG);
 754   }
 755   return SDValue();
 756 }
 757
 758 //===----------------------------------------------------------------------===//
 759 //  Lower helper functions
 760 //===----------------------------------------------------------------------===//
 761
 762 // addLiveIn - This helper function adds the specified physical register to the
 763 // MachineFunction as a live in value.  It also creates a corresponding
 764 // virtual register for it.
 765 static unsigned
 766 addLiveIn(MachineFunction &MF, unsigned PReg, const TargetRegisterClass *RC)
 767 {
 768   unsigned VReg = MF.getRegInfo().createVirtualRegister(RC);
 769   MF.getRegInfo().addLiveIn(PReg, VReg);
 770   return VReg;
 771 }
 772
 773 static MachineBasicBlock *expandPseudoDIV(MachineInstr *MI,
 774                                           MachineBasicBlock &MBB,
 775                                           const TargetInstrInfo &TII,
 776                                           bool Is64Bit) {
 777   if (NoZeroDivCheck)
 778     return &MBB;
 779
 780   // Insert instruction "teq $divisor_reg, $zero, 7".
 781   MachineBasicBlock::iterator I(MI);
 782   MachineInstrBuilder MIB;
 783   MIB = BuildMI(MBB, llvm::next(I), MI->getDebugLoc(), TII.get(Mips::TEQ))
 784     .addOperand(MI->getOperand(2)).addReg(Mips::ZERO).addImm(7);
 785
 786   // Use the 32-bit sub-register if this is a 64-bit division.
 787   if (Is64Bit)
 788     MIB->getOperand(0).setSubReg(Mips::sub_32);
 789
 790   return &MBB;
 791 }
 792
 793 MachineBasicBlock *
 794 MipsTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 795                                                 MachineBasicBlock *BB) const {
 796   switch (MI->getOpcode()) {
 797   default:
 798     llvm_unreachable("Unexpected instr type to insert");
 799   case Mips::ATOMIC_LOAD_ADD_I8:
 800   case Mips::ATOMIC_LOAD_ADD_I8_P8:
 801     return emitAtomicBinaryPartword(MI, BB, 1, Mips::ADDu);
 802   case Mips::ATOMIC_LOAD_ADD_I16:
 803   case Mips::ATOMIC_LOAD_ADD_I16_P8:
 804     return emitAtomicBinaryPartword(MI, BB, 2, Mips::ADDu);
 805   case Mips::ATOMIC_LOAD_ADD_I32:
 806   case Mips::ATOMIC_LOAD_ADD_I32_P8:
 807     return emitAtomicBinary(MI, BB, 4, Mips::ADDu);
 808   case Mips::ATOMIC_LOAD_ADD_I64:
 809   case Mips::ATOMIC_LOAD_ADD_I64_P8:
 810     return emitAtomicBinary(MI, BB, 8, Mips::DADDu);
 811
 812   case Mips::ATOMIC_LOAD_AND_I8:
 813   case Mips::ATOMIC_LOAD_AND_I8_P8:
 814     return emitAtomicBinaryPartword(MI, BB, 1, Mips::AND);
 815   case Mips::ATOMIC_LOAD_AND_I16:
 816   case Mips::ATOMIC_LOAD_AND_I16_P8:
 817     return emitAtomicBinaryPartword(MI, BB, 2, Mips::AND);
 818   case Mips::ATOMIC_LOAD_AND_I32:
 819   case Mips::ATOMIC_LOAD_AND_I32_P8:
 820     return emitAtomicBinary(MI, BB, 4, Mips::AND);
 821   case Mips::ATOMIC_LOAD_AND_I64:
 822   case Mips::ATOMIC_LOAD_AND_I64_P8:
 823     return emitAtomicBinary(MI, BB, 8, Mips::AND64);
 824
 825   case Mips::ATOMIC_LOAD_OR_I8:
 826   case Mips::ATOMIC_LOAD_OR_I8_P8:
 827     return emitAtomicBinaryPartword(MI, BB, 1, Mips::OR);
 828   case Mips::ATOMIC_LOAD_OR_I16:
 829   case Mips::ATOMIC_LOAD_OR_I16_P8:
 830     return emitAtomicBinaryPartword(MI, BB, 2, Mips::OR);
 831   case Mips::ATOMIC_LOAD_OR_I32:
 832   case Mips::ATOMIC_LOAD_OR_I32_P8:
 833     return emitAtomicBinary(MI, BB, 4, Mips::OR);
 834   case Mips::ATOMIC_LOAD_OR_I64:
 835   case Mips::ATOMIC_LOAD_OR_I64_P8:
 836     return emitAtomicBinary(MI, BB, 8, Mips::OR64);
 837
 838   case Mips::ATOMIC_LOAD_XOR_I8:
 839   case Mips::ATOMIC_LOAD_XOR_I8_P8:
 840     return emitAtomicBinaryPartword(MI, BB, 1, Mips::XOR);
 841   case Mips::ATOMIC_LOAD_XOR_I16:
 842   case Mips::ATOMIC_LOAD_XOR_I16_P8:
 843     return emitAtomicBinaryPartword(MI, BB, 2, Mips::XOR);
 844   case Mips::ATOMIC_LOAD_XOR_I32:
 845   case Mips::ATOMIC_LOAD_XOR_I32_P8:
 846     return emitAtomicBinary(MI, BB, 4, Mips::XOR);
 847   case Mips::ATOMIC_LOAD_XOR_I64:
 848   case Mips::ATOMIC_LOAD_XOR_I64_P8:
 849     return emitAtomicBinary(MI, BB, 8, Mips::XOR64);
 850
 851   case Mips::ATOMIC_LOAD_NAND_I8:
 852   case Mips::ATOMIC_LOAD_NAND_I8_P8:
 853     return emitAtomicBinaryPartword(MI, BB, 1, 0, true);
 854   case Mips::ATOMIC_LOAD_NAND_I16:
 855   case Mips::ATOMIC_LOAD_NAND_I16_P8:
 856     return emitAtomicBinaryPartword(MI, BB, 2, 0, true);
 857   case Mips::ATOMIC_LOAD_NAND_I32:
 858   case Mips::ATOMIC_LOAD_NAND_I32_P8:
 859     return emitAtomicBinary(MI, BB, 4, 0, true);
 860   case Mips::ATOMIC_LOAD_NAND_I64:
 861   case Mips::ATOMIC_LOAD_NAND_I64_P8:
 862     return emitAtomicBinary(MI, BB, 8, 0, true);
 863
 864   case Mips::ATOMIC_LOAD_SUB_I8:
 865   case Mips::ATOMIC_LOAD_SUB_I8_P8:
 866     return emitAtomicBinaryPartword(MI, BB, 1, Mips::SUBu);
 867   case Mips::ATOMIC_LOAD_SUB_I16:
 868   case Mips::ATOMIC_LOAD_SUB_I16_P8:
 869     return emitAtomicBinaryPartword(MI, BB, 2, Mips::SUBu);
 870   case Mips::ATOMIC_LOAD_SUB_I32:
 871   case Mips::ATOMIC_LOAD_SUB_I32_P8:
 872     return emitAtomicBinary(MI, BB, 4, Mips::SUBu);
 873   case Mips::ATOMIC_LOAD_SUB_I64:
 874   case Mips::ATOMIC_LOAD_SUB_I64_P8:
 875     return emitAtomicBinary(MI, BB, 8, Mips::DSUBu);
 876
 877   case Mips::ATOMIC_SWAP_I8:
 878   case Mips::ATOMIC_SWAP_I8_P8:
 879     return emitAtomicBinaryPartword(MI, BB, 1, 0);
 880   case Mips::ATOMIC_SWAP_I16:
 881   case Mips::ATOMIC_SWAP_I16_P8:
 882     return emitAtomicBinaryPartword(MI, BB, 2, 0);
 883   case Mips::ATOMIC_SWAP_I32:
 884   case Mips::ATOMIC_SWAP_I32_P8:
 885     return emitAtomicBinary(MI, BB, 4, 0);
 886   case Mips::ATOMIC_SWAP_I64:
 887   case Mips::ATOMIC_SWAP_I64_P8:
 888     return emitAtomicBinary(MI, BB, 8, 0);
 889
 890   case Mips::ATOMIC_CMP_SWAP_I8:
 891   case Mips::ATOMIC_CMP_SWAP_I8_P8:
 892     return emitAtomicCmpSwapPartword(MI, BB, 1);
 893   case Mips::ATOMIC_CMP_SWAP_I16:
 894   case Mips::ATOMIC_CMP_SWAP_I16_P8:
 895     return emitAtomicCmpSwapPartword(MI, BB, 2);
 896   case Mips::ATOMIC_CMP_SWAP_I32:
 897   case Mips::ATOMIC_CMP_SWAP_I32_P8:
 898     return emitAtomicCmpSwap(MI, BB, 4);
 899   case Mips::ATOMIC_CMP_SWAP_I64:
 900   case Mips::ATOMIC_CMP_SWAP_I64_P8:
 901     return emitAtomicCmpSwap(MI, BB, 8);
 902   case Mips::PseudoSDIV:
 903   case Mips::PseudoUDIV:
 904     return expandPseudoDIV(MI, *BB, *getTargetMachine().getInstrInfo(), false);
 905   case Mips::PseudoDSDIV:
 906   case Mips::PseudoDUDIV:
 907     return expandPseudoDIV(MI, *BB, *getTargetMachine().getInstrInfo(), true);
 908   }
 909 }
 910
 911 // This function also handles Mips::ATOMIC_SWAP_I32 (when BinOpcode == 0), and
 912 // Mips::ATOMIC_LOAD_NAND_I32 (when Nand == true)
 913 MachineBasicBlock *
 914 MipsTargetLowering::emitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
 915                                      unsigned Size, unsigned BinOpcode,
 916                                      bool Nand) const {
 917   assert((Size == 4 || Size == 8) && "Unsupported size for EmitAtomicBinary.");
 918
 919   MachineFunction *MF = BB->getParent();
 920   MachineRegisterInfo &RegInfo = MF->getRegInfo();
 921   const TargetRegisterClass *RC = getRegClassFor(MVT::getIntegerVT(Size * 8));
 922   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
 923   DebugLoc DL = MI->getDebugLoc();
 924   unsigned LL, SC, AND, NOR, ZERO, BEQ;
 925
 926   if (Size == 4) {
 927     LL = IsN64 ? Mips::LL_P8 : Mips::LL;
 928     SC = IsN64 ? Mips::SC_P8 : Mips::SC;
 929     AND = Mips::AND;
 930     NOR = Mips::NOR;
 931     ZERO = Mips::ZERO;
 932     BEQ = Mips::BEQ;
 933   }
 934   else {
 935     LL = IsN64 ? Mips::LLD_P8 : Mips::LLD;
 936     SC = IsN64 ? Mips::SCD_P8 : Mips::SCD;
 937     AND = Mips::AND64;
 938     NOR = Mips::NOR64;
 939     ZERO = Mips::ZERO_64;
 940     BEQ = Mips::BEQ64;
 941   }
 942
 943   unsigned OldVal = MI->getOperand(0).getReg();
 944   unsigned Ptr = MI->getOperand(1).getReg();
 945   unsigned Incr = MI->getOperand(2).getReg();
 946
 947   unsigned StoreVal = RegInfo.createVirtualRegister(RC);
 948   unsigned AndRes = RegInfo.createVirtualRegister(RC);
 949   unsigned Success = RegInfo.createVirtualRegister(RC);
 950
 951   // insert new blocks after the current block
 952   const BasicBlock *LLVM_BB = BB->getBasicBlock();
 953   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
 954   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
 955   MachineFunction::iterator It = BB;
 956   ++It;
 957   MF->insert(It, loopMBB);
 958   MF->insert(It, exitMBB);
 959
 960   // Transfer the remainder of BB and its successor edges to exitMBB.
 961   exitMBB->splice(exitMBB->begin(), BB,
 962                   llvm::next(MachineBasicBlock::iterator(MI)),
 963                   BB->end());
 964   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
 965
 966   //  thisMBB:
 967   //    ...
 968   //    fallthrough --> loopMBB
 969   BB->addSuccessor(loopMBB);
 970   loopMBB->addSuccessor(loopMBB);
 971   loopMBB->addSuccessor(exitMBB);
 972
 973   //  loopMBB:
 974   //    ll oldval, 0(ptr)
 975   //    <binop> storeval, oldval, incr
 976   //    sc success, storeval, 0(ptr)
 977   //    beq success, $0, loopMBB
 978   BB = loopMBB;
 979   BuildMI(BB, DL, TII->get(LL), OldVal).addReg(Ptr).addImm(0);
 980   if (Nand) {
 981     //  and andres, oldval, incr
 982     //  nor storeval, $0, andres
 983     BuildMI(BB, DL, TII->get(AND), AndRes).addReg(OldVal).addReg(Incr);
 984     BuildMI(BB, DL, TII->get(NOR), StoreVal).addReg(ZERO).addReg(AndRes);
 985   } else if (BinOpcode) {
 986     //  <binop> storeval, oldval, incr
 987     BuildMI(BB, DL, TII->get(BinOpcode), StoreVal).addReg(OldVal).addReg(Incr);
 988   } else {
 989     StoreVal = Incr;
 990   }
 991   BuildMI(BB, DL, TII->get(SC), Success).addReg(StoreVal).addReg(Ptr).addImm(0);
 992   BuildMI(BB, DL, TII->get(BEQ)).addReg(Success).addReg(ZERO).addMBB(loopMBB);
 993
 994   MI->eraseFromParent();   // The instruction is gone now.
 995
 996   return exitMBB;
 997 }
 998
 999 MachineBasicBlock *
1000 MipsTargetLowering::emitAtomicBinaryPartword(MachineInstr *MI,
1001                                              MachineBasicBlock *BB,
1002                                              unsigned Size, unsigned BinOpcode,
1003                                              bool Nand) const {
1004   assert((Size == 1 || Size == 2) &&
1005       "Unsupported size for EmitAtomicBinaryPartial.");
1006
1007   MachineFunction *MF = BB->getParent();
1008   MachineRegisterInfo &RegInfo = MF->getRegInfo();
1009   const TargetRegisterClass *RC = getRegClassFor(MVT::i32);
1010   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
1011   DebugLoc DL = MI->getDebugLoc();
1012   unsigned LL = IsN64 ? Mips::LL_P8 : Mips::LL;
1013   unsigned SC = IsN64 ? Mips::SC_P8 : Mips::SC;
1014
1015   unsigned Dest = MI->getOperand(0).getReg();
1016   unsigned Ptr = MI->getOperand(1).getReg();
1017   unsigned Incr = MI->getOperand(2).getReg();
1018
1019   unsigned AlignedAddr = RegInfo.createVirtualRegister(RC);
1020   unsigned ShiftAmt = RegInfo.createVirtualRegister(RC);
1021   unsigned Mask = RegInfo.createVirtualRegister(RC);
1022   unsigned Mask2 = RegInfo.createVirtualRegister(RC);
1023   unsigned NewVal = RegInfo.createVirtualRegister(RC);
1024   unsigned OldVal = RegInfo.createVirtualRegister(RC);
1025   unsigned Incr2 = RegInfo.createVirtualRegister(RC);
1026   unsigned MaskLSB2 = RegInfo.createVirtualRegister(RC);
1027   unsigned PtrLSB2 = RegInfo.createVirtualRegister(RC);
1028   unsigned MaskUpper = RegInfo.createVirtualRegister(RC);
1029   unsigned AndRes = RegInfo.createVirtualRegister(RC);
1030   unsigned BinOpRes = RegInfo.createVirtualRegister(RC);
1031   unsigned MaskedOldVal0 = RegInfo.createVirtualRegister(RC);
1032   unsigned StoreVal = RegInfo.createVirtualRegister(RC);
1033   unsigned MaskedOldVal1 = RegInfo.createVirtualRegister(RC);
1034   unsigned SrlRes = RegInfo.createVirtualRegister(RC);
1035   unsigned SllRes = RegInfo.createVirtualRegister(RC);
1036   unsigned Success = RegInfo.createVirtualRegister(RC);
1037
1038   // insert new blocks after the current block
1039   const BasicBlock *LLVM_BB = BB->getBasicBlock();
1040   MachineBasicBlock *loopMBB = MF->CreateMachineBasicBlock(LLVM_BB);
1041   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(LLVM_BB);
1042   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
1043   MachineFunction::iterator It = BB;
1044   ++It;
1045   MF->insert(It, loopMBB);
1046   MF->insert(It, sinkMBB);
1047   MF->insert(It, exitMBB);
1048
1049   // Transfer the remainder of BB and its successor edges to exitMBB.
1050   exitMBB->splice(exitMBB->begin(), BB,
1051                   llvm::next(MachineBasicBlock::iterator(MI)), BB->end());
1052   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
1053
1054   BB->addSuccessor(loopMBB);
1055   loopMBB->addSuccessor(loopMBB);
1056   loopMBB->addSuccessor(sinkMBB);
1057   sinkMBB->addSuccessor(exitMBB);
1058
1059   //  thisMBB:
1060   //    addiu   masklsb2,$0,-4                # 0xfffffffc
1061   //    and     alignedaddr,ptr,masklsb2
1062   //    andi    ptrlsb2,ptr,3
1063   //    sll     shiftamt,ptrlsb2,3
1064   //    ori     maskupper,$0,255               # 0xff
1065   //    sll     mask,maskupper,shiftamt
1066   //    nor     mask2,$0,mask
1067   //    sll     incr2,incr,shiftamt
1068
1069   int64_t MaskImm = (Size == 1) ? 255 : 65535;
1070   BuildMI(BB, DL, TII->get(Mips::ADDiu), MaskLSB2)
1071     .addReg(Mips::ZERO).addImm(-4);
1072   BuildMI(BB, DL, TII->get(Mips::AND), AlignedAddr)
1073     .addReg(Ptr).addReg(MaskLSB2);
1074   BuildMI(BB, DL, TII->get(Mips::ANDi), PtrLSB2).addReg(Ptr).addImm(3);
1075   if (Subtarget->isLittle()) {
1076     BuildMI(BB, DL, TII->get(Mips::SLL), ShiftAmt).addReg(PtrLSB2).addImm(3);
1077   } else {
1078     unsigned Off = RegInfo.createVirtualRegister(RC);
1079     BuildMI(BB, DL, TII->get(Mips::XORi), Off)
1080       .addReg(PtrLSB2).addImm((Size == 1) ? 3 : 2);
1081     BuildMI(BB, DL, TII->get(Mips::SLL), ShiftAmt).addReg(Off).addImm(3);
1082   }
1083   BuildMI(BB, DL, TII->get(Mips::ORi), MaskUpper)
1084     .addReg(Mips::ZERO).addImm(MaskImm);
1085   BuildMI(BB, DL, TII->get(Mips::SLLV), Mask)
1086     .addReg(MaskUpper).addReg(ShiftAmt);
1087   BuildMI(BB, DL, TII->get(Mips::NOR), Mask2).addReg(Mips::ZERO).addReg(Mask);
1088   BuildMI(BB, DL, TII->get(Mips::SLLV), Incr2).addReg(Incr).addReg(ShiftAmt);
1089
1090   // atomic.load.binop
1091   // loopMBB:
1092   //   ll      oldval,0(alignedaddr)
1093   //   binop   binopres,oldval,incr2
1094   //   and     newval,binopres,mask
1095   //   and     maskedoldval0,oldval,mask2
1096   //   or      storeval,maskedoldval0,newval
1097   //   sc      success,storeval,0(alignedaddr)
1098   //   beq     success,$0,loopMBB
1099
1100   // atomic.swap
1101   // loopMBB:
1102   //   ll      oldval,0(alignedaddr)
1103   //   and     newval,incr2,mask
1104   //   and     maskedoldval0,oldval,mask2
1105   //   or      storeval,maskedoldval0,newval
1106   //   sc      success,storeval,0(alignedaddr)
1107   //   beq     success,$0,loopMBB
1108
1109   BB = loopMBB;
1110   BuildMI(BB, DL, TII->get(LL), OldVal).addReg(AlignedAddr).addImm(0);
1111   if (Nand) {
1112     //  and andres, oldval, incr2
1113     //  nor binopres, $0, andres
1114     //  and newval, binopres, mask
1115     BuildMI(BB, DL, TII->get(Mips::AND), AndRes).addReg(OldVal).addReg(Incr2);
1116     BuildMI(BB, DL, TII->get(Mips::NOR), BinOpRes)
1117       .addReg(Mips::ZERO).addReg(AndRes);
1118     BuildMI(BB, DL, TII->get(Mips::AND), NewVal).addReg(BinOpRes).addReg(Mask);
1119   } else if (BinOpcode) {
1120     //  <binop> binopres, oldval, incr2
1121     //  and newval, binopres, mask
1122     BuildMI(BB, DL, TII->get(BinOpcode), BinOpRes).addReg(OldVal).addReg(Incr2);
1123     BuildMI(BB, DL, TII->get(Mips::AND), NewVal).addReg(BinOpRes).addReg(Mask);
1124   } else {// atomic.swap
1125     //  and newval, incr2, mask
1126     BuildMI(BB, DL, TII->get(Mips::AND), NewVal).addReg(Incr2).addReg(Mask);
1127   }
1128
1129   BuildMI(BB, DL, TII->get(Mips::AND), MaskedOldVal0)
1130     .addReg(OldVal).addReg(Mask2);
1131   BuildMI(BB, DL, TII->get(Mips::OR), StoreVal)
1132     .addReg(MaskedOldVal0).addReg(NewVal);
1133   BuildMI(BB, DL, TII->get(SC), Success)
1134     .addReg(StoreVal).addReg(AlignedAddr).addImm(0);
1135   BuildMI(BB, DL, TII->get(Mips::BEQ))
1136     .addReg(Success).addReg(Mips::ZERO).addMBB(loopMBB);
1137
1138   //  sinkMBB:
1139   //    and     maskedoldval1,oldval,mask
1140   //    srl     srlres,maskedoldval1,shiftamt
1141   //    sll     sllres,srlres,24
1142   //    sra     dest,sllres,24
1143   BB = sinkMBB;
1144   int64_t ShiftImm = (Size == 1) ? 24 : 16;
1145
1146   BuildMI(BB, DL, TII->get(Mips::AND), MaskedOldVal1)
1147     .addReg(OldVal).addReg(Mask);
1148   BuildMI(BB, DL, TII->get(Mips::SRLV), SrlRes)
1149       .addReg(MaskedOldVal1).addReg(ShiftAmt);
1150   BuildMI(BB, DL, TII->get(Mips::SLL), SllRes)
1151       .addReg(SrlRes).addImm(ShiftImm);
1152   BuildMI(BB, DL, TII->get(Mips::SRA), Dest)
1153       .addReg(SllRes).addImm(ShiftImm);
1154
1155   MI->eraseFromParent();   // The instruction is gone now.
1156
1157   return exitMBB;
1158 }
1159
1160 MachineBasicBlock *
1161 MipsTargetLowering::emitAtomicCmpSwap(MachineInstr *MI,
1162                                       MachineBasicBlock *BB,
1163                                       unsigned Size) const {
1164   assert((Size == 4 || Size == 8) && "Unsupported size for EmitAtomicCmpSwap.");
1165
1166   MachineFunction *MF = BB->getParent();
1167   MachineRegisterInfo &RegInfo = MF->getRegInfo();
1168   const TargetRegisterClass *RC = getRegClassFor(MVT::getIntegerVT(Size * 8));
1169   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
1170   DebugLoc DL = MI->getDebugLoc();
1171   unsigned LL, SC, ZERO, BNE, BEQ;
1172
1173   if (Size == 4) {
1174     LL = IsN64 ? Mips::LL_P8 : Mips::LL;
1175     SC = IsN64 ? Mips::SC_P8 : Mips::SC;
1176     ZERO = Mips::ZERO;
1177     BNE = Mips::BNE;
1178     BEQ = Mips::BEQ;
1179   }
1180   else {
1181     LL = IsN64 ? Mips::LLD_P8 : Mips::LLD;
1182     SC = IsN64 ? Mips::SCD_P8 : Mips::SCD;
1183     ZERO = Mips::ZERO_64;
1184     BNE = Mips::BNE64;
1185     BEQ = Mips::BEQ64;
1186   }
1187
1188   unsigned Dest    = MI->getOperand(0).getReg();
1189   unsigned Ptr     = MI->getOperand(1).getReg();
1190   unsigned OldVal  = MI->getOperand(2).getReg();
1191   unsigned NewVal  = MI->getOperand(3).getReg();
1192
1193   unsigned Success = RegInfo.createVirtualRegister(RC);
1194
1195   // insert new blocks after the current block
1196   const BasicBlock *LLVM_BB = BB->getBasicBlock();
1197   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
1198   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
1199   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
1200   MachineFunction::iterator It = BB;
1201   ++It;
1202   MF->insert(It, loop1MBB);
1203   MF->insert(It, loop2MBB);
1204   MF->insert(It, exitMBB);
1205
1206   // Transfer the remainder of BB and its successor edges to exitMBB.
1207   exitMBB->splice(exitMBB->begin(), BB,
1208                   llvm::next(MachineBasicBlock::iterator(MI)), BB->end());
1209   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
1210
1211   //  thisMBB:
1212   //    ...
1213   //    fallthrough --> loop1MBB
1214   BB->addSuccessor(loop1MBB);
1215   loop1MBB->addSuccessor(exitMBB);
1216   loop1MBB->addSuccessor(loop2MBB);
1217   loop2MBB->addSuccessor(loop1MBB);
1218   loop2MBB->addSuccessor(exitMBB);
1219
1220   // loop1MBB:
1221   //   ll dest, 0(ptr)
1222   //   bne dest, oldval, exitMBB
1223   BB = loop1MBB;
1224   BuildMI(BB, DL, TII->get(LL), Dest).addReg(Ptr).addImm(0);
1225   BuildMI(BB, DL, TII->get(BNE))
1226     .addReg(Dest).addReg(OldVal).addMBB(exitMBB);
1227
1228   // loop2MBB:
1229   //   sc success, newval, 0(ptr)
1230   //   beq success, $0, loop1MBB
1231   BB = loop2MBB;
1232   BuildMI(BB, DL, TII->get(SC), Success)
1233     .addReg(NewVal).addReg(Ptr).addImm(0);
1234   BuildMI(BB, DL, TII->get(BEQ))
1235     .addReg(Success).addReg(ZERO).addMBB(loop1MBB);
1236
1237   MI->eraseFromParent();   // The instruction is gone now.
1238
1239   return exitMBB;
1240 }
1241
1242 MachineBasicBlock *
1243 MipsTargetLowering::emitAtomicCmpSwapPartword(MachineInstr *MI,
1244                                               MachineBasicBlock *BB,
1245                                               unsigned Size) const {
1246   assert((Size == 1 || Size == 2) &&
1247       "Unsupported size for EmitAtomicCmpSwapPartial.");
1248
1249   MachineFunction *MF = BB->getParent();
1250   MachineRegisterInfo &RegInfo = MF->getRegInfo();
1251   const TargetRegisterClass *RC = getRegClassFor(MVT::i32);
1252   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
1253   DebugLoc DL = MI->getDebugLoc();
1254   unsigned LL = IsN64 ? Mips::LL_P8 : Mips::LL;
1255   unsigned SC = IsN64 ? Mips::SC_P8 : Mips::SC;
1256
1257   unsigned Dest    = MI->getOperand(0).getReg();
1258   unsigned Ptr     = MI->getOperand(1).getReg();
1259   unsigned CmpVal  = MI->getOperand(2).getReg();
1260   unsigned NewVal  = MI->getOperand(3).getReg();
1261
1262   unsigned AlignedAddr = RegInfo.createVirtualRegister(RC);
1263   unsigned ShiftAmt = RegInfo.createVirtualRegister(RC);
1264   unsigned Mask = RegInfo.createVirtualRegister(RC);
1265   unsigned Mask2 = RegInfo.createVirtualRegister(RC);
1266   unsigned ShiftedCmpVal = RegInfo.createVirtualRegister(RC);
1267   unsigned OldVal = RegInfo.createVirtualRegister(RC);
1268   unsigned MaskedOldVal0 = RegInfo.createVirtualRegister(RC);
1269   unsigned ShiftedNewVal = RegInfo.createVirtualRegister(RC);
1270   unsigned MaskLSB2 = RegInfo.createVirtualRegister(RC);
1271   unsigned PtrLSB2 = RegInfo.createVirtualRegister(RC);
1272   unsigned MaskUpper = RegInfo.createVirtualRegister(RC);
1273   unsigned MaskedCmpVal = RegInfo.createVirtualRegister(RC);
1274   unsigned MaskedNewVal = RegInfo.createVirtualRegister(RC);
1275   unsigned MaskedOldVal1 = RegInfo.createVirtualRegister(RC);
1276   unsigned StoreVal = RegInfo.createVirtualRegister(RC);
1277   unsigned SrlRes = RegInfo.createVirtualRegister(RC);
1278   unsigned SllRes = RegInfo.createVirtualRegister(RC);
1279   unsigned Success = RegInfo.createVirtualRegister(RC);
1280
1281   // insert new blocks after the current block
1282   const BasicBlock *LLVM_BB = BB->getBasicBlock();
1283   MachineBasicBlock *loop1MBB = MF->CreateMachineBasicBlock(LLVM_BB);
1284   MachineBasicBlock *loop2MBB = MF->CreateMachineBasicBlock(LLVM_BB);
1285   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(LLVM_BB);
1286   MachineBasicBlock *exitMBB = MF->CreateMachineBasicBlock(LLVM_BB);
1287   MachineFunction::iterator It = BB;
1288   ++It;
1289   MF->insert(It, loop1MBB);
1290   MF->insert(It, loop2MBB);
1291   MF->insert(It, sinkMBB);
1292   MF->insert(It, exitMBB);
1293
1294   // Transfer the remainder of BB and its successor edges to exitMBB.
1295   exitMBB->splice(exitMBB->begin(), BB,
1296                   llvm::next(MachineBasicBlock::iterator(MI)), BB->end());
1297   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
1298
1299   BB->addSuccessor(loop1MBB);
1300   loop1MBB->addSuccessor(sinkMBB);
1301   loop1MBB->addSuccessor(loop2MBB);
1302   loop2MBB->addSuccessor(loop1MBB);
1303   loop2MBB->addSuccessor(sinkMBB);
1304   sinkMBB->addSuccessor(exitMBB);
1305
1306   // FIXME: computation of newval2 can be moved to loop2MBB.
1307   //  thisMBB:
1308   //    addiu   masklsb2,$0,-4                # 0xfffffffc
1309   //    and     alignedaddr,ptr,masklsb2
1310   //    andi    ptrlsb2,ptr,3
1311   //    sll     shiftamt,ptrlsb2,3
1312   //    ori     maskupper,$0,255               # 0xff
1313   //    sll     mask,maskupper,shiftamt
1314   //    nor     mask2,$0,mask
1315   //    andi    maskedcmpval,cmpval,255
1316   //    sll     shiftedcmpval,maskedcmpval,shiftamt
1317   //    andi    maskednewval,newval,255
1318   //    sll     shiftednewval,maskednewval,shiftamt
1319   int64_t MaskImm = (Size == 1) ? 255 : 65535;
1320   BuildMI(BB, DL, TII->get(Mips::ADDiu), MaskLSB2)
1321     .addReg(Mips::ZERO).addImm(-4);
1322   BuildMI(BB, DL, TII->get(Mips::AND), AlignedAddr)
1323     .addReg(Ptr).addReg(MaskLSB2);
1324   BuildMI(BB, DL, TII->get(Mips::ANDi), PtrLSB2).addReg(Ptr).addImm(3);
1325   if (Subtarget->isLittle()) {
1326     BuildMI(BB, DL, TII->get(Mips::SLL), ShiftAmt).addReg(PtrLSB2).addImm(3);
1327   } else {
1328     unsigned Off = RegInfo.createVirtualRegister(RC);
1329     BuildMI(BB, DL, TII->get(Mips::XORi), Off)
1330       .addReg(PtrLSB2).addImm((Size == 1) ? 3 : 2);
1331     BuildMI(BB, DL, TII->get(Mips::SLL), ShiftAmt).addReg(Off).addImm(3);
1332   }
1333   BuildMI(BB, DL, TII->get(Mips::ORi), MaskUpper)
1334     .addReg(Mips::ZERO).addImm(MaskImm);
1335   BuildMI(BB, DL, TII->get(Mips::SLLV), Mask)
1336     .addReg(MaskUpper).addReg(ShiftAmt);
1337   BuildMI(BB, DL, TII->get(Mips::NOR), Mask2).addReg(Mips::ZERO).addReg(Mask);
1338   BuildMI(BB, DL, TII->get(Mips::ANDi), MaskedCmpVal)
1339     .addReg(CmpVal).addImm(MaskImm);
1340   BuildMI(BB, DL, TII->get(Mips::SLLV), ShiftedCmpVal)
1341     .addReg(MaskedCmpVal).addReg(ShiftAmt);
1342   BuildMI(BB, DL, TII->get(Mips::ANDi), MaskedNewVal)
1343     .addReg(NewVal).addImm(MaskImm);
1344   BuildMI(BB, DL, TII->get(Mips::SLLV), ShiftedNewVal)
1345     .addReg(MaskedNewVal).addReg(ShiftAmt);
1346
1347   //  loop1MBB:
1348   //    ll      oldval,0(alginedaddr)
1349   //    and     maskedoldval0,oldval,mask
1350   //    bne     maskedoldval0,shiftedcmpval,sinkMBB
1351   BB = loop1MBB;
1352   BuildMI(BB, DL, TII->get(LL), OldVal).addReg(AlignedAddr).addImm(0);
1353   BuildMI(BB, DL, TII->get(Mips::AND), MaskedOldVal0)
1354     .addReg(OldVal).addReg(Mask);
1355   BuildMI(BB, DL, TII->get(Mips::BNE))
1356     .addReg(MaskedOldVal0).addReg(ShiftedCmpVal).addMBB(sinkMBB);
1357
1358   //  loop2MBB:
1359   //    and     maskedoldval1,oldval,mask2
1360   //    or      storeval,maskedoldval1,shiftednewval
1361   //    sc      success,storeval,0(alignedaddr)
1362   //    beq     success,$0,loop1MBB
1363   BB = loop2MBB;
1364   BuildMI(BB, DL, TII->get(Mips::AND), MaskedOldVal1)
1365     .addReg(OldVal).addReg(Mask2);
1366   BuildMI(BB, DL, TII->get(Mips::OR), StoreVal)
1367     .addReg(MaskedOldVal1).addReg(ShiftedNewVal);
1368   BuildMI(BB, DL, TII->get(SC), Success)
1369       .addReg(StoreVal).addReg(AlignedAddr).addImm(0);
1370   BuildMI(BB, DL, TII->get(Mips::BEQ))
1371       .addReg(Success).addReg(Mips::ZERO).addMBB(loop1MBB);
1372
1373   //  sinkMBB:
1374   //    srl     srlres,maskedoldval0,shiftamt
1375   //    sll     sllres,srlres,24
1376   //    sra     dest,sllres,24
1377   BB = sinkMBB;
1378   int64_t ShiftImm = (Size == 1) ? 24 : 16;
1379
1380   BuildMI(BB, DL, TII->get(Mips::SRLV), SrlRes)
1381       .addReg(MaskedOldVal0).addReg(ShiftAmt);
1382   BuildMI(BB, DL, TII->get(Mips::SLL), SllRes)
1383       .addReg(SrlRes).addImm(ShiftImm);
1384   BuildMI(BB, DL, TII->get(Mips::SRA), Dest)
1385       .addReg(SllRes).addImm(ShiftImm);
1386
1387   MI->eraseFromParent();   // The instruction is gone now.
1388
1389   return exitMBB;
1390 }
1391
1392 //===----------------------------------------------------------------------===//
1393 //  Misc Lower Operation implementation
1394 //===----------------------------------------------------------------------===//
1395 SDValue MipsTargetLowering::lowerBR_JT(SDValue Op, SelectionDAG &DAG) const {
1396   SDValue Chain = Op.getOperand(0);
1397   SDValue Table = Op.getOperand(1);
1398   SDValue Index = Op.getOperand(2);
1399   SDLoc DL(Op);
1400   EVT PTy = getPointerTy();
1401   unsigned EntrySize =
1402     DAG.getMachineFunction().getJumpTableInfo()->getEntrySize(*getDataLayout());
1403
1404   Index = DAG.getNode(ISD::MUL, DL, PTy, Index,
1405                       DAG.getConstant(EntrySize, PTy));
1406   SDValue Addr = DAG.getNode(ISD::ADD, DL, PTy, Index, Table);
1407
1408   EVT MemVT = EVT::getIntegerVT(*DAG.getContext(), EntrySize * 8);
1409   Addr = DAG.getExtLoad(ISD::SEXTLOAD, DL, PTy, Chain, Addr,
1410                         MachinePointerInfo::getJumpTable(), MemVT, false, false,
1411                         0);
1412   Chain = Addr.getValue(1);
1413
1414   if ((getTargetMachine().getRelocationModel() == Reloc::PIC_) || IsN64) {
1415     // For PIC, the sequence is:
1416     // BRIND(load(Jumptable + index) + RelocBase)
1417     // RelocBase can be JumpTable, GOT or some sort of global base.
1418     Addr = DAG.getNode(ISD::ADD, DL, PTy, Addr,
1419                        getPICJumpTableRelocBase(Table, DAG));
1420   }
1421
1422   return DAG.getNode(ISD::BRIND, DL, MVT::Other, Chain, Addr);
1423 }
1424
1425 SDValue MipsTargetLowering::
1426 lowerBRCOND(SDValue Op, SelectionDAG &DAG) const
1427 {
1428   // The first operand is the chain, the second is the condition, the third is
1429   // the block to branch to if the condition is true.
1430   SDValue Chain = Op.getOperand(0);
1431   SDValue Dest = Op.getOperand(2);
1432   SDLoc DL(Op);
1433
1434   SDValue CondRes = createFPCmp(DAG, Op.getOperand(1));
1435
1436   // Return if flag is not set by a floating point comparison.
1437   if (CondRes.getOpcode() != MipsISD::FPCmp)
1438     return Op;
1439
1440   SDValue CCNode  = CondRes.getOperand(2);
1441   Mips::CondCode CC =
1442     (Mips::CondCode)cast<ConstantSDNode>(CCNode)->getZExtValue();
1443   unsigned Opc = invertFPCondCodeUser(CC) ? Mips::BRANCH_F : Mips::BRANCH_T;
1444   SDValue BrCode = DAG.getConstant(Opc, MVT::i32);
1445   SDValue FCC0 = DAG.getRegister(Mips::FCC0, MVT::i32);
1446   return DAG.getNode(MipsISD::FPBrcond, DL, Op.getValueType(), Chain, BrCode,
1447                      FCC0, Dest, CondRes);
1448 }
1449
1450 SDValue MipsTargetLowering::
1451 lowerSELECT(SDValue Op, SelectionDAG &DAG) const
1452 {
1453   SDValue Cond = createFPCmp(DAG, Op.getOperand(0));
1454
1455   // Return if flag is not set by a floating point comparison.
1456   if (Cond.getOpcode() != MipsISD::FPCmp)
1457     return Op;
1458
1459   return createCMovFP(DAG, Cond, Op.getOperand(1), Op.getOperand(2),
1460                       SDLoc(Op));
1461 }
1462
1463 SDValue MipsTargetLowering::
1464 lowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const
1465 {
1466   SDLoc DL(Op);
1467   EVT Ty = Op.getOperand(0).getValueType();
1468   SDValue Cond = DAG.getNode(ISD::SETCC, DL,
1469                              getSetCCResultType(*DAG.getContext(), Ty),
1470                              Op.getOperand(0), Op.getOperand(1),
1471                              Op.getOperand(4));
1472
1473   return DAG.getNode(ISD::SELECT, DL, Op.getValueType(), Cond, Op.getOperand(2),
1474                      Op.getOperand(3));
1475 }
1476
1477 SDValue MipsTargetLowering::lowerSETCC(SDValue Op, SelectionDAG &DAG) const {
1478   SDValue Cond = createFPCmp(DAG, Op);
1479
1480   assert(Cond.getOpcode() == MipsISD::FPCmp &&
1481          "Floating point operand expected.");
1482
1483   SDValue True  = DAG.getConstant(1, MVT::i32);
1484   SDValue False = DAG.getConstant(0, MVT::i32);
1485
1486   return createCMovFP(DAG, Cond, True, False, SDLoc(Op));
1487 }
1488
1489 SDValue MipsTargetLowering::lowerGlobalAddress(SDValue Op,
1490                                                SelectionDAG &DAG) const {
1491   // FIXME there isn't actually debug info here
1492   SDLoc DL(Op);
1493   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
1494
1495   if (getTargetMachine().getRelocationModel() != Reloc::PIC_ && !IsN64) {
1496     const MipsTargetObjectFile &TLOF =
1497       (const MipsTargetObjectFile&)getObjFileLowering();
1498
1499     // %gp_rel relocation
1500     if (TLOF.IsGlobalInSmallSection(GV, getTargetMachine())) {
1501       SDValue GA = DAG.getTargetGlobalAddress(GV, DL, MVT::i32, 0,
1502                                               MipsII::MO_GPREL);
1503       SDValue GPRelNode = DAG.getNode(MipsISD::GPRel, DL,
1504                                       DAG.getVTList(MVT::i32), &GA, 1);
1505       SDValue GPReg = DAG.getRegister(Mips::GP, MVT::i32);
1506       return DAG.getNode(ISD::ADD, DL, MVT::i32, GPReg, GPRelNode);
1507     }
1508
1509     // %hi/%lo relocation
1510     return getAddrNonPIC(Op, DAG);
1511   }
1512
1513   if (GV->hasInternalLinkage() || (GV->hasLocalLinkage() && !isa<Function>(GV)))
1514     return getAddrLocal(Op, DAG, HasMips64);
1515
1516   if (LargeGOT)
1517     return getAddrGlobalLargeGOT(Op, DAG, MipsII::MO_GOT_HI16,
1518                                  MipsII::MO_GOT_LO16);
1519
1520   return getAddrGlobal(Op, DAG,
1521                        HasMips64 ? MipsII::MO_GOT_DISP : MipsII::MO_GOT16);
1522 }
1523
1524 SDValue MipsTargetLowering::lowerBlockAddress(SDValue Op,
1525                                               SelectionDAG &DAG) const {
1526   if (getTargetMachine().getRelocationModel() != Reloc::PIC_ && !IsN64)
1527     return getAddrNonPIC(Op, DAG);
1528
1529   return getAddrLocal(Op, DAG, HasMips64);
1530 }
1531
1532 SDValue MipsTargetLowering::
1533 lowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const
1534 {
1535   // If the relocation model is PIC, use the General Dynamic TLS Model or
1536   // Local Dynamic TLS model, otherwise use the Initial Exec or
1537   // Local Exec TLS Model.
1538
1539   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1540   SDLoc DL(GA);
1541   const GlobalValue *GV = GA->getGlobal();
1542   EVT PtrVT = getPointerTy();
1543
1544   TLSModel::Model model = getTargetMachine().getTLSModel(GV);
1545
1546   if (model == TLSModel::GeneralDynamic || model == TLSModel::LocalDynamic) {
1547     // General Dynamic and Local Dynamic TLS Model.
1548     unsigned Flag = (model == TLSModel::LocalDynamic) ? MipsII::MO_TLSLDM
1549                                                       : MipsII::MO_TLSGD;
1550
1551     SDValue TGA = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, Flag);
1552     SDValue Argument = DAG.getNode(MipsISD::Wrapper, DL, PtrVT,
1553                                    getGlobalReg(DAG, PtrVT), TGA);
1554     unsigned PtrSize = PtrVT.getSizeInBits();
1555     IntegerType *PtrTy = Type::getIntNTy(*DAG.getContext(), PtrSize);
1556
1557     SDValue TlsGetAddr = DAG.getExternalSymbol("__tls_get_addr", PtrVT);
1558
1559     ArgListTy Args;
1560     ArgListEntry Entry;
1561     Entry.Node = Argument;
1562     Entry.Ty = PtrTy;
1563     Args.push_back(Entry);
1564
1565     TargetLowering::CallLoweringInfo CLI(DAG.getEntryNode(), PtrTy,
1566                   false, false, false, false, 0, CallingConv::C,
1567                   /*IsTailCall=*/false, /*doesNotRet=*/false,
1568                   /*isReturnValueUsed=*/true,
1569                   TlsGetAddr, Args, DAG, DL);
1570     std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1571
1572     SDValue Ret = CallResult.first;
1573
1574     if (model != TLSModel::LocalDynamic)
1575       return Ret;
1576
1577     SDValue TGAHi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
1578                                                MipsII::MO_DTPREL_HI);
1579     SDValue Hi = DAG.getNode(MipsISD::Hi, DL, PtrVT, TGAHi);
1580     SDValue TGALo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
1581                                                MipsII::MO_DTPREL_LO);
1582     SDValue Lo = DAG.getNode(MipsISD::Lo, DL, PtrVT, TGALo);
1583     SDValue Add = DAG.getNode(ISD::ADD, DL, PtrVT, Hi, Ret);
1584     return DAG.getNode(ISD::ADD, DL, PtrVT, Add, Lo);
1585   }
1586
1587   SDValue Offset;
1588   if (model == TLSModel::InitialExec) {
1589     // Initial Exec TLS Model
1590     SDValue TGA = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
1591                                              MipsII::MO_GOTTPREL);
1592     TGA = DAG.getNode(MipsISD::Wrapper, DL, PtrVT, getGlobalReg(DAG, PtrVT),
1593                       TGA);
1594     Offset = DAG.getLoad(PtrVT, DL,
1595                          DAG.getEntryNode(), TGA, MachinePointerInfo(),
1596                          false, false, false, 0);
1597   } else {
1598     // Local Exec TLS Model
1599     assert(model == TLSModel::LocalExec);
1600     SDValue TGAHi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
1601                                                MipsII::MO_TPREL_HI);
1602     SDValue TGALo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
1603                                                MipsII::MO_TPREL_LO);
1604     SDValue Hi = DAG.getNode(MipsISD::Hi, DL, PtrVT, TGAHi);
1605     SDValue Lo = DAG.getNode(MipsISD::Lo, DL, PtrVT, TGALo);
1606     Offset = DAG.getNode(ISD::ADD, DL, PtrVT, Hi, Lo);
1607   }
1608
1609   SDValue ThreadPointer = DAG.getNode(MipsISD::ThreadPointer, DL, PtrVT);
1610   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadPointer, Offset);
1611 }
1612
1613 SDValue MipsTargetLowering::
1614 lowerJumpTable(SDValue Op, SelectionDAG &DAG) const
1615 {
1616   if (getTargetMachine().getRelocationModel() != Reloc::PIC_ && !IsN64)
1617     return getAddrNonPIC(Op, DAG);
1618
1619   return getAddrLocal(Op, DAG, HasMips64);
1620 }
1621
1622 SDValue MipsTargetLowering::
1623 lowerConstantPool(SDValue Op, SelectionDAG &DAG) const
1624 {
1625   // gp_rel relocation
1626   // FIXME: we should reference the constant pool using small data sections,
1627   // but the asm printer currently doesn't support this feature without
1628   // hacking it. This feature should come soon so we can uncomment the
1629   // stuff below.
1630   //if (IsInSmallSection(C->getType())) {
1631   //  SDValue GPRelNode = DAG.getNode(MipsISD::GPRel, MVT::i32, CP);
1632   //  SDValue GOT = DAG.getGLOBAL_OFFSET_TABLE(MVT::i32);
1633   //  ResNode = DAG.getNode(ISD::ADD, MVT::i32, GOT, GPRelNode);
1634
1635   if (getTargetMachine().getRelocationModel() != Reloc::PIC_ && !IsN64)
1636     return getAddrNonPIC(Op, DAG);
1637
1638   return getAddrLocal(Op, DAG, HasMips64);
1639 }
1640
1641 SDValue MipsTargetLowering::lowerVASTART(SDValue Op, SelectionDAG &DAG) const {
1642   MachineFunction &MF = DAG.getMachineFunction();
1643   MipsFunctionInfo *FuncInfo = MF.getInfo<MipsFunctionInfo>();
1644
1645   SDLoc DL(Op);
1646   SDValue FI = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
1647                                  getPointerTy());
1648
1649   // vastart just stores the address of the VarArgsFrameIndex slot into the
1650   // memory location argument.
1651   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1652   return DAG.getStore(Op.getOperand(0), DL, FI, Op.getOperand(1),
1653                       MachinePointerInfo(SV), false, false, 0);
1654 }
1655
1656 static SDValue lowerFCOPYSIGN32(SDValue Op, SelectionDAG &DAG, bool HasR2) {
1657   EVT TyX = Op.getOperand(0).getValueType();
1658   EVT TyY = Op.getOperand(1).getValueType();
1659   SDValue Const1 = DAG.getConstant(1, MVT::i32);
1660   SDValue Const31 = DAG.getConstant(31, MVT::i32);
1661   SDLoc DL(Op);
1662   SDValue Res;
1663
1664   // If operand is of type f64, extract the upper 32-bit. Otherwise, bitcast it
1665   // to i32.
1666   SDValue X = (TyX == MVT::f32) ?
1667     DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op.getOperand(0)) :
1668     DAG.getNode(MipsISD::ExtractElementF64, DL, MVT::i32, Op.getOperand(0),
1669                 Const1);
1670   SDValue Y = (TyY == MVT::f32) ?
1671     DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op.getOperand(1)) :
1672     DAG.getNode(MipsISD::ExtractElementF64, DL, MVT::i32, Op.getOperand(1),
1673                 Const1);
1674
1675   if (HasR2) {
1676     // ext  E, Y, 31, 1  ; extract bit31 of Y
1677     // ins  X, E, 31, 1  ; insert extracted bit at bit31 of X
1678     SDValue E = DAG.getNode(MipsISD::Ext, DL, MVT::i32, Y, Const31, Const1);
1679     Res = DAG.getNode(MipsISD::Ins, DL, MVT::i32, E, Const31, Const1, X);
1680   } else {
1681     // sll SllX, X, 1
1682     // srl SrlX, SllX, 1
1683     // srl SrlY, Y, 31
1684     // sll SllY, SrlX, 31
1685     // or  Or, SrlX, SllY
1686     SDValue SllX = DAG.getNode(ISD::SHL, DL, MVT::i32, X, Const1);
1687     SDValue SrlX = DAG.getNode(ISD::SRL, DL, MVT::i32, SllX, Const1);
1688     SDValue SrlY = DAG.getNode(ISD::SRL, DL, MVT::i32, Y, Const31);
1689     SDValue SllY = DAG.getNode(ISD::SHL, DL, MVT::i32, SrlY, Const31);
1690     Res = DAG.getNode(ISD::OR, DL, MVT::i32, SrlX, SllY);
1691   }
1692
1693   if (TyX == MVT::f32)
1694     return DAG.getNode(ISD::BITCAST, DL, Op.getOperand(0).getValueType(), Res);
1695
1696   SDValue LowX = DAG.getNode(MipsISD::ExtractElementF64, DL, MVT::i32,
1697                              Op.getOperand(0), DAG.getConstant(0, MVT::i32));
1698   return DAG.getNode(MipsISD::BuildPairF64, DL, MVT::f64, LowX, Res);
1699 }
1700
1701 static SDValue lowerFCOPYSIGN64(SDValue Op, SelectionDAG &DAG, bool HasR2) {
1702   unsigned WidthX = Op.getOperand(0).getValueSizeInBits();
1703   unsigned WidthY = Op.getOperand(1).getValueSizeInBits();
1704   EVT TyX = MVT::getIntegerVT(WidthX), TyY = MVT::getIntegerVT(WidthY);
1705   SDValue Const1 = DAG.getConstant(1, MVT::i32);
1706   SDLoc DL(Op);
1707
1708   // Bitcast to integer nodes.
1709   SDValue X = DAG.getNode(ISD::BITCAST, DL, TyX, Op.getOperand(0));
1710   SDValue Y = DAG.getNode(ISD::BITCAST, DL, TyY, Op.getOperand(1));
1711
1712   if (HasR2) {
1713     // ext  E, Y, width(Y) - 1, 1  ; extract bit width(Y)-1 of Y
1714     // ins  X, E, width(X) - 1, 1  ; insert extracted bit at bit width(X)-1 of X
1715     SDValue E = DAG.getNode(MipsISD::Ext, DL, TyY, Y,
1716                             DAG.getConstant(WidthY - 1, MVT::i32), Const1);
1717
1718     if (WidthX > WidthY)
1719       E = DAG.getNode(ISD::ZERO_EXTEND, DL, TyX, E);
1720     else if (WidthY > WidthX)
1721       E = DAG.getNode(ISD::TRUNCATE, DL, TyX, E);
1722
1723     SDValue I = DAG.getNode(MipsISD::Ins, DL, TyX, E,
1724                             DAG.getConstant(WidthX - 1, MVT::i32), Const1, X);
1725     return DAG.getNode(ISD::BITCAST, DL, Op.getOperand(0).getValueType(), I);
1726   }
1727
1728   // (d)sll SllX, X, 1
1729   // (d)srl SrlX, SllX, 1
1730   // (d)srl SrlY, Y, width(Y)-1
1731   // (d)sll SllY, SrlX, width(Y)-1
1732   // or     Or, SrlX, SllY
1733   SDValue SllX = DAG.getNode(ISD::SHL, DL, TyX, X, Const1);
1734   SDValue SrlX = DAG.getNode(ISD::SRL, DL, TyX, SllX, Const1);
1735   SDValue SrlY = DAG.getNode(ISD::SRL, DL, TyY, Y,
1736                              DAG.getConstant(WidthY - 1, MVT::i32));
1737
1738   if (WidthX > WidthY)
1739     SrlY = DAG.getNode(ISD::ZERO_EXTEND, DL, TyX, SrlY);
1740   else if (WidthY > WidthX)
1741     SrlY = DAG.getNode(ISD::TRUNCATE, DL, TyX, SrlY);
1742
1743   SDValue SllY = DAG.getNode(ISD::SHL, DL, TyX, SrlY,
1744                              DAG.getConstant(WidthX - 1, MVT::i32));
1745   SDValue Or = DAG.getNode(ISD::OR, DL, TyX, SrlX, SllY);
1746   return DAG.getNode(ISD::BITCAST, DL, Op.getOperand(0).getValueType(), Or);
1747 }
1748
1749 SDValue
1750 MipsTargetLowering::lowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
1751   if (Subtarget->hasMips64())
1752     return lowerFCOPYSIGN64(Op, DAG, Subtarget->hasMips32r2());
1753
1754   return lowerFCOPYSIGN32(Op, DAG, Subtarget->hasMips32r2());
1755 }
1756
1757 static SDValue lowerFABS32(SDValue Op, SelectionDAG &DAG, bool HasR2) {
1758   SDValue Res, Const1 = DAG.getConstant(1, MVT::i32);
1759   SDLoc DL(Op);
1760
1761   // If operand is of type f64, extract the upper 32-bit. Otherwise, bitcast it
1762   // to i32.
1763   SDValue X = (Op.getValueType() == MVT::f32) ?
1764     DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op.getOperand(0)) :
1765     DAG.getNode(MipsISD::ExtractElementF64, DL, MVT::i32, Op.getOperand(0),
1766                 Const1);
1767
1768   // Clear MSB.
1769   if (HasR2)
1770     Res = DAG.getNode(MipsISD::Ins, DL, MVT::i32,
1771                       DAG.getRegister(Mips::ZERO, MVT::i32),
1772                       DAG.getConstant(31, MVT::i32), Const1, X);
1773   else {
1774     SDValue SllX = DAG.getNode(ISD::SHL, DL, MVT::i32, X, Const1);
1775     Res = DAG.getNode(ISD::SRL, DL, MVT::i32, SllX, Const1);
1776   }
1777
1778   if (Op.getValueType() == MVT::f32)
1779     return DAG.getNode(ISD::BITCAST, DL, MVT::f32, Res);
1780
1781   SDValue LowX = DAG.getNode(MipsISD::ExtractElementF64, DL, MVT::i32,
1782                              Op.getOperand(0), DAG.getConstant(0, MVT::i32));
1783   return DAG.getNode(MipsISD::BuildPairF64, DL, MVT::f64, LowX, Res);
1784 }
1785
1786 static SDValue lowerFABS64(SDValue Op, SelectionDAG &DAG, bool HasR2) {
1787   SDValue Res, Const1 = DAG.getConstant(1, MVT::i32);
1788   SDLoc DL(Op);
1789
1790   // Bitcast to integer node.
1791   SDValue X = DAG.getNode(ISD::BITCAST, DL, MVT::i64, Op.getOperand(0));
1792
1793   // Clear MSB.
1794   if (HasR2)
1795     Res = DAG.getNode(MipsISD::Ins, DL, MVT::i64,
1796                       DAG.getRegister(Mips::ZERO_64, MVT::i64),
1797                       DAG.getConstant(63, MVT::i32), Const1, X);
1798   else {
1799     SDValue SllX = DAG.getNode(ISD::SHL, DL, MVT::i64, X, Const1);
1800     Res = DAG.getNode(ISD::SRL, DL, MVT::i64, SllX, Const1);
1801   }
1802
1803   return DAG.getNode(ISD::BITCAST, DL, MVT::f64, Res);
1804 }
1805
1806 SDValue
1807 MipsTargetLowering::lowerFABS(SDValue Op, SelectionDAG &DAG) const {
1808   if (Subtarget->hasMips64() && (Op.getValueType() == MVT::f64))
1809     return lowerFABS64(Op, DAG, Subtarget->hasMips32r2());
1810
1811   return lowerFABS32(Op, DAG, Subtarget->hasMips32r2());
1812 }
1813
1814 SDValue MipsTargetLowering::
1815 lowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
1816   // check the depth
1817   assert((cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() == 0) &&
1818          "Frame address can only be determined for current frame.");
1819
1820   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
1821   MFI->setFrameAddressIsTaken(true);
1822   EVT VT = Op.getValueType();
1823   SDLoc DL(Op);
1824   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), DL,
1825                                          IsN64 ? Mips::FP_64 : Mips::FP, VT);
1826   return FrameAddr;
1827 }
1828
1829 SDValue MipsTargetLowering::lowerRETURNADDR(SDValue Op,
1830                                             SelectionDAG &DAG) const {
1831   // check the depth
1832   assert((cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() == 0) &&
1833          "Return address can be determined only for current frame.");
1834
1835   MachineFunction &MF = DAG.getMachineFunction();
1836   MachineFrameInfo *MFI = MF.getFrameInfo();
1837   MVT VT = Op.getSimpleValueType();
1838   unsigned RA = IsN64 ? Mips::RA_64 : Mips::RA;
1839   MFI->setReturnAddressIsTaken(true);
1840
1841   // Return RA, which contains the return address. Mark it an implicit live-in.
1842   unsigned Reg = MF.addLiveIn(RA, getRegClassFor(VT));
1843   return DAG.getCopyFromReg(DAG.getEntryNode(), SDLoc(Op), Reg, VT);
1844 }
1845
1846 // An EH_RETURN is the result of lowering llvm.eh.return which in turn is
1847 // generated from __builtin_eh_return (offset, handler)
1848 // The effect of this is to adjust the stack pointer by "offset"
1849 // and then branch to "handler".
1850 SDValue MipsTargetLowering::lowerEH_RETURN(SDValue Op, SelectionDAG &DAG)
1851                                                                      const {
1852   MachineFunction &MF = DAG.getMachineFunction();
1853   MipsFunctionInfo *MipsFI = MF.getInfo<MipsFunctionInfo>();
1854
1855   MipsFI->setCallsEhReturn();
1856   SDValue Chain     = Op.getOperand(0);
1857   SDValue Offset    = Op.getOperand(1);
1858   SDValue Handler   = Op.getOperand(2);
1859   SDLoc DL(Op);
1860   EVT Ty = IsN64 ? MVT::i64 : MVT::i32;
1861
1862   // Store stack offset in V1, store jump target in V0. Glue CopyToReg and
1863   // EH_RETURN nodes, so that instructions are emitted back-to-back.
1864   unsigned OffsetReg = IsN64 ? Mips::V1_64 : Mips::V1;
1865   unsigned AddrReg = IsN64 ? Mips::V0_64 : Mips::V0;
1866   Chain = DAG.getCopyToReg(Chain, DL, OffsetReg, Offset, SDValue());
1867   Chain = DAG.getCopyToReg(Chain, DL, AddrReg, Handler, Chain.getValue(1));
1868   return DAG.getNode(MipsISD::EH_RETURN, DL, MVT::Other, Chain,
1869                      DAG.getRegister(OffsetReg, Ty),
1870                      DAG.getRegister(AddrReg, getPointerTy()),
1871                      Chain.getValue(1));
1872 }
1873
1874 SDValue MipsTargetLowering::lowerATOMIC_FENCE(SDValue Op,
1875                                               SelectionDAG &DAG) const {
1876   // FIXME: Need pseudo-fence for 'singlethread' fences
1877   // FIXME: Set SType for weaker fences where supported/appropriate.
1878   unsigned SType = 0;
1879   SDLoc DL(Op);
1880   return DAG.getNode(MipsISD::Sync, DL, MVT::Other, Op.getOperand(0),
1881                      DAG.getConstant(SType, MVT::i32));
1882 }
1883
1884 SDValue MipsTargetLowering::lowerShiftLeftParts(SDValue Op,
1885                                                 SelectionDAG &DAG) const {
1886   SDLoc DL(Op);
1887   SDValue Lo = Op.getOperand(0), Hi = Op.getOperand(1);
1888   SDValue Shamt = Op.getOperand(2);
1889
1890   // if shamt < 32:
1891   //  lo = (shl lo, shamt)
1892   //  hi = (or (shl hi, shamt) (srl (srl lo, 1), ~shamt))
1893   // else:
1894   //  lo = 0
1895   //  hi = (shl lo, shamt[4:0])
1896   SDValue Not = DAG.getNode(ISD::XOR, DL, MVT::i32, Shamt,
1897                             DAG.getConstant(-1, MVT::i32));
1898   SDValue ShiftRight1Lo = DAG.getNode(ISD::SRL, DL, MVT::i32, Lo,
1899                                       DAG.getConstant(1, MVT::i32));
1900   SDValue ShiftRightLo = DAG.getNode(ISD::SRL, DL, MVT::i32, ShiftRight1Lo,
1901                                      Not);
1902   SDValue ShiftLeftHi = DAG.getNode(ISD::SHL, DL, MVT::i32, Hi, Shamt);
1903   SDValue Or = DAG.getNode(ISD::OR, DL, MVT::i32, ShiftLeftHi, ShiftRightLo);
1904   SDValue ShiftLeftLo = DAG.getNode(ISD::SHL, DL, MVT::i32, Lo, Shamt);
1905   SDValue Cond = DAG.getNode(ISD::AND, DL, MVT::i32, Shamt,
1906                              DAG.getConstant(0x20, MVT::i32));
1907   Lo = DAG.getNode(ISD::SELECT, DL, MVT::i32, Cond,
1908                    DAG.getConstant(0, MVT::i32), ShiftLeftLo);
1909   Hi = DAG.getNode(ISD::SELECT, DL, MVT::i32, Cond, ShiftLeftLo, Or);
1910
1911   SDValue Ops[2] = {Lo, Hi};
1912   return DAG.getMergeValues(Ops, 2, DL);
1913 }
1914
1915 SDValue MipsTargetLowering::lowerShiftRightParts(SDValue Op, SelectionDAG &DAG,
1916                                                  bool IsSRA) const {
1917   SDLoc DL(Op);
1918   SDValue Lo = Op.getOperand(0), Hi = Op.getOperand(1);
1919   SDValue Shamt = Op.getOperand(2);
1920
1921   // if shamt < 32:
1922   //  lo = (or (shl (shl hi, 1), ~shamt) (srl lo, shamt))
1923   //  if isSRA:
1924   //    hi = (sra hi, shamt)
1925   //  else:
1926   //    hi = (srl hi, shamt)
1927   // else:
1928   //  if isSRA:
1929   //   lo = (sra hi, shamt[4:0])
1930   //   hi = (sra hi, 31)
1931   //  else:
1932   //   lo = (srl hi, shamt[4:0])
1933   //   hi = 0
1934   SDValue Not = DAG.getNode(ISD::XOR, DL, MVT::i32, Shamt,
1935                             DAG.getConstant(-1, MVT::i32));
1936   SDValue ShiftLeft1Hi = DAG.getNode(ISD::SHL, DL, MVT::i32, Hi,
1937                                      DAG.getConstant(1, MVT::i32));
1938   SDValue ShiftLeftHi = DAG.getNode(ISD::SHL, DL, MVT::i32, ShiftLeft1Hi, Not);
1939   SDValue ShiftRightLo = DAG.getNode(ISD::SRL, DL, MVT::i32, Lo, Shamt);
1940   SDValue Or = DAG.getNode(ISD::OR, DL, MVT::i32, ShiftLeftHi, ShiftRightLo);
1941   SDValue ShiftRightHi = DAG.getNode(IsSRA ? ISD::SRA : ISD::SRL, DL, MVT::i32,
1942                                      Hi, Shamt);
1943   SDValue Cond = DAG.getNode(ISD::AND, DL, MVT::i32, Shamt,
1944                              DAG.getConstant(0x20, MVT::i32));
1945   SDValue Shift31 = DAG.getNode(ISD::SRA, DL, MVT::i32, Hi,
1946                                 DAG.getConstant(31, MVT::i32));
1947   Lo = DAG.getNode(ISD::SELECT, DL, MVT::i32, Cond, ShiftRightHi, Or);
1948   Hi = DAG.getNode(ISD::SELECT, DL, MVT::i32, Cond,
1949                    IsSRA ? Shift31 : DAG.getConstant(0, MVT::i32),
1950                    ShiftRightHi);
1951
1952   SDValue Ops[2] = {Lo, Hi};
1953   return DAG.getMergeValues(Ops, 2, DL);
1954 }
1955
1956 static SDValue createLoadLR(unsigned Opc, SelectionDAG &DAG, LoadSDNode *LD,
1957                             SDValue Chain, SDValue Src, unsigned Offset) {
1958   SDValue Ptr = LD->getBasePtr();
1959   EVT VT = LD->getValueType(0), MemVT = LD->getMemoryVT();
1960   EVT BasePtrVT = Ptr.getValueType();
1961   SDLoc DL(LD);
1962   SDVTList VTList = DAG.getVTList(VT, MVT::Other);
1963
1964   if (Offset)
1965     Ptr = DAG.getNode(ISD::ADD, DL, BasePtrVT, Ptr,
1966                       DAG.getConstant(Offset, BasePtrVT));
1967
1968   SDValue Ops[] = { Chain, Ptr, Src };
1969   return DAG.getMemIntrinsicNode(Opc, DL, VTList, Ops, 3, MemVT,
1970                                  LD->getMemOperand());
1971 }
1972
1973 // Expand an unaligned 32 or 64-bit integer load node.
1974 SDValue MipsTargetLowering::lowerLOAD(SDValue Op, SelectionDAG &DAG) const {
1975   LoadSDNode *LD = cast<LoadSDNode>(Op);
1976   EVT MemVT = LD->getMemoryVT();
1977
1978   // Return if load is aligned or if MemVT is neither i32 nor i64.
1979   if ((LD->getAlignment() >= MemVT.getSizeInBits() / 8) ||
1980       ((MemVT != MVT::i32) && (MemVT != MVT::i64)))
1981     return SDValue();
1982
1983   bool IsLittle = Subtarget->isLittle();
1984   EVT VT = Op.getValueType();
1985   ISD::LoadExtType ExtType = LD->getExtensionType();
1986   SDValue Chain = LD->getChain(), Undef = DAG.getUNDEF(VT);
1987
1988   assert((VT == MVT::i32) || (VT == MVT::i64));
1989
1990   // Expand
1991   //  (set dst, (i64 (load baseptr)))
1992   // to
1993   //  (set tmp, (ldl (add baseptr, 7), undef))
1994   //  (set dst, (ldr baseptr, tmp))
1995   if ((VT == MVT::i64) && (ExtType == ISD::NON_EXTLOAD)) {
1996     SDValue LDL = createLoadLR(MipsISD::LDL, DAG, LD, Chain, Undef,
1997                                IsLittle ? 7 : 0);
1998     return createLoadLR(MipsISD::LDR, DAG, LD, LDL.getValue(1), LDL,
1999                         IsLittle ? 0 : 7);
2000   }
2001
2002   SDValue LWL = createLoadLR(MipsISD::LWL, DAG, LD, Chain, Undef,
2003                              IsLittle ? 3 : 0);
2004   SDValue LWR = createLoadLR(MipsISD::LWR, DAG, LD, LWL.getValue(1), LWL,
2005                              IsLittle ? 0 : 3);
2006
2007   // Expand
2008   //  (set dst, (i32 (load baseptr))) or
2009   //  (set dst, (i64 (sextload baseptr))) or
2010   //  (set dst, (i64 (extload baseptr)))
2011   // to
2012   //  (set tmp, (lwl (add baseptr, 3), undef))
2013   //  (set dst, (lwr baseptr, tmp))
2014   if ((VT == MVT::i32) || (ExtType == ISD::SEXTLOAD) ||
2015       (ExtType == ISD::EXTLOAD))
2016     return LWR;
2017
2018   assert((VT == MVT::i64) && (ExtType == ISD::ZEXTLOAD));
2019
2020   // Expand
2021   //  (set dst, (i64 (zextload baseptr)))
2022   // to
2023   //  (set tmp0, (lwl (add baseptr, 3), undef))
2024   //  (set tmp1, (lwr baseptr, tmp0))
2025   //  (set tmp2, (shl tmp1, 32))
2026   //  (set dst, (srl tmp2, 32))
2027   SDLoc DL(LD);
2028   SDValue Const32 = DAG.getConstant(32, MVT::i32);
2029   SDValue SLL = DAG.getNode(ISD::SHL, DL, MVT::i64, LWR, Const32);
2030   SDValue SRL = DAG.getNode(ISD::SRL, DL, MVT::i64, SLL, Const32);
2031   SDValue Ops[] = { SRL, LWR.getValue(1) };
2032   return DAG.getMergeValues(Ops, 2, DL);
2033 }
2034
2035 static SDValue createStoreLR(unsigned Opc, SelectionDAG &DAG, StoreSDNode *SD,
2036                              SDValue Chain, unsigned Offset) {
2037   SDValue Ptr = SD->getBasePtr(), Value = SD->getValue();
2038   EVT MemVT = SD->getMemoryVT(), BasePtrVT = Ptr.getValueType();
2039   SDLoc DL(SD);
2040   SDVTList VTList = DAG.getVTList(MVT::Other);
2041
2042   if (Offset)
2043     Ptr = DAG.getNode(ISD::ADD, DL, BasePtrVT, Ptr,
2044                       DAG.getConstant(Offset, BasePtrVT));
2045
2046   SDValue Ops[] = { Chain, Value, Ptr };
2047   return DAG.getMemIntrinsicNode(Opc, DL, VTList, Ops, 3, MemVT,
2048                                  SD->getMemOperand());
2049 }
2050
2051 // Expand an unaligned 32 or 64-bit integer store node.
2052 static SDValue lowerUnalignedIntStore(StoreSDNode *SD, SelectionDAG &DAG,
2053                                       bool IsLittle) {
2054   SDValue Value = SD->getValue(), Chain = SD->getChain();
2055   EVT VT = Value.getValueType();
2056
2057   // Expand
2058   //  (store val, baseptr) or
2059   //  (truncstore val, baseptr)
2060   // to
2061   //  (swl val, (add baseptr, 3))
2062   //  (swr val, baseptr)
2063   if ((VT == MVT::i32) || SD->isTruncatingStore()) {
2064     SDValue SWL = createStoreLR(MipsISD::SWL, DAG, SD, Chain,
2065                                 IsLittle ? 3 : 0);
2066     return createStoreLR(MipsISD::SWR, DAG, SD, SWL, IsLittle ? 0 : 3);
2067   }
2068
2069   assert(VT == MVT::i64);
2070
2071   // Expand
2072   //  (store val, baseptr)
2073   // to
2074   //  (sdl val, (add baseptr, 7))
2075   //  (sdr val, baseptr)
2076   SDValue SDL = createStoreLR(MipsISD::SDL, DAG, SD, Chain, IsLittle ? 7 : 0);
2077   return createStoreLR(MipsISD::SDR, DAG, SD, SDL, IsLittle ? 0 : 7);
2078 }
2079
2080 // Lower (store (fp_to_sint $fp) $ptr) to (store (TruncIntFP $fp), $ptr).
2081 static SDValue lowerFP_TO_SINT_STORE(StoreSDNode *SD, SelectionDAG &DAG) {
2082   SDValue Val = SD->getValue();
2083
2084   if (Val.getOpcode() != ISD::FP_TO_SINT)
2085     return SDValue();
2086
2087   EVT FPTy = EVT::getFloatingPointVT(Val.getValueSizeInBits());
2088   SDValue Tr = DAG.getNode(MipsISD::TruncIntFP, SDLoc(Val), FPTy,
2089                            Val.getOperand(0));
2090
2091   return DAG.getStore(SD->getChain(), SDLoc(SD), Tr, SD->getBasePtr(),
2092                       SD->getPointerInfo(), SD->isVolatile(),
2093                       SD->isNonTemporal(), SD->getAlignment());
2094 }
2095
2096 SDValue MipsTargetLowering::lowerSTORE(SDValue Op, SelectionDAG &DAG) const {
2097   StoreSDNode *SD = cast<StoreSDNode>(Op);
2098   EVT MemVT = SD->getMemoryVT();
2099
2100   // Lower unaligned integer stores.
2101   if ((SD->getAlignment() < MemVT.getSizeInBits() / 8) &&
2102       ((MemVT == MVT::i32) || (MemVT == MVT::i64)))
2103     return lowerUnalignedIntStore(SD, DAG, Subtarget->isLittle());
2104
2105   return lowerFP_TO_SINT_STORE(SD, DAG);
2106 }
2107
2108 SDValue MipsTargetLowering::lowerADD(SDValue Op, SelectionDAG &DAG) const {
2109   if (Op->getOperand(0).getOpcode() != ISD::FRAMEADDR
2110       || cast<ConstantSDNode>
2111         (Op->getOperand(0).getOperand(0))->getZExtValue() != 0
2112       || Op->getOperand(1).getOpcode() != ISD::FRAME_TO_ARGS_OFFSET)
2113     return SDValue();
2114
2115   // The pattern
2116   //   (add (frameaddr 0), (frame_to_args_offset))
2117   // results from lowering llvm.eh.dwarf.cfa intrinsic. Transform it to
2118   //   (add FrameObject, 0)
2119   // where FrameObject is a fixed StackObject with offset 0 which points to
2120   // the old stack pointer.
2121   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2122   EVT ValTy = Op->getValueType(0);
2123   int FI = MFI->CreateFixedObject(Op.getValueSizeInBits() / 8, 0, false);
2124   SDValue InArgsAddr = DAG.getFrameIndex(FI, ValTy);
2125   return DAG.getNode(ISD::ADD, SDLoc(Op), ValTy, InArgsAddr,
2126                      DAG.getConstant(0, ValTy));
2127 }
2128
2129 SDValue MipsTargetLowering::lowerFP_TO_SINT(SDValue Op,
2130                                             SelectionDAG &DAG) const {
2131   EVT FPTy = EVT::getFloatingPointVT(Op.getValueSizeInBits());
2132   SDValue Trunc = DAG.getNode(MipsISD::TruncIntFP, SDLoc(Op), FPTy,
2133                               Op.getOperand(0));
2134   return DAG.getNode(ISD::BITCAST, SDLoc(Op), Op.getValueType(), Trunc);
2135 }
2136
2137 //===----------------------------------------------------------------------===//
2138 //                      Calling Convention Implementation
2139 //===----------------------------------------------------------------------===//
2140
2141 //===----------------------------------------------------------------------===//
2142 // TODO: Implement a generic logic using tblgen that can support this.
2143 // Mips O32 ABI rules:
2144 // ---
2145 // i32 - Passed in A0, A1, A2, A3 and stack
2146 // f32 - Only passed in f32 registers if no int reg has been used yet to hold
2147 //       an argument. Otherwise, passed in A1, A2, A3 and stack.
2148 // f64 - Only passed in two aliased f32 registers if no int reg has been used
2149 //       yet to hold an argument. Otherwise, use A2, A3 and stack. If A1 is
2150 //       not used, it must be shadowed. If only A3 is avaiable, shadow it and
2151 //       go to stack.
2152 //
2153 //  For vararg functions, all arguments are passed in A0, A1, A2, A3 and stack.
2154 //===----------------------------------------------------------------------===//
2155
2156 static bool CC_MipsO32(unsigned ValNo, MVT ValVT,
2157                        MVT LocVT, CCValAssign::LocInfo LocInfo,
2158                        ISD::ArgFlagsTy ArgFlags, CCState &State) {
2159
2160   static const unsigned IntRegsSize=4, FloatRegsSize=2;
2161
2162   static const uint16_t IntRegs[] = {
2163       Mips::A0, Mips::A1, Mips::A2, Mips::A3
2164   };
2165   static const uint16_t F32Regs[] = {
2166       Mips::F12, Mips::F14
2167   };
2168   static const uint16_t F64Regs[] = {
2169       Mips::D6, Mips::D7
2170   };
2171
2172   // Do not process byval args here.
2173   if (ArgFlags.isByVal())
2174     return true;
2175
2176   // Promote i8 and i16
2177   if (LocVT == MVT::i8 || LocVT == MVT::i16) {
2178     LocVT = MVT::i32;
2179     if (ArgFlags.isSExt())
2180       LocInfo = CCValAssign::SExt;
2181     else if (ArgFlags.isZExt())
2182       LocInfo = CCValAssign::ZExt;
2183     else
2184       LocInfo = CCValAssign::AExt;
2185   }
2186
2187   unsigned Reg;
2188
2189   // f32 and f64 are allocated in A0, A1, A2, A3 when either of the following
2190   // is true: function is vararg, argument is 3rd or higher, there is previous
2191   // argument which is not f32 or f64.
2192   bool AllocateFloatsInIntReg = State.isVarArg() || ValNo > 1
2193       || State.getFirstUnallocated(F32Regs, FloatRegsSize) != ValNo;
2194   unsigned OrigAlign = ArgFlags.getOrigAlign();
2195   bool isI64 = (ValVT == MVT::i32 && OrigAlign == 8);
2196
2197   if (ValVT == MVT::i32 || (ValVT == MVT::f32 && AllocateFloatsInIntReg)) {
2198     Reg = State.AllocateReg(IntRegs, IntRegsSize);
2199     // If this is the first part of an i64 arg,
2200     // the allocated register must be either A0 or A2.
2201     if (isI64 && (Reg == Mips::A1 || Reg == Mips::A3))
2202       Reg = State.AllocateReg(IntRegs, IntRegsSize);
2203     LocVT = MVT::i32;
2204   } else if (ValVT == MVT::f64 && AllocateFloatsInIntReg) {
2205     // Allocate int register and shadow next int register. If first
2206     // available register is Mips::A1 or Mips::A3, shadow it too.
2207     Reg = State.AllocateReg(IntRegs, IntRegsSize);
2208     if (Reg == Mips::A1 || Reg == Mips::A3)
2209       Reg = State.AllocateReg(IntRegs, IntRegsSize);
2210     State.AllocateReg(IntRegs, IntRegsSize);
2211     LocVT = MVT::i32;
2212   } else if (ValVT.isFloatingPoint() && !AllocateFloatsInIntReg) {
2213     // we are guaranteed to find an available float register
2214     if (ValVT == MVT::f32) {
2215       Reg = State.AllocateReg(F32Regs, FloatRegsSize);
2216       // Shadow int register
2217       State.AllocateReg(IntRegs, IntRegsSize);
2218     } else {
2219       Reg = State.AllocateReg(F64Regs, FloatRegsSize);
2220       // Shadow int registers
2221       unsigned Reg2 = State.AllocateReg(IntRegs, IntRegsSize);
2222       if (Reg2 == Mips::A1 || Reg2 == Mips::A3)
2223         State.AllocateReg(IntRegs, IntRegsSize);
2224       State.AllocateReg(IntRegs, IntRegsSize);
2225     }
2226   } else
2227     llvm_unreachable("Cannot handle this ValVT.");
2228
2229   if (!Reg) {
2230     unsigned Offset = State.AllocateStack(ValVT.getSizeInBits() >> 3,
2231                                           OrigAlign);
2232     State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
2233   } else
2234     State.addLoc(CCValAssign::getReg(ValNo, ValVT, Reg, LocVT, LocInfo));
2235
2236   return false;
2237 }
2238
2239 #include "MipsGenCallingConv.inc"
2240
2241 //===----------------------------------------------------------------------===//
2242 //                  Call Calling Convention Implementation
2243 //===----------------------------------------------------------------------===//
2244
2245 static const unsigned O32IntRegsSize = 4;
2246
2247 // Return next O32 integer argument register.
2248 static unsigned getNextIntArgReg(unsigned Reg) {
2249   assert((Reg == Mips::A0) || (Reg == Mips::A2));
2250   return (Reg == Mips::A0) ? Mips::A1 : Mips::A3;
2251 }
2252
2253 SDValue
2254 MipsTargetLowering::passArgOnStack(SDValue StackPtr, unsigned Offset,
2255                                    SDValue Chain, SDValue Arg, SDLoc DL,
2256                                    bool IsTailCall, SelectionDAG &DAG) const {
2257   if (!IsTailCall) {
2258     SDValue PtrOff = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr,
2259                                  DAG.getIntPtrConstant(Offset));
2260     return DAG.getStore(Chain, DL, Arg, PtrOff, MachinePointerInfo(), false,
2261                         false, 0);
2262   }
2263
2264   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
2265   int FI = MFI->CreateFixedObject(Arg.getValueSizeInBits() / 8, Offset, false);
2266   SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2267   return DAG.getStore(Chain, DL, Arg, FIN, MachinePointerInfo(),
2268                       /*isVolatile=*/ true, false, 0);
2269 }
2270
2271 void MipsTargetLowering::
2272 getOpndList(SmallVectorImpl<SDValue> &Ops,
2273             std::deque< std::pair<unsigned, SDValue> > &RegsToPass,
2274             bool IsPICCall, bool GlobalOrExternal, bool InternalLinkage,
2275             CallLoweringInfo &CLI, SDValue Callee, SDValue Chain) const {
2276   // Insert node "GP copy globalreg" before call to function.
2277   //
2278   // R_MIPS_CALL* operators (emitted when non-internal functions are called
2279   // in PIC mode) allow symbols to be resolved via lazy binding.
2280   // The lazy binding stub requires GP to point to the GOT.
2281   if (IsPICCall && !InternalLinkage) {
2282     unsigned GPReg = IsN64 ? Mips::GP_64 : Mips::GP;
2283     EVT Ty = IsN64 ? MVT::i64 : MVT::i32;
2284     RegsToPass.push_back(std::make_pair(GPReg, getGlobalReg(CLI.DAG, Ty)));
2285   }
2286
2287   // Build a sequence of copy-to-reg nodes chained together with token
2288   // chain and flag operands which copy the outgoing args into registers.
2289   // The InFlag in necessary since all emitted instructions must be
2290   // stuck together.
2291   SDValue InFlag;
2292
2293   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2294     Chain = CLI.DAG.getCopyToReg(Chain, CLI.DL, RegsToPass[i].first,
2295                                  RegsToPass[i].second, InFlag);
2296     InFlag = Chain.getValue(1);
2297   }
2298
2299   // Add argument registers to the end of the list so that they are
2300   // known live into the call.
2301   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2302     Ops.push_back(CLI.DAG.getRegister(RegsToPass[i].first,
2303                                       RegsToPass[i].second.getValueType()));
2304
2305   // Add a register mask operand representing the call-preserved registers.
2306   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
2307   const uint32_t *Mask = TRI->getCallPreservedMask(CLI.CallConv);
2308   assert(Mask && "Missing call preserved mask for calling convention");
2309   if (Subtarget->inMips16HardFloat()) {
2310     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(CLI.Callee)) {
2311       llvm::StringRef Sym = G->getGlobal()->getName();
2312       Function *F = G->getGlobal()->getParent()->getFunction(Sym);
2313       if (F->hasFnAttribute("__Mips16RetHelper")) {
2314         Mask = MipsRegisterInfo::getMips16RetHelperMask();
2315       }
2316     }
2317   }
2318   Ops.push_back(CLI.DAG.getRegisterMask(Mask));
2319
2320   if (InFlag.getNode())
2321     Ops.push_back(InFlag);
2322 }
2323
2324 /// LowerCall - functions arguments are copied from virtual regs to
2325 /// (physical regs)/(stack frame), CALLSEQ_START and CALLSEQ_END are emitted.
2326 SDValue
2327 MipsTargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2328                               SmallVectorImpl<SDValue> &InVals) const {
2329   SelectionDAG &DAG                     = CLI.DAG;
2330   SDLoc DL                              = CLI.DL;
2331   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
2332   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
2333   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
2334   SDValue Chain                         = CLI.Chain;
2335   SDValue Callee                        = CLI.Callee;
2336   bool &IsTailCall                      = CLI.IsTailCall;
2337   CallingConv::ID CallConv              = CLI.CallConv;
2338   bool IsVarArg                         = CLI.IsVarArg;
2339
2340   MachineFunction &MF = DAG.getMachineFunction();
2341   MachineFrameInfo *MFI = MF.getFrameInfo();
2342   const TargetFrameLowering *TFL = MF.getTarget().getFrameLowering();
2343   bool IsPIC = getTargetMachine().getRelocationModel() == Reloc::PIC_;
2344
2345   // Analyze operands of the call, assigning locations to each operand.
2346   SmallVector<CCValAssign, 16> ArgLocs;
2347   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(),
2348                  getTargetMachine(), ArgLocs, *DAG.getContext());
2349   MipsCC::SpecialCallingConvType SpecialCallingConv =
2350     getSpecialCallingConv(Callee);
2351   MipsCC MipsCCInfo(CallConv, IsO32, CCInfo, SpecialCallingConv);
2352
2353   MipsCCInfo.analyzeCallOperands(Outs, IsVarArg,
2354                                  getTargetMachine().Options.UseSoftFloat,
2355                                  Callee.getNode(), CLI.Args);
2356
2357   // Get a count of how many bytes are to be pushed on the stack.
2358   unsigned NextStackOffset = CCInfo.getNextStackOffset();
2359
2360   // Check if it's really possible to do a tail call.
2361   if (IsTailCall)
2362     IsTailCall =
2363       isEligibleForTailCallOptimization(MipsCCInfo, NextStackOffset,
2364                                         *MF.getInfo<MipsFunctionInfo>());
2365
2366   if (IsTailCall)
2367     ++NumTailCalls;
2368
2369   // Chain is the output chain of the last Load/Store or CopyToReg node.
2370   // ByValChain is the output chain of the last Memcpy node created for copying
2371   // byval arguments to the stack.
2372   unsigned StackAlignment = TFL->getStackAlignment();
2373   NextStackOffset = RoundUpToAlignment(NextStackOffset, StackAlignment);
2374   SDValue NextStackOffsetVal = DAG.getIntPtrConstant(NextStackOffset, true);
2375
2376   if (!IsTailCall)
2377     Chain = DAG.getCALLSEQ_START(Chain, NextStackOffsetVal, DL);
2378
2379   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL,
2380                                         IsN64 ? Mips::SP_64 : Mips::SP,
2381                                         getPointerTy());
2382
2383   // With EABI is it possible to have 16 args on registers.
2384   std::deque< std::pair<unsigned, SDValue> > RegsToPass;
2385   SmallVector<SDValue, 8> MemOpChains;
2386   MipsCC::byval_iterator ByValArg = MipsCCInfo.byval_begin();
2387
2388   // Walk the register/memloc assignments, inserting copies/loads.
2389   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2390     SDValue Arg = OutVals[i];
2391     CCValAssign &VA = ArgLocs[i];
2392     MVT ValVT = VA.getValVT(), LocVT = VA.getLocVT();
2393     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2394
2395     // ByVal Arg.
2396     if (Flags.isByVal()) {
2397       assert(Flags.getByValSize() &&
2398              "ByVal args of size 0 should have been ignored by front-end.");
2399       assert(ByValArg != MipsCCInfo.byval_end());
2400       assert(!IsTailCall &&
2401              "Do not tail-call optimize if there is a byval argument.");
2402       passByValArg(Chain, DL, RegsToPass, MemOpChains, StackPtr, MFI, DAG, Arg,
2403                    MipsCCInfo, *ByValArg, Flags, Subtarget->isLittle());
2404       ++ByValArg;
2405       continue;
2406     }
2407
2408     // Promote the value if needed.
2409     switch (VA.getLocInfo()) {
2410     default: llvm_unreachable("Unknown loc info!");
2411     case CCValAssign::Full:
2412       if (VA.isRegLoc()) {
2413         if ((ValVT == MVT::f32 && LocVT == MVT::i32) ||
2414             (ValVT == MVT::f64 && LocVT == MVT::i64) ||
2415             (ValVT == MVT::i64 && LocVT == MVT::f64))
2416           Arg = DAG.getNode(ISD::BITCAST, DL, LocVT, Arg);
2417         else if (ValVT == MVT::f64 && LocVT == MVT::i32) {
2418           SDValue Lo = DAG.getNode(MipsISD::ExtractElementF64, DL, MVT::i32,
2419                                    Arg, DAG.getConstant(0, MVT::i32));
2420           SDValue Hi = DAG.getNode(MipsISD::ExtractElementF64, DL, MVT::i32,
2421                                    Arg, DAG.getConstant(1, MVT::i32));
2422           if (!Subtarget->isLittle())
2423             std::swap(Lo, Hi);
2424           unsigned LocRegLo = VA.getLocReg();
2425           unsigned LocRegHigh = getNextIntArgReg(LocRegLo);
2426           RegsToPass.push_back(std::make_pair(LocRegLo, Lo));
2427           RegsToPass.push_back(std::make_pair(LocRegHigh, Hi));
2428           continue;
2429         }
2430       }
2431       break;
2432     case CCValAssign::SExt:
2433       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, LocVT, Arg);
2434       break;
2435     case CCValAssign::ZExt:
2436       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, LocVT, Arg);
2437       break;
2438     case CCValAssign::AExt:
2439       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, LocVT, Arg);
2440       break;
2441     }
2442
2443     // Arguments that can be passed on register must be kept at
2444     // RegsToPass vector
2445     if (VA.isRegLoc()) {
2446       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2447       continue;
2448     }
2449
2450     // Register can't get to this point...
2451     assert(VA.isMemLoc());
2452
2453     // emit ISD::STORE whichs stores the
2454     // parameter value to a stack Location
2455     MemOpChains.push_back(passArgOnStack(StackPtr, VA.getLocMemOffset(),
2456                                          Chain, Arg, DL, IsTailCall, DAG));
2457   }
2458
2459   // Transform all store nodes into one single node because all store
2460   // nodes are independent of each other.
2461   if (!MemOpChains.empty())
2462     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
2463                         &MemOpChains[0], MemOpChains.size());
2464
2465   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2466   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2467   // node so that legalize doesn't hack it.
2468   bool IsPICCall = (IsN64 || IsPIC); // true if calls are translated to jalr $25
2469   bool GlobalOrExternal = false, InternalLinkage = false;
2470   SDValue CalleeLo;
2471
2472   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2473     if (IsPICCall) {
2474       InternalLinkage = G->getGlobal()->hasInternalLinkage();
2475
2476       if (InternalLinkage)
2477         Callee = getAddrLocal(Callee, DAG, HasMips64);
2478       else if (LargeGOT)
2479         Callee = getAddrGlobalLargeGOT(Callee, DAG, MipsII::MO_CALL_HI16,
2480                                        MipsII::MO_CALL_LO16);
2481       else
2482         Callee = getAddrGlobal(Callee, DAG, MipsII::MO_GOT_CALL);
2483     } else
2484       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), DL, getPointerTy(), 0,
2485                                           MipsII::MO_NO_FLAG);
2486     GlobalOrExternal = true;
2487   }
2488   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2489     if (!IsN64 && !IsPIC) // !N64 && static
2490       Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2491                                             MipsII::MO_NO_FLAG);
2492     else if (LargeGOT)
2493       Callee = getAddrGlobalLargeGOT(Callee, DAG, MipsII::MO_CALL_HI16,
2494                                      MipsII::MO_CALL_LO16);
2495     else // N64 || PIC
2496       Callee = getAddrGlobal(Callee, DAG, MipsII::MO_GOT_CALL);
2497
2498     GlobalOrExternal = true;
2499   }
2500
2501   SmallVector<SDValue, 8> Ops(1, Chain);
2502   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2503
2504   getOpndList(Ops, RegsToPass, IsPICCall, GlobalOrExternal, InternalLinkage,
2505               CLI, Callee, Chain);
2506
2507   if (IsTailCall)
2508     return DAG.getNode(MipsISD::TailCall, DL, MVT::Other, &Ops[0], Ops.size());
2509
2510   Chain  = DAG.getNode(MipsISD::JmpLink, DL, NodeTys, &Ops[0], Ops.size());
2511   SDValue InFlag = Chain.getValue(1);
2512
2513   // Create the CALLSEQ_END node.
2514   Chain = DAG.getCALLSEQ_END(Chain, NextStackOffsetVal,
2515                              DAG.getIntPtrConstant(0, true), InFlag, DL);
2516   InFlag = Chain.getValue(1);
2517
2518   // Handle result values, copying them out of physregs into vregs that we
2519   // return.
2520   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg,
2521                          Ins, DL, DAG, InVals, CLI.Callee.getNode(), CLI.RetTy);
2522 }
2523
2524 /// LowerCallResult - Lower the result values of a call into the
2525 /// appropriate copies out of appropriate physical registers.
2526 SDValue
2527 MipsTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2528                                     CallingConv::ID CallConv, bool IsVarArg,
2529                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2530                                     SDLoc DL, SelectionDAG &DAG,
2531                                     SmallVectorImpl<SDValue> &InVals,
2532                                     const SDNode *CallNode,
2533                                     const Type *RetTy) const {
2534   // Assign locations to each value returned by this call.
2535   SmallVector<CCValAssign, 16> RVLocs;
2536   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(),
2537                  getTargetMachine(), RVLocs, *DAG.getContext());
2538   MipsCC MipsCCInfo(CallConv, IsO32, CCInfo);
2539
2540   MipsCCInfo.analyzeCallResult(Ins, getTargetMachine().Options.UseSoftFloat,
2541                                CallNode, RetTy);
2542
2543   // Copy all of the result registers out of their specified physreg.
2544   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2545     SDValue Val = DAG.getCopyFromReg(Chain, DL, RVLocs[i].getLocReg(),
2546                                      RVLocs[i].getLocVT(), InFlag);
2547     Chain = Val.getValue(1);
2548     InFlag = Val.getValue(2);
2549
2550     if (RVLocs[i].getValVT() != RVLocs[i].getLocVT())
2551       Val = DAG.getNode(ISD::BITCAST, DL, RVLocs[i].getValVT(), Val);
2552
2553     InVals.push_back(Val);
2554   }
2555
2556   return Chain;
2557 }
2558
2559 //===----------------------------------------------------------------------===//
2560 //             Formal Arguments Calling Convention Implementation
2561 //===----------------------------------------------------------------------===//
2562 /// LowerFormalArguments - transform physical registers into virtual registers
2563 /// and generate load operations for arguments places on the stack.
2564 SDValue
2565 MipsTargetLowering::LowerFormalArguments(SDValue Chain,
2566                                          CallingConv::ID CallConv,
2567                                          bool IsVarArg,
2568                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2569                                          SDLoc DL, SelectionDAG &DAG,
2570                                          SmallVectorImpl<SDValue> &InVals)
2571                                           const {
2572   MachineFunction &MF = DAG.getMachineFunction();
2573   MachineFrameInfo *MFI = MF.getFrameInfo();
2574   MipsFunctionInfo *MipsFI = MF.getInfo<MipsFunctionInfo>();
2575
2576   MipsFI->setVarArgsFrameIndex(0);
2577
2578   // Used with vargs to acumulate store chains.
2579   std::vector<SDValue> OutChains;
2580
2581   // Assign locations to all of the incoming arguments.
2582   SmallVector<CCValAssign, 16> ArgLocs;
2583   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(),
2584                  getTargetMachine(), ArgLocs, *DAG.getContext());
2585   MipsCC MipsCCInfo(CallConv, IsO32, CCInfo);
2586   Function::const_arg_iterator FuncArg =
2587     DAG.getMachineFunction().getFunction()->arg_begin();
2588   bool UseSoftFloat = getTargetMachine().Options.UseSoftFloat;
2589
2590   MipsCCInfo.analyzeFormalArguments(Ins, UseSoftFloat, FuncArg);
2591   MipsFI->setFormalArgInfo(CCInfo.getNextStackOffset(),
2592                            MipsCCInfo.hasByValArg());
2593
2594   unsigned CurArgIdx = 0;
2595   MipsCC::byval_iterator ByValArg = MipsCCInfo.byval_begin();
2596
2597   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2598     CCValAssign &VA = ArgLocs[i];
2599     std::advance(FuncArg, Ins[i].OrigArgIndex - CurArgIdx);
2600     CurArgIdx = Ins[i].OrigArgIndex;
2601     EVT ValVT = VA.getValVT();
2602     ISD::ArgFlagsTy Flags = Ins[i].Flags;
2603     bool IsRegLoc = VA.isRegLoc();
2604
2605     if (Flags.isByVal()) {
2606       assert(Flags.getByValSize() &&
2607              "ByVal args of size 0 should have been ignored by front-end.");
2608       assert(ByValArg != MipsCCInfo.byval_end());
2609       copyByValRegs(Chain, DL, OutChains, DAG, Flags, InVals, &*FuncArg,
2610                     MipsCCInfo, *ByValArg);
2611       ++ByValArg;
2612       continue;
2613     }
2614
2615     // Arguments stored on registers
2616     if (IsRegLoc) {
2617       EVT RegVT = VA.getLocVT();
2618       unsigned ArgReg = VA.getLocReg();
2619       const TargetRegisterClass *RC;
2620
2621       if (RegVT == MVT::i32)
2622         RC = Subtarget->inMips16Mode()? &Mips::CPU16RegsRegClass :
2623                                         &Mips::GPR32RegClass;
2624       else if (RegVT == MVT::i64)
2625         RC = &Mips::GPR64RegClass;
2626       else if (RegVT == MVT::f32)
2627         RC = &Mips::FGR32RegClass;
2628       else if (RegVT == MVT::f64)
2629         RC = HasMips64 ? &Mips::FGR64RegClass : &Mips::AFGR64RegClass;
2630       else
2631         llvm_unreachable("RegVT not supported by FormalArguments Lowering");
2632
2633       // Transform the arguments stored on
2634       // physical registers into virtual ones
2635       unsigned Reg = addLiveIn(DAG.getMachineFunction(), ArgReg, RC);
2636       SDValue ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
2637
2638       // If this is an 8 or 16-bit value, it has been passed promoted
2639       // to 32 bits.  Insert an assert[sz]ext to capture this, then
2640       // truncate to the right size.
2641       if (VA.getLocInfo() != CCValAssign::Full) {
2642         unsigned Opcode = 0;
2643         if (VA.getLocInfo() == CCValAssign::SExt)
2644           Opcode = ISD::AssertSext;
2645         else if (VA.getLocInfo() == CCValAssign::ZExt)
2646           Opcode = ISD::AssertZext;
2647         if (Opcode)
2648           ArgValue = DAG.getNode(Opcode, DL, RegVT, ArgValue,
2649                                  DAG.getValueType(ValVT));
2650         ArgValue = DAG.getNode(ISD::TRUNCATE, DL, ValVT, ArgValue);
2651       }
2652
2653       // Handle floating point arguments passed in integer registers and
2654       // long double arguments passed in floating point registers.
2655       if ((RegVT == MVT::i32 && ValVT == MVT::f32) ||
2656           (RegVT == MVT::i64 && ValVT == MVT::f64) ||
2657           (RegVT == MVT::f64 && ValVT == MVT::i64))
2658         ArgValue = DAG.getNode(ISD::BITCAST, DL, ValVT, ArgValue);
2659       else if (IsO32 && RegVT == MVT::i32 && ValVT == MVT::f64) {
2660         unsigned Reg2 = addLiveIn(DAG.getMachineFunction(),
2661                                   getNextIntArgReg(ArgReg), RC);
2662         SDValue ArgValue2 = DAG.getCopyFromReg(Chain, DL, Reg2, RegVT);
2663         if (!Subtarget->isLittle())
2664           std::swap(ArgValue, ArgValue2);
2665         ArgValue = DAG.getNode(MipsISD::BuildPairF64, DL, MVT::f64,
2666                                ArgValue, ArgValue2);
2667       }
2668
2669       InVals.push_back(ArgValue);
2670     } else { // VA.isRegLoc()
2671
2672       // sanity check
2673       assert(VA.isMemLoc());
2674
2675       // The stack pointer offset is relative to the caller stack frame.
2676       int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2677                                       VA.getLocMemOffset(), true);
2678
2679       // Create load nodes to retrieve arguments from the stack
2680       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2681       InVals.push_back(DAG.getLoad(ValVT, DL, Chain, FIN,
2682                                    MachinePointerInfo::getFixedStack(FI),
2683                                    false, false, false, 0));
2684     }
2685   }
2686
2687   // The mips ABIs for returning structs by value requires that we copy
2688   // the sret argument into $v0 for the return. Save the argument into
2689   // a virtual register so that we can access it from the return points.
2690   if (DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
2691     unsigned Reg = MipsFI->getSRetReturnReg();
2692     if (!Reg) {
2693       Reg = MF.getRegInfo().
2694         createVirtualRegister(getRegClassFor(IsN64 ? MVT::i64 : MVT::i32));
2695       MipsFI->setSRetReturnReg(Reg);
2696     }
2697     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), DL, Reg, InVals[0]);
2698     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Copy, Chain);
2699   }
2700
2701   if (IsVarArg)
2702     writeVarArgRegs(OutChains, MipsCCInfo, Chain, DL, DAG);
2703
2704   // All stores are grouped in one node to allow the matching between
2705   // the size of Ins and InVals. This only happens when on varg functions
2706   if (!OutChains.empty()) {
2707     OutChains.push_back(Chain);
2708     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
2709                         &OutChains[0], OutChains.size());
2710   }
2711
2712   return Chain;
2713 }
2714
2715 //===----------------------------------------------------------------------===//
2716 //               Return Value Calling Convention Implementation
2717 //===----------------------------------------------------------------------===//
2718
2719 bool
2720 MipsTargetLowering::CanLowerReturn(CallingConv::ID CallConv,
2721                                    MachineFunction &MF, bool IsVarArg,
2722                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
2723                                    LLVMContext &Context) const {
2724   SmallVector<CCValAssign, 16> RVLocs;
2725   CCState CCInfo(CallConv, IsVarArg, MF, getTargetMachine(),
2726                  RVLocs, Context);
2727   return CCInfo.CheckReturn(Outs, RetCC_Mips);
2728 }
2729
2730 SDValue
2731 MipsTargetLowering::LowerReturn(SDValue Chain,
2732                                 CallingConv::ID CallConv, bool IsVarArg,
2733                                 const SmallVectorImpl<ISD::OutputArg> &Outs,
2734                                 const SmallVectorImpl<SDValue> &OutVals,
2735                                 SDLoc DL, SelectionDAG &DAG) const {
2736   // CCValAssign - represent the assignment of
2737   // the return value to a location
2738   SmallVector<CCValAssign, 16> RVLocs;
2739   MachineFunction &MF = DAG.getMachineFunction();
2740
2741   // CCState - Info about the registers and stack slot.
2742   CCState CCInfo(CallConv, IsVarArg, MF, getTargetMachine(), RVLocs,
2743                  *DAG.getContext());
2744   MipsCC MipsCCInfo(CallConv, IsO32, CCInfo);
2745
2746   // Analyze return values.
2747   MipsCCInfo.analyzeReturn(Outs, getTargetMachine().Options.UseSoftFloat,
2748                            MF.getFunction()->getReturnType());
2749
2750   SDValue Flag;
2751   SmallVector<SDValue, 4> RetOps(1, Chain);
2752
2753   // Copy the result values into the output registers.
2754   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2755     SDValue Val = OutVals[i];
2756     CCValAssign &VA = RVLocs[i];
2757     assert(VA.isRegLoc() && "Can only return in registers!");
2758
2759     if (RVLocs[i].getValVT() != RVLocs[i].getLocVT())
2760       Val = DAG.getNode(ISD::BITCAST, DL, RVLocs[i].getLocVT(), Val);
2761
2762     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Val, Flag);
2763
2764     // Guarantee that all emitted copies are stuck together with flags.
2765     Flag = Chain.getValue(1);
2766     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2767   }
2768
2769   // The mips ABIs for returning structs by value requires that we copy
2770   // the sret argument into $v0 for the return. We saved the argument into
2771   // a virtual register in the entry block, so now we copy the value out
2772   // and into $v0.
2773   if (MF.getFunction()->hasStructRetAttr()) {
2774     MipsFunctionInfo *MipsFI = MF.getInfo<MipsFunctionInfo>();
2775     unsigned Reg = MipsFI->getSRetReturnReg();
2776
2777     if (!Reg)
2778       llvm_unreachable("sret virtual register not created in the entry block");
2779     SDValue Val = DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
2780     unsigned V0 = IsN64 ? Mips::V0_64 : Mips::V0;
2781
2782     Chain = DAG.getCopyToReg(Chain, DL, V0, Val, Flag);
2783     Flag = Chain.getValue(1);
2784     RetOps.push_back(DAG.getRegister(V0, getPointerTy()));
2785   }
2786
2787   RetOps[0] = Chain;  // Update chain.
2788
2789   // Add the flag if we have it.
2790   if (Flag.getNode())
2791     RetOps.push_back(Flag);
2792
2793   // Return on Mips is always a "jr $ra"
2794   return DAG.getNode(MipsISD::Ret, DL, MVT::Other, &RetOps[0], RetOps.size());
2795 }
2796
2797 //===----------------------------------------------------------------------===//
2798 //                           Mips Inline Assembly Support
2799 //===----------------------------------------------------------------------===//
2800
2801 /// getConstraintType - Given a constraint letter, return the type of
2802 /// constraint it is for this target.
2803 MipsTargetLowering::ConstraintType MipsTargetLowering::
2804 getConstraintType(const std::string &Constraint) const
2805 {
2806   // Mips specific constrainy
2807   // GCC config/mips/constraints.md
2808   //
2809   // 'd' : An address register. Equivalent to r
2810   //       unless generating MIPS16 code.
2811   // 'y' : Equivalent to r; retained for
2812   //       backwards compatibility.
2813   // 'c' : A register suitable for use in an indirect
2814   //       jump. This will always be $25 for -mabicalls.
2815   // 'l' : The lo register. 1 word storage.
2816   // 'x' : The hilo register pair. Double word storage.
2817   if (Constraint.size() == 1) {
2818     switch (Constraint[0]) {
2819       default : break;
2820       case 'd':
2821       case 'y':
2822       case 'f':
2823       case 'c':
2824       case 'l':
2825       case 'x':
2826         return C_RegisterClass;
2827       case 'R':
2828         return C_Memory;
2829     }
2830   }
2831   return TargetLowering::getConstraintType(Constraint);
2832 }
2833
2834 /// Examine constraint type and operand type and determine a weight value.
2835 /// This object must already have been set up with the operand type
2836 /// and the current alternative constraint selected.
2837 TargetLowering::ConstraintWeight
2838 MipsTargetLowering::getSingleConstraintMatchWeight(
2839     AsmOperandInfo &info, const char *constraint) const {
2840   ConstraintWeight weight = CW_Invalid;
2841   Value *CallOperandVal = info.CallOperandVal;
2842     // If we don't have a value, we can't do a match,
2843     // but allow it at the lowest weight.
2844   if (CallOperandVal == NULL)
2845     return CW_Default;
2846   Type *type = CallOperandVal->getType();
2847   // Look at the constraint type.
2848   switch (*constraint) {
2849   default:
2850     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
2851     break;
2852   case 'd':
2853   case 'y':
2854     if (type->isIntegerTy())
2855       weight = CW_Register;
2856     break;
2857   case 'f':
2858     if (type->isFloatTy())
2859       weight = CW_Register;
2860     break;
2861   case 'c': // $25 for indirect jumps
2862   case 'l': // lo register
2863   case 'x': // hilo register pair
2864       if (type->isIntegerTy())
2865       weight = CW_SpecificReg;
2866       break;
2867   case 'I': // signed 16 bit immediate
2868   case 'J': // integer zero
2869   case 'K': // unsigned 16 bit immediate
2870   case 'L': // signed 32 bit immediate where lower 16 bits are 0
2871   case 'N': // immediate in the range of -65535 to -1 (inclusive)
2872   case 'O': // signed 15 bit immediate (+- 16383)
2873   case 'P': // immediate in the range of 65535 to 1 (inclusive)
2874     if (isa<ConstantInt>(CallOperandVal))
2875       weight = CW_Constant;
2876     break;
2877   case 'R':
2878     weight = CW_Memory;
2879     break;
2880   }
2881   return weight;
2882 }
2883
2884 /// This is a helper function to parse a physical register string and split it
2885 /// into non-numeric and numeric parts (Prefix and Reg). The first boolean flag
2886 /// that is returned indicates whether parsing was successful. The second flag
2887 /// is true if the numeric part exists.
2888 static std::pair<bool, bool>
2889 parsePhysicalReg(const StringRef &C, std::string &Prefix,
2890                  unsigned long long &Reg) {
2891   if (C.front() != '{' || C.back() != '}')
2892     return std::make_pair(false, false);
2893
2894   // Search for the first numeric character.
2895   StringRef::const_iterator I, B = C.begin() + 1, E = C.end() - 1;
2896   I = std::find_if(B, E, std::ptr_fun(isdigit));
2897
2898   Prefix.assign(B, I - B);
2899
2900   // The second flag is set to false if no numeric characters were found.
2901   if (I == E)
2902     return std::make_pair(true, false);
2903
2904   // Parse the numeric characters.
2905   return std::make_pair(!getAsUnsignedInteger(StringRef(I, E - I), 10, Reg),
2906                         true);
2907 }
2908
2909 std::pair<unsigned, const TargetRegisterClass *> MipsTargetLowering::
2910 parseRegForInlineAsmConstraint(const StringRef &C, MVT VT) const {
2911   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
2912   const TargetRegisterClass *RC;
2913   std::string Prefix;
2914   unsigned long long Reg;
2915
2916   std::pair<bool, bool> R = parsePhysicalReg(C, Prefix, Reg);
2917
2918   if (!R.first)
2919     return std::make_pair((unsigned)0, (const TargetRegisterClass*)0);
2920
2921   if ((Prefix == "hi" || Prefix == "lo")) { // Parse hi/lo.
2922     // No numeric characters follow "hi" or "lo".
2923     if (R.second)
2924       return std::make_pair((unsigned)0, (const TargetRegisterClass*)0);
2925
2926     RC = TRI->getRegClass(Prefix == "hi" ?
2927                           Mips::HI32RegClassID : Mips::LO32RegClassID);
2928     return std::make_pair(*(RC->begin()), RC);
2929   }
2930
2931   if (!R.second)
2932     return std::make_pair((unsigned)0, (const TargetRegisterClass*)0);
2933
2934   if (Prefix == "$f") { // Parse $f0-$f31.
2935     // If the size of FP registers is 64-bit or Reg is an even number, select
2936     // the 64-bit register class. Otherwise, select the 32-bit register class.
2937     if (VT == MVT::Other)
2938       VT = (Subtarget->isFP64bit() || !(Reg % 2)) ? MVT::f64 : MVT::f32;
2939
2940     RC= getRegClassFor(VT);
2941
2942     if (RC == &Mips::AFGR64RegClass) {
2943       assert(Reg % 2 == 0);
2944       Reg >>= 1;
2945     }
2946   } else if (Prefix == "$fcc") { // Parse $fcc0-$fcc7.
2947     RC = TRI->getRegClass(Mips::FCCRegClassID);
2948   } else { // Parse $0-$31.
2949     assert(Prefix == "$");
2950     RC = getRegClassFor((VT == MVT::Other) ? MVT::i32 : VT);
2951   }
2952
2953   assert(Reg < RC->getNumRegs());
2954   return std::make_pair(*(RC->begin() + Reg), RC);
2955 }
2956
2957 /// Given a register class constraint, like 'r', if this corresponds directly
2958 /// to an LLVM register class, return a register of 0 and the register class
2959 /// pointer.
2960 std::pair<unsigned, const TargetRegisterClass*> MipsTargetLowering::
2961 getRegForInlineAsmConstraint(const std::string &Constraint, MVT VT) const
2962 {
2963   if (Constraint.size() == 1) {
2964     switch (Constraint[0]) {
2965     case 'd': // Address register. Same as 'r' unless generating MIPS16 code.
2966     case 'y': // Same as 'r'. Exists for compatibility.
2967     case 'r':
2968       if (VT == MVT::i32 || VT == MVT::i16 || VT == MVT::i8) {
2969         if (Subtarget->inMips16Mode())
2970           return std::make_pair(0U, &Mips::CPU16RegsRegClass);
2971         return std::make_pair(0U, &Mips::GPR32RegClass);
2972       }
2973       if (VT == MVT::i64 && !HasMips64)
2974         return std::make_pair(0U, &Mips::GPR32RegClass);
2975       if (VT == MVT::i64 && HasMips64)
2976         return std::make_pair(0U, &Mips::GPR64RegClass);
2977       // This will generate an error message
2978       return std::make_pair(0u, static_cast<const TargetRegisterClass*>(0));
2979     case 'f':
2980       if (VT == MVT::f32)
2981         return std::make_pair(0U, &Mips::FGR32RegClass);
2982       if ((VT == MVT::f64) && (!Subtarget->isSingleFloat())) {
2983         if (Subtarget->isFP64bit())
2984           return std::make_pair(0U, &Mips::FGR64RegClass);
2985         return std::make_pair(0U, &Mips::AFGR64RegClass);
2986       }
2987       break;
2988     case 'c': // register suitable for indirect jump
2989       if (VT == MVT::i32)
2990         return std::make_pair((unsigned)Mips::T9, &Mips::GPR32RegClass);
2991       assert(VT == MVT::i64 && "Unexpected type.");
2992       return std::make_pair((unsigned)Mips::T9_64, &Mips::GPR64RegClass);
2993     case 'l': // register suitable for indirect jump
2994       if (VT == MVT::i32)
2995         return std::make_pair((unsigned)Mips::LO0, &Mips::LO32RegClass);
2996       return std::make_pair((unsigned)Mips::LO0_64, &Mips::LO64RegClass);
2997     case 'x': // register suitable for indirect jump
2998       // Fixme: Not triggering the use of both hi and low
2999       // This will generate an error message
3000       return std::make_pair(0u, static_cast<const TargetRegisterClass*>(0));
3001     }
3002   }
3003
3004   std::pair<unsigned, const TargetRegisterClass *> R;
3005   R = parseRegForInlineAsmConstraint(Constraint, VT);
3006
3007   if (R.second)
3008     return R;
3009
3010   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3011 }
3012
3013 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
3014 /// vector.  If it is invalid, don't add anything to Ops.
3015 void MipsTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
3016                                                      std::string &Constraint,
3017                                                      std::vector<SDValue>&Ops,
3018                                                      SelectionDAG &DAG) const {
3019   SDValue Result(0, 0);
3020
3021   // Only support length 1 constraints for now.
3022   if (Constraint.length() > 1) return;
3023
3024   char ConstraintLetter = Constraint[0];
3025   switch (ConstraintLetter) {
3026   default: break; // This will fall through to the generic implementation
3027   case 'I': // Signed 16 bit constant
3028     // If this fails, the parent routine will give an error
3029     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
3030       EVT Type = Op.getValueType();
3031       int64_t Val = C->getSExtValue();
3032       if (isInt<16>(Val)) {
3033         Result = DAG.getTargetConstant(Val, Type);
3034         break;
3035       }
3036     }
3037     return;
3038   case 'J': // integer zero
3039     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
3040       EVT Type = Op.getValueType();
3041       int64_t Val = C->getZExtValue();
3042       if (Val == 0) {
3043         Result = DAG.getTargetConstant(0, Type);
3044         break;
3045       }
3046     }
3047     return;
3048   case 'K': // unsigned 16 bit immediate
3049     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
3050       EVT Type = Op.getValueType();
3051       uint64_t Val = (uint64_t)C->getZExtValue();
3052       if (isUInt<16>(Val)) {
3053         Result = DAG.getTargetConstant(Val, Type);
3054         break;
3055       }
3056     }
3057     return;
3058   case 'L': // signed 32 bit immediate where lower 16 bits are 0
3059     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
3060       EVT Type = Op.getValueType();
3061       int64_t Val = C->getSExtValue();
3062       if ((isInt<32>(Val)) && ((Val & 0xffff) == 0)){
3063         Result = DAG.getTargetConstant(Val, Type);
3064         break;
3065       }
3066     }
3067     return;
3068   case 'N': // immediate in the range of -65535 to -1 (inclusive)
3069     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
3070       EVT Type = Op.getValueType();
3071       int64_t Val = C->getSExtValue();
3072       if ((Val >= -65535) && (Val <= -1)) {
3073         Result = DAG.getTargetConstant(Val, Type);
3074         break;
3075       }
3076     }
3077     return;
3078   case 'O': // signed 15 bit immediate
3079     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
3080       EVT Type = Op.getValueType();
3081       int64_t Val = C->getSExtValue();
3082       if ((isInt<15>(Val))) {
3083         Result = DAG.getTargetConstant(Val, Type);
3084         break;
3085       }
3086     }
3087     return;
3088   case 'P': // immediate in the range of 1 to 65535 (inclusive)
3089     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
3090       EVT Type = Op.getValueType();
3091       int64_t Val = C->getSExtValue();
3092       if ((Val <= 65535) && (Val >= 1)) {
3093         Result = DAG.getTargetConstant(Val, Type);
3094         break;
3095       }
3096     }
3097     return;
3098   }
3099
3100   if (Result.getNode()) {
3101     Ops.push_back(Result);
3102     return;
3103   }
3104
3105   TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
3106 }
3107
3108 bool
3109 MipsTargetLowering::isLegalAddressingMode(const AddrMode &AM, Type *Ty) const {
3110   // No global is ever allowed as a base.
3111   if (AM.BaseGV)
3112     return false;
3113
3114   switch (AM.Scale) {
3115   case 0: // "r+i" or just "i", depending on HasBaseReg.
3116     break;
3117   case 1:
3118     if (!AM.HasBaseReg) // allow "r+i".
3119       break;
3120     return false; // disallow "r+r" or "r+r+i".
3121   default:
3122     return false;
3123   }
3124
3125   return true;
3126 }
3127
3128 bool
3129 MipsTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
3130   // The Mips target isn't yet aware of offsets.
3131   return false;
3132 }
3133
3134 EVT MipsTargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
3135                                             unsigned SrcAlign,
3136                                             bool IsMemset, bool ZeroMemset,
3137                                             bool MemcpyStrSrc,
3138                                             MachineFunction &MF) const {
3139   if (Subtarget->hasMips64())
3140     return MVT::i64;
3141
3142   return MVT::i32;
3143 }
3144
3145 bool MipsTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
3146   if (VT != MVT::f32 && VT != MVT::f64)
3147     return false;
3148   if (Imm.isNegZero())
3149     return false;
3150   return Imm.isZero();
3151 }
3152
3153 unsigned MipsTargetLowering::getJumpTableEncoding() const {
3154   if (IsN64)
3155     return MachineJumpTableInfo::EK_GPRel64BlockAddress;
3156
3157   return TargetLowering::getJumpTableEncoding();
3158 }
3159
3160 /// This function returns true if CallSym is a long double emulation routine.
3161 static bool isF128SoftLibCall(const char *CallSym) {
3162   const char *const LibCalls[] =
3163     {"__addtf3", "__divtf3", "__eqtf2", "__extenddftf2", "__extendsftf2",
3164      "__fixtfdi", "__fixtfsi", "__fixtfti", "__fixunstfdi", "__fixunstfsi",
3165      "__fixunstfti", "__floatditf", "__floatsitf", "__floattitf",
3166      "__floatunditf", "__floatunsitf", "__floatuntitf", "__getf2", "__gttf2",
3167      "__letf2", "__lttf2", "__multf3", "__netf2", "__powitf2", "__subtf3",
3168      "__trunctfdf2", "__trunctfsf2", "__unordtf2",
3169      "ceill", "copysignl", "cosl", "exp2l", "expl", "floorl", "fmal", "fmodl",
3170      "log10l", "log2l", "logl", "nearbyintl", "powl", "rintl", "sinl", "sqrtl",
3171      "truncl"};
3172
3173   const char * const *End = LibCalls + array_lengthof(LibCalls);
3174
3175   // Check that LibCalls is sorted alphabetically.
3176   MipsTargetLowering::LTStr Comp;
3177
3178 #ifndef NDEBUG
3179   for (const char * const *I = LibCalls; I < End - 1; ++I)
3180     assert(Comp(*I, *(I + 1)));
3181 #endif
3182
3183   return std::binary_search(LibCalls, End, CallSym, Comp);
3184 }
3185
3186 /// This function returns true if Ty is fp128 or i128 which was originally a
3187 /// fp128.
3188 static bool originalTypeIsF128(const Type *Ty, const SDNode *CallNode) {
3189   if (Ty->isFP128Ty())
3190     return true;
3191
3192   const ExternalSymbolSDNode *ES =
3193     dyn_cast_or_null<const ExternalSymbolSDNode>(CallNode);
3194
3195   // If the Ty is i128 and the function being called is a long double emulation
3196   // routine, then the original type is f128.
3197   return (ES && Ty->isIntegerTy(128) && isF128SoftLibCall(ES->getSymbol()));
3198 }
3199
3200 MipsTargetLowering::MipsCC::SpecialCallingConvType
3201   MipsTargetLowering::getSpecialCallingConv(SDValue Callee) const {
3202   MipsCC::SpecialCallingConvType SpecialCallingConv =
3203     MipsCC::NoSpecialCallingConv;;
3204   if (Subtarget->inMips16HardFloat()) {
3205     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
3206       llvm::StringRef Sym = G->getGlobal()->getName();
3207       Function *F = G->getGlobal()->getParent()->getFunction(Sym);
3208       if (F->hasFnAttribute("__Mips16RetHelper")) {
3209         SpecialCallingConv = MipsCC::Mips16RetHelperConv;
3210       }
3211     }
3212   }
3213   return SpecialCallingConv;
3214 }
3215
3216 MipsTargetLowering::MipsCC::MipsCC(
3217   CallingConv::ID CC, bool IsO32_, CCState &Info,
3218     MipsCC::SpecialCallingConvType SpecialCallingConv_)
3219   : CCInfo(Info), CallConv(CC), IsO32(IsO32_),
3220     SpecialCallingConv(SpecialCallingConv_){
3221   // Pre-allocate reserved argument area.
3222   CCInfo.AllocateStack(reservedArgArea(), 1);
3223 }
3224
3225
3226 void MipsTargetLowering::MipsCC::
3227 analyzeCallOperands(const SmallVectorImpl<ISD::OutputArg> &Args,
3228                     bool IsVarArg, bool IsSoftFloat, const SDNode *CallNode,
3229                     std::vector<ArgListEntry> &FuncArgs) {
3230   assert((CallConv != CallingConv::Fast || !IsVarArg) &&
3231          "CallingConv::Fast shouldn't be used for vararg functions.");
3232
3233   unsigned NumOpnds = Args.size();
3234   llvm::CCAssignFn *FixedFn = fixedArgFn(), *VarFn = varArgFn();
3235
3236   for (unsigned I = 0; I != NumOpnds; ++I) {
3237     MVT ArgVT = Args[I].VT;
3238     ISD::ArgFlagsTy ArgFlags = Args[I].Flags;
3239     bool R;
3240
3241     if (ArgFlags.isByVal()) {
3242       handleByValArg(I, ArgVT, ArgVT, CCValAssign::Full, ArgFlags);
3243       continue;
3244     }
3245
3246     if (IsVarArg && !Args[I].IsFixed)
3247       R = VarFn(I, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
3248     else {
3249       MVT RegVT = getRegVT(ArgVT, FuncArgs[Args[I].OrigArgIndex].Ty, CallNode,
3250                            IsSoftFloat);
3251       R = FixedFn(I, ArgVT, RegVT, CCValAssign::Full, ArgFlags, CCInfo);
3252     }
3253
3254     if (R) {
3255 #ifndef NDEBUG
3256       dbgs() << "Call operand #" << I << " has unhandled type "
3257              << EVT(ArgVT).getEVTString();
3258 #endif
3259       llvm_unreachable(0);
3260     }
3261   }
3262 }
3263
3264 void MipsTargetLowering::MipsCC::
3265 analyzeFormalArguments(const SmallVectorImpl<ISD::InputArg> &Args,
3266                        bool IsSoftFloat, Function::const_arg_iterator FuncArg) {
3267   unsigned NumArgs = Args.size();
3268   llvm::CCAssignFn *FixedFn = fixedArgFn();
3269   unsigned CurArgIdx = 0;
3270
3271   for (unsigned I = 0; I != NumArgs; ++I) {
3272     MVT ArgVT = Args[I].VT;
3273     ISD::ArgFlagsTy ArgFlags = Args[I].Flags;
3274     std::advance(FuncArg, Args[I].OrigArgIndex - CurArgIdx);
3275     CurArgIdx = Args[I].OrigArgIndex;
3276
3277     if (ArgFlags.isByVal()) {
3278       handleByValArg(I, ArgVT, ArgVT, CCValAssign::Full, ArgFlags);
3279       continue;
3280     }
3281
3282     MVT RegVT = getRegVT(ArgVT, FuncArg->getType(), 0, IsSoftFloat);
3283
3284     if (!FixedFn(I, ArgVT, RegVT, CCValAssign::Full, ArgFlags, CCInfo))
3285       continue;
3286
3287 #ifndef NDEBUG
3288     dbgs() << "Formal Arg #" << I << " has unhandled type "
3289            << EVT(ArgVT).getEVTString();
3290 #endif
3291     llvm_unreachable(0);
3292   }
3293 }
3294
3295 template<typename Ty>
3296 void MipsTargetLowering::MipsCC::
3297 analyzeReturn(const SmallVectorImpl<Ty> &RetVals, bool IsSoftFloat,
3298               const SDNode *CallNode, const Type *RetTy) const {
3299   CCAssignFn *Fn;
3300
3301   if (IsSoftFloat && originalTypeIsF128(RetTy, CallNode))
3302     Fn = RetCC_F128Soft;
3303   else
3304     Fn = RetCC_Mips;
3305
3306   for (unsigned I = 0, E = RetVals.size(); I < E; ++I) {
3307     MVT VT = RetVals[I].VT;
3308     ISD::ArgFlagsTy Flags = RetVals[I].Flags;
3309     MVT RegVT = this->getRegVT(VT, RetTy, CallNode, IsSoftFloat);
3310
3311     if (Fn(I, VT, RegVT, CCValAssign::Full, Flags, this->CCInfo)) {
3312 #ifndef NDEBUG
3313       dbgs() << "Call result #" << I << " has unhandled type "
3314              << EVT(VT).getEVTString() << '\n';
3315 #endif
3316       llvm_unreachable(0);
3317     }
3318   }
3319 }
3320
3321 void MipsTargetLowering::MipsCC::
3322 analyzeCallResult(const SmallVectorImpl<ISD::InputArg> &Ins, bool IsSoftFloat,
3323                   const SDNode *CallNode, const Type *RetTy) const {
3324   analyzeReturn(Ins, IsSoftFloat, CallNode, RetTy);
3325 }
3326
3327 void MipsTargetLowering::MipsCC::
3328 analyzeReturn(const SmallVectorImpl<ISD::OutputArg> &Outs, bool IsSoftFloat,
3329               const Type *RetTy) const {
3330   analyzeReturn(Outs, IsSoftFloat, 0, RetTy);
3331 }
3332
3333 void
3334 MipsTargetLowering::MipsCC::handleByValArg(unsigned ValNo, MVT ValVT,
3335                                            MVT LocVT,
3336                                            CCValAssign::LocInfo LocInfo,
3337                                            ISD::ArgFlagsTy ArgFlags) {
3338   assert(ArgFlags.getByValSize() && "Byval argument's size shouldn't be 0.");
3339
3340   struct ByValArgInfo ByVal;
3341   unsigned RegSize = regSize();
3342   unsigned ByValSize = RoundUpToAlignment(ArgFlags.getByValSize(), RegSize);
3343   unsigned Align = std::min(std::max(ArgFlags.getByValAlign(), RegSize),
3344                             RegSize * 2);
3345
3346   if (useRegsForByval())
3347     allocateRegs(ByVal, ByValSize, Align);
3348
3349   // Allocate space on caller's stack.
3350   ByVal.Address = CCInfo.AllocateStack(ByValSize - RegSize * ByVal.NumRegs,
3351                                        Align);
3352   CCInfo.addLoc(CCValAssign::getMem(ValNo, ValVT, ByVal.Address, LocVT,
3353                                     LocInfo));
3354   ByValArgs.push_back(ByVal);
3355 }
3356
3357 unsigned MipsTargetLowering::MipsCC::numIntArgRegs() const {
3358   return IsO32 ? array_lengthof(O32IntRegs) : array_lengthof(Mips64IntRegs);
3359 }
3360
3361 unsigned MipsTargetLowering::MipsCC::reservedArgArea() const {
3362   return (IsO32 && (CallConv != CallingConv::Fast)) ? 16 : 0;
3363 }
3364
3365 const uint16_t *MipsTargetLowering::MipsCC::intArgRegs() const {
3366   return IsO32 ? O32IntRegs : Mips64IntRegs;
3367 }
3368
3369 llvm::CCAssignFn *MipsTargetLowering::MipsCC::fixedArgFn() const {
3370   if (CallConv == CallingConv::Fast)
3371     return CC_Mips_FastCC;
3372
3373   if (SpecialCallingConv == Mips16RetHelperConv)
3374     return CC_Mips16RetHelper;
3375   return IsO32 ? CC_MipsO32 : CC_MipsN;
3376 }
3377
3378 llvm::CCAssignFn *MipsTargetLowering::MipsCC::varArgFn() const {
3379   return IsO32 ? CC_MipsO32 : CC_MipsN_VarArg;
3380 }
3381
3382 const uint16_t *MipsTargetLowering::MipsCC::shadowRegs() const {
3383   return IsO32 ? O32IntRegs : Mips64DPRegs;
3384 }
3385
3386 void MipsTargetLowering::MipsCC::allocateRegs(ByValArgInfo &ByVal,
3387                                               unsigned ByValSize,
3388                                               unsigned Align) {
3389   unsigned RegSize = regSize(), NumIntArgRegs = numIntArgRegs();
3390   const uint16_t *IntArgRegs = intArgRegs(), *ShadowRegs = shadowRegs();
3391   assert(!(ByValSize % RegSize) && !(Align % RegSize) &&
3392          "Byval argument's size and alignment should be a multiple of"
3393          "RegSize.");
3394
3395   ByVal.FirstIdx = CCInfo.getFirstUnallocated(IntArgRegs, NumIntArgRegs);
3396
3397   // If Align > RegSize, the first arg register must be even.
3398   if ((Align > RegSize) && (ByVal.FirstIdx % 2)) {
3399     CCInfo.AllocateReg(IntArgRegs[ByVal.FirstIdx], ShadowRegs[ByVal.FirstIdx]);
3400     ++ByVal.FirstIdx;
3401   }
3402
3403   // Mark the registers allocated.
3404   for (unsigned I = ByVal.FirstIdx; ByValSize && (I < NumIntArgRegs);
3405        ByValSize -= RegSize, ++I, ++ByVal.NumRegs)
3406     CCInfo.AllocateReg(IntArgRegs[I], ShadowRegs[I]);
3407 }
3408
3409 MVT MipsTargetLowering::MipsCC::getRegVT(MVT VT, const Type *OrigTy,
3410                                          const SDNode *CallNode,
3411                                          bool IsSoftFloat) const {
3412   if (IsSoftFloat || IsO32)
3413     return VT;
3414
3415   // Check if the original type was fp128.
3416   if (originalTypeIsF128(OrigTy, CallNode)) {
3417     assert(VT == MVT::i64);
3418     return MVT::f64;
3419   }
3420
3421   return VT;
3422 }
3423
3424 void MipsTargetLowering::
3425 copyByValRegs(SDValue Chain, SDLoc DL, std::vector<SDValue> &OutChains,
3426               SelectionDAG &DAG, const ISD::ArgFlagsTy &Flags,
3427               SmallVectorImpl<SDValue> &InVals, const Argument *FuncArg,
3428               const MipsCC &CC, const ByValArgInfo &ByVal) const {
3429   MachineFunction &MF = DAG.getMachineFunction();
3430   MachineFrameInfo *MFI = MF.getFrameInfo();
3431   unsigned RegAreaSize = ByVal.NumRegs * CC.regSize();
3432   unsigned FrameObjSize = std::max(Flags.getByValSize(), RegAreaSize);
3433   int FrameObjOffset;
3434
3435   if (RegAreaSize)
3436     FrameObjOffset = (int)CC.reservedArgArea() -
3437       (int)((CC.numIntArgRegs() - ByVal.FirstIdx) * CC.regSize());
3438   else
3439     FrameObjOffset = ByVal.Address;
3440
3441   // Create frame object.
3442   EVT PtrTy = getPointerTy();
3443   int FI = MFI->CreateFixedObject(FrameObjSize, FrameObjOffset, true);
3444   SDValue FIN = DAG.getFrameIndex(FI, PtrTy);
3445   InVals.push_back(FIN);
3446
3447   if (!ByVal.NumRegs)
3448     return;
3449
3450   // Copy arg registers.
3451   MVT RegTy = MVT::getIntegerVT(CC.regSize() * 8);
3452   const TargetRegisterClass *RC = getRegClassFor(RegTy);
3453
3454   for (unsigned I = 0; I < ByVal.NumRegs; ++I) {
3455     unsigned ArgReg = CC.intArgRegs()[ByVal.FirstIdx + I];
3456     unsigned VReg = addLiveIn(MF, ArgReg, RC);
3457     unsigned Offset = I * CC.regSize();
3458     SDValue StorePtr = DAG.getNode(ISD::ADD, DL, PtrTy, FIN,
3459                                    DAG.getConstant(Offset, PtrTy));
3460     SDValue Store = DAG.getStore(Chain, DL, DAG.getRegister(VReg, RegTy),
3461                                  StorePtr, MachinePointerInfo(FuncArg, Offset),
3462                                  false, false, 0);
3463     OutChains.push_back(Store);
3464   }
3465 }
3466
3467 // Copy byVal arg to registers and stack.
3468 void MipsTargetLowering::
3469 passByValArg(SDValue Chain, SDLoc DL,
3470              std::deque< std::pair<unsigned, SDValue> > &RegsToPass,
3471              SmallVectorImpl<SDValue> &MemOpChains, SDValue StackPtr,
3472              MachineFrameInfo *MFI, SelectionDAG &DAG, SDValue Arg,
3473              const MipsCC &CC, const ByValArgInfo &ByVal,
3474              const ISD::ArgFlagsTy &Flags, bool isLittle) const {
3475   unsigned ByValSize = Flags.getByValSize();
3476   unsigned Offset = 0; // Offset in # of bytes from the beginning of struct.
3477   unsigned RegSize = CC.regSize();
3478   unsigned Alignment = std::min(Flags.getByValAlign(), RegSize);
3479   EVT PtrTy = getPointerTy(), RegTy = MVT::getIntegerVT(RegSize * 8);
3480
3481   if (ByVal.NumRegs) {
3482     const uint16_t *ArgRegs = CC.intArgRegs();
3483     bool LeftoverBytes = (ByVal.NumRegs * RegSize > ByValSize);
3484     unsigned I = 0;
3485
3486     // Copy words to registers.
3487     for (; I < ByVal.NumRegs - LeftoverBytes; ++I, Offset += RegSize) {
3488       SDValue LoadPtr = DAG.getNode(ISD::ADD, DL, PtrTy, Arg,
3489                                     DAG.getConstant(Offset, PtrTy));
3490       SDValue LoadVal = DAG.getLoad(RegTy, DL, Chain, LoadPtr,
3491                                     MachinePointerInfo(), false, false, false,
3492                                     Alignment);
3493       MemOpChains.push_back(LoadVal.getValue(1));
3494       unsigned ArgReg = ArgRegs[ByVal.FirstIdx + I];
3495       RegsToPass.push_back(std::make_pair(ArgReg, LoadVal));
3496     }
3497
3498     // Return if the struct has been fully copied.
3499     if (ByValSize == Offset)
3500       return;
3501
3502     // Copy the remainder of the byval argument with sub-word loads and shifts.
3503     if (LeftoverBytes) {
3504       assert((ByValSize > Offset) && (ByValSize < Offset + RegSize) &&
3505              "Size of the remainder should be smaller than RegSize.");
3506       SDValue Val;
3507
3508       for (unsigned LoadSize = RegSize / 2, TotalSizeLoaded = 0;
3509            Offset < ByValSize; LoadSize /= 2) {
3510         unsigned RemSize = ByValSize - Offset;
3511
3512         if (RemSize < LoadSize)
3513           continue;
3514
3515         // Load subword.
3516         SDValue LoadPtr = DAG.getNode(ISD::ADD, DL, PtrTy, Arg,
3517                                       DAG.getConstant(Offset, PtrTy));
3518         SDValue LoadVal =
3519           DAG.getExtLoad(ISD::ZEXTLOAD, DL, RegTy, Chain, LoadPtr,
3520                          MachinePointerInfo(), MVT::getIntegerVT(LoadSize * 8),
3521                          false, false, Alignment);
3522         MemOpChains.push_back(LoadVal.getValue(1));
3523
3524         // Shift the loaded value.
3525         unsigned Shamt;
3526
3527         if (isLittle)
3528           Shamt = TotalSizeLoaded;
3529         else
3530           Shamt = (RegSize - (TotalSizeLoaded + LoadSize)) * 8;
3531
3532         SDValue Shift = DAG.getNode(ISD::SHL, DL, RegTy, LoadVal,
3533                                     DAG.getConstant(Shamt, MVT::i32));
3534
3535         if (Val.getNode())
3536           Val = DAG.getNode(ISD::OR, DL, RegTy, Val, Shift);
3537         else
3538           Val = Shift;
3539
3540         Offset += LoadSize;
3541         TotalSizeLoaded += LoadSize;
3542         Alignment = std::min(Alignment, LoadSize);
3543       }
3544
3545       unsigned ArgReg = ArgRegs[ByVal.FirstIdx + I];
3546       RegsToPass.push_back(std::make_pair(ArgReg, Val));
3547       return;
3548     }
3549   }
3550
3551   // Copy remainder of byval arg to it with memcpy.
3552   unsigned MemCpySize = ByValSize - Offset;
3553   SDValue Src = DAG.getNode(ISD::ADD, DL, PtrTy, Arg,
3554                             DAG.getConstant(Offset, PtrTy));
3555   SDValue Dst = DAG.getNode(ISD::ADD, DL, PtrTy, StackPtr,
3556                             DAG.getIntPtrConstant(ByVal.Address));
3557   Chain = DAG.getMemcpy(Chain, DL, Dst, Src,
3558                         DAG.getConstant(MemCpySize, PtrTy), Alignment,
3559                         /*isVolatile=*/false, /*AlwaysInline=*/false,
3560                         MachinePointerInfo(0), MachinePointerInfo(0));
3561   MemOpChains.push_back(Chain);
3562 }
3563
3564 void
3565 MipsTargetLowering::writeVarArgRegs(std::vector<SDValue> &OutChains,
3566                                     const MipsCC &CC, SDValue Chain,
3567                                     SDLoc DL, SelectionDAG &DAG) const {
3568   unsigned NumRegs = CC.numIntArgRegs();
3569   const uint16_t *ArgRegs = CC.intArgRegs();
3570   const CCState &CCInfo = CC.getCCInfo();
3571   unsigned Idx = CCInfo.getFirstUnallocated(ArgRegs, NumRegs);
3572   unsigned RegSize = CC.regSize();
3573   MVT RegTy = MVT::getIntegerVT(RegSize * 8);
3574   const TargetRegisterClass *RC = getRegClassFor(RegTy);
3575   MachineFunction &MF = DAG.getMachineFunction();
3576   MachineFrameInfo *MFI = MF.getFrameInfo();
3577   MipsFunctionInfo *MipsFI = MF.getInfo<MipsFunctionInfo>();
3578
3579   // Offset of the first variable argument from stack pointer.
3580   int VaArgOffset;
3581
3582   if (NumRegs == Idx)
3583     VaArgOffset = RoundUpToAlignment(CCInfo.getNextStackOffset(), RegSize);
3584   else
3585     VaArgOffset =
3586       (int)CC.reservedArgArea() - (int)(RegSize * (NumRegs - Idx));
3587
3588   // Record the frame index of the first variable argument
3589   // which is a value necessary to VASTART.
3590   int FI = MFI->CreateFixedObject(RegSize, VaArgOffset, true);
3591   MipsFI->setVarArgsFrameIndex(FI);
3592
3593   // Copy the integer registers that have not been used for argument passing
3594   // to the argument register save area. For O32, the save area is allocated
3595   // in the caller's stack frame, while for N32/64, it is allocated in the
3596   // callee's stack frame.
3597   for (unsigned I = Idx; I < NumRegs; ++I, VaArgOffset += RegSize) {
3598     unsigned Reg = addLiveIn(MF, ArgRegs[I], RC);
3599     SDValue ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegTy);
3600     FI = MFI->CreateFixedObject(RegSize, VaArgOffset, true);
3601     SDValue PtrOff = DAG.getFrameIndex(FI, getPointerTy());
3602     SDValue Store = DAG.getStore(Chain, DL, ArgValue, PtrOff,
3603                                  MachinePointerInfo(), false, false, 0);
3604     cast<StoreSDNode>(Store.getNode())->getMemOperand()->setValue(0);
3605     OutChains.push_back(Store);
3606   }
3607 }