lib/Target/Mips/MipsDSPInstrFormats.td

   1 //===- MipsDSPInstrFormats.td - Mips Instruction Formats ---*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 def HasDSP : Predicate<"Subtarget.hasDSP()">,
  11              AssemblerPredicate<"FeatureDSP">;
  12 def HasDSPR2 : Predicate<"Subtarget.hasDSPR2()">,
  13                AssemblerPredicate<"FeatureDSPR2">;
  14
  15 // Fields.
  16 class Field6<bits<6> val> {
  17   bits<6> V = val;
  18 }
  19
  20 def SPECIAL3_OPCODE : Field6<0b011111>;
  21 def REGIMM_OPCODE : Field6<0b000001>;
  22
  23 class DSPInst : MipsInst<(outs), (ins), "", [], NoItinerary, FrmOther> {
  24   let Predicates = [HasDSP];
  25 }
  26
  27 class PseudoDSP<dag outs, dag ins, list<dag> pattern>:
  28   MipsPseudo<outs, ins, "", pattern> {
  29   let Predicates = [HasDSP];
  30 }
  31
  32 // ADDU.QB sub-class format.
  33 class ADDU_QB_FMT<bits<5> op> : DSPInst {
  34   bits<5> rd;
  35   bits<5> rs;
  36   bits<5> rt;
  37
  38   let Opcode = SPECIAL3_OPCODE.V;
  39
  40   let Inst{25-21} = rs;
  41   let Inst{20-16} = rt;
  42   let Inst{15-11} = rd;
  43   let Inst{10-6}  = op;
  44   let Inst{5-0}   = 0b010000;
  45 }
  46
  47 class RADDU_W_QB_FMT<bits<5> op> : DSPInst {
  48   bits<5> rd;
  49   bits<5> rs;
  50
  51   let Opcode = SPECIAL3_OPCODE.V;
  52
  53   let Inst{25-21} = rs;
  54   let Inst{20-16} = 0;
  55   let Inst{15-11} = rd;
  56   let Inst{10-6}  = op;
  57   let Inst{5-0}   = 0b010000;
  58 }
  59
  60 // DPA.W.PH sub-class format.
  61 class DPA_W_PH_FMT<bits<5> op> : DSPInst {
  62   bits<2> ac;
  63   bits<5> rs;
  64   bits<5> rt;
  65
  66   let Opcode = SPECIAL3_OPCODE.V;
  67
  68   let Inst{25-21} = rs;
  69   let Inst{20-16} = rt;
  70   let Inst{15-13} = 0;
  71   let Inst{12-11} = ac;
  72   let Inst{10-6}  = op;
  73   let Inst{5-0} = 0b110000;
  74 }
  75
  76 // MULT sub-class format.
  77 class MULT_FMT<bits<6> opcode, bits<6> funct> : DSPInst {
  78   bits<2> ac;
  79   bits<5> rs;
  80   bits<5> rt;
  81
  82   let Opcode = opcode;
  83
  84   let Inst{25-21} = rs;
  85   let Inst{20-16} = rt;
  86   let Inst{15-13} = 0;
  87   let Inst{12-11} = ac;
  88   let Inst{10-6}  = 0;
  89   let Inst{5-0} = funct;
  90 }
  91
  92 // EXTR.W sub-class format (type 1).
  93 class EXTR_W_TY1_FMT<bits<5> op> : DSPInst {
  94   bits<5> rt;
  95   bits<2> ac;
  96   bits<5> shift_rs;
  97
  98   let Opcode = SPECIAL3_OPCODE.V;
  99
 100   let Inst{25-21} = shift_rs;
 101   let Inst{20-16} = rt;
 102   let Inst{15-13} = 0;
 103   let Inst{12-11} = ac;
 104   let Inst{10-6} = op;
 105   let Inst{5-0} = 0b111000;
 106 }
 107
 108 // SHILO sub-class format.
 109 class SHILO_R1_FMT<bits<5> op> : DSPInst {
 110   bits<2> ac;
 111   bits<6> shift;
 112
 113   let Opcode = SPECIAL3_OPCODE.V;
 114
 115   let Inst{25-20} = shift;
 116   let Inst{19-13} = 0;
 117   let Inst{12-11} = ac;
 118   let Inst{10-6} = op;
 119   let Inst{5-0} = 0b111000;
 120 }
 121
 122 class SHILO_R2_FMT<bits<5> op> : DSPInst {
 123   bits<2> ac;
 124   bits<5> rs;
 125
 126   let Opcode = SPECIAL3_OPCODE.V;
 127
 128   let Inst{25-21} = rs;
 129   let Inst{20-13} = 0;
 130   let Inst{12-11} = ac;
 131   let Inst{10-6} = op;
 132   let Inst{5-0} = 0b111000;
 133 }
 134
 135 class BPOSGE32_FMT<bits<5> op> : DSPInst {
 136   bits<16> offset;
 137
 138   let Opcode = REGIMM_OPCODE.V;
 139
 140   let Inst{25-21} = 0;
 141   let Inst{20-16} = op;
 142   let Inst{15-0} = offset;
 143 }