lib/Target/Mips/Mips64InstrInfo.td

   1 //===- Mips64InstrInfo.td - Mips64 Instruction Information -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes Mips64 instructions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Mips Operand, Complex Patterns and Transformations Definitions.
  16 //===----------------------------------------------------------------------===//
  17
  18 // Instruction operand types
  19 def shamt_64       : Operand<i64>;
  20
  21 // Unsigned Operand
  22 def uimm16_64      : Operand<i64> {
  23   let PrintMethod = "printUnsignedImm";
  24 }
  25
  26 // Transformation Function - get Imm - 32.
  27 def Subtract32 : SDNodeXForm<imm, [{
  28   return getImm(N, (unsigned)N->getZExtValue() - 32);
  29 }]>;
  30
  31 // shamt must fit in 6 bits.
  32 def immZExt6 : ImmLeaf<i32, [{return Imm == (Imm & 0x3f);}]>;
  33
  34 //===----------------------------------------------------------------------===//
  35 // Instructions specific format
  36 //===----------------------------------------------------------------------===//
  37 // Shifts
  38 // 64-bit shift instructions.
  39 class shift_rotate_imm64<bits<6> func, bits<5> isRotate, string instr_asm,
  40                          SDNode OpNode>:
  41   shift_rotate_imm<func, isRotate, instr_asm, OpNode, immZExt6, shamt,
  42                    CPU64Regs>;
  43
  44 // Mul, Div
  45 class Mult64<bits<6> func, string instr_asm, InstrItinClass itin>:
  46   Mult<func, instr_asm, itin, CPU64Regs, [HI64, LO64]>;
  47 class Div64<SDNode op, bits<6> func, string instr_asm, InstrItinClass itin>:
  48   Div<op, func, instr_asm, itin, CPU64Regs, [HI64, LO64]>;
  49
  50 multiclass Atomic2Ops64<PatFrag Op, string Opstr> {
  51   def #NAME# : Atomic2Ops<Op, Opstr, CPU64Regs, CPURegs>, Requires<[NotN64]>;
  52   def _P8    : Atomic2Ops<Op, Opstr, CPU64Regs, CPU64Regs>, Requires<[IsN64]>;
  53 }
  54
  55 multiclass AtomicCmpSwap64<PatFrag Op, string Width>  {
  56   def #NAME# : AtomicCmpSwap<Op, Width, CPU64Regs, CPURegs>, Requires<[NotN64]>;
  57   def _P8    : AtomicCmpSwap<Op, Width, CPU64Regs, CPU64Regs>,
  58                Requires<[IsN64]>;
  59 }
  60
  61 let usesCustomInserter = 1, Predicates = [HasMips64] in {
  62   defm ATOMIC_LOAD_ADD_I64  : Atomic2Ops64<atomic_load_add_64, "load_add_64">;
  63   defm ATOMIC_LOAD_SUB_I64  : Atomic2Ops64<atomic_load_sub_64, "load_sub_64">;
  64   defm ATOMIC_LOAD_AND_I64  : Atomic2Ops64<atomic_load_and_64, "load_and_64">;
  65   defm ATOMIC_LOAD_OR_I64   : Atomic2Ops64<atomic_load_or_64, "load_or_64">;
  66   defm ATOMIC_LOAD_XOR_I64  : Atomic2Ops64<atomic_load_xor_64, "load_xor_64">;
  67   defm ATOMIC_LOAD_NAND_I64 : Atomic2Ops64<atomic_load_nand_64, "load_nand_64">;
  68   defm ATOMIC_SWAP_I64      : Atomic2Ops64<atomic_swap_64, "swap_64">;
  69   defm ATOMIC_CMP_SWAP_I64  : AtomicCmpSwap64<atomic_cmp_swap_64, "64">;
  70 }
  71
  72 //===----------------------------------------------------------------------===//
  73 // Instruction definition
  74 //===----------------------------------------------------------------------===//
  75
  76 /// Arithmetic Instructions (ALU Immediate)
  77 def DADDiu   : ArithLogicI<0x19, "daddiu", add, simm16_64, immSExt16,
  78                            CPU64Regs>;
  79 def DANDi    : ArithLogicI<0x0c, "andi", and, uimm16_64, immZExt16, CPU64Regs>;
  80 def SLTi64   : SetCC_I<0x0a, "slti", setlt, simm16_64, immSExt16, CPU64Regs>;
  81 def SLTiu64  : SetCC_I<0x0b, "sltiu", setult, simm16_64, immSExt16, CPU64Regs>;
  82 def ORi64    : ArithLogicI<0x0d, "ori", or, uimm16_64, immZExt16, CPU64Regs>;
  83 def XORi64   : ArithLogicI<0x0e, "xori", xor, uimm16_64, immZExt16, CPU64Regs>;
  84 def LUi64    : LoadUpper<0x0f, "lui", CPU64Regs, uimm16_64>;
  85
  86 /// Arithmetic Instructions (3-Operand, R-Type)
  87 def DADDu    : ArithLogicR<0x00, 0x2d, "daddu", add, IIAlu, CPU64Regs, 1>;
  88 def DSUBu    : ArithLogicR<0x00, 0x2f, "dsubu", sub, IIAlu, CPU64Regs>;
  89 def SLT64    : SetCC_R<0x00, 0x2a, "slt", setlt, CPU64Regs>;
  90 def SLTu64   : SetCC_R<0x00, 0x2b, "sltu", setult, CPU64Regs>;
  91 def AND64    : ArithLogicR<0x00, 0x24, "and", and, IIAlu, CPU64Regs, 1>;
  92 def OR64     : ArithLogicR<0x00, 0x25, "or", or, IIAlu, CPU64Regs, 1>;
  93 def XOR64    : ArithLogicR<0x00, 0x26, "xor", xor, IIAlu, CPU64Regs, 1>;
  94 def NOR64    : LogicNOR<0x00, 0x27, "nor", CPU64Regs>;
  95
  96 /// Shift Instructions
  97 def DSLL     : shift_rotate_imm64<0x38, 0x00, "dsll", shl>;
  98 def DSRL     : shift_rotate_imm64<0x3a, 0x00, "dsrl", srl>;
  99 def DSRA     : shift_rotate_imm64<0x3b, 0x00, "dsra", sra>;
 100 def DSLLV    : shift_rotate_reg<0x24, 0x00, "dsllv", shl, CPU64Regs>;
 101 def DSRLV    : shift_rotate_reg<0x26, 0x00, "dsrlv", srl, CPU64Regs>;
 102 def DSRAV    : shift_rotate_reg<0x27, 0x00, "dsrav", sra, CPU64Regs>;
 103
 104 // Rotate Instructions
 105 let Predicates = [HasMips64r2] in {
 106   def DROTR    : shift_rotate_imm64<0x3a, 0x01, "drotr", rotr>;
 107   def DROTRV   : shift_rotate_reg<0x16, 0x01, "drotrv", rotr, CPU64Regs>;
 108 }
 109
 110 /// Load and Store Instructions
 111 ///  aligned
 112 defm LB64    : LoadM64<0x20, "lb",  sextloadi8>;
 113 defm LBu64   : LoadM64<0x24, "lbu", zextloadi8>;
 114 defm LH64    : LoadM64<0x21, "lh",  sextloadi16_a>;
 115 defm LHu64   : LoadM64<0x25, "lhu", zextloadi16_a>;
 116 defm LW64    : LoadM64<0x23, "lw",  sextloadi32_a>;
 117 defm LWu64   : LoadM64<0x27, "lwu", zextloadi32_a>;
 118 defm SB64    : StoreM64<0x28, "sb", truncstorei8>;
 119 defm SH64    : StoreM64<0x29, "sh", truncstorei16_a>;
 120 defm SW64    : StoreM64<0x2b, "sw", truncstorei32_a>;
 121 defm LD      : LoadM64<0x37, "ld",  load_a>;
 122 defm SD      : StoreM64<0x3f, "sd", store_a>;
 123
 124 ///  unaligned
 125 defm ULH64     : LoadM64<0x21, "ulh",  sextloadi16_u, 1>;
 126 defm ULHu64    : LoadM64<0x25, "ulhu", zextloadi16_u, 1>;
 127 defm ULW64     : LoadM64<0x23, "ulw",  sextloadi32_u, 1>;
 128 defm USH64     : StoreM64<0x29, "ush", truncstorei16_u, 1>;
 129 defm USW64     : StoreM64<0x2b, "usw", truncstorei32_u, 1>;
 130 defm ULD       : LoadM64<0x37, "uld",  load_u, 1>;
 131 defm USD       : StoreM64<0x3f, "usd", store_u, 1>;
 132
 133 /// Load-linked, Store-conditional
 134 def LLD    : LLBase<0x34, "lld", CPU64Regs, mem>, Requires<[NotN64]>;
 135 def LLD_P8 : LLBase<0x34, "lld", CPU64Regs, mem64>, Requires<[IsN64]>;
 136 def SCD    : SCBase<0x3c, "scd", CPU64Regs, mem>, Requires<[NotN64]>;
 137 def SCD_P8 : SCBase<0x3c, "scd", CPU64Regs, mem64>, Requires<[IsN64]>;
 138
 139 /// Jump and Branch Instructions
 140 def JR64   : JumpFR<0x00, 0x08, "jr", CPU64Regs>;
 141 def BEQ64  : CBranch<0x04, "beq", seteq, CPU64Regs>;
 142 def BNE64  : CBranch<0x05, "bne", setne, CPU64Regs>;
 143 def BGEZ64 : CBranchZero<0x01, 1, "bgez", setge, CPU64Regs>;
 144 def BGTZ64 : CBranchZero<0x07, 0, "bgtz", setgt, CPU64Regs>;
 145 def BLEZ64 : CBranchZero<0x07, 0, "blez", setle, CPU64Regs>;
 146 def BLTZ64 : CBranchZero<0x01, 0, "bltz", setlt, CPU64Regs>;
 147
 148 // NOTE: These registers are N64's temporary registers. N32 has a different
 149 //       set of temporary registers.
 150 let Defs = [AT_64, V0_64, V1_64, A0_64, A1_64, A2_64, A3_64, T0_64, T1_64,
 151             T2_64, T3_64, T4_64, T5_64, T6_64, T7_64, T8_64, T9_64, K0_64,
 152             K1_64, D0_64, D1_64, D2_64, D3_64, D4_64, D5_64, D6_64, D7_64,
 153             D8_64, D9_64, D10_64, D11_64, D12_64, D13_64, D14_64, D15_64,
 154             D16_64, D17_64, D18_64, D19_64, D20_64, D21_64, D22_64, D23_64] in
 155 def JALR64 : JumpLinkReg<0x00, 0x09, "jalr", CPU64Regs>;
 156
 157 /// Multiply and Divide Instructions.
 158 def DMULT    : Mult64<0x1c, "dmult", IIImul>;
 159 def DMULTu   : Mult64<0x1d, "dmultu", IIImul>;
 160 def DSDIV    : Div64<MipsDivRem, 0x1e, "ddiv", IIIdiv>;
 161 def DUDIV    : Div64<MipsDivRemU, 0x1f, "ddivu", IIIdiv>;
 162
 163 def MTHI64 : MoveToLOHI<0x11, "mthi", CPU64Regs, [HI64]>;
 164 def MTLO64 : MoveToLOHI<0x13, "mtlo", CPU64Regs, [LO64]>;
 165 def MFHI64 : MoveFromLOHI<0x10, "mfhi", CPU64Regs, [HI64]>;
 166 def MFLO64 : MoveFromLOHI<0x12, "mflo", CPU64Regs, [LO64]>;
 167
 168 /// Sign Ext In Register Instructions.
 169 def SEB64 : SignExtInReg<0x10, "seb", i8, CPU64Regs>;
 170 def SEH64 : SignExtInReg<0x18, "seh", i16, CPU64Regs>;
 171
 172 /// Count Leading
 173 def DCLZ : CountLeading0<0x24, "dclz", CPU64Regs>;
 174 def DCLO : CountLeading1<0x25, "dclo", CPU64Regs>;
 175
 176 /// Double Word Swap Bytes/HalfWords
 177 def DSBH : SubwordSwap<0x24, 0x2, "dsbh", CPU64Regs>;
 178 def DSHD : SubwordSwap<0x24, 0x5, "dshd", CPU64Regs>;
 179
 180 def LEA_ADDiu64 : EffectiveAddress<"daddiu\t$rt, $addr", CPU64Regs, mem_ea_64>;
 181
 182 let Uses = [SP_64] in
 183 def DynAlloc64 : EffectiveAddress<"daddiu\t$rt, $addr", CPU64Regs, mem_ea_64>,
 184                  Requires<[IsN64]>;
 185
 186 def RDHWR64 : ReadHardware<CPU64Regs, HWRegs64>;
 187
 188 def DEXT : ExtBase<3, "dext", CPU64Regs>;
 189 def DINS : InsBase<7, "dins", CPU64Regs>;
 190
 191 def DSLL64_32 : FR<0x3c, 0x00, (outs CPU64Regs:$rd), (ins CPURegs:$rt),
 192                    "dsll\t$rd, $rt, 32", [], IIAlu>;
 193
 194 def SLL64_32 : FR<0x0, 0x00, (outs CPU64Regs:$rd), (ins CPURegs:$rt),
 195                   "sll\t$rd, $rt, 0", [], IIAlu>;
 196 def SLL64_64 : FR<0x0, 0x00, (outs CPU64Regs:$rd), (ins CPU64Regs:$rt),
 197                   "sll\t$rd, $rt, 0", [], IIAlu>;
 198
 199 //===----------------------------------------------------------------------===//
 200 //  Arbitrary patterns that map to one or more instructions
 201 //===----------------------------------------------------------------------===//
 202
 203 // extended loads
 204 let Predicates = [NotN64] in {
 205   def : Pat<(i64 (extloadi1  addr:$src)), (LB64 addr:$src)>;
 206   def : Pat<(i64 (extloadi8  addr:$src)), (LB64 addr:$src)>;
 207   def : Pat<(i64 (extloadi16_a addr:$src)), (LH64 addr:$src)>;
 208   def : Pat<(i64 (extloadi16_u addr:$src)), (ULH64 addr:$src)>;
 209   def : Pat<(i64 (extloadi32_a addr:$src)), (LW64 addr:$src)>;
 210   def : Pat<(i64 (extloadi32_u addr:$src)), (ULW64 addr:$src)>;
 211   def : Pat<(zextloadi32_u addr:$a), (DSRL (DSLL (ULW64 addr:$a), 32), 32)>;
 212 }
 213 let Predicates = [IsN64] in {
 214   def : Pat<(i64 (extloadi1  addr:$src)), (LB64_P8 addr:$src)>;
 215   def : Pat<(i64 (extloadi8  addr:$src)), (LB64_P8 addr:$src)>;
 216   def : Pat<(i64 (extloadi16_a addr:$src)), (LH64_P8 addr:$src)>;
 217   def : Pat<(i64 (extloadi16_u addr:$src)), (ULH64_P8 addr:$src)>;
 218   def : Pat<(i64 (extloadi32_a addr:$src)), (LW64_P8 addr:$src)>;
 219   def : Pat<(i64 (extloadi32_u addr:$src)), (ULW64_P8 addr:$src)>;
 220   def : Pat<(zextloadi32_u addr:$a), (DSRL (DSLL (ULW64_P8 addr:$a), 32), 32)>;
 221 }
 222
 223 // hi/lo relocs
 224 def : Pat<(MipsHi tglobaladdr:$in), (LUi64 tglobaladdr:$in)>;
 225 def : Pat<(MipsHi tblockaddress:$in), (LUi64 tblockaddress:$in)>;
 226 def : Pat<(MipsHi tjumptable:$in), (LUi64 tjumptable:$in)>;
 227 def : Pat<(MipsHi tconstpool:$in), (LUi64 tconstpool:$in)>;
 228 def : Pat<(MipsHi tglobaltlsaddr:$in), (LUi64 tglobaltlsaddr:$in)>;
 229
 230 def : Pat<(MipsLo tglobaladdr:$in), (DADDiu ZERO_64, tglobaladdr:$in)>;
 231 def : Pat<(MipsLo tblockaddress:$in), (DADDiu ZERO_64, tblockaddress:$in)>;
 232 def : Pat<(MipsLo tjumptable:$in), (DADDiu ZERO_64, tjumptable:$in)>;
 233 def : Pat<(MipsLo tconstpool:$in), (DADDiu ZERO_64, tconstpool:$in)>;
 234 def : Pat<(MipsLo tglobaltlsaddr:$in), (DADDiu ZERO_64, tglobaltlsaddr:$in)>;
 235
 236 def : Pat<(add CPU64Regs:$hi, (MipsLo tglobaladdr:$lo)),
 237           (DADDiu CPU64Regs:$hi, tglobaladdr:$lo)>;
 238 def : Pat<(add CPU64Regs:$hi, (MipsLo tblockaddress:$lo)),
 239           (DADDiu CPU64Regs:$hi, tblockaddress:$lo)>;
 240 def : Pat<(add CPU64Regs:$hi, (MipsLo tjumptable:$lo)),
 241           (DADDiu CPU64Regs:$hi, tjumptable:$lo)>;
 242 def : Pat<(add CPU64Regs:$hi, (MipsLo tconstpool:$lo)),
 243           (DADDiu CPU64Regs:$hi, tconstpool:$lo)>;
 244 def : Pat<(add CPU64Regs:$hi, (MipsLo tglobaltlsaddr:$lo)),
 245           (DADDiu CPU64Regs:$hi, tglobaltlsaddr:$lo)>;
 246
 247 def : WrapperPat<tglobaladdr, DADDiu, CPU64Regs>;
 248 def : WrapperPat<tconstpool, DADDiu, CPU64Regs>;
 249 def : WrapperPat<texternalsym, DADDiu, CPU64Regs>;
 250 def : WrapperPat<tblockaddress, DADDiu, CPU64Regs>;
 251 def : WrapperPat<tjumptable, DADDiu, CPU64Regs>;
 252 def : WrapperPat<tglobaltlsaddr, DADDiu, CPU64Regs>;
 253
 254 defm : BrcondPats<CPU64Regs, BEQ64, BNE64, SLT64, SLTu64, SLTi64, SLTiu64,
 255                   ZERO_64>;
 256
 257 // setcc patterns
 258 defm : SeteqPats<CPU64Regs, SLTiu64, XOR64, SLTu64, ZERO_64>;
 259 defm : SetlePats<CPU64Regs, SLT64, SLTu64>;
 260 defm : SetgtPats<CPU64Regs, SLT64, SLTu64>;
 261 defm : SetgePats<CPU64Regs, SLT64, SLTu64>;
 262 defm : SetgeImmPats<CPU64Regs, SLTi64, SLTiu64>;
 263
 264 // select MipsDynAlloc
 265 def : Pat<(MipsDynAlloc addr:$f), (DynAlloc64 addr:$f)>, Requires<[IsN64]>;
 266
 267 // truncate
 268 def : Pat<(i32 (trunc CPU64Regs:$src)),
 269           (SLL (EXTRACT_SUBREG CPU64Regs:$src, sub_32), 0)>, Requires<[IsN64]>;
 270
 271 // 32-to-64-bit extension
 272 def : Pat<(i64 (anyext CPURegs:$src)), (SLL64_32 CPURegs:$src)>;
 273 def : Pat<(i64 (zext CPURegs:$src)), (DSRL (DSLL64_32 CPURegs:$src), 32)>;
 274 def : Pat<(i64 (sext CPURegs:$src)), (SLL64_32 CPURegs:$src)>;
 275
 276 // Sign extend in register
 277 def : Pat<(i64 (sext_inreg CPU64Regs:$src, i32)), (SLL64_64 CPU64Regs:$src)>;
 278
 279 // bswap pattern
 280 def : Pat<(bswap CPU64Regs:$rt), (DSHD (DSBH CPU64Regs:$rt))>;