lib/Target/Hexagon/HexagonTargetMachine.cpp

   1 //===-- HexagonTargetMachine.cpp - Define TargetMachine for Hexagon -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // Implements the info about Hexagon target spec.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "HexagonTargetMachine.h"
  15 #include "Hexagon.h"
  16 #include "HexagonISelLowering.h"
  17 #include "HexagonMachineScheduler.h"
  18 #include "llvm/CodeGen/Passes.h"
  19 #include "llvm/IR/Module.h"
  20 #include "llvm/PassManager.h"
  21 #include "llvm/Support/CommandLine.h"
  22 #include "llvm/Support/TargetRegistry.h"
  23 #include "llvm/Transforms/IPO/PassManagerBuilder.h"
  24 #include "llvm/Transforms/Scalar.h"
  25
  26 using namespace llvm;
  27
  28 static cl::
  29 opt<bool> DisableHardwareLoops(
  30                         "disable-hexagon-hwloops", cl::Hidden,
  31                         cl::desc("Disable Hardware Loops for Hexagon target"));
  32
  33 static cl::
  34 opt<bool> DisableHexagonMISched("disable-hexagon-misched",
  35                                 cl::Hidden, cl::ZeroOrMore, cl::init(false),
  36                                 cl::desc("Disable Hexagon MI Scheduling"));
  37
  38 static cl::opt<bool> DisableHexagonCFGOpt("disable-hexagon-cfgopt",
  39     cl::Hidden, cl::ZeroOrMore, cl::init(false),
  40     cl::desc("Disable Hexagon CFG Optimization"));
  41
  42 /// HexagonTargetMachineModule - Note that this is used on hosts that
  43 /// cannot link in a library unless there are references into the
  44 /// library.  In particular, it seems that it is not possible to get
  45 /// things to work on Win32 without this.  Though it is unused, do not
  46 /// remove it.
  47 extern "C" int HexagonTargetMachineModule;
  48 int HexagonTargetMachineModule = 0;
  49
  50 extern "C" void LLVMInitializeHexagonTarget() {
  51   // Register the target.
  52   RegisterTargetMachine<HexagonTargetMachine> X(TheHexagonTarget);
  53 }
  54
  55 static ScheduleDAGInstrs *createVLIWMachineSched(MachineSchedContext *C) {
  56   return new VLIWMachineScheduler(C, new ConvergingVLIWScheduler());
  57 }
  58
  59 static MachineSchedRegistry
  60 SchedCustomRegistry("hexagon", "Run Hexagon's custom scheduler",
  61                     createVLIWMachineSched);
  62
  63 /// HexagonTargetMachine ctor - Create an ILP32 architecture model.
  64 ///
  65
  66 /// Hexagon_TODO: Do I need an aggregate alignment?
  67 ///
  68 HexagonTargetMachine::HexagonTargetMachine(const Target &T, StringRef TT,
  69                                            StringRef CPU, StringRef FS,
  70                                            const TargetOptions &Options,
  71                                            Reloc::Model RM,
  72                                            CodeModel::Model CM,
  73                                            CodeGenOpt::Level OL)
  74   : LLVMTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL),
  75     DL("e-p:32:32:32-"
  76                 "i64:64:64-i32:32:32-i16:16:16-i1:32:32-"
  77                 "f64:64:64-f32:32:32-a0:0-n32") ,
  78     Subtarget(TT, CPU, FS), InstrInfo(Subtarget), TLInfo(*this),
  79     TSInfo(*this),
  80     FrameLowering(Subtarget),
  81     InstrItins(&Subtarget.getInstrItineraryData()) {
  82     setMCUseCFI(false);
  83 }
  84
  85 // addPassesForOptimizations - Allow the backend (target) to add Target
  86 // Independent Optimization passes to the Pass Manager.
  87 bool HexagonTargetMachine::addPassesForOptimizations(PassManagerBase &PM) {
  88   if (getOptLevel() != CodeGenOpt::None) {
  89     PM.add(createConstantPropagationPass());
  90     PM.add(createLoopSimplifyPass());
  91     PM.add(createDeadCodeEliminationPass());
  92     PM.add(createConstantPropagationPass());
  93     PM.add(createLoopUnrollPass());
  94     PM.add(createLoopStrengthReducePass());
  95   }
  96   return true;
  97 }
  98
  99 namespace {
 100 /// Hexagon Code Generator Pass Configuration Options.
 101 class HexagonPassConfig : public TargetPassConfig {
 102 public:
 103   HexagonPassConfig(HexagonTargetMachine *TM, PassManagerBase &PM)
 104     : TargetPassConfig(TM, PM) {
 105     // Enable MI scheduler.
 106     if (!DisableHexagonMISched) {
 107       enablePass(&MachineSchedulerID);
 108       MachineSchedRegistry::setDefault(createVLIWMachineSched);
 109     }
 110   }
 111
 112   HexagonTargetMachine &getHexagonTargetMachine() const {
 113     return getTM<HexagonTargetMachine>();
 114   }
 115
 116   virtual bool addInstSelector();
 117   virtual bool addPreRegAlloc();
 118   virtual bool addPostRegAlloc();
 119   virtual bool addPreSched2();
 120   virtual bool addPreEmitPass();
 121 };
 122 } // namespace
 123
 124 TargetPassConfig *HexagonTargetMachine::createPassConfig(PassManagerBase &PM) {
 125   return new HexagonPassConfig(this, PM);
 126 }
 127
 128 bool HexagonPassConfig::addInstSelector() {
 129
 130   if (getOptLevel() != CodeGenOpt::None)
 131     addPass(createHexagonRemoveExtendOps(getHexagonTargetMachine()));
 132
 133   addPass(createHexagonISelDag(getHexagonTargetMachine(), getOptLevel()));
 134
 135   if (getOptLevel() != CodeGenOpt::None)
 136     addPass(createHexagonPeephole());
 137
 138   return false;
 139 }
 140
 141
 142 bool HexagonPassConfig::addPreRegAlloc() {
 143   if (!DisableHardwareLoops && getOptLevel() != CodeGenOpt::None)
 144     addPass(createHexagonHardwareLoops());
 145   return false;
 146 }
 147
 148 bool HexagonPassConfig::addPostRegAlloc() {
 149   if (!DisableHexagonCFGOpt && getOptLevel() != CodeGenOpt::None)
 150     addPass(createHexagonCFGOptimizer(getHexagonTargetMachine()));
 151   return true;
 152 }
 153
 154
 155 bool HexagonPassConfig::addPreSched2() {
 156   if (getOptLevel() != CodeGenOpt::None)
 157     addPass(&IfConverterID);
 158   return true;
 159 }
 160
 161 bool HexagonPassConfig::addPreEmitPass() {
 162
 163   if (!DisableHardwareLoops && getOptLevel() != CodeGenOpt::None)
 164     addPass(createHexagonFixupHwLoops());
 165
 166   if (getOptLevel() != CodeGenOpt::None)
 167     addPass(createHexagonNewValueJump());
 168
 169   // Expand Spill code for predicate registers.
 170   addPass(createHexagonExpandPredSpillCode(getHexagonTargetMachine()));
 171
 172   // Split up TFRcondsets into conditional transfers.
 173   addPass(createHexagonSplitTFRCondSets(getHexagonTargetMachine()));
 174
 175   // Create Packets.
 176   if (getOptLevel() != CodeGenOpt::None)
 177     addPass(createHexagonPacketizer());
 178
 179   return false;
 180 }