lib/Target/Hexagon/HexagonInstrInfoV4.td

   1 //=- HexagonInstrInfoV4.td - Target Desc. for Hexagon Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon V4 instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 let hasSideEffects = 0 in
  15 class T_Immext<Operand ImmType>
  16   : EXTENDERInst<(outs), (ins ImmType:$imm),
  17                  "immext(#$imm)", []> {
  18     bits<32> imm;
  19     let IClass = 0b0000;
  20
  21     let Inst{27-16} = imm{31-20};
  22     let Inst{13-0} = imm{19-6};
  23   }
  24
  25 def A4_ext : T_Immext<u26_6Imm>;
  26 let isCodeGenOnly = 1 in {
  27   let isBranch = 1 in
  28     def A4_ext_b : T_Immext<brtarget>;
  29   let isCall = 1 in
  30     def A4_ext_c : T_Immext<calltarget>;
  31   def A4_ext_g : T_Immext<globaladdress>;
  32 }
  33
  34 def BITPOS32 : SDNodeXForm<imm, [{
  35    // Return the bit position we will set [0-31].
  36    // As an SDNode.
  37    int32_t imm = N->getSExtValue();
  38    return XformMskToBitPosU5Imm(imm);
  39 }]>;
  40
  41 // Fold (add (CONST32 tglobaladdr:$addr) <offset>) into a global address.
  42 def FoldGlobalAddr : ComplexPattern<i32, 1, "foldGlobalAddress", [], []>;
  43
  44 // Fold (add (CONST32_GP tglobaladdr:$addr) <offset>) into a global address.
  45 def FoldGlobalAddrGP : ComplexPattern<i32, 1, "foldGlobalAddressGP", [], []>;
  46
  47 def NumUsesBelowThresCONST32 : PatFrag<(ops node:$addr),
  48                                        (HexagonCONST32 node:$addr), [{
  49   return hasNumUsesBelowThresGA(N->getOperand(0).getNode());
  50 }]>;
  51
  52 // Hexagon V4 Architecture spec defines 8 instruction classes:
  53 // LD ST ALU32 XTYPE J JR MEMOP NV CR SYSTEM(system is not implemented in the
  54 // compiler)
  55
  56 // LD Instructions:
  57 // ========================================
  58 // Loads (8/16/32/64 bit)
  59 // Deallocframe
  60
  61 // ST Instructions:
  62 // ========================================
  63 // Stores (8/16/32/64 bit)
  64 // Allocframe
  65
  66 // ALU32 Instructions:
  67 // ========================================
  68 // Arithmetic / Logical (32 bit)
  69 // Vector Halfword
  70
  71 // XTYPE Instructions (32/64 bit):
  72 // ========================================
  73 // Arithmetic, Logical, Bit Manipulation
  74 // Multiply (Integer, Fractional, Complex)
  75 // Permute / Vector Permute Operations
  76 // Predicate Operations
  77 // Shift / Shift with Add/Sub/Logical
  78 // Vector Byte ALU
  79 // Vector Halfword (ALU, Shift, Multiply)
  80 // Vector Word (ALU, Shift)
  81
  82 // J Instructions:
  83 // ========================================
  84 // Jump/Call PC-relative
  85
  86 // JR Instructions:
  87 // ========================================
  88 // Jump/Call Register
  89
  90 // MEMOP Instructions:
  91 // ========================================
  92 // Operation on memory (8/16/32 bit)
  93
  94 // NV Instructions:
  95 // ========================================
  96 // New-value Jumps
  97 // New-value Stores
  98
  99 // CR Instructions:
 100 // ========================================
 101 // Control-Register Transfers
 102 // Hardware Loop Setup
 103 // Predicate Logicals & Reductions
 104
 105 // SYSTEM Instructions (not implemented in the compiler):
 106 // ========================================
 107 // Prefetch
 108 // Cache Maintenance
 109 // Bus Operations
 110
 111
 112 //===----------------------------------------------------------------------===//
 113 // ALU32 +
 114 //===----------------------------------------------------------------------===//
 115
 116 class T_ALU32_3op_not<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 117                       bit OpsRev>
 118   : T_ALU32_3op<mnemonic, MajOp, MinOp, OpsRev, 0> {
 119   let AsmString = "$Rd = "#mnemonic#"($Rs, ~$Rt)";
 120 }
 121
 122 let BaseOpcode = "andn_rr", CextOpcode = "andn", isCodeGenOnly = 0 in
 123 def A4_andn    : T_ALU32_3op_not<"and", 0b001, 0b100, 1>;
 124 let BaseOpcode = "orn_rr", CextOpcode = "orn", isCodeGenOnly = 0 in
 125 def A4_orn     : T_ALU32_3op_not<"or",  0b001, 0b101, 1>;
 126
 127 let CextOpcode = "rcmp.eq", isCodeGenOnly = 0 in
 128 def A4_rcmpeq  : T_ALU32_3op<"cmp.eq",  0b011, 0b010, 0, 1>;
 129 let CextOpcode = "!rcmp.eq", isCodeGenOnly = 0 in
 130 def A4_rcmpneq : T_ALU32_3op<"!cmp.eq", 0b011, 0b011, 0, 1>;
 131
 132 let isCodeGenOnly = 0 in {
 133 def C4_cmpneq  : T_ALU32_3op_cmp<"!cmp.eq",  0b00, 1, 1>;
 134 def C4_cmplte  : T_ALU32_3op_cmp<"!cmp.gt",  0b10, 1, 0>;
 135 def C4_cmplteu : T_ALU32_3op_cmp<"!cmp.gtu", 0b11, 1, 0>;
 136 }
 137
 138 // Pats for instruction selection.
 139
 140 // A class to embed the usual comparison patfrags within a zext to i32.
 141 // The seteq/setne frags use "lhs" and "rhs" as operands, so use the same
 142 // names, or else the frag's "body" won't match the operands.
 143 class CmpInReg<PatFrag Op>
 144   : PatFrag<(ops node:$lhs, node:$rhs),(i32 (zext (i1 Op.Fragment)))>;
 145
 146 def: T_cmp32_rr_pat<A4_rcmpeq,  CmpInReg<seteq>, i32>;
 147 def: T_cmp32_rr_pat<A4_rcmpneq, CmpInReg<setne>, i32>;
 148
 149 def: T_cmp32_rr_pat<C4_cmpneq,  setne,  i1>;
 150
 151 class T_CMP_rrbh<string mnemonic, bits<3> MinOp, bit IsComm>
 152   : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
 153     "$Pd = "#mnemonic#"($Rs, $Rt)", [], "", S_3op_tc_2early_SLOT23>,
 154     ImmRegRel {
 155   let validSubTargets = HasV4SubT;
 156   let InputType = "reg";
 157   let CextOpcode = mnemonic;
 158   let isCompare = 1;
 159   let isCommutable = IsComm;
 160   let hasSideEffects = 0;
 161
 162   bits<2> Pd;
 163   bits<5> Rs;
 164   bits<5> Rt;
 165
 166   let IClass = 0b1100;
 167   let Inst{27-21} = 0b0111110;
 168   let Inst{20-16} = Rs;
 169   let Inst{12-8} = Rt;
 170   let Inst{7-5} = MinOp;
 171   let Inst{1-0} = Pd;
 172 }
 173
 174 let isCodeGenOnly = 0 in {
 175 def A4_cmpbeq  : T_CMP_rrbh<"cmpb.eq",  0b110, 1>;
 176 def A4_cmpbgt  : T_CMP_rrbh<"cmpb.gt",  0b010, 0>;
 177 def A4_cmpbgtu : T_CMP_rrbh<"cmpb.gtu", 0b111, 0>;
 178 def A4_cmpheq  : T_CMP_rrbh<"cmph.eq",  0b011, 1>;
 179 def A4_cmphgt  : T_CMP_rrbh<"cmph.gt",  0b100, 0>;
 180 def A4_cmphgtu : T_CMP_rrbh<"cmph.gtu", 0b101, 0>;
 181 }
 182
 183 class T_CMP_ribh<string mnemonic, bits<2> MajOp, bit IsHalf, bit IsComm,
 184                  Operand ImmType, bit IsImmExt, bit IsImmSigned, int ImmBits>
 185   : ALU64Inst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, ImmType:$Imm),
 186     "$Pd = "#mnemonic#"($Rs, #$Imm)", [], "", ALU64_tc_2early_SLOT23>,
 187     ImmRegRel {
 188   let validSubTargets = HasV4SubT;
 189   let InputType = "imm";
 190   let CextOpcode = mnemonic;
 191   let isCompare = 1;
 192   let isCommutable = IsComm;
 193   let hasSideEffects = 0;
 194   let isExtendable = IsImmExt;
 195   let opExtendable = !if (IsImmExt, 2, 0);
 196   let isExtentSigned = IsImmSigned;
 197   let opExtentBits = ImmBits;
 198
 199   bits<2> Pd;
 200   bits<5> Rs;
 201   bits<8> Imm;
 202
 203   let IClass = 0b1101;
 204   let Inst{27-24} = 0b1101;
 205   let Inst{22-21} = MajOp;
 206   let Inst{20-16} = Rs;
 207   let Inst{12-5} = Imm;
 208   let Inst{4} = 0b0;
 209   let Inst{3} = IsHalf;
 210   let Inst{1-0} = Pd;
 211 }
 212
 213 let isCodeGenOnly = 0 in {
 214 def A4_cmpbeqi  : T_CMP_ribh<"cmpb.eq",  0b00, 0, 1, u8Imm, 0, 0, 8>;
 215 def A4_cmpbgti  : T_CMP_ribh<"cmpb.gt",  0b01, 0, 0, s8Imm, 0, 1, 8>;
 216 def A4_cmpbgtui : T_CMP_ribh<"cmpb.gtu", 0b10, 0, 0, u7Ext, 1, 0, 7>;
 217 def A4_cmpheqi  : T_CMP_ribh<"cmph.eq",  0b00, 1, 1, s8Ext, 1, 1, 8>;
 218 def A4_cmphgti  : T_CMP_ribh<"cmph.gt",  0b01, 1, 0, s8Ext, 1, 1, 8>;
 219 def A4_cmphgtui : T_CMP_ribh<"cmph.gtu", 0b10, 1, 0, u7Ext, 1, 0, 7>;
 220 }
 221 class T_RCMP_EQ_ri<string mnemonic, bit IsNeg>
 222   : ALU32_ri<(outs IntRegs:$Rd), (ins IntRegs:$Rs, s8Ext:$s8),
 223     "$Rd = "#mnemonic#"($Rs, #$s8)", [], "", ALU32_2op_tc_1_SLOT0123>,
 224     ImmRegRel {
 225   let validSubTargets = HasV4SubT;
 226   let InputType = "imm";
 227   let CextOpcode = !if (IsNeg, "!rcmp.eq", "rcmp.eq");
 228   let isExtendable = 1;
 229   let opExtendable = 2;
 230   let isExtentSigned = 1;
 231   let opExtentBits = 8;
 232   let hasNewValue = 1;
 233
 234   bits<5> Rd;
 235   bits<5> Rs;
 236   bits<8> s8;
 237
 238   let IClass = 0b0111;
 239   let Inst{27-24} = 0b0011;
 240   let Inst{22} = 0b1;
 241   let Inst{21} = IsNeg;
 242   let Inst{20-16} = Rs;
 243   let Inst{13} = 0b1;
 244   let Inst{12-5} = s8;
 245   let Inst{4-0} = Rd;
 246 }
 247
 248 let isCodeGenOnly = 0 in {
 249 def A4_rcmpeqi  : T_RCMP_EQ_ri<"cmp.eq",  0>;
 250 def A4_rcmpneqi : T_RCMP_EQ_ri<"!cmp.eq", 1>;
 251 }
 252
 253 def: Pat<(i32 (zext (i1 (seteq (i32 IntRegs:$Rs), s8ExtPred:$s8)))),
 254          (A4_rcmpeqi IntRegs:$Rs, s8ExtPred:$s8)>;
 255 def: Pat<(i32 (zext (i1 (setne (i32 IntRegs:$Rs), s8ExtPred:$s8)))),
 256          (A4_rcmpneqi IntRegs:$Rs, s8ExtPred:$s8)>;
 257
 258 // Preserve the S2_tstbit_r generation
 259 def: Pat<(i32 (zext (i1 (setne (i32 (and (i32 (shl 1, (i32 IntRegs:$src2))),
 260                                          (i32 IntRegs:$src1))), 0)))),
 261          (C2_muxii (S2_tstbit_r IntRegs:$src1, IntRegs:$src2), 1, 0)>;
 262
 263
 264 //===----------------------------------------------------------------------===//
 265 // ALU32 -
 266 //===----------------------------------------------------------------------===//
 267
 268
 269 //===----------------------------------------------------------------------===//
 270 // ALU32/PERM +
 271 //===----------------------------------------------------------------------===//
 272
 273 // Combine a word and an immediate into a register pair.
 274 let hasSideEffects = 0, isExtentSigned = 1, isExtendable = 1,
 275     opExtentBits = 8 in
 276 class T_Combine1 <bits<2> MajOp, dag ins, string AsmStr>
 277   : ALU32Inst <(outs DoubleRegs:$Rdd), ins, AsmStr> {
 278     bits<5> Rdd;
 279     bits<5> Rs;
 280     bits<8> s8;
 281
 282     let IClass      = 0b0111;
 283     let Inst{27-24} = 0b0011;
 284     let Inst{22-21} = MajOp;
 285     let Inst{20-16} = Rs;
 286     let Inst{13}    = 0b1;
 287     let Inst{12-5}  = s8;
 288     let Inst{4-0}   = Rdd;
 289   }
 290
 291 let opExtendable = 2, isCodeGenOnly = 0 in
 292 def A4_combineri : T_Combine1<0b00, (ins IntRegs:$Rs, s8Ext:$s8),
 293                                     "$Rdd = combine($Rs, #$s8)">;
 294
 295 let opExtendable = 1, isCodeGenOnly = 0 in
 296 def A4_combineir : T_Combine1<0b01, (ins s8Ext:$s8, IntRegs:$Rs),
 297                                     "$Rdd = combine(#$s8, $Rs)">;
 298
 299 def HexagonWrapperCombineRI_V4 :
 300   SDNode<"HexagonISD::WrapperCombineRI_V4", SDTHexagonI64I32I32>;
 301 def HexagonWrapperCombineIR_V4 :
 302   SDNode<"HexagonISD::WrapperCombineIR_V4", SDTHexagonI64I32I32>;
 303
 304 def : Pat <(HexagonWrapperCombineRI_V4 IntRegs:$r, s8ExtPred:$i),
 305            (A4_combineri IntRegs:$r, s8ExtPred:$i)>,
 306           Requires<[HasV4T]>;
 307
 308 def : Pat <(HexagonWrapperCombineIR_V4 s8ExtPred:$i, IntRegs:$r),
 309            (A4_combineir s8ExtPred:$i, IntRegs:$r)>,
 310           Requires<[HasV4T]>;
 311
 312 // A4_combineii: Set two small immediates.
 313 let hasSideEffects = 0, isExtendable = 1, opExtentBits = 6, opExtendable = 2 in
 314 def A4_combineii: ALU32Inst<(outs DoubleRegs:$Rdd), (ins s8Imm:$s8, u6Ext:$U6),
 315   "$Rdd = combine(#$s8, #$U6)"> {
 316     bits<5> Rdd;
 317     bits<8> s8;
 318     bits<6> U6;
 319
 320     let IClass = 0b0111;
 321     let Inst{27-23} = 0b11001;
 322     let Inst{20-16} = U6{5-1};
 323     let Inst{13}    = U6{0};
 324     let Inst{12-5}  = s8;
 325     let Inst{4-0}   = Rdd;
 326   }
 327
 328 //===----------------------------------------------------------------------===//
 329 // ALU32/PERM -
 330 //===----------------------------------------------------------------------===//
 331
 332 //===----------------------------------------------------------------------===//
 333 // LD +
 334 //===----------------------------------------------------------------------===//
 335 //===----------------------------------------------------------------------===//
 336 // Template class for load instructions with Absolute set addressing mode.
 337 //===----------------------------------------------------------------------===//
 338 let isExtended = 1, opExtendable = 2, hasSideEffects = 0,
 339 validSubTargets = HasV4SubT, addrMode = AbsoluteSet in
 340 class T_LD_abs_set<string mnemonic, RegisterClass RC>:
 341             LDInst2<(outs RC:$dst1, IntRegs:$dst2),
 342             (ins u0AlwaysExt:$addr),
 343             "$dst1 = "#mnemonic#"($dst2=##$addr)",
 344             []>,
 345             Requires<[HasV4T]>;
 346
 347 def LDrid_abs_set_V4  : T_LD_abs_set <"memd", DoubleRegs>;
 348 def LDrib_abs_set_V4  : T_LD_abs_set <"memb", IntRegs>;
 349 def LDriub_abs_set_V4 : T_LD_abs_set <"memub", IntRegs>;
 350 def LDrih_abs_set_V4  : T_LD_abs_set <"memh", IntRegs>;
 351 def LDriw_abs_set_V4  : T_LD_abs_set <"memw", IntRegs>;
 352 def LDriuh_abs_set_V4 : T_LD_abs_set <"memuh", IntRegs>;
 353
 354 //===----------------------------------------------------------------------===//
 355 // Template classes for the non-predicated load instructions with
 356 // base + register offset addressing mode
 357 //===----------------------------------------------------------------------===//
 358 class T_load_rr <string mnemonic, RegisterClass RC, bits<3> MajOp>:
 359    LDInst<(outs RC:$dst), (ins IntRegs:$src1, IntRegs:$src2, u2Imm:$u2),
 360   "$dst = "#mnemonic#"($src1 + $src2<<#$u2)",
 361   [], "", V4LDST_tc_ld_SLOT01>, ImmRegShl, AddrModeRel {
 362     bits<5> dst;
 363     bits<5> src1;
 364     bits<5> src2;
 365     bits<2> u2;
 366
 367     let IClass = 0b0011;
 368
 369     let Inst{27-24} = 0b1010;
 370     let Inst{23-21} = MajOp;
 371     let Inst{20-16} = src1;
 372     let Inst{12-8}  = src2;
 373     let Inst{13}    = u2{1};
 374     let Inst{7}     = u2{0};
 375     let Inst{4-0}   = dst;
 376   }
 377
 378 //===----------------------------------------------------------------------===//
 379 // Template classes for the predicated load instructions with
 380 // base + register offset addressing mode
 381 //===----------------------------------------------------------------------===//
 382 let isPredicated =  1 in
 383 class T_pload_rr <string mnemonic, RegisterClass RC, bits<3> MajOp,
 384                   bit isNot, bit isPredNew>:
 385    LDInst <(outs RC:$dst),
 386            (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, u2Imm:$u2),
 387   !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 388   ") ")#"$dst = "#mnemonic#"($src2+$src3<<#$u2)",
 389   [], "", V4LDST_tc_ld_SLOT01>, AddrModeRel {
 390     bits<5> dst;
 391     bits<2> src1;
 392     bits<5> src2;
 393     bits<5> src3;
 394     bits<2> u2;
 395
 396     let isPredicatedFalse = isNot;
 397     let isPredicatedNew = isPredNew;
 398
 399     let IClass = 0b0011;
 400
 401     let Inst{27-26} = 0b00;
 402     let Inst{25}    = isPredNew;
 403     let Inst{24}    = isNot;
 404     let Inst{23-21} = MajOp;
 405     let Inst{20-16} = src2;
 406     let Inst{12-8}  = src3;
 407     let Inst{13}    = u2{1};
 408     let Inst{7}     = u2{0};
 409     let Inst{6-5}   = src1;
 410     let Inst{4-0}   = dst;
 411   }
 412
 413 //===----------------------------------------------------------------------===//
 414 // multiclass for load instructions with base + register offset
 415 // addressing mode
 416 //===----------------------------------------------------------------------===//
 417 let hasSideEffects = 0, addrMode = BaseRegOffset in
 418 multiclass ld_idxd_shl <string mnemonic, string CextOp, RegisterClass RC,
 419                         bits<3> MajOp > {
 420   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl,
 421       InputType = "reg" in {
 422     let isPredicable = 1 in
 423     def L4_#NAME#_rr : T_load_rr <mnemonic, RC, MajOp>;
 424
 425     // Predicated
 426     def L4_p#NAME#t_rr : T_pload_rr <mnemonic, RC, MajOp, 0, 0>;
 427     def L4_p#NAME#f_rr : T_pload_rr <mnemonic, RC, MajOp, 1, 0>;
 428
 429     // Predicated new
 430     def L4_p#NAME#tnew_rr : T_pload_rr <mnemonic, RC, MajOp, 0, 1>;
 431     def L4_p#NAME#fnew_rr : T_pload_rr <mnemonic, RC, MajOp, 1, 1>;
 432   }
 433 }
 434
 435 let hasNewValue = 1, accessSize = ByteAccess, isCodeGenOnly = 0 in {
 436   defm loadrb  : ld_idxd_shl<"memb", "LDrib", IntRegs, 0b000>;
 437   defm loadrub : ld_idxd_shl<"memub", "LDriub", IntRegs, 0b001>;
 438 }
 439
 440 let hasNewValue = 1, accessSize = HalfWordAccess, isCodeGenOnly = 0 in {
 441   defm loadrh  : ld_idxd_shl<"memh", "LDrih", IntRegs, 0b010>;
 442   defm loadruh : ld_idxd_shl<"memuh", "LDriuh", IntRegs, 0b011>;
 443 }
 444
 445 let hasNewValue = 1, accessSize = WordAccess, isCodeGenOnly = 0 in
 446 defm loadri : ld_idxd_shl<"memw", "LDriw", IntRegs, 0b100>;
 447
 448 let accessSize = DoubleWordAccess, isCodeGenOnly = 0 in
 449 defm loadrd  : ld_idxd_shl<"memd", "LDrid", DoubleRegs, 0b110>;
 450
 451 // 'def pats' for load instructions with base + register offset and non-zero
 452 // immediate value. Immediate value is used to left-shift the second
 453 // register operand.
 454 let AddedComplexity = 40 in {
 455 def : Pat <(i32 (sextloadi8 (add IntRegs:$src1,
 456                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 457            (L4_loadrb_rr IntRegs:$src1,
 458             IntRegs:$src2, u2ImmPred:$offset)>,
 459             Requires<[HasV4T]>;
 460
 461 def : Pat <(i32 (zextloadi8 (add IntRegs:$src1,
 462                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 463            (L4_loadrub_rr IntRegs:$src1,
 464             IntRegs:$src2, u2ImmPred:$offset)>,
 465             Requires<[HasV4T]>;
 466
 467 def : Pat <(i32 (extloadi8 (add IntRegs:$src1,
 468                                 (shl IntRegs:$src2, u2ImmPred:$offset)))),
 469            (L4_loadrub_rr IntRegs:$src1,
 470             IntRegs:$src2, u2ImmPred:$offset)>,
 471             Requires<[HasV4T]>;
 472
 473 def : Pat <(i32 (sextloadi16 (add IntRegs:$src1,
 474                                   (shl IntRegs:$src2, u2ImmPred:$offset)))),
 475            (L4_loadrh_rr IntRegs:$src1,
 476             IntRegs:$src2, u2ImmPred:$offset)>,
 477             Requires<[HasV4T]>;
 478
 479 def : Pat <(i32 (zextloadi16 (add IntRegs:$src1,
 480                                   (shl IntRegs:$src2, u2ImmPred:$offset)))),
 481            (L4_loadruh_rr IntRegs:$src1,
 482             IntRegs:$src2, u2ImmPred:$offset)>,
 483             Requires<[HasV4T]>;
 484
 485 def : Pat <(i32 (extloadi16 (add IntRegs:$src1,
 486                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 487            (L4_loadruh_rr IntRegs:$src1,
 488             IntRegs:$src2, u2ImmPred:$offset)>,
 489             Requires<[HasV4T]>;
 490
 491 def : Pat <(i32 (load (add IntRegs:$src1,
 492                            (shl IntRegs:$src2, u2ImmPred:$offset)))),
 493            (L4_loadri_rr IntRegs:$src1,
 494             IntRegs:$src2, u2ImmPred:$offset)>,
 495             Requires<[HasV4T]>;
 496
 497 def : Pat <(i64 (load (add IntRegs:$src1,
 498                            (shl IntRegs:$src2, u2ImmPred:$offset)))),
 499            (L4_loadrd_rr IntRegs:$src1,
 500             IntRegs:$src2, u2ImmPred:$offset)>,
 501             Requires<[HasV4T]>;
 502 }
 503
 504 // 'def pats' for load instruction base + register offset and
 505 // zero immediate value.
 506 class Loadxs_simple_pat<PatFrag Load, ValueType VT, InstHexagon MI>
 507   : Pat<(VT (Load (add (i32 IntRegs:$Rs), (i32 IntRegs:$Rt)))),
 508         (VT (MI IntRegs:$Rs, IntRegs:$Rt, 0))>;
 509
 510 let AddedComplexity = 20 in {
 511   def: Loadxs_simple_pat<extloadi8,   i32, L4_loadrub_rr>;
 512   def: Loadxs_simple_pat<zextloadi8,  i32, L4_loadrub_rr>;
 513   def: Loadxs_simple_pat<sextloadi8,  i32, L4_loadrb_rr>;
 514   def: Loadxs_simple_pat<extloadi16,  i32, L4_loadruh_rr>;
 515   def: Loadxs_simple_pat<zextloadi16, i32, L4_loadruh_rr>;
 516   def: Loadxs_simple_pat<sextloadi16, i32, L4_loadrh_rr>;
 517   def: Loadxs_simple_pat<load,        i32, L4_loadri_rr>;
 518   def: Loadxs_simple_pat<load,        i64, L4_loadrd_rr>;
 519 }
 520
 521 // zext i1->i64
 522 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
 523       (i64 (A4_combineir 0, (C2_muxii (i1 PredRegs:$src1), 1, 0)))>,
 524       Requires<[HasV4T]>;
 525
 526 // zext i32->i64
 527 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
 528       (i64 (A4_combineir 0, (i32 IntRegs:$src1)))>,
 529       Requires<[HasV4T]>;
 530 // zext i8->i64
 531 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
 532       (i64 (A4_combineir 0, (L2_loadrub_io AddrFI:$src1, 0)))>,
 533       Requires<[HasV4T]>;
 534
 535 let AddedComplexity = 20 in
 536 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
 537                                 s11_0ExtPred:$offset))),
 538       (i64 (A4_combineir 0, (L2_loadrub_io IntRegs:$src1,
 539                                   s11_0ExtPred:$offset)))>,
 540       Requires<[HasV4T]>;
 541
 542 // zext i1->i64
 543 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
 544       (i64 (A4_combineir 0, (L2_loadrub_io AddrFI:$src1, 0)))>,
 545       Requires<[HasV4T]>;
 546
 547 let AddedComplexity = 20 in
 548 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
 549                                 s11_0ExtPred:$offset))),
 550       (i64 (A4_combineir 0, (L2_loadrub_io IntRegs:$src1,
 551                                   s11_0ExtPred:$offset)))>,
 552       Requires<[HasV4T]>;
 553
 554 // zext i16->i64
 555 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
 556       (i64 (A4_combineir 0, (L2_loadruh_io AddrFI:$src1, 0)))>,
 557       Requires<[HasV4T]>;
 558
 559 let AddedComplexity = 20 in
 560 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
 561                                   s11_1ExtPred:$offset))),
 562       (i64 (A4_combineir 0, (L2_loadruh_io IntRegs:$src1,
 563                                   s11_1ExtPred:$offset)))>,
 564       Requires<[HasV4T]>;
 565
 566 // anyext i16->i64
 567 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
 568       (i64 (A4_combineir 0, (L2_loadrh_io AddrFI:$src1, 0)))>,
 569       Requires<[HasV4T]>;
 570
 571 let AddedComplexity = 20 in
 572 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
 573                                   s11_1ExtPred:$offset))),
 574       (i64 (A4_combineir 0, (L2_loadrh_io IntRegs:$src1,
 575                                   s11_1ExtPred:$offset)))>,
 576       Requires<[HasV4T]>;
 577
 578 // zext i32->i64
 579 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
 580       (i64 (A4_combineir 0, (L2_loadri_io AddrFI:$src1, 0)))>,
 581       Requires<[HasV4T]>;
 582
 583 let AddedComplexity = 100 in
 584 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
 585       (i64 (A4_combineir 0, (L2_loadri_io IntRegs:$src1,
 586                                   s11_2ExtPred:$offset)))>,
 587       Requires<[HasV4T]>;
 588
 589 // anyext i32->i64
 590 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
 591       (i64 (A4_combineir 0, (L2_loadri_io AddrFI:$src1, 0)))>,
 592       Requires<[HasV4T]>;
 593
 594 let AddedComplexity = 100 in
 595 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
 596       (i64 (A4_combineir 0, (L2_loadri_io IntRegs:$src1,
 597                                   s11_2ExtPred:$offset)))>,
 598       Requires<[HasV4T]>;
 599
 600
 601
 602 //===----------------------------------------------------------------------===//
 603 // LD -
 604 //===----------------------------------------------------------------------===//
 605
 606 //===----------------------------------------------------------------------===//
 607 // ST +
 608 //===----------------------------------------------------------------------===//
 609 ///
 610 //===----------------------------------------------------------------------===//
 611 // Template class for store instructions with Absolute set addressing mode.
 612 //===----------------------------------------------------------------------===//
 613 let isExtended = 1, opExtendable = 2, validSubTargets = HasV4SubT,
 614 addrMode = AbsoluteSet in
 615 class T_ST_abs_set<string mnemonic, RegisterClass RC>:
 616             STInst2<(outs IntRegs:$dst1),
 617             (ins RC:$src1, u0AlwaysExt:$src2),
 618             mnemonic#"($dst1=##$src2) = $src1",
 619             []>,
 620             Requires<[HasV4T]>;
 621
 622 def STrid_abs_set_V4 : T_ST_abs_set <"memd", DoubleRegs>;
 623 def STrib_abs_set_V4 : T_ST_abs_set <"memb", IntRegs>;
 624 def STrih_abs_set_V4 : T_ST_abs_set <"memh", IntRegs>;
 625 def STriw_abs_set_V4 : T_ST_abs_set <"memw", IntRegs>;
 626
 627 //===----------------------------------------------------------------------===//
 628 // Template classes for the non-predicated store instructions with
 629 // base + register offset addressing mode
 630 //===----------------------------------------------------------------------===//
 631 let isPredicable = 1 in
 632 class T_store_rr <string mnemonic, RegisterClass RC, bits<3> MajOp, bit isH>
 633   : STInst < (outs ), (ins IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, RC:$Rt),
 634   mnemonic#"($Rs + $Ru<<#$u2) = $Rt"#!if(isH, ".h",""),
 635   [],"",V4LDST_tc_st_SLOT01>, ImmRegShl, AddrModeRel {
 636
 637     bits<5> Rs;
 638     bits<5> Ru;
 639     bits<2> u2;
 640     bits<5> Rt;
 641
 642     let IClass = 0b0011;
 643
 644     let Inst{27-24} = 0b1011;
 645     let Inst{23-21} = MajOp;
 646     let Inst{20-16} = Rs;
 647     let Inst{12-8}  = Ru;
 648     let Inst{13}    = u2{1};
 649     let Inst{7}     = u2{0};
 650     let Inst{4-0}   = Rt;
 651   }
 652
 653 //===----------------------------------------------------------------------===//
 654 // Template classes for the predicated store instructions with
 655 // base + register offset addressing mode
 656 //===----------------------------------------------------------------------===//
 657 let isPredicated = 1 in
 658 class T_pstore_rr <string mnemonic, RegisterClass RC, bits<3> MajOp,
 659                    bit isNot, bit isPredNew, bit isH>
 660   : STInst <(outs),
 661             (ins PredRegs:$Pv, IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, RC:$Rt),
 662
 663   !if(isNot, "if (!$Pv", "if ($Pv")#!if(isPredNew, ".new) ",
 664   ") ")#mnemonic#"($Rs+$Ru<<#$u2) = $Rt"#!if(isH, ".h",""),
 665   [], "", V4LDST_tc_st_SLOT01> , AddrModeRel{
 666     bits<2> Pv;
 667     bits<5> Rs;
 668     bits<5> Ru;
 669     bits<2> u2;
 670     bits<5> Rt;
 671
 672     let isPredicatedFalse = isNot;
 673     let isPredicatedNew = isPredNew;
 674
 675     let IClass = 0b0011;
 676
 677     let Inst{27-26} = 0b01;
 678     let Inst{25}    = isPredNew;
 679     let Inst{24}    = isNot;
 680     let Inst{23-21} = MajOp;
 681     let Inst{20-16} = Rs;
 682     let Inst{12-8}  = Ru;
 683     let Inst{13}    = u2{1};
 684     let Inst{7}     = u2{0};
 685     let Inst{6-5}   = Pv;
 686     let Inst{4-0}   = Rt;
 687   }
 688
 689 //===----------------------------------------------------------------------===//
 690 // Template classes for the new-value store instructions with
 691 // base + register offset addressing mode
 692 //===----------------------------------------------------------------------===//
 693 let isPredicable = 1, isNewValue = 1, opNewValue = 3 in
 694 class T_store_new_rr <string mnemonic, bits<2> MajOp> :
 695   NVInst < (outs ), (ins IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, IntRegs:$Nt),
 696   mnemonic#"($Rs + $Ru<<#$u2) = $Nt.new",
 697   [],"",V4LDST_tc_st_SLOT0>, ImmRegShl, AddrModeRel {
 698
 699     bits<5> Rs;
 700     bits<5> Ru;
 701     bits<2> u2;
 702     bits<3> Nt;
 703
 704     let IClass = 0b0011;
 705
 706     let Inst{27-21} = 0b1011101;
 707     let Inst{20-16} = Rs;
 708     let Inst{12-8}  = Ru;
 709     let Inst{13}    = u2{1};
 710     let Inst{7}     = u2{0};
 711     let Inst{4-3}   = MajOp;
 712     let Inst{2-0}   = Nt;
 713   }
 714
 715 //===----------------------------------------------------------------------===//
 716 // Template classes for the predicated new-value store instructions with
 717 // base + register offset addressing mode
 718 //===----------------------------------------------------------------------===//
 719 let isPredicated = 1, isNewValue = 1, opNewValue = 4 in
 720 class T_pstore_new_rr <string mnemonic, bits<2> MajOp, bit isNot, bit isPredNew>
 721   : NVInst<(outs),
 722            (ins PredRegs:$Pv, IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, IntRegs:$Nt),
 723    !if(isNot, "if (!$Pv", "if ($Pv")#!if(isPredNew, ".new) ",
 724    ") ")#mnemonic#"($Rs+$Ru<<#$u2) = $Nt.new",
 725    [], "", V4LDST_tc_st_SLOT0>, AddrModeRel {
 726     bits<2> Pv;
 727     bits<5> Rs;
 728     bits<5> Ru;
 729     bits<2> u2;
 730     bits<3> Nt;
 731
 732     let isPredicatedFalse = isNot;
 733     let isPredicatedNew = isPredNew;
 734
 735     let IClass = 0b0011;
 736     let Inst{27-26} = 0b01;
 737     let Inst{25}    = isPredNew;
 738     let Inst{24}    = isNot;
 739     let Inst{23-21} = 0b101;
 740     let Inst{20-16} = Rs;
 741     let Inst{12-8}  = Ru;
 742     let Inst{13}    = u2{1};
 743     let Inst{7}     = u2{0};
 744     let Inst{6-5}   = Pv;
 745     let Inst{4-3}   = MajOp;
 746     let Inst{2-0}   = Nt;
 747   }
 748
 749 //===----------------------------------------------------------------------===//
 750 // multiclass for store instructions with base + register offset addressing
 751 // mode
 752 //===----------------------------------------------------------------------===//
 753 let isNVStorable = 1 in
 754 multiclass ST_Idxd_shl<string mnemonic, string CextOp, RegisterClass RC,
 755                        bits<3> MajOp, bit isH = 0> {
 756   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl in {
 757     def S4_#NAME#_rr : T_store_rr <mnemonic, RC, MajOp, isH>;
 758
 759     // Predicated
 760     def S4_p#NAME#t_rr : T_pstore_rr <mnemonic, RC, MajOp, 0, 0, isH>;
 761     def S4_p#NAME#f_rr : T_pstore_rr <mnemonic, RC, MajOp, 1, 0, isH>;
 762
 763     // Predicated new
 764     def S4_p#NAME#tnew_rr : T_pstore_rr <mnemonic, RC, MajOp, 0, 1, isH>;
 765     def S4_p#NAME#fnew_rr : T_pstore_rr <mnemonic, RC, MajOp, 1, 1, isH>;
 766   }
 767 }
 768
 769 //===----------------------------------------------------------------------===//
 770 // multiclass for new-value store instructions with base + register offset
 771 // addressing mode.
 772 //===----------------------------------------------------------------------===//
 773 let mayStore = 1, isNVStore = 1 in
 774 multiclass ST_Idxd_shl_nv <string mnemonic, string CextOp, RegisterClass RC,
 775                            bits<2> MajOp> {
 776   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl in {
 777     def S4_#NAME#new_rr : T_store_new_rr<mnemonic, MajOp>;
 778
 779     // Predicated
 780     def S4_p#NAME#newt_rr : T_pstore_new_rr <mnemonic, MajOp, 0, 0>;
 781     def S4_p#NAME#newf_rr : T_pstore_new_rr <mnemonic, MajOp, 1, 0>;
 782
 783     // Predicated new
 784     def S4_p#NAME#newtnew_rr : T_pstore_new_rr <mnemonic, MajOp, 0, 1>;
 785     def S4_p#NAME#newfnew_rr : T_pstore_new_rr <mnemonic, MajOp, 1, 1>;
 786   }
 787 }
 788
 789 let addrMode = BaseRegOffset, InputType = "reg", hasSideEffects = 0,
 790     isCodeGenOnly = 0 in {
 791   let accessSize = ByteAccess in
 792   defm storerb: ST_Idxd_shl<"memb", "STrib", IntRegs, 0b000>,
 793                 ST_Idxd_shl_nv<"memb", "STrib", IntRegs, 0b00>;
 794
 795   let accessSize = HalfWordAccess in
 796   defm storerh: ST_Idxd_shl<"memh", "STrih", IntRegs, 0b010>,
 797                 ST_Idxd_shl_nv<"memh", "STrih", IntRegs, 0b01>;
 798
 799   let accessSize = WordAccess in
 800   defm storeri: ST_Idxd_shl<"memw", "STriw", IntRegs, 0b100>,
 801                 ST_Idxd_shl_nv<"memw", "STriw", IntRegs, 0b10>;
 802
 803   let isNVStorable = 0, accessSize = DoubleWordAccess in
 804   defm storerd: ST_Idxd_shl<"memd", "STrid", DoubleRegs, 0b110>;
 805
 806   let isNVStorable = 0, accessSize = HalfWordAccess in
 807   defm storerf: ST_Idxd_shl<"memh", "STrif", IntRegs, 0b011, 1>;
 808 }
 809
 810 let Predicates = [HasV4T], AddedComplexity = 10 in {
 811 def : Pat<(truncstorei8 (i32 IntRegs:$src4),
 812                        (add IntRegs:$src1, (shl IntRegs:$src2,
 813                                                 u2ImmPred:$src3))),
 814           (S4_storerb_rr IntRegs:$src1, IntRegs:$src2,
 815                                 u2ImmPred:$src3, IntRegs:$src4)>;
 816
 817 def : Pat<(truncstorei16 (i32 IntRegs:$src4),
 818                         (add IntRegs:$src1, (shl IntRegs:$src2,
 819                                                  u2ImmPred:$src3))),
 820           (S4_storerh_rr IntRegs:$src1, IntRegs:$src2,
 821                                 u2ImmPred:$src3, IntRegs:$src4)>;
 822
 823 def : Pat<(store (i32 IntRegs:$src4),
 824                  (add IntRegs:$src1, (shl IntRegs:$src2, u2ImmPred:$src3))),
 825           (S4_storeri_rr IntRegs:$src1, IntRegs:$src2,
 826                                 u2ImmPred:$src3, IntRegs:$src4)>;
 827
 828 def : Pat<(store (i64 DoubleRegs:$src4),
 829                 (add IntRegs:$src1, (shl IntRegs:$src2, u2ImmPred:$src3))),
 830           (S4_storerd_rr IntRegs:$src1, IntRegs:$src2,
 831                                 u2ImmPred:$src3, DoubleRegs:$src4)>;
 832 }
 833
 834 let isExtended = 1, opExtendable = 2 in
 835 class T_ST_LongOff <string mnemonic, PatFrag stOp, RegisterClass RC, ValueType VT> :
 836             STInst<(outs),
 837             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, RC:$src4),
 838             mnemonic#"($src1<<#$src2+##$src3) = $src4",
 839             [(stOp (VT RC:$src4),
 840                     (add (shl (i32 IntRegs:$src1), u2ImmPred:$src2),
 841                          u0AlwaysExtPred:$src3))]>,
 842             Requires<[HasV4T]>;
 843
 844 let isExtended = 1, opExtendable = 2, mayStore = 1, isNVStore = 1 in
 845 class T_ST_LongOff_nv <string mnemonic> :
 846             NVInst_V4<(outs),
 847             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, IntRegs:$src4),
 848             mnemonic#"($src1<<#$src2+##$src3) = $src4.new",
 849             []>,
 850             Requires<[HasV4T]>;
 851
 852 multiclass ST_LongOff <string mnemonic, string BaseOp, PatFrag stOp> {
 853   let  BaseOpcode = BaseOp#"_shl" in {
 854     let isNVStorable = 1 in
 855     def NAME#_V4 : T_ST_LongOff<mnemonic, stOp, IntRegs, i32>;
 856
 857     def NAME#_nv_V4 : T_ST_LongOff_nv<mnemonic>;
 858   }
 859 }
 860
 861 let AddedComplexity = 10, validSubTargets = HasV4SubT in {
 862   def STrid_shl_V4 : T_ST_LongOff<"memd", store, DoubleRegs, i64>;
 863   defm STrib_shl   : ST_LongOff <"memb", "STrib", truncstorei8>, NewValueRel;
 864   defm STrih_shl   : ST_LongOff <"memh", "Strih", truncstorei16>, NewValueRel;
 865   defm STriw_shl   : ST_LongOff <"memw", "STriw", store>, NewValueRel;
 866 }
 867
 868 let AddedComplexity = 40 in
 869 multiclass T_ST_LOff_Pats <InstHexagon I, RegisterClass RC, ValueType VT,
 870                            PatFrag stOp> {
 871  def : Pat<(stOp (VT RC:$src4),
 872            (add (shl IntRegs:$src1, u2ImmPred:$src2),
 873                (NumUsesBelowThresCONST32 tglobaladdr:$src3))),
 874            (I IntRegs:$src1, u2ImmPred:$src2, tglobaladdr:$src3, RC:$src4)>;
 875
 876  def : Pat<(stOp (VT RC:$src4),
 877            (add IntRegs:$src1,
 878                (NumUsesBelowThresCONST32 tglobaladdr:$src3))),
 879            (I IntRegs:$src1, 0, tglobaladdr:$src3, RC:$src4)>;
 880 }
 881
 882 defm : T_ST_LOff_Pats<STrid_shl_V4, DoubleRegs, i64, store>;
 883 defm : T_ST_LOff_Pats<STriw_shl_V4, IntRegs, i32, store>;
 884 defm : T_ST_LOff_Pats<STrib_shl_V4, IntRegs, i32, truncstorei8>;
 885 defm : T_ST_LOff_Pats<STrih_shl_V4, IntRegs, i32, truncstorei16>;
 886
 887 // memd(Rx++#s4:3)=Rtt
 888 // memd(Rx++#s4:3:circ(Mu))=Rtt
 889 // memd(Rx++I:circ(Mu))=Rtt
 890 // memd(Rx++Mu)=Rtt
 891 // memd(Rx++Mu:brev)=Rtt
 892 // memd(gp+#u16:3)=Rtt
 893
 894 // Store doubleword conditionally.
 895 // if ([!]Pv[.new]) memd(#u6)=Rtt
 896 // TODO: needs to be implemented.
 897
 898 //===----------------------------------------------------------------------===//
 899 // Template class
 900 //===----------------------------------------------------------------------===//
 901 let isPredicable = 1, isExtendable = 1, isExtentSigned = 1, opExtentBits = 8,
 902     opExtendable = 2 in
 903 class T_StoreImm <string mnemonic, Operand OffsetOp, bits<2> MajOp >
 904   : STInst <(outs ), (ins IntRegs:$Rs, OffsetOp:$offset, s8Ext:$S8),
 905   mnemonic#"($Rs+#$offset)=#$S8",
 906   [], "", V4LDST_tc_st_SLOT01>,
 907   ImmRegRel, PredNewRel {
 908     bits<5> Rs;
 909     bits<8> S8;
 910     bits<8> offset;
 911     bits<6> offsetBits;
 912
 913     string OffsetOpStr = !cast<string>(OffsetOp);
 914     let offsetBits = !if (!eq(OffsetOpStr, "u6_2Imm"), offset{7-2},
 915                      !if (!eq(OffsetOpStr, "u6_1Imm"), offset{6-1},
 916                                          /* u6_0Imm */ offset{5-0}));
 917
 918     let IClass = 0b0011;
 919
 920     let Inst{27-25} = 0b110;
 921     let Inst{22-21} = MajOp;
 922     let Inst{20-16} = Rs;
 923     let Inst{12-7}  = offsetBits;
 924     let Inst{13}    = S8{7};
 925     let Inst{6-0}   = S8{6-0};
 926   }
 927
 928 let isPredicated = 1, isExtendable = 1, isExtentSigned = 1, opExtentBits = 6,
 929     opExtendable = 3 in
 930 class T_StoreImm_pred <string mnemonic, Operand OffsetOp, bits<2> MajOp,
 931                        bit isPredNot, bit isPredNew >
 932   : STInst <(outs ),
 933             (ins PredRegs:$Pv, IntRegs:$Rs, OffsetOp:$offset, s6Ext:$S6),
 934   !if(isPredNot, "if (!$Pv", "if ($Pv")#!if(isPredNew, ".new) ",
 935   ") ")#mnemonic#"($Rs+#$offset)=#$S6",
 936   [], "", V4LDST_tc_st_SLOT01>,
 937   ImmRegRel, PredNewRel {
 938     bits<2> Pv;
 939     bits<5> Rs;
 940     bits<6> S6;
 941     bits<8> offset;
 942     bits<6> offsetBits;
 943
 944     string OffsetOpStr = !cast<string>(OffsetOp);
 945     let offsetBits = !if (!eq(OffsetOpStr, "u6_2Imm"), offset{7-2},
 946                      !if (!eq(OffsetOpStr, "u6_1Imm"), offset{6-1},
 947                                          /* u6_0Imm */ offset{5-0}));
 948     let isPredicatedNew = isPredNew;
 949     let isPredicatedFalse = isPredNot;
 950
 951     let IClass = 0b0011;
 952
 953     let Inst{27-25} = 0b100;
 954     let Inst{24}    = isPredNew;
 955     let Inst{23}    = isPredNot;
 956     let Inst{22-21} = MajOp;
 957     let Inst{20-16} = Rs;
 958     let Inst{13}    = S6{5};
 959     let Inst{12-7}  = offsetBits;
 960     let Inst{6-5}   = Pv;
 961     let Inst{4-0}   = S6{4-0};
 962   }
 963
 964
 965 //===----------------------------------------------------------------------===//
 966 // multiclass for store instructions with base + immediate offset
 967 // addressing mode and immediate stored value.
 968 // mem[bhw](Rx++#s4:3)=#s8
 969 // if ([!]Pv[.new]) mem[bhw](Rx++#s4:3)=#s6
 970 //===----------------------------------------------------------------------===//
 971
 972 multiclass ST_Imm_Pred <string mnemonic, Operand OffsetOp, bits<2> MajOp,
 973                         bit PredNot> {
 974   def _io    : T_StoreImm_pred <mnemonic, OffsetOp, MajOp, PredNot, 0>;
 975   // Predicate new
 976   def new_io : T_StoreImm_pred <mnemonic, OffsetOp, MajOp, PredNot, 1>;
 977 }
 978
 979 multiclass ST_Imm <string mnemonic, string CextOp, Operand OffsetOp,
 980                    bits<2> MajOp> {
 981   let CextOpcode = CextOp, BaseOpcode = CextOp#_imm in {
 982     def _io : T_StoreImm <mnemonic, OffsetOp, MajOp>;
 983
 984     defm t : ST_Imm_Pred <mnemonic, OffsetOp, MajOp, 0>;
 985     defm f : ST_Imm_Pred <mnemonic, OffsetOp, MajOp, 1>;
 986   }
 987 }
 988
 989 let hasSideEffects = 0, validSubTargets = HasV4SubT, addrMode = BaseImmOffset,
 990     InputType = "imm", isCodeGenOnly = 0 in {
 991   let accessSize = ByteAccess in
 992   defm S4_storeirb : ST_Imm<"memb", "STrib", u6_0Imm, 0b00>;
 993
 994   let accessSize = HalfWordAccess in
 995   defm S4_storeirh : ST_Imm<"memh", "STrih", u6_1Imm, 0b01>;
 996
 997   let accessSize = WordAccess in
 998   defm S4_storeiri : ST_Imm<"memw", "STriw", u6_2Imm, 0b10>;
 999 }
1000
1001 let Predicates = [HasV4T], AddedComplexity = 10 in {
1002 def: Pat<(truncstorei8 s8ExtPred:$src3, (add IntRegs:$src1, u6_0ImmPred:$src2)),
1003             (S4_storeirb_io IntRegs:$src1, u6_0ImmPred:$src2, s8ExtPred:$src3)>;
1004
1005 def: Pat<(truncstorei16 s8ExtPred:$src3, (add IntRegs:$src1,
1006                                               u6_1ImmPred:$src2)),
1007             (S4_storeirh_io IntRegs:$src1, u6_1ImmPred:$src2, s8ExtPred:$src3)>;
1008
1009 def: Pat<(store s8ExtPred:$src3, (add IntRegs:$src1, u6_2ImmPred:$src2)),
1010             (S4_storeiri_io IntRegs:$src1, u6_2ImmPred:$src2, s8ExtPred:$src3)>;
1011 }
1012
1013 let AddedComplexity = 6 in
1014 def : Pat <(truncstorei8 s8ExtPred:$src2, (i32 IntRegs:$src1)),
1015            (S4_storeirb_io IntRegs:$src1, 0, s8ExtPred:$src2)>,
1016            Requires<[HasV4T]>;
1017
1018 // memb(Rx++#s4:0:circ(Mu))=Rt
1019 // memb(Rx++I:circ(Mu))=Rt
1020 // memb(Rx++Mu)=Rt
1021 // memb(Rx++Mu:brev)=Rt
1022 // memb(gp+#u16:0)=Rt
1023
1024
1025 // Store halfword.
1026 // TODO: needs to be implemented
1027 // memh(Re=#U6)=Rt.H
1028 // memh(Rs+#s11:1)=Rt.H
1029 let AddedComplexity = 6 in
1030 def : Pat <(truncstorei16 s8ExtPred:$src2, (i32 IntRegs:$src1)),
1031            (S4_storeirh_io IntRegs:$src1, 0, s8ExtPred:$src2)>,
1032            Requires<[HasV4T]>;
1033
1034 // memh(Rs+Ru<<#u2)=Rt.H
1035 // TODO: needs to be implemented.
1036
1037 // memh(Ru<<#u2+#U6)=Rt.H
1038 // memh(Rx++#s4:1:circ(Mu))=Rt.H
1039 // memh(Rx++#s4:1:circ(Mu))=Rt
1040 // memh(Rx++I:circ(Mu))=Rt.H
1041 // memh(Rx++I:circ(Mu))=Rt
1042 // memh(Rx++Mu)=Rt.H
1043 // memh(Rx++Mu)=Rt
1044 // memh(Rx++Mu:brev)=Rt.H
1045 // memh(Rx++Mu:brev)=Rt
1046 // memh(gp+#u16:1)=Rt
1047 // if ([!]Pv[.new]) memh(#u6)=Rt.H
1048 // if ([!]Pv[.new]) memh(#u6)=Rt
1049
1050
1051 // if ([!]Pv[.new]) memh(Rs+#u6:1)=Rt.H
1052 // TODO: needs to be implemented.
1053
1054 // if ([!]Pv[.new]) memh(Rx++#s4:1)=Rt.H
1055 // TODO: Needs to be implemented.
1056
1057 // Store word.
1058 // memw(Re=#U6)=Rt
1059 // TODO: Needs to be implemented.
1060
1061 // Store predicate:
1062 let hasSideEffects = 0 in
1063 def STriw_pred_V4 : STInst2<(outs),
1064             (ins MEMri:$addr, PredRegs:$src1),
1065             "Error; should not emit",
1066             []>,
1067             Requires<[HasV4T]>;
1068
1069 let AddedComplexity = 6 in
1070 def : Pat <(store s8ExtPred:$src2, (i32 IntRegs:$src1)),
1071            (S4_storeiri_io IntRegs:$src1, 0, s8ExtPred:$src2)>,
1072            Requires<[HasV4T]>;
1073
1074 // memw(Rx++#s4:2)=Rt
1075 // memw(Rx++#s4:2:circ(Mu))=Rt
1076 // memw(Rx++I:circ(Mu))=Rt
1077 // memw(Rx++Mu)=Rt
1078 // memw(Rx++Mu:brev)=Rt
1079
1080 //===----------------------------------------------------------------------===
1081 // ST -
1082 //===----------------------------------------------------------------------===
1083
1084
1085 //===----------------------------------------------------------------------===//
1086 // NV/ST +
1087 //===----------------------------------------------------------------------===//
1088
1089 let opNewValue = 2, opExtendable = 1, isExtentSigned = 1, isPredicable = 1 in
1090 class T_store_io_nv <string mnemonic, RegisterClass RC,
1091                     Operand ImmOp, bits<2>MajOp>
1092   : NVInst_V4 <(outs),
1093                (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
1094   mnemonic#"($src1+#$src2) = $src3.new",
1095   [],"",ST_tc_st_SLOT0> {
1096     bits<5> src1;
1097     bits<13> src2; // Actual address offset
1098     bits<3> src3;
1099     bits<11> offsetBits; // Represents offset encoding
1100
1101     let opExtentBits = !if (!eq(mnemonic, "memb"), 11,
1102                        !if (!eq(mnemonic, "memh"), 12,
1103                        !if (!eq(mnemonic, "memw"), 13, 0)));
1104
1105     let opExtentAlign = !if (!eq(mnemonic, "memb"), 0,
1106                         !if (!eq(mnemonic, "memh"), 1,
1107                         !if (!eq(mnemonic, "memw"), 2, 0)));
1108
1109     let offsetBits = !if (!eq(mnemonic, "memb"),  src2{10-0},
1110                      !if (!eq(mnemonic, "memh"),  src2{11-1},
1111                      !if (!eq(mnemonic, "memw"),  src2{12-2}, 0)));
1112
1113     let IClass = 0b1010;
1114
1115     let Inst{27} = 0b0;
1116     let Inst{26-25} = offsetBits{10-9};
1117     let Inst{24-21} = 0b1101;
1118     let Inst{20-16} = src1;
1119     let Inst{13} = offsetBits{8};
1120     let Inst{12-11} = MajOp;
1121     let Inst{10-8} = src3;
1122     let Inst{7-0} = offsetBits{7-0};
1123   }
1124
1125 let opExtendable = 2, opNewValue = 3, isPredicated = 1 in
1126 class T_pstore_io_nv <string mnemonic, RegisterClass RC, Operand predImmOp,
1127                          bits<2>MajOp, bit PredNot, bit isPredNew>
1128   : NVInst_V4 <(outs),
1129                (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC:$src4),
1130   !if(PredNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1131   ") ")#mnemonic#"($src2+#$src3) = $src4.new",
1132   [],"",V2LDST_tc_st_SLOT0> {
1133     bits<2> src1;
1134     bits<5> src2;
1135     bits<9> src3;
1136     bits<3> src4;
1137     bits<6> offsetBits; // Represents offset encoding
1138
1139     let isPredicatedNew = isPredNew;
1140     let isPredicatedFalse = PredNot;
1141     let opExtentBits = !if (!eq(mnemonic, "memb"), 6,
1142                        !if (!eq(mnemonic, "memh"), 7,
1143                        !if (!eq(mnemonic, "memw"), 8, 0)));
1144
1145     let opExtentAlign = !if (!eq(mnemonic, "memb"), 0,
1146                         !if (!eq(mnemonic, "memh"), 1,
1147                         !if (!eq(mnemonic, "memw"), 2, 0)));
1148
1149     let offsetBits = !if (!eq(mnemonic, "memb"), src3{5-0},
1150                      !if (!eq(mnemonic, "memh"), src3{6-1},
1151                      !if (!eq(mnemonic, "memw"), src3{7-2}, 0)));
1152
1153     let IClass = 0b0100;
1154
1155     let Inst{27}    = 0b0;
1156     let Inst{26}    = PredNot;
1157     let Inst{25}    = isPredNew;
1158     let Inst{24-21} = 0b0101;
1159     let Inst{20-16} = src2;
1160     let Inst{13}    = offsetBits{5};
1161     let Inst{12-11} = MajOp;
1162     let Inst{10-8}  = src4;
1163     let Inst{7-3}   = offsetBits{4-0};
1164     let Inst{2}     = 0b0;
1165     let Inst{1-0}   = src1;
1166   }
1167
1168 // multiclass for new-value store instructions with base + immediate offset.
1169 //
1170 let mayStore = 1, isNVStore = 1, isNewValue = 1, hasSideEffects = 0,
1171     isExtendable = 1 in
1172 multiclass ST_Idxd_nv<string mnemonic, string CextOp, RegisterClass RC,
1173                    Operand ImmOp, Operand predImmOp, bits<2> MajOp> {
1174
1175   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1176     def S2_#NAME#new_io : T_store_io_nv <mnemonic, RC, ImmOp, MajOp>;
1177     // Predicated
1178     def S2_p#NAME#newt_io :T_pstore_io_nv <mnemonic, RC, predImmOp, MajOp, 0, 0>;
1179     def S2_p#NAME#newf_io :T_pstore_io_nv <mnemonic, RC, predImmOp, MajOp, 1, 0>;
1180     // Predicated new
1181     def S4_p#NAME#newtnew_io :T_pstore_io_nv <mnemonic, RC, predImmOp,
1182                                               MajOp, 0, 1>;
1183     def S4_p#NAME#newfnew_io :T_pstore_io_nv <mnemonic, RC, predImmOp,
1184                                               MajOp, 1, 1>;
1185   }
1186 }
1187
1188 let addrMode = BaseImmOffset, InputType = "imm", isCodeGenOnly = 0 in {
1189   let accessSize = ByteAccess in
1190   defm storerb: ST_Idxd_nv<"memb", "STrib", IntRegs, s11_0Ext,
1191                            u6_0Ext, 0b00>, AddrModeRel;
1192
1193   let accessSize = HalfWordAccess, opExtentAlign = 1 in
1194   defm storerh: ST_Idxd_nv<"memh", "STrih", IntRegs, s11_1Ext,
1195                            u6_1Ext, 0b01>, AddrModeRel;
1196
1197   let accessSize = WordAccess, opExtentAlign = 2 in
1198   defm storeri: ST_Idxd_nv<"memw", "STriw", IntRegs, s11_2Ext,
1199                            u6_2Ext, 0b10>, AddrModeRel;
1200 }
1201
1202 //===----------------------------------------------------------------------===//
1203 // Template class for non-predicated post increment .new stores
1204 // mem[bhwd](Rx++#s4:[0123])=Nt.new
1205 //===----------------------------------------------------------------------===//
1206 let isPredicable = 1, hasSideEffects = 0, validSubTargets = HasV4SubT,
1207     addrMode = PostInc, isNVStore = 1, isNewValue = 1, opNewValue = 3 in
1208 class T_StorePI_nv <string mnemonic, Operand ImmOp, bits<2> MajOp >
1209   : NVInstPI_V4 <(outs IntRegs:$_dst_),
1210                  (ins IntRegs:$src1, ImmOp:$offset, IntRegs:$src2),
1211   mnemonic#"($src1++#$offset) = $src2.new",
1212   [], "$src1 = $_dst_">,
1213   AddrModeRel {
1214     bits<5> src1;
1215     bits<3> src2;
1216     bits<7> offset;
1217     bits<4> offsetBits;
1218
1219     string ImmOpStr = !cast<string>(ImmOp);
1220     let offsetBits = !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
1221                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
1222                                       /* s4_0Imm */ offset{3-0}));
1223     let IClass = 0b1010;
1224
1225     let Inst{27-21} = 0b1011101;
1226     let Inst{20-16} = src1;
1227     let Inst{13} = 0b0;
1228     let Inst{12-11} = MajOp;
1229     let Inst{10-8} = src2;
1230     let Inst{7} = 0b0;
1231     let Inst{6-3} = offsetBits;
1232     let Inst{1} = 0b0;
1233   }
1234
1235 //===----------------------------------------------------------------------===//
1236 // Template class for predicated post increment .new stores
1237 // if([!]Pv[.new]) mem[bhwd](Rx++#s4:[0123])=Nt.new
1238 //===----------------------------------------------------------------------===//
1239 let isPredicated = 1, hasSideEffects = 0, validSubTargets = HasV4SubT,
1240     addrMode = PostInc, isNVStore = 1, isNewValue = 1, opNewValue = 4 in
1241 class T_StorePI_nv_pred <string mnemonic, Operand ImmOp,
1242                          bits<2> MajOp, bit isPredNot, bit isPredNew >
1243   : NVInstPI_V4 <(outs IntRegs:$_dst_),
1244                  (ins PredRegs:$src1, IntRegs:$src2,
1245                       ImmOp:$offset, IntRegs:$src3),
1246   !if(isPredNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1247   ") ")#mnemonic#"($src2++#$offset) = $src3.new",
1248   [], "$src2 = $_dst_">,
1249   AddrModeRel {
1250     bits<2> src1;
1251     bits<5> src2;
1252     bits<3> src3;
1253     bits<7> offset;
1254     bits<4> offsetBits;
1255
1256     string ImmOpStr = !cast<string>(ImmOp);
1257     let offsetBits = !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
1258                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
1259                                       /* s4_0Imm */ offset{3-0}));
1260     let isPredicatedNew = isPredNew;
1261     let isPredicatedFalse = isPredNot;
1262
1263     let IClass = 0b1010;
1264
1265     let Inst{27-21} = 0b1011101;
1266     let Inst{20-16} = src2;
1267     let Inst{13} = 0b1;
1268     let Inst{12-11} = MajOp;
1269     let Inst{10-8} = src3;
1270     let Inst{7} = isPredNew;
1271     let Inst{6-3} = offsetBits;
1272     let Inst{2} = isPredNot;
1273     let Inst{1-0} = src1;
1274   }
1275
1276 multiclass ST_PostInc_Pred_nv<string mnemonic, Operand ImmOp,
1277                               bits<2> MajOp, bit PredNot> {
1278   def _pi : T_StorePI_nv_pred <mnemonic, ImmOp, MajOp, PredNot, 0>;
1279
1280   // Predicate new
1281   def new_pi : T_StorePI_nv_pred <mnemonic, ImmOp, MajOp, PredNot, 1>;
1282 }
1283
1284 multiclass ST_PostInc_nv<string mnemonic, string BaseOp, Operand ImmOp,
1285                          bits<2> MajOp> {
1286   let BaseOpcode = "POST_"#BaseOp in {
1287     def S2_#NAME#_pi : T_StorePI_nv <mnemonic, ImmOp, MajOp>;
1288
1289     // Predicated
1290     defm S2_p#NAME#t : ST_PostInc_Pred_nv <mnemonic, ImmOp, MajOp, 0>;
1291     defm S2_p#NAME#f : ST_PostInc_Pred_nv <mnemonic, ImmOp, MajOp, 1>;
1292   }
1293 }
1294
1295 let accessSize = ByteAccess, isCodeGenOnly = 0 in
1296 defm storerbnew: ST_PostInc_nv <"memb", "STrib", s4_0Imm, 0b00>;
1297
1298 let accessSize = HalfWordAccess, isCodeGenOnly = 0 in
1299 defm storerhnew: ST_PostInc_nv <"memh", "STrih", s4_1Imm, 0b01>;
1300
1301 let accessSize = WordAccess, isCodeGenOnly = 0 in
1302 defm storerinew: ST_PostInc_nv <"memw", "STriw", s4_2Imm, 0b10>;
1303
1304 //===----------------------------------------------------------------------===//
1305 // Template class for post increment .new stores with register offset
1306 //===----------------------------------------------------------------------===//
1307 let isNewValue = 1, mayStore = 1, isNVStore = 1, opNewValue = 3 in
1308 class T_StorePI_RegNV <string mnemonic, bits<2> MajOp, MemAccessSize AccessSz>
1309   : NVInstPI_V4 <(outs IntRegs:$_dst_),
1310                  (ins IntRegs:$src1, ModRegs:$src2, IntRegs:$src3),
1311   #mnemonic#"($src1++$src2) = $src3.new",
1312   [], "$src1 = $_dst_"> {
1313     bits<5> src1;
1314     bits<1> src2;
1315     bits<3> src3;
1316     let accessSize = AccessSz;
1317
1318     let IClass = 0b1010;
1319
1320     let Inst{27-21} = 0b1101101;
1321     let Inst{20-16} = src1;
1322     let Inst{13}    = src2;
1323     let Inst{12-11} = MajOp;
1324     let Inst{10-8}  = src3;
1325     let Inst{7}     = 0b0;
1326   }
1327
1328 let isCodeGenOnly = 0 in {
1329 def S2_storerbnew_pr : T_StorePI_RegNV<"memb", 0b00, ByteAccess>;
1330 def S2_storerhnew_pr : T_StorePI_RegNV<"memh", 0b01, HalfWordAccess>;
1331 def S2_storerinew_pr : T_StorePI_RegNV<"memw", 0b10, WordAccess>;
1332 }
1333
1334 // memb(Rx++#s4:0:circ(Mu))=Nt.new
1335 // memb(Rx++I:circ(Mu))=Nt.new
1336 // memb(Rx++Mu)=Nt.new
1337 // memb(Rx++Mu:brev)=Nt.new
1338 // memh(Rx++#s4:1:circ(Mu))=Nt.new
1339 // memh(Rx++I:circ(Mu))=Nt.new
1340 // memh(Rx++Mu)=Nt.new
1341 // memh(Rx++Mu:brev)=Nt.new
1342
1343 // memw(Rx++#s4:2:circ(Mu))=Nt.new
1344 // memw(Rx++I:circ(Mu))=Nt.new
1345 // memw(Rx++Mu)=Nt.new
1346 // memw(Rx++Mu:brev)=Nt.new
1347
1348 //===----------------------------------------------------------------------===//
1349 // NV/ST -
1350 //===----------------------------------------------------------------------===//
1351
1352 //===----------------------------------------------------------------------===//
1353 // NV/J +
1354 //===----------------------------------------------------------------------===//
1355
1356 //===----------------------------------------------------------------------===//
1357 // multiclass/template class for the new-value compare jumps with the register
1358 // operands.
1359 //===----------------------------------------------------------------------===//
1360
1361 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 11,
1362     opExtentAlign = 2 in
1363 class NVJrr_template<string mnemonic, bits<3> majOp, bit NvOpNum,
1364                       bit isNegCond, bit isTak>
1365   : NVInst_V4<(outs),
1366     (ins IntRegs:$src1, IntRegs:$src2, brtarget:$offset),
1367     "if ("#!if(isNegCond, "!","")#mnemonic#
1368     "($src1"#!if(!eq(NvOpNum, 0),".new, ",", ")#
1369     "$src2"#!if(!eq(NvOpNum, 1),".new))","))")#" jump:"
1370     #!if(isTak, "t","nt")#" $offset", []> {
1371
1372       bits<5> src1;
1373       bits<5> src2;
1374       bits<3> Ns;    // New-Value Operand
1375       bits<5> RegOp; // Non-New-Value Operand
1376       bits<11> offset;
1377
1378       let isTaken = isTak;
1379       let isPredicatedFalse = isNegCond;
1380       let opNewValue{0} = NvOpNum;
1381
1382       let Ns = !if(!eq(NvOpNum, 0), src1{2-0}, src2{2-0});
1383       let RegOp = !if(!eq(NvOpNum, 0), src2, src1);
1384
1385       let IClass = 0b0010;
1386       let Inst{26} = 0b0;
1387       let Inst{25-23} = majOp;
1388       let Inst{22} = isNegCond;
1389       let Inst{18-16} = Ns;
1390       let Inst{13} = isTak;
1391       let Inst{12-8} = RegOp;
1392       let Inst{21-20} = offset{10-9};
1393       let Inst{7-1} = offset{8-2};
1394 }
1395
1396
1397 multiclass NVJrr_cond<string mnemonic, bits<3> majOp, bit NvOpNum,
1398                        bit isNegCond> {
1399   // Branch not taken:
1400   def _nt_V4: NVJrr_template<mnemonic, majOp, NvOpNum, isNegCond, 0>;
1401   // Branch taken:
1402   def _t_V4: NVJrr_template<mnemonic, majOp, NvOpNum, isNegCond, 1>;
1403 }
1404
1405 // NvOpNum = 0 -> First Operand is a new-value Register
1406 // NvOpNum = 1 -> Second Operand is a new-value Register
1407
1408 multiclass NVJrr_base<string mnemonic, string BaseOp, bits<3> majOp,
1409                        bit NvOpNum> {
1410   let BaseOpcode = BaseOp#_NVJ in {
1411     defm _t_Jumpnv : NVJrr_cond<mnemonic, majOp, NvOpNum, 0>; // True cond
1412     defm _f_Jumpnv : NVJrr_cond<mnemonic, majOp, NvOpNum, 1>; // False cond
1413   }
1414 }
1415
1416 // if ([!]cmp.eq(Ns.new,Rt)) jump:[n]t #r9:2
1417 // if ([!]cmp.gt(Ns.new,Rt)) jump:[n]t #r9:2
1418 // if ([!]cmp.gtu(Ns.new,Rt)) jump:[n]t #r9:2
1419 // if ([!]cmp.gt(Rt,Ns.new)) jump:[n]t #r9:2
1420 // if ([!]cmp.gtu(Rt,Ns.new)) jump:[n]t #r9:2
1421
1422 let isPredicated = 1, isBranch = 1, isNewValue = 1, isTerminator = 1,
1423     Defs = [PC], hasSideEffects = 0, validSubTargets = HasV4SubT,
1424     isCodeGenOnly = 0 in {
1425   defm CMPEQrr  : NVJrr_base<"cmp.eq",  "CMPEQ",  0b000, 0>, PredRel;
1426   defm CMPGTrr  : NVJrr_base<"cmp.gt",  "CMPGT",  0b001, 0>, PredRel;
1427   defm CMPGTUrr : NVJrr_base<"cmp.gtu", "CMPGTU", 0b010, 0>, PredRel;
1428   defm CMPLTrr  : NVJrr_base<"cmp.gt",  "CMPLT",  0b011, 1>, PredRel;
1429   defm CMPLTUrr : NVJrr_base<"cmp.gtu", "CMPLTU", 0b100, 1>, PredRel;
1430 }
1431
1432 //===----------------------------------------------------------------------===//
1433 // multiclass/template class for the new-value compare jumps instruction
1434 // with a register and an unsigned immediate (U5) operand.
1435 //===----------------------------------------------------------------------===//
1436
1437 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 11,
1438     opExtentAlign = 2 in
1439 class NVJri_template<string mnemonic, bits<3> majOp, bit isNegCond,
1440                          bit isTak>
1441   : NVInst_V4<(outs),
1442     (ins IntRegs:$src1, u5Imm:$src2, brtarget:$offset),
1443     "if ("#!if(isNegCond, "!","")#mnemonic#"($src1.new, #$src2)) jump:"
1444     #!if(isTak, "t","nt")#" $offset", []> {
1445
1446       let isTaken = isTak;
1447       let isPredicatedFalse = isNegCond;
1448       let isTaken = isTak;
1449
1450       bits<3> src1;
1451       bits<5> src2;
1452       bits<11> offset;
1453
1454       let IClass = 0b0010;
1455       let Inst{26} = 0b1;
1456       let Inst{25-23} = majOp;
1457       let Inst{22} = isNegCond;
1458       let Inst{18-16} = src1;
1459       let Inst{13} = isTak;
1460       let Inst{12-8} = src2;
1461       let Inst{21-20} = offset{10-9};
1462       let Inst{7-1} = offset{8-2};
1463 }
1464
1465 multiclass NVJri_cond<string mnemonic, bits<3> majOp, bit isNegCond> {
1466   // Branch not taken:
1467   def _nt_V4: NVJri_template<mnemonic, majOp, isNegCond, 0>;
1468   // Branch taken:
1469   def _t_V4: NVJri_template<mnemonic, majOp, isNegCond, 1>;
1470 }
1471
1472 multiclass NVJri_base<string mnemonic, string BaseOp, bits<3> majOp> {
1473   let BaseOpcode = BaseOp#_NVJri in {
1474     defm _t_Jumpnv : NVJri_cond<mnemonic, majOp, 0>; // True Cond
1475     defm _f_Jumpnv : NVJri_cond<mnemonic, majOp, 1>; // False cond
1476   }
1477 }
1478
1479 // if ([!]cmp.eq(Ns.new,#U5)) jump:[n]t #r9:2
1480 // if ([!]cmp.gt(Ns.new,#U5)) jump:[n]t #r9:2
1481 // if ([!]cmp.gtu(Ns.new,#U5)) jump:[n]t #r9:2
1482
1483 let isPredicated = 1, isBranch = 1, isNewValue = 1, isTerminator = 1,
1484     Defs = [PC], hasSideEffects = 0, validSubTargets = HasV4SubT,
1485     isCodeGenOnly = 0 in {
1486   defm CMPEQri  : NVJri_base<"cmp.eq", "CMPEQ", 0b000>, PredRel;
1487   defm CMPGTri  : NVJri_base<"cmp.gt", "CMPGT", 0b001>, PredRel;
1488   defm CMPGTUri : NVJri_base<"cmp.gtu", "CMPGTU", 0b010>, PredRel;
1489 }
1490
1491 //===----------------------------------------------------------------------===//
1492 // multiclass/template class for the new-value compare jumps instruction
1493 // with a register and an hardcoded 0/-1 immediate value.
1494 //===----------------------------------------------------------------------===//
1495
1496 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 11,
1497     opExtentAlign = 2 in
1498 class NVJ_ConstImm_template<string mnemonic, bits<3> majOp, string ImmVal,
1499                             bit isNegCond, bit isTak>
1500   : NVInst_V4<(outs),
1501     (ins IntRegs:$src1, brtarget:$offset),
1502     "if ("#!if(isNegCond, "!","")#mnemonic
1503     #"($src1.new, #"#ImmVal#")) jump:"
1504     #!if(isTak, "t","nt")#" $offset", []> {
1505
1506       let isTaken = isTak;
1507       let isPredicatedFalse = isNegCond;
1508       let isTaken = isTak;
1509
1510       bits<3> src1;
1511       bits<11> offset;
1512       let IClass = 0b0010;
1513       let Inst{26} = 0b1;
1514       let Inst{25-23} = majOp;
1515       let Inst{22} = isNegCond;
1516       let Inst{18-16} = src1;
1517       let Inst{13} = isTak;
1518       let Inst{21-20} = offset{10-9};
1519       let Inst{7-1} = offset{8-2};
1520 }
1521
1522 multiclass NVJ_ConstImm_cond<string mnemonic, bits<3> majOp, string ImmVal,
1523                              bit isNegCond> {
1524   // Branch not taken:
1525   def _nt_V4: NVJ_ConstImm_template<mnemonic, majOp, ImmVal, isNegCond, 0>;
1526   // Branch taken:
1527   def _t_V4: NVJ_ConstImm_template<mnemonic, majOp, ImmVal, isNegCond, 1>;
1528 }
1529
1530 multiclass NVJ_ConstImm_base<string mnemonic, string BaseOp, bits<3> majOp,
1531                              string ImmVal> {
1532   let BaseOpcode = BaseOp#_NVJ_ConstImm in {
1533     defm _t_Jumpnv : NVJ_ConstImm_cond<mnemonic, majOp, ImmVal, 0>; // True
1534     defm _f_Jumpnv : NVJ_ConstImm_cond<mnemonic, majOp, ImmVal, 1>; // False
1535   }
1536 }
1537
1538 // if ([!]tstbit(Ns.new,#0)) jump:[n]t #r9:2
1539 // if ([!]cmp.eq(Ns.new,#-1)) jump:[n]t #r9:2
1540 // if ([!]cmp.gt(Ns.new,#-1)) jump:[n]t #r9:2
1541
1542 let isPredicated = 1, isBranch = 1, isNewValue = 1, isTerminator=1,
1543     Defs = [PC], hasSideEffects = 0, isCodeGenOnly = 0 in {
1544   defm TSTBIT0  : NVJ_ConstImm_base<"tstbit", "TSTBIT", 0b011, "0">, PredRel;
1545   defm CMPEQn1  : NVJ_ConstImm_base<"cmp.eq", "CMPEQ",  0b100, "-1">, PredRel;
1546   defm CMPGTn1  : NVJ_ConstImm_base<"cmp.gt", "CMPGT",  0b101, "-1">, PredRel;
1547 }
1548
1549 // J4_hintjumpr: Hint indirect conditional jump.
1550 let isBranch = 1, isIndirectBranch = 1, hasSideEffects = 0, isCodeGenOnly = 0 in
1551 def J4_hintjumpr: JRInst <
1552   (outs),
1553   (ins IntRegs:$Rs),
1554   "hintjr($Rs)"> {
1555     bits<5> Rs;
1556     let IClass = 0b0101;
1557     let Inst{27-21} = 0b0010101;
1558     let Inst{20-16} = Rs;
1559   }
1560
1561 //===----------------------------------------------------------------------===//
1562 // NV/J -
1563 //===----------------------------------------------------------------------===//
1564
1565 //===----------------------------------------------------------------------===//
1566 // CR +
1567 //===----------------------------------------------------------------------===//
1568
1569 // PC-relative add
1570 let hasNewValue = 1, isExtendable = 1, opExtendable = 1,
1571     isExtentSigned = 0, opExtentBits = 6, hasSideEffects = 0,
1572     Uses = [PC], validSubTargets = HasV4SubT, isCodeGenOnly = 0 in
1573 def C4_addipc : CRInst <(outs IntRegs:$Rd), (ins u6Ext:$u6),
1574   "$Rd = add(pc, #$u6)", [], "", CR_tc_2_SLOT3 > {
1575     bits<5> Rd;
1576     bits<6> u6;
1577
1578     let IClass = 0b0110;
1579     let Inst{27-16} = 0b101001001001;
1580     let Inst{12-7} = u6;
1581     let Inst{4-0} = Rd;
1582   }
1583
1584
1585
1586 let hasSideEffects = 0 in
1587 class T_LOGICAL_3OP<string MnOp1, string MnOp2, bits<2> OpBits, bit IsNeg>
1588     : CRInst<(outs PredRegs:$Pd),
1589              (ins PredRegs:$Ps, PredRegs:$Pt, PredRegs:$Pu),
1590              "$Pd = " # MnOp1 # "($Ps, " # MnOp2 # "($Pt, " #
1591                    !if (IsNeg,"!","") # "$Pu))",
1592              [], "", CR_tc_2early_SLOT23> {
1593   bits<2> Pd;
1594   bits<2> Ps;
1595   bits<2> Pt;
1596   bits<2> Pu;
1597
1598   let IClass = 0b0110;
1599   let Inst{27-24} = 0b1011;
1600   let Inst{23} = IsNeg;
1601   let Inst{22-21} = OpBits;
1602   let Inst{20} = 0b1;
1603   let Inst{17-16} = Ps;
1604   let Inst{13} = 0b0;
1605   let Inst{9-8} = Pt;
1606   let Inst{7-6} = Pu;
1607   let Inst{1-0} = Pd;
1608 }
1609
1610 let isCodeGenOnly = 0 in {
1611 def C4_and_and  : T_LOGICAL_3OP<"and", "and", 0b00, 0>;
1612 def C4_and_or   : T_LOGICAL_3OP<"and", "or",  0b01, 0>;
1613 def C4_or_and   : T_LOGICAL_3OP<"or",  "and", 0b10, 0>;
1614 def C4_or_or    : T_LOGICAL_3OP<"or",  "or",  0b11, 0>;
1615 def C4_and_andn : T_LOGICAL_3OP<"and", "and", 0b00, 1>;
1616 def C4_and_orn  : T_LOGICAL_3OP<"and", "or",  0b01, 1>;
1617 def C4_or_andn  : T_LOGICAL_3OP<"or",  "and", 0b10, 1>;
1618 def C4_or_orn   : T_LOGICAL_3OP<"or",  "or",  0b11, 1>;
1619 }
1620
1621 //===----------------------------------------------------------------------===//
1622 // CR -
1623 //===----------------------------------------------------------------------===//
1624
1625 //===----------------------------------------------------------------------===//
1626 // XTYPE/ALU +
1627 //===----------------------------------------------------------------------===//
1628
1629 // Logical with-not instructions.
1630 let validSubTargets = HasV4SubT, isCodeGenOnly = 0 in {
1631   def A4_andnp : T_ALU64_logical<"and", 0b001, 1, 0, 1>;
1632   def A4_ornp  : T_ALU64_logical<"or",  0b011, 1, 0, 1>;
1633 }
1634
1635 let hasNewValue = 1, hasSideEffects = 0, isCodeGenOnly = 0 in
1636 def S4_parity: ALU64Inst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
1637       "$Rd = parity($Rs, $Rt)", [], "", ALU64_tc_2_SLOT23> {
1638   bits<5> Rd;
1639   bits<5> Rs;
1640   bits<5> Rt;
1641
1642   let IClass = 0b1101;
1643   let Inst{27-21} = 0b0101111;
1644   let Inst{20-16} = Rs;
1645   let Inst{12-8} = Rt;
1646   let Inst{4-0} = Rd;
1647 }
1648 //  Add and accumulate.
1649 //  Rd=add(Rs,add(Ru,#s6))
1650 let isExtentSigned = 1, hasNewValue = 1, isExtendable = 1, opExtentBits = 6,
1651     opExtendable = 3, isCodeGenOnly = 0 in
1652 def S4_addaddi : ALU64Inst <(outs IntRegs:$Rd),
1653                             (ins IntRegs:$Rs, IntRegs:$Ru, s6Ext:$s6),
1654   "$Rd = add($Rs, add($Ru, #$s6))" ,
1655   [(set (i32 IntRegs:$Rd), (add (i32 IntRegs:$Rs),
1656                            (add (i32 IntRegs:$Ru), s6_16ExtPred:$s6)))],
1657   "", ALU64_tc_2_SLOT23> {
1658     bits<5> Rd;
1659     bits<5> Rs;
1660     bits<5> Ru;
1661     bits<6> s6;
1662
1663     let IClass = 0b1101;
1664
1665     let Inst{27-23} = 0b10110;
1666     let Inst{22-21} = s6{5-4};
1667     let Inst{20-16} = Rs;
1668     let Inst{13}    = s6{3};
1669     let Inst{12-8}  = Rd;
1670     let Inst{7-5}   = s6{2-0};
1671     let Inst{4-0}   = Ru;
1672   }
1673
1674 let isExtentSigned = 1, hasSideEffects = 0, hasNewValue = 1, isExtendable = 1,
1675     opExtentBits = 6, opExtendable = 2, isCodeGenOnly = 0 in
1676 def S4_subaddi: ALU64Inst <(outs IntRegs:$Rd),
1677                            (ins IntRegs:$Rs, s6Ext:$s6, IntRegs:$Ru),
1678   "$Rd = add($Rs, sub(#$s6, $Ru))",
1679   [], "", ALU64_tc_2_SLOT23> {
1680     bits<5> Rd;
1681     bits<5> Rs;
1682     bits<6> s6;
1683     bits<5> Ru;
1684
1685     let IClass = 0b1101;
1686
1687     let Inst{27-23} = 0b10111;
1688     let Inst{22-21} = s6{5-4};
1689     let Inst{20-16} = Rs;
1690     let Inst{13}    = s6{3};
1691     let Inst{12-8}  = Rd;
1692     let Inst{7-5}   = s6{2-0};
1693     let Inst{4-0}   = Ru;
1694   }
1695
1696 // Extract bitfield
1697 // Rdd=extract(Rss,#u6,#U6)
1698 // Rdd=extract(Rss,Rtt)
1699 // Rd=extract(Rs,Rtt)
1700 // Rd=extract(Rs,#u5,#U5)
1701
1702 let isCodeGenOnly = 0 in {
1703 def S4_extractp_rp : T_S3op_64 < "extract",  0b11, 0b100, 0>;
1704 def S4_extractp    : T_S2op_extract <"extract",  0b1010, DoubleRegs, u6Imm>;
1705 }
1706
1707 let hasNewValue = 1, isCodeGenOnly = 0 in {
1708   def S4_extract_rp : T_S3op_extract<"extract",  0b01>;
1709   def S4_extract    : T_S2op_extract <"extract",  0b1101, IntRegs, u5Imm>;
1710 }
1711
1712 let Itinerary = M_tc_3x_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
1713   def M4_mac_up_s1_sat: T_MType_acc_rr<"+= mpy", 0b011, 0b000, 0, [], 0, 1, 1>;
1714   def M4_nac_up_s1_sat: T_MType_acc_rr<"-= mpy", 0b011, 0b001, 0, [], 0, 1, 1>;
1715 }
1716
1717 // Logical xor with xor accumulation.
1718 // Rxx^=xor(Rss,Rtt)
1719 let hasSideEffects = 0, isCodeGenOnly = 0 in
1720 def M4_xor_xacc
1721   : SInst <(outs DoubleRegs:$Rxx),
1722            (ins DoubleRegs:$dst2, DoubleRegs:$Rss, DoubleRegs:$Rtt),
1723   "$Rxx ^= xor($Rss, $Rtt)",
1724   [(set (i64 DoubleRegs:$Rxx),
1725    (xor (i64 DoubleRegs:$dst2), (xor (i64 DoubleRegs:$Rss),
1726                                      (i64 DoubleRegs:$Rtt))))],
1727   "$dst2 = $Rxx", S_3op_tc_1_SLOT23> {
1728     bits<5> Rxx;
1729     bits<5> Rss;
1730     bits<5> Rtt;
1731
1732     let IClass = 0b1100;
1733
1734     let Inst{27-23} = 0b10101;
1735     let Inst{20-16} = Rss;
1736     let Inst{12-8}  = Rtt;
1737     let Inst{4-0}   = Rxx;
1738   }
1739
1740 // Split bitfield
1741 let isCodeGenOnly = 0 in
1742 def A4_bitspliti : T_S2op_2_di <"bitsplit", 0b110, 0b100>;
1743
1744 // Arithmetic/Convergent round
1745 let isCodeGenOnly = 0 in
1746 def A4_cround_ri : T_S2op_2_ii <"cround", 0b111, 0b000>;
1747
1748 let isCodeGenOnly = 0 in
1749 def A4_round_ri  : T_S2op_2_ii <"round", 0b111, 0b100>;
1750
1751 let Defs = [USR_OVF], isCodeGenOnly = 0 in
1752 def A4_round_ri_sat : T_S2op_2_ii <"round", 0b111, 0b110, 1>;
1753
1754 // Logical-logical words.
1755 // Compound or-and -- Rx=or(Ru,and(Rx,#s10))
1756 let isExtentSigned = 1, hasNewValue = 1, isExtendable = 1, opExtentBits = 10,
1757     opExtendable = 3, isCodeGenOnly = 0 in
1758 def S4_or_andix:
1759   ALU64Inst<(outs IntRegs:$Rx),
1760             (ins IntRegs:$Ru, IntRegs:$_src_, s10Ext:$s10),
1761   "$Rx = or($Ru, and($_src_, #$s10))" ,
1762   [(set (i32 IntRegs:$Rx),
1763         (or (i32 IntRegs:$Ru), (and (i32 IntRegs:$_src_), s10ExtPred:$s10)))] ,
1764   "$_src_ = $Rx", ALU64_tc_2_SLOT23> {
1765     bits<5> Rx;
1766     bits<5> Ru;
1767     bits<10> s10;
1768
1769     let IClass = 0b1101;
1770
1771     let Inst{27-22} = 0b101001;
1772     let Inst{20-16} = Rx;
1773     let Inst{21}    = s10{9};
1774     let Inst{13-5}  = s10{8-0};
1775     let Inst{4-0}   = Ru;
1776   }
1777
1778 // Miscellaneous ALU64 instructions.
1779 //
1780 let hasNewValue = 1, hasSideEffects = 0, isCodeGenOnly = 0 in
1781 def A4_modwrapu: ALU64Inst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
1782       "$Rd = modwrap($Rs, $Rt)", [], "", ALU64_tc_2_SLOT23> {
1783   bits<5> Rd;
1784   bits<5> Rs;
1785   bits<5> Rt;
1786
1787   let IClass = 0b1101;
1788   let Inst{27-21} = 0b0011111;
1789   let Inst{20-16} = Rs;
1790   let Inst{12-8} = Rt;
1791   let Inst{7-5} = 0b111;
1792   let Inst{4-0} = Rd;
1793 }
1794
1795 let hasSideEffects = 0, isCodeGenOnly = 0 in
1796 def A4_bitsplit: ALU64Inst<(outs DoubleRegs:$Rd),
1797       (ins IntRegs:$Rs, IntRegs:$Rt),
1798       "$Rd = bitsplit($Rs, $Rt)", [], "", ALU64_tc_1_SLOT23> {
1799   bits<5> Rd;
1800   bits<5> Rs;
1801   bits<5> Rt;
1802
1803   let IClass = 0b1101;
1804   let Inst{27-24} = 0b0100;
1805   let Inst{21} = 0b1;
1806   let Inst{20-16} = Rs;
1807   let Inst{12-8} = Rt;
1808   let Inst{4-0} = Rd;
1809 }
1810
1811 let isCodeGenOnly = 0 in {
1812 // Rx[&|]=xor(Rs,Rt)
1813 def M4_or_xor   : T_MType_acc_rr < "|= xor", 0b110, 0b001, 0>;
1814 def M4_and_xor  : T_MType_acc_rr < "&= xor", 0b010, 0b010, 0>;
1815
1816 // Rx[&|^]=or(Rs,Rt)
1817 def M4_xor_or   : T_MType_acc_rr < "^= or",  0b110, 0b011, 0>;
1818
1819 let CextOpcode = "ORr_ORr" in
1820 def M4_or_or    : T_MType_acc_rr < "|= or",  0b110, 0b000, 0>;
1821 def M4_and_or   : T_MType_acc_rr < "&= or",  0b010, 0b001, 0>;
1822
1823 // Rx[&|^]=and(Rs,Rt)
1824 def M4_xor_and  : T_MType_acc_rr < "^= and", 0b110, 0b010, 0>;
1825
1826 let CextOpcode = "ORr_ANDr" in
1827 def M4_or_and   : T_MType_acc_rr < "|= and", 0b010, 0b011, 0>;
1828 def M4_and_and  : T_MType_acc_rr < "&= and", 0b010, 0b000, 0>;
1829
1830 // Rx[&|^]=and(Rs,~Rt)
1831 def M4_xor_andn : T_MType_acc_rr < "^= and", 0b001, 0b010, 0, [], 1>;
1832 def M4_or_andn  : T_MType_acc_rr < "|= and", 0b001, 0b000, 0, [], 1>;
1833 def M4_and_andn : T_MType_acc_rr < "&= and", 0b001, 0b001, 0, [], 1>;
1834 }
1835
1836 // Compound or-or and or-and
1837 let isExtentSigned = 1, InputType = "imm", hasNewValue = 1, isExtendable = 1,
1838     opExtentBits = 10, opExtendable = 3 in
1839 class T_CompOR <string mnemonic, bits<2> MajOp, SDNode OpNode>
1840   : MInst_acc <(outs IntRegs:$Rx),
1841                (ins IntRegs:$src1, IntRegs:$Rs, s10Ext:$s10),
1842   "$Rx |= "#mnemonic#"($Rs, #$s10)",
1843   [(set (i32 IntRegs:$Rx), (or (i32 IntRegs:$src1),
1844                            (OpNode (i32 IntRegs:$Rs), s10ExtPred:$s10)))],
1845   "$src1 = $Rx", ALU64_tc_2_SLOT23>, ImmRegRel {
1846     bits<5> Rx;
1847     bits<5> Rs;
1848     bits<10> s10;
1849
1850     let IClass = 0b1101;
1851
1852     let Inst{27-24} = 0b1010;
1853     let Inst{23-22} = MajOp;
1854     let Inst{20-16} = Rs;
1855     let Inst{21}    = s10{9};
1856     let Inst{13-5}  = s10{8-0};
1857     let Inst{4-0}   = Rx;
1858   }
1859
1860 let CextOpcode = "ORr_ANDr", isCodeGenOnly = 0 in
1861 def S4_or_andi : T_CompOR <"and", 0b00, and>;
1862
1863 let CextOpcode = "ORr_ORr", isCodeGenOnly = 0 in
1864 def S4_or_ori : T_CompOR <"or", 0b10, or>;
1865
1866 //    Modulo wrap
1867 //        Rd=modwrap(Rs,Rt)
1868 //    Round
1869 //        Rd=cround(Rs,#u5)
1870 //        Rd=cround(Rs,Rt)
1871 //        Rd=round(Rs,#u5)[:sat]
1872 //        Rd=round(Rs,Rt)[:sat]
1873 //    Vector reduce add unsigned halfwords
1874 //        Rd=vraddh(Rss,Rtt)
1875 //    Vector add bytes
1876 //        Rdd=vaddb(Rss,Rtt)
1877 //    Vector conditional negate
1878 //        Rdd=vcnegh(Rss,Rt)
1879 //        Rxx+=vrcnegh(Rss,Rt)
1880 //    Vector maximum bytes
1881 //        Rdd=vmaxb(Rtt,Rss)
1882 //    Vector reduce maximum halfwords
1883 //        Rxx=vrmaxh(Rss,Ru)
1884 //        Rxx=vrmaxuh(Rss,Ru)
1885 //    Vector reduce maximum words
1886 //        Rxx=vrmaxuw(Rss,Ru)
1887 //        Rxx=vrmaxw(Rss,Ru)
1888 //    Vector minimum bytes
1889 //        Rdd=vminb(Rtt,Rss)
1890 //    Vector reduce minimum halfwords
1891 //        Rxx=vrminh(Rss,Ru)
1892 //        Rxx=vrminuh(Rss,Ru)
1893 //    Vector reduce minimum words
1894 //        Rxx=vrminuw(Rss,Ru)
1895 //        Rxx=vrminw(Rss,Ru)
1896 //    Vector subtract bytes
1897 //        Rdd=vsubb(Rss,Rtt)
1898
1899 //===----------------------------------------------------------------------===//
1900 // XTYPE/ALU -
1901 //===----------------------------------------------------------------------===//
1902
1903 //===----------------------------------------------------------------------===//
1904 // XTYPE/BIT +
1905 //===----------------------------------------------------------------------===//
1906
1907 // Bit reverse
1908 let isCodeGenOnly = 0 in
1909 def S2_brevp : T_S2op_3 <"brev", 0b11, 0b110>;
1910
1911 // Bit count
1912 let isCodeGenOnly = 0 in {
1913 def S2_ct0p : T_COUNT_LEADING_64<"ct0", 0b111, 0b010>;
1914 def S2_ct1p : T_COUNT_LEADING_64<"ct1", 0b111, 0b100>;
1915 def S4_clbpnorm : T_COUNT_LEADING_64<"normamt", 0b011, 0b000>;
1916 }
1917
1918 def: Pat<(i32 (trunc (cttz (i64 DoubleRegs:$Rss)))),
1919          (S2_ct0p (i64 DoubleRegs:$Rss))>;
1920 def: Pat<(i32 (trunc (cttz (not (i64 DoubleRegs:$Rss))))),
1921          (S2_ct1p (i64 DoubleRegs:$Rss))>;
1922
1923 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
1924 def S4_clbaddi : SInst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, s6Imm:$s6),
1925     "$Rd = add(clb($Rs), #$s6)", [], "", S_2op_tc_2_SLOT23> {
1926   bits<5> Rs;
1927   bits<5> Rd;
1928   bits<6> s6;
1929   let IClass = 0b1000;
1930   let Inst{27-24} = 0b1100;
1931   let Inst{23-21} = 0b001;
1932   let Inst{20-16} = Rs;
1933   let Inst{13-8} = s6;
1934   let Inst{7-5} = 0b000;
1935   let Inst{4-0} = Rd;
1936 }
1937
1938 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
1939 def S4_clbpaddi : SInst<(outs IntRegs:$Rd), (ins DoubleRegs:$Rs, s6Imm:$s6),
1940     "$Rd = add(clb($Rs), #$s6)", [], "", S_2op_tc_2_SLOT23> {
1941   bits<5> Rs;
1942   bits<5> Rd;
1943   bits<6> s6;
1944   let IClass = 0b1000;
1945   let Inst{27-24} = 0b1000;
1946   let Inst{23-21} = 0b011;
1947   let Inst{20-16} = Rs;
1948   let Inst{13-8} = s6;
1949   let Inst{7-5} = 0b010;
1950   let Inst{4-0} = Rd;
1951 }
1952
1953
1954 // Bit test/set/clear
1955 let isCodeGenOnly = 0 in {
1956 def S4_ntstbit_i : T_TEST_BIT_IMM<"!tstbit", 0b001>;
1957 def S4_ntstbit_r : T_TEST_BIT_REG<"!tstbit", 1>;
1958 }
1959
1960 let AddedComplexity = 20 in {   // Complexity greater than cmp reg-imm.
1961   def: Pat<(i1 (seteq (and (shl 1, u5ImmPred:$u5), (i32 IntRegs:$Rs)), 0)),
1962            (S4_ntstbit_i (i32 IntRegs:$Rs), u5ImmPred:$u5)>;
1963   def: Pat<(i1 (seteq (and (shl 1, (i32 IntRegs:$Rt)), (i32 IntRegs:$Rs)), 0)),
1964            (S4_ntstbit_r (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))>;
1965 }
1966
1967 // Add extra complexity to prefer these instructions over bitsset/bitsclr.
1968 // The reason is that tstbit/ntstbit can be folded into a compound instruction:
1969 //   if ([!]tstbit(...)) jump ...
1970 let AddedComplexity = 100 in
1971 def: Pat<(i1 (setne (and (i32 IntRegs:$Rs), (i32 Set5ImmPred:$u5)), (i32 0))),
1972          (S2_tstbit_i (i32 IntRegs:$Rs), (BITPOS32 Set5ImmPred:$u5))>;
1973
1974 let AddedComplexity = 100 in
1975 def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), (i32 Set5ImmPred:$u5)), (i32 0))),
1976          (S4_ntstbit_i (i32 IntRegs:$Rs), (BITPOS32 Set5ImmPred:$u5))>;
1977
1978 let isCodeGenOnly = 0 in {
1979 def C4_nbitsset  : T_TEST_BITS_REG<"!bitsset", 0b01, 1>;
1980 def C4_nbitsclr  : T_TEST_BITS_REG<"!bitsclr", 0b10, 1>;
1981 def C4_nbitsclri : T_TEST_BITS_IMM<"!bitsclr", 0b10, 1>;
1982 }
1983
1984 // Do not increase complexity of these patterns. In the DAG, "cmp i8" may be
1985 // represented as a compare against "value & 0xFF", which is an exact match
1986 // for cmpb (same for cmph). The patterns below do not contain any additional
1987 // complexity that would make them preferable, and if they were actually used
1988 // instead of cmpb/cmph, they would result in a compare against register that
1989 // is loaded with the byte/half mask (i.e. 0xFF or 0xFFFF).
1990 def: Pat<(i1 (setne (and I32:$Rs, u6ImmPred:$u6), 0)),
1991          (C4_nbitsclri I32:$Rs, u6ImmPred:$u6)>;
1992 def: Pat<(i1 (setne (and I32:$Rs, I32:$Rt), 0)),
1993          (C4_nbitsclr I32:$Rs, I32:$Rt)>;
1994 def: Pat<(i1 (setne (and I32:$Rs, I32:$Rt), I32:$Rt)),
1995          (C4_nbitsset I32:$Rs, I32:$Rt)>;
1996
1997 //===----------------------------------------------------------------------===//
1998 // XTYPE/BIT -
1999 //===----------------------------------------------------------------------===//
2000
2001 //===----------------------------------------------------------------------===//
2002 // XTYPE/MPY +
2003 //===----------------------------------------------------------------------===//
2004
2005 // Rd=add(#u6,mpyi(Rs,#U6)) -- Multiply by immed and add immed.
2006
2007 let hasNewValue = 1, isExtendable = 1, opExtentBits = 6, opExtendable = 1,
2008     isCodeGenOnly = 0 in
2009 def M4_mpyri_addi : MInst<(outs IntRegs:$Rd),
2010   (ins u6Ext:$u6, IntRegs:$Rs, u6Imm:$U6),
2011   "$Rd = add(#$u6, mpyi($Rs, #$U6))" ,
2012   [(set (i32 IntRegs:$Rd),
2013         (add (mul (i32 IntRegs:$Rs), u6ImmPred:$U6),
2014              u6ExtPred:$u6))] ,"",ALU64_tc_3x_SLOT23> {
2015     bits<5> Rd;
2016     bits<6> u6;
2017     bits<5> Rs;
2018     bits<6> U6;
2019
2020     let IClass = 0b1101;
2021
2022     let Inst{27-24} = 0b1000;
2023     let Inst{23}    = U6{5};
2024     let Inst{22-21} = u6{5-4};
2025     let Inst{20-16} = Rs;
2026     let Inst{13}    = u6{3};
2027     let Inst{12-8}  = Rd;
2028     let Inst{7-5}   = u6{2-0};
2029     let Inst{4-0}   = U6{4-0};
2030   }
2031
2032 // Rd=add(#u6,mpyi(Rs,Rt))
2033 let CextOpcode = "ADD_MPY", InputType = "imm", hasNewValue = 1,
2034     isExtendable = 1, opExtentBits = 6, opExtendable = 1, isCodeGenOnly = 0 in
2035 def M4_mpyrr_addi : MInst <(outs IntRegs:$Rd),
2036   (ins u6Ext:$u6, IntRegs:$Rs, IntRegs:$Rt),
2037   "$Rd = add(#$u6, mpyi($Rs, $Rt))" ,
2038   [(set (i32 IntRegs:$Rd),
2039         (add (mul (i32 IntRegs:$Rs), (i32 IntRegs:$Rt)), u6ExtPred:$u6))],
2040   "", ALU64_tc_3x_SLOT23>, ImmRegRel {
2041     bits<5> Rd;
2042     bits<6> u6;
2043     bits<5> Rs;
2044     bits<5> Rt;
2045
2046     let IClass = 0b1101;
2047
2048     let Inst{27-23} = 0b01110;
2049     let Inst{22-21} = u6{5-4};
2050     let Inst{20-16} = Rs;
2051     let Inst{13}    = u6{3};
2052     let Inst{12-8}  = Rt;
2053     let Inst{7-5}   = u6{2-0};
2054     let Inst{4-0}   = Rd;
2055   }
2056
2057 let hasNewValue = 1 in
2058 class T_AddMpy <bit MajOp, PatLeaf ImmPred, dag ins>
2059   : ALU64Inst <(outs IntRegs:$dst), ins,
2060   "$dst = add($src1, mpyi("#!if(MajOp,"$src3, #$src2))",
2061                                       "#$src2, $src3))"),
2062   [(set (i32 IntRegs:$dst),
2063         (add (i32 IntRegs:$src1), (mul (i32 IntRegs:$src3), ImmPred:$src2)))],
2064   "", ALU64_tc_3x_SLOT23> {
2065     bits<5> dst;
2066     bits<5> src1;
2067     bits<8> src2;
2068     bits<5> src3;
2069
2070     let IClass = 0b1101;
2071
2072     bits<6> ImmValue = !if(MajOp, src2{5-0}, src2{7-2});
2073
2074     let Inst{27-24} = 0b1111;
2075     let Inst{23}    = MajOp;
2076     let Inst{22-21} = ImmValue{5-4};
2077     let Inst{20-16} = src3;
2078     let Inst{13}    = ImmValue{3};
2079     let Inst{12-8}  = dst;
2080     let Inst{7-5}   = ImmValue{2-0};
2081     let Inst{4-0}   = src1;
2082   }
2083
2084 let isCodeGenOnly = 0 in
2085 def M4_mpyri_addr_u2 : T_AddMpy<0b0, u6_2ImmPred,
2086                        (ins IntRegs:$src1, u6_2Imm:$src2, IntRegs:$src3)>;
2087
2088 let isExtendable = 1, opExtentBits = 6, opExtendable = 3,
2089     CextOpcode = "ADD_MPY", InputType = "imm", isCodeGenOnly = 0 in
2090 def M4_mpyri_addr : T_AddMpy<0b1, u6ExtPred,
2091                     (ins IntRegs:$src1, IntRegs:$src3, u6Ext:$src2)>, ImmRegRel;
2092
2093 // Rx=add(Ru,mpyi(Rx,Rs))
2094 let validSubTargets = HasV4SubT, CextOpcode = "ADD_MPY", InputType = "reg",
2095     hasNewValue = 1, isCodeGenOnly = 0 in
2096 def M4_mpyrr_addr: MInst_acc <(outs IntRegs:$Rx),
2097                               (ins IntRegs:$Ru, IntRegs:$_src_, IntRegs:$Rs),
2098   "$Rx = add($Ru, mpyi($_src_, $Rs))",
2099   [(set (i32 IntRegs:$Rx), (add (i32 IntRegs:$Ru),
2100                            (mul (i32 IntRegs:$_src_), (i32 IntRegs:$Rs))))],
2101   "$_src_ = $Rx", M_tc_3x_SLOT23>, ImmRegRel {
2102     bits<5> Rx;
2103     bits<5> Ru;
2104     bits<5> Rs;
2105
2106     let IClass = 0b1110;
2107
2108     let Inst{27-21} = 0b0011000;
2109     let Inst{12-8} = Rx;
2110     let Inst{4-0} = Ru;
2111     let Inst{20-16} = Rs;
2112   }
2113
2114 // Rd=add(##,mpyi(Rs,#U6))
2115 def : Pat <(add (mul (i32 IntRegs:$src2), u6ImmPred:$src3),
2116                      (HexagonCONST32 tglobaladdr:$src1)),
2117            (i32 (M4_mpyri_addi tglobaladdr:$src1, IntRegs:$src2,
2118                                u6ImmPred:$src3))>;
2119
2120 // Rd=add(##,mpyi(Rs,Rt))
2121 def : Pat <(add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
2122                      (HexagonCONST32 tglobaladdr:$src1)),
2123            (i32 (M4_mpyrr_addi tglobaladdr:$src1, IntRegs:$src2,
2124                                IntRegs:$src3))>;
2125
2126 // Vector reduce multiply word by signed half (32x16)
2127 // Rdd=vrmpyweh(Rss,Rtt)[:<<1]
2128 // Rdd=vrmpywoh(Rss,Rtt)[:<<1]
2129 // Rxx+=vrmpyweh(Rss,Rtt)[:<<1]
2130 // Rxx+=vrmpywoh(Rss,Rtt)[:<<1]
2131
2132 // Multiply and use upper result
2133 // Rd=mpy(Rs,Rt.H):<<1:sat
2134 // Rd=mpy(Rs,Rt.L):<<1:sat
2135 // Rd=mpy(Rs,Rt):<<1
2136 // Rd=mpy(Rs,Rt):<<1:sat
2137 // Rd=mpysu(Rs,Rt)
2138 // Rx+=mpy(Rs,Rt):<<1:sat
2139 // Rx-=mpy(Rs,Rt):<<1:sat
2140
2141 // Vector multiply bytes
2142 // Rdd=vmpybsu(Rs,Rt)
2143 // Rdd=vmpybu(Rs,Rt)
2144 // Rxx+=vmpybsu(Rs,Rt)
2145 // Rxx+=vmpybu(Rs,Rt)
2146
2147 // Vector polynomial multiply halfwords
2148 // Rdd=vpmpyh(Rs,Rt)
2149 // Rxx^=vpmpyh(Rs,Rt)
2150
2151 // Polynomial multiply words
2152 // Rdd=pmpyw(Rs,Rt)
2153 let isCodeGenOnly = 0 in
2154 def M4_pmpyw : T_XTYPE_mpy64 < "pmpyw", 0b010, 0b111, 0, 0, 0>;
2155
2156 // Rxx^=pmpyw(Rs,Rt)
2157 let isCodeGenOnly = 0 in
2158 def M4_pmpyw_acc  : T_XTYPE_mpy64_acc < "pmpyw", "^", 0b001, 0b111, 0, 0, 0>;
2159
2160 //===----------------------------------------------------------------------===//
2161 // XTYPE/MPY -
2162 //===----------------------------------------------------------------------===//
2163
2164
2165 //===----------------------------------------------------------------------===//
2166 // XTYPE/SHIFT +
2167 //===----------------------------------------------------------------------===//
2168 // Shift by immediate and accumulate/logical.
2169 // Rx=add(#u8,asl(Rx,#U5))  Rx=add(#u8,lsr(Rx,#U5))
2170 // Rx=sub(#u8,asl(Rx,#U5))  Rx=sub(#u8,lsr(Rx,#U5))
2171 // Rx=and(#u8,asl(Rx,#U5))  Rx=and(#u8,lsr(Rx,#U5))
2172 // Rx=or(#u8,asl(Rx,#U5))   Rx=or(#u8,lsr(Rx,#U5))
2173 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2174     hasNewValue = 1, opNewValue = 0, validSubTargets = HasV4SubT in
2175 class T_S4_ShiftOperate<string MnOp, string MnSh, SDNode Op, SDNode Sh,
2176                         bit asl_lsr, bits<2> MajOp, InstrItinClass Itin>
2177   : MInst_acc<(outs IntRegs:$Rd), (ins u8Ext:$u8, IntRegs:$Rx, u5Imm:$U5),
2178       "$Rd = "#MnOp#"(#$u8, "#MnSh#"($Rx, #$U5))",
2179       [(set (i32 IntRegs:$Rd),
2180             (Op (Sh I32:$Rx, u5ImmPred:$U5), u8ExtPred:$u8))],
2181       "$Rd = $Rx", Itin> {
2182
2183   bits<5> Rd;
2184   bits<8> u8;
2185   bits<5> Rx;
2186   bits<5> U5;
2187
2188   let IClass = 0b1101;
2189   let Inst{27-24} = 0b1110;
2190   let Inst{23-21} = u8{7-5};
2191   let Inst{20-16} = Rd;
2192   let Inst{13} = u8{4};
2193   let Inst{12-8} = U5;
2194   let Inst{7-5} = u8{3-1};
2195   let Inst{4} = asl_lsr;
2196   let Inst{3} = u8{0};
2197   let Inst{2-1} = MajOp;
2198 }
2199
2200 multiclass T_ShiftOperate<string mnemonic, SDNode Op, bits<2> MajOp,
2201                           InstrItinClass Itin> {
2202   def _asl_ri : T_S4_ShiftOperate<mnemonic, "asl", Op, shl, 0, MajOp, Itin>;
2203   def _lsr_ri : T_S4_ShiftOperate<mnemonic, "lsr", Op, srl, 1, MajOp, Itin>;
2204 }
2205
2206 let AddedComplexity = 200, isCodeGenOnly = 0 in {
2207   defm S4_addi : T_ShiftOperate<"add", add, 0b10, ALU64_tc_2_SLOT23>;
2208   defm S4_andi : T_ShiftOperate<"and", and, 0b00, ALU64_tc_2_SLOT23>;
2209 }
2210
2211 let AddedComplexity = 30, isCodeGenOnly = 0 in
2212 defm S4_ori  : T_ShiftOperate<"or",  or,  0b01, ALU64_tc_1_SLOT23>;
2213
2214 let isCodeGenOnly = 0 in
2215 defm S4_subi : T_ShiftOperate<"sub", sub, 0b11, ALU64_tc_1_SLOT23>;
2216
2217
2218 // Rd=[cround|round](Rs,Rt)
2219 let hasNewValue = 1, Itinerary = S_3op_tc_2_SLOT23, isCodeGenOnly = 0 in {
2220   def A4_cround_rr    : T_S3op_3 < "cround", IntRegs, 0b11, 0b00>;
2221   def A4_round_rr     : T_S3op_3 < "round", IntRegs, 0b11, 0b10>;
2222 }
2223
2224 // Rd=round(Rs,Rt):sat
2225 let hasNewValue = 1, Defs = [USR_OVF], Itinerary = S_3op_tc_2_SLOT23,
2226     isCodeGenOnly = 0 in
2227 def A4_round_rr_sat : T_S3op_3 < "round", IntRegs, 0b11, 0b11, 1>;
2228
2229 // Rdd=[add|sub](Rss,Rtt,Px):carry
2230 let isPredicateLate = 1, hasSideEffects = 0 in
2231 class T_S3op_carry <string mnemonic, bits<3> MajOp>
2232   : SInst < (outs DoubleRegs:$Rdd, PredRegs:$Px),
2233             (ins DoubleRegs:$Rss, DoubleRegs:$Rtt, PredRegs:$Pu),
2234   "$Rdd = "#mnemonic#"($Rss, $Rtt, $Pu):carry",
2235   [], "$Px = $Pu", S_3op_tc_1_SLOT23 > {
2236     bits<5> Rdd;
2237     bits<5> Rss;
2238     bits<5> Rtt;
2239     bits<2> Pu;
2240
2241     let IClass = 0b1100;
2242
2243     let Inst{27-24} = 0b0010;
2244     let Inst{23-21} = MajOp;
2245     let Inst{20-16} = Rss;
2246     let Inst{12-8}  = Rtt;
2247     let Inst{6-5}   = Pu;
2248     let Inst{4-0}   = Rdd;
2249   }
2250
2251 let isCodeGenOnly = 0 in {
2252 def A4_addp_c : T_S3op_carry < "add", 0b110 >;
2253 def A4_subp_c : T_S3op_carry < "sub", 0b111 >;
2254 }
2255
2256 // Shift an immediate left by register amount.
2257 let hasNewValue = 1, hasSideEffects = 0, isCodeGenOnly = 0 in
2258 def S4_lsli: SInst <(outs IntRegs:$Rd), (ins s6Imm:$s6, IntRegs:$Rt),
2259   "$Rd = lsl(#$s6, $Rt)" ,
2260   [(set (i32 IntRegs:$Rd), (shl s6ImmPred:$s6,
2261                                  (i32 IntRegs:$Rt)))],
2262   "", S_3op_tc_1_SLOT23> {
2263     bits<5> Rd;
2264     bits<6> s6;
2265     bits<5> Rt;
2266
2267     let IClass = 0b1100;
2268
2269     let Inst{27-22} = 0b011010;
2270     let Inst{20-16} = s6{5-1};
2271     let Inst{12-8}  = Rt;
2272     let Inst{7-6}   = 0b11;
2273     let Inst{4-0}   = Rd;
2274     let Inst{5}     = s6{0};
2275   }
2276
2277 //===----------------------------------------------------------------------===//
2278 // XTYPE/SHIFT -
2279 //===----------------------------------------------------------------------===//
2280
2281 //===----------------------------------------------------------------------===//
2282 // MEMOP: Word, Half, Byte
2283 //===----------------------------------------------------------------------===//
2284
2285 def MEMOPIMM : SDNodeXForm<imm, [{
2286   // Call the transformation function XformM5ToU5Imm to get the negative
2287   // immediate's positive counterpart.
2288   int32_t imm = N->getSExtValue();
2289   return XformM5ToU5Imm(imm);
2290 }]>;
2291
2292 def MEMOPIMM_HALF : SDNodeXForm<imm, [{
2293   // -1 .. -31 represented as 65535..65515
2294   // assigning to a short restores our desired signed value.
2295   // Call the transformation function XformM5ToU5Imm to get the negative
2296   // immediate's positive counterpart.
2297   int16_t imm = N->getSExtValue();
2298   return XformM5ToU5Imm(imm);
2299 }]>;
2300
2301 def MEMOPIMM_BYTE : SDNodeXForm<imm, [{
2302   // -1 .. -31 represented as 255..235
2303   // assigning to a char restores our desired signed value.
2304   // Call the transformation function XformM5ToU5Imm to get the negative
2305   // immediate's positive counterpart.
2306   int8_t imm = N->getSExtValue();
2307   return XformM5ToU5Imm(imm);
2308 }]>;
2309
2310 def SETMEMIMM : SDNodeXForm<imm, [{
2311    // Return the bit position we will set [0-31].
2312    // As an SDNode.
2313    int32_t imm = N->getSExtValue();
2314    return XformMskToBitPosU5Imm(imm);
2315 }]>;
2316
2317 def CLRMEMIMM : SDNodeXForm<imm, [{
2318    // Return the bit position we will clear [0-31].
2319    // As an SDNode.
2320    // we bit negate the value first
2321    int32_t imm = ~(N->getSExtValue());
2322    return XformMskToBitPosU5Imm(imm);
2323 }]>;
2324
2325 def SETMEMIMM_SHORT : SDNodeXForm<imm, [{
2326    // Return the bit position we will set [0-15].
2327    // As an SDNode.
2328    int16_t imm = N->getSExtValue();
2329    return XformMskToBitPosU4Imm(imm);
2330 }]>;
2331
2332 def CLRMEMIMM_SHORT : SDNodeXForm<imm, [{
2333    // Return the bit position we will clear [0-15].
2334    // As an SDNode.
2335    // we bit negate the value first
2336    int16_t imm = ~(N->getSExtValue());
2337    return XformMskToBitPosU4Imm(imm);
2338 }]>;
2339
2340 def SETMEMIMM_BYTE : SDNodeXForm<imm, [{
2341    // Return the bit position we will set [0-7].
2342    // As an SDNode.
2343    int8_t imm =  N->getSExtValue();
2344    return XformMskToBitPosU3Imm(imm);
2345 }]>;
2346
2347 def CLRMEMIMM_BYTE : SDNodeXForm<imm, [{
2348    // Return the bit position we will clear [0-7].
2349    // As an SDNode.
2350    // we bit negate the value first
2351    int8_t imm = ~(N->getSExtValue());
2352    return XformMskToBitPosU3Imm(imm);
2353 }]>;
2354
2355 //===----------------------------------------------------------------------===//
2356 // Template class for MemOp instructions with the register value.
2357 //===----------------------------------------------------------------------===//
2358 class MemOp_rr_base <string opc, bits<2> opcBits, Operand ImmOp,
2359                      string memOp, bits<2> memOpBits> :
2360       MEMInst_V4<(outs),
2361                  (ins IntRegs:$base, ImmOp:$offset, IntRegs:$delta),
2362                  opc#"($base+#$offset)"#memOp#"$delta",
2363                  []>,
2364                  Requires<[UseMEMOP]> {
2365
2366     bits<5> base;
2367     bits<5> delta;
2368     bits<32> offset;
2369     bits<6> offsetBits; // memb - u6:0 , memh - u6:1, memw - u6:2
2370
2371     let offsetBits = !if (!eq(opcBits, 0b00), offset{5-0},
2372                      !if (!eq(opcBits, 0b01), offset{6-1},
2373                      !if (!eq(opcBits, 0b10), offset{7-2},0)));
2374
2375     let opExtentAlign = opcBits;
2376     let IClass = 0b0011;
2377     let Inst{27-24} = 0b1110;
2378     let Inst{22-21} = opcBits;
2379     let Inst{20-16} = base;
2380     let Inst{13} = 0b0;
2381     let Inst{12-7} = offsetBits;
2382     let Inst{6-5} = memOpBits;
2383     let Inst{4-0} = delta;
2384 }
2385
2386 //===----------------------------------------------------------------------===//
2387 // Template class for MemOp instructions with the immediate value.
2388 //===----------------------------------------------------------------------===//
2389 class MemOp_ri_base <string opc, bits<2> opcBits, Operand ImmOp,
2390                      string memOp, bits<2> memOpBits> :
2391       MEMInst_V4 <(outs),
2392                   (ins IntRegs:$base, ImmOp:$offset, u5Imm:$delta),
2393                   opc#"($base+#$offset)"#memOp#"#$delta"
2394                   #!if(memOpBits{1},")", ""), // clrbit, setbit - include ')'
2395                   []>,
2396                   Requires<[UseMEMOP]> {
2397
2398     bits<5> base;
2399     bits<5> delta;
2400     bits<32> offset;
2401     bits<6> offsetBits; // memb - u6:0 , memh - u6:1, memw - u6:2
2402
2403     let offsetBits = !if (!eq(opcBits, 0b00), offset{5-0},
2404                      !if (!eq(opcBits, 0b01), offset{6-1},
2405                      !if (!eq(opcBits, 0b10), offset{7-2},0)));
2406
2407     let opExtentAlign = opcBits;
2408     let IClass = 0b0011;
2409     let Inst{27-24} = 0b1111;
2410     let Inst{22-21} = opcBits;
2411     let Inst{20-16} = base;
2412     let Inst{13} = 0b0;
2413     let Inst{12-7} = offsetBits;
2414     let Inst{6-5} = memOpBits;
2415     let Inst{4-0} = delta;
2416 }
2417
2418 // multiclass to define MemOp instructions with register operand.
2419 multiclass MemOp_rr<string opc, bits<2> opcBits, Operand ImmOp> {
2420   def L4_add#NAME : MemOp_rr_base <opc, opcBits, ImmOp, " += ", 0b00>; // add
2421   def L4_sub#NAME : MemOp_rr_base <opc, opcBits, ImmOp, " -= ", 0b01>; // sub
2422   def L4_and#NAME : MemOp_rr_base <opc, opcBits, ImmOp, " &= ", 0b10>; // and
2423   def L4_or#NAME  : MemOp_rr_base <opc, opcBits, ImmOp, " |= ", 0b11>; // or
2424 }
2425
2426 // multiclass to define MemOp instructions with immediate Operand.
2427 multiclass MemOp_ri<string opc, bits<2> opcBits, Operand ImmOp> {
2428   def L4_iadd#NAME : MemOp_ri_base <opc, opcBits, ImmOp, " += ", 0b00 >;
2429   def L4_isub#NAME : MemOp_ri_base <opc, opcBits, ImmOp, " -= ", 0b01 >;
2430   def L4_iand#NAME : MemOp_ri_base<opc, opcBits, ImmOp, " = clrbit(", 0b10>;
2431   def L4_ior#NAME : MemOp_ri_base<opc, opcBits, ImmOp, " = setbit(", 0b11>;
2432 }
2433
2434 multiclass MemOp_base <string opc, bits<2> opcBits, Operand ImmOp> {
2435   defm _#NAME : MemOp_rr <opc, opcBits, ImmOp>;
2436   defm _#NAME : MemOp_ri <opc, opcBits, ImmOp>;
2437 }
2438
2439 // Define MemOp instructions.
2440 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0,
2441     validSubTargets =HasV4SubT in {
2442   let opExtentBits = 6, accessSize = ByteAccess, isCodeGenOnly = 0 in
2443   defm memopb_io : MemOp_base <"memb", 0b00, u6_0Ext>;
2444
2445   let opExtentBits = 7, accessSize = HalfWordAccess, isCodeGenOnly = 0 in
2446   defm memoph_io : MemOp_base <"memh", 0b01, u6_1Ext>;
2447
2448   let opExtentBits = 8, accessSize = WordAccess, isCodeGenOnly = 0 in
2449   defm memopw_io : MemOp_base <"memw", 0b10, u6_2Ext>;
2450 }
2451
2452 //===----------------------------------------------------------------------===//
2453 // Multiclass to define 'Def Pats' for ALU operations on the memory
2454 // Here value used for the ALU operation is an immediate value.
2455 // mem[bh](Rs+#0) += #U5
2456 // mem[bh](Rs+#u6) += #U5
2457 //===----------------------------------------------------------------------===//
2458
2459 multiclass MemOpi_u5Pats <PatFrag ldOp, PatFrag stOp, PatLeaf ExtPred,
2460                           InstHexagon MI, SDNode OpNode> {
2461   let AddedComplexity = 180 in
2462   def : Pat < (stOp (OpNode (ldOp IntRegs:$addr), u5ImmPred:$addend),
2463                     IntRegs:$addr),
2464               (MI IntRegs:$addr, #0, u5ImmPred:$addend )>;
2465
2466   let AddedComplexity = 190 in
2467   def : Pat <(stOp (OpNode (ldOp (add IntRegs:$base, ExtPred:$offset)),
2468                      u5ImmPred:$addend),
2469              (add IntRegs:$base, ExtPred:$offset)),
2470        (MI IntRegs:$base, ExtPred:$offset, u5ImmPred:$addend)>;
2471 }
2472
2473 multiclass MemOpi_u5ALUOp<PatFrag ldOp, PatFrag stOp, PatLeaf ExtPred,
2474                           InstHexagon addMI, InstHexagon subMI> {
2475   defm : MemOpi_u5Pats<ldOp, stOp, ExtPred, addMI, add>;
2476   defm : MemOpi_u5Pats<ldOp, stOp, ExtPred, subMI, sub>;
2477 }
2478
2479 multiclass MemOpi_u5ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2480   // Half Word
2481   defm : MemOpi_u5ALUOp <ldOpHalf, truncstorei16, u6_1ExtPred,
2482                          L4_iadd_memoph_io, L4_isub_memoph_io>;
2483   // Byte
2484   defm : MemOpi_u5ALUOp <ldOpByte, truncstorei8, u6ExtPred,
2485                          L4_iadd_memopb_io, L4_isub_memopb_io>;
2486 }
2487
2488 let Predicates = [HasV4T, UseMEMOP] in {
2489   defm : MemOpi_u5ExtType<zextloadi8, zextloadi16>; // zero extend
2490   defm : MemOpi_u5ExtType<sextloadi8, sextloadi16>; // sign extend
2491   defm : MemOpi_u5ExtType<extloadi8,  extloadi16>;  // any extend
2492
2493   // Word
2494   defm : MemOpi_u5ALUOp <load, store, u6_2ExtPred, L4_iadd_memopw_io,
2495                          L4_isub_memopw_io>;
2496 }
2497
2498 //===----------------------------------------------------------------------===//
2499 // multiclass to define 'Def Pats' for ALU operations on the memory.
2500 // Here value used for the ALU operation is a negative value.
2501 // mem[bh](Rs+#0) += #m5
2502 // mem[bh](Rs+#u6) += #m5
2503 //===----------------------------------------------------------------------===//
2504
2505 multiclass MemOpi_m5Pats <PatFrag ldOp, PatFrag stOp, PatLeaf extPred,
2506                           PatLeaf immPred, ComplexPattern addrPred,
2507                           SDNodeXForm xformFunc, InstHexagon MI> {
2508   let AddedComplexity = 190 in
2509   def : Pat <(stOp (add (ldOp IntRegs:$addr), immPred:$subend),
2510                    IntRegs:$addr),
2511              (MI IntRegs:$addr, #0, (xformFunc immPred:$subend) )>;
2512
2513   let AddedComplexity = 195 in
2514   def : Pat<(stOp (add (ldOp (add IntRegs:$base, extPred:$offset)),
2515                        immPred:$subend),
2516                   (add IntRegs:$base, extPred:$offset)),
2517             (MI IntRegs:$base, extPred:$offset, (xformFunc immPred:$subend))>;
2518 }
2519
2520 multiclass MemOpi_m5ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2521   // Half Word
2522   defm : MemOpi_m5Pats <ldOpHalf, truncstorei16, u6_1ExtPred, m5HImmPred,
2523                         ADDRriU6_1, MEMOPIMM_HALF, L4_isub_memoph_io>;
2524   // Byte
2525   defm : MemOpi_m5Pats <ldOpByte, truncstorei8, u6ExtPred, m5BImmPred,
2526                         ADDRriU6_0, MEMOPIMM_BYTE, L4_isub_memopb_io>;
2527 }
2528
2529 let Predicates = [HasV4T, UseMEMOP] in {
2530   defm : MemOpi_m5ExtType<zextloadi8, zextloadi16>; // zero extend
2531   defm : MemOpi_m5ExtType<sextloadi8, sextloadi16>; // sign extend
2532   defm : MemOpi_m5ExtType<extloadi8,  extloadi16>;  // any extend
2533
2534   // Word
2535   defm : MemOpi_m5Pats <load, store, u6_2ExtPred, m5ImmPred,
2536                           ADDRriU6_2, MEMOPIMM, L4_isub_memopw_io>;
2537 }
2538
2539 //===----------------------------------------------------------------------===//
2540 // Multiclass to define 'def Pats' for bit operations on the memory.
2541 // mem[bhw](Rs+#0) = [clrbit|setbit](#U5)
2542 // mem[bhw](Rs+#u6) = [clrbit|setbit](#U5)
2543 //===----------------------------------------------------------------------===//
2544
2545 multiclass MemOpi_bitPats <PatFrag ldOp, PatFrag stOp, PatLeaf immPred,
2546                      PatLeaf extPred, ComplexPattern addrPred,
2547                      SDNodeXForm xformFunc, InstHexagon MI, SDNode OpNode> {
2548
2549   // mem[bhw](Rs+#u6:[012]) = [clrbit|setbit](#U5)
2550   let AddedComplexity = 250 in
2551   def : Pat<(stOp (OpNode (ldOp (add IntRegs:$base, extPred:$offset)),
2552                           immPred:$bitend),
2553                   (add IntRegs:$base, extPred:$offset)),
2554             (MI IntRegs:$base, extPred:$offset, (xformFunc immPred:$bitend))>;
2555
2556   // mem[bhw](Rs+#0) = [clrbit|setbit](#U5)
2557   let AddedComplexity = 225 in
2558   def : Pat <(stOp (OpNode (ldOp (addrPred IntRegs:$addr, extPred:$offset)),
2559                            immPred:$bitend),
2560                    (addrPred (i32 IntRegs:$addr), extPred:$offset)),
2561              (MI IntRegs:$addr, extPred:$offset, (xformFunc immPred:$bitend))>;
2562 }
2563
2564 multiclass MemOpi_bitExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2565   // Byte - clrbit
2566   defm : MemOpi_bitPats<ldOpByte, truncstorei8, Clr3ImmPred, u6ExtPred,
2567                        ADDRriU6_0, CLRMEMIMM_BYTE, L4_iand_memopb_io, and>;
2568   // Byte - setbit
2569   defm : MemOpi_bitPats<ldOpByte, truncstorei8, Set3ImmPred,  u6ExtPred,
2570                        ADDRriU6_0, SETMEMIMM_BYTE, L4_ior_memopb_io, or>;
2571   // Half Word - clrbit
2572   defm : MemOpi_bitPats<ldOpHalf, truncstorei16, Clr4ImmPred, u6_1ExtPred,
2573                        ADDRriU6_1, CLRMEMIMM_SHORT, L4_iand_memoph_io, and>;
2574   // Half Word - setbit
2575   defm : MemOpi_bitPats<ldOpHalf, truncstorei16, Set4ImmPred, u6_1ExtPred,
2576                        ADDRriU6_1, SETMEMIMM_SHORT, L4_ior_memoph_io, or>;
2577 }
2578
2579 let Predicates = [HasV4T, UseMEMOP] in {
2580   // mem[bh](Rs+#0) = [clrbit|setbit](#U5)
2581   // mem[bh](Rs+#u6:[01]) = [clrbit|setbit](#U5)
2582   defm : MemOpi_bitExtType<zextloadi8, zextloadi16>; // zero extend
2583   defm : MemOpi_bitExtType<sextloadi8, sextloadi16>; // sign extend
2584   defm : MemOpi_bitExtType<extloadi8,  extloadi16>;  // any extend
2585
2586   // memw(Rs+#0) = [clrbit|setbit](#U5)
2587   // memw(Rs+#u6:2) = [clrbit|setbit](#U5)
2588   defm : MemOpi_bitPats<load, store, Clr5ImmPred, u6_2ExtPred, ADDRriU6_2,
2589                        CLRMEMIMM, L4_iand_memopw_io, and>;
2590   defm : MemOpi_bitPats<load, store, Set5ImmPred, u6_2ExtPred, ADDRriU6_2,
2591                        SETMEMIMM, L4_ior_memopw_io, or>;
2592 }
2593
2594 //===----------------------------------------------------------------------===//
2595 // Multiclass to define 'def Pats' for ALU operations on the memory
2596 // where addend is a register.
2597 // mem[bhw](Rs+#0) [+-&|]= Rt
2598 // mem[bhw](Rs+#U6:[012]) [+-&|]= Rt
2599 //===----------------------------------------------------------------------===//
2600
2601 multiclass MemOpr_Pats <PatFrag ldOp, PatFrag stOp, ComplexPattern addrPred,
2602                      PatLeaf extPred, InstHexagon MI, SDNode OpNode> {
2603   let AddedComplexity = 141 in
2604   // mem[bhw](Rs+#0) [+-&|]= Rt
2605   def : Pat <(stOp (OpNode (ldOp (addrPred IntRegs:$addr, extPred:$offset)),
2606                            (i32 IntRegs:$addend)),
2607                    (addrPred (i32 IntRegs:$addr), extPred:$offset)),
2608              (MI IntRegs:$addr, extPred:$offset, (i32 IntRegs:$addend) )>;
2609
2610   // mem[bhw](Rs+#U6:[012]) [+-&|]= Rt
2611   let AddedComplexity = 150 in
2612   def : Pat <(stOp (OpNode (ldOp (add IntRegs:$base, extPred:$offset)),
2613                            (i32 IntRegs:$orend)),
2614                    (add IntRegs:$base, extPred:$offset)),
2615              (MI IntRegs:$base, extPred:$offset, (i32 IntRegs:$orend) )>;
2616 }
2617
2618 multiclass MemOPr_ALUOp<PatFrag ldOp, PatFrag stOp,
2619                         ComplexPattern addrPred, PatLeaf extPred,
2620                         InstHexagon addMI, InstHexagon subMI,
2621                         InstHexagon andMI, InstHexagon orMI > {
2622
2623   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, addMI, add>;
2624   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, subMI, sub>;
2625   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, andMI, and>;
2626   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, orMI,  or>;
2627 }
2628
2629 multiclass MemOPr_ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2630   // Half Word
2631   defm : MemOPr_ALUOp <ldOpHalf, truncstorei16, ADDRriU6_1, u6_1ExtPred,
2632                        L4_add_memoph_io, L4_sub_memoph_io,
2633                        L4_and_memoph_io, L4_or_memoph_io>;
2634   // Byte
2635   defm : MemOPr_ALUOp <ldOpByte, truncstorei8, ADDRriU6_0, u6ExtPred,
2636                        L4_add_memopb_io, L4_sub_memopb_io,
2637                        L4_and_memopb_io, L4_or_memopb_io>;
2638 }
2639
2640 // Define 'def Pats' for MemOps with register addend.
2641 let Predicates = [HasV4T, UseMEMOP] in {
2642   // Byte, Half Word
2643   defm : MemOPr_ExtType<zextloadi8, zextloadi16>; // zero extend
2644   defm : MemOPr_ExtType<sextloadi8, sextloadi16>; // sign extend
2645   defm : MemOPr_ExtType<extloadi8,  extloadi16>;  // any extend
2646   // Word
2647   defm : MemOPr_ALUOp <load, store, ADDRriU6_2, u6_2ExtPred, L4_add_memopw_io,
2648                        L4_sub_memopw_io, L4_and_memopw_io, L4_or_memopw_io >;
2649 }
2650
2651 //===----------------------------------------------------------------------===//
2652 // XTYPE/PRED +
2653 //===----------------------------------------------------------------------===//
2654
2655 // Hexagon V4 only supports these flavors of byte/half compare instructions:
2656 // EQ/GT/GTU. Other flavors like GE/GEU/LT/LTU/LE/LEU are not supported by
2657 // hardware. However, compiler can still implement these patterns through
2658 // appropriate patterns combinations based on current implemented patterns.
2659 // The implemented patterns are: EQ/GT/GTU.
2660 // Missing patterns are: GE/GEU/LT/LTU/LE/LEU.
2661
2662 // Following instruction is not being extended as it results into the
2663 // incorrect code for negative numbers.
2664 // Pd=cmpb.eq(Rs,#u8)
2665
2666 // p=!cmp.eq(r1,#s10)
2667 let isCodeGenOnly = 0 in {
2668 def C4_cmpneqi  : T_CMP <"cmp.eq",  0b00, 1, s10Ext>;
2669 def C4_cmpltei  : T_CMP <"cmp.gt",  0b01, 1, s10Ext>;
2670 def C4_cmplteui : T_CMP <"cmp.gtu", 0b10, 1, u9Ext>;
2671 }
2672
2673 def : T_CMP_pat <C4_cmpneqi,  setne,  s10ExtPred>;
2674 def : T_CMP_pat <C4_cmpltei,  setle,  s10ExtPred>;
2675 def : T_CMP_pat <C4_cmplteui, setule, u9ImmPred>;
2676
2677 // rs <= rt -> !(rs > rt).
2678 /*
2679 def: Pat<(i1 (setle (i32 IntRegs:$src1), s10ExtPred:$src2)),
2680          (C2_not (C2_cmpgti IntRegs:$src1, s10ExtPred:$src2))>;
2681 //         (C4_cmpltei IntRegs:$src1, s10ExtPred:$src2)>;
2682 */
2683 // Map cmplt(Rs, Imm) -> !cmpgt(Rs, Imm-1).
2684 def: Pat<(i1 (setlt (i32 IntRegs:$src1), s8ExtPred:$src2)),
2685          (C4_cmpltei IntRegs:$src1, (DEC_CONST_SIGNED s8ExtPred:$src2))>;
2686
2687 // rs != rt -> !(rs == rt).
2688 def: Pat<(i1 (setne (i32 IntRegs:$src1), s10ExtPred:$src2)),
2689          (C4_cmpneqi IntRegs:$src1, s10ExtPred:$src2)>;
2690
2691 // SDNode for converting immediate C to C-1.
2692 def DEC_CONST_BYTE : SDNodeXForm<imm, [{
2693    // Return the byte immediate const-1 as an SDNode.
2694    int32_t imm = N->getSExtValue();
2695    return XformU7ToU7M1Imm(imm);
2696 }]>;
2697
2698 // For the sequence
2699 //   zext( seteq ( and(Rs, 255), u8))
2700 // Generate
2701 //   Pd=cmpb.eq(Rs, #u8)
2702 //   if (Pd.new) Rd=#1
2703 //   if (!Pd.new) Rd=#0
2704 def : Pat <(i32 (zext (i1 (seteq (i32 (and (i32 IntRegs:$Rs), 255)),
2705                                            u8ExtPred:$u8)))),
2706            (i32 (TFR_condset_ii (i1 (A4_cmpbeqi (i32 IntRegs:$Rs),
2707                                                  (u8ExtPred:$u8))),
2708                                 1, 0))>,
2709            Requires<[HasV4T]>;
2710
2711 // For the sequence
2712 //   zext( setne ( and(Rs, 255), u8))
2713 // Generate
2714 //   Pd=cmpb.eq(Rs, #u8)
2715 //   if (Pd.new) Rd=#0
2716 //   if (!Pd.new) Rd=#1
2717 def : Pat <(i32 (zext (i1 (setne (i32 (and (i32 IntRegs:$Rs), 255)),
2718                                            u8ExtPred:$u8)))),
2719            (i32 (TFR_condset_ii (i1 (A4_cmpbeqi (i32 IntRegs:$Rs),
2720                                                  (u8ExtPred:$u8))),
2721                                 0, 1))>,
2722            Requires<[HasV4T]>;
2723
2724 // For the sequence
2725 //   zext( seteq (Rs, and(Rt, 255)))
2726 // Generate
2727 //   Pd=cmpb.eq(Rs, Rt)
2728 //   if (Pd.new) Rd=#1
2729 //   if (!Pd.new) Rd=#0
2730 def : Pat <(i32 (zext (i1 (seteq (i32 IntRegs:$Rt),
2731                                  (i32 (and (i32 IntRegs:$Rs), 255)))))),
2732            (i32 (TFR_condset_ii (i1 (A4_cmpbeq (i32 IntRegs:$Rs),
2733                                                       (i32 IntRegs:$Rt))),
2734                                 1, 0))>,
2735            Requires<[HasV4T]>;
2736
2737 // For the sequence
2738 //   zext( setne (Rs, and(Rt, 255)))
2739 // Generate
2740 //   Pd=cmpb.eq(Rs, Rt)
2741 //   if (Pd.new) Rd=#0
2742 //   if (!Pd.new) Rd=#1
2743 def : Pat <(i32 (zext (i1 (setne (i32 IntRegs:$Rt),
2744                                  (i32 (and (i32 IntRegs:$Rs), 255)))))),
2745            (i32 (TFR_condset_ii (i1 (A4_cmpbeq (i32 IntRegs:$Rs),
2746                                                       (i32 IntRegs:$Rt))),
2747                                 0, 1))>,
2748            Requires<[HasV4T]>;
2749
2750 // For the sequence
2751 //   zext( setugt ( and(Rs, 255), u8))
2752 // Generate
2753 //   Pd=cmpb.gtu(Rs, #u8)
2754 //   if (Pd.new) Rd=#1
2755 //   if (!Pd.new) Rd=#0
2756 def : Pat <(i32 (zext (i1 (setugt (i32 (and (i32 IntRegs:$Rs), 255)),
2757                                             u8ExtPred:$u8)))),
2758            (i32 (TFR_condset_ii (i1 (A4_cmpbgtui (i32 IntRegs:$Rs),
2759                                                   (u8ExtPred:$u8))),
2760                                 1, 0))>,
2761            Requires<[HasV4T]>;
2762
2763 // For the sequence
2764 //   zext( setugt ( and(Rs, 254), u8))
2765 // Generate
2766 //   Pd=cmpb.gtu(Rs, #u8)
2767 //   if (Pd.new) Rd=#1
2768 //   if (!Pd.new) Rd=#0
2769 def : Pat <(i32 (zext (i1 (setugt (i32 (and (i32 IntRegs:$Rs), 254)),
2770                                             u8ExtPred:$u8)))),
2771            (i32 (TFR_condset_ii (i1 (A4_cmpbgtui (i32 IntRegs:$Rs),
2772                                                   (u8ExtPred:$u8))),
2773                                 1, 0))>,
2774            Requires<[HasV4T]>;
2775
2776 // For the sequence
2777 //   zext( setult ( Rs, Rt))
2778 // Generate
2779 //   Pd=cmp.ltu(Rs, Rt)
2780 //   if (Pd.new) Rd=#1
2781 //   if (!Pd.new) Rd=#0
2782 // cmp.ltu(Rs, Rt) -> cmp.gtu(Rt, Rs)
2783 def : Pat <(i32 (zext (i1 (setult (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2784            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rt),
2785                                               (i32 IntRegs:$Rs))),
2786                                 1, 0))>,
2787            Requires<[HasV4T]>;
2788
2789 // For the sequence
2790 //   zext( setlt ( Rs, Rt))
2791 // Generate
2792 //   Pd=cmp.lt(Rs, Rt)
2793 //   if (Pd.new) Rd=#1
2794 //   if (!Pd.new) Rd=#0
2795 // cmp.lt(Rs, Rt) -> cmp.gt(Rt, Rs)
2796 def : Pat <(i32 (zext (i1 (setlt (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2797            (i32 (TFR_condset_ii (i1 (C2_cmpgt (i32 IntRegs:$Rt),
2798                                              (i32 IntRegs:$Rs))),
2799                                 1, 0))>,
2800            Requires<[HasV4T]>;
2801
2802 // For the sequence
2803 //   zext( setugt ( Rs, Rt))
2804 // Generate
2805 //   Pd=cmp.gtu(Rs, Rt)
2806 //   if (Pd.new) Rd=#1
2807 //   if (!Pd.new) Rd=#0
2808 def : Pat <(i32 (zext (i1 (setugt (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2809            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rs),
2810                                               (i32 IntRegs:$Rt))),
2811                                 1, 0))>,
2812            Requires<[HasV4T]>;
2813
2814 // This pattern interefers with coremark performance, not implementing at this
2815 // time.
2816 // For the sequence
2817 //   zext( setgt ( Rs, Rt))
2818 // Generate
2819 //   Pd=cmp.gt(Rs, Rt)
2820 //   if (Pd.new) Rd=#1
2821 //   if (!Pd.new) Rd=#0
2822
2823 // For the sequence
2824 //   zext( setuge ( Rs, Rt))
2825 // Generate
2826 //   Pd=cmp.ltu(Rs, Rt)
2827 //   if (Pd.new) Rd=#0
2828 //   if (!Pd.new) Rd=#1
2829 // cmp.ltu(Rs, Rt) -> cmp.gtu(Rt, Rs)
2830 def : Pat <(i32 (zext (i1 (setuge (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2831            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rt),
2832                                               (i32 IntRegs:$Rs))),
2833                                 0, 1))>,
2834            Requires<[HasV4T]>;
2835
2836 // For the sequence
2837 //   zext( setge ( Rs, Rt))
2838 // Generate
2839 //   Pd=cmp.lt(Rs, Rt)
2840 //   if (Pd.new) Rd=#0
2841 //   if (!Pd.new) Rd=#1
2842 // cmp.lt(Rs, Rt) -> cmp.gt(Rt, Rs)
2843 def : Pat <(i32 (zext (i1 (setge (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2844            (i32 (TFR_condset_ii (i1 (C2_cmpgt (i32 IntRegs:$Rt),
2845                                              (i32 IntRegs:$Rs))),
2846                                 0, 1))>,
2847            Requires<[HasV4T]>;
2848
2849 // For the sequence
2850 //   zext( setule ( Rs, Rt))
2851 // Generate
2852 //   Pd=cmp.gtu(Rs, Rt)
2853 //   if (Pd.new) Rd=#0
2854 //   if (!Pd.new) Rd=#1
2855 def : Pat <(i32 (zext (i1 (setule (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2856            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rs),
2857                                               (i32 IntRegs:$Rt))),
2858                                 0, 1))>,
2859            Requires<[HasV4T]>;
2860
2861 // For the sequence
2862 //   zext( setle ( Rs, Rt))
2863 // Generate
2864 //   Pd=cmp.gt(Rs, Rt)
2865 //   if (Pd.new) Rd=#0
2866 //   if (!Pd.new) Rd=#1
2867 def : Pat <(i32 (zext (i1 (setle (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2868            (i32 (TFR_condset_ii (i1 (C2_cmpgt (i32 IntRegs:$Rs),
2869                                              (i32 IntRegs:$Rt))),
2870                                 0, 1))>,
2871            Requires<[HasV4T]>;
2872
2873 // For the sequence
2874 //   zext( setult ( and(Rs, 255), u8))
2875 // Use the isdigit transformation below
2876
2877 // Generate code of the form 'mux_ii(cmpbgtu(Rdd, C-1),0,1)'
2878 // for C code of the form r = ((c>='0') & (c<='9')) ? 1 : 0;.
2879 // The isdigit transformation relies on two 'clever' aspects:
2880 // 1) The data type is unsigned which allows us to eliminate a zero test after
2881 //    biasing the expression by 48. We are depending on the representation of
2882 //    the unsigned types, and semantics.
2883 // 2) The front end has converted <= 9 into < 10 on entry to LLVM
2884 //
2885 // For the C code:
2886 //   retval = ((c>='0') & (c<='9')) ? 1 : 0;
2887 // The code is transformed upstream of llvm into
2888 //   retval = (c-48) < 10 ? 1 : 0;
2889 let AddedComplexity = 139 in
2890 def : Pat <(i32 (zext (i1 (setult (i32 (and (i32 IntRegs:$src1), 255)),
2891                                   u7StrictPosImmPred:$src2)))),
2892   (i32 (C2_muxii (i1 (A4_cmpbgtui (i32 IntRegs:$src1),
2893                                  (DEC_CONST_BYTE u7StrictPosImmPred:$src2))),
2894                    0, 1))>,
2895                    Requires<[HasV4T]>;
2896
2897 //===----------------------------------------------------------------------===//
2898 // XTYPE/PRED -
2899 //===----------------------------------------------------------------------===//
2900
2901 //===----------------------------------------------------------------------===//
2902 // Multiclass for DeallocReturn
2903 //===----------------------------------------------------------------------===//
2904 class L4_RETURN<string mnemonic, bit isNot, bit isPredNew, bit isTak>
2905   : LD0Inst<(outs), (ins PredRegs:$src),
2906   !if(isNot, "if (!$src", "if ($src")#
2907   !if(isPredNew, ".new) ", ") ")#mnemonic#
2908   !if(isPredNew, #!if(isTak,":t", ":nt"),""),
2909   [], "", LD_tc_3or4stall_SLOT0> {
2910
2911     bits<2> src;
2912     let BaseOpcode = "L4_RETURN";
2913     let isPredicatedFalse = isNot;
2914     let isPredicatedNew = isPredNew;
2915     let isTaken = isTak;
2916     let IClass = 0b1001;
2917
2918     let Inst{27-16} = 0b011000011110;
2919
2920     let Inst{13} = isNot;
2921     let Inst{12} = isTak;
2922     let Inst{11} = isPredNew;
2923     let Inst{10} = 0b0;
2924     let Inst{9-8} = src;
2925     let Inst{4-0} = 0b11110;
2926   }
2927
2928 // Produce all predicated forms, p, !p, p.new, !p.new, :t, :nt
2929 multiclass L4_RETURN_PRED<string mnemonic, bit PredNot> {
2930   let isPredicated = 1 in {
2931     def _#NAME# : L4_RETURN <mnemonic, PredNot, 0, 1>;
2932     def _#NAME#new_pnt : L4_RETURN <mnemonic, PredNot, 1, 0>;
2933     def _#NAME#new_pt : L4_RETURN <mnemonic, PredNot, 1, 1>;
2934   }
2935 }
2936
2937 multiclass LD_MISC_L4_RETURN<string mnemonic> {
2938   let isBarrier = 1, isPredicable = 1 in
2939     def NAME : LD0Inst <(outs), (ins), mnemonic, [], "",
2940                         LD_tc_3or4stall_SLOT0> {
2941       let BaseOpcode = "L4_RETURN";
2942       let IClass = 0b1001;
2943       let Inst{27-16} = 0b011000011110;
2944       let Inst{13-10} = 0b0000;
2945       let Inst{4-0} = 0b11110;
2946     }
2947   defm t : L4_RETURN_PRED<mnemonic, 0 >;
2948   defm f : L4_RETURN_PRED<mnemonic, 1 >;
2949 }
2950
2951 let isReturn = 1, isTerminator = 1,
2952     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
2953     validSubTargets = HasV4SubT, isCodeGenOnly = 0 in
2954 defm L4_return: LD_MISC_L4_RETURN <"dealloc_return">, PredNewRel;
2955
2956 // Restore registers and dealloc return function call.
2957 let isCall = 1, isBarrier = 1, isReturn = 1, isTerminator = 1,
2958   Defs = [R29, R30, R31, PC] in {
2959 let validSubTargets = HasV4SubT in
2960   def RESTORE_DEALLOC_RET_JMP_V4 : JInst<(outs),
2961                                    (ins calltarget:$dst),
2962              "jump $dst",
2963              []>,
2964              Requires<[HasV4T]>;
2965 }
2966
2967 // Restore registers and dealloc frame before a tail call.
2968 let isCall = 1, isBarrier = 1,
2969   Defs = [R29, R30, R31, PC] in {
2970 let validSubTargets = HasV4SubT in
2971   def RESTORE_DEALLOC_BEFORE_TAILCALL_V4 : JInst<(outs),
2972                                            (ins calltarget:$dst),
2973              "call $dst",
2974              []>,
2975              Requires<[HasV4T]>;
2976 }
2977
2978 // Save registers function call.
2979 let isCall = 1, isBarrier = 1,
2980   Uses = [R29, R31] in {
2981   def SAVE_REGISTERS_CALL_V4 : JInst<(outs),
2982                                (ins calltarget:$dst),
2983              "call $dst // Save_calle_saved_registers",
2984              []>,
2985              Requires<[HasV4T]>;
2986 }
2987
2988 //===----------------------------------------------------------------------===//
2989 // Template class for non predicated store instructions with
2990 // GP-Relative or absolute addressing.
2991 //===----------------------------------------------------------------------===//
2992 let hasSideEffects = 0, isPredicable = 1, isNVStorable = 1 in
2993 class T_StoreAbsGP <string mnemonic, RegisterClass RC, Operand ImmOp,
2994                     bits<2>MajOp, Operand AddrOp, bit isAbs, bit isHalf>
2995   : STInst<(outs), (ins AddrOp:$addr, RC:$src),
2996   mnemonic # !if(isAbs, "(##", "(#")#"$addr) = $src"#!if(isHalf, ".h",""),
2997   [], "", V2LDST_tc_st_SLOT01> {
2998     bits<19> addr;
2999     bits<5> src;
3000     bits<16> offsetBits;
3001
3002     string ImmOpStr = !cast<string>(ImmOp);
3003     let offsetBits = !if (!eq(ImmOpStr, "u16_3Imm"), addr{18-3},
3004                      !if (!eq(ImmOpStr, "u16_2Imm"), addr{17-2},
3005                      !if (!eq(ImmOpStr, "u16_1Imm"), addr{16-1},
3006                                       /* u16_0Imm */ addr{15-0})));
3007     let IClass = 0b0100;
3008     let Inst{27} = 1;
3009     let Inst{26-25} = offsetBits{15-14};
3010     let Inst{24}    = 0b0;
3011     let Inst{23-22} = MajOp;
3012     let Inst{21}    = isHalf;
3013     let Inst{20-16} = offsetBits{13-9};
3014     let Inst{13}    = offsetBits{8};
3015     let Inst{12-8}  = src;
3016     let Inst{7-0}   = offsetBits{7-0};
3017   }
3018
3019 //===----------------------------------------------------------------------===//
3020 // Template class for predicated store instructions with
3021 // GP-Relative or absolute addressing.
3022 //===----------------------------------------------------------------------===//
3023 let hasSideEffects = 0, isPredicated = 1, isNVStorable = 1, opExtentBits = 6,
3024     opExtendable = 1 in
3025 class T_StoreAbs_Pred <string mnemonic, RegisterClass RC, bits<2> MajOp,
3026                        bit isHalf, bit isNot, bit isNew>
3027   : STInst<(outs), (ins PredRegs:$src1, u6Ext:$absaddr, RC: $src2),
3028   !if(isNot, "if (!$src1", "if ($src1")#!if(isNew, ".new) ",
3029   ") ")#mnemonic#"(#$absaddr) = $src2"#!if(isHalf, ".h",""),
3030   [], "", ST_tc_st_SLOT01>, AddrModeRel {
3031     bits<2> src1;
3032     bits<6> absaddr;
3033     bits<5> src2;
3034
3035     let isPredicatedNew = isNew;
3036     let isPredicatedFalse = isNot;
3037
3038     let IClass = 0b1010;
3039
3040     let Inst{27-24} = 0b1111;
3041     let Inst{23-22} = MajOp;
3042     let Inst{21}    = isHalf;
3043     let Inst{17-16} = absaddr{5-4};
3044     let Inst{13}    = isNew;
3045     let Inst{12-8}  = src2;
3046     let Inst{7}     = 0b1;
3047     let Inst{6-3}   = absaddr{3-0};
3048     let Inst{2}     = isNot;
3049     let Inst{1-0}   = src1;
3050   }
3051
3052 //===----------------------------------------------------------------------===//
3053 // Template class for predicated store instructions with absolute addressing.
3054 //===----------------------------------------------------------------------===//
3055 class T_StoreAbs <string mnemonic, RegisterClass RC, Operand ImmOp,
3056                  bits<2> MajOp, bit isHalf>
3057   : T_StoreAbsGP <mnemonic, RC, ImmOp, MajOp, u0AlwaysExt, 1, isHalf>,
3058                   AddrModeRel {
3059   string ImmOpStr = !cast<string>(ImmOp);
3060   let opExtentBits = !if (!eq(ImmOpStr, "u16_3Imm"), 19,
3061                      !if (!eq(ImmOpStr, "u16_2Imm"), 18,
3062                      !if (!eq(ImmOpStr, "u16_1Imm"), 17,
3063                                       /* u16_0Imm */ 16)));
3064
3065   let opExtentAlign = !if (!eq(ImmOpStr, "u16_3Imm"), 3,
3066                       !if (!eq(ImmOpStr, "u16_2Imm"), 2,
3067                       !if (!eq(ImmOpStr, "u16_1Imm"), 1,
3068                                        /* u16_0Imm */ 0)));
3069 }
3070
3071 //===----------------------------------------------------------------------===//
3072 // Multiclass for store instructions with absolute addressing.
3073 //===----------------------------------------------------------------------===//
3074 let validSubTargets = HasV4SubT, addrMode = Absolute, isExtended = 1 in
3075 multiclass ST_Abs<string mnemonic, string CextOp, RegisterClass RC,
3076                   Operand ImmOp, bits<2> MajOp, bit isHalf = 0> {
3077   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
3078     let opExtendable = 0, isPredicable = 1 in
3079     def S2_#NAME#abs : T_StoreAbs <mnemonic, RC, ImmOp, MajOp, isHalf>;
3080
3081     // Predicated
3082     def S4_p#NAME#t_abs : T_StoreAbs_Pred<mnemonic, RC, MajOp, isHalf, 0, 0>;
3083     def S4_p#NAME#f_abs : T_StoreAbs_Pred<mnemonic, RC, MajOp, isHalf, 1, 0>;
3084
3085     // .new Predicated
3086     def S4_p#NAME#tnew_abs : T_StoreAbs_Pred<mnemonic, RC, MajOp, isHalf, 0, 1>;
3087     def S4_p#NAME#fnew_abs : T_StoreAbs_Pred<mnemonic, RC, MajOp, isHalf, 1, 1>;
3088   }
3089 }
3090
3091 //===----------------------------------------------------------------------===//
3092 // Template class for non predicated new-value store instructions with
3093 // GP-Relative or absolute addressing.
3094 //===----------------------------------------------------------------------===//
3095 let hasSideEffects = 0, isPredicable = 1, mayStore = 1, isNVStore = 1,
3096     isNewValue = 1, opNewValue = 1 in
3097 class T_StoreAbsGP_NV <string mnemonic, Operand ImmOp, bits<2>MajOp, bit isAbs>
3098   : NVInst_V4<(outs), (ins u0AlwaysExt:$addr, IntRegs:$src),
3099   mnemonic # !if(isAbs, "(##", "(#")#"$addr) = $src.new",
3100   [], "", V2LDST_tc_st_SLOT0> {
3101     bits<19> addr;
3102     bits<3> src;
3103     bits<16> offsetBits;
3104
3105     string ImmOpStr = !cast<string>(ImmOp);
3106     let offsetBits = !if (!eq(ImmOpStr, "u16_3Imm"), addr{18-3},
3107                      !if (!eq(ImmOpStr, "u16_2Imm"), addr{17-2},
3108                      !if (!eq(ImmOpStr, "u16_1Imm"), addr{16-1},
3109                                       /* u16_0Imm */ addr{15-0})));
3110     let IClass = 0b0100;
3111
3112     let Inst{27} = 1;
3113     let Inst{26-25} = offsetBits{15-14};
3114     let Inst{24-21} = 0b0101;
3115     let Inst{20-16} = offsetBits{13-9};
3116     let Inst{13}    = offsetBits{8};
3117     let Inst{12-11} = MajOp;
3118     let Inst{10-8}  = src;
3119     let Inst{7-0}   = offsetBits{7-0};
3120   }
3121
3122 //===----------------------------------------------------------------------===//
3123 // Template class for predicated new-value store instructions with
3124 // absolute addressing.
3125 //===----------------------------------------------------------------------===//
3126 let hasSideEffects = 0, isPredicated = 1, mayStore = 1, isNVStore = 1,
3127     isNewValue = 1, opNewValue = 2, opExtentBits = 6, opExtendable = 1 in
3128 class T_StoreAbs_NV_Pred <string mnemonic, bits<2> MajOp, bit isNot, bit isNew>
3129   : NVInst_V4<(outs), (ins PredRegs:$src1, u6Ext:$absaddr, IntRegs:$src2),
3130   !if(isNot, "if (!$src1", "if ($src1")#!if(isNew, ".new) ",
3131   ") ")#mnemonic#"(#$absaddr) = $src2.new",
3132   [], "", ST_tc_st_SLOT0>, AddrModeRel {
3133     bits<2> src1;
3134     bits<6> absaddr;
3135     bits<3> src2;
3136
3137     let isPredicatedNew = isNew;
3138     let isPredicatedFalse = isNot;
3139
3140     let IClass = 0b1010;
3141
3142     let Inst{27-24} = 0b1111;
3143     let Inst{23-21} = 0b101;
3144     let Inst{17-16} = absaddr{5-4};
3145     let Inst{13}    = isNew;
3146     let Inst{12-11} = MajOp;
3147     let Inst{10-8}  = src2;
3148     let Inst{7}     = 0b1;
3149     let Inst{6-3}   = absaddr{3-0};
3150     let Inst{2}     = isNot;
3151     let Inst{1-0}   = src1;
3152 }
3153
3154 //===----------------------------------------------------------------------===//
3155 // Template class for non-predicated new-value store instructions with
3156 // absolute addressing.
3157 //===----------------------------------------------------------------------===//
3158 class T_StoreAbs_NV <string mnemonic, Operand ImmOp, bits<2> MajOp>
3159   : T_StoreAbsGP_NV <mnemonic, ImmOp, MajOp, 1>, AddrModeRel {
3160
3161   string ImmOpStr = !cast<string>(ImmOp);
3162   let opExtentBits = !if (!eq(ImmOpStr, "u16_3Imm"), 19,
3163                      !if (!eq(ImmOpStr, "u16_2Imm"), 18,
3164                      !if (!eq(ImmOpStr, "u16_1Imm"), 17,
3165                                       /* u16_0Imm */ 16)));
3166
3167   let opExtentAlign = !if (!eq(ImmOpStr, "u16_3Imm"), 3,
3168                       !if (!eq(ImmOpStr, "u16_2Imm"), 2,
3169                       !if (!eq(ImmOpStr, "u16_1Imm"), 1,
3170                                        /* u16_0Imm */ 0)));
3171 }
3172
3173 //===----------------------------------------------------------------------===//
3174 // Multiclass for new-value store instructions with absolute addressing.
3175 //===----------------------------------------------------------------------===//
3176 let validSubTargets = HasV4SubT, addrMode = Absolute, isExtended = 1  in
3177 multiclass ST_Abs_NV <string mnemonic, string CextOp, Operand ImmOp,
3178                    bits<2> MajOp> {
3179   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
3180     let opExtendable = 0, isPredicable = 1 in
3181     def S2_#NAME#newabs : T_StoreAbs_NV <mnemonic, ImmOp, MajOp>;
3182
3183     // Predicated
3184     def S4_p#NAME#newt_abs  : T_StoreAbs_NV_Pred <mnemonic, MajOp, 0, 0>;
3185     def S4_p#NAME#newf_abs  : T_StoreAbs_NV_Pred <mnemonic, MajOp, 1, 0>;
3186
3187     // .new Predicated
3188     def S4_p#NAME#newtnew_abs : T_StoreAbs_NV_Pred <mnemonic, MajOp, 0, 1>;
3189     def S4_p#NAME#newfnew_abs : T_StoreAbs_NV_Pred <mnemonic, MajOp, 1, 1>;
3190   }
3191 }
3192
3193 //===----------------------------------------------------------------------===//
3194 // Stores with absolute addressing
3195 //===----------------------------------------------------------------------===//
3196 let accessSize = ByteAccess, isCodeGenOnly = 0 in
3197 defm storerb : ST_Abs    <"memb", "STrib", IntRegs, u16_0Imm, 0b00>,
3198                ST_Abs_NV <"memb", "STrib", u16_0Imm, 0b00>;
3199
3200 let accessSize = HalfWordAccess, isCodeGenOnly = 0 in
3201 defm storerh : ST_Abs    <"memh", "STrih", IntRegs, u16_1Imm, 0b01>,
3202                ST_Abs_NV <"memh", "STrih", u16_1Imm, 0b01>;
3203
3204 let accessSize = WordAccess, isCodeGenOnly = 0 in
3205 defm storeri : ST_Abs    <"memw", "STriw", IntRegs, u16_2Imm, 0b10>,
3206                ST_Abs_NV <"memw", "STriw", u16_2Imm, 0b10>;
3207
3208 let isNVStorable = 0, accessSize = DoubleWordAccess, isCodeGenOnly = 0 in
3209 defm storerd : ST_Abs <"memd", "STrid", DoubleRegs, u16_3Imm, 0b11>;
3210
3211 let isNVStorable = 0, accessSize = HalfWordAccess, isCodeGenOnly = 0 in
3212 defm storerf : ST_Abs <"memh", "STrif", IntRegs, u16_1Imm, 0b01, 1>;
3213
3214 //===----------------------------------------------------------------------===//
3215 // GP-relative stores.
3216 // mem[bhwd](#global)=Rt
3217 // Once predicated, these instructions map to absolute addressing mode.
3218 // if ([!]Pv[.new]) mem[bhwd](##global)=Rt
3219 //===----------------------------------------------------------------------===//
3220
3221 let validSubTargets = HasV4SubT in
3222 class T_StoreGP <string mnemonic, string BaseOp, RegisterClass RC,
3223                  Operand ImmOp, bits<2> MajOp, bit isHalf = 0>
3224   : T_StoreAbsGP <mnemonic, RC, ImmOp, MajOp, globaladdress, 0, isHalf> {
3225     // Set BaseOpcode same as absolute addressing instructions so that
3226     // non-predicated GP-Rel instructions can have relate with predicated
3227     // Absolute instruction.
3228     let BaseOpcode = BaseOp#_abs;
3229   }
3230
3231 let validSubTargets = HasV4SubT in
3232 multiclass ST_GP <string mnemonic, string BaseOp, Operand ImmOp,
3233                   bits<2> MajOp, bit isHalf = 0> {
3234   // Set BaseOpcode same as absolute addressing instructions so that
3235   // non-predicated GP-Rel instructions can have relate with predicated
3236   // Absolute instruction.
3237   let BaseOpcode = BaseOp#_abs in {
3238     def NAME#gp : T_StoreAbsGP <mnemonic, IntRegs, ImmOp, MajOp,
3239                                 globaladdress, 0, isHalf>;
3240     // New-value store
3241     def NAME#newgp : T_StoreAbsGP_NV <mnemonic, ImmOp, MajOp, 0> ;
3242   }
3243 }
3244
3245 let accessSize = ByteAccess in
3246 defm S2_storerb : ST_GP<"memb", "STrib", u16_0Imm, 0b00>, NewValueRel;
3247
3248 let accessSize = HalfWordAccess in
3249 defm S2_storerh : ST_GP<"memh", "STrih", u16_1Imm, 0b01>, NewValueRel;
3250
3251 let accessSize = WordAccess in
3252 defm S2_storeri : ST_GP<"memw", "STriw", u16_2Imm, 0b10>, NewValueRel;
3253
3254 let isNVStorable = 0, accessSize = DoubleWordAccess in
3255 def S2_storerdgp : T_StoreGP <"memd", "STrid", DoubleRegs,
3256                               u16_3Imm, 0b11>, PredNewRel;
3257
3258 let isNVStorable = 0, accessSize = HalfWordAccess in
3259 def S2_storerfgp : T_StoreGP <"memh", "STrif", IntRegs,
3260                               u16_1Imm, 0b01, 1>, PredNewRel;
3261
3262 let Predicates = [HasV4T], AddedComplexity = 30 in {
3263 def : Pat<(truncstorei8 (i32 IntRegs:$src1),
3264                         (HexagonCONST32 tglobaladdr:$absaddr)),
3265           (S2_storerbabs tglobaladdr: $absaddr, IntRegs: $src1)>;
3266
3267 def : Pat<(truncstorei16 (i32 IntRegs:$src1),
3268                           (HexagonCONST32 tglobaladdr:$absaddr)),
3269           (S2_storerhabs tglobaladdr: $absaddr, IntRegs: $src1)>;
3270
3271 def : Pat<(store (i32 IntRegs:$src1), (HexagonCONST32 tglobaladdr:$absaddr)),
3272           (S2_storeriabs tglobaladdr: $absaddr, IntRegs: $src1)>;
3273
3274 def : Pat<(store (i64 DoubleRegs:$src1),
3275                  (HexagonCONST32 tglobaladdr:$absaddr)),
3276           (S2_storerdabs tglobaladdr: $absaddr, DoubleRegs: $src1)>;
3277 }
3278
3279 // 64 bit atomic store
3280 def : Pat <(atomic_store_64 (HexagonCONST32_GP tglobaladdr:$global),
3281                             (i64 DoubleRegs:$src1)),
3282            (S2_storerdgp tglobaladdr:$global, (i64 DoubleRegs:$src1))>,
3283            Requires<[HasV4T]>;
3284
3285 // Map from store(globaladdress) -> memd(#foo)
3286 let AddedComplexity = 100 in
3287 def : Pat <(store (i64 DoubleRegs:$src1),
3288                   (HexagonCONST32_GP tglobaladdr:$global)),
3289            (S2_storerdgp tglobaladdr:$global, (i64 DoubleRegs:$src1))>;
3290
3291 // 8 bit atomic store
3292 def : Pat < (atomic_store_8 (HexagonCONST32_GP tglobaladdr:$global),
3293                             (i32 IntRegs:$src1)),
3294             (S2_storerbgp tglobaladdr:$global, (i32 IntRegs:$src1))>;
3295
3296 // Map from store(globaladdress) -> memb(#foo)
3297 let AddedComplexity = 100 in
3298 def : Pat<(truncstorei8 (i32 IntRegs:$src1),
3299           (HexagonCONST32_GP tglobaladdr:$global)),
3300           (S2_storerbgp tglobaladdr:$global, (i32 IntRegs:$src1))>;
3301
3302 // Map from "i1 = constant<-1>; memw(CONST32(#foo)) = i1"
3303 //       to "r0 = 1; memw(#foo) = r0"
3304 let AddedComplexity = 100 in
3305 def : Pat<(store (i1 -1), (HexagonCONST32_GP tglobaladdr:$global)),
3306           (S2_storerbgp tglobaladdr:$global, (A2_tfrsi 1))>;
3307
3308 def : Pat<(atomic_store_16 (HexagonCONST32_GP tglobaladdr:$global),
3309                            (i32 IntRegs:$src1)),
3310           (S2_storerhgp tglobaladdr:$global, (i32 IntRegs:$src1))>;
3311
3312 // Map from store(globaladdress) -> memh(#foo)
3313 let AddedComplexity = 100 in
3314 def : Pat<(truncstorei16 (i32 IntRegs:$src1),
3315                          (HexagonCONST32_GP tglobaladdr:$global)),
3316           (S2_storerhgp tglobaladdr:$global, (i32 IntRegs:$src1))>;
3317
3318 // 32 bit atomic store
3319 def : Pat<(atomic_store_32 (HexagonCONST32_GP tglobaladdr:$global),
3320                            (i32 IntRegs:$src1)),
3321           (S2_storerigp tglobaladdr:$global, (i32 IntRegs:$src1))>;
3322
3323 // Map from store(globaladdress) -> memw(#foo)
3324 let AddedComplexity = 100 in
3325 def : Pat<(store (i32 IntRegs:$src1), (HexagonCONST32_GP tglobaladdr:$global)),
3326           (S2_storerigp tglobaladdr:$global, (i32 IntRegs:$src1))>;
3327
3328 //===----------------------------------------------------------------------===//
3329 // Template class for non predicated load instructions with
3330 // absolute addressing mode.
3331 //===----------------------------------------------------------------------===//
3332 let isPredicable = 1, hasSideEffects = 0, validSubTargets = HasV4SubT in
3333 class T_LoadAbsGP <string mnemonic, RegisterClass RC, Operand ImmOp,
3334                    bits<3> MajOp, Operand AddrOp, bit isAbs>
3335   : LDInst <(outs RC:$dst), (ins AddrOp:$addr),
3336   "$dst = "#mnemonic# !if(isAbs, "(##", "(#")#"$addr)",
3337   [], "", V2LDST_tc_ld_SLOT01> {
3338     bits<5> dst;
3339     bits<19> addr;
3340     bits<16> offsetBits;
3341
3342     string ImmOpStr = !cast<string>(ImmOp);
3343     let offsetBits = !if (!eq(ImmOpStr, "u16_3Imm"), addr{18-3},
3344                      !if (!eq(ImmOpStr, "u16_2Imm"), addr{17-2},
3345                      !if (!eq(ImmOpStr, "u16_1Imm"), addr{16-1},
3346                                       /* u16_0Imm */ addr{15-0})));
3347
3348     let IClass = 0b0100;
3349
3350     let Inst{27}    = 0b1;
3351     let Inst{26-25} = offsetBits{15-14};
3352     let Inst{24}    = 0b1;
3353     let Inst{23-21} = MajOp;
3354     let Inst{20-16} = offsetBits{13-9};
3355     let Inst{13-5}  = offsetBits{8-0};
3356     let Inst{4-0}   = dst;
3357   }
3358
3359 class T_LoadAbs <string mnemonic, RegisterClass RC, Operand ImmOp,
3360                  bits<3> MajOp>
3361   : T_LoadAbsGP <mnemonic, RC, ImmOp, MajOp, u0AlwaysExt, 1>, AddrModeRel {
3362
3363     string ImmOpStr = !cast<string>(ImmOp);
3364     let opExtentBits = !if (!eq(ImmOpStr, "u16_3Imm"), 19,
3365                        !if (!eq(ImmOpStr, "u16_2Imm"), 18,
3366                        !if (!eq(ImmOpStr, "u16_1Imm"), 17,
3367                                         /* u16_0Imm */ 16)));
3368
3369     let opExtentAlign = !if (!eq(ImmOpStr, "u16_3Imm"), 3,
3370                         !if (!eq(ImmOpStr, "u16_2Imm"), 2,
3371                         !if (!eq(ImmOpStr, "u16_1Imm"), 1,
3372                                         /* u16_0Imm */ 0)));
3373   }
3374 //===----------------------------------------------------------------------===//
3375 // Template class for predicated load instructions with
3376 // absolute addressing mode.
3377 //===----------------------------------------------------------------------===//
3378 let isPredicated = 1, hasNewValue = 1, opExtentBits = 6, opExtendable = 2 in
3379 class T_LoadAbs_Pred <string mnemonic, RegisterClass RC, bits<3> MajOp,
3380                       bit isPredNot, bit isPredNew>
3381   : LDInst <(outs RC:$dst), (ins PredRegs:$src1, u6Ext:$absaddr),
3382   !if(isPredNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
3383   ") ")#"$dst = "#mnemonic#"(#$absaddr)">, AddrModeRel {
3384     bits<5> dst;
3385     bits<2> src1;
3386     bits<6> absaddr;
3387
3388     let isPredicatedNew = isPredNew;
3389     let isPredicatedFalse = isPredNot;
3390
3391     let IClass = 0b1001;
3392
3393     let Inst{27-24} = 0b1111;
3394     let Inst{23-21} = MajOp;
3395     let Inst{20-16} = absaddr{5-1};
3396     let Inst{13} = 0b1;
3397     let Inst{12} = isPredNew;
3398     let Inst{11} = isPredNot;
3399     let Inst{10-9} = src1;
3400     let Inst{8} = absaddr{0};
3401     let Inst{7} = 0b1;
3402     let Inst{4-0} = dst;
3403   }
3404
3405 //===----------------------------------------------------------------------===//
3406 // Multiclass for the load instructions with absolute addressing mode.
3407 //===----------------------------------------------------------------------===//
3408 multiclass LD_Abs_Pred<string mnemonic, RegisterClass RC, bits<3> MajOp,
3409                        bit PredNot> {
3410   def _abs : T_LoadAbs_Pred <mnemonic, RC, MajOp, PredNot, 0>;
3411   // Predicate new
3412   def new_abs : T_LoadAbs_Pred <mnemonic, RC, MajOp, PredNot, 1>;
3413 }
3414
3415 let addrMode = Absolute, isExtended = 1 in
3416 multiclass LD_Abs<string mnemonic, string CextOp, RegisterClass RC,
3417                   Operand ImmOp, bits<3> MajOp> {
3418   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
3419     let opExtendable = 1, isPredicable = 1 in
3420     def L4_#NAME#_abs: T_LoadAbs <mnemonic, RC, ImmOp, MajOp>;
3421
3422     // Predicated
3423     defm L4_p#NAME#t : LD_Abs_Pred<mnemonic, RC, MajOp, 0>;
3424     defm L4_p#NAME#f : LD_Abs_Pred<mnemonic, RC, MajOp, 1>;
3425   }
3426 }
3427
3428 let accessSize = ByteAccess, hasNewValue = 1, isCodeGenOnly = 0 in {
3429   defm loadrb  : LD_Abs<"memb",  "LDrib",  IntRegs, u16_0Imm, 0b000>;
3430   defm loadrub : LD_Abs<"memub", "LDriub", IntRegs, u16_0Imm, 0b001>;
3431 }
3432
3433 let accessSize = HalfWordAccess, hasNewValue = 1, isCodeGenOnly = 0 in {
3434   defm loadrh  : LD_Abs<"memh",  "LDrih",  IntRegs, u16_1Imm, 0b010>;
3435   defm loadruh : LD_Abs<"memuh", "LDriuh", IntRegs, u16_1Imm, 0b011>;
3436 }
3437
3438 let accessSize = WordAccess, hasNewValue = 1, isCodeGenOnly = 0 in
3439 defm loadri  : LD_Abs<"memw",  "LDriw",  IntRegs, u16_2Imm, 0b100>;
3440
3441 let accessSize = DoubleWordAccess, isCodeGenOnly = 0 in
3442 defm loadrd  : LD_Abs<"memd",  "LDrid", DoubleRegs, u16_3Imm, 0b110>;
3443
3444 //===----------------------------------------------------------------------===//
3445 // multiclass for load instructions with GP-relative addressing mode.
3446 // Rx=mem[bhwd](##global)
3447 // Once predicated, these instructions map to absolute addressing mode.
3448 // if ([!]Pv[.new]) Rx=mem[bhwd](##global)
3449 //===----------------------------------------------------------------------===//
3450
3451 class T_LoadGP <string mnemonic, string BaseOp, RegisterClass RC, Operand ImmOp,
3452                 bits<3> MajOp>
3453   : T_LoadAbsGP <mnemonic, RC, ImmOp, MajOp, globaladdress, 0>, PredNewRel {
3454     let BaseOpcode = BaseOp#_abs;
3455   }
3456
3457 let accessSize = ByteAccess, hasNewValue = 1 in {
3458   def L2_loadrbgp  : T_LoadGP<"memb",  "LDrib",  IntRegs, u16_0Imm, 0b000>;
3459   def L2_loadrubgp : T_LoadGP<"memub", "LDriub", IntRegs, u16_0Imm, 0b001>;
3460 }
3461
3462 let accessSize = HalfWordAccess, hasNewValue = 1 in {
3463   def L2_loadrhgp  : T_LoadGP<"memh",  "LDrih",  IntRegs, u16_1Imm, 0b010>;
3464   def L2_loadruhgp : T_LoadGP<"memuh", "LDriuh", IntRegs, u16_1Imm, 0b011>;
3465 }
3466
3467 let accessSize = WordAccess, hasNewValue = 1 in
3468 def L2_loadrigp  : T_LoadGP<"memw",  "LDriw",  IntRegs, u16_2Imm, 0b100>;
3469
3470 let accessSize = DoubleWordAccess in
3471 def L2_loadrdgp  : T_LoadGP<"memd", "LDrid", DoubleRegs, u16_3Imm, 0b110>;
3472
3473 let Predicates = [HasV4T], AddedComplexity  = 30 in {
3474 def : Pat<(i32 (load (HexagonCONST32 tglobaladdr:$absaddr))),
3475           (L4_loadri_abs tglobaladdr: $absaddr)>;
3476
3477 def : Pat<(i32 (sextloadi8 (HexagonCONST32 tglobaladdr:$absaddr))),
3478           (L4_loadrb_abs tglobaladdr:$absaddr)>;
3479
3480 def : Pat<(i32 (zextloadi8 (HexagonCONST32 tglobaladdr:$absaddr))),
3481           (L4_loadrub_abs tglobaladdr:$absaddr)>;
3482
3483 def : Pat<(i32 (sextloadi16 (HexagonCONST32 tglobaladdr:$absaddr))),
3484           (L4_loadrh_abs tglobaladdr:$absaddr)>;
3485
3486 def : Pat<(i32 (zextloadi16 (HexagonCONST32 tglobaladdr:$absaddr))),
3487           (L4_loadruh_abs tglobaladdr:$absaddr)>;
3488 }
3489
3490 def : Pat <(atomic_load_64 (HexagonCONST32_GP tglobaladdr:$global)),
3491            (i64 (L2_loadrdgp tglobaladdr:$global))>;
3492
3493 def : Pat <(atomic_load_32 (HexagonCONST32_GP tglobaladdr:$global)),
3494            (i32 (L2_loadrigp tglobaladdr:$global))>;
3495
3496 def : Pat <(atomic_load_16 (HexagonCONST32_GP tglobaladdr:$global)),
3497            (i32 (L2_loadruhgp tglobaladdr:$global))>;
3498
3499 def : Pat <(atomic_load_8 (HexagonCONST32_GP tglobaladdr:$global)),
3500            (i32 (L2_loadrubgp tglobaladdr:$global))>;
3501
3502 // Map from load(globaladdress) -> memw(#foo + 0)
3503 let AddedComplexity = 100 in
3504 def : Pat <(i64 (load (HexagonCONST32_GP tglobaladdr:$global))),
3505            (i64 (L2_loadrdgp tglobaladdr:$global))>;
3506
3507 // Map from Pd = load(globaladdress) -> Rd = memb(globaladdress), Pd = Rd
3508 let AddedComplexity = 100 in
3509 def : Pat <(i1 (load (HexagonCONST32_GP tglobaladdr:$global))),
3510            (i1 (C2_tfrrp (i32 (L2_loadrbgp tglobaladdr:$global))))>;
3511
3512 // When the Interprocedural Global Variable optimizer realizes that a certain
3513 // global variable takes only two constant values, it shrinks the global to
3514 // a boolean. Catch those loads here in the following 3 patterns.
3515 let AddedComplexity = 100 in
3516 def : Pat <(i32 (extloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
3517            (i32 (L2_loadrbgp tglobaladdr:$global))>;
3518
3519 let AddedComplexity = 100 in
3520 def : Pat <(i32 (sextloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
3521            (i32 (L2_loadrbgp tglobaladdr:$global))>;
3522
3523 // Map from load(globaladdress) -> memb(#foo)
3524 let AddedComplexity = 100 in
3525 def : Pat <(i32 (extloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
3526            (i32 (L2_loadrbgp tglobaladdr:$global))>;
3527
3528 // Map from load(globaladdress) -> memb(#foo)
3529 let AddedComplexity = 100 in
3530 def : Pat <(i32 (sextloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
3531            (i32 (L2_loadrbgp tglobaladdr:$global))>;
3532
3533 let AddedComplexity = 100 in
3534 def : Pat <(i32 (zextloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
3535            (i32 (L2_loadrubgp tglobaladdr:$global))>;
3536
3537 // Map from load(globaladdress) -> memub(#foo)
3538 let AddedComplexity = 100 in
3539 def : Pat <(i32 (zextloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
3540            (i32 (L2_loadrubgp tglobaladdr:$global))>;
3541
3542 // Map from load(globaladdress) -> memh(#foo)
3543 let AddedComplexity = 100 in
3544 def : Pat <(i32 (extloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
3545            (i32 (L2_loadrhgp tglobaladdr:$global))>;
3546
3547 // Map from load(globaladdress) -> memh(#foo)
3548 let AddedComplexity = 100 in
3549 def : Pat <(i32 (sextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
3550            (i32 (L2_loadrhgp tglobaladdr:$global))>;
3551
3552 // Map from load(globaladdress) -> memuh(#foo)
3553 let AddedComplexity = 100 in
3554 def : Pat <(i32 (zextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
3555            (i32 (L2_loadruhgp tglobaladdr:$global))>;
3556
3557 // Map from load(globaladdress) -> memw(#foo)
3558 let AddedComplexity = 100 in
3559 def : Pat <(i32 (load (HexagonCONST32_GP tglobaladdr:$global))),
3560            (i32 (L2_loadrigp tglobaladdr:$global))>;
3561
3562
3563 // Transfer global address into a register
3564 let isExtended = 1, opExtendable = 1, AddedComplexity=50, isMoveImm = 1,
3565 isAsCheapAsAMove = 1, isReMaterializable = 1, validSubTargets = HasV4SubT in
3566 def TFRI_V4 : ALU32_ri<(outs IntRegs:$dst), (ins s16Ext:$src1),
3567            "$dst = #$src1",
3568            [(set IntRegs:$dst, (HexagonCONST32 tglobaladdr:$src1))]>,
3569            Requires<[HasV4T]>;
3570
3571 // Transfer a block address into a register
3572 def : Pat<(HexagonCONST32_GP tblockaddress:$src1),
3573           (TFRI_V4 tblockaddress:$src1)>,
3574           Requires<[HasV4T]>;
3575
3576 let isExtended = 1, opExtendable = 2, AddedComplexity=50,
3577 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3578 def TFRI_cPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3579                            (ins PredRegs:$src1, s16Ext:$src2),
3580            "if($src1) $dst = #$src2",
3581            []>,
3582            Requires<[HasV4T]>;
3583
3584 let isExtended = 1, opExtendable = 2, AddedComplexity=50, isPredicatedFalse = 1,
3585 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3586 def TFRI_cNotPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3587                               (ins PredRegs:$src1, s16Ext:$src2),
3588            "if(!$src1) $dst = #$src2",
3589            []>,
3590            Requires<[HasV4T]>;
3591
3592 let isExtended = 1, opExtendable = 2, AddedComplexity=50,
3593 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3594 def TFRI_cdnPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3595                              (ins PredRegs:$src1, s16Ext:$src2),
3596            "if($src1.new) $dst = #$src2",
3597            []>,
3598            Requires<[HasV4T]>;
3599
3600 let isExtended = 1, opExtendable = 2, AddedComplexity=50, isPredicatedFalse = 1,
3601 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3602 def TFRI_cdnNotPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3603                                 (ins PredRegs:$src1, s16Ext:$src2),
3604            "if(!$src1.new) $dst = #$src2",
3605            []>,
3606            Requires<[HasV4T]>;
3607
3608 let AddedComplexity = 50, Predicates = [HasV4T] in
3609 def : Pat<(HexagonCONST32_GP tglobaladdr:$src1),
3610            (TFRI_V4 tglobaladdr:$src1)>,
3611            Requires<[HasV4T]>;
3612
3613
3614 // Load - Indirect with long offset: These instructions take global address
3615 // as an operand
3616 let isExtended = 1, opExtendable = 3, AddedComplexity = 40,
3617 validSubTargets = HasV4SubT in
3618 def LDrid_ind_lo_V4 : LDInst<(outs DoubleRegs:$dst),
3619             (ins IntRegs:$src1, u2Imm:$src2, globaladdressExt:$offset),
3620             "$dst=memd($src1<<#$src2+##$offset)",
3621             [(set (i64 DoubleRegs:$dst),
3622                   (load (add (shl IntRegs:$src1, u2ImmPred:$src2),
3623                         (HexagonCONST32 tglobaladdr:$offset))))]>,
3624             Requires<[HasV4T]>;
3625
3626 let AddedComplexity = 40 in
3627 multiclass LD_indirect_lo<string OpcStr, PatFrag OpNode> {
3628 let isExtended = 1, opExtendable = 3, validSubTargets = HasV4SubT in
3629   def _lo_V4 : LDInst<(outs IntRegs:$dst),
3630             (ins IntRegs:$src1, u2Imm:$src2, globaladdressExt:$offset),
3631             !strconcat("$dst = ",
3632             !strconcat(OpcStr, "($src1<<#$src2+##$offset)")),
3633             [(set IntRegs:$dst,
3634                   (i32 (OpNode (add (shl IntRegs:$src1, u2ImmPred:$src2),
3635                           (HexagonCONST32 tglobaladdr:$offset)))))]>,
3636             Requires<[HasV4T]>;
3637 }
3638
3639 defm LDrib_ind : LD_indirect_lo<"memb", sextloadi8>;
3640 defm LDriub_ind : LD_indirect_lo<"memub", zextloadi8>;
3641 defm LDriub_ind_anyext : LD_indirect_lo<"memub", extloadi8>;
3642 defm LDrih_ind : LD_indirect_lo<"memh", sextloadi16>;
3643 defm LDriuh_ind : LD_indirect_lo<"memuh", zextloadi16>;
3644 defm LDriuh_ind_anyext : LD_indirect_lo<"memuh", extloadi16>;
3645 defm LDriw_ind : LD_indirect_lo<"memw", load>;
3646
3647 let AddedComplexity = 40 in
3648 def : Pat <(i32 (sextloadi8 (add IntRegs:$src1,
3649                                  (NumUsesBelowThresCONST32 tglobaladdr:$offset)))),
3650            (i32 (LDrib_ind_lo_V4 IntRegs:$src1, 0, tglobaladdr:$offset))>,
3651            Requires<[HasV4T]>;
3652
3653 let AddedComplexity = 40 in
3654 def : Pat <(i32 (zextloadi8 (add IntRegs:$src1,
3655                                  (NumUsesBelowThresCONST32 tglobaladdr:$offset)))),
3656            (i32 (LDriub_ind_lo_V4 IntRegs:$src1, 0, tglobaladdr:$offset))>,
3657            Requires<[HasV4T]>;
3658
3659 let Predicates = [HasV4T], AddedComplexity  = 30 in {
3660 def : Pat<(truncstorei8 (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3661           (S2_storerbabs u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3662
3663 def : Pat<(truncstorei16 (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3664           (S2_storerhabs u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3665
3666 def : Pat<(store (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3667           (S2_storeriabs u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3668 }
3669
3670 let Predicates = [HasV4T], AddedComplexity  = 30 in {
3671 def : Pat<(i32 (load u0AlwaysExtPred:$src)),
3672           (L4_loadri_abs u0AlwaysExtPred:$src)>;
3673
3674 def : Pat<(i32 (sextloadi8 u0AlwaysExtPred:$src)),
3675           (L4_loadrb_abs u0AlwaysExtPred:$src)>;
3676
3677 def : Pat<(i32 (zextloadi8 u0AlwaysExtPred:$src)),
3678           (L4_loadrub_abs u0AlwaysExtPred:$src)>;
3679
3680 def : Pat<(i32 (sextloadi16 u0AlwaysExtPred:$src)),
3681           (L4_loadrh_abs u0AlwaysExtPred:$src)>;
3682
3683 def : Pat<(i32 (zextloadi16 u0AlwaysExtPred:$src)),
3684           (L4_loadruh_abs u0AlwaysExtPred:$src)>;
3685 }
3686
3687 // Indexed store word - global address.
3688 // memw(Rs+#u6:2)=#S8
3689 let AddedComplexity = 10 in
3690 def STriw_offset_ext_V4 : STInst<(outs),
3691             (ins IntRegs:$src1, u6_2Imm:$src2, globaladdress:$src3),
3692             "memw($src1+#$src2) = ##$src3",
3693             [(store (HexagonCONST32 tglobaladdr:$src3),
3694                     (add IntRegs:$src1, u6_2ImmPred:$src2))]>,
3695             Requires<[HasV4T]>;
3696
3697 def : Pat<(i64 (ctlz (i64 DoubleRegs:$src1))),
3698           (i64 (A4_combineir (i32 0), (i32 (S2_cl0p DoubleRegs:$src1))))>,
3699           Requires<[HasV4T]>;
3700
3701 def : Pat<(i64 (cttz (i64 DoubleRegs:$src1))),
3702           (i64 (A4_combineir (i32 0), (i32 (S2_ct0p DoubleRegs:$src1))))>,
3703           Requires<[HasV4T]>;
3704
3705
3706 // i8 -> i64 loads
3707 // We need a complexity of 120 here to override preceding handling of
3708 // zextloadi8.
3709 let Predicates = [HasV4T], AddedComplexity = 120 in {
3710 def:  Pat <(i64 (extloadi8 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3711       (i64 (A4_combineir 0, (L4_loadrb_abs tglobaladdr:$addr)))>;
3712
3713 def:  Pat <(i64 (zextloadi8 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3714       (i64 (A4_combineir 0, (L4_loadrub_abs tglobaladdr:$addr)))>;
3715
3716 def:  Pat <(i64 (sextloadi8 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3717       (i64 (A2_sxtw (L4_loadrb_abs tglobaladdr:$addr)))>;
3718
3719 def:  Pat <(i64 (extloadi8 FoldGlobalAddr:$addr)),
3720       (i64 (A4_combineir 0, (L4_loadrb_abs FoldGlobalAddr:$addr)))>;
3721
3722 def:  Pat <(i64 (zextloadi8 FoldGlobalAddr:$addr)),
3723       (i64 (A4_combineir 0, (L4_loadrub_abs FoldGlobalAddr:$addr)))>;
3724
3725 def:  Pat <(i64 (sextloadi8 FoldGlobalAddr:$addr)),
3726       (i64 (A2_sxtw (L4_loadrb_abs FoldGlobalAddr:$addr)))>;
3727 }
3728 // i16 -> i64 loads
3729 // We need a complexity of 120 here to override preceding handling of
3730 // zextloadi16.
3731 let AddedComplexity = 120 in {
3732 def:  Pat <(i64 (extloadi16 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3733       (i64 (A4_combineir 0, (L4_loadrh_abs tglobaladdr:$addr)))>,
3734       Requires<[HasV4T]>;
3735
3736 def:  Pat <(i64 (zextloadi16 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3737       (i64 (A4_combineir 0, (L4_loadruh_abs tglobaladdr:$addr)))>,
3738       Requires<[HasV4T]>;
3739
3740 def:  Pat <(i64 (sextloadi16 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3741       (i64 (A2_sxtw (L4_loadrh_abs tglobaladdr:$addr)))>,
3742       Requires<[HasV4T]>;
3743
3744 def:  Pat <(i64 (extloadi16 FoldGlobalAddr:$addr)),
3745       (i64 (A4_combineir 0, (L4_loadrh_abs FoldGlobalAddr:$addr)))>,
3746       Requires<[HasV4T]>;
3747
3748 def:  Pat <(i64 (zextloadi16 FoldGlobalAddr:$addr)),
3749       (i64 (A4_combineir 0, (L4_loadruh_abs FoldGlobalAddr:$addr)))>,
3750       Requires<[HasV4T]>;
3751
3752 def:  Pat <(i64 (sextloadi16 FoldGlobalAddr:$addr)),
3753       (i64 (A2_sxtw (L4_loadrh_abs FoldGlobalAddr:$addr)))>,
3754       Requires<[HasV4T]>;
3755 }
3756 // i32->i64 loads
3757 // We need a complexity of 120 here to override preceding handling of
3758 // zextloadi32.
3759 let AddedComplexity = 120 in {
3760 def:  Pat <(i64 (extloadi32 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3761       (i64 (A4_combineir 0, (L4_loadri_abs tglobaladdr:$addr)))>,
3762       Requires<[HasV4T]>;
3763
3764 def:  Pat <(i64 (zextloadi32 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3765       (i64 (A4_combineir 0, (L4_loadri_abs tglobaladdr:$addr)))>,
3766       Requires<[HasV4T]>;
3767
3768 def:  Pat <(i64 (sextloadi32 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3769       (i64 (A2_sxtw (L4_loadri_abs tglobaladdr:$addr)))>,
3770       Requires<[HasV4T]>;
3771
3772 def:  Pat <(i64 (extloadi32 FoldGlobalAddr:$addr)),
3773       (i64 (A4_combineir 0, (L4_loadri_abs FoldGlobalAddr:$addr)))>,
3774       Requires<[HasV4T]>;
3775
3776 def:  Pat <(i64 (zextloadi32 FoldGlobalAddr:$addr)),
3777       (i64 (A4_combineir 0, (L4_loadri_abs FoldGlobalAddr:$addr)))>,
3778       Requires<[HasV4T]>;
3779
3780 def:  Pat <(i64 (sextloadi32 FoldGlobalAddr:$addr)),
3781       (i64 (A2_sxtw (L4_loadri_abs FoldGlobalAddr:$addr)))>,
3782       Requires<[HasV4T]>;
3783 }
3784
3785 // Indexed store double word - global address.
3786 // memw(Rs+#u6:2)=#S8
3787 let AddedComplexity = 10 in
3788 def STrih_offset_ext_V4 : STInst<(outs),
3789             (ins IntRegs:$src1, u6_1Imm:$src2, globaladdress:$src3),
3790             "memh($src1+#$src2) = ##$src3",
3791             [(truncstorei16 (HexagonCONST32 tglobaladdr:$src3),
3792                     (add IntRegs:$src1, u6_1ImmPred:$src2))]>,
3793             Requires<[HasV4T]>;
3794 // Map from store(globaladdress + x) -> memd(#foo + x)
3795 let AddedComplexity = 100 in
3796 def : Pat<(store (i64 DoubleRegs:$src1),
3797                  FoldGlobalAddrGP:$addr),
3798           (S2_storerdabs FoldGlobalAddrGP:$addr, (i64 DoubleRegs:$src1))>,
3799           Requires<[HasV4T]>;
3800
3801 def : Pat<(atomic_store_64 FoldGlobalAddrGP:$addr,
3802                            (i64 DoubleRegs:$src1)),
3803           (S2_storerdabs FoldGlobalAddrGP:$addr, (i64 DoubleRegs:$src1))>,
3804           Requires<[HasV4T]>;
3805
3806 // Map from store(globaladdress + x) -> memb(#foo + x)
3807 let AddedComplexity = 100 in
3808 def : Pat<(truncstorei8 (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
3809           (S2_storerbabs FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3810             Requires<[HasV4T]>;
3811
3812 def : Pat<(atomic_store_8 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
3813           (S2_storerbabs FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3814             Requires<[HasV4T]>;
3815
3816 // Map from store(globaladdress + x) -> memh(#foo + x)
3817 let AddedComplexity = 100 in
3818 def : Pat<(truncstorei16 (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
3819           (S2_storerhabs FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3820             Requires<[HasV4T]>;
3821
3822 def : Pat<(atomic_store_16 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
3823           (S2_storerhabs FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3824             Requires<[HasV4T]>;
3825
3826 // Map from store(globaladdress + x) -> memw(#foo + x)
3827 let AddedComplexity = 100 in
3828 def : Pat<(store (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
3829           (S2_storeriabs FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3830            Requires<[HasV4T]>;
3831
3832 def : Pat<(atomic_store_32 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
3833           (S2_storeriabs FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3834             Requires<[HasV4T]>;
3835
3836 // Map from load(globaladdress + x) -> memd(#foo + x)
3837 let AddedComplexity = 100 in
3838 def : Pat<(i64 (load FoldGlobalAddrGP:$addr)),
3839           (i64 (L4_loadrd_abs FoldGlobalAddrGP:$addr))>,
3840            Requires<[HasV4T]>;
3841
3842 def : Pat<(atomic_load_64 FoldGlobalAddrGP:$addr),
3843           (i64 (L4_loadrd_abs FoldGlobalAddrGP:$addr))>,
3844            Requires<[HasV4T]>;
3845
3846 // Map from load(globaladdress + x) -> memb(#foo + x)
3847 let AddedComplexity = 100 in
3848 def : Pat<(i32 (extloadi8 FoldGlobalAddrGP:$addr)),
3849           (i32 (L4_loadrb_abs FoldGlobalAddrGP:$addr))>,
3850            Requires<[HasV4T]>;
3851
3852 // Map from load(globaladdress + x) -> memb(#foo + x)
3853 let AddedComplexity = 100 in
3854 def : Pat<(i32 (sextloadi8 FoldGlobalAddrGP:$addr)),
3855           (i32 (L4_loadrb_abs FoldGlobalAddrGP:$addr))>,
3856            Requires<[HasV4T]>;
3857
3858 //let AddedComplexity = 100 in
3859 let AddedComplexity = 100 in
3860 def : Pat<(i32 (extloadi16 FoldGlobalAddrGP:$addr)),
3861           (i32 (L4_loadrh_abs FoldGlobalAddrGP:$addr))>,
3862            Requires<[HasV4T]>;
3863
3864 // Map from load(globaladdress + x) -> memh(#foo + x)
3865 let AddedComplexity = 100 in
3866 def : Pat<(i32 (sextloadi16 FoldGlobalAddrGP:$addr)),
3867           (i32 (L4_loadrh_abs FoldGlobalAddrGP:$addr))>,
3868            Requires<[HasV4T]>;
3869
3870 // Map from load(globaladdress + x) -> memuh(#foo + x)
3871 let AddedComplexity = 100 in
3872 def : Pat<(i32 (zextloadi16 FoldGlobalAddrGP:$addr)),
3873           (i32 (L4_loadruh_abs FoldGlobalAddrGP:$addr))>,
3874            Requires<[HasV4T]>;
3875
3876 def : Pat<(atomic_load_16 FoldGlobalAddrGP:$addr),
3877           (i32 (L4_loadruh_abs FoldGlobalAddrGP:$addr))>,
3878            Requires<[HasV4T]>;
3879
3880 // Map from load(globaladdress + x) -> memub(#foo + x)
3881 let AddedComplexity = 100 in
3882 def : Pat<(i32 (zextloadi8 FoldGlobalAddrGP:$addr)),
3883           (i32 (L4_loadrub_abs FoldGlobalAddrGP:$addr))>,
3884            Requires<[HasV4T]>;
3885
3886 def : Pat<(atomic_load_8 FoldGlobalAddrGP:$addr),
3887           (i32 (L4_loadrub_abs FoldGlobalAddrGP:$addr))>,
3888            Requires<[HasV4T]>;
3889
3890 // Map from load(globaladdress + x) -> memw(#foo + x)
3891 let AddedComplexity = 100 in
3892 def : Pat<(i32 (load FoldGlobalAddrGP:$addr)),
3893           (i32 (L4_loadri_abs FoldGlobalAddrGP:$addr))>,
3894            Requires<[HasV4T]>;
3895
3896 def : Pat<(atomic_load_32 FoldGlobalAddrGP:$addr),
3897           (i32 (L4_loadri_abs FoldGlobalAddrGP:$addr))>,
3898            Requires<[HasV4T]>;
3899
3900 //===----------------------------------------------------------------------===//
3901 // :raw for of boundscheck:hi:lo insns
3902 //===----------------------------------------------------------------------===//
3903
3904 // A4_boundscheck_lo: Detect if a register is within bounds.
3905 let hasSideEffects = 0, isCodeGenOnly = 0 in
3906 def A4_boundscheck_lo: ALU64Inst <
3907   (outs PredRegs:$Pd),
3908   (ins DoubleRegs:$Rss, DoubleRegs:$Rtt),
3909   "$Pd = boundscheck($Rss, $Rtt):raw:lo"> {
3910     bits<2> Pd;
3911     bits<5> Rss;
3912     bits<5> Rtt;
3913
3914     let IClass = 0b1101;
3915
3916     let Inst{27-23} = 0b00100;
3917     let Inst{13} = 0b1;
3918     let Inst{7-5} = 0b100;
3919     let Inst{1-0} = Pd;
3920     let Inst{20-16} = Rss;
3921     let Inst{12-8} = Rtt;
3922   }
3923
3924 // A4_boundscheck_hi: Detect if a register is within bounds.
3925 let hasSideEffects = 0, isCodeGenOnly = 0 in
3926 def A4_boundscheck_hi: ALU64Inst <
3927   (outs PredRegs:$Pd),
3928   (ins DoubleRegs:$Rss, DoubleRegs:$Rtt),
3929   "$Pd = boundscheck($Rss, $Rtt):raw:hi"> {
3930     bits<2> Pd;
3931     bits<5> Rss;
3932     bits<5> Rtt;
3933
3934     let IClass = 0b1101;
3935
3936     let Inst{27-23} = 0b00100;
3937     let Inst{13} = 0b1;
3938     let Inst{7-5} = 0b101;
3939     let Inst{1-0} = Pd;
3940     let Inst{20-16} = Rss;
3941     let Inst{12-8} = Rtt;
3942   }
3943
3944 let hasSideEffects = 0 in
3945 def A4_boundscheck : MInst <
3946   (outs PredRegs:$Pd), (ins IntRegs:$Rs, DoubleRegs:$Rtt),
3947   "$Pd=boundscheck($Rs,$Rtt)">;
3948
3949 // A4_tlbmatch: Detect if a VA/ASID matches a TLB entry.
3950 let isPredicateLate = 1, hasSideEffects = 0, isCodeGenOnly = 0 in
3951 def A4_tlbmatch : ALU64Inst<(outs PredRegs:$Pd),
3952   (ins DoubleRegs:$Rs, IntRegs:$Rt),
3953   "$Pd = tlbmatch($Rs, $Rt)",
3954   [], "", ALU64_tc_2early_SLOT23> {
3955     bits<2> Pd;
3956     bits<5> Rs;
3957     bits<5> Rt;
3958
3959     let IClass = 0b1101;
3960     let Inst{27-23} = 0b00100;
3961     let Inst{20-16} = Rs;
3962     let Inst{13} = 0b1;
3963     let Inst{12-8} = Rt;
3964     let Inst{7-5} = 0b011;
3965     let Inst{1-0} = Pd;
3966   }
3967
3968 // We need custom lowering of ISD::PREFETCH into HexagonISD::DCFETCH
3969 // because the SDNode ISD::PREFETCH has properties MayLoad and MayStore.
3970 // We don't really want either one here.
3971 def SDTHexagonDCFETCH : SDTypeProfile<0, 2, [SDTCisPtrTy<0>,SDTCisInt<1>]>;
3972 def HexagonDCFETCH : SDNode<"HexagonISD::DCFETCH", SDTHexagonDCFETCH,
3973                             [SDNPHasChain]>;
3974
3975 // Use LD0Inst for dcfetch, but set "mayLoad" to 0 because this doesn't
3976 // really do a load.
3977 let hasSideEffects = 1, mayLoad = 0, isCodeGenOnly = 0 in
3978 def Y2_dcfetchbo : LD0Inst<(outs), (ins IntRegs:$Rs, u11_3Imm:$u11_3),
3979       "dcfetch($Rs + #$u11_3)",
3980       [(HexagonDCFETCH IntRegs:$Rs, u11_3ImmPred:$u11_3)],
3981       "", LD_tc_ld_SLOT0> {
3982   bits<5> Rs;
3983   bits<14> u11_3;
3984
3985   let IClass = 0b1001;
3986   let Inst{27-21} = 0b0100000;
3987   let Inst{20-16} = Rs;
3988   let Inst{13} = 0b0;
3989   let Inst{10-0} = u11_3{13-3};
3990 }
3991
3992 //===----------------------------------------------------------------------===//
3993 // Compound instructions
3994 //===----------------------------------------------------------------------===//
3995
3996 let isBranch = 1, hasSideEffects = 0, isExtentSigned = 1,
3997     isPredicated = 1, isPredicatedNew = 1, isExtendable = 1,
3998     opExtentBits = 11, opExtentAlign = 2, opExtendable = 1,
3999     isTerminator = 1, validSubTargets = HasV4SubT in
4000 class CJInst_tstbit_R0<string px, bit np, string tnt>
4001   : InstHexagon<(outs), (ins IntRegs:$Rs, brtarget:$r9_2),
4002   ""#px#" = tstbit($Rs, #0); if ("
4003     #!if(np, "!","")#""#px#".new) jump:"#tnt#" $r9_2",
4004   [], "", COMPOUND, TypeCOMPOUND> {
4005   bits<4> Rs;
4006   bits<11> r9_2;
4007
4008   // np: !p[01]
4009   let isPredicatedFalse = np;
4010   // tnt: Taken/Not Taken
4011   let isBrTaken = !if (!eq(tnt, "t"), "true", "false");
4012   let isTaken   = !if (!eq(tnt, "t"), 1, 0);
4013
4014   let IClass = 0b0001;
4015   let Inst{27-26} = 0b00;
4016   let Inst{25} = !if (!eq(px, "!p1"), 1,
4017                  !if (!eq(px,  "p1"), 1, 0));
4018   let Inst{24-23} = 0b11;
4019   let Inst{22} = np;
4020   let Inst{21-20} = r9_2{10-9};
4021   let Inst{19-16} = Rs;
4022   let Inst{13} = !if (!eq(tnt, "t"), 1, 0);
4023   let Inst{9-8} = 0b11;
4024   let Inst{7-1} = r9_2{8-2};
4025 }
4026
4027 let Defs = [PC, P0], Uses = [P0], isCodeGenOnly = 0 in {
4028   def J4_tstbit0_tp0_jump_nt : CJInst_tstbit_R0<"p0", 0, "nt">;
4029   def J4_tstbit0_tp0_jump_t : CJInst_tstbit_R0<"p0", 0, "t">;
4030   def J4_tstbit0_fp0_jump_nt : CJInst_tstbit_R0<"p0", 1, "nt">;
4031   def J4_tstbit0_fp0_jump_t : CJInst_tstbit_R0<"p0", 1, "t">;
4032 }
4033
4034 let Defs = [PC, P1], Uses = [P1], isCodeGenOnly = 0 in {
4035   def J4_tstbit0_tp1_jump_nt : CJInst_tstbit_R0<"p1", 0, "nt">;
4036   def J4_tstbit0_tp1_jump_t : CJInst_tstbit_R0<"p1", 0, "t">;
4037   def J4_tstbit0_fp1_jump_nt : CJInst_tstbit_R0<"p1", 1, "nt">;
4038   def J4_tstbit0_fp1_jump_t : CJInst_tstbit_R0<"p1", 1, "t">;
4039 }
4040
4041
4042 let isBranch = 1, hasSideEffects = 0,
4043     isExtentSigned = 1, isPredicated = 1, isPredicatedNew = 1,
4044     isExtendable = 1, opExtentBits = 11, opExtentAlign = 2,
4045     opExtendable = 2, isTerminator = 1, validSubTargets = HasV4SubT in
4046 class CJInst_RR<string px, string op, bit np, string tnt>
4047   : InstHexagon<(outs), (ins IntRegs:$Rs, IntRegs:$Rt, brtarget:$r9_2),
4048   ""#px#" = cmp."#op#"($Rs, $Rt); if ("
4049    #!if(np, "!","")#""#px#".new) jump:"#tnt#" $r9_2",
4050   [], "", COMPOUND, TypeCOMPOUND> {
4051   bits<4> Rs;
4052   bits<4> Rt;
4053   bits<11> r9_2;
4054
4055   // np: !p[01]
4056   let isPredicatedFalse = np;
4057   // tnt: Taken/Not Taken
4058   let isBrTaken = !if (!eq(tnt, "t"), "true", "false");
4059   let isTaken   = !if (!eq(tnt, "t"), 1, 0);
4060
4061   let IClass = 0b0001;
4062   let Inst{27-23} = !if (!eq(op, "eq"),  0b01000,
4063                     !if (!eq(op, "gt"),  0b01001,
4064                     !if (!eq(op, "gtu"), 0b01010, 0)));
4065   let Inst{22} = np;
4066   let Inst{21-20} = r9_2{10-9};
4067   let Inst{19-16} = Rs;
4068   let Inst{13} = !if (!eq(tnt, "t"), 1, 0);
4069   // px: Predicate reg 0/1
4070   let Inst{12} = !if (!eq(px, "!p1"), 1,
4071                  !if (!eq(px,  "p1"), 1, 0));
4072   let Inst{11-8} = Rt;
4073   let Inst{7-1} = r9_2{8-2};
4074 }
4075
4076 // P[10] taken/not taken.
4077 multiclass T_tnt_CJInst_RR<string op, bit np> {
4078   let Defs = [PC, P0], Uses = [P0] in {
4079     def NAME#p0_jump_nt : CJInst_RR<"p0", op, np, "nt">;
4080     def NAME#p0_jump_t : CJInst_RR<"p0", op, np, "t">;
4081   }
4082   let Defs = [PC, P1], Uses = [P1] in {
4083     def NAME#p1_jump_nt : CJInst_RR<"p1", op, np, "nt">;
4084     def NAME#p1_jump_t : CJInst_RR<"p1", op, np, "t">;
4085   }
4086 }
4087 // Predicate / !Predicate
4088 multiclass T_pnp_CJInst_RR<string op>{
4089   defm J4_cmp#NAME#_t : T_tnt_CJInst_RR<op, 0>;
4090   defm J4_cmp#NAME#_f : T_tnt_CJInst_RR<op, 1>;
4091 }
4092 // TypeCJ Instructions compare RR and jump
4093 let isCodeGenOnly = 0 in {
4094 defm eq : T_pnp_CJInst_RR<"eq">;
4095 defm gt : T_pnp_CJInst_RR<"gt">;
4096 defm gtu : T_pnp_CJInst_RR<"gtu">;
4097 }
4098
4099 let isBranch = 1, hasSideEffects = 0, isExtentSigned = 1,
4100     isPredicated = 1, isPredicatedNew = 1, isExtendable = 1, opExtentBits = 11,
4101     opExtentAlign = 2, opExtendable = 2, isTerminator = 1,
4102     validSubTargets = HasV4SubT in
4103 class CJInst_RU5<string px, string op, bit np, string tnt>
4104   : InstHexagon<(outs), (ins IntRegs:$Rs, u5Imm:$U5, brtarget:$r9_2),
4105   ""#px#" = cmp."#op#"($Rs, #$U5); if ("
4106     #!if(np, "!","")#""#px#".new) jump:"#tnt#" $r9_2",
4107   [], "", COMPOUND, TypeCOMPOUND> {
4108   bits<4> Rs;
4109   bits<5> U5;
4110   bits<11> r9_2;
4111
4112   // np: !p[01]
4113   let isPredicatedFalse = np;
4114   // tnt: Taken/Not Taken
4115   let isBrTaken = !if (!eq(tnt, "t"), "true", "false");
4116   let isTaken   = !if (!eq(tnt, "t"), 1, 0);
4117
4118   let IClass = 0b0001;
4119   let Inst{27-26} = 0b00;
4120   // px: Predicate reg 0/1
4121   let Inst{25} = !if (!eq(px, "!p1"), 1,
4122                  !if (!eq(px,  "p1"), 1, 0));
4123   let Inst{24-23} = !if (!eq(op, "eq"),  0b00,
4124                     !if (!eq(op, "gt"),  0b01,
4125                     !if (!eq(op, "gtu"), 0b10, 0)));
4126   let Inst{22} = np;
4127   let Inst{21-20} = r9_2{10-9};
4128   let Inst{19-16} = Rs;
4129   let Inst{13} = !if (!eq(tnt, "t"), 1, 0);
4130   let Inst{12-8} = U5;
4131   let Inst{7-1} = r9_2{8-2};
4132 }
4133 // P[10] taken/not taken.
4134 multiclass T_tnt_CJInst_RU5<string op, bit np> {
4135   let Defs = [PC, P0], Uses = [P0] in {
4136     def NAME#p0_jump_nt : CJInst_RU5<"p0", op, np, "nt">;
4137     def NAME#p0_jump_t : CJInst_RU5<"p0", op, np, "t">;
4138   }
4139   let Defs = [PC, P1], Uses = [P1] in {
4140     def NAME#p1_jump_nt : CJInst_RU5<"p1", op, np, "nt">;
4141     def NAME#p1_jump_t : CJInst_RU5<"p1", op, np, "t">;
4142   }
4143 }
4144 // Predicate / !Predicate
4145 multiclass T_pnp_CJInst_RU5<string op>{
4146   defm J4_cmp#NAME#i_t : T_tnt_CJInst_RU5<op, 0>;
4147   defm J4_cmp#NAME#i_f : T_tnt_CJInst_RU5<op, 1>;
4148 }
4149 // TypeCJ Instructions compare RI and jump
4150 let isCodeGenOnly = 0 in {
4151 defm eq : T_pnp_CJInst_RU5<"eq">;
4152 defm gt : T_pnp_CJInst_RU5<"gt">;
4153 defm gtu : T_pnp_CJInst_RU5<"gtu">;
4154 }
4155
4156 let isBranch = 1, hasSideEffects = 0, isExtentSigned = 1,
4157     isPredicated = 1, isPredicatedFalse = 1, isPredicatedNew = 1,
4158     isExtendable = 1, opExtentBits = 11, opExtentAlign = 2, opExtendable = 1,
4159     isTerminator = 1, validSubTargets = HasV4SubT in
4160 class CJInst_Rn1<string px, string op, bit np, string tnt>
4161   : InstHexagon<(outs), (ins IntRegs:$Rs, brtarget:$r9_2),
4162   ""#px#" = cmp."#op#"($Rs,#-1); if ("
4163   #!if(np, "!","")#""#px#".new) jump:"#tnt#" $r9_2",
4164   [], "", COMPOUND, TypeCOMPOUND> {
4165   bits<4> Rs;
4166   bits<11> r9_2;
4167
4168   // np: !p[01]
4169   let isPredicatedFalse = np;
4170   // tnt: Taken/Not Taken
4171   let isBrTaken = !if (!eq(tnt, "t"), "true", "false");
4172   let isTaken   = !if (!eq(tnt, "t"), 1, 0);
4173
4174   let IClass = 0b0001;
4175   let Inst{27-26} = 0b00;
4176   let Inst{25} = !if (!eq(px, "!p1"), 1,
4177                  !if (!eq(px,  "p1"), 1, 0));
4178
4179   let Inst{24-23} = 0b11;
4180   let Inst{22} = np;
4181   let Inst{21-20} = r9_2{10-9};
4182   let Inst{19-16} = Rs;
4183   let Inst{13} = !if (!eq(tnt, "t"), 1, 0);
4184   let Inst{9-8} = !if (!eq(op, "eq"),  0b00,
4185                   !if (!eq(op, "gt"),  0b01, 0));
4186   let Inst{7-1} = r9_2{8-2};
4187 }
4188
4189 // P[10] taken/not taken.
4190 multiclass T_tnt_CJInst_Rn1<string op, bit np> {
4191   let Defs = [PC, P0], Uses = [P0] in {
4192     def NAME#p0_jump_nt : CJInst_Rn1<"p0", op, np, "nt">;
4193     def NAME#p0_jump_t : CJInst_Rn1<"p0", op, np, "t">;
4194   }
4195   let Defs = [PC, P1], Uses = [P1] in {
4196     def NAME#p1_jump_nt : CJInst_Rn1<"p1", op, np, "nt">;
4197     def NAME#p1_jump_t : CJInst_Rn1<"p1", op, np, "t">;
4198   }
4199 }
4200 // Predicate / !Predicate
4201 multiclass T_pnp_CJInst_Rn1<string op>{
4202   defm J4_cmp#NAME#n1_t : T_tnt_CJInst_Rn1<op, 0>;
4203   defm J4_cmp#NAME#n1_f : T_tnt_CJInst_Rn1<op, 1>;
4204 }
4205 // TypeCJ Instructions compare -1 and jump
4206 let isCodeGenOnly = 0 in {
4207 defm eq : T_pnp_CJInst_Rn1<"eq">;
4208 defm gt : T_pnp_CJInst_Rn1<"gt">;
4209 }
4210
4211 // J4_jumpseti: Direct unconditional jump and set register to immediate.
4212 let Defs = [PC], isBranch = 1, hasSideEffects = 0, hasNewValue = 1,
4213     isExtentSigned = 1, opNewValue = 0, isExtendable = 1, opExtentBits = 11,
4214     opExtentAlign = 2, opExtendable = 2, validSubTargets = HasV4SubT,
4215     isCodeGenOnly = 0 in
4216 def J4_jumpseti: CJInst <
4217   (outs IntRegs:$Rd),
4218   (ins u6Imm:$U6, brtarget:$r9_2),
4219   "$Rd = #$U6 ; jump $r9_2"> {
4220     bits<4> Rd;
4221     bits<6> U6;
4222     bits<11> r9_2;
4223
4224     let IClass = 0b0001;
4225     let Inst{27-24} = 0b0110;
4226     let Inst{21-20} = r9_2{10-9};
4227     let Inst{19-16} = Rd;
4228     let Inst{13-8} = U6;
4229     let Inst{7-1} = r9_2{8-2};
4230   }
4231
4232 // J4_jumpsetr: Direct unconditional jump and transfer register.
4233 let Defs = [PC], isBranch = 1, hasSideEffects = 0, hasNewValue = 1,
4234     isExtentSigned = 1, opNewValue = 0, isExtendable = 1, opExtentBits = 11,
4235     opExtentAlign = 2, opExtendable = 2, validSubTargets = HasV4SubT,
4236     isCodeGenOnly = 0 in
4237 def J4_jumpsetr: CJInst <
4238   (outs IntRegs:$Rd),
4239   (ins IntRegs:$Rs, brtarget:$r9_2),
4240   "$Rd = $Rs ; jump $r9_2"> {
4241     bits<4> Rd;
4242     bits<4> Rs;
4243     bits<11> r9_2;
4244
4245     let IClass = 0b0001;
4246     let Inst{27-24} = 0b0111;
4247     let Inst{21-20} = r9_2{10-9};
4248     let Inst{11-8} = Rd;
4249     let Inst{19-16} = Rs;
4250     let Inst{7-1} = r9_2{8-2};
4251   }