lib/Target/Hexagon/HexagonInstrInfoV4.td

   1 //=- HexagonInstrInfoV4.td - Target Desc. for Hexagon Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon V4 instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 let hasSideEffects = 0 in
  15 class T_Immext<Operand ImmType>
  16   : EXTENDERInst<(outs), (ins ImmType:$imm),
  17                  "immext(#$imm)", []> {
  18     bits<32> imm;
  19     let IClass = 0b0000;
  20
  21     let Inst{27-16} = imm{31-20};
  22     let Inst{13-0} = imm{19-6};
  23   }
  24
  25 def A4_ext : T_Immext<u26_6Imm>;
  26 let isCodeGenOnly = 1 in {
  27   let isBranch = 1 in
  28     def A4_ext_b : T_Immext<brtarget>;
  29   let isCall = 1 in
  30     def A4_ext_c : T_Immext<calltarget>;
  31   def A4_ext_g : T_Immext<globaladdress>;
  32 }
  33
  34 def BITPOS32 : SDNodeXForm<imm, [{
  35    // Return the bit position we will set [0-31].
  36    // As an SDNode.
  37    int32_t imm = N->getSExtValue();
  38    return XformMskToBitPosU5Imm(imm);
  39 }]>;
  40
  41 // Fold (add (CONST32 tglobaladdr:$addr) <offset>) into a global address.
  42 def FoldGlobalAddr : ComplexPattern<i32, 1, "foldGlobalAddress", [], []>;
  43
  44 // Fold (add (CONST32_GP tglobaladdr:$addr) <offset>) into a global address.
  45 def FoldGlobalAddrGP : ComplexPattern<i32, 1, "foldGlobalAddressGP", [], []>;
  46
  47 def NumUsesBelowThresCONST32 : PatFrag<(ops node:$addr),
  48                                        (HexagonCONST32 node:$addr), [{
  49   return hasNumUsesBelowThresGA(N->getOperand(0).getNode());
  50 }]>;
  51
  52 // Hexagon V4 Architecture spec defines 8 instruction classes:
  53 // LD ST ALU32 XTYPE J JR MEMOP NV CR SYSTEM(system is not implemented in the
  54 // compiler)
  55
  56 // LD Instructions:
  57 // ========================================
  58 // Loads (8/16/32/64 bit)
  59 // Deallocframe
  60
  61 // ST Instructions:
  62 // ========================================
  63 // Stores (8/16/32/64 bit)
  64 // Allocframe
  65
  66 // ALU32 Instructions:
  67 // ========================================
  68 // Arithmetic / Logical (32 bit)
  69 // Vector Halfword
  70
  71 // XTYPE Instructions (32/64 bit):
  72 // ========================================
  73 // Arithmetic, Logical, Bit Manipulation
  74 // Multiply (Integer, Fractional, Complex)
  75 // Permute / Vector Permute Operations
  76 // Predicate Operations
  77 // Shift / Shift with Add/Sub/Logical
  78 // Vector Byte ALU
  79 // Vector Halfword (ALU, Shift, Multiply)
  80 // Vector Word (ALU, Shift)
  81
  82 // J Instructions:
  83 // ========================================
  84 // Jump/Call PC-relative
  85
  86 // JR Instructions:
  87 // ========================================
  88 // Jump/Call Register
  89
  90 // MEMOP Instructions:
  91 // ========================================
  92 // Operation on memory (8/16/32 bit)
  93
  94 // NV Instructions:
  95 // ========================================
  96 // New-value Jumps
  97 // New-value Stores
  98
  99 // CR Instructions:
 100 // ========================================
 101 // Control-Register Transfers
 102 // Hardware Loop Setup
 103 // Predicate Logicals & Reductions
 104
 105 // SYSTEM Instructions (not implemented in the compiler):
 106 // ========================================
 107 // Prefetch
 108 // Cache Maintenance
 109 // Bus Operations
 110
 111
 112 //===----------------------------------------------------------------------===//
 113 // ALU32 +
 114 //===----------------------------------------------------------------------===//
 115
 116 class T_ALU32_3op_not<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 117                       bit OpsRev>
 118   : T_ALU32_3op<mnemonic, MajOp, MinOp, OpsRev, 0> {
 119   let AsmString = "$Rd = "#mnemonic#"($Rs, ~$Rt)";
 120 }
 121
 122 let BaseOpcode = "andn_rr", CextOpcode = "andn", isCodeGenOnly = 0 in
 123 def A4_andn    : T_ALU32_3op_not<"and", 0b001, 0b100, 1>;
 124 let BaseOpcode = "orn_rr", CextOpcode = "orn", isCodeGenOnly = 0 in
 125 def A4_orn     : T_ALU32_3op_not<"or",  0b001, 0b101, 1>;
 126
 127 let CextOpcode = "rcmp.eq", isCodeGenOnly = 0 in
 128 def A4_rcmpeq  : T_ALU32_3op<"cmp.eq",  0b011, 0b010, 0, 1>;
 129 let CextOpcode = "!rcmp.eq", isCodeGenOnly = 0 in
 130 def A4_rcmpneq : T_ALU32_3op<"!cmp.eq", 0b011, 0b011, 0, 1>;
 131
 132 let isCodeGenOnly = 0 in {
 133 def C4_cmpneq  : T_ALU32_3op_cmp<"!cmp.eq",  0b00, 1, 1>;
 134 def C4_cmplte  : T_ALU32_3op_cmp<"!cmp.gt",  0b10, 1, 0>;
 135 def C4_cmplteu : T_ALU32_3op_cmp<"!cmp.gtu", 0b11, 1, 0>;
 136 }
 137
 138 // Pats for instruction selection.
 139
 140 // A class to embed the usual comparison patfrags within a zext to i32.
 141 // The seteq/setne frags use "lhs" and "rhs" as operands, so use the same
 142 // names, or else the frag's "body" won't match the operands.
 143 class CmpInReg<PatFrag Op>
 144   : PatFrag<(ops node:$lhs, node:$rhs),(i32 (zext (i1 Op.Fragment)))>;
 145
 146 def: T_cmp32_rr_pat<A4_rcmpeq,  CmpInReg<seteq>, i32>;
 147 def: T_cmp32_rr_pat<A4_rcmpneq, CmpInReg<setne>, i32>;
 148
 149 class T_CMP_rrbh<string mnemonic, bits<3> MinOp, bit IsComm>
 150   : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
 151     "$Pd = "#mnemonic#"($Rs, $Rt)", [], "", S_3op_tc_2early_SLOT23>,
 152     ImmRegRel {
 153   let validSubTargets = HasV4SubT;
 154   let InputType = "reg";
 155   let CextOpcode = mnemonic;
 156   let isCompare = 1;
 157   let isCommutable = IsComm;
 158   let hasSideEffects = 0;
 159
 160   bits<2> Pd;
 161   bits<5> Rs;
 162   bits<5> Rt;
 163
 164   let IClass = 0b1100;
 165   let Inst{27-21} = 0b0111110;
 166   let Inst{20-16} = Rs;
 167   let Inst{12-8} = Rt;
 168   let Inst{7-5} = MinOp;
 169   let Inst{1-0} = Pd;
 170 }
 171
 172 let isCodeGenOnly = 0 in {
 173 def A4_cmpbeq  : T_CMP_rrbh<"cmpb.eq",  0b110, 1>;
 174 def A4_cmpbgt  : T_CMP_rrbh<"cmpb.gt",  0b010, 0>;
 175 def A4_cmpbgtu : T_CMP_rrbh<"cmpb.gtu", 0b111, 0>;
 176 def A4_cmpheq  : T_CMP_rrbh<"cmph.eq",  0b011, 1>;
 177 def A4_cmphgt  : T_CMP_rrbh<"cmph.gt",  0b100, 0>;
 178 def A4_cmphgtu : T_CMP_rrbh<"cmph.gtu", 0b101, 0>;
 179 }
 180
 181 class T_CMP_ribh<string mnemonic, bits<2> MajOp, bit IsHalf, bit IsComm,
 182                  Operand ImmType, bit IsImmExt, bit IsImmSigned, int ImmBits>
 183   : ALU64Inst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, ImmType:$Imm),
 184     "$Pd = "#mnemonic#"($Rs, #$Imm)", [], "", ALU64_tc_2early_SLOT23>,
 185     ImmRegRel {
 186   let validSubTargets = HasV4SubT;
 187   let InputType = "imm";
 188   let CextOpcode = mnemonic;
 189   let isCompare = 1;
 190   let isCommutable = IsComm;
 191   let hasSideEffects = 0;
 192   let isExtendable = IsImmExt;
 193   let opExtendable = !if (IsImmExt, 2, 0);
 194   let isExtentSigned = IsImmSigned;
 195   let opExtentBits = ImmBits;
 196
 197   bits<2> Pd;
 198   bits<5> Rs;
 199   bits<8> Imm;
 200
 201   let IClass = 0b1101;
 202   let Inst{27-24} = 0b1101;
 203   let Inst{22-21} = MajOp;
 204   let Inst{20-16} = Rs;
 205   let Inst{12-5} = Imm;
 206   let Inst{4} = 0b0;
 207   let Inst{3} = IsHalf;
 208   let Inst{1-0} = Pd;
 209 }
 210
 211 let isCodeGenOnly = 0 in {
 212 def A4_cmpbeqi  : T_CMP_ribh<"cmpb.eq",  0b00, 0, 1, u8Imm, 0, 0, 8>;
 213 def A4_cmpbgti  : T_CMP_ribh<"cmpb.gt",  0b01, 0, 0, s8Imm, 0, 1, 8>;
 214 def A4_cmpbgtui : T_CMP_ribh<"cmpb.gtu", 0b10, 0, 0, u7Ext, 1, 0, 7>;
 215 def A4_cmpheqi  : T_CMP_ribh<"cmph.eq",  0b00, 1, 1, s8Ext, 1, 1, 8>;
 216 def A4_cmphgti  : T_CMP_ribh<"cmph.gt",  0b01, 1, 0, s8Ext, 1, 1, 8>;
 217 def A4_cmphgtui : T_CMP_ribh<"cmph.gtu", 0b10, 1, 0, u7Ext, 1, 0, 7>;
 218 }
 219 class T_RCMP_EQ_ri<string mnemonic, bit IsNeg>
 220   : ALU32_ri<(outs IntRegs:$Rd), (ins IntRegs:$Rs, s8Ext:$s8),
 221     "$Rd = "#mnemonic#"($Rs, #$s8)", [], "", ALU32_2op_tc_1_SLOT0123>,
 222     ImmRegRel {
 223   let validSubTargets = HasV4SubT;
 224   let InputType = "imm";
 225   let CextOpcode = !if (IsNeg, "!rcmp.eq", "rcmp.eq");
 226   let isExtendable = 1;
 227   let opExtendable = 2;
 228   let isExtentSigned = 1;
 229   let opExtentBits = 8;
 230   let hasNewValue = 1;
 231
 232   bits<5> Rd;
 233   bits<5> Rs;
 234   bits<8> s8;
 235
 236   let IClass = 0b0111;
 237   let Inst{27-24} = 0b0011;
 238   let Inst{22} = 0b1;
 239   let Inst{21} = IsNeg;
 240   let Inst{20-16} = Rs;
 241   let Inst{13} = 0b1;
 242   let Inst{12-5} = s8;
 243   let Inst{4-0} = Rd;
 244 }
 245
 246 let isCodeGenOnly = 0 in {
 247 def A4_rcmpeqi  : T_RCMP_EQ_ri<"cmp.eq",  0>;
 248 def A4_rcmpneqi : T_RCMP_EQ_ri<"!cmp.eq", 1>;
 249 }
 250
 251 def: Pat<(i32 (zext (i1 (seteq (i32 IntRegs:$Rs), s8ExtPred:$s8)))),
 252          (A4_rcmpeqi IntRegs:$Rs, s8ExtPred:$s8)>;
 253 def: Pat<(i32 (zext (i1 (setne (i32 IntRegs:$Rs), s8ExtPred:$s8)))),
 254          (A4_rcmpneqi IntRegs:$Rs, s8ExtPred:$s8)>;
 255
 256 // Preserve the S2_tstbit_r generation
 257 def: Pat<(i32 (zext (i1 (setne (i32 (and (i32 (shl 1, (i32 IntRegs:$src2))),
 258                                          (i32 IntRegs:$src1))), 0)))),
 259          (C2_muxii (S2_tstbit_r IntRegs:$src1, IntRegs:$src2), 1, 0)>;
 260
 261
 262 //===----------------------------------------------------------------------===//
 263 // ALU32 -
 264 //===----------------------------------------------------------------------===//
 265
 266
 267 //===----------------------------------------------------------------------===//
 268 // ALU32/PERM +
 269 //===----------------------------------------------------------------------===//
 270
 271 // Combine a word and an immediate into a register pair.
 272 let hasSideEffects = 0, isExtentSigned = 1, isExtendable = 1,
 273     opExtentBits = 8 in
 274 class T_Combine1 <bits<2> MajOp, dag ins, string AsmStr>
 275   : ALU32Inst <(outs DoubleRegs:$Rdd), ins, AsmStr> {
 276     bits<5> Rdd;
 277     bits<5> Rs;
 278     bits<8> s8;
 279
 280     let IClass      = 0b0111;
 281     let Inst{27-24} = 0b0011;
 282     let Inst{22-21} = MajOp;
 283     let Inst{20-16} = Rs;
 284     let Inst{13}    = 0b1;
 285     let Inst{12-5}  = s8;
 286     let Inst{4-0}   = Rdd;
 287   }
 288
 289 let opExtendable = 2, isCodeGenOnly = 0 in
 290 def A4_combineri : T_Combine1<0b00, (ins IntRegs:$Rs, s8Ext:$s8),
 291                                     "$Rdd = combine($Rs, #$s8)">;
 292
 293 let opExtendable = 1, isCodeGenOnly = 0 in
 294 def A4_combineir : T_Combine1<0b01, (ins s8Ext:$s8, IntRegs:$Rs),
 295                                     "$Rdd = combine(#$s8, $Rs)">;
 296
 297 def HexagonWrapperCombineRI_V4 :
 298   SDNode<"HexagonISD::WrapperCombineRI_V4", SDTHexagonI64I32I32>;
 299 def HexagonWrapperCombineIR_V4 :
 300   SDNode<"HexagonISD::WrapperCombineIR_V4", SDTHexagonI64I32I32>;
 301
 302 def : Pat <(HexagonWrapperCombineRI_V4 IntRegs:$r, s8ExtPred:$i),
 303            (A4_combineri IntRegs:$r, s8ExtPred:$i)>,
 304           Requires<[HasV4T]>;
 305
 306 def : Pat <(HexagonWrapperCombineIR_V4 s8ExtPred:$i, IntRegs:$r),
 307            (A4_combineir s8ExtPred:$i, IntRegs:$r)>,
 308           Requires<[HasV4T]>;
 309
 310 // A4_combineii: Set two small immediates.
 311 let hasSideEffects = 0, isExtendable = 1, opExtentBits = 6, opExtendable = 2 in
 312 def A4_combineii: ALU32Inst<(outs DoubleRegs:$Rdd), (ins s8Imm:$s8, u6Ext:$U6),
 313   "$Rdd = combine(#$s8, #$U6)"> {
 314     bits<5> Rdd;
 315     bits<8> s8;
 316     bits<6> U6;
 317
 318     let IClass = 0b0111;
 319     let Inst{27-23} = 0b11001;
 320     let Inst{20-16} = U6{5-1};
 321     let Inst{13}    = U6{0};
 322     let Inst{12-5}  = s8;
 323     let Inst{4-0}   = Rdd;
 324   }
 325
 326 //===----------------------------------------------------------------------===//
 327 // ALU32/PERM -
 328 //===----------------------------------------------------------------------===//
 329
 330 //===----------------------------------------------------------------------===//
 331 // LD +
 332 //===----------------------------------------------------------------------===//
 333 //===----------------------------------------------------------------------===//
 334 // Template class for load instructions with Absolute set addressing mode.
 335 //===----------------------------------------------------------------------===//
 336 let isExtended = 1, opExtendable = 2, hasSideEffects = 0,
 337 validSubTargets = HasV4SubT, addrMode = AbsoluteSet in
 338 class T_LD_abs_set<string mnemonic, RegisterClass RC>:
 339             LDInst2<(outs RC:$dst1, IntRegs:$dst2),
 340             (ins u0AlwaysExt:$addr),
 341             "$dst1 = "#mnemonic#"($dst2=##$addr)",
 342             []>,
 343             Requires<[HasV4T]>;
 344
 345 def LDrid_abs_set_V4  : T_LD_abs_set <"memd", DoubleRegs>;
 346 def LDrib_abs_set_V4  : T_LD_abs_set <"memb", IntRegs>;
 347 def LDriub_abs_set_V4 : T_LD_abs_set <"memub", IntRegs>;
 348 def LDrih_abs_set_V4  : T_LD_abs_set <"memh", IntRegs>;
 349 def LDriw_abs_set_V4  : T_LD_abs_set <"memw", IntRegs>;
 350 def LDriuh_abs_set_V4 : T_LD_abs_set <"memuh", IntRegs>;
 351
 352 //===----------------------------------------------------------------------===//
 353 // Template classes for the non-predicated load instructions with
 354 // base + register offset addressing mode
 355 //===----------------------------------------------------------------------===//
 356 class T_load_rr <string mnemonic, RegisterClass RC, bits<3> MajOp>:
 357    LDInst<(outs RC:$dst), (ins IntRegs:$src1, IntRegs:$src2, u2Imm:$u2),
 358   "$dst = "#mnemonic#"($src1 + $src2<<#$u2)",
 359   [], "", V4LDST_tc_ld_SLOT01>, ImmRegShl, AddrModeRel {
 360     bits<5> dst;
 361     bits<5> src1;
 362     bits<5> src2;
 363     bits<2> u2;
 364
 365     let IClass = 0b0011;
 366
 367     let Inst{27-24} = 0b1010;
 368     let Inst{23-21} = MajOp;
 369     let Inst{20-16} = src1;
 370     let Inst{12-8}  = src2;
 371     let Inst{13}    = u2{1};
 372     let Inst{7}     = u2{0};
 373     let Inst{4-0}   = dst;
 374   }
 375
 376 //===----------------------------------------------------------------------===//
 377 // Template classes for the predicated load instructions with
 378 // base + register offset addressing mode
 379 //===----------------------------------------------------------------------===//
 380 let isPredicated =  1 in
 381 class T_pload_rr <string mnemonic, RegisterClass RC, bits<3> MajOp,
 382                   bit isNot, bit isPredNew>:
 383    LDInst <(outs RC:$dst),
 384            (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, u2Imm:$u2),
 385   !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 386   ") ")#"$dst = "#mnemonic#"($src2+$src3<<#$u2)",
 387   [], "", V4LDST_tc_ld_SLOT01>, AddrModeRel {
 388     bits<5> dst;
 389     bits<2> src1;
 390     bits<5> src2;
 391     bits<5> src3;
 392     bits<2> u2;
 393
 394     let isPredicatedFalse = isNot;
 395     let isPredicatedNew = isPredNew;
 396
 397     let IClass = 0b0011;
 398
 399     let Inst{27-26} = 0b00;
 400     let Inst{25}    = isPredNew;
 401     let Inst{24}    = isNot;
 402     let Inst{23-21} = MajOp;
 403     let Inst{20-16} = src2;
 404     let Inst{12-8}  = src3;
 405     let Inst{13}    = u2{1};
 406     let Inst{7}     = u2{0};
 407     let Inst{6-5}   = src1;
 408     let Inst{4-0}   = dst;
 409   }
 410
 411 //===----------------------------------------------------------------------===//
 412 // multiclass for load instructions with base + register offset
 413 // addressing mode
 414 //===----------------------------------------------------------------------===//
 415 let hasSideEffects = 0, addrMode = BaseRegOffset in
 416 multiclass ld_idxd_shl <string mnemonic, string CextOp, RegisterClass RC,
 417                         bits<3> MajOp > {
 418   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl,
 419       InputType = "reg" in {
 420     let isPredicable = 1 in
 421     def L4_#NAME#_rr : T_load_rr <mnemonic, RC, MajOp>;
 422
 423     // Predicated
 424     def L4_p#NAME#t_rr : T_pload_rr <mnemonic, RC, MajOp, 0, 0>;
 425     def L4_p#NAME#f_rr : T_pload_rr <mnemonic, RC, MajOp, 1, 0>;
 426
 427     // Predicated new
 428     def L4_p#NAME#tnew_rr : T_pload_rr <mnemonic, RC, MajOp, 0, 1>;
 429     def L4_p#NAME#fnew_rr : T_pload_rr <mnemonic, RC, MajOp, 1, 1>;
 430   }
 431 }
 432
 433 let hasNewValue = 1, accessSize = ByteAccess, isCodeGenOnly = 0 in {
 434   defm loadrb  : ld_idxd_shl<"memb", "LDrib", IntRegs, 0b000>;
 435   defm loadrub : ld_idxd_shl<"memub", "LDriub", IntRegs, 0b001>;
 436 }
 437
 438 let hasNewValue = 1, accessSize = HalfWordAccess, isCodeGenOnly = 0 in {
 439   defm loadrh  : ld_idxd_shl<"memh", "LDrih", IntRegs, 0b010>;
 440   defm loadruh : ld_idxd_shl<"memuh", "LDriuh", IntRegs, 0b011>;
 441 }
 442
 443 let hasNewValue = 1, accessSize = WordAccess, isCodeGenOnly = 0 in
 444 defm loadri : ld_idxd_shl<"memw", "LDriw", IntRegs, 0b100>;
 445
 446 let accessSize = DoubleWordAccess, isCodeGenOnly = 0 in
 447 defm loadrd  : ld_idxd_shl<"memd", "LDrid", DoubleRegs, 0b110>;
 448
 449 // 'def pats' for load instructions with base + register offset and non-zero
 450 // immediate value. Immediate value is used to left-shift the second
 451 // register operand.
 452 let AddedComplexity = 40 in {
 453 def : Pat <(i32 (sextloadi8 (add IntRegs:$src1,
 454                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 455            (L4_loadrb_rr IntRegs:$src1,
 456             IntRegs:$src2, u2ImmPred:$offset)>,
 457             Requires<[HasV4T]>;
 458
 459 def : Pat <(i32 (zextloadi8 (add IntRegs:$src1,
 460                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 461            (L4_loadrub_rr IntRegs:$src1,
 462             IntRegs:$src2, u2ImmPred:$offset)>,
 463             Requires<[HasV4T]>;
 464
 465 def : Pat <(i32 (extloadi8 (add IntRegs:$src1,
 466                                 (shl IntRegs:$src2, u2ImmPred:$offset)))),
 467            (L4_loadrub_rr IntRegs:$src1,
 468             IntRegs:$src2, u2ImmPred:$offset)>,
 469             Requires<[HasV4T]>;
 470
 471 def : Pat <(i32 (sextloadi16 (add IntRegs:$src1,
 472                                   (shl IntRegs:$src2, u2ImmPred:$offset)))),
 473            (L4_loadrh_rr IntRegs:$src1,
 474             IntRegs:$src2, u2ImmPred:$offset)>,
 475             Requires<[HasV4T]>;
 476
 477 def : Pat <(i32 (zextloadi16 (add IntRegs:$src1,
 478                                   (shl IntRegs:$src2, u2ImmPred:$offset)))),
 479            (L4_loadruh_rr IntRegs:$src1,
 480             IntRegs:$src2, u2ImmPred:$offset)>,
 481             Requires<[HasV4T]>;
 482
 483 def : Pat <(i32 (extloadi16 (add IntRegs:$src1,
 484                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 485            (L4_loadruh_rr IntRegs:$src1,
 486             IntRegs:$src2, u2ImmPred:$offset)>,
 487             Requires<[HasV4T]>;
 488
 489 def : Pat <(i32 (load (add IntRegs:$src1,
 490                            (shl IntRegs:$src2, u2ImmPred:$offset)))),
 491            (L4_loadri_rr IntRegs:$src1,
 492             IntRegs:$src2, u2ImmPred:$offset)>,
 493             Requires<[HasV4T]>;
 494
 495 def : Pat <(i64 (load (add IntRegs:$src1,
 496                            (shl IntRegs:$src2, u2ImmPred:$offset)))),
 497            (L4_loadrd_rr IntRegs:$src1,
 498             IntRegs:$src2, u2ImmPred:$offset)>,
 499             Requires<[HasV4T]>;
 500 }
 501
 502
 503 // 'def pats' for load instruction base + register offset and
 504 // zero immediate value.
 505 let AddedComplexity = 10 in {
 506 def : Pat <(i64 (load (add IntRegs:$src1, IntRegs:$src2))),
 507            (L4_loadrd_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 508             Requires<[HasV4T]>;
 509
 510 def : Pat <(i32 (sextloadi8 (add IntRegs:$src1, IntRegs:$src2))),
 511            (L4_loadrb_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 512             Requires<[HasV4T]>;
 513
 514 def : Pat <(i32 (zextloadi8 (add IntRegs:$src1, IntRegs:$src2))),
 515            (L4_loadrub_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 516             Requires<[HasV4T]>;
 517
 518 def : Pat <(i32 (extloadi8 (add IntRegs:$src1, IntRegs:$src2))),
 519            (L4_loadrub_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 520             Requires<[HasV4T]>;
 521
 522 def : Pat <(i32 (sextloadi16 (add IntRegs:$src1, IntRegs:$src2))),
 523            (L4_loadrh_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 524             Requires<[HasV4T]>;
 525
 526 def : Pat <(i32 (zextloadi16 (add IntRegs:$src1, IntRegs:$src2))),
 527            (L4_loadruh_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 528             Requires<[HasV4T]>;
 529
 530 def : Pat <(i32 (extloadi16 (add IntRegs:$src1, IntRegs:$src2))),
 531            (L4_loadruh_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 532             Requires<[HasV4T]>;
 533
 534 def : Pat <(i32 (load (add IntRegs:$src1, IntRegs:$src2))),
 535            (L4_loadri_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 536             Requires<[HasV4T]>;
 537 }
 538
 539 // zext i1->i64
 540 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
 541       (i64 (A4_combineir 0, (C2_muxii (i1 PredRegs:$src1), 1, 0)))>,
 542       Requires<[HasV4T]>;
 543
 544 // zext i32->i64
 545 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
 546       (i64 (A4_combineir 0, (i32 IntRegs:$src1)))>,
 547       Requires<[HasV4T]>;
 548 // zext i8->i64
 549 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
 550       (i64 (A4_combineir 0, (L2_loadrub_io AddrFI:$src1, 0)))>,
 551       Requires<[HasV4T]>;
 552
 553 let AddedComplexity = 20 in
 554 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
 555                                 s11_0ExtPred:$offset))),
 556       (i64 (A4_combineir 0, (L2_loadrub_io IntRegs:$src1,
 557                                   s11_0ExtPred:$offset)))>,
 558       Requires<[HasV4T]>;
 559
 560 // zext i1->i64
 561 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
 562       (i64 (A4_combineir 0, (L2_loadrub_io AddrFI:$src1, 0)))>,
 563       Requires<[HasV4T]>;
 564
 565 let AddedComplexity = 20 in
 566 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
 567                                 s11_0ExtPred:$offset))),
 568       (i64 (A4_combineir 0, (L2_loadrub_io IntRegs:$src1,
 569                                   s11_0ExtPred:$offset)))>,
 570       Requires<[HasV4T]>;
 571
 572 // zext i16->i64
 573 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
 574       (i64 (A4_combineir 0, (L2_loadruh_io AddrFI:$src1, 0)))>,
 575       Requires<[HasV4T]>;
 576
 577 let AddedComplexity = 20 in
 578 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
 579                                   s11_1ExtPred:$offset))),
 580       (i64 (A4_combineir 0, (L2_loadruh_io IntRegs:$src1,
 581                                   s11_1ExtPred:$offset)))>,
 582       Requires<[HasV4T]>;
 583
 584 // anyext i16->i64
 585 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
 586       (i64 (A4_combineir 0, (L2_loadrh_io AddrFI:$src1, 0)))>,
 587       Requires<[HasV4T]>;
 588
 589 let AddedComplexity = 20 in
 590 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
 591                                   s11_1ExtPred:$offset))),
 592       (i64 (A4_combineir 0, (L2_loadrh_io IntRegs:$src1,
 593                                   s11_1ExtPred:$offset)))>,
 594       Requires<[HasV4T]>;
 595
 596 // zext i32->i64
 597 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
 598       (i64 (A4_combineir 0, (L2_loadri_io AddrFI:$src1, 0)))>,
 599       Requires<[HasV4T]>;
 600
 601 let AddedComplexity = 100 in
 602 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
 603       (i64 (A4_combineir 0, (L2_loadri_io IntRegs:$src1,
 604                                   s11_2ExtPred:$offset)))>,
 605       Requires<[HasV4T]>;
 606
 607 // anyext i32->i64
 608 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
 609       (i64 (A4_combineir 0, (L2_loadri_io AddrFI:$src1, 0)))>,
 610       Requires<[HasV4T]>;
 611
 612 let AddedComplexity = 100 in
 613 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
 614       (i64 (A4_combineir 0, (L2_loadri_io IntRegs:$src1,
 615                                   s11_2ExtPred:$offset)))>,
 616       Requires<[HasV4T]>;
 617
 618
 619
 620 //===----------------------------------------------------------------------===//
 621 // LD -
 622 //===----------------------------------------------------------------------===//
 623
 624 //===----------------------------------------------------------------------===//
 625 // ST +
 626 //===----------------------------------------------------------------------===//
 627 ///
 628 //===----------------------------------------------------------------------===//
 629 // Template class for store instructions with Absolute set addressing mode.
 630 //===----------------------------------------------------------------------===//
 631 let isExtended = 1, opExtendable = 2, validSubTargets = HasV4SubT,
 632 addrMode = AbsoluteSet in
 633 class T_ST_abs_set<string mnemonic, RegisterClass RC>:
 634             STInst2<(outs IntRegs:$dst1),
 635             (ins RC:$src1, u0AlwaysExt:$src2),
 636             mnemonic#"($dst1=##$src2) = $src1",
 637             []>,
 638             Requires<[HasV4T]>;
 639
 640 def STrid_abs_set_V4 : T_ST_abs_set <"memd", DoubleRegs>;
 641 def STrib_abs_set_V4 : T_ST_abs_set <"memb", IntRegs>;
 642 def STrih_abs_set_V4 : T_ST_abs_set <"memh", IntRegs>;
 643 def STriw_abs_set_V4 : T_ST_abs_set <"memw", IntRegs>;
 644
 645 //===----------------------------------------------------------------------===//
 646 // Template classes for the non-predicated store instructions with
 647 // base + register offset addressing mode
 648 //===----------------------------------------------------------------------===//
 649 let isPredicable = 1 in
 650 class T_store_rr <string mnemonic, RegisterClass RC, bits<3> MajOp, bit isH>
 651   : STInst < (outs ), (ins IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, RC:$Rt),
 652   mnemonic#"($Rs + $Ru<<#$u2) = $Rt"#!if(isH, ".h",""),
 653   [],"",V4LDST_tc_st_SLOT01>, ImmRegShl, AddrModeRel {
 654
 655     bits<5> Rs;
 656     bits<5> Ru;
 657     bits<2> u2;
 658     bits<5> Rt;
 659
 660     let IClass = 0b0011;
 661
 662     let Inst{27-24} = 0b1011;
 663     let Inst{23-21} = MajOp;
 664     let Inst{20-16} = Rs;
 665     let Inst{12-8}  = Ru;
 666     let Inst{13}    = u2{1};
 667     let Inst{7}     = u2{0};
 668     let Inst{4-0}   = Rt;
 669   }
 670
 671 //===----------------------------------------------------------------------===//
 672 // Template classes for the predicated store instructions with
 673 // base + register offset addressing mode
 674 //===----------------------------------------------------------------------===//
 675 let isPredicated = 1 in
 676 class T_pstore_rr <string mnemonic, RegisterClass RC, bits<3> MajOp,
 677                    bit isNot, bit isPredNew, bit isH>
 678   : STInst <(outs),
 679             (ins PredRegs:$Pv, IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, RC:$Rt),
 680
 681   !if(isNot, "if (!$Pv", "if ($Pv")#!if(isPredNew, ".new) ",
 682   ") ")#mnemonic#"($Rs+$Ru<<#$u2) = $Rt"#!if(isH, ".h",""),
 683   [], "", V4LDST_tc_st_SLOT01> , AddrModeRel{
 684     bits<2> Pv;
 685     bits<5> Rs;
 686     bits<5> Ru;
 687     bits<2> u2;
 688     bits<5> Rt;
 689
 690     let isPredicatedFalse = isNot;
 691     let isPredicatedNew = isPredNew;
 692
 693     let IClass = 0b0011;
 694
 695     let Inst{27-26} = 0b01;
 696     let Inst{25}    = isPredNew;
 697     let Inst{24}    = isNot;
 698     let Inst{23-21} = MajOp;
 699     let Inst{20-16} = Rs;
 700     let Inst{12-8}  = Ru;
 701     let Inst{13}    = u2{1};
 702     let Inst{7}     = u2{0};
 703     let Inst{6-5}   = Pv;
 704     let Inst{4-0}   = Rt;
 705   }
 706
 707 //===----------------------------------------------------------------------===//
 708 // Template classes for the new-value store instructions with
 709 // base + register offset addressing mode
 710 //===----------------------------------------------------------------------===//
 711 let isPredicable = 1, isNewValue = 1, opNewValue = 3 in
 712 class T_store_new_rr <string mnemonic, bits<2> MajOp> :
 713   NVInst < (outs ), (ins IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, IntRegs:$Nt),
 714   mnemonic#"($Rs + $Ru<<#$u2) = $Nt.new",
 715   [],"",V4LDST_tc_st_SLOT0>, ImmRegShl, AddrModeRel {
 716
 717     bits<5> Rs;
 718     bits<5> Ru;
 719     bits<2> u2;
 720     bits<3> Nt;
 721
 722     let IClass = 0b0011;
 723
 724     let Inst{27-21} = 0b1011101;
 725     let Inst{20-16} = Rs;
 726     let Inst{12-8}  = Ru;
 727     let Inst{13}    = u2{1};
 728     let Inst{7}     = u2{0};
 729     let Inst{4-3}   = MajOp;
 730     let Inst{2-0}   = Nt;
 731   }
 732
 733 //===----------------------------------------------------------------------===//
 734 // Template classes for the predicated new-value store instructions with
 735 // base + register offset addressing mode
 736 //===----------------------------------------------------------------------===//
 737 let isPredicated = 1, isNewValue = 1, opNewValue = 4 in
 738 class T_pstore_new_rr <string mnemonic, bits<2> MajOp, bit isNot, bit isPredNew>
 739   : NVInst<(outs),
 740            (ins PredRegs:$Pv, IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, IntRegs:$Nt),
 741    !if(isNot, "if (!$Pv", "if ($Pv")#!if(isPredNew, ".new) ",
 742    ") ")#mnemonic#"($Rs+$Ru<<#$u2) = $Nt.new",
 743    [], "", V4LDST_tc_st_SLOT0>, AddrModeRel {
 744     bits<2> Pv;
 745     bits<5> Rs;
 746     bits<5> Ru;
 747     bits<2> u2;
 748     bits<3> Nt;
 749
 750     let isPredicatedFalse = isNot;
 751     let isPredicatedNew = isPredNew;
 752
 753     let IClass = 0b0011;
 754     let Inst{27-26} = 0b01;
 755     let Inst{25}    = isPredNew;
 756     let Inst{24}    = isNot;
 757     let Inst{23-21} = 0b101;
 758     let Inst{20-16} = Rs;
 759     let Inst{12-8}  = Ru;
 760     let Inst{13}    = u2{1};
 761     let Inst{7}     = u2{0};
 762     let Inst{6-5}   = Pv;
 763     let Inst{4-3}   = MajOp;
 764     let Inst{2-0}   = Nt;
 765   }
 766
 767 //===----------------------------------------------------------------------===//
 768 // multiclass for store instructions with base + register offset addressing
 769 // mode
 770 //===----------------------------------------------------------------------===//
 771 let isNVStorable = 1 in
 772 multiclass ST_Idxd_shl<string mnemonic, string CextOp, RegisterClass RC,
 773                        bits<3> MajOp, bit isH = 0> {
 774   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl in {
 775     def S4_#NAME#_rr : T_store_rr <mnemonic, RC, MajOp, isH>;
 776
 777     // Predicated
 778     def S4_p#NAME#t_rr : T_pstore_rr <mnemonic, RC, MajOp, 0, 0, isH>;
 779     def S4_p#NAME#f_rr : T_pstore_rr <mnemonic, RC, MajOp, 1, 0, isH>;
 780
 781     // Predicated new
 782     def S4_p#NAME#tnew_rr : T_pstore_rr <mnemonic, RC, MajOp, 0, 1, isH>;
 783     def S4_p#NAME#fnew_rr : T_pstore_rr <mnemonic, RC, MajOp, 1, 1, isH>;
 784   }
 785 }
 786
 787 //===----------------------------------------------------------------------===//
 788 // multiclass for new-value store instructions with base + register offset
 789 // addressing mode.
 790 //===----------------------------------------------------------------------===//
 791 let mayStore = 1, isNVStore = 1 in
 792 multiclass ST_Idxd_shl_nv <string mnemonic, string CextOp, RegisterClass RC,
 793                            bits<2> MajOp> {
 794   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl in {
 795     def S4_#NAME#new_rr : T_store_new_rr<mnemonic, MajOp>;
 796
 797     // Predicated
 798     def S4_p#NAME#newt_rr : T_pstore_new_rr <mnemonic, MajOp, 0, 0>;
 799     def S4_p#NAME#newf_rr : T_pstore_new_rr <mnemonic, MajOp, 1, 0>;
 800
 801     // Predicated new
 802     def S4_p#NAME#newtnew_rr : T_pstore_new_rr <mnemonic, MajOp, 0, 1>;
 803     def S4_p#NAME#newfnew_rr : T_pstore_new_rr <mnemonic, MajOp, 1, 1>;
 804   }
 805 }
 806
 807 let addrMode = BaseRegOffset, InputType = "reg", hasSideEffects = 0,
 808     isCodeGenOnly = 0 in {
 809   let accessSize = ByteAccess in
 810   defm storerb: ST_Idxd_shl<"memb", "STrib", IntRegs, 0b000>,
 811                 ST_Idxd_shl_nv<"memb", "STrib", IntRegs, 0b00>;
 812
 813   let accessSize = HalfWordAccess in
 814   defm storerh: ST_Idxd_shl<"memh", "STrih", IntRegs, 0b010>,
 815                 ST_Idxd_shl_nv<"memh", "STrih", IntRegs, 0b01>;
 816
 817   let accessSize = WordAccess in
 818   defm storeri: ST_Idxd_shl<"memw", "STriw", IntRegs, 0b100>,
 819                 ST_Idxd_shl_nv<"memw", "STriw", IntRegs, 0b10>;
 820
 821   let isNVStorable = 0, accessSize = DoubleWordAccess in
 822   defm storerd: ST_Idxd_shl<"memd", "STrid", DoubleRegs, 0b110>;
 823
 824   let isNVStorable = 0, accessSize = HalfWordAccess in
 825   defm storerf: ST_Idxd_shl<"memh", "STrif", IntRegs, 0b011, 1>;
 826 }
 827
 828 let Predicates = [HasV4T], AddedComplexity = 10 in {
 829 def : Pat<(truncstorei8 (i32 IntRegs:$src4),
 830                        (add IntRegs:$src1, (shl IntRegs:$src2,
 831                                                 u2ImmPred:$src3))),
 832           (S4_storerb_rr IntRegs:$src1, IntRegs:$src2,
 833                                 u2ImmPred:$src3, IntRegs:$src4)>;
 834
 835 def : Pat<(truncstorei16 (i32 IntRegs:$src4),
 836                         (add IntRegs:$src1, (shl IntRegs:$src2,
 837                                                  u2ImmPred:$src3))),
 838           (S4_storerh_rr IntRegs:$src1, IntRegs:$src2,
 839                                 u2ImmPred:$src3, IntRegs:$src4)>;
 840
 841 def : Pat<(store (i32 IntRegs:$src4),
 842                  (add IntRegs:$src1, (shl IntRegs:$src2, u2ImmPred:$src3))),
 843           (S4_storeri_rr IntRegs:$src1, IntRegs:$src2,
 844                                 u2ImmPred:$src3, IntRegs:$src4)>;
 845
 846 def : Pat<(store (i64 DoubleRegs:$src4),
 847                 (add IntRegs:$src1, (shl IntRegs:$src2, u2ImmPred:$src3))),
 848           (S4_storerd_rr IntRegs:$src1, IntRegs:$src2,
 849                                 u2ImmPred:$src3, DoubleRegs:$src4)>;
 850 }
 851
 852 let isExtended = 1, opExtendable = 2 in
 853 class T_ST_LongOff <string mnemonic, PatFrag stOp, RegisterClass RC, ValueType VT> :
 854             STInst<(outs),
 855             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, RC:$src4),
 856             mnemonic#"($src1<<#$src2+##$src3) = $src4",
 857             [(stOp (VT RC:$src4),
 858                     (add (shl (i32 IntRegs:$src1), u2ImmPred:$src2),
 859                          u0AlwaysExtPred:$src3))]>,
 860             Requires<[HasV4T]>;
 861
 862 let isExtended = 1, opExtendable = 2, mayStore = 1, isNVStore = 1 in
 863 class T_ST_LongOff_nv <string mnemonic> :
 864             NVInst_V4<(outs),
 865             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, IntRegs:$src4),
 866             mnemonic#"($src1<<#$src2+##$src3) = $src4.new",
 867             []>,
 868             Requires<[HasV4T]>;
 869
 870 multiclass ST_LongOff <string mnemonic, string BaseOp, PatFrag stOp> {
 871   let  BaseOpcode = BaseOp#"_shl" in {
 872     let isNVStorable = 1 in
 873     def NAME#_V4 : T_ST_LongOff<mnemonic, stOp, IntRegs, i32>;
 874
 875     def NAME#_nv_V4 : T_ST_LongOff_nv<mnemonic>;
 876   }
 877 }
 878
 879 let AddedComplexity = 10, validSubTargets = HasV4SubT in {
 880   def STrid_shl_V4 : T_ST_LongOff<"memd", store, DoubleRegs, i64>;
 881   defm STrib_shl   : ST_LongOff <"memb", "STrib", truncstorei8>, NewValueRel;
 882   defm STrih_shl   : ST_LongOff <"memh", "Strih", truncstorei16>, NewValueRel;
 883   defm STriw_shl   : ST_LongOff <"memw", "STriw", store>, NewValueRel;
 884 }
 885
 886 let AddedComplexity = 40 in
 887 multiclass T_ST_LOff_Pats <InstHexagon I, RegisterClass RC, ValueType VT,
 888                            PatFrag stOp> {
 889  def : Pat<(stOp (VT RC:$src4),
 890            (add (shl IntRegs:$src1, u2ImmPred:$src2),
 891                (NumUsesBelowThresCONST32 tglobaladdr:$src3))),
 892            (I IntRegs:$src1, u2ImmPred:$src2, tglobaladdr:$src3, RC:$src4)>;
 893
 894  def : Pat<(stOp (VT RC:$src4),
 895            (add IntRegs:$src1,
 896                (NumUsesBelowThresCONST32 tglobaladdr:$src3))),
 897            (I IntRegs:$src1, 0, tglobaladdr:$src3, RC:$src4)>;
 898 }
 899
 900 defm : T_ST_LOff_Pats<STrid_shl_V4, DoubleRegs, i64, store>;
 901 defm : T_ST_LOff_Pats<STriw_shl_V4, IntRegs, i32, store>;
 902 defm : T_ST_LOff_Pats<STrib_shl_V4, IntRegs, i32, truncstorei8>;
 903 defm : T_ST_LOff_Pats<STrih_shl_V4, IntRegs, i32, truncstorei16>;
 904
 905 // memd(Rx++#s4:3)=Rtt
 906 // memd(Rx++#s4:3:circ(Mu))=Rtt
 907 // memd(Rx++I:circ(Mu))=Rtt
 908 // memd(Rx++Mu)=Rtt
 909 // memd(Rx++Mu:brev)=Rtt
 910 // memd(gp+#u16:3)=Rtt
 911
 912 // Store doubleword conditionally.
 913 // if ([!]Pv[.new]) memd(#u6)=Rtt
 914 // TODO: needs to be implemented.
 915
 916 //===----------------------------------------------------------------------===//
 917 // Template class
 918 //===----------------------------------------------------------------------===//
 919 let isPredicable = 1, isExtendable = 1, isExtentSigned = 1, opExtentBits = 8,
 920     opExtendable = 2 in
 921 class T_StoreImm <string mnemonic, Operand OffsetOp, bits<2> MajOp >
 922   : STInst <(outs ), (ins IntRegs:$Rs, OffsetOp:$offset, s8Ext:$S8),
 923   mnemonic#"($Rs+#$offset)=#$S8",
 924   [], "", V4LDST_tc_st_SLOT01>,
 925   ImmRegRel, PredNewRel {
 926     bits<5> Rs;
 927     bits<8> S8;
 928     bits<8> offset;
 929     bits<6> offsetBits;
 930
 931     string OffsetOpStr = !cast<string>(OffsetOp);
 932     let offsetBits = !if (!eq(OffsetOpStr, "u6_2Imm"), offset{7-2},
 933                      !if (!eq(OffsetOpStr, "u6_1Imm"), offset{6-1},
 934                                          /* u6_0Imm */ offset{5-0}));
 935
 936     let IClass = 0b0011;
 937
 938     let Inst{27-25} = 0b110;
 939     let Inst{22-21} = MajOp;
 940     let Inst{20-16} = Rs;
 941     let Inst{12-7}  = offsetBits;
 942     let Inst{13}    = S8{7};
 943     let Inst{6-0}   = S8{6-0};
 944   }
 945
 946 let isPredicated = 1, isExtendable = 1, isExtentSigned = 1, opExtentBits = 6,
 947     opExtendable = 3 in
 948 class T_StoreImm_pred <string mnemonic, Operand OffsetOp, bits<2> MajOp,
 949                        bit isPredNot, bit isPredNew >
 950   : STInst <(outs ),
 951             (ins PredRegs:$Pv, IntRegs:$Rs, OffsetOp:$offset, s6Ext:$S6),
 952   !if(isPredNot, "if (!$Pv", "if ($Pv")#!if(isPredNew, ".new) ",
 953   ") ")#mnemonic#"($Rs+#$offset)=#$S6",
 954   [], "", V4LDST_tc_st_SLOT01>,
 955   ImmRegRel, PredNewRel {
 956     bits<2> Pv;
 957     bits<5> Rs;
 958     bits<6> S6;
 959     bits<8> offset;
 960     bits<6> offsetBits;
 961
 962     string OffsetOpStr = !cast<string>(OffsetOp);
 963     let offsetBits = !if (!eq(OffsetOpStr, "u6_2Imm"), offset{7-2},
 964                      !if (!eq(OffsetOpStr, "u6_1Imm"), offset{6-1},
 965                                          /* u6_0Imm */ offset{5-0}));
 966     let isPredicatedNew = isPredNew;
 967     let isPredicatedFalse = isPredNot;
 968
 969     let IClass = 0b0011;
 970
 971     let Inst{27-25} = 0b100;
 972     let Inst{24}    = isPredNew;
 973     let Inst{23}    = isPredNot;
 974     let Inst{22-21} = MajOp;
 975     let Inst{20-16} = Rs;
 976     let Inst{13}    = S6{5};
 977     let Inst{12-7}  = offsetBits;
 978     let Inst{6-5}   = Pv;
 979     let Inst{4-0}   = S6{4-0};
 980   }
 981
 982
 983 //===----------------------------------------------------------------------===//
 984 // multiclass for store instructions with base + immediate offset
 985 // addressing mode and immediate stored value.
 986 // mem[bhw](Rx++#s4:3)=#s8
 987 // if ([!]Pv[.new]) mem[bhw](Rx++#s4:3)=#s6
 988 //===----------------------------------------------------------------------===//
 989
 990 multiclass ST_Imm_Pred <string mnemonic, Operand OffsetOp, bits<2> MajOp,
 991                         bit PredNot> {
 992   def _io    : T_StoreImm_pred <mnemonic, OffsetOp, MajOp, PredNot, 0>;
 993   // Predicate new
 994   def new_io : T_StoreImm_pred <mnemonic, OffsetOp, MajOp, PredNot, 1>;
 995 }
 996
 997 multiclass ST_Imm <string mnemonic, string CextOp, Operand OffsetOp,
 998                    bits<2> MajOp> {
 999   let CextOpcode = CextOp, BaseOpcode = CextOp#_imm in {
1000     def _io : T_StoreImm <mnemonic, OffsetOp, MajOp>;
1001
1002     defm t : ST_Imm_Pred <mnemonic, OffsetOp, MajOp, 0>;
1003     defm f : ST_Imm_Pred <mnemonic, OffsetOp, MajOp, 1>;
1004   }
1005 }
1006
1007 let hasSideEffects = 0, validSubTargets = HasV4SubT, addrMode = BaseImmOffset,
1008     InputType = "imm", isCodeGenOnly = 0 in {
1009   let accessSize = ByteAccess in
1010   defm S4_storeirb : ST_Imm<"memb", "STrib", u6_0Imm, 0b00>;
1011
1012   let accessSize = HalfWordAccess in
1013   defm S4_storeirh : ST_Imm<"memh", "STrih", u6_1Imm, 0b01>;
1014
1015   let accessSize = WordAccess in
1016   defm S4_storeiri : ST_Imm<"memw", "STriw", u6_2Imm, 0b10>;
1017 }
1018
1019 let Predicates = [HasV4T], AddedComplexity = 10 in {
1020 def: Pat<(truncstorei8 s8ExtPred:$src3, (add IntRegs:$src1, u6_0ImmPred:$src2)),
1021             (S4_storeirb_io IntRegs:$src1, u6_0ImmPred:$src2, s8ExtPred:$src3)>;
1022
1023 def: Pat<(truncstorei16 s8ExtPred:$src3, (add IntRegs:$src1,
1024                                               u6_1ImmPred:$src2)),
1025             (S4_storeirh_io IntRegs:$src1, u6_1ImmPred:$src2, s8ExtPred:$src3)>;
1026
1027 def: Pat<(store s8ExtPred:$src3, (add IntRegs:$src1, u6_2ImmPred:$src2)),
1028             (S4_storeiri_io IntRegs:$src1, u6_2ImmPred:$src2, s8ExtPred:$src3)>;
1029 }
1030
1031 let AddedComplexity = 6 in
1032 def : Pat <(truncstorei8 s8ExtPred:$src2, (i32 IntRegs:$src1)),
1033            (S4_storeirb_io IntRegs:$src1, 0, s8ExtPred:$src2)>,
1034            Requires<[HasV4T]>;
1035
1036 // memb(Rx++#s4:0:circ(Mu))=Rt
1037 // memb(Rx++I:circ(Mu))=Rt
1038 // memb(Rx++Mu)=Rt
1039 // memb(Rx++Mu:brev)=Rt
1040 // memb(gp+#u16:0)=Rt
1041
1042
1043 // Store halfword.
1044 // TODO: needs to be implemented
1045 // memh(Re=#U6)=Rt.H
1046 // memh(Rs+#s11:1)=Rt.H
1047 let AddedComplexity = 6 in
1048 def : Pat <(truncstorei16 s8ExtPred:$src2, (i32 IntRegs:$src1)),
1049            (S4_storeirh_io IntRegs:$src1, 0, s8ExtPred:$src2)>,
1050            Requires<[HasV4T]>;
1051
1052 // memh(Rs+Ru<<#u2)=Rt.H
1053 // TODO: needs to be implemented.
1054
1055 // memh(Ru<<#u2+#U6)=Rt.H
1056 // memh(Rx++#s4:1:circ(Mu))=Rt.H
1057 // memh(Rx++#s4:1:circ(Mu))=Rt
1058 // memh(Rx++I:circ(Mu))=Rt.H
1059 // memh(Rx++I:circ(Mu))=Rt
1060 // memh(Rx++Mu)=Rt.H
1061 // memh(Rx++Mu)=Rt
1062 // memh(Rx++Mu:brev)=Rt.H
1063 // memh(Rx++Mu:brev)=Rt
1064 // memh(gp+#u16:1)=Rt
1065 // if ([!]Pv[.new]) memh(#u6)=Rt.H
1066 // if ([!]Pv[.new]) memh(#u6)=Rt
1067
1068
1069 // if ([!]Pv[.new]) memh(Rs+#u6:1)=Rt.H
1070 // TODO: needs to be implemented.
1071
1072 // if ([!]Pv[.new]) memh(Rx++#s4:1)=Rt.H
1073 // TODO: Needs to be implemented.
1074
1075 // Store word.
1076 // memw(Re=#U6)=Rt
1077 // TODO: Needs to be implemented.
1078
1079 // Store predicate:
1080 let hasSideEffects = 0 in
1081 def STriw_pred_V4 : STInst2<(outs),
1082             (ins MEMri:$addr, PredRegs:$src1),
1083             "Error; should not emit",
1084             []>,
1085             Requires<[HasV4T]>;
1086
1087 let AddedComplexity = 6 in
1088 def : Pat <(store s8ExtPred:$src2, (i32 IntRegs:$src1)),
1089            (S4_storeiri_io IntRegs:$src1, 0, s8ExtPred:$src2)>,
1090            Requires<[HasV4T]>;
1091
1092 // memw(Rx++#s4:2)=Rt
1093 // memw(Rx++#s4:2:circ(Mu))=Rt
1094 // memw(Rx++I:circ(Mu))=Rt
1095 // memw(Rx++Mu)=Rt
1096 // memw(Rx++Mu:brev)=Rt
1097
1098 //===----------------------------------------------------------------------===
1099 // ST -
1100 //===----------------------------------------------------------------------===
1101
1102
1103 //===----------------------------------------------------------------------===//
1104 // NV/ST +
1105 //===----------------------------------------------------------------------===//
1106
1107 let opNewValue = 2, opExtendable = 1, isExtentSigned = 1, isPredicable = 1 in
1108 class T_store_io_nv <string mnemonic, RegisterClass RC,
1109                     Operand ImmOp, bits<2>MajOp>
1110   : NVInst_V4 <(outs),
1111                (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
1112   mnemonic#"($src1+#$src2) = $src3.new",
1113   [],"",ST_tc_st_SLOT0> {
1114     bits<5> src1;
1115     bits<13> src2; // Actual address offset
1116     bits<3> src3;
1117     bits<11> offsetBits; // Represents offset encoding
1118
1119     let opExtentBits = !if (!eq(mnemonic, "memb"), 11,
1120                        !if (!eq(mnemonic, "memh"), 12,
1121                        !if (!eq(mnemonic, "memw"), 13, 0)));
1122
1123     let opExtentAlign = !if (!eq(mnemonic, "memb"), 0,
1124                         !if (!eq(mnemonic, "memh"), 1,
1125                         !if (!eq(mnemonic, "memw"), 2, 0)));
1126
1127     let offsetBits = !if (!eq(mnemonic, "memb"),  src2{10-0},
1128                      !if (!eq(mnemonic, "memh"),  src2{11-1},
1129                      !if (!eq(mnemonic, "memw"),  src2{12-2}, 0)));
1130
1131     let IClass = 0b1010;
1132
1133     let Inst{27} = 0b0;
1134     let Inst{26-25} = offsetBits{10-9};
1135     let Inst{24-21} = 0b1101;
1136     let Inst{20-16} = src1;
1137     let Inst{13} = offsetBits{8};
1138     let Inst{12-11} = MajOp;
1139     let Inst{10-8} = src3;
1140     let Inst{7-0} = offsetBits{7-0};
1141   }
1142
1143 let opExtendable = 2, opNewValue = 3, isPredicated = 1 in
1144 class T_pstore_io_nv <string mnemonic, RegisterClass RC, Operand predImmOp,
1145                          bits<2>MajOp, bit PredNot, bit isPredNew>
1146   : NVInst_V4 <(outs),
1147                (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC:$src4),
1148   !if(PredNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1149   ") ")#mnemonic#"($src2+#$src3) = $src4.new",
1150   [],"",V2LDST_tc_st_SLOT0> {
1151     bits<2> src1;
1152     bits<5> src2;
1153     bits<9> src3;
1154     bits<3> src4;
1155     bits<6> offsetBits; // Represents offset encoding
1156
1157     let isPredicatedNew = isPredNew;
1158     let isPredicatedFalse = PredNot;
1159     let opExtentBits = !if (!eq(mnemonic, "memb"), 6,
1160                        !if (!eq(mnemonic, "memh"), 7,
1161                        !if (!eq(mnemonic, "memw"), 8, 0)));
1162
1163     let opExtentAlign = !if (!eq(mnemonic, "memb"), 0,
1164                         !if (!eq(mnemonic, "memh"), 1,
1165                         !if (!eq(mnemonic, "memw"), 2, 0)));
1166
1167     let offsetBits = !if (!eq(mnemonic, "memb"), src3{5-0},
1168                      !if (!eq(mnemonic, "memh"), src3{6-1},
1169                      !if (!eq(mnemonic, "memw"), src3{7-2}, 0)));
1170
1171     let IClass = 0b0100;
1172
1173     let Inst{27}    = 0b0;
1174     let Inst{26}    = PredNot;
1175     let Inst{25}    = isPredNew;
1176     let Inst{24-21} = 0b0101;
1177     let Inst{20-16} = src2;
1178     let Inst{13}    = offsetBits{5};
1179     let Inst{12-11} = MajOp;
1180     let Inst{10-8}  = src4;
1181     let Inst{7-3}   = offsetBits{4-0};
1182     let Inst{2}     = 0b0;
1183     let Inst{1-0}   = src1;
1184   }
1185
1186 // multiclass for new-value store instructions with base + immediate offset.
1187 //
1188 let mayStore = 1, isNVStore = 1, isNewValue = 1, hasSideEffects = 0,
1189     isExtendable = 1 in
1190 multiclass ST_Idxd_nv<string mnemonic, string CextOp, RegisterClass RC,
1191                    Operand ImmOp, Operand predImmOp, bits<2> MajOp> {
1192
1193   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1194     def S2_#NAME#new_io : T_store_io_nv <mnemonic, RC, ImmOp, MajOp>;
1195     // Predicated
1196     def S2_p#NAME#newt_io :T_pstore_io_nv <mnemonic, RC, predImmOp, MajOp, 0, 0>;
1197     def S2_p#NAME#newf_io :T_pstore_io_nv <mnemonic, RC, predImmOp, MajOp, 1, 0>;
1198     // Predicated new
1199     def S4_p#NAME#newtnew_io :T_pstore_io_nv <mnemonic, RC, predImmOp,
1200                                               MajOp, 0, 1>;
1201     def S4_p#NAME#newfnew_io :T_pstore_io_nv <mnemonic, RC, predImmOp,
1202                                               MajOp, 1, 1>;
1203   }
1204 }
1205
1206 let addrMode = BaseImmOffset, InputType = "imm", isCodeGenOnly = 0 in {
1207   let accessSize = ByteAccess in
1208   defm storerb: ST_Idxd_nv<"memb", "STrib", IntRegs, s11_0Ext,
1209                            u6_0Ext, 0b00>, AddrModeRel;
1210
1211   let accessSize = HalfWordAccess, opExtentAlign = 1 in
1212   defm storerh: ST_Idxd_nv<"memh", "STrih", IntRegs, s11_1Ext,
1213                            u6_1Ext, 0b01>, AddrModeRel;
1214
1215   let accessSize = WordAccess, opExtentAlign = 2 in
1216   defm storeri: ST_Idxd_nv<"memw", "STriw", IntRegs, s11_2Ext,
1217                            u6_2Ext, 0b10>, AddrModeRel;
1218 }
1219
1220 //===----------------------------------------------------------------------===//
1221 // Template class for non-predicated post increment .new stores
1222 // mem[bhwd](Rx++#s4:[0123])=Nt.new
1223 //===----------------------------------------------------------------------===//
1224 let isPredicable = 1, hasSideEffects = 0, validSubTargets = HasV4SubT,
1225     addrMode = PostInc, isNVStore = 1, isNewValue = 1, opNewValue = 3 in
1226 class T_StorePI_nv <string mnemonic, Operand ImmOp, bits<2> MajOp >
1227   : NVInstPI_V4 <(outs IntRegs:$_dst_),
1228                  (ins IntRegs:$src1, ImmOp:$offset, IntRegs:$src2),
1229   mnemonic#"($src1++#$offset) = $src2.new",
1230   [], "$src1 = $_dst_">,
1231   AddrModeRel {
1232     bits<5> src1;
1233     bits<3> src2;
1234     bits<7> offset;
1235     bits<4> offsetBits;
1236
1237     string ImmOpStr = !cast<string>(ImmOp);
1238     let offsetBits = !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
1239                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
1240                                       /* s4_0Imm */ offset{3-0}));
1241     let IClass = 0b1010;
1242
1243     let Inst{27-21} = 0b1011101;
1244     let Inst{20-16} = src1;
1245     let Inst{13} = 0b0;
1246     let Inst{12-11} = MajOp;
1247     let Inst{10-8} = src2;
1248     let Inst{7} = 0b0;
1249     let Inst{6-3} = offsetBits;
1250     let Inst{1} = 0b0;
1251   }
1252
1253 //===----------------------------------------------------------------------===//
1254 // Template class for predicated post increment .new stores
1255 // if([!]Pv[.new]) mem[bhwd](Rx++#s4:[0123])=Nt.new
1256 //===----------------------------------------------------------------------===//
1257 let isPredicated = 1, hasSideEffects = 0, validSubTargets = HasV4SubT,
1258     addrMode = PostInc, isNVStore = 1, isNewValue = 1, opNewValue = 4 in
1259 class T_StorePI_nv_pred <string mnemonic, Operand ImmOp,
1260                          bits<2> MajOp, bit isPredNot, bit isPredNew >
1261   : NVInstPI_V4 <(outs IntRegs:$_dst_),
1262                  (ins PredRegs:$src1, IntRegs:$src2,
1263                       ImmOp:$offset, IntRegs:$src3),
1264   !if(isPredNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1265   ") ")#mnemonic#"($src2++#$offset) = $src3.new",
1266   [], "$src2 = $_dst_">,
1267   AddrModeRel {
1268     bits<2> src1;
1269     bits<5> src2;
1270     bits<3> src3;
1271     bits<7> offset;
1272     bits<4> offsetBits;
1273
1274     string ImmOpStr = !cast<string>(ImmOp);
1275     let offsetBits = !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
1276                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
1277                                       /* s4_0Imm */ offset{3-0}));
1278     let isPredicatedNew = isPredNew;
1279     let isPredicatedFalse = isPredNot;
1280
1281     let IClass = 0b1010;
1282
1283     let Inst{27-21} = 0b1011101;
1284     let Inst{20-16} = src2;
1285     let Inst{13} = 0b1;
1286     let Inst{12-11} = MajOp;
1287     let Inst{10-8} = src3;
1288     let Inst{7} = isPredNew;
1289     let Inst{6-3} = offsetBits;
1290     let Inst{2} = isPredNot;
1291     let Inst{1-0} = src1;
1292   }
1293
1294 multiclass ST_PostInc_Pred_nv<string mnemonic, Operand ImmOp,
1295                               bits<2> MajOp, bit PredNot> {
1296   def _pi : T_StorePI_nv_pred <mnemonic, ImmOp, MajOp, PredNot, 0>;
1297
1298   // Predicate new
1299   def new_pi : T_StorePI_nv_pred <mnemonic, ImmOp, MajOp, PredNot, 1>;
1300 }
1301
1302 multiclass ST_PostInc_nv<string mnemonic, string BaseOp, Operand ImmOp,
1303                          bits<2> MajOp> {
1304   let BaseOpcode = "POST_"#BaseOp in {
1305     def S2_#NAME#_pi : T_StorePI_nv <mnemonic, ImmOp, MajOp>;
1306
1307     // Predicated
1308     defm S2_p#NAME#t : ST_PostInc_Pred_nv <mnemonic, ImmOp, MajOp, 0>;
1309     defm S2_p#NAME#f : ST_PostInc_Pred_nv <mnemonic, ImmOp, MajOp, 1>;
1310   }
1311 }
1312
1313 let accessSize = ByteAccess, isCodeGenOnly = 0 in
1314 defm storerbnew: ST_PostInc_nv <"memb", "STrib", s4_0Imm, 0b00>;
1315
1316 let accessSize = HalfWordAccess, isCodeGenOnly = 0 in
1317 defm storerhnew: ST_PostInc_nv <"memh", "STrih", s4_1Imm, 0b01>;
1318
1319 let accessSize = WordAccess, isCodeGenOnly = 0 in
1320 defm storerinew: ST_PostInc_nv <"memw", "STriw", s4_2Imm, 0b10>;
1321
1322 //===----------------------------------------------------------------------===//
1323 // Template class for post increment .new stores with register offset
1324 //===----------------------------------------------------------------------===//
1325 let isNewValue = 1, mayStore = 1, isNVStore = 1, opNewValue = 3 in
1326 class T_StorePI_RegNV <string mnemonic, bits<2> MajOp, MemAccessSize AccessSz>
1327   : NVInstPI_V4 <(outs IntRegs:$_dst_),
1328                  (ins IntRegs:$src1, ModRegs:$src2, IntRegs:$src3),
1329   #mnemonic#"($src1++$src2) = $src3.new",
1330   [], "$src1 = $_dst_"> {
1331     bits<5> src1;
1332     bits<1> src2;
1333     bits<3> src3;
1334     let accessSize = AccessSz;
1335
1336     let IClass = 0b1010;
1337
1338     let Inst{27-21} = 0b1101101;
1339     let Inst{20-16} = src1;
1340     let Inst{13}    = src2;
1341     let Inst{12-11} = MajOp;
1342     let Inst{10-8}  = src3;
1343     let Inst{7}     = 0b0;
1344   }
1345
1346 let isCodeGenOnly = 0 in {
1347 def S2_storerbnew_pr : T_StorePI_RegNV<"memb", 0b00, ByteAccess>;
1348 def S2_storerhnew_pr : T_StorePI_RegNV<"memh", 0b01, HalfWordAccess>;
1349 def S2_storerinew_pr : T_StorePI_RegNV<"memw", 0b10, WordAccess>;
1350 }
1351
1352 // memb(Rx++#s4:0:circ(Mu))=Nt.new
1353 // memb(Rx++I:circ(Mu))=Nt.new
1354 // memb(Rx++Mu)=Nt.new
1355 // memb(Rx++Mu:brev)=Nt.new
1356 // memh(Rx++#s4:1:circ(Mu))=Nt.new
1357 // memh(Rx++I:circ(Mu))=Nt.new
1358 // memh(Rx++Mu)=Nt.new
1359 // memh(Rx++Mu:brev)=Nt.new
1360
1361 // memw(Rx++#s4:2:circ(Mu))=Nt.new
1362 // memw(Rx++I:circ(Mu))=Nt.new
1363 // memw(Rx++Mu)=Nt.new
1364 // memw(Rx++Mu:brev)=Nt.new
1365
1366 //===----------------------------------------------------------------------===//
1367 // NV/ST -
1368 //===----------------------------------------------------------------------===//
1369
1370 //===----------------------------------------------------------------------===//
1371 // NV/J +
1372 //===----------------------------------------------------------------------===//
1373
1374 //===----------------------------------------------------------------------===//
1375 // multiclass/template class for the new-value compare jumps with the register
1376 // operands.
1377 //===----------------------------------------------------------------------===//
1378
1379 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 11,
1380     opExtentAlign = 2 in
1381 class NVJrr_template<string mnemonic, bits<3> majOp, bit NvOpNum,
1382                       bit isNegCond, bit isTak>
1383   : NVInst_V4<(outs),
1384     (ins IntRegs:$src1, IntRegs:$src2, brtarget:$offset),
1385     "if ("#!if(isNegCond, "!","")#mnemonic#
1386     "($src1"#!if(!eq(NvOpNum, 0),".new, ",", ")#
1387     "$src2"#!if(!eq(NvOpNum, 1),".new))","))")#" jump:"
1388     #!if(isTak, "t","nt")#" $offset", []> {
1389
1390       bits<5> src1;
1391       bits<5> src2;
1392       bits<3> Ns;    // New-Value Operand
1393       bits<5> RegOp; // Non-New-Value Operand
1394       bits<11> offset;
1395
1396       let isTaken = isTak;
1397       let isPredicatedFalse = isNegCond;
1398       let opNewValue{0} = NvOpNum;
1399
1400       let Ns = !if(!eq(NvOpNum, 0), src1{2-0}, src2{2-0});
1401       let RegOp = !if(!eq(NvOpNum, 0), src2, src1);
1402
1403       let IClass = 0b0010;
1404       let Inst{26} = 0b0;
1405       let Inst{25-23} = majOp;
1406       let Inst{22} = isNegCond;
1407       let Inst{18-16} = Ns;
1408       let Inst{13} = isTak;
1409       let Inst{12-8} = RegOp;
1410       let Inst{21-20} = offset{10-9};
1411       let Inst{7-1} = offset{8-2};
1412 }
1413
1414
1415 multiclass NVJrr_cond<string mnemonic, bits<3> majOp, bit NvOpNum,
1416                        bit isNegCond> {
1417   // Branch not taken:
1418   def _nt_V4: NVJrr_template<mnemonic, majOp, NvOpNum, isNegCond, 0>;
1419   // Branch taken:
1420   def _t_V4: NVJrr_template<mnemonic, majOp, NvOpNum, isNegCond, 1>;
1421 }
1422
1423 // NvOpNum = 0 -> First Operand is a new-value Register
1424 // NvOpNum = 1 -> Second Operand is a new-value Register
1425
1426 multiclass NVJrr_base<string mnemonic, string BaseOp, bits<3> majOp,
1427                        bit NvOpNum> {
1428   let BaseOpcode = BaseOp#_NVJ in {
1429     defm _t_Jumpnv : NVJrr_cond<mnemonic, majOp, NvOpNum, 0>; // True cond
1430     defm _f_Jumpnv : NVJrr_cond<mnemonic, majOp, NvOpNum, 1>; // False cond
1431   }
1432 }
1433
1434 // if ([!]cmp.eq(Ns.new,Rt)) jump:[n]t #r9:2
1435 // if ([!]cmp.gt(Ns.new,Rt)) jump:[n]t #r9:2
1436 // if ([!]cmp.gtu(Ns.new,Rt)) jump:[n]t #r9:2
1437 // if ([!]cmp.gt(Rt,Ns.new)) jump:[n]t #r9:2
1438 // if ([!]cmp.gtu(Rt,Ns.new)) jump:[n]t #r9:2
1439
1440 let isPredicated = 1, isBranch = 1, isNewValue = 1, isTerminator = 1,
1441     Defs = [PC], hasSideEffects = 0, validSubTargets = HasV4SubT,
1442     isCodeGenOnly = 0 in {
1443   defm CMPEQrr  : NVJrr_base<"cmp.eq",  "CMPEQ",  0b000, 0>, PredRel;
1444   defm CMPGTrr  : NVJrr_base<"cmp.gt",  "CMPGT",  0b001, 0>, PredRel;
1445   defm CMPGTUrr : NVJrr_base<"cmp.gtu", "CMPGTU", 0b010, 0>, PredRel;
1446   defm CMPLTrr  : NVJrr_base<"cmp.gt",  "CMPLT",  0b011, 1>, PredRel;
1447   defm CMPLTUrr : NVJrr_base<"cmp.gtu", "CMPLTU", 0b100, 1>, PredRel;
1448 }
1449
1450 //===----------------------------------------------------------------------===//
1451 // multiclass/template class for the new-value compare jumps instruction
1452 // with a register and an unsigned immediate (U5) operand.
1453 //===----------------------------------------------------------------------===//
1454
1455 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 11,
1456     opExtentAlign = 2 in
1457 class NVJri_template<string mnemonic, bits<3> majOp, bit isNegCond,
1458                          bit isTak>
1459   : NVInst_V4<(outs),
1460     (ins IntRegs:$src1, u5Imm:$src2, brtarget:$offset),
1461     "if ("#!if(isNegCond, "!","")#mnemonic#"($src1.new, #$src2)) jump:"
1462     #!if(isTak, "t","nt")#" $offset", []> {
1463
1464       let isTaken = isTak;
1465       let isPredicatedFalse = isNegCond;
1466       let isTaken = isTak;
1467
1468       bits<3> src1;
1469       bits<5> src2;
1470       bits<11> offset;
1471
1472       let IClass = 0b0010;
1473       let Inst{26} = 0b1;
1474       let Inst{25-23} = majOp;
1475       let Inst{22} = isNegCond;
1476       let Inst{18-16} = src1;
1477       let Inst{13} = isTak;
1478       let Inst{12-8} = src2;
1479       let Inst{21-20} = offset{10-9};
1480       let Inst{7-1} = offset{8-2};
1481 }
1482
1483 multiclass NVJri_cond<string mnemonic, bits<3> majOp, bit isNegCond> {
1484   // Branch not taken:
1485   def _nt_V4: NVJri_template<mnemonic, majOp, isNegCond, 0>;
1486   // Branch taken:
1487   def _t_V4: NVJri_template<mnemonic, majOp, isNegCond, 1>;
1488 }
1489
1490 multiclass NVJri_base<string mnemonic, string BaseOp, bits<3> majOp> {
1491   let BaseOpcode = BaseOp#_NVJri in {
1492     defm _t_Jumpnv : NVJri_cond<mnemonic, majOp, 0>; // True Cond
1493     defm _f_Jumpnv : NVJri_cond<mnemonic, majOp, 1>; // False cond
1494   }
1495 }
1496
1497 // if ([!]cmp.eq(Ns.new,#U5)) jump:[n]t #r9:2
1498 // if ([!]cmp.gt(Ns.new,#U5)) jump:[n]t #r9:2
1499 // if ([!]cmp.gtu(Ns.new,#U5)) jump:[n]t #r9:2
1500
1501 let isPredicated = 1, isBranch = 1, isNewValue = 1, isTerminator = 1,
1502     Defs = [PC], hasSideEffects = 0, validSubTargets = HasV4SubT,
1503     isCodeGenOnly = 0 in {
1504   defm CMPEQri  : NVJri_base<"cmp.eq", "CMPEQ", 0b000>, PredRel;
1505   defm CMPGTri  : NVJri_base<"cmp.gt", "CMPGT", 0b001>, PredRel;
1506   defm CMPGTUri : NVJri_base<"cmp.gtu", "CMPGTU", 0b010>, PredRel;
1507 }
1508
1509 //===----------------------------------------------------------------------===//
1510 // multiclass/template class for the new-value compare jumps instruction
1511 // with a register and an hardcoded 0/-1 immediate value.
1512 //===----------------------------------------------------------------------===//
1513
1514 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 11,
1515     opExtentAlign = 2 in
1516 class NVJ_ConstImm_template<string mnemonic, bits<3> majOp, string ImmVal,
1517                             bit isNegCond, bit isTak>
1518   : NVInst_V4<(outs),
1519     (ins IntRegs:$src1, brtarget:$offset),
1520     "if ("#!if(isNegCond, "!","")#mnemonic
1521     #"($src1.new, #"#ImmVal#")) jump:"
1522     #!if(isTak, "t","nt")#" $offset", []> {
1523
1524       let isTaken = isTak;
1525       let isPredicatedFalse = isNegCond;
1526       let isTaken = isTak;
1527
1528       bits<3> src1;
1529       bits<11> offset;
1530       let IClass = 0b0010;
1531       let Inst{26} = 0b1;
1532       let Inst{25-23} = majOp;
1533       let Inst{22} = isNegCond;
1534       let Inst{18-16} = src1;
1535       let Inst{13} = isTak;
1536       let Inst{21-20} = offset{10-9};
1537       let Inst{7-1} = offset{8-2};
1538 }
1539
1540 multiclass NVJ_ConstImm_cond<string mnemonic, bits<3> majOp, string ImmVal,
1541                              bit isNegCond> {
1542   // Branch not taken:
1543   def _nt_V4: NVJ_ConstImm_template<mnemonic, majOp, ImmVal, isNegCond, 0>;
1544   // Branch taken:
1545   def _t_V4: NVJ_ConstImm_template<mnemonic, majOp, ImmVal, isNegCond, 1>;
1546 }
1547
1548 multiclass NVJ_ConstImm_base<string mnemonic, string BaseOp, bits<3> majOp,
1549                              string ImmVal> {
1550   let BaseOpcode = BaseOp#_NVJ_ConstImm in {
1551     defm _t_Jumpnv : NVJ_ConstImm_cond<mnemonic, majOp, ImmVal, 0>; // True
1552     defm _f_Jumpnv : NVJ_ConstImm_cond<mnemonic, majOp, ImmVal, 1>; // False
1553   }
1554 }
1555
1556 // if ([!]tstbit(Ns.new,#0)) jump:[n]t #r9:2
1557 // if ([!]cmp.eq(Ns.new,#-1)) jump:[n]t #r9:2
1558 // if ([!]cmp.gt(Ns.new,#-1)) jump:[n]t #r9:2
1559
1560 let isPredicated = 1, isBranch = 1, isNewValue = 1, isTerminator=1,
1561     Defs = [PC], hasSideEffects = 0, isCodeGenOnly = 0 in {
1562   defm TSTBIT0  : NVJ_ConstImm_base<"tstbit", "TSTBIT", 0b011, "0">, PredRel;
1563   defm CMPEQn1  : NVJ_ConstImm_base<"cmp.eq", "CMPEQ",  0b100, "-1">, PredRel;
1564   defm CMPGTn1  : NVJ_ConstImm_base<"cmp.gt", "CMPGT",  0b101, "-1">, PredRel;
1565 }
1566
1567 // J4_hintjumpr: Hint indirect conditional jump.
1568 let isBranch = 1, isIndirectBranch = 1, hasSideEffects = 0, isCodeGenOnly = 0 in
1569 def J4_hintjumpr: JRInst <
1570   (outs),
1571   (ins IntRegs:$Rs),
1572   "hintjr($Rs)"> {
1573     bits<5> Rs;
1574     let IClass = 0b0101;
1575     let Inst{27-21} = 0b0010101;
1576     let Inst{20-16} = Rs;
1577   }
1578
1579 //===----------------------------------------------------------------------===//
1580 // NV/J -
1581 //===----------------------------------------------------------------------===//
1582
1583 //===----------------------------------------------------------------------===//
1584 // CR +
1585 //===----------------------------------------------------------------------===//
1586
1587 // PC-relative add
1588 let hasNewValue = 1, isExtendable = 1, opExtendable = 1,
1589     isExtentSigned = 0, opExtentBits = 6, hasSideEffects = 0,
1590     Uses = [PC], validSubTargets = HasV4SubT in
1591 def C4_addipc : CRInst <(outs IntRegs:$Rd), (ins u6Ext:$u6),
1592   "$Rd = add(pc, #$u6)", [], "", CR_tc_2_SLOT3 > {
1593     bits<5> Rd;
1594     bits<6> u6;
1595
1596     let IClass = 0b0110;
1597     let Inst{27-16} = 0b101001001001;
1598     let Inst{12-7} = u6;
1599     let Inst{4-0} = Rd;
1600   }
1601
1602
1603
1604 let hasSideEffects = 0 in
1605 class T_LOGICAL_3OP<string MnOp1, string MnOp2, bits<2> OpBits, bit IsNeg>
1606     : CRInst<(outs PredRegs:$Pd),
1607              (ins PredRegs:$Ps, PredRegs:$Pt, PredRegs:$Pu),
1608              "$Pd = " # MnOp1 # "($Ps, " # MnOp2 # "($Pt, " #
1609                    !if (IsNeg,"!","") # "$Pu))",
1610              [], "", CR_tc_2early_SLOT23> {
1611   bits<2> Pd;
1612   bits<2> Ps;
1613   bits<2> Pt;
1614   bits<2> Pu;
1615
1616   let IClass = 0b0110;
1617   let Inst{27-24} = 0b1011;
1618   let Inst{23} = IsNeg;
1619   let Inst{22-21} = OpBits;
1620   let Inst{20} = 0b1;
1621   let Inst{17-16} = Ps;
1622   let Inst{13} = 0b0;
1623   let Inst{9-8} = Pt;
1624   let Inst{7-6} = Pu;
1625   let Inst{1-0} = Pd;
1626 }
1627
1628 let isCodeGenOnly = 0 in {
1629 def C4_and_and  : T_LOGICAL_3OP<"and", "and", 0b00, 0>;
1630 def C4_and_or   : T_LOGICAL_3OP<"and", "or",  0b01, 0>;
1631 def C4_or_and   : T_LOGICAL_3OP<"or",  "and", 0b10, 0>;
1632 def C4_or_or    : T_LOGICAL_3OP<"or",  "or",  0b11, 0>;
1633 def C4_and_andn : T_LOGICAL_3OP<"and", "and", 0b00, 1>;
1634 def C4_and_orn  : T_LOGICAL_3OP<"and", "or",  0b01, 1>;
1635 def C4_or_andn  : T_LOGICAL_3OP<"or",  "and", 0b10, 1>;
1636 def C4_or_orn   : T_LOGICAL_3OP<"or",  "or",  0b11, 1>;
1637 }
1638
1639 //===----------------------------------------------------------------------===//
1640 // CR -
1641 //===----------------------------------------------------------------------===//
1642
1643 //===----------------------------------------------------------------------===//
1644 // XTYPE/ALU +
1645 //===----------------------------------------------------------------------===//
1646
1647 // Logical with-not instructions.
1648 let validSubTargets = HasV4SubT, isCodeGenOnly = 0 in {
1649   def A4_andnp : T_ALU64_logical<"and", 0b001, 1, 0, 1>;
1650   def A4_ornp  : T_ALU64_logical<"or",  0b011, 1, 0, 1>;
1651 }
1652
1653 let hasNewValue = 1, hasSideEffects = 0, isCodeGenOnly = 0 in
1654 def S4_parity: ALU64Inst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
1655       "$Rd = parity($Rs, $Rt)", [], "", ALU64_tc_2_SLOT23> {
1656   bits<5> Rd;
1657   bits<5> Rs;
1658   bits<5> Rt;
1659
1660   let IClass = 0b1101;
1661   let Inst{27-21} = 0b0101111;
1662   let Inst{20-16} = Rs;
1663   let Inst{12-8} = Rt;
1664   let Inst{4-0} = Rd;
1665 }
1666 //  Add and accumulate.
1667 //  Rd=add(Rs,add(Ru,#s6))
1668 let isExtentSigned = 1, hasNewValue = 1, isExtendable = 1, opExtentBits = 6,
1669     opExtendable = 3, isCodeGenOnly = 0 in
1670 def S4_addaddi : ALU64Inst <(outs IntRegs:$Rd),
1671                             (ins IntRegs:$Rs, IntRegs:$Ru, s6Ext:$s6),
1672   "$Rd = add($Rs, add($Ru, #$s6))" ,
1673   [(set (i32 IntRegs:$Rd), (add (i32 IntRegs:$Rs),
1674                            (add (i32 IntRegs:$Ru), s6_16ExtPred:$s6)))],
1675   "", ALU64_tc_2_SLOT23> {
1676     bits<5> Rd;
1677     bits<5> Rs;
1678     bits<5> Ru;
1679     bits<6> s6;
1680
1681     let IClass = 0b1101;
1682
1683     let Inst{27-23} = 0b10110;
1684     let Inst{22-21} = s6{5-4};
1685     let Inst{20-16} = Rs;
1686     let Inst{13}    = s6{3};
1687     let Inst{12-8}  = Rd;
1688     let Inst{7-5}   = s6{2-0};
1689     let Inst{4-0}   = Ru;
1690   }
1691
1692 let isExtentSigned = 1, hasSideEffects = 0, hasNewValue = 1, isExtendable = 1,
1693     opExtentBits = 6, opExtendable = 2, isCodeGenOnly = 0 in
1694 def S4_subaddi: ALU64Inst <(outs IntRegs:$Rd),
1695                            (ins IntRegs:$Rs, s6Ext:$s6, IntRegs:$Ru),
1696   "$Rd = add($Rs, sub(#$s6, $Ru))",
1697   [], "", ALU64_tc_2_SLOT23> {
1698     bits<5> Rd;
1699     bits<5> Rs;
1700     bits<6> s6;
1701     bits<5> Ru;
1702
1703     let IClass = 0b1101;
1704
1705     let Inst{27-23} = 0b10111;
1706     let Inst{22-21} = s6{5-4};
1707     let Inst{20-16} = Rs;
1708     let Inst{13}    = s6{3};
1709     let Inst{12-8}  = Rd;
1710     let Inst{7-5}   = s6{2-0};
1711     let Inst{4-0}   = Ru;
1712   }
1713
1714 // Extract bitfield
1715 // Rdd=extract(Rss,#u6,#U6)
1716 // Rdd=extract(Rss,Rtt)
1717 // Rd=extract(Rs,Rtt)
1718 // Rd=extract(Rs,#u5,#U5)
1719
1720 let isCodeGenOnly = 0 in {
1721 def S4_extractp_rp : T_S3op_64 < "extract",  0b11, 0b100, 0>;
1722 def S4_extractp    : T_S2op_extract <"extract",  0b1010, DoubleRegs, u6Imm>;
1723 }
1724
1725 let hasNewValue = 1, isCodeGenOnly = 0 in {
1726   def S4_extract_rp : T_S3op_extract<"extract",  0b01>;
1727   def S4_extract    : T_S2op_extract <"extract",  0b1101, IntRegs, u5Imm>;
1728 }
1729
1730 let Itinerary = M_tc_3x_SLOT23, Defs = [USR_OVF], isCodeGenOnly = 0 in {
1731   def M4_mac_up_s1_sat: T_MType_acc_rr<"+= mpy", 0b011, 0b000, 0, [], 0, 1, 1>;
1732   def M4_nac_up_s1_sat: T_MType_acc_rr<"-= mpy", 0b011, 0b001, 0, [], 0, 1, 1>;
1733 }
1734
1735 // Logical xor with xor accumulation.
1736 // Rxx^=xor(Rss,Rtt)
1737 let hasSideEffects = 0, isCodeGenOnly = 0 in
1738 def M4_xor_xacc
1739   : SInst <(outs DoubleRegs:$Rxx),
1740            (ins DoubleRegs:$dst2, DoubleRegs:$Rss, DoubleRegs:$Rtt),
1741   "$Rxx ^= xor($Rss, $Rtt)",
1742   [(set (i64 DoubleRegs:$Rxx),
1743    (xor (i64 DoubleRegs:$dst2), (xor (i64 DoubleRegs:$Rss),
1744                                      (i64 DoubleRegs:$Rtt))))],
1745   "$dst2 = $Rxx", S_3op_tc_1_SLOT23> {
1746     bits<5> Rxx;
1747     bits<5> Rss;
1748     bits<5> Rtt;
1749
1750     let IClass = 0b1100;
1751
1752     let Inst{27-23} = 0b10101;
1753     let Inst{20-16} = Rss;
1754     let Inst{12-8}  = Rtt;
1755     let Inst{4-0}   = Rxx;
1756   }
1757
1758 // Split bitfield
1759 let isCodeGenOnly = 0 in
1760 def A4_bitspliti : T_S2op_2_di <"bitsplit", 0b110, 0b100>;
1761
1762 // Arithmetic/Convergent round
1763 let isCodeGenOnly = 0 in
1764 def A4_cround_ri : T_S2op_2_ii <"cround", 0b111, 0b000>;
1765
1766 let isCodeGenOnly = 0 in
1767 def A4_round_ri  : T_S2op_2_ii <"round", 0b111, 0b100>;
1768
1769 let Defs = [USR_OVF], isCodeGenOnly = 0 in
1770 def A4_round_ri_sat : T_S2op_2_ii <"round", 0b111, 0b110, 1>;
1771
1772 // Logical-logical words.
1773 // Compound or-and -- Rx=or(Ru,and(Rx,#s10))
1774 let isExtentSigned = 1, hasNewValue = 1, isExtendable = 1, opExtentBits = 10,
1775     opExtendable = 3, isCodeGenOnly = 0 in
1776 def S4_or_andix:
1777   ALU64Inst<(outs IntRegs:$Rx),
1778             (ins IntRegs:$Ru, IntRegs:$_src_, s10Ext:$s10),
1779   "$Rx = or($Ru, and($_src_, #$s10))" ,
1780   [(set (i32 IntRegs:$Rx),
1781         (or (i32 IntRegs:$Ru), (and (i32 IntRegs:$_src_), s10ExtPred:$s10)))] ,
1782   "$_src_ = $Rx", ALU64_tc_2_SLOT23> {
1783     bits<5> Rx;
1784     bits<5> Ru;
1785     bits<10> s10;
1786
1787     let IClass = 0b1101;
1788
1789     let Inst{27-22} = 0b101001;
1790     let Inst{20-16} = Rx;
1791     let Inst{21}    = s10{9};
1792     let Inst{13-5}  = s10{8-0};
1793     let Inst{4-0}   = Ru;
1794   }
1795
1796 // Miscellaneous ALU64 instructions.
1797 //
1798 let hasNewValue = 1, hasSideEffects = 0, isCodeGenOnly = 0 in
1799 def A4_modwrapu: ALU64Inst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
1800       "$Rd = modwrap($Rs, $Rt)", [], "", ALU64_tc_2_SLOT23> {
1801   bits<5> Rd;
1802   bits<5> Rs;
1803   bits<5> Rt;
1804
1805   let IClass = 0b1101;
1806   let Inst{27-21} = 0b0011111;
1807   let Inst{20-16} = Rs;
1808   let Inst{12-8} = Rt;
1809   let Inst{7-5} = 0b111;
1810   let Inst{4-0} = Rd;
1811 }
1812
1813 let hasSideEffects = 0, isCodeGenOnly = 0 in
1814 def A4_bitsplit: ALU64Inst<(outs DoubleRegs:$Rd),
1815       (ins IntRegs:$Rs, IntRegs:$Rt),
1816       "$Rd = bitsplit($Rs, $Rt)", [], "", ALU64_tc_1_SLOT23> {
1817   bits<5> Rd;
1818   bits<5> Rs;
1819   bits<5> Rt;
1820
1821   let IClass = 0b1101;
1822   let Inst{27-24} = 0b0100;
1823   let Inst{21} = 0b1;
1824   let Inst{20-16} = Rs;
1825   let Inst{12-8} = Rt;
1826   let Inst{4-0} = Rd;
1827 }
1828
1829 let isCodeGenOnly = 0 in {
1830 // Rx[&|]=xor(Rs,Rt)
1831 def M4_or_xor   : T_MType_acc_rr < "|= xor", 0b110, 0b001, 0>;
1832 def M4_and_xor  : T_MType_acc_rr < "&= xor", 0b010, 0b010, 0>;
1833
1834 // Rx[&|^]=or(Rs,Rt)
1835 def M4_xor_or   : T_MType_acc_rr < "^= or",  0b110, 0b011, 0>;
1836
1837 let CextOpcode = "ORr_ORr" in
1838 def M4_or_or    : T_MType_acc_rr < "|= or",  0b110, 0b000, 0>;
1839 def M4_and_or   : T_MType_acc_rr < "&= or",  0b010, 0b001, 0>;
1840
1841 // Rx[&|^]=and(Rs,Rt)
1842 def M4_xor_and  : T_MType_acc_rr < "^= and", 0b110, 0b010, 0>;
1843
1844 let CextOpcode = "ORr_ANDr" in
1845 def M4_or_and   : T_MType_acc_rr < "|= and", 0b010, 0b011, 0>;
1846 def M4_and_and  : T_MType_acc_rr < "&= and", 0b010, 0b000, 0>;
1847
1848 // Rx[&|^]=and(Rs,~Rt)
1849 def M4_xor_andn : T_MType_acc_rr < "^= and", 0b001, 0b010, 0, [], 1>;
1850 def M4_or_andn  : T_MType_acc_rr < "|= and", 0b001, 0b000, 0, [], 1>;
1851 def M4_and_andn : T_MType_acc_rr < "&= and", 0b001, 0b001, 0, [], 1>;
1852 }
1853
1854 // Compound or-or and or-and
1855 let isExtentSigned = 1, InputType = "imm", hasNewValue = 1, isExtendable = 1,
1856     opExtentBits = 10, opExtendable = 3 in
1857 class T_CompOR <string mnemonic, bits<2> MajOp, SDNode OpNode>
1858   : MInst_acc <(outs IntRegs:$Rx),
1859                (ins IntRegs:$src1, IntRegs:$Rs, s10Ext:$s10),
1860   "$Rx |= "#mnemonic#"($Rs, #$s10)",
1861   [(set (i32 IntRegs:$Rx), (or (i32 IntRegs:$src1),
1862                            (OpNode (i32 IntRegs:$Rs), s10ExtPred:$s10)))],
1863   "$src1 = $Rx", ALU64_tc_2_SLOT23>, ImmRegRel {
1864     bits<5> Rx;
1865     bits<5> Rs;
1866     bits<10> s10;
1867
1868     let IClass = 0b1101;
1869
1870     let Inst{27-24} = 0b1010;
1871     let Inst{23-22} = MajOp;
1872     let Inst{20-16} = Rs;
1873     let Inst{21}    = s10{9};
1874     let Inst{13-5}  = s10{8-0};
1875     let Inst{4-0}   = Rx;
1876   }
1877
1878 let CextOpcode = "ORr_ANDr", isCodeGenOnly = 0 in
1879 def S4_or_andi : T_CompOR <"and", 0b00, and>;
1880
1881 let CextOpcode = "ORr_ORr", isCodeGenOnly = 0 in
1882 def S4_or_ori : T_CompOR <"or", 0b10, or>;
1883
1884 //    Modulo wrap
1885 //        Rd=modwrap(Rs,Rt)
1886 //    Round
1887 //        Rd=cround(Rs,#u5)
1888 //        Rd=cround(Rs,Rt)
1889 //        Rd=round(Rs,#u5)[:sat]
1890 //        Rd=round(Rs,Rt)[:sat]
1891 //    Vector reduce add unsigned halfwords
1892 //        Rd=vraddh(Rss,Rtt)
1893 //    Vector add bytes
1894 //        Rdd=vaddb(Rss,Rtt)
1895 //    Vector conditional negate
1896 //        Rdd=vcnegh(Rss,Rt)
1897 //        Rxx+=vrcnegh(Rss,Rt)
1898 //    Vector maximum bytes
1899 //        Rdd=vmaxb(Rtt,Rss)
1900 //    Vector reduce maximum halfwords
1901 //        Rxx=vrmaxh(Rss,Ru)
1902 //        Rxx=vrmaxuh(Rss,Ru)
1903 //    Vector reduce maximum words
1904 //        Rxx=vrmaxuw(Rss,Ru)
1905 //        Rxx=vrmaxw(Rss,Ru)
1906 //    Vector minimum bytes
1907 //        Rdd=vminb(Rtt,Rss)
1908 //    Vector reduce minimum halfwords
1909 //        Rxx=vrminh(Rss,Ru)
1910 //        Rxx=vrminuh(Rss,Ru)
1911 //    Vector reduce minimum words
1912 //        Rxx=vrminuw(Rss,Ru)
1913 //        Rxx=vrminw(Rss,Ru)
1914 //    Vector subtract bytes
1915 //        Rdd=vsubb(Rss,Rtt)
1916
1917 //===----------------------------------------------------------------------===//
1918 // XTYPE/ALU -
1919 //===----------------------------------------------------------------------===//
1920
1921 //===----------------------------------------------------------------------===//
1922 // XTYPE/BIT +
1923 //===----------------------------------------------------------------------===//
1924
1925 // Bit reverse
1926 let isCodeGenOnly = 0 in
1927 def S2_brevp : T_S2op_3 <"brev", 0b11, 0b110>;
1928
1929 // Bit count
1930 let isCodeGenOnly = 0 in {
1931 def S2_ct0p : T_COUNT_LEADING_64<"ct0", 0b111, 0b010>;
1932 def S2_ct1p : T_COUNT_LEADING_64<"ct1", 0b111, 0b100>;
1933 def S4_clbpnorm : T_COUNT_LEADING_64<"normamt", 0b011, 0b000>;
1934 }
1935
1936 def: Pat<(i32 (trunc (cttz (i64 DoubleRegs:$Rss)))),
1937          (S2_ct0p (i64 DoubleRegs:$Rss))>;
1938 def: Pat<(i32 (trunc (cttz (not (i64 DoubleRegs:$Rss))))),
1939          (S2_ct1p (i64 DoubleRegs:$Rss))>;
1940
1941 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
1942 def S4_clbaddi : SInst<(outs IntRegs:$Rd), (ins IntRegs:$Rs, s6Imm:$s6),
1943     "$Rd = add(clb($Rs), #$s6)", [], "", S_2op_tc_2_SLOT23> {
1944   bits<5> Rs;
1945   bits<5> Rd;
1946   bits<6> s6;
1947   let IClass = 0b1000;
1948   let Inst{27-24} = 0b1100;
1949   let Inst{23-21} = 0b001;
1950   let Inst{20-16} = Rs;
1951   let Inst{13-8} = s6;
1952   let Inst{7-5} = 0b000;
1953   let Inst{4-0} = Rd;
1954 }
1955
1956 let hasSideEffects = 0, hasNewValue = 1, isCodeGenOnly = 0 in
1957 def S4_clbpaddi : SInst<(outs IntRegs:$Rd), (ins DoubleRegs:$Rs, s6Imm:$s6),
1958     "$Rd = add(clb($Rs), #$s6)", [], "", S_2op_tc_2_SLOT23> {
1959   bits<5> Rs;
1960   bits<5> Rd;
1961   bits<6> s6;
1962   let IClass = 0b1000;
1963   let Inst{27-24} = 0b1000;
1964   let Inst{23-21} = 0b011;
1965   let Inst{20-16} = Rs;
1966   let Inst{13-8} = s6;
1967   let Inst{7-5} = 0b010;
1968   let Inst{4-0} = Rd;
1969 }
1970
1971
1972 // Bit test/set/clear
1973 let isCodeGenOnly = 0 in {
1974 def S4_ntstbit_i : T_TEST_BIT_IMM<"!tstbit", 0b001>;
1975 def S4_ntstbit_r : T_TEST_BIT_REG<"!tstbit", 1>;
1976 }
1977
1978 let AddedComplexity = 20 in {   // Complexity greater than cmp reg-imm.
1979   def: Pat<(i1 (seteq (and (shl 1, u5ImmPred:$u5), (i32 IntRegs:$Rs)), 0)),
1980            (S4_ntstbit_i (i32 IntRegs:$Rs), u5ImmPred:$u5)>;
1981   def: Pat<(i1 (seteq (and (shl 1, (i32 IntRegs:$Rt)), (i32 IntRegs:$Rs)), 0)),
1982            (S4_ntstbit_r (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))>;
1983 }
1984
1985 // Add extra complexity to prefer these instructions over bitsset/bitsclr.
1986 // The reason is that tstbit/ntstbit can be folded into a compound instruction:
1987 //   if ([!]tstbit(...)) jump ...
1988 let AddedComplexity = 100 in
1989 def: Pat<(i1 (setne (and (i32 IntRegs:$Rs), (i32 Set5ImmPred:$u5)), (i32 0))),
1990          (S2_tstbit_i (i32 IntRegs:$Rs), (BITPOS32 Set5ImmPred:$u5))>;
1991
1992 let AddedComplexity = 100 in
1993 def: Pat<(i1 (seteq (and (i32 IntRegs:$Rs), (i32 Set5ImmPred:$u5)), (i32 0))),
1994          (S4_ntstbit_i (i32 IntRegs:$Rs), (BITPOS32 Set5ImmPred:$u5))>;
1995
1996 let isCodeGenOnly = 0 in {
1997 def C4_nbitsset  : T_TEST_BITS_REG<"!bitsset", 0b01, 1>;
1998 def C4_nbitsclr  : T_TEST_BITS_REG<"!bitsclr", 0b10, 1>;
1999 def C4_nbitsclri : T_TEST_BITS_IMM<"!bitsclr", 0b10, 1>;
2000 }
2001
2002 // Do not increase complexity of these patterns. In the DAG, "cmp i8" may be
2003 // represented as a compare against "value & 0xFF", which is an exact match
2004 // for cmpb (same for cmph). The patterns below do not contain any additional
2005 // complexity that would make them preferable, and if they were actually used
2006 // instead of cmpb/cmph, they would result in a compare against register that
2007 // is loaded with the byte/half mask (i.e. 0xFF or 0xFFFF).
2008 def: Pat<(i1 (setne (and I32:$Rs, u6ImmPred:$u6), 0)),
2009          (C4_nbitsclri I32:$Rs, u6ImmPred:$u6)>;
2010 def: Pat<(i1 (setne (and I32:$Rs, I32:$Rt), 0)),
2011          (C4_nbitsclr I32:$Rs, I32:$Rt)>;
2012 def: Pat<(i1 (setne (and I32:$Rs, I32:$Rt), I32:$Rt)),
2013          (C4_nbitsset I32:$Rs, I32:$Rt)>;
2014
2015 //===----------------------------------------------------------------------===//
2016 // XTYPE/BIT -
2017 //===----------------------------------------------------------------------===//
2018
2019 //===----------------------------------------------------------------------===//
2020 // XTYPE/MPY +
2021 //===----------------------------------------------------------------------===//
2022
2023 // Multiply and user lower result.
2024 // Rd=add(#u6,mpyi(Rs,#U6))
2025 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 6,
2026 validSubTargets = HasV4SubT in
2027 def ADDi_MPYri_V4 : MInst<(outs IntRegs:$dst),
2028             (ins u6Ext:$src1, IntRegs:$src2, u6Imm:$src3),
2029             "$dst = add(#$src1, mpyi($src2, #$src3))",
2030             [(set (i32 IntRegs:$dst),
2031                   (add (mul (i32 IntRegs:$src2), u6ImmPred:$src3),
2032                        u6ExtPred:$src1))]>,
2033             Requires<[HasV4T]>;
2034
2035 // Rd=add(##,mpyi(Rs,#U6))
2036 def : Pat <(add (mul (i32 IntRegs:$src2), u6ImmPred:$src3),
2037                      (HexagonCONST32 tglobaladdr:$src1)),
2038            (i32 (ADDi_MPYri_V4 tglobaladdr:$src1, IntRegs:$src2,
2039                                u6ImmPred:$src3))>;
2040
2041 // Rd=add(#u6,mpyi(Rs,Rt))
2042 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 6,
2043 validSubTargets = HasV4SubT, InputType = "imm", CextOpcode = "ADD_MPY" in
2044 def ADDi_MPYrr_V4 : MInst<(outs IntRegs:$dst),
2045             (ins u6Ext:$src1, IntRegs:$src2, IntRegs:$src3),
2046             "$dst = add(#$src1, mpyi($src2, $src3))",
2047             [(set (i32 IntRegs:$dst),
2048                   (add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
2049                        u6ExtPred:$src1))]>,
2050             Requires<[HasV4T]>, ImmRegRel;
2051
2052 // Rd=add(##,mpyi(Rs,Rt))
2053 def : Pat <(add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
2054                      (HexagonCONST32 tglobaladdr:$src1)),
2055            (i32 (ADDi_MPYrr_V4 tglobaladdr:$src1, IntRegs:$src2,
2056                                IntRegs:$src3))>;
2057
2058 // Rd=add(Ru,mpyi(#u6:2,Rs))
2059 let validSubTargets = HasV4SubT in
2060 def ADDr_MPYir_V4 : MInst<(outs IntRegs:$dst),
2061             (ins IntRegs:$src1, u6Imm:$src2, IntRegs:$src3),
2062             "$dst = add($src1, mpyi(#$src2, $src3))",
2063             [(set (i32 IntRegs:$dst),
2064              (add (i32 IntRegs:$src1), (mul (i32 IntRegs:$src3),
2065                                             u6_2ImmPred:$src2)))]>,
2066             Requires<[HasV4T]>;
2067
2068 // Rd=add(Ru,mpyi(Rs,#u6))
2069 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 6,
2070 validSubTargets = HasV4SubT, InputType = "imm", CextOpcode = "ADD_MPY" in
2071 def ADDr_MPYri_V4 : MInst<(outs IntRegs:$dst),
2072             (ins IntRegs:$src1, IntRegs:$src2, u6Ext:$src3),
2073             "$dst = add($src1, mpyi($src2, #$src3))",
2074             [(set (i32 IntRegs:$dst),
2075                   (add (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
2076                                                  u6ExtPred:$src3)))]>,
2077             Requires<[HasV4T]>, ImmRegRel;
2078
2079 // Rx=add(Ru,mpyi(Rx,Rs))
2080 let validSubTargets = HasV4SubT, InputType = "reg", CextOpcode = "ADD_MPY" in
2081 def ADDr_MPYrr_V4 : MInst_acc<(outs IntRegs:$dst),
2082             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
2083             "$dst = add($src1, mpyi($src2, $src3))",
2084             [(set (i32 IntRegs:$dst),
2085              (add (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
2086                                             (i32 IntRegs:$src3))))],
2087             "$src2 = $dst">,
2088             Requires<[HasV4T]>, ImmRegRel;
2089
2090
2091 // Polynomial multiply words
2092 // Rdd=pmpyw(Rs,Rt)
2093 // Rxx^=pmpyw(Rs,Rt)
2094
2095 // Vector reduce multiply word by signed half (32x16)
2096 // Rdd=vrmpyweh(Rss,Rtt)[:<<1]
2097 // Rdd=vrmpywoh(Rss,Rtt)[:<<1]
2098 // Rxx+=vrmpyweh(Rss,Rtt)[:<<1]
2099 // Rxx+=vrmpywoh(Rss,Rtt)[:<<1]
2100
2101 // Multiply and use upper result
2102 // Rd=mpy(Rs,Rt.H):<<1:sat
2103 // Rd=mpy(Rs,Rt.L):<<1:sat
2104 // Rd=mpy(Rs,Rt):<<1
2105 // Rd=mpy(Rs,Rt):<<1:sat
2106 // Rd=mpysu(Rs,Rt)
2107 // Rx+=mpy(Rs,Rt):<<1:sat
2108 // Rx-=mpy(Rs,Rt):<<1:sat
2109
2110 // Vector multiply bytes
2111 // Rdd=vmpybsu(Rs,Rt)
2112 // Rdd=vmpybu(Rs,Rt)
2113 // Rxx+=vmpybsu(Rs,Rt)
2114 // Rxx+=vmpybu(Rs,Rt)
2115
2116 // Vector polynomial multiply halfwords
2117 // Rdd=vpmpyh(Rs,Rt)
2118 // Rxx^=vpmpyh(Rs,Rt)
2119
2120 //===----------------------------------------------------------------------===//
2121 // XTYPE/MPY -
2122 //===----------------------------------------------------------------------===//
2123
2124
2125 //===----------------------------------------------------------------------===//
2126 // XTYPE/SHIFT +
2127 //===----------------------------------------------------------------------===//
2128
2129 // Shift by immediate and accumulate.
2130 // Rx=add(#u8,asl(Rx,#U5))
2131 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2132 validSubTargets = HasV4SubT in
2133 def ADDi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
2134             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2135             "$dst = add(#$src1, asl($src2, #$src3))",
2136             [(set (i32 IntRegs:$dst),
2137                   (add (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
2138                        u8ExtPred:$src1))],
2139             "$src2 = $dst">,
2140             Requires<[HasV4T]>;
2141
2142 // Rx=add(#u8,lsr(Rx,#U5))
2143 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2144 validSubTargets = HasV4SubT in
2145 def ADDi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
2146             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2147             "$dst = add(#$src1, lsr($src2, #$src3))",
2148             [(set (i32 IntRegs:$dst),
2149                   (add (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
2150                        u8ExtPred:$src1))],
2151             "$src2 = $dst">,
2152             Requires<[HasV4T]>;
2153
2154 // Rx=sub(#u8,asl(Rx,#U5))
2155 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2156 validSubTargets = HasV4SubT in
2157 def SUBi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
2158             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2159             "$dst = sub(#$src1, asl($src2, #$src3))",
2160             [(set (i32 IntRegs:$dst),
2161                   (sub (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
2162                        u8ExtPred:$src1))],
2163             "$src2 = $dst">,
2164             Requires<[HasV4T]>;
2165
2166 // Rx=sub(#u8,lsr(Rx,#U5))
2167 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2168 validSubTargets = HasV4SubT in
2169 def SUBi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
2170             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2171             "$dst = sub(#$src1, lsr($src2, #$src3))",
2172             [(set (i32 IntRegs:$dst),
2173                   (sub (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
2174                        u8ExtPred:$src1))],
2175             "$src2 = $dst">,
2176             Requires<[HasV4T]>;
2177
2178
2179 //Shift by immediate and logical.
2180 //Rx=and(#u8,asl(Rx,#U5))
2181 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2182 validSubTargets = HasV4SubT in
2183 def ANDi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
2184             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2185             "$dst = and(#$src1, asl($src2, #$src3))",
2186             [(set (i32 IntRegs:$dst),
2187                   (and (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
2188                        u8ExtPred:$src1))],
2189             "$src2 = $dst">,
2190             Requires<[HasV4T]>;
2191
2192 //Rx=and(#u8,lsr(Rx,#U5))
2193 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2194 validSubTargets = HasV4SubT in
2195 def ANDi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
2196             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2197             "$dst = and(#$src1, lsr($src2, #$src3))",
2198             [(set (i32 IntRegs:$dst),
2199                   (and (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
2200                        u8ExtPred:$src1))],
2201             "$src2 = $dst">,
2202             Requires<[HasV4T]>;
2203
2204 //Rx=or(#u8,asl(Rx,#U5))
2205 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2206 AddedComplexity = 30, validSubTargets = HasV4SubT in
2207 def ORi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
2208             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2209             "$dst = or(#$src1, asl($src2, #$src3))",
2210             [(set (i32 IntRegs:$dst),
2211                   (or (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
2212                       u8ExtPred:$src1))],
2213             "$src2 = $dst">,
2214             Requires<[HasV4T]>;
2215
2216 //Rx=or(#u8,lsr(Rx,#U5))
2217 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2218 AddedComplexity = 30, validSubTargets = HasV4SubT in
2219 def ORi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
2220             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2221             "$dst = or(#$src1, lsr($src2, #$src3))",
2222             [(set (i32 IntRegs:$dst),
2223                   (or (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
2224                       u8ExtPred:$src1))],
2225             "$src2 = $dst">,
2226             Requires<[HasV4T]>;
2227
2228
2229 //Shift by register.
2230 //Rd=lsl(#s6,Rt)
2231 let validSubTargets = HasV4SubT in {
2232 def LSLi_V4 : MInst<(outs IntRegs:$dst), (ins s6Imm:$src1, IntRegs:$src2),
2233             "$dst = lsl(#$src1, $src2)",
2234             [(set (i32 IntRegs:$dst), (shl s6ImmPred:$src1,
2235                                            (i32 IntRegs:$src2)))]>,
2236             Requires<[HasV4T]>;
2237
2238
2239 //Shift by register and logical.
2240 //Rxx^=asl(Rss,Rt)
2241 def ASLd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
2242             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
2243             "$dst ^= asl($src2, $src3)",
2244             [(set (i64 DoubleRegs:$dst),
2245                   (xor (i64 DoubleRegs:$src1), (shl (i64 DoubleRegs:$src2),
2246                                                     (i32 IntRegs:$src3))))],
2247             "$src1 = $dst">,
2248             Requires<[HasV4T]>;
2249
2250 //Rxx^=asr(Rss,Rt)
2251 def ASRd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
2252             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
2253             "$dst ^= asr($src2, $src3)",
2254             [(set (i64 DoubleRegs:$dst),
2255                   (xor (i64 DoubleRegs:$src1), (sra (i64 DoubleRegs:$src2),
2256                                                     (i32 IntRegs:$src3))))],
2257             "$src1 = $dst">,
2258             Requires<[HasV4T]>;
2259
2260 //Rxx^=lsl(Rss,Rt)
2261 def LSLd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
2262             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
2263             "$dst ^= lsl($src2, $src3)",
2264             [(set (i64 DoubleRegs:$dst), (xor (i64 DoubleRegs:$src1),
2265                                               (shl (i64 DoubleRegs:$src2),
2266                                                    (i32 IntRegs:$src3))))],
2267             "$src1 = $dst">,
2268             Requires<[HasV4T]>;
2269
2270 //Rxx^=lsr(Rss,Rt)
2271 def LSRd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
2272             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
2273             "$dst ^= lsr($src2, $src3)",
2274             [(set (i64 DoubleRegs:$dst),
2275                   (xor (i64 DoubleRegs:$src1), (srl (i64 DoubleRegs:$src2),
2276                                                     (i32 IntRegs:$src3))))],
2277             "$src1 = $dst">,
2278             Requires<[HasV4T]>;
2279 }
2280
2281 //===----------------------------------------------------------------------===//
2282 // XTYPE/SHIFT -
2283 //===----------------------------------------------------------------------===//
2284
2285 //===----------------------------------------------------------------------===//
2286 // MEMOP: Word, Half, Byte
2287 //===----------------------------------------------------------------------===//
2288
2289 def MEMOPIMM : SDNodeXForm<imm, [{
2290   // Call the transformation function XformM5ToU5Imm to get the negative
2291   // immediate's positive counterpart.
2292   int32_t imm = N->getSExtValue();
2293   return XformM5ToU5Imm(imm);
2294 }]>;
2295
2296 def MEMOPIMM_HALF : SDNodeXForm<imm, [{
2297   // -1 .. -31 represented as 65535..65515
2298   // assigning to a short restores our desired signed value.
2299   // Call the transformation function XformM5ToU5Imm to get the negative
2300   // immediate's positive counterpart.
2301   int16_t imm = N->getSExtValue();
2302   return XformM5ToU5Imm(imm);
2303 }]>;
2304
2305 def MEMOPIMM_BYTE : SDNodeXForm<imm, [{
2306   // -1 .. -31 represented as 255..235
2307   // assigning to a char restores our desired signed value.
2308   // Call the transformation function XformM5ToU5Imm to get the negative
2309   // immediate's positive counterpart.
2310   int8_t imm = N->getSExtValue();
2311   return XformM5ToU5Imm(imm);
2312 }]>;
2313
2314 def SETMEMIMM : SDNodeXForm<imm, [{
2315    // Return the bit position we will set [0-31].
2316    // As an SDNode.
2317    int32_t imm = N->getSExtValue();
2318    return XformMskToBitPosU5Imm(imm);
2319 }]>;
2320
2321 def CLRMEMIMM : SDNodeXForm<imm, [{
2322    // Return the bit position we will clear [0-31].
2323    // As an SDNode.
2324    // we bit negate the value first
2325    int32_t imm = ~(N->getSExtValue());
2326    return XformMskToBitPosU5Imm(imm);
2327 }]>;
2328
2329 def SETMEMIMM_SHORT : SDNodeXForm<imm, [{
2330    // Return the bit position we will set [0-15].
2331    // As an SDNode.
2332    int16_t imm = N->getSExtValue();
2333    return XformMskToBitPosU4Imm(imm);
2334 }]>;
2335
2336 def CLRMEMIMM_SHORT : SDNodeXForm<imm, [{
2337    // Return the bit position we will clear [0-15].
2338    // As an SDNode.
2339    // we bit negate the value first
2340    int16_t imm = ~(N->getSExtValue());
2341    return XformMskToBitPosU4Imm(imm);
2342 }]>;
2343
2344 def SETMEMIMM_BYTE : SDNodeXForm<imm, [{
2345    // Return the bit position we will set [0-7].
2346    // As an SDNode.
2347    int8_t imm =  N->getSExtValue();
2348    return XformMskToBitPosU3Imm(imm);
2349 }]>;
2350
2351 def CLRMEMIMM_BYTE : SDNodeXForm<imm, [{
2352    // Return the bit position we will clear [0-7].
2353    // As an SDNode.
2354    // we bit negate the value first
2355    int8_t imm = ~(N->getSExtValue());
2356    return XformMskToBitPosU3Imm(imm);
2357 }]>;
2358
2359 //===----------------------------------------------------------------------===//
2360 // Template class for MemOp instructions with the register value.
2361 //===----------------------------------------------------------------------===//
2362 class MemOp_rr_base <string opc, bits<2> opcBits, Operand ImmOp,
2363                      string memOp, bits<2> memOpBits> :
2364       MEMInst_V4<(outs),
2365                  (ins IntRegs:$base, ImmOp:$offset, IntRegs:$delta),
2366                  opc#"($base+#$offset)"#memOp#"$delta",
2367                  []>,
2368                  Requires<[HasV4T, UseMEMOP]> {
2369
2370     bits<5> base;
2371     bits<5> delta;
2372     bits<32> offset;
2373     bits<6> offsetBits; // memb - u6:0 , memh - u6:1, memw - u6:2
2374
2375     let offsetBits = !if (!eq(opcBits, 0b00), offset{5-0},
2376                      !if (!eq(opcBits, 0b01), offset{6-1},
2377                      !if (!eq(opcBits, 0b10), offset{7-2},0)));
2378
2379     let IClass = 0b0011;
2380     let Inst{27-24} = 0b1110;
2381     let Inst{22-21} = opcBits;
2382     let Inst{20-16} = base;
2383     let Inst{13} = 0b0;
2384     let Inst{12-7} = offsetBits;
2385     let Inst{6-5} = memOpBits;
2386     let Inst{4-0} = delta;
2387 }
2388
2389 //===----------------------------------------------------------------------===//
2390 // Template class for MemOp instructions with the immediate value.
2391 //===----------------------------------------------------------------------===//
2392 class MemOp_ri_base <string opc, bits<2> opcBits, Operand ImmOp,
2393                      string memOp, bits<2> memOpBits> :
2394       MEMInst_V4 <(outs),
2395                   (ins IntRegs:$base, ImmOp:$offset, u5Imm:$delta),
2396                   opc#"($base+#$offset)"#memOp#"#$delta"
2397                   #!if(memOpBits{1},")", ""), // clrbit, setbit - include ')'
2398                   []>,
2399                   Requires<[HasV4T, UseMEMOP]> {
2400
2401     bits<5> base;
2402     bits<5> delta;
2403     bits<32> offset;
2404     bits<6> offsetBits; // memb - u6:0 , memh - u6:1, memw - u6:2
2405
2406     let offsetBits = !if (!eq(opcBits, 0b00), offset{5-0},
2407                      !if (!eq(opcBits, 0b01), offset{6-1},
2408                      !if (!eq(opcBits, 0b10), offset{7-2},0)));
2409
2410     let IClass = 0b0011;
2411     let Inst{27-24} = 0b1111;
2412     let Inst{22-21} = opcBits;
2413     let Inst{20-16} = base;
2414     let Inst{13} = 0b0;
2415     let Inst{12-7} = offsetBits;
2416     let Inst{6-5} = memOpBits;
2417     let Inst{4-0} = delta;
2418 }
2419
2420 // multiclass to define MemOp instructions with register operand.
2421 multiclass MemOp_rr<string opc, bits<2> opcBits, Operand ImmOp> {
2422   def _ADD#NAME#_V4 : MemOp_rr_base <opc, opcBits, ImmOp, " += ", 0b00>; // add
2423   def _SUB#NAME#_V4 : MemOp_rr_base <opc, opcBits, ImmOp, " -= ", 0b01>; // sub
2424   def _AND#NAME#_V4 : MemOp_rr_base <opc, opcBits, ImmOp, " &= ", 0b10>; // and
2425   def _OR#NAME#_V4  : MemOp_rr_base <opc, opcBits, ImmOp, " |= ", 0b11>; // or
2426 }
2427
2428 // multiclass to define MemOp instructions with immediate Operand.
2429 multiclass MemOp_ri<string opc, bits<2> opcBits, Operand ImmOp> {
2430   def _ADD#NAME#_V4 : MemOp_ri_base <opc, opcBits, ImmOp, " += ", 0b00 >;
2431   def _SUB#NAME#_V4 : MemOp_ri_base <opc, opcBits, ImmOp, " -= ", 0b01 >;
2432   def _CLRBIT#NAME#_V4 : MemOp_ri_base<opc, opcBits, ImmOp, " =clrbit(", 0b10>;
2433   def _SETBIT#NAME#_V4 : MemOp_ri_base<opc, opcBits, ImmOp, " =setbit(", 0b11>;
2434 }
2435
2436 multiclass MemOp_base <string opc, bits<2> opcBits, Operand ImmOp> {
2437   defm r : MemOp_rr <opc, opcBits, ImmOp>;
2438   defm i : MemOp_ri <opc, opcBits, ImmOp>;
2439 }
2440
2441 // Define MemOp instructions.
2442 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0,
2443 validSubTargets =HasV4SubT in {
2444   let opExtentBits = 6, accessSize = ByteAccess in
2445   defm MemOPb : MemOp_base <"memb", 0b00, u6_0Ext>;
2446
2447   let opExtentBits = 7, accessSize = HalfWordAccess in
2448   defm MemOPh : MemOp_base <"memh", 0b01, u6_1Ext>;
2449
2450   let opExtentBits = 8, accessSize = WordAccess in
2451   defm MemOPw : MemOp_base <"memw", 0b10, u6_2Ext>;
2452 }
2453
2454 //===----------------------------------------------------------------------===//
2455 // Multiclass to define 'Def Pats' for ALU operations on the memory
2456 // Here value used for the ALU operation is an immediate value.
2457 // mem[bh](Rs+#0) += #U5
2458 // mem[bh](Rs+#u6) += #U5
2459 //===----------------------------------------------------------------------===//
2460
2461 multiclass MemOpi_u5Pats <PatFrag ldOp, PatFrag stOp, PatLeaf ExtPred,
2462                           InstHexagon MI, SDNode OpNode> {
2463   let AddedComplexity = 180 in
2464   def : Pat < (stOp (OpNode (ldOp IntRegs:$addr), u5ImmPred:$addend),
2465                     IntRegs:$addr),
2466               (MI IntRegs:$addr, #0, u5ImmPred:$addend )>;
2467
2468   let AddedComplexity = 190 in
2469   def : Pat <(stOp (OpNode (ldOp (add IntRegs:$base, ExtPred:$offset)),
2470                      u5ImmPred:$addend),
2471              (add IntRegs:$base, ExtPred:$offset)),
2472        (MI IntRegs:$base, ExtPred:$offset, u5ImmPred:$addend)>;
2473 }
2474
2475 multiclass MemOpi_u5ALUOp<PatFrag ldOp, PatFrag stOp, PatLeaf ExtPred,
2476                           InstHexagon addMI, InstHexagon subMI> {
2477   defm : MemOpi_u5Pats<ldOp, stOp, ExtPred, addMI, add>;
2478   defm : MemOpi_u5Pats<ldOp, stOp, ExtPred, subMI, sub>;
2479 }
2480
2481 multiclass MemOpi_u5ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2482   // Half Word
2483   defm : MemOpi_u5ALUOp <ldOpHalf, truncstorei16, u6_1ExtPred,
2484                          MemOPh_ADDi_V4, MemOPh_SUBi_V4>;
2485   // Byte
2486   defm : MemOpi_u5ALUOp <ldOpByte, truncstorei8, u6ExtPred,
2487                          MemOPb_ADDi_V4, MemOPb_SUBi_V4>;
2488 }
2489
2490 let Predicates = [HasV4T, UseMEMOP] in {
2491   defm : MemOpi_u5ExtType<zextloadi8, zextloadi16>; // zero extend
2492   defm : MemOpi_u5ExtType<sextloadi8, sextloadi16>; // sign extend
2493   defm : MemOpi_u5ExtType<extloadi8,  extloadi16>;  // any extend
2494
2495   // Word
2496   defm : MemOpi_u5ALUOp <load, store, u6_2ExtPred, MemOPw_ADDi_V4,
2497                          MemOPw_SUBi_V4>;
2498 }
2499
2500 //===----------------------------------------------------------------------===//
2501 // multiclass to define 'Def Pats' for ALU operations on the memory.
2502 // Here value used for the ALU operation is a negative value.
2503 // mem[bh](Rs+#0) += #m5
2504 // mem[bh](Rs+#u6) += #m5
2505 //===----------------------------------------------------------------------===//
2506
2507 multiclass MemOpi_m5Pats <PatFrag ldOp, PatFrag stOp, PatLeaf extPred,
2508                           PatLeaf immPred, ComplexPattern addrPred,
2509                           SDNodeXForm xformFunc, InstHexagon MI> {
2510   let AddedComplexity = 190 in
2511   def : Pat <(stOp (add (ldOp IntRegs:$addr), immPred:$subend),
2512                    IntRegs:$addr),
2513              (MI IntRegs:$addr, #0, (xformFunc immPred:$subend) )>;
2514
2515   let AddedComplexity = 195 in
2516   def : Pat<(stOp (add (ldOp (add IntRegs:$base, extPred:$offset)),
2517                        immPred:$subend),
2518                   (add IntRegs:$base, extPred:$offset)),
2519             (MI IntRegs:$base, extPred:$offset, (xformFunc immPred:$subend))>;
2520 }
2521
2522 multiclass MemOpi_m5ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2523   // Half Word
2524   defm : MemOpi_m5Pats <ldOpHalf, truncstorei16, u6_1ExtPred, m5HImmPred,
2525                         ADDRriU6_1, MEMOPIMM_HALF, MemOPh_SUBi_V4>;
2526   // Byte
2527   defm : MemOpi_m5Pats <ldOpByte, truncstorei8, u6ExtPred, m5BImmPred,
2528                         ADDRriU6_0, MEMOPIMM_BYTE, MemOPb_SUBi_V4>;
2529 }
2530
2531 let Predicates = [HasV4T, UseMEMOP] in {
2532   defm : MemOpi_m5ExtType<zextloadi8, zextloadi16>; // zero extend
2533   defm : MemOpi_m5ExtType<sextloadi8, sextloadi16>; // sign extend
2534   defm : MemOpi_m5ExtType<extloadi8,  extloadi16>;  // any extend
2535
2536   // Word
2537   defm : MemOpi_m5Pats <load, store, u6_2ExtPred, m5ImmPred,
2538                           ADDRriU6_2, MEMOPIMM, MemOPw_SUBi_V4>;
2539 }
2540
2541 //===----------------------------------------------------------------------===//
2542 // Multiclass to define 'def Pats' for bit operations on the memory.
2543 // mem[bhw](Rs+#0) = [clrbit|setbit](#U5)
2544 // mem[bhw](Rs+#u6) = [clrbit|setbit](#U5)
2545 //===----------------------------------------------------------------------===//
2546
2547 multiclass MemOpi_bitPats <PatFrag ldOp, PatFrag stOp, PatLeaf immPred,
2548                      PatLeaf extPred, ComplexPattern addrPred,
2549                      SDNodeXForm xformFunc, InstHexagon MI, SDNode OpNode> {
2550
2551   // mem[bhw](Rs+#u6:[012]) = [clrbit|setbit](#U5)
2552   let AddedComplexity = 250 in
2553   def : Pat<(stOp (OpNode (ldOp (add IntRegs:$base, extPred:$offset)),
2554                           immPred:$bitend),
2555                   (add IntRegs:$base, extPred:$offset)),
2556             (MI IntRegs:$base, extPred:$offset, (xformFunc immPred:$bitend))>;
2557
2558   // mem[bhw](Rs+#0) = [clrbit|setbit](#U5)
2559   let AddedComplexity = 225 in
2560   def : Pat <(stOp (OpNode (ldOp (addrPred IntRegs:$addr, extPred:$offset)),
2561                            immPred:$bitend),
2562                    (addrPred (i32 IntRegs:$addr), extPred:$offset)),
2563              (MI IntRegs:$addr, extPred:$offset, (xformFunc immPred:$bitend))>;
2564 }
2565
2566 multiclass MemOpi_bitExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2567   // Byte - clrbit
2568   defm : MemOpi_bitPats<ldOpByte, truncstorei8, Clr3ImmPred, u6ExtPred,
2569                        ADDRriU6_0, CLRMEMIMM_BYTE, MemOPb_CLRBITi_V4, and>;
2570   // Byte - setbit
2571   defm : MemOpi_bitPats<ldOpByte, truncstorei8, Set3ImmPred,  u6ExtPred,
2572                        ADDRriU6_0, SETMEMIMM_BYTE, MemOPb_SETBITi_V4, or>;
2573   // Half Word - clrbit
2574   defm : MemOpi_bitPats<ldOpHalf, truncstorei16, Clr4ImmPred, u6_1ExtPred,
2575                        ADDRriU6_1, CLRMEMIMM_SHORT, MemOPh_CLRBITi_V4, and>;
2576   // Half Word - setbit
2577   defm : MemOpi_bitPats<ldOpHalf, truncstorei16, Set4ImmPred, u6_1ExtPred,
2578                        ADDRriU6_1, SETMEMIMM_SHORT, MemOPh_SETBITi_V4, or>;
2579 }
2580
2581 let Predicates = [HasV4T, UseMEMOP] in {
2582   // mem[bh](Rs+#0) = [clrbit|setbit](#U5)
2583   // mem[bh](Rs+#u6:[01]) = [clrbit|setbit](#U5)
2584   defm : MemOpi_bitExtType<zextloadi8, zextloadi16>; // zero extend
2585   defm : MemOpi_bitExtType<sextloadi8, sextloadi16>; // sign extend
2586   defm : MemOpi_bitExtType<extloadi8,  extloadi16>;  // any extend
2587
2588   // memw(Rs+#0) = [clrbit|setbit](#U5)
2589   // memw(Rs+#u6:2) = [clrbit|setbit](#U5)
2590   defm : MemOpi_bitPats<load, store, Clr5ImmPred, u6_2ExtPred, ADDRriU6_2,
2591                        CLRMEMIMM, MemOPw_CLRBITi_V4, and>;
2592   defm : MemOpi_bitPats<load, store, Set5ImmPred, u6_2ExtPred, ADDRriU6_2,
2593                        SETMEMIMM, MemOPw_SETBITi_V4, or>;
2594 }
2595
2596 //===----------------------------------------------------------------------===//
2597 // Multiclass to define 'def Pats' for ALU operations on the memory
2598 // where addend is a register.
2599 // mem[bhw](Rs+#0) [+-&|]= Rt
2600 // mem[bhw](Rs+#U6:[012]) [+-&|]= Rt
2601 //===----------------------------------------------------------------------===//
2602
2603 multiclass MemOpr_Pats <PatFrag ldOp, PatFrag stOp, ComplexPattern addrPred,
2604                      PatLeaf extPred, InstHexagon MI, SDNode OpNode> {
2605   let AddedComplexity = 141 in
2606   // mem[bhw](Rs+#0) [+-&|]= Rt
2607   def : Pat <(stOp (OpNode (ldOp (addrPred IntRegs:$addr, extPred:$offset)),
2608                            (i32 IntRegs:$addend)),
2609                    (addrPred (i32 IntRegs:$addr), extPred:$offset)),
2610              (MI IntRegs:$addr, extPred:$offset, (i32 IntRegs:$addend) )>;
2611
2612   // mem[bhw](Rs+#U6:[012]) [+-&|]= Rt
2613   let AddedComplexity = 150 in
2614   def : Pat <(stOp (OpNode (ldOp (add IntRegs:$base, extPred:$offset)),
2615                            (i32 IntRegs:$orend)),
2616                    (add IntRegs:$base, extPred:$offset)),
2617              (MI IntRegs:$base, extPred:$offset, (i32 IntRegs:$orend) )>;
2618 }
2619
2620 multiclass MemOPr_ALUOp<PatFrag ldOp, PatFrag stOp,
2621                         ComplexPattern addrPred, PatLeaf extPred,
2622                         InstHexagon addMI, InstHexagon subMI,
2623                         InstHexagon andMI, InstHexagon orMI > {
2624
2625   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, addMI, add>;
2626   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, subMI, sub>;
2627   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, andMI, and>;
2628   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, orMI,  or>;
2629 }
2630
2631 multiclass MemOPr_ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2632   // Half Word
2633   defm : MemOPr_ALUOp <ldOpHalf, truncstorei16, ADDRriU6_1, u6_1ExtPred,
2634                        MemOPh_ADDr_V4, MemOPh_SUBr_V4,
2635                        MemOPh_ANDr_V4, MemOPh_ORr_V4>;
2636   // Byte
2637   defm : MemOPr_ALUOp <ldOpByte, truncstorei8, ADDRriU6_0, u6ExtPred,
2638                        MemOPb_ADDr_V4, MemOPb_SUBr_V4,
2639                        MemOPb_ANDr_V4, MemOPb_ORr_V4>;
2640 }
2641
2642 // Define 'def Pats' for MemOps with register addend.
2643 let Predicates = [HasV4T, UseMEMOP] in {
2644   // Byte, Half Word
2645   defm : MemOPr_ExtType<zextloadi8, zextloadi16>; // zero extend
2646   defm : MemOPr_ExtType<sextloadi8, sextloadi16>; // sign extend
2647   defm : MemOPr_ExtType<extloadi8,  extloadi16>;  // any extend
2648   // Word
2649   defm : MemOPr_ALUOp <load, store, ADDRriU6_2, u6_2ExtPred, MemOPw_ADDr_V4,
2650                        MemOPw_SUBr_V4, MemOPw_ANDr_V4, MemOPw_ORr_V4 >;
2651 }
2652
2653 //===----------------------------------------------------------------------===//
2654 // XTYPE/PRED +
2655 //===----------------------------------------------------------------------===//
2656
2657 // Hexagon V4 only supports these flavors of byte/half compare instructions:
2658 // EQ/GT/GTU. Other flavors like GE/GEU/LT/LTU/LE/LEU are not supported by
2659 // hardware. However, compiler can still implement these patterns through
2660 // appropriate patterns combinations based on current implemented patterns.
2661 // The implemented patterns are: EQ/GT/GTU.
2662 // Missing patterns are: GE/GEU/LT/LTU/LE/LEU.
2663
2664 // Following instruction is not being extended as it results into the
2665 // incorrect code for negative numbers.
2666 // Pd=cmpb.eq(Rs,#u8)
2667
2668 let isCompare = 1, isExtendable = 1, opExtendable = 2, hasSideEffects = 0,
2669     validSubTargets = HasV4SubT in
2670 class CMP_NOT_REG_IMM<string OpName, bits<2> op, Operand ImmOp,
2671                       list<dag> Pattern>
2672   : ALU32Inst <(outs PredRegs:$dst), (ins IntRegs:$src1, ImmOp:$src2),
2673     "$dst = !cmp."#OpName#"($src1, #$src2)",
2674     Pattern,
2675     "", ALU32_2op_tc_2early_SLOT0123> {
2676     bits<2> dst;
2677     bits<5> src1;
2678     bits<10> src2;
2679
2680     let IClass = 0b0111;
2681     let Inst{27-24} = 0b0101;
2682     let Inst{23-22} = op;
2683     let Inst{20-16} = src1;
2684     let Inst{21} = !if (!eq(OpName, "gtu"), 0b0, src2{9});
2685     let Inst{13-5} = src2{8-0};
2686     let Inst{4-2} = 0b100;
2687     let Inst{1-0} = dst;
2688 }
2689
2690 let opExtentBits = 10, isExtentSigned = 1 in {
2691 def C4_cmpneqi : CMP_NOT_REG_IMM <"eq", 0b00, s10Ext, [(set (i1 PredRegs:$dst),
2692                  (setne (i32 IntRegs:$src1), s10ExtPred:$src2))]>;
2693
2694 def C4_cmpltei : CMP_NOT_REG_IMM <"gt", 0b01, s10Ext, [(set (i1 PredRegs:$dst),
2695                  (not (setgt (i32 IntRegs:$src1), s10ExtPred:$src2)))]>;
2696
2697 }
2698 let opExtentBits = 9 in
2699 def C4_cmplteui : CMP_NOT_REG_IMM <"gtu", 0b10, u9Ext, [(set (i1 PredRegs:$dst),
2700                   (not (setugt (i32 IntRegs:$src1), u9ExtPred:$src2)))]>;
2701
2702
2703
2704 // p=!cmp.eq(r1,r2)
2705 let isCompare = 1, validSubTargets = HasV4SubT in
2706 def CMPnotEQ_rr : ALU32_rr<(outs PredRegs:$dst),
2707                            (ins IntRegs:$src1, IntRegs:$src2),
2708       "$dst = !cmp.eq($src1, $src2)",
2709       [(set (i1 PredRegs:$dst),
2710             (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2)))]>,
2711       Requires<[HasV4T]>;
2712
2713 // p=!cmp.gt(r1,r2)
2714 let isCompare = 1, validSubTargets = HasV4SubT in
2715 def CMPnotGT_rr : ALU32_rr<(outs PredRegs:$dst),
2716                            (ins IntRegs:$src1, IntRegs:$src2),
2717       "$dst = !cmp.gt($src1, $src2)",
2718       [(set (i1 PredRegs:$dst),
2719             (not (setgt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>,
2720       Requires<[HasV4T]>;
2721
2722
2723 // p=!cmp.gtu(r1,r2)
2724 let isCompare = 1, validSubTargets = HasV4SubT in
2725 def CMPnotGTU_rr : ALU32_rr<(outs PredRegs:$dst),
2726                             (ins IntRegs:$src1, IntRegs:$src2),
2727       "$dst = !cmp.gtu($src1, $src2)",
2728       [(set (i1 PredRegs:$dst),
2729             (not (setugt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>,
2730       Requires<[HasV4T]>;
2731
2732 let isCompare = 1, validSubTargets = HasV4SubT in
2733 def CMPbEQri_V4 : MInst<(outs PredRegs:$dst),
2734             (ins IntRegs:$src1, u8Imm:$src2),
2735             "$dst = cmpb.eq($src1, #$src2)",
2736             [(set (i1 PredRegs:$dst),
2737                   (seteq (and (i32 IntRegs:$src1), 255), u8ImmPred:$src2))]>,
2738             Requires<[HasV4T]>;
2739
2740 def : Pat <(brcond (i1 (setne (and (i32 IntRegs:$src1), 255), u8ImmPred:$src2)),
2741                        bb:$offset),
2742       (J2_jumpf (CMPbEQri_V4 (i32 IntRegs:$src1), u8ImmPred:$src2),
2743                 bb:$offset)>,
2744       Requires<[HasV4T]>;
2745
2746 // Pd=cmpb.eq(Rs,Rt)
2747 let isCompare = 1, validSubTargets = HasV4SubT in
2748 def CMPbEQrr_ubub_V4 : MInst<(outs PredRegs:$dst),
2749             (ins IntRegs:$src1, IntRegs:$src2),
2750             "$dst = cmpb.eq($src1, $src2)",
2751             [(set (i1 PredRegs:$dst),
2752                   (seteq (and (xor (i32 IntRegs:$src1),
2753                                    (i32 IntRegs:$src2)), 255), 0))]>,
2754             Requires<[HasV4T]>;
2755
2756 // Pd=cmpb.eq(Rs,Rt)
2757 let isCompare = 1, validSubTargets = HasV4SubT in
2758 def CMPbEQrr_sbsb_V4 : MInst<(outs PredRegs:$dst),
2759             (ins IntRegs:$src1, IntRegs:$src2),
2760             "$dst = cmpb.eq($src1, $src2)",
2761             [(set (i1 PredRegs:$dst),
2762                   (seteq (shl (i32 IntRegs:$src1), (i32 24)),
2763                          (shl (i32 IntRegs:$src2), (i32 24))))]>,
2764             Requires<[HasV4T]>;
2765
2766 // Pd=cmpb.gt(Rs,Rt)
2767 let isCompare = 1, validSubTargets = HasV4SubT in
2768 def CMPbGTrr_V4 : MInst<(outs PredRegs:$dst),
2769             (ins IntRegs:$src1, IntRegs:$src2),
2770             "$dst = cmpb.gt($src1, $src2)",
2771             [(set (i1 PredRegs:$dst),
2772                   (setgt (shl (i32 IntRegs:$src1), (i32 24)),
2773                          (shl (i32 IntRegs:$src2), (i32 24))))]>,
2774             Requires<[HasV4T]>;
2775
2776 // Pd=cmpb.gtu(Rs,#u7)
2777 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 7,
2778 isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPbGTU", InputType = "imm" in
2779 def CMPbGTUri_V4 : MInst<(outs PredRegs:$dst),
2780             (ins IntRegs:$src1, u7Ext:$src2),
2781             "$dst = cmpb.gtu($src1, #$src2)",
2782             [(set (i1 PredRegs:$dst), (setugt (and (i32 IntRegs:$src1), 255),
2783                                               u7ExtPred:$src2))]>,
2784             Requires<[HasV4T]>, ImmRegRel;
2785
2786 // SDNode for converting immediate C to C-1.
2787 def DEC_CONST_BYTE : SDNodeXForm<imm, [{
2788    // Return the byte immediate const-1 as an SDNode.
2789    int32_t imm = N->getSExtValue();
2790    return XformU7ToU7M1Imm(imm);
2791 }]>;
2792
2793 // For the sequence
2794 //   zext( seteq ( and(Rs, 255), u8))
2795 // Generate
2796 //   Pd=cmpb.eq(Rs, #u8)
2797 //   if (Pd.new) Rd=#1
2798 //   if (!Pd.new) Rd=#0
2799 def : Pat <(i32 (zext (i1 (seteq (i32 (and (i32 IntRegs:$Rs), 255)),
2800                                            u8ExtPred:$u8)))),
2801            (i32 (TFR_condset_ii (i1 (CMPbEQri_V4 (i32 IntRegs:$Rs),
2802                                                  (u8ExtPred:$u8))),
2803                                 1, 0))>,
2804            Requires<[HasV4T]>;
2805
2806 // For the sequence
2807 //   zext( setne ( and(Rs, 255), u8))
2808 // Generate
2809 //   Pd=cmpb.eq(Rs, #u8)
2810 //   if (Pd.new) Rd=#0
2811 //   if (!Pd.new) Rd=#1
2812 def : Pat <(i32 (zext (i1 (setne (i32 (and (i32 IntRegs:$Rs), 255)),
2813                                            u8ExtPred:$u8)))),
2814            (i32 (TFR_condset_ii (i1 (CMPbEQri_V4 (i32 IntRegs:$Rs),
2815                                                  (u8ExtPred:$u8))),
2816                                 0, 1))>,
2817            Requires<[HasV4T]>;
2818
2819 // For the sequence
2820 //   zext( seteq (Rs, and(Rt, 255)))
2821 // Generate
2822 //   Pd=cmpb.eq(Rs, Rt)
2823 //   if (Pd.new) Rd=#1
2824 //   if (!Pd.new) Rd=#0
2825 def : Pat <(i32 (zext (i1 (seteq (i32 IntRegs:$Rt),
2826                                  (i32 (and (i32 IntRegs:$Rs), 255)))))),
2827            (i32 (TFR_condset_ii (i1 (CMPbEQrr_ubub_V4 (i32 IntRegs:$Rs),
2828                                                       (i32 IntRegs:$Rt))),
2829                                 1, 0))>,
2830            Requires<[HasV4T]>;
2831
2832 // For the sequence
2833 //   zext( setne (Rs, and(Rt, 255)))
2834 // Generate
2835 //   Pd=cmpb.eq(Rs, Rt)
2836 //   if (Pd.new) Rd=#0
2837 //   if (!Pd.new) Rd=#1
2838 def : Pat <(i32 (zext (i1 (setne (i32 IntRegs:$Rt),
2839                                  (i32 (and (i32 IntRegs:$Rs), 255)))))),
2840            (i32 (TFR_condset_ii (i1 (CMPbEQrr_ubub_V4 (i32 IntRegs:$Rs),
2841                                                       (i32 IntRegs:$Rt))),
2842                                 0, 1))>,
2843            Requires<[HasV4T]>;
2844
2845 // For the sequence
2846 //   zext( setugt ( and(Rs, 255), u8))
2847 // Generate
2848 //   Pd=cmpb.gtu(Rs, #u8)
2849 //   if (Pd.new) Rd=#1
2850 //   if (!Pd.new) Rd=#0
2851 def : Pat <(i32 (zext (i1 (setugt (i32 (and (i32 IntRegs:$Rs), 255)),
2852                                             u8ExtPred:$u8)))),
2853            (i32 (TFR_condset_ii (i1 (CMPbGTUri_V4 (i32 IntRegs:$Rs),
2854                                                   (u8ExtPred:$u8))),
2855                                 1, 0))>,
2856            Requires<[HasV4T]>;
2857
2858 // For the sequence
2859 //   zext( setugt ( and(Rs, 254), u8))
2860 // Generate
2861 //   Pd=cmpb.gtu(Rs, #u8)
2862 //   if (Pd.new) Rd=#1
2863 //   if (!Pd.new) Rd=#0
2864 def : Pat <(i32 (zext (i1 (setugt (i32 (and (i32 IntRegs:$Rs), 254)),
2865                                             u8ExtPred:$u8)))),
2866            (i32 (TFR_condset_ii (i1 (CMPbGTUri_V4 (i32 IntRegs:$Rs),
2867                                                   (u8ExtPred:$u8))),
2868                                 1, 0))>,
2869            Requires<[HasV4T]>;
2870
2871 // For the sequence
2872 //   zext( setult ( Rs, Rt))
2873 // Generate
2874 //   Pd=cmp.ltu(Rs, Rt)
2875 //   if (Pd.new) Rd=#1
2876 //   if (!Pd.new) Rd=#0
2877 // cmp.ltu(Rs, Rt) -> cmp.gtu(Rt, Rs)
2878 def : Pat <(i32 (zext (i1 (setult (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2879            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rt),
2880                                               (i32 IntRegs:$Rs))),
2881                                 1, 0))>,
2882            Requires<[HasV4T]>;
2883
2884 // For the sequence
2885 //   zext( setlt ( Rs, Rt))
2886 // Generate
2887 //   Pd=cmp.lt(Rs, Rt)
2888 //   if (Pd.new) Rd=#1
2889 //   if (!Pd.new) Rd=#0
2890 // cmp.lt(Rs, Rt) -> cmp.gt(Rt, Rs)
2891 def : Pat <(i32 (zext (i1 (setlt (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2892            (i32 (TFR_condset_ii (i1 (C2_cmpgt (i32 IntRegs:$Rt),
2893                                              (i32 IntRegs:$Rs))),
2894                                 1, 0))>,
2895            Requires<[HasV4T]>;
2896
2897 // For the sequence
2898 //   zext( setugt ( Rs, Rt))
2899 // Generate
2900 //   Pd=cmp.gtu(Rs, Rt)
2901 //   if (Pd.new) Rd=#1
2902 //   if (!Pd.new) Rd=#0
2903 def : Pat <(i32 (zext (i1 (setugt (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2904            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rs),
2905                                               (i32 IntRegs:$Rt))),
2906                                 1, 0))>,
2907            Requires<[HasV4T]>;
2908
2909 // This pattern interefers with coremark performance, not implementing at this
2910 // time.
2911 // For the sequence
2912 //   zext( setgt ( Rs, Rt))
2913 // Generate
2914 //   Pd=cmp.gt(Rs, Rt)
2915 //   if (Pd.new) Rd=#1
2916 //   if (!Pd.new) Rd=#0
2917
2918 // For the sequence
2919 //   zext( setuge ( Rs, Rt))
2920 // Generate
2921 //   Pd=cmp.ltu(Rs, Rt)
2922 //   if (Pd.new) Rd=#0
2923 //   if (!Pd.new) Rd=#1
2924 // cmp.ltu(Rs, Rt) -> cmp.gtu(Rt, Rs)
2925 def : Pat <(i32 (zext (i1 (setuge (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2926            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rt),
2927                                               (i32 IntRegs:$Rs))),
2928                                 0, 1))>,
2929            Requires<[HasV4T]>;
2930
2931 // For the sequence
2932 //   zext( setge ( Rs, Rt))
2933 // Generate
2934 //   Pd=cmp.lt(Rs, Rt)
2935 //   if (Pd.new) Rd=#0
2936 //   if (!Pd.new) Rd=#1
2937 // cmp.lt(Rs, Rt) -> cmp.gt(Rt, Rs)
2938 def : Pat <(i32 (zext (i1 (setge (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2939            (i32 (TFR_condset_ii (i1 (C2_cmpgt (i32 IntRegs:$Rt),
2940                                              (i32 IntRegs:$Rs))),
2941                                 0, 1))>,
2942            Requires<[HasV4T]>;
2943
2944 // For the sequence
2945 //   zext( setule ( Rs, Rt))
2946 // Generate
2947 //   Pd=cmp.gtu(Rs, Rt)
2948 //   if (Pd.new) Rd=#0
2949 //   if (!Pd.new) Rd=#1
2950 def : Pat <(i32 (zext (i1 (setule (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2951            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rs),
2952                                               (i32 IntRegs:$Rt))),
2953                                 0, 1))>,
2954            Requires<[HasV4T]>;
2955
2956 // For the sequence
2957 //   zext( setle ( Rs, Rt))
2958 // Generate
2959 //   Pd=cmp.gt(Rs, Rt)
2960 //   if (Pd.new) Rd=#0
2961 //   if (!Pd.new) Rd=#1
2962 def : Pat <(i32 (zext (i1 (setle (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2963            (i32 (TFR_condset_ii (i1 (C2_cmpgt (i32 IntRegs:$Rs),
2964                                              (i32 IntRegs:$Rt))),
2965                                 0, 1))>,
2966            Requires<[HasV4T]>;
2967
2968 // For the sequence
2969 //   zext( setult ( and(Rs, 255), u8))
2970 // Use the isdigit transformation below
2971
2972 // Generate code of the form 'mux_ii(cmpbgtu(Rdd, C-1),0,1)'
2973 // for C code of the form r = ((c>='0') & (c<='9')) ? 1 : 0;.
2974 // The isdigit transformation relies on two 'clever' aspects:
2975 // 1) The data type is unsigned which allows us to eliminate a zero test after
2976 //    biasing the expression by 48. We are depending on the representation of
2977 //    the unsigned types, and semantics.
2978 // 2) The front end has converted <= 9 into < 10 on entry to LLVM
2979 //
2980 // For the C code:
2981 //   retval = ((c>='0') & (c<='9')) ? 1 : 0;
2982 // The code is transformed upstream of llvm into
2983 //   retval = (c-48) < 10 ? 1 : 0;
2984 let AddedComplexity = 139 in
2985 def : Pat <(i32 (zext (i1 (setult (i32 (and (i32 IntRegs:$src1), 255)),
2986                                   u7StrictPosImmPred:$src2)))),
2987   (i32 (C2_muxii (i1 (CMPbGTUri_V4 (i32 IntRegs:$src1),
2988                                  (DEC_CONST_BYTE u7StrictPosImmPred:$src2))),
2989                    0, 1))>,
2990                    Requires<[HasV4T]>;
2991
2992 // Pd=cmpb.gtu(Rs,Rt)
2993 let isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPbGTU",
2994 InputType = "reg" in
2995 def CMPbGTUrr_V4 : MInst<(outs PredRegs:$dst),
2996             (ins IntRegs:$src1, IntRegs:$src2),
2997             "$dst = cmpb.gtu($src1, $src2)",
2998             [(set (i1 PredRegs:$dst), (setugt (and (i32 IntRegs:$src1), 255),
2999                                              (and (i32 IntRegs:$src2), 255)))]>,
3000             Requires<[HasV4T]>, ImmRegRel;
3001
3002 // Following instruction is not being extended as it results into the incorrect
3003 // code for negative numbers.
3004
3005 // Signed half compare(.eq) ri.
3006 // Pd=cmph.eq(Rs,#s8)
3007 let isCompare = 1, validSubTargets = HasV4SubT in
3008 def CMPhEQri_V4 : MInst<(outs PredRegs:$dst),
3009             (ins IntRegs:$src1, s8Imm:$src2),
3010             "$dst = cmph.eq($src1, #$src2)",
3011             [(set (i1 PredRegs:$dst), (seteq (and (i32 IntRegs:$src1), 65535),
3012                                              s8ImmPred:$src2))]>,
3013             Requires<[HasV4T]>;
3014
3015 // Signed half compare(.eq) rr.
3016 // Case 1: xor + and, then compare:
3017 //   r0=xor(r0,r1)
3018 //   r0=and(r0,#0xffff)
3019 //   p0=cmp.eq(r0,#0)
3020 // Pd=cmph.eq(Rs,Rt)
3021 let isCompare = 1, validSubTargets = HasV4SubT in
3022 def CMPhEQrr_xor_V4 : MInst<(outs PredRegs:$dst),
3023             (ins IntRegs:$src1, IntRegs:$src2),
3024             "$dst = cmph.eq($src1, $src2)",
3025             [(set (i1 PredRegs:$dst), (seteq (and (xor (i32 IntRegs:$src1),
3026                                                        (i32 IntRegs:$src2)),
3027                                                   65535), 0))]>,
3028             Requires<[HasV4T]>;
3029
3030 // Signed half compare(.eq) rr.
3031 // Case 2: shift left 16 bits then compare:
3032 //   r0=asl(r0,16)
3033 //   r1=asl(r1,16)
3034 //   p0=cmp.eq(r0,r1)
3035 // Pd=cmph.eq(Rs,Rt)
3036 let isCompare = 1, validSubTargets = HasV4SubT in
3037 def CMPhEQrr_shl_V4 : MInst<(outs PredRegs:$dst),
3038             (ins IntRegs:$src1, IntRegs:$src2),
3039             "$dst = cmph.eq($src1, $src2)",
3040             [(set (i1 PredRegs:$dst),
3041                   (seteq (shl (i32 IntRegs:$src1), (i32 16)),
3042                          (shl (i32 IntRegs:$src2), (i32 16))))]>,
3043             Requires<[HasV4T]>;
3044
3045 /* Incorrect Pattern -- immediate should be right shifted before being
3046 used in the cmph.gt instruction.
3047 // Signed half compare(.gt) ri.
3048 // Pd=cmph.gt(Rs,#s8)
3049
3050 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8,
3051 isCompare = 1, validSubTargets = HasV4SubT in
3052 def CMPhGTri_V4 : MInst<(outs PredRegs:$dst),
3053             (ins IntRegs:$src1, s8Ext:$src2),
3054             "$dst = cmph.gt($src1, #$src2)",
3055             [(set (i1 PredRegs:$dst),
3056                   (setgt (shl (i32 IntRegs:$src1), (i32 16)),
3057                          s8ExtPred:$src2))]>,
3058             Requires<[HasV4T]>;
3059 */
3060
3061 // Signed half compare(.gt) rr.
3062 // Pd=cmph.gt(Rs,Rt)
3063 let isCompare = 1, validSubTargets = HasV4SubT in
3064 def CMPhGTrr_shl_V4 : MInst<(outs PredRegs:$dst),
3065             (ins IntRegs:$src1, IntRegs:$src2),
3066             "$dst = cmph.gt($src1, $src2)",
3067             [(set (i1 PredRegs:$dst),
3068                   (setgt (shl (i32 IntRegs:$src1), (i32 16)),
3069                          (shl (i32 IntRegs:$src2), (i32 16))))]>,
3070             Requires<[HasV4T]>;
3071
3072 // Unsigned half compare rr (.gtu).
3073 // Pd=cmph.gtu(Rs,Rt)
3074 let isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPhGTU",
3075 InputType = "reg" in
3076 def CMPhGTUrr_V4 : MInst<(outs PredRegs:$dst),
3077             (ins IntRegs:$src1, IntRegs:$src2),
3078             "$dst = cmph.gtu($src1, $src2)",
3079             [(set (i1 PredRegs:$dst),
3080                   (setugt (and (i32 IntRegs:$src1), 65535),
3081                           (and (i32 IntRegs:$src2), 65535)))]>,
3082             Requires<[HasV4T]>, ImmRegRel;
3083
3084 // Unsigned half compare ri (.gtu).
3085 // Pd=cmph.gtu(Rs,#u7)
3086 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 7,
3087 isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPhGTU",
3088 InputType = "imm" in
3089 def CMPhGTUri_V4 : MInst<(outs PredRegs:$dst),
3090             (ins IntRegs:$src1, u7Ext:$src2),
3091             "$dst = cmph.gtu($src1, #$src2)",
3092             [(set (i1 PredRegs:$dst), (setugt (and (i32 IntRegs:$src1), 65535),
3093                                               u7ExtPred:$src2))]>,
3094             Requires<[HasV4T]>, ImmRegRel;
3095
3096 let validSubTargets = HasV4SubT in
3097 def NTSTBIT_rr : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
3098     "$dst = !tstbit($src1, $src2)",
3099     [(set (i1 PredRegs:$dst),
3100           (seteq (and (shl 1, (i32 IntRegs:$src2)), (i32 IntRegs:$src1)), 0))]>,
3101     Requires<[HasV4T]>;
3102
3103 let validSubTargets = HasV4SubT in
3104 def NTSTBIT_ri : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
3105     "$dst = !tstbit($src1, $src2)",
3106     [(set (i1 PredRegs:$dst),
3107           (seteq (and (shl 1, u5ImmPred:$src2), (i32 IntRegs:$src1)), 0))]>,
3108     Requires<[HasV4T]>;
3109
3110 //===----------------------------------------------------------------------===//
3111 // XTYPE/PRED -
3112 //===----------------------------------------------------------------------===//
3113
3114 //Deallocate frame and return.
3115 //    dealloc_return
3116 let isReturn = 1, isTerminator = 1, isBarrier = 1, isPredicable = 1,
3117   Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0 in {
3118 let validSubTargets = HasV4SubT in
3119   def DEALLOC_RET_V4 : LD0Inst<(outs), (ins),
3120             "dealloc_return",
3121             []>,
3122             Requires<[HasV4T]>;
3123 }
3124
3125 // Restore registers and dealloc return function call.
3126 let isCall = 1, isBarrier = 1, isReturn = 1, isTerminator = 1,
3127   Defs = [R29, R30, R31, PC] in {
3128 let validSubTargets = HasV4SubT in
3129   def RESTORE_DEALLOC_RET_JMP_V4 : JInst<(outs),
3130                                    (ins calltarget:$dst),
3131              "jump $dst",
3132              []>,
3133              Requires<[HasV4T]>;
3134 }
3135
3136 // Restore registers and dealloc frame before a tail call.
3137 let isCall = 1, isBarrier = 1,
3138   Defs = [R29, R30, R31, PC] in {
3139 let validSubTargets = HasV4SubT in
3140   def RESTORE_DEALLOC_BEFORE_TAILCALL_V4 : JInst<(outs),
3141                                            (ins calltarget:$dst),
3142              "call $dst",
3143              []>,
3144              Requires<[HasV4T]>;
3145 }
3146
3147 // Save registers function call.
3148 let isCall = 1, isBarrier = 1,
3149   Uses = [R29, R31] in {
3150   def SAVE_REGISTERS_CALL_V4 : JInst<(outs),
3151                                (ins calltarget:$dst),
3152              "call $dst // Save_calle_saved_registers",
3153              []>,
3154              Requires<[HasV4T]>;
3155 }
3156
3157 //    if (Ps) dealloc_return
3158 let isReturn = 1, isTerminator = 1,
3159     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
3160     isPredicated = 1 in {
3161 let validSubTargets = HasV4SubT in
3162   def DEALLOC_RET_cPt_V4 : LD0Inst<(outs),
3163                            (ins PredRegs:$src1),
3164             "if ($src1) dealloc_return",
3165             []>,
3166             Requires<[HasV4T]>;
3167 }
3168
3169 //    if (!Ps) dealloc_return
3170 let isReturn = 1, isTerminator = 1,
3171     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
3172     isPredicated = 1, isPredicatedFalse = 1 in {
3173 let validSubTargets = HasV4SubT in
3174   def DEALLOC_RET_cNotPt_V4 : LD0Inst<(outs), (ins PredRegs:$src1),
3175             "if (!$src1) dealloc_return",
3176             []>,
3177             Requires<[HasV4T]>;
3178 }
3179
3180 //    if (Ps.new) dealloc_return:nt
3181 let isReturn = 1, isTerminator = 1,
3182     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
3183     isPredicated = 1 in {
3184 let validSubTargets = HasV4SubT in
3185   def DEALLOC_RET_cdnPnt_V4 : LD0Inst<(outs), (ins PredRegs:$src1),
3186             "if ($src1.new) dealloc_return:nt",
3187             []>,
3188             Requires<[HasV4T]>;
3189 }
3190
3191 //    if (!Ps.new) dealloc_return:nt
3192 let isReturn = 1, isTerminator = 1,
3193     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
3194     isPredicated = 1, isPredicatedFalse = 1 in {
3195 let validSubTargets = HasV4SubT in
3196   def DEALLOC_RET_cNotdnPnt_V4 : LD0Inst<(outs), (ins PredRegs:$src1),
3197             "if (!$src1.new) dealloc_return:nt",
3198             []>,
3199             Requires<[HasV4T]>;
3200 }
3201
3202 //    if (Ps.new) dealloc_return:t
3203 let isReturn = 1, isTerminator = 1,
3204     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
3205     isPredicated = 1 in {
3206 let validSubTargets = HasV4SubT in
3207   def DEALLOC_RET_cdnPt_V4 : LD0Inst<(outs), (ins PredRegs:$src1),
3208             "if ($src1.new) dealloc_return:t",
3209             []>,
3210             Requires<[HasV4T]>;
3211 }
3212
3213 // if (!Ps.new) dealloc_return:nt
3214 let isReturn = 1, isTerminator = 1,
3215     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
3216     isPredicated = 1, isPredicatedFalse = 1 in {
3217 let validSubTargets = HasV4SubT in
3218   def DEALLOC_RET_cNotdnPt_V4 : LD0Inst<(outs), (ins PredRegs:$src1),
3219             "if (!$src1.new) dealloc_return:t",
3220             []>,
3221             Requires<[HasV4T]>;
3222 }
3223
3224 // Load/Store with absolute addressing mode
3225 // memw(#u6)=Rt
3226
3227 multiclass ST_Abs_Predbase<string mnemonic, RegisterClass RC, bit isNot,
3228                            bit isPredNew> {
3229   let isPredicatedNew = isPredNew in
3230   def NAME#_V4 : STInst2<(outs),
3231             (ins PredRegs:$src1, u0AlwaysExt:$absaddr, RC: $src2),
3232             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
3233             ") ")#mnemonic#"(##$absaddr) = $src2",
3234             []>,
3235             Requires<[HasV4T]>;
3236 }
3237
3238 multiclass ST_Abs_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
3239   let isPredicatedFalse = PredNot in {
3240     defm _c#NAME : ST_Abs_Predbase<mnemonic, RC, PredNot, 0>;
3241     // Predicate new
3242     defm _cdn#NAME : ST_Abs_Predbase<mnemonic, RC, PredNot, 1>;
3243   }
3244 }
3245
3246 let isNVStorable = 1, isExtended = 1, hasSideEffects = 0 in
3247 multiclass ST_Abs<string mnemonic, string CextOp, RegisterClass RC> {
3248   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
3249     let opExtendable = 0, isPredicable = 1 in
3250     def NAME#_V4 : STInst2<(outs),
3251             (ins u0AlwaysExt:$absaddr, RC:$src),
3252             mnemonic#"(##$absaddr) = $src",
3253             []>,
3254             Requires<[HasV4T]>;
3255
3256     let opExtendable = 1, isPredicated = 1 in {
3257       defm Pt : ST_Abs_Pred<mnemonic, RC, 0>;
3258       defm NotPt : ST_Abs_Pred<mnemonic, RC, 1>;
3259     }
3260   }
3261 }
3262
3263 multiclass ST_Abs_Predbase_nv<string mnemonic, RegisterClass RC, bit isNot,
3264                            bit isPredNew> {
3265   let isPredicatedNew = isPredNew in
3266   def NAME#_nv_V4 : NVInst_V4<(outs),
3267             (ins PredRegs:$src1, u0AlwaysExt:$absaddr, RC: $src2),
3268             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
3269             ") ")#mnemonic#"(##$absaddr) = $src2.new",
3270             []>,
3271             Requires<[HasV4T]>;
3272 }
3273
3274 multiclass ST_Abs_Pred_nv<string mnemonic, RegisterClass RC, bit PredNot> {
3275   let isPredicatedFalse = PredNot in {
3276     defm _c#NAME : ST_Abs_Predbase_nv<mnemonic, RC, PredNot, 0>;
3277     // Predicate new
3278     defm _cdn#NAME : ST_Abs_Predbase_nv<mnemonic, RC, PredNot, 1>;
3279   }
3280 }
3281
3282 let mayStore = 1, isNVStore = 1, isExtended = 1, hasSideEffects = 0 in
3283 multiclass ST_Abs_nv<string mnemonic, string CextOp, RegisterClass RC> {
3284   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
3285     let opExtendable = 0, isPredicable = 1 in
3286     def NAME#_nv_V4 : NVInst_V4<(outs),
3287             (ins u0AlwaysExt:$absaddr, RC:$src),
3288             mnemonic#"(##$absaddr) = $src.new",
3289             []>,
3290             Requires<[HasV4T]>;
3291
3292     let opExtendable = 1, isPredicated = 1 in {
3293       defm Pt : ST_Abs_Pred_nv<mnemonic, RC, 0>;
3294       defm NotPt : ST_Abs_Pred_nv<mnemonic, RC, 1>;
3295     }
3296   }
3297 }
3298
3299 let addrMode = Absolute in {
3300   let accessSize = ByteAccess in
3301     defm STrib_abs : ST_Abs<"memb", "STrib", IntRegs>,
3302                      ST_Abs_nv<"memb", "STrib", IntRegs>, AddrModeRel;
3303
3304   let accessSize = HalfWordAccess in
3305     defm STrih_abs : ST_Abs<"memh", "STrih", IntRegs>,
3306                      ST_Abs_nv<"memh", "STrih", IntRegs>, AddrModeRel;
3307
3308   let accessSize = WordAccess in
3309     defm STriw_abs : ST_Abs<"memw", "STriw", IntRegs>,
3310                      ST_Abs_nv<"memw", "STriw", IntRegs>, AddrModeRel;
3311
3312   let accessSize = DoubleWordAccess, isNVStorable = 0 in
3313     defm STrid_abs : ST_Abs<"memd", "STrid", DoubleRegs>, AddrModeRel;
3314 }
3315
3316 let Predicates = [HasV4T], AddedComplexity = 30 in {
3317 def : Pat<(truncstorei8 (i32 IntRegs:$src1),
3318                         (HexagonCONST32 tglobaladdr:$absaddr)),
3319           (STrib_abs_V4 tglobaladdr: $absaddr, IntRegs: $src1)>;
3320
3321 def : Pat<(truncstorei16 (i32 IntRegs:$src1),
3322                           (HexagonCONST32 tglobaladdr:$absaddr)),
3323           (STrih_abs_V4 tglobaladdr: $absaddr, IntRegs: $src1)>;
3324
3325 def : Pat<(store (i32 IntRegs:$src1), (HexagonCONST32 tglobaladdr:$absaddr)),
3326           (STriw_abs_V4 tglobaladdr: $absaddr, IntRegs: $src1)>;
3327
3328 def : Pat<(store (i64 DoubleRegs:$src1),
3329                  (HexagonCONST32 tglobaladdr:$absaddr)),
3330           (STrid_abs_V4 tglobaladdr: $absaddr, DoubleRegs: $src1)>;
3331 }
3332
3333 //===----------------------------------------------------------------------===//
3334 // multiclass for store instructions with GP-relative addressing mode.
3335 // mem[bhwd](#global)=Rt
3336 // if ([!]Pv[.new]) mem[bhwd](##global) = Rt
3337 //===----------------------------------------------------------------------===//
3338 let mayStore = 1, isNVStorable = 1 in
3339 multiclass ST_GP<string mnemonic, string BaseOp, RegisterClass RC> {
3340   let BaseOpcode = BaseOp, isPredicable = 1 in
3341   def NAME#_V4 : STInst2<(outs),
3342           (ins globaladdress:$global, RC:$src),
3343           mnemonic#"(#$global) = $src",
3344           []>;
3345
3346   // When GP-relative instructions are predicated, their addressing mode is
3347   // changed to absolute and they are always constant extended.
3348   let BaseOpcode = BaseOp, isExtended = 1, opExtendable = 1,
3349   isPredicated = 1 in {
3350     defm Pt : ST_Abs_Pred <mnemonic, RC, 0>;
3351     defm NotPt : ST_Abs_Pred <mnemonic, RC, 1>;
3352   }
3353 }
3354
3355 let mayStore = 1, isNVStore = 1 in
3356 multiclass ST_GP_nv<string mnemonic, string BaseOp, RegisterClass RC> {
3357   let BaseOpcode = BaseOp, isPredicable = 1 in
3358   def NAME#_nv_V4 : NVInst_V4<(outs),
3359           (ins u0AlwaysExt:$global, RC:$src),
3360           mnemonic#"(#$global) = $src.new",
3361           []>,
3362           Requires<[HasV4T]>;
3363
3364   // When GP-relative instructions are predicated, their addressing mode is
3365   // changed to absolute and they are always constant extended.
3366   let BaseOpcode = BaseOp, isExtended = 1, opExtendable = 1,
3367   isPredicated = 1 in {
3368     defm Pt : ST_Abs_Pred_nv<mnemonic, RC, 0>;
3369     defm NotPt : ST_Abs_Pred_nv<mnemonic, RC, 1>;
3370   }
3371 }
3372
3373 let validSubTargets = HasV4SubT, hasSideEffects = 0 in {
3374   let isNVStorable = 0 in
3375   defm STd_GP : ST_GP <"memd", "STd_GP", DoubleRegs>, PredNewRel;
3376
3377   defm STb_GP : ST_GP<"memb",  "STb_GP", IntRegs>,
3378                 ST_GP_nv<"memb", "STb_GP", IntRegs>, NewValueRel;
3379   defm STh_GP : ST_GP<"memh",  "STh_GP", IntRegs>,
3380                 ST_GP_nv<"memh", "STh_GP", IntRegs>, NewValueRel;
3381   defm STw_GP : ST_GP<"memw",  "STw_GP", IntRegs>,
3382                 ST_GP_nv<"memw", "STw_GP", IntRegs>, NewValueRel;
3383 }
3384
3385 // 64 bit atomic store
3386 def : Pat <(atomic_store_64 (HexagonCONST32_GP tglobaladdr:$global),
3387                             (i64 DoubleRegs:$src1)),
3388            (STd_GP_V4 tglobaladdr:$global, (i64 DoubleRegs:$src1))>,
3389            Requires<[HasV4T]>;
3390
3391 // Map from store(globaladdress) -> memd(#foo)
3392 let AddedComplexity = 100 in
3393 def : Pat <(store (i64 DoubleRegs:$src1),
3394                   (HexagonCONST32_GP tglobaladdr:$global)),
3395            (STd_GP_V4 tglobaladdr:$global, (i64 DoubleRegs:$src1))>;
3396
3397 // 8 bit atomic store
3398 def : Pat < (atomic_store_8 (HexagonCONST32_GP tglobaladdr:$global),
3399                             (i32 IntRegs:$src1)),
3400             (STb_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3401
3402 // Map from store(globaladdress) -> memb(#foo)
3403 let AddedComplexity = 100 in
3404 def : Pat<(truncstorei8 (i32 IntRegs:$src1),
3405           (HexagonCONST32_GP tglobaladdr:$global)),
3406           (STb_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3407
3408 // Map from "i1 = constant<-1>; memw(CONST32(#foo)) = i1"
3409 //       to "r0 = 1; memw(#foo) = r0"
3410 let AddedComplexity = 100 in
3411 def : Pat<(store (i1 -1), (HexagonCONST32_GP tglobaladdr:$global)),
3412           (STb_GP_V4 tglobaladdr:$global, (A2_tfrsi 1))>;
3413
3414 def : Pat<(atomic_store_16 (HexagonCONST32_GP tglobaladdr:$global),
3415                            (i32 IntRegs:$src1)),
3416           (STh_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3417
3418 // Map from store(globaladdress) -> memh(#foo)
3419 let AddedComplexity = 100 in
3420 def : Pat<(truncstorei16 (i32 IntRegs:$src1),
3421                          (HexagonCONST32_GP tglobaladdr:$global)),
3422           (STh_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3423
3424 // 32 bit atomic store
3425 def : Pat<(atomic_store_32 (HexagonCONST32_GP tglobaladdr:$global),
3426                            (i32 IntRegs:$src1)),
3427           (STw_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3428
3429 // Map from store(globaladdress) -> memw(#foo)
3430 let AddedComplexity = 100 in
3431 def : Pat<(store (i32 IntRegs:$src1), (HexagonCONST32_GP tglobaladdr:$global)),
3432           (STw_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3433
3434 //===----------------------------------------------------------------------===//
3435 // Multiclass for the load instructions with absolute addressing mode.
3436 //===----------------------------------------------------------------------===//
3437 multiclass LD_Abs_Predbase<string mnemonic, RegisterClass RC, bit isNot,
3438                            bit isPredNew> {
3439   let isPredicatedNew = isPredNew in
3440   def NAME : LDInst2<(outs RC:$dst),
3441             (ins PredRegs:$src1, u0AlwaysExt:$absaddr),
3442             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
3443             ") ")#"$dst = "#mnemonic#"(##$absaddr)",
3444             []>,
3445             Requires<[HasV4T]>;
3446 }
3447
3448 multiclass LD_Abs_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
3449   let isPredicatedFalse = PredNot in {
3450     defm _c#NAME : LD_Abs_Predbase<mnemonic, RC, PredNot, 0>;
3451     // Predicate new
3452     defm _cdn#NAME : LD_Abs_Predbase<mnemonic, RC, PredNot, 1>;
3453   }
3454 }
3455
3456 let isExtended = 1, hasSideEffects = 0 in
3457 multiclass LD_Abs<string mnemonic, string CextOp, RegisterClass RC> {
3458   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
3459     let  opExtendable = 1, isPredicable = 1 in
3460     def NAME#_V4 : LDInst2<(outs RC:$dst),
3461             (ins u0AlwaysExt:$absaddr),
3462             "$dst = "#mnemonic#"(##$absaddr)",
3463             []>,
3464             Requires<[HasV4T]>;
3465
3466     let opExtendable = 2, isPredicated = 1 in {
3467       defm Pt_V4 : LD_Abs_Pred<mnemonic, RC, 0>;
3468       defm NotPt_V4 : LD_Abs_Pred<mnemonic, RC, 1>;
3469     }
3470   }
3471 }
3472
3473 let addrMode = Absolute in {
3474   let accessSize = ByteAccess in {
3475     defm LDrib_abs  : LD_Abs<"memb", "LDrib", IntRegs>, AddrModeRel;
3476     defm LDriub_abs : LD_Abs<"memub", "LDriub", IntRegs>, AddrModeRel;
3477   }
3478   let accessSize = HalfWordAccess in {
3479     defm LDrih_abs  : LD_Abs<"memh", "LDrih", IntRegs>, AddrModeRel;
3480     defm LDriuh_abs : LD_Abs<"memuh", "LDriuh", IntRegs>, AddrModeRel;
3481   }
3482   let accessSize = WordAccess in
3483     defm LDriw_abs  : LD_Abs<"memw", "LDriw", IntRegs>, AddrModeRel;
3484
3485   let accessSize = DoubleWordAccess in
3486     defm LDrid_abs : LD_Abs<"memd",  "LDrid", DoubleRegs>, AddrModeRel;
3487 }
3488
3489 let Predicates = [HasV4T], AddedComplexity  = 30 in {
3490 def : Pat<(i32 (load (HexagonCONST32 tglobaladdr:$absaddr))),
3491           (LDriw_abs_V4 tglobaladdr: $absaddr)>;
3492
3493 def : Pat<(i32 (sextloadi8 (HexagonCONST32 tglobaladdr:$absaddr))),
3494           (LDrib_abs_V4 tglobaladdr:$absaddr)>;
3495
3496 def : Pat<(i32 (zextloadi8 (HexagonCONST32 tglobaladdr:$absaddr))),
3497           (LDriub_abs_V4 tglobaladdr:$absaddr)>;
3498
3499 def : Pat<(i32 (sextloadi16 (HexagonCONST32 tglobaladdr:$absaddr))),
3500           (LDrih_abs_V4 tglobaladdr:$absaddr)>;
3501
3502 def : Pat<(i32 (zextloadi16 (HexagonCONST32 tglobaladdr:$absaddr))),
3503           (LDriuh_abs_V4 tglobaladdr:$absaddr)>;
3504 }
3505
3506 //===----------------------------------------------------------------------===//
3507 // multiclass for load instructions with GP-relative addressing mode.
3508 // Rx=mem[bhwd](##global)
3509 // if ([!]Pv[.new]) Rx=mem[bhwd](##global)
3510 //===----------------------------------------------------------------------===//
3511 let hasSideEffects = 0, validSubTargets = HasV4SubT in
3512 multiclass LD_GP<string mnemonic, string BaseOp, RegisterClass RC> {
3513   let BaseOpcode = BaseOp in {
3514     let isPredicable = 1 in
3515     def NAME#_V4 : LDInst2<(outs RC:$dst),
3516             (ins globaladdress:$global),
3517             "$dst = "#mnemonic#"(#$global)",
3518             []>;
3519
3520     let isExtended = 1, opExtendable = 2, isPredicated = 1 in {
3521       defm Pt_V4 : LD_Abs_Pred<mnemonic, RC, 0>;
3522       defm NotPt_V4 : LD_Abs_Pred<mnemonic, RC, 1>;
3523     }
3524   }
3525 }
3526
3527 defm LDd_GP  : LD_GP<"memd",  "LDd_GP",  DoubleRegs>, PredNewRel;
3528 defm LDb_GP  : LD_GP<"memb",  "LDb_GP",  IntRegs>, PredNewRel;
3529 defm LDub_GP : LD_GP<"memub", "LDub_GP", IntRegs>, PredNewRel;
3530 defm LDh_GP  : LD_GP<"memh",  "LDh_GP",  IntRegs>, PredNewRel;
3531 defm LDuh_GP : LD_GP<"memuh", "LDuh_GP", IntRegs>, PredNewRel;
3532 defm LDw_GP  : LD_GP<"memw",  "LDw_GP",  IntRegs>, PredNewRel;
3533
3534 def : Pat <(atomic_load_64 (HexagonCONST32_GP tglobaladdr:$global)),
3535            (i64 (LDd_GP_V4 tglobaladdr:$global))>;
3536
3537 def : Pat <(atomic_load_32 (HexagonCONST32_GP tglobaladdr:$global)),
3538            (i32 (LDw_GP_V4 tglobaladdr:$global))>;
3539
3540 def : Pat <(atomic_load_16 (HexagonCONST32_GP tglobaladdr:$global)),
3541            (i32 (LDuh_GP_V4 tglobaladdr:$global))>;
3542
3543 def : Pat <(atomic_load_8 (HexagonCONST32_GP tglobaladdr:$global)),
3544            (i32 (LDub_GP_V4 tglobaladdr:$global))>;
3545
3546 // Map from load(globaladdress) -> memw(#foo + 0)
3547 let AddedComplexity = 100 in
3548 def : Pat <(i64 (load (HexagonCONST32_GP tglobaladdr:$global))),
3549            (i64 (LDd_GP_V4 tglobaladdr:$global))>;
3550
3551 // Map from Pd = load(globaladdress) -> Rd = memb(globaladdress), Pd = Rd
3552 let AddedComplexity = 100 in
3553 def : Pat <(i1 (load (HexagonCONST32_GP tglobaladdr:$global))),
3554            (i1 (C2_tfrrp (i32 (LDb_GP_V4 tglobaladdr:$global))))>;
3555
3556 // When the Interprocedural Global Variable optimizer realizes that a certain
3557 // global variable takes only two constant values, it shrinks the global to
3558 // a boolean. Catch those loads here in the following 3 patterns.
3559 let AddedComplexity = 100 in
3560 def : Pat <(i32 (extloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
3561            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
3562
3563 let AddedComplexity = 100 in
3564 def : Pat <(i32 (sextloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
3565            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
3566
3567 // Map from load(globaladdress) -> memb(#foo)
3568 let AddedComplexity = 100 in
3569 def : Pat <(i32 (extloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
3570            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
3571
3572 // Map from load(globaladdress) -> memb(#foo)
3573 let AddedComplexity = 100 in
3574 def : Pat <(i32 (sextloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
3575            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
3576
3577 let AddedComplexity = 100 in
3578 def : Pat <(i32 (zextloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
3579            (i32 (LDub_GP_V4 tglobaladdr:$global))>;
3580
3581 // Map from load(globaladdress) -> memub(#foo)
3582 let AddedComplexity = 100 in
3583 def : Pat <(i32 (zextloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
3584            (i32 (LDub_GP_V4 tglobaladdr:$global))>;
3585
3586 // Map from load(globaladdress) -> memh(#foo)
3587 let AddedComplexity = 100 in
3588 def : Pat <(i32 (extloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
3589            (i32 (LDh_GP_V4 tglobaladdr:$global))>;
3590
3591 // Map from load(globaladdress) -> memh(#foo)
3592 let AddedComplexity = 100 in
3593 def : Pat <(i32 (sextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
3594            (i32 (LDh_GP_V4 tglobaladdr:$global))>;
3595
3596 // Map from load(globaladdress) -> memuh(#foo)
3597 let AddedComplexity = 100 in
3598 def : Pat <(i32 (zextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
3599            (i32 (LDuh_GP_V4 tglobaladdr:$global))>;
3600
3601 // Map from load(globaladdress) -> memw(#foo)
3602 let AddedComplexity = 100 in
3603 def : Pat <(i32 (load (HexagonCONST32_GP tglobaladdr:$global))),
3604            (i32 (LDw_GP_V4 tglobaladdr:$global))>;
3605
3606
3607 // Transfer global address into a register
3608 let isExtended = 1, opExtendable = 1, AddedComplexity=50, isMoveImm = 1,
3609 isAsCheapAsAMove = 1, isReMaterializable = 1, validSubTargets = HasV4SubT in
3610 def TFRI_V4 : ALU32_ri<(outs IntRegs:$dst), (ins s16Ext:$src1),
3611            "$dst = #$src1",
3612            [(set IntRegs:$dst, (HexagonCONST32 tglobaladdr:$src1))]>,
3613            Requires<[HasV4T]>;
3614
3615 // Transfer a block address into a register
3616 def : Pat<(HexagonCONST32_GP tblockaddress:$src1),
3617           (TFRI_V4 tblockaddress:$src1)>,
3618           Requires<[HasV4T]>;
3619
3620 let isExtended = 1, opExtendable = 2, AddedComplexity=50,
3621 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3622 def TFRI_cPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3623                            (ins PredRegs:$src1, s16Ext:$src2),
3624            "if($src1) $dst = #$src2",
3625            []>,
3626            Requires<[HasV4T]>;
3627
3628 let isExtended = 1, opExtendable = 2, AddedComplexity=50, isPredicatedFalse = 1,
3629 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3630 def TFRI_cNotPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3631                               (ins PredRegs:$src1, s16Ext:$src2),
3632            "if(!$src1) $dst = #$src2",
3633            []>,
3634            Requires<[HasV4T]>;
3635
3636 let isExtended = 1, opExtendable = 2, AddedComplexity=50,
3637 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3638 def TFRI_cdnPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3639                              (ins PredRegs:$src1, s16Ext:$src2),
3640            "if($src1.new) $dst = #$src2",
3641            []>,
3642            Requires<[HasV4T]>;
3643
3644 let isExtended = 1, opExtendable = 2, AddedComplexity=50, isPredicatedFalse = 1,
3645 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3646 def TFRI_cdnNotPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3647                                 (ins PredRegs:$src1, s16Ext:$src2),
3648            "if(!$src1.new) $dst = #$src2",
3649            []>,
3650            Requires<[HasV4T]>;
3651
3652 let AddedComplexity = 50, Predicates = [HasV4T] in
3653 def : Pat<(HexagonCONST32_GP tglobaladdr:$src1),
3654            (TFRI_V4 tglobaladdr:$src1)>,
3655            Requires<[HasV4T]>;
3656
3657
3658 // Load - Indirect with long offset: These instructions take global address
3659 // as an operand
3660 let isExtended = 1, opExtendable = 3, AddedComplexity = 40,
3661 validSubTargets = HasV4SubT in
3662 def LDrid_ind_lo_V4 : LDInst<(outs DoubleRegs:$dst),
3663             (ins IntRegs:$src1, u2Imm:$src2, globaladdressExt:$offset),
3664             "$dst=memd($src1<<#$src2+##$offset)",
3665             [(set (i64 DoubleRegs:$dst),
3666                   (load (add (shl IntRegs:$src1, u2ImmPred:$src2),
3667                         (HexagonCONST32 tglobaladdr:$offset))))]>,
3668             Requires<[HasV4T]>;
3669
3670 let AddedComplexity = 40 in
3671 multiclass LD_indirect_lo<string OpcStr, PatFrag OpNode> {
3672 let isExtended = 1, opExtendable = 3, validSubTargets = HasV4SubT in
3673   def _lo_V4 : LDInst<(outs IntRegs:$dst),
3674             (ins IntRegs:$src1, u2Imm:$src2, globaladdressExt:$offset),
3675             !strconcat("$dst = ",
3676             !strconcat(OpcStr, "($src1<<#$src2+##$offset)")),
3677             [(set IntRegs:$dst,
3678                   (i32 (OpNode (add (shl IntRegs:$src1, u2ImmPred:$src2),
3679                           (HexagonCONST32 tglobaladdr:$offset)))))]>,
3680             Requires<[HasV4T]>;
3681 }
3682
3683 defm LDrib_ind : LD_indirect_lo<"memb", sextloadi8>;
3684 defm LDriub_ind : LD_indirect_lo<"memub", zextloadi8>;
3685 defm LDriub_ind_anyext : LD_indirect_lo<"memub", extloadi8>;
3686 defm LDrih_ind : LD_indirect_lo<"memh", sextloadi16>;
3687 defm LDriuh_ind : LD_indirect_lo<"memuh", zextloadi16>;
3688 defm LDriuh_ind_anyext : LD_indirect_lo<"memuh", extloadi16>;
3689 defm LDriw_ind : LD_indirect_lo<"memw", load>;
3690
3691 let AddedComplexity = 40 in
3692 def : Pat <(i32 (sextloadi8 (add IntRegs:$src1,
3693                                  (NumUsesBelowThresCONST32 tglobaladdr:$offset)))),
3694            (i32 (LDrib_ind_lo_V4 IntRegs:$src1, 0, tglobaladdr:$offset))>,
3695            Requires<[HasV4T]>;
3696
3697 let AddedComplexity = 40 in
3698 def : Pat <(i32 (zextloadi8 (add IntRegs:$src1,
3699                                  (NumUsesBelowThresCONST32 tglobaladdr:$offset)))),
3700            (i32 (LDriub_ind_lo_V4 IntRegs:$src1, 0, tglobaladdr:$offset))>,
3701            Requires<[HasV4T]>;
3702
3703 let Predicates = [HasV4T], AddedComplexity  = 30 in {
3704 def : Pat<(truncstorei8 (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3705           (STrib_abs_V4 u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3706
3707 def : Pat<(truncstorei16 (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3708           (STrih_abs_V4 u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3709
3710 def : Pat<(store (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3711           (STriw_abs_V4 u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3712 }
3713
3714 let Predicates = [HasV4T], AddedComplexity  = 30 in {
3715 def : Pat<(i32 (load u0AlwaysExtPred:$src)),
3716           (LDriw_abs_V4 u0AlwaysExtPred:$src)>;
3717
3718 def : Pat<(i32 (sextloadi8 u0AlwaysExtPred:$src)),
3719           (LDrib_abs_V4 u0AlwaysExtPred:$src)>;
3720
3721 def : Pat<(i32 (zextloadi8 u0AlwaysExtPred:$src)),
3722           (LDriub_abs_V4 u0AlwaysExtPred:$src)>;
3723
3724 def : Pat<(i32 (sextloadi16 u0AlwaysExtPred:$src)),
3725           (LDrih_abs_V4 u0AlwaysExtPred:$src)>;
3726
3727 def : Pat<(i32 (zextloadi16 u0AlwaysExtPred:$src)),
3728           (LDriuh_abs_V4 u0AlwaysExtPred:$src)>;
3729 }
3730
3731 // Indexed store word - global address.
3732 // memw(Rs+#u6:2)=#S8
3733 let AddedComplexity = 10 in
3734 def STriw_offset_ext_V4 : STInst<(outs),
3735             (ins IntRegs:$src1, u6_2Imm:$src2, globaladdress:$src3),
3736             "memw($src1+#$src2) = ##$src3",
3737             [(store (HexagonCONST32 tglobaladdr:$src3),
3738                     (add IntRegs:$src1, u6_2ImmPred:$src2))]>,
3739             Requires<[HasV4T]>;
3740
3741 def : Pat<(i64 (ctlz (i64 DoubleRegs:$src1))),
3742           (i64 (A4_combineir (i32 0), (i32 (CTLZ64_rr DoubleRegs:$src1))))>,
3743           Requires<[HasV4T]>;
3744
3745 def : Pat<(i64 (cttz (i64 DoubleRegs:$src1))),
3746           (i64 (A4_combineir (i32 0), (i32 (CTTZ64_rr DoubleRegs:$src1))))>,
3747           Requires<[HasV4T]>;
3748
3749
3750 // i8 -> i64 loads
3751 // We need a complexity of 120 here to override preceding handling of
3752 // zextloadi8.
3753 let Predicates = [HasV4T], AddedComplexity = 120 in {
3754 def:  Pat <(i64 (extloadi8 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3755       (i64 (A4_combineir 0, (LDrib_abs_V4 tglobaladdr:$addr)))>;
3756
3757 def:  Pat <(i64 (zextloadi8 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3758       (i64 (A4_combineir 0, (LDriub_abs_V4 tglobaladdr:$addr)))>;
3759
3760 def:  Pat <(i64 (sextloadi8 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3761       (i64 (A2_sxtw (LDrib_abs_V4 tglobaladdr:$addr)))>;
3762
3763 def:  Pat <(i64 (extloadi8 FoldGlobalAddr:$addr)),
3764       (i64 (A4_combineir 0, (LDrib_abs_V4 FoldGlobalAddr:$addr)))>;
3765
3766 def:  Pat <(i64 (zextloadi8 FoldGlobalAddr:$addr)),
3767       (i64 (A4_combineir 0, (LDriub_abs_V4 FoldGlobalAddr:$addr)))>;
3768
3769 def:  Pat <(i64 (sextloadi8 FoldGlobalAddr:$addr)),
3770       (i64 (A2_sxtw (LDrib_abs_V4 FoldGlobalAddr:$addr)))>;
3771 }
3772 // i16 -> i64 loads
3773 // We need a complexity of 120 here to override preceding handling of
3774 // zextloadi16.
3775 let AddedComplexity = 120 in {
3776 def:  Pat <(i64 (extloadi16 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3777       (i64 (A4_combineir 0, (LDrih_abs_V4 tglobaladdr:$addr)))>,
3778       Requires<[HasV4T]>;
3779
3780 def:  Pat <(i64 (zextloadi16 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3781       (i64 (A4_combineir 0, (LDriuh_abs_V4 tglobaladdr:$addr)))>,
3782       Requires<[HasV4T]>;
3783
3784 def:  Pat <(i64 (sextloadi16 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3785       (i64 (A2_sxtw (LDrih_abs_V4 tglobaladdr:$addr)))>,
3786       Requires<[HasV4T]>;
3787
3788 def:  Pat <(i64 (extloadi16 FoldGlobalAddr:$addr)),
3789       (i64 (A4_combineir 0, (LDrih_abs_V4 FoldGlobalAddr:$addr)))>,
3790       Requires<[HasV4T]>;
3791
3792 def:  Pat <(i64 (zextloadi16 FoldGlobalAddr:$addr)),
3793       (i64 (A4_combineir 0, (LDriuh_abs_V4 FoldGlobalAddr:$addr)))>,
3794       Requires<[HasV4T]>;
3795
3796 def:  Pat <(i64 (sextloadi16 FoldGlobalAddr:$addr)),
3797       (i64 (A2_sxtw (LDrih_abs_V4 FoldGlobalAddr:$addr)))>,
3798       Requires<[HasV4T]>;
3799 }
3800 // i32->i64 loads
3801 // We need a complexity of 120 here to override preceding handling of
3802 // zextloadi32.
3803 let AddedComplexity = 120 in {
3804 def:  Pat <(i64 (extloadi32 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3805       (i64 (A4_combineir 0, (LDriw_abs_V4 tglobaladdr:$addr)))>,
3806       Requires<[HasV4T]>;
3807
3808 def:  Pat <(i64 (zextloadi32 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3809       (i64 (A4_combineir 0, (LDriw_abs_V4 tglobaladdr:$addr)))>,
3810       Requires<[HasV4T]>;
3811
3812 def:  Pat <(i64 (sextloadi32 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3813       (i64 (A2_sxtw (LDriw_abs_V4 tglobaladdr:$addr)))>,
3814       Requires<[HasV4T]>;
3815
3816 def:  Pat <(i64 (extloadi32 FoldGlobalAddr:$addr)),
3817       (i64 (A4_combineir 0, (LDriw_abs_V4 FoldGlobalAddr:$addr)))>,
3818       Requires<[HasV4T]>;
3819
3820 def:  Pat <(i64 (zextloadi32 FoldGlobalAddr:$addr)),
3821       (i64 (A4_combineir 0, (LDriw_abs_V4 FoldGlobalAddr:$addr)))>,
3822       Requires<[HasV4T]>;
3823
3824 def:  Pat <(i64 (sextloadi32 FoldGlobalAddr:$addr)),
3825       (i64 (A2_sxtw (LDriw_abs_V4 FoldGlobalAddr:$addr)))>,
3826       Requires<[HasV4T]>;
3827 }
3828
3829 // Indexed store double word - global address.
3830 // memw(Rs+#u6:2)=#S8
3831 let AddedComplexity = 10 in
3832 def STrih_offset_ext_V4 : STInst<(outs),
3833             (ins IntRegs:$src1, u6_1Imm:$src2, globaladdress:$src3),
3834             "memh($src1+#$src2) = ##$src3",
3835             [(truncstorei16 (HexagonCONST32 tglobaladdr:$src3),
3836                     (add IntRegs:$src1, u6_1ImmPred:$src2))]>,
3837             Requires<[HasV4T]>;
3838 // Map from store(globaladdress + x) -> memd(#foo + x)
3839 let AddedComplexity = 100 in
3840 def : Pat<(store (i64 DoubleRegs:$src1),
3841                  FoldGlobalAddrGP:$addr),
3842           (STrid_abs_V4 FoldGlobalAddrGP:$addr, (i64 DoubleRegs:$src1))>,
3843           Requires<[HasV4T]>;
3844
3845 def : Pat<(atomic_store_64 FoldGlobalAddrGP:$addr,
3846                            (i64 DoubleRegs:$src1)),
3847           (STrid_abs_V4 FoldGlobalAddrGP:$addr, (i64 DoubleRegs:$src1))>,
3848           Requires<[HasV4T]>;
3849
3850 // Map from store(globaladdress + x) -> memb(#foo + x)
3851 let AddedComplexity = 100 in
3852 def : Pat<(truncstorei8 (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
3853           (STrib_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3854             Requires<[HasV4T]>;
3855
3856 def : Pat<(atomic_store_8 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
3857           (STrib_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3858             Requires<[HasV4T]>;
3859
3860 // Map from store(globaladdress + x) -> memh(#foo + x)
3861 let AddedComplexity = 100 in
3862 def : Pat<(truncstorei16 (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
3863           (STrih_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3864             Requires<[HasV4T]>;
3865
3866 def : Pat<(atomic_store_16 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
3867           (STrih_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3868             Requires<[HasV4T]>;
3869
3870 // Map from store(globaladdress + x) -> memw(#foo + x)
3871 let AddedComplexity = 100 in
3872 def : Pat<(store (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
3873           (STriw_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3874            Requires<[HasV4T]>;
3875
3876 def : Pat<(atomic_store_32 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
3877           (STriw_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3878             Requires<[HasV4T]>;
3879
3880 // Map from load(globaladdress + x) -> memd(#foo + x)
3881 let AddedComplexity = 100 in
3882 def : Pat<(i64 (load FoldGlobalAddrGP:$addr)),
3883           (i64 (LDrid_abs_V4 FoldGlobalAddrGP:$addr))>,
3884            Requires<[HasV4T]>;
3885
3886 def : Pat<(atomic_load_64 FoldGlobalAddrGP:$addr),
3887           (i64 (LDrid_abs_V4 FoldGlobalAddrGP:$addr))>,
3888            Requires<[HasV4T]>;
3889
3890 // Map from load(globaladdress + x) -> memb(#foo + x)
3891 let AddedComplexity = 100 in
3892 def : Pat<(i32 (extloadi8 FoldGlobalAddrGP:$addr)),
3893           (i32 (LDrib_abs_V4 FoldGlobalAddrGP:$addr))>,
3894            Requires<[HasV4T]>;
3895
3896 // Map from load(globaladdress + x) -> memb(#foo + x)
3897 let AddedComplexity = 100 in
3898 def : Pat<(i32 (sextloadi8 FoldGlobalAddrGP:$addr)),
3899           (i32 (LDrib_abs_V4 FoldGlobalAddrGP:$addr))>,
3900            Requires<[HasV4T]>;
3901
3902 //let AddedComplexity = 100 in
3903 let AddedComplexity = 100 in
3904 def : Pat<(i32 (extloadi16 FoldGlobalAddrGP:$addr)),
3905           (i32 (LDrih_abs_V4 FoldGlobalAddrGP:$addr))>,
3906            Requires<[HasV4T]>;
3907
3908 // Map from load(globaladdress + x) -> memh(#foo + x)
3909 let AddedComplexity = 100 in
3910 def : Pat<(i32 (sextloadi16 FoldGlobalAddrGP:$addr)),
3911           (i32 (LDrih_abs_V4 FoldGlobalAddrGP:$addr))>,
3912            Requires<[HasV4T]>;
3913
3914 // Map from load(globaladdress + x) -> memuh(#foo + x)
3915 let AddedComplexity = 100 in
3916 def : Pat<(i32 (zextloadi16 FoldGlobalAddrGP:$addr)),
3917           (i32 (LDriuh_abs_V4 FoldGlobalAddrGP:$addr))>,
3918            Requires<[HasV4T]>;
3919
3920 def : Pat<(atomic_load_16 FoldGlobalAddrGP:$addr),
3921           (i32 (LDriuh_abs_V4 FoldGlobalAddrGP:$addr))>,
3922            Requires<[HasV4T]>;
3923
3924 // Map from load(globaladdress + x) -> memub(#foo + x)
3925 let AddedComplexity = 100 in
3926 def : Pat<(i32 (zextloadi8 FoldGlobalAddrGP:$addr)),
3927           (i32 (LDriub_abs_V4 FoldGlobalAddrGP:$addr))>,
3928            Requires<[HasV4T]>;
3929
3930 def : Pat<(atomic_load_8 FoldGlobalAddrGP:$addr),
3931           (i32 (LDriub_abs_V4 FoldGlobalAddrGP:$addr))>,
3932            Requires<[HasV4T]>;
3933
3934 // Map from load(globaladdress + x) -> memw(#foo + x)
3935 let AddedComplexity = 100 in
3936 def : Pat<(i32 (load FoldGlobalAddrGP:$addr)),
3937           (i32 (LDriw_abs_V4 FoldGlobalAddrGP:$addr))>,
3938            Requires<[HasV4T]>;
3939
3940 def : Pat<(atomic_load_32 FoldGlobalAddrGP:$addr),
3941           (i32 (LDriw_abs_V4 FoldGlobalAddrGP:$addr))>,
3942            Requires<[HasV4T]>;