lib/Target/Hexagon/HexagonInstrInfoV4.td

   1 //=- HexagonInstrInfoV4.td - Target Desc. for Hexagon Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon V4 instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 let hasSideEffects = 0 in
  15 class T_Immext<Operand ImmType>
  16   : EXTENDERInst<(outs), (ins ImmType:$imm),
  17                  "immext(#$imm)", []> {
  18     bits<32> imm;
  19     let IClass = 0b0000;
  20
  21     let Inst{27-16} = imm{31-20};
  22     let Inst{13-0} = imm{19-6};
  23   }
  24
  25 def A4_ext : T_Immext<u26_6Imm>;
  26 let isCodeGenOnly = 1 in {
  27   let isBranch = 1 in
  28     def A4_ext_b : T_Immext<brtarget>;
  29   let isCall = 1 in
  30     def A4_ext_c : T_Immext<calltarget>;
  31   def A4_ext_g : T_Immext<globaladdress>;
  32 }
  33
  34 // Fold (add (CONST32 tglobaladdr:$addr) <offset>) into a global address.
  35 def FoldGlobalAddr : ComplexPattern<i32, 1, "foldGlobalAddress", [], []>;
  36
  37 // Fold (add (CONST32_GP tglobaladdr:$addr) <offset>) into a global address.
  38 def FoldGlobalAddrGP : ComplexPattern<i32, 1, "foldGlobalAddressGP", [], []>;
  39
  40 def NumUsesBelowThresCONST32 : PatFrag<(ops node:$addr),
  41                                        (HexagonCONST32 node:$addr), [{
  42   return hasNumUsesBelowThresGA(N->getOperand(0).getNode());
  43 }]>;
  44
  45 // Hexagon V4 Architecture spec defines 8 instruction classes:
  46 // LD ST ALU32 XTYPE J JR MEMOP NV CR SYSTEM(system is not implemented in the
  47 // compiler)
  48
  49 // LD Instructions:
  50 // ========================================
  51 // Loads (8/16/32/64 bit)
  52 // Deallocframe
  53
  54 // ST Instructions:
  55 // ========================================
  56 // Stores (8/16/32/64 bit)
  57 // Allocframe
  58
  59 // ALU32 Instructions:
  60 // ========================================
  61 // Arithmetic / Logical (32 bit)
  62 // Vector Halfword
  63
  64 // XTYPE Instructions (32/64 bit):
  65 // ========================================
  66 // Arithmetic, Logical, Bit Manipulation
  67 // Multiply (Integer, Fractional, Complex)
  68 // Permute / Vector Permute Operations
  69 // Predicate Operations
  70 // Shift / Shift with Add/Sub/Logical
  71 // Vector Byte ALU
  72 // Vector Halfword (ALU, Shift, Multiply)
  73 // Vector Word (ALU, Shift)
  74
  75 // J Instructions:
  76 // ========================================
  77 // Jump/Call PC-relative
  78
  79 // JR Instructions:
  80 // ========================================
  81 // Jump/Call Register
  82
  83 // MEMOP Instructions:
  84 // ========================================
  85 // Operation on memory (8/16/32 bit)
  86
  87 // NV Instructions:
  88 // ========================================
  89 // New-value Jumps
  90 // New-value Stores
  91
  92 // CR Instructions:
  93 // ========================================
  94 // Control-Register Transfers
  95 // Hardware Loop Setup
  96 // Predicate Logicals & Reductions
  97
  98 // SYSTEM Instructions (not implemented in the compiler):
  99 // ========================================
 100 // Prefetch
 101 // Cache Maintenance
 102 // Bus Operations
 103
 104
 105 //===----------------------------------------------------------------------===//
 106 // ALU32 +
 107 //===----------------------------------------------------------------------===//
 108
 109 class T_ALU32_3op_not<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 110                       bit OpsRev>
 111   : T_ALU32_3op<mnemonic, MajOp, MinOp, OpsRev, 0> {
 112   let AsmString = "$Rd = "#mnemonic#"($Rs, ~$Rt)";
 113 }
 114
 115 let BaseOpcode = "andn_rr", CextOpcode = "andn", isCodeGenOnly = 0 in
 116 def A4_andn    : T_ALU32_3op_not<"and", 0b001, 0b100, 1>;
 117 let BaseOpcode = "orn_rr", CextOpcode = "orn", isCodeGenOnly = 0 in
 118 def A4_orn     : T_ALU32_3op_not<"or",  0b001, 0b101, 1>;
 119
 120 let CextOpcode = "rcmp.eq", isCodeGenOnly = 0 in
 121 def A4_rcmpeq  : T_ALU32_3op<"cmp.eq",  0b011, 0b010, 0, 1>;
 122 let CextOpcode = "!rcmp.eq", isCodeGenOnly = 0 in
 123 def A4_rcmpneq : T_ALU32_3op<"!cmp.eq", 0b011, 0b011, 0, 1>;
 124
 125 let isCodeGenOnly = 0 in {
 126 def C4_cmpneq  : T_ALU32_3op_cmp<"!cmp.eq",  0b00, 1, 1>;
 127 def C4_cmplte  : T_ALU32_3op_cmp<"!cmp.gt",  0b10, 1, 0>;
 128 def C4_cmplteu : T_ALU32_3op_cmp<"!cmp.gtu", 0b11, 1, 0>;
 129 }
 130
 131 // Pats for instruction selection.
 132
 133 // A class to embed the usual comparison patfrags within a zext to i32.
 134 // The seteq/setne frags use "lhs" and "rhs" as operands, so use the same
 135 // names, or else the frag's "body" won't match the operands.
 136 class CmpInReg<PatFrag Op>
 137   : PatFrag<(ops node:$lhs, node:$rhs),(i32 (zext (i1 Op.Fragment)))>;
 138
 139 def: T_cmp32_rr_pat<A4_rcmpeq,  CmpInReg<seteq>, i32>;
 140 def: T_cmp32_rr_pat<A4_rcmpneq, CmpInReg<setne>, i32>;
 141
 142 class T_CMP_rrbh<string mnemonic, bits<3> MinOp, bit IsComm>
 143   : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
 144     "$Pd = "#mnemonic#"($Rs, $Rt)", [], "", S_3op_tc_2early_SLOT23>,
 145     ImmRegRel {
 146   let validSubTargets = HasV4SubT;
 147   let InputType = "reg";
 148   let CextOpcode = mnemonic;
 149   let isCompare = 1;
 150   let isCommutable = IsComm;
 151   let hasSideEffects = 0;
 152
 153   bits<2> Pd;
 154   bits<5> Rs;
 155   bits<5> Rt;
 156
 157   let IClass = 0b1100;
 158   let Inst{27-21} = 0b0111110;
 159   let Inst{20-16} = Rs;
 160   let Inst{12-8} = Rt;
 161   let Inst{7-5} = MinOp;
 162   let Inst{1-0} = Pd;
 163 }
 164
 165 let isCodeGenOnly = 0 in {
 166 def A4_cmpbeq  : T_CMP_rrbh<"cmpb.eq",  0b110, 1>;
 167 def A4_cmpbgt  : T_CMP_rrbh<"cmpb.gt",  0b010, 0>;
 168 def A4_cmpbgtu : T_CMP_rrbh<"cmpb.gtu", 0b111, 0>;
 169 def A4_cmpheq  : T_CMP_rrbh<"cmph.eq",  0b011, 1>;
 170 def A4_cmphgt  : T_CMP_rrbh<"cmph.gt",  0b100, 0>;
 171 def A4_cmphgtu : T_CMP_rrbh<"cmph.gtu", 0b101, 0>;
 172 }
 173
 174 class T_CMP_ribh<string mnemonic, bits<2> MajOp, bit IsHalf, bit IsComm,
 175                  Operand ImmType, bit IsImmExt, bit IsImmSigned, int ImmBits>
 176   : ALU64Inst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, ImmType:$Imm),
 177     "$Pd = "#mnemonic#"($Rs, #$Imm)", [], "", ALU64_tc_2early_SLOT23>,
 178     ImmRegRel {
 179   let validSubTargets = HasV4SubT;
 180   let InputType = "imm";
 181   let CextOpcode = mnemonic;
 182   let isCompare = 1;
 183   let isCommutable = IsComm;
 184   let hasSideEffects = 0;
 185   let isExtendable = IsImmExt;
 186   let opExtendable = !if (IsImmExt, 2, 0);
 187   let isExtentSigned = IsImmSigned;
 188   let opExtentBits = ImmBits;
 189
 190   bits<2> Pd;
 191   bits<5> Rs;
 192   bits<8> Imm;
 193
 194   let IClass = 0b1101;
 195   let Inst{27-24} = 0b1101;
 196   let Inst{22-21} = MajOp;
 197   let Inst{20-16} = Rs;
 198   let Inst{12-5} = Imm;
 199   let Inst{4} = 0b0;
 200   let Inst{3} = IsHalf;
 201   let Inst{1-0} = Pd;
 202 }
 203
 204 let isCodeGenOnly = 0 in {
 205 def A4_cmpbeqi  : T_CMP_ribh<"cmpb.eq",  0b00, 0, 1, u8Imm, 0, 0, 8>;
 206 def A4_cmpbgti  : T_CMP_ribh<"cmpb.gt",  0b01, 0, 0, s8Imm, 0, 1, 8>;
 207 def A4_cmpbgtui : T_CMP_ribh<"cmpb.gtu", 0b10, 0, 0, u7Ext, 1, 0, 7>;
 208 def A4_cmpheqi  : T_CMP_ribh<"cmph.eq",  0b00, 1, 1, s8Ext, 1, 1, 8>;
 209 def A4_cmphgti  : T_CMP_ribh<"cmph.gt",  0b01, 1, 0, s8Ext, 1, 1, 8>;
 210 def A4_cmphgtui : T_CMP_ribh<"cmph.gtu", 0b10, 1, 0, u7Ext, 1, 0, 7>;
 211 }
 212 class T_RCMP_EQ_ri<string mnemonic, bit IsNeg>
 213   : ALU32_ri<(outs IntRegs:$Rd), (ins IntRegs:$Rs, s8Ext:$s8),
 214     "$Rd = "#mnemonic#"($Rs, #$s8)", [], "", ALU32_2op_tc_1_SLOT0123>,
 215     ImmRegRel {
 216   let validSubTargets = HasV4SubT;
 217   let InputType = "imm";
 218   let CextOpcode = !if (IsNeg, "!rcmp.eq", "rcmp.eq");
 219   let isExtendable = 1;
 220   let opExtendable = 2;
 221   let isExtentSigned = 1;
 222   let opExtentBits = 8;
 223   let hasNewValue = 1;
 224
 225   bits<5> Rd;
 226   bits<5> Rs;
 227   bits<8> s8;
 228
 229   let IClass = 0b0111;
 230   let Inst{27-24} = 0b0011;
 231   let Inst{22} = 0b1;
 232   let Inst{21} = IsNeg;
 233   let Inst{20-16} = Rs;
 234   let Inst{13} = 0b1;
 235   let Inst{12-5} = s8;
 236   let Inst{4-0} = Rd;
 237 }
 238
 239 let isCodeGenOnly = 0 in {
 240 def A4_rcmpeqi  : T_RCMP_EQ_ri<"cmp.eq",  0>;
 241 def A4_rcmpneqi : T_RCMP_EQ_ri<"!cmp.eq", 1>;
 242 }
 243
 244 def: Pat<(i32 (zext (i1 (seteq (i32 IntRegs:$Rs), s8ExtPred:$s8)))),
 245          (A4_rcmpeqi IntRegs:$Rs, s8ExtPred:$s8)>;
 246 def: Pat<(i32 (zext (i1 (setne (i32 IntRegs:$Rs), s8ExtPred:$s8)))),
 247          (A4_rcmpneqi IntRegs:$Rs, s8ExtPred:$s8)>;
 248
 249 // Preserve the S2_tstbit_r generation
 250 def: Pat<(i32 (zext (i1 (setne (i32 (and (i32 (shl 1, (i32 IntRegs:$src2))),
 251                                          (i32 IntRegs:$src1))), 0)))),
 252          (C2_muxii (S2_tstbit_r IntRegs:$src1, IntRegs:$src2), 1, 0)>;
 253
 254
 255 //===----------------------------------------------------------------------===//
 256 // ALU32 -
 257 //===----------------------------------------------------------------------===//
 258
 259
 260 //===----------------------------------------------------------------------===//
 261 // ALU32/PERM +
 262 //===----------------------------------------------------------------------===//
 263
 264 // Combine a word and an immediate into a register pair.
 265 let hasSideEffects = 0, isExtentSigned = 1, isExtendable = 1,
 266     opExtentBits = 8 in
 267 class T_Combine1 <bits<2> MajOp, dag ins, string AsmStr>
 268   : ALU32Inst <(outs DoubleRegs:$Rdd), ins, AsmStr> {
 269     bits<5> Rdd;
 270     bits<5> Rs;
 271     bits<8> s8;
 272
 273     let IClass      = 0b0111;
 274     let Inst{27-24} = 0b0011;
 275     let Inst{22-21} = MajOp;
 276     let Inst{20-16} = Rs;
 277     let Inst{13}    = 0b1;
 278     let Inst{12-5}  = s8;
 279     let Inst{4-0}   = Rdd;
 280   }
 281
 282 let opExtendable = 2, isCodeGenOnly = 0 in
 283 def A4_combineri : T_Combine1<0b00, (ins IntRegs:$Rs, s8Ext:$s8),
 284                                     "$Rdd = combine($Rs, #$s8)">;
 285
 286 let opExtendable = 1, isCodeGenOnly = 0 in
 287 def A4_combineir : T_Combine1<0b01, (ins s8Ext:$s8, IntRegs:$Rs),
 288                                     "$Rdd = combine(#$s8, $Rs)">;
 289
 290 def HexagonWrapperCombineRI_V4 :
 291   SDNode<"HexagonISD::WrapperCombineRI_V4", SDTHexagonI64I32I32>;
 292 def HexagonWrapperCombineIR_V4 :
 293   SDNode<"HexagonISD::WrapperCombineIR_V4", SDTHexagonI64I32I32>;
 294
 295 def : Pat <(HexagonWrapperCombineRI_V4 IntRegs:$r, s8ExtPred:$i),
 296            (A4_combineri IntRegs:$r, s8ExtPred:$i)>,
 297           Requires<[HasV4T]>;
 298
 299 def : Pat <(HexagonWrapperCombineIR_V4 s8ExtPred:$i, IntRegs:$r),
 300            (A4_combineir s8ExtPred:$i, IntRegs:$r)>,
 301           Requires<[HasV4T]>;
 302
 303 // A4_combineii: Set two small immediates.
 304 let hasSideEffects = 0, isExtendable = 1, opExtentBits = 6, opExtendable = 2 in
 305 def A4_combineii: ALU32Inst<(outs DoubleRegs:$Rdd), (ins s8Imm:$s8, u6Ext:$U6),
 306   "$Rdd = combine(#$s8, #$U6)"> {
 307     bits<5> Rdd;
 308     bits<8> s8;
 309     bits<6> U6;
 310
 311     let IClass = 0b0111;
 312     let Inst{27-23} = 0b11001;
 313     let Inst{20-16} = U6{5-1};
 314     let Inst{13}    = U6{0};
 315     let Inst{12-5}  = s8;
 316     let Inst{4-0}   = Rdd;
 317   }
 318
 319 //===----------------------------------------------------------------------===//
 320 // ALU32/PERM -
 321 //===----------------------------------------------------------------------===//
 322
 323 //===----------------------------------------------------------------------===//
 324 // LD +
 325 //===----------------------------------------------------------------------===//
 326 //===----------------------------------------------------------------------===//
 327 // Template class for load instructions with Absolute set addressing mode.
 328 //===----------------------------------------------------------------------===//
 329 let isExtended = 1, opExtendable = 2, hasSideEffects = 0,
 330 validSubTargets = HasV4SubT, addrMode = AbsoluteSet in
 331 class T_LD_abs_set<string mnemonic, RegisterClass RC>:
 332             LDInst2<(outs RC:$dst1, IntRegs:$dst2),
 333             (ins u0AlwaysExt:$addr),
 334             "$dst1 = "#mnemonic#"($dst2=##$addr)",
 335             []>,
 336             Requires<[HasV4T]>;
 337
 338 def LDrid_abs_set_V4  : T_LD_abs_set <"memd", DoubleRegs>;
 339 def LDrib_abs_set_V4  : T_LD_abs_set <"memb", IntRegs>;
 340 def LDriub_abs_set_V4 : T_LD_abs_set <"memub", IntRegs>;
 341 def LDrih_abs_set_V4  : T_LD_abs_set <"memh", IntRegs>;
 342 def LDriw_abs_set_V4  : T_LD_abs_set <"memw", IntRegs>;
 343 def LDriuh_abs_set_V4 : T_LD_abs_set <"memuh", IntRegs>;
 344
 345 //===----------------------------------------------------------------------===//
 346 // Template classes for the non-predicated load instructions with
 347 // base + register offset addressing mode
 348 //===----------------------------------------------------------------------===//
 349 class T_load_rr <string mnemonic, RegisterClass RC, bits<3> MajOp>:
 350    LDInst<(outs RC:$dst), (ins IntRegs:$src1, IntRegs:$src2, u2Imm:$u2),
 351   "$dst = "#mnemonic#"($src1 + $src2<<#$u2)",
 352   [], "", V4LDST_tc_ld_SLOT01>, ImmRegShl, AddrModeRel {
 353     bits<5> dst;
 354     bits<5> src1;
 355     bits<5> src2;
 356     bits<2> u2;
 357
 358     let IClass = 0b0011;
 359
 360     let Inst{27-24} = 0b1010;
 361     let Inst{23-21} = MajOp;
 362     let Inst{20-16} = src1;
 363     let Inst{12-8}  = src2;
 364     let Inst{13}    = u2{1};
 365     let Inst{7}     = u2{0};
 366     let Inst{4-0}   = dst;
 367   }
 368
 369 //===----------------------------------------------------------------------===//
 370 // Template classes for the predicated load instructions with
 371 // base + register offset addressing mode
 372 //===----------------------------------------------------------------------===//
 373 let isPredicated =  1 in
 374 class T_pload_rr <string mnemonic, RegisterClass RC, bits<3> MajOp,
 375                   bit isNot, bit isPredNew>:
 376    LDInst <(outs RC:$dst),
 377            (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, u2Imm:$u2),
 378   !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 379   ") ")#"$dst = "#mnemonic#"($src2+$src3<<#$u2)",
 380   [], "", V4LDST_tc_ld_SLOT01>, AddrModeRel {
 381     bits<5> dst;
 382     bits<2> src1;
 383     bits<5> src2;
 384     bits<5> src3;
 385     bits<2> u2;
 386
 387     let isPredicatedFalse = isNot;
 388     let isPredicatedNew = isPredNew;
 389
 390     let IClass = 0b0011;
 391
 392     let Inst{27-26} = 0b00;
 393     let Inst{25}    = isPredNew;
 394     let Inst{24}    = isNot;
 395     let Inst{23-21} = MajOp;
 396     let Inst{20-16} = src2;
 397     let Inst{12-8}  = src3;
 398     let Inst{13}    = u2{1};
 399     let Inst{7}     = u2{0};
 400     let Inst{6-5}   = src1;
 401     let Inst{4-0}   = dst;
 402   }
 403
 404 //===----------------------------------------------------------------------===//
 405 // multiclass for load instructions with base + register offset
 406 // addressing mode
 407 //===----------------------------------------------------------------------===//
 408 let hasSideEffects = 0, addrMode = BaseRegOffset in
 409 multiclass ld_idxd_shl <string mnemonic, string CextOp, RegisterClass RC,
 410                         bits<3> MajOp > {
 411   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl,
 412       InputType = "reg" in {
 413     let isPredicable = 1 in
 414     def L4_#NAME#_rr : T_load_rr <mnemonic, RC, MajOp>;
 415
 416     // Predicated
 417     def L4_p#NAME#t_rr : T_pload_rr <mnemonic, RC, MajOp, 0, 0>;
 418     def L4_p#NAME#f_rr : T_pload_rr <mnemonic, RC, MajOp, 1, 0>;
 419
 420     // Predicated new
 421     def L4_p#NAME#tnew_rr : T_pload_rr <mnemonic, RC, MajOp, 0, 1>;
 422     def L4_p#NAME#fnew_rr : T_pload_rr <mnemonic, RC, MajOp, 1, 1>;
 423   }
 424 }
 425
 426 let hasNewValue = 1, accessSize = ByteAccess, isCodeGenOnly = 0 in {
 427   defm loadrb  : ld_idxd_shl<"memb", "LDrib", IntRegs, 0b000>;
 428   defm loadrub : ld_idxd_shl<"memub", "LDriub", IntRegs, 0b001>;
 429 }
 430
 431 let hasNewValue = 1, accessSize = HalfWordAccess, isCodeGenOnly = 0 in {
 432   defm loadrh  : ld_idxd_shl<"memh", "LDrih", IntRegs, 0b010>;
 433   defm loadruh : ld_idxd_shl<"memuh", "LDriuh", IntRegs, 0b011>;
 434 }
 435
 436 let hasNewValue = 1, accessSize = WordAccess, isCodeGenOnly = 0 in
 437 defm loadri : ld_idxd_shl<"memw", "LDriw", IntRegs, 0b100>;
 438
 439 let accessSize = DoubleWordAccess, isCodeGenOnly = 0 in
 440 defm loadrd  : ld_idxd_shl<"memd", "LDrid", DoubleRegs, 0b110>;
 441
 442 // 'def pats' for load instructions with base + register offset and non-zero
 443 // immediate value. Immediate value is used to left-shift the second
 444 // register operand.
 445 let AddedComplexity = 40 in {
 446 def : Pat <(i32 (sextloadi8 (add IntRegs:$src1,
 447                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 448            (L4_loadrb_rr IntRegs:$src1,
 449             IntRegs:$src2, u2ImmPred:$offset)>,
 450             Requires<[HasV4T]>;
 451
 452 def : Pat <(i32 (zextloadi8 (add IntRegs:$src1,
 453                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 454            (L4_loadrub_rr IntRegs:$src1,
 455             IntRegs:$src2, u2ImmPred:$offset)>,
 456             Requires<[HasV4T]>;
 457
 458 def : Pat <(i32 (extloadi8 (add IntRegs:$src1,
 459                                 (shl IntRegs:$src2, u2ImmPred:$offset)))),
 460            (L4_loadrub_rr IntRegs:$src1,
 461             IntRegs:$src2, u2ImmPred:$offset)>,
 462             Requires<[HasV4T]>;
 463
 464 def : Pat <(i32 (sextloadi16 (add IntRegs:$src1,
 465                                   (shl IntRegs:$src2, u2ImmPred:$offset)))),
 466            (L4_loadrh_rr IntRegs:$src1,
 467             IntRegs:$src2, u2ImmPred:$offset)>,
 468             Requires<[HasV4T]>;
 469
 470 def : Pat <(i32 (zextloadi16 (add IntRegs:$src1,
 471                                   (shl IntRegs:$src2, u2ImmPred:$offset)))),
 472            (L4_loadruh_rr IntRegs:$src1,
 473             IntRegs:$src2, u2ImmPred:$offset)>,
 474             Requires<[HasV4T]>;
 475
 476 def : Pat <(i32 (extloadi16 (add IntRegs:$src1,
 477                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 478            (L4_loadruh_rr IntRegs:$src1,
 479             IntRegs:$src2, u2ImmPred:$offset)>,
 480             Requires<[HasV4T]>;
 481
 482 def : Pat <(i32 (load (add IntRegs:$src1,
 483                            (shl IntRegs:$src2, u2ImmPred:$offset)))),
 484            (L4_loadri_rr IntRegs:$src1,
 485             IntRegs:$src2, u2ImmPred:$offset)>,
 486             Requires<[HasV4T]>;
 487
 488 def : Pat <(i64 (load (add IntRegs:$src1,
 489                            (shl IntRegs:$src2, u2ImmPred:$offset)))),
 490            (L4_loadrd_rr IntRegs:$src1,
 491             IntRegs:$src2, u2ImmPred:$offset)>,
 492             Requires<[HasV4T]>;
 493 }
 494
 495
 496 // 'def pats' for load instruction base + register offset and
 497 // zero immediate value.
 498 let AddedComplexity = 10 in {
 499 def : Pat <(i64 (load (add IntRegs:$src1, IntRegs:$src2))),
 500            (L4_loadrd_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 501             Requires<[HasV4T]>;
 502
 503 def : Pat <(i32 (sextloadi8 (add IntRegs:$src1, IntRegs:$src2))),
 504            (L4_loadrb_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 505             Requires<[HasV4T]>;
 506
 507 def : Pat <(i32 (zextloadi8 (add IntRegs:$src1, IntRegs:$src2))),
 508            (L4_loadrub_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 509             Requires<[HasV4T]>;
 510
 511 def : Pat <(i32 (extloadi8 (add IntRegs:$src1, IntRegs:$src2))),
 512            (L4_loadrub_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 513             Requires<[HasV4T]>;
 514
 515 def : Pat <(i32 (sextloadi16 (add IntRegs:$src1, IntRegs:$src2))),
 516            (L4_loadrh_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 517             Requires<[HasV4T]>;
 518
 519 def : Pat <(i32 (zextloadi16 (add IntRegs:$src1, IntRegs:$src2))),
 520            (L4_loadruh_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 521             Requires<[HasV4T]>;
 522
 523 def : Pat <(i32 (extloadi16 (add IntRegs:$src1, IntRegs:$src2))),
 524            (L4_loadruh_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 525             Requires<[HasV4T]>;
 526
 527 def : Pat <(i32 (load (add IntRegs:$src1, IntRegs:$src2))),
 528            (L4_loadri_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 529             Requires<[HasV4T]>;
 530 }
 531
 532 // zext i1->i64
 533 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
 534       (i64 (A4_combineir 0, (C2_muxii (i1 PredRegs:$src1), 1, 0)))>,
 535       Requires<[HasV4T]>;
 536
 537 // zext i32->i64
 538 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
 539       (i64 (A4_combineir 0, (i32 IntRegs:$src1)))>,
 540       Requires<[HasV4T]>;
 541 // zext i8->i64
 542 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
 543       (i64 (A4_combineir 0, (L2_loadrub_io AddrFI:$src1, 0)))>,
 544       Requires<[HasV4T]>;
 545
 546 let AddedComplexity = 20 in
 547 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
 548                                 s11_0ExtPred:$offset))),
 549       (i64 (A4_combineir 0, (L2_loadrub_io IntRegs:$src1,
 550                                   s11_0ExtPred:$offset)))>,
 551       Requires<[HasV4T]>;
 552
 553 // zext i1->i64
 554 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
 555       (i64 (A4_combineir 0, (L2_loadrub_io AddrFI:$src1, 0)))>,
 556       Requires<[HasV4T]>;
 557
 558 let AddedComplexity = 20 in
 559 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
 560                                 s11_0ExtPred:$offset))),
 561       (i64 (A4_combineir 0, (L2_loadrub_io IntRegs:$src1,
 562                                   s11_0ExtPred:$offset)))>,
 563       Requires<[HasV4T]>;
 564
 565 // zext i16->i64
 566 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
 567       (i64 (A4_combineir 0, (L2_loadruh_io AddrFI:$src1, 0)))>,
 568       Requires<[HasV4T]>;
 569
 570 let AddedComplexity = 20 in
 571 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
 572                                   s11_1ExtPred:$offset))),
 573       (i64 (A4_combineir 0, (L2_loadruh_io IntRegs:$src1,
 574                                   s11_1ExtPred:$offset)))>,
 575       Requires<[HasV4T]>;
 576
 577 // anyext i16->i64
 578 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
 579       (i64 (A4_combineir 0, (L2_loadrh_io AddrFI:$src1, 0)))>,
 580       Requires<[HasV4T]>;
 581
 582 let AddedComplexity = 20 in
 583 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
 584                                   s11_1ExtPred:$offset))),
 585       (i64 (A4_combineir 0, (L2_loadrh_io IntRegs:$src1,
 586                                   s11_1ExtPred:$offset)))>,
 587       Requires<[HasV4T]>;
 588
 589 // zext i32->i64
 590 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
 591       (i64 (A4_combineir 0, (L2_loadri_io AddrFI:$src1, 0)))>,
 592       Requires<[HasV4T]>;
 593
 594 let AddedComplexity = 100 in
 595 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
 596       (i64 (A4_combineir 0, (L2_loadri_io IntRegs:$src1,
 597                                   s11_2ExtPred:$offset)))>,
 598       Requires<[HasV4T]>;
 599
 600 // anyext i32->i64
 601 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
 602       (i64 (A4_combineir 0, (L2_loadri_io AddrFI:$src1, 0)))>,
 603       Requires<[HasV4T]>;
 604
 605 let AddedComplexity = 100 in
 606 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
 607       (i64 (A4_combineir 0, (L2_loadri_io IntRegs:$src1,
 608                                   s11_2ExtPred:$offset)))>,
 609       Requires<[HasV4T]>;
 610
 611
 612
 613 //===----------------------------------------------------------------------===//
 614 // LD -
 615 //===----------------------------------------------------------------------===//
 616
 617 //===----------------------------------------------------------------------===//
 618 // ST +
 619 //===----------------------------------------------------------------------===//
 620 ///
 621 //===----------------------------------------------------------------------===//
 622 // Template class for store instructions with Absolute set addressing mode.
 623 //===----------------------------------------------------------------------===//
 624 let isExtended = 1, opExtendable = 2, validSubTargets = HasV4SubT,
 625 addrMode = AbsoluteSet in
 626 class T_ST_abs_set<string mnemonic, RegisterClass RC>:
 627             STInst2<(outs IntRegs:$dst1),
 628             (ins RC:$src1, u0AlwaysExt:$src2),
 629             mnemonic#"($dst1=##$src2) = $src1",
 630             []>,
 631             Requires<[HasV4T]>;
 632
 633 def STrid_abs_set_V4 : T_ST_abs_set <"memd", DoubleRegs>;
 634 def STrib_abs_set_V4 : T_ST_abs_set <"memb", IntRegs>;
 635 def STrih_abs_set_V4 : T_ST_abs_set <"memh", IntRegs>;
 636 def STriw_abs_set_V4 : T_ST_abs_set <"memw", IntRegs>;
 637
 638 //===----------------------------------------------------------------------===//
 639 // Template classes for the non-predicated store instructions with
 640 // base + register offset addressing mode
 641 //===----------------------------------------------------------------------===//
 642 let isPredicable = 1 in
 643 class T_store_rr <string mnemonic, RegisterClass RC, bits<3> MajOp, bit isH>
 644   : STInst < (outs ), (ins IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, RC:$Rt),
 645   mnemonic#"($Rs + $Ru<<#$u2) = $Rt"#!if(isH, ".h",""),
 646   [],"",V4LDST_tc_st_SLOT01>, ImmRegShl, AddrModeRel {
 647
 648     bits<5> Rs;
 649     bits<5> Ru;
 650     bits<2> u2;
 651     bits<5> Rt;
 652
 653     let IClass = 0b0011;
 654
 655     let Inst{27-24} = 0b1011;
 656     let Inst{23-21} = MajOp;
 657     let Inst{20-16} = Rs;
 658     let Inst{12-8}  = Ru;
 659     let Inst{13}    = u2{1};
 660     let Inst{7}     = u2{0};
 661     let Inst{4-0}   = Rt;
 662   }
 663
 664 //===----------------------------------------------------------------------===//
 665 // Template classes for the predicated store instructions with
 666 // base + register offset addressing mode
 667 //===----------------------------------------------------------------------===//
 668 let isPredicated = 1 in
 669 class T_pstore_rr <string mnemonic, RegisterClass RC, bits<3> MajOp,
 670                    bit isNot, bit isPredNew, bit isH>
 671   : STInst <(outs),
 672             (ins PredRegs:$Pv, IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, RC:$Rt),
 673
 674   !if(isNot, "if (!$Pv", "if ($Pv")#!if(isPredNew, ".new) ",
 675   ") ")#mnemonic#"($Rs+$Ru<<#$u2) = $Rt"#!if(isH, ".h",""),
 676   [], "", V4LDST_tc_st_SLOT01> , AddrModeRel{
 677     bits<2> Pv;
 678     bits<5> Rs;
 679     bits<5> Ru;
 680     bits<2> u2;
 681     bits<5> Rt;
 682
 683     let isPredicatedFalse = isNot;
 684     let isPredicatedNew = isPredNew;
 685
 686     let IClass = 0b0011;
 687
 688     let Inst{27-26} = 0b01;
 689     let Inst{25}    = isPredNew;
 690     let Inst{24}    = isNot;
 691     let Inst{23-21} = MajOp;
 692     let Inst{20-16} = Rs;
 693     let Inst{12-8}  = Ru;
 694     let Inst{13}    = u2{1};
 695     let Inst{7}     = u2{0};
 696     let Inst{6-5}   = Pv;
 697     let Inst{4-0}   = Rt;
 698   }
 699
 700 //===----------------------------------------------------------------------===//
 701 // Template classes for the new-value store instructions with
 702 // base + register offset addressing mode
 703 //===----------------------------------------------------------------------===//
 704 let isPredicable = 1, isNewValue = 1, opNewValue = 3 in
 705 class T_store_new_rr <string mnemonic, bits<2> MajOp> :
 706   NVInst < (outs ), (ins IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, IntRegs:$Nt),
 707   mnemonic#"($Rs + $Ru<<#$u2) = $Nt.new",
 708   [],"",V4LDST_tc_st_SLOT0>, ImmRegShl, AddrModeRel {
 709
 710     bits<5> Rs;
 711     bits<5> Ru;
 712     bits<2> u2;
 713     bits<3> Nt;
 714
 715     let IClass = 0b0011;
 716
 717     let Inst{27-21} = 0b1011101;
 718     let Inst{20-16} = Rs;
 719     let Inst{12-8}  = Ru;
 720     let Inst{13}    = u2{1};
 721     let Inst{7}     = u2{0};
 722     let Inst{4-3}   = MajOp;
 723     let Inst{2-0}   = Nt;
 724   }
 725
 726 //===----------------------------------------------------------------------===//
 727 // Template classes for the predicated new-value store instructions with
 728 // base + register offset addressing mode
 729 //===----------------------------------------------------------------------===//
 730 let isPredicated = 1, isNewValue = 1, opNewValue = 4 in
 731 class T_pstore_new_rr <string mnemonic, bits<2> MajOp, bit isNot, bit isPredNew>
 732   : NVInst<(outs),
 733            (ins PredRegs:$Pv, IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, IntRegs:$Nt),
 734    !if(isNot, "if (!$Pv", "if ($Pv")#!if(isPredNew, ".new) ",
 735    ") ")#mnemonic#"($Rs+$Ru<<#$u2) = $Nt.new",
 736    [], "", V4LDST_tc_st_SLOT0>, AddrModeRel {
 737     bits<2> Pv;
 738     bits<5> Rs;
 739     bits<5> Ru;
 740     bits<2> u2;
 741     bits<3> Nt;
 742
 743     let isPredicatedFalse = isNot;
 744     let isPredicatedNew = isPredNew;
 745
 746     let IClass = 0b0011;
 747     let Inst{27-26} = 0b01;
 748     let Inst{25}    = isPredNew;
 749     let Inst{24}    = isNot;
 750     let Inst{23-21} = 0b101;
 751     let Inst{20-16} = Rs;
 752     let Inst{12-8}  = Ru;
 753     let Inst{13}    = u2{1};
 754     let Inst{7}     = u2{0};
 755     let Inst{6-5}   = Pv;
 756     let Inst{4-3}   = MajOp;
 757     let Inst{2-0}   = Nt;
 758   }
 759
 760 //===----------------------------------------------------------------------===//
 761 // multiclass for store instructions with base + register offset addressing
 762 // mode
 763 //===----------------------------------------------------------------------===//
 764 let isNVStorable = 1 in
 765 multiclass ST_Idxd_shl<string mnemonic, string CextOp, RegisterClass RC,
 766                        bits<3> MajOp, bit isH = 0> {
 767   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl in {
 768     def S4_#NAME#_rr : T_store_rr <mnemonic, RC, MajOp, isH>;
 769
 770     // Predicated
 771     def S4_p#NAME#t_rr : T_pstore_rr <mnemonic, RC, MajOp, 0, 0, isH>;
 772     def S4_p#NAME#f_rr : T_pstore_rr <mnemonic, RC, MajOp, 1, 0, isH>;
 773
 774     // Predicated new
 775     def S4_p#NAME#tnew_rr : T_pstore_rr <mnemonic, RC, MajOp, 0, 1, isH>;
 776     def S4_p#NAME#fnew_rr : T_pstore_rr <mnemonic, RC, MajOp, 1, 1, isH>;
 777   }
 778 }
 779
 780 //===----------------------------------------------------------------------===//
 781 // multiclass for new-value store instructions with base + register offset
 782 // addressing mode.
 783 //===----------------------------------------------------------------------===//
 784 let mayStore = 1, isNVStore = 1 in
 785 multiclass ST_Idxd_shl_nv <string mnemonic, string CextOp, RegisterClass RC,
 786                            bits<2> MajOp> {
 787   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl in {
 788     def S4_#NAME#new_rr : T_store_new_rr<mnemonic, MajOp>;
 789
 790     // Predicated
 791     def S4_p#NAME#newt_rr : T_pstore_new_rr <mnemonic, MajOp, 0, 0>;
 792     def S4_p#NAME#newf_rr : T_pstore_new_rr <mnemonic, MajOp, 1, 0>;
 793
 794     // Predicated new
 795     def S4_p#NAME#newtnew_rr : T_pstore_new_rr <mnemonic, MajOp, 0, 1>;
 796     def S4_p#NAME#newfnew_rr : T_pstore_new_rr <mnemonic, MajOp, 1, 1>;
 797   }
 798 }
 799
 800 let addrMode = BaseRegOffset, InputType = "reg", hasSideEffects = 0,
 801     isCodeGenOnly = 0 in {
 802   let accessSize = ByteAccess in
 803   defm storerb: ST_Idxd_shl<"memb", "STrib", IntRegs, 0b000>,
 804                 ST_Idxd_shl_nv<"memb", "STrib", IntRegs, 0b00>;
 805
 806   let accessSize = HalfWordAccess in
 807   defm storerh: ST_Idxd_shl<"memh", "STrih", IntRegs, 0b010>,
 808                 ST_Idxd_shl_nv<"memh", "STrih", IntRegs, 0b01>;
 809
 810   let accessSize = WordAccess in
 811   defm storeri: ST_Idxd_shl<"memw", "STriw", IntRegs, 0b100>,
 812                 ST_Idxd_shl_nv<"memw", "STriw", IntRegs, 0b10>;
 813
 814   let isNVStorable = 0, accessSize = DoubleWordAccess in
 815   defm storerd: ST_Idxd_shl<"memd", "STrid", DoubleRegs, 0b110>;
 816
 817   let isNVStorable = 0, accessSize = HalfWordAccess in
 818   defm storerf: ST_Idxd_shl<"memh", "STrif", IntRegs, 0b011, 1>;
 819 }
 820
 821 let Predicates = [HasV4T], AddedComplexity = 10 in {
 822 def : Pat<(truncstorei8 (i32 IntRegs:$src4),
 823                        (add IntRegs:$src1, (shl IntRegs:$src2,
 824                                                 u2ImmPred:$src3))),
 825           (S4_storerb_rr IntRegs:$src1, IntRegs:$src2,
 826                                 u2ImmPred:$src3, IntRegs:$src4)>;
 827
 828 def : Pat<(truncstorei16 (i32 IntRegs:$src4),
 829                         (add IntRegs:$src1, (shl IntRegs:$src2,
 830                                                  u2ImmPred:$src3))),
 831           (S4_storerh_rr IntRegs:$src1, IntRegs:$src2,
 832                                 u2ImmPred:$src3, IntRegs:$src4)>;
 833
 834 def : Pat<(store (i32 IntRegs:$src4),
 835                  (add IntRegs:$src1, (shl IntRegs:$src2, u2ImmPred:$src3))),
 836           (S4_storeri_rr IntRegs:$src1, IntRegs:$src2,
 837                                 u2ImmPred:$src3, IntRegs:$src4)>;
 838
 839 def : Pat<(store (i64 DoubleRegs:$src4),
 840                 (add IntRegs:$src1, (shl IntRegs:$src2, u2ImmPred:$src3))),
 841           (S4_storerd_rr IntRegs:$src1, IntRegs:$src2,
 842                                 u2ImmPred:$src3, DoubleRegs:$src4)>;
 843 }
 844
 845 let isExtended = 1, opExtendable = 2 in
 846 class T_ST_LongOff <string mnemonic, PatFrag stOp, RegisterClass RC, ValueType VT> :
 847             STInst<(outs),
 848             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, RC:$src4),
 849             mnemonic#"($src1<<#$src2+##$src3) = $src4",
 850             [(stOp (VT RC:$src4),
 851                     (add (shl (i32 IntRegs:$src1), u2ImmPred:$src2),
 852                          u0AlwaysExtPred:$src3))]>,
 853             Requires<[HasV4T]>;
 854
 855 let isExtended = 1, opExtendable = 2, mayStore = 1, isNVStore = 1 in
 856 class T_ST_LongOff_nv <string mnemonic> :
 857             NVInst_V4<(outs),
 858             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, IntRegs:$src4),
 859             mnemonic#"($src1<<#$src2+##$src3) = $src4.new",
 860             []>,
 861             Requires<[HasV4T]>;
 862
 863 multiclass ST_LongOff <string mnemonic, string BaseOp, PatFrag stOp> {
 864   let  BaseOpcode = BaseOp#"_shl" in {
 865     let isNVStorable = 1 in
 866     def NAME#_V4 : T_ST_LongOff<mnemonic, stOp, IntRegs, i32>;
 867
 868     def NAME#_nv_V4 : T_ST_LongOff_nv<mnemonic>;
 869   }
 870 }
 871
 872 let AddedComplexity = 10, validSubTargets = HasV4SubT in {
 873   def STrid_shl_V4 : T_ST_LongOff<"memd", store, DoubleRegs, i64>;
 874   defm STrib_shl   : ST_LongOff <"memb", "STrib", truncstorei8>, NewValueRel;
 875   defm STrih_shl   : ST_LongOff <"memh", "Strih", truncstorei16>, NewValueRel;
 876   defm STriw_shl   : ST_LongOff <"memw", "STriw", store>, NewValueRel;
 877 }
 878
 879 let AddedComplexity = 40 in
 880 multiclass T_ST_LOff_Pats <InstHexagon I, RegisterClass RC, ValueType VT,
 881                            PatFrag stOp> {
 882  def : Pat<(stOp (VT RC:$src4),
 883            (add (shl IntRegs:$src1, u2ImmPred:$src2),
 884                (NumUsesBelowThresCONST32 tglobaladdr:$src3))),
 885            (I IntRegs:$src1, u2ImmPred:$src2, tglobaladdr:$src3, RC:$src4)>;
 886
 887  def : Pat<(stOp (VT RC:$src4),
 888            (add IntRegs:$src1,
 889                (NumUsesBelowThresCONST32 tglobaladdr:$src3))),
 890            (I IntRegs:$src1, 0, tglobaladdr:$src3, RC:$src4)>;
 891 }
 892
 893 defm : T_ST_LOff_Pats<STrid_shl_V4, DoubleRegs, i64, store>;
 894 defm : T_ST_LOff_Pats<STriw_shl_V4, IntRegs, i32, store>;
 895 defm : T_ST_LOff_Pats<STrib_shl_V4, IntRegs, i32, truncstorei8>;
 896 defm : T_ST_LOff_Pats<STrih_shl_V4, IntRegs, i32, truncstorei16>;
 897
 898 // memd(Rx++#s4:3)=Rtt
 899 // memd(Rx++#s4:3:circ(Mu))=Rtt
 900 // memd(Rx++I:circ(Mu))=Rtt
 901 // memd(Rx++Mu)=Rtt
 902 // memd(Rx++Mu:brev)=Rtt
 903 // memd(gp+#u16:3)=Rtt
 904
 905 // Store doubleword conditionally.
 906 // if ([!]Pv[.new]) memd(#u6)=Rtt
 907 // TODO: needs to be implemented.
 908
 909 //===----------------------------------------------------------------------===//
 910 // Template class
 911 //===----------------------------------------------------------------------===//
 912 let isPredicable = 1, isExtendable = 1, isExtentSigned = 1, opExtentBits = 8,
 913     opExtendable = 2 in
 914 class T_StoreImm <string mnemonic, Operand OffsetOp, bits<2> MajOp >
 915   : STInst <(outs ), (ins IntRegs:$Rs, OffsetOp:$offset, s8Ext:$S8),
 916   mnemonic#"($Rs+#$offset)=#$S8",
 917   [], "", V4LDST_tc_st_SLOT01>,
 918   ImmRegRel, PredNewRel {
 919     bits<5> Rs;
 920     bits<8> S8;
 921     bits<8> offset;
 922     bits<6> offsetBits;
 923
 924     string OffsetOpStr = !cast<string>(OffsetOp);
 925     let offsetBits = !if (!eq(OffsetOpStr, "u6_2Imm"), offset{7-2},
 926                      !if (!eq(OffsetOpStr, "u6_1Imm"), offset{6-1},
 927                                          /* u6_0Imm */ offset{5-0}));
 928
 929     let IClass = 0b0011;
 930
 931     let Inst{27-25} = 0b110;
 932     let Inst{22-21} = MajOp;
 933     let Inst{20-16} = Rs;
 934     let Inst{12-7}  = offsetBits;
 935     let Inst{13}    = S8{7};
 936     let Inst{6-0}   = S8{6-0};
 937   }
 938
 939 let isPredicated = 1, isExtendable = 1, isExtentSigned = 1, opExtentBits = 6,
 940     opExtendable = 3 in
 941 class T_StoreImm_pred <string mnemonic, Operand OffsetOp, bits<2> MajOp,
 942                        bit isPredNot, bit isPredNew >
 943   : STInst <(outs ),
 944             (ins PredRegs:$Pv, IntRegs:$Rs, OffsetOp:$offset, s6Ext:$S6),
 945   !if(isPredNot, "if (!$Pv", "if ($Pv")#!if(isPredNew, ".new) ",
 946   ") ")#mnemonic#"($Rs+#$offset)=#$S6",
 947   [], "", V4LDST_tc_st_SLOT01>,
 948   ImmRegRel, PredNewRel {
 949     bits<2> Pv;
 950     bits<5> Rs;
 951     bits<6> S6;
 952     bits<8> offset;
 953     bits<6> offsetBits;
 954
 955     string OffsetOpStr = !cast<string>(OffsetOp);
 956     let offsetBits = !if (!eq(OffsetOpStr, "u6_2Imm"), offset{7-2},
 957                      !if (!eq(OffsetOpStr, "u6_1Imm"), offset{6-1},
 958                                          /* u6_0Imm */ offset{5-0}));
 959     let isPredicatedNew = isPredNew;
 960     let isPredicatedFalse = isPredNot;
 961
 962     let IClass = 0b0011;
 963
 964     let Inst{27-25} = 0b100;
 965     let Inst{24}    = isPredNew;
 966     let Inst{23}    = isPredNot;
 967     let Inst{22-21} = MajOp;
 968     let Inst{20-16} = Rs;
 969     let Inst{13}    = S6{5};
 970     let Inst{12-7}  = offsetBits;
 971     let Inst{6-5}   = Pv;
 972     let Inst{4-0}   = S6{4-0};
 973   }
 974
 975
 976 //===----------------------------------------------------------------------===//
 977 // multiclass for store instructions with base + immediate offset
 978 // addressing mode and immediate stored value.
 979 // mem[bhw](Rx++#s4:3)=#s8
 980 // if ([!]Pv[.new]) mem[bhw](Rx++#s4:3)=#s6
 981 //===----------------------------------------------------------------------===//
 982
 983 multiclass ST_Imm_Pred <string mnemonic, Operand OffsetOp, bits<2> MajOp,
 984                         bit PredNot> {
 985   def _io    : T_StoreImm_pred <mnemonic, OffsetOp, MajOp, PredNot, 0>;
 986   // Predicate new
 987   def new_io : T_StoreImm_pred <mnemonic, OffsetOp, MajOp, PredNot, 1>;
 988 }
 989
 990 multiclass ST_Imm <string mnemonic, string CextOp, Operand OffsetOp,
 991                    bits<2> MajOp> {
 992   let CextOpcode = CextOp, BaseOpcode = CextOp#_imm in {
 993     def _io : T_StoreImm <mnemonic, OffsetOp, MajOp>;
 994
 995     defm t : ST_Imm_Pred <mnemonic, OffsetOp, MajOp, 0>;
 996     defm f : ST_Imm_Pred <mnemonic, OffsetOp, MajOp, 1>;
 997   }
 998 }
 999
1000 let hasSideEffects = 0, validSubTargets = HasV4SubT, addrMode = BaseImmOffset,
1001     InputType = "imm", isCodeGenOnly = 0 in {
1002   let accessSize = ByteAccess in
1003   defm S4_storeirb : ST_Imm<"memb", "STrib", u6_0Imm, 0b00>;
1004
1005   let accessSize = HalfWordAccess in
1006   defm S4_storeirh : ST_Imm<"memh", "STrih", u6_1Imm, 0b01>;
1007
1008   let accessSize = WordAccess in
1009   defm S4_storeiri : ST_Imm<"memw", "STriw", u6_2Imm, 0b10>;
1010 }
1011
1012 let Predicates = [HasV4T], AddedComplexity = 10 in {
1013 def: Pat<(truncstorei8 s8ExtPred:$src3, (add IntRegs:$src1, u6_0ImmPred:$src2)),
1014             (S4_storeirb_io IntRegs:$src1, u6_0ImmPred:$src2, s8ExtPred:$src3)>;
1015
1016 def: Pat<(truncstorei16 s8ExtPred:$src3, (add IntRegs:$src1,
1017                                               u6_1ImmPred:$src2)),
1018             (S4_storeirh_io IntRegs:$src1, u6_1ImmPred:$src2, s8ExtPred:$src3)>;
1019
1020 def: Pat<(store s8ExtPred:$src3, (add IntRegs:$src1, u6_2ImmPred:$src2)),
1021             (S4_storeiri_io IntRegs:$src1, u6_2ImmPred:$src2, s8ExtPred:$src3)>;
1022 }
1023
1024 let AddedComplexity = 6 in
1025 def : Pat <(truncstorei8 s8ExtPred:$src2, (i32 IntRegs:$src1)),
1026            (S4_storeirb_io IntRegs:$src1, 0, s8ExtPred:$src2)>,
1027            Requires<[HasV4T]>;
1028
1029 // memb(Rx++#s4:0:circ(Mu))=Rt
1030 // memb(Rx++I:circ(Mu))=Rt
1031 // memb(Rx++Mu)=Rt
1032 // memb(Rx++Mu:brev)=Rt
1033 // memb(gp+#u16:0)=Rt
1034
1035
1036 // Store halfword.
1037 // TODO: needs to be implemented
1038 // memh(Re=#U6)=Rt.H
1039 // memh(Rs+#s11:1)=Rt.H
1040 let AddedComplexity = 6 in
1041 def : Pat <(truncstorei16 s8ExtPred:$src2, (i32 IntRegs:$src1)),
1042            (S4_storeirh_io IntRegs:$src1, 0, s8ExtPred:$src2)>,
1043            Requires<[HasV4T]>;
1044
1045 // memh(Rs+Ru<<#u2)=Rt.H
1046 // TODO: needs to be implemented.
1047
1048 // memh(Ru<<#u2+#U6)=Rt.H
1049 // memh(Rx++#s4:1:circ(Mu))=Rt.H
1050 // memh(Rx++#s4:1:circ(Mu))=Rt
1051 // memh(Rx++I:circ(Mu))=Rt.H
1052 // memh(Rx++I:circ(Mu))=Rt
1053 // memh(Rx++Mu)=Rt.H
1054 // memh(Rx++Mu)=Rt
1055 // memh(Rx++Mu:brev)=Rt.H
1056 // memh(Rx++Mu:brev)=Rt
1057 // memh(gp+#u16:1)=Rt
1058 // if ([!]Pv[.new]) memh(#u6)=Rt.H
1059 // if ([!]Pv[.new]) memh(#u6)=Rt
1060
1061
1062 // if ([!]Pv[.new]) memh(Rs+#u6:1)=Rt.H
1063 // TODO: needs to be implemented.
1064
1065 // if ([!]Pv[.new]) memh(Rx++#s4:1)=Rt.H
1066 // TODO: Needs to be implemented.
1067
1068 // Store word.
1069 // memw(Re=#U6)=Rt
1070 // TODO: Needs to be implemented.
1071
1072 // Store predicate:
1073 let hasSideEffects = 0 in
1074 def STriw_pred_V4 : STInst2<(outs),
1075             (ins MEMri:$addr, PredRegs:$src1),
1076             "Error; should not emit",
1077             []>,
1078             Requires<[HasV4T]>;
1079
1080 let AddedComplexity = 6 in
1081 def : Pat <(store s8ExtPred:$src2, (i32 IntRegs:$src1)),
1082            (S4_storeiri_io IntRegs:$src1, 0, s8ExtPred:$src2)>,
1083            Requires<[HasV4T]>;
1084
1085 // memw(Rx++#s4:2)=Rt
1086 // memw(Rx++#s4:2:circ(Mu))=Rt
1087 // memw(Rx++I:circ(Mu))=Rt
1088 // memw(Rx++Mu)=Rt
1089 // memw(Rx++Mu:brev)=Rt
1090
1091 //===----------------------------------------------------------------------===
1092 // ST -
1093 //===----------------------------------------------------------------------===
1094
1095
1096 //===----------------------------------------------------------------------===//
1097 // NV/ST +
1098 //===----------------------------------------------------------------------===//
1099
1100 let opNewValue = 2, opExtendable = 1, isExtentSigned = 1, isPredicable = 1 in
1101 class T_store_io_nv <string mnemonic, RegisterClass RC,
1102                     Operand ImmOp, bits<2>MajOp>
1103   : NVInst_V4 <(outs),
1104                (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
1105   mnemonic#"($src1+#$src2) = $src3.new",
1106   [],"",ST_tc_st_SLOT0> {
1107     bits<5> src1;
1108     bits<13> src2; // Actual address offset
1109     bits<3> src3;
1110     bits<11> offsetBits; // Represents offset encoding
1111
1112     let opExtentBits = !if (!eq(mnemonic, "memb"), 11,
1113                        !if (!eq(mnemonic, "memh"), 12,
1114                        !if (!eq(mnemonic, "memw"), 13, 0)));
1115
1116     let opExtentAlign = !if (!eq(mnemonic, "memb"), 0,
1117                         !if (!eq(mnemonic, "memh"), 1,
1118                         !if (!eq(mnemonic, "memw"), 2, 0)));
1119
1120     let offsetBits = !if (!eq(mnemonic, "memb"),  src2{10-0},
1121                      !if (!eq(mnemonic, "memh"),  src2{11-1},
1122                      !if (!eq(mnemonic, "memw"),  src2{12-2}, 0)));
1123
1124     let IClass = 0b1010;
1125
1126     let Inst{27} = 0b0;
1127     let Inst{26-25} = offsetBits{10-9};
1128     let Inst{24-21} = 0b1101;
1129     let Inst{20-16} = src1;
1130     let Inst{13} = offsetBits{8};
1131     let Inst{12-11} = MajOp;
1132     let Inst{10-8} = src3;
1133     let Inst{7-0} = offsetBits{7-0};
1134   }
1135
1136 let opExtendable = 2, opNewValue = 3, isPredicated = 1 in
1137 class T_pstore_io_nv <string mnemonic, RegisterClass RC, Operand predImmOp,
1138                          bits<2>MajOp, bit PredNot, bit isPredNew>
1139   : NVInst_V4 <(outs),
1140                (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC:$src4),
1141   !if(PredNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1142   ") ")#mnemonic#"($src2+#$src3) = $src4.new",
1143   [],"",V2LDST_tc_st_SLOT0> {
1144     bits<2> src1;
1145     bits<5> src2;
1146     bits<9> src3;
1147     bits<3> src4;
1148     bits<6> offsetBits; // Represents offset encoding
1149
1150     let isPredicatedNew = isPredNew;
1151     let isPredicatedFalse = PredNot;
1152     let opExtentBits = !if (!eq(mnemonic, "memb"), 6,
1153                        !if (!eq(mnemonic, "memh"), 7,
1154                        !if (!eq(mnemonic, "memw"), 8, 0)));
1155
1156     let opExtentAlign = !if (!eq(mnemonic, "memb"), 0,
1157                         !if (!eq(mnemonic, "memh"), 1,
1158                         !if (!eq(mnemonic, "memw"), 2, 0)));
1159
1160     let offsetBits = !if (!eq(mnemonic, "memb"), src3{5-0},
1161                      !if (!eq(mnemonic, "memh"), src3{6-1},
1162                      !if (!eq(mnemonic, "memw"), src3{7-2}, 0)));
1163
1164     let IClass = 0b0100;
1165
1166     let Inst{27}    = 0b0;
1167     let Inst{26}    = PredNot;
1168     let Inst{25}    = isPredNew;
1169     let Inst{24-21} = 0b0101;
1170     let Inst{20-16} = src2;
1171     let Inst{13}    = offsetBits{5};
1172     let Inst{12-11} = MajOp;
1173     let Inst{10-8}  = src4;
1174     let Inst{7-3}   = offsetBits{4-0};
1175     let Inst{2}     = 0b0;
1176     let Inst{1-0}   = src1;
1177   }
1178
1179 // multiclass for new-value store instructions with base + immediate offset.
1180 //
1181 let mayStore = 1, isNVStore = 1, isNewValue = 1, hasSideEffects = 0,
1182     isExtendable = 1 in
1183 multiclass ST_Idxd_nv<string mnemonic, string CextOp, RegisterClass RC,
1184                    Operand ImmOp, Operand predImmOp, bits<2> MajOp> {
1185
1186   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1187     def S2_#NAME#new_io : T_store_io_nv <mnemonic, RC, ImmOp, MajOp>;
1188     // Predicated
1189     def S2_p#NAME#newt_io :T_pstore_io_nv <mnemonic, RC, predImmOp, MajOp, 0, 0>;
1190     def S2_p#NAME#newf_io :T_pstore_io_nv <mnemonic, RC, predImmOp, MajOp, 1, 0>;
1191     // Predicated new
1192     def S4_p#NAME#newtnew_io :T_pstore_io_nv <mnemonic, RC, predImmOp,
1193                                               MajOp, 0, 1>;
1194     def S4_p#NAME#newfnew_io :T_pstore_io_nv <mnemonic, RC, predImmOp,
1195                                               MajOp, 1, 1>;
1196   }
1197 }
1198
1199 let addrMode = BaseImmOffset, InputType = "imm", isCodeGenOnly = 0 in {
1200   let accessSize = ByteAccess in
1201   defm storerb: ST_Idxd_nv<"memb", "STrib", IntRegs, s11_0Ext,
1202                            u6_0Ext, 0b00>, AddrModeRel;
1203
1204   let accessSize = HalfWordAccess, opExtentAlign = 1 in
1205   defm storerh: ST_Idxd_nv<"memh", "STrih", IntRegs, s11_1Ext,
1206                            u6_1Ext, 0b01>, AddrModeRel;
1207
1208   let accessSize = WordAccess, opExtentAlign = 2 in
1209   defm storeri: ST_Idxd_nv<"memw", "STriw", IntRegs, s11_2Ext,
1210                            u6_2Ext, 0b10>, AddrModeRel;
1211 }
1212
1213 //===----------------------------------------------------------------------===//
1214 // Template class for non-predicated post increment .new stores
1215 // mem[bhwd](Rx++#s4:[0123])=Nt.new
1216 //===----------------------------------------------------------------------===//
1217 let isPredicable = 1, hasSideEffects = 0, validSubTargets = HasV4SubT,
1218     addrMode = PostInc, isNVStore = 1, isNewValue = 1, opNewValue = 3 in
1219 class T_StorePI_nv <string mnemonic, Operand ImmOp, bits<2> MajOp >
1220   : NVInstPI_V4 <(outs IntRegs:$_dst_),
1221                  (ins IntRegs:$src1, ImmOp:$offset, IntRegs:$src2),
1222   mnemonic#"($src1++#$offset) = $src2.new",
1223   [], "$src1 = $_dst_">,
1224   AddrModeRel {
1225     bits<5> src1;
1226     bits<3> src2;
1227     bits<7> offset;
1228     bits<4> offsetBits;
1229
1230     string ImmOpStr = !cast<string>(ImmOp);
1231     let offsetBits = !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
1232                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
1233                                       /* s4_0Imm */ offset{3-0}));
1234     let IClass = 0b1010;
1235
1236     let Inst{27-21} = 0b1011101;
1237     let Inst{20-16} = src1;
1238     let Inst{13} = 0b0;
1239     let Inst{12-11} = MajOp;
1240     let Inst{10-8} = src2;
1241     let Inst{7} = 0b0;
1242     let Inst{6-3} = offsetBits;
1243     let Inst{1} = 0b0;
1244   }
1245
1246 //===----------------------------------------------------------------------===//
1247 // Template class for predicated post increment .new stores
1248 // if([!]Pv[.new]) mem[bhwd](Rx++#s4:[0123])=Nt.new
1249 //===----------------------------------------------------------------------===//
1250 let isPredicated = 1, hasSideEffects = 0, validSubTargets = HasV4SubT,
1251     addrMode = PostInc, isNVStore = 1, isNewValue = 1, opNewValue = 4 in
1252 class T_StorePI_nv_pred <string mnemonic, Operand ImmOp,
1253                          bits<2> MajOp, bit isPredNot, bit isPredNew >
1254   : NVInstPI_V4 <(outs IntRegs:$_dst_),
1255                  (ins PredRegs:$src1, IntRegs:$src2,
1256                       ImmOp:$offset, IntRegs:$src3),
1257   !if(isPredNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1258   ") ")#mnemonic#"($src2++#$offset) = $src3.new",
1259   [], "$src2 = $_dst_">,
1260   AddrModeRel {
1261     bits<2> src1;
1262     bits<5> src2;
1263     bits<3> src3;
1264     bits<7> offset;
1265     bits<4> offsetBits;
1266
1267     string ImmOpStr = !cast<string>(ImmOp);
1268     let offsetBits = !if (!eq(ImmOpStr, "s4_2Imm"), offset{5-2},
1269                      !if (!eq(ImmOpStr, "s4_1Imm"), offset{4-1},
1270                                       /* s4_0Imm */ offset{3-0}));
1271     let isPredicatedNew = isPredNew;
1272     let isPredicatedFalse = isPredNot;
1273
1274     let IClass = 0b1010;
1275
1276     let Inst{27-21} = 0b1011101;
1277     let Inst{20-16} = src2;
1278     let Inst{13} = 0b1;
1279     let Inst{12-11} = MajOp;
1280     let Inst{10-8} = src3;
1281     let Inst{7} = isPredNew;
1282     let Inst{6-3} = offsetBits;
1283     let Inst{2} = isPredNot;
1284     let Inst{1-0} = src1;
1285   }
1286
1287 multiclass ST_PostInc_Pred_nv<string mnemonic, Operand ImmOp,
1288                               bits<2> MajOp, bit PredNot> {
1289   def _pi : T_StorePI_nv_pred <mnemonic, ImmOp, MajOp, PredNot, 0>;
1290
1291   // Predicate new
1292   def new_pi : T_StorePI_nv_pred <mnemonic, ImmOp, MajOp, PredNot, 1>;
1293 }
1294
1295 multiclass ST_PostInc_nv<string mnemonic, string BaseOp, Operand ImmOp,
1296                          bits<2> MajOp> {
1297   let BaseOpcode = "POST_"#BaseOp in {
1298     def S2_#NAME#_pi : T_StorePI_nv <mnemonic, ImmOp, MajOp>;
1299
1300     // Predicated
1301     defm S2_p#NAME#t : ST_PostInc_Pred_nv <mnemonic, ImmOp, MajOp, 0>;
1302     defm S2_p#NAME#f : ST_PostInc_Pred_nv <mnemonic, ImmOp, MajOp, 1>;
1303   }
1304 }
1305
1306 let accessSize = ByteAccess, isCodeGenOnly = 0 in
1307 defm storerbnew: ST_PostInc_nv <"memb", "STrib", s4_0Imm, 0b00>;
1308
1309 let accessSize = HalfWordAccess, isCodeGenOnly = 0 in
1310 defm storerhnew: ST_PostInc_nv <"memh", "STrih", s4_1Imm, 0b01>;
1311
1312 let accessSize = WordAccess, isCodeGenOnly = 0 in
1313 defm storerinew: ST_PostInc_nv <"memw", "STriw", s4_2Imm, 0b10>;
1314
1315 //===----------------------------------------------------------------------===//
1316 // Template class for post increment .new stores with register offset
1317 //===----------------------------------------------------------------------===//
1318 let isNewValue = 1, mayStore = 1, isNVStore = 1, opNewValue = 3 in
1319 class T_StorePI_RegNV <string mnemonic, bits<2> MajOp, MemAccessSize AccessSz>
1320   : NVInstPI_V4 <(outs IntRegs:$_dst_),
1321                  (ins IntRegs:$src1, ModRegs:$src2, IntRegs:$src3),
1322   #mnemonic#"($src1++$src2) = $src3.new",
1323   [], "$src1 = $_dst_"> {
1324     bits<5> src1;
1325     bits<1> src2;
1326     bits<3> src3;
1327     let accessSize = AccessSz;
1328
1329     let IClass = 0b1010;
1330
1331     let Inst{27-21} = 0b1101101;
1332     let Inst{20-16} = src1;
1333     let Inst{13}    = src2;
1334     let Inst{12-11} = MajOp;
1335     let Inst{10-8}  = src3;
1336     let Inst{7}     = 0b0;
1337   }
1338
1339 let isCodeGenOnly = 0 in {
1340 def S2_storerbnew_pr : T_StorePI_RegNV<"memb", 0b00, ByteAccess>;
1341 def S2_storerhnew_pr : T_StorePI_RegNV<"memh", 0b01, HalfWordAccess>;
1342 def S2_storerinew_pr : T_StorePI_RegNV<"memw", 0b10, WordAccess>;
1343 }
1344
1345 // memb(Rx++#s4:0:circ(Mu))=Nt.new
1346 // memb(Rx++I:circ(Mu))=Nt.new
1347 // memb(Rx++Mu)=Nt.new
1348 // memb(Rx++Mu:brev)=Nt.new
1349 // memh(Rx++#s4:1:circ(Mu))=Nt.new
1350 // memh(Rx++I:circ(Mu))=Nt.new
1351 // memh(Rx++Mu)=Nt.new
1352 // memh(Rx++Mu:brev)=Nt.new
1353
1354 // memw(Rx++#s4:2:circ(Mu))=Nt.new
1355 // memw(Rx++I:circ(Mu))=Nt.new
1356 // memw(Rx++Mu)=Nt.new
1357 // memw(Rx++Mu:brev)=Nt.new
1358
1359 //===----------------------------------------------------------------------===//
1360 // NV/ST -
1361 //===----------------------------------------------------------------------===//
1362
1363 //===----------------------------------------------------------------------===//
1364 // NV/J +
1365 //===----------------------------------------------------------------------===//
1366
1367 //===----------------------------------------------------------------------===//
1368 // multiclass/template class for the new-value compare jumps with the register
1369 // operands.
1370 //===----------------------------------------------------------------------===//
1371
1372 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 11,
1373     opExtentAlign = 2 in
1374 class NVJrr_template<string mnemonic, bits<3> majOp, bit NvOpNum,
1375                       bit isNegCond, bit isTak>
1376   : NVInst_V4<(outs),
1377     (ins IntRegs:$src1, IntRegs:$src2, brtarget:$offset),
1378     "if ("#!if(isNegCond, "!","")#mnemonic#
1379     "($src1"#!if(!eq(NvOpNum, 0),".new, ",", ")#
1380     "$src2"#!if(!eq(NvOpNum, 1),".new))","))")#" jump:"
1381     #!if(isTak, "t","nt")#" $offset", []> {
1382
1383       bits<5> src1;
1384       bits<5> src2;
1385       bits<3> Ns;    // New-Value Operand
1386       bits<5> RegOp; // Non-New-Value Operand
1387       bits<11> offset;
1388
1389       let isTaken = isTak;
1390       let isPredicatedFalse = isNegCond;
1391       let opNewValue{0} = NvOpNum;
1392
1393       let Ns = !if(!eq(NvOpNum, 0), src1{2-0}, src2{2-0});
1394       let RegOp = !if(!eq(NvOpNum, 0), src2, src1);
1395
1396       let IClass = 0b0010;
1397       let Inst{26} = 0b0;
1398       let Inst{25-23} = majOp;
1399       let Inst{22} = isNegCond;
1400       let Inst{18-16} = Ns;
1401       let Inst{13} = isTak;
1402       let Inst{12-8} = RegOp;
1403       let Inst{21-20} = offset{10-9};
1404       let Inst{7-1} = offset{8-2};
1405 }
1406
1407
1408 multiclass NVJrr_cond<string mnemonic, bits<3> majOp, bit NvOpNum,
1409                        bit isNegCond> {
1410   // Branch not taken:
1411   def _nt_V4: NVJrr_template<mnemonic, majOp, NvOpNum, isNegCond, 0>;
1412   // Branch taken:
1413   def _t_V4: NVJrr_template<mnemonic, majOp, NvOpNum, isNegCond, 1>;
1414 }
1415
1416 // NvOpNum = 0 -> First Operand is a new-value Register
1417 // NvOpNum = 1 -> Second Operand is a new-value Register
1418
1419 multiclass NVJrr_base<string mnemonic, string BaseOp, bits<3> majOp,
1420                        bit NvOpNum> {
1421   let BaseOpcode = BaseOp#_NVJ in {
1422     defm _t_Jumpnv : NVJrr_cond<mnemonic, majOp, NvOpNum, 0>; // True cond
1423     defm _f_Jumpnv : NVJrr_cond<mnemonic, majOp, NvOpNum, 1>; // False cond
1424   }
1425 }
1426
1427 // if ([!]cmp.eq(Ns.new,Rt)) jump:[n]t #r9:2
1428 // if ([!]cmp.gt(Ns.new,Rt)) jump:[n]t #r9:2
1429 // if ([!]cmp.gtu(Ns.new,Rt)) jump:[n]t #r9:2
1430 // if ([!]cmp.gt(Rt,Ns.new)) jump:[n]t #r9:2
1431 // if ([!]cmp.gtu(Rt,Ns.new)) jump:[n]t #r9:2
1432
1433 let isPredicated = 1, isBranch = 1, isNewValue = 1, isTerminator = 1,
1434     Defs = [PC], hasSideEffects = 0, validSubTargets = HasV4SubT,
1435     isCodeGenOnly = 0 in {
1436   defm CMPEQrr  : NVJrr_base<"cmp.eq",  "CMPEQ",  0b000, 0>, PredRel;
1437   defm CMPGTrr  : NVJrr_base<"cmp.gt",  "CMPGT",  0b001, 0>, PredRel;
1438   defm CMPGTUrr : NVJrr_base<"cmp.gtu", "CMPGTU", 0b010, 0>, PredRel;
1439   defm CMPLTrr  : NVJrr_base<"cmp.gt",  "CMPLT",  0b011, 1>, PredRel;
1440   defm CMPLTUrr : NVJrr_base<"cmp.gtu", "CMPLTU", 0b100, 1>, PredRel;
1441 }
1442
1443 //===----------------------------------------------------------------------===//
1444 // multiclass/template class for the new-value compare jumps instruction
1445 // with a register and an unsigned immediate (U5) operand.
1446 //===----------------------------------------------------------------------===//
1447
1448 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 11,
1449     opExtentAlign = 2 in
1450 class NVJri_template<string mnemonic, bits<3> majOp, bit isNegCond,
1451                          bit isTak>
1452   : NVInst_V4<(outs),
1453     (ins IntRegs:$src1, u5Imm:$src2, brtarget:$offset),
1454     "if ("#!if(isNegCond, "!","")#mnemonic#"($src1.new, #$src2)) jump:"
1455     #!if(isTak, "t","nt")#" $offset", []> {
1456
1457       let isTaken = isTak;
1458       let isPredicatedFalse = isNegCond;
1459       let isTaken = isTak;
1460
1461       bits<3> src1;
1462       bits<5> src2;
1463       bits<11> offset;
1464
1465       let IClass = 0b0010;
1466       let Inst{26} = 0b1;
1467       let Inst{25-23} = majOp;
1468       let Inst{22} = isNegCond;
1469       let Inst{18-16} = src1;
1470       let Inst{13} = isTak;
1471       let Inst{12-8} = src2;
1472       let Inst{21-20} = offset{10-9};
1473       let Inst{7-1} = offset{8-2};
1474 }
1475
1476 multiclass NVJri_cond<string mnemonic, bits<3> majOp, bit isNegCond> {
1477   // Branch not taken:
1478   def _nt_V4: NVJri_template<mnemonic, majOp, isNegCond, 0>;
1479   // Branch taken:
1480   def _t_V4: NVJri_template<mnemonic, majOp, isNegCond, 1>;
1481 }
1482
1483 multiclass NVJri_base<string mnemonic, string BaseOp, bits<3> majOp> {
1484   let BaseOpcode = BaseOp#_NVJri in {
1485     defm _t_Jumpnv : NVJri_cond<mnemonic, majOp, 0>; // True Cond
1486     defm _f_Jumpnv : NVJri_cond<mnemonic, majOp, 1>; // False cond
1487   }
1488 }
1489
1490 // if ([!]cmp.eq(Ns.new,#U5)) jump:[n]t #r9:2
1491 // if ([!]cmp.gt(Ns.new,#U5)) jump:[n]t #r9:2
1492 // if ([!]cmp.gtu(Ns.new,#U5)) jump:[n]t #r9:2
1493
1494 let isPredicated = 1, isBranch = 1, isNewValue = 1, isTerminator = 1,
1495     Defs = [PC], hasSideEffects = 0, validSubTargets = HasV4SubT,
1496     isCodeGenOnly = 0 in {
1497   defm CMPEQri  : NVJri_base<"cmp.eq", "CMPEQ", 0b000>, PredRel;
1498   defm CMPGTri  : NVJri_base<"cmp.gt", "CMPGT", 0b001>, PredRel;
1499   defm CMPGTUri : NVJri_base<"cmp.gtu", "CMPGTU", 0b010>, PredRel;
1500 }
1501
1502 //===----------------------------------------------------------------------===//
1503 // multiclass/template class for the new-value compare jumps instruction
1504 // with a register and an hardcoded 0/-1 immediate value.
1505 //===----------------------------------------------------------------------===//
1506
1507 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 11,
1508     opExtentAlign = 2 in
1509 class NVJ_ConstImm_template<string mnemonic, bits<3> majOp, string ImmVal,
1510                             bit isNegCond, bit isTak>
1511   : NVInst_V4<(outs),
1512     (ins IntRegs:$src1, brtarget:$offset),
1513     "if ("#!if(isNegCond, "!","")#mnemonic
1514     #"($src1.new, #"#ImmVal#")) jump:"
1515     #!if(isTak, "t","nt")#" $offset", []> {
1516
1517       let isTaken = isTak;
1518       let isPredicatedFalse = isNegCond;
1519       let isTaken = isTak;
1520
1521       bits<3> src1;
1522       bits<11> offset;
1523       let IClass = 0b0010;
1524       let Inst{26} = 0b1;
1525       let Inst{25-23} = majOp;
1526       let Inst{22} = isNegCond;
1527       let Inst{18-16} = src1;
1528       let Inst{13} = isTak;
1529       let Inst{21-20} = offset{10-9};
1530       let Inst{7-1} = offset{8-2};
1531 }
1532
1533 multiclass NVJ_ConstImm_cond<string mnemonic, bits<3> majOp, string ImmVal,
1534                              bit isNegCond> {
1535   // Branch not taken:
1536   def _nt_V4: NVJ_ConstImm_template<mnemonic, majOp, ImmVal, isNegCond, 0>;
1537   // Branch taken:
1538   def _t_V4: NVJ_ConstImm_template<mnemonic, majOp, ImmVal, isNegCond, 1>;
1539 }
1540
1541 multiclass NVJ_ConstImm_base<string mnemonic, string BaseOp, bits<3> majOp,
1542                              string ImmVal> {
1543   let BaseOpcode = BaseOp#_NVJ_ConstImm in {
1544     defm _t_Jumpnv : NVJ_ConstImm_cond<mnemonic, majOp, ImmVal, 0>; // True
1545     defm _f_Jumpnv : NVJ_ConstImm_cond<mnemonic, majOp, ImmVal, 1>; // False
1546   }
1547 }
1548
1549 // if ([!]tstbit(Ns.new,#0)) jump:[n]t #r9:2
1550 // if ([!]cmp.eq(Ns.new,#-1)) jump:[n]t #r9:2
1551 // if ([!]cmp.gt(Ns.new,#-1)) jump:[n]t #r9:2
1552
1553 let isPredicated = 1, isBranch = 1, isNewValue = 1, isTerminator=1,
1554     Defs = [PC], hasSideEffects = 0, isCodeGenOnly = 0 in {
1555   defm TSTBIT0  : NVJ_ConstImm_base<"tstbit", "TSTBIT", 0b011, "0">, PredRel;
1556   defm CMPEQn1  : NVJ_ConstImm_base<"cmp.eq", "CMPEQ",  0b100, "-1">, PredRel;
1557   defm CMPGTn1  : NVJ_ConstImm_base<"cmp.gt", "CMPGT",  0b101, "-1">, PredRel;
1558 }
1559
1560 // J4_hintjumpr: Hint indirect conditional jump.
1561 let isBranch = 1, isIndirectBranch = 1, hasSideEffects = 0, isCodeGenOnly = 0 in
1562 def J4_hintjumpr: JRInst <
1563   (outs),
1564   (ins IntRegs:$Rs),
1565   "hintjr($Rs)"> {
1566     bits<5> Rs;
1567     let IClass = 0b0101;
1568     let Inst{27-21} = 0b0010101;
1569     let Inst{20-16} = Rs;
1570   }
1571
1572 //===----------------------------------------------------------------------===//
1573 // NV/J -
1574 //===----------------------------------------------------------------------===//
1575
1576 //===----------------------------------------------------------------------===//
1577 // CR +
1578 //===----------------------------------------------------------------------===//
1579
1580 // PC-relative add
1581 let hasNewValue = 1, isExtendable = 1, opExtendable = 1,
1582     isExtentSigned = 0, opExtentBits = 6, hasSideEffects = 0,
1583     Uses = [PC], validSubTargets = HasV4SubT in
1584 def C4_addipc : CRInst <(outs IntRegs:$Rd), (ins u6Ext:$u6),
1585   "$Rd = add(pc, #$u6)", [], "", CR_tc_2_SLOT3 > {
1586     bits<5> Rd;
1587     bits<6> u6;
1588
1589     let IClass = 0b0110;
1590     let Inst{27-16} = 0b101001001001;
1591     let Inst{12-7} = u6;
1592     let Inst{4-0} = Rd;
1593   }
1594
1595
1596
1597 let hasSideEffects = 0 in
1598 class T_LOGICAL_3OP<string MnOp1, string MnOp2, bits<2> OpBits, bit IsNeg>
1599     : CRInst<(outs PredRegs:$Pd),
1600              (ins PredRegs:$Ps, PredRegs:$Pt, PredRegs:$Pu),
1601              "$Pd = " # MnOp1 # "($Ps, " # MnOp2 # "($Pt, " #
1602                    !if (IsNeg,"!","") # "$Pu))",
1603              [], "", CR_tc_2early_SLOT23> {
1604   bits<2> Pd;
1605   bits<2> Ps;
1606   bits<2> Pt;
1607   bits<2> Pu;
1608
1609   let IClass = 0b0110;
1610   let Inst{27-24} = 0b1011;
1611   let Inst{23} = IsNeg;
1612   let Inst{22-21} = OpBits;
1613   let Inst{20} = 0b1;
1614   let Inst{17-16} = Ps;
1615   let Inst{13} = 0b0;
1616   let Inst{9-8} = Pt;
1617   let Inst{7-6} = Pu;
1618   let Inst{1-0} = Pd;
1619 }
1620
1621 let isCodeGenOnly = 0 in {
1622 def C4_and_and  : T_LOGICAL_3OP<"and", "and", 0b00, 0>;
1623 def C4_and_or   : T_LOGICAL_3OP<"and", "or",  0b01, 0>;
1624 def C4_or_and   : T_LOGICAL_3OP<"or",  "and", 0b10, 0>;
1625 def C4_or_or    : T_LOGICAL_3OP<"or",  "or",  0b11, 0>;
1626 def C4_and_andn : T_LOGICAL_3OP<"and", "and", 0b00, 1>;
1627 def C4_and_orn  : T_LOGICAL_3OP<"and", "or",  0b01, 1>;
1628 def C4_or_andn  : T_LOGICAL_3OP<"or",  "and", 0b10, 1>;
1629 def C4_or_orn   : T_LOGICAL_3OP<"or",  "or",  0b11, 1>;
1630 }
1631
1632 //===----------------------------------------------------------------------===//
1633 // CR -
1634 //===----------------------------------------------------------------------===//
1635
1636 //===----------------------------------------------------------------------===//
1637 // XTYPE/ALU +
1638 //===----------------------------------------------------------------------===//
1639
1640 //  Add and accumulate.
1641 //  Rd=add(Rs,add(Ru,#s6))
1642 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 6,
1643 validSubTargets = HasV4SubT in
1644 def ADDr_ADDri_V4 : MInst<(outs IntRegs:$dst),
1645           (ins IntRegs:$src1, IntRegs:$src2, s6Ext:$src3),
1646           "$dst = add($src1, add($src2, #$src3))",
1647           [(set (i32 IntRegs:$dst),
1648            (add (i32 IntRegs:$src1), (add (i32 IntRegs:$src2),
1649                                           s6_16ExtPred:$src3)))]>,
1650           Requires<[HasV4T]>;
1651
1652 //  Rd=add(Rs,sub(#s6,Ru))
1653 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 6,
1654 validSubTargets = HasV4SubT in
1655 def ADDr_SUBri_V4 : MInst<(outs IntRegs:$dst),
1656           (ins IntRegs:$src1, s6Ext:$src2, IntRegs:$src3),
1657           "$dst = add($src1, sub(#$src2, $src3))",
1658           [(set (i32 IntRegs:$dst),
1659            (add (i32 IntRegs:$src1), (sub s6_10ExtPred:$src2,
1660                                           (i32 IntRegs:$src3))))]>,
1661           Requires<[HasV4T]>;
1662
1663 // Generates the same instruction as ADDr_SUBri_V4 but matches different
1664 // pattern.
1665 //  Rd=add(Rs,sub(#s6,Ru))
1666 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 6,
1667 validSubTargets = HasV4SubT in
1668 def ADDri_SUBr_V4 : MInst<(outs IntRegs:$dst),
1669           (ins IntRegs:$src1, s6Ext:$src2, IntRegs:$src3),
1670           "$dst = add($src1, sub(#$src2, $src3))",
1671           [(set (i32 IntRegs:$dst),
1672                 (sub (add (i32 IntRegs:$src1), s6_10ExtPred:$src2),
1673                      (i32 IntRegs:$src3)))]>,
1674           Requires<[HasV4T]>;
1675
1676
1677 //  Add or subtract doublewords with carry.
1678 //TODO:
1679 //  Rdd=add(Rss,Rtt,Px):carry
1680 //TODO:
1681 //  Rdd=sub(Rss,Rtt,Px):carry
1682
1683
1684 //  Logical doublewords.
1685 //  Rdd=and(Rtt,~Rss)
1686 let validSubTargets = HasV4SubT in
1687 def ANDd_NOTd_V4 : MInst<(outs DoubleRegs:$dst),
1688           (ins DoubleRegs:$src1, DoubleRegs:$src2),
1689           "$dst = and($src1, ~$src2)",
1690           [(set (i64 DoubleRegs:$dst), (and (i64 DoubleRegs:$src1),
1691                                       (not (i64 DoubleRegs:$src2))))]>,
1692           Requires<[HasV4T]>;
1693
1694 //  Rdd=or(Rtt,~Rss)
1695 let validSubTargets = HasV4SubT in
1696 def ORd_NOTd_V4 : MInst<(outs DoubleRegs:$dst),
1697           (ins DoubleRegs:$src1, DoubleRegs:$src2),
1698           "$dst = or($src1, ~$src2)",
1699           [(set (i64 DoubleRegs:$dst),
1700            (or (i64 DoubleRegs:$src1), (not (i64 DoubleRegs:$src2))))]>,
1701           Requires<[HasV4T]>;
1702
1703
1704 //  Logical-logical doublewords.
1705 //  Rxx^=xor(Rss,Rtt)
1706 let validSubTargets = HasV4SubT in
1707 def XORd_XORdd: MInst_acc<(outs DoubleRegs:$dst),
1708           (ins DoubleRegs:$src1, DoubleRegs:$src2, DoubleRegs:$src3),
1709           "$dst ^= xor($src2, $src3)",
1710           [(set (i64 DoubleRegs:$dst),
1711            (xor (i64 DoubleRegs:$src1), (xor (i64 DoubleRegs:$src2),
1712                                              (i64 DoubleRegs:$src3))))],
1713           "$src1 = $dst">,
1714           Requires<[HasV4T]>;
1715
1716
1717 // Logical-logical words.
1718 // Rx=or(Ru,and(Rx,#s10))
1719 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 10,
1720 validSubTargets = HasV4SubT in
1721 def ORr_ANDri_V4 : MInst_acc<(outs IntRegs:$dst),
1722             (ins IntRegs:$src1, IntRegs: $src2, s10Ext:$src3),
1723             "$dst = or($src1, and($src2, #$src3))",
1724             [(set (i32 IntRegs:$dst),
1725                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1726                                                 s10ExtPred:$src3)))],
1727             "$src2 = $dst">,
1728             Requires<[HasV4T]>;
1729
1730 // Rx[&|^]=and(Rs,Rt)
1731 // Rx&=and(Rs,Rt)
1732 let validSubTargets = HasV4SubT in
1733 def ANDr_ANDrr_V4 : MInst_acc<(outs IntRegs:$dst),
1734             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1735             "$dst &= and($src2, $src3)",
1736             [(set (i32 IntRegs:$dst),
1737                   (and (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1738                                                  (i32 IntRegs:$src3))))],
1739             "$src1 = $dst">,
1740             Requires<[HasV4T]>;
1741
1742 // Rx|=and(Rs,Rt)
1743 let validSubTargets = HasV4SubT, CextOpcode = "ORr_ANDr", InputType = "reg" in
1744 def ORr_ANDrr_V4 : MInst_acc<(outs IntRegs:$dst),
1745             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1746             "$dst |= and($src2, $src3)",
1747             [(set (i32 IntRegs:$dst),
1748                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1749                                                 (i32 IntRegs:$src3))))],
1750             "$src1 = $dst">,
1751             Requires<[HasV4T]>, ImmRegRel;
1752
1753 // Rx^=and(Rs,Rt)
1754 let validSubTargets = HasV4SubT in
1755 def XORr_ANDrr_V4 : MInst_acc<(outs IntRegs:$dst),
1756             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1757             "$dst ^= and($src2, $src3)",
1758             [(set (i32 IntRegs:$dst),
1759              (xor (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1760                                             (i32 IntRegs:$src3))))],
1761             "$src1 = $dst">,
1762             Requires<[HasV4T]>;
1763
1764 // Rx[&|^]=and(Rs,~Rt)
1765 // Rx&=and(Rs,~Rt)
1766 let validSubTargets = HasV4SubT in
1767 def ANDr_ANDr_NOTr_V4 : MInst_acc<(outs IntRegs:$dst),
1768             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1769             "$dst &= and($src2, ~$src3)",
1770             [(set (i32 IntRegs:$dst),
1771                   (and (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1772                                                  (not (i32 IntRegs:$src3)))))],
1773             "$src1 = $dst">,
1774             Requires<[HasV4T]>;
1775
1776 // Rx|=and(Rs,~Rt)
1777 let validSubTargets = HasV4SubT in
1778 def ORr_ANDr_NOTr_V4 : MInst_acc<(outs IntRegs:$dst),
1779             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1780             "$dst |= and($src2, ~$src3)",
1781             [(set (i32 IntRegs:$dst),
1782              (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1783                                            (not (i32 IntRegs:$src3)))))],
1784             "$src1 = $dst">,
1785             Requires<[HasV4T]>;
1786
1787 // Rx^=and(Rs,~Rt)
1788 let validSubTargets = HasV4SubT in
1789 def XORr_ANDr_NOTr_V4 : MInst_acc<(outs IntRegs:$dst),
1790             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1791             "$dst ^= and($src2, ~$src3)",
1792             [(set (i32 IntRegs:$dst),
1793              (xor (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1794                                             (not (i32 IntRegs:$src3)))))],
1795             "$src1 = $dst">,
1796             Requires<[HasV4T]>;
1797
1798 // Rx[&|^]=or(Rs,Rt)
1799 // Rx&=or(Rs,Rt)
1800 let validSubTargets = HasV4SubT in
1801 def ANDr_ORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1802             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1803             "$dst &= or($src2, $src3)",
1804             [(set (i32 IntRegs:$dst),
1805                   (and (i32 IntRegs:$src1), (or (i32 IntRegs:$src2),
1806                                                 (i32 IntRegs:$src3))))],
1807             "$src1 = $dst">,
1808             Requires<[HasV4T]>;
1809
1810 // Rx|=or(Rs,Rt)
1811 let validSubTargets = HasV4SubT, CextOpcode = "ORr_ORr", InputType = "reg" in
1812 def ORr_ORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1813             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1814             "$dst |= or($src2, $src3)",
1815             [(set (i32 IntRegs:$dst),
1816                   (or (i32 IntRegs:$src1), (or (i32 IntRegs:$src2),
1817                                                (i32 IntRegs:$src3))))],
1818             "$src1 = $dst">,
1819             Requires<[HasV4T]>, ImmRegRel;
1820
1821 // Rx^=or(Rs,Rt)
1822 let validSubTargets = HasV4SubT in
1823 def XORr_ORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1824             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1825             "$dst ^= or($src2, $src3)",
1826             [(set (i32 IntRegs:$dst),
1827              (xor (i32 IntRegs:$src1), (or (i32 IntRegs:$src2),
1828                                            (i32 IntRegs:$src3))))],
1829             "$src1 = $dst">,
1830             Requires<[HasV4T]>;
1831
1832 // Rx[&|^]=xor(Rs,Rt)
1833 // Rx&=xor(Rs,Rt)
1834 let validSubTargets = HasV4SubT in
1835 def ANDr_XORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1836             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1837             "$dst &= xor($src2, $src3)",
1838             [(set (i32 IntRegs:$dst),
1839                   (and (i32 IntRegs:$src1), (xor (i32 IntRegs:$src2),
1840                                                  (i32 IntRegs:$src3))))],
1841             "$src1 = $dst">,
1842             Requires<[HasV4T]>;
1843
1844 // Rx|=xor(Rs,Rt)
1845 let validSubTargets = HasV4SubT in
1846 def ORr_XORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1847             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1848             "$dst |= xor($src2, $src3)",
1849             [(set (i32 IntRegs:$dst),
1850                   (and (i32 IntRegs:$src1), (xor (i32 IntRegs:$src2),
1851                                                  (i32 IntRegs:$src3))))],
1852             "$src1 = $dst">,
1853             Requires<[HasV4T]>;
1854
1855 // Rx^=xor(Rs,Rt)
1856 let validSubTargets = HasV4SubT in
1857 def XORr_XORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1858             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1859             "$dst ^= xor($src2, $src3)",
1860             [(set (i32 IntRegs:$dst),
1861              (and (i32 IntRegs:$src1), (xor (i32 IntRegs:$src2),
1862                                             (i32 IntRegs:$src3))))],
1863             "$src1 = $dst">,
1864             Requires<[HasV4T]>;
1865
1866 // Rx|=and(Rs,#s10)
1867 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 10,
1868 validSubTargets = HasV4SubT, CextOpcode = "ORr_ANDr", InputType = "imm" in
1869 def ORr_ANDri2_V4 : MInst_acc<(outs IntRegs:$dst),
1870             (ins IntRegs:$src1, IntRegs: $src2, s10Ext:$src3),
1871             "$dst |= and($src2, #$src3)",
1872             [(set (i32 IntRegs:$dst),
1873                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1874                                                 s10ExtPred:$src3)))],
1875             "$src1 = $dst">,
1876             Requires<[HasV4T]>, ImmRegRel;
1877
1878 // Rx|=or(Rs,#s10)
1879 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 10,
1880 validSubTargets = HasV4SubT, CextOpcode = "ORr_ORr", InputType = "imm" in
1881 def ORr_ORri_V4 : MInst_acc<(outs IntRegs:$dst),
1882             (ins IntRegs:$src1, IntRegs: $src2, s10Ext:$src3),
1883             "$dst |= or($src2, #$src3)",
1884             [(set (i32 IntRegs:$dst),
1885                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1886                                                 s10ExtPred:$src3)))],
1887             "$src1 = $dst">,
1888             Requires<[HasV4T]>, ImmRegRel;
1889
1890
1891 //    Modulo wrap
1892 //        Rd=modwrap(Rs,Rt)
1893 //    Round
1894 //        Rd=cround(Rs,#u5)
1895 //        Rd=cround(Rs,Rt)
1896 //        Rd=round(Rs,#u5)[:sat]
1897 //        Rd=round(Rs,Rt)[:sat]
1898 //    Vector reduce add unsigned halfwords
1899 //        Rd=vraddh(Rss,Rtt)
1900 //    Vector add bytes
1901 //        Rdd=vaddb(Rss,Rtt)
1902 //    Vector conditional negate
1903 //        Rdd=vcnegh(Rss,Rt)
1904 //        Rxx+=vrcnegh(Rss,Rt)
1905 //    Vector maximum bytes
1906 //        Rdd=vmaxb(Rtt,Rss)
1907 //    Vector reduce maximum halfwords
1908 //        Rxx=vrmaxh(Rss,Ru)
1909 //        Rxx=vrmaxuh(Rss,Ru)
1910 //    Vector reduce maximum words
1911 //        Rxx=vrmaxuw(Rss,Ru)
1912 //        Rxx=vrmaxw(Rss,Ru)
1913 //    Vector minimum bytes
1914 //        Rdd=vminb(Rtt,Rss)
1915 //    Vector reduce minimum halfwords
1916 //        Rxx=vrminh(Rss,Ru)
1917 //        Rxx=vrminuh(Rss,Ru)
1918 //    Vector reduce minimum words
1919 //        Rxx=vrminuw(Rss,Ru)
1920 //        Rxx=vrminw(Rss,Ru)
1921 //    Vector subtract bytes
1922 //        Rdd=vsubb(Rss,Rtt)
1923
1924 //===----------------------------------------------------------------------===//
1925 // XTYPE/ALU -
1926 //===----------------------------------------------------------------------===//
1927
1928
1929 //===----------------------------------------------------------------------===//
1930 // XTYPE/MPY +
1931 //===----------------------------------------------------------------------===//
1932
1933 // Multiply and user lower result.
1934 // Rd=add(#u6,mpyi(Rs,#U6))
1935 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 6,
1936 validSubTargets = HasV4SubT in
1937 def ADDi_MPYri_V4 : MInst<(outs IntRegs:$dst),
1938             (ins u6Ext:$src1, IntRegs:$src2, u6Imm:$src3),
1939             "$dst = add(#$src1, mpyi($src2, #$src3))",
1940             [(set (i32 IntRegs:$dst),
1941                   (add (mul (i32 IntRegs:$src2), u6ImmPred:$src3),
1942                        u6ExtPred:$src1))]>,
1943             Requires<[HasV4T]>;
1944
1945 // Rd=add(##,mpyi(Rs,#U6))
1946 def : Pat <(add (mul (i32 IntRegs:$src2), u6ImmPred:$src3),
1947                      (HexagonCONST32 tglobaladdr:$src1)),
1948            (i32 (ADDi_MPYri_V4 tglobaladdr:$src1, IntRegs:$src2,
1949                                u6ImmPred:$src3))>;
1950
1951 // Rd=add(#u6,mpyi(Rs,Rt))
1952 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 6,
1953 validSubTargets = HasV4SubT, InputType = "imm", CextOpcode = "ADD_MPY" in
1954 def ADDi_MPYrr_V4 : MInst<(outs IntRegs:$dst),
1955             (ins u6Ext:$src1, IntRegs:$src2, IntRegs:$src3),
1956             "$dst = add(#$src1, mpyi($src2, $src3))",
1957             [(set (i32 IntRegs:$dst),
1958                   (add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
1959                        u6ExtPred:$src1))]>,
1960             Requires<[HasV4T]>, ImmRegRel;
1961
1962 // Rd=add(##,mpyi(Rs,Rt))
1963 def : Pat <(add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
1964                      (HexagonCONST32 tglobaladdr:$src1)),
1965            (i32 (ADDi_MPYrr_V4 tglobaladdr:$src1, IntRegs:$src2,
1966                                IntRegs:$src3))>;
1967
1968 // Rd=add(Ru,mpyi(#u6:2,Rs))
1969 let validSubTargets = HasV4SubT in
1970 def ADDr_MPYir_V4 : MInst<(outs IntRegs:$dst),
1971             (ins IntRegs:$src1, u6Imm:$src2, IntRegs:$src3),
1972             "$dst = add($src1, mpyi(#$src2, $src3))",
1973             [(set (i32 IntRegs:$dst),
1974              (add (i32 IntRegs:$src1), (mul (i32 IntRegs:$src3),
1975                                             u6_2ImmPred:$src2)))]>,
1976             Requires<[HasV4T]>;
1977
1978 // Rd=add(Ru,mpyi(Rs,#u6))
1979 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 6,
1980 validSubTargets = HasV4SubT, InputType = "imm", CextOpcode = "ADD_MPY" in
1981 def ADDr_MPYri_V4 : MInst<(outs IntRegs:$dst),
1982             (ins IntRegs:$src1, IntRegs:$src2, u6Ext:$src3),
1983             "$dst = add($src1, mpyi($src2, #$src3))",
1984             [(set (i32 IntRegs:$dst),
1985                   (add (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
1986                                                  u6ExtPred:$src3)))]>,
1987             Requires<[HasV4T]>, ImmRegRel;
1988
1989 // Rx=add(Ru,mpyi(Rx,Rs))
1990 let validSubTargets = HasV4SubT, InputType = "reg", CextOpcode = "ADD_MPY" in
1991 def ADDr_MPYrr_V4 : MInst_acc<(outs IntRegs:$dst),
1992             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1993             "$dst = add($src1, mpyi($src2, $src3))",
1994             [(set (i32 IntRegs:$dst),
1995              (add (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
1996                                             (i32 IntRegs:$src3))))],
1997             "$src2 = $dst">,
1998             Requires<[HasV4T]>, ImmRegRel;
1999
2000
2001 // Polynomial multiply words
2002 // Rdd=pmpyw(Rs,Rt)
2003 // Rxx^=pmpyw(Rs,Rt)
2004
2005 // Vector reduce multiply word by signed half (32x16)
2006 // Rdd=vrmpyweh(Rss,Rtt)[:<<1]
2007 // Rdd=vrmpywoh(Rss,Rtt)[:<<1]
2008 // Rxx+=vrmpyweh(Rss,Rtt)[:<<1]
2009 // Rxx+=vrmpywoh(Rss,Rtt)[:<<1]
2010
2011 // Multiply and use upper result
2012 // Rd=mpy(Rs,Rt.H):<<1:sat
2013 // Rd=mpy(Rs,Rt.L):<<1:sat
2014 // Rd=mpy(Rs,Rt):<<1
2015 // Rd=mpy(Rs,Rt):<<1:sat
2016 // Rd=mpysu(Rs,Rt)
2017 // Rx+=mpy(Rs,Rt):<<1:sat
2018 // Rx-=mpy(Rs,Rt):<<1:sat
2019
2020 // Vector multiply bytes
2021 // Rdd=vmpybsu(Rs,Rt)
2022 // Rdd=vmpybu(Rs,Rt)
2023 // Rxx+=vmpybsu(Rs,Rt)
2024 // Rxx+=vmpybu(Rs,Rt)
2025
2026 // Vector polynomial multiply halfwords
2027 // Rdd=vpmpyh(Rs,Rt)
2028 // Rxx^=vpmpyh(Rs,Rt)
2029
2030 //===----------------------------------------------------------------------===//
2031 // XTYPE/MPY -
2032 //===----------------------------------------------------------------------===//
2033
2034
2035 //===----------------------------------------------------------------------===//
2036 // XTYPE/SHIFT +
2037 //===----------------------------------------------------------------------===//
2038
2039 // Shift by immediate and accumulate.
2040 // Rx=add(#u8,asl(Rx,#U5))
2041 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2042 validSubTargets = HasV4SubT in
2043 def ADDi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
2044             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2045             "$dst = add(#$src1, asl($src2, #$src3))",
2046             [(set (i32 IntRegs:$dst),
2047                   (add (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
2048                        u8ExtPred:$src1))],
2049             "$src2 = $dst">,
2050             Requires<[HasV4T]>;
2051
2052 // Rx=add(#u8,lsr(Rx,#U5))
2053 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2054 validSubTargets = HasV4SubT in
2055 def ADDi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
2056             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2057             "$dst = add(#$src1, lsr($src2, #$src3))",
2058             [(set (i32 IntRegs:$dst),
2059                   (add (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
2060                        u8ExtPred:$src1))],
2061             "$src2 = $dst">,
2062             Requires<[HasV4T]>;
2063
2064 // Rx=sub(#u8,asl(Rx,#U5))
2065 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2066 validSubTargets = HasV4SubT in
2067 def SUBi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
2068             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2069             "$dst = sub(#$src1, asl($src2, #$src3))",
2070             [(set (i32 IntRegs:$dst),
2071                   (sub (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
2072                        u8ExtPred:$src1))],
2073             "$src2 = $dst">,
2074             Requires<[HasV4T]>;
2075
2076 // Rx=sub(#u8,lsr(Rx,#U5))
2077 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2078 validSubTargets = HasV4SubT in
2079 def SUBi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
2080             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2081             "$dst = sub(#$src1, lsr($src2, #$src3))",
2082             [(set (i32 IntRegs:$dst),
2083                   (sub (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
2084                        u8ExtPred:$src1))],
2085             "$src2 = $dst">,
2086             Requires<[HasV4T]>;
2087
2088
2089 //Shift by immediate and logical.
2090 //Rx=and(#u8,asl(Rx,#U5))
2091 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2092 validSubTargets = HasV4SubT in
2093 def ANDi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
2094             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2095             "$dst = and(#$src1, asl($src2, #$src3))",
2096             [(set (i32 IntRegs:$dst),
2097                   (and (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
2098                        u8ExtPred:$src1))],
2099             "$src2 = $dst">,
2100             Requires<[HasV4T]>;
2101
2102 //Rx=and(#u8,lsr(Rx,#U5))
2103 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2104 validSubTargets = HasV4SubT in
2105 def ANDi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
2106             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2107             "$dst = and(#$src1, lsr($src2, #$src3))",
2108             [(set (i32 IntRegs:$dst),
2109                   (and (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
2110                        u8ExtPred:$src1))],
2111             "$src2 = $dst">,
2112             Requires<[HasV4T]>;
2113
2114 //Rx=or(#u8,asl(Rx,#U5))
2115 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2116 AddedComplexity = 30, validSubTargets = HasV4SubT in
2117 def ORi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
2118             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2119             "$dst = or(#$src1, asl($src2, #$src3))",
2120             [(set (i32 IntRegs:$dst),
2121                   (or (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
2122                       u8ExtPred:$src1))],
2123             "$src2 = $dst">,
2124             Requires<[HasV4T]>;
2125
2126 //Rx=or(#u8,lsr(Rx,#U5))
2127 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
2128 AddedComplexity = 30, validSubTargets = HasV4SubT in
2129 def ORi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
2130             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
2131             "$dst = or(#$src1, lsr($src2, #$src3))",
2132             [(set (i32 IntRegs:$dst),
2133                   (or (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
2134                       u8ExtPred:$src1))],
2135             "$src2 = $dst">,
2136             Requires<[HasV4T]>;
2137
2138
2139 //Shift by register.
2140 //Rd=lsl(#s6,Rt)
2141 let validSubTargets = HasV4SubT in {
2142 def LSLi_V4 : MInst<(outs IntRegs:$dst), (ins s6Imm:$src1, IntRegs:$src2),
2143             "$dst = lsl(#$src1, $src2)",
2144             [(set (i32 IntRegs:$dst), (shl s6ImmPred:$src1,
2145                                            (i32 IntRegs:$src2)))]>,
2146             Requires<[HasV4T]>;
2147
2148
2149 //Shift by register and logical.
2150 //Rxx^=asl(Rss,Rt)
2151 def ASLd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
2152             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
2153             "$dst ^= asl($src2, $src3)",
2154             [(set (i64 DoubleRegs:$dst),
2155                   (xor (i64 DoubleRegs:$src1), (shl (i64 DoubleRegs:$src2),
2156                                                     (i32 IntRegs:$src3))))],
2157             "$src1 = $dst">,
2158             Requires<[HasV4T]>;
2159
2160 //Rxx^=asr(Rss,Rt)
2161 def ASRd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
2162             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
2163             "$dst ^= asr($src2, $src3)",
2164             [(set (i64 DoubleRegs:$dst),
2165                   (xor (i64 DoubleRegs:$src1), (sra (i64 DoubleRegs:$src2),
2166                                                     (i32 IntRegs:$src3))))],
2167             "$src1 = $dst">,
2168             Requires<[HasV4T]>;
2169
2170 //Rxx^=lsl(Rss,Rt)
2171 def LSLd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
2172             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
2173             "$dst ^= lsl($src2, $src3)",
2174             [(set (i64 DoubleRegs:$dst), (xor (i64 DoubleRegs:$src1),
2175                                               (shl (i64 DoubleRegs:$src2),
2176                                                    (i32 IntRegs:$src3))))],
2177             "$src1 = $dst">,
2178             Requires<[HasV4T]>;
2179
2180 //Rxx^=lsr(Rss,Rt)
2181 def LSRd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
2182             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
2183             "$dst ^= lsr($src2, $src3)",
2184             [(set (i64 DoubleRegs:$dst),
2185                   (xor (i64 DoubleRegs:$src1), (srl (i64 DoubleRegs:$src2),
2186                                                     (i32 IntRegs:$src3))))],
2187             "$src1 = $dst">,
2188             Requires<[HasV4T]>;
2189 }
2190
2191 //===----------------------------------------------------------------------===//
2192 // XTYPE/SHIFT -
2193 //===----------------------------------------------------------------------===//
2194
2195 //===----------------------------------------------------------------------===//
2196 // MEMOP: Word, Half, Byte
2197 //===----------------------------------------------------------------------===//
2198
2199 def MEMOPIMM : SDNodeXForm<imm, [{
2200   // Call the transformation function XformM5ToU5Imm to get the negative
2201   // immediate's positive counterpart.
2202   int32_t imm = N->getSExtValue();
2203   return XformM5ToU5Imm(imm);
2204 }]>;
2205
2206 def MEMOPIMM_HALF : SDNodeXForm<imm, [{
2207   // -1 .. -31 represented as 65535..65515
2208   // assigning to a short restores our desired signed value.
2209   // Call the transformation function XformM5ToU5Imm to get the negative
2210   // immediate's positive counterpart.
2211   int16_t imm = N->getSExtValue();
2212   return XformM5ToU5Imm(imm);
2213 }]>;
2214
2215 def MEMOPIMM_BYTE : SDNodeXForm<imm, [{
2216   // -1 .. -31 represented as 255..235
2217   // assigning to a char restores our desired signed value.
2218   // Call the transformation function XformM5ToU5Imm to get the negative
2219   // immediate's positive counterpart.
2220   int8_t imm = N->getSExtValue();
2221   return XformM5ToU5Imm(imm);
2222 }]>;
2223
2224 def SETMEMIMM : SDNodeXForm<imm, [{
2225    // Return the bit position we will set [0-31].
2226    // As an SDNode.
2227    int32_t imm = N->getSExtValue();
2228    return XformMskToBitPosU5Imm(imm);
2229 }]>;
2230
2231 def CLRMEMIMM : SDNodeXForm<imm, [{
2232    // Return the bit position we will clear [0-31].
2233    // As an SDNode.
2234    // we bit negate the value first
2235    int32_t imm = ~(N->getSExtValue());
2236    return XformMskToBitPosU5Imm(imm);
2237 }]>;
2238
2239 def SETMEMIMM_SHORT : SDNodeXForm<imm, [{
2240    // Return the bit position we will set [0-15].
2241    // As an SDNode.
2242    int16_t imm = N->getSExtValue();
2243    return XformMskToBitPosU4Imm(imm);
2244 }]>;
2245
2246 def CLRMEMIMM_SHORT : SDNodeXForm<imm, [{
2247    // Return the bit position we will clear [0-15].
2248    // As an SDNode.
2249    // we bit negate the value first
2250    int16_t imm = ~(N->getSExtValue());
2251    return XformMskToBitPosU4Imm(imm);
2252 }]>;
2253
2254 def SETMEMIMM_BYTE : SDNodeXForm<imm, [{
2255    // Return the bit position we will set [0-7].
2256    // As an SDNode.
2257    int8_t imm =  N->getSExtValue();
2258    return XformMskToBitPosU3Imm(imm);
2259 }]>;
2260
2261 def CLRMEMIMM_BYTE : SDNodeXForm<imm, [{
2262    // Return the bit position we will clear [0-7].
2263    // As an SDNode.
2264    // we bit negate the value first
2265    int8_t imm = ~(N->getSExtValue());
2266    return XformMskToBitPosU3Imm(imm);
2267 }]>;
2268
2269 //===----------------------------------------------------------------------===//
2270 // Template class for MemOp instructions with the register value.
2271 //===----------------------------------------------------------------------===//
2272 class MemOp_rr_base <string opc, bits<2> opcBits, Operand ImmOp,
2273                      string memOp, bits<2> memOpBits> :
2274       MEMInst_V4<(outs),
2275                  (ins IntRegs:$base, ImmOp:$offset, IntRegs:$delta),
2276                  opc#"($base+#$offset)"#memOp#"$delta",
2277                  []>,
2278                  Requires<[HasV4T, UseMEMOP]> {
2279
2280     bits<5> base;
2281     bits<5> delta;
2282     bits<32> offset;
2283     bits<6> offsetBits; // memb - u6:0 , memh - u6:1, memw - u6:2
2284
2285     let offsetBits = !if (!eq(opcBits, 0b00), offset{5-0},
2286                      !if (!eq(opcBits, 0b01), offset{6-1},
2287                      !if (!eq(opcBits, 0b10), offset{7-2},0)));
2288
2289     let IClass = 0b0011;
2290     let Inst{27-24} = 0b1110;
2291     let Inst{22-21} = opcBits;
2292     let Inst{20-16} = base;
2293     let Inst{13} = 0b0;
2294     let Inst{12-7} = offsetBits;
2295     let Inst{6-5} = memOpBits;
2296     let Inst{4-0} = delta;
2297 }
2298
2299 //===----------------------------------------------------------------------===//
2300 // Template class for MemOp instructions with the immediate value.
2301 //===----------------------------------------------------------------------===//
2302 class MemOp_ri_base <string opc, bits<2> opcBits, Operand ImmOp,
2303                      string memOp, bits<2> memOpBits> :
2304       MEMInst_V4 <(outs),
2305                   (ins IntRegs:$base, ImmOp:$offset, u5Imm:$delta),
2306                   opc#"($base+#$offset)"#memOp#"#$delta"
2307                   #!if(memOpBits{1},")", ""), // clrbit, setbit - include ')'
2308                   []>,
2309                   Requires<[HasV4T, UseMEMOP]> {
2310
2311     bits<5> base;
2312     bits<5> delta;
2313     bits<32> offset;
2314     bits<6> offsetBits; // memb - u6:0 , memh - u6:1, memw - u6:2
2315
2316     let offsetBits = !if (!eq(opcBits, 0b00), offset{5-0},
2317                      !if (!eq(opcBits, 0b01), offset{6-1},
2318                      !if (!eq(opcBits, 0b10), offset{7-2},0)));
2319
2320     let IClass = 0b0011;
2321     let Inst{27-24} = 0b1111;
2322     let Inst{22-21} = opcBits;
2323     let Inst{20-16} = base;
2324     let Inst{13} = 0b0;
2325     let Inst{12-7} = offsetBits;
2326     let Inst{6-5} = memOpBits;
2327     let Inst{4-0} = delta;
2328 }
2329
2330 // multiclass to define MemOp instructions with register operand.
2331 multiclass MemOp_rr<string opc, bits<2> opcBits, Operand ImmOp> {
2332   def _ADD#NAME#_V4 : MemOp_rr_base <opc, opcBits, ImmOp, " += ", 0b00>; // add
2333   def _SUB#NAME#_V4 : MemOp_rr_base <opc, opcBits, ImmOp, " -= ", 0b01>; // sub
2334   def _AND#NAME#_V4 : MemOp_rr_base <opc, opcBits, ImmOp, " &= ", 0b10>; // and
2335   def _OR#NAME#_V4  : MemOp_rr_base <opc, opcBits, ImmOp, " |= ", 0b11>; // or
2336 }
2337
2338 // multiclass to define MemOp instructions with immediate Operand.
2339 multiclass MemOp_ri<string opc, bits<2> opcBits, Operand ImmOp> {
2340   def _ADD#NAME#_V4 : MemOp_ri_base <opc, opcBits, ImmOp, " += ", 0b00 >;
2341   def _SUB#NAME#_V4 : MemOp_ri_base <opc, opcBits, ImmOp, " -= ", 0b01 >;
2342   def _CLRBIT#NAME#_V4 : MemOp_ri_base<opc, opcBits, ImmOp, " =clrbit(", 0b10>;
2343   def _SETBIT#NAME#_V4 : MemOp_ri_base<opc, opcBits, ImmOp, " =setbit(", 0b11>;
2344 }
2345
2346 multiclass MemOp_base <string opc, bits<2> opcBits, Operand ImmOp> {
2347   defm r : MemOp_rr <opc, opcBits, ImmOp>;
2348   defm i : MemOp_ri <opc, opcBits, ImmOp>;
2349 }
2350
2351 // Define MemOp instructions.
2352 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0,
2353 validSubTargets =HasV4SubT in {
2354   let opExtentBits = 6, accessSize = ByteAccess in
2355   defm MemOPb : MemOp_base <"memb", 0b00, u6_0Ext>;
2356
2357   let opExtentBits = 7, accessSize = HalfWordAccess in
2358   defm MemOPh : MemOp_base <"memh", 0b01, u6_1Ext>;
2359
2360   let opExtentBits = 8, accessSize = WordAccess in
2361   defm MemOPw : MemOp_base <"memw", 0b10, u6_2Ext>;
2362 }
2363
2364 //===----------------------------------------------------------------------===//
2365 // Multiclass to define 'Def Pats' for ALU operations on the memory
2366 // Here value used for the ALU operation is an immediate value.
2367 // mem[bh](Rs+#0) += #U5
2368 // mem[bh](Rs+#u6) += #U5
2369 //===----------------------------------------------------------------------===//
2370
2371 multiclass MemOpi_u5Pats <PatFrag ldOp, PatFrag stOp, PatLeaf ExtPred,
2372                           InstHexagon MI, SDNode OpNode> {
2373   let AddedComplexity = 180 in
2374   def : Pat < (stOp (OpNode (ldOp IntRegs:$addr), u5ImmPred:$addend),
2375                     IntRegs:$addr),
2376               (MI IntRegs:$addr, #0, u5ImmPred:$addend )>;
2377
2378   let AddedComplexity = 190 in
2379   def : Pat <(stOp (OpNode (ldOp (add IntRegs:$base, ExtPred:$offset)),
2380                      u5ImmPred:$addend),
2381              (add IntRegs:$base, ExtPred:$offset)),
2382        (MI IntRegs:$base, ExtPred:$offset, u5ImmPred:$addend)>;
2383 }
2384
2385 multiclass MemOpi_u5ALUOp<PatFrag ldOp, PatFrag stOp, PatLeaf ExtPred,
2386                           InstHexagon addMI, InstHexagon subMI> {
2387   defm : MemOpi_u5Pats<ldOp, stOp, ExtPred, addMI, add>;
2388   defm : MemOpi_u5Pats<ldOp, stOp, ExtPred, subMI, sub>;
2389 }
2390
2391 multiclass MemOpi_u5ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2392   // Half Word
2393   defm : MemOpi_u5ALUOp <ldOpHalf, truncstorei16, u6_1ExtPred,
2394                          MemOPh_ADDi_V4, MemOPh_SUBi_V4>;
2395   // Byte
2396   defm : MemOpi_u5ALUOp <ldOpByte, truncstorei8, u6ExtPred,
2397                          MemOPb_ADDi_V4, MemOPb_SUBi_V4>;
2398 }
2399
2400 let Predicates = [HasV4T, UseMEMOP] in {
2401   defm : MemOpi_u5ExtType<zextloadi8, zextloadi16>; // zero extend
2402   defm : MemOpi_u5ExtType<sextloadi8, sextloadi16>; // sign extend
2403   defm : MemOpi_u5ExtType<extloadi8,  extloadi16>;  // any extend
2404
2405   // Word
2406   defm : MemOpi_u5ALUOp <load, store, u6_2ExtPred, MemOPw_ADDi_V4,
2407                          MemOPw_SUBi_V4>;
2408 }
2409
2410 //===----------------------------------------------------------------------===//
2411 // multiclass to define 'Def Pats' for ALU operations on the memory.
2412 // Here value used for the ALU operation is a negative value.
2413 // mem[bh](Rs+#0) += #m5
2414 // mem[bh](Rs+#u6) += #m5
2415 //===----------------------------------------------------------------------===//
2416
2417 multiclass MemOpi_m5Pats <PatFrag ldOp, PatFrag stOp, PatLeaf extPred,
2418                           PatLeaf immPred, ComplexPattern addrPred,
2419                           SDNodeXForm xformFunc, InstHexagon MI> {
2420   let AddedComplexity = 190 in
2421   def : Pat <(stOp (add (ldOp IntRegs:$addr), immPred:$subend),
2422                    IntRegs:$addr),
2423              (MI IntRegs:$addr, #0, (xformFunc immPred:$subend) )>;
2424
2425   let AddedComplexity = 195 in
2426   def : Pat<(stOp (add (ldOp (add IntRegs:$base, extPred:$offset)),
2427                        immPred:$subend),
2428                   (add IntRegs:$base, extPred:$offset)),
2429             (MI IntRegs:$base, extPred:$offset, (xformFunc immPred:$subend))>;
2430 }
2431
2432 multiclass MemOpi_m5ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2433   // Half Word
2434   defm : MemOpi_m5Pats <ldOpHalf, truncstorei16, u6_1ExtPred, m5HImmPred,
2435                         ADDRriU6_1, MEMOPIMM_HALF, MemOPh_SUBi_V4>;
2436   // Byte
2437   defm : MemOpi_m5Pats <ldOpByte, truncstorei8, u6ExtPred, m5BImmPred,
2438                         ADDRriU6_0, MEMOPIMM_BYTE, MemOPb_SUBi_V4>;
2439 }
2440
2441 let Predicates = [HasV4T, UseMEMOP] in {
2442   defm : MemOpi_m5ExtType<zextloadi8, zextloadi16>; // zero extend
2443   defm : MemOpi_m5ExtType<sextloadi8, sextloadi16>; // sign extend
2444   defm : MemOpi_m5ExtType<extloadi8,  extloadi16>;  // any extend
2445
2446   // Word
2447   defm : MemOpi_m5Pats <load, store, u6_2ExtPred, m5ImmPred,
2448                           ADDRriU6_2, MEMOPIMM, MemOPw_SUBi_V4>;
2449 }
2450
2451 //===----------------------------------------------------------------------===//
2452 // Multiclass to define 'def Pats' for bit operations on the memory.
2453 // mem[bhw](Rs+#0) = [clrbit|setbit](#U5)
2454 // mem[bhw](Rs+#u6) = [clrbit|setbit](#U5)
2455 //===----------------------------------------------------------------------===//
2456
2457 multiclass MemOpi_bitPats <PatFrag ldOp, PatFrag stOp, PatLeaf immPred,
2458                      PatLeaf extPred, ComplexPattern addrPred,
2459                      SDNodeXForm xformFunc, InstHexagon MI, SDNode OpNode> {
2460
2461   // mem[bhw](Rs+#u6:[012]) = [clrbit|setbit](#U5)
2462   let AddedComplexity = 250 in
2463   def : Pat<(stOp (OpNode (ldOp (add IntRegs:$base, extPred:$offset)),
2464                           immPred:$bitend),
2465                   (add IntRegs:$base, extPred:$offset)),
2466             (MI IntRegs:$base, extPred:$offset, (xformFunc immPred:$bitend))>;
2467
2468   // mem[bhw](Rs+#0) = [clrbit|setbit](#U5)
2469   let AddedComplexity = 225 in
2470   def : Pat <(stOp (OpNode (ldOp (addrPred IntRegs:$addr, extPred:$offset)),
2471                            immPred:$bitend),
2472                    (addrPred (i32 IntRegs:$addr), extPred:$offset)),
2473              (MI IntRegs:$addr, extPred:$offset, (xformFunc immPred:$bitend))>;
2474 }
2475
2476 multiclass MemOpi_bitExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2477   // Byte - clrbit
2478   defm : MemOpi_bitPats<ldOpByte, truncstorei8, Clr3ImmPred, u6ExtPred,
2479                        ADDRriU6_0, CLRMEMIMM_BYTE, MemOPb_CLRBITi_V4, and>;
2480   // Byte - setbit
2481   defm : MemOpi_bitPats<ldOpByte, truncstorei8, Set3ImmPred,  u6ExtPred,
2482                        ADDRriU6_0, SETMEMIMM_BYTE, MemOPb_SETBITi_V4, or>;
2483   // Half Word - clrbit
2484   defm : MemOpi_bitPats<ldOpHalf, truncstorei16, Clr4ImmPred, u6_1ExtPred,
2485                        ADDRriU6_1, CLRMEMIMM_SHORT, MemOPh_CLRBITi_V4, and>;
2486   // Half Word - setbit
2487   defm : MemOpi_bitPats<ldOpHalf, truncstorei16, Set4ImmPred, u6_1ExtPred,
2488                        ADDRriU6_1, SETMEMIMM_SHORT, MemOPh_SETBITi_V4, or>;
2489 }
2490
2491 let Predicates = [HasV4T, UseMEMOP] in {
2492   // mem[bh](Rs+#0) = [clrbit|setbit](#U5)
2493   // mem[bh](Rs+#u6:[01]) = [clrbit|setbit](#U5)
2494   defm : MemOpi_bitExtType<zextloadi8, zextloadi16>; // zero extend
2495   defm : MemOpi_bitExtType<sextloadi8, sextloadi16>; // sign extend
2496   defm : MemOpi_bitExtType<extloadi8,  extloadi16>;  // any extend
2497
2498   // memw(Rs+#0) = [clrbit|setbit](#U5)
2499   // memw(Rs+#u6:2) = [clrbit|setbit](#U5)
2500   defm : MemOpi_bitPats<load, store, Clr5ImmPred, u6_2ExtPred, ADDRriU6_2,
2501                        CLRMEMIMM, MemOPw_CLRBITi_V4, and>;
2502   defm : MemOpi_bitPats<load, store, Set5ImmPred, u6_2ExtPred, ADDRriU6_2,
2503                        SETMEMIMM, MemOPw_SETBITi_V4, or>;
2504 }
2505
2506 //===----------------------------------------------------------------------===//
2507 // Multiclass to define 'def Pats' for ALU operations on the memory
2508 // where addend is a register.
2509 // mem[bhw](Rs+#0) [+-&|]= Rt
2510 // mem[bhw](Rs+#U6:[012]) [+-&|]= Rt
2511 //===----------------------------------------------------------------------===//
2512
2513 multiclass MemOpr_Pats <PatFrag ldOp, PatFrag stOp, ComplexPattern addrPred,
2514                      PatLeaf extPred, InstHexagon MI, SDNode OpNode> {
2515   let AddedComplexity = 141 in
2516   // mem[bhw](Rs+#0) [+-&|]= Rt
2517   def : Pat <(stOp (OpNode (ldOp (addrPred IntRegs:$addr, extPred:$offset)),
2518                            (i32 IntRegs:$addend)),
2519                    (addrPred (i32 IntRegs:$addr), extPred:$offset)),
2520              (MI IntRegs:$addr, extPred:$offset, (i32 IntRegs:$addend) )>;
2521
2522   // mem[bhw](Rs+#U6:[012]) [+-&|]= Rt
2523   let AddedComplexity = 150 in
2524   def : Pat <(stOp (OpNode (ldOp (add IntRegs:$base, extPred:$offset)),
2525                            (i32 IntRegs:$orend)),
2526                    (add IntRegs:$base, extPred:$offset)),
2527              (MI IntRegs:$base, extPred:$offset, (i32 IntRegs:$orend) )>;
2528 }
2529
2530 multiclass MemOPr_ALUOp<PatFrag ldOp, PatFrag stOp,
2531                         ComplexPattern addrPred, PatLeaf extPred,
2532                         InstHexagon addMI, InstHexagon subMI,
2533                         InstHexagon andMI, InstHexagon orMI > {
2534
2535   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, addMI, add>;
2536   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, subMI, sub>;
2537   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, andMI, and>;
2538   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, orMI,  or>;
2539 }
2540
2541 multiclass MemOPr_ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2542   // Half Word
2543   defm : MemOPr_ALUOp <ldOpHalf, truncstorei16, ADDRriU6_1, u6_1ExtPred,
2544                        MemOPh_ADDr_V4, MemOPh_SUBr_V4,
2545                        MemOPh_ANDr_V4, MemOPh_ORr_V4>;
2546   // Byte
2547   defm : MemOPr_ALUOp <ldOpByte, truncstorei8, ADDRriU6_0, u6ExtPred,
2548                        MemOPb_ADDr_V4, MemOPb_SUBr_V4,
2549                        MemOPb_ANDr_V4, MemOPb_ORr_V4>;
2550 }
2551
2552 // Define 'def Pats' for MemOps with register addend.
2553 let Predicates = [HasV4T, UseMEMOP] in {
2554   // Byte, Half Word
2555   defm : MemOPr_ExtType<zextloadi8, zextloadi16>; // zero extend
2556   defm : MemOPr_ExtType<sextloadi8, sextloadi16>; // sign extend
2557   defm : MemOPr_ExtType<extloadi8,  extloadi16>;  // any extend
2558   // Word
2559   defm : MemOPr_ALUOp <load, store, ADDRriU6_2, u6_2ExtPred, MemOPw_ADDr_V4,
2560                        MemOPw_SUBr_V4, MemOPw_ANDr_V4, MemOPw_ORr_V4 >;
2561 }
2562
2563 //===----------------------------------------------------------------------===//
2564 // XTYPE/PRED +
2565 //===----------------------------------------------------------------------===//
2566
2567 // Hexagon V4 only supports these flavors of byte/half compare instructions:
2568 // EQ/GT/GTU. Other flavors like GE/GEU/LT/LTU/LE/LEU are not supported by
2569 // hardware. However, compiler can still implement these patterns through
2570 // appropriate patterns combinations based on current implemented patterns.
2571 // The implemented patterns are: EQ/GT/GTU.
2572 // Missing patterns are: GE/GEU/LT/LTU/LE/LEU.
2573
2574 // Following instruction is not being extended as it results into the
2575 // incorrect code for negative numbers.
2576 // Pd=cmpb.eq(Rs,#u8)
2577
2578 let isCompare = 1, isExtendable = 1, opExtendable = 2, hasSideEffects = 0,
2579     validSubTargets = HasV4SubT in
2580 class CMP_NOT_REG_IMM<string OpName, bits<2> op, Operand ImmOp,
2581                       list<dag> Pattern>
2582   : ALU32Inst <(outs PredRegs:$dst), (ins IntRegs:$src1, ImmOp:$src2),
2583     "$dst = !cmp."#OpName#"($src1, #$src2)",
2584     Pattern,
2585     "", ALU32_2op_tc_2early_SLOT0123> {
2586     bits<2> dst;
2587     bits<5> src1;
2588     bits<10> src2;
2589
2590     let IClass = 0b0111;
2591     let Inst{27-24} = 0b0101;
2592     let Inst{23-22} = op;
2593     let Inst{20-16} = src1;
2594     let Inst{21} = !if (!eq(OpName, "gtu"), 0b0, src2{9});
2595     let Inst{13-5} = src2{8-0};
2596     let Inst{4-2} = 0b100;
2597     let Inst{1-0} = dst;
2598 }
2599
2600 let opExtentBits = 10, isExtentSigned = 1 in {
2601 def C4_cmpneqi : CMP_NOT_REG_IMM <"eq", 0b00, s10Ext, [(set (i1 PredRegs:$dst),
2602                  (setne (i32 IntRegs:$src1), s10ExtPred:$src2))]>;
2603
2604 def C4_cmpltei : CMP_NOT_REG_IMM <"gt", 0b01, s10Ext, [(set (i1 PredRegs:$dst),
2605                  (not (setgt (i32 IntRegs:$src1), s10ExtPred:$src2)))]>;
2606
2607 }
2608 let opExtentBits = 9 in
2609 def C4_cmplteui : CMP_NOT_REG_IMM <"gtu", 0b10, u9Ext, [(set (i1 PredRegs:$dst),
2610                   (not (setugt (i32 IntRegs:$src1), u9ExtPred:$src2)))]>;
2611
2612
2613
2614 // p=!cmp.eq(r1,r2)
2615 let isCompare = 1, validSubTargets = HasV4SubT in
2616 def CMPnotEQ_rr : ALU32_rr<(outs PredRegs:$dst),
2617                            (ins IntRegs:$src1, IntRegs:$src2),
2618       "$dst = !cmp.eq($src1, $src2)",
2619       [(set (i1 PredRegs:$dst),
2620             (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2)))]>,
2621       Requires<[HasV4T]>;
2622
2623 // p=!cmp.gt(r1,r2)
2624 let isCompare = 1, validSubTargets = HasV4SubT in
2625 def CMPnotGT_rr : ALU32_rr<(outs PredRegs:$dst),
2626                            (ins IntRegs:$src1, IntRegs:$src2),
2627       "$dst = !cmp.gt($src1, $src2)",
2628       [(set (i1 PredRegs:$dst),
2629             (not (setgt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>,
2630       Requires<[HasV4T]>;
2631
2632
2633 // p=!cmp.gtu(r1,r2)
2634 let isCompare = 1, validSubTargets = HasV4SubT in
2635 def CMPnotGTU_rr : ALU32_rr<(outs PredRegs:$dst),
2636                             (ins IntRegs:$src1, IntRegs:$src2),
2637       "$dst = !cmp.gtu($src1, $src2)",
2638       [(set (i1 PredRegs:$dst),
2639             (not (setugt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>,
2640       Requires<[HasV4T]>;
2641
2642 let isCompare = 1, validSubTargets = HasV4SubT in
2643 def CMPbEQri_V4 : MInst<(outs PredRegs:$dst),
2644             (ins IntRegs:$src1, u8Imm:$src2),
2645             "$dst = cmpb.eq($src1, #$src2)",
2646             [(set (i1 PredRegs:$dst),
2647                   (seteq (and (i32 IntRegs:$src1), 255), u8ImmPred:$src2))]>,
2648             Requires<[HasV4T]>;
2649
2650 def : Pat <(brcond (i1 (setne (and (i32 IntRegs:$src1), 255), u8ImmPred:$src2)),
2651                        bb:$offset),
2652       (J2_jumpf (CMPbEQri_V4 (i32 IntRegs:$src1), u8ImmPred:$src2),
2653                 bb:$offset)>,
2654       Requires<[HasV4T]>;
2655
2656 // Pd=cmpb.eq(Rs,Rt)
2657 let isCompare = 1, validSubTargets = HasV4SubT in
2658 def CMPbEQrr_ubub_V4 : MInst<(outs PredRegs:$dst),
2659             (ins IntRegs:$src1, IntRegs:$src2),
2660             "$dst = cmpb.eq($src1, $src2)",
2661             [(set (i1 PredRegs:$dst),
2662                   (seteq (and (xor (i32 IntRegs:$src1),
2663                                    (i32 IntRegs:$src2)), 255), 0))]>,
2664             Requires<[HasV4T]>;
2665
2666 // Pd=cmpb.eq(Rs,Rt)
2667 let isCompare = 1, validSubTargets = HasV4SubT in
2668 def CMPbEQrr_sbsb_V4 : MInst<(outs PredRegs:$dst),
2669             (ins IntRegs:$src1, IntRegs:$src2),
2670             "$dst = cmpb.eq($src1, $src2)",
2671             [(set (i1 PredRegs:$dst),
2672                   (seteq (shl (i32 IntRegs:$src1), (i32 24)),
2673                          (shl (i32 IntRegs:$src2), (i32 24))))]>,
2674             Requires<[HasV4T]>;
2675
2676 // Pd=cmpb.gt(Rs,Rt)
2677 let isCompare = 1, validSubTargets = HasV4SubT in
2678 def CMPbGTrr_V4 : MInst<(outs PredRegs:$dst),
2679             (ins IntRegs:$src1, IntRegs:$src2),
2680             "$dst = cmpb.gt($src1, $src2)",
2681             [(set (i1 PredRegs:$dst),
2682                   (setgt (shl (i32 IntRegs:$src1), (i32 24)),
2683                          (shl (i32 IntRegs:$src2), (i32 24))))]>,
2684             Requires<[HasV4T]>;
2685
2686 // Pd=cmpb.gtu(Rs,#u7)
2687 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 7,
2688 isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPbGTU", InputType = "imm" in
2689 def CMPbGTUri_V4 : MInst<(outs PredRegs:$dst),
2690             (ins IntRegs:$src1, u7Ext:$src2),
2691             "$dst = cmpb.gtu($src1, #$src2)",
2692             [(set (i1 PredRegs:$dst), (setugt (and (i32 IntRegs:$src1), 255),
2693                                               u7ExtPred:$src2))]>,
2694             Requires<[HasV4T]>, ImmRegRel;
2695
2696 // SDNode for converting immediate C to C-1.
2697 def DEC_CONST_BYTE : SDNodeXForm<imm, [{
2698    // Return the byte immediate const-1 as an SDNode.
2699    int32_t imm = N->getSExtValue();
2700    return XformU7ToU7M1Imm(imm);
2701 }]>;
2702
2703 // For the sequence
2704 //   zext( seteq ( and(Rs, 255), u8))
2705 // Generate
2706 //   Pd=cmpb.eq(Rs, #u8)
2707 //   if (Pd.new) Rd=#1
2708 //   if (!Pd.new) Rd=#0
2709 def : Pat <(i32 (zext (i1 (seteq (i32 (and (i32 IntRegs:$Rs), 255)),
2710                                            u8ExtPred:$u8)))),
2711            (i32 (TFR_condset_ii (i1 (CMPbEQri_V4 (i32 IntRegs:$Rs),
2712                                                  (u8ExtPred:$u8))),
2713                                 1, 0))>,
2714            Requires<[HasV4T]>;
2715
2716 // For the sequence
2717 //   zext( setne ( and(Rs, 255), u8))
2718 // Generate
2719 //   Pd=cmpb.eq(Rs, #u8)
2720 //   if (Pd.new) Rd=#0
2721 //   if (!Pd.new) Rd=#1
2722 def : Pat <(i32 (zext (i1 (setne (i32 (and (i32 IntRegs:$Rs), 255)),
2723                                            u8ExtPred:$u8)))),
2724            (i32 (TFR_condset_ii (i1 (CMPbEQri_V4 (i32 IntRegs:$Rs),
2725                                                  (u8ExtPred:$u8))),
2726                                 0, 1))>,
2727            Requires<[HasV4T]>;
2728
2729 // For the sequence
2730 //   zext( seteq (Rs, and(Rt, 255)))
2731 // Generate
2732 //   Pd=cmpb.eq(Rs, Rt)
2733 //   if (Pd.new) Rd=#1
2734 //   if (!Pd.new) Rd=#0
2735 def : Pat <(i32 (zext (i1 (seteq (i32 IntRegs:$Rt),
2736                                  (i32 (and (i32 IntRegs:$Rs), 255)))))),
2737            (i32 (TFR_condset_ii (i1 (CMPbEQrr_ubub_V4 (i32 IntRegs:$Rs),
2738                                                       (i32 IntRegs:$Rt))),
2739                                 1, 0))>,
2740            Requires<[HasV4T]>;
2741
2742 // For the sequence
2743 //   zext( setne (Rs, and(Rt, 255)))
2744 // Generate
2745 //   Pd=cmpb.eq(Rs, Rt)
2746 //   if (Pd.new) Rd=#0
2747 //   if (!Pd.new) Rd=#1
2748 def : Pat <(i32 (zext (i1 (setne (i32 IntRegs:$Rt),
2749                                  (i32 (and (i32 IntRegs:$Rs), 255)))))),
2750            (i32 (TFR_condset_ii (i1 (CMPbEQrr_ubub_V4 (i32 IntRegs:$Rs),
2751                                                       (i32 IntRegs:$Rt))),
2752                                 0, 1))>,
2753            Requires<[HasV4T]>;
2754
2755 // For the sequence
2756 //   zext( setugt ( and(Rs, 255), u8))
2757 // Generate
2758 //   Pd=cmpb.gtu(Rs, #u8)
2759 //   if (Pd.new) Rd=#1
2760 //   if (!Pd.new) Rd=#0
2761 def : Pat <(i32 (zext (i1 (setugt (i32 (and (i32 IntRegs:$Rs), 255)),
2762                                             u8ExtPred:$u8)))),
2763            (i32 (TFR_condset_ii (i1 (CMPbGTUri_V4 (i32 IntRegs:$Rs),
2764                                                   (u8ExtPred:$u8))),
2765                                 1, 0))>,
2766            Requires<[HasV4T]>;
2767
2768 // For the sequence
2769 //   zext( setugt ( and(Rs, 254), u8))
2770 // Generate
2771 //   Pd=cmpb.gtu(Rs, #u8)
2772 //   if (Pd.new) Rd=#1
2773 //   if (!Pd.new) Rd=#0
2774 def : Pat <(i32 (zext (i1 (setugt (i32 (and (i32 IntRegs:$Rs), 254)),
2775                                             u8ExtPred:$u8)))),
2776            (i32 (TFR_condset_ii (i1 (CMPbGTUri_V4 (i32 IntRegs:$Rs),
2777                                                   (u8ExtPred:$u8))),
2778                                 1, 0))>,
2779            Requires<[HasV4T]>;
2780
2781 // For the sequence
2782 //   zext( setult ( Rs, Rt))
2783 // Generate
2784 //   Pd=cmp.ltu(Rs, Rt)
2785 //   if (Pd.new) Rd=#1
2786 //   if (!Pd.new) Rd=#0
2787 // cmp.ltu(Rs, Rt) -> cmp.gtu(Rt, Rs)
2788 def : Pat <(i32 (zext (i1 (setult (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2789            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rt),
2790                                               (i32 IntRegs:$Rs))),
2791                                 1, 0))>,
2792            Requires<[HasV4T]>;
2793
2794 // For the sequence
2795 //   zext( setlt ( Rs, Rt))
2796 // Generate
2797 //   Pd=cmp.lt(Rs, Rt)
2798 //   if (Pd.new) Rd=#1
2799 //   if (!Pd.new) Rd=#0
2800 // cmp.lt(Rs, Rt) -> cmp.gt(Rt, Rs)
2801 def : Pat <(i32 (zext (i1 (setlt (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2802            (i32 (TFR_condset_ii (i1 (C2_cmpgt (i32 IntRegs:$Rt),
2803                                              (i32 IntRegs:$Rs))),
2804                                 1, 0))>,
2805            Requires<[HasV4T]>;
2806
2807 // For the sequence
2808 //   zext( setugt ( Rs, Rt))
2809 // Generate
2810 //   Pd=cmp.gtu(Rs, Rt)
2811 //   if (Pd.new) Rd=#1
2812 //   if (!Pd.new) Rd=#0
2813 def : Pat <(i32 (zext (i1 (setugt (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2814            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rs),
2815                                               (i32 IntRegs:$Rt))),
2816                                 1, 0))>,
2817            Requires<[HasV4T]>;
2818
2819 // This pattern interefers with coremark performance, not implementing at this
2820 // time.
2821 // For the sequence
2822 //   zext( setgt ( Rs, Rt))
2823 // Generate
2824 //   Pd=cmp.gt(Rs, Rt)
2825 //   if (Pd.new) Rd=#1
2826 //   if (!Pd.new) Rd=#0
2827
2828 // For the sequence
2829 //   zext( setuge ( Rs, Rt))
2830 // Generate
2831 //   Pd=cmp.ltu(Rs, Rt)
2832 //   if (Pd.new) Rd=#0
2833 //   if (!Pd.new) Rd=#1
2834 // cmp.ltu(Rs, Rt) -> cmp.gtu(Rt, Rs)
2835 def : Pat <(i32 (zext (i1 (setuge (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2836            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rt),
2837                                               (i32 IntRegs:$Rs))),
2838                                 0, 1))>,
2839            Requires<[HasV4T]>;
2840
2841 // For the sequence
2842 //   zext( setge ( Rs, Rt))
2843 // Generate
2844 //   Pd=cmp.lt(Rs, Rt)
2845 //   if (Pd.new) Rd=#0
2846 //   if (!Pd.new) Rd=#1
2847 // cmp.lt(Rs, Rt) -> cmp.gt(Rt, Rs)
2848 def : Pat <(i32 (zext (i1 (setge (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2849            (i32 (TFR_condset_ii (i1 (C2_cmpgt (i32 IntRegs:$Rt),
2850                                              (i32 IntRegs:$Rs))),
2851                                 0, 1))>,
2852            Requires<[HasV4T]>;
2853
2854 // For the sequence
2855 //   zext( setule ( Rs, Rt))
2856 // Generate
2857 //   Pd=cmp.gtu(Rs, Rt)
2858 //   if (Pd.new) Rd=#0
2859 //   if (!Pd.new) Rd=#1
2860 def : Pat <(i32 (zext (i1 (setule (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2861            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rs),
2862                                               (i32 IntRegs:$Rt))),
2863                                 0, 1))>,
2864            Requires<[HasV4T]>;
2865
2866 // For the sequence
2867 //   zext( setle ( Rs, Rt))
2868 // Generate
2869 //   Pd=cmp.gt(Rs, Rt)
2870 //   if (Pd.new) Rd=#0
2871 //   if (!Pd.new) Rd=#1
2872 def : Pat <(i32 (zext (i1 (setle (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2873            (i32 (TFR_condset_ii (i1 (C2_cmpgt (i32 IntRegs:$Rs),
2874                                              (i32 IntRegs:$Rt))),
2875                                 0, 1))>,
2876            Requires<[HasV4T]>;
2877
2878 // For the sequence
2879 //   zext( setult ( and(Rs, 255), u8))
2880 // Use the isdigit transformation below
2881
2882 // Generate code of the form 'mux_ii(cmpbgtu(Rdd, C-1),0,1)'
2883 // for C code of the form r = ((c>='0') & (c<='9')) ? 1 : 0;.
2884 // The isdigit transformation relies on two 'clever' aspects:
2885 // 1) The data type is unsigned which allows us to eliminate a zero test after
2886 //    biasing the expression by 48. We are depending on the representation of
2887 //    the unsigned types, and semantics.
2888 // 2) The front end has converted <= 9 into < 10 on entry to LLVM
2889 //
2890 // For the C code:
2891 //   retval = ((c>='0') & (c<='9')) ? 1 : 0;
2892 // The code is transformed upstream of llvm into
2893 //   retval = (c-48) < 10 ? 1 : 0;
2894 let AddedComplexity = 139 in
2895 def : Pat <(i32 (zext (i1 (setult (i32 (and (i32 IntRegs:$src1), 255)),
2896                                   u7StrictPosImmPred:$src2)))),
2897   (i32 (C2_muxii (i1 (CMPbGTUri_V4 (i32 IntRegs:$src1),
2898                                  (DEC_CONST_BYTE u7StrictPosImmPred:$src2))),
2899                    0, 1))>,
2900                    Requires<[HasV4T]>;
2901
2902 // Pd=cmpb.gtu(Rs,Rt)
2903 let isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPbGTU",
2904 InputType = "reg" in
2905 def CMPbGTUrr_V4 : MInst<(outs PredRegs:$dst),
2906             (ins IntRegs:$src1, IntRegs:$src2),
2907             "$dst = cmpb.gtu($src1, $src2)",
2908             [(set (i1 PredRegs:$dst), (setugt (and (i32 IntRegs:$src1), 255),
2909                                              (and (i32 IntRegs:$src2), 255)))]>,
2910             Requires<[HasV4T]>, ImmRegRel;
2911
2912 // Following instruction is not being extended as it results into the incorrect
2913 // code for negative numbers.
2914
2915 // Signed half compare(.eq) ri.
2916 // Pd=cmph.eq(Rs,#s8)
2917 let isCompare = 1, validSubTargets = HasV4SubT in
2918 def CMPhEQri_V4 : MInst<(outs PredRegs:$dst),
2919             (ins IntRegs:$src1, s8Imm:$src2),
2920             "$dst = cmph.eq($src1, #$src2)",
2921             [(set (i1 PredRegs:$dst), (seteq (and (i32 IntRegs:$src1), 65535),
2922                                              s8ImmPred:$src2))]>,
2923             Requires<[HasV4T]>;
2924
2925 // Signed half compare(.eq) rr.
2926 // Case 1: xor + and, then compare:
2927 //   r0=xor(r0,r1)
2928 //   r0=and(r0,#0xffff)
2929 //   p0=cmp.eq(r0,#0)
2930 // Pd=cmph.eq(Rs,Rt)
2931 let isCompare = 1, validSubTargets = HasV4SubT in
2932 def CMPhEQrr_xor_V4 : MInst<(outs PredRegs:$dst),
2933             (ins IntRegs:$src1, IntRegs:$src2),
2934             "$dst = cmph.eq($src1, $src2)",
2935             [(set (i1 PredRegs:$dst), (seteq (and (xor (i32 IntRegs:$src1),
2936                                                        (i32 IntRegs:$src2)),
2937                                                   65535), 0))]>,
2938             Requires<[HasV4T]>;
2939
2940 // Signed half compare(.eq) rr.
2941 // Case 2: shift left 16 bits then compare:
2942 //   r0=asl(r0,16)
2943 //   r1=asl(r1,16)
2944 //   p0=cmp.eq(r0,r1)
2945 // Pd=cmph.eq(Rs,Rt)
2946 let isCompare = 1, validSubTargets = HasV4SubT in
2947 def CMPhEQrr_shl_V4 : MInst<(outs PredRegs:$dst),
2948             (ins IntRegs:$src1, IntRegs:$src2),
2949             "$dst = cmph.eq($src1, $src2)",
2950             [(set (i1 PredRegs:$dst),
2951                   (seteq (shl (i32 IntRegs:$src1), (i32 16)),
2952                          (shl (i32 IntRegs:$src2), (i32 16))))]>,
2953             Requires<[HasV4T]>;
2954
2955 /* Incorrect Pattern -- immediate should be right shifted before being
2956 used in the cmph.gt instruction.
2957 // Signed half compare(.gt) ri.
2958 // Pd=cmph.gt(Rs,#s8)
2959
2960 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8,
2961 isCompare = 1, validSubTargets = HasV4SubT in
2962 def CMPhGTri_V4 : MInst<(outs PredRegs:$dst),
2963             (ins IntRegs:$src1, s8Ext:$src2),
2964             "$dst = cmph.gt($src1, #$src2)",
2965             [(set (i1 PredRegs:$dst),
2966                   (setgt (shl (i32 IntRegs:$src1), (i32 16)),
2967                          s8ExtPred:$src2))]>,
2968             Requires<[HasV4T]>;
2969 */
2970
2971 // Signed half compare(.gt) rr.
2972 // Pd=cmph.gt(Rs,Rt)
2973 let isCompare = 1, validSubTargets = HasV4SubT in
2974 def CMPhGTrr_shl_V4 : MInst<(outs PredRegs:$dst),
2975             (ins IntRegs:$src1, IntRegs:$src2),
2976             "$dst = cmph.gt($src1, $src2)",
2977             [(set (i1 PredRegs:$dst),
2978                   (setgt (shl (i32 IntRegs:$src1), (i32 16)),
2979                          (shl (i32 IntRegs:$src2), (i32 16))))]>,
2980             Requires<[HasV4T]>;
2981
2982 // Unsigned half compare rr (.gtu).
2983 // Pd=cmph.gtu(Rs,Rt)
2984 let isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPhGTU",
2985 InputType = "reg" in
2986 def CMPhGTUrr_V4 : MInst<(outs PredRegs:$dst),
2987             (ins IntRegs:$src1, IntRegs:$src2),
2988             "$dst = cmph.gtu($src1, $src2)",
2989             [(set (i1 PredRegs:$dst),
2990                   (setugt (and (i32 IntRegs:$src1), 65535),
2991                           (and (i32 IntRegs:$src2), 65535)))]>,
2992             Requires<[HasV4T]>, ImmRegRel;
2993
2994 // Unsigned half compare ri (.gtu).
2995 // Pd=cmph.gtu(Rs,#u7)
2996 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 7,
2997 isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPhGTU",
2998 InputType = "imm" in
2999 def CMPhGTUri_V4 : MInst<(outs PredRegs:$dst),
3000             (ins IntRegs:$src1, u7Ext:$src2),
3001             "$dst = cmph.gtu($src1, #$src2)",
3002             [(set (i1 PredRegs:$dst), (setugt (and (i32 IntRegs:$src1), 65535),
3003                                               u7ExtPred:$src2))]>,
3004             Requires<[HasV4T]>, ImmRegRel;
3005
3006 let validSubTargets = HasV4SubT in
3007 def NTSTBIT_rr : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
3008     "$dst = !tstbit($src1, $src2)",
3009     [(set (i1 PredRegs:$dst),
3010           (seteq (and (shl 1, (i32 IntRegs:$src2)), (i32 IntRegs:$src1)), 0))]>,
3011     Requires<[HasV4T]>;
3012
3013 let validSubTargets = HasV4SubT in
3014 def NTSTBIT_ri : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
3015     "$dst = !tstbit($src1, $src2)",
3016     [(set (i1 PredRegs:$dst),
3017           (seteq (and (shl 1, u5ImmPred:$src2), (i32 IntRegs:$src1)), 0))]>,
3018     Requires<[HasV4T]>;
3019
3020 //===----------------------------------------------------------------------===//
3021 // XTYPE/PRED -
3022 //===----------------------------------------------------------------------===//
3023
3024 //Deallocate frame and return.
3025 //    dealloc_return
3026 let isReturn = 1, isTerminator = 1, isBarrier = 1, isPredicable = 1,
3027   Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0 in {
3028 let validSubTargets = HasV4SubT in
3029   def DEALLOC_RET_V4 : LD0Inst<(outs), (ins),
3030             "dealloc_return",
3031             []>,
3032             Requires<[HasV4T]>;
3033 }
3034
3035 // Restore registers and dealloc return function call.
3036 let isCall = 1, isBarrier = 1, isReturn = 1, isTerminator = 1,
3037   Defs = [R29, R30, R31, PC] in {
3038 let validSubTargets = HasV4SubT in
3039   def RESTORE_DEALLOC_RET_JMP_V4 : JInst<(outs),
3040                                    (ins calltarget:$dst),
3041              "jump $dst",
3042              []>,
3043              Requires<[HasV4T]>;
3044 }
3045
3046 // Restore registers and dealloc frame before a tail call.
3047 let isCall = 1, isBarrier = 1,
3048   Defs = [R29, R30, R31, PC] in {
3049 let validSubTargets = HasV4SubT in
3050   def RESTORE_DEALLOC_BEFORE_TAILCALL_V4 : JInst<(outs),
3051                                            (ins calltarget:$dst),
3052              "call $dst",
3053              []>,
3054              Requires<[HasV4T]>;
3055 }
3056
3057 // Save registers function call.
3058 let isCall = 1, isBarrier = 1,
3059   Uses = [R29, R31] in {
3060   def SAVE_REGISTERS_CALL_V4 : JInst<(outs),
3061                                (ins calltarget:$dst),
3062              "call $dst // Save_calle_saved_registers",
3063              []>,
3064              Requires<[HasV4T]>;
3065 }
3066
3067 //    if (Ps) dealloc_return
3068 let isReturn = 1, isTerminator = 1,
3069     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
3070     isPredicated = 1 in {
3071 let validSubTargets = HasV4SubT in
3072   def DEALLOC_RET_cPt_V4 : LD0Inst<(outs),
3073                            (ins PredRegs:$src1),
3074             "if ($src1) dealloc_return",
3075             []>,
3076             Requires<[HasV4T]>;
3077 }
3078
3079 //    if (!Ps) dealloc_return
3080 let isReturn = 1, isTerminator = 1,
3081     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
3082     isPredicated = 1, isPredicatedFalse = 1 in {
3083 let validSubTargets = HasV4SubT in
3084   def DEALLOC_RET_cNotPt_V4 : LD0Inst<(outs), (ins PredRegs:$src1),
3085             "if (!$src1) dealloc_return",
3086             []>,
3087             Requires<[HasV4T]>;
3088 }
3089
3090 //    if (Ps.new) dealloc_return:nt
3091 let isReturn = 1, isTerminator = 1,
3092     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
3093     isPredicated = 1 in {
3094 let validSubTargets = HasV4SubT in
3095   def DEALLOC_RET_cdnPnt_V4 : LD0Inst<(outs), (ins PredRegs:$src1),
3096             "if ($src1.new) dealloc_return:nt",
3097             []>,
3098             Requires<[HasV4T]>;
3099 }
3100
3101 //    if (!Ps.new) dealloc_return:nt
3102 let isReturn = 1, isTerminator = 1,
3103     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
3104     isPredicated = 1, isPredicatedFalse = 1 in {
3105 let validSubTargets = HasV4SubT in
3106   def DEALLOC_RET_cNotdnPnt_V4 : LD0Inst<(outs), (ins PredRegs:$src1),
3107             "if (!$src1.new) dealloc_return:nt",
3108             []>,
3109             Requires<[HasV4T]>;
3110 }
3111
3112 //    if (Ps.new) dealloc_return:t
3113 let isReturn = 1, isTerminator = 1,
3114     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
3115     isPredicated = 1 in {
3116 let validSubTargets = HasV4SubT in
3117   def DEALLOC_RET_cdnPt_V4 : LD0Inst<(outs), (ins PredRegs:$src1),
3118             "if ($src1.new) dealloc_return:t",
3119             []>,
3120             Requires<[HasV4T]>;
3121 }
3122
3123 // if (!Ps.new) dealloc_return:nt
3124 let isReturn = 1, isTerminator = 1,
3125     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
3126     isPredicated = 1, isPredicatedFalse = 1 in {
3127 let validSubTargets = HasV4SubT in
3128   def DEALLOC_RET_cNotdnPt_V4 : LD0Inst<(outs), (ins PredRegs:$src1),
3129             "if (!$src1.new) dealloc_return:t",
3130             []>,
3131             Requires<[HasV4T]>;
3132 }
3133
3134 // Load/Store with absolute addressing mode
3135 // memw(#u6)=Rt
3136
3137 multiclass ST_Abs_Predbase<string mnemonic, RegisterClass RC, bit isNot,
3138                            bit isPredNew> {
3139   let isPredicatedNew = isPredNew in
3140   def NAME#_V4 : STInst2<(outs),
3141             (ins PredRegs:$src1, u0AlwaysExt:$absaddr, RC: $src2),
3142             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
3143             ") ")#mnemonic#"(##$absaddr) = $src2",
3144             []>,
3145             Requires<[HasV4T]>;
3146 }
3147
3148 multiclass ST_Abs_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
3149   let isPredicatedFalse = PredNot in {
3150     defm _c#NAME : ST_Abs_Predbase<mnemonic, RC, PredNot, 0>;
3151     // Predicate new
3152     defm _cdn#NAME : ST_Abs_Predbase<mnemonic, RC, PredNot, 1>;
3153   }
3154 }
3155
3156 let isNVStorable = 1, isExtended = 1, hasSideEffects = 0 in
3157 multiclass ST_Abs<string mnemonic, string CextOp, RegisterClass RC> {
3158   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
3159     let opExtendable = 0, isPredicable = 1 in
3160     def NAME#_V4 : STInst2<(outs),
3161             (ins u0AlwaysExt:$absaddr, RC:$src),
3162             mnemonic#"(##$absaddr) = $src",
3163             []>,
3164             Requires<[HasV4T]>;
3165
3166     let opExtendable = 1, isPredicated = 1 in {
3167       defm Pt : ST_Abs_Pred<mnemonic, RC, 0>;
3168       defm NotPt : ST_Abs_Pred<mnemonic, RC, 1>;
3169     }
3170   }
3171 }
3172
3173 multiclass ST_Abs_Predbase_nv<string mnemonic, RegisterClass RC, bit isNot,
3174                            bit isPredNew> {
3175   let isPredicatedNew = isPredNew in
3176   def NAME#_nv_V4 : NVInst_V4<(outs),
3177             (ins PredRegs:$src1, u0AlwaysExt:$absaddr, RC: $src2),
3178             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
3179             ") ")#mnemonic#"(##$absaddr) = $src2.new",
3180             []>,
3181             Requires<[HasV4T]>;
3182 }
3183
3184 multiclass ST_Abs_Pred_nv<string mnemonic, RegisterClass RC, bit PredNot> {
3185   let isPredicatedFalse = PredNot in {
3186     defm _c#NAME : ST_Abs_Predbase_nv<mnemonic, RC, PredNot, 0>;
3187     // Predicate new
3188     defm _cdn#NAME : ST_Abs_Predbase_nv<mnemonic, RC, PredNot, 1>;
3189   }
3190 }
3191
3192 let mayStore = 1, isNVStore = 1, isExtended = 1, hasSideEffects = 0 in
3193 multiclass ST_Abs_nv<string mnemonic, string CextOp, RegisterClass RC> {
3194   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
3195     let opExtendable = 0, isPredicable = 1 in
3196     def NAME#_nv_V4 : NVInst_V4<(outs),
3197             (ins u0AlwaysExt:$absaddr, RC:$src),
3198             mnemonic#"(##$absaddr) = $src.new",
3199             []>,
3200             Requires<[HasV4T]>;
3201
3202     let opExtendable = 1, isPredicated = 1 in {
3203       defm Pt : ST_Abs_Pred_nv<mnemonic, RC, 0>;
3204       defm NotPt : ST_Abs_Pred_nv<mnemonic, RC, 1>;
3205     }
3206   }
3207 }
3208
3209 let addrMode = Absolute in {
3210   let accessSize = ByteAccess in
3211     defm STrib_abs : ST_Abs<"memb", "STrib", IntRegs>,
3212                      ST_Abs_nv<"memb", "STrib", IntRegs>, AddrModeRel;
3213
3214   let accessSize = HalfWordAccess in
3215     defm STrih_abs : ST_Abs<"memh", "STrih", IntRegs>,
3216                      ST_Abs_nv<"memh", "STrih", IntRegs>, AddrModeRel;
3217
3218   let accessSize = WordAccess in
3219     defm STriw_abs : ST_Abs<"memw", "STriw", IntRegs>,
3220                      ST_Abs_nv<"memw", "STriw", IntRegs>, AddrModeRel;
3221
3222   let accessSize = DoubleWordAccess, isNVStorable = 0 in
3223     defm STrid_abs : ST_Abs<"memd", "STrid", DoubleRegs>, AddrModeRel;
3224 }
3225
3226 let Predicates = [HasV4T], AddedComplexity = 30 in {
3227 def : Pat<(truncstorei8 (i32 IntRegs:$src1),
3228                         (HexagonCONST32 tglobaladdr:$absaddr)),
3229           (STrib_abs_V4 tglobaladdr: $absaddr, IntRegs: $src1)>;
3230
3231 def : Pat<(truncstorei16 (i32 IntRegs:$src1),
3232                           (HexagonCONST32 tglobaladdr:$absaddr)),
3233           (STrih_abs_V4 tglobaladdr: $absaddr, IntRegs: $src1)>;
3234
3235 def : Pat<(store (i32 IntRegs:$src1), (HexagonCONST32 tglobaladdr:$absaddr)),
3236           (STriw_abs_V4 tglobaladdr: $absaddr, IntRegs: $src1)>;
3237
3238 def : Pat<(store (i64 DoubleRegs:$src1),
3239                  (HexagonCONST32 tglobaladdr:$absaddr)),
3240           (STrid_abs_V4 tglobaladdr: $absaddr, DoubleRegs: $src1)>;
3241 }
3242
3243 //===----------------------------------------------------------------------===//
3244 // multiclass for store instructions with GP-relative addressing mode.
3245 // mem[bhwd](#global)=Rt
3246 // if ([!]Pv[.new]) mem[bhwd](##global) = Rt
3247 //===----------------------------------------------------------------------===//
3248 let mayStore = 1, isNVStorable = 1 in
3249 multiclass ST_GP<string mnemonic, string BaseOp, RegisterClass RC> {
3250   let BaseOpcode = BaseOp, isPredicable = 1 in
3251   def NAME#_V4 : STInst2<(outs),
3252           (ins globaladdress:$global, RC:$src),
3253           mnemonic#"(#$global) = $src",
3254           []>;
3255
3256   // When GP-relative instructions are predicated, their addressing mode is
3257   // changed to absolute and they are always constant extended.
3258   let BaseOpcode = BaseOp, isExtended = 1, opExtendable = 1,
3259   isPredicated = 1 in {
3260     defm Pt : ST_Abs_Pred <mnemonic, RC, 0>;
3261     defm NotPt : ST_Abs_Pred <mnemonic, RC, 1>;
3262   }
3263 }
3264
3265 let mayStore = 1, isNVStore = 1 in
3266 multiclass ST_GP_nv<string mnemonic, string BaseOp, RegisterClass RC> {
3267   let BaseOpcode = BaseOp, isPredicable = 1 in
3268   def NAME#_nv_V4 : NVInst_V4<(outs),
3269           (ins u0AlwaysExt:$global, RC:$src),
3270           mnemonic#"(#$global) = $src.new",
3271           []>,
3272           Requires<[HasV4T]>;
3273
3274   // When GP-relative instructions are predicated, their addressing mode is
3275   // changed to absolute and they are always constant extended.
3276   let BaseOpcode = BaseOp, isExtended = 1, opExtendable = 1,
3277   isPredicated = 1 in {
3278     defm Pt : ST_Abs_Pred_nv<mnemonic, RC, 0>;
3279     defm NotPt : ST_Abs_Pred_nv<mnemonic, RC, 1>;
3280   }
3281 }
3282
3283 let validSubTargets = HasV4SubT, hasSideEffects = 0 in {
3284   let isNVStorable = 0 in
3285   defm STd_GP : ST_GP <"memd", "STd_GP", DoubleRegs>, PredNewRel;
3286
3287   defm STb_GP : ST_GP<"memb",  "STb_GP", IntRegs>,
3288                 ST_GP_nv<"memb", "STb_GP", IntRegs>, NewValueRel;
3289   defm STh_GP : ST_GP<"memh",  "STh_GP", IntRegs>,
3290                 ST_GP_nv<"memh", "STh_GP", IntRegs>, NewValueRel;
3291   defm STw_GP : ST_GP<"memw",  "STw_GP", IntRegs>,
3292                 ST_GP_nv<"memw", "STw_GP", IntRegs>, NewValueRel;
3293 }
3294
3295 // 64 bit atomic store
3296 def : Pat <(atomic_store_64 (HexagonCONST32_GP tglobaladdr:$global),
3297                             (i64 DoubleRegs:$src1)),
3298            (STd_GP_V4 tglobaladdr:$global, (i64 DoubleRegs:$src1))>,
3299            Requires<[HasV4T]>;
3300
3301 // Map from store(globaladdress) -> memd(#foo)
3302 let AddedComplexity = 100 in
3303 def : Pat <(store (i64 DoubleRegs:$src1),
3304                   (HexagonCONST32_GP tglobaladdr:$global)),
3305            (STd_GP_V4 tglobaladdr:$global, (i64 DoubleRegs:$src1))>;
3306
3307 // 8 bit atomic store
3308 def : Pat < (atomic_store_8 (HexagonCONST32_GP tglobaladdr:$global),
3309                             (i32 IntRegs:$src1)),
3310             (STb_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3311
3312 // Map from store(globaladdress) -> memb(#foo)
3313 let AddedComplexity = 100 in
3314 def : Pat<(truncstorei8 (i32 IntRegs:$src1),
3315           (HexagonCONST32_GP tglobaladdr:$global)),
3316           (STb_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3317
3318 // Map from "i1 = constant<-1>; memw(CONST32(#foo)) = i1"
3319 //       to "r0 = 1; memw(#foo) = r0"
3320 let AddedComplexity = 100 in
3321 def : Pat<(store (i1 -1), (HexagonCONST32_GP tglobaladdr:$global)),
3322           (STb_GP_V4 tglobaladdr:$global, (A2_tfrsi 1))>;
3323
3324 def : Pat<(atomic_store_16 (HexagonCONST32_GP tglobaladdr:$global),
3325                            (i32 IntRegs:$src1)),
3326           (STh_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3327
3328 // Map from store(globaladdress) -> memh(#foo)
3329 let AddedComplexity = 100 in
3330 def : Pat<(truncstorei16 (i32 IntRegs:$src1),
3331                          (HexagonCONST32_GP tglobaladdr:$global)),
3332           (STh_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3333
3334 // 32 bit atomic store
3335 def : Pat<(atomic_store_32 (HexagonCONST32_GP tglobaladdr:$global),
3336                            (i32 IntRegs:$src1)),
3337           (STw_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3338
3339 // Map from store(globaladdress) -> memw(#foo)
3340 let AddedComplexity = 100 in
3341 def : Pat<(store (i32 IntRegs:$src1), (HexagonCONST32_GP tglobaladdr:$global)),
3342           (STw_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3343
3344 //===----------------------------------------------------------------------===//
3345 // Multiclass for the load instructions with absolute addressing mode.
3346 //===----------------------------------------------------------------------===//
3347 multiclass LD_Abs_Predbase<string mnemonic, RegisterClass RC, bit isNot,
3348                            bit isPredNew> {
3349   let isPredicatedNew = isPredNew in
3350   def NAME : LDInst2<(outs RC:$dst),
3351             (ins PredRegs:$src1, u0AlwaysExt:$absaddr),
3352             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
3353             ") ")#"$dst = "#mnemonic#"(##$absaddr)",
3354             []>,
3355             Requires<[HasV4T]>;
3356 }
3357
3358 multiclass LD_Abs_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
3359   let isPredicatedFalse = PredNot in {
3360     defm _c#NAME : LD_Abs_Predbase<mnemonic, RC, PredNot, 0>;
3361     // Predicate new
3362     defm _cdn#NAME : LD_Abs_Predbase<mnemonic, RC, PredNot, 1>;
3363   }
3364 }
3365
3366 let isExtended = 1, hasSideEffects = 0 in
3367 multiclass LD_Abs<string mnemonic, string CextOp, RegisterClass RC> {
3368   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
3369     let  opExtendable = 1, isPredicable = 1 in
3370     def NAME#_V4 : LDInst2<(outs RC:$dst),
3371             (ins u0AlwaysExt:$absaddr),
3372             "$dst = "#mnemonic#"(##$absaddr)",
3373             []>,
3374             Requires<[HasV4T]>;
3375
3376     let opExtendable = 2, isPredicated = 1 in {
3377       defm Pt_V4 : LD_Abs_Pred<mnemonic, RC, 0>;
3378       defm NotPt_V4 : LD_Abs_Pred<mnemonic, RC, 1>;
3379     }
3380   }
3381 }
3382
3383 let addrMode = Absolute in {
3384   let accessSize = ByteAccess in {
3385     defm LDrib_abs  : LD_Abs<"memb", "LDrib", IntRegs>, AddrModeRel;
3386     defm LDriub_abs : LD_Abs<"memub", "LDriub", IntRegs>, AddrModeRel;
3387   }
3388   let accessSize = HalfWordAccess in {
3389     defm LDrih_abs  : LD_Abs<"memh", "LDrih", IntRegs>, AddrModeRel;
3390     defm LDriuh_abs : LD_Abs<"memuh", "LDriuh", IntRegs>, AddrModeRel;
3391   }
3392   let accessSize = WordAccess in
3393     defm LDriw_abs  : LD_Abs<"memw", "LDriw", IntRegs>, AddrModeRel;
3394
3395   let accessSize = DoubleWordAccess in
3396     defm LDrid_abs : LD_Abs<"memd",  "LDrid", DoubleRegs>, AddrModeRel;
3397 }
3398
3399 let Predicates = [HasV4T], AddedComplexity  = 30 in {
3400 def : Pat<(i32 (load (HexagonCONST32 tglobaladdr:$absaddr))),
3401           (LDriw_abs_V4 tglobaladdr: $absaddr)>;
3402
3403 def : Pat<(i32 (sextloadi8 (HexagonCONST32 tglobaladdr:$absaddr))),
3404           (LDrib_abs_V4 tglobaladdr:$absaddr)>;
3405
3406 def : Pat<(i32 (zextloadi8 (HexagonCONST32 tglobaladdr:$absaddr))),
3407           (LDriub_abs_V4 tglobaladdr:$absaddr)>;
3408
3409 def : Pat<(i32 (sextloadi16 (HexagonCONST32 tglobaladdr:$absaddr))),
3410           (LDrih_abs_V4 tglobaladdr:$absaddr)>;
3411
3412 def : Pat<(i32 (zextloadi16 (HexagonCONST32 tglobaladdr:$absaddr))),
3413           (LDriuh_abs_V4 tglobaladdr:$absaddr)>;
3414 }
3415
3416 //===----------------------------------------------------------------------===//
3417 // multiclass for load instructions with GP-relative addressing mode.
3418 // Rx=mem[bhwd](##global)
3419 // if ([!]Pv[.new]) Rx=mem[bhwd](##global)
3420 //===----------------------------------------------------------------------===//
3421 let hasSideEffects = 0, validSubTargets = HasV4SubT in
3422 multiclass LD_GP<string mnemonic, string BaseOp, RegisterClass RC> {
3423   let BaseOpcode = BaseOp in {
3424     let isPredicable = 1 in
3425     def NAME#_V4 : LDInst2<(outs RC:$dst),
3426             (ins globaladdress:$global),
3427             "$dst = "#mnemonic#"(#$global)",
3428             []>;
3429
3430     let isExtended = 1, opExtendable = 2, isPredicated = 1 in {
3431       defm Pt_V4 : LD_Abs_Pred<mnemonic, RC, 0>;
3432       defm NotPt_V4 : LD_Abs_Pred<mnemonic, RC, 1>;
3433     }
3434   }
3435 }
3436
3437 defm LDd_GP  : LD_GP<"memd",  "LDd_GP",  DoubleRegs>, PredNewRel;
3438 defm LDb_GP  : LD_GP<"memb",  "LDb_GP",  IntRegs>, PredNewRel;
3439 defm LDub_GP : LD_GP<"memub", "LDub_GP", IntRegs>, PredNewRel;
3440 defm LDh_GP  : LD_GP<"memh",  "LDh_GP",  IntRegs>, PredNewRel;
3441 defm LDuh_GP : LD_GP<"memuh", "LDuh_GP", IntRegs>, PredNewRel;
3442 defm LDw_GP  : LD_GP<"memw",  "LDw_GP",  IntRegs>, PredNewRel;
3443
3444 def : Pat <(atomic_load_64 (HexagonCONST32_GP tglobaladdr:$global)),
3445            (i64 (LDd_GP_V4 tglobaladdr:$global))>;
3446
3447 def : Pat <(atomic_load_32 (HexagonCONST32_GP tglobaladdr:$global)),
3448            (i32 (LDw_GP_V4 tglobaladdr:$global))>;
3449
3450 def : Pat <(atomic_load_16 (HexagonCONST32_GP tglobaladdr:$global)),
3451            (i32 (LDuh_GP_V4 tglobaladdr:$global))>;
3452
3453 def : Pat <(atomic_load_8 (HexagonCONST32_GP tglobaladdr:$global)),
3454            (i32 (LDub_GP_V4 tglobaladdr:$global))>;
3455
3456 // Map from load(globaladdress) -> memw(#foo + 0)
3457 let AddedComplexity = 100 in
3458 def : Pat <(i64 (load (HexagonCONST32_GP tglobaladdr:$global))),
3459            (i64 (LDd_GP_V4 tglobaladdr:$global))>;
3460
3461 // Map from Pd = load(globaladdress) -> Rd = memb(globaladdress), Pd = Rd
3462 let AddedComplexity = 100 in
3463 def : Pat <(i1 (load (HexagonCONST32_GP tglobaladdr:$global))),
3464            (i1 (C2_tfrrp (i32 (LDb_GP_V4 tglobaladdr:$global))))>;
3465
3466 // When the Interprocedural Global Variable optimizer realizes that a certain
3467 // global variable takes only two constant values, it shrinks the global to
3468 // a boolean. Catch those loads here in the following 3 patterns.
3469 let AddedComplexity = 100 in
3470 def : Pat <(i32 (extloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
3471            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
3472
3473 let AddedComplexity = 100 in
3474 def : Pat <(i32 (sextloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
3475            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
3476
3477 // Map from load(globaladdress) -> memb(#foo)
3478 let AddedComplexity = 100 in
3479 def : Pat <(i32 (extloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
3480            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
3481
3482 // Map from load(globaladdress) -> memb(#foo)
3483 let AddedComplexity = 100 in
3484 def : Pat <(i32 (sextloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
3485            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
3486
3487 let AddedComplexity = 100 in
3488 def : Pat <(i32 (zextloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
3489            (i32 (LDub_GP_V4 tglobaladdr:$global))>;
3490
3491 // Map from load(globaladdress) -> memub(#foo)
3492 let AddedComplexity = 100 in
3493 def : Pat <(i32 (zextloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
3494            (i32 (LDub_GP_V4 tglobaladdr:$global))>;
3495
3496 // Map from load(globaladdress) -> memh(#foo)
3497 let AddedComplexity = 100 in
3498 def : Pat <(i32 (extloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
3499            (i32 (LDh_GP_V4 tglobaladdr:$global))>;
3500
3501 // Map from load(globaladdress) -> memh(#foo)
3502 let AddedComplexity = 100 in
3503 def : Pat <(i32 (sextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
3504            (i32 (LDh_GP_V4 tglobaladdr:$global))>;
3505
3506 // Map from load(globaladdress) -> memuh(#foo)
3507 let AddedComplexity = 100 in
3508 def : Pat <(i32 (zextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
3509            (i32 (LDuh_GP_V4 tglobaladdr:$global))>;
3510
3511 // Map from load(globaladdress) -> memw(#foo)
3512 let AddedComplexity = 100 in
3513 def : Pat <(i32 (load (HexagonCONST32_GP tglobaladdr:$global))),
3514            (i32 (LDw_GP_V4 tglobaladdr:$global))>;
3515
3516
3517 // Transfer global address into a register
3518 let isExtended = 1, opExtendable = 1, AddedComplexity=50, isMoveImm = 1,
3519 isAsCheapAsAMove = 1, isReMaterializable = 1, validSubTargets = HasV4SubT in
3520 def TFRI_V4 : ALU32_ri<(outs IntRegs:$dst), (ins s16Ext:$src1),
3521            "$dst = #$src1",
3522            [(set IntRegs:$dst, (HexagonCONST32 tglobaladdr:$src1))]>,
3523            Requires<[HasV4T]>;
3524
3525 // Transfer a block address into a register
3526 def : Pat<(HexagonCONST32_GP tblockaddress:$src1),
3527           (TFRI_V4 tblockaddress:$src1)>,
3528           Requires<[HasV4T]>;
3529
3530 let isExtended = 1, opExtendable = 2, AddedComplexity=50,
3531 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3532 def TFRI_cPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3533                            (ins PredRegs:$src1, s16Ext:$src2),
3534            "if($src1) $dst = #$src2",
3535            []>,
3536            Requires<[HasV4T]>;
3537
3538 let isExtended = 1, opExtendable = 2, AddedComplexity=50, isPredicatedFalse = 1,
3539 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3540 def TFRI_cNotPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3541                               (ins PredRegs:$src1, s16Ext:$src2),
3542            "if(!$src1) $dst = #$src2",
3543            []>,
3544            Requires<[HasV4T]>;
3545
3546 let isExtended = 1, opExtendable = 2, AddedComplexity=50,
3547 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3548 def TFRI_cdnPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3549                              (ins PredRegs:$src1, s16Ext:$src2),
3550            "if($src1.new) $dst = #$src2",
3551            []>,
3552            Requires<[HasV4T]>;
3553
3554 let isExtended = 1, opExtendable = 2, AddedComplexity=50, isPredicatedFalse = 1,
3555 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3556 def TFRI_cdnNotPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3557                                 (ins PredRegs:$src1, s16Ext:$src2),
3558            "if(!$src1.new) $dst = #$src2",
3559            []>,
3560            Requires<[HasV4T]>;
3561
3562 let AddedComplexity = 50, Predicates = [HasV4T] in
3563 def : Pat<(HexagonCONST32_GP tglobaladdr:$src1),
3564            (TFRI_V4 tglobaladdr:$src1)>,
3565            Requires<[HasV4T]>;
3566
3567
3568 // Load - Indirect with long offset: These instructions take global address
3569 // as an operand
3570 let isExtended = 1, opExtendable = 3, AddedComplexity = 40,
3571 validSubTargets = HasV4SubT in
3572 def LDrid_ind_lo_V4 : LDInst<(outs DoubleRegs:$dst),
3573             (ins IntRegs:$src1, u2Imm:$src2, globaladdressExt:$offset),
3574             "$dst=memd($src1<<#$src2+##$offset)",
3575             [(set (i64 DoubleRegs:$dst),
3576                   (load (add (shl IntRegs:$src1, u2ImmPred:$src2),
3577                         (HexagonCONST32 tglobaladdr:$offset))))]>,
3578             Requires<[HasV4T]>;
3579
3580 let AddedComplexity = 40 in
3581 multiclass LD_indirect_lo<string OpcStr, PatFrag OpNode> {
3582 let isExtended = 1, opExtendable = 3, validSubTargets = HasV4SubT in
3583   def _lo_V4 : LDInst<(outs IntRegs:$dst),
3584             (ins IntRegs:$src1, u2Imm:$src2, globaladdressExt:$offset),
3585             !strconcat("$dst = ",
3586             !strconcat(OpcStr, "($src1<<#$src2+##$offset)")),
3587             [(set IntRegs:$dst,
3588                   (i32 (OpNode (add (shl IntRegs:$src1, u2ImmPred:$src2),
3589                           (HexagonCONST32 tglobaladdr:$offset)))))]>,
3590             Requires<[HasV4T]>;
3591 }
3592
3593 defm LDrib_ind : LD_indirect_lo<"memb", sextloadi8>;
3594 defm LDriub_ind : LD_indirect_lo<"memub", zextloadi8>;
3595 defm LDriub_ind_anyext : LD_indirect_lo<"memub", extloadi8>;
3596 defm LDrih_ind : LD_indirect_lo<"memh", sextloadi16>;
3597 defm LDriuh_ind : LD_indirect_lo<"memuh", zextloadi16>;
3598 defm LDriuh_ind_anyext : LD_indirect_lo<"memuh", extloadi16>;
3599 defm LDriw_ind : LD_indirect_lo<"memw", load>;
3600
3601 let AddedComplexity = 40 in
3602 def : Pat <(i32 (sextloadi8 (add IntRegs:$src1,
3603                                  (NumUsesBelowThresCONST32 tglobaladdr:$offset)))),
3604            (i32 (LDrib_ind_lo_V4 IntRegs:$src1, 0, tglobaladdr:$offset))>,
3605            Requires<[HasV4T]>;
3606
3607 let AddedComplexity = 40 in
3608 def : Pat <(i32 (zextloadi8 (add IntRegs:$src1,
3609                                  (NumUsesBelowThresCONST32 tglobaladdr:$offset)))),
3610            (i32 (LDriub_ind_lo_V4 IntRegs:$src1, 0, tglobaladdr:$offset))>,
3611            Requires<[HasV4T]>;
3612
3613 let Predicates = [HasV4T], AddedComplexity  = 30 in {
3614 def : Pat<(truncstorei8 (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3615           (STrib_abs_V4 u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3616
3617 def : Pat<(truncstorei16 (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3618           (STrih_abs_V4 u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3619
3620 def : Pat<(store (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3621           (STriw_abs_V4 u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3622 }
3623
3624 let Predicates = [HasV4T], AddedComplexity  = 30 in {
3625 def : Pat<(i32 (load u0AlwaysExtPred:$src)),
3626           (LDriw_abs_V4 u0AlwaysExtPred:$src)>;
3627
3628 def : Pat<(i32 (sextloadi8 u0AlwaysExtPred:$src)),
3629           (LDrib_abs_V4 u0AlwaysExtPred:$src)>;
3630
3631 def : Pat<(i32 (zextloadi8 u0AlwaysExtPred:$src)),
3632           (LDriub_abs_V4 u0AlwaysExtPred:$src)>;
3633
3634 def : Pat<(i32 (sextloadi16 u0AlwaysExtPred:$src)),
3635           (LDrih_abs_V4 u0AlwaysExtPred:$src)>;
3636
3637 def : Pat<(i32 (zextloadi16 u0AlwaysExtPred:$src)),
3638           (LDriuh_abs_V4 u0AlwaysExtPred:$src)>;
3639 }
3640
3641 // Indexed store word - global address.
3642 // memw(Rs+#u6:2)=#S8
3643 let AddedComplexity = 10 in
3644 def STriw_offset_ext_V4 : STInst<(outs),
3645             (ins IntRegs:$src1, u6_2Imm:$src2, globaladdress:$src3),
3646             "memw($src1+#$src2) = ##$src3",
3647             [(store (HexagonCONST32 tglobaladdr:$src3),
3648                     (add IntRegs:$src1, u6_2ImmPred:$src2))]>,
3649             Requires<[HasV4T]>;
3650
3651 def : Pat<(i64 (ctlz (i64 DoubleRegs:$src1))),
3652           (i64 (A4_combineir (i32 0), (i32 (CTLZ64_rr DoubleRegs:$src1))))>,
3653           Requires<[HasV4T]>;
3654
3655 def : Pat<(i64 (cttz (i64 DoubleRegs:$src1))),
3656           (i64 (A4_combineir (i32 0), (i32 (CTTZ64_rr DoubleRegs:$src1))))>,
3657           Requires<[HasV4T]>;
3658
3659
3660 // i8 -> i64 loads
3661 // We need a complexity of 120 here to override preceding handling of
3662 // zextloadi8.
3663 let Predicates = [HasV4T], AddedComplexity = 120 in {
3664 def:  Pat <(i64 (extloadi8 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3665       (i64 (A4_combineir 0, (LDrib_abs_V4 tglobaladdr:$addr)))>;
3666
3667 def:  Pat <(i64 (zextloadi8 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3668       (i64 (A4_combineir 0, (LDriub_abs_V4 tglobaladdr:$addr)))>;
3669
3670 def:  Pat <(i64 (sextloadi8 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3671       (i64 (A2_sxtw (LDrib_abs_V4 tglobaladdr:$addr)))>;
3672
3673 def:  Pat <(i64 (extloadi8 FoldGlobalAddr:$addr)),
3674       (i64 (A4_combineir 0, (LDrib_abs_V4 FoldGlobalAddr:$addr)))>;
3675
3676 def:  Pat <(i64 (zextloadi8 FoldGlobalAddr:$addr)),
3677       (i64 (A4_combineir 0, (LDriub_abs_V4 FoldGlobalAddr:$addr)))>;
3678
3679 def:  Pat <(i64 (sextloadi8 FoldGlobalAddr:$addr)),
3680       (i64 (A2_sxtw (LDrib_abs_V4 FoldGlobalAddr:$addr)))>;
3681 }
3682 // i16 -> i64 loads
3683 // We need a complexity of 120 here to override preceding handling of
3684 // zextloadi16.
3685 let AddedComplexity = 120 in {
3686 def:  Pat <(i64 (extloadi16 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3687       (i64 (A4_combineir 0, (LDrih_abs_V4 tglobaladdr:$addr)))>,
3688       Requires<[HasV4T]>;
3689
3690 def:  Pat <(i64 (zextloadi16 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3691       (i64 (A4_combineir 0, (LDriuh_abs_V4 tglobaladdr:$addr)))>,
3692       Requires<[HasV4T]>;
3693
3694 def:  Pat <(i64 (sextloadi16 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3695       (i64 (A2_sxtw (LDrih_abs_V4 tglobaladdr:$addr)))>,
3696       Requires<[HasV4T]>;
3697
3698 def:  Pat <(i64 (extloadi16 FoldGlobalAddr:$addr)),
3699       (i64 (A4_combineir 0, (LDrih_abs_V4 FoldGlobalAddr:$addr)))>,
3700       Requires<[HasV4T]>;
3701
3702 def:  Pat <(i64 (zextloadi16 FoldGlobalAddr:$addr)),
3703       (i64 (A4_combineir 0, (LDriuh_abs_V4 FoldGlobalAddr:$addr)))>,
3704       Requires<[HasV4T]>;
3705
3706 def:  Pat <(i64 (sextloadi16 FoldGlobalAddr:$addr)),
3707       (i64 (A2_sxtw (LDrih_abs_V4 FoldGlobalAddr:$addr)))>,
3708       Requires<[HasV4T]>;
3709 }
3710 // i32->i64 loads
3711 // We need a complexity of 120 here to override preceding handling of
3712 // zextloadi32.
3713 let AddedComplexity = 120 in {
3714 def:  Pat <(i64 (extloadi32 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3715       (i64 (A4_combineir 0, (LDriw_abs_V4 tglobaladdr:$addr)))>,
3716       Requires<[HasV4T]>;
3717
3718 def:  Pat <(i64 (zextloadi32 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3719       (i64 (A4_combineir 0, (LDriw_abs_V4 tglobaladdr:$addr)))>,
3720       Requires<[HasV4T]>;
3721
3722 def:  Pat <(i64 (sextloadi32 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3723       (i64 (A2_sxtw (LDriw_abs_V4 tglobaladdr:$addr)))>,
3724       Requires<[HasV4T]>;
3725
3726 def:  Pat <(i64 (extloadi32 FoldGlobalAddr:$addr)),
3727       (i64 (A4_combineir 0, (LDriw_abs_V4 FoldGlobalAddr:$addr)))>,
3728       Requires<[HasV4T]>;
3729
3730 def:  Pat <(i64 (zextloadi32 FoldGlobalAddr:$addr)),
3731       (i64 (A4_combineir 0, (LDriw_abs_V4 FoldGlobalAddr:$addr)))>,
3732       Requires<[HasV4T]>;
3733
3734 def:  Pat <(i64 (sextloadi32 FoldGlobalAddr:$addr)),
3735       (i64 (A2_sxtw (LDriw_abs_V4 FoldGlobalAddr:$addr)))>,
3736       Requires<[HasV4T]>;
3737 }
3738
3739 // Indexed store double word - global address.
3740 // memw(Rs+#u6:2)=#S8
3741 let AddedComplexity = 10 in
3742 def STrih_offset_ext_V4 : STInst<(outs),
3743             (ins IntRegs:$src1, u6_1Imm:$src2, globaladdress:$src3),
3744             "memh($src1+#$src2) = ##$src3",
3745             [(truncstorei16 (HexagonCONST32 tglobaladdr:$src3),
3746                     (add IntRegs:$src1, u6_1ImmPred:$src2))]>,
3747             Requires<[HasV4T]>;
3748 // Map from store(globaladdress + x) -> memd(#foo + x)
3749 let AddedComplexity = 100 in
3750 def : Pat<(store (i64 DoubleRegs:$src1),
3751                  FoldGlobalAddrGP:$addr),
3752           (STrid_abs_V4 FoldGlobalAddrGP:$addr, (i64 DoubleRegs:$src1))>,
3753           Requires<[HasV4T]>;
3754
3755 def : Pat<(atomic_store_64 FoldGlobalAddrGP:$addr,
3756                            (i64 DoubleRegs:$src1)),
3757           (STrid_abs_V4 FoldGlobalAddrGP:$addr, (i64 DoubleRegs:$src1))>,
3758           Requires<[HasV4T]>;
3759
3760 // Map from store(globaladdress + x) -> memb(#foo + x)
3761 let AddedComplexity = 100 in
3762 def : Pat<(truncstorei8 (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
3763           (STrib_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3764             Requires<[HasV4T]>;
3765
3766 def : Pat<(atomic_store_8 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
3767           (STrib_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3768             Requires<[HasV4T]>;
3769
3770 // Map from store(globaladdress + x) -> memh(#foo + x)
3771 let AddedComplexity = 100 in
3772 def : Pat<(truncstorei16 (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
3773           (STrih_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3774             Requires<[HasV4T]>;
3775
3776 def : Pat<(atomic_store_16 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
3777           (STrih_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3778             Requires<[HasV4T]>;
3779
3780 // Map from store(globaladdress + x) -> memw(#foo + x)
3781 let AddedComplexity = 100 in
3782 def : Pat<(store (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
3783           (STriw_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3784            Requires<[HasV4T]>;
3785
3786 def : Pat<(atomic_store_32 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
3787           (STriw_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3788             Requires<[HasV4T]>;
3789
3790 // Map from load(globaladdress + x) -> memd(#foo + x)
3791 let AddedComplexity = 100 in
3792 def : Pat<(i64 (load FoldGlobalAddrGP:$addr)),
3793           (i64 (LDrid_abs_V4 FoldGlobalAddrGP:$addr))>,
3794            Requires<[HasV4T]>;
3795
3796 def : Pat<(atomic_load_64 FoldGlobalAddrGP:$addr),
3797           (i64 (LDrid_abs_V4 FoldGlobalAddrGP:$addr))>,
3798            Requires<[HasV4T]>;
3799
3800 // Map from load(globaladdress + x) -> memb(#foo + x)
3801 let AddedComplexity = 100 in
3802 def : Pat<(i32 (extloadi8 FoldGlobalAddrGP:$addr)),
3803           (i32 (LDrib_abs_V4 FoldGlobalAddrGP:$addr))>,
3804            Requires<[HasV4T]>;
3805
3806 // Map from load(globaladdress + x) -> memb(#foo + x)
3807 let AddedComplexity = 100 in
3808 def : Pat<(i32 (sextloadi8 FoldGlobalAddrGP:$addr)),
3809           (i32 (LDrib_abs_V4 FoldGlobalAddrGP:$addr))>,
3810            Requires<[HasV4T]>;
3811
3812 //let AddedComplexity = 100 in
3813 let AddedComplexity = 100 in
3814 def : Pat<(i32 (extloadi16 FoldGlobalAddrGP:$addr)),
3815           (i32 (LDrih_abs_V4 FoldGlobalAddrGP:$addr))>,
3816            Requires<[HasV4T]>;
3817
3818 // Map from load(globaladdress + x) -> memh(#foo + x)
3819 let AddedComplexity = 100 in
3820 def : Pat<(i32 (sextloadi16 FoldGlobalAddrGP:$addr)),
3821           (i32 (LDrih_abs_V4 FoldGlobalAddrGP:$addr))>,
3822            Requires<[HasV4T]>;
3823
3824 // Map from load(globaladdress + x) -> memuh(#foo + x)
3825 let AddedComplexity = 100 in
3826 def : Pat<(i32 (zextloadi16 FoldGlobalAddrGP:$addr)),
3827           (i32 (LDriuh_abs_V4 FoldGlobalAddrGP:$addr))>,
3828            Requires<[HasV4T]>;
3829
3830 def : Pat<(atomic_load_16 FoldGlobalAddrGP:$addr),
3831           (i32 (LDriuh_abs_V4 FoldGlobalAddrGP:$addr))>,
3832            Requires<[HasV4T]>;
3833
3834 // Map from load(globaladdress + x) -> memub(#foo + x)
3835 let AddedComplexity = 100 in
3836 def : Pat<(i32 (zextloadi8 FoldGlobalAddrGP:$addr)),
3837           (i32 (LDriub_abs_V4 FoldGlobalAddrGP:$addr))>,
3838            Requires<[HasV4T]>;
3839
3840 def : Pat<(atomic_load_8 FoldGlobalAddrGP:$addr),
3841           (i32 (LDriub_abs_V4 FoldGlobalAddrGP:$addr))>,
3842            Requires<[HasV4T]>;
3843
3844 // Map from load(globaladdress + x) -> memw(#foo + x)
3845 let AddedComplexity = 100 in
3846 def : Pat<(i32 (load FoldGlobalAddrGP:$addr)),
3847           (i32 (LDriw_abs_V4 FoldGlobalAddrGP:$addr))>,
3848            Requires<[HasV4T]>;
3849
3850 def : Pat<(atomic_load_32 FoldGlobalAddrGP:$addr),
3851           (i32 (LDriw_abs_V4 FoldGlobalAddrGP:$addr))>,
3852            Requires<[HasV4T]>;