lib/Target/Hexagon/HexagonInstrInfoV4.td

   1 //=- HexagonInstrInfoV4.td - Target Desc. for Hexagon Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon V4 instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 let hasSideEffects = 0 in
  15 class T_Immext<Operand ImmType>
  16   : EXTENDERInst<(outs), (ins ImmType:$imm),
  17                  "immext(#$imm)", []> {
  18     bits<32> imm;
  19     let IClass = 0b0000;
  20
  21     let Inst{27-16} = imm{31-20};
  22     let Inst{13-0} = imm{19-6};
  23   }
  24
  25 def A4_ext : T_Immext<u26_6Imm>;
  26 let isCodeGenOnly = 1 in {
  27   let isBranch = 1 in
  28     def A4_ext_b : T_Immext<brtarget>;
  29   let isCall = 1 in
  30     def A4_ext_c : T_Immext<calltarget>;
  31   def A4_ext_g : T_Immext<globaladdress>;
  32 }
  33
  34 // Fold (add (CONST32 tglobaladdr:$addr) <offset>) into a global address.
  35 def FoldGlobalAddr : ComplexPattern<i32, 1, "foldGlobalAddress", [], []>;
  36
  37 // Fold (add (CONST32_GP tglobaladdr:$addr) <offset>) into a global address.
  38 def FoldGlobalAddrGP : ComplexPattern<i32, 1, "foldGlobalAddressGP", [], []>;
  39
  40 def NumUsesBelowThresCONST32 : PatFrag<(ops node:$addr),
  41                                        (HexagonCONST32 node:$addr), [{
  42   return hasNumUsesBelowThresGA(N->getOperand(0).getNode());
  43 }]>;
  44
  45 // Hexagon V4 Architecture spec defines 8 instruction classes:
  46 // LD ST ALU32 XTYPE J JR MEMOP NV CR SYSTEM(system is not implemented in the
  47 // compiler)
  48
  49 // LD Instructions:
  50 // ========================================
  51 // Loads (8/16/32/64 bit)
  52 // Deallocframe
  53
  54 // ST Instructions:
  55 // ========================================
  56 // Stores (8/16/32/64 bit)
  57 // Allocframe
  58
  59 // ALU32 Instructions:
  60 // ========================================
  61 // Arithmetic / Logical (32 bit)
  62 // Vector Halfword
  63
  64 // XTYPE Instructions (32/64 bit):
  65 // ========================================
  66 // Arithmetic, Logical, Bit Manipulation
  67 // Multiply (Integer, Fractional, Complex)
  68 // Permute / Vector Permute Operations
  69 // Predicate Operations
  70 // Shift / Shift with Add/Sub/Logical
  71 // Vector Byte ALU
  72 // Vector Halfword (ALU, Shift, Multiply)
  73 // Vector Word (ALU, Shift)
  74
  75 // J Instructions:
  76 // ========================================
  77 // Jump/Call PC-relative
  78
  79 // JR Instructions:
  80 // ========================================
  81 // Jump/Call Register
  82
  83 // MEMOP Instructions:
  84 // ========================================
  85 // Operation on memory (8/16/32 bit)
  86
  87 // NV Instructions:
  88 // ========================================
  89 // New-value Jumps
  90 // New-value Stores
  91
  92 // CR Instructions:
  93 // ========================================
  94 // Control-Register Transfers
  95 // Hardware Loop Setup
  96 // Predicate Logicals & Reductions
  97
  98 // SYSTEM Instructions (not implemented in the compiler):
  99 // ========================================
 100 // Prefetch
 101 // Cache Maintenance
 102 // Bus Operations
 103
 104
 105 //===----------------------------------------------------------------------===//
 106 // ALU32 +
 107 //===----------------------------------------------------------------------===//
 108
 109 class T_ALU32_3op_not<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 110                       bit OpsRev>
 111   : T_ALU32_3op<mnemonic, MajOp, MinOp, OpsRev, 0> {
 112   let AsmString = "$Rd = "#mnemonic#"($Rs, ~$Rt)";
 113 }
 114
 115 let BaseOpcode = "andn_rr", CextOpcode = "andn", isCodeGenOnly = 0 in
 116 def A4_andn    : T_ALU32_3op_not<"and", 0b001, 0b100, 1>;
 117 let BaseOpcode = "orn_rr", CextOpcode = "orn", isCodeGenOnly = 0 in
 118 def A4_orn     : T_ALU32_3op_not<"or",  0b001, 0b101, 1>;
 119
 120 let CextOpcode = "rcmp.eq", isCodeGenOnly = 0 in
 121 def A4_rcmpeq  : T_ALU32_3op<"cmp.eq",  0b011, 0b010, 0, 1>;
 122 let CextOpcode = "!rcmp.eq", isCodeGenOnly = 0 in
 123 def A4_rcmpneq : T_ALU32_3op<"!cmp.eq", 0b011, 0b011, 0, 1>;
 124
 125 let isCodeGenOnly = 0 in {
 126 def C4_cmpneq  : T_ALU32_3op_cmp<"!cmp.eq",  0b00, 1, 1>;
 127 def C4_cmplte  : T_ALU32_3op_cmp<"!cmp.gt",  0b10, 1, 0>;
 128 def C4_cmplteu : T_ALU32_3op_cmp<"!cmp.gtu", 0b11, 1, 0>;
 129 }
 130
 131 // Pats for instruction selection.
 132
 133 // A class to embed the usual comparison patfrags within a zext to i32.
 134 // The seteq/setne frags use "lhs" and "rhs" as operands, so use the same
 135 // names, or else the frag's "body" won't match the operands.
 136 class CmpInReg<PatFrag Op>
 137   : PatFrag<(ops node:$lhs, node:$rhs),(i32 (zext (i1 Op.Fragment)))>;
 138
 139 def: T_cmp32_rr_pat<A4_rcmpeq,  CmpInReg<seteq>, i32>;
 140 def: T_cmp32_rr_pat<A4_rcmpneq, CmpInReg<setne>, i32>;
 141
 142 class T_CMP_rrbh<string mnemonic, bits<3> MinOp, bit IsComm>
 143   : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
 144     "$Pd = "#mnemonic#"($Rs, $Rt)", [], "", S_3op_tc_2early_SLOT23>,
 145     ImmRegRel {
 146   let validSubTargets = HasV4SubT;
 147   let InputType = "reg";
 148   let CextOpcode = mnemonic;
 149   let isCompare = 1;
 150   let isCommutable = IsComm;
 151   let hasSideEffects = 0;
 152
 153   bits<2> Pd;
 154   bits<5> Rs;
 155   bits<5> Rt;
 156
 157   let IClass = 0b1100;
 158   let Inst{27-21} = 0b0111110;
 159   let Inst{20-16} = Rs;
 160   let Inst{12-8} = Rt;
 161   let Inst{7-5} = MinOp;
 162   let Inst{1-0} = Pd;
 163 }
 164
 165 let isCodeGenOnly = 0 in {
 166 def A4_cmpbeq  : T_CMP_rrbh<"cmpb.eq",  0b110, 1>;
 167 def A4_cmpbgt  : T_CMP_rrbh<"cmpb.gt",  0b010, 0>;
 168 def A4_cmpbgtu : T_CMP_rrbh<"cmpb.gtu", 0b111, 0>;
 169 def A4_cmpheq  : T_CMP_rrbh<"cmph.eq",  0b011, 1>;
 170 def A4_cmphgt  : T_CMP_rrbh<"cmph.gt",  0b100, 0>;
 171 def A4_cmphgtu : T_CMP_rrbh<"cmph.gtu", 0b101, 0>;
 172 }
 173
 174 class T_CMP_ribh<string mnemonic, bits<2> MajOp, bit IsHalf, bit IsComm,
 175                  Operand ImmType, bit IsImmExt, bit IsImmSigned, int ImmBits>
 176   : ALU64Inst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, ImmType:$Imm),
 177     "$Pd = "#mnemonic#"($Rs, #$Imm)", [], "", ALU64_tc_2early_SLOT23>,
 178     ImmRegRel {
 179   let validSubTargets = HasV4SubT;
 180   let InputType = "imm";
 181   let CextOpcode = mnemonic;
 182   let isCompare = 1;
 183   let isCommutable = IsComm;
 184   let hasSideEffects = 0;
 185   let isExtendable = IsImmExt;
 186   let opExtendable = !if (IsImmExt, 2, 0);
 187   let isExtentSigned = IsImmSigned;
 188   let opExtentBits = ImmBits;
 189
 190   bits<2> Pd;
 191   bits<5> Rs;
 192   bits<8> Imm;
 193
 194   let IClass = 0b1101;
 195   let Inst{27-24} = 0b1101;
 196   let Inst{22-21} = MajOp;
 197   let Inst{20-16} = Rs;
 198   let Inst{12-5} = Imm;
 199   let Inst{4} = 0b0;
 200   let Inst{3} = IsHalf;
 201   let Inst{1-0} = Pd;
 202 }
 203
 204 let isCodeGenOnly = 0 in {
 205 def A4_cmpbeqi  : T_CMP_ribh<"cmpb.eq",  0b00, 0, 1, u8Imm, 0, 0, 8>;
 206 def A4_cmpbgti  : T_CMP_ribh<"cmpb.gt",  0b01, 0, 0, s8Imm, 0, 1, 8>;
 207 def A4_cmpbgtui : T_CMP_ribh<"cmpb.gtu", 0b10, 0, 0, u7Ext, 1, 0, 7>;
 208 def A4_cmpheqi  : T_CMP_ribh<"cmph.eq",  0b00, 1, 1, s8Ext, 1, 1, 8>;
 209 def A4_cmphgti  : T_CMP_ribh<"cmph.gt",  0b01, 1, 0, s8Ext, 1, 1, 8>;
 210 def A4_cmphgtui : T_CMP_ribh<"cmph.gtu", 0b10, 1, 0, u7Ext, 1, 0, 7>;
 211 }
 212 class T_RCMP_EQ_ri<string mnemonic, bit IsNeg>
 213   : ALU32_ri<(outs IntRegs:$Rd), (ins IntRegs:$Rs, s8Ext:$s8),
 214     "$Rd = "#mnemonic#"($Rs, #$s8)", [], "", ALU32_2op_tc_1_SLOT0123>,
 215     ImmRegRel {
 216   let validSubTargets = HasV4SubT;
 217   let InputType = "imm";
 218   let CextOpcode = !if (IsNeg, "!rcmp.eq", "rcmp.eq");
 219   let isExtendable = 1;
 220   let opExtendable = 2;
 221   let isExtentSigned = 1;
 222   let opExtentBits = 8;
 223   let hasNewValue = 1;
 224
 225   bits<5> Rd;
 226   bits<5> Rs;
 227   bits<8> s8;
 228
 229   let IClass = 0b0111;
 230   let Inst{27-24} = 0b0011;
 231   let Inst{22} = 0b1;
 232   let Inst{21} = IsNeg;
 233   let Inst{20-16} = Rs;
 234   let Inst{13} = 0b1;
 235   let Inst{12-5} = s8;
 236   let Inst{4-0} = Rd;
 237 }
 238
 239 let isCodeGenOnly = 0 in {
 240 def A4_rcmpeqi  : T_RCMP_EQ_ri<"cmp.eq",  0>;
 241 def A4_rcmpneqi : T_RCMP_EQ_ri<"!cmp.eq", 1>;
 242 }
 243
 244 def: Pat<(i32 (zext (i1 (seteq (i32 IntRegs:$Rs), s8ExtPred:$s8)))),
 245          (A4_rcmpeqi IntRegs:$Rs, s8ExtPred:$s8)>;
 246 def: Pat<(i32 (zext (i1 (setne (i32 IntRegs:$Rs), s8ExtPred:$s8)))),
 247          (A4_rcmpneqi IntRegs:$Rs, s8ExtPred:$s8)>;
 248
 249 // Preserve the S2_tstbit_r generation
 250 def: Pat<(i32 (zext (i1 (setne (i32 (and (i32 (shl 1, (i32 IntRegs:$src2))),
 251                                          (i32 IntRegs:$src1))), 0)))),
 252          (C2_muxii (S2_tstbit_r IntRegs:$src1, IntRegs:$src2), 1, 0)>;
 253
 254
 255 //===----------------------------------------------------------------------===//
 256 // ALU32 -
 257 //===----------------------------------------------------------------------===//
 258
 259
 260 //===----------------------------------------------------------------------===//
 261 // ALU32/PERM +
 262 //===----------------------------------------------------------------------===//
 263
 264 // Combine a word and an immediate into a register pair.
 265 let hasSideEffects = 0, isExtentSigned = 1, isExtendable = 1,
 266     opExtentBits = 8 in
 267 class T_Combine1 <bits<2> MajOp, dag ins, string AsmStr>
 268   : ALU32Inst <(outs DoubleRegs:$Rdd), ins, AsmStr> {
 269     bits<5> Rdd;
 270     bits<5> Rs;
 271     bits<8> s8;
 272
 273     let IClass      = 0b0111;
 274     let Inst{27-24} = 0b0011;
 275     let Inst{22-21} = MajOp;
 276     let Inst{20-16} = Rs;
 277     let Inst{13}    = 0b1;
 278     let Inst{12-5}  = s8;
 279     let Inst{4-0}   = Rdd;
 280   }
 281
 282 let opExtendable = 2, isCodeGenOnly = 0 in
 283 def A4_combineri : T_Combine1<0b00, (ins IntRegs:$Rs, s8Ext:$s8),
 284                                     "$Rdd = combine($Rs, #$s8)">;
 285
 286 let opExtendable = 1, isCodeGenOnly = 0 in
 287 def A4_combineir : T_Combine1<0b01, (ins s8Ext:$s8, IntRegs:$Rs),
 288                                     "$Rdd = combine(#$s8, $Rs)">;
 289
 290 def HexagonWrapperCombineRI_V4 :
 291   SDNode<"HexagonISD::WrapperCombineRI_V4", SDTHexagonI64I32I32>;
 292 def HexagonWrapperCombineIR_V4 :
 293   SDNode<"HexagonISD::WrapperCombineIR_V4", SDTHexagonI64I32I32>;
 294
 295 def : Pat <(HexagonWrapperCombineRI_V4 IntRegs:$r, s8ExtPred:$i),
 296            (A4_combineri IntRegs:$r, s8ExtPred:$i)>,
 297           Requires<[HasV4T]>;
 298
 299 def : Pat <(HexagonWrapperCombineIR_V4 s8ExtPred:$i, IntRegs:$r),
 300            (A4_combineir s8ExtPred:$i, IntRegs:$r)>,
 301           Requires<[HasV4T]>;
 302
 303 // A4_combineii: Set two small immediates.
 304 let hasSideEffects = 0, isExtendable = 1, opExtentBits = 6, opExtendable = 2 in
 305 def A4_combineii: ALU32Inst<(outs DoubleRegs:$Rdd), (ins s8Imm:$s8, u6Ext:$U6),
 306   "$Rdd = combine(#$s8, #$U6)"> {
 307     bits<5> Rdd;
 308     bits<8> s8;
 309     bits<6> U6;
 310
 311     let IClass = 0b0111;
 312     let Inst{27-23} = 0b11001;
 313     let Inst{20-16} = U6{5-1};
 314     let Inst{13}    = U6{0};
 315     let Inst{12-5}  = s8;
 316     let Inst{4-0}   = Rdd;
 317   }
 318
 319 //===----------------------------------------------------------------------===//
 320 // ALU32/PERM -
 321 //===----------------------------------------------------------------------===//
 322
 323 //===----------------------------------------------------------------------===//
 324 // LD +
 325 //===----------------------------------------------------------------------===//
 326 //===----------------------------------------------------------------------===//
 327 // Template class for load instructions with Absolute set addressing mode.
 328 //===----------------------------------------------------------------------===//
 329 let isExtended = 1, opExtendable = 2, hasSideEffects = 0,
 330 validSubTargets = HasV4SubT, addrMode = AbsoluteSet in
 331 class T_LD_abs_set<string mnemonic, RegisterClass RC>:
 332             LDInst2<(outs RC:$dst1, IntRegs:$dst2),
 333             (ins u0AlwaysExt:$addr),
 334             "$dst1 = "#mnemonic#"($dst2=##$addr)",
 335             []>,
 336             Requires<[HasV4T]>;
 337
 338 def LDrid_abs_set_V4  : T_LD_abs_set <"memd", DoubleRegs>;
 339 def LDrib_abs_set_V4  : T_LD_abs_set <"memb", IntRegs>;
 340 def LDriub_abs_set_V4 : T_LD_abs_set <"memub", IntRegs>;
 341 def LDrih_abs_set_V4  : T_LD_abs_set <"memh", IntRegs>;
 342 def LDriw_abs_set_V4  : T_LD_abs_set <"memw", IntRegs>;
 343 def LDriuh_abs_set_V4 : T_LD_abs_set <"memuh", IntRegs>;
 344
 345 //===----------------------------------------------------------------------===//
 346 // Template classes for the non-predicated load instructions with
 347 // base + register offset addressing mode
 348 //===----------------------------------------------------------------------===//
 349 class T_load_rr <string mnemonic, RegisterClass RC, bits<3> MajOp>:
 350    LDInst<(outs RC:$dst), (ins IntRegs:$src1, IntRegs:$src2, u2Imm:$u2),
 351   "$dst = "#mnemonic#"($src1 + $src2<<#$u2)",
 352   [], "", V4LDST_tc_ld_SLOT01>, ImmRegShl, AddrModeRel {
 353     bits<5> dst;
 354     bits<5> src1;
 355     bits<5> src2;
 356     bits<2> u2;
 357
 358     let IClass = 0b0011;
 359
 360     let Inst{27-24} = 0b1010;
 361     let Inst{23-21} = MajOp;
 362     let Inst{20-16} = src1;
 363     let Inst{12-8}  = src2;
 364     let Inst{13}    = u2{1};
 365     let Inst{7}     = u2{0};
 366     let Inst{4-0}   = dst;
 367   }
 368
 369 //===----------------------------------------------------------------------===//
 370 // Template classes for the predicated load instructions with
 371 // base + register offset addressing mode
 372 //===----------------------------------------------------------------------===//
 373 let isPredicated =  1 in
 374 class T_pload_rr <string mnemonic, RegisterClass RC, bits<3> MajOp,
 375                   bit isNot, bit isPredNew>:
 376    LDInst <(outs RC:$dst),
 377            (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, u2Imm:$u2),
 378   !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 379   ") ")#"$dst = "#mnemonic#"($src2+$src3<<#$u2)",
 380   [], "", V4LDST_tc_ld_SLOT01>, AddrModeRel {
 381     bits<5> dst;
 382     bits<2> src1;
 383     bits<5> src2;
 384     bits<5> src3;
 385     bits<2> u2;
 386
 387     let isPredicatedFalse = isNot;
 388     let isPredicatedNew = isPredNew;
 389
 390     let IClass = 0b0011;
 391
 392     let Inst{27-26} = 0b00;
 393     let Inst{25}    = isPredNew;
 394     let Inst{24}    = isNot;
 395     let Inst{23-21} = MajOp;
 396     let Inst{20-16} = src2;
 397     let Inst{12-8}  = src3;
 398     let Inst{13}    = u2{1};
 399     let Inst{7}     = u2{0};
 400     let Inst{6-5}   = src1;
 401     let Inst{4-0}   = dst;
 402   }
 403
 404 //===----------------------------------------------------------------------===//
 405 // multiclass for load instructions with base + register offset
 406 // addressing mode
 407 //===----------------------------------------------------------------------===//
 408 let hasSideEffects = 0, addrMode = BaseRegOffset in
 409 multiclass ld_idxd_shl <string mnemonic, string CextOp, RegisterClass RC,
 410                         bits<3> MajOp > {
 411   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl,
 412       InputType = "reg" in {
 413     let isPredicable = 1 in
 414     def L4_#NAME#_rr : T_load_rr <mnemonic, RC, MajOp>;
 415
 416     // Predicated
 417     def L4_p#NAME#t_rr : T_pload_rr <mnemonic, RC, MajOp, 0, 0>;
 418     def L4_p#NAME#f_rr : T_pload_rr <mnemonic, RC, MajOp, 1, 0>;
 419
 420     // Predicated new
 421     def L4_p#NAME#tnew_rr : T_pload_rr <mnemonic, RC, MajOp, 0, 1>;
 422     def L4_p#NAME#fnew_rr : T_pload_rr <mnemonic, RC, MajOp, 1, 1>;
 423   }
 424 }
 425
 426 let hasNewValue = 1, accessSize = ByteAccess, isCodeGenOnly = 0 in {
 427   defm loadrb  : ld_idxd_shl<"memb", "LDrib", IntRegs, 0b000>;
 428   defm loadrub : ld_idxd_shl<"memub", "LDriub", IntRegs, 0b001>;
 429 }
 430
 431 let hasNewValue = 1, accessSize = HalfWordAccess, isCodeGenOnly = 0 in {
 432   defm loadrh  : ld_idxd_shl<"memh", "LDrih", IntRegs, 0b010>;
 433   defm loadruh : ld_idxd_shl<"memuh", "LDriuh", IntRegs, 0b011>;
 434 }
 435
 436 let hasNewValue = 1, accessSize = WordAccess, isCodeGenOnly = 0 in
 437 defm loadri : ld_idxd_shl<"memw", "LDriw", IntRegs, 0b100>;
 438
 439 let accessSize = DoubleWordAccess, isCodeGenOnly = 0 in
 440 defm loadrd  : ld_idxd_shl<"memd", "LDrid", DoubleRegs, 0b110>;
 441
 442 // 'def pats' for load instructions with base + register offset and non-zero
 443 // immediate value. Immediate value is used to left-shift the second
 444 // register operand.
 445 let AddedComplexity = 40 in {
 446 def : Pat <(i32 (sextloadi8 (add IntRegs:$src1,
 447                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 448            (L4_loadrb_rr IntRegs:$src1,
 449             IntRegs:$src2, u2ImmPred:$offset)>,
 450             Requires<[HasV4T]>;
 451
 452 def : Pat <(i32 (zextloadi8 (add IntRegs:$src1,
 453                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 454            (L4_loadrub_rr IntRegs:$src1,
 455             IntRegs:$src2, u2ImmPred:$offset)>,
 456             Requires<[HasV4T]>;
 457
 458 def : Pat <(i32 (extloadi8 (add IntRegs:$src1,
 459                                 (shl IntRegs:$src2, u2ImmPred:$offset)))),
 460            (L4_loadrub_rr IntRegs:$src1,
 461             IntRegs:$src2, u2ImmPred:$offset)>,
 462             Requires<[HasV4T]>;
 463
 464 def : Pat <(i32 (sextloadi16 (add IntRegs:$src1,
 465                                   (shl IntRegs:$src2, u2ImmPred:$offset)))),
 466            (L4_loadrh_rr IntRegs:$src1,
 467             IntRegs:$src2, u2ImmPred:$offset)>,
 468             Requires<[HasV4T]>;
 469
 470 def : Pat <(i32 (zextloadi16 (add IntRegs:$src1,
 471                                   (shl IntRegs:$src2, u2ImmPred:$offset)))),
 472            (L4_loadruh_rr IntRegs:$src1,
 473             IntRegs:$src2, u2ImmPred:$offset)>,
 474             Requires<[HasV4T]>;
 475
 476 def : Pat <(i32 (extloadi16 (add IntRegs:$src1,
 477                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 478            (L4_loadruh_rr IntRegs:$src1,
 479             IntRegs:$src2, u2ImmPred:$offset)>,
 480             Requires<[HasV4T]>;
 481
 482 def : Pat <(i32 (load (add IntRegs:$src1,
 483                            (shl IntRegs:$src2, u2ImmPred:$offset)))),
 484            (L4_loadri_rr IntRegs:$src1,
 485             IntRegs:$src2, u2ImmPred:$offset)>,
 486             Requires<[HasV4T]>;
 487
 488 def : Pat <(i64 (load (add IntRegs:$src1,
 489                            (shl IntRegs:$src2, u2ImmPred:$offset)))),
 490            (L4_loadrd_rr IntRegs:$src1,
 491             IntRegs:$src2, u2ImmPred:$offset)>,
 492             Requires<[HasV4T]>;
 493 }
 494
 495
 496 // 'def pats' for load instruction base + register offset and
 497 // zero immediate value.
 498 let AddedComplexity = 10 in {
 499 def : Pat <(i64 (load (add IntRegs:$src1, IntRegs:$src2))),
 500            (L4_loadrd_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 501             Requires<[HasV4T]>;
 502
 503 def : Pat <(i32 (sextloadi8 (add IntRegs:$src1, IntRegs:$src2))),
 504            (L4_loadrb_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 505             Requires<[HasV4T]>;
 506
 507 def : Pat <(i32 (zextloadi8 (add IntRegs:$src1, IntRegs:$src2))),
 508            (L4_loadrub_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 509             Requires<[HasV4T]>;
 510
 511 def : Pat <(i32 (extloadi8 (add IntRegs:$src1, IntRegs:$src2))),
 512            (L4_loadrub_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 513             Requires<[HasV4T]>;
 514
 515 def : Pat <(i32 (sextloadi16 (add IntRegs:$src1, IntRegs:$src2))),
 516            (L4_loadrh_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 517             Requires<[HasV4T]>;
 518
 519 def : Pat <(i32 (zextloadi16 (add IntRegs:$src1, IntRegs:$src2))),
 520            (L4_loadruh_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 521             Requires<[HasV4T]>;
 522
 523 def : Pat <(i32 (extloadi16 (add IntRegs:$src1, IntRegs:$src2))),
 524            (L4_loadruh_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 525             Requires<[HasV4T]>;
 526
 527 def : Pat <(i32 (load (add IntRegs:$src1, IntRegs:$src2))),
 528            (L4_loadri_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 529             Requires<[HasV4T]>;
 530 }
 531
 532 // zext i1->i64
 533 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
 534       (i64 (A4_combineir 0, (C2_muxii (i1 PredRegs:$src1), 1, 0)))>,
 535       Requires<[HasV4T]>;
 536
 537 // zext i32->i64
 538 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
 539       (i64 (A4_combineir 0, (i32 IntRegs:$src1)))>,
 540       Requires<[HasV4T]>;
 541 // zext i8->i64
 542 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
 543       (i64 (A4_combineir 0, (L2_loadrub_io AddrFI:$src1, 0)))>,
 544       Requires<[HasV4T]>;
 545
 546 let AddedComplexity = 20 in
 547 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
 548                                 s11_0ExtPred:$offset))),
 549       (i64 (A4_combineir 0, (L2_loadrub_io IntRegs:$src1,
 550                                   s11_0ExtPred:$offset)))>,
 551       Requires<[HasV4T]>;
 552
 553 // zext i1->i64
 554 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
 555       (i64 (A4_combineir 0, (L2_loadrub_io AddrFI:$src1, 0)))>,
 556       Requires<[HasV4T]>;
 557
 558 let AddedComplexity = 20 in
 559 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
 560                                 s11_0ExtPred:$offset))),
 561       (i64 (A4_combineir 0, (L2_loadrub_io IntRegs:$src1,
 562                                   s11_0ExtPred:$offset)))>,
 563       Requires<[HasV4T]>;
 564
 565 // zext i16->i64
 566 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
 567       (i64 (A4_combineir 0, (L2_loadruh_io AddrFI:$src1, 0)))>,
 568       Requires<[HasV4T]>;
 569
 570 let AddedComplexity = 20 in
 571 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
 572                                   s11_1ExtPred:$offset))),
 573       (i64 (A4_combineir 0, (L2_loadruh_io IntRegs:$src1,
 574                                   s11_1ExtPred:$offset)))>,
 575       Requires<[HasV4T]>;
 576
 577 // anyext i16->i64
 578 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
 579       (i64 (A4_combineir 0, (L2_loadrh_io AddrFI:$src1, 0)))>,
 580       Requires<[HasV4T]>;
 581
 582 let AddedComplexity = 20 in
 583 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
 584                                   s11_1ExtPred:$offset))),
 585       (i64 (A4_combineir 0, (L2_loadrh_io IntRegs:$src1,
 586                                   s11_1ExtPred:$offset)))>,
 587       Requires<[HasV4T]>;
 588
 589 // zext i32->i64
 590 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
 591       (i64 (A4_combineir 0, (L2_loadri_io AddrFI:$src1, 0)))>,
 592       Requires<[HasV4T]>;
 593
 594 let AddedComplexity = 100 in
 595 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
 596       (i64 (A4_combineir 0, (L2_loadri_io IntRegs:$src1,
 597                                   s11_2ExtPred:$offset)))>,
 598       Requires<[HasV4T]>;
 599
 600 // anyext i32->i64
 601 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
 602       (i64 (A4_combineir 0, (L2_loadri_io AddrFI:$src1, 0)))>,
 603       Requires<[HasV4T]>;
 604
 605 let AddedComplexity = 100 in
 606 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
 607       (i64 (A4_combineir 0, (L2_loadri_io IntRegs:$src1,
 608                                   s11_2ExtPred:$offset)))>,
 609       Requires<[HasV4T]>;
 610
 611
 612
 613 //===----------------------------------------------------------------------===//
 614 // LD -
 615 //===----------------------------------------------------------------------===//
 616
 617 //===----------------------------------------------------------------------===//
 618 // ST +
 619 //===----------------------------------------------------------------------===//
 620 ///
 621 //===----------------------------------------------------------------------===//
 622 // Template class for store instructions with Absolute set addressing mode.
 623 //===----------------------------------------------------------------------===//
 624 let isExtended = 1, opExtendable = 2, validSubTargets = HasV4SubT,
 625 addrMode = AbsoluteSet in
 626 class T_ST_abs_set<string mnemonic, RegisterClass RC>:
 627             STInst2<(outs IntRegs:$dst1),
 628             (ins RC:$src1, u0AlwaysExt:$src2),
 629             mnemonic#"($dst1=##$src2) = $src1",
 630             []>,
 631             Requires<[HasV4T]>;
 632
 633 def STrid_abs_set_V4 : T_ST_abs_set <"memd", DoubleRegs>;
 634 def STrib_abs_set_V4 : T_ST_abs_set <"memb", IntRegs>;
 635 def STrih_abs_set_V4 : T_ST_abs_set <"memh", IntRegs>;
 636 def STriw_abs_set_V4 : T_ST_abs_set <"memw", IntRegs>;
 637
 638 //===----------------------------------------------------------------------===//
 639 // Template classes for the non-predicated store instructions with
 640 // base + register offset addressing mode
 641 //===----------------------------------------------------------------------===//
 642 let isPredicable = 1 in
 643 class T_store_rr <string mnemonic, RegisterClass RC, bits<3> MajOp, bit isH>
 644   : STInst < (outs ), (ins IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, RC:$Rt),
 645   mnemonic#"($Rs + $Ru<<#$u2) = $Rt"#!if(isH, ".h",""),
 646   [],"",V4LDST_tc_st_SLOT01>, ImmRegShl, AddrModeRel {
 647
 648     bits<5> Rs;
 649     bits<5> Ru;
 650     bits<2> u2;
 651     bits<5> Rt;
 652
 653     let IClass = 0b0011;
 654
 655     let Inst{27-24} = 0b1011;
 656     let Inst{23-21} = MajOp;
 657     let Inst{20-16} = Rs;
 658     let Inst{12-8}  = Ru;
 659     let Inst{13}    = u2{1};
 660     let Inst{7}     = u2{0};
 661     let Inst{4-0}   = Rt;
 662   }
 663
 664 //===----------------------------------------------------------------------===//
 665 // Template classes for the predicated store instructions with
 666 // base + register offset addressing mode
 667 //===----------------------------------------------------------------------===//
 668 let isPredicated = 1 in
 669 class T_pstore_rr <string mnemonic, RegisterClass RC, bits<3> MajOp,
 670                    bit isNot, bit isPredNew, bit isH>
 671   : STInst <(outs),
 672             (ins PredRegs:$Pv, IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, RC:$Rt),
 673
 674   !if(isNot, "if (!$Pv", "if ($Pv")#!if(isPredNew, ".new) ",
 675   ") ")#mnemonic#"($Rs+$Ru<<#$u2) = $Rt"#!if(isH, ".h",""),
 676   [], "", V4LDST_tc_st_SLOT01> , AddrModeRel{
 677     bits<2> Pv;
 678     bits<5> Rs;
 679     bits<5> Ru;
 680     bits<2> u2;
 681     bits<5> Rt;
 682
 683     let isPredicatedFalse = isNot;
 684     let isPredicatedNew = isPredNew;
 685
 686     let IClass = 0b0011;
 687
 688     let Inst{27-26} = 0b01;
 689     let Inst{25}    = isPredNew;
 690     let Inst{24}    = isNot;
 691     let Inst{23-21} = MajOp;
 692     let Inst{20-16} = Rs;
 693     let Inst{12-8}  = Ru;
 694     let Inst{13}    = u2{1};
 695     let Inst{7}     = u2{0};
 696     let Inst{6-5}   = Pv;
 697     let Inst{4-0}   = Rt;
 698   }
 699
 700 //===----------------------------------------------------------------------===//
 701 // Template classes for the new-value store instructions with
 702 // base + register offset addressing mode
 703 //===----------------------------------------------------------------------===//
 704 let isPredicable = 1, isNewValue = 1, opNewValue = 3 in
 705 class T_store_new_rr <string mnemonic, bits<2> MajOp> :
 706   NVInst < (outs ), (ins IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, IntRegs:$Nt),
 707   mnemonic#"($Rs + $Ru<<#$u2) = $Nt.new",
 708   [],"",V4LDST_tc_st_SLOT0>, ImmRegShl, AddrModeRel {
 709
 710     bits<5> Rs;
 711     bits<5> Ru;
 712     bits<2> u2;
 713     bits<3> Nt;
 714
 715     let IClass = 0b0011;
 716
 717     let Inst{27-21} = 0b1011101;
 718     let Inst{20-16} = Rs;
 719     let Inst{12-8}  = Ru;
 720     let Inst{13}    = u2{1};
 721     let Inst{7}     = u2{0};
 722     let Inst{4-3}   = MajOp;
 723     let Inst{2-0}   = Nt;
 724   }
 725
 726 //===----------------------------------------------------------------------===//
 727 // Template classes for the predicated new-value store instructions with
 728 // base + register offset addressing mode
 729 //===----------------------------------------------------------------------===//
 730 let isPredicated = 1, isNewValue = 1, opNewValue = 4 in
 731 class T_pstore_new_rr <string mnemonic, bits<2> MajOp, bit isNot, bit isPredNew>
 732   : NVInst<(outs),
 733            (ins PredRegs:$Pv, IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, IntRegs:$Nt),
 734    !if(isNot, "if (!$Pv", "if ($Pv")#!if(isPredNew, ".new) ",
 735    ") ")#mnemonic#"($Rs+$Ru<<#$u2) = $Nt.new",
 736    [], "", V4LDST_tc_st_SLOT0>, AddrModeRel {
 737     bits<2> Pv;
 738     bits<5> Rs;
 739     bits<5> Ru;
 740     bits<2> u2;
 741     bits<3> Nt;
 742
 743     let isPredicatedFalse = isNot;
 744     let isPredicatedNew = isPredNew;
 745
 746     let IClass = 0b0011;
 747     let Inst{27-26} = 0b01;
 748     let Inst{25}    = isPredNew;
 749     let Inst{24}    = isNot;
 750     let Inst{23-21} = 0b101;
 751     let Inst{20-16} = Rs;
 752     let Inst{12-8}  = Ru;
 753     let Inst{13}    = u2{1};
 754     let Inst{7}     = u2{0};
 755     let Inst{6-5}   = Pv;
 756     let Inst{4-3}   = MajOp;
 757     let Inst{2-0}   = Nt;
 758   }
 759
 760 //===----------------------------------------------------------------------===//
 761 // multiclass for store instructions with base + register offset addressing
 762 // mode
 763 //===----------------------------------------------------------------------===//
 764 let isNVStorable = 1 in
 765 multiclass ST_Idxd_shl<string mnemonic, string CextOp, RegisterClass RC,
 766                        bits<3> MajOp, bit isH = 0> {
 767   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl in {
 768     def S4_#NAME#_rr : T_store_rr <mnemonic, RC, MajOp, isH>;
 769
 770     // Predicated
 771     def S4_p#NAME#t_rr : T_pstore_rr <mnemonic, RC, MajOp, 0, 0, isH>;
 772     def S4_p#NAME#f_rr : T_pstore_rr <mnemonic, RC, MajOp, 1, 0, isH>;
 773
 774     // Predicated new
 775     def S4_p#NAME#tnew_rr : T_pstore_rr <mnemonic, RC, MajOp, 0, 1, isH>;
 776     def S4_p#NAME#fnew_rr : T_pstore_rr <mnemonic, RC, MajOp, 1, 1, isH>;
 777   }
 778 }
 779
 780 //===----------------------------------------------------------------------===//
 781 // multiclass for new-value store instructions with base + register offset
 782 // addressing mode.
 783 //===----------------------------------------------------------------------===//
 784 let mayStore = 1, isNVStore = 1 in
 785 multiclass ST_Idxd_shl_nv <string mnemonic, string CextOp, RegisterClass RC,
 786                            bits<2> MajOp> {
 787   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl in {
 788     def S4_#NAME#new_rr : T_store_new_rr<mnemonic, MajOp>;
 789
 790     // Predicated
 791     def S4_p#NAME#newt_rr : T_pstore_new_rr <mnemonic, MajOp, 0, 0>;
 792     def S4_p#NAME#newf_rr : T_pstore_new_rr <mnemonic, MajOp, 1, 0>;
 793
 794     // Predicated new
 795     def S4_p#NAME#newtnew_rr : T_pstore_new_rr <mnemonic, MajOp, 0, 1>;
 796     def S4_p#NAME#newfnew_rr : T_pstore_new_rr <mnemonic, MajOp, 1, 1>;
 797   }
 798 }
 799
 800 let addrMode = BaseRegOffset, InputType = "reg", hasSideEffects = 0,
 801     isCodeGenOnly = 0 in {
 802   let accessSize = ByteAccess in
 803   defm storerb: ST_Idxd_shl<"memb", "STrib", IntRegs, 0b000>,
 804                 ST_Idxd_shl_nv<"memb", "STrib", IntRegs, 0b00>;
 805
 806   let accessSize = HalfWordAccess in
 807   defm storerh: ST_Idxd_shl<"memh", "STrih", IntRegs, 0b010>,
 808                 ST_Idxd_shl_nv<"memh", "STrih", IntRegs, 0b01>;
 809
 810   let accessSize = WordAccess in
 811   defm storeri: ST_Idxd_shl<"memw", "STriw", IntRegs, 0b100>,
 812                 ST_Idxd_shl_nv<"memw", "STriw", IntRegs, 0b10>;
 813
 814   let isNVStorable = 0, accessSize = DoubleWordAccess in
 815   defm storerd: ST_Idxd_shl<"memd", "STrid", DoubleRegs, 0b110>;
 816
 817   let isNVStorable = 0, accessSize = HalfWordAccess in
 818   defm storerf: ST_Idxd_shl<"memh", "STrif", IntRegs, 0b011, 1>;
 819 }
 820
 821 let Predicates = [HasV4T], AddedComplexity = 10 in {
 822 def : Pat<(truncstorei8 (i32 IntRegs:$src4),
 823                        (add IntRegs:$src1, (shl IntRegs:$src2,
 824                                                 u2ImmPred:$src3))),
 825           (S4_storerb_rr IntRegs:$src1, IntRegs:$src2,
 826                                 u2ImmPred:$src3, IntRegs:$src4)>;
 827
 828 def : Pat<(truncstorei16 (i32 IntRegs:$src4),
 829                         (add IntRegs:$src1, (shl IntRegs:$src2,
 830                                                  u2ImmPred:$src3))),
 831           (S4_storerh_rr IntRegs:$src1, IntRegs:$src2,
 832                                 u2ImmPred:$src3, IntRegs:$src4)>;
 833
 834 def : Pat<(store (i32 IntRegs:$src4),
 835                  (add IntRegs:$src1, (shl IntRegs:$src2, u2ImmPred:$src3))),
 836           (S4_storeri_rr IntRegs:$src1, IntRegs:$src2,
 837                                 u2ImmPred:$src3, IntRegs:$src4)>;
 838
 839 def : Pat<(store (i64 DoubleRegs:$src4),
 840                 (add IntRegs:$src1, (shl IntRegs:$src2, u2ImmPred:$src3))),
 841           (S4_storerd_rr IntRegs:$src1, IntRegs:$src2,
 842                                 u2ImmPred:$src3, DoubleRegs:$src4)>;
 843 }
 844
 845 let isExtended = 1, opExtendable = 2 in
 846 class T_ST_LongOff <string mnemonic, PatFrag stOp, RegisterClass RC, ValueType VT> :
 847             STInst<(outs),
 848             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, RC:$src4),
 849             mnemonic#"($src1<<#$src2+##$src3) = $src4",
 850             [(stOp (VT RC:$src4),
 851                     (add (shl (i32 IntRegs:$src1), u2ImmPred:$src2),
 852                          u0AlwaysExtPred:$src3))]>,
 853             Requires<[HasV4T]>;
 854
 855 let isExtended = 1, opExtendable = 2, mayStore = 1, isNVStore = 1 in
 856 class T_ST_LongOff_nv <string mnemonic> :
 857             NVInst_V4<(outs),
 858             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, IntRegs:$src4),
 859             mnemonic#"($src1<<#$src2+##$src3) = $src4.new",
 860             []>,
 861             Requires<[HasV4T]>;
 862
 863 multiclass ST_LongOff <string mnemonic, string BaseOp, PatFrag stOp> {
 864   let  BaseOpcode = BaseOp#"_shl" in {
 865     let isNVStorable = 1 in
 866     def NAME#_V4 : T_ST_LongOff<mnemonic, stOp, IntRegs, i32>;
 867
 868     def NAME#_nv_V4 : T_ST_LongOff_nv<mnemonic>;
 869   }
 870 }
 871
 872 let AddedComplexity = 10, validSubTargets = HasV4SubT in {
 873   def STrid_shl_V4 : T_ST_LongOff<"memd", store, DoubleRegs, i64>;
 874   defm STrib_shl   : ST_LongOff <"memb", "STrib", truncstorei8>, NewValueRel;
 875   defm STrih_shl   : ST_LongOff <"memh", "Strih", truncstorei16>, NewValueRel;
 876   defm STriw_shl   : ST_LongOff <"memw", "STriw", store>, NewValueRel;
 877 }
 878
 879 let AddedComplexity = 40 in
 880 multiclass T_ST_LOff_Pats <InstHexagon I, RegisterClass RC, ValueType VT,
 881                            PatFrag stOp> {
 882  def : Pat<(stOp (VT RC:$src4),
 883            (add (shl IntRegs:$src1, u2ImmPred:$src2),
 884                (NumUsesBelowThresCONST32 tglobaladdr:$src3))),
 885            (I IntRegs:$src1, u2ImmPred:$src2, tglobaladdr:$src3, RC:$src4)>;
 886
 887  def : Pat<(stOp (VT RC:$src4),
 888            (add IntRegs:$src1,
 889                (NumUsesBelowThresCONST32 tglobaladdr:$src3))),
 890            (I IntRegs:$src1, 0, tglobaladdr:$src3, RC:$src4)>;
 891 }
 892
 893 defm : T_ST_LOff_Pats<STrid_shl_V4, DoubleRegs, i64, store>;
 894 defm : T_ST_LOff_Pats<STriw_shl_V4, IntRegs, i32, store>;
 895 defm : T_ST_LOff_Pats<STrib_shl_V4, IntRegs, i32, truncstorei8>;
 896 defm : T_ST_LOff_Pats<STrih_shl_V4, IntRegs, i32, truncstorei16>;
 897
 898 // memd(Rx++#s4:3)=Rtt
 899 // memd(Rx++#s4:3:circ(Mu))=Rtt
 900 // memd(Rx++I:circ(Mu))=Rtt
 901 // memd(Rx++Mu)=Rtt
 902 // memd(Rx++Mu:brev)=Rtt
 903 // memd(gp+#u16:3)=Rtt
 904
 905 // Store doubleword conditionally.
 906 // if ([!]Pv[.new]) memd(#u6)=Rtt
 907 // TODO: needs to be implemented.
 908
 909 //===----------------------------------------------------------------------===//
 910 // multiclass for store instructions with base + immediate offset
 911 // addressing mode and immediate stored value.
 912 // mem[bhw](Rx++#s4:3)=#s8
 913 // if ([!]Pv[.new]) mem[bhw](Rx++#s4:3)=#s6
 914 //===----------------------------------------------------------------------===//
 915 multiclass ST_Imm_Pbase<string mnemonic, Operand OffsetOp, bit isNot,
 916                         bit isPredNew> {
 917   let isPredicatedNew = isPredNew in
 918   def NAME : STInst2<(outs),
 919             (ins PredRegs:$src1, IntRegs:$src2, OffsetOp:$src3, s6Ext:$src4),
 920             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 921             ") ")#mnemonic#"($src2+#$src3) = #$src4",
 922             []>,
 923             Requires<[HasV4T]>;
 924 }
 925
 926 multiclass ST_Imm_Pred<string mnemonic, Operand OffsetOp, bit PredNot> {
 927   let isPredicatedFalse = PredNot in {
 928     defm _c#NAME : ST_Imm_Pbase<mnemonic, OffsetOp, PredNot, 0>;
 929     // Predicate new
 930     defm _cdn#NAME : ST_Imm_Pbase<mnemonic, OffsetOp, PredNot, 1>;
 931   }
 932 }
 933
 934 let isExtendable = 1, isExtentSigned = 1, hasSideEffects = 0 in
 935 multiclass ST_Imm<string mnemonic, string CextOp, Operand OffsetOp> {
 936   let CextOpcode = CextOp, BaseOpcode = CextOp#_imm in {
 937     let opExtendable = 2, opExtentBits = 8, isPredicable = 1 in
 938     def NAME#_V4 : STInst2<(outs),
 939             (ins IntRegs:$src1, OffsetOp:$src2, s8Ext:$src3),
 940             mnemonic#"($src1+#$src2) = #$src3",
 941             []>,
 942             Requires<[HasV4T]>;
 943
 944     let opExtendable = 3, opExtentBits = 6, isPredicated = 1 in {
 945       defm Pt_V4 : ST_Imm_Pred<mnemonic, OffsetOp, 0>;
 946       defm NotPt_V4 : ST_Imm_Pred<mnemonic, OffsetOp, 1 >;
 947     }
 948   }
 949 }
 950
 951 let addrMode = BaseImmOffset, InputType = "imm",
 952 validSubTargets = HasV4SubT in {
 953   let accessSize = ByteAccess in
 954     defm STrib_imm : ST_Imm<"memb", "STrib", u6_0Imm>, ImmRegRel, PredNewRel;
 955
 956   let accessSize = HalfWordAccess in
 957     defm STrih_imm : ST_Imm<"memh", "STrih", u6_1Imm>, ImmRegRel, PredNewRel;
 958
 959   let accessSize = WordAccess in
 960     defm STriw_imm : ST_Imm<"memw", "STriw", u6_2Imm>, ImmRegRel, PredNewRel;
 961 }
 962
 963 let Predicates = [HasV4T], AddedComplexity = 10 in {
 964 def: Pat<(truncstorei8 s8ExtPred:$src3, (add IntRegs:$src1, u6_0ImmPred:$src2)),
 965             (STrib_imm_V4 IntRegs:$src1, u6_0ImmPred:$src2, s8ExtPred:$src3)>;
 966
 967 def: Pat<(truncstorei16 s8ExtPred:$src3, (add IntRegs:$src1,
 968                                               u6_1ImmPred:$src2)),
 969             (STrih_imm_V4 IntRegs:$src1, u6_1ImmPred:$src2, s8ExtPred:$src3)>;
 970
 971 def: Pat<(store s8ExtPred:$src3, (add IntRegs:$src1, u6_2ImmPred:$src2)),
 972             (STriw_imm_V4 IntRegs:$src1, u6_2ImmPred:$src2, s8ExtPred:$src3)>;
 973 }
 974
 975 let AddedComplexity = 6 in
 976 def : Pat <(truncstorei8 s8ExtPred:$src2, (i32 IntRegs:$src1)),
 977            (STrib_imm_V4 IntRegs:$src1, 0, s8ExtPred:$src2)>,
 978            Requires<[HasV4T]>;
 979
 980 // memb(Rx++#s4:0:circ(Mu))=Rt
 981 // memb(Rx++I:circ(Mu))=Rt
 982 // memb(Rx++Mu)=Rt
 983 // memb(Rx++Mu:brev)=Rt
 984 // memb(gp+#u16:0)=Rt
 985
 986
 987 // Store halfword.
 988 // TODO: needs to be implemented
 989 // memh(Re=#U6)=Rt.H
 990 // memh(Rs+#s11:1)=Rt.H
 991 let AddedComplexity = 6 in
 992 def : Pat <(truncstorei16 s8ExtPred:$src2, (i32 IntRegs:$src1)),
 993            (STrih_imm_V4 IntRegs:$src1, 0, s8ExtPred:$src2)>,
 994            Requires<[HasV4T]>;
 995
 996 // memh(Rs+Ru<<#u2)=Rt.H
 997 // TODO: needs to be implemented.
 998
 999 // memh(Ru<<#u2+#U6)=Rt.H
1000 // memh(Rx++#s4:1:circ(Mu))=Rt.H
1001 // memh(Rx++#s4:1:circ(Mu))=Rt
1002 // memh(Rx++I:circ(Mu))=Rt.H
1003 // memh(Rx++I:circ(Mu))=Rt
1004 // memh(Rx++Mu)=Rt.H
1005 // memh(Rx++Mu)=Rt
1006 // memh(Rx++Mu:brev)=Rt.H
1007 // memh(Rx++Mu:brev)=Rt
1008 // memh(gp+#u16:1)=Rt
1009 // if ([!]Pv[.new]) memh(#u6)=Rt.H
1010 // if ([!]Pv[.new]) memh(#u6)=Rt
1011
1012
1013 // if ([!]Pv[.new]) memh(Rs+#u6:1)=Rt.H
1014 // TODO: needs to be implemented.
1015
1016 // if ([!]Pv[.new]) memh(Rx++#s4:1)=Rt.H
1017 // TODO: Needs to be implemented.
1018
1019 // Store word.
1020 // memw(Re=#U6)=Rt
1021 // TODO: Needs to be implemented.
1022
1023 // Store predicate:
1024 let hasSideEffects = 0 in
1025 def STriw_pred_V4 : STInst2<(outs),
1026             (ins MEMri:$addr, PredRegs:$src1),
1027             "Error; should not emit",
1028             []>,
1029             Requires<[HasV4T]>;
1030
1031 let AddedComplexity = 6 in
1032 def : Pat <(store s8ExtPred:$src2, (i32 IntRegs:$src1)),
1033            (STriw_imm_V4 IntRegs:$src1, 0, s8ExtPred:$src2)>,
1034            Requires<[HasV4T]>;
1035
1036 // memw(Rx++#s4:2)=Rt
1037 // memw(Rx++#s4:2:circ(Mu))=Rt
1038 // memw(Rx++I:circ(Mu))=Rt
1039 // memw(Rx++Mu)=Rt
1040 // memw(Rx++Mu:brev)=Rt
1041
1042 //===----------------------------------------------------------------------===
1043 // ST -
1044 //===----------------------------------------------------------------------===
1045
1046
1047 //===----------------------------------------------------------------------===//
1048 // NV/ST +
1049 //===----------------------------------------------------------------------===//
1050
1051 // multiclass for new-value store instructions with base + immediate offset.
1052 //
1053 multiclass ST_Idxd_Pbase_nv<string mnemonic, RegisterClass RC,
1054                             Operand predImmOp, bit isNot, bit isPredNew> {
1055   let isPredicatedNew = isPredNew in
1056   def NAME#_nv_V4 : NVInst_V4<(outs),
1057             (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC: $src4),
1058             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1059             ") ")#mnemonic#"($src2+#$src3) = $src4.new",
1060             []>,
1061             Requires<[HasV4T]>;
1062 }
1063
1064 multiclass ST_Idxd_Pred_nv<string mnemonic, RegisterClass RC, Operand predImmOp,
1065                            bit PredNot> {
1066   let isPredicatedFalse = PredNot in {
1067     defm _c#NAME : ST_Idxd_Pbase_nv<mnemonic, RC, predImmOp, PredNot, 0>;
1068     // Predicate new
1069     defm _cdn#NAME : ST_Idxd_Pbase_nv<mnemonic, RC, predImmOp, PredNot, 1>;
1070   }
1071 }
1072
1073 let mayStore = 1, isNVStore = 1, hasSideEffects = 0, isExtendable = 1 in
1074 multiclass ST_Idxd_nv<string mnemonic, string CextOp, RegisterClass RC,
1075                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1076                    bits<5> PredImmBits> {
1077
1078   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1079     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
1080     isPredicable = 1 in
1081     def NAME#_nv_V4 : NVInst_V4<(outs),
1082             (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
1083             mnemonic#"($src1+#$src2) = $src3.new",
1084             []>,
1085             Requires<[HasV4T]>;
1086
1087     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
1088     isPredicated = 1 in {
1089       defm Pt : ST_Idxd_Pred_nv<mnemonic, RC, predImmOp, 0>;
1090       defm NotPt : ST_Idxd_Pred_nv<mnemonic, RC, predImmOp, 1>;
1091     }
1092   }
1093 }
1094
1095 let addrMode = BaseImmOffset, validSubTargets = HasV4SubT in {
1096   let accessSize = ByteAccess in
1097     defm STrib_indexed: ST_Idxd_nv<"memb", "STrib", IntRegs, s11_0Ext,
1098                                    u6_0Ext, 11, 6>, AddrModeRel;
1099
1100   let accessSize = HalfWordAccess in
1101     defm STrih_indexed: ST_Idxd_nv<"memh", "STrih", IntRegs, s11_1Ext,
1102                                    u6_1Ext, 12, 7>, AddrModeRel;
1103
1104   let accessSize = WordAccess in
1105     defm STriw_indexed: ST_Idxd_nv<"memw", "STriw", IntRegs, s11_2Ext,
1106                                    u6_2Ext, 13, 8>, AddrModeRel;
1107 }
1108
1109 // multiclass for new-value store instructions with base + immediate offset.
1110 // and MEMri operand.
1111 multiclass ST_MEMri_Pbase_nv<string mnemonic, RegisterClass RC, bit isNot,
1112                           bit isPredNew> {
1113   let isPredicatedNew = isPredNew in
1114   def NAME#_nv_V4 : NVInst_V4<(outs),
1115             (ins PredRegs:$src1, MEMri:$addr, RC: $src2),
1116             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1117             ") ")#mnemonic#"($addr) = $src2.new",
1118             []>,
1119             Requires<[HasV4T]>;
1120 }
1121
1122 multiclass ST_MEMri_Pred_nv<string mnemonic, RegisterClass RC, bit PredNot> {
1123   let isPredicatedFalse = PredNot in {
1124     defm _c#NAME : ST_MEMri_Pbase_nv<mnemonic, RC, PredNot, 0>;
1125
1126     // Predicate new
1127     defm _cdn#NAME : ST_MEMri_Pbase_nv<mnemonic, RC, PredNot, 1>;
1128   }
1129 }
1130
1131 let mayStore = 1, isNVStore = 1, isExtendable = 1, hasSideEffects = 0 in
1132 multiclass ST_MEMri_nv<string mnemonic, string CextOp, RegisterClass RC,
1133                     bits<5> ImmBits, bits<5> PredImmBits> {
1134
1135   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1136     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
1137          isPredicable = 1 in
1138     def NAME#_nv_V4 : NVInst_V4<(outs),
1139             (ins MEMri:$addr, RC:$src),
1140             mnemonic#"($addr) = $src.new",
1141             []>,
1142             Requires<[HasV4T]>;
1143
1144     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
1145         hasSideEffects = 0, isPredicated = 1 in {
1146       defm Pt : ST_MEMri_Pred_nv<mnemonic, RC, 0>;
1147       defm NotPt : ST_MEMri_Pred_nv<mnemonic, RC, 1>;
1148     }
1149   }
1150 }
1151
1152 let addrMode = BaseImmOffset, isMEMri = "true", validSubTargets = HasV4SubT,
1153 mayStore = 1 in {
1154   let accessSize = ByteAccess in
1155     defm STrib: ST_MEMri_nv<"memb", "STrib", IntRegs, 11, 6>, AddrModeRel;
1156
1157   let accessSize = HalfWordAccess in
1158     defm STrih: ST_MEMri_nv<"memh", "STrih", IntRegs, 12, 7>, AddrModeRel;
1159
1160   let accessSize = WordAccess in
1161     defm STriw: ST_MEMri_nv<"memw", "STriw", IntRegs, 13, 8>, AddrModeRel;
1162 }
1163
1164 //===----------------------------------------------------------------------===//
1165 // Post increment store
1166 // mem[bhwd](Rx++#s4:[0123])=Nt.new
1167 //===----------------------------------------------------------------------===//
1168
1169 multiclass ST_PostInc_Pbase_nv<string mnemonic, RegisterClass RC, Operand ImmOp,
1170                             bit isNot, bit isPredNew> {
1171   let isPredicatedNew = isPredNew in
1172   def NAME#_nv_V4 : NVInstPI_V4<(outs IntRegs:$dst),
1173             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset, RC:$src3),
1174             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1175             ") ")#mnemonic#"($src2++#$offset) = $src3.new",
1176             [],
1177             "$src2 = $dst">,
1178             Requires<[HasV4T]>;
1179 }
1180
1181 multiclass ST_PostInc_Pred_nv<string mnemonic, RegisterClass RC,
1182                            Operand ImmOp, bit PredNot> {
1183   let isPredicatedFalse = PredNot in {
1184     defm _c#NAME : ST_PostInc_Pbase_nv<mnemonic, RC, ImmOp, PredNot, 0>;
1185     // Predicate new
1186     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1187     defm _cdn#NAME : ST_PostInc_Pbase_nv<mnemonic, RC, ImmOp, PredNot, 1>;
1188   }
1189 }
1190
1191 let hasCtrlDep = 1, isNVStore = 1, hasSideEffects = 0 in
1192 multiclass ST_PostInc_nv<string mnemonic, string BaseOp, RegisterClass RC,
1193                       Operand ImmOp> {
1194
1195   let BaseOpcode = "POST_"#BaseOp in {
1196     let isPredicable = 1 in
1197     def NAME#_nv_V4 : NVInstPI_V4<(outs IntRegs:$dst),
1198                 (ins IntRegs:$src1, ImmOp:$offset, RC:$src2),
1199                 mnemonic#"($src1++#$offset) = $src2.new",
1200                 [],
1201                 "$src1 = $dst">,
1202                 Requires<[HasV4T]>;
1203
1204     let isPredicated = 1 in {
1205       defm Pt : ST_PostInc_Pred_nv<mnemonic, RC, ImmOp, 0 >;
1206       defm NotPt : ST_PostInc_Pred_nv<mnemonic, RC, ImmOp, 1 >;
1207     }
1208   }
1209 }
1210
1211 let addrMode = PostInc, validSubTargets = HasV4SubT in {
1212 defm POST_STbri: ST_PostInc_nv <"memb", "STrib", IntRegs, s4_0Imm>, AddrModeRel;
1213 defm POST_SThri: ST_PostInc_nv <"memh", "STrih", IntRegs, s4_1Imm>, AddrModeRel;
1214 defm POST_STwri: ST_PostInc_nv <"memw", "STriw", IntRegs, s4_2Imm>, AddrModeRel;
1215 }
1216
1217 // memb(Rx++#s4:0:circ(Mu))=Nt.new
1218 // memb(Rx++I:circ(Mu))=Nt.new
1219 // memb(Rx++Mu)=Nt.new
1220 // memb(Rx++Mu:brev)=Nt.new
1221 // memh(Rx++#s4:1:circ(Mu))=Nt.new
1222 // memh(Rx++I:circ(Mu))=Nt.new
1223 // memh(Rx++Mu)=Nt.new
1224 // memh(Rx++Mu:brev)=Nt.new
1225
1226 // memw(Rx++#s4:2:circ(Mu))=Nt.new
1227 // memw(Rx++I:circ(Mu))=Nt.new
1228 // memw(Rx++Mu)=Nt.new
1229 // memw(Rx++Mu:brev)=Nt.new
1230
1231 //===----------------------------------------------------------------------===//
1232 // NV/ST -
1233 //===----------------------------------------------------------------------===//
1234
1235 //===----------------------------------------------------------------------===//
1236 // NV/J +
1237 //===----------------------------------------------------------------------===//
1238
1239 //===----------------------------------------------------------------------===//
1240 // multiclass/template class for the new-value compare jumps with the register
1241 // operands.
1242 //===----------------------------------------------------------------------===//
1243
1244 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 11 in
1245 class NVJrr_template<string mnemonic, bits<3> majOp, bit NvOpNum,
1246                       bit isNegCond, bit isTak>
1247   : NVInst_V4<(outs),
1248     (ins IntRegs:$src1, IntRegs:$src2, brtarget:$offset),
1249     "if ("#!if(isNegCond, "!","")#mnemonic#
1250     "($src1"#!if(!eq(NvOpNum, 0),".new, ",", ")#
1251     "$src2"#!if(!eq(NvOpNum, 1),".new))","))")#" jump:"
1252     #!if(isTak, "t","nt")#" $offset",
1253     []>, Requires<[HasV4T]> {
1254
1255       bits<5> src1;
1256       bits<5> src2;
1257       bits<3> Ns;    // New-Value Operand
1258       bits<5> RegOp; // Non-New-Value Operand
1259       bits<11> offset;
1260
1261       let isTaken = isTak;
1262       let isBrTaken = !if(isTaken, "true", "false");
1263       let isPredicatedFalse = isNegCond;
1264
1265       let Ns = !if(!eq(NvOpNum, 0), src1{2-0}, src2{2-0});
1266       let RegOp = !if(!eq(NvOpNum, 0), src2, src1);
1267
1268       let IClass = 0b0010;
1269       let Inst{26} = 0b0;
1270       let Inst{25-23} = majOp;
1271       let Inst{22} = isNegCond;
1272       let Inst{18-16} = Ns;
1273       let Inst{13} = isTak;
1274       let Inst{12-8} = RegOp;
1275       let Inst{21-20} = offset{10-9};
1276       let Inst{7-1} = offset{8-2};
1277 }
1278
1279
1280 multiclass NVJrr_cond<string mnemonic, bits<3> majOp, bit NvOpNum,
1281                        bit isNegCond> {
1282   // Branch not taken:
1283   def _nt_V4: NVJrr_template<mnemonic, majOp, NvOpNum, isNegCond, 0>;
1284   // Branch taken:
1285   def _t_V4: NVJrr_template<mnemonic, majOp, NvOpNum, isNegCond, 1>;
1286 }
1287
1288 // NvOpNum = 0 -> First Operand is a new-value Register
1289 // NvOpNum = 1 -> Second Operand is a new-value Register
1290
1291 multiclass NVJrr_base<string mnemonic, string BaseOp, bits<3> majOp,
1292                        bit NvOpNum> {
1293   let BaseOpcode = BaseOp#_NVJ in {
1294     defm _t_Jumpnv : NVJrr_cond<mnemonic, majOp, NvOpNum, 0>; // True cond
1295     defm _f_Jumpnv : NVJrr_cond<mnemonic, majOp, NvOpNum, 1>; // False cond
1296   }
1297 }
1298
1299 // if ([!]cmp.eq(Ns.new,Rt)) jump:[n]t #r9:2
1300 // if ([!]cmp.gt(Ns.new,Rt)) jump:[n]t #r9:2
1301 // if ([!]cmp.gtu(Ns.new,Rt)) jump:[n]t #r9:2
1302 // if ([!]cmp.gt(Rt,Ns.new)) jump:[n]t #r9:2
1303 // if ([!]cmp.gtu(Rt,Ns.new)) jump:[n]t #r9:2
1304
1305 let isPredicated = 1, isBranch = 1, isNewValue = 1, isTerminator = 1,
1306   Defs = [PC], hasSideEffects = 0, validSubTargets = HasV4SubT in {
1307   defm CMPEQrr  : NVJrr_base<"cmp.eq",  "CMPEQ",  0b000, 0>, PredRel;
1308   defm CMPGTrr  : NVJrr_base<"cmp.gt",  "CMPGT",  0b001, 0>, PredRel;
1309   defm CMPGTUrr : NVJrr_base<"cmp.gtu", "CMPGTU", 0b010, 0>, PredRel;
1310   defm CMPLTrr  : NVJrr_base<"cmp.gt",  "CMPLT",  0b011, 1>, PredRel;
1311   defm CMPLTUrr : NVJrr_base<"cmp.gtu", "CMPLTU", 0b100, 1>, PredRel;
1312 }
1313
1314 //===----------------------------------------------------------------------===//
1315 // multiclass/template class for the new-value compare jumps instruction
1316 // with a register and an unsigned immediate (U5) operand.
1317 //===----------------------------------------------------------------------===//
1318
1319 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 11 in
1320 class NVJri_template<string mnemonic, bits<3> majOp, bit isNegCond,
1321                          bit isTak>
1322   : NVInst_V4<(outs),
1323     (ins IntRegs:$src1, u5Imm:$src2, brtarget:$offset),
1324     "if ("#!if(isNegCond, "!","")#mnemonic#"($src1.new, #$src2)) jump:"
1325     #!if(isTak, "t","nt")#" $offset",
1326     []>, Requires<[HasV4T]> {
1327
1328       let isTaken = isTak;
1329       let isPredicatedFalse = isNegCond;
1330       let isBrTaken = !if(isTaken, "true", "false");
1331
1332       bits<3> src1;
1333       bits<5> src2;
1334       bits<11> offset;
1335
1336       let IClass = 0b0010;
1337       let Inst{26} = 0b1;
1338       let Inst{25-23} = majOp;
1339       let Inst{22} = isNegCond;
1340       let Inst{18-16} = src1;
1341       let Inst{13} = isTak;
1342       let Inst{12-8} = src2;
1343       let Inst{21-20} = offset{10-9};
1344       let Inst{7-1} = offset{8-2};
1345 }
1346
1347 multiclass NVJri_cond<string mnemonic, bits<3> majOp, bit isNegCond> {
1348   // Branch not taken:
1349   def _nt_V4: NVJri_template<mnemonic, majOp, isNegCond, 0>;
1350   // Branch taken:
1351   def _t_V4: NVJri_template<mnemonic, majOp, isNegCond, 1>;
1352 }
1353
1354 multiclass NVJri_base<string mnemonic, string BaseOp, bits<3> majOp> {
1355   let BaseOpcode = BaseOp#_NVJri in {
1356     defm _t_Jumpnv : NVJri_cond<mnemonic, majOp, 0>; // True Cond
1357     defm _f_Jumpnv : NVJri_cond<mnemonic, majOp, 1>; // False cond
1358   }
1359 }
1360
1361 // if ([!]cmp.eq(Ns.new,#U5)) jump:[n]t #r9:2
1362 // if ([!]cmp.gt(Ns.new,#U5)) jump:[n]t #r9:2
1363 // if ([!]cmp.gtu(Ns.new,#U5)) jump:[n]t #r9:2
1364
1365 let isPredicated = 1, isBranch = 1, isNewValue = 1, isTerminator = 1,
1366   Defs = [PC], hasSideEffects = 0, validSubTargets = HasV4SubT in {
1367   defm CMPEQri  : NVJri_base<"cmp.eq", "CMPEQ", 0b000>, PredRel;
1368   defm CMPGTri  : NVJri_base<"cmp.gt", "CMPGT", 0b001>, PredRel;
1369   defm CMPGTUri : NVJri_base<"cmp.gtu", "CMPGTU", 0b010>, PredRel;
1370 }
1371
1372 //===----------------------------------------------------------------------===//
1373 // multiclass/template class for the new-value compare jumps instruction
1374 // with a register and an hardcoded 0/-1 immediate value.
1375 //===----------------------------------------------------------------------===//
1376
1377 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 11 in
1378 class NVJ_ConstImm_template<string mnemonic, bits<3> majOp, string ImmVal,
1379                             bit isNegCond, bit isTak>
1380   : NVInst_V4<(outs),
1381     (ins IntRegs:$src1, brtarget:$offset),
1382     "if ("#!if(isNegCond, "!","")#mnemonic
1383     #"($src1.new, #"#ImmVal#")) jump:"
1384     #!if(isTak, "t","nt")#" $offset",
1385     []>, Requires<[HasV4T]> {
1386
1387       let isTaken = isTak;
1388       let isPredicatedFalse = isNegCond;
1389       let isBrTaken = !if(isTaken, "true", "false");
1390
1391       bits<3> src1;
1392       bits<11> offset;
1393       let IClass = 0b0010;
1394       let Inst{26} = 0b1;
1395       let Inst{25-23} = majOp;
1396       let Inst{22} = isNegCond;
1397       let Inst{18-16} = src1;
1398       let Inst{13} = isTak;
1399       let Inst{21-20} = offset{10-9};
1400       let Inst{7-1} = offset{8-2};
1401 }
1402
1403 multiclass NVJ_ConstImm_cond<string mnemonic, bits<3> majOp, string ImmVal,
1404                              bit isNegCond> {
1405   // Branch not taken:
1406   def _nt_V4: NVJ_ConstImm_template<mnemonic, majOp, ImmVal, isNegCond, 0>;
1407   // Branch taken:
1408   def _t_V4: NVJ_ConstImm_template<mnemonic, majOp, ImmVal, isNegCond, 1>;
1409 }
1410
1411 multiclass NVJ_ConstImm_base<string mnemonic, string BaseOp, bits<3> majOp,
1412                              string ImmVal> {
1413   let BaseOpcode = BaseOp#_NVJ_ConstImm in {
1414   defm _t_Jumpnv : NVJ_ConstImm_cond<mnemonic, majOp, ImmVal, 0>; // True cond
1415   defm _f_Jumpnv : NVJ_ConstImm_cond<mnemonic, majOp, ImmVal, 1>; // False Cond
1416   }
1417 }
1418
1419 // if ([!]tstbit(Ns.new,#0)) jump:[n]t #r9:2
1420 // if ([!]cmp.eq(Ns.new,#-1)) jump:[n]t #r9:2
1421 // if ([!]cmp.gt(Ns.new,#-1)) jump:[n]t #r9:2
1422
1423 let isPredicated = 1, isBranch = 1, isNewValue = 1, isTerminator=1,
1424   Defs = [PC], hasSideEffects = 0 in {
1425   defm TSTBIT0  : NVJ_ConstImm_base<"tstbit", "TSTBIT", 0b011, "0">, PredRel;
1426   defm CMPEQn1  : NVJ_ConstImm_base<"cmp.eq", "CMPEQ",  0b100, "-1">, PredRel;
1427   defm CMPGTn1  : NVJ_ConstImm_base<"cmp.gt", "CMPGT",  0b101, "-1">, PredRel;
1428 }
1429
1430 //===----------------------------------------------------------------------===//
1431 // XTYPE/ALU +
1432 //===----------------------------------------------------------------------===//
1433
1434 //  Add and accumulate.
1435 //  Rd=add(Rs,add(Ru,#s6))
1436 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 6,
1437 validSubTargets = HasV4SubT in
1438 def ADDr_ADDri_V4 : MInst<(outs IntRegs:$dst),
1439           (ins IntRegs:$src1, IntRegs:$src2, s6Ext:$src3),
1440           "$dst = add($src1, add($src2, #$src3))",
1441           [(set (i32 IntRegs:$dst),
1442            (add (i32 IntRegs:$src1), (add (i32 IntRegs:$src2),
1443                                           s6_16ExtPred:$src3)))]>,
1444           Requires<[HasV4T]>;
1445
1446 //  Rd=add(Rs,sub(#s6,Ru))
1447 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 6,
1448 validSubTargets = HasV4SubT in
1449 def ADDr_SUBri_V4 : MInst<(outs IntRegs:$dst),
1450           (ins IntRegs:$src1, s6Ext:$src2, IntRegs:$src3),
1451           "$dst = add($src1, sub(#$src2, $src3))",
1452           [(set (i32 IntRegs:$dst),
1453            (add (i32 IntRegs:$src1), (sub s6_10ExtPred:$src2,
1454                                           (i32 IntRegs:$src3))))]>,
1455           Requires<[HasV4T]>;
1456
1457 // Generates the same instruction as ADDr_SUBri_V4 but matches different
1458 // pattern.
1459 //  Rd=add(Rs,sub(#s6,Ru))
1460 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 6,
1461 validSubTargets = HasV4SubT in
1462 def ADDri_SUBr_V4 : MInst<(outs IntRegs:$dst),
1463           (ins IntRegs:$src1, s6Ext:$src2, IntRegs:$src3),
1464           "$dst = add($src1, sub(#$src2, $src3))",
1465           [(set (i32 IntRegs:$dst),
1466                 (sub (add (i32 IntRegs:$src1), s6_10ExtPred:$src2),
1467                      (i32 IntRegs:$src3)))]>,
1468           Requires<[HasV4T]>;
1469
1470
1471 //  Add or subtract doublewords with carry.
1472 //TODO:
1473 //  Rdd=add(Rss,Rtt,Px):carry
1474 //TODO:
1475 //  Rdd=sub(Rss,Rtt,Px):carry
1476
1477
1478 //  Logical doublewords.
1479 //  Rdd=and(Rtt,~Rss)
1480 let validSubTargets = HasV4SubT in
1481 def ANDd_NOTd_V4 : MInst<(outs DoubleRegs:$dst),
1482           (ins DoubleRegs:$src1, DoubleRegs:$src2),
1483           "$dst = and($src1, ~$src2)",
1484           [(set (i64 DoubleRegs:$dst), (and (i64 DoubleRegs:$src1),
1485                                       (not (i64 DoubleRegs:$src2))))]>,
1486           Requires<[HasV4T]>;
1487
1488 //  Rdd=or(Rtt,~Rss)
1489 let validSubTargets = HasV4SubT in
1490 def ORd_NOTd_V4 : MInst<(outs DoubleRegs:$dst),
1491           (ins DoubleRegs:$src1, DoubleRegs:$src2),
1492           "$dst = or($src1, ~$src2)",
1493           [(set (i64 DoubleRegs:$dst),
1494            (or (i64 DoubleRegs:$src1), (not (i64 DoubleRegs:$src2))))]>,
1495           Requires<[HasV4T]>;
1496
1497
1498 //  Logical-logical doublewords.
1499 //  Rxx^=xor(Rss,Rtt)
1500 let validSubTargets = HasV4SubT in
1501 def XORd_XORdd: MInst_acc<(outs DoubleRegs:$dst),
1502           (ins DoubleRegs:$src1, DoubleRegs:$src2, DoubleRegs:$src3),
1503           "$dst ^= xor($src2, $src3)",
1504           [(set (i64 DoubleRegs:$dst),
1505            (xor (i64 DoubleRegs:$src1), (xor (i64 DoubleRegs:$src2),
1506                                              (i64 DoubleRegs:$src3))))],
1507           "$src1 = $dst">,
1508           Requires<[HasV4T]>;
1509
1510
1511 // Logical-logical words.
1512 // Rx=or(Ru,and(Rx,#s10))
1513 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 10,
1514 validSubTargets = HasV4SubT in
1515 def ORr_ANDri_V4 : MInst_acc<(outs IntRegs:$dst),
1516             (ins IntRegs:$src1, IntRegs: $src2, s10Ext:$src3),
1517             "$dst = or($src1, and($src2, #$src3))",
1518             [(set (i32 IntRegs:$dst),
1519                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1520                                                 s10ExtPred:$src3)))],
1521             "$src2 = $dst">,
1522             Requires<[HasV4T]>;
1523
1524 // Rx[&|^]=and(Rs,Rt)
1525 // Rx&=and(Rs,Rt)
1526 let validSubTargets = HasV4SubT in
1527 def ANDr_ANDrr_V4 : MInst_acc<(outs IntRegs:$dst),
1528             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1529             "$dst &= and($src2, $src3)",
1530             [(set (i32 IntRegs:$dst),
1531                   (and (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1532                                                  (i32 IntRegs:$src3))))],
1533             "$src1 = $dst">,
1534             Requires<[HasV4T]>;
1535
1536 // Rx|=and(Rs,Rt)
1537 let validSubTargets = HasV4SubT, CextOpcode = "ORr_ANDr", InputType = "reg" in
1538 def ORr_ANDrr_V4 : MInst_acc<(outs IntRegs:$dst),
1539             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1540             "$dst |= and($src2, $src3)",
1541             [(set (i32 IntRegs:$dst),
1542                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1543                                                 (i32 IntRegs:$src3))))],
1544             "$src1 = $dst">,
1545             Requires<[HasV4T]>, ImmRegRel;
1546
1547 // Rx^=and(Rs,Rt)
1548 let validSubTargets = HasV4SubT in
1549 def XORr_ANDrr_V4 : MInst_acc<(outs IntRegs:$dst),
1550             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1551             "$dst ^= and($src2, $src3)",
1552             [(set (i32 IntRegs:$dst),
1553              (xor (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1554                                             (i32 IntRegs:$src3))))],
1555             "$src1 = $dst">,
1556             Requires<[HasV4T]>;
1557
1558 // Rx[&|^]=and(Rs,~Rt)
1559 // Rx&=and(Rs,~Rt)
1560 let validSubTargets = HasV4SubT in
1561 def ANDr_ANDr_NOTr_V4 : MInst_acc<(outs IntRegs:$dst),
1562             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1563             "$dst &= and($src2, ~$src3)",
1564             [(set (i32 IntRegs:$dst),
1565                   (and (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1566                                                  (not (i32 IntRegs:$src3)))))],
1567             "$src1 = $dst">,
1568             Requires<[HasV4T]>;
1569
1570 // Rx|=and(Rs,~Rt)
1571 let validSubTargets = HasV4SubT in
1572 def ORr_ANDr_NOTr_V4 : MInst_acc<(outs IntRegs:$dst),
1573             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1574             "$dst |= and($src2, ~$src3)",
1575             [(set (i32 IntRegs:$dst),
1576              (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1577                                            (not (i32 IntRegs:$src3)))))],
1578             "$src1 = $dst">,
1579             Requires<[HasV4T]>;
1580
1581 // Rx^=and(Rs,~Rt)
1582 let validSubTargets = HasV4SubT in
1583 def XORr_ANDr_NOTr_V4 : MInst_acc<(outs IntRegs:$dst),
1584             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1585             "$dst ^= and($src2, ~$src3)",
1586             [(set (i32 IntRegs:$dst),
1587              (xor (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1588                                             (not (i32 IntRegs:$src3)))))],
1589             "$src1 = $dst">,
1590             Requires<[HasV4T]>;
1591
1592 // Rx[&|^]=or(Rs,Rt)
1593 // Rx&=or(Rs,Rt)
1594 let validSubTargets = HasV4SubT in
1595 def ANDr_ORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1596             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1597             "$dst &= or($src2, $src3)",
1598             [(set (i32 IntRegs:$dst),
1599                   (and (i32 IntRegs:$src1), (or (i32 IntRegs:$src2),
1600                                                 (i32 IntRegs:$src3))))],
1601             "$src1 = $dst">,
1602             Requires<[HasV4T]>;
1603
1604 // Rx|=or(Rs,Rt)
1605 let validSubTargets = HasV4SubT, CextOpcode = "ORr_ORr", InputType = "reg" in
1606 def ORr_ORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1607             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1608             "$dst |= or($src2, $src3)",
1609             [(set (i32 IntRegs:$dst),
1610                   (or (i32 IntRegs:$src1), (or (i32 IntRegs:$src2),
1611                                                (i32 IntRegs:$src3))))],
1612             "$src1 = $dst">,
1613             Requires<[HasV4T]>, ImmRegRel;
1614
1615 // Rx^=or(Rs,Rt)
1616 let validSubTargets = HasV4SubT in
1617 def XORr_ORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1618             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1619             "$dst ^= or($src2, $src3)",
1620             [(set (i32 IntRegs:$dst),
1621              (xor (i32 IntRegs:$src1), (or (i32 IntRegs:$src2),
1622                                            (i32 IntRegs:$src3))))],
1623             "$src1 = $dst">,
1624             Requires<[HasV4T]>;
1625
1626 // Rx[&|^]=xor(Rs,Rt)
1627 // Rx&=xor(Rs,Rt)
1628 let validSubTargets = HasV4SubT in
1629 def ANDr_XORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1630             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1631             "$dst &= xor($src2, $src3)",
1632             [(set (i32 IntRegs:$dst),
1633                   (and (i32 IntRegs:$src1), (xor (i32 IntRegs:$src2),
1634                                                  (i32 IntRegs:$src3))))],
1635             "$src1 = $dst">,
1636             Requires<[HasV4T]>;
1637
1638 // Rx|=xor(Rs,Rt)
1639 let validSubTargets = HasV4SubT in
1640 def ORr_XORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1641             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1642             "$dst |= xor($src2, $src3)",
1643             [(set (i32 IntRegs:$dst),
1644                   (and (i32 IntRegs:$src1), (xor (i32 IntRegs:$src2),
1645                                                  (i32 IntRegs:$src3))))],
1646             "$src1 = $dst">,
1647             Requires<[HasV4T]>;
1648
1649 // Rx^=xor(Rs,Rt)
1650 let validSubTargets = HasV4SubT in
1651 def XORr_XORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1652             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1653             "$dst ^= xor($src2, $src3)",
1654             [(set (i32 IntRegs:$dst),
1655              (and (i32 IntRegs:$src1), (xor (i32 IntRegs:$src2),
1656                                             (i32 IntRegs:$src3))))],
1657             "$src1 = $dst">,
1658             Requires<[HasV4T]>;
1659
1660 // Rx|=and(Rs,#s10)
1661 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 10,
1662 validSubTargets = HasV4SubT, CextOpcode = "ORr_ANDr", InputType = "imm" in
1663 def ORr_ANDri2_V4 : MInst_acc<(outs IntRegs:$dst),
1664             (ins IntRegs:$src1, IntRegs: $src2, s10Ext:$src3),
1665             "$dst |= and($src2, #$src3)",
1666             [(set (i32 IntRegs:$dst),
1667                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1668                                                 s10ExtPred:$src3)))],
1669             "$src1 = $dst">,
1670             Requires<[HasV4T]>, ImmRegRel;
1671
1672 // Rx|=or(Rs,#s10)
1673 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 10,
1674 validSubTargets = HasV4SubT, CextOpcode = "ORr_ORr", InputType = "imm" in
1675 def ORr_ORri_V4 : MInst_acc<(outs IntRegs:$dst),
1676             (ins IntRegs:$src1, IntRegs: $src2, s10Ext:$src3),
1677             "$dst |= or($src2, #$src3)",
1678             [(set (i32 IntRegs:$dst),
1679                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1680                                                 s10ExtPred:$src3)))],
1681             "$src1 = $dst">,
1682             Requires<[HasV4T]>, ImmRegRel;
1683
1684
1685 //    Modulo wrap
1686 //        Rd=modwrap(Rs,Rt)
1687 //    Round
1688 //        Rd=cround(Rs,#u5)
1689 //        Rd=cround(Rs,Rt)
1690 //        Rd=round(Rs,#u5)[:sat]
1691 //        Rd=round(Rs,Rt)[:sat]
1692 //    Vector reduce add unsigned halfwords
1693 //        Rd=vraddh(Rss,Rtt)
1694 //    Vector add bytes
1695 //        Rdd=vaddb(Rss,Rtt)
1696 //    Vector conditional negate
1697 //        Rdd=vcnegh(Rss,Rt)
1698 //        Rxx+=vrcnegh(Rss,Rt)
1699 //    Vector maximum bytes
1700 //        Rdd=vmaxb(Rtt,Rss)
1701 //    Vector reduce maximum halfwords
1702 //        Rxx=vrmaxh(Rss,Ru)
1703 //        Rxx=vrmaxuh(Rss,Ru)
1704 //    Vector reduce maximum words
1705 //        Rxx=vrmaxuw(Rss,Ru)
1706 //        Rxx=vrmaxw(Rss,Ru)
1707 //    Vector minimum bytes
1708 //        Rdd=vminb(Rtt,Rss)
1709 //    Vector reduce minimum halfwords
1710 //        Rxx=vrminh(Rss,Ru)
1711 //        Rxx=vrminuh(Rss,Ru)
1712 //    Vector reduce minimum words
1713 //        Rxx=vrminuw(Rss,Ru)
1714 //        Rxx=vrminw(Rss,Ru)
1715 //    Vector subtract bytes
1716 //        Rdd=vsubb(Rss,Rtt)
1717
1718 //===----------------------------------------------------------------------===//
1719 // XTYPE/ALU -
1720 //===----------------------------------------------------------------------===//
1721
1722
1723 //===----------------------------------------------------------------------===//
1724 // XTYPE/MPY +
1725 //===----------------------------------------------------------------------===//
1726
1727 // Multiply and user lower result.
1728 // Rd=add(#u6,mpyi(Rs,#U6))
1729 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 6,
1730 validSubTargets = HasV4SubT in
1731 def ADDi_MPYri_V4 : MInst<(outs IntRegs:$dst),
1732             (ins u6Ext:$src1, IntRegs:$src2, u6Imm:$src3),
1733             "$dst = add(#$src1, mpyi($src2, #$src3))",
1734             [(set (i32 IntRegs:$dst),
1735                   (add (mul (i32 IntRegs:$src2), u6ImmPred:$src3),
1736                        u6ExtPred:$src1))]>,
1737             Requires<[HasV4T]>;
1738
1739 // Rd=add(##,mpyi(Rs,#U6))
1740 def : Pat <(add (mul (i32 IntRegs:$src2), u6ImmPred:$src3),
1741                      (HexagonCONST32 tglobaladdr:$src1)),
1742            (i32 (ADDi_MPYri_V4 tglobaladdr:$src1, IntRegs:$src2,
1743                                u6ImmPred:$src3))>;
1744
1745 // Rd=add(#u6,mpyi(Rs,Rt))
1746 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 6,
1747 validSubTargets = HasV4SubT, InputType = "imm", CextOpcode = "ADD_MPY" in
1748 def ADDi_MPYrr_V4 : MInst<(outs IntRegs:$dst),
1749             (ins u6Ext:$src1, IntRegs:$src2, IntRegs:$src3),
1750             "$dst = add(#$src1, mpyi($src2, $src3))",
1751             [(set (i32 IntRegs:$dst),
1752                   (add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
1753                        u6ExtPred:$src1))]>,
1754             Requires<[HasV4T]>, ImmRegRel;
1755
1756 // Rd=add(##,mpyi(Rs,Rt))
1757 def : Pat <(add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
1758                      (HexagonCONST32 tglobaladdr:$src1)),
1759            (i32 (ADDi_MPYrr_V4 tglobaladdr:$src1, IntRegs:$src2,
1760                                IntRegs:$src3))>;
1761
1762 // Rd=add(Ru,mpyi(#u6:2,Rs))
1763 let validSubTargets = HasV4SubT in
1764 def ADDr_MPYir_V4 : MInst<(outs IntRegs:$dst),
1765             (ins IntRegs:$src1, u6Imm:$src2, IntRegs:$src3),
1766             "$dst = add($src1, mpyi(#$src2, $src3))",
1767             [(set (i32 IntRegs:$dst),
1768              (add (i32 IntRegs:$src1), (mul (i32 IntRegs:$src3),
1769                                             u6_2ImmPred:$src2)))]>,
1770             Requires<[HasV4T]>;
1771
1772 // Rd=add(Ru,mpyi(Rs,#u6))
1773 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 6,
1774 validSubTargets = HasV4SubT, InputType = "imm", CextOpcode = "ADD_MPY" in
1775 def ADDr_MPYri_V4 : MInst<(outs IntRegs:$dst),
1776             (ins IntRegs:$src1, IntRegs:$src2, u6Ext:$src3),
1777             "$dst = add($src1, mpyi($src2, #$src3))",
1778             [(set (i32 IntRegs:$dst),
1779                   (add (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
1780                                                  u6ExtPred:$src3)))]>,
1781             Requires<[HasV4T]>, ImmRegRel;
1782
1783 // Rx=add(Ru,mpyi(Rx,Rs))
1784 let validSubTargets = HasV4SubT, InputType = "reg", CextOpcode = "ADD_MPY" in
1785 def ADDr_MPYrr_V4 : MInst_acc<(outs IntRegs:$dst),
1786             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1787             "$dst = add($src1, mpyi($src2, $src3))",
1788             [(set (i32 IntRegs:$dst),
1789              (add (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
1790                                             (i32 IntRegs:$src3))))],
1791             "$src2 = $dst">,
1792             Requires<[HasV4T]>, ImmRegRel;
1793
1794
1795 // Polynomial multiply words
1796 // Rdd=pmpyw(Rs,Rt)
1797 // Rxx^=pmpyw(Rs,Rt)
1798
1799 // Vector reduce multiply word by signed half (32x16)
1800 // Rdd=vrmpyweh(Rss,Rtt)[:<<1]
1801 // Rdd=vrmpywoh(Rss,Rtt)[:<<1]
1802 // Rxx+=vrmpyweh(Rss,Rtt)[:<<1]
1803 // Rxx+=vrmpywoh(Rss,Rtt)[:<<1]
1804
1805 // Multiply and use upper result
1806 // Rd=mpy(Rs,Rt.H):<<1:sat
1807 // Rd=mpy(Rs,Rt.L):<<1:sat
1808 // Rd=mpy(Rs,Rt):<<1
1809 // Rd=mpy(Rs,Rt):<<1:sat
1810 // Rd=mpysu(Rs,Rt)
1811 // Rx+=mpy(Rs,Rt):<<1:sat
1812 // Rx-=mpy(Rs,Rt):<<1:sat
1813
1814 // Vector multiply bytes
1815 // Rdd=vmpybsu(Rs,Rt)
1816 // Rdd=vmpybu(Rs,Rt)
1817 // Rxx+=vmpybsu(Rs,Rt)
1818 // Rxx+=vmpybu(Rs,Rt)
1819
1820 // Vector polynomial multiply halfwords
1821 // Rdd=vpmpyh(Rs,Rt)
1822 // Rxx^=vpmpyh(Rs,Rt)
1823
1824 //===----------------------------------------------------------------------===//
1825 // XTYPE/MPY -
1826 //===----------------------------------------------------------------------===//
1827
1828
1829 //===----------------------------------------------------------------------===//
1830 // XTYPE/SHIFT +
1831 //===----------------------------------------------------------------------===//
1832
1833 // Shift by immediate and accumulate.
1834 // Rx=add(#u8,asl(Rx,#U5))
1835 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1836 validSubTargets = HasV4SubT in
1837 def ADDi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
1838             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1839             "$dst = add(#$src1, asl($src2, #$src3))",
1840             [(set (i32 IntRegs:$dst),
1841                   (add (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
1842                        u8ExtPred:$src1))],
1843             "$src2 = $dst">,
1844             Requires<[HasV4T]>;
1845
1846 // Rx=add(#u8,lsr(Rx,#U5))
1847 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1848 validSubTargets = HasV4SubT in
1849 def ADDi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
1850             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1851             "$dst = add(#$src1, lsr($src2, #$src3))",
1852             [(set (i32 IntRegs:$dst),
1853                   (add (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
1854                        u8ExtPred:$src1))],
1855             "$src2 = $dst">,
1856             Requires<[HasV4T]>;
1857
1858 // Rx=sub(#u8,asl(Rx,#U5))
1859 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1860 validSubTargets = HasV4SubT in
1861 def SUBi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
1862             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1863             "$dst = sub(#$src1, asl($src2, #$src3))",
1864             [(set (i32 IntRegs:$dst),
1865                   (sub (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
1866                        u8ExtPred:$src1))],
1867             "$src2 = $dst">,
1868             Requires<[HasV4T]>;
1869
1870 // Rx=sub(#u8,lsr(Rx,#U5))
1871 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1872 validSubTargets = HasV4SubT in
1873 def SUBi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
1874             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1875             "$dst = sub(#$src1, lsr($src2, #$src3))",
1876             [(set (i32 IntRegs:$dst),
1877                   (sub (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
1878                        u8ExtPred:$src1))],
1879             "$src2 = $dst">,
1880             Requires<[HasV4T]>;
1881
1882
1883 //Shift by immediate and logical.
1884 //Rx=and(#u8,asl(Rx,#U5))
1885 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1886 validSubTargets = HasV4SubT in
1887 def ANDi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
1888             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1889             "$dst = and(#$src1, asl($src2, #$src3))",
1890             [(set (i32 IntRegs:$dst),
1891                   (and (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
1892                        u8ExtPred:$src1))],
1893             "$src2 = $dst">,
1894             Requires<[HasV4T]>;
1895
1896 //Rx=and(#u8,lsr(Rx,#U5))
1897 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1898 validSubTargets = HasV4SubT in
1899 def ANDi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
1900             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1901             "$dst = and(#$src1, lsr($src2, #$src3))",
1902             [(set (i32 IntRegs:$dst),
1903                   (and (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
1904                        u8ExtPred:$src1))],
1905             "$src2 = $dst">,
1906             Requires<[HasV4T]>;
1907
1908 //Rx=or(#u8,asl(Rx,#U5))
1909 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1910 AddedComplexity = 30, validSubTargets = HasV4SubT in
1911 def ORi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
1912             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1913             "$dst = or(#$src1, asl($src2, #$src3))",
1914             [(set (i32 IntRegs:$dst),
1915                   (or (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
1916                       u8ExtPred:$src1))],
1917             "$src2 = $dst">,
1918             Requires<[HasV4T]>;
1919
1920 //Rx=or(#u8,lsr(Rx,#U5))
1921 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1922 AddedComplexity = 30, validSubTargets = HasV4SubT in
1923 def ORi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
1924             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1925             "$dst = or(#$src1, lsr($src2, #$src3))",
1926             [(set (i32 IntRegs:$dst),
1927                   (or (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
1928                       u8ExtPred:$src1))],
1929             "$src2 = $dst">,
1930             Requires<[HasV4T]>;
1931
1932
1933 //Shift by register.
1934 //Rd=lsl(#s6,Rt)
1935 let validSubTargets = HasV4SubT in {
1936 def LSLi_V4 : MInst<(outs IntRegs:$dst), (ins s6Imm:$src1, IntRegs:$src2),
1937             "$dst = lsl(#$src1, $src2)",
1938             [(set (i32 IntRegs:$dst), (shl s6ImmPred:$src1,
1939                                            (i32 IntRegs:$src2)))]>,
1940             Requires<[HasV4T]>;
1941
1942
1943 //Shift by register and logical.
1944 //Rxx^=asl(Rss,Rt)
1945 def ASLd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
1946             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
1947             "$dst ^= asl($src2, $src3)",
1948             [(set (i64 DoubleRegs:$dst),
1949                   (xor (i64 DoubleRegs:$src1), (shl (i64 DoubleRegs:$src2),
1950                                                     (i32 IntRegs:$src3))))],
1951             "$src1 = $dst">,
1952             Requires<[HasV4T]>;
1953
1954 //Rxx^=asr(Rss,Rt)
1955 def ASRd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
1956             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
1957             "$dst ^= asr($src2, $src3)",
1958             [(set (i64 DoubleRegs:$dst),
1959                   (xor (i64 DoubleRegs:$src1), (sra (i64 DoubleRegs:$src2),
1960                                                     (i32 IntRegs:$src3))))],
1961             "$src1 = $dst">,
1962             Requires<[HasV4T]>;
1963
1964 //Rxx^=lsl(Rss,Rt)
1965 def LSLd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
1966             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
1967             "$dst ^= lsl($src2, $src3)",
1968             [(set (i64 DoubleRegs:$dst), (xor (i64 DoubleRegs:$src1),
1969                                               (shl (i64 DoubleRegs:$src2),
1970                                                    (i32 IntRegs:$src3))))],
1971             "$src1 = $dst">,
1972             Requires<[HasV4T]>;
1973
1974 //Rxx^=lsr(Rss,Rt)
1975 def LSRd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
1976             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
1977             "$dst ^= lsr($src2, $src3)",
1978             [(set (i64 DoubleRegs:$dst),
1979                   (xor (i64 DoubleRegs:$src1), (srl (i64 DoubleRegs:$src2),
1980                                                     (i32 IntRegs:$src3))))],
1981             "$src1 = $dst">,
1982             Requires<[HasV4T]>;
1983 }
1984
1985 //===----------------------------------------------------------------------===//
1986 // XTYPE/SHIFT -
1987 //===----------------------------------------------------------------------===//
1988
1989 //===----------------------------------------------------------------------===//
1990 // MEMOP: Word, Half, Byte
1991 //===----------------------------------------------------------------------===//
1992
1993 def MEMOPIMM : SDNodeXForm<imm, [{
1994   // Call the transformation function XformM5ToU5Imm to get the negative
1995   // immediate's positive counterpart.
1996   int32_t imm = N->getSExtValue();
1997   return XformM5ToU5Imm(imm);
1998 }]>;
1999
2000 def MEMOPIMM_HALF : SDNodeXForm<imm, [{
2001   // -1 .. -31 represented as 65535..65515
2002   // assigning to a short restores our desired signed value.
2003   // Call the transformation function XformM5ToU5Imm to get the negative
2004   // immediate's positive counterpart.
2005   int16_t imm = N->getSExtValue();
2006   return XformM5ToU5Imm(imm);
2007 }]>;
2008
2009 def MEMOPIMM_BYTE : SDNodeXForm<imm, [{
2010   // -1 .. -31 represented as 255..235
2011   // assigning to a char restores our desired signed value.
2012   // Call the transformation function XformM5ToU5Imm to get the negative
2013   // immediate's positive counterpart.
2014   int8_t imm = N->getSExtValue();
2015   return XformM5ToU5Imm(imm);
2016 }]>;
2017
2018 def SETMEMIMM : SDNodeXForm<imm, [{
2019    // Return the bit position we will set [0-31].
2020    // As an SDNode.
2021    int32_t imm = N->getSExtValue();
2022    return XformMskToBitPosU5Imm(imm);
2023 }]>;
2024
2025 def CLRMEMIMM : SDNodeXForm<imm, [{
2026    // Return the bit position we will clear [0-31].
2027    // As an SDNode.
2028    // we bit negate the value first
2029    int32_t imm = ~(N->getSExtValue());
2030    return XformMskToBitPosU5Imm(imm);
2031 }]>;
2032
2033 def SETMEMIMM_SHORT : SDNodeXForm<imm, [{
2034    // Return the bit position we will set [0-15].
2035    // As an SDNode.
2036    int16_t imm = N->getSExtValue();
2037    return XformMskToBitPosU4Imm(imm);
2038 }]>;
2039
2040 def CLRMEMIMM_SHORT : SDNodeXForm<imm, [{
2041    // Return the bit position we will clear [0-15].
2042    // As an SDNode.
2043    // we bit negate the value first
2044    int16_t imm = ~(N->getSExtValue());
2045    return XformMskToBitPosU4Imm(imm);
2046 }]>;
2047
2048 def SETMEMIMM_BYTE : SDNodeXForm<imm, [{
2049    // Return the bit position we will set [0-7].
2050    // As an SDNode.
2051    int8_t imm =  N->getSExtValue();
2052    return XformMskToBitPosU3Imm(imm);
2053 }]>;
2054
2055 def CLRMEMIMM_BYTE : SDNodeXForm<imm, [{
2056    // Return the bit position we will clear [0-7].
2057    // As an SDNode.
2058    // we bit negate the value first
2059    int8_t imm = ~(N->getSExtValue());
2060    return XformMskToBitPosU3Imm(imm);
2061 }]>;
2062
2063 //===----------------------------------------------------------------------===//
2064 // Template class for MemOp instructions with the register value.
2065 //===----------------------------------------------------------------------===//
2066 class MemOp_rr_base <string opc, bits<2> opcBits, Operand ImmOp,
2067                      string memOp, bits<2> memOpBits> :
2068       MEMInst_V4<(outs),
2069                  (ins IntRegs:$base, ImmOp:$offset, IntRegs:$delta),
2070                  opc#"($base+#$offset)"#memOp#"$delta",
2071                  []>,
2072                  Requires<[HasV4T, UseMEMOP]> {
2073
2074     bits<5> base;
2075     bits<5> delta;
2076     bits<32> offset;
2077     bits<6> offsetBits; // memb - u6:0 , memh - u6:1, memw - u6:2
2078
2079     let offsetBits = !if (!eq(opcBits, 0b00), offset{5-0},
2080                      !if (!eq(opcBits, 0b01), offset{6-1},
2081                      !if (!eq(opcBits, 0b10), offset{7-2},0)));
2082
2083     let IClass = 0b0011;
2084     let Inst{27-24} = 0b1110;
2085     let Inst{22-21} = opcBits;
2086     let Inst{20-16} = base;
2087     let Inst{13} = 0b0;
2088     let Inst{12-7} = offsetBits;
2089     let Inst{6-5} = memOpBits;
2090     let Inst{4-0} = delta;
2091 }
2092
2093 //===----------------------------------------------------------------------===//
2094 // Template class for MemOp instructions with the immediate value.
2095 //===----------------------------------------------------------------------===//
2096 class MemOp_ri_base <string opc, bits<2> opcBits, Operand ImmOp,
2097                      string memOp, bits<2> memOpBits> :
2098       MEMInst_V4 <(outs),
2099                   (ins IntRegs:$base, ImmOp:$offset, u5Imm:$delta),
2100                   opc#"($base+#$offset)"#memOp#"#$delta"
2101                   #!if(memOpBits{1},")", ""), // clrbit, setbit - include ')'
2102                   []>,
2103                   Requires<[HasV4T, UseMEMOP]> {
2104
2105     bits<5> base;
2106     bits<5> delta;
2107     bits<32> offset;
2108     bits<6> offsetBits; // memb - u6:0 , memh - u6:1, memw - u6:2
2109
2110     let offsetBits = !if (!eq(opcBits, 0b00), offset{5-0},
2111                      !if (!eq(opcBits, 0b01), offset{6-1},
2112                      !if (!eq(opcBits, 0b10), offset{7-2},0)));
2113
2114     let IClass = 0b0011;
2115     let Inst{27-24} = 0b1111;
2116     let Inst{22-21} = opcBits;
2117     let Inst{20-16} = base;
2118     let Inst{13} = 0b0;
2119     let Inst{12-7} = offsetBits;
2120     let Inst{6-5} = memOpBits;
2121     let Inst{4-0} = delta;
2122 }
2123
2124 // multiclass to define MemOp instructions with register operand.
2125 multiclass MemOp_rr<string opc, bits<2> opcBits, Operand ImmOp> {
2126   def _ADD#NAME#_V4 : MemOp_rr_base <opc, opcBits, ImmOp, " += ", 0b00>; // add
2127   def _SUB#NAME#_V4 : MemOp_rr_base <opc, opcBits, ImmOp, " -= ", 0b01>; // sub
2128   def _AND#NAME#_V4 : MemOp_rr_base <opc, opcBits, ImmOp, " &= ", 0b10>; // and
2129   def _OR#NAME#_V4  : MemOp_rr_base <opc, opcBits, ImmOp, " |= ", 0b11>; // or
2130 }
2131
2132 // multiclass to define MemOp instructions with immediate Operand.
2133 multiclass MemOp_ri<string opc, bits<2> opcBits, Operand ImmOp> {
2134   def _ADD#NAME#_V4 : MemOp_ri_base <opc, opcBits, ImmOp, " += ", 0b00 >;
2135   def _SUB#NAME#_V4 : MemOp_ri_base <opc, opcBits, ImmOp, " -= ", 0b01 >;
2136   def _CLRBIT#NAME#_V4 : MemOp_ri_base<opc, opcBits, ImmOp, " =clrbit(", 0b10>;
2137   def _SETBIT#NAME#_V4 : MemOp_ri_base<opc, opcBits, ImmOp, " =setbit(", 0b11>;
2138 }
2139
2140 multiclass MemOp_base <string opc, bits<2> opcBits, Operand ImmOp> {
2141   defm r : MemOp_rr <opc, opcBits, ImmOp>;
2142   defm i : MemOp_ri <opc, opcBits, ImmOp>;
2143 }
2144
2145 // Define MemOp instructions.
2146 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0,
2147 validSubTargets =HasV4SubT in {
2148   let opExtentBits = 6, accessSize = ByteAccess in
2149   defm MemOPb : MemOp_base <"memb", 0b00, u6_0Ext>;
2150
2151   let opExtentBits = 7, accessSize = HalfWordAccess in
2152   defm MemOPh : MemOp_base <"memh", 0b01, u6_1Ext>;
2153
2154   let opExtentBits = 8, accessSize = WordAccess in
2155   defm MemOPw : MemOp_base <"memw", 0b10, u6_2Ext>;
2156 }
2157
2158 //===----------------------------------------------------------------------===//
2159 // Multiclass to define 'Def Pats' for ALU operations on the memory
2160 // Here value used for the ALU operation is an immediate value.
2161 // mem[bh](Rs+#0) += #U5
2162 // mem[bh](Rs+#u6) += #U5
2163 //===----------------------------------------------------------------------===//
2164
2165 multiclass MemOpi_u5Pats <PatFrag ldOp, PatFrag stOp, PatLeaf ExtPred,
2166                           InstHexagon MI, SDNode OpNode> {
2167   let AddedComplexity = 180 in
2168   def : Pat < (stOp (OpNode (ldOp IntRegs:$addr), u5ImmPred:$addend),
2169                     IntRegs:$addr),
2170               (MI IntRegs:$addr, #0, u5ImmPred:$addend )>;
2171
2172   let AddedComplexity = 190 in
2173   def : Pat <(stOp (OpNode (ldOp (add IntRegs:$base, ExtPred:$offset)),
2174                      u5ImmPred:$addend),
2175              (add IntRegs:$base, ExtPred:$offset)),
2176        (MI IntRegs:$base, ExtPred:$offset, u5ImmPred:$addend)>;
2177 }
2178
2179 multiclass MemOpi_u5ALUOp<PatFrag ldOp, PatFrag stOp, PatLeaf ExtPred,
2180                           InstHexagon addMI, InstHexagon subMI> {
2181   defm : MemOpi_u5Pats<ldOp, stOp, ExtPred, addMI, add>;
2182   defm : MemOpi_u5Pats<ldOp, stOp, ExtPred, subMI, sub>;
2183 }
2184
2185 multiclass MemOpi_u5ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2186   // Half Word
2187   defm : MemOpi_u5ALUOp <ldOpHalf, truncstorei16, u6_1ExtPred,
2188                          MemOPh_ADDi_V4, MemOPh_SUBi_V4>;
2189   // Byte
2190   defm : MemOpi_u5ALUOp <ldOpByte, truncstorei8, u6ExtPred,
2191                          MemOPb_ADDi_V4, MemOPb_SUBi_V4>;
2192 }
2193
2194 let Predicates = [HasV4T, UseMEMOP] in {
2195   defm : MemOpi_u5ExtType<zextloadi8, zextloadi16>; // zero extend
2196   defm : MemOpi_u5ExtType<sextloadi8, sextloadi16>; // sign extend
2197   defm : MemOpi_u5ExtType<extloadi8,  extloadi16>;  // any extend
2198
2199   // Word
2200   defm : MemOpi_u5ALUOp <load, store, u6_2ExtPred, MemOPw_ADDi_V4,
2201                          MemOPw_SUBi_V4>;
2202 }
2203
2204 //===----------------------------------------------------------------------===//
2205 // multiclass to define 'Def Pats' for ALU operations on the memory.
2206 // Here value used for the ALU operation is a negative value.
2207 // mem[bh](Rs+#0) += #m5
2208 // mem[bh](Rs+#u6) += #m5
2209 //===----------------------------------------------------------------------===//
2210
2211 multiclass MemOpi_m5Pats <PatFrag ldOp, PatFrag stOp, PatLeaf extPred,
2212                           PatLeaf immPred, ComplexPattern addrPred,
2213                           SDNodeXForm xformFunc, InstHexagon MI> {
2214   let AddedComplexity = 190 in
2215   def : Pat <(stOp (add (ldOp IntRegs:$addr), immPred:$subend),
2216                    IntRegs:$addr),
2217              (MI IntRegs:$addr, #0, (xformFunc immPred:$subend) )>;
2218
2219   let AddedComplexity = 195 in
2220   def : Pat<(stOp (add (ldOp (add IntRegs:$base, extPred:$offset)),
2221                        immPred:$subend),
2222                   (add IntRegs:$base, extPred:$offset)),
2223             (MI IntRegs:$base, extPred:$offset, (xformFunc immPred:$subend))>;
2224 }
2225
2226 multiclass MemOpi_m5ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2227   // Half Word
2228   defm : MemOpi_m5Pats <ldOpHalf, truncstorei16, u6_1ExtPred, m5HImmPred,
2229                         ADDRriU6_1, MEMOPIMM_HALF, MemOPh_SUBi_V4>;
2230   // Byte
2231   defm : MemOpi_m5Pats <ldOpByte, truncstorei8, u6ExtPred, m5BImmPred,
2232                         ADDRriU6_0, MEMOPIMM_BYTE, MemOPb_SUBi_V4>;
2233 }
2234
2235 let Predicates = [HasV4T, UseMEMOP] in {
2236   defm : MemOpi_m5ExtType<zextloadi8, zextloadi16>; // zero extend
2237   defm : MemOpi_m5ExtType<sextloadi8, sextloadi16>; // sign extend
2238   defm : MemOpi_m5ExtType<extloadi8,  extloadi16>;  // any extend
2239
2240   // Word
2241   defm : MemOpi_m5Pats <load, store, u6_2ExtPred, m5ImmPred,
2242                           ADDRriU6_2, MEMOPIMM, MemOPw_SUBi_V4>;
2243 }
2244
2245 //===----------------------------------------------------------------------===//
2246 // Multiclass to define 'def Pats' for bit operations on the memory.
2247 // mem[bhw](Rs+#0) = [clrbit|setbit](#U5)
2248 // mem[bhw](Rs+#u6) = [clrbit|setbit](#U5)
2249 //===----------------------------------------------------------------------===//
2250
2251 multiclass MemOpi_bitPats <PatFrag ldOp, PatFrag stOp, PatLeaf immPred,
2252                      PatLeaf extPred, ComplexPattern addrPred,
2253                      SDNodeXForm xformFunc, InstHexagon MI, SDNode OpNode> {
2254
2255   // mem[bhw](Rs+#u6:[012]) = [clrbit|setbit](#U5)
2256   let AddedComplexity = 250 in
2257   def : Pat<(stOp (OpNode (ldOp (add IntRegs:$base, extPred:$offset)),
2258                           immPred:$bitend),
2259                   (add IntRegs:$base, extPred:$offset)),
2260             (MI IntRegs:$base, extPred:$offset, (xformFunc immPred:$bitend))>;
2261
2262   // mem[bhw](Rs+#0) = [clrbit|setbit](#U5)
2263   let AddedComplexity = 225 in
2264   def : Pat <(stOp (OpNode (ldOp (addrPred IntRegs:$addr, extPred:$offset)),
2265                            immPred:$bitend),
2266                    (addrPred (i32 IntRegs:$addr), extPred:$offset)),
2267              (MI IntRegs:$addr, extPred:$offset, (xformFunc immPred:$bitend))>;
2268 }
2269
2270 multiclass MemOpi_bitExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2271   // Byte - clrbit
2272   defm : MemOpi_bitPats<ldOpByte, truncstorei8, Clr3ImmPred, u6ExtPred,
2273                        ADDRriU6_0, CLRMEMIMM_BYTE, MemOPb_CLRBITi_V4, and>;
2274   // Byte - setbit
2275   defm : MemOpi_bitPats<ldOpByte, truncstorei8, Set3ImmPred,  u6ExtPred,
2276                        ADDRriU6_0, SETMEMIMM_BYTE, MemOPb_SETBITi_V4, or>;
2277   // Half Word - clrbit
2278   defm : MemOpi_bitPats<ldOpHalf, truncstorei16, Clr4ImmPred, u6_1ExtPred,
2279                        ADDRriU6_1, CLRMEMIMM_SHORT, MemOPh_CLRBITi_V4, and>;
2280   // Half Word - setbit
2281   defm : MemOpi_bitPats<ldOpHalf, truncstorei16, Set4ImmPred, u6_1ExtPred,
2282                        ADDRriU6_1, SETMEMIMM_SHORT, MemOPh_SETBITi_V4, or>;
2283 }
2284
2285 let Predicates = [HasV4T, UseMEMOP] in {
2286   // mem[bh](Rs+#0) = [clrbit|setbit](#U5)
2287   // mem[bh](Rs+#u6:[01]) = [clrbit|setbit](#U5)
2288   defm : MemOpi_bitExtType<zextloadi8, zextloadi16>; // zero extend
2289   defm : MemOpi_bitExtType<sextloadi8, sextloadi16>; // sign extend
2290   defm : MemOpi_bitExtType<extloadi8,  extloadi16>;  // any extend
2291
2292   // memw(Rs+#0) = [clrbit|setbit](#U5)
2293   // memw(Rs+#u6:2) = [clrbit|setbit](#U5)
2294   defm : MemOpi_bitPats<load, store, Clr5ImmPred, u6_2ExtPred, ADDRriU6_2,
2295                        CLRMEMIMM, MemOPw_CLRBITi_V4, and>;
2296   defm : MemOpi_bitPats<load, store, Set5ImmPred, u6_2ExtPred, ADDRriU6_2,
2297                        SETMEMIMM, MemOPw_SETBITi_V4, or>;
2298 }
2299
2300 //===----------------------------------------------------------------------===//
2301 // Multiclass to define 'def Pats' for ALU operations on the memory
2302 // where addend is a register.
2303 // mem[bhw](Rs+#0) [+-&|]= Rt
2304 // mem[bhw](Rs+#U6:[012]) [+-&|]= Rt
2305 //===----------------------------------------------------------------------===//
2306
2307 multiclass MemOpr_Pats <PatFrag ldOp, PatFrag stOp, ComplexPattern addrPred,
2308                      PatLeaf extPred, InstHexagon MI, SDNode OpNode> {
2309   let AddedComplexity = 141 in
2310   // mem[bhw](Rs+#0) [+-&|]= Rt
2311   def : Pat <(stOp (OpNode (ldOp (addrPred IntRegs:$addr, extPred:$offset)),
2312                            (i32 IntRegs:$addend)),
2313                    (addrPred (i32 IntRegs:$addr), extPred:$offset)),
2314              (MI IntRegs:$addr, extPred:$offset, (i32 IntRegs:$addend) )>;
2315
2316   // mem[bhw](Rs+#U6:[012]) [+-&|]= Rt
2317   let AddedComplexity = 150 in
2318   def : Pat <(stOp (OpNode (ldOp (add IntRegs:$base, extPred:$offset)),
2319                            (i32 IntRegs:$orend)),
2320                    (add IntRegs:$base, extPred:$offset)),
2321              (MI IntRegs:$base, extPred:$offset, (i32 IntRegs:$orend) )>;
2322 }
2323
2324 multiclass MemOPr_ALUOp<PatFrag ldOp, PatFrag stOp,
2325                         ComplexPattern addrPred, PatLeaf extPred,
2326                         InstHexagon addMI, InstHexagon subMI,
2327                         InstHexagon andMI, InstHexagon orMI > {
2328
2329   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, addMI, add>;
2330   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, subMI, sub>;
2331   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, andMI, and>;
2332   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, orMI,  or>;
2333 }
2334
2335 multiclass MemOPr_ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2336   // Half Word
2337   defm : MemOPr_ALUOp <ldOpHalf, truncstorei16, ADDRriU6_1, u6_1ExtPred,
2338                        MemOPh_ADDr_V4, MemOPh_SUBr_V4,
2339                        MemOPh_ANDr_V4, MemOPh_ORr_V4>;
2340   // Byte
2341   defm : MemOPr_ALUOp <ldOpByte, truncstorei8, ADDRriU6_0, u6ExtPred,
2342                        MemOPb_ADDr_V4, MemOPb_SUBr_V4,
2343                        MemOPb_ANDr_V4, MemOPb_ORr_V4>;
2344 }
2345
2346 // Define 'def Pats' for MemOps with register addend.
2347 let Predicates = [HasV4T, UseMEMOP] in {
2348   // Byte, Half Word
2349   defm : MemOPr_ExtType<zextloadi8, zextloadi16>; // zero extend
2350   defm : MemOPr_ExtType<sextloadi8, sextloadi16>; // sign extend
2351   defm : MemOPr_ExtType<extloadi8,  extloadi16>;  // any extend
2352   // Word
2353   defm : MemOPr_ALUOp <load, store, ADDRriU6_2, u6_2ExtPred, MemOPw_ADDr_V4,
2354                        MemOPw_SUBr_V4, MemOPw_ANDr_V4, MemOPw_ORr_V4 >;
2355 }
2356
2357 //===----------------------------------------------------------------------===//
2358 // XTYPE/PRED +
2359 //===----------------------------------------------------------------------===//
2360
2361 // Hexagon V4 only supports these flavors of byte/half compare instructions:
2362 // EQ/GT/GTU. Other flavors like GE/GEU/LT/LTU/LE/LEU are not supported by
2363 // hardware. However, compiler can still implement these patterns through
2364 // appropriate patterns combinations based on current implemented patterns.
2365 // The implemented patterns are: EQ/GT/GTU.
2366 // Missing patterns are: GE/GEU/LT/LTU/LE/LEU.
2367
2368 // Following instruction is not being extended as it results into the
2369 // incorrect code for negative numbers.
2370 // Pd=cmpb.eq(Rs,#u8)
2371
2372 let isCompare = 1, isExtendable = 1, opExtendable = 2, hasSideEffects = 0,
2373     validSubTargets = HasV4SubT in
2374 class CMP_NOT_REG_IMM<string OpName, bits<2> op, Operand ImmOp,
2375                       list<dag> Pattern>
2376   : ALU32Inst <(outs PredRegs:$dst), (ins IntRegs:$src1, ImmOp:$src2),
2377     "$dst = !cmp."#OpName#"($src1, #$src2)",
2378     Pattern,
2379     "", ALU32_2op_tc_2early_SLOT0123> {
2380     bits<2> dst;
2381     bits<5> src1;
2382     bits<10> src2;
2383
2384     let IClass = 0b0111;
2385     let Inst{27-24} = 0b0101;
2386     let Inst{23-22} = op;
2387     let Inst{20-16} = src1;
2388     let Inst{21} = !if (!eq(OpName, "gtu"), 0b0, src2{9});
2389     let Inst{13-5} = src2{8-0};
2390     let Inst{4-2} = 0b100;
2391     let Inst{1-0} = dst;
2392 }
2393
2394 let opExtentBits = 10, isExtentSigned = 1 in {
2395 def C4_cmpneqi : CMP_NOT_REG_IMM <"eq", 0b00, s10Ext, [(set (i1 PredRegs:$dst),
2396                  (setne (i32 IntRegs:$src1), s10ExtPred:$src2))]>;
2397
2398 def C4_cmpltei : CMP_NOT_REG_IMM <"gt", 0b01, s10Ext, [(set (i1 PredRegs:$dst),
2399                  (not (setgt (i32 IntRegs:$src1), s10ExtPred:$src2)))]>;
2400
2401 }
2402 let opExtentBits = 9 in
2403 def C4_cmplteui : CMP_NOT_REG_IMM <"gtu", 0b10, u9Ext, [(set (i1 PredRegs:$dst),
2404                   (not (setugt (i32 IntRegs:$src1), u9ExtPred:$src2)))]>;
2405
2406
2407
2408 // p=!cmp.eq(r1,r2)
2409 let isCompare = 1, validSubTargets = HasV4SubT in
2410 def CMPnotEQ_rr : ALU32_rr<(outs PredRegs:$dst),
2411                            (ins IntRegs:$src1, IntRegs:$src2),
2412       "$dst = !cmp.eq($src1, $src2)",
2413       [(set (i1 PredRegs:$dst),
2414             (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2)))]>,
2415       Requires<[HasV4T]>;
2416
2417 // p=!cmp.gt(r1,r2)
2418 let isCompare = 1, validSubTargets = HasV4SubT in
2419 def CMPnotGT_rr : ALU32_rr<(outs PredRegs:$dst),
2420                            (ins IntRegs:$src1, IntRegs:$src2),
2421       "$dst = !cmp.gt($src1, $src2)",
2422       [(set (i1 PredRegs:$dst),
2423             (not (setgt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>,
2424       Requires<[HasV4T]>;
2425
2426
2427 // p=!cmp.gtu(r1,r2)
2428 let isCompare = 1, validSubTargets = HasV4SubT in
2429 def CMPnotGTU_rr : ALU32_rr<(outs PredRegs:$dst),
2430                             (ins IntRegs:$src1, IntRegs:$src2),
2431       "$dst = !cmp.gtu($src1, $src2)",
2432       [(set (i1 PredRegs:$dst),
2433             (not (setugt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>,
2434       Requires<[HasV4T]>;
2435
2436 let isCompare = 1, validSubTargets = HasV4SubT in
2437 def CMPbEQri_V4 : MInst<(outs PredRegs:$dst),
2438             (ins IntRegs:$src1, u8Imm:$src2),
2439             "$dst = cmpb.eq($src1, #$src2)",
2440             [(set (i1 PredRegs:$dst),
2441                   (seteq (and (i32 IntRegs:$src1), 255), u8ImmPred:$src2))]>,
2442             Requires<[HasV4T]>;
2443
2444 def : Pat <(brcond (i1 (setne (and (i32 IntRegs:$src1), 255), u8ImmPred:$src2)),
2445                        bb:$offset),
2446       (J2_jumpf (CMPbEQri_V4 (i32 IntRegs:$src1), u8ImmPred:$src2),
2447                 bb:$offset)>,
2448       Requires<[HasV4T]>;
2449
2450 // Pd=cmpb.eq(Rs,Rt)
2451 let isCompare = 1, validSubTargets = HasV4SubT in
2452 def CMPbEQrr_ubub_V4 : MInst<(outs PredRegs:$dst),
2453             (ins IntRegs:$src1, IntRegs:$src2),
2454             "$dst = cmpb.eq($src1, $src2)",
2455             [(set (i1 PredRegs:$dst),
2456                   (seteq (and (xor (i32 IntRegs:$src1),
2457                                    (i32 IntRegs:$src2)), 255), 0))]>,
2458             Requires<[HasV4T]>;
2459
2460 // Pd=cmpb.eq(Rs,Rt)
2461 let isCompare = 1, validSubTargets = HasV4SubT in
2462 def CMPbEQrr_sbsb_V4 : MInst<(outs PredRegs:$dst),
2463             (ins IntRegs:$src1, IntRegs:$src2),
2464             "$dst = cmpb.eq($src1, $src2)",
2465             [(set (i1 PredRegs:$dst),
2466                   (seteq (shl (i32 IntRegs:$src1), (i32 24)),
2467                          (shl (i32 IntRegs:$src2), (i32 24))))]>,
2468             Requires<[HasV4T]>;
2469
2470 // Pd=cmpb.gt(Rs,Rt)
2471 let isCompare = 1, validSubTargets = HasV4SubT in
2472 def CMPbGTrr_V4 : MInst<(outs PredRegs:$dst),
2473             (ins IntRegs:$src1, IntRegs:$src2),
2474             "$dst = cmpb.gt($src1, $src2)",
2475             [(set (i1 PredRegs:$dst),
2476                   (setgt (shl (i32 IntRegs:$src1), (i32 24)),
2477                          (shl (i32 IntRegs:$src2), (i32 24))))]>,
2478             Requires<[HasV4T]>;
2479
2480 // Pd=cmpb.gtu(Rs,#u7)
2481 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 7,
2482 isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPbGTU", InputType = "imm" in
2483 def CMPbGTUri_V4 : MInst<(outs PredRegs:$dst),
2484             (ins IntRegs:$src1, u7Ext:$src2),
2485             "$dst = cmpb.gtu($src1, #$src2)",
2486             [(set (i1 PredRegs:$dst), (setugt (and (i32 IntRegs:$src1), 255),
2487                                               u7ExtPred:$src2))]>,
2488             Requires<[HasV4T]>, ImmRegRel;
2489
2490 // SDNode for converting immediate C to C-1.
2491 def DEC_CONST_BYTE : SDNodeXForm<imm, [{
2492    // Return the byte immediate const-1 as an SDNode.
2493    int32_t imm = N->getSExtValue();
2494    return XformU7ToU7M1Imm(imm);
2495 }]>;
2496
2497 // For the sequence
2498 //   zext( seteq ( and(Rs, 255), u8))
2499 // Generate
2500 //   Pd=cmpb.eq(Rs, #u8)
2501 //   if (Pd.new) Rd=#1
2502 //   if (!Pd.new) Rd=#0
2503 def : Pat <(i32 (zext (i1 (seteq (i32 (and (i32 IntRegs:$Rs), 255)),
2504                                            u8ExtPred:$u8)))),
2505            (i32 (TFR_condset_ii (i1 (CMPbEQri_V4 (i32 IntRegs:$Rs),
2506                                                  (u8ExtPred:$u8))),
2507                                 1, 0))>,
2508            Requires<[HasV4T]>;
2509
2510 // For the sequence
2511 //   zext( setne ( and(Rs, 255), u8))
2512 // Generate
2513 //   Pd=cmpb.eq(Rs, #u8)
2514 //   if (Pd.new) Rd=#0
2515 //   if (!Pd.new) Rd=#1
2516 def : Pat <(i32 (zext (i1 (setne (i32 (and (i32 IntRegs:$Rs), 255)),
2517                                            u8ExtPred:$u8)))),
2518            (i32 (TFR_condset_ii (i1 (CMPbEQri_V4 (i32 IntRegs:$Rs),
2519                                                  (u8ExtPred:$u8))),
2520                                 0, 1))>,
2521            Requires<[HasV4T]>;
2522
2523 // For the sequence
2524 //   zext( seteq (Rs, and(Rt, 255)))
2525 // Generate
2526 //   Pd=cmpb.eq(Rs, Rt)
2527 //   if (Pd.new) Rd=#1
2528 //   if (!Pd.new) Rd=#0
2529 def : Pat <(i32 (zext (i1 (seteq (i32 IntRegs:$Rt),
2530                                  (i32 (and (i32 IntRegs:$Rs), 255)))))),
2531            (i32 (TFR_condset_ii (i1 (CMPbEQrr_ubub_V4 (i32 IntRegs:$Rs),
2532                                                       (i32 IntRegs:$Rt))),
2533                                 1, 0))>,
2534            Requires<[HasV4T]>;
2535
2536 // For the sequence
2537 //   zext( setne (Rs, and(Rt, 255)))
2538 // Generate
2539 //   Pd=cmpb.eq(Rs, Rt)
2540 //   if (Pd.new) Rd=#0
2541 //   if (!Pd.new) Rd=#1
2542 def : Pat <(i32 (zext (i1 (setne (i32 IntRegs:$Rt),
2543                                  (i32 (and (i32 IntRegs:$Rs), 255)))))),
2544            (i32 (TFR_condset_ii (i1 (CMPbEQrr_ubub_V4 (i32 IntRegs:$Rs),
2545                                                       (i32 IntRegs:$Rt))),
2546                                 0, 1))>,
2547            Requires<[HasV4T]>;
2548
2549 // For the sequence
2550 //   zext( setugt ( and(Rs, 255), u8))
2551 // Generate
2552 //   Pd=cmpb.gtu(Rs, #u8)
2553 //   if (Pd.new) Rd=#1
2554 //   if (!Pd.new) Rd=#0
2555 def : Pat <(i32 (zext (i1 (setugt (i32 (and (i32 IntRegs:$Rs), 255)),
2556                                             u8ExtPred:$u8)))),
2557            (i32 (TFR_condset_ii (i1 (CMPbGTUri_V4 (i32 IntRegs:$Rs),
2558                                                   (u8ExtPred:$u8))),
2559                                 1, 0))>,
2560            Requires<[HasV4T]>;
2561
2562 // For the sequence
2563 //   zext( setugt ( and(Rs, 254), u8))
2564 // Generate
2565 //   Pd=cmpb.gtu(Rs, #u8)
2566 //   if (Pd.new) Rd=#1
2567 //   if (!Pd.new) Rd=#0
2568 def : Pat <(i32 (zext (i1 (setugt (i32 (and (i32 IntRegs:$Rs), 254)),
2569                                             u8ExtPred:$u8)))),
2570            (i32 (TFR_condset_ii (i1 (CMPbGTUri_V4 (i32 IntRegs:$Rs),
2571                                                   (u8ExtPred:$u8))),
2572                                 1, 0))>,
2573            Requires<[HasV4T]>;
2574
2575 // For the sequence
2576 //   zext( setult ( Rs, Rt))
2577 // Generate
2578 //   Pd=cmp.ltu(Rs, Rt)
2579 //   if (Pd.new) Rd=#1
2580 //   if (!Pd.new) Rd=#0
2581 // cmp.ltu(Rs, Rt) -> cmp.gtu(Rt, Rs)
2582 def : Pat <(i32 (zext (i1 (setult (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2583            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rt),
2584                                               (i32 IntRegs:$Rs))),
2585                                 1, 0))>,
2586            Requires<[HasV4T]>;
2587
2588 // For the sequence
2589 //   zext( setlt ( Rs, Rt))
2590 // Generate
2591 //   Pd=cmp.lt(Rs, Rt)
2592 //   if (Pd.new) Rd=#1
2593 //   if (!Pd.new) Rd=#0
2594 // cmp.lt(Rs, Rt) -> cmp.gt(Rt, Rs)
2595 def : Pat <(i32 (zext (i1 (setlt (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2596            (i32 (TFR_condset_ii (i1 (C2_cmpgt (i32 IntRegs:$Rt),
2597                                              (i32 IntRegs:$Rs))),
2598                                 1, 0))>,
2599            Requires<[HasV4T]>;
2600
2601 // For the sequence
2602 //   zext( setugt ( Rs, Rt))
2603 // Generate
2604 //   Pd=cmp.gtu(Rs, Rt)
2605 //   if (Pd.new) Rd=#1
2606 //   if (!Pd.new) Rd=#0
2607 def : Pat <(i32 (zext (i1 (setugt (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2608            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rs),
2609                                               (i32 IntRegs:$Rt))),
2610                                 1, 0))>,
2611            Requires<[HasV4T]>;
2612
2613 // This pattern interefers with coremark performance, not implementing at this
2614 // time.
2615 // For the sequence
2616 //   zext( setgt ( Rs, Rt))
2617 // Generate
2618 //   Pd=cmp.gt(Rs, Rt)
2619 //   if (Pd.new) Rd=#1
2620 //   if (!Pd.new) Rd=#0
2621
2622 // For the sequence
2623 //   zext( setuge ( Rs, Rt))
2624 // Generate
2625 //   Pd=cmp.ltu(Rs, Rt)
2626 //   if (Pd.new) Rd=#0
2627 //   if (!Pd.new) Rd=#1
2628 // cmp.ltu(Rs, Rt) -> cmp.gtu(Rt, Rs)
2629 def : Pat <(i32 (zext (i1 (setuge (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2630            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rt),
2631                                               (i32 IntRegs:$Rs))),
2632                                 0, 1))>,
2633            Requires<[HasV4T]>;
2634
2635 // For the sequence
2636 //   zext( setge ( Rs, Rt))
2637 // Generate
2638 //   Pd=cmp.lt(Rs, Rt)
2639 //   if (Pd.new) Rd=#0
2640 //   if (!Pd.new) Rd=#1
2641 // cmp.lt(Rs, Rt) -> cmp.gt(Rt, Rs)
2642 def : Pat <(i32 (zext (i1 (setge (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2643            (i32 (TFR_condset_ii (i1 (C2_cmpgt (i32 IntRegs:$Rt),
2644                                              (i32 IntRegs:$Rs))),
2645                                 0, 1))>,
2646            Requires<[HasV4T]>;
2647
2648 // For the sequence
2649 //   zext( setule ( Rs, Rt))
2650 // Generate
2651 //   Pd=cmp.gtu(Rs, Rt)
2652 //   if (Pd.new) Rd=#0
2653 //   if (!Pd.new) Rd=#1
2654 def : Pat <(i32 (zext (i1 (setule (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2655            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rs),
2656                                               (i32 IntRegs:$Rt))),
2657                                 0, 1))>,
2658            Requires<[HasV4T]>;
2659
2660 // For the sequence
2661 //   zext( setle ( Rs, Rt))
2662 // Generate
2663 //   Pd=cmp.gt(Rs, Rt)
2664 //   if (Pd.new) Rd=#0
2665 //   if (!Pd.new) Rd=#1
2666 def : Pat <(i32 (zext (i1 (setle (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2667            (i32 (TFR_condset_ii (i1 (C2_cmpgt (i32 IntRegs:$Rs),
2668                                              (i32 IntRegs:$Rt))),
2669                                 0, 1))>,
2670            Requires<[HasV4T]>;
2671
2672 // For the sequence
2673 //   zext( setult ( and(Rs, 255), u8))
2674 // Use the isdigit transformation below
2675
2676 // Generate code of the form 'mux_ii(cmpbgtu(Rdd, C-1),0,1)'
2677 // for C code of the form r = ((c>='0') & (c<='9')) ? 1 : 0;.
2678 // The isdigit transformation relies on two 'clever' aspects:
2679 // 1) The data type is unsigned which allows us to eliminate a zero test after
2680 //    biasing the expression by 48. We are depending on the representation of
2681 //    the unsigned types, and semantics.
2682 // 2) The front end has converted <= 9 into < 10 on entry to LLVM
2683 //
2684 // For the C code:
2685 //   retval = ((c>='0') & (c<='9')) ? 1 : 0;
2686 // The code is transformed upstream of llvm into
2687 //   retval = (c-48) < 10 ? 1 : 0;
2688 let AddedComplexity = 139 in
2689 def : Pat <(i32 (zext (i1 (setult (i32 (and (i32 IntRegs:$src1), 255)),
2690                                   u7StrictPosImmPred:$src2)))),
2691   (i32 (C2_muxii (i1 (CMPbGTUri_V4 (i32 IntRegs:$src1),
2692                                  (DEC_CONST_BYTE u7StrictPosImmPred:$src2))),
2693                    0, 1))>,
2694                    Requires<[HasV4T]>;
2695
2696 // Pd=cmpb.gtu(Rs,Rt)
2697 let isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPbGTU",
2698 InputType = "reg" in
2699 def CMPbGTUrr_V4 : MInst<(outs PredRegs:$dst),
2700             (ins IntRegs:$src1, IntRegs:$src2),
2701             "$dst = cmpb.gtu($src1, $src2)",
2702             [(set (i1 PredRegs:$dst), (setugt (and (i32 IntRegs:$src1), 255),
2703                                              (and (i32 IntRegs:$src2), 255)))]>,
2704             Requires<[HasV4T]>, ImmRegRel;
2705
2706 // Following instruction is not being extended as it results into the incorrect
2707 // code for negative numbers.
2708
2709 // Signed half compare(.eq) ri.
2710 // Pd=cmph.eq(Rs,#s8)
2711 let isCompare = 1, validSubTargets = HasV4SubT in
2712 def CMPhEQri_V4 : MInst<(outs PredRegs:$dst),
2713             (ins IntRegs:$src1, s8Imm:$src2),
2714             "$dst = cmph.eq($src1, #$src2)",
2715             [(set (i1 PredRegs:$dst), (seteq (and (i32 IntRegs:$src1), 65535),
2716                                              s8ImmPred:$src2))]>,
2717             Requires<[HasV4T]>;
2718
2719 // Signed half compare(.eq) rr.
2720 // Case 1: xor + and, then compare:
2721 //   r0=xor(r0,r1)
2722 //   r0=and(r0,#0xffff)
2723 //   p0=cmp.eq(r0,#0)
2724 // Pd=cmph.eq(Rs,Rt)
2725 let isCompare = 1, validSubTargets = HasV4SubT in
2726 def CMPhEQrr_xor_V4 : MInst<(outs PredRegs:$dst),
2727             (ins IntRegs:$src1, IntRegs:$src2),
2728             "$dst = cmph.eq($src1, $src2)",
2729             [(set (i1 PredRegs:$dst), (seteq (and (xor (i32 IntRegs:$src1),
2730                                                        (i32 IntRegs:$src2)),
2731                                                   65535), 0))]>,
2732             Requires<[HasV4T]>;
2733
2734 // Signed half compare(.eq) rr.
2735 // Case 2: shift left 16 bits then compare:
2736 //   r0=asl(r0,16)
2737 //   r1=asl(r1,16)
2738 //   p0=cmp.eq(r0,r1)
2739 // Pd=cmph.eq(Rs,Rt)
2740 let isCompare = 1, validSubTargets = HasV4SubT in
2741 def CMPhEQrr_shl_V4 : MInst<(outs PredRegs:$dst),
2742             (ins IntRegs:$src1, IntRegs:$src2),
2743             "$dst = cmph.eq($src1, $src2)",
2744             [(set (i1 PredRegs:$dst),
2745                   (seteq (shl (i32 IntRegs:$src1), (i32 16)),
2746                          (shl (i32 IntRegs:$src2), (i32 16))))]>,
2747             Requires<[HasV4T]>;
2748
2749 /* Incorrect Pattern -- immediate should be right shifted before being
2750 used in the cmph.gt instruction.
2751 // Signed half compare(.gt) ri.
2752 // Pd=cmph.gt(Rs,#s8)
2753
2754 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8,
2755 isCompare = 1, validSubTargets = HasV4SubT in
2756 def CMPhGTri_V4 : MInst<(outs PredRegs:$dst),
2757             (ins IntRegs:$src1, s8Ext:$src2),
2758             "$dst = cmph.gt($src1, #$src2)",
2759             [(set (i1 PredRegs:$dst),
2760                   (setgt (shl (i32 IntRegs:$src1), (i32 16)),
2761                          s8ExtPred:$src2))]>,
2762             Requires<[HasV4T]>;
2763 */
2764
2765 // Signed half compare(.gt) rr.
2766 // Pd=cmph.gt(Rs,Rt)
2767 let isCompare = 1, validSubTargets = HasV4SubT in
2768 def CMPhGTrr_shl_V4 : MInst<(outs PredRegs:$dst),
2769             (ins IntRegs:$src1, IntRegs:$src2),
2770             "$dst = cmph.gt($src1, $src2)",
2771             [(set (i1 PredRegs:$dst),
2772                   (setgt (shl (i32 IntRegs:$src1), (i32 16)),
2773                          (shl (i32 IntRegs:$src2), (i32 16))))]>,
2774             Requires<[HasV4T]>;
2775
2776 // Unsigned half compare rr (.gtu).
2777 // Pd=cmph.gtu(Rs,Rt)
2778 let isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPhGTU",
2779 InputType = "reg" in
2780 def CMPhGTUrr_V4 : MInst<(outs PredRegs:$dst),
2781             (ins IntRegs:$src1, IntRegs:$src2),
2782             "$dst = cmph.gtu($src1, $src2)",
2783             [(set (i1 PredRegs:$dst),
2784                   (setugt (and (i32 IntRegs:$src1), 65535),
2785                           (and (i32 IntRegs:$src2), 65535)))]>,
2786             Requires<[HasV4T]>, ImmRegRel;
2787
2788 // Unsigned half compare ri (.gtu).
2789 // Pd=cmph.gtu(Rs,#u7)
2790 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 7,
2791 isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPhGTU",
2792 InputType = "imm" in
2793 def CMPhGTUri_V4 : MInst<(outs PredRegs:$dst),
2794             (ins IntRegs:$src1, u7Ext:$src2),
2795             "$dst = cmph.gtu($src1, #$src2)",
2796             [(set (i1 PredRegs:$dst), (setugt (and (i32 IntRegs:$src1), 65535),
2797                                               u7ExtPred:$src2))]>,
2798             Requires<[HasV4T]>, ImmRegRel;
2799
2800 let validSubTargets = HasV4SubT in
2801 def NTSTBIT_rr : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2802     "$dst = !tstbit($src1, $src2)",
2803     [(set (i1 PredRegs:$dst),
2804           (seteq (and (shl 1, (i32 IntRegs:$src2)), (i32 IntRegs:$src1)), 0))]>,
2805     Requires<[HasV4T]>;
2806
2807 let validSubTargets = HasV4SubT in
2808 def NTSTBIT_ri : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2809     "$dst = !tstbit($src1, $src2)",
2810     [(set (i1 PredRegs:$dst),
2811           (seteq (and (shl 1, u5ImmPred:$src2), (i32 IntRegs:$src1)), 0))]>,
2812     Requires<[HasV4T]>;
2813
2814 //===----------------------------------------------------------------------===//
2815 // XTYPE/PRED -
2816 //===----------------------------------------------------------------------===//
2817
2818 //Deallocate frame and return.
2819 //    dealloc_return
2820 let isReturn = 1, isTerminator = 1, isBarrier = 1, isPredicable = 1,
2821   Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0 in {
2822 let validSubTargets = HasV4SubT in
2823   def DEALLOC_RET_V4 : LD0Inst<(outs), (ins),
2824             "dealloc_return",
2825             []>,
2826             Requires<[HasV4T]>;
2827 }
2828
2829 // Restore registers and dealloc return function call.
2830 let isCall = 1, isBarrier = 1, isReturn = 1, isTerminator = 1,
2831   Defs = [R29, R30, R31, PC] in {
2832 let validSubTargets = HasV4SubT in
2833   def RESTORE_DEALLOC_RET_JMP_V4 : JInst<(outs),
2834                                    (ins calltarget:$dst),
2835              "jump $dst",
2836              []>,
2837              Requires<[HasV4T]>;
2838 }
2839
2840 // Restore registers and dealloc frame before a tail call.
2841 let isCall = 1, isBarrier = 1,
2842   Defs = [R29, R30, R31, PC] in {
2843 let validSubTargets = HasV4SubT in
2844   def RESTORE_DEALLOC_BEFORE_TAILCALL_V4 : JInst<(outs),
2845                                            (ins calltarget:$dst),
2846              "call $dst",
2847              []>,
2848              Requires<[HasV4T]>;
2849 }
2850
2851 // Save registers function call.
2852 let isCall = 1, isBarrier = 1,
2853   Uses = [R29, R31] in {
2854   def SAVE_REGISTERS_CALL_V4 : JInst<(outs),
2855                                (ins calltarget:$dst),
2856              "call $dst // Save_calle_saved_registers",
2857              []>,
2858              Requires<[HasV4T]>;
2859 }
2860
2861 //    if (Ps) dealloc_return
2862 let isReturn = 1, isTerminator = 1,
2863     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
2864     isPredicated = 1 in {
2865 let validSubTargets = HasV4SubT in
2866   def DEALLOC_RET_cPt_V4 : LD0Inst<(outs),
2867                            (ins PredRegs:$src1),
2868             "if ($src1) dealloc_return",
2869             []>,
2870             Requires<[HasV4T]>;
2871 }
2872
2873 //    if (!Ps) dealloc_return
2874 let isReturn = 1, isTerminator = 1,
2875     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
2876     isPredicated = 1, isPredicatedFalse = 1 in {
2877 let validSubTargets = HasV4SubT in
2878   def DEALLOC_RET_cNotPt_V4 : LD0Inst<(outs), (ins PredRegs:$src1),
2879             "if (!$src1) dealloc_return",
2880             []>,
2881             Requires<[HasV4T]>;
2882 }
2883
2884 //    if (Ps.new) dealloc_return:nt
2885 let isReturn = 1, isTerminator = 1,
2886     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
2887     isPredicated = 1 in {
2888 let validSubTargets = HasV4SubT in
2889   def DEALLOC_RET_cdnPnt_V4 : LD0Inst<(outs), (ins PredRegs:$src1),
2890             "if ($src1.new) dealloc_return:nt",
2891             []>,
2892             Requires<[HasV4T]>;
2893 }
2894
2895 //    if (!Ps.new) dealloc_return:nt
2896 let isReturn = 1, isTerminator = 1,
2897     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
2898     isPredicated = 1, isPredicatedFalse = 1 in {
2899 let validSubTargets = HasV4SubT in
2900   def DEALLOC_RET_cNotdnPnt_V4 : LD0Inst<(outs), (ins PredRegs:$src1),
2901             "if (!$src1.new) dealloc_return:nt",
2902             []>,
2903             Requires<[HasV4T]>;
2904 }
2905
2906 //    if (Ps.new) dealloc_return:t
2907 let isReturn = 1, isTerminator = 1,
2908     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
2909     isPredicated = 1 in {
2910 let validSubTargets = HasV4SubT in
2911   def DEALLOC_RET_cdnPt_V4 : LD0Inst<(outs), (ins PredRegs:$src1),
2912             "if ($src1.new) dealloc_return:t",
2913             []>,
2914             Requires<[HasV4T]>;
2915 }
2916
2917 // if (!Ps.new) dealloc_return:nt
2918 let isReturn = 1, isTerminator = 1,
2919     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
2920     isPredicated = 1, isPredicatedFalse = 1 in {
2921 let validSubTargets = HasV4SubT in
2922   def DEALLOC_RET_cNotdnPt_V4 : LD0Inst<(outs), (ins PredRegs:$src1),
2923             "if (!$src1.new) dealloc_return:t",
2924             []>,
2925             Requires<[HasV4T]>;
2926 }
2927
2928 // Load/Store with absolute addressing mode
2929 // memw(#u6)=Rt
2930
2931 multiclass ST_Abs_Predbase<string mnemonic, RegisterClass RC, bit isNot,
2932                            bit isPredNew> {
2933   let isPredicatedNew = isPredNew in
2934   def NAME#_V4 : STInst2<(outs),
2935             (ins PredRegs:$src1, u0AlwaysExt:$absaddr, RC: $src2),
2936             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2937             ") ")#mnemonic#"(##$absaddr) = $src2",
2938             []>,
2939             Requires<[HasV4T]>;
2940 }
2941
2942 multiclass ST_Abs_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
2943   let isPredicatedFalse = PredNot in {
2944     defm _c#NAME : ST_Abs_Predbase<mnemonic, RC, PredNot, 0>;
2945     // Predicate new
2946     defm _cdn#NAME : ST_Abs_Predbase<mnemonic, RC, PredNot, 1>;
2947   }
2948 }
2949
2950 let isNVStorable = 1, isExtended = 1, hasSideEffects = 0 in
2951 multiclass ST_Abs<string mnemonic, string CextOp, RegisterClass RC> {
2952   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
2953     let opExtendable = 0, isPredicable = 1 in
2954     def NAME#_V4 : STInst2<(outs),
2955             (ins u0AlwaysExt:$absaddr, RC:$src),
2956             mnemonic#"(##$absaddr) = $src",
2957             []>,
2958             Requires<[HasV4T]>;
2959
2960     let opExtendable = 1, isPredicated = 1 in {
2961       defm Pt : ST_Abs_Pred<mnemonic, RC, 0>;
2962       defm NotPt : ST_Abs_Pred<mnemonic, RC, 1>;
2963     }
2964   }
2965 }
2966
2967 multiclass ST_Abs_Predbase_nv<string mnemonic, RegisterClass RC, bit isNot,
2968                            bit isPredNew> {
2969   let isPredicatedNew = isPredNew in
2970   def NAME#_nv_V4 : NVInst_V4<(outs),
2971             (ins PredRegs:$src1, u0AlwaysExt:$absaddr, RC: $src2),
2972             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2973             ") ")#mnemonic#"(##$absaddr) = $src2.new",
2974             []>,
2975             Requires<[HasV4T]>;
2976 }
2977
2978 multiclass ST_Abs_Pred_nv<string mnemonic, RegisterClass RC, bit PredNot> {
2979   let isPredicatedFalse = PredNot in {
2980     defm _c#NAME : ST_Abs_Predbase_nv<mnemonic, RC, PredNot, 0>;
2981     // Predicate new
2982     defm _cdn#NAME : ST_Abs_Predbase_nv<mnemonic, RC, PredNot, 1>;
2983   }
2984 }
2985
2986 let mayStore = 1, isNVStore = 1, isExtended = 1, hasSideEffects = 0 in
2987 multiclass ST_Abs_nv<string mnemonic, string CextOp, RegisterClass RC> {
2988   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
2989     let opExtendable = 0, isPredicable = 1 in
2990     def NAME#_nv_V4 : NVInst_V4<(outs),
2991             (ins u0AlwaysExt:$absaddr, RC:$src),
2992             mnemonic#"(##$absaddr) = $src.new",
2993             []>,
2994             Requires<[HasV4T]>;
2995
2996     let opExtendable = 1, isPredicated = 1 in {
2997       defm Pt : ST_Abs_Pred_nv<mnemonic, RC, 0>;
2998       defm NotPt : ST_Abs_Pred_nv<mnemonic, RC, 1>;
2999     }
3000   }
3001 }
3002
3003 let addrMode = Absolute in {
3004   let accessSize = ByteAccess in
3005     defm STrib_abs : ST_Abs<"memb", "STrib", IntRegs>,
3006                      ST_Abs_nv<"memb", "STrib", IntRegs>, AddrModeRel;
3007
3008   let accessSize = HalfWordAccess in
3009     defm STrih_abs : ST_Abs<"memh", "STrih", IntRegs>,
3010                      ST_Abs_nv<"memh", "STrih", IntRegs>, AddrModeRel;
3011
3012   let accessSize = WordAccess in
3013     defm STriw_abs : ST_Abs<"memw", "STriw", IntRegs>,
3014                      ST_Abs_nv<"memw", "STriw", IntRegs>, AddrModeRel;
3015
3016   let accessSize = DoubleWordAccess, isNVStorable = 0 in
3017     defm STrid_abs : ST_Abs<"memd", "STrid", DoubleRegs>, AddrModeRel;
3018 }
3019
3020 let Predicates = [HasV4T], AddedComplexity = 30 in {
3021 def : Pat<(truncstorei8 (i32 IntRegs:$src1),
3022                         (HexagonCONST32 tglobaladdr:$absaddr)),
3023           (STrib_abs_V4 tglobaladdr: $absaddr, IntRegs: $src1)>;
3024
3025 def : Pat<(truncstorei16 (i32 IntRegs:$src1),
3026                           (HexagonCONST32 tglobaladdr:$absaddr)),
3027           (STrih_abs_V4 tglobaladdr: $absaddr, IntRegs: $src1)>;
3028
3029 def : Pat<(store (i32 IntRegs:$src1), (HexagonCONST32 tglobaladdr:$absaddr)),
3030           (STriw_abs_V4 tglobaladdr: $absaddr, IntRegs: $src1)>;
3031
3032 def : Pat<(store (i64 DoubleRegs:$src1),
3033                  (HexagonCONST32 tglobaladdr:$absaddr)),
3034           (STrid_abs_V4 tglobaladdr: $absaddr, DoubleRegs: $src1)>;
3035 }
3036
3037 //===----------------------------------------------------------------------===//
3038 // multiclass for store instructions with GP-relative addressing mode.
3039 // mem[bhwd](#global)=Rt
3040 // if ([!]Pv[.new]) mem[bhwd](##global) = Rt
3041 //===----------------------------------------------------------------------===//
3042 let mayStore = 1, isNVStorable = 1 in
3043 multiclass ST_GP<string mnemonic, string BaseOp, RegisterClass RC> {
3044   let BaseOpcode = BaseOp, isPredicable = 1 in
3045   def NAME#_V4 : STInst2<(outs),
3046           (ins globaladdress:$global, RC:$src),
3047           mnemonic#"(#$global) = $src",
3048           []>;
3049
3050   // When GP-relative instructions are predicated, their addressing mode is
3051   // changed to absolute and they are always constant extended.
3052   let BaseOpcode = BaseOp, isExtended = 1, opExtendable = 1,
3053   isPredicated = 1 in {
3054     defm Pt : ST_Abs_Pred <mnemonic, RC, 0>;
3055     defm NotPt : ST_Abs_Pred <mnemonic, RC, 1>;
3056   }
3057 }
3058
3059 let mayStore = 1, isNVStore = 1 in
3060 multiclass ST_GP_nv<string mnemonic, string BaseOp, RegisterClass RC> {
3061   let BaseOpcode = BaseOp, isPredicable = 1 in
3062   def NAME#_nv_V4 : NVInst_V4<(outs),
3063           (ins u0AlwaysExt:$global, RC:$src),
3064           mnemonic#"(#$global) = $src.new",
3065           []>,
3066           Requires<[HasV4T]>;
3067
3068   // When GP-relative instructions are predicated, their addressing mode is
3069   // changed to absolute and they are always constant extended.
3070   let BaseOpcode = BaseOp, isExtended = 1, opExtendable = 1,
3071   isPredicated = 1 in {
3072     defm Pt : ST_Abs_Pred_nv<mnemonic, RC, 0>;
3073     defm NotPt : ST_Abs_Pred_nv<mnemonic, RC, 1>;
3074   }
3075 }
3076
3077 let validSubTargets = HasV4SubT, hasSideEffects = 0 in {
3078   let isNVStorable = 0 in
3079   defm STd_GP : ST_GP <"memd", "STd_GP", DoubleRegs>, PredNewRel;
3080
3081   defm STb_GP : ST_GP<"memb",  "STb_GP", IntRegs>,
3082                 ST_GP_nv<"memb", "STb_GP", IntRegs>, NewValueRel;
3083   defm STh_GP : ST_GP<"memh",  "STh_GP", IntRegs>,
3084                 ST_GP_nv<"memh", "STh_GP", IntRegs>, NewValueRel;
3085   defm STw_GP : ST_GP<"memw",  "STw_GP", IntRegs>,
3086                 ST_GP_nv<"memw", "STw_GP", IntRegs>, NewValueRel;
3087 }
3088
3089 // 64 bit atomic store
3090 def : Pat <(atomic_store_64 (HexagonCONST32_GP tglobaladdr:$global),
3091                             (i64 DoubleRegs:$src1)),
3092            (STd_GP_V4 tglobaladdr:$global, (i64 DoubleRegs:$src1))>,
3093            Requires<[HasV4T]>;
3094
3095 // Map from store(globaladdress) -> memd(#foo)
3096 let AddedComplexity = 100 in
3097 def : Pat <(store (i64 DoubleRegs:$src1),
3098                   (HexagonCONST32_GP tglobaladdr:$global)),
3099            (STd_GP_V4 tglobaladdr:$global, (i64 DoubleRegs:$src1))>;
3100
3101 // 8 bit atomic store
3102 def : Pat < (atomic_store_8 (HexagonCONST32_GP tglobaladdr:$global),
3103                             (i32 IntRegs:$src1)),
3104             (STb_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3105
3106 // Map from store(globaladdress) -> memb(#foo)
3107 let AddedComplexity = 100 in
3108 def : Pat<(truncstorei8 (i32 IntRegs:$src1),
3109           (HexagonCONST32_GP tglobaladdr:$global)),
3110           (STb_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3111
3112 // Map from "i1 = constant<-1>; memw(CONST32(#foo)) = i1"
3113 //       to "r0 = 1; memw(#foo) = r0"
3114 let AddedComplexity = 100 in
3115 def : Pat<(store (i1 -1), (HexagonCONST32_GP tglobaladdr:$global)),
3116           (STb_GP_V4 tglobaladdr:$global, (A2_tfrsi 1))>;
3117
3118 def : Pat<(atomic_store_16 (HexagonCONST32_GP tglobaladdr:$global),
3119                            (i32 IntRegs:$src1)),
3120           (STh_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3121
3122 // Map from store(globaladdress) -> memh(#foo)
3123 let AddedComplexity = 100 in
3124 def : Pat<(truncstorei16 (i32 IntRegs:$src1),
3125                          (HexagonCONST32_GP tglobaladdr:$global)),
3126           (STh_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3127
3128 // 32 bit atomic store
3129 def : Pat<(atomic_store_32 (HexagonCONST32_GP tglobaladdr:$global),
3130                            (i32 IntRegs:$src1)),
3131           (STw_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3132
3133 // Map from store(globaladdress) -> memw(#foo)
3134 let AddedComplexity = 100 in
3135 def : Pat<(store (i32 IntRegs:$src1), (HexagonCONST32_GP tglobaladdr:$global)),
3136           (STw_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3137
3138 //===----------------------------------------------------------------------===//
3139 // Multiclass for the load instructions with absolute addressing mode.
3140 //===----------------------------------------------------------------------===//
3141 multiclass LD_Abs_Predbase<string mnemonic, RegisterClass RC, bit isNot,
3142                            bit isPredNew> {
3143   let isPredicatedNew = isPredNew in
3144   def NAME : LDInst2<(outs RC:$dst),
3145             (ins PredRegs:$src1, u0AlwaysExt:$absaddr),
3146             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
3147             ") ")#"$dst = "#mnemonic#"(##$absaddr)",
3148             []>,
3149             Requires<[HasV4T]>;
3150 }
3151
3152 multiclass LD_Abs_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
3153   let isPredicatedFalse = PredNot in {
3154     defm _c#NAME : LD_Abs_Predbase<mnemonic, RC, PredNot, 0>;
3155     // Predicate new
3156     defm _cdn#NAME : LD_Abs_Predbase<mnemonic, RC, PredNot, 1>;
3157   }
3158 }
3159
3160 let isExtended = 1, hasSideEffects = 0 in
3161 multiclass LD_Abs<string mnemonic, string CextOp, RegisterClass RC> {
3162   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
3163     let  opExtendable = 1, isPredicable = 1 in
3164     def NAME#_V4 : LDInst2<(outs RC:$dst),
3165             (ins u0AlwaysExt:$absaddr),
3166             "$dst = "#mnemonic#"(##$absaddr)",
3167             []>,
3168             Requires<[HasV4T]>;
3169
3170     let opExtendable = 2, isPredicated = 1 in {
3171       defm Pt_V4 : LD_Abs_Pred<mnemonic, RC, 0>;
3172       defm NotPt_V4 : LD_Abs_Pred<mnemonic, RC, 1>;
3173     }
3174   }
3175 }
3176
3177 let addrMode = Absolute in {
3178   let accessSize = ByteAccess in {
3179     defm LDrib_abs  : LD_Abs<"memb", "LDrib", IntRegs>, AddrModeRel;
3180     defm LDriub_abs : LD_Abs<"memub", "LDriub", IntRegs>, AddrModeRel;
3181   }
3182   let accessSize = HalfWordAccess in {
3183     defm LDrih_abs  : LD_Abs<"memh", "LDrih", IntRegs>, AddrModeRel;
3184     defm LDriuh_abs : LD_Abs<"memuh", "LDriuh", IntRegs>, AddrModeRel;
3185   }
3186   let accessSize = WordAccess in
3187     defm LDriw_abs  : LD_Abs<"memw", "LDriw", IntRegs>, AddrModeRel;
3188
3189   let accessSize = DoubleWordAccess in
3190     defm LDrid_abs : LD_Abs<"memd",  "LDrid", DoubleRegs>, AddrModeRel;
3191 }
3192
3193 let Predicates = [HasV4T], AddedComplexity  = 30 in {
3194 def : Pat<(i32 (load (HexagonCONST32 tglobaladdr:$absaddr))),
3195           (LDriw_abs_V4 tglobaladdr: $absaddr)>;
3196
3197 def : Pat<(i32 (sextloadi8 (HexagonCONST32 tglobaladdr:$absaddr))),
3198           (LDrib_abs_V4 tglobaladdr:$absaddr)>;
3199
3200 def : Pat<(i32 (zextloadi8 (HexagonCONST32 tglobaladdr:$absaddr))),
3201           (LDriub_abs_V4 tglobaladdr:$absaddr)>;
3202
3203 def : Pat<(i32 (sextloadi16 (HexagonCONST32 tglobaladdr:$absaddr))),
3204           (LDrih_abs_V4 tglobaladdr:$absaddr)>;
3205
3206 def : Pat<(i32 (zextloadi16 (HexagonCONST32 tglobaladdr:$absaddr))),
3207           (LDriuh_abs_V4 tglobaladdr:$absaddr)>;
3208 }
3209
3210 //===----------------------------------------------------------------------===//
3211 // multiclass for load instructions with GP-relative addressing mode.
3212 // Rx=mem[bhwd](##global)
3213 // if ([!]Pv[.new]) Rx=mem[bhwd](##global)
3214 //===----------------------------------------------------------------------===//
3215 let hasSideEffects = 0, validSubTargets = HasV4SubT in
3216 multiclass LD_GP<string mnemonic, string BaseOp, RegisterClass RC> {
3217   let BaseOpcode = BaseOp in {
3218     let isPredicable = 1 in
3219     def NAME#_V4 : LDInst2<(outs RC:$dst),
3220             (ins globaladdress:$global),
3221             "$dst = "#mnemonic#"(#$global)",
3222             []>;
3223
3224     let isExtended = 1, opExtendable = 2, isPredicated = 1 in {
3225       defm Pt_V4 : LD_Abs_Pred<mnemonic, RC, 0>;
3226       defm NotPt_V4 : LD_Abs_Pred<mnemonic, RC, 1>;
3227     }
3228   }
3229 }
3230
3231 defm LDd_GP  : LD_GP<"memd",  "LDd_GP",  DoubleRegs>, PredNewRel;
3232 defm LDb_GP  : LD_GP<"memb",  "LDb_GP",  IntRegs>, PredNewRel;
3233 defm LDub_GP : LD_GP<"memub", "LDub_GP", IntRegs>, PredNewRel;
3234 defm LDh_GP  : LD_GP<"memh",  "LDh_GP",  IntRegs>, PredNewRel;
3235 defm LDuh_GP : LD_GP<"memuh", "LDuh_GP", IntRegs>, PredNewRel;
3236 defm LDw_GP  : LD_GP<"memw",  "LDw_GP",  IntRegs>, PredNewRel;
3237
3238 def : Pat <(atomic_load_64 (HexagonCONST32_GP tglobaladdr:$global)),
3239            (i64 (LDd_GP_V4 tglobaladdr:$global))>;
3240
3241 def : Pat <(atomic_load_32 (HexagonCONST32_GP tglobaladdr:$global)),
3242            (i32 (LDw_GP_V4 tglobaladdr:$global))>;
3243
3244 def : Pat <(atomic_load_16 (HexagonCONST32_GP tglobaladdr:$global)),
3245            (i32 (LDuh_GP_V4 tglobaladdr:$global))>;
3246
3247 def : Pat <(atomic_load_8 (HexagonCONST32_GP tglobaladdr:$global)),
3248            (i32 (LDub_GP_V4 tglobaladdr:$global))>;
3249
3250 // Map from load(globaladdress) -> memw(#foo + 0)
3251 let AddedComplexity = 100 in
3252 def : Pat <(i64 (load (HexagonCONST32_GP tglobaladdr:$global))),
3253            (i64 (LDd_GP_V4 tglobaladdr:$global))>;
3254
3255 // Map from Pd = load(globaladdress) -> Rd = memb(globaladdress), Pd = Rd
3256 let AddedComplexity = 100 in
3257 def : Pat <(i1 (load (HexagonCONST32_GP tglobaladdr:$global))),
3258            (i1 (C2_tfrrp (i32 (LDb_GP_V4 tglobaladdr:$global))))>;
3259
3260 // When the Interprocedural Global Variable optimizer realizes that a certain
3261 // global variable takes only two constant values, it shrinks the global to
3262 // a boolean. Catch those loads here in the following 3 patterns.
3263 let AddedComplexity = 100 in
3264 def : Pat <(i32 (extloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
3265            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
3266
3267 let AddedComplexity = 100 in
3268 def : Pat <(i32 (sextloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
3269            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
3270
3271 // Map from load(globaladdress) -> memb(#foo)
3272 let AddedComplexity = 100 in
3273 def : Pat <(i32 (extloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
3274            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
3275
3276 // Map from load(globaladdress) -> memb(#foo)
3277 let AddedComplexity = 100 in
3278 def : Pat <(i32 (sextloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
3279            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
3280
3281 let AddedComplexity = 100 in
3282 def : Pat <(i32 (zextloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
3283            (i32 (LDub_GP_V4 tglobaladdr:$global))>;
3284
3285 // Map from load(globaladdress) -> memub(#foo)
3286 let AddedComplexity = 100 in
3287 def : Pat <(i32 (zextloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
3288            (i32 (LDub_GP_V4 tglobaladdr:$global))>;
3289
3290 // Map from load(globaladdress) -> memh(#foo)
3291 let AddedComplexity = 100 in
3292 def : Pat <(i32 (extloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
3293            (i32 (LDh_GP_V4 tglobaladdr:$global))>;
3294
3295 // Map from load(globaladdress) -> memh(#foo)
3296 let AddedComplexity = 100 in
3297 def : Pat <(i32 (sextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
3298            (i32 (LDh_GP_V4 tglobaladdr:$global))>;
3299
3300 // Map from load(globaladdress) -> memuh(#foo)
3301 let AddedComplexity = 100 in
3302 def : Pat <(i32 (zextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
3303            (i32 (LDuh_GP_V4 tglobaladdr:$global))>;
3304
3305 // Map from load(globaladdress) -> memw(#foo)
3306 let AddedComplexity = 100 in
3307 def : Pat <(i32 (load (HexagonCONST32_GP tglobaladdr:$global))),
3308            (i32 (LDw_GP_V4 tglobaladdr:$global))>;
3309
3310
3311 // Transfer global address into a register
3312 let isExtended = 1, opExtendable = 1, AddedComplexity=50, isMoveImm = 1,
3313 isAsCheapAsAMove = 1, isReMaterializable = 1, validSubTargets = HasV4SubT in
3314 def TFRI_V4 : ALU32_ri<(outs IntRegs:$dst), (ins s16Ext:$src1),
3315            "$dst = #$src1",
3316            [(set IntRegs:$dst, (HexagonCONST32 tglobaladdr:$src1))]>,
3317            Requires<[HasV4T]>;
3318
3319 // Transfer a block address into a register
3320 def : Pat<(HexagonCONST32_GP tblockaddress:$src1),
3321           (TFRI_V4 tblockaddress:$src1)>,
3322           Requires<[HasV4T]>;
3323
3324 let isExtended = 1, opExtendable = 2, AddedComplexity=50,
3325 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3326 def TFRI_cPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3327                            (ins PredRegs:$src1, s16Ext:$src2),
3328            "if($src1) $dst = #$src2",
3329            []>,
3330            Requires<[HasV4T]>;
3331
3332 let isExtended = 1, opExtendable = 2, AddedComplexity=50, isPredicatedFalse = 1,
3333 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3334 def TFRI_cNotPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3335                               (ins PredRegs:$src1, s16Ext:$src2),
3336            "if(!$src1) $dst = #$src2",
3337            []>,
3338            Requires<[HasV4T]>;
3339
3340 let isExtended = 1, opExtendable = 2, AddedComplexity=50,
3341 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3342 def TFRI_cdnPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3343                              (ins PredRegs:$src1, s16Ext:$src2),
3344            "if($src1.new) $dst = #$src2",
3345            []>,
3346            Requires<[HasV4T]>;
3347
3348 let isExtended = 1, opExtendable = 2, AddedComplexity=50, isPredicatedFalse = 1,
3349 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3350 def TFRI_cdnNotPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3351                                 (ins PredRegs:$src1, s16Ext:$src2),
3352            "if(!$src1.new) $dst = #$src2",
3353            []>,
3354            Requires<[HasV4T]>;
3355
3356 let AddedComplexity = 50, Predicates = [HasV4T] in
3357 def : Pat<(HexagonCONST32_GP tglobaladdr:$src1),
3358            (TFRI_V4 tglobaladdr:$src1)>,
3359            Requires<[HasV4T]>;
3360
3361
3362 // Load - Indirect with long offset: These instructions take global address
3363 // as an operand
3364 let isExtended = 1, opExtendable = 3, AddedComplexity = 40,
3365 validSubTargets = HasV4SubT in
3366 def LDrid_ind_lo_V4 : LDInst<(outs DoubleRegs:$dst),
3367             (ins IntRegs:$src1, u2Imm:$src2, globaladdressExt:$offset),
3368             "$dst=memd($src1<<#$src2+##$offset)",
3369             [(set (i64 DoubleRegs:$dst),
3370                   (load (add (shl IntRegs:$src1, u2ImmPred:$src2),
3371                         (HexagonCONST32 tglobaladdr:$offset))))]>,
3372             Requires<[HasV4T]>;
3373
3374 let AddedComplexity = 40 in
3375 multiclass LD_indirect_lo<string OpcStr, PatFrag OpNode> {
3376 let isExtended = 1, opExtendable = 3, validSubTargets = HasV4SubT in
3377   def _lo_V4 : LDInst<(outs IntRegs:$dst),
3378             (ins IntRegs:$src1, u2Imm:$src2, globaladdressExt:$offset),
3379             !strconcat("$dst = ",
3380             !strconcat(OpcStr, "($src1<<#$src2+##$offset)")),
3381             [(set IntRegs:$dst,
3382                   (i32 (OpNode (add (shl IntRegs:$src1, u2ImmPred:$src2),
3383                           (HexagonCONST32 tglobaladdr:$offset)))))]>,
3384             Requires<[HasV4T]>;
3385 }
3386
3387 defm LDrib_ind : LD_indirect_lo<"memb", sextloadi8>;
3388 defm LDriub_ind : LD_indirect_lo<"memub", zextloadi8>;
3389 defm LDriub_ind_anyext : LD_indirect_lo<"memub", extloadi8>;
3390 defm LDrih_ind : LD_indirect_lo<"memh", sextloadi16>;
3391 defm LDriuh_ind : LD_indirect_lo<"memuh", zextloadi16>;
3392 defm LDriuh_ind_anyext : LD_indirect_lo<"memuh", extloadi16>;
3393 defm LDriw_ind : LD_indirect_lo<"memw", load>;
3394
3395 let AddedComplexity = 40 in
3396 def : Pat <(i32 (sextloadi8 (add IntRegs:$src1,
3397                                  (NumUsesBelowThresCONST32 tglobaladdr:$offset)))),
3398            (i32 (LDrib_ind_lo_V4 IntRegs:$src1, 0, tglobaladdr:$offset))>,
3399            Requires<[HasV4T]>;
3400
3401 let AddedComplexity = 40 in
3402 def : Pat <(i32 (zextloadi8 (add IntRegs:$src1,
3403                                  (NumUsesBelowThresCONST32 tglobaladdr:$offset)))),
3404            (i32 (LDriub_ind_lo_V4 IntRegs:$src1, 0, tglobaladdr:$offset))>,
3405            Requires<[HasV4T]>;
3406
3407 let Predicates = [HasV4T], AddedComplexity  = 30 in {
3408 def : Pat<(truncstorei8 (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3409           (STrib_abs_V4 u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3410
3411 def : Pat<(truncstorei16 (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3412           (STrih_abs_V4 u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3413
3414 def : Pat<(store (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3415           (STriw_abs_V4 u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3416 }
3417
3418 let Predicates = [HasV4T], AddedComplexity  = 30 in {
3419 def : Pat<(i32 (load u0AlwaysExtPred:$src)),
3420           (LDriw_abs_V4 u0AlwaysExtPred:$src)>;
3421
3422 def : Pat<(i32 (sextloadi8 u0AlwaysExtPred:$src)),
3423           (LDrib_abs_V4 u0AlwaysExtPred:$src)>;
3424
3425 def : Pat<(i32 (zextloadi8 u0AlwaysExtPred:$src)),
3426           (LDriub_abs_V4 u0AlwaysExtPred:$src)>;
3427
3428 def : Pat<(i32 (sextloadi16 u0AlwaysExtPred:$src)),
3429           (LDrih_abs_V4 u0AlwaysExtPred:$src)>;
3430
3431 def : Pat<(i32 (zextloadi16 u0AlwaysExtPred:$src)),
3432           (LDriuh_abs_V4 u0AlwaysExtPred:$src)>;
3433 }
3434
3435 // Indexed store word - global address.
3436 // memw(Rs+#u6:2)=#S8
3437 let AddedComplexity = 10 in
3438 def STriw_offset_ext_V4 : STInst<(outs),
3439             (ins IntRegs:$src1, u6_2Imm:$src2, globaladdress:$src3),
3440             "memw($src1+#$src2) = ##$src3",
3441             [(store (HexagonCONST32 tglobaladdr:$src3),
3442                     (add IntRegs:$src1, u6_2ImmPred:$src2))]>,
3443             Requires<[HasV4T]>;
3444
3445 def : Pat<(i64 (ctlz (i64 DoubleRegs:$src1))),
3446           (i64 (A4_combineir (i32 0), (i32 (CTLZ64_rr DoubleRegs:$src1))))>,
3447           Requires<[HasV4T]>;
3448
3449 def : Pat<(i64 (cttz (i64 DoubleRegs:$src1))),
3450           (i64 (A4_combineir (i32 0), (i32 (CTTZ64_rr DoubleRegs:$src1))))>,
3451           Requires<[HasV4T]>;
3452
3453
3454 // i8 -> i64 loads
3455 // We need a complexity of 120 here to override preceding handling of
3456 // zextloadi8.
3457 let Predicates = [HasV4T], AddedComplexity = 120 in {
3458 def:  Pat <(i64 (extloadi8 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3459       (i64 (A4_combineir 0, (LDrib_abs_V4 tglobaladdr:$addr)))>;
3460
3461 def:  Pat <(i64 (zextloadi8 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3462       (i64 (A4_combineir 0, (LDriub_abs_V4 tglobaladdr:$addr)))>;
3463
3464 def:  Pat <(i64 (sextloadi8 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3465       (i64 (A2_sxtw (LDrib_abs_V4 tglobaladdr:$addr)))>;
3466
3467 def:  Pat <(i64 (extloadi8 FoldGlobalAddr:$addr)),
3468       (i64 (A4_combineir 0, (LDrib_abs_V4 FoldGlobalAddr:$addr)))>;
3469
3470 def:  Pat <(i64 (zextloadi8 FoldGlobalAddr:$addr)),
3471       (i64 (A4_combineir 0, (LDriub_abs_V4 FoldGlobalAddr:$addr)))>;
3472
3473 def:  Pat <(i64 (sextloadi8 FoldGlobalAddr:$addr)),
3474       (i64 (A2_sxtw (LDrib_abs_V4 FoldGlobalAddr:$addr)))>;
3475 }
3476 // i16 -> i64 loads
3477 // We need a complexity of 120 here to override preceding handling of
3478 // zextloadi16.
3479 let AddedComplexity = 120 in {
3480 def:  Pat <(i64 (extloadi16 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3481       (i64 (A4_combineir 0, (LDrih_abs_V4 tglobaladdr:$addr)))>,
3482       Requires<[HasV4T]>;
3483
3484 def:  Pat <(i64 (zextloadi16 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3485       (i64 (A4_combineir 0, (LDriuh_abs_V4 tglobaladdr:$addr)))>,
3486       Requires<[HasV4T]>;
3487
3488 def:  Pat <(i64 (sextloadi16 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3489       (i64 (A2_sxtw (LDrih_abs_V4 tglobaladdr:$addr)))>,
3490       Requires<[HasV4T]>;
3491
3492 def:  Pat <(i64 (extloadi16 FoldGlobalAddr:$addr)),
3493       (i64 (A4_combineir 0, (LDrih_abs_V4 FoldGlobalAddr:$addr)))>,
3494       Requires<[HasV4T]>;
3495
3496 def:  Pat <(i64 (zextloadi16 FoldGlobalAddr:$addr)),
3497       (i64 (A4_combineir 0, (LDriuh_abs_V4 FoldGlobalAddr:$addr)))>,
3498       Requires<[HasV4T]>;
3499
3500 def:  Pat <(i64 (sextloadi16 FoldGlobalAddr:$addr)),
3501       (i64 (A2_sxtw (LDrih_abs_V4 FoldGlobalAddr:$addr)))>,
3502       Requires<[HasV4T]>;
3503 }
3504 // i32->i64 loads
3505 // We need a complexity of 120 here to override preceding handling of
3506 // zextloadi32.
3507 let AddedComplexity = 120 in {
3508 def:  Pat <(i64 (extloadi32 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3509       (i64 (A4_combineir 0, (LDriw_abs_V4 tglobaladdr:$addr)))>,
3510       Requires<[HasV4T]>;
3511
3512 def:  Pat <(i64 (zextloadi32 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3513       (i64 (A4_combineir 0, (LDriw_abs_V4 tglobaladdr:$addr)))>,
3514       Requires<[HasV4T]>;
3515
3516 def:  Pat <(i64 (sextloadi32 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3517       (i64 (A2_sxtw (LDriw_abs_V4 tglobaladdr:$addr)))>,
3518       Requires<[HasV4T]>;
3519
3520 def:  Pat <(i64 (extloadi32 FoldGlobalAddr:$addr)),
3521       (i64 (A4_combineir 0, (LDriw_abs_V4 FoldGlobalAddr:$addr)))>,
3522       Requires<[HasV4T]>;
3523
3524 def:  Pat <(i64 (zextloadi32 FoldGlobalAddr:$addr)),
3525       (i64 (A4_combineir 0, (LDriw_abs_V4 FoldGlobalAddr:$addr)))>,
3526       Requires<[HasV4T]>;
3527
3528 def:  Pat <(i64 (sextloadi32 FoldGlobalAddr:$addr)),
3529       (i64 (A2_sxtw (LDriw_abs_V4 FoldGlobalAddr:$addr)))>,
3530       Requires<[HasV4T]>;
3531 }
3532
3533 // Indexed store double word - global address.
3534 // memw(Rs+#u6:2)=#S8
3535 let AddedComplexity = 10 in
3536 def STrih_offset_ext_V4 : STInst<(outs),
3537             (ins IntRegs:$src1, u6_1Imm:$src2, globaladdress:$src3),
3538             "memh($src1+#$src2) = ##$src3",
3539             [(truncstorei16 (HexagonCONST32 tglobaladdr:$src3),
3540                     (add IntRegs:$src1, u6_1ImmPred:$src2))]>,
3541             Requires<[HasV4T]>;
3542 // Map from store(globaladdress + x) -> memd(#foo + x)
3543 let AddedComplexity = 100 in
3544 def : Pat<(store (i64 DoubleRegs:$src1),
3545                  FoldGlobalAddrGP:$addr),
3546           (STrid_abs_V4 FoldGlobalAddrGP:$addr, (i64 DoubleRegs:$src1))>,
3547           Requires<[HasV4T]>;
3548
3549 def : Pat<(atomic_store_64 FoldGlobalAddrGP:$addr,
3550                            (i64 DoubleRegs:$src1)),
3551           (STrid_abs_V4 FoldGlobalAddrGP:$addr, (i64 DoubleRegs:$src1))>,
3552           Requires<[HasV4T]>;
3553
3554 // Map from store(globaladdress + x) -> memb(#foo + x)
3555 let AddedComplexity = 100 in
3556 def : Pat<(truncstorei8 (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
3557           (STrib_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3558             Requires<[HasV4T]>;
3559
3560 def : Pat<(atomic_store_8 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
3561           (STrib_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3562             Requires<[HasV4T]>;
3563
3564 // Map from store(globaladdress + x) -> memh(#foo + x)
3565 let AddedComplexity = 100 in
3566 def : Pat<(truncstorei16 (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
3567           (STrih_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3568             Requires<[HasV4T]>;
3569
3570 def : Pat<(atomic_store_16 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
3571           (STrih_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3572             Requires<[HasV4T]>;
3573
3574 // Map from store(globaladdress + x) -> memw(#foo + x)
3575 let AddedComplexity = 100 in
3576 def : Pat<(store (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
3577           (STriw_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3578            Requires<[HasV4T]>;
3579
3580 def : Pat<(atomic_store_32 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
3581           (STriw_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3582             Requires<[HasV4T]>;
3583
3584 // Map from load(globaladdress + x) -> memd(#foo + x)
3585 let AddedComplexity = 100 in
3586 def : Pat<(i64 (load FoldGlobalAddrGP:$addr)),
3587           (i64 (LDrid_abs_V4 FoldGlobalAddrGP:$addr))>,
3588            Requires<[HasV4T]>;
3589
3590 def : Pat<(atomic_load_64 FoldGlobalAddrGP:$addr),
3591           (i64 (LDrid_abs_V4 FoldGlobalAddrGP:$addr))>,
3592            Requires<[HasV4T]>;
3593
3594 // Map from load(globaladdress + x) -> memb(#foo + x)
3595 let AddedComplexity = 100 in
3596 def : Pat<(i32 (extloadi8 FoldGlobalAddrGP:$addr)),
3597           (i32 (LDrib_abs_V4 FoldGlobalAddrGP:$addr))>,
3598            Requires<[HasV4T]>;
3599
3600 // Map from load(globaladdress + x) -> memb(#foo + x)
3601 let AddedComplexity = 100 in
3602 def : Pat<(i32 (sextloadi8 FoldGlobalAddrGP:$addr)),
3603           (i32 (LDrib_abs_V4 FoldGlobalAddrGP:$addr))>,
3604            Requires<[HasV4T]>;
3605
3606 //let AddedComplexity = 100 in
3607 let AddedComplexity = 100 in
3608 def : Pat<(i32 (extloadi16 FoldGlobalAddrGP:$addr)),
3609           (i32 (LDrih_abs_V4 FoldGlobalAddrGP:$addr))>,
3610            Requires<[HasV4T]>;
3611
3612 // Map from load(globaladdress + x) -> memh(#foo + x)
3613 let AddedComplexity = 100 in
3614 def : Pat<(i32 (sextloadi16 FoldGlobalAddrGP:$addr)),
3615           (i32 (LDrih_abs_V4 FoldGlobalAddrGP:$addr))>,
3616            Requires<[HasV4T]>;
3617
3618 // Map from load(globaladdress + x) -> memuh(#foo + x)
3619 let AddedComplexity = 100 in
3620 def : Pat<(i32 (zextloadi16 FoldGlobalAddrGP:$addr)),
3621           (i32 (LDriuh_abs_V4 FoldGlobalAddrGP:$addr))>,
3622            Requires<[HasV4T]>;
3623
3624 def : Pat<(atomic_load_16 FoldGlobalAddrGP:$addr),
3625           (i32 (LDriuh_abs_V4 FoldGlobalAddrGP:$addr))>,
3626            Requires<[HasV4T]>;
3627
3628 // Map from load(globaladdress + x) -> memub(#foo + x)
3629 let AddedComplexity = 100 in
3630 def : Pat<(i32 (zextloadi8 FoldGlobalAddrGP:$addr)),
3631           (i32 (LDriub_abs_V4 FoldGlobalAddrGP:$addr))>,
3632            Requires<[HasV4T]>;
3633
3634 def : Pat<(atomic_load_8 FoldGlobalAddrGP:$addr),
3635           (i32 (LDriub_abs_V4 FoldGlobalAddrGP:$addr))>,
3636            Requires<[HasV4T]>;
3637
3638 // Map from load(globaladdress + x) -> memw(#foo + x)
3639 let AddedComplexity = 100 in
3640 def : Pat<(i32 (load FoldGlobalAddrGP:$addr)),
3641           (i32 (LDriw_abs_V4 FoldGlobalAddrGP:$addr))>,
3642            Requires<[HasV4T]>;
3643
3644 def : Pat<(atomic_load_32 FoldGlobalAddrGP:$addr),
3645           (i32 (LDriw_abs_V4 FoldGlobalAddrGP:$addr))>,
3646            Requires<[HasV4T]>;