lib/Target/Hexagon/HexagonInstrInfoV4.td

   1 //=- HexagonInstrInfoV4.td - Target Desc. for Hexagon Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon V4 instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 let hasSideEffects = 0 in
  15 class T_Immext<Operand ImmType>
  16   : EXTENDERInst<(outs), (ins ImmType:$imm),
  17                  "immext(#$imm)", []> {
  18     bits<32> imm;
  19     let IClass = 0b0000;
  20
  21     let Inst{27-16} = imm{31-20};
  22     let Inst{13-0} = imm{19-6};
  23   }
  24
  25 def A4_ext : T_Immext<u26_6Imm>;
  26 let isCodeGenOnly = 1 in {
  27   let isBranch = 1 in
  28     def A4_ext_b : T_Immext<brtarget>;
  29   let isCall = 1 in
  30     def A4_ext_c : T_Immext<calltarget>;
  31   def A4_ext_g : T_Immext<globaladdress>;
  32 }
  33
  34 // Fold (add (CONST32 tglobaladdr:$addr) <offset>) into a global address.
  35 def FoldGlobalAddr : ComplexPattern<i32, 1, "foldGlobalAddress", [], []>;
  36
  37 // Fold (add (CONST32_GP tglobaladdr:$addr) <offset>) into a global address.
  38 def FoldGlobalAddrGP : ComplexPattern<i32, 1, "foldGlobalAddressGP", [], []>;
  39
  40 def NumUsesBelowThresCONST32 : PatFrag<(ops node:$addr),
  41                                        (HexagonCONST32 node:$addr), [{
  42   return hasNumUsesBelowThresGA(N->getOperand(0).getNode());
  43 }]>;
  44
  45 // Hexagon V4 Architecture spec defines 8 instruction classes:
  46 // LD ST ALU32 XTYPE J JR MEMOP NV CR SYSTEM(system is not implemented in the
  47 // compiler)
  48
  49 // LD Instructions:
  50 // ========================================
  51 // Loads (8/16/32/64 bit)
  52 // Deallocframe
  53
  54 // ST Instructions:
  55 // ========================================
  56 // Stores (8/16/32/64 bit)
  57 // Allocframe
  58
  59 // ALU32 Instructions:
  60 // ========================================
  61 // Arithmetic / Logical (32 bit)
  62 // Vector Halfword
  63
  64 // XTYPE Instructions (32/64 bit):
  65 // ========================================
  66 // Arithmetic, Logical, Bit Manipulation
  67 // Multiply (Integer, Fractional, Complex)
  68 // Permute / Vector Permute Operations
  69 // Predicate Operations
  70 // Shift / Shift with Add/Sub/Logical
  71 // Vector Byte ALU
  72 // Vector Halfword (ALU, Shift, Multiply)
  73 // Vector Word (ALU, Shift)
  74
  75 // J Instructions:
  76 // ========================================
  77 // Jump/Call PC-relative
  78
  79 // JR Instructions:
  80 // ========================================
  81 // Jump/Call Register
  82
  83 // MEMOP Instructions:
  84 // ========================================
  85 // Operation on memory (8/16/32 bit)
  86
  87 // NV Instructions:
  88 // ========================================
  89 // New-value Jumps
  90 // New-value Stores
  91
  92 // CR Instructions:
  93 // ========================================
  94 // Control-Register Transfers
  95 // Hardware Loop Setup
  96 // Predicate Logicals & Reductions
  97
  98 // SYSTEM Instructions (not implemented in the compiler):
  99 // ========================================
 100 // Prefetch
 101 // Cache Maintenance
 102 // Bus Operations
 103
 104
 105 //===----------------------------------------------------------------------===//
 106 // ALU32 +
 107 //===----------------------------------------------------------------------===//
 108
 109 class T_ALU32_3op_not<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 110                       bit OpsRev>
 111   : T_ALU32_3op<mnemonic, MajOp, MinOp, OpsRev, 0> {
 112   let AsmString = "$Rd = "#mnemonic#"($Rs, ~$Rt)";
 113 }
 114
 115 let BaseOpcode = "andn_rr", CextOpcode = "andn", isCodeGenOnly = 0 in
 116 def A4_andn    : T_ALU32_3op_not<"and", 0b001, 0b100, 1>;
 117 let BaseOpcode = "orn_rr", CextOpcode = "orn", isCodeGenOnly = 0 in
 118 def A4_orn     : T_ALU32_3op_not<"or",  0b001, 0b101, 1>;
 119
 120 let CextOpcode = "rcmp.eq", isCodeGenOnly = 0 in
 121 def A4_rcmpeq  : T_ALU32_3op<"cmp.eq",  0b011, 0b010, 0, 1>;
 122 let CextOpcode = "!rcmp.eq", isCodeGenOnly = 0 in
 123 def A4_rcmpneq : T_ALU32_3op<"!cmp.eq", 0b011, 0b011, 0, 1>;
 124
 125 let isCodeGenOnly = 0 in {
 126 def C4_cmpneq  : T_ALU32_3op_cmp<"!cmp.eq",  0b00, 1, 1>;
 127 def C4_cmplte  : T_ALU32_3op_cmp<"!cmp.gt",  0b10, 1, 0>;
 128 def C4_cmplteu : T_ALU32_3op_cmp<"!cmp.gtu", 0b11, 1, 0>;
 129 }
 130
 131 // Pats for instruction selection.
 132
 133 // A class to embed the usual comparison patfrags within a zext to i32.
 134 // The seteq/setne frags use "lhs" and "rhs" as operands, so use the same
 135 // names, or else the frag's "body" won't match the operands.
 136 class CmpInReg<PatFrag Op>
 137   : PatFrag<(ops node:$lhs, node:$rhs),(i32 (zext (i1 Op.Fragment)))>;
 138
 139 def: T_cmp32_rr_pat<A4_rcmpeq,  CmpInReg<seteq>, i32>;
 140 def: T_cmp32_rr_pat<A4_rcmpneq, CmpInReg<setne>, i32>;
 141
 142 class T_CMP_rrbh<string mnemonic, bits<3> MinOp, bit IsComm>
 143   : SInst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
 144     "$Pd = "#mnemonic#"($Rs, $Rt)", [], "", S_3op_tc_2early_SLOT23>,
 145     ImmRegRel {
 146   let validSubTargets = HasV4SubT;
 147   let InputType = "reg";
 148   let CextOpcode = mnemonic;
 149   let isCompare = 1;
 150   let isCommutable = IsComm;
 151   let hasSideEffects = 0;
 152
 153   bits<2> Pd;
 154   bits<5> Rs;
 155   bits<5> Rt;
 156
 157   let IClass = 0b1100;
 158   let Inst{27-21} = 0b0111110;
 159   let Inst{20-16} = Rs;
 160   let Inst{12-8} = Rt;
 161   let Inst{7-5} = MinOp;
 162   let Inst{1-0} = Pd;
 163 }
 164
 165 let isCodeGenOnly = 0 in {
 166 def A4_cmpbeq  : T_CMP_rrbh<"cmpb.eq",  0b110, 1>;
 167 def A4_cmpbgt  : T_CMP_rrbh<"cmpb.gt",  0b010, 0>;
 168 def A4_cmpbgtu : T_CMP_rrbh<"cmpb.gtu", 0b111, 0>;
 169 def A4_cmpheq  : T_CMP_rrbh<"cmph.eq",  0b011, 1>;
 170 def A4_cmphgt  : T_CMP_rrbh<"cmph.gt",  0b100, 0>;
 171 def A4_cmphgtu : T_CMP_rrbh<"cmph.gtu", 0b101, 0>;
 172 }
 173
 174 class T_CMP_ribh<string mnemonic, bits<2> MajOp, bit IsHalf, bit IsComm,
 175                  Operand ImmType, bit IsImmExt, bit IsImmSigned, int ImmBits>
 176   : ALU64Inst<(outs PredRegs:$Pd), (ins IntRegs:$Rs, ImmType:$Imm),
 177     "$Pd = "#mnemonic#"($Rs, #$Imm)", [], "", ALU64_tc_2early_SLOT23>,
 178     ImmRegRel {
 179   let validSubTargets = HasV4SubT;
 180   let InputType = "imm";
 181   let CextOpcode = mnemonic;
 182   let isCompare = 1;
 183   let isCommutable = IsComm;
 184   let hasSideEffects = 0;
 185   let isExtendable = IsImmExt;
 186   let opExtendable = !if (IsImmExt, 2, 0);
 187   let isExtentSigned = IsImmSigned;
 188   let opExtentBits = ImmBits;
 189
 190   bits<2> Pd;
 191   bits<5> Rs;
 192   bits<8> Imm;
 193
 194   let IClass = 0b1101;
 195   let Inst{27-24} = 0b1101;
 196   let Inst{22-21} = MajOp;
 197   let Inst{20-16} = Rs;
 198   let Inst{12-5} = Imm;
 199   let Inst{4} = 0b0;
 200   let Inst{3} = IsHalf;
 201   let Inst{1-0} = Pd;
 202 }
 203
 204 let isCodeGenOnly = 0 in {
 205 def A4_cmpbeqi  : T_CMP_ribh<"cmpb.eq",  0b00, 0, 1, u8Imm, 0, 0, 8>;
 206 def A4_cmpbgti  : T_CMP_ribh<"cmpb.gt",  0b01, 0, 0, s8Imm, 0, 1, 8>;
 207 def A4_cmpbgtui : T_CMP_ribh<"cmpb.gtu", 0b10, 0, 0, u7Ext, 1, 0, 7>;
 208 def A4_cmpheqi  : T_CMP_ribh<"cmph.eq",  0b00, 1, 1, s8Ext, 1, 1, 8>;
 209 def A4_cmphgti  : T_CMP_ribh<"cmph.gt",  0b01, 1, 0, s8Ext, 1, 1, 8>;
 210 def A4_cmphgtui : T_CMP_ribh<"cmph.gtu", 0b10, 1, 0, u7Ext, 1, 0, 7>;
 211 }
 212 class T_RCMP_EQ_ri<string mnemonic, bit IsNeg>
 213   : ALU32_ri<(outs IntRegs:$Rd), (ins IntRegs:$Rs, s8Ext:$s8),
 214     "$Rd = "#mnemonic#"($Rs, #$s8)", [], "", ALU32_2op_tc_1_SLOT0123>,
 215     ImmRegRel {
 216   let validSubTargets = HasV4SubT;
 217   let InputType = "imm";
 218   let CextOpcode = !if (IsNeg, "!rcmp.eq", "rcmp.eq");
 219   let isExtendable = 1;
 220   let opExtendable = 2;
 221   let isExtentSigned = 1;
 222   let opExtentBits = 8;
 223   let hasNewValue = 1;
 224
 225   bits<5> Rd;
 226   bits<5> Rs;
 227   bits<8> s8;
 228
 229   let IClass = 0b0111;
 230   let Inst{27-24} = 0b0011;
 231   let Inst{22} = 0b1;
 232   let Inst{21} = IsNeg;
 233   let Inst{20-16} = Rs;
 234   let Inst{13} = 0b1;
 235   let Inst{12-5} = s8;
 236   let Inst{4-0} = Rd;
 237 }
 238
 239 let isCodeGenOnly = 0 in {
 240 def A4_rcmpeqi  : T_RCMP_EQ_ri<"cmp.eq",  0>;
 241 def A4_rcmpneqi : T_RCMP_EQ_ri<"!cmp.eq", 1>;
 242 }
 243
 244 def: Pat<(i32 (zext (i1 (seteq (i32 IntRegs:$Rs), s8ExtPred:$s8)))),
 245          (A4_rcmpeqi IntRegs:$Rs, s8ExtPred:$s8)>;
 246 def: Pat<(i32 (zext (i1 (setne (i32 IntRegs:$Rs), s8ExtPred:$s8)))),
 247          (A4_rcmpneqi IntRegs:$Rs, s8ExtPred:$s8)>;
 248
 249 // Preserve the S2_tstbit_r generation
 250 def: Pat<(i32 (zext (i1 (setne (i32 (and (i32 (shl 1, (i32 IntRegs:$src2))),
 251                                          (i32 IntRegs:$src1))), 0)))),
 252          (C2_muxii (S2_tstbit_r IntRegs:$src1, IntRegs:$src2), 1, 0)>;
 253
 254
 255 //===----------------------------------------------------------------------===//
 256 // ALU32 -
 257 //===----------------------------------------------------------------------===//
 258
 259
 260 //===----------------------------------------------------------------------===//
 261 // ALU32/PERM +
 262 //===----------------------------------------------------------------------===//
 263
 264 // Combine a word and an immediate into a register pair.
 265 let hasSideEffects = 0, isExtentSigned = 1, isExtendable = 1,
 266     opExtentBits = 8 in
 267 class T_Combine1 <bits<2> MajOp, dag ins, string AsmStr>
 268   : ALU32Inst <(outs DoubleRegs:$Rdd), ins, AsmStr> {
 269     bits<5> Rdd;
 270     bits<5> Rs;
 271     bits<8> s8;
 272
 273     let IClass      = 0b0111;
 274     let Inst{27-24} = 0b0011;
 275     let Inst{22-21} = MajOp;
 276     let Inst{20-16} = Rs;
 277     let Inst{13}    = 0b1;
 278     let Inst{12-5}  = s8;
 279     let Inst{4-0}   = Rdd;
 280   }
 281
 282 let opExtendable = 2, isCodeGenOnly = 0 in
 283 def A4_combineri : T_Combine1<0b00, (ins IntRegs:$Rs, s8Ext:$s8),
 284                                     "$Rdd = combine($Rs, #$s8)">;
 285
 286 let opExtendable = 1, isCodeGenOnly = 0 in
 287 def A4_combineir : T_Combine1<0b01, (ins s8Ext:$s8, IntRegs:$Rs),
 288                                     "$Rdd = combine(#$s8, $Rs)">;
 289
 290 def HexagonWrapperCombineRI_V4 :
 291   SDNode<"HexagonISD::WrapperCombineRI_V4", SDTHexagonI64I32I32>;
 292 def HexagonWrapperCombineIR_V4 :
 293   SDNode<"HexagonISD::WrapperCombineIR_V4", SDTHexagonI64I32I32>;
 294
 295 def : Pat <(HexagonWrapperCombineRI_V4 IntRegs:$r, s8ExtPred:$i),
 296            (A4_combineri IntRegs:$r, s8ExtPred:$i)>,
 297           Requires<[HasV4T]>;
 298
 299 def : Pat <(HexagonWrapperCombineIR_V4 s8ExtPred:$i, IntRegs:$r),
 300            (A4_combineir s8ExtPred:$i, IntRegs:$r)>,
 301           Requires<[HasV4T]>;
 302
 303 // A4_combineii: Set two small immediates.
 304 let hasSideEffects = 0, isExtendable = 1, opExtentBits = 6, opExtendable = 2 in
 305 def A4_combineii: ALU32Inst<(outs DoubleRegs:$Rdd), (ins s8Imm:$s8, u6Ext:$U6),
 306   "$Rdd = combine(#$s8, #$U6)"> {
 307     bits<5> Rdd;
 308     bits<8> s8;
 309     bits<6> U6;
 310
 311     let IClass = 0b0111;
 312     let Inst{27-23} = 0b11001;
 313     let Inst{20-16} = U6{5-1};
 314     let Inst{13}    = U6{0};
 315     let Inst{12-5}  = s8;
 316     let Inst{4-0}   = Rdd;
 317   }
 318
 319 //===----------------------------------------------------------------------===//
 320 // ALU32/PERM -
 321 //===----------------------------------------------------------------------===//
 322
 323 //===----------------------------------------------------------------------===//
 324 // LD +
 325 //===----------------------------------------------------------------------===//
 326 //===----------------------------------------------------------------------===//
 327 // Template class for load instructions with Absolute set addressing mode.
 328 //===----------------------------------------------------------------------===//
 329 let isExtended = 1, opExtendable = 2, hasSideEffects = 0,
 330 validSubTargets = HasV4SubT, addrMode = AbsoluteSet in
 331 class T_LD_abs_set<string mnemonic, RegisterClass RC>:
 332             LDInst2<(outs RC:$dst1, IntRegs:$dst2),
 333             (ins u0AlwaysExt:$addr),
 334             "$dst1 = "#mnemonic#"($dst2=##$addr)",
 335             []>,
 336             Requires<[HasV4T]>;
 337
 338 def LDrid_abs_set_V4  : T_LD_abs_set <"memd", DoubleRegs>;
 339 def LDrib_abs_set_V4  : T_LD_abs_set <"memb", IntRegs>;
 340 def LDriub_abs_set_V4 : T_LD_abs_set <"memub", IntRegs>;
 341 def LDrih_abs_set_V4  : T_LD_abs_set <"memh", IntRegs>;
 342 def LDriw_abs_set_V4  : T_LD_abs_set <"memw", IntRegs>;
 343 def LDriuh_abs_set_V4 : T_LD_abs_set <"memuh", IntRegs>;
 344
 345 //===----------------------------------------------------------------------===//
 346 // Template classes for the non-predicated load instructions with
 347 // base + register offset addressing mode
 348 //===----------------------------------------------------------------------===//
 349 class T_load_rr <string mnemonic, RegisterClass RC, bits<3> MajOp>:
 350    LDInst<(outs RC:$dst), (ins IntRegs:$src1, IntRegs:$src2, u2Imm:$u2),
 351   "$dst = "#mnemonic#"($src1 + $src2<<#$u2)",
 352   [], "", V4LDST_tc_ld_SLOT01>, ImmRegShl, AddrModeRel {
 353     bits<5> dst;
 354     bits<5> src1;
 355     bits<5> src2;
 356     bits<2> u2;
 357
 358     let IClass = 0b0011;
 359
 360     let Inst{27-24} = 0b1010;
 361     let Inst{23-21} = MajOp;
 362     let Inst{20-16} = src1;
 363     let Inst{12-8}  = src2;
 364     let Inst{13}    = u2{1};
 365     let Inst{7}     = u2{0};
 366     let Inst{4-0}   = dst;
 367   }
 368
 369 //===----------------------------------------------------------------------===//
 370 // Template classes for the predicated load instructions with
 371 // base + register offset addressing mode
 372 //===----------------------------------------------------------------------===//
 373 let isPredicated =  1 in
 374 class T_pload_rr <string mnemonic, RegisterClass RC, bits<3> MajOp,
 375                   bit isNot, bit isPredNew>:
 376    LDInst <(outs RC:$dst),
 377            (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, u2Imm:$u2),
 378   !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
 379   ") ")#"$dst = "#mnemonic#"($src2+$src3<<#$u2)",
 380   [], "", V4LDST_tc_ld_SLOT01>, AddrModeRel {
 381     bits<5> dst;
 382     bits<2> src1;
 383     bits<5> src2;
 384     bits<5> src3;
 385     bits<2> u2;
 386
 387     let isPredicatedFalse = isNot;
 388     let isPredicatedNew = isPredNew;
 389
 390     let IClass = 0b0011;
 391
 392     let Inst{27-26} = 0b00;
 393     let Inst{25}    = isPredNew;
 394     let Inst{24}    = isNot;
 395     let Inst{23-21} = MajOp;
 396     let Inst{20-16} = src2;
 397     let Inst{12-8}  = src3;
 398     let Inst{13}    = u2{1};
 399     let Inst{7}     = u2{0};
 400     let Inst{6-5}   = src1;
 401     let Inst{4-0}   = dst;
 402   }
 403
 404 //===----------------------------------------------------------------------===//
 405 // multiclass for load instructions with base + register offset
 406 // addressing mode
 407 //===----------------------------------------------------------------------===//
 408 let hasSideEffects = 0, addrMode = BaseRegOffset in
 409 multiclass ld_idxd_shl <string mnemonic, string CextOp, RegisterClass RC,
 410                         bits<3> MajOp > {
 411   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl,
 412       InputType = "reg" in {
 413     let isPredicable = 1 in
 414     def L4_#NAME#_rr : T_load_rr <mnemonic, RC, MajOp>;
 415
 416     // Predicated
 417     def L4_p#NAME#t_rr : T_pload_rr <mnemonic, RC, MajOp, 0, 0>;
 418     def L4_p#NAME#f_rr : T_pload_rr <mnemonic, RC, MajOp, 1, 0>;
 419
 420     // Predicated new
 421     def L4_p#NAME#tnew_rr : T_pload_rr <mnemonic, RC, MajOp, 0, 1>;
 422     def L4_p#NAME#fnew_rr : T_pload_rr <mnemonic, RC, MajOp, 1, 1>;
 423   }
 424 }
 425
 426 let hasNewValue = 1, accessSize = ByteAccess, isCodeGenOnly = 0 in {
 427   defm loadrb  : ld_idxd_shl<"memb", "LDrib", IntRegs, 0b000>;
 428   defm loadrub : ld_idxd_shl<"memub", "LDriub", IntRegs, 0b001>;
 429 }
 430
 431 let hasNewValue = 1, accessSize = HalfWordAccess, isCodeGenOnly = 0 in {
 432   defm loadrh  : ld_idxd_shl<"memh", "LDrih", IntRegs, 0b010>;
 433   defm loadruh : ld_idxd_shl<"memuh", "LDriuh", IntRegs, 0b011>;
 434 }
 435
 436 let hasNewValue = 1, accessSize = WordAccess, isCodeGenOnly = 0 in
 437 defm loadri : ld_idxd_shl<"memw", "LDriw", IntRegs, 0b100>;
 438
 439 let accessSize = DoubleWordAccess, isCodeGenOnly = 0 in
 440 defm loadrd  : ld_idxd_shl<"memd", "LDrid", DoubleRegs, 0b110>;
 441
 442 // 'def pats' for load instructions with base + register offset and non-zero
 443 // immediate value. Immediate value is used to left-shift the second
 444 // register operand.
 445 let AddedComplexity = 40 in {
 446 def : Pat <(i32 (sextloadi8 (add IntRegs:$src1,
 447                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 448            (L4_loadrb_rr IntRegs:$src1,
 449             IntRegs:$src2, u2ImmPred:$offset)>,
 450             Requires<[HasV4T]>;
 451
 452 def : Pat <(i32 (zextloadi8 (add IntRegs:$src1,
 453                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 454            (L4_loadrub_rr IntRegs:$src1,
 455             IntRegs:$src2, u2ImmPred:$offset)>,
 456             Requires<[HasV4T]>;
 457
 458 def : Pat <(i32 (extloadi8 (add IntRegs:$src1,
 459                                 (shl IntRegs:$src2, u2ImmPred:$offset)))),
 460            (L4_loadrub_rr IntRegs:$src1,
 461             IntRegs:$src2, u2ImmPred:$offset)>,
 462             Requires<[HasV4T]>;
 463
 464 def : Pat <(i32 (sextloadi16 (add IntRegs:$src1,
 465                                   (shl IntRegs:$src2, u2ImmPred:$offset)))),
 466            (L4_loadrh_rr IntRegs:$src1,
 467             IntRegs:$src2, u2ImmPred:$offset)>,
 468             Requires<[HasV4T]>;
 469
 470 def : Pat <(i32 (zextloadi16 (add IntRegs:$src1,
 471                                   (shl IntRegs:$src2, u2ImmPred:$offset)))),
 472            (L4_loadruh_rr IntRegs:$src1,
 473             IntRegs:$src2, u2ImmPred:$offset)>,
 474             Requires<[HasV4T]>;
 475
 476 def : Pat <(i32 (extloadi16 (add IntRegs:$src1,
 477                                  (shl IntRegs:$src2, u2ImmPred:$offset)))),
 478            (L4_loadruh_rr IntRegs:$src1,
 479             IntRegs:$src2, u2ImmPred:$offset)>,
 480             Requires<[HasV4T]>;
 481
 482 def : Pat <(i32 (load (add IntRegs:$src1,
 483                            (shl IntRegs:$src2, u2ImmPred:$offset)))),
 484            (L4_loadri_rr IntRegs:$src1,
 485             IntRegs:$src2, u2ImmPred:$offset)>,
 486             Requires<[HasV4T]>;
 487
 488 def : Pat <(i64 (load (add IntRegs:$src1,
 489                            (shl IntRegs:$src2, u2ImmPred:$offset)))),
 490            (L4_loadrd_rr IntRegs:$src1,
 491             IntRegs:$src2, u2ImmPred:$offset)>,
 492             Requires<[HasV4T]>;
 493 }
 494
 495
 496 // 'def pats' for load instruction base + register offset and
 497 // zero immediate value.
 498 let AddedComplexity = 10 in {
 499 def : Pat <(i64 (load (add IntRegs:$src1, IntRegs:$src2))),
 500            (L4_loadrd_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 501             Requires<[HasV4T]>;
 502
 503 def : Pat <(i32 (sextloadi8 (add IntRegs:$src1, IntRegs:$src2))),
 504            (L4_loadrb_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 505             Requires<[HasV4T]>;
 506
 507 def : Pat <(i32 (zextloadi8 (add IntRegs:$src1, IntRegs:$src2))),
 508            (L4_loadrub_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 509             Requires<[HasV4T]>;
 510
 511 def : Pat <(i32 (extloadi8 (add IntRegs:$src1, IntRegs:$src2))),
 512            (L4_loadrub_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 513             Requires<[HasV4T]>;
 514
 515 def : Pat <(i32 (sextloadi16 (add IntRegs:$src1, IntRegs:$src2))),
 516            (L4_loadrh_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 517             Requires<[HasV4T]>;
 518
 519 def : Pat <(i32 (zextloadi16 (add IntRegs:$src1, IntRegs:$src2))),
 520            (L4_loadruh_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 521             Requires<[HasV4T]>;
 522
 523 def : Pat <(i32 (extloadi16 (add IntRegs:$src1, IntRegs:$src2))),
 524            (L4_loadruh_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 525             Requires<[HasV4T]>;
 526
 527 def : Pat <(i32 (load (add IntRegs:$src1, IntRegs:$src2))),
 528            (L4_loadri_rr IntRegs:$src1, IntRegs:$src2, 0)>,
 529             Requires<[HasV4T]>;
 530 }
 531
 532 // zext i1->i64
 533 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
 534       (i64 (A4_combineir 0, (C2_muxii (i1 PredRegs:$src1), 1, 0)))>,
 535       Requires<[HasV4T]>;
 536
 537 // zext i32->i64
 538 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
 539       (i64 (A4_combineir 0, (i32 IntRegs:$src1)))>,
 540       Requires<[HasV4T]>;
 541 // zext i8->i64
 542 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
 543       (i64 (A4_combineir 0, (L2_loadrub_io AddrFI:$src1, 0)))>,
 544       Requires<[HasV4T]>;
 545
 546 let AddedComplexity = 20 in
 547 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
 548                                 s11_0ExtPred:$offset))),
 549       (i64 (A4_combineir 0, (L2_loadrub_io IntRegs:$src1,
 550                                   s11_0ExtPred:$offset)))>,
 551       Requires<[HasV4T]>;
 552
 553 // zext i1->i64
 554 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
 555       (i64 (A4_combineir 0, (L2_loadrub_io AddrFI:$src1, 0)))>,
 556       Requires<[HasV4T]>;
 557
 558 let AddedComplexity = 20 in
 559 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
 560                                 s11_0ExtPred:$offset))),
 561       (i64 (A4_combineir 0, (L2_loadrub_io IntRegs:$src1,
 562                                   s11_0ExtPred:$offset)))>,
 563       Requires<[HasV4T]>;
 564
 565 // zext i16->i64
 566 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
 567       (i64 (A4_combineir 0, (L2_loadruh_io AddrFI:$src1, 0)))>,
 568       Requires<[HasV4T]>;
 569
 570 let AddedComplexity = 20 in
 571 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
 572                                   s11_1ExtPred:$offset))),
 573       (i64 (A4_combineir 0, (L2_loadruh_io IntRegs:$src1,
 574                                   s11_1ExtPred:$offset)))>,
 575       Requires<[HasV4T]>;
 576
 577 // anyext i16->i64
 578 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
 579       (i64 (A4_combineir 0, (L2_loadrh_io AddrFI:$src1, 0)))>,
 580       Requires<[HasV4T]>;
 581
 582 let AddedComplexity = 20 in
 583 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
 584                                   s11_1ExtPred:$offset))),
 585       (i64 (A4_combineir 0, (L2_loadrh_io IntRegs:$src1,
 586                                   s11_1ExtPred:$offset)))>,
 587       Requires<[HasV4T]>;
 588
 589 // zext i32->i64
 590 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
 591       (i64 (A4_combineir 0, (L2_loadri_io AddrFI:$src1, 0)))>,
 592       Requires<[HasV4T]>;
 593
 594 let AddedComplexity = 100 in
 595 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
 596       (i64 (A4_combineir 0, (L2_loadri_io IntRegs:$src1,
 597                                   s11_2ExtPred:$offset)))>,
 598       Requires<[HasV4T]>;
 599
 600 // anyext i32->i64
 601 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
 602       (i64 (A4_combineir 0, (L2_loadri_io AddrFI:$src1, 0)))>,
 603       Requires<[HasV4T]>;
 604
 605 let AddedComplexity = 100 in
 606 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
 607       (i64 (A4_combineir 0, (L2_loadri_io IntRegs:$src1,
 608                                   s11_2ExtPred:$offset)))>,
 609       Requires<[HasV4T]>;
 610
 611
 612
 613 //===----------------------------------------------------------------------===//
 614 // LD -
 615 //===----------------------------------------------------------------------===//
 616
 617 //===----------------------------------------------------------------------===//
 618 // ST +
 619 //===----------------------------------------------------------------------===//
 620 ///
 621 //===----------------------------------------------------------------------===//
 622 // Template class for store instructions with Absolute set addressing mode.
 623 //===----------------------------------------------------------------------===//
 624 let isExtended = 1, opExtendable = 2, validSubTargets = HasV4SubT,
 625 addrMode = AbsoluteSet in
 626 class T_ST_abs_set<string mnemonic, RegisterClass RC>:
 627             STInst2<(outs IntRegs:$dst1),
 628             (ins RC:$src1, u0AlwaysExt:$src2),
 629             mnemonic#"($dst1=##$src2) = $src1",
 630             []>,
 631             Requires<[HasV4T]>;
 632
 633 def STrid_abs_set_V4 : T_ST_abs_set <"memd", DoubleRegs>;
 634 def STrib_abs_set_V4 : T_ST_abs_set <"memb", IntRegs>;
 635 def STrih_abs_set_V4 : T_ST_abs_set <"memh", IntRegs>;
 636 def STriw_abs_set_V4 : T_ST_abs_set <"memw", IntRegs>;
 637
 638 //===----------------------------------------------------------------------===//
 639 // Template classes for the non-predicated store instructions with
 640 // base + register offset addressing mode
 641 //===----------------------------------------------------------------------===//
 642 let isPredicable = 1 in
 643 class T_store_rr <string mnemonic, RegisterClass RC, bits<3> MajOp, bit isH>
 644   : STInst < (outs ), (ins IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, RC:$Rt),
 645   mnemonic#"($Rs + $Ru<<#$u2) = $Rt"#!if(isH, ".h",""),
 646   [],"",V4LDST_tc_st_SLOT01>, ImmRegShl, AddrModeRel {
 647
 648     bits<5> Rs;
 649     bits<5> Ru;
 650     bits<2> u2;
 651     bits<5> Rt;
 652
 653     let IClass = 0b0011;
 654
 655     let Inst{27-24} = 0b1011;
 656     let Inst{23-21} = MajOp;
 657     let Inst{20-16} = Rs;
 658     let Inst{12-8}  = Ru;
 659     let Inst{13}    = u2{1};
 660     let Inst{7}     = u2{0};
 661     let Inst{4-0}   = Rt;
 662   }
 663
 664 //===----------------------------------------------------------------------===//
 665 // Template classes for the predicated store instructions with
 666 // base + register offset addressing mode
 667 //===----------------------------------------------------------------------===//
 668 let isPredicated = 1 in
 669 class T_pstore_rr <string mnemonic, RegisterClass RC, bits<3> MajOp,
 670                    bit isNot, bit isPredNew, bit isH>
 671   : STInst <(outs),
 672             (ins PredRegs:$Pv, IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, RC:$Rt),
 673
 674   !if(isNot, "if (!$Pv", "if ($Pv")#!if(isPredNew, ".new) ",
 675   ") ")#mnemonic#"($Rs+$Ru<<#$u2) = $Rt"#!if(isH, ".h",""),
 676   [], "", V4LDST_tc_st_SLOT01> , AddrModeRel{
 677     bits<2> Pv;
 678     bits<5> Rs;
 679     bits<5> Ru;
 680     bits<2> u2;
 681     bits<5> Rt;
 682
 683     let isPredicatedFalse = isNot;
 684     let isPredicatedNew = isPredNew;
 685
 686     let IClass = 0b0011;
 687
 688     let Inst{27-26} = 0b01;
 689     let Inst{25}    = isPredNew;
 690     let Inst{24}    = isNot;
 691     let Inst{23-21} = MajOp;
 692     let Inst{20-16} = Rs;
 693     let Inst{12-8}  = Ru;
 694     let Inst{13}    = u2{1};
 695     let Inst{7}     = u2{0};
 696     let Inst{6-5}   = Pv;
 697     let Inst{4-0}   = Rt;
 698   }
 699
 700 //===----------------------------------------------------------------------===//
 701 // Template classes for the new-value store instructions with
 702 // base + register offset addressing mode
 703 //===----------------------------------------------------------------------===//
 704 let isPredicable = 1, isNewValue = 1, opNewValue = 3 in
 705 class T_store_new_rr <string mnemonic, bits<2> MajOp> :
 706   NVInst < (outs ), (ins IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, IntRegs:$Nt),
 707   mnemonic#"($Rs + $Ru<<#$u2) = $Nt.new",
 708   [],"",V4LDST_tc_st_SLOT0>, ImmRegShl, AddrModeRel {
 709
 710     bits<5> Rs;
 711     bits<5> Ru;
 712     bits<2> u2;
 713     bits<3> Nt;
 714
 715     let IClass = 0b0011;
 716
 717     let Inst{27-21} = 0b1011101;
 718     let Inst{20-16} = Rs;
 719     let Inst{12-8}  = Ru;
 720     let Inst{13}    = u2{1};
 721     let Inst{7}     = u2{0};
 722     let Inst{4-3}   = MajOp;
 723     let Inst{2-0}   = Nt;
 724   }
 725
 726 //===----------------------------------------------------------------------===//
 727 // Template classes for the predicated new-value store instructions with
 728 // base + register offset addressing mode
 729 //===----------------------------------------------------------------------===//
 730 let isPredicated = 1, isNewValue = 1, opNewValue = 4 in
 731 class T_pstore_new_rr <string mnemonic, bits<2> MajOp, bit isNot, bit isPredNew>
 732   : NVInst<(outs),
 733            (ins PredRegs:$Pv, IntRegs:$Rs, IntRegs:$Ru, u2Imm:$u2, IntRegs:$Nt),
 734    !if(isNot, "if (!$Pv", "if ($Pv")#!if(isPredNew, ".new) ",
 735    ") ")#mnemonic#"($Rs+$Ru<<#$u2) = $Nt.new",
 736    [], "", V4LDST_tc_st_SLOT0>, AddrModeRel {
 737     bits<2> Pv;
 738     bits<5> Rs;
 739     bits<5> Ru;
 740     bits<2> u2;
 741     bits<3> Nt;
 742
 743     let isPredicatedFalse = isNot;
 744     let isPredicatedNew = isPredNew;
 745
 746     let IClass = 0b0011;
 747     let Inst{27-26} = 0b01;
 748     let Inst{25}    = isPredNew;
 749     let Inst{24}    = isNot;
 750     let Inst{23-21} = 0b101;
 751     let Inst{20-16} = Rs;
 752     let Inst{12-8}  = Ru;
 753     let Inst{13}    = u2{1};
 754     let Inst{7}     = u2{0};
 755     let Inst{6-5}   = Pv;
 756     let Inst{4-3}   = MajOp;
 757     let Inst{2-0}   = Nt;
 758   }
 759
 760 //===----------------------------------------------------------------------===//
 761 // multiclass for store instructions with base + register offset addressing
 762 // mode
 763 //===----------------------------------------------------------------------===//
 764 let isNVStorable = 1 in
 765 multiclass ST_Idxd_shl<string mnemonic, string CextOp, RegisterClass RC,
 766                        bits<3> MajOp, bit isH = 0> {
 767   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl in {
 768     def S4_#NAME#_rr : T_store_rr <mnemonic, RC, MajOp, isH>;
 769
 770     // Predicated
 771     def S4_p#NAME#t_rr : T_pstore_rr <mnemonic, RC, MajOp, 0, 0, isH>;
 772     def S4_p#NAME#f_rr : T_pstore_rr <mnemonic, RC, MajOp, 1, 0, isH>;
 773
 774     // Predicated new
 775     def S4_p#NAME#tnew_rr : T_pstore_rr <mnemonic, RC, MajOp, 0, 1, isH>;
 776     def S4_p#NAME#fnew_rr : T_pstore_rr <mnemonic, RC, MajOp, 1, 1, isH>;
 777   }
 778 }
 779
 780 //===----------------------------------------------------------------------===//
 781 // multiclass for new-value store instructions with base + register offset
 782 // addressing mode.
 783 //===----------------------------------------------------------------------===//
 784 let mayStore = 1, isNVStore = 1 in
 785 multiclass ST_Idxd_shl_nv <string mnemonic, string CextOp, RegisterClass RC,
 786                            bits<2> MajOp> {
 787   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed_shl in {
 788     def S4_#NAME#new_rr : T_store_new_rr<mnemonic, MajOp>;
 789
 790     // Predicated
 791     def S4_p#NAME#newt_rr : T_pstore_new_rr <mnemonic, MajOp, 0, 0>;
 792     def S4_p#NAME#newf_rr : T_pstore_new_rr <mnemonic, MajOp, 1, 0>;
 793
 794     // Predicated new
 795     def S4_p#NAME#newtnew_rr : T_pstore_new_rr <mnemonic, MajOp, 0, 1>;
 796     def S4_p#NAME#newfnew_rr : T_pstore_new_rr <mnemonic, MajOp, 1, 1>;
 797   }
 798 }
 799
 800 let addrMode = BaseRegOffset, InputType = "reg", hasSideEffects = 0,
 801     isCodeGenOnly = 0 in {
 802   let accessSize = ByteAccess in
 803   defm storerb: ST_Idxd_shl<"memb", "STrib", IntRegs, 0b000>,
 804                 ST_Idxd_shl_nv<"memb", "STrib", IntRegs, 0b00>;
 805
 806   let accessSize = HalfWordAccess in
 807   defm storerh: ST_Idxd_shl<"memh", "STrih", IntRegs, 0b010>,
 808                 ST_Idxd_shl_nv<"memh", "STrih", IntRegs, 0b01>;
 809
 810   let accessSize = WordAccess in
 811   defm storeri: ST_Idxd_shl<"memw", "STriw", IntRegs, 0b100>,
 812                 ST_Idxd_shl_nv<"memw", "STriw", IntRegs, 0b10>;
 813
 814   let isNVStorable = 0, accessSize = DoubleWordAccess in
 815   defm storerd: ST_Idxd_shl<"memd", "STrid", DoubleRegs, 0b110>;
 816
 817   let isNVStorable = 0, accessSize = HalfWordAccess in
 818   defm storerf: ST_Idxd_shl<"memh", "STrif", IntRegs, 0b011, 1>;
 819 }
 820
 821 let Predicates = [HasV4T], AddedComplexity = 10 in {
 822 def : Pat<(truncstorei8 (i32 IntRegs:$src4),
 823                        (add IntRegs:$src1, (shl IntRegs:$src2,
 824                                                 u2ImmPred:$src3))),
 825           (S4_storerb_rr IntRegs:$src1, IntRegs:$src2,
 826                                 u2ImmPred:$src3, IntRegs:$src4)>;
 827
 828 def : Pat<(truncstorei16 (i32 IntRegs:$src4),
 829                         (add IntRegs:$src1, (shl IntRegs:$src2,
 830                                                  u2ImmPred:$src3))),
 831           (S4_storerh_rr IntRegs:$src1, IntRegs:$src2,
 832                                 u2ImmPred:$src3, IntRegs:$src4)>;
 833
 834 def : Pat<(store (i32 IntRegs:$src4),
 835                  (add IntRegs:$src1, (shl IntRegs:$src2, u2ImmPred:$src3))),
 836           (S4_storeri_rr IntRegs:$src1, IntRegs:$src2,
 837                                 u2ImmPred:$src3, IntRegs:$src4)>;
 838
 839 def : Pat<(store (i64 DoubleRegs:$src4),
 840                 (add IntRegs:$src1, (shl IntRegs:$src2, u2ImmPred:$src3))),
 841           (S4_storerd_rr IntRegs:$src1, IntRegs:$src2,
 842                                 u2ImmPred:$src3, DoubleRegs:$src4)>;
 843 }
 844
 845 let isExtended = 1, opExtendable = 2 in
 846 class T_ST_LongOff <string mnemonic, PatFrag stOp, RegisterClass RC, ValueType VT> :
 847             STInst<(outs),
 848             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, RC:$src4),
 849             mnemonic#"($src1<<#$src2+##$src3) = $src4",
 850             [(stOp (VT RC:$src4),
 851                     (add (shl (i32 IntRegs:$src1), u2ImmPred:$src2),
 852                          u0AlwaysExtPred:$src3))]>,
 853             Requires<[HasV4T]>;
 854
 855 let isExtended = 1, opExtendable = 2, mayStore = 1, isNVStore = 1 in
 856 class T_ST_LongOff_nv <string mnemonic> :
 857             NVInst_V4<(outs),
 858             (ins IntRegs:$src1, u2Imm:$src2, u0AlwaysExt:$src3, IntRegs:$src4),
 859             mnemonic#"($src1<<#$src2+##$src3) = $src4.new",
 860             []>,
 861             Requires<[HasV4T]>;
 862
 863 multiclass ST_LongOff <string mnemonic, string BaseOp, PatFrag stOp> {
 864   let  BaseOpcode = BaseOp#"_shl" in {
 865     let isNVStorable = 1 in
 866     def NAME#_V4 : T_ST_LongOff<mnemonic, stOp, IntRegs, i32>;
 867
 868     def NAME#_nv_V4 : T_ST_LongOff_nv<mnemonic>;
 869   }
 870 }
 871
 872 let AddedComplexity = 10, validSubTargets = HasV4SubT in {
 873   def STrid_shl_V4 : T_ST_LongOff<"memd", store, DoubleRegs, i64>;
 874   defm STrib_shl   : ST_LongOff <"memb", "STrib", truncstorei8>, NewValueRel;
 875   defm STrih_shl   : ST_LongOff <"memh", "Strih", truncstorei16>, NewValueRel;
 876   defm STriw_shl   : ST_LongOff <"memw", "STriw", store>, NewValueRel;
 877 }
 878
 879 let AddedComplexity = 40 in
 880 multiclass T_ST_LOff_Pats <InstHexagon I, RegisterClass RC, ValueType VT,
 881                            PatFrag stOp> {
 882  def : Pat<(stOp (VT RC:$src4),
 883            (add (shl IntRegs:$src1, u2ImmPred:$src2),
 884                (NumUsesBelowThresCONST32 tglobaladdr:$src3))),
 885            (I IntRegs:$src1, u2ImmPred:$src2, tglobaladdr:$src3, RC:$src4)>;
 886
 887  def : Pat<(stOp (VT RC:$src4),
 888            (add IntRegs:$src1,
 889                (NumUsesBelowThresCONST32 tglobaladdr:$src3))),
 890            (I IntRegs:$src1, 0, tglobaladdr:$src3, RC:$src4)>;
 891 }
 892
 893 defm : T_ST_LOff_Pats<STrid_shl_V4, DoubleRegs, i64, store>;
 894 defm : T_ST_LOff_Pats<STriw_shl_V4, IntRegs, i32, store>;
 895 defm : T_ST_LOff_Pats<STrib_shl_V4, IntRegs, i32, truncstorei8>;
 896 defm : T_ST_LOff_Pats<STrih_shl_V4, IntRegs, i32, truncstorei16>;
 897
 898 // memd(Rx++#s4:3)=Rtt
 899 // memd(Rx++#s4:3:circ(Mu))=Rtt
 900 // memd(Rx++I:circ(Mu))=Rtt
 901 // memd(Rx++Mu)=Rtt
 902 // memd(Rx++Mu:brev)=Rtt
 903 // memd(gp+#u16:3)=Rtt
 904
 905 // Store doubleword conditionally.
 906 // if ([!]Pv[.new]) memd(#u6)=Rtt
 907 // TODO: needs to be implemented.
 908
 909 //===----------------------------------------------------------------------===//
 910 // Template class
 911 //===----------------------------------------------------------------------===//
 912 let isPredicable = 1, isExtendable = 1, isExtentSigned = 1, opExtentBits = 8,
 913     opExtendable = 2 in
 914 class T_StoreImm <string mnemonic, Operand OffsetOp, bits<2> MajOp >
 915   : STInst <(outs ), (ins IntRegs:$Rs, OffsetOp:$offset, s8Ext:$S8),
 916   mnemonic#"($Rs+#$offset)=#$S8",
 917   [], "", V4LDST_tc_st_SLOT01>,
 918   ImmRegRel, PredNewRel {
 919     bits<5> Rs;
 920     bits<8> S8;
 921     bits<8> offset;
 922     bits<6> offsetBits;
 923
 924     string OffsetOpStr = !cast<string>(OffsetOp);
 925     let offsetBits = !if (!eq(OffsetOpStr, "u6_2Imm"), offset{7-2},
 926                      !if (!eq(OffsetOpStr, "u6_1Imm"), offset{6-1},
 927                                          /* u6_0Imm */ offset{5-0}));
 928
 929     let IClass = 0b0011;
 930
 931     let Inst{27-25} = 0b110;
 932     let Inst{22-21} = MajOp;
 933     let Inst{20-16} = Rs;
 934     let Inst{12-7}  = offsetBits;
 935     let Inst{13}    = S8{7};
 936     let Inst{6-0}   = S8{6-0};
 937   }
 938
 939 let isPredicated = 1, isExtendable = 1, isExtentSigned = 1, opExtentBits = 6,
 940     opExtendable = 3 in
 941 class T_StoreImm_pred <string mnemonic, Operand OffsetOp, bits<2> MajOp,
 942                        bit isPredNot, bit isPredNew >
 943   : STInst <(outs ),
 944             (ins PredRegs:$Pv, IntRegs:$Rs, OffsetOp:$offset, s6Ext:$S6),
 945   !if(isPredNot, "if (!$Pv", "if ($Pv")#!if(isPredNew, ".new) ",
 946   ") ")#mnemonic#"($Rs+#$offset)=#$S6",
 947   [], "", V4LDST_tc_st_SLOT01>,
 948   ImmRegRel, PredNewRel {
 949     bits<2> Pv;
 950     bits<5> Rs;
 951     bits<6> S6;
 952     bits<8> offset;
 953     bits<6> offsetBits;
 954
 955     string OffsetOpStr = !cast<string>(OffsetOp);
 956     let offsetBits = !if (!eq(OffsetOpStr, "u6_2Imm"), offset{7-2},
 957                      !if (!eq(OffsetOpStr, "u6_1Imm"), offset{6-1},
 958                                          /* u6_0Imm */ offset{5-0}));
 959     let isPredicatedNew = isPredNew;
 960     let isPredicatedFalse = isPredNot;
 961
 962     let IClass = 0b0011;
 963
 964     let Inst{27-25} = 0b100;
 965     let Inst{24}    = isPredNew;
 966     let Inst{23}    = isPredNot;
 967     let Inst{22-21} = MajOp;
 968     let Inst{20-16} = Rs;
 969     let Inst{13}    = S6{5};
 970     let Inst{12-7}  = offsetBits;
 971     let Inst{6-5}   = Pv;
 972     let Inst{4-0}   = S6{4-0};
 973   }
 974
 975
 976 //===----------------------------------------------------------------------===//
 977 // multiclass for store instructions with base + immediate offset
 978 // addressing mode and immediate stored value.
 979 // mem[bhw](Rx++#s4:3)=#s8
 980 // if ([!]Pv[.new]) mem[bhw](Rx++#s4:3)=#s6
 981 //===----------------------------------------------------------------------===//
 982
 983 multiclass ST_Imm_Pred <string mnemonic, Operand OffsetOp, bits<2> MajOp,
 984                         bit PredNot> {
 985   def _io    : T_StoreImm_pred <mnemonic, OffsetOp, MajOp, PredNot, 0>;
 986   // Predicate new
 987   def new_io : T_StoreImm_pred <mnemonic, OffsetOp, MajOp, PredNot, 1>;
 988 }
 989
 990 multiclass ST_Imm <string mnemonic, string CextOp, Operand OffsetOp,
 991                    bits<2> MajOp> {
 992   let CextOpcode = CextOp, BaseOpcode = CextOp#_imm in {
 993     def _io : T_StoreImm <mnemonic, OffsetOp, MajOp>;
 994
 995     defm t : ST_Imm_Pred <mnemonic, OffsetOp, MajOp, 0>;
 996     defm f : ST_Imm_Pred <mnemonic, OffsetOp, MajOp, 1>;
 997   }
 998 }
 999
1000 let hasSideEffects = 0, validSubTargets = HasV4SubT, addrMode = BaseImmOffset,
1001     InputType = "imm", isCodeGenOnly = 0 in {
1002   let accessSize = ByteAccess in
1003   defm S4_storeirb : ST_Imm<"memb", "STrib", u6_0Imm, 0b00>;
1004
1005   let accessSize = HalfWordAccess in
1006   defm S4_storeirh : ST_Imm<"memh", "STrih", u6_1Imm, 0b01>;
1007
1008   let accessSize = WordAccess in
1009   defm S4_storeiri : ST_Imm<"memw", "STriw", u6_2Imm, 0b10>;
1010 }
1011
1012 let Predicates = [HasV4T], AddedComplexity = 10 in {
1013 def: Pat<(truncstorei8 s8ExtPred:$src3, (add IntRegs:$src1, u6_0ImmPred:$src2)),
1014             (S4_storeirb_io IntRegs:$src1, u6_0ImmPred:$src2, s8ExtPred:$src3)>;
1015
1016 def: Pat<(truncstorei16 s8ExtPred:$src3, (add IntRegs:$src1,
1017                                               u6_1ImmPred:$src2)),
1018             (S4_storeirh_io IntRegs:$src1, u6_1ImmPred:$src2, s8ExtPred:$src3)>;
1019
1020 def: Pat<(store s8ExtPred:$src3, (add IntRegs:$src1, u6_2ImmPred:$src2)),
1021             (S4_storeiri_io IntRegs:$src1, u6_2ImmPred:$src2, s8ExtPred:$src3)>;
1022 }
1023
1024 let AddedComplexity = 6 in
1025 def : Pat <(truncstorei8 s8ExtPred:$src2, (i32 IntRegs:$src1)),
1026            (S4_storeirb_io IntRegs:$src1, 0, s8ExtPred:$src2)>,
1027            Requires<[HasV4T]>;
1028
1029 // memb(Rx++#s4:0:circ(Mu))=Rt
1030 // memb(Rx++I:circ(Mu))=Rt
1031 // memb(Rx++Mu)=Rt
1032 // memb(Rx++Mu:brev)=Rt
1033 // memb(gp+#u16:0)=Rt
1034
1035
1036 // Store halfword.
1037 // TODO: needs to be implemented
1038 // memh(Re=#U6)=Rt.H
1039 // memh(Rs+#s11:1)=Rt.H
1040 let AddedComplexity = 6 in
1041 def : Pat <(truncstorei16 s8ExtPred:$src2, (i32 IntRegs:$src1)),
1042            (S4_storeirh_io IntRegs:$src1, 0, s8ExtPred:$src2)>,
1043            Requires<[HasV4T]>;
1044
1045 // memh(Rs+Ru<<#u2)=Rt.H
1046 // TODO: needs to be implemented.
1047
1048 // memh(Ru<<#u2+#U6)=Rt.H
1049 // memh(Rx++#s4:1:circ(Mu))=Rt.H
1050 // memh(Rx++#s4:1:circ(Mu))=Rt
1051 // memh(Rx++I:circ(Mu))=Rt.H
1052 // memh(Rx++I:circ(Mu))=Rt
1053 // memh(Rx++Mu)=Rt.H
1054 // memh(Rx++Mu)=Rt
1055 // memh(Rx++Mu:brev)=Rt.H
1056 // memh(Rx++Mu:brev)=Rt
1057 // memh(gp+#u16:1)=Rt
1058 // if ([!]Pv[.new]) memh(#u6)=Rt.H
1059 // if ([!]Pv[.new]) memh(#u6)=Rt
1060
1061
1062 // if ([!]Pv[.new]) memh(Rs+#u6:1)=Rt.H
1063 // TODO: needs to be implemented.
1064
1065 // if ([!]Pv[.new]) memh(Rx++#s4:1)=Rt.H
1066 // TODO: Needs to be implemented.
1067
1068 // Store word.
1069 // memw(Re=#U6)=Rt
1070 // TODO: Needs to be implemented.
1071
1072 // Store predicate:
1073 let hasSideEffects = 0 in
1074 def STriw_pred_V4 : STInst2<(outs),
1075             (ins MEMri:$addr, PredRegs:$src1),
1076             "Error; should not emit",
1077             []>,
1078             Requires<[HasV4T]>;
1079
1080 let AddedComplexity = 6 in
1081 def : Pat <(store s8ExtPred:$src2, (i32 IntRegs:$src1)),
1082            (S4_storeiri_io IntRegs:$src1, 0, s8ExtPred:$src2)>,
1083            Requires<[HasV4T]>;
1084
1085 // memw(Rx++#s4:2)=Rt
1086 // memw(Rx++#s4:2:circ(Mu))=Rt
1087 // memw(Rx++I:circ(Mu))=Rt
1088 // memw(Rx++Mu)=Rt
1089 // memw(Rx++Mu:brev)=Rt
1090
1091 //===----------------------------------------------------------------------===
1092 // ST -
1093 //===----------------------------------------------------------------------===
1094
1095
1096 //===----------------------------------------------------------------------===//
1097 // NV/ST +
1098 //===----------------------------------------------------------------------===//
1099
1100 // multiclass for new-value store instructions with base + immediate offset.
1101 //
1102 multiclass ST_Idxd_Pbase_nv<string mnemonic, RegisterClass RC,
1103                             Operand predImmOp, bit isNot, bit isPredNew> {
1104   let isPredicatedNew = isPredNew in
1105   def NAME#_nv_V4 : NVInst_V4<(outs),
1106             (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC: $src4),
1107             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1108             ") ")#mnemonic#"($src2+#$src3) = $src4.new",
1109             []>,
1110             Requires<[HasV4T]>;
1111 }
1112
1113 multiclass ST_Idxd_Pred_nv<string mnemonic, RegisterClass RC, Operand predImmOp,
1114                            bit PredNot> {
1115   let isPredicatedFalse = PredNot in {
1116     defm _c#NAME : ST_Idxd_Pbase_nv<mnemonic, RC, predImmOp, PredNot, 0>;
1117     // Predicate new
1118     defm _cdn#NAME : ST_Idxd_Pbase_nv<mnemonic, RC, predImmOp, PredNot, 1>;
1119   }
1120 }
1121
1122 let mayStore = 1, isNVStore = 1, hasSideEffects = 0, isExtendable = 1 in
1123 multiclass ST_Idxd_nv<string mnemonic, string CextOp, RegisterClass RC,
1124                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1125                    bits<5> PredImmBits> {
1126
1127   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1128     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
1129     isPredicable = 1 in
1130     def NAME#_nv_V4 : NVInst_V4<(outs),
1131             (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
1132             mnemonic#"($src1+#$src2) = $src3.new",
1133             []>,
1134             Requires<[HasV4T]>;
1135
1136     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
1137     isPredicated = 1 in {
1138       defm Pt : ST_Idxd_Pred_nv<mnemonic, RC, predImmOp, 0>;
1139       defm NotPt : ST_Idxd_Pred_nv<mnemonic, RC, predImmOp, 1>;
1140     }
1141   }
1142 }
1143
1144 let addrMode = BaseImmOffset, validSubTargets = HasV4SubT in {
1145   let accessSize = ByteAccess in
1146     defm STrib_indexed: ST_Idxd_nv<"memb", "STrib", IntRegs, s11_0Ext,
1147                                    u6_0Ext, 11, 6>, AddrModeRel;
1148
1149   let accessSize = HalfWordAccess in
1150     defm STrih_indexed: ST_Idxd_nv<"memh", "STrih", IntRegs, s11_1Ext,
1151                                    u6_1Ext, 12, 7>, AddrModeRel;
1152
1153   let accessSize = WordAccess in
1154     defm STriw_indexed: ST_Idxd_nv<"memw", "STriw", IntRegs, s11_2Ext,
1155                                    u6_2Ext, 13, 8>, AddrModeRel;
1156 }
1157
1158 // multiclass for new-value store instructions with base + immediate offset.
1159 // and MEMri operand.
1160 multiclass ST_MEMri_Pbase_nv<string mnemonic, RegisterClass RC, bit isNot,
1161                           bit isPredNew> {
1162   let isPredicatedNew = isPredNew in
1163   def NAME#_nv_V4 : NVInst_V4<(outs),
1164             (ins PredRegs:$src1, MEMri:$addr, RC: $src2),
1165             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1166             ") ")#mnemonic#"($addr) = $src2.new",
1167             []>,
1168             Requires<[HasV4T]>;
1169 }
1170
1171 multiclass ST_MEMri_Pred_nv<string mnemonic, RegisterClass RC, bit PredNot> {
1172   let isPredicatedFalse = PredNot in {
1173     defm _c#NAME : ST_MEMri_Pbase_nv<mnemonic, RC, PredNot, 0>;
1174
1175     // Predicate new
1176     defm _cdn#NAME : ST_MEMri_Pbase_nv<mnemonic, RC, PredNot, 1>;
1177   }
1178 }
1179
1180 let mayStore = 1, isNVStore = 1, isExtendable = 1, hasSideEffects = 0 in
1181 multiclass ST_MEMri_nv<string mnemonic, string CextOp, RegisterClass RC,
1182                     bits<5> ImmBits, bits<5> PredImmBits> {
1183
1184   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1185     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
1186          isPredicable = 1 in
1187     def NAME#_nv_V4 : NVInst_V4<(outs),
1188             (ins MEMri:$addr, RC:$src),
1189             mnemonic#"($addr) = $src.new",
1190             []>,
1191             Requires<[HasV4T]>;
1192
1193     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
1194         hasSideEffects = 0, isPredicated = 1 in {
1195       defm Pt : ST_MEMri_Pred_nv<mnemonic, RC, 0>;
1196       defm NotPt : ST_MEMri_Pred_nv<mnemonic, RC, 1>;
1197     }
1198   }
1199 }
1200
1201 let addrMode = BaseImmOffset, isMEMri = "true", validSubTargets = HasV4SubT,
1202 mayStore = 1 in {
1203   let accessSize = ByteAccess in
1204     defm STrib: ST_MEMri_nv<"memb", "STrib", IntRegs, 11, 6>, AddrModeRel;
1205
1206   let accessSize = HalfWordAccess in
1207     defm STrih: ST_MEMri_nv<"memh", "STrih", IntRegs, 12, 7>, AddrModeRel;
1208
1209   let accessSize = WordAccess in
1210     defm STriw: ST_MEMri_nv<"memw", "STriw", IntRegs, 13, 8>, AddrModeRel;
1211 }
1212
1213 //===----------------------------------------------------------------------===//
1214 // Post increment store
1215 // mem[bhwd](Rx++#s4:[0123])=Nt.new
1216 //===----------------------------------------------------------------------===//
1217
1218 multiclass ST_PostInc_Pbase_nv<string mnemonic, RegisterClass RC, Operand ImmOp,
1219                             bit isNot, bit isPredNew> {
1220   let isPredicatedNew = isPredNew in
1221   def NAME#_nv_V4 : NVInstPI_V4<(outs IntRegs:$dst),
1222             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset, RC:$src3),
1223             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1224             ") ")#mnemonic#"($src2++#$offset) = $src3.new",
1225             [],
1226             "$src2 = $dst">,
1227             Requires<[HasV4T]>;
1228 }
1229
1230 multiclass ST_PostInc_Pred_nv<string mnemonic, RegisterClass RC,
1231                            Operand ImmOp, bit PredNot> {
1232   let isPredicatedFalse = PredNot in {
1233     defm _c#NAME : ST_PostInc_Pbase_nv<mnemonic, RC, ImmOp, PredNot, 0>;
1234     // Predicate new
1235     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1236     defm _cdn#NAME : ST_PostInc_Pbase_nv<mnemonic, RC, ImmOp, PredNot, 1>;
1237   }
1238 }
1239
1240 let hasCtrlDep = 1, isNVStore = 1, hasSideEffects = 0 in
1241 multiclass ST_PostInc_nv<string mnemonic, string BaseOp, RegisterClass RC,
1242                       Operand ImmOp> {
1243
1244   let BaseOpcode = "POST_"#BaseOp in {
1245     let isPredicable = 1 in
1246     def NAME#_nv_V4 : NVInstPI_V4<(outs IntRegs:$dst),
1247                 (ins IntRegs:$src1, ImmOp:$offset, RC:$src2),
1248                 mnemonic#"($src1++#$offset) = $src2.new",
1249                 [],
1250                 "$src1 = $dst">,
1251                 Requires<[HasV4T]>;
1252
1253     let isPredicated = 1 in {
1254       defm Pt : ST_PostInc_Pred_nv<mnemonic, RC, ImmOp, 0 >;
1255       defm NotPt : ST_PostInc_Pred_nv<mnemonic, RC, ImmOp, 1 >;
1256     }
1257   }
1258 }
1259
1260 let addrMode = PostInc, validSubTargets = HasV4SubT in {
1261 defm POST_STbri: ST_PostInc_nv <"memb", "STrib", IntRegs, s4_0Imm>, AddrModeRel;
1262 defm POST_SThri: ST_PostInc_nv <"memh", "STrih", IntRegs, s4_1Imm>, AddrModeRel;
1263 defm POST_STwri: ST_PostInc_nv <"memw", "STriw", IntRegs, s4_2Imm>, AddrModeRel;
1264 }
1265
1266 // memb(Rx++#s4:0:circ(Mu))=Nt.new
1267 // memb(Rx++I:circ(Mu))=Nt.new
1268 // memb(Rx++Mu)=Nt.new
1269 // memb(Rx++Mu:brev)=Nt.new
1270 // memh(Rx++#s4:1:circ(Mu))=Nt.new
1271 // memh(Rx++I:circ(Mu))=Nt.new
1272 // memh(Rx++Mu)=Nt.new
1273 // memh(Rx++Mu:brev)=Nt.new
1274
1275 // memw(Rx++#s4:2:circ(Mu))=Nt.new
1276 // memw(Rx++I:circ(Mu))=Nt.new
1277 // memw(Rx++Mu)=Nt.new
1278 // memw(Rx++Mu:brev)=Nt.new
1279
1280 //===----------------------------------------------------------------------===//
1281 // NV/ST -
1282 //===----------------------------------------------------------------------===//
1283
1284 //===----------------------------------------------------------------------===//
1285 // NV/J +
1286 //===----------------------------------------------------------------------===//
1287
1288 //===----------------------------------------------------------------------===//
1289 // multiclass/template class for the new-value compare jumps with the register
1290 // operands.
1291 //===----------------------------------------------------------------------===//
1292
1293 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 11 in
1294 class NVJrr_template<string mnemonic, bits<3> majOp, bit NvOpNum,
1295                       bit isNegCond, bit isTak>
1296   : NVInst_V4<(outs),
1297     (ins IntRegs:$src1, IntRegs:$src2, brtarget:$offset),
1298     "if ("#!if(isNegCond, "!","")#mnemonic#
1299     "($src1"#!if(!eq(NvOpNum, 0),".new, ",", ")#
1300     "$src2"#!if(!eq(NvOpNum, 1),".new))","))")#" jump:"
1301     #!if(isTak, "t","nt")#" $offset",
1302     []>, Requires<[HasV4T]> {
1303
1304       bits<5> src1;
1305       bits<5> src2;
1306       bits<3> Ns;    // New-Value Operand
1307       bits<5> RegOp; // Non-New-Value Operand
1308       bits<11> offset;
1309
1310       let isTaken = isTak;
1311       let isBrTaken = !if(isTaken, "true", "false");
1312       let isPredicatedFalse = isNegCond;
1313
1314       let Ns = !if(!eq(NvOpNum, 0), src1{2-0}, src2{2-0});
1315       let RegOp = !if(!eq(NvOpNum, 0), src2, src1);
1316
1317       let IClass = 0b0010;
1318       let Inst{26} = 0b0;
1319       let Inst{25-23} = majOp;
1320       let Inst{22} = isNegCond;
1321       let Inst{18-16} = Ns;
1322       let Inst{13} = isTak;
1323       let Inst{12-8} = RegOp;
1324       let Inst{21-20} = offset{10-9};
1325       let Inst{7-1} = offset{8-2};
1326 }
1327
1328
1329 multiclass NVJrr_cond<string mnemonic, bits<3> majOp, bit NvOpNum,
1330                        bit isNegCond> {
1331   // Branch not taken:
1332   def _nt_V4: NVJrr_template<mnemonic, majOp, NvOpNum, isNegCond, 0>;
1333   // Branch taken:
1334   def _t_V4: NVJrr_template<mnemonic, majOp, NvOpNum, isNegCond, 1>;
1335 }
1336
1337 // NvOpNum = 0 -> First Operand is a new-value Register
1338 // NvOpNum = 1 -> Second Operand is a new-value Register
1339
1340 multiclass NVJrr_base<string mnemonic, string BaseOp, bits<3> majOp,
1341                        bit NvOpNum> {
1342   let BaseOpcode = BaseOp#_NVJ in {
1343     defm _t_Jumpnv : NVJrr_cond<mnemonic, majOp, NvOpNum, 0>; // True cond
1344     defm _f_Jumpnv : NVJrr_cond<mnemonic, majOp, NvOpNum, 1>; // False cond
1345   }
1346 }
1347
1348 // if ([!]cmp.eq(Ns.new,Rt)) jump:[n]t #r9:2
1349 // if ([!]cmp.gt(Ns.new,Rt)) jump:[n]t #r9:2
1350 // if ([!]cmp.gtu(Ns.new,Rt)) jump:[n]t #r9:2
1351 // if ([!]cmp.gt(Rt,Ns.new)) jump:[n]t #r9:2
1352 // if ([!]cmp.gtu(Rt,Ns.new)) jump:[n]t #r9:2
1353
1354 let isPredicated = 1, isBranch = 1, isNewValue = 1, isTerminator = 1,
1355   Defs = [PC], hasSideEffects = 0, validSubTargets = HasV4SubT in {
1356   defm CMPEQrr  : NVJrr_base<"cmp.eq",  "CMPEQ",  0b000, 0>, PredRel;
1357   defm CMPGTrr  : NVJrr_base<"cmp.gt",  "CMPGT",  0b001, 0>, PredRel;
1358   defm CMPGTUrr : NVJrr_base<"cmp.gtu", "CMPGTU", 0b010, 0>, PredRel;
1359   defm CMPLTrr  : NVJrr_base<"cmp.gt",  "CMPLT",  0b011, 1>, PredRel;
1360   defm CMPLTUrr : NVJrr_base<"cmp.gtu", "CMPLTU", 0b100, 1>, PredRel;
1361 }
1362
1363 //===----------------------------------------------------------------------===//
1364 // multiclass/template class for the new-value compare jumps instruction
1365 // with a register and an unsigned immediate (U5) operand.
1366 //===----------------------------------------------------------------------===//
1367
1368 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 11 in
1369 class NVJri_template<string mnemonic, bits<3> majOp, bit isNegCond,
1370                          bit isTak>
1371   : NVInst_V4<(outs),
1372     (ins IntRegs:$src1, u5Imm:$src2, brtarget:$offset),
1373     "if ("#!if(isNegCond, "!","")#mnemonic#"($src1.new, #$src2)) jump:"
1374     #!if(isTak, "t","nt")#" $offset",
1375     []>, Requires<[HasV4T]> {
1376
1377       let isTaken = isTak;
1378       let isPredicatedFalse = isNegCond;
1379       let isBrTaken = !if(isTaken, "true", "false");
1380
1381       bits<3> src1;
1382       bits<5> src2;
1383       bits<11> offset;
1384
1385       let IClass = 0b0010;
1386       let Inst{26} = 0b1;
1387       let Inst{25-23} = majOp;
1388       let Inst{22} = isNegCond;
1389       let Inst{18-16} = src1;
1390       let Inst{13} = isTak;
1391       let Inst{12-8} = src2;
1392       let Inst{21-20} = offset{10-9};
1393       let Inst{7-1} = offset{8-2};
1394 }
1395
1396 multiclass NVJri_cond<string mnemonic, bits<3> majOp, bit isNegCond> {
1397   // Branch not taken:
1398   def _nt_V4: NVJri_template<mnemonic, majOp, isNegCond, 0>;
1399   // Branch taken:
1400   def _t_V4: NVJri_template<mnemonic, majOp, isNegCond, 1>;
1401 }
1402
1403 multiclass NVJri_base<string mnemonic, string BaseOp, bits<3> majOp> {
1404   let BaseOpcode = BaseOp#_NVJri in {
1405     defm _t_Jumpnv : NVJri_cond<mnemonic, majOp, 0>; // True Cond
1406     defm _f_Jumpnv : NVJri_cond<mnemonic, majOp, 1>; // False cond
1407   }
1408 }
1409
1410 // if ([!]cmp.eq(Ns.new,#U5)) jump:[n]t #r9:2
1411 // if ([!]cmp.gt(Ns.new,#U5)) jump:[n]t #r9:2
1412 // if ([!]cmp.gtu(Ns.new,#U5)) jump:[n]t #r9:2
1413
1414 let isPredicated = 1, isBranch = 1, isNewValue = 1, isTerminator = 1,
1415   Defs = [PC], hasSideEffects = 0, validSubTargets = HasV4SubT in {
1416   defm CMPEQri  : NVJri_base<"cmp.eq", "CMPEQ", 0b000>, PredRel;
1417   defm CMPGTri  : NVJri_base<"cmp.gt", "CMPGT", 0b001>, PredRel;
1418   defm CMPGTUri : NVJri_base<"cmp.gtu", "CMPGTU", 0b010>, PredRel;
1419 }
1420
1421 //===----------------------------------------------------------------------===//
1422 // multiclass/template class for the new-value compare jumps instruction
1423 // with a register and an hardcoded 0/-1 immediate value.
1424 //===----------------------------------------------------------------------===//
1425
1426 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 11 in
1427 class NVJ_ConstImm_template<string mnemonic, bits<3> majOp, string ImmVal,
1428                             bit isNegCond, bit isTak>
1429   : NVInst_V4<(outs),
1430     (ins IntRegs:$src1, brtarget:$offset),
1431     "if ("#!if(isNegCond, "!","")#mnemonic
1432     #"($src1.new, #"#ImmVal#")) jump:"
1433     #!if(isTak, "t","nt")#" $offset",
1434     []>, Requires<[HasV4T]> {
1435
1436       let isTaken = isTak;
1437       let isPredicatedFalse = isNegCond;
1438       let isBrTaken = !if(isTaken, "true", "false");
1439
1440       bits<3> src1;
1441       bits<11> offset;
1442       let IClass = 0b0010;
1443       let Inst{26} = 0b1;
1444       let Inst{25-23} = majOp;
1445       let Inst{22} = isNegCond;
1446       let Inst{18-16} = src1;
1447       let Inst{13} = isTak;
1448       let Inst{21-20} = offset{10-9};
1449       let Inst{7-1} = offset{8-2};
1450 }
1451
1452 multiclass NVJ_ConstImm_cond<string mnemonic, bits<3> majOp, string ImmVal,
1453                              bit isNegCond> {
1454   // Branch not taken:
1455   def _nt_V4: NVJ_ConstImm_template<mnemonic, majOp, ImmVal, isNegCond, 0>;
1456   // Branch taken:
1457   def _t_V4: NVJ_ConstImm_template<mnemonic, majOp, ImmVal, isNegCond, 1>;
1458 }
1459
1460 multiclass NVJ_ConstImm_base<string mnemonic, string BaseOp, bits<3> majOp,
1461                              string ImmVal> {
1462   let BaseOpcode = BaseOp#_NVJ_ConstImm in {
1463   defm _t_Jumpnv : NVJ_ConstImm_cond<mnemonic, majOp, ImmVal, 0>; // True cond
1464   defm _f_Jumpnv : NVJ_ConstImm_cond<mnemonic, majOp, ImmVal, 1>; // False Cond
1465   }
1466 }
1467
1468 // if ([!]tstbit(Ns.new,#0)) jump:[n]t #r9:2
1469 // if ([!]cmp.eq(Ns.new,#-1)) jump:[n]t #r9:2
1470 // if ([!]cmp.gt(Ns.new,#-1)) jump:[n]t #r9:2
1471
1472 let isPredicated = 1, isBranch = 1, isNewValue = 1, isTerminator=1,
1473   Defs = [PC], hasSideEffects = 0 in {
1474   defm TSTBIT0  : NVJ_ConstImm_base<"tstbit", "TSTBIT", 0b011, "0">, PredRel;
1475   defm CMPEQn1  : NVJ_ConstImm_base<"cmp.eq", "CMPEQ",  0b100, "-1">, PredRel;
1476   defm CMPGTn1  : NVJ_ConstImm_base<"cmp.gt", "CMPGT",  0b101, "-1">, PredRel;
1477 }
1478
1479 //===----------------------------------------------------------------------===//
1480 // XTYPE/ALU +
1481 //===----------------------------------------------------------------------===//
1482
1483 //  Add and accumulate.
1484 //  Rd=add(Rs,add(Ru,#s6))
1485 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 6,
1486 validSubTargets = HasV4SubT in
1487 def ADDr_ADDri_V4 : MInst<(outs IntRegs:$dst),
1488           (ins IntRegs:$src1, IntRegs:$src2, s6Ext:$src3),
1489           "$dst = add($src1, add($src2, #$src3))",
1490           [(set (i32 IntRegs:$dst),
1491            (add (i32 IntRegs:$src1), (add (i32 IntRegs:$src2),
1492                                           s6_16ExtPred:$src3)))]>,
1493           Requires<[HasV4T]>;
1494
1495 //  Rd=add(Rs,sub(#s6,Ru))
1496 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 6,
1497 validSubTargets = HasV4SubT in
1498 def ADDr_SUBri_V4 : MInst<(outs IntRegs:$dst),
1499           (ins IntRegs:$src1, s6Ext:$src2, IntRegs:$src3),
1500           "$dst = add($src1, sub(#$src2, $src3))",
1501           [(set (i32 IntRegs:$dst),
1502            (add (i32 IntRegs:$src1), (sub s6_10ExtPred:$src2,
1503                                           (i32 IntRegs:$src3))))]>,
1504           Requires<[HasV4T]>;
1505
1506 // Generates the same instruction as ADDr_SUBri_V4 but matches different
1507 // pattern.
1508 //  Rd=add(Rs,sub(#s6,Ru))
1509 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 6,
1510 validSubTargets = HasV4SubT in
1511 def ADDri_SUBr_V4 : MInst<(outs IntRegs:$dst),
1512           (ins IntRegs:$src1, s6Ext:$src2, IntRegs:$src3),
1513           "$dst = add($src1, sub(#$src2, $src3))",
1514           [(set (i32 IntRegs:$dst),
1515                 (sub (add (i32 IntRegs:$src1), s6_10ExtPred:$src2),
1516                      (i32 IntRegs:$src3)))]>,
1517           Requires<[HasV4T]>;
1518
1519
1520 //  Add or subtract doublewords with carry.
1521 //TODO:
1522 //  Rdd=add(Rss,Rtt,Px):carry
1523 //TODO:
1524 //  Rdd=sub(Rss,Rtt,Px):carry
1525
1526
1527 //  Logical doublewords.
1528 //  Rdd=and(Rtt,~Rss)
1529 let validSubTargets = HasV4SubT in
1530 def ANDd_NOTd_V4 : MInst<(outs DoubleRegs:$dst),
1531           (ins DoubleRegs:$src1, DoubleRegs:$src2),
1532           "$dst = and($src1, ~$src2)",
1533           [(set (i64 DoubleRegs:$dst), (and (i64 DoubleRegs:$src1),
1534                                       (not (i64 DoubleRegs:$src2))))]>,
1535           Requires<[HasV4T]>;
1536
1537 //  Rdd=or(Rtt,~Rss)
1538 let validSubTargets = HasV4SubT in
1539 def ORd_NOTd_V4 : MInst<(outs DoubleRegs:$dst),
1540           (ins DoubleRegs:$src1, DoubleRegs:$src2),
1541           "$dst = or($src1, ~$src2)",
1542           [(set (i64 DoubleRegs:$dst),
1543            (or (i64 DoubleRegs:$src1), (not (i64 DoubleRegs:$src2))))]>,
1544           Requires<[HasV4T]>;
1545
1546
1547 //  Logical-logical doublewords.
1548 //  Rxx^=xor(Rss,Rtt)
1549 let validSubTargets = HasV4SubT in
1550 def XORd_XORdd: MInst_acc<(outs DoubleRegs:$dst),
1551           (ins DoubleRegs:$src1, DoubleRegs:$src2, DoubleRegs:$src3),
1552           "$dst ^= xor($src2, $src3)",
1553           [(set (i64 DoubleRegs:$dst),
1554            (xor (i64 DoubleRegs:$src1), (xor (i64 DoubleRegs:$src2),
1555                                              (i64 DoubleRegs:$src3))))],
1556           "$src1 = $dst">,
1557           Requires<[HasV4T]>;
1558
1559
1560 // Logical-logical words.
1561 // Rx=or(Ru,and(Rx,#s10))
1562 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 10,
1563 validSubTargets = HasV4SubT in
1564 def ORr_ANDri_V4 : MInst_acc<(outs IntRegs:$dst),
1565             (ins IntRegs:$src1, IntRegs: $src2, s10Ext:$src3),
1566             "$dst = or($src1, and($src2, #$src3))",
1567             [(set (i32 IntRegs:$dst),
1568                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1569                                                 s10ExtPred:$src3)))],
1570             "$src2 = $dst">,
1571             Requires<[HasV4T]>;
1572
1573 // Rx[&|^]=and(Rs,Rt)
1574 // Rx&=and(Rs,Rt)
1575 let validSubTargets = HasV4SubT in
1576 def ANDr_ANDrr_V4 : MInst_acc<(outs IntRegs:$dst),
1577             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1578             "$dst &= and($src2, $src3)",
1579             [(set (i32 IntRegs:$dst),
1580                   (and (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1581                                                  (i32 IntRegs:$src3))))],
1582             "$src1 = $dst">,
1583             Requires<[HasV4T]>;
1584
1585 // Rx|=and(Rs,Rt)
1586 let validSubTargets = HasV4SubT, CextOpcode = "ORr_ANDr", InputType = "reg" in
1587 def ORr_ANDrr_V4 : MInst_acc<(outs IntRegs:$dst),
1588             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1589             "$dst |= and($src2, $src3)",
1590             [(set (i32 IntRegs:$dst),
1591                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1592                                                 (i32 IntRegs:$src3))))],
1593             "$src1 = $dst">,
1594             Requires<[HasV4T]>, ImmRegRel;
1595
1596 // Rx^=and(Rs,Rt)
1597 let validSubTargets = HasV4SubT in
1598 def XORr_ANDrr_V4 : MInst_acc<(outs IntRegs:$dst),
1599             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1600             "$dst ^= and($src2, $src3)",
1601             [(set (i32 IntRegs:$dst),
1602              (xor (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1603                                             (i32 IntRegs:$src3))))],
1604             "$src1 = $dst">,
1605             Requires<[HasV4T]>;
1606
1607 // Rx[&|^]=and(Rs,~Rt)
1608 // Rx&=and(Rs,~Rt)
1609 let validSubTargets = HasV4SubT in
1610 def ANDr_ANDr_NOTr_V4 : MInst_acc<(outs IntRegs:$dst),
1611             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1612             "$dst &= and($src2, ~$src3)",
1613             [(set (i32 IntRegs:$dst),
1614                   (and (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1615                                                  (not (i32 IntRegs:$src3)))))],
1616             "$src1 = $dst">,
1617             Requires<[HasV4T]>;
1618
1619 // Rx|=and(Rs,~Rt)
1620 let validSubTargets = HasV4SubT in
1621 def ORr_ANDr_NOTr_V4 : MInst_acc<(outs IntRegs:$dst),
1622             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1623             "$dst |= and($src2, ~$src3)",
1624             [(set (i32 IntRegs:$dst),
1625              (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1626                                            (not (i32 IntRegs:$src3)))))],
1627             "$src1 = $dst">,
1628             Requires<[HasV4T]>;
1629
1630 // Rx^=and(Rs,~Rt)
1631 let validSubTargets = HasV4SubT in
1632 def XORr_ANDr_NOTr_V4 : MInst_acc<(outs IntRegs:$dst),
1633             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1634             "$dst ^= and($src2, ~$src3)",
1635             [(set (i32 IntRegs:$dst),
1636              (xor (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1637                                             (not (i32 IntRegs:$src3)))))],
1638             "$src1 = $dst">,
1639             Requires<[HasV4T]>;
1640
1641 // Rx[&|^]=or(Rs,Rt)
1642 // Rx&=or(Rs,Rt)
1643 let validSubTargets = HasV4SubT in
1644 def ANDr_ORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1645             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1646             "$dst &= or($src2, $src3)",
1647             [(set (i32 IntRegs:$dst),
1648                   (and (i32 IntRegs:$src1), (or (i32 IntRegs:$src2),
1649                                                 (i32 IntRegs:$src3))))],
1650             "$src1 = $dst">,
1651             Requires<[HasV4T]>;
1652
1653 // Rx|=or(Rs,Rt)
1654 let validSubTargets = HasV4SubT, CextOpcode = "ORr_ORr", InputType = "reg" in
1655 def ORr_ORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1656             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1657             "$dst |= or($src2, $src3)",
1658             [(set (i32 IntRegs:$dst),
1659                   (or (i32 IntRegs:$src1), (or (i32 IntRegs:$src2),
1660                                                (i32 IntRegs:$src3))))],
1661             "$src1 = $dst">,
1662             Requires<[HasV4T]>, ImmRegRel;
1663
1664 // Rx^=or(Rs,Rt)
1665 let validSubTargets = HasV4SubT in
1666 def XORr_ORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1667             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1668             "$dst ^= or($src2, $src3)",
1669             [(set (i32 IntRegs:$dst),
1670              (xor (i32 IntRegs:$src1), (or (i32 IntRegs:$src2),
1671                                            (i32 IntRegs:$src3))))],
1672             "$src1 = $dst">,
1673             Requires<[HasV4T]>;
1674
1675 // Rx[&|^]=xor(Rs,Rt)
1676 // Rx&=xor(Rs,Rt)
1677 let validSubTargets = HasV4SubT in
1678 def ANDr_XORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1679             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1680             "$dst &= xor($src2, $src3)",
1681             [(set (i32 IntRegs:$dst),
1682                   (and (i32 IntRegs:$src1), (xor (i32 IntRegs:$src2),
1683                                                  (i32 IntRegs:$src3))))],
1684             "$src1 = $dst">,
1685             Requires<[HasV4T]>;
1686
1687 // Rx|=xor(Rs,Rt)
1688 let validSubTargets = HasV4SubT in
1689 def ORr_XORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1690             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1691             "$dst |= xor($src2, $src3)",
1692             [(set (i32 IntRegs:$dst),
1693                   (and (i32 IntRegs:$src1), (xor (i32 IntRegs:$src2),
1694                                                  (i32 IntRegs:$src3))))],
1695             "$src1 = $dst">,
1696             Requires<[HasV4T]>;
1697
1698 // Rx^=xor(Rs,Rt)
1699 let validSubTargets = HasV4SubT in
1700 def XORr_XORrr_V4 : MInst_acc<(outs IntRegs:$dst),
1701             (ins IntRegs:$src1, IntRegs: $src2, IntRegs:$src3),
1702             "$dst ^= xor($src2, $src3)",
1703             [(set (i32 IntRegs:$dst),
1704              (and (i32 IntRegs:$src1), (xor (i32 IntRegs:$src2),
1705                                             (i32 IntRegs:$src3))))],
1706             "$src1 = $dst">,
1707             Requires<[HasV4T]>;
1708
1709 // Rx|=and(Rs,#s10)
1710 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 10,
1711 validSubTargets = HasV4SubT, CextOpcode = "ORr_ANDr", InputType = "imm" in
1712 def ORr_ANDri2_V4 : MInst_acc<(outs IntRegs:$dst),
1713             (ins IntRegs:$src1, IntRegs: $src2, s10Ext:$src3),
1714             "$dst |= and($src2, #$src3)",
1715             [(set (i32 IntRegs:$dst),
1716                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1717                                                 s10ExtPred:$src3)))],
1718             "$src1 = $dst">,
1719             Requires<[HasV4T]>, ImmRegRel;
1720
1721 // Rx|=or(Rs,#s10)
1722 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 10,
1723 validSubTargets = HasV4SubT, CextOpcode = "ORr_ORr", InputType = "imm" in
1724 def ORr_ORri_V4 : MInst_acc<(outs IntRegs:$dst),
1725             (ins IntRegs:$src1, IntRegs: $src2, s10Ext:$src3),
1726             "$dst |= or($src2, #$src3)",
1727             [(set (i32 IntRegs:$dst),
1728                   (or (i32 IntRegs:$src1), (and (i32 IntRegs:$src2),
1729                                                 s10ExtPred:$src3)))],
1730             "$src1 = $dst">,
1731             Requires<[HasV4T]>, ImmRegRel;
1732
1733
1734 //    Modulo wrap
1735 //        Rd=modwrap(Rs,Rt)
1736 //    Round
1737 //        Rd=cround(Rs,#u5)
1738 //        Rd=cround(Rs,Rt)
1739 //        Rd=round(Rs,#u5)[:sat]
1740 //        Rd=round(Rs,Rt)[:sat]
1741 //    Vector reduce add unsigned halfwords
1742 //        Rd=vraddh(Rss,Rtt)
1743 //    Vector add bytes
1744 //        Rdd=vaddb(Rss,Rtt)
1745 //    Vector conditional negate
1746 //        Rdd=vcnegh(Rss,Rt)
1747 //        Rxx+=vrcnegh(Rss,Rt)
1748 //    Vector maximum bytes
1749 //        Rdd=vmaxb(Rtt,Rss)
1750 //    Vector reduce maximum halfwords
1751 //        Rxx=vrmaxh(Rss,Ru)
1752 //        Rxx=vrmaxuh(Rss,Ru)
1753 //    Vector reduce maximum words
1754 //        Rxx=vrmaxuw(Rss,Ru)
1755 //        Rxx=vrmaxw(Rss,Ru)
1756 //    Vector minimum bytes
1757 //        Rdd=vminb(Rtt,Rss)
1758 //    Vector reduce minimum halfwords
1759 //        Rxx=vrminh(Rss,Ru)
1760 //        Rxx=vrminuh(Rss,Ru)
1761 //    Vector reduce minimum words
1762 //        Rxx=vrminuw(Rss,Ru)
1763 //        Rxx=vrminw(Rss,Ru)
1764 //    Vector subtract bytes
1765 //        Rdd=vsubb(Rss,Rtt)
1766
1767 //===----------------------------------------------------------------------===//
1768 // XTYPE/ALU -
1769 //===----------------------------------------------------------------------===//
1770
1771
1772 //===----------------------------------------------------------------------===//
1773 // XTYPE/MPY +
1774 //===----------------------------------------------------------------------===//
1775
1776 // Multiply and user lower result.
1777 // Rd=add(#u6,mpyi(Rs,#U6))
1778 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 6,
1779 validSubTargets = HasV4SubT in
1780 def ADDi_MPYri_V4 : MInst<(outs IntRegs:$dst),
1781             (ins u6Ext:$src1, IntRegs:$src2, u6Imm:$src3),
1782             "$dst = add(#$src1, mpyi($src2, #$src3))",
1783             [(set (i32 IntRegs:$dst),
1784                   (add (mul (i32 IntRegs:$src2), u6ImmPred:$src3),
1785                        u6ExtPred:$src1))]>,
1786             Requires<[HasV4T]>;
1787
1788 // Rd=add(##,mpyi(Rs,#U6))
1789 def : Pat <(add (mul (i32 IntRegs:$src2), u6ImmPred:$src3),
1790                      (HexagonCONST32 tglobaladdr:$src1)),
1791            (i32 (ADDi_MPYri_V4 tglobaladdr:$src1, IntRegs:$src2,
1792                                u6ImmPred:$src3))>;
1793
1794 // Rd=add(#u6,mpyi(Rs,Rt))
1795 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 6,
1796 validSubTargets = HasV4SubT, InputType = "imm", CextOpcode = "ADD_MPY" in
1797 def ADDi_MPYrr_V4 : MInst<(outs IntRegs:$dst),
1798             (ins u6Ext:$src1, IntRegs:$src2, IntRegs:$src3),
1799             "$dst = add(#$src1, mpyi($src2, $src3))",
1800             [(set (i32 IntRegs:$dst),
1801                   (add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
1802                        u6ExtPred:$src1))]>,
1803             Requires<[HasV4T]>, ImmRegRel;
1804
1805 // Rd=add(##,mpyi(Rs,Rt))
1806 def : Pat <(add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
1807                      (HexagonCONST32 tglobaladdr:$src1)),
1808            (i32 (ADDi_MPYrr_V4 tglobaladdr:$src1, IntRegs:$src2,
1809                                IntRegs:$src3))>;
1810
1811 // Rd=add(Ru,mpyi(#u6:2,Rs))
1812 let validSubTargets = HasV4SubT in
1813 def ADDr_MPYir_V4 : MInst<(outs IntRegs:$dst),
1814             (ins IntRegs:$src1, u6Imm:$src2, IntRegs:$src3),
1815             "$dst = add($src1, mpyi(#$src2, $src3))",
1816             [(set (i32 IntRegs:$dst),
1817              (add (i32 IntRegs:$src1), (mul (i32 IntRegs:$src3),
1818                                             u6_2ImmPred:$src2)))]>,
1819             Requires<[HasV4T]>;
1820
1821 // Rd=add(Ru,mpyi(Rs,#u6))
1822 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 6,
1823 validSubTargets = HasV4SubT, InputType = "imm", CextOpcode = "ADD_MPY" in
1824 def ADDr_MPYri_V4 : MInst<(outs IntRegs:$dst),
1825             (ins IntRegs:$src1, IntRegs:$src2, u6Ext:$src3),
1826             "$dst = add($src1, mpyi($src2, #$src3))",
1827             [(set (i32 IntRegs:$dst),
1828                   (add (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
1829                                                  u6ExtPred:$src3)))]>,
1830             Requires<[HasV4T]>, ImmRegRel;
1831
1832 // Rx=add(Ru,mpyi(Rx,Rs))
1833 let validSubTargets = HasV4SubT, InputType = "reg", CextOpcode = "ADD_MPY" in
1834 def ADDr_MPYrr_V4 : MInst_acc<(outs IntRegs:$dst),
1835             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1836             "$dst = add($src1, mpyi($src2, $src3))",
1837             [(set (i32 IntRegs:$dst),
1838              (add (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
1839                                             (i32 IntRegs:$src3))))],
1840             "$src2 = $dst">,
1841             Requires<[HasV4T]>, ImmRegRel;
1842
1843
1844 // Polynomial multiply words
1845 // Rdd=pmpyw(Rs,Rt)
1846 // Rxx^=pmpyw(Rs,Rt)
1847
1848 // Vector reduce multiply word by signed half (32x16)
1849 // Rdd=vrmpyweh(Rss,Rtt)[:<<1]
1850 // Rdd=vrmpywoh(Rss,Rtt)[:<<1]
1851 // Rxx+=vrmpyweh(Rss,Rtt)[:<<1]
1852 // Rxx+=vrmpywoh(Rss,Rtt)[:<<1]
1853
1854 // Multiply and use upper result
1855 // Rd=mpy(Rs,Rt.H):<<1:sat
1856 // Rd=mpy(Rs,Rt.L):<<1:sat
1857 // Rd=mpy(Rs,Rt):<<1
1858 // Rd=mpy(Rs,Rt):<<1:sat
1859 // Rd=mpysu(Rs,Rt)
1860 // Rx+=mpy(Rs,Rt):<<1:sat
1861 // Rx-=mpy(Rs,Rt):<<1:sat
1862
1863 // Vector multiply bytes
1864 // Rdd=vmpybsu(Rs,Rt)
1865 // Rdd=vmpybu(Rs,Rt)
1866 // Rxx+=vmpybsu(Rs,Rt)
1867 // Rxx+=vmpybu(Rs,Rt)
1868
1869 // Vector polynomial multiply halfwords
1870 // Rdd=vpmpyh(Rs,Rt)
1871 // Rxx^=vpmpyh(Rs,Rt)
1872
1873 //===----------------------------------------------------------------------===//
1874 // XTYPE/MPY -
1875 //===----------------------------------------------------------------------===//
1876
1877
1878 //===----------------------------------------------------------------------===//
1879 // XTYPE/SHIFT +
1880 //===----------------------------------------------------------------------===//
1881
1882 // Shift by immediate and accumulate.
1883 // Rx=add(#u8,asl(Rx,#U5))
1884 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1885 validSubTargets = HasV4SubT in
1886 def ADDi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
1887             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1888             "$dst = add(#$src1, asl($src2, #$src3))",
1889             [(set (i32 IntRegs:$dst),
1890                   (add (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
1891                        u8ExtPred:$src1))],
1892             "$src2 = $dst">,
1893             Requires<[HasV4T]>;
1894
1895 // Rx=add(#u8,lsr(Rx,#U5))
1896 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1897 validSubTargets = HasV4SubT in
1898 def ADDi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
1899             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1900             "$dst = add(#$src1, lsr($src2, #$src3))",
1901             [(set (i32 IntRegs:$dst),
1902                   (add (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
1903                        u8ExtPred:$src1))],
1904             "$src2 = $dst">,
1905             Requires<[HasV4T]>;
1906
1907 // Rx=sub(#u8,asl(Rx,#U5))
1908 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1909 validSubTargets = HasV4SubT in
1910 def SUBi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
1911             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1912             "$dst = sub(#$src1, asl($src2, #$src3))",
1913             [(set (i32 IntRegs:$dst),
1914                   (sub (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
1915                        u8ExtPred:$src1))],
1916             "$src2 = $dst">,
1917             Requires<[HasV4T]>;
1918
1919 // Rx=sub(#u8,lsr(Rx,#U5))
1920 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1921 validSubTargets = HasV4SubT in
1922 def SUBi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
1923             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1924             "$dst = sub(#$src1, lsr($src2, #$src3))",
1925             [(set (i32 IntRegs:$dst),
1926                   (sub (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
1927                        u8ExtPred:$src1))],
1928             "$src2 = $dst">,
1929             Requires<[HasV4T]>;
1930
1931
1932 //Shift by immediate and logical.
1933 //Rx=and(#u8,asl(Rx,#U5))
1934 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1935 validSubTargets = HasV4SubT in
1936 def ANDi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
1937             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1938             "$dst = and(#$src1, asl($src2, #$src3))",
1939             [(set (i32 IntRegs:$dst),
1940                   (and (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
1941                        u8ExtPred:$src1))],
1942             "$src2 = $dst">,
1943             Requires<[HasV4T]>;
1944
1945 //Rx=and(#u8,lsr(Rx,#U5))
1946 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1947 validSubTargets = HasV4SubT in
1948 def ANDi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
1949             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1950             "$dst = and(#$src1, lsr($src2, #$src3))",
1951             [(set (i32 IntRegs:$dst),
1952                   (and (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
1953                        u8ExtPred:$src1))],
1954             "$src2 = $dst">,
1955             Requires<[HasV4T]>;
1956
1957 //Rx=or(#u8,asl(Rx,#U5))
1958 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1959 AddedComplexity = 30, validSubTargets = HasV4SubT in
1960 def ORi_ASLri_V4 : MInst_acc<(outs IntRegs:$dst),
1961             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1962             "$dst = or(#$src1, asl($src2, #$src3))",
1963             [(set (i32 IntRegs:$dst),
1964                   (or (shl (i32 IntRegs:$src2), u5ImmPred:$src3),
1965                       u8ExtPred:$src1))],
1966             "$src2 = $dst">,
1967             Requires<[HasV4T]>;
1968
1969 //Rx=or(#u8,lsr(Rx,#U5))
1970 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0, opExtentBits = 8,
1971 AddedComplexity = 30, validSubTargets = HasV4SubT in
1972 def ORi_LSRri_V4 : MInst_acc<(outs IntRegs:$dst),
1973             (ins u8Ext:$src1, IntRegs:$src2, u5Imm:$src3),
1974             "$dst = or(#$src1, lsr($src2, #$src3))",
1975             [(set (i32 IntRegs:$dst),
1976                   (or (srl (i32 IntRegs:$src2), u5ImmPred:$src3),
1977                       u8ExtPred:$src1))],
1978             "$src2 = $dst">,
1979             Requires<[HasV4T]>;
1980
1981
1982 //Shift by register.
1983 //Rd=lsl(#s6,Rt)
1984 let validSubTargets = HasV4SubT in {
1985 def LSLi_V4 : MInst<(outs IntRegs:$dst), (ins s6Imm:$src1, IntRegs:$src2),
1986             "$dst = lsl(#$src1, $src2)",
1987             [(set (i32 IntRegs:$dst), (shl s6ImmPred:$src1,
1988                                            (i32 IntRegs:$src2)))]>,
1989             Requires<[HasV4T]>;
1990
1991
1992 //Shift by register and logical.
1993 //Rxx^=asl(Rss,Rt)
1994 def ASLd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
1995             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
1996             "$dst ^= asl($src2, $src3)",
1997             [(set (i64 DoubleRegs:$dst),
1998                   (xor (i64 DoubleRegs:$src1), (shl (i64 DoubleRegs:$src2),
1999                                                     (i32 IntRegs:$src3))))],
2000             "$src1 = $dst">,
2001             Requires<[HasV4T]>;
2002
2003 //Rxx^=asr(Rss,Rt)
2004 def ASRd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
2005             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
2006             "$dst ^= asr($src2, $src3)",
2007             [(set (i64 DoubleRegs:$dst),
2008                   (xor (i64 DoubleRegs:$src1), (sra (i64 DoubleRegs:$src2),
2009                                                     (i32 IntRegs:$src3))))],
2010             "$src1 = $dst">,
2011             Requires<[HasV4T]>;
2012
2013 //Rxx^=lsl(Rss,Rt)
2014 def LSLd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
2015             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
2016             "$dst ^= lsl($src2, $src3)",
2017             [(set (i64 DoubleRegs:$dst), (xor (i64 DoubleRegs:$src1),
2018                                               (shl (i64 DoubleRegs:$src2),
2019                                                    (i32 IntRegs:$src3))))],
2020             "$src1 = $dst">,
2021             Requires<[HasV4T]>;
2022
2023 //Rxx^=lsr(Rss,Rt)
2024 def LSRd_rr_xor_V4 : MInst_acc<(outs DoubleRegs:$dst),
2025             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
2026             "$dst ^= lsr($src2, $src3)",
2027             [(set (i64 DoubleRegs:$dst),
2028                   (xor (i64 DoubleRegs:$src1), (srl (i64 DoubleRegs:$src2),
2029                                                     (i32 IntRegs:$src3))))],
2030             "$src1 = $dst">,
2031             Requires<[HasV4T]>;
2032 }
2033
2034 //===----------------------------------------------------------------------===//
2035 // XTYPE/SHIFT -
2036 //===----------------------------------------------------------------------===//
2037
2038 //===----------------------------------------------------------------------===//
2039 // MEMOP: Word, Half, Byte
2040 //===----------------------------------------------------------------------===//
2041
2042 def MEMOPIMM : SDNodeXForm<imm, [{
2043   // Call the transformation function XformM5ToU5Imm to get the negative
2044   // immediate's positive counterpart.
2045   int32_t imm = N->getSExtValue();
2046   return XformM5ToU5Imm(imm);
2047 }]>;
2048
2049 def MEMOPIMM_HALF : SDNodeXForm<imm, [{
2050   // -1 .. -31 represented as 65535..65515
2051   // assigning to a short restores our desired signed value.
2052   // Call the transformation function XformM5ToU5Imm to get the negative
2053   // immediate's positive counterpart.
2054   int16_t imm = N->getSExtValue();
2055   return XformM5ToU5Imm(imm);
2056 }]>;
2057
2058 def MEMOPIMM_BYTE : SDNodeXForm<imm, [{
2059   // -1 .. -31 represented as 255..235
2060   // assigning to a char restores our desired signed value.
2061   // Call the transformation function XformM5ToU5Imm to get the negative
2062   // immediate's positive counterpart.
2063   int8_t imm = N->getSExtValue();
2064   return XformM5ToU5Imm(imm);
2065 }]>;
2066
2067 def SETMEMIMM : SDNodeXForm<imm, [{
2068    // Return the bit position we will set [0-31].
2069    // As an SDNode.
2070    int32_t imm = N->getSExtValue();
2071    return XformMskToBitPosU5Imm(imm);
2072 }]>;
2073
2074 def CLRMEMIMM : SDNodeXForm<imm, [{
2075    // Return the bit position we will clear [0-31].
2076    // As an SDNode.
2077    // we bit negate the value first
2078    int32_t imm = ~(N->getSExtValue());
2079    return XformMskToBitPosU5Imm(imm);
2080 }]>;
2081
2082 def SETMEMIMM_SHORT : SDNodeXForm<imm, [{
2083    // Return the bit position we will set [0-15].
2084    // As an SDNode.
2085    int16_t imm = N->getSExtValue();
2086    return XformMskToBitPosU4Imm(imm);
2087 }]>;
2088
2089 def CLRMEMIMM_SHORT : SDNodeXForm<imm, [{
2090    // Return the bit position we will clear [0-15].
2091    // As an SDNode.
2092    // we bit negate the value first
2093    int16_t imm = ~(N->getSExtValue());
2094    return XformMskToBitPosU4Imm(imm);
2095 }]>;
2096
2097 def SETMEMIMM_BYTE : SDNodeXForm<imm, [{
2098    // Return the bit position we will set [0-7].
2099    // As an SDNode.
2100    int8_t imm =  N->getSExtValue();
2101    return XformMskToBitPosU3Imm(imm);
2102 }]>;
2103
2104 def CLRMEMIMM_BYTE : SDNodeXForm<imm, [{
2105    // Return the bit position we will clear [0-7].
2106    // As an SDNode.
2107    // we bit negate the value first
2108    int8_t imm = ~(N->getSExtValue());
2109    return XformMskToBitPosU3Imm(imm);
2110 }]>;
2111
2112 //===----------------------------------------------------------------------===//
2113 // Template class for MemOp instructions with the register value.
2114 //===----------------------------------------------------------------------===//
2115 class MemOp_rr_base <string opc, bits<2> opcBits, Operand ImmOp,
2116                      string memOp, bits<2> memOpBits> :
2117       MEMInst_V4<(outs),
2118                  (ins IntRegs:$base, ImmOp:$offset, IntRegs:$delta),
2119                  opc#"($base+#$offset)"#memOp#"$delta",
2120                  []>,
2121                  Requires<[HasV4T, UseMEMOP]> {
2122
2123     bits<5> base;
2124     bits<5> delta;
2125     bits<32> offset;
2126     bits<6> offsetBits; // memb - u6:0 , memh - u6:1, memw - u6:2
2127
2128     let offsetBits = !if (!eq(opcBits, 0b00), offset{5-0},
2129                      !if (!eq(opcBits, 0b01), offset{6-1},
2130                      !if (!eq(opcBits, 0b10), offset{7-2},0)));
2131
2132     let IClass = 0b0011;
2133     let Inst{27-24} = 0b1110;
2134     let Inst{22-21} = opcBits;
2135     let Inst{20-16} = base;
2136     let Inst{13} = 0b0;
2137     let Inst{12-7} = offsetBits;
2138     let Inst{6-5} = memOpBits;
2139     let Inst{4-0} = delta;
2140 }
2141
2142 //===----------------------------------------------------------------------===//
2143 // Template class for MemOp instructions with the immediate value.
2144 //===----------------------------------------------------------------------===//
2145 class MemOp_ri_base <string opc, bits<2> opcBits, Operand ImmOp,
2146                      string memOp, bits<2> memOpBits> :
2147       MEMInst_V4 <(outs),
2148                   (ins IntRegs:$base, ImmOp:$offset, u5Imm:$delta),
2149                   opc#"($base+#$offset)"#memOp#"#$delta"
2150                   #!if(memOpBits{1},")", ""), // clrbit, setbit - include ')'
2151                   []>,
2152                   Requires<[HasV4T, UseMEMOP]> {
2153
2154     bits<5> base;
2155     bits<5> delta;
2156     bits<32> offset;
2157     bits<6> offsetBits; // memb - u6:0 , memh - u6:1, memw - u6:2
2158
2159     let offsetBits = !if (!eq(opcBits, 0b00), offset{5-0},
2160                      !if (!eq(opcBits, 0b01), offset{6-1},
2161                      !if (!eq(opcBits, 0b10), offset{7-2},0)));
2162
2163     let IClass = 0b0011;
2164     let Inst{27-24} = 0b1111;
2165     let Inst{22-21} = opcBits;
2166     let Inst{20-16} = base;
2167     let Inst{13} = 0b0;
2168     let Inst{12-7} = offsetBits;
2169     let Inst{6-5} = memOpBits;
2170     let Inst{4-0} = delta;
2171 }
2172
2173 // multiclass to define MemOp instructions with register operand.
2174 multiclass MemOp_rr<string opc, bits<2> opcBits, Operand ImmOp> {
2175   def _ADD#NAME#_V4 : MemOp_rr_base <opc, opcBits, ImmOp, " += ", 0b00>; // add
2176   def _SUB#NAME#_V4 : MemOp_rr_base <opc, opcBits, ImmOp, " -= ", 0b01>; // sub
2177   def _AND#NAME#_V4 : MemOp_rr_base <opc, opcBits, ImmOp, " &= ", 0b10>; // and
2178   def _OR#NAME#_V4  : MemOp_rr_base <opc, opcBits, ImmOp, " |= ", 0b11>; // or
2179 }
2180
2181 // multiclass to define MemOp instructions with immediate Operand.
2182 multiclass MemOp_ri<string opc, bits<2> opcBits, Operand ImmOp> {
2183   def _ADD#NAME#_V4 : MemOp_ri_base <opc, opcBits, ImmOp, " += ", 0b00 >;
2184   def _SUB#NAME#_V4 : MemOp_ri_base <opc, opcBits, ImmOp, " -= ", 0b01 >;
2185   def _CLRBIT#NAME#_V4 : MemOp_ri_base<opc, opcBits, ImmOp, " =clrbit(", 0b10>;
2186   def _SETBIT#NAME#_V4 : MemOp_ri_base<opc, opcBits, ImmOp, " =setbit(", 0b11>;
2187 }
2188
2189 multiclass MemOp_base <string opc, bits<2> opcBits, Operand ImmOp> {
2190   defm r : MemOp_rr <opc, opcBits, ImmOp>;
2191   defm i : MemOp_ri <opc, opcBits, ImmOp>;
2192 }
2193
2194 // Define MemOp instructions.
2195 let isExtendable = 1, opExtendable = 1, isExtentSigned = 0,
2196 validSubTargets =HasV4SubT in {
2197   let opExtentBits = 6, accessSize = ByteAccess in
2198   defm MemOPb : MemOp_base <"memb", 0b00, u6_0Ext>;
2199
2200   let opExtentBits = 7, accessSize = HalfWordAccess in
2201   defm MemOPh : MemOp_base <"memh", 0b01, u6_1Ext>;
2202
2203   let opExtentBits = 8, accessSize = WordAccess in
2204   defm MemOPw : MemOp_base <"memw", 0b10, u6_2Ext>;
2205 }
2206
2207 //===----------------------------------------------------------------------===//
2208 // Multiclass to define 'Def Pats' for ALU operations on the memory
2209 // Here value used for the ALU operation is an immediate value.
2210 // mem[bh](Rs+#0) += #U5
2211 // mem[bh](Rs+#u6) += #U5
2212 //===----------------------------------------------------------------------===//
2213
2214 multiclass MemOpi_u5Pats <PatFrag ldOp, PatFrag stOp, PatLeaf ExtPred,
2215                           InstHexagon MI, SDNode OpNode> {
2216   let AddedComplexity = 180 in
2217   def : Pat < (stOp (OpNode (ldOp IntRegs:$addr), u5ImmPred:$addend),
2218                     IntRegs:$addr),
2219               (MI IntRegs:$addr, #0, u5ImmPred:$addend )>;
2220
2221   let AddedComplexity = 190 in
2222   def : Pat <(stOp (OpNode (ldOp (add IntRegs:$base, ExtPred:$offset)),
2223                      u5ImmPred:$addend),
2224              (add IntRegs:$base, ExtPred:$offset)),
2225        (MI IntRegs:$base, ExtPred:$offset, u5ImmPred:$addend)>;
2226 }
2227
2228 multiclass MemOpi_u5ALUOp<PatFrag ldOp, PatFrag stOp, PatLeaf ExtPred,
2229                           InstHexagon addMI, InstHexagon subMI> {
2230   defm : MemOpi_u5Pats<ldOp, stOp, ExtPred, addMI, add>;
2231   defm : MemOpi_u5Pats<ldOp, stOp, ExtPred, subMI, sub>;
2232 }
2233
2234 multiclass MemOpi_u5ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2235   // Half Word
2236   defm : MemOpi_u5ALUOp <ldOpHalf, truncstorei16, u6_1ExtPred,
2237                          MemOPh_ADDi_V4, MemOPh_SUBi_V4>;
2238   // Byte
2239   defm : MemOpi_u5ALUOp <ldOpByte, truncstorei8, u6ExtPred,
2240                          MemOPb_ADDi_V4, MemOPb_SUBi_V4>;
2241 }
2242
2243 let Predicates = [HasV4T, UseMEMOP] in {
2244   defm : MemOpi_u5ExtType<zextloadi8, zextloadi16>; // zero extend
2245   defm : MemOpi_u5ExtType<sextloadi8, sextloadi16>; // sign extend
2246   defm : MemOpi_u5ExtType<extloadi8,  extloadi16>;  // any extend
2247
2248   // Word
2249   defm : MemOpi_u5ALUOp <load, store, u6_2ExtPred, MemOPw_ADDi_V4,
2250                          MemOPw_SUBi_V4>;
2251 }
2252
2253 //===----------------------------------------------------------------------===//
2254 // multiclass to define 'Def Pats' for ALU operations on the memory.
2255 // Here value used for the ALU operation is a negative value.
2256 // mem[bh](Rs+#0) += #m5
2257 // mem[bh](Rs+#u6) += #m5
2258 //===----------------------------------------------------------------------===//
2259
2260 multiclass MemOpi_m5Pats <PatFrag ldOp, PatFrag stOp, PatLeaf extPred,
2261                           PatLeaf immPred, ComplexPattern addrPred,
2262                           SDNodeXForm xformFunc, InstHexagon MI> {
2263   let AddedComplexity = 190 in
2264   def : Pat <(stOp (add (ldOp IntRegs:$addr), immPred:$subend),
2265                    IntRegs:$addr),
2266              (MI IntRegs:$addr, #0, (xformFunc immPred:$subend) )>;
2267
2268   let AddedComplexity = 195 in
2269   def : Pat<(stOp (add (ldOp (add IntRegs:$base, extPred:$offset)),
2270                        immPred:$subend),
2271                   (add IntRegs:$base, extPred:$offset)),
2272             (MI IntRegs:$base, extPred:$offset, (xformFunc immPred:$subend))>;
2273 }
2274
2275 multiclass MemOpi_m5ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2276   // Half Word
2277   defm : MemOpi_m5Pats <ldOpHalf, truncstorei16, u6_1ExtPred, m5HImmPred,
2278                         ADDRriU6_1, MEMOPIMM_HALF, MemOPh_SUBi_V4>;
2279   // Byte
2280   defm : MemOpi_m5Pats <ldOpByte, truncstorei8, u6ExtPred, m5BImmPred,
2281                         ADDRriU6_0, MEMOPIMM_BYTE, MemOPb_SUBi_V4>;
2282 }
2283
2284 let Predicates = [HasV4T, UseMEMOP] in {
2285   defm : MemOpi_m5ExtType<zextloadi8, zextloadi16>; // zero extend
2286   defm : MemOpi_m5ExtType<sextloadi8, sextloadi16>; // sign extend
2287   defm : MemOpi_m5ExtType<extloadi8,  extloadi16>;  // any extend
2288
2289   // Word
2290   defm : MemOpi_m5Pats <load, store, u6_2ExtPred, m5ImmPred,
2291                           ADDRriU6_2, MEMOPIMM, MemOPw_SUBi_V4>;
2292 }
2293
2294 //===----------------------------------------------------------------------===//
2295 // Multiclass to define 'def Pats' for bit operations on the memory.
2296 // mem[bhw](Rs+#0) = [clrbit|setbit](#U5)
2297 // mem[bhw](Rs+#u6) = [clrbit|setbit](#U5)
2298 //===----------------------------------------------------------------------===//
2299
2300 multiclass MemOpi_bitPats <PatFrag ldOp, PatFrag stOp, PatLeaf immPred,
2301                      PatLeaf extPred, ComplexPattern addrPred,
2302                      SDNodeXForm xformFunc, InstHexagon MI, SDNode OpNode> {
2303
2304   // mem[bhw](Rs+#u6:[012]) = [clrbit|setbit](#U5)
2305   let AddedComplexity = 250 in
2306   def : Pat<(stOp (OpNode (ldOp (add IntRegs:$base, extPred:$offset)),
2307                           immPred:$bitend),
2308                   (add IntRegs:$base, extPred:$offset)),
2309             (MI IntRegs:$base, extPred:$offset, (xformFunc immPred:$bitend))>;
2310
2311   // mem[bhw](Rs+#0) = [clrbit|setbit](#U5)
2312   let AddedComplexity = 225 in
2313   def : Pat <(stOp (OpNode (ldOp (addrPred IntRegs:$addr, extPred:$offset)),
2314                            immPred:$bitend),
2315                    (addrPred (i32 IntRegs:$addr), extPred:$offset)),
2316              (MI IntRegs:$addr, extPred:$offset, (xformFunc immPred:$bitend))>;
2317 }
2318
2319 multiclass MemOpi_bitExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2320   // Byte - clrbit
2321   defm : MemOpi_bitPats<ldOpByte, truncstorei8, Clr3ImmPred, u6ExtPred,
2322                        ADDRriU6_0, CLRMEMIMM_BYTE, MemOPb_CLRBITi_V4, and>;
2323   // Byte - setbit
2324   defm : MemOpi_bitPats<ldOpByte, truncstorei8, Set3ImmPred,  u6ExtPred,
2325                        ADDRriU6_0, SETMEMIMM_BYTE, MemOPb_SETBITi_V4, or>;
2326   // Half Word - clrbit
2327   defm : MemOpi_bitPats<ldOpHalf, truncstorei16, Clr4ImmPred, u6_1ExtPred,
2328                        ADDRriU6_1, CLRMEMIMM_SHORT, MemOPh_CLRBITi_V4, and>;
2329   // Half Word - setbit
2330   defm : MemOpi_bitPats<ldOpHalf, truncstorei16, Set4ImmPred, u6_1ExtPred,
2331                        ADDRriU6_1, SETMEMIMM_SHORT, MemOPh_SETBITi_V4, or>;
2332 }
2333
2334 let Predicates = [HasV4T, UseMEMOP] in {
2335   // mem[bh](Rs+#0) = [clrbit|setbit](#U5)
2336   // mem[bh](Rs+#u6:[01]) = [clrbit|setbit](#U5)
2337   defm : MemOpi_bitExtType<zextloadi8, zextloadi16>; // zero extend
2338   defm : MemOpi_bitExtType<sextloadi8, sextloadi16>; // sign extend
2339   defm : MemOpi_bitExtType<extloadi8,  extloadi16>;  // any extend
2340
2341   // memw(Rs+#0) = [clrbit|setbit](#U5)
2342   // memw(Rs+#u6:2) = [clrbit|setbit](#U5)
2343   defm : MemOpi_bitPats<load, store, Clr5ImmPred, u6_2ExtPred, ADDRriU6_2,
2344                        CLRMEMIMM, MemOPw_CLRBITi_V4, and>;
2345   defm : MemOpi_bitPats<load, store, Set5ImmPred, u6_2ExtPred, ADDRriU6_2,
2346                        SETMEMIMM, MemOPw_SETBITi_V4, or>;
2347 }
2348
2349 //===----------------------------------------------------------------------===//
2350 // Multiclass to define 'def Pats' for ALU operations on the memory
2351 // where addend is a register.
2352 // mem[bhw](Rs+#0) [+-&|]= Rt
2353 // mem[bhw](Rs+#U6:[012]) [+-&|]= Rt
2354 //===----------------------------------------------------------------------===//
2355
2356 multiclass MemOpr_Pats <PatFrag ldOp, PatFrag stOp, ComplexPattern addrPred,
2357                      PatLeaf extPred, InstHexagon MI, SDNode OpNode> {
2358   let AddedComplexity = 141 in
2359   // mem[bhw](Rs+#0) [+-&|]= Rt
2360   def : Pat <(stOp (OpNode (ldOp (addrPred IntRegs:$addr, extPred:$offset)),
2361                            (i32 IntRegs:$addend)),
2362                    (addrPred (i32 IntRegs:$addr), extPred:$offset)),
2363              (MI IntRegs:$addr, extPred:$offset, (i32 IntRegs:$addend) )>;
2364
2365   // mem[bhw](Rs+#U6:[012]) [+-&|]= Rt
2366   let AddedComplexity = 150 in
2367   def : Pat <(stOp (OpNode (ldOp (add IntRegs:$base, extPred:$offset)),
2368                            (i32 IntRegs:$orend)),
2369                    (add IntRegs:$base, extPred:$offset)),
2370              (MI IntRegs:$base, extPred:$offset, (i32 IntRegs:$orend) )>;
2371 }
2372
2373 multiclass MemOPr_ALUOp<PatFrag ldOp, PatFrag stOp,
2374                         ComplexPattern addrPred, PatLeaf extPred,
2375                         InstHexagon addMI, InstHexagon subMI,
2376                         InstHexagon andMI, InstHexagon orMI > {
2377
2378   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, addMI, add>;
2379   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, subMI, sub>;
2380   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, andMI, and>;
2381   defm : MemOpr_Pats <ldOp, stOp, addrPred, extPred, orMI,  or>;
2382 }
2383
2384 multiclass MemOPr_ExtType<PatFrag ldOpByte, PatFrag ldOpHalf > {
2385   // Half Word
2386   defm : MemOPr_ALUOp <ldOpHalf, truncstorei16, ADDRriU6_1, u6_1ExtPred,
2387                        MemOPh_ADDr_V4, MemOPh_SUBr_V4,
2388                        MemOPh_ANDr_V4, MemOPh_ORr_V4>;
2389   // Byte
2390   defm : MemOPr_ALUOp <ldOpByte, truncstorei8, ADDRriU6_0, u6ExtPred,
2391                        MemOPb_ADDr_V4, MemOPb_SUBr_V4,
2392                        MemOPb_ANDr_V4, MemOPb_ORr_V4>;
2393 }
2394
2395 // Define 'def Pats' for MemOps with register addend.
2396 let Predicates = [HasV4T, UseMEMOP] in {
2397   // Byte, Half Word
2398   defm : MemOPr_ExtType<zextloadi8, zextloadi16>; // zero extend
2399   defm : MemOPr_ExtType<sextloadi8, sextloadi16>; // sign extend
2400   defm : MemOPr_ExtType<extloadi8,  extloadi16>;  // any extend
2401   // Word
2402   defm : MemOPr_ALUOp <load, store, ADDRriU6_2, u6_2ExtPred, MemOPw_ADDr_V4,
2403                        MemOPw_SUBr_V4, MemOPw_ANDr_V4, MemOPw_ORr_V4 >;
2404 }
2405
2406 //===----------------------------------------------------------------------===//
2407 // XTYPE/PRED +
2408 //===----------------------------------------------------------------------===//
2409
2410 // Hexagon V4 only supports these flavors of byte/half compare instructions:
2411 // EQ/GT/GTU. Other flavors like GE/GEU/LT/LTU/LE/LEU are not supported by
2412 // hardware. However, compiler can still implement these patterns through
2413 // appropriate patterns combinations based on current implemented patterns.
2414 // The implemented patterns are: EQ/GT/GTU.
2415 // Missing patterns are: GE/GEU/LT/LTU/LE/LEU.
2416
2417 // Following instruction is not being extended as it results into the
2418 // incorrect code for negative numbers.
2419 // Pd=cmpb.eq(Rs,#u8)
2420
2421 let isCompare = 1, isExtendable = 1, opExtendable = 2, hasSideEffects = 0,
2422     validSubTargets = HasV4SubT in
2423 class CMP_NOT_REG_IMM<string OpName, bits<2> op, Operand ImmOp,
2424                       list<dag> Pattern>
2425   : ALU32Inst <(outs PredRegs:$dst), (ins IntRegs:$src1, ImmOp:$src2),
2426     "$dst = !cmp."#OpName#"($src1, #$src2)",
2427     Pattern,
2428     "", ALU32_2op_tc_2early_SLOT0123> {
2429     bits<2> dst;
2430     bits<5> src1;
2431     bits<10> src2;
2432
2433     let IClass = 0b0111;
2434     let Inst{27-24} = 0b0101;
2435     let Inst{23-22} = op;
2436     let Inst{20-16} = src1;
2437     let Inst{21} = !if (!eq(OpName, "gtu"), 0b0, src2{9});
2438     let Inst{13-5} = src2{8-0};
2439     let Inst{4-2} = 0b100;
2440     let Inst{1-0} = dst;
2441 }
2442
2443 let opExtentBits = 10, isExtentSigned = 1 in {
2444 def C4_cmpneqi : CMP_NOT_REG_IMM <"eq", 0b00, s10Ext, [(set (i1 PredRegs:$dst),
2445                  (setne (i32 IntRegs:$src1), s10ExtPred:$src2))]>;
2446
2447 def C4_cmpltei : CMP_NOT_REG_IMM <"gt", 0b01, s10Ext, [(set (i1 PredRegs:$dst),
2448                  (not (setgt (i32 IntRegs:$src1), s10ExtPred:$src2)))]>;
2449
2450 }
2451 let opExtentBits = 9 in
2452 def C4_cmplteui : CMP_NOT_REG_IMM <"gtu", 0b10, u9Ext, [(set (i1 PredRegs:$dst),
2453                   (not (setugt (i32 IntRegs:$src1), u9ExtPred:$src2)))]>;
2454
2455
2456
2457 // p=!cmp.eq(r1,r2)
2458 let isCompare = 1, validSubTargets = HasV4SubT in
2459 def CMPnotEQ_rr : ALU32_rr<(outs PredRegs:$dst),
2460                            (ins IntRegs:$src1, IntRegs:$src2),
2461       "$dst = !cmp.eq($src1, $src2)",
2462       [(set (i1 PredRegs:$dst),
2463             (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2)))]>,
2464       Requires<[HasV4T]>;
2465
2466 // p=!cmp.gt(r1,r2)
2467 let isCompare = 1, validSubTargets = HasV4SubT in
2468 def CMPnotGT_rr : ALU32_rr<(outs PredRegs:$dst),
2469                            (ins IntRegs:$src1, IntRegs:$src2),
2470       "$dst = !cmp.gt($src1, $src2)",
2471       [(set (i1 PredRegs:$dst),
2472             (not (setgt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>,
2473       Requires<[HasV4T]>;
2474
2475
2476 // p=!cmp.gtu(r1,r2)
2477 let isCompare = 1, validSubTargets = HasV4SubT in
2478 def CMPnotGTU_rr : ALU32_rr<(outs PredRegs:$dst),
2479                             (ins IntRegs:$src1, IntRegs:$src2),
2480       "$dst = !cmp.gtu($src1, $src2)",
2481       [(set (i1 PredRegs:$dst),
2482             (not (setugt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>,
2483       Requires<[HasV4T]>;
2484
2485 let isCompare = 1, validSubTargets = HasV4SubT in
2486 def CMPbEQri_V4 : MInst<(outs PredRegs:$dst),
2487             (ins IntRegs:$src1, u8Imm:$src2),
2488             "$dst = cmpb.eq($src1, #$src2)",
2489             [(set (i1 PredRegs:$dst),
2490                   (seteq (and (i32 IntRegs:$src1), 255), u8ImmPred:$src2))]>,
2491             Requires<[HasV4T]>;
2492
2493 def : Pat <(brcond (i1 (setne (and (i32 IntRegs:$src1), 255), u8ImmPred:$src2)),
2494                        bb:$offset),
2495       (J2_jumpf (CMPbEQri_V4 (i32 IntRegs:$src1), u8ImmPred:$src2),
2496                 bb:$offset)>,
2497       Requires<[HasV4T]>;
2498
2499 // Pd=cmpb.eq(Rs,Rt)
2500 let isCompare = 1, validSubTargets = HasV4SubT in
2501 def CMPbEQrr_ubub_V4 : MInst<(outs PredRegs:$dst),
2502             (ins IntRegs:$src1, IntRegs:$src2),
2503             "$dst = cmpb.eq($src1, $src2)",
2504             [(set (i1 PredRegs:$dst),
2505                   (seteq (and (xor (i32 IntRegs:$src1),
2506                                    (i32 IntRegs:$src2)), 255), 0))]>,
2507             Requires<[HasV4T]>;
2508
2509 // Pd=cmpb.eq(Rs,Rt)
2510 let isCompare = 1, validSubTargets = HasV4SubT in
2511 def CMPbEQrr_sbsb_V4 : MInst<(outs PredRegs:$dst),
2512             (ins IntRegs:$src1, IntRegs:$src2),
2513             "$dst = cmpb.eq($src1, $src2)",
2514             [(set (i1 PredRegs:$dst),
2515                   (seteq (shl (i32 IntRegs:$src1), (i32 24)),
2516                          (shl (i32 IntRegs:$src2), (i32 24))))]>,
2517             Requires<[HasV4T]>;
2518
2519 // Pd=cmpb.gt(Rs,Rt)
2520 let isCompare = 1, validSubTargets = HasV4SubT in
2521 def CMPbGTrr_V4 : MInst<(outs PredRegs:$dst),
2522             (ins IntRegs:$src1, IntRegs:$src2),
2523             "$dst = cmpb.gt($src1, $src2)",
2524             [(set (i1 PredRegs:$dst),
2525                   (setgt (shl (i32 IntRegs:$src1), (i32 24)),
2526                          (shl (i32 IntRegs:$src2), (i32 24))))]>,
2527             Requires<[HasV4T]>;
2528
2529 // Pd=cmpb.gtu(Rs,#u7)
2530 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 7,
2531 isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPbGTU", InputType = "imm" in
2532 def CMPbGTUri_V4 : MInst<(outs PredRegs:$dst),
2533             (ins IntRegs:$src1, u7Ext:$src2),
2534             "$dst = cmpb.gtu($src1, #$src2)",
2535             [(set (i1 PredRegs:$dst), (setugt (and (i32 IntRegs:$src1), 255),
2536                                               u7ExtPred:$src2))]>,
2537             Requires<[HasV4T]>, ImmRegRel;
2538
2539 // SDNode for converting immediate C to C-1.
2540 def DEC_CONST_BYTE : SDNodeXForm<imm, [{
2541    // Return the byte immediate const-1 as an SDNode.
2542    int32_t imm = N->getSExtValue();
2543    return XformU7ToU7M1Imm(imm);
2544 }]>;
2545
2546 // For the sequence
2547 //   zext( seteq ( and(Rs, 255), u8))
2548 // Generate
2549 //   Pd=cmpb.eq(Rs, #u8)
2550 //   if (Pd.new) Rd=#1
2551 //   if (!Pd.new) Rd=#0
2552 def : Pat <(i32 (zext (i1 (seteq (i32 (and (i32 IntRegs:$Rs), 255)),
2553                                            u8ExtPred:$u8)))),
2554            (i32 (TFR_condset_ii (i1 (CMPbEQri_V4 (i32 IntRegs:$Rs),
2555                                                  (u8ExtPred:$u8))),
2556                                 1, 0))>,
2557            Requires<[HasV4T]>;
2558
2559 // For the sequence
2560 //   zext( setne ( and(Rs, 255), u8))
2561 // Generate
2562 //   Pd=cmpb.eq(Rs, #u8)
2563 //   if (Pd.new) Rd=#0
2564 //   if (!Pd.new) Rd=#1
2565 def : Pat <(i32 (zext (i1 (setne (i32 (and (i32 IntRegs:$Rs), 255)),
2566                                            u8ExtPred:$u8)))),
2567            (i32 (TFR_condset_ii (i1 (CMPbEQri_V4 (i32 IntRegs:$Rs),
2568                                                  (u8ExtPred:$u8))),
2569                                 0, 1))>,
2570            Requires<[HasV4T]>;
2571
2572 // For the sequence
2573 //   zext( seteq (Rs, and(Rt, 255)))
2574 // Generate
2575 //   Pd=cmpb.eq(Rs, Rt)
2576 //   if (Pd.new) Rd=#1
2577 //   if (!Pd.new) Rd=#0
2578 def : Pat <(i32 (zext (i1 (seteq (i32 IntRegs:$Rt),
2579                                  (i32 (and (i32 IntRegs:$Rs), 255)))))),
2580            (i32 (TFR_condset_ii (i1 (CMPbEQrr_ubub_V4 (i32 IntRegs:$Rs),
2581                                                       (i32 IntRegs:$Rt))),
2582                                 1, 0))>,
2583            Requires<[HasV4T]>;
2584
2585 // For the sequence
2586 //   zext( setne (Rs, and(Rt, 255)))
2587 // Generate
2588 //   Pd=cmpb.eq(Rs, Rt)
2589 //   if (Pd.new) Rd=#0
2590 //   if (!Pd.new) Rd=#1
2591 def : Pat <(i32 (zext (i1 (setne (i32 IntRegs:$Rt),
2592                                  (i32 (and (i32 IntRegs:$Rs), 255)))))),
2593            (i32 (TFR_condset_ii (i1 (CMPbEQrr_ubub_V4 (i32 IntRegs:$Rs),
2594                                                       (i32 IntRegs:$Rt))),
2595                                 0, 1))>,
2596            Requires<[HasV4T]>;
2597
2598 // For the sequence
2599 //   zext( setugt ( and(Rs, 255), u8))
2600 // Generate
2601 //   Pd=cmpb.gtu(Rs, #u8)
2602 //   if (Pd.new) Rd=#1
2603 //   if (!Pd.new) Rd=#0
2604 def : Pat <(i32 (zext (i1 (setugt (i32 (and (i32 IntRegs:$Rs), 255)),
2605                                             u8ExtPred:$u8)))),
2606            (i32 (TFR_condset_ii (i1 (CMPbGTUri_V4 (i32 IntRegs:$Rs),
2607                                                   (u8ExtPred:$u8))),
2608                                 1, 0))>,
2609            Requires<[HasV4T]>;
2610
2611 // For the sequence
2612 //   zext( setugt ( and(Rs, 254), u8))
2613 // Generate
2614 //   Pd=cmpb.gtu(Rs, #u8)
2615 //   if (Pd.new) Rd=#1
2616 //   if (!Pd.new) Rd=#0
2617 def : Pat <(i32 (zext (i1 (setugt (i32 (and (i32 IntRegs:$Rs), 254)),
2618                                             u8ExtPred:$u8)))),
2619            (i32 (TFR_condset_ii (i1 (CMPbGTUri_V4 (i32 IntRegs:$Rs),
2620                                                   (u8ExtPred:$u8))),
2621                                 1, 0))>,
2622            Requires<[HasV4T]>;
2623
2624 // For the sequence
2625 //   zext( setult ( Rs, Rt))
2626 // Generate
2627 //   Pd=cmp.ltu(Rs, Rt)
2628 //   if (Pd.new) Rd=#1
2629 //   if (!Pd.new) Rd=#0
2630 // cmp.ltu(Rs, Rt) -> cmp.gtu(Rt, Rs)
2631 def : Pat <(i32 (zext (i1 (setult (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2632            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rt),
2633                                               (i32 IntRegs:$Rs))),
2634                                 1, 0))>,
2635            Requires<[HasV4T]>;
2636
2637 // For the sequence
2638 //   zext( setlt ( Rs, Rt))
2639 // Generate
2640 //   Pd=cmp.lt(Rs, Rt)
2641 //   if (Pd.new) Rd=#1
2642 //   if (!Pd.new) Rd=#0
2643 // cmp.lt(Rs, Rt) -> cmp.gt(Rt, Rs)
2644 def : Pat <(i32 (zext (i1 (setlt (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2645            (i32 (TFR_condset_ii (i1 (C2_cmpgt (i32 IntRegs:$Rt),
2646                                              (i32 IntRegs:$Rs))),
2647                                 1, 0))>,
2648            Requires<[HasV4T]>;
2649
2650 // For the sequence
2651 //   zext( setugt ( Rs, Rt))
2652 // Generate
2653 //   Pd=cmp.gtu(Rs, Rt)
2654 //   if (Pd.new) Rd=#1
2655 //   if (!Pd.new) Rd=#0
2656 def : Pat <(i32 (zext (i1 (setugt (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2657            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rs),
2658                                               (i32 IntRegs:$Rt))),
2659                                 1, 0))>,
2660            Requires<[HasV4T]>;
2661
2662 // This pattern interefers with coremark performance, not implementing at this
2663 // time.
2664 // For the sequence
2665 //   zext( setgt ( Rs, Rt))
2666 // Generate
2667 //   Pd=cmp.gt(Rs, Rt)
2668 //   if (Pd.new) Rd=#1
2669 //   if (!Pd.new) Rd=#0
2670
2671 // For the sequence
2672 //   zext( setuge ( Rs, Rt))
2673 // Generate
2674 //   Pd=cmp.ltu(Rs, Rt)
2675 //   if (Pd.new) Rd=#0
2676 //   if (!Pd.new) Rd=#1
2677 // cmp.ltu(Rs, Rt) -> cmp.gtu(Rt, Rs)
2678 def : Pat <(i32 (zext (i1 (setuge (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2679            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rt),
2680                                               (i32 IntRegs:$Rs))),
2681                                 0, 1))>,
2682            Requires<[HasV4T]>;
2683
2684 // For the sequence
2685 //   zext( setge ( Rs, Rt))
2686 // Generate
2687 //   Pd=cmp.lt(Rs, Rt)
2688 //   if (Pd.new) Rd=#0
2689 //   if (!Pd.new) Rd=#1
2690 // cmp.lt(Rs, Rt) -> cmp.gt(Rt, Rs)
2691 def : Pat <(i32 (zext (i1 (setge (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2692            (i32 (TFR_condset_ii (i1 (C2_cmpgt (i32 IntRegs:$Rt),
2693                                              (i32 IntRegs:$Rs))),
2694                                 0, 1))>,
2695            Requires<[HasV4T]>;
2696
2697 // For the sequence
2698 //   zext( setule ( Rs, Rt))
2699 // Generate
2700 //   Pd=cmp.gtu(Rs, Rt)
2701 //   if (Pd.new) Rd=#0
2702 //   if (!Pd.new) Rd=#1
2703 def : Pat <(i32 (zext (i1 (setule (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2704            (i32 (TFR_condset_ii (i1 (C2_cmpgtu (i32 IntRegs:$Rs),
2705                                               (i32 IntRegs:$Rt))),
2706                                 0, 1))>,
2707            Requires<[HasV4T]>;
2708
2709 // For the sequence
2710 //   zext( setle ( Rs, Rt))
2711 // Generate
2712 //   Pd=cmp.gt(Rs, Rt)
2713 //   if (Pd.new) Rd=#0
2714 //   if (!Pd.new) Rd=#1
2715 def : Pat <(i32 (zext (i1 (setle (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))))),
2716            (i32 (TFR_condset_ii (i1 (C2_cmpgt (i32 IntRegs:$Rs),
2717                                              (i32 IntRegs:$Rt))),
2718                                 0, 1))>,
2719            Requires<[HasV4T]>;
2720
2721 // For the sequence
2722 //   zext( setult ( and(Rs, 255), u8))
2723 // Use the isdigit transformation below
2724
2725 // Generate code of the form 'mux_ii(cmpbgtu(Rdd, C-1),0,1)'
2726 // for C code of the form r = ((c>='0') & (c<='9')) ? 1 : 0;.
2727 // The isdigit transformation relies on two 'clever' aspects:
2728 // 1) The data type is unsigned which allows us to eliminate a zero test after
2729 //    biasing the expression by 48. We are depending on the representation of
2730 //    the unsigned types, and semantics.
2731 // 2) The front end has converted <= 9 into < 10 on entry to LLVM
2732 //
2733 // For the C code:
2734 //   retval = ((c>='0') & (c<='9')) ? 1 : 0;
2735 // The code is transformed upstream of llvm into
2736 //   retval = (c-48) < 10 ? 1 : 0;
2737 let AddedComplexity = 139 in
2738 def : Pat <(i32 (zext (i1 (setult (i32 (and (i32 IntRegs:$src1), 255)),
2739                                   u7StrictPosImmPred:$src2)))),
2740   (i32 (C2_muxii (i1 (CMPbGTUri_V4 (i32 IntRegs:$src1),
2741                                  (DEC_CONST_BYTE u7StrictPosImmPred:$src2))),
2742                    0, 1))>,
2743                    Requires<[HasV4T]>;
2744
2745 // Pd=cmpb.gtu(Rs,Rt)
2746 let isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPbGTU",
2747 InputType = "reg" in
2748 def CMPbGTUrr_V4 : MInst<(outs PredRegs:$dst),
2749             (ins IntRegs:$src1, IntRegs:$src2),
2750             "$dst = cmpb.gtu($src1, $src2)",
2751             [(set (i1 PredRegs:$dst), (setugt (and (i32 IntRegs:$src1), 255),
2752                                              (and (i32 IntRegs:$src2), 255)))]>,
2753             Requires<[HasV4T]>, ImmRegRel;
2754
2755 // Following instruction is not being extended as it results into the incorrect
2756 // code for negative numbers.
2757
2758 // Signed half compare(.eq) ri.
2759 // Pd=cmph.eq(Rs,#s8)
2760 let isCompare = 1, validSubTargets = HasV4SubT in
2761 def CMPhEQri_V4 : MInst<(outs PredRegs:$dst),
2762             (ins IntRegs:$src1, s8Imm:$src2),
2763             "$dst = cmph.eq($src1, #$src2)",
2764             [(set (i1 PredRegs:$dst), (seteq (and (i32 IntRegs:$src1), 65535),
2765                                              s8ImmPred:$src2))]>,
2766             Requires<[HasV4T]>;
2767
2768 // Signed half compare(.eq) rr.
2769 // Case 1: xor + and, then compare:
2770 //   r0=xor(r0,r1)
2771 //   r0=and(r0,#0xffff)
2772 //   p0=cmp.eq(r0,#0)
2773 // Pd=cmph.eq(Rs,Rt)
2774 let isCompare = 1, validSubTargets = HasV4SubT in
2775 def CMPhEQrr_xor_V4 : MInst<(outs PredRegs:$dst),
2776             (ins IntRegs:$src1, IntRegs:$src2),
2777             "$dst = cmph.eq($src1, $src2)",
2778             [(set (i1 PredRegs:$dst), (seteq (and (xor (i32 IntRegs:$src1),
2779                                                        (i32 IntRegs:$src2)),
2780                                                   65535), 0))]>,
2781             Requires<[HasV4T]>;
2782
2783 // Signed half compare(.eq) rr.
2784 // Case 2: shift left 16 bits then compare:
2785 //   r0=asl(r0,16)
2786 //   r1=asl(r1,16)
2787 //   p0=cmp.eq(r0,r1)
2788 // Pd=cmph.eq(Rs,Rt)
2789 let isCompare = 1, validSubTargets = HasV4SubT in
2790 def CMPhEQrr_shl_V4 : MInst<(outs PredRegs:$dst),
2791             (ins IntRegs:$src1, IntRegs:$src2),
2792             "$dst = cmph.eq($src1, $src2)",
2793             [(set (i1 PredRegs:$dst),
2794                   (seteq (shl (i32 IntRegs:$src1), (i32 16)),
2795                          (shl (i32 IntRegs:$src2), (i32 16))))]>,
2796             Requires<[HasV4T]>;
2797
2798 /* Incorrect Pattern -- immediate should be right shifted before being
2799 used in the cmph.gt instruction.
2800 // Signed half compare(.gt) ri.
2801 // Pd=cmph.gt(Rs,#s8)
2802
2803 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8,
2804 isCompare = 1, validSubTargets = HasV4SubT in
2805 def CMPhGTri_V4 : MInst<(outs PredRegs:$dst),
2806             (ins IntRegs:$src1, s8Ext:$src2),
2807             "$dst = cmph.gt($src1, #$src2)",
2808             [(set (i1 PredRegs:$dst),
2809                   (setgt (shl (i32 IntRegs:$src1), (i32 16)),
2810                          s8ExtPred:$src2))]>,
2811             Requires<[HasV4T]>;
2812 */
2813
2814 // Signed half compare(.gt) rr.
2815 // Pd=cmph.gt(Rs,Rt)
2816 let isCompare = 1, validSubTargets = HasV4SubT in
2817 def CMPhGTrr_shl_V4 : MInst<(outs PredRegs:$dst),
2818             (ins IntRegs:$src1, IntRegs:$src2),
2819             "$dst = cmph.gt($src1, $src2)",
2820             [(set (i1 PredRegs:$dst),
2821                   (setgt (shl (i32 IntRegs:$src1), (i32 16)),
2822                          (shl (i32 IntRegs:$src2), (i32 16))))]>,
2823             Requires<[HasV4T]>;
2824
2825 // Unsigned half compare rr (.gtu).
2826 // Pd=cmph.gtu(Rs,Rt)
2827 let isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPhGTU",
2828 InputType = "reg" in
2829 def CMPhGTUrr_V4 : MInst<(outs PredRegs:$dst),
2830             (ins IntRegs:$src1, IntRegs:$src2),
2831             "$dst = cmph.gtu($src1, $src2)",
2832             [(set (i1 PredRegs:$dst),
2833                   (setugt (and (i32 IntRegs:$src1), 65535),
2834                           (and (i32 IntRegs:$src2), 65535)))]>,
2835             Requires<[HasV4T]>, ImmRegRel;
2836
2837 // Unsigned half compare ri (.gtu).
2838 // Pd=cmph.gtu(Rs,#u7)
2839 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 7,
2840 isCompare = 1, validSubTargets = HasV4SubT, CextOpcode = "CMPhGTU",
2841 InputType = "imm" in
2842 def CMPhGTUri_V4 : MInst<(outs PredRegs:$dst),
2843             (ins IntRegs:$src1, u7Ext:$src2),
2844             "$dst = cmph.gtu($src1, #$src2)",
2845             [(set (i1 PredRegs:$dst), (setugt (and (i32 IntRegs:$src1), 65535),
2846                                               u7ExtPred:$src2))]>,
2847             Requires<[HasV4T]>, ImmRegRel;
2848
2849 let validSubTargets = HasV4SubT in
2850 def NTSTBIT_rr : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2851     "$dst = !tstbit($src1, $src2)",
2852     [(set (i1 PredRegs:$dst),
2853           (seteq (and (shl 1, (i32 IntRegs:$src2)), (i32 IntRegs:$src1)), 0))]>,
2854     Requires<[HasV4T]>;
2855
2856 let validSubTargets = HasV4SubT in
2857 def NTSTBIT_ri : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2858     "$dst = !tstbit($src1, $src2)",
2859     [(set (i1 PredRegs:$dst),
2860           (seteq (and (shl 1, u5ImmPred:$src2), (i32 IntRegs:$src1)), 0))]>,
2861     Requires<[HasV4T]>;
2862
2863 //===----------------------------------------------------------------------===//
2864 // XTYPE/PRED -
2865 //===----------------------------------------------------------------------===//
2866
2867 //Deallocate frame and return.
2868 //    dealloc_return
2869 let isReturn = 1, isTerminator = 1, isBarrier = 1, isPredicable = 1,
2870   Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0 in {
2871 let validSubTargets = HasV4SubT in
2872   def DEALLOC_RET_V4 : LD0Inst<(outs), (ins),
2873             "dealloc_return",
2874             []>,
2875             Requires<[HasV4T]>;
2876 }
2877
2878 // Restore registers and dealloc return function call.
2879 let isCall = 1, isBarrier = 1, isReturn = 1, isTerminator = 1,
2880   Defs = [R29, R30, R31, PC] in {
2881 let validSubTargets = HasV4SubT in
2882   def RESTORE_DEALLOC_RET_JMP_V4 : JInst<(outs),
2883                                    (ins calltarget:$dst),
2884              "jump $dst",
2885              []>,
2886              Requires<[HasV4T]>;
2887 }
2888
2889 // Restore registers and dealloc frame before a tail call.
2890 let isCall = 1, isBarrier = 1,
2891   Defs = [R29, R30, R31, PC] in {
2892 let validSubTargets = HasV4SubT in
2893   def RESTORE_DEALLOC_BEFORE_TAILCALL_V4 : JInst<(outs),
2894                                            (ins calltarget:$dst),
2895              "call $dst",
2896              []>,
2897              Requires<[HasV4T]>;
2898 }
2899
2900 // Save registers function call.
2901 let isCall = 1, isBarrier = 1,
2902   Uses = [R29, R31] in {
2903   def SAVE_REGISTERS_CALL_V4 : JInst<(outs),
2904                                (ins calltarget:$dst),
2905              "call $dst // Save_calle_saved_registers",
2906              []>,
2907              Requires<[HasV4T]>;
2908 }
2909
2910 //    if (Ps) dealloc_return
2911 let isReturn = 1, isTerminator = 1,
2912     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
2913     isPredicated = 1 in {
2914 let validSubTargets = HasV4SubT in
2915   def DEALLOC_RET_cPt_V4 : LD0Inst<(outs),
2916                            (ins PredRegs:$src1),
2917             "if ($src1) dealloc_return",
2918             []>,
2919             Requires<[HasV4T]>;
2920 }
2921
2922 //    if (!Ps) dealloc_return
2923 let isReturn = 1, isTerminator = 1,
2924     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
2925     isPredicated = 1, isPredicatedFalse = 1 in {
2926 let validSubTargets = HasV4SubT in
2927   def DEALLOC_RET_cNotPt_V4 : LD0Inst<(outs), (ins PredRegs:$src1),
2928             "if (!$src1) dealloc_return",
2929             []>,
2930             Requires<[HasV4T]>;
2931 }
2932
2933 //    if (Ps.new) dealloc_return:nt
2934 let isReturn = 1, isTerminator = 1,
2935     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
2936     isPredicated = 1 in {
2937 let validSubTargets = HasV4SubT in
2938   def DEALLOC_RET_cdnPnt_V4 : LD0Inst<(outs), (ins PredRegs:$src1),
2939             "if ($src1.new) dealloc_return:nt",
2940             []>,
2941             Requires<[HasV4T]>;
2942 }
2943
2944 //    if (!Ps.new) dealloc_return:nt
2945 let isReturn = 1, isTerminator = 1,
2946     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
2947     isPredicated = 1, isPredicatedFalse = 1 in {
2948 let validSubTargets = HasV4SubT in
2949   def DEALLOC_RET_cNotdnPnt_V4 : LD0Inst<(outs), (ins PredRegs:$src1),
2950             "if (!$src1.new) dealloc_return:nt",
2951             []>,
2952             Requires<[HasV4T]>;
2953 }
2954
2955 //    if (Ps.new) dealloc_return:t
2956 let isReturn = 1, isTerminator = 1,
2957     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
2958     isPredicated = 1 in {
2959 let validSubTargets = HasV4SubT in
2960   def DEALLOC_RET_cdnPt_V4 : LD0Inst<(outs), (ins PredRegs:$src1),
2961             "if ($src1.new) dealloc_return:t",
2962             []>,
2963             Requires<[HasV4T]>;
2964 }
2965
2966 // if (!Ps.new) dealloc_return:nt
2967 let isReturn = 1, isTerminator = 1,
2968     Defs = [R29, R30, R31, PC], Uses = [R30], hasSideEffects = 0,
2969     isPredicated = 1, isPredicatedFalse = 1 in {
2970 let validSubTargets = HasV4SubT in
2971   def DEALLOC_RET_cNotdnPt_V4 : LD0Inst<(outs), (ins PredRegs:$src1),
2972             "if (!$src1.new) dealloc_return:t",
2973             []>,
2974             Requires<[HasV4T]>;
2975 }
2976
2977 // Load/Store with absolute addressing mode
2978 // memw(#u6)=Rt
2979
2980 multiclass ST_Abs_Predbase<string mnemonic, RegisterClass RC, bit isNot,
2981                            bit isPredNew> {
2982   let isPredicatedNew = isPredNew in
2983   def NAME#_V4 : STInst2<(outs),
2984             (ins PredRegs:$src1, u0AlwaysExt:$absaddr, RC: $src2),
2985             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
2986             ") ")#mnemonic#"(##$absaddr) = $src2",
2987             []>,
2988             Requires<[HasV4T]>;
2989 }
2990
2991 multiclass ST_Abs_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
2992   let isPredicatedFalse = PredNot in {
2993     defm _c#NAME : ST_Abs_Predbase<mnemonic, RC, PredNot, 0>;
2994     // Predicate new
2995     defm _cdn#NAME : ST_Abs_Predbase<mnemonic, RC, PredNot, 1>;
2996   }
2997 }
2998
2999 let isNVStorable = 1, isExtended = 1, hasSideEffects = 0 in
3000 multiclass ST_Abs<string mnemonic, string CextOp, RegisterClass RC> {
3001   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
3002     let opExtendable = 0, isPredicable = 1 in
3003     def NAME#_V4 : STInst2<(outs),
3004             (ins u0AlwaysExt:$absaddr, RC:$src),
3005             mnemonic#"(##$absaddr) = $src",
3006             []>,
3007             Requires<[HasV4T]>;
3008
3009     let opExtendable = 1, isPredicated = 1 in {
3010       defm Pt : ST_Abs_Pred<mnemonic, RC, 0>;
3011       defm NotPt : ST_Abs_Pred<mnemonic, RC, 1>;
3012     }
3013   }
3014 }
3015
3016 multiclass ST_Abs_Predbase_nv<string mnemonic, RegisterClass RC, bit isNot,
3017                            bit isPredNew> {
3018   let isPredicatedNew = isPredNew in
3019   def NAME#_nv_V4 : NVInst_V4<(outs),
3020             (ins PredRegs:$src1, u0AlwaysExt:$absaddr, RC: $src2),
3021             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
3022             ") ")#mnemonic#"(##$absaddr) = $src2.new",
3023             []>,
3024             Requires<[HasV4T]>;
3025 }
3026
3027 multiclass ST_Abs_Pred_nv<string mnemonic, RegisterClass RC, bit PredNot> {
3028   let isPredicatedFalse = PredNot in {
3029     defm _c#NAME : ST_Abs_Predbase_nv<mnemonic, RC, PredNot, 0>;
3030     // Predicate new
3031     defm _cdn#NAME : ST_Abs_Predbase_nv<mnemonic, RC, PredNot, 1>;
3032   }
3033 }
3034
3035 let mayStore = 1, isNVStore = 1, isExtended = 1, hasSideEffects = 0 in
3036 multiclass ST_Abs_nv<string mnemonic, string CextOp, RegisterClass RC> {
3037   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
3038     let opExtendable = 0, isPredicable = 1 in
3039     def NAME#_nv_V4 : NVInst_V4<(outs),
3040             (ins u0AlwaysExt:$absaddr, RC:$src),
3041             mnemonic#"(##$absaddr) = $src.new",
3042             []>,
3043             Requires<[HasV4T]>;
3044
3045     let opExtendable = 1, isPredicated = 1 in {
3046       defm Pt : ST_Abs_Pred_nv<mnemonic, RC, 0>;
3047       defm NotPt : ST_Abs_Pred_nv<mnemonic, RC, 1>;
3048     }
3049   }
3050 }
3051
3052 let addrMode = Absolute in {
3053   let accessSize = ByteAccess in
3054     defm STrib_abs : ST_Abs<"memb", "STrib", IntRegs>,
3055                      ST_Abs_nv<"memb", "STrib", IntRegs>, AddrModeRel;
3056
3057   let accessSize = HalfWordAccess in
3058     defm STrih_abs : ST_Abs<"memh", "STrih", IntRegs>,
3059                      ST_Abs_nv<"memh", "STrih", IntRegs>, AddrModeRel;
3060
3061   let accessSize = WordAccess in
3062     defm STriw_abs : ST_Abs<"memw", "STriw", IntRegs>,
3063                      ST_Abs_nv<"memw", "STriw", IntRegs>, AddrModeRel;
3064
3065   let accessSize = DoubleWordAccess, isNVStorable = 0 in
3066     defm STrid_abs : ST_Abs<"memd", "STrid", DoubleRegs>, AddrModeRel;
3067 }
3068
3069 let Predicates = [HasV4T], AddedComplexity = 30 in {
3070 def : Pat<(truncstorei8 (i32 IntRegs:$src1),
3071                         (HexagonCONST32 tglobaladdr:$absaddr)),
3072           (STrib_abs_V4 tglobaladdr: $absaddr, IntRegs: $src1)>;
3073
3074 def : Pat<(truncstorei16 (i32 IntRegs:$src1),
3075                           (HexagonCONST32 tglobaladdr:$absaddr)),
3076           (STrih_abs_V4 tglobaladdr: $absaddr, IntRegs: $src1)>;
3077
3078 def : Pat<(store (i32 IntRegs:$src1), (HexagonCONST32 tglobaladdr:$absaddr)),
3079           (STriw_abs_V4 tglobaladdr: $absaddr, IntRegs: $src1)>;
3080
3081 def : Pat<(store (i64 DoubleRegs:$src1),
3082                  (HexagonCONST32 tglobaladdr:$absaddr)),
3083           (STrid_abs_V4 tglobaladdr: $absaddr, DoubleRegs: $src1)>;
3084 }
3085
3086 //===----------------------------------------------------------------------===//
3087 // multiclass for store instructions with GP-relative addressing mode.
3088 // mem[bhwd](#global)=Rt
3089 // if ([!]Pv[.new]) mem[bhwd](##global) = Rt
3090 //===----------------------------------------------------------------------===//
3091 let mayStore = 1, isNVStorable = 1 in
3092 multiclass ST_GP<string mnemonic, string BaseOp, RegisterClass RC> {
3093   let BaseOpcode = BaseOp, isPredicable = 1 in
3094   def NAME#_V4 : STInst2<(outs),
3095           (ins globaladdress:$global, RC:$src),
3096           mnemonic#"(#$global) = $src",
3097           []>;
3098
3099   // When GP-relative instructions are predicated, their addressing mode is
3100   // changed to absolute and they are always constant extended.
3101   let BaseOpcode = BaseOp, isExtended = 1, opExtendable = 1,
3102   isPredicated = 1 in {
3103     defm Pt : ST_Abs_Pred <mnemonic, RC, 0>;
3104     defm NotPt : ST_Abs_Pred <mnemonic, RC, 1>;
3105   }
3106 }
3107
3108 let mayStore = 1, isNVStore = 1 in
3109 multiclass ST_GP_nv<string mnemonic, string BaseOp, RegisterClass RC> {
3110   let BaseOpcode = BaseOp, isPredicable = 1 in
3111   def NAME#_nv_V4 : NVInst_V4<(outs),
3112           (ins u0AlwaysExt:$global, RC:$src),
3113           mnemonic#"(#$global) = $src.new",
3114           []>,
3115           Requires<[HasV4T]>;
3116
3117   // When GP-relative instructions are predicated, their addressing mode is
3118   // changed to absolute and they are always constant extended.
3119   let BaseOpcode = BaseOp, isExtended = 1, opExtendable = 1,
3120   isPredicated = 1 in {
3121     defm Pt : ST_Abs_Pred_nv<mnemonic, RC, 0>;
3122     defm NotPt : ST_Abs_Pred_nv<mnemonic, RC, 1>;
3123   }
3124 }
3125
3126 let validSubTargets = HasV4SubT, hasSideEffects = 0 in {
3127   let isNVStorable = 0 in
3128   defm STd_GP : ST_GP <"memd", "STd_GP", DoubleRegs>, PredNewRel;
3129
3130   defm STb_GP : ST_GP<"memb",  "STb_GP", IntRegs>,
3131                 ST_GP_nv<"memb", "STb_GP", IntRegs>, NewValueRel;
3132   defm STh_GP : ST_GP<"memh",  "STh_GP", IntRegs>,
3133                 ST_GP_nv<"memh", "STh_GP", IntRegs>, NewValueRel;
3134   defm STw_GP : ST_GP<"memw",  "STw_GP", IntRegs>,
3135                 ST_GP_nv<"memw", "STw_GP", IntRegs>, NewValueRel;
3136 }
3137
3138 // 64 bit atomic store
3139 def : Pat <(atomic_store_64 (HexagonCONST32_GP tglobaladdr:$global),
3140                             (i64 DoubleRegs:$src1)),
3141            (STd_GP_V4 tglobaladdr:$global, (i64 DoubleRegs:$src1))>,
3142            Requires<[HasV4T]>;
3143
3144 // Map from store(globaladdress) -> memd(#foo)
3145 let AddedComplexity = 100 in
3146 def : Pat <(store (i64 DoubleRegs:$src1),
3147                   (HexagonCONST32_GP tglobaladdr:$global)),
3148            (STd_GP_V4 tglobaladdr:$global, (i64 DoubleRegs:$src1))>;
3149
3150 // 8 bit atomic store
3151 def : Pat < (atomic_store_8 (HexagonCONST32_GP tglobaladdr:$global),
3152                             (i32 IntRegs:$src1)),
3153             (STb_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3154
3155 // Map from store(globaladdress) -> memb(#foo)
3156 let AddedComplexity = 100 in
3157 def : Pat<(truncstorei8 (i32 IntRegs:$src1),
3158           (HexagonCONST32_GP tglobaladdr:$global)),
3159           (STb_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3160
3161 // Map from "i1 = constant<-1>; memw(CONST32(#foo)) = i1"
3162 //       to "r0 = 1; memw(#foo) = r0"
3163 let AddedComplexity = 100 in
3164 def : Pat<(store (i1 -1), (HexagonCONST32_GP tglobaladdr:$global)),
3165           (STb_GP_V4 tglobaladdr:$global, (A2_tfrsi 1))>;
3166
3167 def : Pat<(atomic_store_16 (HexagonCONST32_GP tglobaladdr:$global),
3168                            (i32 IntRegs:$src1)),
3169           (STh_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3170
3171 // Map from store(globaladdress) -> memh(#foo)
3172 let AddedComplexity = 100 in
3173 def : Pat<(truncstorei16 (i32 IntRegs:$src1),
3174                          (HexagonCONST32_GP tglobaladdr:$global)),
3175           (STh_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3176
3177 // 32 bit atomic store
3178 def : Pat<(atomic_store_32 (HexagonCONST32_GP tglobaladdr:$global),
3179                            (i32 IntRegs:$src1)),
3180           (STw_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3181
3182 // Map from store(globaladdress) -> memw(#foo)
3183 let AddedComplexity = 100 in
3184 def : Pat<(store (i32 IntRegs:$src1), (HexagonCONST32_GP tglobaladdr:$global)),
3185           (STw_GP_V4 tglobaladdr:$global, (i32 IntRegs:$src1))>;
3186
3187 //===----------------------------------------------------------------------===//
3188 // Multiclass for the load instructions with absolute addressing mode.
3189 //===----------------------------------------------------------------------===//
3190 multiclass LD_Abs_Predbase<string mnemonic, RegisterClass RC, bit isNot,
3191                            bit isPredNew> {
3192   let isPredicatedNew = isPredNew in
3193   def NAME : LDInst2<(outs RC:$dst),
3194             (ins PredRegs:$src1, u0AlwaysExt:$absaddr),
3195             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
3196             ") ")#"$dst = "#mnemonic#"(##$absaddr)",
3197             []>,
3198             Requires<[HasV4T]>;
3199 }
3200
3201 multiclass LD_Abs_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
3202   let isPredicatedFalse = PredNot in {
3203     defm _c#NAME : LD_Abs_Predbase<mnemonic, RC, PredNot, 0>;
3204     // Predicate new
3205     defm _cdn#NAME : LD_Abs_Predbase<mnemonic, RC, PredNot, 1>;
3206   }
3207 }
3208
3209 let isExtended = 1, hasSideEffects = 0 in
3210 multiclass LD_Abs<string mnemonic, string CextOp, RegisterClass RC> {
3211   let CextOpcode = CextOp, BaseOpcode = CextOp#_abs in {
3212     let  opExtendable = 1, isPredicable = 1 in
3213     def NAME#_V4 : LDInst2<(outs RC:$dst),
3214             (ins u0AlwaysExt:$absaddr),
3215             "$dst = "#mnemonic#"(##$absaddr)",
3216             []>,
3217             Requires<[HasV4T]>;
3218
3219     let opExtendable = 2, isPredicated = 1 in {
3220       defm Pt_V4 : LD_Abs_Pred<mnemonic, RC, 0>;
3221       defm NotPt_V4 : LD_Abs_Pred<mnemonic, RC, 1>;
3222     }
3223   }
3224 }
3225
3226 let addrMode = Absolute in {
3227   let accessSize = ByteAccess in {
3228     defm LDrib_abs  : LD_Abs<"memb", "LDrib", IntRegs>, AddrModeRel;
3229     defm LDriub_abs : LD_Abs<"memub", "LDriub", IntRegs>, AddrModeRel;
3230   }
3231   let accessSize = HalfWordAccess in {
3232     defm LDrih_abs  : LD_Abs<"memh", "LDrih", IntRegs>, AddrModeRel;
3233     defm LDriuh_abs : LD_Abs<"memuh", "LDriuh", IntRegs>, AddrModeRel;
3234   }
3235   let accessSize = WordAccess in
3236     defm LDriw_abs  : LD_Abs<"memw", "LDriw", IntRegs>, AddrModeRel;
3237
3238   let accessSize = DoubleWordAccess in
3239     defm LDrid_abs : LD_Abs<"memd",  "LDrid", DoubleRegs>, AddrModeRel;
3240 }
3241
3242 let Predicates = [HasV4T], AddedComplexity  = 30 in {
3243 def : Pat<(i32 (load (HexagonCONST32 tglobaladdr:$absaddr))),
3244           (LDriw_abs_V4 tglobaladdr: $absaddr)>;
3245
3246 def : Pat<(i32 (sextloadi8 (HexagonCONST32 tglobaladdr:$absaddr))),
3247           (LDrib_abs_V4 tglobaladdr:$absaddr)>;
3248
3249 def : Pat<(i32 (zextloadi8 (HexagonCONST32 tglobaladdr:$absaddr))),
3250           (LDriub_abs_V4 tglobaladdr:$absaddr)>;
3251
3252 def : Pat<(i32 (sextloadi16 (HexagonCONST32 tglobaladdr:$absaddr))),
3253           (LDrih_abs_V4 tglobaladdr:$absaddr)>;
3254
3255 def : Pat<(i32 (zextloadi16 (HexagonCONST32 tglobaladdr:$absaddr))),
3256           (LDriuh_abs_V4 tglobaladdr:$absaddr)>;
3257 }
3258
3259 //===----------------------------------------------------------------------===//
3260 // multiclass for load instructions with GP-relative addressing mode.
3261 // Rx=mem[bhwd](##global)
3262 // if ([!]Pv[.new]) Rx=mem[bhwd](##global)
3263 //===----------------------------------------------------------------------===//
3264 let hasSideEffects = 0, validSubTargets = HasV4SubT in
3265 multiclass LD_GP<string mnemonic, string BaseOp, RegisterClass RC> {
3266   let BaseOpcode = BaseOp in {
3267     let isPredicable = 1 in
3268     def NAME#_V4 : LDInst2<(outs RC:$dst),
3269             (ins globaladdress:$global),
3270             "$dst = "#mnemonic#"(#$global)",
3271             []>;
3272
3273     let isExtended = 1, opExtendable = 2, isPredicated = 1 in {
3274       defm Pt_V4 : LD_Abs_Pred<mnemonic, RC, 0>;
3275       defm NotPt_V4 : LD_Abs_Pred<mnemonic, RC, 1>;
3276     }
3277   }
3278 }
3279
3280 defm LDd_GP  : LD_GP<"memd",  "LDd_GP",  DoubleRegs>, PredNewRel;
3281 defm LDb_GP  : LD_GP<"memb",  "LDb_GP",  IntRegs>, PredNewRel;
3282 defm LDub_GP : LD_GP<"memub", "LDub_GP", IntRegs>, PredNewRel;
3283 defm LDh_GP  : LD_GP<"memh",  "LDh_GP",  IntRegs>, PredNewRel;
3284 defm LDuh_GP : LD_GP<"memuh", "LDuh_GP", IntRegs>, PredNewRel;
3285 defm LDw_GP  : LD_GP<"memw",  "LDw_GP",  IntRegs>, PredNewRel;
3286
3287 def : Pat <(atomic_load_64 (HexagonCONST32_GP tglobaladdr:$global)),
3288            (i64 (LDd_GP_V4 tglobaladdr:$global))>;
3289
3290 def : Pat <(atomic_load_32 (HexagonCONST32_GP tglobaladdr:$global)),
3291            (i32 (LDw_GP_V4 tglobaladdr:$global))>;
3292
3293 def : Pat <(atomic_load_16 (HexagonCONST32_GP tglobaladdr:$global)),
3294            (i32 (LDuh_GP_V4 tglobaladdr:$global))>;
3295
3296 def : Pat <(atomic_load_8 (HexagonCONST32_GP tglobaladdr:$global)),
3297            (i32 (LDub_GP_V4 tglobaladdr:$global))>;
3298
3299 // Map from load(globaladdress) -> memw(#foo + 0)
3300 let AddedComplexity = 100 in
3301 def : Pat <(i64 (load (HexagonCONST32_GP tglobaladdr:$global))),
3302            (i64 (LDd_GP_V4 tglobaladdr:$global))>;
3303
3304 // Map from Pd = load(globaladdress) -> Rd = memb(globaladdress), Pd = Rd
3305 let AddedComplexity = 100 in
3306 def : Pat <(i1 (load (HexagonCONST32_GP tglobaladdr:$global))),
3307            (i1 (C2_tfrrp (i32 (LDb_GP_V4 tglobaladdr:$global))))>;
3308
3309 // When the Interprocedural Global Variable optimizer realizes that a certain
3310 // global variable takes only two constant values, it shrinks the global to
3311 // a boolean. Catch those loads here in the following 3 patterns.
3312 let AddedComplexity = 100 in
3313 def : Pat <(i32 (extloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
3314            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
3315
3316 let AddedComplexity = 100 in
3317 def : Pat <(i32 (sextloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
3318            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
3319
3320 // Map from load(globaladdress) -> memb(#foo)
3321 let AddedComplexity = 100 in
3322 def : Pat <(i32 (extloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
3323            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
3324
3325 // Map from load(globaladdress) -> memb(#foo)
3326 let AddedComplexity = 100 in
3327 def : Pat <(i32 (sextloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
3328            (i32 (LDb_GP_V4 tglobaladdr:$global))>;
3329
3330 let AddedComplexity = 100 in
3331 def : Pat <(i32 (zextloadi1 (HexagonCONST32_GP tglobaladdr:$global))),
3332            (i32 (LDub_GP_V4 tglobaladdr:$global))>;
3333
3334 // Map from load(globaladdress) -> memub(#foo)
3335 let AddedComplexity = 100 in
3336 def : Pat <(i32 (zextloadi8 (HexagonCONST32_GP tglobaladdr:$global))),
3337            (i32 (LDub_GP_V4 tglobaladdr:$global))>;
3338
3339 // Map from load(globaladdress) -> memh(#foo)
3340 let AddedComplexity = 100 in
3341 def : Pat <(i32 (extloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
3342            (i32 (LDh_GP_V4 tglobaladdr:$global))>;
3343
3344 // Map from load(globaladdress) -> memh(#foo)
3345 let AddedComplexity = 100 in
3346 def : Pat <(i32 (sextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
3347            (i32 (LDh_GP_V4 tglobaladdr:$global))>;
3348
3349 // Map from load(globaladdress) -> memuh(#foo)
3350 let AddedComplexity = 100 in
3351 def : Pat <(i32 (zextloadi16 (HexagonCONST32_GP tglobaladdr:$global))),
3352            (i32 (LDuh_GP_V4 tglobaladdr:$global))>;
3353
3354 // Map from load(globaladdress) -> memw(#foo)
3355 let AddedComplexity = 100 in
3356 def : Pat <(i32 (load (HexagonCONST32_GP tglobaladdr:$global))),
3357            (i32 (LDw_GP_V4 tglobaladdr:$global))>;
3358
3359
3360 // Transfer global address into a register
3361 let isExtended = 1, opExtendable = 1, AddedComplexity=50, isMoveImm = 1,
3362 isAsCheapAsAMove = 1, isReMaterializable = 1, validSubTargets = HasV4SubT in
3363 def TFRI_V4 : ALU32_ri<(outs IntRegs:$dst), (ins s16Ext:$src1),
3364            "$dst = #$src1",
3365            [(set IntRegs:$dst, (HexagonCONST32 tglobaladdr:$src1))]>,
3366            Requires<[HasV4T]>;
3367
3368 // Transfer a block address into a register
3369 def : Pat<(HexagonCONST32_GP tblockaddress:$src1),
3370           (TFRI_V4 tblockaddress:$src1)>,
3371           Requires<[HasV4T]>;
3372
3373 let isExtended = 1, opExtendable = 2, AddedComplexity=50,
3374 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3375 def TFRI_cPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3376                            (ins PredRegs:$src1, s16Ext:$src2),
3377            "if($src1) $dst = #$src2",
3378            []>,
3379            Requires<[HasV4T]>;
3380
3381 let isExtended = 1, opExtendable = 2, AddedComplexity=50, isPredicatedFalse = 1,
3382 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3383 def TFRI_cNotPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3384                               (ins PredRegs:$src1, s16Ext:$src2),
3385            "if(!$src1) $dst = #$src2",
3386            []>,
3387            Requires<[HasV4T]>;
3388
3389 let isExtended = 1, opExtendable = 2, AddedComplexity=50,
3390 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3391 def TFRI_cdnPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3392                              (ins PredRegs:$src1, s16Ext:$src2),
3393            "if($src1.new) $dst = #$src2",
3394            []>,
3395            Requires<[HasV4T]>;
3396
3397 let isExtended = 1, opExtendable = 2, AddedComplexity=50, isPredicatedFalse = 1,
3398 hasSideEffects = 0, isPredicated = 1, validSubTargets = HasV4SubT in
3399 def TFRI_cdnNotPt_V4 : ALU32_ri<(outs IntRegs:$dst),
3400                                 (ins PredRegs:$src1, s16Ext:$src2),
3401            "if(!$src1.new) $dst = #$src2",
3402            []>,
3403            Requires<[HasV4T]>;
3404
3405 let AddedComplexity = 50, Predicates = [HasV4T] in
3406 def : Pat<(HexagonCONST32_GP tglobaladdr:$src1),
3407            (TFRI_V4 tglobaladdr:$src1)>,
3408            Requires<[HasV4T]>;
3409
3410
3411 // Load - Indirect with long offset: These instructions take global address
3412 // as an operand
3413 let isExtended = 1, opExtendable = 3, AddedComplexity = 40,
3414 validSubTargets = HasV4SubT in
3415 def LDrid_ind_lo_V4 : LDInst<(outs DoubleRegs:$dst),
3416             (ins IntRegs:$src1, u2Imm:$src2, globaladdressExt:$offset),
3417             "$dst=memd($src1<<#$src2+##$offset)",
3418             [(set (i64 DoubleRegs:$dst),
3419                   (load (add (shl IntRegs:$src1, u2ImmPred:$src2),
3420                         (HexagonCONST32 tglobaladdr:$offset))))]>,
3421             Requires<[HasV4T]>;
3422
3423 let AddedComplexity = 40 in
3424 multiclass LD_indirect_lo<string OpcStr, PatFrag OpNode> {
3425 let isExtended = 1, opExtendable = 3, validSubTargets = HasV4SubT in
3426   def _lo_V4 : LDInst<(outs IntRegs:$dst),
3427             (ins IntRegs:$src1, u2Imm:$src2, globaladdressExt:$offset),
3428             !strconcat("$dst = ",
3429             !strconcat(OpcStr, "($src1<<#$src2+##$offset)")),
3430             [(set IntRegs:$dst,
3431                   (i32 (OpNode (add (shl IntRegs:$src1, u2ImmPred:$src2),
3432                           (HexagonCONST32 tglobaladdr:$offset)))))]>,
3433             Requires<[HasV4T]>;
3434 }
3435
3436 defm LDrib_ind : LD_indirect_lo<"memb", sextloadi8>;
3437 defm LDriub_ind : LD_indirect_lo<"memub", zextloadi8>;
3438 defm LDriub_ind_anyext : LD_indirect_lo<"memub", extloadi8>;
3439 defm LDrih_ind : LD_indirect_lo<"memh", sextloadi16>;
3440 defm LDriuh_ind : LD_indirect_lo<"memuh", zextloadi16>;
3441 defm LDriuh_ind_anyext : LD_indirect_lo<"memuh", extloadi16>;
3442 defm LDriw_ind : LD_indirect_lo<"memw", load>;
3443
3444 let AddedComplexity = 40 in
3445 def : Pat <(i32 (sextloadi8 (add IntRegs:$src1,
3446                                  (NumUsesBelowThresCONST32 tglobaladdr:$offset)))),
3447            (i32 (LDrib_ind_lo_V4 IntRegs:$src1, 0, tglobaladdr:$offset))>,
3448            Requires<[HasV4T]>;
3449
3450 let AddedComplexity = 40 in
3451 def : Pat <(i32 (zextloadi8 (add IntRegs:$src1,
3452                                  (NumUsesBelowThresCONST32 tglobaladdr:$offset)))),
3453            (i32 (LDriub_ind_lo_V4 IntRegs:$src1, 0, tglobaladdr:$offset))>,
3454            Requires<[HasV4T]>;
3455
3456 let Predicates = [HasV4T], AddedComplexity  = 30 in {
3457 def : Pat<(truncstorei8 (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3458           (STrib_abs_V4 u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3459
3460 def : Pat<(truncstorei16 (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3461           (STrih_abs_V4 u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3462
3463 def : Pat<(store (i32 IntRegs:$src1), u0AlwaysExtPred:$src2),
3464           (STriw_abs_V4 u0AlwaysExtPred:$src2, IntRegs: $src1)>;
3465 }
3466
3467 let Predicates = [HasV4T], AddedComplexity  = 30 in {
3468 def : Pat<(i32 (load u0AlwaysExtPred:$src)),
3469           (LDriw_abs_V4 u0AlwaysExtPred:$src)>;
3470
3471 def : Pat<(i32 (sextloadi8 u0AlwaysExtPred:$src)),
3472           (LDrib_abs_V4 u0AlwaysExtPred:$src)>;
3473
3474 def : Pat<(i32 (zextloadi8 u0AlwaysExtPred:$src)),
3475           (LDriub_abs_V4 u0AlwaysExtPred:$src)>;
3476
3477 def : Pat<(i32 (sextloadi16 u0AlwaysExtPred:$src)),
3478           (LDrih_abs_V4 u0AlwaysExtPred:$src)>;
3479
3480 def : Pat<(i32 (zextloadi16 u0AlwaysExtPred:$src)),
3481           (LDriuh_abs_V4 u0AlwaysExtPred:$src)>;
3482 }
3483
3484 // Indexed store word - global address.
3485 // memw(Rs+#u6:2)=#S8
3486 let AddedComplexity = 10 in
3487 def STriw_offset_ext_V4 : STInst<(outs),
3488             (ins IntRegs:$src1, u6_2Imm:$src2, globaladdress:$src3),
3489             "memw($src1+#$src2) = ##$src3",
3490             [(store (HexagonCONST32 tglobaladdr:$src3),
3491                     (add IntRegs:$src1, u6_2ImmPred:$src2))]>,
3492             Requires<[HasV4T]>;
3493
3494 def : Pat<(i64 (ctlz (i64 DoubleRegs:$src1))),
3495           (i64 (A4_combineir (i32 0), (i32 (CTLZ64_rr DoubleRegs:$src1))))>,
3496           Requires<[HasV4T]>;
3497
3498 def : Pat<(i64 (cttz (i64 DoubleRegs:$src1))),
3499           (i64 (A4_combineir (i32 0), (i32 (CTTZ64_rr DoubleRegs:$src1))))>,
3500           Requires<[HasV4T]>;
3501
3502
3503 // i8 -> i64 loads
3504 // We need a complexity of 120 here to override preceding handling of
3505 // zextloadi8.
3506 let Predicates = [HasV4T], AddedComplexity = 120 in {
3507 def:  Pat <(i64 (extloadi8 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3508       (i64 (A4_combineir 0, (LDrib_abs_V4 tglobaladdr:$addr)))>;
3509
3510 def:  Pat <(i64 (zextloadi8 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3511       (i64 (A4_combineir 0, (LDriub_abs_V4 tglobaladdr:$addr)))>;
3512
3513 def:  Pat <(i64 (sextloadi8 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3514       (i64 (A2_sxtw (LDrib_abs_V4 tglobaladdr:$addr)))>;
3515
3516 def:  Pat <(i64 (extloadi8 FoldGlobalAddr:$addr)),
3517       (i64 (A4_combineir 0, (LDrib_abs_V4 FoldGlobalAddr:$addr)))>;
3518
3519 def:  Pat <(i64 (zextloadi8 FoldGlobalAddr:$addr)),
3520       (i64 (A4_combineir 0, (LDriub_abs_V4 FoldGlobalAddr:$addr)))>;
3521
3522 def:  Pat <(i64 (sextloadi8 FoldGlobalAddr:$addr)),
3523       (i64 (A2_sxtw (LDrib_abs_V4 FoldGlobalAddr:$addr)))>;
3524 }
3525 // i16 -> i64 loads
3526 // We need a complexity of 120 here to override preceding handling of
3527 // zextloadi16.
3528 let AddedComplexity = 120 in {
3529 def:  Pat <(i64 (extloadi16 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3530       (i64 (A4_combineir 0, (LDrih_abs_V4 tglobaladdr:$addr)))>,
3531       Requires<[HasV4T]>;
3532
3533 def:  Pat <(i64 (zextloadi16 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3534       (i64 (A4_combineir 0, (LDriuh_abs_V4 tglobaladdr:$addr)))>,
3535       Requires<[HasV4T]>;
3536
3537 def:  Pat <(i64 (sextloadi16 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3538       (i64 (A2_sxtw (LDrih_abs_V4 tglobaladdr:$addr)))>,
3539       Requires<[HasV4T]>;
3540
3541 def:  Pat <(i64 (extloadi16 FoldGlobalAddr:$addr)),
3542       (i64 (A4_combineir 0, (LDrih_abs_V4 FoldGlobalAddr:$addr)))>,
3543       Requires<[HasV4T]>;
3544
3545 def:  Pat <(i64 (zextloadi16 FoldGlobalAddr:$addr)),
3546       (i64 (A4_combineir 0, (LDriuh_abs_V4 FoldGlobalAddr:$addr)))>,
3547       Requires<[HasV4T]>;
3548
3549 def:  Pat <(i64 (sextloadi16 FoldGlobalAddr:$addr)),
3550       (i64 (A2_sxtw (LDrih_abs_V4 FoldGlobalAddr:$addr)))>,
3551       Requires<[HasV4T]>;
3552 }
3553 // i32->i64 loads
3554 // We need a complexity of 120 here to override preceding handling of
3555 // zextloadi32.
3556 let AddedComplexity = 120 in {
3557 def:  Pat <(i64 (extloadi32 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3558       (i64 (A4_combineir 0, (LDriw_abs_V4 tglobaladdr:$addr)))>,
3559       Requires<[HasV4T]>;
3560
3561 def:  Pat <(i64 (zextloadi32 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3562       (i64 (A4_combineir 0, (LDriw_abs_V4 tglobaladdr:$addr)))>,
3563       Requires<[HasV4T]>;
3564
3565 def:  Pat <(i64 (sextloadi32 (NumUsesBelowThresCONST32 tglobaladdr:$addr))),
3566       (i64 (A2_sxtw (LDriw_abs_V4 tglobaladdr:$addr)))>,
3567       Requires<[HasV4T]>;
3568
3569 def:  Pat <(i64 (extloadi32 FoldGlobalAddr:$addr)),
3570       (i64 (A4_combineir 0, (LDriw_abs_V4 FoldGlobalAddr:$addr)))>,
3571       Requires<[HasV4T]>;
3572
3573 def:  Pat <(i64 (zextloadi32 FoldGlobalAddr:$addr)),
3574       (i64 (A4_combineir 0, (LDriw_abs_V4 FoldGlobalAddr:$addr)))>,
3575       Requires<[HasV4T]>;
3576
3577 def:  Pat <(i64 (sextloadi32 FoldGlobalAddr:$addr)),
3578       (i64 (A2_sxtw (LDriw_abs_V4 FoldGlobalAddr:$addr)))>,
3579       Requires<[HasV4T]>;
3580 }
3581
3582 // Indexed store double word - global address.
3583 // memw(Rs+#u6:2)=#S8
3584 let AddedComplexity = 10 in
3585 def STrih_offset_ext_V4 : STInst<(outs),
3586             (ins IntRegs:$src1, u6_1Imm:$src2, globaladdress:$src3),
3587             "memh($src1+#$src2) = ##$src3",
3588             [(truncstorei16 (HexagonCONST32 tglobaladdr:$src3),
3589                     (add IntRegs:$src1, u6_1ImmPred:$src2))]>,
3590             Requires<[HasV4T]>;
3591 // Map from store(globaladdress + x) -> memd(#foo + x)
3592 let AddedComplexity = 100 in
3593 def : Pat<(store (i64 DoubleRegs:$src1),
3594                  FoldGlobalAddrGP:$addr),
3595           (STrid_abs_V4 FoldGlobalAddrGP:$addr, (i64 DoubleRegs:$src1))>,
3596           Requires<[HasV4T]>;
3597
3598 def : Pat<(atomic_store_64 FoldGlobalAddrGP:$addr,
3599                            (i64 DoubleRegs:$src1)),
3600           (STrid_abs_V4 FoldGlobalAddrGP:$addr, (i64 DoubleRegs:$src1))>,
3601           Requires<[HasV4T]>;
3602
3603 // Map from store(globaladdress + x) -> memb(#foo + x)
3604 let AddedComplexity = 100 in
3605 def : Pat<(truncstorei8 (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
3606           (STrib_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3607             Requires<[HasV4T]>;
3608
3609 def : Pat<(atomic_store_8 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
3610           (STrib_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3611             Requires<[HasV4T]>;
3612
3613 // Map from store(globaladdress + x) -> memh(#foo + x)
3614 let AddedComplexity = 100 in
3615 def : Pat<(truncstorei16 (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
3616           (STrih_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3617             Requires<[HasV4T]>;
3618
3619 def : Pat<(atomic_store_16 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
3620           (STrih_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3621             Requires<[HasV4T]>;
3622
3623 // Map from store(globaladdress + x) -> memw(#foo + x)
3624 let AddedComplexity = 100 in
3625 def : Pat<(store (i32 IntRegs:$src1), FoldGlobalAddrGP:$addr),
3626           (STriw_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3627            Requires<[HasV4T]>;
3628
3629 def : Pat<(atomic_store_32 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1)),
3630           (STriw_abs_V4 FoldGlobalAddrGP:$addr, (i32 IntRegs:$src1))>,
3631             Requires<[HasV4T]>;
3632
3633 // Map from load(globaladdress + x) -> memd(#foo + x)
3634 let AddedComplexity = 100 in
3635 def : Pat<(i64 (load FoldGlobalAddrGP:$addr)),
3636           (i64 (LDrid_abs_V4 FoldGlobalAddrGP:$addr))>,
3637            Requires<[HasV4T]>;
3638
3639 def : Pat<(atomic_load_64 FoldGlobalAddrGP:$addr),
3640           (i64 (LDrid_abs_V4 FoldGlobalAddrGP:$addr))>,
3641            Requires<[HasV4T]>;
3642
3643 // Map from load(globaladdress + x) -> memb(#foo + x)
3644 let AddedComplexity = 100 in
3645 def : Pat<(i32 (extloadi8 FoldGlobalAddrGP:$addr)),
3646           (i32 (LDrib_abs_V4 FoldGlobalAddrGP:$addr))>,
3647            Requires<[HasV4T]>;
3648
3649 // Map from load(globaladdress + x) -> memb(#foo + x)
3650 let AddedComplexity = 100 in
3651 def : Pat<(i32 (sextloadi8 FoldGlobalAddrGP:$addr)),
3652           (i32 (LDrib_abs_V4 FoldGlobalAddrGP:$addr))>,
3653            Requires<[HasV4T]>;
3654
3655 //let AddedComplexity = 100 in
3656 let AddedComplexity = 100 in
3657 def : Pat<(i32 (extloadi16 FoldGlobalAddrGP:$addr)),
3658           (i32 (LDrih_abs_V4 FoldGlobalAddrGP:$addr))>,
3659            Requires<[HasV4T]>;
3660
3661 // Map from load(globaladdress + x) -> memh(#foo + x)
3662 let AddedComplexity = 100 in
3663 def : Pat<(i32 (sextloadi16 FoldGlobalAddrGP:$addr)),
3664           (i32 (LDrih_abs_V4 FoldGlobalAddrGP:$addr))>,
3665            Requires<[HasV4T]>;
3666
3667 // Map from load(globaladdress + x) -> memuh(#foo + x)
3668 let AddedComplexity = 100 in
3669 def : Pat<(i32 (zextloadi16 FoldGlobalAddrGP:$addr)),
3670           (i32 (LDriuh_abs_V4 FoldGlobalAddrGP:$addr))>,
3671            Requires<[HasV4T]>;
3672
3673 def : Pat<(atomic_load_16 FoldGlobalAddrGP:$addr),
3674           (i32 (LDriuh_abs_V4 FoldGlobalAddrGP:$addr))>,
3675            Requires<[HasV4T]>;
3676
3677 // Map from load(globaladdress + x) -> memub(#foo + x)
3678 let AddedComplexity = 100 in
3679 def : Pat<(i32 (zextloadi8 FoldGlobalAddrGP:$addr)),
3680           (i32 (LDriub_abs_V4 FoldGlobalAddrGP:$addr))>,
3681            Requires<[HasV4T]>;
3682
3683 def : Pat<(atomic_load_8 FoldGlobalAddrGP:$addr),
3684           (i32 (LDriub_abs_V4 FoldGlobalAddrGP:$addr))>,
3685            Requires<[HasV4T]>;
3686
3687 // Map from load(globaladdress + x) -> memw(#foo + x)
3688 let AddedComplexity = 100 in
3689 def : Pat<(i32 (load FoldGlobalAddrGP:$addr)),
3690           (i32 (LDriw_abs_V4 FoldGlobalAddrGP:$addr))>,
3691            Requires<[HasV4T]>;
3692
3693 def : Pat<(atomic_load_32 FoldGlobalAddrGP:$addr),
3694           (i32 (LDriw_abs_V4 FoldGlobalAddrGP:$addr))>,
3695            Requires<[HasV4T]>;