lib/Target/Hexagon/HexagonInstrInfo.td

   1 //==- HexagonInstrInfo.td - Target Description for Hexagon -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "HexagonInstrFormats.td"
  15 include "HexagonImmediates.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // Hexagon Instruction Predicate Definitions.
  19 //===----------------------------------------------------------------------===//
  20 def HasV2T                      : Predicate<"Subtarget.hasV2TOps()">;
  21 def HasV2TOnly                  : Predicate<"Subtarget.hasV2TOpsOnly()">;
  22 def NoV2T                       : Predicate<"!Subtarget.hasV2TOps()">;
  23 def HasV3T                      : Predicate<"Subtarget.hasV3TOps()">;
  24 def HasV3TOnly                  : Predicate<"Subtarget.hasV3TOpsOnly()">;
  25 def NoV3T                       : Predicate<"!Subtarget.hasV3TOps()">;
  26 def HasV4T                      : Predicate<"Subtarget.hasV4TOps()">;
  27 def NoV4T                       : Predicate<"!Subtarget.hasV4TOps()">;
  28 def UseMEMOP                    : Predicate<"Subtarget.useMemOps()">;
  29
  30 // Addressing modes.
  31 def ADDRrr : ComplexPattern<i32, 2, "SelectADDRrr", [], []>;
  32 def ADDRri : ComplexPattern<i32, 2, "SelectADDRri", [frameindex], []>;
  33 def ADDRriS11_0 : ComplexPattern<i32, 2, "SelectADDRriS11_0", [frameindex], []>;
  34 def ADDRriS11_1 : ComplexPattern<i32, 2, "SelectADDRriS11_1", [frameindex], []>;
  35 def ADDRriS11_2 : ComplexPattern<i32, 2, "SelectADDRriS11_2", [frameindex], []>;
  36 def ADDRriS11_3 : ComplexPattern<i32, 2, "SelectADDRriS11_3", [frameindex], []>;
  37 def ADDRriU6_0 : ComplexPattern<i32, 2, "SelectADDRriU6_0", [frameindex], []>;
  38 def ADDRriU6_1 : ComplexPattern<i32, 2, "SelectADDRriU6_1", [frameindex], []>;
  39 def ADDRriU6_2 : ComplexPattern<i32, 2, "SelectADDRriU6_2", [frameindex], []>;
  40
  41 // Address operands.
  42 def MEMrr : Operand<i32> {
  43   let PrintMethod = "printMEMrrOperand";
  44   let MIOperandInfo = (ops IntRegs, IntRegs);
  45 }
  46
  47 // Address operands
  48 def MEMri : Operand<i32> {
  49   let PrintMethod = "printMEMriOperand";
  50   let MIOperandInfo = (ops IntRegs, IntRegs);
  51 }
  52
  53 def MEMri_s11_2 : Operand<i32>,
  54   ComplexPattern<i32, 2, "SelectMEMriS11_2", []> {
  55   let PrintMethod = "printMEMriOperand";
  56   let MIOperandInfo = (ops IntRegs, s11Imm);
  57 }
  58
  59 def FrameIndex : Operand<i32> {
  60   let PrintMethod = "printFrameIndexOperand";
  61   let MIOperandInfo = (ops IntRegs, s11Imm);
  62 }
  63
  64 let PrintMethod = "printGlobalOperand" in
  65   def globaladdress : Operand<i32>;
  66
  67 let PrintMethod = "printJumpTable" in
  68  def jumptablebase : Operand<i32>;
  69
  70 def brtarget : Operand<OtherVT>;
  71 def calltarget : Operand<i32>;
  72
  73 def bblabel : Operand<i32>;
  74 def bbl   : SDNode<"ISD::BasicBlock", SDTPtrLeaf   , [], "BasicBlockSDNode">;
  75
  76 def symbolHi32 : Operand<i32> {
  77   let PrintMethod = "printSymbolHi";
  78 }
  79 def symbolLo32 : Operand<i32> {
  80   let PrintMethod = "printSymbolLo";
  81 }
  82
  83 // Multi-class for logical operators.
  84 multiclass ALU32_rr_ri<string OpcStr, SDNode OpNode> {
  85   def rr : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
  86                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  87                  [(set IntRegs:$dst, (OpNode IntRegs:$b, IntRegs:$c))]>;
  88   def ri : ALU32_ri<(outs IntRegs:$dst), (ins s10Imm:$b, IntRegs:$c),
  89                  !strconcat("$dst = ", !strconcat(OpcStr, "(#$b, $c)")),
  90                  [(set IntRegs:$dst, (OpNode s10Imm:$b, IntRegs:$c))]>;
  91 }
  92
  93 // Multi-class for compare ops.
  94 let isCompare = 1 in {
  95 multiclass CMP64_rr<string OpcStr, PatFrag OpNode> {
  96   def rr : ALU64_rr<(outs PredRegs:$dst), (ins DoubleRegs:$b, DoubleRegs:$c),
  97                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  98                  [(set PredRegs:$dst, (OpNode DoubleRegs:$b, DoubleRegs:$c))]>;
  99 }
 100 multiclass CMP32_rr<string OpcStr, PatFrag OpNode> {
 101   def rr : ALU32_rr<(outs PredRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
 102                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
 103                  [(set PredRegs:$dst, (OpNode IntRegs:$b, IntRegs:$c))]>;
 104 }
 105
 106 multiclass CMP32_rr_ri_s10<string OpcStr, PatFrag OpNode> {
 107   def rr : ALU32_rr<(outs PredRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
 108                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
 109                  [(set PredRegs:$dst, (OpNode IntRegs:$b, IntRegs:$c))]>;
 110   def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, s10Imm:$c),
 111                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
 112                  [(set PredRegs:$dst, (OpNode IntRegs:$b, s10ImmPred:$c))]>;
 113 }
 114
 115 multiclass CMP32_rr_ri_u9<string OpcStr, PatFrag OpNode> {
 116   def rr : ALU32_rr<(outs PredRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
 117                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
 118                  [(set PredRegs:$dst, (OpNode IntRegs:$b, IntRegs:$c))]>;
 119   def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, u9Imm:$c),
 120                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
 121                  [(set PredRegs:$dst, (OpNode IntRegs:$b, u9ImmPred:$c))]>;
 122 }
 123
 124 multiclass CMP32_ri_u8<string OpcStr, PatFrag OpNode> {
 125   def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, u8Imm:$c),
 126                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
 127                  [(set PredRegs:$dst, (OpNode IntRegs:$b, u8ImmPred:$c))]>;
 128 }
 129
 130 multiclass CMP32_ri_s8<string OpcStr, PatFrag OpNode> {
 131   def ri : ALU32_ri<(outs PredRegs:$dst), (ins IntRegs:$b, s8Imm:$c),
 132                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, #$c)")),
 133                  [(set PredRegs:$dst, (OpNode IntRegs:$b, s8ImmPred:$c))]>;
 134 }
 135 }
 136
 137 //===----------------------------------------------------------------------===//
 138 // Instructions
 139 //===----------------------------------------------------------------------===//
 140
 141 //===----------------------------------------------------------------------===//
 142 // http://qualnet.qualcomm.com/~erich/v1/htmldocs/index.html
 143 // http://qualnet.qualcomm.com/~erich/v2/htmldocs/index.html
 144 // http://qualnet.qualcomm.com/~erich/v3/htmldocs/index.html
 145 // http://qualnet.qualcomm.com/~erich/v4/htmldocs/index.html
 146 // http://qualnet.qualcomm.com/~erich/v5/htmldocs/index.html
 147 //===----------------------------------------------------------------------===//
 148
 149 //===----------------------------------------------------------------------===//
 150 // ALU32/ALU +
 151 //===----------------------------------------------------------------------===//
 152 // Add.
 153 let isPredicable = 1 in
 154 def ADD_rr : ALU32_rr<(outs IntRegs:$dst),
 155             (ins IntRegs:$src1, IntRegs:$src2),
 156             "$dst = add($src1, $src2)",
 157             [(set IntRegs:$dst, (add IntRegs:$src1, IntRegs:$src2))]>;
 158
 159 let isPredicable = 1 in
 160 def ADD_ri : ALU32_ri<(outs IntRegs:$dst),
 161             (ins IntRegs:$src1, s16Imm:$src2),
 162             "$dst = add($src1, #$src2)",
 163             [(set IntRegs:$dst, (add IntRegs:$src1, s16ImmPred:$src2))]>;
 164
 165 // Logical operations.
 166 let isPredicable = 1 in
 167 def XOR_rr : ALU32_rr<(outs IntRegs:$dst),
 168             (ins IntRegs:$src1, IntRegs:$src2),
 169             "$dst = xor($src1, $src2)",
 170             [(set IntRegs:$dst, (xor IntRegs:$src1, IntRegs:$src2))]>;
 171
 172 let isPredicable = 1 in
 173 def AND_rr : ALU32_rr<(outs IntRegs:$dst),
 174             (ins IntRegs:$src1, IntRegs:$src2),
 175             "$dst = and($src1, $src2)",
 176             [(set IntRegs:$dst, (and IntRegs:$src1, IntRegs:$src2))]>;
 177
 178 def OR_ri : ALU32_ri<(outs IntRegs:$dst),
 179             (ins IntRegs:$src1, s8Imm:$src2),
 180             "$dst = or($src1, #$src2)",
 181             [(set IntRegs:$dst, (or IntRegs:$src1, s8ImmPred:$src2))]>;
 182
 183 def NOT_rr : ALU32_rr<(outs IntRegs:$dst),
 184             (ins IntRegs:$src1),
 185             "$dst = not($src1)",
 186             [(set IntRegs:$dst, (not IntRegs:$src1))]>;
 187
 188 def AND_ri : ALU32_ri<(outs IntRegs:$dst),
 189             (ins IntRegs:$src1, s10Imm:$src2),
 190             "$dst = and($src1, #$src2)",
 191             [(set IntRegs:$dst, (and IntRegs:$src1, s10ImmPred:$src2))]>;
 192
 193 let isPredicable = 1 in
 194 def OR_rr : ALU32_rr<(outs IntRegs:$dst),
 195             (ins IntRegs:$src1, IntRegs:$src2),
 196             "$dst = or($src1, $src2)",
 197             [(set IntRegs:$dst, (or IntRegs:$src1, IntRegs:$src2))]>;
 198
 199 // Negate.
 200 def NEG : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 201           "$dst = neg($src1)",
 202           [(set IntRegs:$dst, (ineg IntRegs:$src1))]>;
 203 // Nop.
 204 let neverHasSideEffects = 1 in
 205 def NOP : ALU32_rr<(outs), (ins),
 206           "nop",
 207           []>;
 208
 209 // Subtract.
 210 let isPredicable = 1 in
 211 def SUB_rr : ALU32_rr<(outs IntRegs:$dst),
 212             (ins IntRegs:$src1, IntRegs:$src2),
 213             "$dst = sub($src1, $src2)",
 214             [(set IntRegs:$dst, (sub IntRegs:$src1, IntRegs:$src2))]>;
 215
 216 // Transfer immediate.
 217 let isReMaterializable = 1, isPredicable = 1 in
 218 def TFRI : ALU32_ri<(outs IntRegs:$dst), (ins s16Imm:$src1),
 219            "$dst = #$src1",
 220            [(set IntRegs:$dst, s16ImmPred:$src1)]>;
 221
 222 // Transfer register.
 223 let neverHasSideEffects = 1, isPredicable = 1 in
 224 def TFR : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1),
 225           "$dst = $src1",
 226           []>;
 227
 228 // Transfer control register.
 229 let neverHasSideEffects = 1 in
 230 def TFCR : CRInst<(outs CRRegs:$dst), (ins IntRegs:$src1),
 231            "$dst = $src1",
 232            []>;
 233 //===----------------------------------------------------------------------===//
 234 // ALU32/ALU -
 235 //===----------------------------------------------------------------------===//
 236
 237
 238 //===----------------------------------------------------------------------===//
 239 // ALU32/PERM +
 240 //===----------------------------------------------------------------------===//
 241
 242 // Combine.
 243 let isPredicable = 1, neverHasSideEffects = 1 in
 244 def COMBINE_rr : ALU32_rr<(outs DoubleRegs:$dst),
 245             (ins IntRegs:$src1, IntRegs:$src2),
 246             "$dst = combine($src1, $src2)",
 247             []>;
 248
 249 // Mux.
 250 def VMUX_prr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins PredRegs:$src1,
 251                                                    DoubleRegs:$src2,
 252                                                    DoubleRegs:$src3),
 253             "$dst = vmux($src1, $src2, $src3)",
 254             []>;
 255
 256 def MUX_rr : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
 257                                             IntRegs:$src2, IntRegs:$src3),
 258              "$dst = mux($src1, $src2, $src3)",
 259              [(set IntRegs:$dst, (select PredRegs:$src1, IntRegs:$src2,
 260                                          IntRegs:$src3))]>;
 261
 262 def MUX_ir : ALU32_ir<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Imm:$src2,
 263                                                 IntRegs:$src3),
 264              "$dst = mux($src1, #$src2, $src3)",
 265              [(set IntRegs:$dst, (select PredRegs:$src1,
 266                                          s8ImmPred:$src2, IntRegs:$src3))]>;
 267
 268 def MUX_ri : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1, IntRegs:$src2,
 269                                                 s8Imm:$src3),
 270              "$dst = mux($src1, $src2, #$src3)",
 271              [(set IntRegs:$dst, (select PredRegs:$src1, IntRegs:$src2,
 272                                          s8ImmPred:$src3))]>;
 273
 274 def MUX_ii : ALU32_ii<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Imm:$src2,
 275                                                 s8Imm:$src3),
 276              "$dst = mux($src1, #$src2, #$src3)",
 277              [(set IntRegs:$dst, (select PredRegs:$src1, s8ImmPred:$src2,
 278                                          s8ImmPred:$src3))]>;
 279
 280 // Shift halfword.
 281 let isPredicable = 1 in
 282 def ASLH : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 283            "$dst = aslh($src1)",
 284            [(set IntRegs:$dst, (shl 16, IntRegs:$src1))]>;
 285
 286 let isPredicable = 1 in
 287 def ASRH : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 288            "$dst = asrh($src1)",
 289            [(set IntRegs:$dst, (sra 16, IntRegs:$src1))]>;
 290
 291 // Sign extend.
 292 let isPredicable = 1 in
 293 def SXTB : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 294            "$dst = sxtb($src1)",
 295            [(set IntRegs:$dst, (sext_inreg IntRegs:$src1, i8))]>;
 296
 297 let isPredicable = 1 in
 298 def SXTH : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 299            "$dst = sxth($src1)",
 300            [(set IntRegs:$dst, (sext_inreg IntRegs:$src1, i16))]>;
 301
 302 // Zero extend.
 303 let isPredicable = 1, neverHasSideEffects = 1 in
 304 def ZXTB : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 305            "$dst = zxtb($src1)",
 306            []>;
 307
 308 let isPredicable = 1, neverHasSideEffects = 1 in
 309 def ZXTH : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 310                     "$dst = zxth($src1)",
 311                     []>;
 312 //===----------------------------------------------------------------------===//
 313 // ALU32/PERM -
 314 //===----------------------------------------------------------------------===//
 315
 316
 317 //===----------------------------------------------------------------------===//
 318 // ALU32/PRED +
 319 //===----------------------------------------------------------------------===//
 320
 321 // Conditional add.
 322 let neverHasSideEffects = 1, isPredicated = 1 in
 323 def ADD_ri_cPt : ALU32_ri<(outs IntRegs:$dst),
 324             (ins PredRegs:$src1, IntRegs:$src2, s16Imm:$src3),
 325             "if ($src1) $dst = add($src2, #$src3)",
 326             []>;
 327
 328 let neverHasSideEffects = 1, isPredicated = 1 in
 329 def ADD_ri_cNotPt : ALU32_ri<(outs IntRegs:$dst),
 330             (ins PredRegs:$src1, IntRegs:$src2, s16Imm:$src3),
 331             "if (!$src1) $dst = add($src2, #$src3)",
 332             []>;
 333
 334 let neverHasSideEffects = 1, isPredicated = 1 in
 335 def ADD_ri_cdnPt : ALU32_ri<(outs IntRegs:$dst),
 336             (ins PredRegs:$src1, IntRegs:$src2, s16Imm:$src3),
 337             "if ($src1.new) $dst = add($src2, #$src3)",
 338             []>;
 339
 340 let neverHasSideEffects = 1, isPredicated = 1 in
 341 def ADD_ri_cdnNotPt : ALU32_ri<(outs IntRegs:$dst),
 342             (ins PredRegs:$src1, IntRegs:$src2, s16Imm:$src3),
 343             "if (!$src1.new) $dst = add($src2, #$src3)",
 344             []>;
 345
 346 let neverHasSideEffects = 1, isPredicated = 1 in
 347 def ADD_rr_cPt : ALU32_rr<(outs IntRegs:$dst),
 348             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 349             "if ($src1) $dst = add($src2, $src3)",
 350             []>;
 351
 352 let neverHasSideEffects = 1, isPredicated = 1 in
 353 def ADD_rr_cNotPt : ALU32_rr<(outs IntRegs:$dst),
 354             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 355             "if (!$src1) $dst = add($src2, $src3)",
 356             []>;
 357
 358 let neverHasSideEffects = 1, isPredicated = 1 in
 359 def ADD_rr_cdnPt : ALU32_rr<(outs IntRegs:$dst),
 360             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 361             "if ($src1.new) $dst = add($src2, $src3)",
 362             []>;
 363
 364 let neverHasSideEffects = 1, isPredicated = 1 in
 365 def ADD_rr_cdnNotPt : ALU32_rr<(outs IntRegs:$dst),
 366             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 367             "if (!$src1.new) $dst = add($src2, $src3)",
 368             []>;
 369
 370
 371 // Conditional combine.
 372
 373 let neverHasSideEffects = 1, isPredicated = 1 in
 374 def COMBINE_rr_cPt : ALU32_rr<(outs DoubleRegs:$dst),
 375             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 376             "if ($src1) $dst = combine($src2, $src3)",
 377             []>;
 378
 379 let neverHasSideEffects = 1, isPredicated = 1 in
 380 def COMBINE_rr_cNotPt : ALU32_rr<(outs DoubleRegs:$dst),
 381             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 382             "if (!$src1) $dst = combine($src2, $src3)",
 383             []>;
 384
 385 let neverHasSideEffects = 1, isPredicated = 1 in
 386 def COMBINE_rr_cdnPt : ALU32_rr<(outs DoubleRegs:$dst),
 387             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 388             "if ($src1.new) $dst = combine($src2, $src3)",
 389             []>;
 390
 391 let neverHasSideEffects = 1, isPredicated = 1 in
 392 def COMBINE_rr_cdnNotPt : ALU32_rr<(outs DoubleRegs:$dst),
 393             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 394             "if (!$src1.new) $dst = combine($src2, $src3)",
 395             []>;
 396
 397 // Conditional logical operations.
 398
 399 let isPredicated = 1 in
 400 def XOR_rr_cPt : ALU32_rr<(outs IntRegs:$dst),
 401             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 402             "if ($src1) $dst = xor($src2, $src3)",
 403             []>;
 404
 405 let isPredicated = 1 in
 406 def XOR_rr_cNotPt : ALU32_rr<(outs IntRegs:$dst),
 407             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 408             "if (!$src1) $dst = xor($src2, $src3)",
 409             []>;
 410
 411 let isPredicated = 1 in
 412 def XOR_rr_cdnPt : ALU32_rr<(outs IntRegs:$dst),
 413             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 414             "if ($src1.new) $dst = xor($src2, $src3)",
 415             []>;
 416
 417 let isPredicated = 1 in
 418 def XOR_rr_cdnNotPt : ALU32_rr<(outs IntRegs:$dst),
 419             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 420             "if (!$src1.new) $dst = xor($src2, $src3)",
 421             []>;
 422
 423 let isPredicated = 1 in
 424 def AND_rr_cPt : ALU32_rr<(outs IntRegs:$dst),
 425             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 426             "if ($src1) $dst = and($src2, $src3)",
 427             []>;
 428
 429 let isPredicated = 1 in
 430 def AND_rr_cNotPt : ALU32_rr<(outs IntRegs:$dst),
 431             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 432             "if (!$src1) $dst = and($src2, $src3)",
 433             []>;
 434
 435 let isPredicated = 1 in
 436 def AND_rr_cdnPt : ALU32_rr<(outs IntRegs:$dst),
 437             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 438             "if ($src1.new) $dst = and($src2, $src3)",
 439             []>;
 440
 441 let isPredicated = 1 in
 442 def AND_rr_cdnNotPt : ALU32_rr<(outs IntRegs:$dst),
 443             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 444             "if (!$src1.new) $dst = and($src2, $src3)",
 445             []>;
 446
 447 let isPredicated = 1 in
 448 def OR_rr_cPt : ALU32_rr<(outs IntRegs:$dst),
 449             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 450             "if ($src1) $dst = or($src2, $src3)",
 451             []>;
 452
 453 let isPredicated = 1 in
 454 def OR_rr_cNotPt : ALU32_rr<(outs IntRegs:$dst),
 455             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 456             "if (!$src1) $dst = or($src2, $src3)",
 457             []>;
 458
 459 let isPredicated = 1 in
 460 def OR_rr_cdnPt : ALU32_rr<(outs IntRegs:$dst),
 461             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 462             "if ($src1.new) $dst = or($src2, $src3)",
 463             []>;
 464
 465 let isPredicated = 1 in
 466 def OR_rr_cdnNotPt : ALU32_rr<(outs IntRegs:$dst),
 467             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 468             "if (!$src1.new) $dst = or($src2, $src3)",
 469             []>;
 470
 471
 472 // Conditional subtract.
 473
 474 let isPredicated = 1 in
 475 def SUB_rr_cPt : ALU32_rr<(outs IntRegs:$dst),
 476             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 477             "if ($src1) $dst = sub($src2, $src3)",
 478             []>;
 479
 480 let isPredicated = 1 in
 481 def SUB_rr_cNotPt : ALU32_rr<(outs IntRegs:$dst),
 482             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 483             "if (!$src1) $dst = sub($src2, $src3)",
 484             []>;
 485
 486 let isPredicated = 1 in
 487 def SUB_rr_cdnPt : ALU32_rr<(outs IntRegs:$dst),
 488             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 489             "if ($src1.new) $dst = sub($src2, $src3)",
 490             []>;
 491
 492 let isPredicated = 1 in
 493 def SUB_rr_cdnNotPt : ALU32_rr<(outs IntRegs:$dst),
 494             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3),
 495             "if (!$src1.new) $dst = sub($src2, $src3)",
 496             []>;
 497
 498
 499 // Conditional transfer.
 500
 501 let neverHasSideEffects = 1, isPredicated = 1 in
 502 def TFR_cPt : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1, IntRegs:$src2),
 503               "if ($src1) $dst = $src2",
 504               []>;
 505
 506 let neverHasSideEffects = 1, isPredicated = 1 in
 507 def TFR_cNotPt : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
 508                                                     IntRegs:$src2),
 509                  "if (!$src1) $dst = $src2",
 510                  []>;
 511
 512 let neverHasSideEffects = 1, isPredicated = 1 in
 513 def TFRI_cPt : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1, s12Imm:$src2),
 514                "if ($src1) $dst = #$src2",
 515                []>;
 516
 517 let neverHasSideEffects = 1, isPredicated = 1 in
 518 def TFRI_cNotPt : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1,
 519                                                      s12Imm:$src2),
 520                   "if (!$src1) $dst = #$src2",
 521                   []>;
 522
 523 let neverHasSideEffects = 1, isPredicated = 1 in
 524 def TFR_cdnPt : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
 525                                                    IntRegs:$src2),
 526                 "if ($src1.new) $dst = $src2",
 527                 []>;
 528
 529 let neverHasSideEffects = 1, isPredicated = 1 in
 530 def TFR_cdnNotPt : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
 531                                                       IntRegs:$src2),
 532                    "if (!$src1.new) $dst = $src2",
 533                    []>;
 534
 535 let neverHasSideEffects = 1, isPredicated = 1 in
 536 def TFRI_cdnPt : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1,
 537                                                     s12Imm:$src2),
 538                  "if ($src1.new) $dst = #$src2",
 539                  []>;
 540
 541 let neverHasSideEffects = 1, isPredicated = 1 in
 542 def TFRI_cdnNotPt : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1,
 543                                                        s12Imm:$src2),
 544                     "if (!$src1.new) $dst = #$src2",
 545                     []>;
 546
 547 // Compare.
 548 defm CMPGTU : CMP32_rr_ri_u9<"cmp.gtu", setugt>;
 549 defm CMPGT : CMP32_rr_ri_s10<"cmp.gt", setgt>;
 550 defm CMPLT : CMP32_rr<"cmp.lt", setlt>;
 551 defm CMPLTU : CMP32_rr<"cmp.ltu", setult>;
 552 defm CMPEQ : CMP32_rr_ri_s10<"cmp.eq", seteq>;
 553 defm CMPGE : CMP32_ri_s8<"cmp.ge", setge>;
 554 defm CMPGEU : CMP32_ri_u8<"cmp.geu", setuge>;
 555 //===----------------------------------------------------------------------===//
 556 // ALU32/PRED -
 557 //===----------------------------------------------------------------------===//
 558
 559 //===----------------------------------------------------------------------===//
 560 // ALU32/VH +
 561 //===----------------------------------------------------------------------===//
 562 // Vector add halfwords
 563
 564 // Vector averagehalfwords
 565
 566 // Vector subtract halfwords
 567 //===----------------------------------------------------------------------===//
 568 // ALU32/VH -
 569 //===----------------------------------------------------------------------===//
 570
 571
 572 //===----------------------------------------------------------------------===//
 573 // ALU64/ALU +
 574 //===----------------------------------------------------------------------===//
 575 // Add.
 576 def ADD64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 577                                                      DoubleRegs:$src2),
 578                "$dst = add($src1, $src2)",
 579                [(set DoubleRegs:$dst, (add DoubleRegs:$src1,
 580                                            DoubleRegs:$src2))]>;
 581
 582 // Add halfword.
 583
 584 // Compare.
 585 defm CMPEHexagon4 : CMP64_rr<"cmp.eq", seteq>;
 586 defm CMPGT64 : CMP64_rr<"cmp.gt", setgt>;
 587 defm CMPGTU64 : CMP64_rr<"cmp.gtu", setugt>;
 588
 589 // Logical operations.
 590 def AND_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 591                                                      DoubleRegs:$src2),
 592                "$dst = and($src1, $src2)",
 593                [(set DoubleRegs:$dst, (and DoubleRegs:$src1,
 594                                            DoubleRegs:$src2))]>;
 595
 596 def OR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 597                                                     DoubleRegs:$src2),
 598               "$dst = or($src1, $src2)",
 599               [(set DoubleRegs:$dst, (or DoubleRegs:$src1, DoubleRegs:$src2))]>;
 600
 601 def XOR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 602                                                      DoubleRegs:$src2),
 603                "$dst = xor($src1, $src2)",
 604                [(set DoubleRegs:$dst, (xor DoubleRegs:$src1,
 605                                            DoubleRegs:$src2))]>;
 606
 607 // Maximum.
 608 def MAXw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 609               "$dst = max($src2, $src1)",
 610               [(set IntRegs:$dst, (select (i1 (setlt IntRegs:$src2,
 611                                                      IntRegs:$src1)),
 612                                           IntRegs:$src1, IntRegs:$src2))]>;
 613
 614 // Minimum.
 615 def MINw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 616               "$dst = min($src2, $src1)",
 617               [(set IntRegs:$dst, (select (i1 (setgt IntRegs:$src2,
 618                                                      IntRegs:$src1)),
 619                                           IntRegs:$src1, IntRegs:$src2))]>;
 620
 621 // Subtract.
 622 def SUB64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 623                                                      DoubleRegs:$src2),
 624                "$dst = sub($src1, $src2)",
 625                [(set DoubleRegs:$dst, (sub DoubleRegs:$src1,
 626                                            DoubleRegs:$src2))]>;
 627
 628 // Subtract halfword.
 629
 630 // Transfer register.
 631 let neverHasSideEffects = 1 in
 632 def TFR_64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
 633              "$dst = $src1",
 634              []>;
 635 //===----------------------------------------------------------------------===//
 636 // ALU64/ALU -
 637 //===----------------------------------------------------------------------===//
 638
 639 //===----------------------------------------------------------------------===//
 640 // ALU64/BIT +
 641 //===----------------------------------------------------------------------===//
 642 //
 643 //===----------------------------------------------------------------------===//
 644 // ALU64/BIT -
 645 //===----------------------------------------------------------------------===//
 646
 647 //===----------------------------------------------------------------------===//
 648 // ALU64/PERM +
 649 //===----------------------------------------------------------------------===//
 650 //
 651 //===----------------------------------------------------------------------===//
 652 // ALU64/PERM -
 653 //===----------------------------------------------------------------------===//
 654
 655 //===----------------------------------------------------------------------===//
 656 // ALU64/VB +
 657 //===----------------------------------------------------------------------===//
 658 //
 659 //===----------------------------------------------------------------------===//
 660 // ALU64/VB -
 661 //===----------------------------------------------------------------------===//
 662
 663 //===----------------------------------------------------------------------===//
 664 // ALU64/VH +
 665 //===----------------------------------------------------------------------===//
 666 //
 667 //===----------------------------------------------------------------------===//
 668 // ALU64/VH -
 669 //===----------------------------------------------------------------------===//
 670
 671 //===----------------------------------------------------------------------===//
 672 // ALU64/VW +
 673 //===----------------------------------------------------------------------===//
 674 //
 675 //===----------------------------------------------------------------------===//
 676 // ALU64/VW -
 677 //===----------------------------------------------------------------------===//
 678
 679 //===----------------------------------------------------------------------===//
 680 // CR +
 681 //===----------------------------------------------------------------------===//
 682 // Logical reductions on predicates.
 683
 684 // Looping instructions.
 685
 686 // Pipelined looping instructions.
 687
 688 // Logical operations on predicates.
 689 def AND_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 690              "$dst = and($src1, $src2)",
 691              [(set PredRegs:$dst, (and PredRegs:$src1, PredRegs:$src2))]>;
 692
 693 let neverHasSideEffects = 1 in
 694 def AND_pnotp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1,
 695                                                  PredRegs:$src2),
 696                 "$dst = and($src1, !$src2)",
 697                 []>;
 698
 699 def ANY_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 700              "$dst = any8($src1)",
 701              []>;
 702
 703 def ALL_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 704              "$dst = all8($src1)",
 705              []>;
 706
 707 def VITPACK_pp : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1,
 708                                                  PredRegs:$src2),
 709              "$dst = vitpack($src1, $src2)",
 710              []>;
 711
 712 def VALIGN_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 713                                                     DoubleRegs:$src2,
 714                                                     PredRegs:$src3),
 715              "$dst = valignb($src1, $src2, $src3)",
 716              []>;
 717
 718 def VSPLICE_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 719                                                      DoubleRegs:$src2,
 720                                                      PredRegs:$src3),
 721              "$dst = vspliceb($src1, $src2, $src3)",
 722              []>;
 723
 724 def MASK_p : SInst<(outs DoubleRegs:$dst), (ins PredRegs:$src1),
 725              "$dst = mask($src1)",
 726              []>;
 727
 728 def NOT_p : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
 729              "$dst = not($src1)",
 730              [(set PredRegs:$dst, (not PredRegs:$src1))]>;
 731
 732 def OR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 733             "$dst = or($src1, $src2)",
 734             [(set PredRegs:$dst, (or PredRegs:$src1, PredRegs:$src2))]>;
 735
 736 def XOR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
 737              "$dst = xor($src1, $src2)",
 738              [(set PredRegs:$dst, (xor PredRegs:$src1, PredRegs:$src2))]>;
 739
 740
 741 // User control register transfer.
 742 //===----------------------------------------------------------------------===//
 743 // CR -
 744 //===----------------------------------------------------------------------===//
 745
 746
 747 //===----------------------------------------------------------------------===//
 748 // J +
 749 //===----------------------------------------------------------------------===//
 750 // Jump to address.
 751 let isBranch = 1, isTerminator=1, isBarrier = 1, isPredicable = 1 in {
 752   def JMP : JInst< (outs),
 753             (ins brtarget:$offset),
 754             "jump $offset",
 755             [(br bb:$offset)]>;
 756 }
 757
 758 // if (p0) jump
 759 let isBranch = 1, isTerminator=1, Defs = [PC],
 760     isPredicated = 1 in {
 761   def JMP_c : JInst< (outs),
 762                  (ins PredRegs:$src, brtarget:$offset),
 763                  "if ($src) jump $offset",
 764                  [(brcond PredRegs:$src, bb:$offset)]>;
 765 }
 766
 767 // if (!p0) jump
 768 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC],
 769     isPredicated = 1 in {
 770   def JMP_cNot : JInst< (outs),
 771                     (ins PredRegs:$src, brtarget:$offset),
 772                     "if (!$src) jump $offset",
 773                     []>;
 774 }
 775
 776 let isTerminator = 1, isBranch = 1, neverHasSideEffects = 1, Defs = [PC],
 777     isPredicated = 1 in {
 778   def BRCOND : JInst < (outs), (ins PredRegs:$pred, brtarget:$dst),
 779                "if ($pred) jump $dst",
 780                []>;
 781 }
 782
 783 // Jump to address conditioned on new predicate.
 784 // if (p0) jump:t
 785 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC],
 786     isPredicated = 1 in {
 787   def JMP_cdnPt : JInst< (outs),
 788                    (ins PredRegs:$src, brtarget:$offset),
 789                    "if ($src.new) jump:t $offset",
 790                    []>;
 791 }
 792
 793 // if (!p0) jump:t
 794 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC],
 795     isPredicated = 1 in {
 796   def JMP_cdnNotPt : JInst< (outs),
 797                       (ins PredRegs:$src, brtarget:$offset),
 798                       "if (!$src.new) jump:t $offset",
 799                       []>;
 800 }
 801
 802 // Not taken.
 803 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC],
 804     isPredicated = 1 in {
 805   def JMP_cdnPnt : JInst< (outs),
 806                     (ins PredRegs:$src, brtarget:$offset),
 807                     "if ($src.new) jump:nt $offset",
 808                     []>;
 809 }
 810
 811 // Not taken.
 812 let isBranch = 1, isTerminator=1, neverHasSideEffects = 1, Defs = [PC],
 813     isPredicated = 1 in {
 814   def JMP_cdnNotPnt : JInst< (outs),
 815                        (ins PredRegs:$src, brtarget:$offset),
 816                        "if (!$src.new) jump:nt $offset",
 817                        []>;
 818 }
 819 //===----------------------------------------------------------------------===//
 820 // J -
 821 //===----------------------------------------------------------------------===//
 822
 823 //===----------------------------------------------------------------------===//
 824 // JR +
 825 //===----------------------------------------------------------------------===//
 826 def retflag : SDNode<"HexagonISD::RET_FLAG", SDTNone,
 827                                [SDNPHasChain, SDNPOptInGlue]>;
 828
 829 // Jump to address from register.
 830 let isReturn = 1, isTerminator = 1, isBarrier = 1,
 831   Defs = [PC], Uses = [R31] in {
 832   def JMPR: JRInst<(outs), (ins),
 833                    "jumpr r31",
 834                    [(retflag)]>;
 835 }
 836
 837 // Jump to address from register.
 838 let isReturn = 1, isTerminator = 1, isBarrier = 1,
 839   Defs = [PC], Uses = [R31] in {
 840   def JMPR_cPt: JRInst<(outs), (ins PredRegs:$src1),
 841                        "if ($src1) jumpr r31",
 842                        []>;
 843 }
 844
 845 // Jump to address from register.
 846 let isReturn = 1, isTerminator = 1, isBarrier = 1,
 847   Defs = [PC], Uses = [R31] in {
 848   def JMPR_cNotPt: JRInst<(outs), (ins PredRegs:$src1),
 849                           "if (!$src1) jumpr r31",
 850                           []>;
 851 }
 852
 853 //===----------------------------------------------------------------------===//
 854 // JR -
 855 //===----------------------------------------------------------------------===//
 856
 857 //===----------------------------------------------------------------------===//
 858 // LD +
 859 //===----------------------------------------------------------------------===//
 860 ///
 861 /// Make sure that in post increment load, the first operand is always the post
 862 /// increment operand.
 863 ///
 864 // Load doubleword.
 865 let isPredicable = 1 in
 866 def LDrid : LDInst<(outs DoubleRegs:$dst),
 867             (ins MEMri:$addr),
 868             "$dst = memd($addr)",
 869             [(set DoubleRegs:$dst, (load ADDRriS11_3:$addr))]>;
 870
 871 let isPredicable = 1, AddedComplexity = 20 in
 872 def LDrid_indexed : LDInst<(outs DoubleRegs:$dst),
 873             (ins IntRegs:$src1, s11_3Imm:$offset),
 874             "$dst=memd($src1+#$offset)",
 875             [(set DoubleRegs:$dst, (load (add IntRegs:$src1,
 876                                               s11_3ImmPred:$offset)))]>;
 877
 878 let mayLoad = 1, neverHasSideEffects = 1 in
 879 def LDrid_GP : LDInst2<(outs DoubleRegs:$dst),
 880             (ins globaladdress:$global, u16Imm:$offset),
 881             "$dst=memd(#$global+$offset)",
 882             []>;
 883
 884 let mayLoad = 1, neverHasSideEffects = 1 in
 885 def LDd_GP : LDInst2<(outs DoubleRegs:$dst),
 886             (ins globaladdress:$global),
 887             "$dst=memd(#$global)",
 888             []>;
 889
 890 let isPredicable = 1, mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
 891 def POST_LDrid : LDInst2PI<(outs DoubleRegs:$dst, IntRegs:$dst2),
 892             (ins IntRegs:$src1, s4Imm:$offset),
 893             "$dst = memd($src1++#$offset)",
 894             [],
 895             "$src1 = $dst2">;
 896
 897 // Load doubleword conditionally.
 898 let mayLoad = 1, neverHasSideEffects = 1 in
 899 def LDrid_cPt : LDInst2<(outs DoubleRegs:$dst),
 900             (ins PredRegs:$src1, MEMri:$addr),
 901             "if ($src1) $dst = memd($addr)",
 902             []>;
 903
 904
 905 let mayLoad = 1, neverHasSideEffects = 1 in
 906 def LDrid_cNotPt : LDInst2<(outs DoubleRegs:$dst),
 907             (ins PredRegs:$src1, MEMri:$addr),
 908             "if (!$src1) $dst = memd($addr)",
 909             []>;
 910
 911 let mayLoad = 1, neverHasSideEffects = 1 in
 912 def LDrid_indexed_cPt : LDInst2<(outs DoubleRegs:$dst),
 913             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3),
 914             "if ($src1) $dst=memd($src2+#$src3)",
 915             []>;
 916
 917 let mayLoad = 1, neverHasSideEffects = 1 in
 918 def LDrid_indexed_cNotPt : LDInst2<(outs DoubleRegs:$dst),
 919             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3),
 920             "if (!$src1) $dst=memd($src2+#$src3)",
 921             []>;
 922
 923 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
 924 def POST_LDrid_cPt : LDInst2PI<(outs DoubleRegs:$dst1, IntRegs:$dst2),
 925             (ins PredRegs:$src1, IntRegs:$src2, s4_3Imm:$src3),
 926             "if ($src1) $dst1 = memd($src2++#$src3)",
 927             [],
 928             "$src2 = $dst2">;
 929
 930 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
 931 def POST_LDrid_cNotPt : LDInst2PI<(outs DoubleRegs:$dst1, IntRegs:$dst2),
 932             (ins PredRegs:$src1, IntRegs:$src2, s4_3Imm:$src3),
 933             "if (!$src1) $dst1 = memd($src2++#$src3)",
 934             [],
 935             "$src2 = $dst2">;
 936
 937 let mayLoad = 1, neverHasSideEffects = 1 in
 938 def LDrid_cdnPt : LDInst2<(outs DoubleRegs:$dst),
 939             (ins PredRegs:$src1, MEMri:$addr),
 940             "if ($src1.new) $dst = memd($addr)",
 941             []>;
 942
 943 let mayLoad = 1, neverHasSideEffects = 1 in
 944 def LDrid_cdnNotPt : LDInst2<(outs DoubleRegs:$dst),
 945             (ins PredRegs:$src1, MEMri:$addr),
 946             "if (!$src1.new) $dst = memd($addr)",
 947             []>;
 948
 949 let mayLoad = 1, neverHasSideEffects = 1 in
 950 def LDrid_indexed_cdnPt : LDInst2<(outs DoubleRegs:$dst),
 951             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3),
 952             "if ($src1.new) $dst=memd($src2+#$src3)",
 953             []>;
 954
 955 let mayLoad = 1, neverHasSideEffects = 1 in
 956 def LDrid_indexed_cdnNotPt : LDInst2<(outs DoubleRegs:$dst),
 957             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3),
 958             "if (!$src1.new) $dst=memd($src2+#$src3)",
 959             []>;
 960
 961
 962 // Load byte.
 963 let isPredicable = 1 in
 964 def LDrib : LDInst<(outs IntRegs:$dst),
 965             (ins MEMri:$addr),
 966             "$dst = memb($addr)",
 967             [(set IntRegs:$dst, (sextloadi8 ADDRriS11_0:$addr))]>;
 968
 969 def LDrib_ae : LDInst<(outs IntRegs:$dst),
 970             (ins MEMri:$addr),
 971             "$dst = memb($addr)",
 972             [(set IntRegs:$dst, (extloadi8 ADDRriS11_0:$addr))]>;
 973
 974 // Indexed load byte.
 975 let isPredicable = 1, AddedComplexity = 20 in
 976 def LDrib_indexed : LDInst<(outs IntRegs:$dst),
 977             (ins IntRegs:$src1, s11_0Imm:$offset),
 978             "$dst=memb($src1+#$offset)",
 979             [(set IntRegs:$dst, (sextloadi8 (add IntRegs:$src1,
 980                                                  s11_0ImmPred:$offset)))]>;
 981
 982
 983 // Indexed load byte any-extend.
 984 let AddedComplexity = 20 in
 985 def LDrib_ae_indexed : LDInst<(outs IntRegs:$dst),
 986             (ins IntRegs:$src1, s11_0Imm:$offset),
 987             "$dst=memb($src1+#$offset)",
 988             [(set IntRegs:$dst, (extloadi8 (add IntRegs:$src1,
 989                                                 s11_0ImmPred:$offset)))]>;
 990
 991 let mayLoad = 1, neverHasSideEffects = 1 in
 992 def LDrib_GP : LDInst2<(outs IntRegs:$dst),
 993             (ins globaladdress:$global, u16Imm:$offset),
 994             "$dst=memb(#$global+$offset)",
 995             []>;
 996
 997 let mayLoad = 1, neverHasSideEffects = 1 in
 998 def LDb_GP : LDInst2<(outs IntRegs:$dst),
 999             (ins globaladdress:$global),
1000             "$dst=memb(#$global)",
1001             []>;
1002
1003 let mayLoad = 1, neverHasSideEffects = 1 in
1004 def LDub_GP : LDInst2<(outs IntRegs:$dst),
1005             (ins globaladdress:$global),
1006             "$dst=memub(#$global)",
1007             []>;
1008
1009 let isPredicable = 1, mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1010 def POST_LDrib : LDInst2PI<(outs IntRegs:$dst, IntRegs:$dst2),
1011             (ins IntRegs:$src1, s4Imm:$offset),
1012             "$dst = memb($src1++#$offset)",
1013             [],
1014             "$src1 = $dst2">;
1015
1016 // Load byte conditionally.
1017 let mayLoad = 1, neverHasSideEffects = 1 in
1018 def LDrib_cPt : LDInst2<(outs IntRegs:$dst),
1019             (ins PredRegs:$src1, MEMri:$addr),
1020             "if ($src1) $dst = memb($addr)",
1021             []>;
1022
1023 let mayLoad = 1, neverHasSideEffects = 1 in
1024 def LDrib_cNotPt : LDInst2<(outs IntRegs:$dst),
1025             (ins PredRegs:$src1, MEMri:$addr),
1026             "if (!$src1) $dst = memb($addr)",
1027             []>;
1028
1029 let mayLoad = 1, neverHasSideEffects = 1 in
1030 def LDrib_indexed_cPt : LDInst2<(outs IntRegs:$dst),
1031             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1032             "if ($src1) $dst = memb($src2+#$src3)",
1033             []>;
1034
1035 let mayLoad = 1, neverHasSideEffects = 1 in
1036 def LDrib_indexed_cNotPt : LDInst2<(outs IntRegs:$dst),
1037             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1038             "if (!$src1) $dst = memb($src2+#$src3)",
1039             []>;
1040
1041 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1042 def POST_LDrib_cPt : LDInst2PI<(outs IntRegs:$dst1, IntRegs:$dst2),
1043             (ins PredRegs:$src1, IntRegs:$src2, s4_0Imm:$src3),
1044             "if ($src1) $dst1 = memb($src2++#$src3)",
1045             [],
1046             "$src2 = $dst2">;
1047
1048 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1049 def POST_LDrib_cNotPt : LDInst2PI<(outs IntRegs:$dst1, IntRegs:$dst2),
1050             (ins PredRegs:$src1, IntRegs:$src2, s4_0Imm:$src3),
1051             "if (!$src1) $dst1 = memb($src2++#$src3)",
1052             [],
1053             "$src2 = $dst2">;
1054
1055 let mayLoad = 1, neverHasSideEffects = 1 in
1056 def LDrib_cdnPt : LDInst2<(outs IntRegs:$dst),
1057             (ins PredRegs:$src1, MEMri:$addr),
1058             "if ($src1.new) $dst = memb($addr)",
1059             []>;
1060
1061 let mayLoad = 1, neverHasSideEffects = 1 in
1062 def LDrib_cdnNotPt : LDInst2<(outs IntRegs:$dst),
1063             (ins PredRegs:$src1, MEMri:$addr),
1064             "if (!$src1.new) $dst = memb($addr)",
1065             []>;
1066
1067 let mayLoad = 1, neverHasSideEffects = 1 in
1068 def LDrib_indexed_cdnPt : LDInst2<(outs IntRegs:$dst),
1069             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1070             "if ($src1.new) $dst = memb($src2+#$src3)",
1071             []>;
1072
1073 let mayLoad = 1, neverHasSideEffects = 1 in
1074 def LDrib_indexed_cdnNotPt : LDInst2<(outs IntRegs:$dst),
1075             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1076             "if (!$src1.new) $dst = memb($src2+#$src3)",
1077             []>;
1078
1079
1080 // Load halfword.
1081 let isPredicable = 1 in
1082 def LDrih : LDInst<(outs IntRegs:$dst),
1083             (ins MEMri:$addr),
1084             "$dst = memh($addr)",
1085             [(set IntRegs:$dst, (sextloadi16 ADDRriS11_1:$addr))]>;
1086
1087 let isPredicable = 1, AddedComplexity = 20 in
1088 def LDrih_indexed : LDInst<(outs IntRegs:$dst),
1089             (ins IntRegs:$src1, s11_1Imm:$offset),
1090             "$dst=memh($src1+#$offset)",
1091             [(set IntRegs:$dst, (sextloadi16 (add IntRegs:$src1,
1092                                                   s11_1ImmPred:$offset)))] >;
1093
1094 def LDrih_ae : LDInst<(outs IntRegs:$dst),
1095             (ins MEMri:$addr),
1096             "$dst = memh($addr)",
1097             [(set IntRegs:$dst, (extloadi16 ADDRriS11_1:$addr))]>;
1098
1099 let AddedComplexity = 20 in
1100 def LDrih_ae_indexed : LDInst<(outs IntRegs:$dst),
1101             (ins IntRegs:$src1, s11_1Imm:$offset),
1102             "$dst=memh($src1+#$offset)",
1103             [(set IntRegs:$dst, (extloadi16 (add IntRegs:$src1,
1104                                                  s11_1ImmPred:$offset)))] >;
1105
1106 let mayLoad = 1, neverHasSideEffects = 1 in
1107 def LDrih_GP : LDInst2<(outs IntRegs:$dst),
1108             (ins globaladdress:$global, u16Imm:$offset),
1109             "$dst=memh(#$global+$offset)",
1110             []>;
1111
1112 let mayLoad = 1, neverHasSideEffects = 1 in
1113 def LDh_GP : LDInst2<(outs IntRegs:$dst),
1114             (ins globaladdress:$global),
1115             "$dst=memh(#$global)",
1116             []>;
1117
1118 let mayLoad = 1, neverHasSideEffects = 1 in
1119 def LDuh_GP : LDInst2<(outs IntRegs:$dst),
1120             (ins globaladdress:$global),
1121             "$dst=memuh(#$global)",
1122             []>;
1123
1124
1125 let isPredicable = 1, mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1126 def POST_LDrih : LDInst2PI<(outs IntRegs:$dst, IntRegs:$dst2),
1127             (ins IntRegs:$src1, s4Imm:$offset),
1128             "$dst = memh($src1++#$offset)",
1129             [],
1130             "$src1 = $dst2">;
1131
1132 // Load halfword conditionally.
1133 let mayLoad = 1, neverHasSideEffects = 1 in
1134 def LDrih_cPt : LDInst2<(outs IntRegs:$dst),
1135             (ins PredRegs:$src1, MEMri:$addr),
1136             "if ($src1) $dst = memh($addr)",
1137             []>;
1138
1139 let mayLoad = 1, neverHasSideEffects = 1 in
1140 def LDrih_cNotPt : LDInst2<(outs IntRegs:$dst),
1141             (ins PredRegs:$src1, MEMri:$addr),
1142             "if (!$src1) $dst = memh($addr)",
1143             []>;
1144
1145 let mayLoad = 1, neverHasSideEffects = 1 in
1146 def LDrih_indexed_cPt : LDInst2<(outs IntRegs:$dst),
1147             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1148             "if ($src1) $dst = memh($src2+#$src3)",
1149             []>;
1150
1151 let mayLoad = 1, neverHasSideEffects = 1 in
1152 def LDrih_indexed_cNotPt : LDInst2<(outs IntRegs:$dst),
1153             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1154             "if (!$src1) $dst = memh($src2+#$src3)",
1155             []>;
1156
1157 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1158 def POST_LDrih_cPt : LDInst2PI<(outs IntRegs:$dst1, IntRegs:$dst2),
1159             (ins PredRegs:$src1, IntRegs:$src2, s4_1Imm:$src3),
1160             "if ($src1) $dst1 = memh($src2++#$src3)",
1161             [],
1162             "$src2 = $dst2">;
1163
1164 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1165 def POST_LDrih_cNotPt : LDInst2PI<(outs IntRegs:$dst1, IntRegs:$dst2),
1166             (ins PredRegs:$src1, IntRegs:$src2, s4_1Imm:$src3),
1167             "if (!$src1) $dst1 = memh($src2++#$src3)",
1168             [],
1169             "$src2 = $dst2">;
1170
1171 let mayLoad = 1, neverHasSideEffects = 1 in
1172 def LDrih_cdnPt : LDInst2<(outs IntRegs:$dst),
1173             (ins PredRegs:$src1, MEMri:$addr),
1174             "if ($src1.new) $dst = memh($addr)",
1175             []>;
1176
1177 let mayLoad = 1, neverHasSideEffects = 1 in
1178 def LDrih_cdnNotPt : LDInst2<(outs IntRegs:$dst),
1179             (ins PredRegs:$src1, MEMri:$addr),
1180             "if (!$src1.new) $dst = memh($addr)",
1181             []>;
1182
1183 let mayLoad = 1, neverHasSideEffects = 1 in
1184 def LDrih_indexed_cdnPt : LDInst2<(outs IntRegs:$dst),
1185             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1186             "if ($src1.new) $dst = memh($src2+#$src3)",
1187             []>;
1188
1189 let mayLoad = 1, neverHasSideEffects = 1 in
1190 def LDrih_indexed_cdnNotPt : LDInst2<(outs IntRegs:$dst),
1191             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1192             "if (!$src1.new) $dst = memh($src2+#$src3)",
1193             []>;
1194
1195 // Load unsigned byte.
1196 let isPredicable = 1 in
1197 def LDriub : LDInst<(outs IntRegs:$dst),
1198             (ins MEMri:$addr),
1199             "$dst = memub($addr)",
1200             [(set IntRegs:$dst, (zextloadi8 ADDRriS11_0:$addr))]>;
1201
1202 let isPredicable = 1 in
1203 def LDriubit : LDInst<(outs IntRegs:$dst),
1204             (ins MEMri:$addr),
1205             "$dst = memub($addr)",
1206             [(set IntRegs:$dst, (zextloadi1 ADDRriS11_0:$addr))]>;
1207
1208 let isPredicable = 1, AddedComplexity = 20 in
1209 def LDriub_indexed : LDInst<(outs IntRegs:$dst),
1210             (ins IntRegs:$src1, s11_0Imm:$offset),
1211             "$dst=memub($src1+#$offset)",
1212             [(set IntRegs:$dst, (zextloadi8 (add IntRegs:$src1,
1213                                                  s11_0ImmPred:$offset)))]>;
1214
1215 let AddedComplexity = 20 in
1216 def LDriubit_indexed : LDInst<(outs IntRegs:$dst),
1217             (ins IntRegs:$src1, s11_0Imm:$offset),
1218             "$dst=memub($src1+#$offset)",
1219             [(set IntRegs:$dst, (zextloadi1 (add IntRegs:$src1,
1220                                                  s11_0ImmPred:$offset)))]>;
1221
1222 def LDriub_ae : LDInst<(outs IntRegs:$dst),
1223             (ins MEMri:$addr),
1224             "$dst = memub($addr)",
1225             [(set IntRegs:$dst, (extloadi8 ADDRriS11_0:$addr))]>;
1226
1227
1228 let AddedComplexity = 20 in
1229 def LDriub_ae_indexed : LDInst<(outs IntRegs:$dst),
1230             (ins IntRegs:$src1, s11_0Imm:$offset),
1231             "$dst=memub($src1+#$offset)",
1232             [(set IntRegs:$dst, (extloadi8 (add IntRegs:$src1,
1233                                                 s11_0ImmPred:$offset)))]>;
1234
1235 let mayLoad = 1, neverHasSideEffects = 1 in
1236 def LDriub_GP : LDInst2<(outs IntRegs:$dst),
1237             (ins globaladdress:$global, u16Imm:$offset),
1238             "$dst=memub(#$global+$offset)",
1239             []>;
1240
1241 let isPredicable = 1, mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1242 def POST_LDriub : LDInst2PI<(outs IntRegs:$dst, IntRegs:$dst2),
1243             (ins IntRegs:$src1, s4Imm:$offset),
1244             "$dst = memub($src1++#$offset)",
1245             [],
1246             "$src1 = $dst2">;
1247
1248 // Load unsigned byte conditionally.
1249 let mayLoad = 1, neverHasSideEffects = 1 in
1250 def LDriub_cPt : LDInst2<(outs IntRegs:$dst),
1251             (ins PredRegs:$src1, MEMri:$addr),
1252             "if ($src1) $dst = memub($addr)",
1253             []>;
1254
1255 let mayLoad = 1, neverHasSideEffects = 1 in
1256 def LDriub_cNotPt : LDInst2<(outs IntRegs:$dst),
1257             (ins PredRegs:$src1, MEMri:$addr),
1258             "if (!$src1) $dst = memub($addr)",
1259             []>;
1260
1261 let mayLoad = 1, neverHasSideEffects = 1 in
1262 def LDriub_indexed_cPt : LDInst2<(outs IntRegs:$dst),
1263             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1264             "if ($src1) $dst = memub($src2+#$src3)",
1265             []>;
1266
1267 let mayLoad = 1, neverHasSideEffects = 1 in
1268 def LDriub_indexed_cNotPt : LDInst2<(outs IntRegs:$dst),
1269             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1270             "if (!$src1) $dst = memub($src2+#$src3)",
1271             []>;
1272
1273 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1274 def POST_LDriub_cPt : LDInst2PI<(outs IntRegs:$dst1, IntRegs:$dst2),
1275             (ins PredRegs:$src1, IntRegs:$src2, s4_0Imm:$src3),
1276             "if ($src1) $dst1 = memub($src2++#$src3)",
1277             [],
1278             "$src2 = $dst2">;
1279
1280 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1281 def POST_LDriub_cNotPt : LDInst2PI<(outs IntRegs:$dst1, IntRegs:$dst2),
1282             (ins PredRegs:$src1, IntRegs:$src2, s4_0Imm:$src3),
1283             "if (!$src1) $dst1 = memub($src2++#$src3)",
1284             [],
1285             "$src2 = $dst2">;
1286
1287 let mayLoad = 1, neverHasSideEffects = 1 in
1288 def LDriub_cdnPt : LDInst2<(outs IntRegs:$dst),
1289             (ins PredRegs:$src1, MEMri:$addr),
1290             "if ($src1.new) $dst = memub($addr)",
1291             []>;
1292
1293 let mayLoad = 1, neverHasSideEffects = 1 in
1294 def LDriub_cdnNotPt : LDInst2<(outs IntRegs:$dst),
1295             (ins PredRegs:$src1, MEMri:$addr),
1296             "if (!$src1.new) $dst = memub($addr)",
1297             []>;
1298
1299 let mayLoad = 1, neverHasSideEffects = 1 in
1300 def LDriub_indexed_cdnPt : LDInst2<(outs IntRegs:$dst),
1301             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1302             "if ($src1.new) $dst = memub($src2+#$src3)",
1303             []>;
1304
1305 let mayLoad = 1, neverHasSideEffects = 1 in
1306 def LDriub_indexed_cdnNotPt : LDInst2<(outs IntRegs:$dst),
1307             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3),
1308             "if (!$src1.new) $dst = memub($src2+#$src3)",
1309             []>;
1310
1311 // Load unsigned halfword.
1312 let isPredicable = 1 in
1313 def LDriuh : LDInst<(outs IntRegs:$dst),
1314             (ins MEMri:$addr),
1315             "$dst = memuh($addr)",
1316             [(set IntRegs:$dst, (zextloadi16 ADDRriS11_1:$addr))]>;
1317
1318 // Indexed load unsigned halfword.
1319 let isPredicable = 1, AddedComplexity = 20 in
1320 def LDriuh_indexed : LDInst<(outs IntRegs:$dst),
1321             (ins IntRegs:$src1, s11_1Imm:$offset),
1322             "$dst=memuh($src1+#$offset)",
1323             [(set IntRegs:$dst, (zextloadi16 (add IntRegs:$src1,
1324                                                   s11_1ImmPred:$offset)))]>;
1325
1326 def LDriuh_ae : LDInst<(outs IntRegs:$dst),
1327             (ins MEMri:$addr),
1328             "$dst = memuh($addr)",
1329             [(set IntRegs:$dst, (extloadi16 ADDRriS11_1:$addr))]>;
1330
1331
1332 // Indexed load unsigned halfword any-extend.
1333 let AddedComplexity = 20 in
1334 def LDriuh_ae_indexed : LDInst<(outs IntRegs:$dst),
1335             (ins IntRegs:$src1, s11_1Imm:$offset),
1336             "$dst=memuh($src1+#$offset)",
1337             [(set IntRegs:$dst, (extloadi16 (add IntRegs:$src1,
1338                                                  s11_1ImmPred:$offset)))] >;
1339
1340 let mayLoad = 1, neverHasSideEffects = 1 in
1341 def LDriuh_GP : LDInst2<(outs IntRegs:$dst),
1342             (ins globaladdress:$global, u16Imm:$offset),
1343             "$dst=memuh(#$global+$offset)",
1344             []>;
1345
1346 let isPredicable = 1, mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1347 def POST_LDriuh : LDInst2PI<(outs IntRegs:$dst, IntRegs:$dst2),
1348             (ins IntRegs:$src1, s4Imm:$offset),
1349             "$dst = memuh($src1++#$offset)",
1350             [],
1351             "$src1 = $dst2">;
1352
1353 // Load unsigned halfword conditionally.
1354 let mayLoad = 1, neverHasSideEffects = 1 in
1355 def LDriuh_cPt : LDInst2<(outs IntRegs:$dst),
1356             (ins PredRegs:$src1, MEMri:$addr),
1357             "if ($src1) $dst = memuh($addr)",
1358             []>;
1359
1360 let mayLoad = 1, neverHasSideEffects = 1 in
1361 def LDriuh_cNotPt : LDInst2<(outs IntRegs:$dst),
1362             (ins PredRegs:$src1, MEMri:$addr),
1363             "if (!$src1) $dst = memuh($addr)",
1364             []>;
1365
1366 let mayLoad = 1, neverHasSideEffects = 1 in
1367 def LDriuh_indexed_cPt : LDInst2<(outs IntRegs:$dst),
1368             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1369             "if ($src1) $dst = memuh($src2+#$src3)",
1370             []>;
1371
1372 let mayLoad = 1, neverHasSideEffects = 1 in
1373 def LDriuh_indexed_cNotPt : LDInst2<(outs IntRegs:$dst),
1374             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1375             "if (!$src1) $dst = memuh($src2+#$src3)",
1376             []>;
1377
1378 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1379 def POST_LDriuh_cPt : LDInst2PI<(outs IntRegs:$dst1, IntRegs:$dst2),
1380             (ins PredRegs:$src1, IntRegs:$src2, s4_1Imm:$src3),
1381             "if ($src1) $dst1 = memuh($src2++#$src3)",
1382             [],
1383             "$src2 = $dst2">;
1384
1385 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1386 def POST_LDriuh_cNotPt : LDInst2PI<(outs IntRegs:$dst1, IntRegs:$dst2),
1387             (ins PredRegs:$src1, IntRegs:$src2, s4_1Imm:$src3),
1388             "if (!$src1) $dst1 = memuh($src2++#$src3)",
1389             [],
1390             "$src2 = $dst2">;
1391
1392 let mayLoad = 1, neverHasSideEffects = 1 in
1393 def LDriuh_cdnPt : LDInst2<(outs IntRegs:$dst),
1394             (ins PredRegs:$src1, MEMri:$addr),
1395             "if ($src1.new) $dst = memuh($addr)",
1396             []>;
1397
1398 let mayLoad = 1, neverHasSideEffects = 1 in
1399 def LDriuh_cdnNotPt : LDInst2<(outs IntRegs:$dst),
1400             (ins PredRegs:$src1, MEMri:$addr),
1401             "if (!$src1.new) $dst = memuh($addr)",
1402             []>;
1403
1404 let mayLoad = 1, neverHasSideEffects = 1 in
1405 def LDriuh_indexed_cdnPt : LDInst2<(outs IntRegs:$dst),
1406             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1407             "if ($src1.new) $dst = memuh($src2+#$src3)",
1408             []>;
1409
1410 let mayLoad = 1, neverHasSideEffects = 1 in
1411 def LDriuh_indexed_cdnNotPt : LDInst2<(outs IntRegs:$dst),
1412             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3),
1413             "if (!$src1.new) $dst = memuh($src2+#$src3)",
1414             []>;
1415
1416
1417 // Load word.
1418 let isPredicable = 1 in
1419 def LDriw : LDInst<(outs IntRegs:$dst),
1420             (ins MEMri:$addr), "$dst = memw($addr)",
1421             [(set IntRegs:$dst, (load ADDRriS11_2:$addr))]>;
1422
1423 // Load predicate.
1424 let mayLoad = 1, Defs = [R10,R11] in
1425 def LDriw_pred : LDInst2<(outs PredRegs:$dst),
1426             (ins MEMri:$addr),
1427             "Error; should not emit",
1428             []>;
1429
1430 // Indexed load.
1431 let isPredicable = 1, AddedComplexity = 20 in
1432 def LDriw_indexed : LDInst<(outs IntRegs:$dst),
1433             (ins IntRegs:$src1, s11_2Imm:$offset),
1434             "$dst=memw($src1+#$offset)",
1435             [(set IntRegs:$dst, (load (add IntRegs:$src1,
1436                                            s11_2ImmPred:$offset)))]>;
1437
1438 let mayLoad = 1, neverHasSideEffects = 1 in
1439 def LDriw_GP : LDInst2<(outs IntRegs:$dst),
1440             (ins globaladdress:$global, u16Imm:$offset),
1441             "$dst=memw(#$global+$offset)",
1442             []>;
1443
1444 let mayLoad = 1, neverHasSideEffects = 1 in
1445 def LDw_GP : LDInst2<(outs IntRegs:$dst),
1446             (ins globaladdress:$global),
1447             "$dst=memw(#$global)",
1448             []>;
1449
1450 let isPredicable = 1, mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1451 def POST_LDriw : LDInst2PI<(outs IntRegs:$dst, IntRegs:$dst2),
1452             (ins IntRegs:$src1, s4Imm:$offset),
1453             "$dst = memw($src1++#$offset)",
1454             [],
1455             "$src1 = $dst2">;
1456
1457 // Load word conditionally.
1458
1459 let mayLoad = 1, neverHasSideEffects = 1 in
1460 def LDriw_cPt : LDInst2<(outs IntRegs:$dst),
1461             (ins PredRegs:$src1, MEMri:$addr),
1462             "if ($src1) $dst = memw($addr)",
1463             []>;
1464
1465 let mayLoad = 1, neverHasSideEffects = 1 in
1466 def LDriw_cNotPt : LDInst2<(outs IntRegs:$dst),
1467             (ins PredRegs:$src1, MEMri:$addr),
1468             "if (!$src1) $dst = memw($addr)",
1469             []>;
1470
1471 let mayLoad = 1, neverHasSideEffects = 1 in
1472 def LDriw_indexed_cPt : LDInst2<(outs IntRegs:$dst),
1473             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3),
1474             "if ($src1) $dst=memw($src2+#$src3)",
1475             []>;
1476
1477 let mayLoad = 1, neverHasSideEffects = 1 in
1478 def LDriw_indexed_cNotPt : LDInst2<(outs IntRegs:$dst),
1479             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3),
1480             "if (!$src1) $dst=memw($src2+#$src3)",
1481             []>;
1482
1483 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1484 def POST_LDriw_cPt : LDInst2PI<(outs IntRegs:$dst1, IntRegs:$dst2),
1485             (ins PredRegs:$src1, IntRegs:$src2, s4_2Imm:$src3),
1486             "if ($src1) $dst1 = memw($src2++#$src3)",
1487             [],
1488             "$src2 = $dst2">;
1489
1490 let mayLoad = 1, hasCtrlDep = 1, neverHasSideEffects = 1 in
1491 def POST_LDriw_cNotPt : LDInst2PI<(outs IntRegs:$dst1, IntRegs:$dst2),
1492             (ins PredRegs:$src1, IntRegs:$src2, s4_2Imm:$src3),
1493             "if (!$src1) $dst1 = memw($src2++#$src3)",
1494             [],
1495             "$src2 = $dst2">;
1496
1497 let mayLoad = 1, neverHasSideEffects = 1 in
1498 def LDriw_cdnPt : LDInst2<(outs IntRegs:$dst),
1499             (ins PredRegs:$src1, MEMri:$addr),
1500             "if ($src1.new) $dst = memw($addr)",
1501             []>;
1502
1503 let mayLoad = 1, neverHasSideEffects = 1 in
1504 def LDriw_cdnNotPt : LDInst2<(outs IntRegs:$dst),
1505             (ins PredRegs:$src1, MEMri:$addr),
1506             "if (!$src1.new) $dst = memw($addr)",
1507             []>;
1508
1509 let mayLoad = 1, neverHasSideEffects = 1 in
1510 def LDriw_indexed_cdnPt : LDInst2<(outs IntRegs:$dst),
1511             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3),
1512             "if ($src1.new) $dst=memw($src2+#$src3)",
1513             []>;
1514
1515 let mayLoad = 1, neverHasSideEffects = 1 in
1516 def LDriw_indexed_cdnNotPt : LDInst2<(outs IntRegs:$dst),
1517             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3),
1518             "if (!$src1.new) $dst=memw($src2+#$src3)",
1519             []>;
1520
1521 // Deallocate stack frame.
1522 let Defs = [R29, R30, R31], Uses = [R29], neverHasSideEffects = 1 in {
1523   def DEALLOCFRAME : LDInst2<(outs), (ins i32imm:$amt1),
1524                      "deallocframe",
1525                      []>;
1526 }
1527
1528 // Load and unpack bytes to halfwords.
1529 //===----------------------------------------------------------------------===//
1530 // LD -
1531 //===----------------------------------------------------------------------===//
1532
1533 //===----------------------------------------------------------------------===//
1534 // MTYPE/ALU +
1535 //===----------------------------------------------------------------------===//
1536 //===----------------------------------------------------------------------===//
1537 // MTYPE/ALU -
1538 //===----------------------------------------------------------------------===//
1539
1540 //===----------------------------------------------------------------------===//
1541 // MTYPE/COMPLEX +
1542 //===----------------------------------------------------------------------===//
1543 //===----------------------------------------------------------------------===//
1544 // MTYPE/COMPLEX -
1545 //===----------------------------------------------------------------------===//
1546
1547 //===----------------------------------------------------------------------===//
1548 // MTYPE/MPYH +
1549 //===----------------------------------------------------------------------===//
1550 // Multiply and use lower result.
1551 // Rd=+mpyi(Rs,#u8)
1552 def MPYI_riu : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Imm:$src2),
1553               "$dst =+ mpyi($src1, #$src2)",
1554               [(set IntRegs:$dst, (mul IntRegs:$src1, u8ImmPred:$src2))]>;
1555
1556 // Rd=-mpyi(Rs,#u8)
1557 def MPYI_rin : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, n8Imm:$src2),
1558               "$dst =- mpyi($src1, #$src2)",
1559               [(set IntRegs:$dst,
1560                (mul IntRegs:$src1, n8ImmPred:$src2))]>;
1561
1562 // Rd=mpyi(Rs,#m9)
1563 // s9 is NOT the same as m9 - but it works.. so far.
1564 // Assembler maps to either Rd=+mpyi(Rs,#u8 or Rd=-mpyi(Rs,#u8)
1565 // depending on the value of m9. See Arch Spec.
1566 def MPYI_ri : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Imm:$src2),
1567               "$dst = mpyi($src1, #$src2)",
1568               [(set IntRegs:$dst, (mul IntRegs:$src1, s9ImmPred:$src2))]>;
1569
1570 // Rd=mpyi(Rs,Rt)
1571 def MPYI : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1572            "$dst = mpyi($src1, $src2)",
1573            [(set IntRegs:$dst, (mul IntRegs:$src1, IntRegs:$src2))]>;
1574
1575 // Rx+=mpyi(Rs,#u8)
1576 def MPYI_acc_ri : MInst_acc<(outs IntRegs:$dst),
1577             (ins IntRegs:$src1, IntRegs:$src2, u8Imm:$src3),
1578             "$dst += mpyi($src2, #$src3)",
1579             [(set IntRegs:$dst,
1580             (add (mul IntRegs:$src2, u8ImmPred:$src3), IntRegs:$src1))],
1581             "$src1 = $dst">;
1582
1583 // Rx+=mpyi(Rs,Rt)
1584 def MPYI_acc_rr : MInst_acc<(outs IntRegs:$dst),
1585             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1586             "$dst += mpyi($src2, $src3)",
1587             [(set IntRegs:$dst,
1588             (add (mul IntRegs:$src2, IntRegs:$src3), IntRegs:$src1))],
1589             "$src1 = $dst">;
1590
1591 // Rx-=mpyi(Rs,#u8)
1592 def MPYI_sub_ri : MInst_acc<(outs IntRegs:$dst),
1593             (ins IntRegs:$src1, IntRegs:$src2, u8Imm:$src3),
1594             "$dst -= mpyi($src2, #$src3)",
1595             [(set IntRegs:$dst,
1596             (sub IntRegs:$src1, (mul IntRegs:$src2, u8ImmPred:$src3)))],
1597             "$src1 = $dst">;
1598
1599 // Multiply and use upper result.
1600 // Rd=mpy(Rs,Rt.H):<<1:rnd:sat
1601 // Rd=mpy(Rs,Rt.L):<<1:rnd:sat
1602 // Rd=mpy(Rs,Rt)
1603 def MPY : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1604           "$dst = mpy($src1, $src2)",
1605           [(set IntRegs:$dst, (mulhs IntRegs:$src1, IntRegs:$src2))]>;
1606
1607 // Rd=mpy(Rs,Rt):rnd
1608 // Rd=mpyu(Rs,Rt)
1609 def MPYU : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1610            "$dst = mpyu($src1, $src2)",
1611            [(set IntRegs:$dst, (mulhu IntRegs:$src1, IntRegs:$src2))]>;
1612
1613 // Multiply and use full result.
1614 // Rdd=mpyu(Rs,Rt)
1615 def MPYU64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1616              "$dst = mpyu($src1, $src2)",
1617              [(set DoubleRegs:$dst, (mul (i64 (anyext IntRegs:$src1)),
1618               (i64 (anyext IntRegs:$src2))))]>;
1619
1620 // Rdd=mpy(Rs,Rt)
1621 def MPY64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1622              "$dst = mpy($src1, $src2)",
1623              [(set DoubleRegs:$dst, (mul (i64 (sext IntRegs:$src1)),
1624               (i64 (sext IntRegs:$src2))))]>;
1625
1626
1627 // Multiply and accumulate, use full result.
1628 // Rxx[+-]=mpy(Rs,Rt)
1629 // Rxx+=mpy(Rs,Rt)
1630 def MPY64_acc : MInst_acc<(outs DoubleRegs:$dst),
1631             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1632             "$dst += mpy($src2, $src3)",
1633             [(set DoubleRegs:$dst,
1634             (add (mul (i64 (sext IntRegs:$src2)), (i64 (sext IntRegs:$src3))),
1635                DoubleRegs:$src1))],
1636             "$src1 = $dst">;
1637
1638 // Rxx-=mpy(Rs,Rt)
1639 def MPY64_sub : MInst_acc<(outs DoubleRegs:$dst),
1640             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1641             "$dst -= mpy($src2, $src3)",
1642             [(set DoubleRegs:$dst,
1643             (sub DoubleRegs:$src1,
1644                 (mul (i64 (sext IntRegs:$src2)), (i64 (sext IntRegs:$src3)))))],
1645             "$src1 = $dst">;
1646
1647 // Rxx[+-]=mpyu(Rs,Rt)
1648 // Rxx+=mpyu(Rs,Rt)
1649 def MPYU64_acc : MInst_acc<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1650                             IntRegs:$src2, IntRegs:$src3),
1651              "$dst += mpyu($src2, $src3)",
1652              [(set DoubleRegs:$dst, (add (mul (i64 (anyext IntRegs:$src2)),
1653               (i64 (anyext IntRegs:$src3))),
1654                DoubleRegs:$src1))],"$src1 = $dst">;
1655
1656 // Rxx-=mpyu(Rs,Rt)
1657 def MPYU64_sub : MInst_acc<(outs DoubleRegs:$dst),
1658             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1659             "$dst += mpyu($src2, $src3)",
1660             [(set DoubleRegs:$dst,
1661             (sub DoubleRegs:$src1,
1662                     (mul (i64 (anyext IntRegs:$src2)),
1663                          (i64 (anyext IntRegs:$src3)))))],
1664             "$src1 = $dst">;
1665
1666
1667 def ADDrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1668                             IntRegs:$src2, IntRegs:$src3),
1669              "$dst += add($src2, $src3)",
1670              [(set IntRegs:$dst, (add (add IntRegs:$src2, IntRegs:$src3),
1671                                       IntRegs:$src1))],
1672              "$src1 = $dst">;
1673
1674 def ADDri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1675                             IntRegs:$src2, s8Imm:$src3),
1676              "$dst += add($src2, #$src3)",
1677              [(set IntRegs:$dst, (add (add IntRegs:$src2, s8ImmPred:$src3),
1678                                       IntRegs:$src1))],
1679              "$src1 = $dst">;
1680
1681 def SUBrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1682                             IntRegs:$src2, IntRegs:$src3),
1683              "$dst -= add($src2, $src3)",
1684              [(set IntRegs:$dst, (sub IntRegs:$src1, (add IntRegs:$src2,
1685                                                      IntRegs:$src3)))],
1686              "$src1 = $dst">;
1687
1688 def SUBri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1689                             IntRegs:$src2, s8Imm:$src3),
1690              "$dst -= add($src2, #$src3)",
1691              [(set IntRegs:$dst, (sub IntRegs:$src1,
1692                                       (add IntRegs:$src2, s8ImmPred:$src3)))],
1693              "$src1 = $dst">;
1694
1695 //===----------------------------------------------------------------------===//
1696 // MTYPE/MPYH -
1697 //===----------------------------------------------------------------------===//
1698
1699 //===----------------------------------------------------------------------===//
1700 // MTYPE/MPYS +
1701 //===----------------------------------------------------------------------===//
1702 //===----------------------------------------------------------------------===//
1703 // MTYPE/MPYS -
1704 //===----------------------------------------------------------------------===//
1705
1706 //===----------------------------------------------------------------------===//
1707 // MTYPE/VB +
1708 //===----------------------------------------------------------------------===//
1709 //===----------------------------------------------------------------------===//
1710 // MTYPE/VB -
1711 //===----------------------------------------------------------------------===//
1712
1713 //===----------------------------------------------------------------------===//
1714 // MTYPE/VH  +
1715 //===----------------------------------------------------------------------===//
1716 //===----------------------------------------------------------------------===//
1717 // MTYPE/VH  -
1718 //===----------------------------------------------------------------------===//
1719
1720 //===----------------------------------------------------------------------===//
1721 // ST +
1722 //===----------------------------------------------------------------------===//
1723 ///
1724 /// Assumptions::: ****** DO NOT IGNORE ********
1725 /// 1. Make sure that in post increment store, the zero'th operand is always the
1726 ///    post increment operand.
1727 /// 2. Make sure that the store value operand(Rt/Rtt) in a store is always the
1728 ///    last operand.
1729 ///
1730 // Store doubleword.
1731 let isPredicable = 1 in
1732 def STrid : STInst<(outs),
1733             (ins MEMri:$addr, DoubleRegs:$src1),
1734             "memd($addr) = $src1",
1735             [(store DoubleRegs:$src1, ADDRriS11_3:$addr)]>;
1736
1737 // Indexed store double word.
1738 let AddedComplexity = 10, isPredicable = 1 in
1739 def STrid_indexed : STInst<(outs),
1740             (ins IntRegs:$src1, s11_3Imm:$src2,  DoubleRegs:$src3),
1741             "memd($src1+#$src2) = $src3",
1742             [(store DoubleRegs:$src3,
1743                                 (add IntRegs:$src1, s11_3ImmPred:$src2))]>;
1744
1745 let neverHasSideEffects = 1 in
1746 def STrid_GP : STInst2<(outs),
1747             (ins globaladdress:$global, u16Imm:$offset, DoubleRegs:$src),
1748             "memd(#$global+$offset) = $src",
1749             []>;
1750
1751 let hasCtrlDep = 1, isPredicable = 1 in
1752 def POST_STdri : STInstPI<(outs IntRegs:$dst),
1753             (ins DoubleRegs:$src1, IntRegs:$src2, s4Imm:$offset),
1754             "memd($src2++#$offset) = $src1",
1755             [(set IntRegs:$dst,
1756             (post_store DoubleRegs:$src1, IntRegs:$src2, s4_3ImmPred:$offset))],
1757             "$src2 = $dst">;
1758
1759 // Store doubleword conditionally.
1760 // if ([!]Pv) memd(Rs+#u6:3)=Rtt
1761 // if (Pv) memd(Rs+#u6:3)=Rtt
1762 let AddedComplexity = 10, neverHasSideEffects = 1 in
1763 def STrid_cPt : STInst2<(outs),
1764             (ins PredRegs:$src1, MEMri:$addr, DoubleRegs:$src2),
1765             "if ($src1) memd($addr) = $src2",
1766             []>;
1767
1768 // if (!Pv) memd(Rs+#u6:3)=Rtt
1769 let AddedComplexity = 10, neverHasSideEffects = 1 in
1770 def STrid_cNotPt : STInst2<(outs),
1771             (ins PredRegs:$src1, MEMri:$addr, DoubleRegs:$src2),
1772             "if (!$src1) memd($addr) = $src2",
1773             []>;
1774
1775 // if (Pv) memd(Rs+#u6:3)=Rtt
1776 let AddedComplexity = 10, neverHasSideEffects = 1 in
1777 def STrid_indexed_cPt : STInst2<(outs),
1778             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3,
1779                  DoubleRegs:$src4),
1780             "if ($src1) memd($src2+#$src3) = $src4",
1781             []>;
1782
1783 // if (!Pv) memd(Rs+#u6:3)=Rtt
1784 let AddedComplexity = 10, neverHasSideEffects = 1 in
1785 def STrid_indexed_cNotPt : STInst2<(outs),
1786             (ins PredRegs:$src1, IntRegs:$src2, u6_3Imm:$src3,
1787                  DoubleRegs:$src4),
1788             "if (!$src1) memd($src2+#$src3) = $src4",
1789             []>;
1790
1791 // if ([!]Pv) memd(Rx++#s4:3)=Rtt
1792 // if (Pv) memd(Rx++#s4:3)=Rtt
1793 let AddedComplexity = 10, neverHasSideEffects = 1 in
1794 def POST_STdri_cPt : STInst2PI<(outs IntRegs:$dst),
1795             (ins PredRegs:$src1, DoubleRegs:$src2, IntRegs:$src3,
1796                  s4_3Imm:$offset),
1797             "if ($src1) memd($src3++#$offset) = $src2",
1798             [],
1799             "$src3 = $dst">;
1800
1801 // if (!Pv) memd(Rx++#s4:3)=Rtt
1802 let AddedComplexity = 10, neverHasSideEffects = 1,
1803     isPredicated = 1 in
1804 def POST_STdri_cNotPt : STInst2PI<(outs IntRegs:$dst),
1805             (ins PredRegs:$src1, DoubleRegs:$src2, IntRegs:$src3,
1806                  s4_3Imm:$offset),
1807             "if (!$src1) memd($src3++#$offset) = $src2",
1808             [],
1809             "$src3 = $dst">;
1810
1811
1812 // Store byte.
1813 // memb(Rs+#s11:0)=Rt
1814 let isPredicable = 1 in
1815 def STrib : STInst<(outs),
1816             (ins MEMri:$addr, IntRegs:$src1),
1817             "memb($addr) = $src1",
1818             [(truncstorei8 IntRegs:$src1, ADDRriS11_0:$addr)]>;
1819
1820 let AddedComplexity = 10, isPredicable = 1 in
1821 def STrib_indexed : STInst<(outs),
1822             (ins IntRegs:$src1, s11_0Imm:$src2, IntRegs:$src3),
1823             "memb($src1+#$src2) = $src3",
1824             [(truncstorei8 IntRegs:$src3, (add IntRegs:$src1,
1825                                                s11_0ImmPred:$src2))]>;
1826
1827 // memb(gp+#u16:0)=Rt
1828 let neverHasSideEffects = 1 in
1829 def STrib_GP : STInst2<(outs),
1830             (ins globaladdress:$global, u16Imm:$offset, IntRegs:$src),
1831             "memb(#$global+$offset) = $src",
1832             []>;
1833
1834 let neverHasSideEffects = 1 in
1835 def STb_GP   : STInst2<(outs),
1836             (ins globaladdress:$global, IntRegs:$src),
1837             "memb(#$global) = $src",
1838             []>;
1839
1840 // memb(Rx++#s4:0)=Rt
1841 let hasCtrlDep = 1, isPredicable = 1 in
1842 def POST_STbri : STInstPI<(outs IntRegs:$dst), (ins IntRegs:$src1,
1843                                                     IntRegs:$src2,
1844                                                     s4Imm:$offset),
1845             "memb($src2++#$offset) = $src1",
1846             [(set IntRegs:$dst,
1847             (post_truncsti8 IntRegs:$src1, IntRegs:$src2,
1848                             s4_0ImmPred:$offset))],
1849             "$src2 = $dst">;
1850
1851 // Store byte conditionally.
1852 // if ([!]Pv) memb(Rs+#u6:0)=Rt
1853 // if (Pv) memb(Rs+#u6:0)=Rt
1854 let neverHasSideEffects = 1 in
1855 def STrib_cPt : STInst2<(outs),
1856             (ins PredRegs:$src1, MEMri:$addr, IntRegs:$src2),
1857             "if ($src1) memb($addr) = $src2",
1858             []>;
1859
1860 // if (!Pv) memb(Rs+#u6:0)=Rt
1861 let neverHasSideEffects = 1 in
1862 def STrib_cNotPt : STInst2<(outs),
1863             (ins PredRegs:$src1, MEMri:$addr, IntRegs:$src2),
1864             "if (!$src1) memb($addr) = $src2",
1865             []>;
1866
1867 // if (Pv) memb(Rs+#u6:0)=Rt
1868 let neverHasSideEffects = 1 in
1869 def STrib_indexed_cPt : STInst2<(outs),
1870             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3, IntRegs:$src4),
1871             "if ($src1) memb($src2+#$src3) = $src4",
1872             []>;
1873
1874 // if (!Pv) memb(Rs+#u6:0)=Rt
1875 let neverHasSideEffects = 1 in
1876 def STrib_indexed_cNotPt : STInst2<(outs),
1877             (ins PredRegs:$src1, IntRegs:$src2, u6_0Imm:$src3, IntRegs:$src4),
1878             "if (!$src1) memb($src2+#$src3) = $src4",
1879             []>;
1880
1881 // if ([!]Pv) memb(Rx++#s4:0)=Rt
1882 // if (Pv) memb(Rx++#s4:0)=Rt
1883 let hasCtrlDep = 1, isPredicated = 1 in
1884 def POST_STbri_cPt : STInst2PI<(outs IntRegs:$dst),
1885             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_0Imm:$offset),
1886             "if ($src1) memb($src3++#$offset) = $src2",
1887             [],"$src3 = $dst">;
1888
1889 // if (!Pv) memb(Rx++#s4:0)=Rt
1890 let hasCtrlDep = 1, isPredicated = 1 in
1891 def POST_STbri_cNotPt : STInst2PI<(outs IntRegs:$dst),
1892             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_0Imm:$offset),
1893             "if (!$src1) memb($src3++#$offset) = $src2",
1894             [],"$src3 = $dst">;
1895
1896
1897 // Store halfword.
1898 // memh(Rs+#s11:1)=Rt
1899 let isPredicable = 1 in
1900 def STrih : STInst<(outs),
1901             (ins MEMri:$addr, IntRegs:$src1),
1902             "memh($addr) = $src1",
1903             [(truncstorei16 IntRegs:$src1, ADDRriS11_1:$addr)]>;
1904
1905
1906 let AddedComplexity = 10, isPredicable = 1 in
1907 def STrih_indexed : STInst<(outs),
1908             (ins IntRegs:$src1, s11_1Imm:$src2,  IntRegs:$src3),
1909             "memh($src1+#$src2) = $src3",
1910             [(truncstorei16 IntRegs:$src3, (add IntRegs:$src1,
1911                                                 s11_1ImmPred:$src2))]>;
1912
1913 let neverHasSideEffects = 1 in
1914 def STrih_GP : STInst2<(outs),
1915             (ins globaladdress:$global, u16Imm:$offset, IntRegs:$src),
1916             "memh(#$global+$offset) = $src",
1917             []>;
1918
1919 let neverHasSideEffects = 1 in
1920 def STh_GP   : STInst2<(outs),
1921             (ins globaladdress:$global, IntRegs:$src),
1922             "memh(#$global) = $src",
1923             []>;
1924
1925 // memh(Rx++#s4:1)=Rt.H
1926 // memh(Rx++#s4:1)=Rt
1927 let hasCtrlDep = 1, isPredicable = 1 in
1928 def POST_SThri : STInstPI<(outs IntRegs:$dst),
1929             (ins IntRegs:$src1, IntRegs:$src2, s4Imm:$offset),
1930             "memh($src2++#$offset) = $src1",
1931             [(set IntRegs:$dst,
1932             (post_truncsti16 IntRegs:$src1, IntRegs:$src2,
1933                              s4_1ImmPred:$offset))],
1934             "$src2 = $dst">;
1935
1936 // Store halfword conditionally.
1937 // if ([!]Pv) memh(Rs+#u6:1)=Rt
1938 // if (Pv) memh(Rs+#u6:1)=Rt
1939 let neverHasSideEffects = 1 in
1940 def STrih_cPt : STInst2<(outs),
1941             (ins PredRegs:$src1, MEMri:$addr, IntRegs:$src2),
1942             "if ($src1) memh($addr) = $src2",
1943             []>;
1944
1945 // if (!Pv) memh(Rs+#u6:1)=Rt
1946 let neverHasSideEffects = 1 in
1947 def STrih_cNotPt : STInst2<(outs),
1948             (ins PredRegs:$src1, MEMri:$addr, IntRegs:$src2),
1949             "if (!$src1) memh($addr) = $src2",
1950             []>;
1951
1952 // if (Pv) memh(Rs+#u6:1)=Rt
1953 let neverHasSideEffects = 1 in
1954 def STrih_indexed_cPt : STInst2<(outs),
1955             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3, IntRegs:$src4),
1956             "if ($src1) memh($src2+#$src3) = $src4",
1957             []>;
1958
1959 // if (!Pv) memh(Rs+#u6:1)=Rt
1960 let neverHasSideEffects = 1 in
1961 def STrih_indexed_cNotPt : STInst2<(outs),
1962             (ins PredRegs:$src1, IntRegs:$src2, u6_1Imm:$src3, IntRegs:$src4),
1963             "if (!$src1) memh($src2+#$src3) = $src4",
1964             []>;
1965
1966 // if ([!]Pv) memh(Rx++#s4:1)=Rt
1967 // if (Pv) memh(Rx++#s4:1)=Rt
1968 let hasCtrlDep = 1, isPredicated = 1 in
1969 def POST_SThri_cPt : STInst2PI<(outs IntRegs:$dst),
1970             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_1Imm:$offset),
1971             "if ($src1) memh($src3++#$offset) = $src2",
1972             [],"$src3 = $dst">;
1973
1974 // if (!Pv) memh(Rx++#s4:1)=Rt
1975 let hasCtrlDep = 1, isPredicated = 1 in
1976 def POST_SThri_cNotPt : STInst2PI<(outs IntRegs:$dst),
1977             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_1Imm:$offset),
1978             "if (!$src1) memh($src3++#$offset) = $src2",
1979             [],"$src3 = $dst">;
1980
1981
1982 // Store word.
1983 // Store predicate.
1984 let Defs = [R10,R11] in
1985 def STriw_pred : STInst2<(outs),
1986             (ins MEMri:$addr, PredRegs:$src1),
1987             "Error; should not emit",
1988             []>;
1989
1990 // memw(Rs+#s11:2)=Rt
1991 let isPredicable = 1 in
1992 def STriw : STInst<(outs),
1993             (ins MEMri:$addr, IntRegs:$src1),
1994             "memw($addr) = $src1",
1995             [(store IntRegs:$src1, ADDRriS11_2:$addr)]>;
1996
1997 let AddedComplexity = 10, isPredicable = 1 in
1998 def STriw_indexed : STInst<(outs),
1999             (ins IntRegs:$src1, s11_2Imm:$src2, IntRegs:$src3),
2000             "memw($src1+#$src2) = $src3",
2001             [(store IntRegs:$src3, (add IntRegs:$src1, s11_2ImmPred:$src2))]>;
2002
2003 let neverHasSideEffects = 1 in
2004 def STriw_GP : STInst2<(outs),
2005             (ins globaladdress:$global, u16Imm:$offset, IntRegs:$src),
2006             "memw(#$global+$offset) = $src",
2007             []>;
2008
2009 let hasCtrlDep = 1, isPredicable = 1  in
2010 def POST_STwri : STInstPI<(outs IntRegs:$dst),
2011             (ins IntRegs:$src1, IntRegs:$src2, s4Imm:$offset),
2012             "memw($src2++#$offset) = $src1",
2013             [(set IntRegs:$dst,
2014             (post_store IntRegs:$src1, IntRegs:$src2, s4_2ImmPred:$offset))],
2015             "$src2 = $dst">;
2016
2017 // Store word conditionally.
2018 // if ([!]Pv) memw(Rs+#u6:2)=Rt
2019 // if (Pv) memw(Rs+#u6:2)=Rt
2020 let neverHasSideEffects = 1 in
2021 def STriw_cPt : STInst2<(outs),
2022             (ins PredRegs:$src1, MEMri:$addr, IntRegs:$src2),
2023             "if ($src1) memw($addr) = $src2",
2024             []>;
2025
2026 // if (!Pv) memw(Rs+#u6:2)=Rt
2027 let neverHasSideEffects = 1 in
2028 def STriw_cNotPt : STInst2<(outs),
2029             (ins PredRegs:$src1, MEMri:$addr, IntRegs:$src2),
2030             "if (!$src1) memw($addr) = $src2",
2031             []>;
2032
2033 // if (Pv) memw(Rs+#u6:2)=Rt
2034 let neverHasSideEffects = 1 in
2035 def STriw_indexed_cPt : STInst2<(outs),
2036             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3, IntRegs:$src4),
2037             "if ($src1) memw($src2+#$src3) = $src4",
2038             []>;
2039
2040 // if (!Pv) memw(Rs+#u6:2)=Rt
2041 let neverHasSideEffects = 1 in
2042 def STriw_indexed_cNotPt : STInst2<(outs),
2043             (ins PredRegs:$src1, IntRegs:$src2, u6_2Imm:$src3, IntRegs:$src4),
2044             "if (!$src1) memw($src2+#$src3) = $src4",
2045             []>;
2046
2047 // if ([!]Pv) memw(Rx++#s4:2)=Rt
2048 // if (Pv) memw(Rx++#s4:2)=Rt
2049 let hasCtrlDep = 1, isPredicated = 1 in
2050 def POST_STwri_cPt : STInst2PI<(outs IntRegs:$dst),
2051             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_2Imm:$offset),
2052             "if ($src1) memw($src3++#$offset) = $src2",
2053             [],"$src3 = $dst">;
2054
2055 // if (!Pv) memw(Rx++#s4:2)=Rt
2056 let hasCtrlDep = 1, isPredicated = 1 in
2057 def POST_STwri_cNotPt : STInst2PI<(outs IntRegs:$dst),
2058             (ins PredRegs:$src1, IntRegs:$src2, IntRegs:$src3, s4_2Imm:$offset),
2059             "if (!$src1) memw($src3++#$offset) = $src2",
2060             [],"$src3 = $dst">;
2061
2062
2063
2064 // Allocate stack frame.
2065 let Defs = [R29, R30], Uses = [R31, R30], neverHasSideEffects = 1 in {
2066   def ALLOCFRAME : STInst2<(outs),
2067              (ins i32imm:$amt),
2068              "allocframe(#$amt)",
2069              []>;
2070 }
2071 //===----------------------------------------------------------------------===//
2072 // ST -
2073 //===----------------------------------------------------------------------===//
2074
2075 //===----------------------------------------------------------------------===//
2076 // STYPE/ALU +
2077 //===----------------------------------------------------------------------===//
2078 // Logical NOT.
2079 def NOT_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
2080                "$dst = not($src1)",
2081                [(set DoubleRegs:$dst, (not DoubleRegs:$src1))]>;
2082
2083
2084 // Sign extend word to doubleword.
2085 def SXTW : ALU64_rr<(outs DoubleRegs:$dst), (ins IntRegs:$src1),
2086            "$dst = sxtw($src1)",
2087            [(set DoubleRegs:$dst, (sext IntRegs:$src1))]>;
2088 //===----------------------------------------------------------------------===//
2089 // STYPE/ALU -
2090 //===----------------------------------------------------------------------===//
2091
2092 //===----------------------------------------------------------------------===//
2093 // STYPE/BIT +
2094 //===----------------------------------------------------------------------===//
2095 //===----------------------------------------------------------------------===//
2096 // STYPE/BIT -
2097 //===----------------------------------------------------------------------===//
2098
2099
2100 //===----------------------------------------------------------------------===//
2101 // STYPE/COMPLEX +
2102 //===----------------------------------------------------------------------===//
2103 //===----------------------------------------------------------------------===//
2104 // STYPE/COMPLEX -
2105 //===----------------------------------------------------------------------===//
2106
2107 //===----------------------------------------------------------------------===//
2108 // STYPE/PERM +
2109 //===----------------------------------------------------------------------===//
2110 //===----------------------------------------------------------------------===//
2111 // STYPE/PERM -
2112 //===----------------------------------------------------------------------===//
2113
2114 //===----------------------------------------------------------------------===//
2115 // STYPE/PRED +
2116 //===----------------------------------------------------------------------===//
2117 // Predicate transfer.
2118 let neverHasSideEffects = 1 in
2119 def TFR_RsPd : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1),
2120                "$dst = $src1  // Should almost never emit this",
2121                []>;
2122
2123 def TFR_PdRs : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1),
2124                "$dst = $src1  // Should almost never emit!",
2125                [(set PredRegs:$dst, (trunc IntRegs:$src1))]>;
2126 //===----------------------------------------------------------------------===//
2127 // STYPE/PRED -
2128 //===----------------------------------------------------------------------===//
2129
2130 //===----------------------------------------------------------------------===//
2131 // STYPE/SHIFT +
2132 //===----------------------------------------------------------------------===//
2133 // Shift by immediate.
2134 def ASR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2135              "$dst = asr($src1, #$src2)",
2136              [(set IntRegs:$dst, (sra IntRegs:$src1, u5ImmPred:$src2))]>;
2137
2138 def ASRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2139               "$dst = asr($src1, #$src2)",
2140               [(set DoubleRegs:$dst, (sra DoubleRegs:$src1, u6ImmPred:$src2))]>;
2141
2142 def ASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2143           "$dst = asl($src1, #$src2)",
2144           [(set IntRegs:$dst, (shl IntRegs:$src1, u5ImmPred:$src2))]>;
2145
2146 def LSR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2147              "$dst = lsr($src1, #$src2)",
2148              [(set IntRegs:$dst, (srl IntRegs:$src1, u5ImmPred:$src2))]>;
2149
2150 def LSRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2151               "$dst = lsr($src1, #$src2)",
2152               [(set DoubleRegs:$dst, (srl DoubleRegs:$src1, u6ImmPred:$src2))]>;
2153
2154 def LSRd_ri_acc : SInst_acc<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2155                                                      DoubleRegs:$src2,
2156                                                      u6Imm:$src3),
2157               "$dst += lsr($src2, #$src3)",
2158               [(set DoubleRegs:$dst, (add DoubleRegs:$src1,
2159                                           (srl DoubleRegs:$src2,
2160                                            u6ImmPred:$src3)))],
2161               "$src1 = $dst">;
2162
2163 // Shift by immediate and accumulate.
2164 def ASR_rr_acc : SInst_acc<(outs IntRegs:$dst), (ins IntRegs:$src1,
2165                                                      IntRegs:$src2,
2166                                                      IntRegs:$src3),
2167                  "$dst += asr($src2, $src3)",
2168                  [], "$src1 = $dst">;
2169
2170 // Shift by immediate and add.
2171 def ADDASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2,
2172                                              u3Imm:$src3),
2173              "$dst = addasl($src1, $src2, #$src3)",
2174              [(set IntRegs:$dst, (add IntRegs:$src1,
2175                                       (shl IntRegs:$src2,
2176                                            u3ImmPred:$src3)))]>;
2177
2178 // Shift by register.
2179 def ASL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2180              "$dst = asl($src1, $src2)",
2181              [(set IntRegs:$dst, (shl IntRegs:$src1, IntRegs:$src2))]>;
2182
2183 def ASR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2184              "$dst = asr($src1, $src2)",
2185              [(set IntRegs:$dst, (sra IntRegs:$src1, IntRegs:$src2))]>;
2186
2187
2188 def LSR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2189              "$dst = lsr($src1, $src2)",
2190              [(set IntRegs:$dst, (srl IntRegs:$src1, IntRegs:$src2))]>;
2191
2192 def LSLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
2193            "$dst = lsl($src1, $src2)",
2194            [(set DoubleRegs:$dst, (shl DoubleRegs:$src1, IntRegs:$src2))]>;
2195
2196 def ASRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2197                                                  IntRegs:$src2),
2198               "$dst = asr($src1, $src2)",
2199               [(set DoubleRegs:$dst, (sra DoubleRegs:$src1, IntRegs:$src2))]>;
2200
2201 def LSRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2202                                                  IntRegs:$src2),
2203               "$dst = lsr($src1, $src2)",
2204               [(set DoubleRegs:$dst, (srl DoubleRegs:$src1, IntRegs:$src2))]>;
2205
2206 //===----------------------------------------------------------------------===//
2207 // STYPE/SHIFT -
2208 //===----------------------------------------------------------------------===//
2209
2210 //===----------------------------------------------------------------------===//
2211 // STYPE/VH +
2212 //===----------------------------------------------------------------------===//
2213 //===----------------------------------------------------------------------===//
2214 // STYPE/VH -
2215 //===----------------------------------------------------------------------===//
2216
2217 //===----------------------------------------------------------------------===//
2218 // STYPE/VW +
2219 //===----------------------------------------------------------------------===//
2220 //===----------------------------------------------------------------------===//
2221 // STYPE/VW -
2222 //===----------------------------------------------------------------------===//
2223
2224 //===----------------------------------------------------------------------===//
2225 // SYSTEM/SUPER +
2226 //===----------------------------------------------------------------------===//
2227
2228 //===----------------------------------------------------------------------===//
2229 // SYSTEM/USER +
2230 //===----------------------------------------------------------------------===//
2231 def SDHexagonBARRIER: SDTypeProfile<0, 0, []>;
2232 def HexagonBARRIER: SDNode<"HexagonISD::BARRIER", SDHexagonBARRIER,
2233                            [SDNPHasChain]>;
2234
2235 let hasSideEffects = 1 in
2236 def BARRIER : STInst2<(outs), (ins),
2237                      "barrier",
2238                      [(HexagonBARRIER)]>;
2239
2240 //===----------------------------------------------------------------------===//
2241 // SYSTEM/SUPER -
2242 //===----------------------------------------------------------------------===//
2243
2244 // TFRI64 - assembly mapped.
2245 let isReMaterializable = 1 in
2246 def TFRI64 : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
2247              "$dst = #$src1",
2248              [(set DoubleRegs:$dst, s8Imm64Pred:$src1)]>;
2249
2250 // Pseudo instruction to encode a set of conditional transfers.
2251 // This instruction is used instead of a mux and trades-off codesize
2252 // for performance. We conduct this transformation optimistically in
2253 // the hope that these instructions get promoted to dot-new transfers.
2254 let AddedComplexity = 100 in
2255 def TFR_condset_rr : ALU32_rr<(outs IntRegs:$dst), (ins PredRegs:$src1,
2256                                                         IntRegs:$src2,
2257                                                         IntRegs:$src3),
2258                      "Error; should not emit",
2259                      [(set IntRegs:$dst, (select PredRegs:$src1, IntRegs:$src2,
2260                                                  IntRegs:$src3))]>;
2261
2262 let AddedComplexity = 100 in
2263 def TFR_condset_ri : ALU32_rr<(outs IntRegs:$dst),
2264             (ins PredRegs:$src1, IntRegs:$src2, s12Imm:$src3),
2265             "Error; should not emit",
2266             [(set IntRegs:$dst,
2267             (select PredRegs:$src1, IntRegs:$src2, s12ImmPred:$src3))]>;
2268
2269 let AddedComplexity = 100 in
2270 def TFR_condset_ir : ALU32_rr<(outs IntRegs:$dst),
2271             (ins PredRegs:$src1, s12Imm:$src2, IntRegs:$src3),
2272             "Error; should not emit",
2273             [(set IntRegs:$dst,
2274             (select PredRegs:$src1, s12ImmPred:$src2, IntRegs:$src3))]>;
2275
2276 let AddedComplexity = 100 in
2277 def TFR_condset_ii : ALU32_rr<(outs IntRegs:$dst),
2278                               (ins PredRegs:$src1, s12Imm:$src2, s12Imm:$src3),
2279                      "Error; should not emit",
2280                      [(set IntRegs:$dst, (select PredRegs:$src1,
2281                                                  s12ImmPred:$src2,
2282                                                  s12ImmPred:$src3))]>;
2283
2284 // Generate frameindex addresses.
2285 let isReMaterializable = 1 in
2286 def TFR_FI : ALU32_ri<(outs IntRegs:$dst), (ins FrameIndex:$src1),
2287              "$dst = add($src1)",
2288              [(set IntRegs:$dst, ADDRri:$src1)]>;
2289
2290 //
2291 // CR - Type.
2292 //
2293 let neverHasSideEffects = 1, Defs = [SA0, LC0] in {
2294 def LOOP0_i : CRInst<(outs), (ins brtarget:$offset, u10Imm:$src2),
2295                       "loop0($offset, #$src2)",
2296                       []>;
2297 }
2298
2299 let neverHasSideEffects = 1, Defs = [SA0, LC0] in {
2300 def LOOP0_r : CRInst<(outs), (ins brtarget:$offset, IntRegs:$src2),
2301                       "loop0($offset, $src2)",
2302                       []>;
2303 }
2304
2305 let isBranch = 1, isTerminator = 1, neverHasSideEffects = 1,
2306     Defs = [PC, LC0], Uses = [SA0, LC0] in {
2307 def ENDLOOP0 : CRInst<(outs), (ins brtarget:$offset),
2308                       ":endloop0",
2309                       []>;
2310 }
2311
2312 // Support for generating global address.
2313 // Taken from X86InstrInfo.td.
2314 def SDTHexagonCONST32 : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>,
2315                                              SDTCisPtrTy<0>]>;
2316 def HexagonCONST32 : SDNode<"HexagonISD::CONST32",     SDTHexagonCONST32>;
2317 def HexagonCONST32_GP : SDNode<"HexagonISD::CONST32_GP",     SDTHexagonCONST32>;
2318
2319 // This pattern is incorrect. When we add small data, we should change
2320 // this pattern to use memw(#foo).
2321 let isMoveImm = 1 in
2322 def CONST32 : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
2323               "$dst = CONST32(#$global)",
2324               [(set IntRegs:$dst,
2325               (load (HexagonCONST32 tglobaltlsaddr:$global)))]>;
2326
2327 let isReMaterializable = 1, isMoveImm = 1 in
2328 def CONST32_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2329                   "$dst = CONST32(#$global)",
2330                   [(set IntRegs:$dst,
2331                   (HexagonCONST32 tglobaladdr:$global))]>;
2332
2333 let isReMaterializable = 1, isMoveImm = 1 in
2334 def CONST32_set_jt : LDInst2<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2335                      "$dst = CONST32(#$jt)",
2336                      [(set IntRegs:$dst,
2337                      (HexagonCONST32 tjumptable:$jt))]>;
2338
2339 let isReMaterializable = 1, isMoveImm = 1 in
2340 def CONST32GP_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2341                     "$dst = CONST32(#$global)",
2342                     [(set IntRegs:$dst,
2343                     (HexagonCONST32_GP tglobaladdr:$global))]>;
2344
2345 let isReMaterializable = 1, isMoveImm = 1 in
2346 def CONST32_Int_Real : LDInst2<(outs IntRegs:$dst), (ins i32imm:$global),
2347                        "$dst = CONST32(#$global)",
2348                        [(set IntRegs:$dst, imm:$global) ]>;
2349
2350 let isReMaterializable = 1, isMoveImm = 1 in
2351 def CONST32_Label : LDInst2<(outs IntRegs:$dst), (ins bblabel:$label),
2352                     "$dst = CONST32($label)",
2353                     [(set IntRegs:$dst, (HexagonCONST32 bbl:$label))]>;
2354
2355 let isReMaterializable = 1, isMoveImm = 1 in
2356 def CONST64_Int_Real : LDInst2<(outs DoubleRegs:$dst), (ins i64imm:$global),
2357                        "$dst = CONST64(#$global)",
2358                        [(set DoubleRegs:$dst, imm:$global) ]>;
2359
2360 def TFR_PdFalse : SInst<(outs PredRegs:$dst), (ins),
2361                   "$dst = xor($dst, $dst)",
2362                   [(set PredRegs:$dst, 0)]>;
2363
2364 def MPY_trsext : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2365                  "$dst = mpy($src1, $src2)",
2366                  [(set IntRegs:$dst,
2367                        (trunc (i64 (srl (i64 (mul (i64 (sext IntRegs:$src1)),
2368                                              (i64 (sext IntRegs:$src2)))),
2369                                         (i32 32)))))]>;
2370
2371 // Pseudo instructions.
2372 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
2373
2374 def SDT_SPCallSeqEnd : SDCallSeqEnd<[ SDTCisVT<0, i32>,
2375                                         SDTCisVT<1, i32> ]>;
2376
2377 def callseq_end : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
2378                   [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
2379
2380 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
2381                     [SDNPHasChain, SDNPOutGlue]>;
2382
2383 def SDT_SPCall : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
2384
2385 def call : SDNode<"HexagonISD::CALL", SDT_SPCall,
2386            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue, SDNPVariadic]>;
2387
2388 // For tailcalls a HexagonTCRet SDNode has 3 SDNode Properties - a chain,
2389 // Optional Flag and Variable Arguments.
2390 // Its 1 Operand has pointer type.
2391 def HexagonTCRet    : SDNode<"HexagonISD::TC_RETURN", SDT_SPCall,
2392                      [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
2393
2394 let Defs = [R29, R30], Uses = [R31, R30, R29] in {
2395  def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
2396                         "Should never be emitted",
2397                         [(callseq_start timm:$amt)]>;
2398 }
2399
2400 let Defs = [R29, R30, R31], Uses = [R29] in {
2401  def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
2402                       "Should never be emitted",
2403                       [(callseq_end timm:$amt1, timm:$amt2)]>;
2404 }
2405 // Call subroutine.
2406 let isCall = 1, neverHasSideEffects = 1,
2407   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2408           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2409   def CALL : JInst<(outs), (ins calltarget:$dst, variable_ops),
2410              "call $dst", []>;
2411 }
2412
2413 // Call subroutine from register.
2414 let isCall = 1, neverHasSideEffects = 1,
2415   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2416           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2417   def CALLR : JRInst<(outs), (ins IntRegs:$dst, variable_ops),
2418               "callr $dst",
2419               []>;
2420  }
2421
2422 // Tail Calls.
2423 let isCall = 1, isBarrier = 1, isReturn = 1, isTerminator = 1,
2424   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2425           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2426   def TCRETURNtg : JInst<(outs), (ins calltarget:$dst, variable_ops),
2427              "jump $dst // TAILCALL", []>;
2428 }
2429 let isCall = 1, isBarrier = 1, isReturn = 1, isTerminator = 1,
2430   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2431           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2432   def TCRETURNtext : JInst<(outs), (ins calltarget:$dst, variable_ops),
2433              "jump $dst // TAILCALL", []>;
2434 }
2435
2436 let isCall = 1, isBarrier = 1, isReturn = 1, isTerminator = 1,
2437   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2438           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2439   def TCRETURNR : JInst<(outs), (ins IntRegs:$dst, variable_ops),
2440              "jumpr $dst // TAILCALL", []>;
2441 }
2442 // Map call instruction.
2443 def : Pat<(call IntRegs:$dst),
2444       (CALLR IntRegs:$dst)>, Requires<[HasV2TOnly]>;
2445 def : Pat<(call tglobaladdr:$dst),
2446       (CALL tglobaladdr:$dst)>, Requires<[HasV2TOnly]>;
2447 def : Pat<(call texternalsym:$dst),
2448       (CALL texternalsym:$dst)>, Requires<[HasV2TOnly]>;
2449 //Tail calls.
2450 def : Pat<(HexagonTCRet tglobaladdr:$dst),
2451       (TCRETURNtg tglobaladdr:$dst)>;
2452 def : Pat<(HexagonTCRet texternalsym:$dst),
2453       (TCRETURNtext texternalsym:$dst)>;
2454 def : Pat<(HexagonTCRet IntRegs:$dst),
2455       (TCRETURNR IntRegs:$dst)>;
2456
2457 // Map from r0 = and(r1, 65535) to r0 = zxth(r1).
2458 def : Pat <(and IntRegs:$src1, 65535),
2459       (ZXTH IntRegs:$src1)>;
2460
2461 // Map from r0 = and(r1, 255) to r0 = zxtb(r1).
2462 def : Pat <(and IntRegs:$src1, 255),
2463       (ZXTB IntRegs:$src1)>;
2464
2465 // Map Add(p1, true) to p1 = not(p1).
2466 //     Add(p1, false) should never be produced,
2467 //     if it does, it got to be mapped to NOOP.
2468 def : Pat <(add PredRegs:$src1, -1),
2469       (NOT_p PredRegs:$src1)>;
2470
2471 // Map from p0 = setlt(r0, r1) r2 = mux(p0, r3, r4) =>
2472 //   p0 = cmp.lt(r0, r1), r0 = mux(p0, r2, r1).
2473 def : Pat <(select (i1 (setlt IntRegs:$src1, IntRegs:$src2)), IntRegs:$src3,
2474                    IntRegs:$src4),
2475       (TFR_condset_rr (CMPLTrr IntRegs:$src1, IntRegs:$src2), IntRegs:$src4,
2476                       IntRegs:$src3)>, Requires<[HasV2TOnly]>;
2477
2478 // Map from p0 = pnot(p0); r0 = mux(p0, #i, #j) => r0 = mux(p0, #j, #i).
2479 def : Pat <(select (not PredRegs:$src1), s8ImmPred:$src2, s8ImmPred:$src3),
2480       (TFR_condset_ii PredRegs:$src1, s8ImmPred:$src3, s8ImmPred:$src2)>;
2481
2482 // Map from p0 = pnot(p0); if (p0) jump => if (!p0) jump.
2483 def : Pat <(brcond (not PredRegs:$src1), bb:$offset),
2484       (JMP_cNot PredRegs:$src1, bb:$offset)>;
2485
2486 // Map from p2 = pnot(p2); p1 = and(p0, p2) => p1 = and(p0, !p2).
2487 def : Pat <(and PredRegs:$src1, (not PredRegs:$src2)),
2488       (AND_pnotp PredRegs:$src1, PredRegs:$src2)>;
2489
2490 // Map from store(globaladdress + x) -> memd(#foo + x).
2491 let AddedComplexity = 100 in
2492 def : Pat <(store DoubleRegs:$src1,
2493                   (add (HexagonCONST32_GP tglobaladdr:$global),
2494                        u16ImmPred:$offset)),
2495       (STrid_GP tglobaladdr:$global, u16ImmPred:$offset, DoubleRegs:$src1)>;
2496
2497 // Map from store(globaladdress) -> memd(#foo + 0).
2498 let AddedComplexity = 100 in
2499 def : Pat <(store DoubleRegs:$src1, (HexagonCONST32_GP tglobaladdr:$global)),
2500       (STrid_GP tglobaladdr:$global, 0, DoubleRegs:$src1)>;
2501
2502 // Map from store(globaladdress + x) -> memw(#foo + x).
2503 let AddedComplexity = 100 in
2504 def : Pat <(store IntRegs:$src1, (add (HexagonCONST32_GP tglobaladdr:$global),
2505                                       u16ImmPred:$offset)),
2506       (STriw_GP tglobaladdr:$global, u16ImmPred:$offset, IntRegs:$src1)>;
2507
2508 // Map from store(globaladdress) -> memw(#foo + 0).
2509 let AddedComplexity = 100 in
2510 def : Pat <(store IntRegs:$src1, (HexagonCONST32_GP tglobaladdr:$global)),
2511       (STriw_GP tglobaladdr:$global, 0, IntRegs:$src1)>;
2512
2513 // Map from store(globaladdress) -> memw(#foo + 0).
2514 let AddedComplexity = 100 in
2515 def : Pat <(store IntRegs:$src1, (HexagonCONST32_GP tglobaladdr:$global)),
2516       (STriw_GP tglobaladdr:$global, 0, IntRegs:$src1)>;
2517
2518 // Map from store(globaladdress + x) -> memh(#foo + x).
2519 let AddedComplexity = 100 in
2520 def : Pat <(truncstorei16 IntRegs:$src1,
2521                           (add (HexagonCONST32_GP tglobaladdr:$global),
2522                                u16ImmPred:$offset)),
2523       (STrih_GP tglobaladdr:$global, u16ImmPred:$offset, IntRegs:$src1)>;
2524
2525 // Map from store(globaladdress) -> memh(#foo).
2526 let AddedComplexity = 100 in
2527 def : Pat <(truncstorei16 IntRegs:$src1,
2528                           (HexagonCONST32_GP tglobaladdr:$global)),
2529       (STh_GP tglobaladdr:$global, IntRegs:$src1)>;
2530
2531 // Map from store(globaladdress + x) -> memb(#foo + x).
2532 let AddedComplexity = 100 in
2533 def : Pat <(truncstorei8 IntRegs:$src1,
2534                          (add (HexagonCONST32_GP tglobaladdr:$global),
2535                               u16ImmPred:$offset)),
2536       (STrib_GP tglobaladdr:$global, u16ImmPred:$offset, IntRegs:$src1)>;
2537
2538 // Map from store(globaladdress) -> memb(#foo).
2539 let AddedComplexity = 100 in
2540 def : Pat <(truncstorei8 IntRegs:$src1,
2541                          (HexagonCONST32_GP tglobaladdr:$global)),
2542       (STb_GP tglobaladdr:$global, IntRegs:$src1)>;
2543
2544 // Map from load(globaladdress + x) -> memw(#foo + x).
2545 let AddedComplexity = 100 in
2546 def : Pat <(load (add (HexagonCONST32_GP tglobaladdr:$global),
2547                       u16ImmPred:$offset)),
2548       (LDriw_GP tglobaladdr:$global, u16ImmPred:$offset)>;
2549
2550 // Map from load(globaladdress) -> memw(#foo + 0).
2551 let AddedComplexity = 100 in
2552 def : Pat <(load (HexagonCONST32_GP tglobaladdr:$global)),
2553       (LDw_GP tglobaladdr:$global)>;
2554
2555 // Map from load(globaladdress + x) -> memd(#foo + x).
2556 let AddedComplexity = 100 in
2557 def : Pat <(i64 (load (add (HexagonCONST32_GP tglobaladdr:$global),
2558                            u16ImmPred:$offset))),
2559       (LDrid_GP tglobaladdr:$global, u16ImmPred:$offset)>;
2560
2561 // Map from load(globaladdress) -> memw(#foo + 0).
2562 let AddedComplexity = 100 in
2563 def : Pat <(i64 (load (HexagonCONST32_GP tglobaladdr:$global))),
2564       (LDd_GP tglobaladdr:$global)>;
2565
2566
2567 // Map from Pd = load(globaladdress) -> Rd = memb(globaladdress + 0), Pd = Rd.
2568 let AddedComplexity = 100 in
2569 def : Pat <(i1 (load (HexagonCONST32_GP tglobaladdr:$global))),
2570       (TFR_PdRs (LDrib_GP tglobaladdr:$global, 0))>;
2571
2572 // Map from load(globaladdress + x) -> memh(#foo + x).
2573 let AddedComplexity = 100 in
2574 def : Pat <(sextloadi16 (add (HexagonCONST32_GP tglobaladdr:$global),
2575                              u16ImmPred:$offset)),
2576       (LDrih_GP tglobaladdr:$global, u16ImmPred:$offset)>;
2577
2578 // Map from load(globaladdress) -> memh(#foo + 0).
2579 let AddedComplexity = 100 in
2580 def : Pat <(sextloadi16 (HexagonCONST32_GP tglobaladdr:$global)),
2581       (LDrih_GP tglobaladdr:$global, 0)>;
2582
2583 // Map from load(globaladdress + x) -> memuh(#foo + x).
2584 let AddedComplexity = 100 in
2585 def : Pat <(zextloadi16 (add (HexagonCONST32_GP tglobaladdr:$global),
2586                              u16ImmPred:$offset)),
2587       (LDriuh_GP tglobaladdr:$global, u16ImmPred:$offset)>;
2588
2589 // Map from load(globaladdress) -> memuh(#foo + 0).
2590 let AddedComplexity = 100 in
2591 def : Pat <(zextloadi16 (HexagonCONST32_GP tglobaladdr:$global)),
2592       (LDriuh_GP tglobaladdr:$global, 0)>;
2593
2594 // Map from load(globaladdress + x) -> memuh(#foo + x).
2595 let AddedComplexity = 100 in
2596 def : Pat <(extloadi16 (add (HexagonCONST32_GP tglobaladdr:$global),
2597                             u16ImmPred:$offset)),
2598       (LDriuh_GP tglobaladdr:$global, u16ImmPred:$offset)>;
2599
2600 // Map from load(globaladdress) -> memuh(#foo + 0).
2601 let AddedComplexity = 100 in
2602 def : Pat <(extloadi16 (HexagonCONST32_GP tglobaladdr:$global)),
2603       (LDriuh_GP tglobaladdr:$global, 0)>;
2604 // Map from load(globaladdress + x) -> memub(#foo + x).
2605 let AddedComplexity = 100 in
2606 def : Pat <(zextloadi8 (add (HexagonCONST32_GP tglobaladdr:$global),
2607                             u16ImmPred:$offset)),
2608       (LDriub_GP tglobaladdr:$global, u16ImmPred:$offset)>;
2609
2610 // Map from load(globaladdress) -> memuh(#foo + 0).
2611 let AddedComplexity = 100 in
2612 def : Pat <(zextloadi8 (HexagonCONST32_GP tglobaladdr:$global)),
2613       (LDriub_GP tglobaladdr:$global, 0)>;
2614
2615 // Map from load(globaladdress + x) -> memb(#foo + x).
2616 let AddedComplexity = 100 in
2617 def : Pat <(sextloadi8 (add (HexagonCONST32_GP tglobaladdr:$global),
2618                             u16ImmPred:$offset)),
2619       (LDrib_GP tglobaladdr:$global, u16ImmPred:$offset)>;
2620
2621 // Map from load(globaladdress) -> memb(#foo).
2622 let AddedComplexity = 100 in
2623 def : Pat <(extloadi8 (HexagonCONST32_GP tglobaladdr:$global)),
2624       (LDb_GP tglobaladdr:$global)>;
2625
2626 // Map from load(globaladdress) -> memb(#foo).
2627 let AddedComplexity = 100 in
2628 def : Pat <(sextloadi8 (HexagonCONST32_GP tglobaladdr:$global)),
2629       (LDb_GP tglobaladdr:$global)>;
2630
2631 // Map from load(globaladdress) -> memub(#foo).
2632 let AddedComplexity = 100 in
2633 def : Pat <(zextloadi8 (HexagonCONST32_GP tglobaladdr:$global)),
2634       (LDub_GP tglobaladdr:$global)>;
2635
2636 // When the Interprocedural Global Variable optimizer realizes that a
2637 // certain global variable takes only two constant values, it shrinks the
2638 // global to a boolean. Catch those loads here in the following 3 patterns.
2639 let AddedComplexity = 100 in
2640 def : Pat <(extloadi1 (HexagonCONST32_GP tglobaladdr:$global)),
2641       (LDb_GP tglobaladdr:$global)>;
2642
2643 let AddedComplexity = 100 in
2644 def : Pat <(sextloadi1 (HexagonCONST32_GP tglobaladdr:$global)),
2645       (LDb_GP tglobaladdr:$global)>;
2646
2647 let AddedComplexity = 100 in
2648 def : Pat <(zextloadi1 (HexagonCONST32_GP tglobaladdr:$global)),
2649       (LDub_GP tglobaladdr:$global)>;
2650
2651 // Map from load(globaladdress) -> memh(#foo).
2652 let AddedComplexity = 100 in
2653 def : Pat <(extloadi16 (HexagonCONST32_GP tglobaladdr:$global)),
2654       (LDh_GP tglobaladdr:$global)>;
2655
2656 // Map from load(globaladdress) -> memh(#foo).
2657 let AddedComplexity = 100 in
2658 def : Pat <(sextloadi16 (HexagonCONST32_GP tglobaladdr:$global)),
2659       (LDh_GP tglobaladdr:$global)>;
2660
2661 // Map from load(globaladdress) -> memuh(#foo).
2662 let AddedComplexity = 100 in
2663 def : Pat <(zextloadi16 (HexagonCONST32_GP tglobaladdr:$global)),
2664       (LDuh_GP tglobaladdr:$global)>;
2665
2666 // Map from i1 loads to 32 bits. This assumes that the i1* is byte aligned.
2667 def : Pat <(i32 (zextloadi1 ADDRriS11_0:$addr)),
2668       (AND_rr (LDrib ADDRriS11_0:$addr), (TFRI 0x1))>;
2669
2670 // Map from Rdd = sign_extend_inreg(Rss, i32) -> Rdd = SXTW(Rss.lo).
2671 def : Pat <(i64 (sext_inreg DoubleRegs:$src1, i32)),
2672       (i64 (SXTW (EXTRACT_SUBREG DoubleRegs:$src1, subreg_loreg)))>;
2673
2674 // Map from Rdd = sign_extend_inreg(Rss, i16) -> Rdd = SXTW(SXTH(Rss.lo)).
2675 def : Pat <(i64 (sext_inreg DoubleRegs:$src1, i16)),
2676       (i64 (SXTW (SXTH (EXTRACT_SUBREG DoubleRegs:$src1, subreg_loreg))))>;
2677
2678 // Map from Rdd = sign_extend_inreg(Rss, i8) -> Rdd = SXTW(SXTB(Rss.lo)).
2679 def : Pat <(i64 (sext_inreg DoubleRegs:$src1, i8)),
2680       (i64 (SXTW (SXTB (EXTRACT_SUBREG DoubleRegs:$src1, subreg_loreg))))>;
2681
2682 // We want to prevent emiting pnot's as much as possible.
2683 // Map brcond with an unsupported setcc to a JMP_cNot.
2684 def : Pat <(brcond (i1 (setne IntRegs:$src1, IntRegs:$src2)), bb:$offset),
2685       (JMP_cNot (CMPEQrr IntRegs:$src1, IntRegs:$src2), bb:$offset)>;
2686
2687 def : Pat <(brcond (i1 (setne IntRegs:$src1, s10ImmPred:$src2)), bb:$offset),
2688       (JMP_cNot (CMPEQri IntRegs:$src1, s10ImmPred:$src2), bb:$offset)>;
2689
2690 def : Pat <(brcond (i1 (setne PredRegs:$src1, (i1 -1))), bb:$offset),
2691       (JMP_cNot PredRegs:$src1, bb:$offset)>;
2692
2693 def : Pat <(brcond (i1 (setne PredRegs:$src1, (i1 0))), bb:$offset),
2694       (JMP_c PredRegs:$src1, bb:$offset)>;
2695
2696 def : Pat <(brcond (i1 (setlt IntRegs:$src1, s8ImmPred:$src2)), bb:$offset),
2697       (JMP_cNot (CMPGEri IntRegs:$src1, s8ImmPred:$src2), bb:$offset)>;
2698
2699 def : Pat <(brcond (i1 (setlt IntRegs:$src1, IntRegs:$src2)), bb:$offset),
2700       (JMP_c (CMPLTrr IntRegs:$src1, IntRegs:$src2), bb:$offset)>;
2701
2702 def : Pat <(brcond (i1 (setuge DoubleRegs:$src1, DoubleRegs:$src2)),
2703                    bb:$offset),
2704       (JMP_cNot (CMPGTU64rr DoubleRegs:$src2, DoubleRegs:$src1),
2705                    bb:$offset)>;
2706
2707 def : Pat <(brcond (i1 (setule IntRegs:$src1, IntRegs:$src2)), bb:$offset),
2708       (JMP_cNot (CMPGTUrr IntRegs:$src1, IntRegs:$src2), bb:$offset)>;
2709
2710 def : Pat <(brcond (i1 (setule DoubleRegs:$src1, DoubleRegs:$src2)),
2711                    bb:$offset),
2712       (JMP_cNot (CMPGTU64rr DoubleRegs:$src1, DoubleRegs:$src2),
2713                    bb:$offset)>;
2714
2715 // Map from a 64-bit select to an emulated 64-bit mux.
2716 // Hexagon does not support 64-bit MUXes; so emulate with combines.
2717 def : Pat <(select PredRegs:$src1, DoubleRegs:$src2, DoubleRegs:$src3),
2718       (COMBINE_rr
2719       (MUX_rr PredRegs:$src1,
2720       (EXTRACT_SUBREG DoubleRegs:$src2, subreg_hireg),
2721       (EXTRACT_SUBREG DoubleRegs:$src3, subreg_hireg)),
2722       (MUX_rr PredRegs:$src1,
2723       (EXTRACT_SUBREG DoubleRegs:$src2, subreg_loreg),
2724       (EXTRACT_SUBREG DoubleRegs:$src3, subreg_loreg)))>;
2725
2726 // Map from a 1-bit select to logical ops.
2727 // From LegalizeDAG.cpp: (B1 ? B2 : B3) <=> (B1 & B2)|(!B1&B3).
2728 def : Pat <(select PredRegs:$src1, PredRegs:$src2, PredRegs:$src3),
2729       (OR_pp (AND_pp PredRegs:$src1, PredRegs:$src2),
2730              (AND_pp (NOT_p PredRegs:$src1), PredRegs:$src3))>;
2731
2732 // Map Pd = load(addr) -> Rs = load(addr); Pd = Rs.
2733 def : Pat<(i1 (load ADDRriS11_2:$addr)),
2734       (i1 (TFR_PdRs (i32 (LDrib ADDRriS11_2:$addr))))>;
2735
2736 // Map for truncating from 64 immediates to 32 bit immediates.
2737 def : Pat<(i32 (trunc DoubleRegs:$src)),
2738       (i32 (EXTRACT_SUBREG DoubleRegs:$src, subreg_loreg))>;
2739
2740 // Map for truncating from i64 immediates to i1 bit immediates.
2741 def :  Pat<(i1 (trunc DoubleRegs:$src)),
2742        (i1 (TFR_PdRs (i32(EXTRACT_SUBREG DoubleRegs:$src, subreg_loreg))))>;
2743
2744 // Map memb(Rs) = Rdd -> memb(Rs) = Rt.
2745 def : Pat<(truncstorei8 DoubleRegs:$src, ADDRriS11_0:$addr),
2746       (STrib ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG DoubleRegs:$src,
2747                                                      subreg_loreg)))>;
2748
2749 // Map memh(Rs) = Rdd -> memh(Rs) = Rt.
2750 def : Pat<(truncstorei16 DoubleRegs:$src, ADDRriS11_0:$addr),
2751       (STrih ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG DoubleRegs:$src,
2752                                                      subreg_loreg)))>;
2753
2754 // Map memw(Rs) = Rdd -> memw(Rs) = Rt.
2755 def : Pat<(truncstorei32 DoubleRegs:$src, ADDRriS11_0:$addr),
2756       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG DoubleRegs:$src,
2757                                                      subreg_loreg)))>;
2758
2759 // Map from i1 = constant<-1>; memw(addr) = i1 -> r0 = 1; memw(addr) = r0.
2760 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2761       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2762
2763 let AddedComplexity = 100 in
2764 // Map from i1 = constant<-1>; memw(CONST32(#foo)) = i1 -> r0 = 1;
2765 // memw(#foo) = r0
2766 def : Pat<(store (i1 -1), (HexagonCONST32_GP tglobaladdr:$global)),
2767       (STb_GP tglobaladdr:$global, (TFRI 1))>;
2768
2769
2770 // Map from i1 = constant<-1>; store i1 -> r0 = 1; store r0.
2771 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2772       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2773
2774 // Map from memb(Rs) = Pd -> Rt = mux(Pd, #0, #1); store Rt.
2775 def : Pat<(store PredRegs:$src1, ADDRriS11_2:$addr),
2776       (STrib ADDRriS11_2:$addr, (i32 (MUX_ii PredRegs:$src1, 1, 0)) )>;
2777
2778 // Map Rdd = anyext(Rs) -> Rdd = sxtw(Rs).
2779 // Hexagon_TODO: We can probably use combine but that will cost 2 instructions.
2780 // Better way to do this?
2781 def : Pat<(i64 (anyext IntRegs:$src1)),
2782       (i64 (SXTW IntRegs:$src1))>;
2783
2784 // Map cmple -> cmpgt.
2785 // rs <= rt -> !(rs > rt).
2786 def : Pat<(i1 (setle IntRegs:$src1, s10ImmPred:$src2)),
2787       (i1 (NOT_p (CMPGTri IntRegs:$src1, s10ImmPred:$src2)))>;
2788
2789 // rs <= rt -> !(rs > rt).
2790 def : Pat<(i1 (setle IntRegs:$src1, IntRegs:$src2)),
2791       (i1 (NOT_p (CMPGTrr IntRegs:$src1, IntRegs:$src2)))>;
2792
2793 // Rss <= Rtt -> !(Rss > Rtt).
2794 def : Pat<(i1 (setle DoubleRegs:$src1, DoubleRegs:$src2)),
2795       (i1 (NOT_p (CMPGT64rr DoubleRegs:$src1, DoubleRegs:$src2)))>;
2796
2797 // Map cmpne -> cmpeq.
2798 // Hexagon_TODO: We should improve on this.
2799 // rs != rt -> !(rs == rt).
2800 def : Pat <(i1 (setne IntRegs:$src1, s10ImmPred:$src2)),
2801       (i1 (NOT_p(i1 (CMPEQri IntRegs:$src1, s10ImmPred:$src2))))>;
2802
2803 // Map cmpne(Rs) -> !cmpeqe(Rs).
2804 // rs != rt -> !(rs == rt).
2805 def : Pat <(i1 (setne IntRegs:$src1, IntRegs:$src2)),
2806       (i1 (NOT_p(i1 (CMPEQrr IntRegs:$src1, IntRegs:$src2))))>;
2807
2808 // Convert setne back to xor for hexagon since we compute w/ pred registers.
2809 def : Pat <(i1 (setne PredRegs:$src1, PredRegs:$src2)),
2810       (i1 (XOR_pp PredRegs:$src1, PredRegs:$src2))>;
2811
2812 // Map cmpne(Rss) -> !cmpew(Rss).
2813 // rs != rt -> !(rs == rt).
2814 def : Pat <(i1 (setne DoubleRegs:$src1, DoubleRegs:$src2)),
2815       (i1 (NOT_p(i1 (CMPEHexagon4rr DoubleRegs:$src1, DoubleRegs:$src2))))>;
2816
2817 // Map cmpge(Rs, Rt) -> !(cmpgt(Rs, Rt).
2818 // rs >= rt -> !(rt > rs).
2819 def : Pat <(i1 (setge IntRegs:$src1, IntRegs:$src2)),
2820       (i1 (NOT_p(i1 (CMPGTrr IntRegs:$src2, IntRegs:$src1))))>;
2821
2822 def : Pat <(i1 (setge IntRegs:$src1, s8ImmPred:$src2)),
2823       (i1 (CMPGEri IntRegs:$src1, s8ImmPred:$src2))>;
2824
2825 // Map cmpge(Rss, Rtt) -> !cmpgt(Rtt, Rss).
2826 // rss >= rtt -> !(rtt > rss).
2827 def : Pat <(i1 (setge DoubleRegs:$src1, DoubleRegs:$src2)),
2828       (i1 (NOT_p(i1 (CMPGT64rr DoubleRegs:$src2, DoubleRegs:$src1))))>;
2829
2830 // Map cmplt(Rs, Imm) -> !cmpge(Rs, Imm).
2831 // rs < rt -> !(rs >= rt).
2832 def : Pat <(i1 (setlt IntRegs:$src1, s8ImmPred:$src2)),
2833       (i1 (NOT_p (CMPGEri IntRegs:$src1, s8ImmPred:$src2)))>;
2834
2835 // Map cmplt(Rs, Rt) -> cmplt(Rs, Rt).
2836 // rs < rt -> rs < rt. Let assembler map it.
2837 def : Pat <(i1 (setlt IntRegs:$src1, IntRegs:$src2)),
2838       (i1 (CMPLTrr IntRegs:$src2, IntRegs:$src1))>;
2839
2840 // Map cmplt(Rss, Rtt) -> cmpgt(Rtt, Rss).
2841 // rss < rtt -> (rtt > rss).
2842 def : Pat <(i1 (setlt DoubleRegs:$src1, DoubleRegs:$src2)),
2843       (i1 (CMPGT64rr DoubleRegs:$src2, DoubleRegs:$src1))>;
2844
2845 // Map from cmpltu(Rs, Rd) -> !cmpgtu(Rs, Rd - 1).
2846 // rs < rt -> rt > rs.
2847 def : Pat <(i1 (setult IntRegs:$src1, IntRegs:$src2)),
2848       (i1 (CMPGTUrr IntRegs:$src2, IntRegs:$src1))>;
2849
2850 // Map from cmpltu(Rss, Rdd) -> !cmpgtu(Rss, Rdd - 1).
2851 // rs < rt -> rt > rs.
2852 def : Pat <(i1 (setult DoubleRegs:$src1, DoubleRegs:$src2)),
2853       (i1 (CMPGTU64rr DoubleRegs:$src2, DoubleRegs:$src1))>;
2854
2855 // Map from Rs >= Rt -> !(Rt > Rs).
2856 // rs >= rt -> !(rt > rs).
2857 def : Pat <(i1 (setuge IntRegs:$src1, IntRegs:$src2)),
2858       (i1 (NOT_p (CMPGTUrr IntRegs:$src2, IntRegs:$src1)))>;
2859
2860 // Map from Rs >= Rt -> !(Rt > Rs).
2861 // rs >= rt -> !(rt > rs).
2862 def : Pat <(i1 (setuge DoubleRegs:$src1, DoubleRegs:$src2)),
2863       (i1 (NOT_p (CMPGTU64rr DoubleRegs:$src2, DoubleRegs:$src1)))>;
2864
2865 // Map from cmpleu(Rs, Rs) -> !cmpgtu(Rs, Rs).
2866 // Map from (Rs <= Rt) -> !(Rs > Rt).
2867 def : Pat <(i1 (setule IntRegs:$src1, IntRegs:$src2)),
2868       (i1 (NOT_p (CMPGTUrr IntRegs:$src1, IntRegs:$src2)))>;
2869
2870 // Map from cmpleu(Rss, Rtt) -> !cmpgtu(Rss, Rtt-1).
2871 // Map from (Rs <= Rt) -> !(Rs > Rt).
2872 def : Pat <(i1 (setule DoubleRegs:$src1, DoubleRegs:$src2)),
2873       (i1 (NOT_p (CMPGTU64rr DoubleRegs:$src1, DoubleRegs:$src2)))>;
2874
2875 // Sign extends.
2876 // i1 -> i32
2877 def : Pat <(i32 (sext PredRegs:$src1)),
2878       (i32 (MUX_ii PredRegs:$src1, -1, 0))>;
2879
2880 // Convert sign-extended load back to load and sign extend.
2881 // i8 -> i64
2882 def:  Pat <(i64 (sextloadi8 ADDRriS11_0:$src1)),
2883       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
2884
2885 // Convert any-extended load back to load and sign extend.
2886 // i8 -> i64
2887 def:  Pat <(i64 (extloadi8 ADDRriS11_0:$src1)),
2888       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
2889
2890 // Convert sign-extended load back to load and sign extend.
2891 // i16 -> i64
2892 def:  Pat <(i64 (sextloadi16 ADDRriS11_1:$src1)),
2893       (i64 (SXTW (LDrih ADDRriS11_1:$src1)))>;
2894
2895 // Convert sign-extended load back to load and sign extend.
2896 // i32 -> i64
2897 def:  Pat <(i64 (sextloadi32 ADDRriS11_2:$src1)),
2898       (i64 (SXTW (LDriw ADDRriS11_2:$src1)))>;
2899
2900
2901 // Zero extends.
2902 // i1 -> i32
2903 def : Pat <(i32 (zext PredRegs:$src1)),
2904       (i32 (MUX_ii PredRegs:$src1, 1, 0))>;
2905
2906 // i1 -> i64
2907 def : Pat <(i64 (zext PredRegs:$src1)),
2908       (i64 (COMBINE_rr (TFRI 0), (MUX_ii PredRegs:$src1, 1, 0)))>;
2909
2910 // i32 -> i64
2911 def : Pat <(i64 (zext IntRegs:$src1)),
2912       (i64 (COMBINE_rr (TFRI 0), IntRegs:$src1))>;
2913
2914 // i8 -> i64
2915 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
2916       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>;
2917
2918 // i16 -> i64
2919 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
2920       (i64 (COMBINE_rr (TFRI 0), (LDriuh ADDRriS11_1:$src1)))>;
2921
2922 // i32 -> i64
2923 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
2924       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>;
2925
2926 def:  Pat <(i32 (zextloadi1 ADDRriS11_0:$src1)),
2927       (i32 (LDriw ADDRriS11_0:$src1))>;
2928
2929 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
2930 def : Pat <(i32 (zext PredRegs:$src1)),
2931       (i32 (MUX_ii PredRegs:$src1, 1, 0))>;
2932
2933 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
2934 def : Pat <(i32 (anyext PredRegs:$src1)),
2935       (i32 (MUX_ii PredRegs:$src1, 1, 0))>;
2936
2937 // Map from Rss = Pd to Rdd = sxtw (mux(Pd, #1, #0))
2938 def : Pat <(i64 (anyext PredRegs:$src1)),
2939       (i64 (SXTW (i32 (MUX_ii PredRegs:$src1, 1, 0))))>;
2940
2941
2942 // Any extended 64-bit load.
2943 // anyext i32 -> i64
2944 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
2945       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>;
2946
2947 // anyext i16 -> i64.
2948 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
2949       (i64 (COMBINE_rr (TFRI 0), (LDrih ADDRriS11_2:$src1)))>;
2950
2951 // Map from Rdd = zxtw(Rs) -> Rdd = combine(0, Rs).
2952 def : Pat<(i64 (zext IntRegs:$src1)),
2953       (i64 (COMBINE_rr (TFRI 0), IntRegs:$src1))>;
2954
2955 // Multiply 64-bit unsigned and use upper result.
2956 def : Pat <(mulhu DoubleRegs:$src1, DoubleRegs:$src2),
2957       (MPYU64_acc(COMBINE_rr (TFRI 0),
2958                  (EXTRACT_SUBREG
2959                  (LSRd_ri(MPYU64_acc(MPYU64_acc(COMBINE_rr (TFRI 0),
2960                                  (EXTRACT_SUBREG (LSRd_ri(MPYU64
2961                                  (EXTRACT_SUBREG DoubleRegs:$src1,
2962                                                  subreg_loreg),
2963                                  (EXTRACT_SUBREG DoubleRegs:$src2,
2964                                                  subreg_loreg)),
2965                                   32) ,subreg_loreg)),
2966                                  (EXTRACT_SUBREG DoubleRegs:$src1,
2967                                                  subreg_hireg),
2968                                  (EXTRACT_SUBREG DoubleRegs:$src2,
2969                                                  subreg_loreg)),
2970                               (EXTRACT_SUBREG DoubleRegs:$src1, subreg_loreg),
2971                               (EXTRACT_SUBREG DoubleRegs:$src2, subreg_hireg)),
2972                           32),subreg_loreg)),
2973                  (EXTRACT_SUBREG DoubleRegs:$src1, subreg_hireg),
2974                  (EXTRACT_SUBREG DoubleRegs:$src2, subreg_hireg)
2975       )>;
2976
2977 // Multiply 64-bit signed and use upper result.
2978 def : Pat <(mulhs DoubleRegs:$src1, DoubleRegs:$src2),
2979       (MPY64_acc(COMBINE_rr (TFRI 0),
2980                  (EXTRACT_SUBREG
2981                  (LSRd_ri(MPY64_acc(MPY64_acc(COMBINE_rr (TFRI 0),
2982                                  (EXTRACT_SUBREG (LSRd_ri(MPYU64
2983                                  (EXTRACT_SUBREG DoubleRegs:$src1,
2984                                                  subreg_loreg),
2985                                  (EXTRACT_SUBREG DoubleRegs:$src2,
2986                                                  subreg_loreg)),
2987                                   32) ,subreg_loreg)),
2988                                  (EXTRACT_SUBREG DoubleRegs:$src1,
2989                                                  subreg_hireg),
2990                                  (EXTRACT_SUBREG DoubleRegs:$src2,
2991                                                  subreg_loreg)),
2992                               (EXTRACT_SUBREG DoubleRegs:$src1, subreg_loreg),
2993                               (EXTRACT_SUBREG DoubleRegs:$src2, subreg_hireg)),
2994                           32),subreg_loreg)),
2995                  (EXTRACT_SUBREG DoubleRegs:$src1, subreg_hireg),
2996                  (EXTRACT_SUBREG DoubleRegs:$src2, subreg_hireg)
2997       )>;
2998
2999 // Hexagon specific ISD nodes.
3000 def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>]>;
3001 def Hexagon_ADJDYNALLOC : SDNode<"HexagonISD::ADJDYNALLOC",
3002                                  SDTHexagonADJDYNALLOC>;
3003 // Needed to tag these instructions for stack layout.
3004 let usesCustomInserter = 1 in
3005 def ADJDYNALLOC : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1,
3006                                                      s16Imm:$src2),
3007                   "$dst = add($src1, #$src2)",
3008                   [(set IntRegs:$dst, (Hexagon_ADJDYNALLOC IntRegs:$src1,
3009                                                            s16ImmPred:$src2))]>;
3010
3011 def SDTHexagonARGEXTEND : SDTypeProfile<1, 1, []>;
3012 def Hexagon_ARGEXTEND : SDNode<"HexagonISD::ARGEXTEND", SDTHexagonARGEXTEND>;
3013 def ARGEXTEND : ALU32_rr <(outs IntRegs:$dst), (ins IntRegs:$src1),
3014                 "$dst = $src1",
3015                 [(set IntRegs:$dst, (Hexagon_ARGEXTEND IntRegs:$src1))]>;
3016
3017 let AddedComplexity = 100 in
3018 def : Pat<(i32 (sext_inreg (Hexagon_ARGEXTEND IntRegs:$src1), i16)),
3019       (TFR IntRegs:$src1)>;
3020
3021
3022 def SDHexagonBR_JT: SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
3023 def HexagonBR_JT: SDNode<"HexagonISD::BR_JT", SDHexagonBR_JT, [SDNPHasChain]>;
3024
3025 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1 in
3026 def BR_JT : JRInst<(outs), (ins IntRegs:$src),
3027                    "jumpr $src",
3028                    [(HexagonBR_JT IntRegs:$src)]>;
3029 def HexagonWrapperJT: SDNode<"HexagonISD::WrapperJT", SDTIntUnaryOp>;
3030
3031 def : Pat<(HexagonWrapperJT tjumptable:$dst),
3032           (CONST32_set_jt tjumptable:$dst)>;
3033
3034
3035 //===----------------------------------------------------------------------===//
3036 // V3 Instructions +
3037 //===----------------------------------------------------------------------===//
3038
3039 include "HexagonInstrInfoV3.td"
3040
3041 //===----------------------------------------------------------------------===//
3042 // V3 Instructions -
3043 //===----------------------------------------------------------------------===//
3044
3045 //===----------------------------------------------------------------------===//
3046 // V4 Instructions +
3047 //===----------------------------------------------------------------------===//
3048
3049 include "HexagonInstrInfoV4.td"
3050
3051 //===----------------------------------------------------------------------===//
3052 // V4 Instructions -
3053 //===----------------------------------------------------------------------===//