lib/Target/CellSPU/SPUInstrInfo.cpp

   1 //===- SPUInstrInfo.cpp - Cell SPU Instruction Information ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Cell SPU implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "SPURegisterNames.h"
  15 #include "SPUInstrInfo.h"
  16 #include "SPUInstrBuilder.h"
  17 #include "SPUTargetMachine.h"
  18 #include "SPUGenInstrInfo.inc"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/Support/Streams.h"
  21 #include "llvm/Support/Debug.h"
  22 #include "llvm/Support/ErrorHandling.h"
  23
  24 using namespace llvm;
  25
  26 namespace {
  27   //! Predicate for an unconditional branch instruction
  28   inline bool isUncondBranch(const MachineInstr *I) {
  29     unsigned opc = I->getOpcode();
  30
  31     return (opc == SPU::BR
  32             || opc == SPU::BRA
  33             || opc == SPU::BI);
  34   }
  35
  36   //! Predicate for a conditional branch instruction
  37   inline bool isCondBranch(const MachineInstr *I) {
  38     unsigned opc = I->getOpcode();
  39
  40     return (opc == SPU::BRNZr32
  41             || opc == SPU::BRNZv4i32
  42             || opc == SPU::BRZr32
  43             || opc == SPU::BRZv4i32
  44             || opc == SPU::BRHNZr16
  45             || opc == SPU::BRHNZv8i16
  46             || opc == SPU::BRHZr16
  47             || opc == SPU::BRHZv8i16);
  48   }
  49 }
  50
  51 SPUInstrInfo::SPUInstrInfo(SPUTargetMachine &tm)
  52   : TargetInstrInfoImpl(SPUInsts, sizeof(SPUInsts)/sizeof(SPUInsts[0])),
  53     TM(tm),
  54     RI(*TM.getSubtargetImpl(), *this)
  55 { /* NOP */ }
  56
  57 bool
  58 SPUInstrInfo::isMoveInstr(const MachineInstr& MI,
  59                           unsigned& sourceReg,
  60                           unsigned& destReg,
  61                           unsigned& SrcSR, unsigned& DstSR) const {
  62   SrcSR = DstSR = 0;  // No sub-registers.
  63
  64   switch (MI.getOpcode()) {
  65   default:
  66     break;
  67   case SPU::ORIv4i32:
  68   case SPU::ORIr32:
  69   case SPU::ORHIv8i16:
  70   case SPU::ORHIr16:
  71   case SPU::ORHIi8i16:
  72   case SPU::ORBIv16i8:
  73   case SPU::ORBIr8:
  74   case SPU::ORIi16i32:
  75   case SPU::ORIi8i32:
  76   case SPU::AHIvec:
  77   case SPU::AHIr16:
  78   case SPU::AIv4i32:
  79     assert(MI.getNumOperands() == 3 &&
  80            MI.getOperand(0).isReg() &&
  81            MI.getOperand(1).isReg() &&
  82            MI.getOperand(2).isImm() &&
  83            "invalid SPU ORI/ORHI/ORBI/AHI/AI/SFI/SFHI instruction!");
  84     if (MI.getOperand(2).getImm() == 0) {
  85       sourceReg = MI.getOperand(1).getReg();
  86       destReg = MI.getOperand(0).getReg();
  87       return true;
  88     }
  89     break;
  90   case SPU::AIr32:
  91     assert(MI.getNumOperands() == 3 &&
  92            "wrong number of operands to AIr32");
  93     if (MI.getOperand(0).isReg() &&
  94         MI.getOperand(1).isReg() &&
  95         (MI.getOperand(2).isImm() &&
  96          MI.getOperand(2).getImm() == 0)) {
  97       sourceReg = MI.getOperand(1).getReg();
  98       destReg = MI.getOperand(0).getReg();
  99       return true;
 100     }
 101     break;
 102   case SPU::LRr8:
 103   case SPU::LRr16:
 104   case SPU::LRr32:
 105   case SPU::LRf32:
 106   case SPU::LRr64:
 107   case SPU::LRf64:
 108   case SPU::LRr128:
 109   case SPU::LRv16i8:
 110   case SPU::LRv8i16:
 111   case SPU::LRv4i32:
 112   case SPU::LRv4f32:
 113   case SPU::LRv2i64:
 114   case SPU::LRv2f64:
 115   case SPU::ORv16i8_i8:
 116   case SPU::ORv8i16_i16:
 117   case SPU::ORv4i32_i32:
 118   case SPU::ORv2i64_i64:
 119   case SPU::ORv4f32_f32:
 120   case SPU::ORv2f64_f64:
 121   case SPU::ORi8_v16i8:
 122   case SPU::ORi16_v8i16:
 123   case SPU::ORi32_v4i32:
 124   case SPU::ORi64_v2i64:
 125   case SPU::ORf32_v4f32:
 126   case SPU::ORf64_v2f64:
 127 /*
 128   case SPU::ORi128_r64:
 129   case SPU::ORi128_f64:
 130   case SPU::ORi128_r32:
 131   case SPU::ORi128_f32:
 132   case SPU::ORi128_r16:
 133   case SPU::ORi128_r8:
 134 */
 135   case SPU::ORi128_vec:
 136 /*
 137   case SPU::ORr64_i128:
 138   case SPU::ORf64_i128:
 139   case SPU::ORr32_i128:
 140   case SPU::ORf32_i128:
 141   case SPU::ORr16_i128:
 142   case SPU::ORr8_i128:
 143 */
 144   case SPU::ORvec_i128:
 145 /*
 146   case SPU::ORr16_r32:
 147   case SPU::ORr8_r32:
 148   case SPU::ORf32_r32:
 149   case SPU::ORr32_f32:
 150   case SPU::ORr32_r16:
 151   case SPU::ORr32_r8:
 152   case SPU::ORr16_r64:
 153   case SPU::ORr8_r64:
 154   case SPU::ORr64_r16:
 155   case SPU::ORr64_r8:
 156 */
 157   case SPU::ORr64_r32:
 158   case SPU::ORr32_r64:
 159   case SPU::ORf32_r32:
 160   case SPU::ORr32_f32:
 161   case SPU::ORf64_r64:
 162   case SPU::ORr64_f64: {
 163     assert(MI.getNumOperands() == 2 &&
 164            MI.getOperand(0).isReg() &&
 165            MI.getOperand(1).isReg() &&
 166            "invalid SPU OR<type>_<vec> or LR instruction!");
 167     if (MI.getOperand(0).getReg() == MI.getOperand(1).getReg()) {
 168       sourceReg = MI.getOperand(1).getReg();
 169       destReg = MI.getOperand(0).getReg();
 170       return true;
 171     }
 172     break;
 173   }
 174   case SPU::ORv16i8:
 175   case SPU::ORv8i16:
 176   case SPU::ORv4i32:
 177   case SPU::ORv2i64:
 178   case SPU::ORr8:
 179   case SPU::ORr16:
 180   case SPU::ORr32:
 181   case SPU::ORr64:
 182   case SPU::ORr128:
 183   case SPU::ORf32:
 184   case SPU::ORf64:
 185     assert(MI.getNumOperands() == 3 &&
 186            MI.getOperand(0).isReg() &&
 187            MI.getOperand(1).isReg() &&
 188            MI.getOperand(2).isReg() &&
 189            "invalid SPU OR(vec|r32|r64|gprc) instruction!");
 190     if (MI.getOperand(1).getReg() == MI.getOperand(2).getReg()) {
 191       sourceReg = MI.getOperand(1).getReg();
 192       destReg = MI.getOperand(0).getReg();
 193       return true;
 194     }
 195     break;
 196   }
 197
 198   return false;
 199 }
 200
 201 unsigned
 202 SPUInstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 203                                   int &FrameIndex) const {
 204   switch (MI->getOpcode()) {
 205   default: break;
 206   case SPU::LQDv16i8:
 207   case SPU::LQDv8i16:
 208   case SPU::LQDv4i32:
 209   case SPU::LQDv4f32:
 210   case SPU::LQDv2f64:
 211   case SPU::LQDr128:
 212   case SPU::LQDr64:
 213   case SPU::LQDr32:
 214   case SPU::LQDr16: {
 215     const MachineOperand MOp1 = MI->getOperand(1);
 216     const MachineOperand MOp2 = MI->getOperand(2);
 217     if (MOp1.isImm() && MOp2.isFI()) {
 218       FrameIndex = MOp2.getIndex();
 219       return MI->getOperand(0).getReg();
 220     }
 221     break;
 222   }
 223   }
 224   return 0;
 225 }
 226
 227 unsigned
 228 SPUInstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 229                                  int &FrameIndex) const {
 230   switch (MI->getOpcode()) {
 231   default: break;
 232   case SPU::STQDv16i8:
 233   case SPU::STQDv8i16:
 234   case SPU::STQDv4i32:
 235   case SPU::STQDv4f32:
 236   case SPU::STQDv2f64:
 237   case SPU::STQDr128:
 238   case SPU::STQDr64:
 239   case SPU::STQDr32:
 240   case SPU::STQDr16:
 241   case SPU::STQDr8: {
 242     const MachineOperand MOp1 = MI->getOperand(1);
 243     const MachineOperand MOp2 = MI->getOperand(2);
 244     if (MOp1.isImm() && MOp2.isFI()) {
 245       FrameIndex = MOp2.getIndex();
 246       return MI->getOperand(0).getReg();
 247     }
 248     break;
 249   }
 250   }
 251   return 0;
 252 }
 253
 254 bool SPUInstrInfo::copyRegToReg(MachineBasicBlock &MBB,
 255                                    MachineBasicBlock::iterator MI,
 256                                    unsigned DestReg, unsigned SrcReg,
 257                                    const TargetRegisterClass *DestRC,
 258                                    const TargetRegisterClass *SrcRC) const
 259 {
 260   // We support cross register class moves for our aliases, such as R3 in any
 261   // reg class to any other reg class containing R3.  This is required because
 262   // we instruction select bitconvert i64 -> f64 as a noop for example, so our
 263   // types have no specific meaning.
 264
 265   DebugLoc DL = DebugLoc::getUnknownLoc();
 266   if (MI != MBB.end()) DL = MI->getDebugLoc();
 267
 268   if (DestRC == SPU::R8CRegisterClass) {
 269     BuildMI(MBB, MI, DL, get(SPU::LRr8), DestReg).addReg(SrcReg);
 270   } else if (DestRC == SPU::R16CRegisterClass) {
 271     BuildMI(MBB, MI, DL, get(SPU::LRr16), DestReg).addReg(SrcReg);
 272   } else if (DestRC == SPU::R32CRegisterClass) {
 273     BuildMI(MBB, MI, DL, get(SPU::LRr32), DestReg).addReg(SrcReg);
 274   } else if (DestRC == SPU::R32FPRegisterClass) {
 275     BuildMI(MBB, MI, DL, get(SPU::LRf32), DestReg).addReg(SrcReg);
 276   } else if (DestRC == SPU::R64CRegisterClass) {
 277     BuildMI(MBB, MI, DL, get(SPU::LRr64), DestReg).addReg(SrcReg);
 278   } else if (DestRC == SPU::R64FPRegisterClass) {
 279     BuildMI(MBB, MI, DL, get(SPU::LRf64), DestReg).addReg(SrcReg);
 280   } else if (DestRC == SPU::GPRCRegisterClass) {
 281     BuildMI(MBB, MI, DL, get(SPU::LRr128), DestReg).addReg(SrcReg);
 282   } else if (DestRC == SPU::VECREGRegisterClass) {
 283     BuildMI(MBB, MI, DL, get(SPU::LRv16i8), DestReg).addReg(SrcReg);
 284   } else {
 285     // Attempt to copy unknown/unsupported register class!
 286     return false;
 287   }
 288
 289   return true;
 290 }
 291
 292 void
 293 SPUInstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 294                                      MachineBasicBlock::iterator MI,
 295                                      unsigned SrcReg, bool isKill, int FrameIdx,
 296                                      const TargetRegisterClass *RC) const
 297 {
 298   unsigned opc;
 299   bool isValidFrameIdx = (FrameIdx < SPUFrameInfo::maxFrameOffset());
 300   if (RC == SPU::GPRCRegisterClass) {
 301     opc = (isValidFrameIdx ? SPU::STQDr128 : SPU::STQXr128);
 302   } else if (RC == SPU::R64CRegisterClass) {
 303     opc = (isValidFrameIdx ? SPU::STQDr64 : SPU::STQXr64);
 304   } else if (RC == SPU::R64FPRegisterClass) {
 305     opc = (isValidFrameIdx ? SPU::STQDr64 : SPU::STQXr64);
 306   } else if (RC == SPU::R32CRegisterClass) {
 307     opc = (isValidFrameIdx ? SPU::STQDr32 : SPU::STQXr32);
 308   } else if (RC == SPU::R32FPRegisterClass) {
 309     opc = (isValidFrameIdx ? SPU::STQDr32 : SPU::STQXr32);
 310   } else if (RC == SPU::R16CRegisterClass) {
 311     opc = (isValidFrameIdx ? SPU::STQDr16 : SPU::STQXr16);
 312   } else if (RC == SPU::R8CRegisterClass) {
 313     opc = (isValidFrameIdx ? SPU::STQDr8 : SPU::STQXr8);
 314   } else if (RC == SPU::VECREGRegisterClass) {
 315     opc = (isValidFrameIdx) ? SPU::STQDv16i8 : SPU::STQXv16i8;
 316   } else {
 317     llvm_unreachable("Unknown regclass!");
 318   }
 319
 320   DebugLoc DL = DebugLoc::getUnknownLoc();
 321   if (MI != MBB.end()) DL = MI->getDebugLoc();
 322   addFrameReference(BuildMI(MBB, MI, DL, get(opc))
 323                     .addReg(SrcReg, getKillRegState(isKill)), FrameIdx);
 324 }
 325
 326 void SPUInstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
 327                                   bool isKill,
 328                                   SmallVectorImpl<MachineOperand> &Addr,
 329                                   const TargetRegisterClass *RC,
 330                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
 331   llvm_report_error("storeRegToAddr() invoked!");
 332
 333   if (Addr[0].isFI()) {
 334     /* do what storeRegToStackSlot does here */
 335   } else {
 336     unsigned Opc = 0;
 337     if (RC == SPU::GPRCRegisterClass) {
 338       /* Opc = PPC::STW; */
 339     } else if (RC == SPU::R16CRegisterClass) {
 340       /* Opc = PPC::STD; */
 341     } else if (RC == SPU::R32CRegisterClass) {
 342       /* Opc = PPC::STFD; */
 343     } else if (RC == SPU::R32FPRegisterClass) {
 344       /* Opc = PPC::STFD; */
 345     } else if (RC == SPU::R64FPRegisterClass) {
 346       /* Opc = PPC::STFS; */
 347     } else if (RC == SPU::VECREGRegisterClass) {
 348       /* Opc = PPC::STVX; */
 349     } else {
 350       llvm_unreachable("Unknown regclass!");
 351     }
 352     DebugLoc DL = DebugLoc::getUnknownLoc();
 353     MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc))
 354       .addReg(SrcReg, getKillRegState(isKill));
 355     for (unsigned i = 0, e = Addr.size(); i != e; ++i)
 356       MIB.addOperand(Addr[i]);
 357     NewMIs.push_back(MIB);
 358   }
 359 }
 360
 361 void
 362 SPUInstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 363                                         MachineBasicBlock::iterator MI,
 364                                         unsigned DestReg, int FrameIdx,
 365                                         const TargetRegisterClass *RC) const
 366 {
 367   unsigned opc;
 368   bool isValidFrameIdx = (FrameIdx < SPUFrameInfo::maxFrameOffset());
 369   if (RC == SPU::GPRCRegisterClass) {
 370     opc = (isValidFrameIdx ? SPU::LQDr128 : SPU::LQXr128);
 371   } else if (RC == SPU::R64CRegisterClass) {
 372     opc = (isValidFrameIdx ? SPU::LQDr64 : SPU::LQXr64);
 373   } else if (RC == SPU::R64FPRegisterClass) {
 374     opc = (isValidFrameIdx ? SPU::LQDr64 : SPU::LQXr64);
 375   } else if (RC == SPU::R32CRegisterClass) {
 376     opc = (isValidFrameIdx ? SPU::LQDr32 : SPU::LQXr32);
 377   } else if (RC == SPU::R32FPRegisterClass) {
 378     opc = (isValidFrameIdx ? SPU::LQDr32 : SPU::LQXr32);
 379   } else if (RC == SPU::R16CRegisterClass) {
 380     opc = (isValidFrameIdx ? SPU::LQDr16 : SPU::LQXr16);
 381   } else if (RC == SPU::R8CRegisterClass) {
 382     opc = (isValidFrameIdx ? SPU::LQDr8 : SPU::LQXr8);
 383   } else if (RC == SPU::VECREGRegisterClass) {
 384     opc = (isValidFrameIdx) ? SPU::LQDv16i8 : SPU::LQXv16i8;
 385   } else {
 386     llvm_unreachable("Unknown regclass in loadRegFromStackSlot!");
 387   }
 388
 389   DebugLoc DL = DebugLoc::getUnknownLoc();
 390   if (MI != MBB.end()) DL = MI->getDebugLoc();
 391   addFrameReference(BuildMI(MBB, MI, DL, get(opc), DestReg), FrameIdx);
 392 }
 393
 394 /*!
 395   \note We are really pessimistic here about what kind of a load we're doing.
 396  */
 397 void SPUInstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 398                                    SmallVectorImpl<MachineOperand> &Addr,
 399                                    const TargetRegisterClass *RC,
 400                                    SmallVectorImpl<MachineInstr*> &NewMIs)
 401     const {
 402   llvm_report_error("loadRegToAddr() invoked!");
 403
 404   if (Addr[0].isFI()) {
 405     /* do what loadRegFromStackSlot does here... */
 406   } else {
 407     unsigned Opc = 0;
 408     if (RC == SPU::R8CRegisterClass) {
 409       /* do brilliance here */
 410     } else if (RC == SPU::R16CRegisterClass) {
 411       /* Opc = PPC::LWZ; */
 412     } else if (RC == SPU::R32CRegisterClass) {
 413       /* Opc = PPC::LD; */
 414     } else if (RC == SPU::R32FPRegisterClass) {
 415       /* Opc = PPC::LFD; */
 416     } else if (RC == SPU::R64FPRegisterClass) {
 417       /* Opc = PPC::LFS; */
 418     } else if (RC == SPU::VECREGRegisterClass) {
 419       /* Opc = PPC::LVX; */
 420     } else if (RC == SPU::GPRCRegisterClass) {
 421       /* Opc = something else! */
 422     } else {
 423       llvm_unreachable("Unknown regclass!");
 424     }
 425     DebugLoc DL = DebugLoc::getUnknownLoc();
 426     MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
 427     for (unsigned i = 0, e = Addr.size(); i != e; ++i)
 428       MIB.addOperand(Addr[i]);
 429     NewMIs.push_back(MIB);
 430   }
 431 }
 432
 433 //! Return true if the specified load or store can be folded
 434 bool
 435 SPUInstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
 436                                    const SmallVectorImpl<unsigned> &Ops) const {
 437   if (Ops.size() != 1) return false;
 438
 439   // Make sure this is a reg-reg copy.
 440   unsigned Opc = MI->getOpcode();
 441
 442   switch (Opc) {
 443   case SPU::ORv16i8:
 444   case SPU::ORv8i16:
 445   case SPU::ORv4i32:
 446   case SPU::ORv2i64:
 447   case SPU::ORr8:
 448   case SPU::ORr16:
 449   case SPU::ORr32:
 450   case SPU::ORr64:
 451   case SPU::ORf32:
 452   case SPU::ORf64:
 453     if (MI->getOperand(1).getReg() == MI->getOperand(2).getReg())
 454       return true;
 455     break;
 456   }
 457
 458   return false;
 459 }
 460
 461 /// foldMemoryOperand - SPU, like PPC, can only fold spills into
 462 /// copy instructions, turning them into load/store instructions.
 463 MachineInstr *
 464 SPUInstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
 465                                     MachineInstr *MI,
 466                                     const SmallVectorImpl<unsigned> &Ops,
 467                                     int FrameIndex) const
 468 {
 469   if (Ops.size() != 1) return 0;
 470
 471   unsigned OpNum = Ops[0];
 472   unsigned Opc = MI->getOpcode();
 473   MachineInstr *NewMI = 0;
 474
 475   switch (Opc) {
 476   case SPU::ORv16i8:
 477   case SPU::ORv8i16:
 478   case SPU::ORv4i32:
 479   case SPU::ORv2i64:
 480   case SPU::ORr8:
 481   case SPU::ORr16:
 482   case SPU::ORr32:
 483   case SPU::ORr64:
 484   case SPU::ORf32:
 485   case SPU::ORf64:
 486     if (OpNum == 0) {  // move -> store
 487       unsigned InReg = MI->getOperand(1).getReg();
 488       bool isKill = MI->getOperand(1).isKill();
 489       bool isUndef = MI->getOperand(1).isUndef();
 490       if (FrameIndex < SPUFrameInfo::maxFrameOffset()) {
 491         MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(),
 492                                           get(SPU::STQDr32));
 493
 494         MIB.addReg(InReg, getKillRegState(isKill) | getUndefRegState(isUndef));
 495         NewMI = addFrameReference(MIB, FrameIndex);
 496       }
 497     } else {           // move -> load
 498       unsigned OutReg = MI->getOperand(0).getReg();
 499       bool isDead = MI->getOperand(0).isDead();
 500       bool isUndef = MI->getOperand(0).isUndef();
 501       MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc));
 502
 503       MIB.addReg(OutReg, RegState::Define | getDeadRegState(isDead) |
 504                  getUndefRegState(isUndef));
 505       Opc = (FrameIndex < SPUFrameInfo::maxFrameOffset())
 506         ? SPU::STQDr32 : SPU::STQXr32;
 507       NewMI = addFrameReference(MIB, FrameIndex);
 508     break;
 509   }
 510   }
 511
 512   return NewMI;
 513 }
 514
 515 //! Branch analysis
 516 /*!
 517   \note This code was kiped from PPC. There may be more branch analysis for
 518   CellSPU than what's currently done here.
 519  */
 520 bool
 521 SPUInstrInfo::AnalyzeBranch(MachineBasicBlock &MBB, MachineBasicBlock *&TBB,
 522                             MachineBasicBlock *&FBB,
 523                             SmallVectorImpl<MachineOperand> &Cond,
 524                             bool AllowModify) const {
 525   // If the block has no terminators, it just falls into the block after it.
 526   MachineBasicBlock::iterator I = MBB.end();
 527   if (I == MBB.begin() || !isUnpredicatedTerminator(--I))
 528     return false;
 529
 530   // Get the last instruction in the block.
 531   MachineInstr *LastInst = I;
 532
 533   // If there is only one terminator instruction, process it.
 534   if (I == MBB.begin() || !isUnpredicatedTerminator(--I)) {
 535     if (isUncondBranch(LastInst)) {
 536       TBB = LastInst->getOperand(0).getMBB();
 537       return false;
 538     } else if (isCondBranch(LastInst)) {
 539       // Block ends with fall-through condbranch.
 540       TBB = LastInst->getOperand(1).getMBB();
 541       DEBUG(cerr << "Pushing LastInst:               ");
 542       DEBUG(LastInst->dump());
 543       Cond.push_back(MachineOperand::CreateImm(LastInst->getOpcode()));
 544       Cond.push_back(LastInst->getOperand(0));
 545       return false;
 546     }
 547     // Otherwise, don't know what this is.
 548     return true;
 549   }
 550
 551   // Get the instruction before it if it's a terminator.
 552   MachineInstr *SecondLastInst = I;
 553
 554   // If there are three terminators, we don't know what sort of block this is.
 555   if (SecondLastInst && I != MBB.begin() &&
 556       isUnpredicatedTerminator(--I))
 557     return true;
 558
 559   // If the block ends with a conditional and unconditional branch, handle it.
 560   if (isCondBranch(SecondLastInst) && isUncondBranch(LastInst)) {
 561     TBB =  SecondLastInst->getOperand(1).getMBB();
 562     DEBUG(cerr << "Pushing SecondLastInst:         ");
 563     DEBUG(SecondLastInst->dump());
 564     Cond.push_back(MachineOperand::CreateImm(SecondLastInst->getOpcode()));
 565     Cond.push_back(SecondLastInst->getOperand(0));
 566     FBB = LastInst->getOperand(0).getMBB();
 567     return false;
 568   }
 569
 570   // If the block ends with two unconditional branches, handle it.  The second
 571   // one is not executed, so remove it.
 572   if (isUncondBranch(SecondLastInst) && isUncondBranch(LastInst)) {
 573     TBB = SecondLastInst->getOperand(0).getMBB();
 574     I = LastInst;
 575     if (AllowModify)
 576       I->eraseFromParent();
 577     return false;
 578   }
 579
 580   // Otherwise, can't handle this.
 581   return true;
 582 }
 583
 584 unsigned
 585 SPUInstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 586   MachineBasicBlock::iterator I = MBB.end();
 587   if (I == MBB.begin())
 588     return 0;
 589   --I;
 590   if (!isCondBranch(I) && !isUncondBranch(I))
 591     return 0;
 592
 593   // Remove the first branch.
 594   DEBUG(cerr << "Removing branch:                ");
 595   DEBUG(I->dump());
 596   I->eraseFromParent();
 597   I = MBB.end();
 598   if (I == MBB.begin())
 599     return 1;
 600
 601   --I;
 602   if (!(isCondBranch(I) || isUncondBranch(I)))
 603     return 1;
 604
 605   // Remove the second branch.
 606   DEBUG(cerr << "Removing second branch:         ");
 607   DEBUG(I->dump());
 608   I->eraseFromParent();
 609   return 2;
 610 }
 611
 612 unsigned
 613 SPUInstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 614                            MachineBasicBlock *FBB,
 615                            const SmallVectorImpl<MachineOperand> &Cond) const {
 616   // FIXME this should probably have a DebugLoc argument
 617   DebugLoc dl = DebugLoc::getUnknownLoc();
 618   // Shouldn't be a fall through.
 619   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 620   assert((Cond.size() == 2 || Cond.size() == 0) &&
 621          "SPU branch conditions have two components!");
 622
 623   // One-way branch.
 624   if (FBB == 0) {
 625     if (Cond.empty()) {
 626       // Unconditional branch
 627       MachineInstrBuilder MIB = BuildMI(&MBB, dl, get(SPU::BR));
 628       MIB.addMBB(TBB);
 629
 630       DEBUG(cerr << "Inserted one-way uncond branch: ");
 631       DEBUG((*MIB).dump());
 632     } else {
 633       // Conditional branch
 634       MachineInstrBuilder  MIB = BuildMI(&MBB, dl, get(Cond[0].getImm()));
 635       MIB.addReg(Cond[1].getReg()).addMBB(TBB);
 636
 637       DEBUG(cerr << "Inserted one-way cond branch:   ");
 638       DEBUG((*MIB).dump());
 639     }
 640     return 1;
 641   } else {
 642     MachineInstrBuilder MIB = BuildMI(&MBB, dl, get(Cond[0].getImm()));
 643     MachineInstrBuilder MIB2 = BuildMI(&MBB, dl, get(SPU::BR));
 644
 645     // Two-way Conditional Branch.
 646     MIB.addReg(Cond[1].getReg()).addMBB(TBB);
 647     MIB2.addMBB(FBB);
 648
 649     DEBUG(cerr << "Inserted conditional branch:    ");
 650     DEBUG((*MIB).dump());
 651     DEBUG(cerr << "part 2: ");
 652     DEBUG((*MIB2).dump());
 653    return 2;
 654   }
 655 }
 656
 657 bool
 658 SPUInstrInfo::BlockHasNoFallThrough(const MachineBasicBlock &MBB) const {
 659   return (!MBB.empty() && isUncondBranch(&MBB.back()));
 660 }
 661 //! Reverses a branch's condition, returning false on success.
 662 bool
 663 SPUInstrInfo::ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond)
 664   const {
 665   // Pretty brainless way of inverting the condition, but it works, considering
 666   // there are only two conditions...
 667   static struct {
 668     unsigned Opc;               //! The incoming opcode
 669     unsigned RevCondOpc;        //! The reversed condition opcode
 670   } revconds[] = {
 671     { SPU::BRNZr32, SPU::BRZr32 },
 672     { SPU::BRNZv4i32, SPU::BRZv4i32 },
 673     { SPU::BRZr32, SPU::BRNZr32 },
 674     { SPU::BRZv4i32, SPU::BRNZv4i32 },
 675     { SPU::BRHNZr16, SPU::BRHZr16 },
 676     { SPU::BRHNZv8i16, SPU::BRHZv8i16 },
 677     { SPU::BRHZr16, SPU::BRHNZr16 },
 678     { SPU::BRHZv8i16, SPU::BRHNZv8i16 }
 679   };
 680
 681   unsigned Opc = unsigned(Cond[0].getImm());
 682   // Pretty dull mapping between the two conditions that SPU can generate:
 683   for (int i = sizeof(revconds)/sizeof(revconds[0]) - 1; i >= 0; --i) {
 684     if (revconds[i].Opc == Opc) {
 685       Cond[0].setImm(revconds[i].RevCondOpc);
 686       return false;
 687     }
 688   }
 689
 690   return true;
 691 }