lib/Target/ARM64/ARM64InstrInfo.td

   1 //===- ARM64InstrInfo.td - Describe the ARM64 Instructions -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // ARM64 Instruction definitions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM64-specific DAG Nodes.
  16 //
  17
  18 // SDTBinaryArithWithFlagsOut - RES1, FLAGS = op LHS, RHS
  19 def SDTBinaryArithWithFlagsOut : SDTypeProfile<2, 2,
  20                                               [SDTCisSameAs<0, 2>,
  21                                                SDTCisSameAs<0, 3>,
  22                                                SDTCisInt<0>, SDTCisVT<1, i32>]>;
  23
  24 // SDTBinaryArithWithFlagsIn - RES1, FLAGS = op LHS, RHS, FLAGS
  25 def SDTBinaryArithWithFlagsIn : SDTypeProfile<1, 3,
  26                                             [SDTCisSameAs<0, 1>,
  27                                              SDTCisSameAs<0, 2>,
  28                                              SDTCisInt<0>,
  29                                              SDTCisVT<3, i32>]>;
  30
  31 // SDTBinaryArithWithFlagsInOut - RES1, FLAGS = op LHS, RHS, FLAGS
  32 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  33                                             [SDTCisSameAs<0, 2>,
  34                                              SDTCisSameAs<0, 3>,
  35                                              SDTCisInt<0>,
  36                                              SDTCisVT<1, i32>,
  37                                              SDTCisVT<4, i32>]>;
  38
  39 def SDT_ARM64Brcond  : SDTypeProfile<0, 3,
  40                                      [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>,
  41                                       SDTCisVT<2, i32>]>;
  42 def SDT_ARM64cbz : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisVT<1, OtherVT>]>;
  43 def SDT_ARM64tbz : SDTypeProfile<0, 3, [SDTCisVT<0, i64>, SDTCisVT<1, i64>,
  44                                         SDTCisVT<2, OtherVT>]>;
  45
  46
  47 def SDT_ARM64CSel  : SDTypeProfile<1, 4,
  48                                    [SDTCisSameAs<0, 1>,
  49                                     SDTCisSameAs<0, 2>,
  50                                     SDTCisInt<3>,
  51                                     SDTCisVT<4, i32>]>;
  52 def SDT_ARM64FCmp   : SDTypeProfile<0, 2,
  53                                    [SDTCisFP<0>,
  54                                     SDTCisSameAs<0, 1>]>;
  55 def SDT_ARM64Dup   : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
  56 def SDT_ARM64DupLane   : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisInt<2>]>;
  57 def SDT_ARM64Zip   : SDTypeProfile<1, 2, [SDTCisVec<0>,
  58                                           SDTCisSameAs<0, 1>,
  59                                           SDTCisSameAs<0, 2>]>;
  60 def SDT_ARM64MOVIedit : SDTypeProfile<1, 1, [SDTCisInt<1>]>;
  61 def SDT_ARM64MOVIshift : SDTypeProfile<1, 2, [SDTCisInt<1>, SDTCisInt<2>]>;
  62 def SDT_ARM64vecimm : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  63                                            SDTCisInt<2>, SDTCisInt<3>]>;
  64 def SDT_ARM64UnaryVec: SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  65 def SDT_ARM64ExtVec: SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  66                                           SDTCisSameAs<0,2>, SDTCisInt<3>]>;
  67 def SDT_ARM64vshift : SDTypeProfile<1, 2, [SDTCisSameAs<0,1>, SDTCisInt<2>]>;
  68
  69 def SDT_ARM64unvec : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  70 def SDT_ARM64fcmpz : SDTypeProfile<1, 1, []>;
  71 def SDT_ARM64fcmp  : SDTypeProfile<1, 2, [SDTCisSameAs<1,2>]>;
  72 def SDT_ARM64binvec : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  73                                            SDTCisSameAs<0,2>]>;
  74 def SDT_ARM64trivec : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  75                                            SDTCisSameAs<0,2>,
  76                                            SDTCisSameAs<0,3>]>;
  77 def SDT_ARM64TCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  78 def SDT_ARM64PREFETCH : SDTypeProfile<0, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<1>]>;
  79
  80 def SDT_ARM64ITOF  : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisSameAs<0,1>]>;
  81
  82 def SDT_ARM64TLSDescCall : SDTypeProfile<0, -2, [SDTCisPtrTy<0>,
  83                                                  SDTCisPtrTy<1>]>;
  84 def SDT_ARM64WrapperLarge : SDTypeProfile<1, 4,
  85                                         [SDTCisVT<0, i64>, SDTCisVT<1, i32>,
  86                                          SDTCisSameAs<1, 2>, SDTCisSameAs<1, 3>,
  87                                          SDTCisSameAs<1, 4>]>;
  88
  89
  90 // Node definitions.
  91 def ARM64adrp          : SDNode<"ARM64ISD::ADRP", SDTIntUnaryOp, []>;
  92 def ARM64addlow        : SDNode<"ARM64ISD::ADDlow", SDTIntBinOp, []>;
  93 def ARM64LOADgot       : SDNode<"ARM64ISD::LOADgot", SDTIntUnaryOp>;
  94 def ARM64callseq_start : SDNode<"ISD::CALLSEQ_START",
  95                                 SDCallSeqStart<[ SDTCisVT<0, i32> ]>,
  96                                 [SDNPHasChain, SDNPOutGlue]>;
  97 def ARM64callseq_end   : SDNode<"ISD::CALLSEQ_END",
  98                                 SDCallSeqEnd<[ SDTCisVT<0, i32>,
  99                                                SDTCisVT<1, i32> ]>,
 100                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 101 def ARM64call          : SDNode<"ARM64ISD::CALL",
 102                                 SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>,
 103                                 [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 104                                  SDNPVariadic]>;
 105 def ARM64brcond        : SDNode<"ARM64ISD::BRCOND", SDT_ARM64Brcond,
 106                                 [SDNPHasChain]>;
 107 def ARM64cbz           : SDNode<"ARM64ISD::CBZ", SDT_ARM64cbz,
 108                                 [SDNPHasChain]>;
 109 def ARM64cbnz           : SDNode<"ARM64ISD::CBNZ", SDT_ARM64cbz,
 110                                 [SDNPHasChain]>;
 111 def ARM64tbz           : SDNode<"ARM64ISD::TBZ", SDT_ARM64tbz,
 112                                 [SDNPHasChain]>;
 113 def ARM64tbnz           : SDNode<"ARM64ISD::TBNZ", SDT_ARM64tbz,
 114                                 [SDNPHasChain]>;
 115
 116
 117 def ARM64csel          : SDNode<"ARM64ISD::CSEL", SDT_ARM64CSel>;
 118 def ARM64csinv         : SDNode<"ARM64ISD::CSINV", SDT_ARM64CSel>;
 119 def ARM64csneg         : SDNode<"ARM64ISD::CSNEG", SDT_ARM64CSel>;
 120 def ARM64csinc         : SDNode<"ARM64ISD::CSINC", SDT_ARM64CSel>;
 121 def ARM64retflag       : SDNode<"ARM64ISD::RET_FLAG", SDTNone,
 122                                 [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 123 def ARM64adc       : SDNode<"ARM64ISD::ADC",  SDTBinaryArithWithFlagsIn >;
 124 def ARM64sbc       : SDNode<"ARM64ISD::SBC",  SDTBinaryArithWithFlagsIn>;
 125 def ARM64add_flag  : SDNode<"ARM64ISD::ADDS",  SDTBinaryArithWithFlagsOut,
 126                             [SDNPCommutative]>;
 127 def ARM64sub_flag  : SDNode<"ARM64ISD::SUBS",  SDTBinaryArithWithFlagsOut>;
 128 def ARM64and_flag  : SDNode<"ARM64ISD::ANDS",  SDTBinaryArithWithFlagsOut>;
 129 def ARM64adc_flag  : SDNode<"ARM64ISD::ADCS",  SDTBinaryArithWithFlagsInOut>;
 130 def ARM64sbc_flag  : SDNode<"ARM64ISD::SBCS",  SDTBinaryArithWithFlagsInOut>;
 131
 132 def ARM64threadpointer : SDNode<"ARM64ISD::THREAD_POINTER", SDTPtrLeaf>;
 133
 134 def ARM64fcmp      : SDNode<"ARM64ISD::FCMP", SDT_ARM64FCmp>;
 135
 136 def ARM64fmax      : SDNode<"ARM64ISD::FMAX", SDTFPBinOp>;
 137 def ARM64fmin      : SDNode<"ARM64ISD::FMIN", SDTFPBinOp>;
 138
 139 def ARM64dup       : SDNode<"ARM64ISD::DUP", SDT_ARM64Dup>;
 140 def ARM64duplane8  : SDNode<"ARM64ISD::DUPLANE8", SDT_ARM64DupLane>;
 141 def ARM64duplane16 : SDNode<"ARM64ISD::DUPLANE16", SDT_ARM64DupLane>;
 142 def ARM64duplane32 : SDNode<"ARM64ISD::DUPLANE32", SDT_ARM64DupLane>;
 143 def ARM64duplane64 : SDNode<"ARM64ISD::DUPLANE64", SDT_ARM64DupLane>;
 144
 145 def ARM64zip1      : SDNode<"ARM64ISD::ZIP1", SDT_ARM64Zip>;
 146 def ARM64zip2      : SDNode<"ARM64ISD::ZIP2", SDT_ARM64Zip>;
 147 def ARM64uzp1      : SDNode<"ARM64ISD::UZP1", SDT_ARM64Zip>;
 148 def ARM64uzp2      : SDNode<"ARM64ISD::UZP2", SDT_ARM64Zip>;
 149 def ARM64trn1      : SDNode<"ARM64ISD::TRN1", SDT_ARM64Zip>;
 150 def ARM64trn2      : SDNode<"ARM64ISD::TRN2", SDT_ARM64Zip>;
 151
 152 def ARM64movi_edit : SDNode<"ARM64ISD::MOVIedit", SDT_ARM64MOVIedit>;
 153 def ARM64movi_shift : SDNode<"ARM64ISD::MOVIshift", SDT_ARM64MOVIshift>;
 154 def ARM64movi_msl : SDNode<"ARM64ISD::MOVImsl", SDT_ARM64MOVIshift>;
 155 def ARM64mvni_shift : SDNode<"ARM64ISD::MVNIshift", SDT_ARM64MOVIshift>;
 156 def ARM64mvni_msl : SDNode<"ARM64ISD::MVNImsl", SDT_ARM64MOVIshift>;
 157 def ARM64movi : SDNode<"ARM64ISD::MOVI", SDT_ARM64MOVIedit>;
 158 def ARM64fmov : SDNode<"ARM64ISD::FMOV", SDT_ARM64MOVIedit>;
 159
 160 def ARM64rev16 : SDNode<"ARM64ISD::REV16", SDT_ARM64UnaryVec>;
 161 def ARM64rev32 : SDNode<"ARM64ISD::REV32", SDT_ARM64UnaryVec>;
 162 def ARM64rev64 : SDNode<"ARM64ISD::REV64", SDT_ARM64UnaryVec>;
 163 def ARM64ext : SDNode<"ARM64ISD::EXT", SDT_ARM64ExtVec>;
 164
 165 def ARM64vashr : SDNode<"ARM64ISD::VASHR", SDT_ARM64vshift>;
 166 def ARM64vlshr : SDNode<"ARM64ISD::VLSHR", SDT_ARM64vshift>;
 167 def ARM64vshl : SDNode<"ARM64ISD::VSHL", SDT_ARM64vshift>;
 168 def ARM64sqshli : SDNode<"ARM64ISD::SQSHL_I", SDT_ARM64vshift>;
 169 def ARM64uqshli : SDNode<"ARM64ISD::UQSHL_I", SDT_ARM64vshift>;
 170 def ARM64sqshlui : SDNode<"ARM64ISD::SQSHLU_I", SDT_ARM64vshift>;
 171 def ARM64srshri : SDNode<"ARM64ISD::SRSHR_I", SDT_ARM64vshift>;
 172 def ARM64urshri : SDNode<"ARM64ISD::URSHR_I", SDT_ARM64vshift>;
 173
 174 def ARM64not: SDNode<"ARM64ISD::NOT", SDT_ARM64unvec>;
 175 def ARM64bit: SDNode<"ARM64ISD::BIT", SDT_ARM64trivec>;
 176
 177 def ARM64cmeq: SDNode<"ARM64ISD::CMEQ", SDT_ARM64binvec>;
 178 def ARM64cmge: SDNode<"ARM64ISD::CMGE", SDT_ARM64binvec>;
 179 def ARM64cmgt: SDNode<"ARM64ISD::CMGT", SDT_ARM64binvec>;
 180 def ARM64cmhi: SDNode<"ARM64ISD::CMHI", SDT_ARM64binvec>;
 181 def ARM64cmhs: SDNode<"ARM64ISD::CMHS", SDT_ARM64binvec>;
 182
 183 def ARM64fcmeq: SDNode<"ARM64ISD::FCMEQ", SDT_ARM64fcmp>;
 184 def ARM64fcmge: SDNode<"ARM64ISD::FCMGE", SDT_ARM64fcmp>;
 185 def ARM64fcmgt: SDNode<"ARM64ISD::FCMGT", SDT_ARM64fcmp>;
 186
 187 def ARM64cmeqz: SDNode<"ARM64ISD::CMEQz", SDT_ARM64unvec>;
 188 def ARM64cmgez: SDNode<"ARM64ISD::CMGEz", SDT_ARM64unvec>;
 189 def ARM64cmgtz: SDNode<"ARM64ISD::CMGTz", SDT_ARM64unvec>;
 190 def ARM64cmlez: SDNode<"ARM64ISD::CMLEz", SDT_ARM64unvec>;
 191 def ARM64cmltz: SDNode<"ARM64ISD::CMLTz", SDT_ARM64unvec>;
 192 def ARM64cmtst : PatFrag<(ops node:$LHS, node:$RHS),
 193                          (ARM64not (ARM64cmeqz (and node:$LHS, node:$RHS)))>;
 194
 195 def ARM64fcmeqz: SDNode<"ARM64ISD::FCMEQz", SDT_ARM64fcmpz>;
 196 def ARM64fcmgez: SDNode<"ARM64ISD::FCMGEz", SDT_ARM64fcmpz>;
 197 def ARM64fcmgtz: SDNode<"ARM64ISD::FCMGTz", SDT_ARM64fcmpz>;
 198 def ARM64fcmlez: SDNode<"ARM64ISD::FCMLEz", SDT_ARM64fcmpz>;
 199 def ARM64fcmltz: SDNode<"ARM64ISD::FCMLTz", SDT_ARM64fcmpz>;
 200
 201 def ARM64bici: SDNode<"ARM64ISD::BICi", SDT_ARM64vecimm>;
 202 def ARM64orri: SDNode<"ARM64ISD::ORRi", SDT_ARM64vecimm>;
 203
 204 def ARM64neg : SDNode<"ARM64ISD::NEG", SDT_ARM64unvec>;
 205
 206 def ARM64tcret: SDNode<"ARM64ISD::TC_RETURN", SDT_ARM64TCRET,
 207                   [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 208
 209 def ARM64Prefetch        : SDNode<"ARM64ISD::PREFETCH", SDT_ARM64PREFETCH,
 210                                [SDNPHasChain, SDNPSideEffect]>;
 211
 212 def ARM64sitof: SDNode<"ARM64ISD::SITOF", SDT_ARM64ITOF>;
 213 def ARM64uitof: SDNode<"ARM64ISD::UITOF", SDT_ARM64ITOF>;
 214
 215 def ARM64tlsdesc_call : SDNode<"ARM64ISD::TLSDESC_CALL", SDT_ARM64TLSDescCall,
 216                                [SDNPInGlue, SDNPOutGlue, SDNPHasChain,
 217                                 SDNPVariadic]>;
 218
 219 def ARM64WrapperLarge : SDNode<"ARM64ISD::WrapperLarge", SDT_ARM64WrapperLarge>;
 220
 221
 222 //===----------------------------------------------------------------------===//
 223
 224 //===----------------------------------------------------------------------===//
 225
 226 // ARM64 Instruction Predicate Definitions.
 227 //
 228 def HasZCZ    : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 229 def NoZCZ     : Predicate<"!Subtarget->hasZeroCycleZeroing()">;
 230 def IsDarwin  : Predicate<"Subtarget->isTargetDarwin()">;
 231 def IsNotDarwin: Predicate<"!Subtarget->isTargetDarwin()">;
 232 def ForCodeSize   : Predicate<"ForCodeSize">;
 233 def NotForCodeSize   : Predicate<"!ForCodeSize">;
 234
 235 include "ARM64InstrFormats.td"
 236
 237 //===----------------------------------------------------------------------===//
 238
 239 //===----------------------------------------------------------------------===//
 240 // Miscellaneous instructions.
 241 //===----------------------------------------------------------------------===//
 242
 243 let Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1 in {
 244 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
 245                               [(ARM64callseq_start timm:$amt)]>;
 246 def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 247                             [(ARM64callseq_end timm:$amt1, timm:$amt2)]>;
 248 } // Defs = [SP], Uses = [SP], hasSideEffects = 1, isCodeGenOnly = 1
 249
 250 let isReMaterializable = 1, isCodeGenOnly = 1 in {
 251 // FIXME: The following pseudo instructions are only needed because remat
 252 // cannot handle multiple instructions.  When that changes, they can be
 253 // removed, along with the ARM64Wrapper node.
 254
 255 let AddedComplexity = 10 in
 256 def LOADgot : Pseudo<(outs GPR64:$dst), (ins i64imm:$addr),
 257                      [(set GPR64:$dst, (ARM64LOADgot tglobaladdr:$addr))]>,
 258               Sched<[WriteLDAdr]>;
 259
 260 // The MOVaddr instruction should match only when the add is not folded
 261 // into a load or store address.
 262 def MOVaddr
 263     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 264              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tglobaladdr:$hi),
 265                                             tglobaladdr:$low))]>,
 266       Sched<[WriteAdrAdr]>;
 267 def MOVaddrJT
 268     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 269              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tjumptable:$hi),
 270                                              tjumptable:$low))]>,
 271       Sched<[WriteAdrAdr]>;
 272 def MOVaddrCP
 273     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 274              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tconstpool:$hi),
 275                                              tconstpool:$low))]>,
 276       Sched<[WriteAdrAdr]>;
 277 def MOVaddrBA
 278     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 279              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tblockaddress:$hi),
 280                                              tblockaddress:$low))]>,
 281       Sched<[WriteAdrAdr]>;
 282 def MOVaddrTLS
 283     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 284              [(set GPR64:$dst, (ARM64addlow (ARM64adrp tglobaltlsaddr:$hi),
 285                                             tglobaltlsaddr:$low))]>,
 286       Sched<[WriteAdrAdr]>;
 287 def MOVaddrEXT
 288     : Pseudo<(outs GPR64:$dst), (ins i64imm:$hi, i64imm:$low),
 289              [(set GPR64:$dst, (ARM64addlow (ARM64adrp texternalsym:$hi),
 290                                             texternalsym:$low))]>,
 291       Sched<[WriteAdrAdr]>;
 292
 293 } // isReMaterializable, isCodeGenOnly
 294
 295 def : Pat<(ARM64LOADgot tglobaltlsaddr:$addr),
 296           (LOADgot tglobaltlsaddr:$addr)>;
 297
 298 def : Pat<(ARM64LOADgot texternalsym:$addr),
 299           (LOADgot texternalsym:$addr)>;
 300
 301 def : Pat<(ARM64LOADgot tconstpool:$addr),
 302           (LOADgot tconstpool:$addr)>;
 303
 304 //===----------------------------------------------------------------------===//
 305 // System instructions.
 306 //===----------------------------------------------------------------------===//
 307
 308 def HINT  : HintI<"hint">;
 309 def : InstAlias<"nop",  (HINT 0b000)>;
 310 def : InstAlias<"yield",(HINT 0b001)>;
 311 def : InstAlias<"wfe",  (HINT 0b010)>;
 312 def : InstAlias<"wfi",  (HINT 0b011)>;
 313 def : InstAlias<"sev",  (HINT 0b100)>;
 314 def : InstAlias<"sevl", (HINT 0b101)>;
 315
 316   // As far as LLVM is concerned this writes to the system's exclusive monitors.
 317 let mayLoad = 1, mayStore = 1 in
 318 def CLREX : CRmSystemI<imm0_15, 0b010, "clrex">;
 319
 320 def DMB   : CRmSystemI<barrier_op, 0b101, "dmb">;
 321 def DSB   : CRmSystemI<barrier_op, 0b100, "dsb">;
 322 def ISB   : CRmSystemI<barrier_op, 0b110, "isb">;
 323 def : InstAlias<"clrex", (CLREX 0xf)>;
 324 def : InstAlias<"isb", (ISB 0xf)>;
 325
 326 def MRS    : MRSI;
 327 def MSR    : MSRI;
 328 def MSRcpsr: MSRcpsrI;
 329
 330 // The thread pointer (on Linux, at least, where this has been implemented) is
 331 // TPIDR_EL0.
 332 def : Pat<(ARM64threadpointer), (MRS 0xde82)>;
 333
 334 // Generic system instructions
 335 def SYSxt  : SystemXtI<0, "sys">;
 336 def SYSLxt : SystemLXtI<1, "sysl">;
 337
 338 def : InstAlias<"sys $op1, $Cn, $Cm, $op2",
 339                 (SYSxt imm0_7:$op1, sys_cr_op:$Cn,
 340                  sys_cr_op:$Cm, imm0_7:$op2, XZR)>;
 341
 342 //===----------------------------------------------------------------------===//
 343 // Move immediate instructions.
 344 //===----------------------------------------------------------------------===//
 345
 346 defm MOVK : InsertImmediate<0b11, "movk">;
 347 defm MOVN : MoveImmediate<0b00, "movn">;
 348
 349 let PostEncoderMethod = "fixMOVZ" in
 350 defm MOVZ : MoveImmediate<0b10, "movz">;
 351
 352 def : InstAlias<"movk $dst, $imm", (MOVKWi GPR32:$dst, imm0_65535:$imm, 0)>;
 353 def : InstAlias<"movk $dst, $imm", (MOVKXi GPR64:$dst, imm0_65535:$imm, 0)>;
 354 def : InstAlias<"movn $dst, $imm", (MOVNWi GPR32:$dst, imm0_65535:$imm, 0)>;
 355 def : InstAlias<"movn $dst, $imm", (MOVNXi GPR64:$dst, imm0_65535:$imm, 0)>;
 356 def : InstAlias<"movz $dst, $imm", (MOVZWi GPR32:$dst, imm0_65535:$imm, 0)>;
 357 def : InstAlias<"movz $dst, $imm", (MOVZXi GPR64:$dst, imm0_65535:$imm, 0)>;
 358
 359 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 360 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 361 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 362 def : InstAlias<"movz $Rd, $sym", (MOVZXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 363
 364 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g3:$sym, 48)>;
 365 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g2:$sym, 32)>;
 366 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g1:$sym, 16)>;
 367 def : InstAlias<"movn $Rd, $sym", (MOVNXi GPR64:$Rd, movz_symbol_g0:$sym, 0)>;
 368
 369 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g3:$sym, 48)>;
 370 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g2:$sym, 32)>;
 371 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g1:$sym, 16)>;
 372 def : InstAlias<"movz $Rd, $sym", (MOVZWi GPR32:$Rd, movz_symbol_g0:$sym, 0)>;
 373
 374 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g2:$sym, 32)>;
 375 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g1:$sym, 16)>;
 376 def : InstAlias<"movk $Rd, $sym", (MOVKXi GPR64:$Rd, movk_symbol_g0:$sym, 0)>;
 377
 378 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g2:$sym, 32)>;
 379 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g1:$sym, 16)>;
 380 def : InstAlias<"movk $Rd, $sym", (MOVKWi GPR32:$Rd, movk_symbol_g0:$sym, 0)>;
 381
 382 let isReMaterializable = 1, isCodeGenOnly = 1, isMoveImm = 1,
 383     isAsCheapAsAMove = 1 in {
 384 // FIXME: The following pseudo instructions are only needed because remat
 385 // cannot handle multiple instructions.  When that changes, we can select
 386 // directly to the real instructions and get rid of these pseudos.
 387
 388 def MOVi32imm
 389     : Pseudo<(outs GPR32:$dst), (ins i32imm:$src),
 390              [(set GPR32:$dst, imm:$src)]>,
 391       Sched<[WriteImm]>;
 392 def MOVi64imm
 393     : Pseudo<(outs GPR64:$dst), (ins i64imm:$src),
 394              [(set GPR64:$dst, imm:$src)]>,
 395       Sched<[WriteImm]>;
 396 } // isReMaterializable, isCodeGenOnly
 397
 398 def : Pat<(ARM64WrapperLarge tglobaladdr:$g3, tglobaladdr:$g2,
 399                              tglobaladdr:$g1, tglobaladdr:$g0),
 400           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tglobaladdr:$g3, 48),
 401                                   tglobaladdr:$g2, 32),
 402                           tglobaladdr:$g1, 16),
 403                   tglobaladdr:$g0, 0)>;
 404
 405 def : Pat<(ARM64WrapperLarge tblockaddress:$g3, tblockaddress:$g2,
 406                              tblockaddress:$g1, tblockaddress:$g0),
 407           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tblockaddress:$g3, 48),
 408                                   tblockaddress:$g2, 32),
 409                           tblockaddress:$g1, 16),
 410                   tblockaddress:$g0, 0)>;
 411
 412 def : Pat<(ARM64WrapperLarge tconstpool:$g3, tconstpool:$g2,
 413                              tconstpool:$g1, tconstpool:$g0),
 414           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tconstpool:$g3, 48),
 415                                   tconstpool:$g2, 32),
 416                           tconstpool:$g1, 16),
 417                   tconstpool:$g0, 0)>;
 418
 419 def : Pat<(ARM64WrapperLarge tjumptable:$g3, tjumptable:$g2,
 420                              tjumptable:$g1, tjumptable:$g0),
 421           (MOVKXi (MOVKXi (MOVKXi (MOVZXi tjumptable:$g3, 48),
 422                                   tjumptable:$g2, 32),
 423                           tjumptable:$g1, 16),
 424                   tjumptable:$g0, 0)>;
 425
 426
 427 //===----------------------------------------------------------------------===//
 428 // Arithmetic instructions.
 429 //===----------------------------------------------------------------------===//
 430
 431 // Add/subtract with carry.
 432 defm ADC : AddSubCarry<0, "adc", "adcs", ARM64adc, ARM64adc_flag>;
 433 defm SBC : AddSubCarry<1, "sbc", "sbcs", ARM64sbc, ARM64sbc_flag>;
 434
 435 def : InstAlias<"ngc $dst, $src",  (SBCWr  GPR32:$dst, WZR, GPR32:$src)>;
 436 def : InstAlias<"ngc $dst, $src",  (SBCXr  GPR64:$dst, XZR, GPR64:$src)>;
 437 def : InstAlias<"ngcs $dst, $src", (SBCSWr GPR32:$dst, WZR, GPR32:$src)>;
 438 def : InstAlias<"ngcs $dst, $src", (SBCSXr GPR64:$dst, XZR, GPR64:$src)>;
 439
 440 // Add/subtract
 441 defm ADD : AddSub<0, "add", add>;
 442 defm SUB : AddSub<1, "sub">;
 443
 444 defm ADDS : AddSubS<0, "adds", ARM64add_flag>;
 445 defm SUBS : AddSubS<1, "subs", ARM64sub_flag>;
 446
 447 // Use SUBS instead of SUB to enable CSE between SUBS and SUB.
 448 def : Pat<(sub GPR32sp:$Rn, addsub_shifted_imm32:$imm),
 449           (SUBSWri GPR32sp:$Rn, addsub_shifted_imm32:$imm)>;
 450 def : Pat<(sub GPR64sp:$Rn, addsub_shifted_imm64:$imm),
 451           (SUBSXri GPR64sp:$Rn, addsub_shifted_imm64:$imm)>;
 452 def : Pat<(sub GPR32:$Rn, GPR32:$Rm),
 453           (SUBSWrr GPR32:$Rn, GPR32:$Rm)>;
 454 def : Pat<(sub GPR64:$Rn, GPR64:$Rm),
 455           (SUBSXrr GPR64:$Rn, GPR64:$Rm)>;
 456 def : Pat<(sub GPR32:$Rn, arith_shifted_reg32:$Rm),
 457           (SUBSWrs GPR32:$Rn, arith_shifted_reg32:$Rm)>;
 458 def : Pat<(sub GPR64:$Rn, arith_shifted_reg64:$Rm),
 459           (SUBSXrs GPR64:$Rn, arith_shifted_reg64:$Rm)>;
 460 def : Pat<(sub GPR32sp:$R2, arith_extended_reg32<i32>:$R3),
 461           (SUBSWrx GPR32sp:$R2, arith_extended_reg32<i32>:$R3)>;
 462 def : Pat<(sub GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3),
 463           (SUBSXrx GPR64sp:$R2, arith_extended_reg32to64<i64>:$R3)>;
 464
 465 // Because of the immediate format for add/sub-imm instructions, the
 466 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 467 //  These patterns capture that transformation.
 468 let AddedComplexity = 1 in {
 469 def : Pat<(add GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 470           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 471 def : Pat<(add GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 472           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 473 def : Pat<(sub GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 474           (ADDWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 475 def : Pat<(sub GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 476           (ADDXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 477 }
 478
 479 def : InstAlias<"neg $dst, $src", (SUBWrs GPR32:$dst, WZR, GPR32:$src, 0)>;
 480 def : InstAlias<"neg $dst, $src", (SUBXrs GPR64:$dst, XZR, GPR64:$src, 0)>;
 481 def : InstAlias<"neg $dst, $src, $shift",
 482                 (SUBWrs GPR32:$dst, WZR, GPR32:$src, arith_shift:$shift)>;
 483 def : InstAlias<"neg $dst, $src, $shift",
 484                 (SUBXrs GPR64:$dst, XZR, GPR64:$src, arith_shift:$shift)>;
 485
 486 // Because of the immediate format for add/sub-imm instructions, the
 487 // expression (add x, -1) must be transformed to (SUB{W,X}ri x, 1).
 488 //  These patterns capture that transformation.
 489 let AddedComplexity = 1 in {
 490 def : Pat<(ARM64add_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 491           (SUBSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 492 def : Pat<(ARM64add_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 493           (SUBSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 494 def : Pat<(ARM64sub_flag GPR32:$Rn, neg_addsub_shifted_imm32:$imm),
 495           (ADDSWri GPR32:$Rn, neg_addsub_shifted_imm32:$imm)>;
 496 def : Pat<(ARM64sub_flag GPR64:$Rn, neg_addsub_shifted_imm64:$imm),
 497           (ADDSXri GPR64:$Rn, neg_addsub_shifted_imm64:$imm)>;
 498 }
 499
 500 def : InstAlias<"negs $dst, $src", (SUBSWrs GPR32:$dst, WZR, GPR32:$src, 0)>;
 501 def : InstAlias<"negs $dst, $src", (SUBSXrs GPR64:$dst, XZR, GPR64:$src, 0)>;
 502 def : InstAlias<"negs $dst, $src, $shift",
 503                 (SUBSWrs GPR32:$dst, WZR, GPR32:$src, arith_shift:$shift)>;
 504 def : InstAlias<"negs $dst, $src, $shift",
 505                 (SUBSXrs GPR64:$dst, XZR, GPR64:$src, arith_shift:$shift)>;
 506
 507 // Unsigned/Signed divide
 508 defm UDIV : Div<0, "udiv", udiv>;
 509 defm SDIV : Div<1, "sdiv", sdiv>;
 510 let isCodeGenOnly = 1 in {
 511 defm UDIV_Int : Div<0, "udiv", int_arm64_udiv>;
 512 defm SDIV_Int : Div<1, "sdiv", int_arm64_sdiv>;
 513 }
 514
 515 // Variable shift
 516 defm ASRV : Shift<0b10, "asrv", sra>;
 517 defm LSLV : Shift<0b00, "lslv", shl>;
 518 defm LSRV : Shift<0b01, "lsrv", srl>;
 519 defm RORV : Shift<0b11, "rorv", rotr>;
 520
 521 def : ShiftAlias<"asr", ASRVWr, GPR32>;
 522 def : ShiftAlias<"asr", ASRVXr, GPR64>;
 523 def : ShiftAlias<"lsl", LSLVWr, GPR32>;
 524 def : ShiftAlias<"lsl", LSLVXr, GPR64>;
 525 def : ShiftAlias<"lsr", LSRVWr, GPR32>;
 526 def : ShiftAlias<"lsr", LSRVXr, GPR64>;
 527 def : ShiftAlias<"ror", RORVWr, GPR32>;
 528 def : ShiftAlias<"ror", RORVXr, GPR64>;
 529
 530 // Multiply-add
 531 let AddedComplexity = 7 in {
 532 defm MADD : MulAccum<0, "madd", add>;
 533 defm MSUB : MulAccum<1, "msub", sub>;
 534
 535 def : Pat<(i32 (mul GPR32:$Rn, GPR32:$Rm)),
 536           (MADDWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 537 def : Pat<(i64 (mul GPR64:$Rn, GPR64:$Rm)),
 538           (MADDXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 539
 540 def : Pat<(i32 (ineg (mul GPR32:$Rn, GPR32:$Rm))),
 541           (MSUBWrrr GPR32:$Rn, GPR32:$Rm, WZR)>;
 542 def : Pat<(i64 (ineg (mul GPR64:$Rn, GPR64:$Rm))),
 543           (MSUBXrrr GPR64:$Rn, GPR64:$Rm, XZR)>;
 544 } // AddedComplexity = 7
 545
 546 let AddedComplexity = 5 in {
 547 def SMADDLrrr : WideMulAccum<0, 0b001, "smaddl", add, sext>;
 548 def SMSUBLrrr : WideMulAccum<1, 0b001, "smsubl", sub, sext>;
 549 def UMADDLrrr : WideMulAccum<0, 0b101, "umaddl", add, zext>;
 550 def UMSUBLrrr : WideMulAccum<1, 0b101, "umsubl", sub, zext>;
 551
 552 def : Pat<(i64 (mul (sext GPR32:$Rn), (sext GPR32:$Rm))),
 553           (SMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 554 def : Pat<(i64 (mul (zext GPR32:$Rn), (zext GPR32:$Rm))),
 555           (UMADDLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 556
 557 def : Pat<(i64 (ineg (mul (sext GPR32:$Rn), (sext GPR32:$Rm)))),
 558           (SMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 559 def : Pat<(i64 (ineg (mul (zext GPR32:$Rn), (zext GPR32:$Rm)))),
 560           (UMSUBLrrr GPR32:$Rn, GPR32:$Rm, XZR)>;
 561 } // AddedComplexity = 5
 562
 563 def : MulAccumWAlias<"mul", MADDWrrr>;
 564 def : MulAccumXAlias<"mul", MADDXrrr>;
 565 def : MulAccumWAlias<"mneg", MSUBWrrr>;
 566 def : MulAccumXAlias<"mneg", MSUBXrrr>;
 567 def : WideMulAccumAlias<"smull", SMADDLrrr>;
 568 def : WideMulAccumAlias<"smnegl", SMSUBLrrr>;
 569 def : WideMulAccumAlias<"umull", UMADDLrrr>;
 570 def : WideMulAccumAlias<"umnegl", UMSUBLrrr>;
 571
 572 // Multiply-high
 573 def SMULHrr : MulHi<0b010, "smulh", mulhs>;
 574 def UMULHrr : MulHi<0b110, "umulh", mulhu>;
 575
 576 // CRC32
 577 def CRC32Brr : BaseCRC32<0, 0b00, 0, GPR32, int_arm64_crc32b, "crc32b">;
 578 def CRC32Hrr : BaseCRC32<0, 0b01, 0, GPR32, int_arm64_crc32h, "crc32h">;
 579 def CRC32Wrr : BaseCRC32<0, 0b10, 0, GPR32, int_arm64_crc32w, "crc32w">;
 580 def CRC32Xrr : BaseCRC32<1, 0b11, 0, GPR64, int_arm64_crc32x, "crc32x">;
 581
 582 def CRC32CBrr : BaseCRC32<0, 0b00, 1, GPR32, int_arm64_crc32cb, "crc32cb">;
 583 def CRC32CHrr : BaseCRC32<0, 0b01, 1, GPR32, int_arm64_crc32ch, "crc32ch">;
 584 def CRC32CWrr : BaseCRC32<0, 0b10, 1, GPR32, int_arm64_crc32cw, "crc32cw">;
 585 def CRC32CXrr : BaseCRC32<1, 0b11, 1, GPR64, int_arm64_crc32cx, "crc32cx">;
 586
 587
 588 //===----------------------------------------------------------------------===//
 589 // Logical instructions.
 590 //===----------------------------------------------------------------------===//
 591
 592 // (immediate)
 593 defm ANDS : LogicalImmS<0b11, "ands", ARM64and_flag>;
 594 defm AND  : LogicalImm<0b00, "and", and>;
 595 defm EOR  : LogicalImm<0b10, "eor", xor>;
 596 defm ORR  : LogicalImm<0b01, "orr", or>;
 597
 598 def : InstAlias<"mov $dst, $imm", (ORRWri GPR32sp:$dst, WZR,
 599                                           logical_imm32:$imm)>;
 600 def : InstAlias<"mov $dst, $imm", (ORRXri GPR64sp:$dst, XZR,
 601                                           logical_imm64:$imm)>;
 602
 603
 604 // (register)
 605 defm ANDS : LogicalRegS<0b11, 0, "ands">;
 606 defm BICS : LogicalRegS<0b11, 1, "bics">;
 607 defm AND  : LogicalReg<0b00, 0, "and", and>;
 608 defm BIC  : LogicalReg<0b00, 1, "bic",
 609                        BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
 610 defm EON  : LogicalReg<0b10, 1, "eon",
 611                        BinOpFrag<(xor node:$LHS, (not node:$RHS))>>;
 612 defm EOR  : LogicalReg<0b10, 0, "eor", xor>;
 613 defm ORN  : LogicalReg<0b01, 1, "orn",
 614                        BinOpFrag<(or node:$LHS, (not node:$RHS))>>;
 615 defm ORR  : LogicalReg<0b01, 0, "orr", or>;
 616
 617 def : InstAlias<"tst $src1, $src2",
 618                 (ANDSWri WZR, GPR32:$src1, logical_imm32:$src2)>;
 619 def : InstAlias<"tst $src1, $src2",
 620                 (ANDSXri XZR, GPR64:$src1, logical_imm64:$src2)>;
 621
 622 def : InstAlias<"tst $src1, $src2",
 623                 (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, 0)>;
 624 def : InstAlias<"tst $src1, $src2",
 625                 (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, 0)>;
 626
 627 def : InstAlias<"tst $src1, $src2, $sh",
 628                 (ANDSWrs WZR, GPR32:$src1, GPR32:$src2, logical_shift:$sh)>;
 629 def : InstAlias<"tst $src1, $src2, $sh",
 630                 (ANDSXrs XZR, GPR64:$src1, GPR64:$src2, logical_shift:$sh)>;
 631
 632 def : InstAlias<"mvn $Wd, $Wm",
 633                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, 0)>;
 634 def : InstAlias<"mvn $Xd, $Xm",
 635                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, 0)>;
 636
 637 def : InstAlias<"mvn $Wd, $Wm, $sh",
 638                 (ORNWrs GPR32:$Wd, WZR, GPR32:$Wm, logical_shift:$sh)>;
 639 def : InstAlias<"mvn $Xd, $Xm, $sh",
 640                 (ORNXrs GPR64:$Xd, XZR, GPR64:$Xm, logical_shift:$sh)>;
 641
 642 def : Pat<(not GPR32:$Wm), (ORNWrr WZR, GPR32:$Wm)>;
 643 def : Pat<(not GPR64:$Xm), (ORNXrr XZR, GPR64:$Xm)>;
 644
 645
 646 //===----------------------------------------------------------------------===//
 647 // One operand data processing instructions.
 648 //===----------------------------------------------------------------------===//
 649
 650 defm CLS    : OneOperandData<0b101, "cls">;
 651 defm CLZ    : OneOperandData<0b100, "clz", ctlz>;
 652 defm RBIT   : OneOperandData<0b000, "rbit">;
 653 def  REV16Wr : OneWRegData<0b001, "rev16",
 654                                   UnOpFrag<(rotr (bswap node:$LHS), (i64 16))>>;
 655 def  REV16Xr : OneXRegData<0b001, "rev16", null_frag>;
 656
 657 def : Pat<(cttz GPR32:$Rn),
 658           (CLZWr (RBITWr GPR32:$Rn))>;
 659 def : Pat<(cttz GPR64:$Rn),
 660           (CLZXr (RBITXr GPR64:$Rn))>;
 661 def : Pat<(ctlz (or (shl (xor (sra GPR32:$Rn, (i64 31)), GPR32:$Rn), (i64 1)),
 662                 (i32 1))),
 663           (CLSWr GPR32:$Rn)>;
 664 def : Pat<(ctlz (or (shl (xor (sra GPR64:$Rn, (i64 63)), GPR64:$Rn), (i64 1)),
 665                 (i64 1))),
 666           (CLSXr GPR64:$Rn)>;
 667
 668 // Unlike the other one operand instructions, the instructions with the "rev"
 669 // mnemonic do *not* just different in the size bit, but actually use different
 670 // opcode bits for the different sizes.
 671 def REVWr   : OneWRegData<0b010, "rev", bswap>;
 672 def REVXr   : OneXRegData<0b011, "rev", bswap>;
 673 def REV32Xr : OneXRegData<0b010, "rev32",
 674                                  UnOpFrag<(rotr (bswap node:$LHS), (i64 32))>>;
 675
 676 // The bswap commutes with the rotr so we want a pattern for both possible
 677 // orders.
 678 def : Pat<(bswap (rotr GPR32:$Rn, (i64 16))), (REV16Wr GPR32:$Rn)>;
 679 def : Pat<(bswap (rotr GPR64:$Rn, (i64 32))), (REV32Xr GPR64:$Rn)>;
 680
 681 //===----------------------------------------------------------------------===//
 682 // Bitfield immediate extraction instruction.
 683 //===----------------------------------------------------------------------===//
 684 let neverHasSideEffects = 1 in
 685 defm EXTR : ExtractImm<"extr">;
 686 def : InstAlias<"ror $dst, $src, $shift",
 687             (EXTRWrri GPR32:$dst, GPR32:$src, GPR32:$src, imm0_31:$shift)>;
 688 def : InstAlias<"ror $dst, $src, $shift",
 689             (EXTRXrri GPR64:$dst, GPR64:$src, GPR64:$src, imm0_63:$shift)>;
 690
 691 def : Pat<(rotr GPR32:$Rn, (i64 imm0_31:$imm)),
 692           (EXTRWrri GPR32:$Rn, GPR32:$Rn, imm0_31:$imm)>;
 693 def : Pat<(rotr GPR64:$Rn, (i64 imm0_63:$imm)),
 694           (EXTRXrri GPR64:$Rn, GPR64:$Rn, imm0_63:$imm)>;
 695
 696 //===----------------------------------------------------------------------===//
 697 // Other bitfield immediate instructions.
 698 //===----------------------------------------------------------------------===//
 699 let neverHasSideEffects = 1 in {
 700 defm BFM  : BitfieldImmWith2RegArgs<0b01, "bfm">;
 701 defm SBFM : BitfieldImm<0b00, "sbfm">;
 702 defm UBFM : BitfieldImm<0b10, "ubfm">;
 703 }
 704
 705 def i32shift_a : Operand<i64>, SDNodeXForm<imm, [{
 706   uint64_t enc = (32 - N->getZExtValue()) & 0x1f;
 707   return CurDAG->getTargetConstant(enc, MVT::i64);
 708 }]>;
 709
 710 def i32shift_b : Operand<i64>, SDNodeXForm<imm, [{
 711   uint64_t enc = 31 - N->getZExtValue();
 712   return CurDAG->getTargetConstant(enc, MVT::i64);
 713 }]>;
 714
 715 // min(7, 31 - shift_amt)
 716 def i32shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 717   uint64_t enc = 31 - N->getZExtValue();
 718   enc = enc > 7 ? 7 : enc;
 719   return CurDAG->getTargetConstant(enc, MVT::i64);
 720 }]>;
 721
 722 // min(15, 31 - shift_amt)
 723 def i32shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 724   uint64_t enc = 31 - N->getZExtValue();
 725   enc = enc > 15 ? 15 : enc;
 726   return CurDAG->getTargetConstant(enc, MVT::i64);
 727 }]>;
 728
 729 def i64shift_a : Operand<i64>, SDNodeXForm<imm, [{
 730   uint64_t enc = (64 - N->getZExtValue()) & 0x3f;
 731   return CurDAG->getTargetConstant(enc, MVT::i64);
 732 }]>;
 733
 734 def i64shift_b : Operand<i64>, SDNodeXForm<imm, [{
 735   uint64_t enc = 63 - N->getZExtValue();
 736   return CurDAG->getTargetConstant(enc, MVT::i64);
 737 }]>;
 738
 739 // min(7, 63 - shift_amt)
 740 def i64shift_sext_i8 : Operand<i64>, SDNodeXForm<imm, [{
 741   uint64_t enc = 63 - N->getZExtValue();
 742   enc = enc > 7 ? 7 : enc;
 743   return CurDAG->getTargetConstant(enc, MVT::i64);
 744 }]>;
 745
 746 // min(15, 63 - shift_amt)
 747 def i64shift_sext_i16 : Operand<i64>, SDNodeXForm<imm, [{
 748   uint64_t enc = 63 - N->getZExtValue();
 749   enc = enc > 15 ? 15 : enc;
 750   return CurDAG->getTargetConstant(enc, MVT::i64);
 751 }]>;
 752
 753 // min(31, 63 - shift_amt)
 754 def i64shift_sext_i32 : Operand<i64>, SDNodeXForm<imm, [{
 755   uint64_t enc = 63 - N->getZExtValue();
 756   enc = enc > 31 ? 31 : enc;
 757   return CurDAG->getTargetConstant(enc, MVT::i64);
 758 }]>;
 759
 760 def : Pat<(shl GPR32:$Rn, (i64 imm0_31:$imm)),
 761           (UBFMWri GPR32:$Rn, (i64 (i32shift_a imm0_31:$imm)),
 762                               (i64 (i32shift_b imm0_31:$imm)))>;
 763 def : Pat<(shl GPR64:$Rn, (i64 imm0_63:$imm)),
 764           (UBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
 765                               (i64 (i64shift_b imm0_63:$imm)))>;
 766
 767 let AddedComplexity = 10 in {
 768 def : Pat<(sra GPR32:$Rn, (i64 imm0_31:$imm)),
 769           (SBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 770 def : Pat<(sra GPR64:$Rn, (i64 imm0_63:$imm)),
 771           (SBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 772 }
 773
 774 def : InstAlias<"asr $dst, $src, $shift",
 775                 (SBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 776 def : InstAlias<"asr $dst, $src, $shift",
 777                 (SBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 778 def : InstAlias<"sxtb $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 779 def : InstAlias<"sxtb $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 780 def : InstAlias<"sxth $dst, $src", (SBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 781 def : InstAlias<"sxth $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 782 def : InstAlias<"sxtw $dst, $src", (SBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 783
 784 def : Pat<(srl GPR32:$Rn, (i64 imm0_31:$imm)),
 785           (UBFMWri GPR32:$Rn, imm0_31:$imm, 31)>;
 786 def : Pat<(srl GPR64:$Rn, (i64 imm0_63:$imm)),
 787           (UBFMXri GPR64:$Rn, imm0_63:$imm, 63)>;
 788
 789 def : InstAlias<"lsr $dst, $src, $shift",
 790                 (UBFMWri GPR32:$dst, GPR32:$src, imm0_31:$shift, 31)>;
 791 def : InstAlias<"lsr $dst, $src, $shift",
 792                 (UBFMXri GPR64:$dst, GPR64:$src, imm0_63:$shift, 63)>;
 793 def : InstAlias<"uxtb $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 7)>;
 794 def : InstAlias<"uxtb $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 7)>;
 795 def : InstAlias<"uxth $dst, $src", (UBFMWri GPR32:$dst, GPR32:$src, 0, 15)>;
 796 def : InstAlias<"uxth $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 15)>;
 797 def : InstAlias<"uxtw $dst, $src", (UBFMXri GPR64:$dst, GPR64:$src, 0, 31)>;
 798
 799 //===----------------------------------------------------------------------===//
 800 // Conditionally set flags instructions.
 801 //===----------------------------------------------------------------------===//
 802 defm CCMN : CondSetFlagsImm<0, "ccmn">;
 803 defm CCMP : CondSetFlagsImm<1, "ccmp">;
 804
 805 defm CCMN : CondSetFlagsReg<0, "ccmn">;
 806 defm CCMP : CondSetFlagsReg<1, "ccmp">;
 807
 808 //===----------------------------------------------------------------------===//
 809 // Conditional select instructions.
 810 //===----------------------------------------------------------------------===//
 811 defm CSEL  : CondSelect<0, 0b00, "csel">;
 812
 813 def inc : PatFrag<(ops node:$in), (add node:$in, 1)>;
 814 defm CSINC : CondSelectOp<0, 0b01, "csinc", inc>;
 815 defm CSINV : CondSelectOp<1, 0b00, "csinv", not>;
 816 defm CSNEG : CondSelectOp<1, 0b01, "csneg", ineg>;
 817
 818 def : Pat<(ARM64csinv GPR32:$tval, GPR32:$fval, (i32 imm:$cc), CPSR),
 819           (CSINVWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 820 def : Pat<(ARM64csinv GPR64:$tval, GPR64:$fval, (i32 imm:$cc), CPSR),
 821           (CSINVXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 822 def : Pat<(ARM64csneg GPR32:$tval, GPR32:$fval, (i32 imm:$cc), CPSR),
 823           (CSNEGWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 824 def : Pat<(ARM64csneg GPR64:$tval, GPR64:$fval, (i32 imm:$cc), CPSR),
 825           (CSNEGXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 826 def : Pat<(ARM64csinc GPR32:$tval, GPR32:$fval, (i32 imm:$cc), CPSR),
 827           (CSINCWr GPR32:$tval, GPR32:$fval, (i32 imm:$cc))>;
 828 def : Pat<(ARM64csinc GPR64:$tval, GPR64:$fval, (i32 imm:$cc), CPSR),
 829           (CSINCXr GPR64:$tval, GPR64:$fval, (i32 imm:$cc))>;
 830
 831 def : Pat<(ARM64csel (i32 0), (i32 1), (i32 imm:$cc), CPSR),
 832           (CSINCWr WZR, WZR, (i32 imm:$cc))>;
 833 def : Pat<(ARM64csel (i64 0), (i64 1), (i32 imm:$cc), CPSR),
 834           (CSINCXr XZR, XZR, (i32 imm:$cc))>;
 835 def : Pat<(ARM64csel (i32 0), (i32 -1), (i32 imm:$cc), CPSR),
 836           (CSINVWr WZR, WZR, (i32 imm:$cc))>;
 837 def : Pat<(ARM64csel (i64 0), (i64 -1), (i32 imm:$cc), CPSR),
 838           (CSINVXr XZR, XZR, (i32 imm:$cc))>;
 839
 840 // The inverse of the condition code from the alias instruction is what is used
 841 // in the aliased instruction. The parser all ready inverts the condition code
 842 // for these aliases.
 843 // FIXME: Is this the correct way to handle these aliases?
 844 def : InstAlias<"cset $dst, $cc", (CSINCWr GPR32:$dst, WZR, WZR, ccode:$cc)>;
 845 def : InstAlias<"cset $dst, $cc", (CSINCXr GPR64:$dst, XZR, XZR, ccode:$cc)>;
 846
 847 def : InstAlias<"csetm $dst, $cc", (CSINVWr GPR32:$dst, WZR, WZR, ccode:$cc)>;
 848 def : InstAlias<"csetm $dst, $cc", (CSINVXr GPR64:$dst, XZR, XZR, ccode:$cc)>;
 849
 850 def : InstAlias<"cinc $dst, $src, $cc",
 851                 (CSINCWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 852 def : InstAlias<"cinc $dst, $src, $cc",
 853                 (CSINCXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 854
 855 def : InstAlias<"cinv $dst, $src, $cc",
 856                 (CSINVWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 857 def : InstAlias<"cinv $dst, $src, $cc",
 858                 (CSINVXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 859
 860 def : InstAlias<"cneg $dst, $src, $cc",
 861                 (CSNEGWr GPR32:$dst, GPR32:$src, GPR32:$src, ccode:$cc)>;
 862 def : InstAlias<"cneg $dst, $src, $cc",
 863                 (CSNEGXr GPR64:$dst, GPR64:$src, GPR64:$src, ccode:$cc)>;
 864
 865 //===----------------------------------------------------------------------===//
 866 // PC-relative instructions.
 867 //===----------------------------------------------------------------------===//
 868 let isReMaterializable = 1 in {
 869 let neverHasSideEffects = 1, mayStore = 0, mayLoad = 0 in {
 870 def ADR  : ADRI<0, "adr", adrlabel, []>;
 871 } // neverHasSideEffects = 1
 872
 873 def ADRP : ADRI<1, "adrp", adrplabel,
 874                 [(set GPR64:$Xd, (ARM64adrp tglobaladdr:$label))]>;
 875 } // isReMaterializable = 1
 876
 877 // page address of a constant pool entry, block address
 878 def : Pat<(ARM64adrp tconstpool:$cp), (ADRP tconstpool:$cp)>;
 879 def : Pat<(ARM64adrp tblockaddress:$cp), (ADRP tblockaddress:$cp)>;
 880
 881 //===----------------------------------------------------------------------===//
 882 // Unconditional branch (register) instructions.
 883 //===----------------------------------------------------------------------===//
 884
 885 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 886 def RET  : BranchReg<0b0010, "ret", []>;
 887 def DRPS : SpecialReturn<0b0101, "drps">;
 888 def ERET : SpecialReturn<0b0100, "eret">;
 889 } // isReturn = 1, isTerminator = 1, isBarrier = 1
 890
 891 // Default to the LR register.
 892 def : InstAlias<"ret", (RET LR)>;
 893
 894 let isCall = 1, Defs = [LR], Uses = [SP] in {
 895 def BLR : BranchReg<0b0001, "blr", [(ARM64call GPR64:$Rn)]>;
 896 } // isCall
 897
 898 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 899 def BR  : BranchReg<0b0000, "br", [(brind GPR64:$Rn)]>;
 900 } // isBranch, isTerminator, isBarrier, isIndirectBranch
 901
 902 // Create a separate pseudo-instruction for codegen to use so that we don't
 903 // flag lr as used in every function. It'll be restored before the RET by the
 904 // epilogue if it's legitimately used.
 905 def RET_ReallyLR : Pseudo<(outs), (ins), [(ARM64retflag)]> {
 906   let isTerminator = 1;
 907   let isBarrier = 1;
 908   let isReturn = 1;
 909 }
 910
 911 // This is a directive-like pseudo-instruction. The purpose is to insert an
 912 // R_AARCH64_TLSDESC_CALL relocation at the offset of the following instruction
 913 // (which in the usual case is a BLR).
 914 let hasSideEffects = 1 in
 915 def TLSDESCCALL : Pseudo<(outs), (ins i64imm:$sym), []> {
 916   let AsmString = ".tlsdesccall $sym";
 917 }
 918
 919 // Pseudo-instruction representing a BLR with attached TLSDESC relocation. It
 920 // gets expanded to two MCInsts during lowering.
 921 let isCall = 1, Defs = [LR] in
 922 def TLSDESC_BLR
 923     : Pseudo<(outs), (ins GPR64:$dest, i64imm:$sym),
 924              [(ARM64tlsdesc_call GPR64:$dest, tglobaltlsaddr:$sym)]>;
 925
 926 def : Pat<(ARM64tlsdesc_call GPR64:$dest, texternalsym:$sym),
 927           (TLSDESC_BLR GPR64:$dest, texternalsym:$sym)>;
 928 //===----------------------------------------------------------------------===//
 929 // Conditional branch (immediate) instruction.
 930 //===----------------------------------------------------------------------===//
 931 def Bcc : BranchCond;
 932
 933 //===----------------------------------------------------------------------===//
 934 // Compare-and-branch instructions.
 935 //===----------------------------------------------------------------------===//
 936 defm CBZ  : CmpBranch<0, "cbz", ARM64cbz>;
 937 defm CBNZ : CmpBranch<1, "cbnz", ARM64cbnz>;
 938
 939 //===----------------------------------------------------------------------===//
 940 // Test-bit-and-branch instructions.
 941 //===----------------------------------------------------------------------===//
 942 def TBZ  : TestBranch<0, "tbz", ARM64tbz>;
 943 def TBNZ : TestBranch<1, "tbnz", ARM64tbnz>;
 944
 945 //===----------------------------------------------------------------------===//
 946 // Unconditional branch (immediate) instructions.
 947 //===----------------------------------------------------------------------===//
 948 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
 949 def B  : BranchImm<0, "b", [(br bb:$addr)]>;
 950 } // isBranch, isTerminator, isBarrier
 951
 952 let isCall = 1, Defs = [LR], Uses = [SP] in {
 953 def BL : CallImm<1, "bl", [(ARM64call tglobaladdr:$addr)]>;
 954 } // isCall
 955 def : Pat<(ARM64call texternalsym:$func), (BL texternalsym:$func)>;
 956
 957 //===----------------------------------------------------------------------===//
 958 // Exception generation instructions.
 959 //===----------------------------------------------------------------------===//
 960 def BRK   : ExceptionGeneration<0b001, 0b00, "brk">;
 961 def DCPS1 : ExceptionGeneration<0b101, 0b01, "dcps1">;
 962 def DCPS2 : ExceptionGeneration<0b101, 0b10, "dcps2">;
 963 def DCPS3 : ExceptionGeneration<0b101, 0b11, "dcps3">;
 964 def HLT   : ExceptionGeneration<0b010, 0b00, "hlt">;
 965 def HVC   : ExceptionGeneration<0b000, 0b10, "hvc">;
 966 def SMC   : ExceptionGeneration<0b000, 0b11, "smc">;
 967 def SVC   : ExceptionGeneration<0b000, 0b01, "svc">;
 968
 969 // DCPSn defaults to an immediate operand of zero if unspecified.
 970 def : InstAlias<"dcps1", (DCPS1 0)>;
 971 def : InstAlias<"dcps2", (DCPS2 0)>;
 972 def : InstAlias<"dcps3", (DCPS3 0)>;
 973
 974 //===----------------------------------------------------------------------===//
 975 // Load instructions.
 976 //===----------------------------------------------------------------------===//
 977
 978 // Pair (indexed, offset)
 979 def LDPWi : LoadPairOffset<0b00, 0, GPR32, am_indexed32simm7, "ldp">;
 980 def LDPXi : LoadPairOffset<0b10, 0, GPR64, am_indexed64simm7, "ldp">;
 981 def LDPSi : LoadPairOffset<0b00, 1, FPR32, am_indexed32simm7, "ldp">;
 982 def LDPDi : LoadPairOffset<0b01, 1, FPR64, am_indexed64simm7, "ldp">;
 983 def LDPQi : LoadPairOffset<0b10, 1, FPR128, am_indexed128simm7, "ldp">;
 984
 985 def LDPSWi : LoadPairOffset<0b01, 0, GPR64, am_indexed32simm7, "ldpsw">;
 986
 987 // Pair (pre-indexed)
 988 def LDPWpre : LoadPairPreIdx<0b00, 0, GPR32, am_indexed32simm7_wb, "ldp">;
 989 def LDPXpre : LoadPairPreIdx<0b10, 0, GPR64, am_indexed64simm7_wb, "ldp">;
 990 def LDPSpre : LoadPairPreIdx<0b00, 1, FPR32, am_indexed32simm7_wb, "ldp">;
 991 def LDPDpre : LoadPairPreIdx<0b01, 1, FPR64, am_indexed64simm7_wb, "ldp">;
 992 def LDPQpre : LoadPairPreIdx<0b10, 1, FPR128, am_indexed128simm7_wb, "ldp">;
 993
 994 def LDPSWpre : LoadPairPreIdx<0b01, 0, GPR64, am_indexed32simm7_wb, "ldpsw">;
 995
 996 // Pair (post-indexed)
 997 def LDPWpost : LoadPairPostIdx<0b00, 0, GPR32, simm7s4, "ldp">;
 998 def LDPXpost : LoadPairPostIdx<0b10, 0, GPR64, simm7s8, "ldp">;
 999 def LDPSpost : LoadPairPostIdx<0b00, 1, FPR32, simm7s4, "ldp">;
1000 def LDPDpost : LoadPairPostIdx<0b01, 1, FPR64, simm7s8, "ldp">;
1001 def LDPQpost : LoadPairPostIdx<0b10, 1, FPR128, simm7s16, "ldp">;
1002
1003 def LDPSWpost : LoadPairPostIdx<0b01, 0, GPR64, simm7s4, "ldpsw">;
1004
1005
1006 // Pair (no allocate)
1007 def LDNPWi : LoadPairNoAlloc<0b00, 0, GPR32, am_indexed32simm7, "ldnp">;
1008 def LDNPXi : LoadPairNoAlloc<0b10, 0, GPR64, am_indexed64simm7, "ldnp">;
1009 def LDNPSi : LoadPairNoAlloc<0b00, 1, FPR32, am_indexed32simm7, "ldnp">;
1010 def LDNPDi : LoadPairNoAlloc<0b01, 1, FPR64, am_indexed64simm7, "ldnp">;
1011 def LDNPQi : LoadPairNoAlloc<0b10, 1, FPR128, am_indexed128simm7, "ldnp">;
1012
1013 //---
1014 // (register offset)
1015 //---
1016
1017 let AddedComplexity = 10 in {
1018 // Integer
1019 def LDRBBro : Load8RO<0b00,  0, 0b01, GPR32, "ldrb",
1020                       [(set GPR32:$Rt, (zextloadi8 ro_indexed8:$addr))]>;
1021 def LDRHHro : Load16RO<0b01, 0, 0b01, GPR32, "ldrh",
1022                       [(set GPR32:$Rt, (zextloadi16 ro_indexed16:$addr))]>;
1023 def LDRWro  : Load32RO<0b10,   0, 0b01, GPR32, "ldr",
1024                       [(set GPR32:$Rt, (load ro_indexed32:$addr))]>;
1025 def LDRXro  : Load64RO<0b11,   0, 0b01, GPR64, "ldr",
1026                       [(set GPR64:$Rt, (load ro_indexed64:$addr))]>;
1027
1028 // Floating-point
1029 def LDRBro : Load8RO<0b00,   1, 0b01, FPR8,   "ldr",
1030                       [(set FPR8:$Rt, (load ro_indexed8:$addr))]>;
1031 def LDRHro : Load16RO<0b01,  1, 0b01, FPR16,  "ldr",
1032                       [(set (f16 FPR16:$Rt), (load ro_indexed16:$addr))]>;
1033 def LDRSro : Load32RO<0b10,    1, 0b01, FPR32,  "ldr",
1034                       [(set (f32 FPR32:$Rt), (load ro_indexed32:$addr))]>;
1035 def LDRDro : Load64RO<0b11,    1, 0b01, FPR64,  "ldr",
1036                       [(set (f64 FPR64:$Rt), (load ro_indexed64:$addr))]>;
1037 def LDRQro : Load128RO<0b00,    1, 0b11, FPR128, "ldr", []> {
1038   let mayLoad = 1;
1039 }
1040
1041 // For regular load, we do not have any alignment requirement.
1042 // Thus, it is safe to directly map the vector loads with interesting
1043 // addressing modes.
1044 // FIXME: We could do the same for bitconvert to floating point vectors.
1045 def : Pat <(v8i8 (scalar_to_vector (i32 (extloadi8 ro_indexed8:$addr)))),
1046            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1047                           (LDRBro ro_indexed8:$addr), bsub)>;
1048 def : Pat <(v16i8 (scalar_to_vector (i32 (extloadi8 ro_indexed8:$addr)))),
1049            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1050                           (LDRBro ro_indexed8:$addr), bsub)>;
1051 def : Pat <(v4i16 (scalar_to_vector (i32 (extloadi16 ro_indexed16:$addr)))),
1052            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1053                           (LDRHro ro_indexed16:$addr), hsub)>;
1054 def : Pat <(v8i16 (scalar_to_vector (i32 (extloadi16 ro_indexed16:$addr)))),
1055            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1056                           (LDRHro ro_indexed16:$addr), hsub)>;
1057 def : Pat <(v2i32 (scalar_to_vector (i32 (load ro_indexed32:$addr)))),
1058            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1059                           (LDRSro ro_indexed32:$addr), ssub)>;
1060 def : Pat <(v4i32 (scalar_to_vector (i32 (load ro_indexed32:$addr)))),
1061            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1062                           (LDRSro ro_indexed32:$addr), ssub)>;
1063 def : Pat <(v1i64 (scalar_to_vector (i64 (load ro_indexed64:$addr)))),
1064            (LDRDro ro_indexed64:$addr)>;
1065 def : Pat <(v2i64 (scalar_to_vector (i64 (load ro_indexed64:$addr)))),
1066            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1067                           (LDRDro ro_indexed64:$addr), dsub)>;
1068
1069 // Match all load 64 bits width whose type is compatible with FPR64
1070 def : Pat<(v2f32 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1071 def : Pat<(v1f64 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1072 def : Pat<(v8i8 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1073 def : Pat<(v4i16 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1074 def : Pat<(v2i32 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1075 def : Pat<(v1i64 (load ro_indexed64:$addr)), (LDRDro ro_indexed64:$addr)>;
1076
1077 // Match all load 128 bits width whose type is compatible with FPR128
1078 def : Pat<(v4f32 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1079 def : Pat<(v2f64 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1080 def : Pat<(v16i8 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1081 def : Pat<(v8i16 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1082 def : Pat<(v4i32 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1083 def : Pat<(v2i64 (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1084 def : Pat<(f128  (load ro_indexed128:$addr)), (LDRQro ro_indexed128:$addr)>;
1085
1086 // Load sign-extended half-word
1087 def LDRSHWro : Load16RO<0b01, 0, 0b11, GPR32, "ldrsh",
1088                       [(set GPR32:$Rt, (sextloadi16 ro_indexed16:$addr))]>;
1089 def LDRSHXro : Load16RO<0b01, 0, 0b10, GPR64, "ldrsh",
1090                       [(set GPR64:$Rt, (sextloadi16 ro_indexed16:$addr))]>;
1091
1092 // Load sign-extended byte
1093 def LDRSBWro : Load8RO<0b00, 0, 0b11, GPR32, "ldrsb",
1094                       [(set GPR32:$Rt, (sextloadi8 ro_indexed8:$addr))]>;
1095 def LDRSBXro : Load8RO<0b00, 0, 0b10, GPR64, "ldrsb",
1096                       [(set GPR64:$Rt, (sextloadi8 ro_indexed8:$addr))]>;
1097
1098 // Load sign-extended word
1099 def LDRSWro  : Load32RO<0b10, 0, 0b10, GPR64, "ldrsw",
1100                       [(set GPR64:$Rt, (sextloadi32 ro_indexed32:$addr))]>;
1101
1102 // Pre-fetch.
1103 def PRFMro : PrefetchRO<0b11, 0, 0b10, "prfm",
1104                         [(ARM64Prefetch imm:$Rt, ro_indexed64:$addr)]>;
1105
1106 // zextload -> i64
1107 def : Pat<(i64 (zextloadi8 ro_indexed8:$addr)),
1108     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1109 def : Pat<(i64 (zextloadi16 ro_indexed16:$addr)),
1110     (SUBREG_TO_REG (i64 0), (LDRHHro ro_indexed16:$addr), sub_32)>;
1111 def : Pat<(i64 (zextloadi32 ro_indexed32:$addr)),
1112     (SUBREG_TO_REG (i64 0), (LDRWro ro_indexed32:$addr), sub_32)>;
1113
1114 // zextloadi1 -> zextloadi8
1115 def : Pat<(i32 (zextloadi1 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1116 def : Pat<(i64 (zextloadi1 ro_indexed8:$addr)),
1117     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1118
1119 // extload -> zextload
1120 def : Pat<(i32 (extloadi16 ro_indexed16:$addr)), (LDRHHro ro_indexed16:$addr)>;
1121 def : Pat<(i32 (extloadi8 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1122 def : Pat<(i32 (extloadi1 ro_indexed8:$addr)), (LDRBBro ro_indexed8:$addr)>;
1123 def : Pat<(i64 (extloadi32 ro_indexed32:$addr)),
1124     (SUBREG_TO_REG (i64 0), (LDRWro ro_indexed32:$addr), sub_32)>;
1125 def : Pat<(i64 (extloadi16 ro_indexed16:$addr)),
1126     (SUBREG_TO_REG (i64 0), (LDRHHro ro_indexed16:$addr), sub_32)>;
1127 def : Pat<(i64 (extloadi8 ro_indexed8:$addr)),
1128     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1129 def : Pat<(i64 (extloadi1 ro_indexed8:$addr)),
1130     (SUBREG_TO_REG (i64 0), (LDRBBro ro_indexed8:$addr), sub_32)>;
1131
1132 } // AddedComplexity = 10
1133
1134 //---
1135 // (unsigned immediate)
1136 //---
1137 def LDRXui : LoadUI<0b11, 0, 0b01, GPR64, am_indexed64, "ldr",
1138                     [(set GPR64:$Rt, (load am_indexed64:$addr))]>;
1139 def LDRWui : LoadUI<0b10, 0, 0b01, GPR32, am_indexed32, "ldr",
1140                     [(set GPR32:$Rt, (load am_indexed32:$addr))]>;
1141 def LDRBui : LoadUI<0b00, 1, 0b01, FPR8, am_indexed8, "ldr",
1142                     [(set FPR8:$Rt, (load am_indexed8:$addr))]>;
1143 def LDRHui : LoadUI<0b01, 1, 0b01, FPR16, am_indexed16, "ldr",
1144                     [(set (f16 FPR16:$Rt), (load am_indexed16:$addr))]>;
1145 def LDRSui : LoadUI<0b10, 1, 0b01, FPR32, am_indexed32, "ldr",
1146                     [(set (f32 FPR32:$Rt), (load am_indexed32:$addr))]>;
1147 def LDRDui : LoadUI<0b11, 1, 0b01, FPR64, am_indexed64, "ldr",
1148                     [(set (f64 FPR64:$Rt), (load am_indexed64:$addr))]>;
1149 def LDRQui : LoadUI<0b00, 1, 0b11, FPR128, am_indexed128, "ldr",
1150                     [(set (f128 FPR128:$Rt), (load am_indexed128:$addr))]>;
1151
1152 // For regular load, we do not have any alignment requirement.
1153 // Thus, it is safe to directly map the vector loads with interesting
1154 // addressing modes.
1155 // FIXME: We could do the same for bitconvert to floating point vectors.
1156 def : Pat <(v8i8 (scalar_to_vector (i32 (extloadi8 am_indexed8:$addr)))),
1157            (INSERT_SUBREG (v8i8 (IMPLICIT_DEF)),
1158                           (LDRBui am_indexed8:$addr), bsub)>;
1159 def : Pat <(v16i8 (scalar_to_vector (i32 (extloadi8 am_indexed8:$addr)))),
1160            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
1161                           (LDRBui am_indexed8:$addr), bsub)>;
1162 def : Pat <(v4i16 (scalar_to_vector (i32 (extloadi16 am_indexed16:$addr)))),
1163            (INSERT_SUBREG (v4i16 (IMPLICIT_DEF)),
1164                           (LDRHui am_indexed16:$addr), hsub)>;
1165 def : Pat <(v8i16 (scalar_to_vector (i32 (extloadi16 am_indexed16:$addr)))),
1166            (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
1167                           (LDRHui am_indexed16:$addr), hsub)>;
1168 def : Pat <(v2i32 (scalar_to_vector (i32 (load am_indexed32:$addr)))),
1169            (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
1170                           (LDRSui am_indexed32:$addr), ssub)>;
1171 def : Pat <(v4i32 (scalar_to_vector (i32 (load am_indexed32:$addr)))),
1172            (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
1173                           (LDRSui am_indexed32:$addr), ssub)>;
1174 def : Pat <(v1i64 (scalar_to_vector (i64 (load am_indexed64:$addr)))),
1175            (LDRDui am_indexed64:$addr)>;
1176 def : Pat <(v2i64 (scalar_to_vector (i64 (load am_indexed64:$addr)))),
1177            (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
1178                           (LDRDui am_indexed64:$addr), dsub)>;
1179
1180 // Match all load 64 bits width whose type is compatible with FPR64
1181 def : Pat<(v2f32 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1182 def : Pat<(v1f64 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1183 def : Pat<(v8i8 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1184 def : Pat<(v4i16 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1185 def : Pat<(v2i32 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1186 def : Pat<(v1i64 (load am_indexed64:$addr)), (LDRDui am_indexed64:$addr)>;
1187
1188 // Match all load 128 bits width whose type is compatible with FPR128
1189 def : Pat<(v4f32 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1190 def : Pat<(v2f64 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1191 def : Pat<(v16i8 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1192 def : Pat<(v8i16 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1193 def : Pat<(v4i32 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1194 def : Pat<(v2i64 (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1195 def : Pat<(f128  (load am_indexed128:$addr)), (LDRQui am_indexed128:$addr)>;
1196
1197 def LDRHHui : LoadUI<0b01, 0, 0b01, GPR32, am_indexed16, "ldrh",
1198                      [(set GPR32:$Rt, (zextloadi16 am_indexed16:$addr))]>;
1199 def LDRBBui : LoadUI<0b00, 0, 0b01, GPR32, am_indexed8, "ldrb",
1200                      [(set GPR32:$Rt, (zextloadi8 am_indexed8:$addr))]>;
1201 // zextload -> i64
1202 def : Pat<(i64 (zextloadi8 am_indexed8:$addr)),
1203     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1204 def : Pat<(i64 (zextloadi16 am_indexed16:$addr)),
1205     (SUBREG_TO_REG (i64 0), (LDRHHui am_indexed16:$addr), sub_32)>;
1206
1207 // zextloadi1 -> zextloadi8
1208 def : Pat<(i32 (zextloadi1 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1209 def : Pat<(i64 (zextloadi1 am_indexed8:$addr)),
1210     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1211
1212 // extload -> zextload
1213 def : Pat<(i32 (extloadi16 am_indexed16:$addr)), (LDRHHui am_indexed16:$addr)>;
1214 def : Pat<(i32 (extloadi8 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1215 def : Pat<(i32 (extloadi1 am_indexed8:$addr)), (LDRBBui am_indexed8:$addr)>;
1216 def : Pat<(i64 (extloadi32 am_indexed32:$addr)),
1217     (SUBREG_TO_REG (i64 0), (LDRWui am_indexed32:$addr), sub_32)>;
1218 def : Pat<(i64 (extloadi16 am_indexed16:$addr)),
1219     (SUBREG_TO_REG (i64 0), (LDRHHui am_indexed16:$addr), sub_32)>;
1220 def : Pat<(i64 (extloadi8 am_indexed8:$addr)),
1221     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1222 def : Pat<(i64 (extloadi1 am_indexed8:$addr)),
1223     (SUBREG_TO_REG (i64 0), (LDRBBui am_indexed8:$addr), sub_32)>;
1224
1225 // load sign-extended half-word
1226 def LDRSHWui : LoadUI<0b01, 0, 0b11, GPR32, am_indexed16, "ldrsh",
1227                       [(set GPR32:$Rt, (sextloadi16 am_indexed16:$addr))]>;
1228 def LDRSHXui : LoadUI<0b01, 0, 0b10, GPR64, am_indexed16, "ldrsh",
1229                       [(set GPR64:$Rt, (sextloadi16 am_indexed16:$addr))]>;
1230
1231 // load sign-extended byte
1232 def LDRSBWui : LoadUI<0b00, 0, 0b11, GPR32, am_indexed8, "ldrsb",
1233                       [(set GPR32:$Rt, (sextloadi8 am_indexed8:$addr))]>;
1234 def LDRSBXui : LoadUI<0b00, 0, 0b10, GPR64, am_indexed8, "ldrsb",
1235                       [(set GPR64:$Rt, (sextloadi8 am_indexed8:$addr))]>;
1236
1237 // load sign-extended word
1238 def LDRSWui  : LoadUI<0b10, 0, 0b10, GPR64, am_indexed32, "ldrsw",
1239                       [(set GPR64:$Rt, (sextloadi32 am_indexed32:$addr))]>;
1240
1241 // load zero-extended word
1242 def : Pat<(i64 (zextloadi32 am_indexed32:$addr)),
1243  (SUBREG_TO_REG (i64 0), (LDRWui am_indexed32:$addr), sub_32)>;
1244
1245 // Pre-fetch.
1246 def PRFMui : PrefetchUI<0b11, 0, 0b10, "prfm",
1247                         [(ARM64Prefetch imm:$Rt, am_indexed64:$addr)]>;
1248
1249 //---
1250 // (literal)
1251 def LDRWl : LoadLiteral<0b00, 0, GPR32, "ldr">;
1252 def LDRXl : LoadLiteral<0b01, 0, GPR64, "ldr">;
1253 def LDRSl : LoadLiteral<0b00, 1, FPR32, "ldr">;
1254 def LDRDl : LoadLiteral<0b01, 1, FPR64, "ldr">;
1255 def LDRQl : LoadLiteral<0b10, 1, FPR128, "ldr">;
1256
1257 // load sign-extended word
1258 def LDRSWl : LoadLiteral<0b10, 0, GPR64, "ldrsw">;
1259
1260 // prefetch
1261 def PRFMl : PrefetchLiteral<0b11, 0, "prfm", []>;
1262 //                   [(ARM64Prefetch imm:$Rt, tglobaladdr:$label)]>;
1263
1264 //---
1265 // (unscaled immediate)
1266 def LDURXi : LoadUnscaled<0b11, 0, 0b01, GPR64, am_unscaled64, "ldur",
1267                           [(set GPR64:$Rt, (load am_unscaled64:$addr))]>;
1268 def LDURWi : LoadUnscaled<0b10, 0, 0b01, GPR32, am_unscaled32, "ldur",
1269                           [(set GPR32:$Rt, (load am_unscaled32:$addr))]>;
1270 def LDURBi : LoadUnscaled<0b00, 1, 0b01, FPR8,  am_unscaled8, "ldur",
1271                           [(set FPR8:$Rt, (load am_unscaled8:$addr))]>;
1272 def LDURHi : LoadUnscaled<0b01, 1, 0b01, FPR16, am_unscaled16, "ldur",
1273                           [(set (f16 FPR16:$Rt), (load am_unscaled16:$addr))]>;
1274 def LDURSi : LoadUnscaled<0b10, 1, 0b01, FPR32, am_unscaled32, "ldur",
1275                           [(set (f32 FPR32:$Rt), (load am_unscaled32:$addr))]>;
1276 def LDURDi : LoadUnscaled<0b11, 1, 0b01, FPR64, am_unscaled64, "ldur",
1277                           [(set (f64 FPR64:$Rt), (load am_unscaled64:$addr))]>;
1278 def LDURQi : LoadUnscaled<0b00, 1, 0b11, FPR128, am_unscaled128, "ldur",
1279                         [(set (v2f64 FPR128:$Rt), (load am_unscaled128:$addr))]>;
1280
1281 def LDURHHi
1282     : LoadUnscaled<0b01, 0, 0b01, GPR32, am_unscaled16, "ldurh",
1283                    [(set GPR32:$Rt, (zextloadi16 am_unscaled16:$addr))]>;
1284 def LDURBBi
1285     : LoadUnscaled<0b00, 0, 0b01, GPR32, am_unscaled8, "ldurb",
1286                    [(set GPR32:$Rt, (zextloadi8 am_unscaled8:$addr))]>;
1287
1288 // Match all load 64 bits width whose type is compatible with FPR64
1289 def : Pat<(v2f32 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1290 def : Pat<(v1f64 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1291 def : Pat<(v8i8 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1292 def : Pat<(v4i16 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1293 def : Pat<(v2i32 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1294 def : Pat<(v1i64 (load am_unscaled64:$addr)), (LDURDi am_unscaled64:$addr)>;
1295
1296 // Match all load 128 bits width whose type is compatible with FPR128
1297 def : Pat<(v4f32 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1298 def : Pat<(v2f64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1299 def : Pat<(v16i8 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1300 def : Pat<(v8i16 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1301 def : Pat<(v4i32 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1302 def : Pat<(v2i64 (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1303 def : Pat<(f128  (load am_unscaled128:$addr)), (LDURQi am_unscaled128:$addr)>;
1304
1305 //  anyext -> zext
1306 def : Pat<(i32 (extloadi16 am_unscaled16:$addr)), (LDURHHi am_unscaled16:$addr)>;
1307 def : Pat<(i32 (extloadi8 am_unscaled8:$addr)), (LDURBBi am_unscaled8:$addr)>;
1308 def : Pat<(i32 (extloadi1 am_unscaled8:$addr)), (LDURBBi am_unscaled8:$addr)>;
1309 def : Pat<(i64 (extloadi32 am_unscaled32:$addr)),
1310     (SUBREG_TO_REG (i64 0), (LDURWi am_unscaled32:$addr), sub_32)>;
1311 def : Pat<(i64 (extloadi16 am_unscaled16:$addr)),
1312     (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1313 def : Pat<(i64 (extloadi8 am_unscaled8:$addr)),
1314     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1315 def : Pat<(i64 (extloadi1 am_unscaled8:$addr)),
1316     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1317 // unscaled zext
1318 def : Pat<(i32 (zextloadi16 am_unscaled16:$addr)),
1319     (LDURHHi am_unscaled16:$addr)>;
1320 def : Pat<(i32 (zextloadi8 am_unscaled8:$addr)),
1321     (LDURBBi am_unscaled8:$addr)>;
1322 def : Pat<(i32 (zextloadi1 am_unscaled8:$addr)),
1323     (LDURBBi am_unscaled8:$addr)>;
1324 def : Pat<(i64 (zextloadi32 am_unscaled32:$addr)),
1325     (SUBREG_TO_REG (i64 0), (LDURWi am_unscaled32:$addr), sub_32)>;
1326 def : Pat<(i64 (zextloadi16 am_unscaled16:$addr)),
1327     (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1328 def : Pat<(i64 (zextloadi8 am_unscaled8:$addr)),
1329     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1330 def : Pat<(i64 (zextloadi1 am_unscaled8:$addr)),
1331     (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1332
1333
1334 //---
1335 // LDR mnemonics fall back to LDUR for negative or unaligned offsets.
1336
1337 // Define new assembler match classes as we want to only match these when
1338 // the don't otherwise match the scaled addressing mode for LDR/STR. Don't
1339 // associate a DiagnosticType either, as we want the diagnostic for the
1340 // canonical form (the scaled operand) to take precedence.
1341 def MemoryUnscaledFB8Operand : AsmOperandClass {
1342   let Name = "MemoryUnscaledFB8";
1343   let RenderMethod = "addMemoryUnscaledOperands";
1344 }
1345 def MemoryUnscaledFB16Operand : AsmOperandClass {
1346   let Name = "MemoryUnscaledFB16";
1347   let RenderMethod = "addMemoryUnscaledOperands";
1348 }
1349 def MemoryUnscaledFB32Operand : AsmOperandClass {
1350   let Name = "MemoryUnscaledFB32";
1351   let RenderMethod = "addMemoryUnscaledOperands";
1352 }
1353 def MemoryUnscaledFB64Operand : AsmOperandClass {
1354   let Name = "MemoryUnscaledFB64";
1355   let RenderMethod = "addMemoryUnscaledOperands";
1356 }
1357 def MemoryUnscaledFB128Operand : AsmOperandClass {
1358   let Name = "MemoryUnscaledFB128";
1359   let RenderMethod = "addMemoryUnscaledOperands";
1360 }
1361 def am_unscaled_fb8 : Operand<i64> {
1362   let ParserMatchClass = MemoryUnscaledFB8Operand;
1363   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1364 }
1365 def am_unscaled_fb16 : Operand<i64> {
1366   let ParserMatchClass = MemoryUnscaledFB16Operand;
1367   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1368 }
1369 def am_unscaled_fb32 : Operand<i64> {
1370   let ParserMatchClass = MemoryUnscaledFB32Operand;
1371   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1372 }
1373 def am_unscaled_fb64 : Operand<i64> {
1374   let ParserMatchClass = MemoryUnscaledFB64Operand;
1375   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1376 }
1377 def am_unscaled_fb128 : Operand<i64> {
1378   let ParserMatchClass = MemoryUnscaledFB128Operand;
1379   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
1380 }
1381 def : InstAlias<"ldr $Rt, $addr", (LDURXi GPR64:$Rt, am_unscaled_fb64:$addr)>;
1382 def : InstAlias<"ldr $Rt, $addr", (LDURWi GPR32:$Rt, am_unscaled_fb32:$addr)>;
1383 def : InstAlias<"ldr $Rt, $addr", (LDURBi FPR8:$Rt, am_unscaled_fb8:$addr)>;
1384 def : InstAlias<"ldr $Rt, $addr", (LDURHi FPR16:$Rt, am_unscaled_fb16:$addr)>;
1385 def : InstAlias<"ldr $Rt, $addr", (LDURSi FPR32:$Rt, am_unscaled_fb32:$addr)>;
1386 def : InstAlias<"ldr $Rt, $addr", (LDURDi FPR64:$Rt, am_unscaled_fb64:$addr)>;
1387 def : InstAlias<"ldr $Rt, $addr", (LDURQi FPR128:$Rt, am_unscaled_fb128:$addr)>;
1388
1389 // zextload -> i64
1390 def : Pat<(i64 (zextloadi8 am_unscaled8:$addr)),
1391   (SUBREG_TO_REG (i64 0), (LDURBBi am_unscaled8:$addr), sub_32)>;
1392 def : Pat<(i64 (zextloadi16 am_unscaled16:$addr)),
1393   (SUBREG_TO_REG (i64 0), (LDURHHi am_unscaled16:$addr), sub_32)>;
1394
1395 // load sign-extended half-word
1396 def LDURSHWi
1397     : LoadUnscaled<0b01, 0, 0b11, GPR32, am_unscaled16, "ldursh",
1398                    [(set GPR32:$Rt, (sextloadi16 am_unscaled16:$addr))]>;
1399 def LDURSHXi
1400     : LoadUnscaled<0b01, 0, 0b10, GPR64, am_unscaled16, "ldursh",
1401                    [(set GPR64:$Rt, (sextloadi16 am_unscaled16:$addr))]>;
1402
1403 // load sign-extended byte
1404 def LDURSBWi
1405     : LoadUnscaled<0b00, 0, 0b11, GPR32, am_unscaled8, "ldursb",
1406                    [(set GPR32:$Rt, (sextloadi8 am_unscaled8:$addr))]>;
1407 def LDURSBXi
1408     : LoadUnscaled<0b00, 0, 0b10, GPR64, am_unscaled8, "ldursb",
1409                    [(set GPR64:$Rt, (sextloadi8 am_unscaled8:$addr))]>;
1410
1411 // load sign-extended word
1412 def LDURSWi
1413     : LoadUnscaled<0b10, 0, 0b10, GPR64, am_unscaled32, "ldursw",
1414                    [(set GPR64:$Rt, (sextloadi32 am_unscaled32:$addr))]>;
1415
1416 // zero and sign extending aliases from generic LDR* mnemonics to LDUR*.
1417 def : InstAlias<"ldrb $Rt, $addr", (LDURBBi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1418 def : InstAlias<"ldrh $Rt, $addr", (LDURHHi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1419 def : InstAlias<"ldrsb $Rt, $addr", (LDURSBWi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1420 def : InstAlias<"ldrsb $Rt, $addr", (LDURSBXi GPR64:$Rt, am_unscaled_fb8:$addr)>;
1421 def : InstAlias<"ldrsh $Rt, $addr", (LDURSHWi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1422 def : InstAlias<"ldrsh $Rt, $addr", (LDURSHXi GPR64:$Rt, am_unscaled_fb16:$addr)>;
1423 def : InstAlias<"ldrsw $Rt, $addr", (LDURSWi GPR64:$Rt, am_unscaled_fb32:$addr)>;
1424
1425 // Pre-fetch.
1426 def PRFUMi : PrefetchUnscaled<0b11, 0, 0b10, "prfum",
1427                                [(ARM64Prefetch imm:$Rt, am_unscaled64:$addr)]>;
1428
1429 //---
1430 // (unscaled immediate, unprivileged)
1431 def LDTRXi : LoadUnprivileged<0b11, 0, 0b01, GPR64, "ldtr">;
1432 def LDTRWi : LoadUnprivileged<0b10, 0, 0b01, GPR32, "ldtr">;
1433
1434 def LDTRHi : LoadUnprivileged<0b01, 0, 0b01, GPR32, "ldtrh">;
1435 def LDTRBi : LoadUnprivileged<0b00, 0, 0b01, GPR32, "ldtrb">;
1436
1437 // load sign-extended half-word
1438 def LDTRSHWi : LoadUnprivileged<0b01, 0, 0b11, GPR32, "ldtrsh">;
1439 def LDTRSHXi : LoadUnprivileged<0b01, 0, 0b10, GPR64, "ldtrsh">;
1440
1441 // load sign-extended byte
1442 def LDTRSBWi : LoadUnprivileged<0b00, 0, 0b11, GPR32, "ldtrsb">;
1443 def LDTRSBXi : LoadUnprivileged<0b00, 0, 0b10, GPR64, "ldtrsb">;
1444
1445 // load sign-extended word
1446 def LDTRSWi  : LoadUnprivileged<0b10, 0, 0b10, GPR64, "ldtrsw">;
1447
1448 //---
1449 // (immediate pre-indexed)
1450 def LDRWpre : LoadPreIdx<0b10, 0, 0b01, GPR32, "ldr">;
1451 def LDRXpre : LoadPreIdx<0b11, 0, 0b01, GPR64, "ldr">;
1452 def LDRBpre : LoadPreIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1453 def LDRHpre : LoadPreIdx<0b01, 1, 0b01, FPR16, "ldr">;
1454 def LDRSpre : LoadPreIdx<0b10, 1, 0b01, FPR32, "ldr">;
1455 def LDRDpre : LoadPreIdx<0b11, 1, 0b01, FPR64, "ldr">;
1456 def LDRQpre : LoadPreIdx<0b00, 1, 0b11, FPR128, "ldr">;
1457
1458 // load sign-extended half-word
1459 def LDRSHWpre : LoadPreIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1460 def LDRSHXpre : LoadPreIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1461
1462 // load sign-extended byte
1463 def LDRSBWpre : LoadPreIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1464 def LDRSBXpre : LoadPreIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1465
1466 // load zero-extended byte
1467 def LDRBBpre : LoadPreIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1468 def LDRHHpre : LoadPreIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1469
1470 // load sign-extended word
1471 def LDRSWpre : LoadPreIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1472
1473 // ISel pseudos and patterns. See expanded comment on LoadPreIdxPseudo.
1474 def LDRDpre_isel  : LoadPreIdxPseudo<FPR64>;
1475 def LDRSpre_isel  : LoadPreIdxPseudo<FPR32>;
1476 def LDRXpre_isel  : LoadPreIdxPseudo<GPR64>;
1477 def LDRWpre_isel  : LoadPreIdxPseudo<GPR32>;
1478 def LDRHHpre_isel : LoadPreIdxPseudo<GPR32>;
1479 def LDRBBpre_isel : LoadPreIdxPseudo<GPR32>;
1480
1481 def LDRSWpre_isel : LoadPreIdxPseudo<GPR64>;
1482 def LDRSHWpre_isel : LoadPreIdxPseudo<GPR32>;
1483 def LDRSHXpre_isel : LoadPreIdxPseudo<GPR64>;
1484 def LDRSBWpre_isel : LoadPreIdxPseudo<GPR32>;
1485 def LDRSBXpre_isel : LoadPreIdxPseudo<GPR64>;
1486
1487 //---
1488 // (immediate post-indexed)
1489 def LDRWpost : LoadPostIdx<0b10, 0, 0b01, GPR32, "ldr">;
1490 def LDRXpost : LoadPostIdx<0b11, 0, 0b01, GPR64, "ldr">;
1491 def LDRBpost : LoadPostIdx<0b00, 1, 0b01, FPR8,  "ldr">;
1492 def LDRHpost : LoadPostIdx<0b01, 1, 0b01, FPR16, "ldr">;
1493 def LDRSpost : LoadPostIdx<0b10, 1, 0b01, FPR32, "ldr">;
1494 def LDRDpost : LoadPostIdx<0b11, 1, 0b01, FPR64, "ldr">;
1495 def LDRQpost : LoadPostIdx<0b00, 1, 0b11, FPR128, "ldr">;
1496
1497 // load sign-extended half-word
1498 def LDRSHWpost : LoadPostIdx<0b01, 0, 0b11, GPR32, "ldrsh">;
1499 def LDRSHXpost : LoadPostIdx<0b01, 0, 0b10, GPR64, "ldrsh">;
1500
1501 // load sign-extended byte
1502 def LDRSBWpost : LoadPostIdx<0b00, 0, 0b11, GPR32, "ldrsb">;
1503 def LDRSBXpost : LoadPostIdx<0b00, 0, 0b10, GPR64, "ldrsb">;
1504
1505 // load zero-extended byte
1506 def LDRBBpost : LoadPostIdx<0b00, 0, 0b01, GPR32, "ldrb">;
1507 def LDRHHpost : LoadPostIdx<0b01, 0, 0b01, GPR32, "ldrh">;
1508
1509 // load sign-extended word
1510 def LDRSWpost : LoadPostIdx<0b10, 0, 0b10, GPR64, "ldrsw">;
1511
1512 // ISel pseudos and patterns. See expanded comment on LoadPostIdxPseudo.
1513 def LDRDpost_isel  : LoadPostIdxPseudo<FPR64>;
1514 def LDRSpost_isel  : LoadPostIdxPseudo<FPR32>;
1515 def LDRXpost_isel  : LoadPostIdxPseudo<GPR64>;
1516 def LDRWpost_isel  : LoadPostIdxPseudo<GPR32>;
1517 def LDRHHpost_isel : LoadPostIdxPseudo<GPR32>;
1518 def LDRBBpost_isel : LoadPostIdxPseudo<GPR32>;
1519
1520 def LDRSWpost_isel : LoadPostIdxPseudo<GPR64>;
1521 def LDRSHWpost_isel : LoadPostIdxPseudo<GPR32>;
1522 def LDRSHXpost_isel : LoadPostIdxPseudo<GPR64>;
1523 def LDRSBWpost_isel : LoadPostIdxPseudo<GPR32>;
1524 def LDRSBXpost_isel : LoadPostIdxPseudo<GPR64>;
1525
1526 //===----------------------------------------------------------------------===//
1527 // Store instructions.
1528 //===----------------------------------------------------------------------===//
1529
1530 // Pair (indexed, offset)
1531 // FIXME: Use dedicated range-checked addressing mode operand here.
1532 def STPWi : StorePairOffset<0b00, 0, GPR32, am_indexed32simm7, "stp">;
1533 def STPXi : StorePairOffset<0b10, 0, GPR64, am_indexed64simm7, "stp">;
1534 def STPSi : StorePairOffset<0b00, 1, FPR32, am_indexed32simm7, "stp">;
1535 def STPDi : StorePairOffset<0b01, 1, FPR64, am_indexed64simm7, "stp">;
1536 def STPQi : StorePairOffset<0b10, 1, FPR128, am_indexed128simm7, "stp">;
1537
1538 // Pair (pre-indexed)
1539 def STPWpre : StorePairPreIdx<0b00, 0, GPR32, am_indexed32simm7_wb, "stp">;
1540 def STPXpre : StorePairPreIdx<0b10, 0, GPR64, am_indexed64simm7_wb, "stp">;
1541 def STPSpre : StorePairPreIdx<0b00, 1, FPR32, am_indexed32simm7_wb, "stp">;
1542 def STPDpre : StorePairPreIdx<0b01, 1, FPR64, am_indexed64simm7_wb, "stp">;
1543 def STPQpre : StorePairPreIdx<0b10, 1, FPR128, am_indexed128simm7_wb, "stp">;
1544
1545 // Pair (pre-indexed)
1546 def STPWpost : StorePairPostIdx<0b00, 0, GPR32, simm7s4, "stp">;
1547 def STPXpost : StorePairPostIdx<0b10, 0, GPR64, simm7s8, "stp">;
1548 def STPSpost : StorePairPostIdx<0b00, 1, FPR32, simm7s4, "stp">;
1549 def STPDpost : StorePairPostIdx<0b01, 1, FPR64, simm7s8, "stp">;
1550 def STPQpost : StorePairPostIdx<0b10, 1, FPR128, simm7s16, "stp">;
1551
1552 // Pair (no allocate)
1553 def STNPWi : StorePairNoAlloc<0b00, 0, GPR32, am_indexed32simm7, "stnp">;
1554 def STNPXi : StorePairNoAlloc<0b10, 0, GPR64, am_indexed64simm7, "stnp">;
1555 def STNPSi : StorePairNoAlloc<0b00, 1, FPR32, am_indexed32simm7, "stnp">;
1556 def STNPDi : StorePairNoAlloc<0b01, 1, FPR64, am_indexed64simm7, "stnp">;
1557 def STNPQi : StorePairNoAlloc<0b10, 1, FPR128, am_indexed128simm7, "stnp">;
1558
1559 //---
1560 // (Register offset)
1561
1562 let AddedComplexity = 10 in {
1563
1564 // Integer
1565 def STRHHro : Store16RO<0b01, 0, 0b00, GPR32, "strh",
1566                             [(truncstorei16 GPR32:$Rt, ro_indexed16:$addr)]>;
1567 def STRBBro : Store8RO<0b00,  0, 0b00, GPR32, "strb",
1568                             [(truncstorei8 GPR32:$Rt, ro_indexed8:$addr)]>;
1569 def STRWro  : Store32RO<0b10,   0, 0b00, GPR32, "str",
1570                             [(store GPR32:$Rt, ro_indexed32:$addr)]>;
1571 def STRXro  : Store64RO<0b11,   0, 0b00, GPR64, "str",
1572                             [(store GPR64:$Rt, ro_indexed64:$addr)]>;
1573
1574 // truncstore i64
1575 def : Pat<(truncstorei8 GPR64:$Rt, ro_indexed8:$addr),
1576            (STRBBro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed8:$addr)>;
1577 def : Pat<(truncstorei16 GPR64:$Rt, ro_indexed16:$addr),
1578            (STRHHro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed16:$addr)>;
1579 def : Pat<(truncstorei32 GPR64:$Rt, ro_indexed32:$addr),
1580            (STRWro (EXTRACT_SUBREG GPR64:$Rt, sub_32), ro_indexed32:$addr)>;
1581
1582
1583 // Floating-point
1584 def STRBro : Store8RO<0b00,  1, 0b00, FPR8,  "str",
1585                             [(store FPR8:$Rt, ro_indexed8:$addr)]>;
1586 def STRHro : Store16RO<0b01, 1, 0b00, FPR16, "str",
1587                             [(store (f16 FPR16:$Rt), ro_indexed16:$addr)]>;
1588 def STRSro : Store32RO<0b10,   1, 0b00, FPR32, "str",
1589                             [(store (f32 FPR32:$Rt), ro_indexed32:$addr)]>;
1590 def STRDro : Store64RO<0b11,   1, 0b00, FPR64, "str",
1591                             [(store (f64 FPR64:$Rt), ro_indexed64:$addr)]>;
1592 def STRQro : Store128RO<0b00,   1, 0b10, FPR128, "str", []> {
1593   let mayStore = 1;
1594 }
1595
1596 // Match all store 64 bits width whose type is compatible with FPR64
1597 def : Pat<(store (v2f32 FPR64:$Rn), ro_indexed64:$addr),
1598           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1599 def : Pat<(store (v1f64 FPR64:$Rn), ro_indexed64:$addr),
1600           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1601 def : Pat<(store (v8i8 FPR64:$Rn), ro_indexed64:$addr),
1602           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1603 def : Pat<(store (v4i16 FPR64:$Rn), ro_indexed64:$addr),
1604           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1605 def : Pat<(store (v2i32 FPR64:$Rn), ro_indexed64:$addr),
1606           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1607 def : Pat<(store (v1i64 FPR64:$Rn), ro_indexed64:$addr),
1608           (STRDro FPR64:$Rn, ro_indexed64:$addr)>;
1609
1610 // Match all store 128 bits width whose type is compatible with FPR128
1611 def : Pat<(store (v4f32 FPR128:$Rn), ro_indexed128:$addr),
1612           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1613 def : Pat<(store (v2f64 FPR128:$Rn), ro_indexed128:$addr),
1614           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1615 def : Pat<(store (v16i8 FPR128:$Rn), ro_indexed128:$addr),
1616           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1617 def : Pat<(store (v8i16 FPR128:$Rn), ro_indexed128:$addr),
1618           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1619 def : Pat<(store (v4i32 FPR128:$Rn), ro_indexed128:$addr),
1620           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1621 def : Pat<(store (v2i64 FPR128:$Rn), ro_indexed128:$addr),
1622           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1623 def : Pat<(store (f128 FPR128:$Rn),  ro_indexed128:$addr),
1624           (STRQro FPR128:$Rn, ro_indexed128:$addr)>;
1625
1626 //---
1627 // (unsigned immediate)
1628 def STRXui : StoreUI<0b11, 0, 0b00, GPR64, am_indexed64, "str",
1629                      [(store GPR64:$Rt, am_indexed64:$addr)]>;
1630 def STRWui : StoreUI<0b10, 0, 0b00, GPR32, am_indexed32, "str",
1631                      [(store GPR32:$Rt, am_indexed32:$addr)]>;
1632 def STRBui : StoreUI<0b00, 1, 0b00, FPR8, am_indexed8, "str",
1633                      [(store FPR8:$Rt, am_indexed8:$addr)]>;
1634 def STRHui : StoreUI<0b01, 1, 0b00, FPR16, am_indexed16, "str",
1635                      [(store (f16 FPR16:$Rt), am_indexed16:$addr)]>;
1636 def STRSui : StoreUI<0b10, 1, 0b00, FPR32, am_indexed32, "str",
1637                      [(store (f32 FPR32:$Rt), am_indexed32:$addr)]>;
1638 def STRDui : StoreUI<0b11, 1, 0b00, FPR64, am_indexed64, "str",
1639                      [(store (f64 FPR64:$Rt), am_indexed64:$addr)]>;
1640 def STRQui : StoreUI<0b00, 1, 0b10, FPR128, am_indexed128, "str", []> {
1641   let mayStore = 1;
1642 }
1643
1644 // Match all store 64 bits width whose type is compatible with FPR64
1645 def : Pat<(store (v2f32 FPR64:$Rn), am_indexed64:$addr),
1646           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1647 def : Pat<(store (v1f64 FPR64:$Rn), am_indexed64:$addr),
1648           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1649 def : Pat<(store (v8i8 FPR64:$Rn), am_indexed64:$addr),
1650           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1651 def : Pat<(store (v4i16 FPR64:$Rn), am_indexed64:$addr),
1652           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1653 def : Pat<(store (v2i32 FPR64:$Rn), am_indexed64:$addr),
1654           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1655 def : Pat<(store (v1i64 FPR64:$Rn), am_indexed64:$addr),
1656           (STRDui FPR64:$Rn, am_indexed64:$addr)>;
1657
1658 // Match all store 128 bits width whose type is compatible with FPR128
1659 def : Pat<(store (v4f32 FPR128:$Rn), am_indexed128:$addr),
1660           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1661 def : Pat<(store (v2f64 FPR128:$Rn), am_indexed128:$addr),
1662           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1663 def : Pat<(store (v16i8 FPR128:$Rn), am_indexed128:$addr),
1664           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1665 def : Pat<(store (v8i16 FPR128:$Rn), am_indexed128:$addr),
1666           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1667 def : Pat<(store (v4i32 FPR128:$Rn), am_indexed128:$addr),
1668           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1669 def : Pat<(store (v2i64 FPR128:$Rn), am_indexed128:$addr),
1670           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1671 def : Pat<(store (f128  FPR128:$Rn), am_indexed128:$addr),
1672           (STRQui FPR128:$Rn, am_indexed128:$addr)>;
1673
1674 def STRHHui : StoreUI<0b01, 0, 0b00, GPR32, am_indexed16, "strh",
1675                       [(truncstorei16 GPR32:$Rt, am_indexed16:$addr)]>;
1676 def STRBBui : StoreUI<0b00, 0, 0b00, GPR32, am_indexed8,  "strb",
1677                       [(truncstorei8 GPR32:$Rt, am_indexed8:$addr)]>;
1678
1679 // truncstore i64
1680 def : Pat<(truncstorei32 GPR64:$Rt, am_indexed32:$addr),
1681   (STRWui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed32:$addr)>;
1682 def : Pat<(truncstorei16 GPR64:$Rt, am_indexed16:$addr),
1683   (STRHHui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed16:$addr)>;
1684 def : Pat<(truncstorei8 GPR64:$Rt, am_indexed8:$addr),
1685   (STRBBui (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_indexed8:$addr)>;
1686
1687 } // AddedComplexity = 10
1688
1689 //---
1690 // (unscaled immediate)
1691 def STURXi : StoreUnscaled<0b11, 0, 0b00, GPR64, am_unscaled64, "stur",
1692                            [(store GPR64:$Rt, am_unscaled64:$addr)]>;
1693 def STURWi : StoreUnscaled<0b10, 0, 0b00, GPR32, am_unscaled32, "stur",
1694                            [(store GPR32:$Rt, am_unscaled32:$addr)]>;
1695 def STURBi : StoreUnscaled<0b00, 1, 0b00, FPR8,  am_unscaled8, "stur",
1696                            [(store FPR8:$Rt, am_unscaled8:$addr)]>;
1697 def STURHi : StoreUnscaled<0b01, 1, 0b00, FPR16, am_unscaled16, "stur",
1698                            [(store (f16 FPR16:$Rt), am_unscaled16:$addr)]>;
1699 def STURSi : StoreUnscaled<0b10, 1, 0b00, FPR32, am_unscaled32, "stur",
1700                            [(store (f32 FPR32:$Rt), am_unscaled32:$addr)]>;
1701 def STURDi : StoreUnscaled<0b11, 1, 0b00, FPR64, am_unscaled64, "stur",
1702                            [(store (f64 FPR64:$Rt), am_unscaled64:$addr)]>;
1703 def STURQi : StoreUnscaled<0b00, 1, 0b10, FPR128, am_unscaled128, "stur",
1704                            [(store (v2f64 FPR128:$Rt), am_unscaled128:$addr)]>;
1705 def STURHHi : StoreUnscaled<0b01, 0, 0b00, GPR32, am_unscaled16, "sturh",
1706                             [(truncstorei16 GPR32:$Rt, am_unscaled16:$addr)]>;
1707 def STURBBi : StoreUnscaled<0b00, 0, 0b00, GPR32, am_unscaled8, "sturb",
1708                             [(truncstorei8 GPR32:$Rt, am_unscaled8:$addr)]>;
1709
1710 // Match all store 64 bits width whose type is compatible with FPR64
1711 def : Pat<(store (v2f32 FPR64:$Rn), am_unscaled64:$addr),
1712           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1713 def : Pat<(store (v1f64 FPR64:$Rn), am_unscaled64:$addr),
1714           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1715 def : Pat<(store (v8i8 FPR64:$Rn), am_unscaled64:$addr),
1716           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1717 def : Pat<(store (v4i16 FPR64:$Rn), am_unscaled64:$addr),
1718           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1719 def : Pat<(store (v2i32 FPR64:$Rn), am_unscaled64:$addr),
1720           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1721 def : Pat<(store (v1i64 FPR64:$Rn), am_unscaled64:$addr),
1722           (STURDi FPR64:$Rn, am_unscaled64:$addr)>;
1723
1724 // Match all store 128 bits width whose type is compatible with FPR128
1725 def : Pat<(store (v4f32 FPR128:$Rn), am_unscaled128:$addr),
1726           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1727 def : Pat<(store (v2f64 FPR128:$Rn), am_unscaled128:$addr),
1728           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1729 def : Pat<(store (v16i8 FPR128:$Rn), am_unscaled128:$addr),
1730           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1731 def : Pat<(store (v8i16 FPR128:$Rn), am_unscaled128:$addr),
1732           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1733 def : Pat<(store (v4i32 FPR128:$Rn), am_unscaled128:$addr),
1734           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1735 def : Pat<(store (v2i64 FPR128:$Rn), am_unscaled128:$addr),
1736           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1737 def : Pat<(store (f128  FPR128:$Rn), am_unscaled128:$addr),
1738           (STURQi FPR128:$Rn, am_unscaled128:$addr)>;
1739
1740 // unscaled i64 truncating stores
1741 def : Pat<(truncstorei32 GPR64:$Rt, am_unscaled32:$addr),
1742   (STURWi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled32:$addr)>;
1743 def : Pat<(truncstorei16 GPR64:$Rt, am_unscaled16:$addr),
1744   (STURHHi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled16:$addr)>;
1745 def : Pat<(truncstorei8 GPR64:$Rt, am_unscaled8:$addr),
1746   (STURBBi (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_unscaled8:$addr)>;
1747
1748 //---
1749 // STR mnemonics fall back to STUR for negative or unaligned offsets.
1750 def : InstAlias<"str $Rt, $addr", (STURXi GPR64:$Rt, am_unscaled_fb64:$addr)>;
1751 def : InstAlias<"str $Rt, $addr", (STURWi GPR32:$Rt, am_unscaled_fb32:$addr)>;
1752 def : InstAlias<"str $Rt, $addr", (STURBi FPR8:$Rt, am_unscaled_fb8:$addr)>;
1753 def : InstAlias<"str $Rt, $addr", (STURHi FPR16:$Rt, am_unscaled_fb16:$addr)>;
1754 def : InstAlias<"str $Rt, $addr", (STURSi FPR32:$Rt, am_unscaled_fb32:$addr)>;
1755 def : InstAlias<"str $Rt, $addr", (STURDi FPR64:$Rt, am_unscaled_fb64:$addr)>;
1756 def : InstAlias<"str $Rt, $addr", (STURQi FPR128:$Rt, am_unscaled_fb128:$addr)>;
1757
1758 def : InstAlias<"strb $Rt, $addr", (STURBBi GPR32:$Rt, am_unscaled_fb8:$addr)>;
1759 def : InstAlias<"strh $Rt, $addr", (STURHHi GPR32:$Rt, am_unscaled_fb16:$addr)>;
1760
1761 //---
1762 // (unscaled immediate, unprivileged)
1763 def STTRWi : StoreUnprivileged<0b10, 0, 0b00, GPR32, "sttr">;
1764 def STTRXi : StoreUnprivileged<0b11, 0, 0b00, GPR64, "sttr">;
1765
1766 def STTRHi : StoreUnprivileged<0b01, 0, 0b00, GPR32, "sttrh">;
1767 def STTRBi : StoreUnprivileged<0b00, 0, 0b00, GPR32, "sttrb">;
1768
1769 //---
1770 // (immediate pre-indexed)
1771 def STRWpre : StorePreIdx<0b10, 0, 0b00, GPR32, "str">;
1772 def STRXpre : StorePreIdx<0b11, 0, 0b00, GPR64, "str">;
1773 def STRBpre : StorePreIdx<0b00, 1, 0b00, FPR8,  "str">;
1774 def STRHpre : StorePreIdx<0b01, 1, 0b00, FPR16, "str">;
1775 def STRSpre : StorePreIdx<0b10, 1, 0b00, FPR32, "str">;
1776 def STRDpre : StorePreIdx<0b11, 1, 0b00, FPR64, "str">;
1777 def STRQpre : StorePreIdx<0b00, 1, 0b10, FPR128, "str">;
1778
1779 def STRBBpre : StorePreIdx<0b00, 0, 0b00, GPR32, "strb">;
1780 def STRHHpre : StorePreIdx<0b01, 0, 0b00, GPR32, "strh">;
1781
1782 // ISel pseudos and patterns. See expanded comment on StorePreIdxPseudo.
1783 defm STRDpre : StorePreIdxPseudo<FPR64, f64, pre_store>;
1784 defm STRSpre : StorePreIdxPseudo<FPR32, f32, pre_store>;
1785 defm STRXpre : StorePreIdxPseudo<GPR64, i64, pre_store>;
1786 defm STRWpre : StorePreIdxPseudo<GPR32, i32, pre_store>;
1787 defm STRHHpre : StorePreIdxPseudo<GPR32, i32, pre_truncsti16>;
1788 defm STRBBpre : StorePreIdxPseudo<GPR32, i32, pre_truncsti8>;
1789 // truncstore i64
1790 def : Pat<(pre_truncsti32 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1791   (STRWpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1792                   simm9:$off)>;
1793 def : Pat<(pre_truncsti16 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1794   (STRHHpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1795                   simm9:$off)>;
1796 def : Pat<(pre_truncsti8 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1797   (STRBBpre_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1798                   simm9:$off)>;
1799
1800 //---
1801 // (immediate post-indexed)
1802 def STRWpost : StorePostIdx<0b10, 0, 0b00, GPR32, "str">;
1803 def STRXpost : StorePostIdx<0b11, 0, 0b00, GPR64, "str">;
1804 def STRBpost : StorePostIdx<0b00, 1, 0b00, FPR8,  "str">;
1805 def STRHpost : StorePostIdx<0b01, 1, 0b00, FPR16, "str">;
1806 def STRSpost : StorePostIdx<0b10, 1, 0b00, FPR32, "str">;
1807 def STRDpost : StorePostIdx<0b11, 1, 0b00, FPR64, "str">;
1808 def STRQpost : StorePostIdx<0b00, 1, 0b10, FPR128, "str">;
1809
1810 def STRBBpost : StorePostIdx<0b00, 0, 0b00, GPR32, "strb">;
1811 def STRHHpost : StorePostIdx<0b01, 0, 0b00, GPR32, "strh">;
1812
1813 // ISel pseudos and patterns. See expanded comment on StorePostIdxPseudo.
1814 defm STRDpost : StorePostIdxPseudo<FPR64, f64, post_store, STRDpost>;
1815 defm STRSpost : StorePostIdxPseudo<FPR32, f32, post_store, STRSpost>;
1816 defm STRXpost : StorePostIdxPseudo<GPR64, i64, post_store, STRXpost>;
1817 defm STRWpost : StorePostIdxPseudo<GPR32, i32, post_store, STRWpost>;
1818 defm STRHHpost : StorePostIdxPseudo<GPR32, i32, post_truncsti16, STRHHpost>;
1819 defm STRBBpost : StorePostIdxPseudo<GPR32, i32, post_truncsti8, STRBBpost>;
1820 // truncstore i64
1821 def : Pat<(post_truncsti32 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1822   (STRWpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1823                   simm9:$off)>;
1824 def : Pat<(post_truncsti16 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1825   (STRHHpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1826                   simm9:$off)>;
1827 def : Pat<(post_truncsti8 GPR64:$Rt, am_noindex:$addr, simm9:$off),
1828   (STRBBpost_isel (EXTRACT_SUBREG GPR64:$Rt, sub_32), am_noindex:$addr,
1829                   simm9:$off)>;
1830
1831
1832 //===----------------------------------------------------------------------===//
1833 // Load/store exclusive instructions.
1834 //===----------------------------------------------------------------------===//
1835
1836 def LDARW  : LoadAcquire   <0b10, 1, 1, 0, 1, GPR32, "ldar">;
1837 def LDARX  : LoadAcquire   <0b11, 1, 1, 0, 1, GPR64, "ldar">;
1838 def LDARB  : LoadAcquire   <0b00, 1, 1, 0, 1, GPR32, "ldarb">;
1839 def LDARH  : LoadAcquire   <0b01, 1, 1, 0, 1, GPR32, "ldarh">;
1840
1841 def LDAXRW : LoadExclusive <0b10, 0, 1, 0, 1, GPR32, "ldaxr">;
1842 def LDAXRX : LoadExclusive <0b11, 0, 1, 0, 1, GPR64, "ldaxr">;
1843 def LDAXRB : LoadExclusive <0b00, 0, 1, 0, 1, GPR32, "ldaxrb">;
1844 def LDAXRH : LoadExclusive <0b01, 0, 1, 0, 1, GPR32, "ldaxrh">;
1845
1846 def LDXRW  : LoadExclusive <0b10, 0, 1, 0, 0, GPR32, "ldxr">;
1847 def LDXRX  : LoadExclusive <0b11, 0, 1, 0, 0, GPR64, "ldxr">;
1848 def LDXRB  : LoadExclusive <0b00, 0, 1, 0, 0, GPR32, "ldxrb">;
1849 def LDXRH  : LoadExclusive <0b01, 0, 1, 0, 0, GPR32, "ldxrh">;
1850
1851 def STLRW  : StoreRelease  <0b10, 1, 0, 0, 1, GPR32, "stlr">;
1852 def STLRX  : StoreRelease  <0b11, 1, 0, 0, 1, GPR64, "stlr">;
1853 def STLRB  : StoreRelease  <0b00, 1, 0, 0, 1, GPR32, "stlrb">;
1854 def STLRH  : StoreRelease  <0b01, 1, 0, 0, 1, GPR32, "stlrh">;
1855
1856 def STLXRW : StoreExclusive<0b10, 0, 0, 0, 1, GPR32, "stlxr">;
1857 def STLXRX : StoreExclusive<0b11, 0, 0, 0, 1, GPR64, "stlxr">;
1858 def STLXRB : StoreExclusive<0b00, 0, 0, 0, 1, GPR32, "stlxrb">;
1859 def STLXRH : StoreExclusive<0b01, 0, 0, 0, 1, GPR32, "stlxrh">;
1860
1861 def STXRW  : StoreExclusive<0b10, 0, 0, 0, 0, GPR32, "stxr">;
1862 def STXRX  : StoreExclusive<0b11, 0, 0, 0, 0, GPR64, "stxr">;
1863 def STXRB  : StoreExclusive<0b00, 0, 0, 0, 0, GPR32, "stxrb">;
1864 def STXRH  : StoreExclusive<0b01, 0, 0, 0, 0, GPR32, "stxrh">;
1865
1866 def LDAXPW : LoadExclusivePair<0b10, 0, 1, 1, 1, GPR32, "ldaxp">;
1867 def LDAXPX : LoadExclusivePair<0b11, 0, 1, 1, 1, GPR64, "ldaxp">;
1868
1869 def LDXPW  : LoadExclusivePair<0b10, 0, 1, 1, 0, GPR32, "ldxp">;
1870 def LDXPX  : LoadExclusivePair<0b11, 0, 1, 1, 0, GPR64, "ldxp">;
1871
1872 def STLXPW : StoreExclusivePair<0b10, 0, 0, 1, 1, GPR32, "stlxp">;
1873 def STLXPX : StoreExclusivePair<0b11, 0, 0, 1, 1, GPR64, "stlxp">;
1874
1875 def STXPW  : StoreExclusivePair<0b10, 0, 0, 1, 0, GPR32, "stxp">;
1876 def STXPX  : StoreExclusivePair<0b11, 0, 0, 1, 0, GPR64, "stxp">;
1877
1878 //===----------------------------------------------------------------------===//
1879 // Scaled floating point to integer conversion instructions.
1880 //===----------------------------------------------------------------------===//
1881
1882 defm FCVTAS : FPToIntegerUnscaled<0b00, 0b100, "fcvtas", int_arm64_neon_fcvtas>;
1883 defm FCVTAU : FPToIntegerUnscaled<0b00, 0b101, "fcvtau", int_arm64_neon_fcvtau>;
1884 defm FCVTMS : FPToIntegerUnscaled<0b10, 0b000, "fcvtms", int_arm64_neon_fcvtms>;
1885 defm FCVTMU : FPToIntegerUnscaled<0b10, 0b001, "fcvtmu", int_arm64_neon_fcvtmu>;
1886 defm FCVTNS : FPToIntegerUnscaled<0b00, 0b000, "fcvtns", int_arm64_neon_fcvtns>;
1887 defm FCVTNU : FPToIntegerUnscaled<0b00, 0b001, "fcvtnu", int_arm64_neon_fcvtnu>;
1888 defm FCVTPS : FPToIntegerUnscaled<0b01, 0b000, "fcvtps", int_arm64_neon_fcvtps>;
1889 defm FCVTPU : FPToIntegerUnscaled<0b01, 0b001, "fcvtpu", int_arm64_neon_fcvtpu>;
1890 defm FCVTZS : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
1891 defm FCVTZU : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
1892 defm FCVTZS : FPToIntegerScaled<0b11, 0b000, "fcvtzs", fp_to_sint>;
1893 defm FCVTZU : FPToIntegerScaled<0b11, 0b001, "fcvtzu", fp_to_uint>;
1894 let isCodeGenOnly = 1 in {
1895 defm FCVTZS_Int : FPToIntegerUnscaled<0b11, 0b000, "fcvtzs", int_arm64_neon_fcvtzs>;
1896 defm FCVTZU_Int : FPToIntegerUnscaled<0b11, 0b001, "fcvtzu", int_arm64_neon_fcvtzu>;
1897 defm FCVTZS_Int : FPToIntegerScaled<0b11, 0b000, "fcvtzs", int_arm64_neon_fcvtzs>;
1898 defm FCVTZU_Int : FPToIntegerScaled<0b11, 0b001, "fcvtzu", int_arm64_neon_fcvtzu>;
1899 }
1900
1901 //===----------------------------------------------------------------------===//
1902 // Scaled integer to floating point conversion instructions.
1903 //===----------------------------------------------------------------------===//
1904
1905 defm SCVTF : IntegerToFP<0, "scvtf", sint_to_fp>;
1906 defm UCVTF : IntegerToFP<1, "ucvtf", uint_to_fp>;
1907
1908 //===----------------------------------------------------------------------===//
1909 // Unscaled integer to floating point conversion instruction.
1910 //===----------------------------------------------------------------------===//
1911
1912 defm FMOV : UnscaledConversion<"fmov">;
1913
1914 def : Pat<(f32 (fpimm0)), (FMOVWSr WZR)>, Requires<[NoZCZ]>;
1915 def : Pat<(f64 (fpimm0)), (FMOVXDr XZR)>, Requires<[NoZCZ]>;
1916
1917 def : Pat<(v8i8  (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1918 def : Pat<(v4i16 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1919 def : Pat<(v2i32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1920 def : Pat<(v1i64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1921 def : Pat<(v2f32 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1922 def : Pat<(v1f64 (bitconvert GPR64:$Xn)), (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1923 def : Pat<(v1i64 (scalar_to_vector GPR64:$Xn)),
1924           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1925 def : Pat<(v1f64 (scalar_to_vector GPR64:$Xn)),
1926           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1927 def : Pat<(v1f64 (scalar_to_vector (f64 FPR64:$Xn))), (v1f64 FPR64:$Xn)>;
1928
1929 def : Pat<(i64 (bitconvert (v8i8  V64:$Vn))),
1930           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1931 def : Pat<(i64 (bitconvert (v4i16 V64:$Vn))),
1932           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1933 def : Pat<(i64 (bitconvert (v2i32 V64:$Vn))),
1934           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1935 def : Pat<(i64 (bitconvert (v1i64 V64:$Vn))),
1936           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1937 def : Pat<(i64 (bitconvert (v2f32 V64:$Vn))),
1938           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1939 def : Pat<(i64 (bitconvert (v1f64 V64:$Vn))),
1940           (COPY_TO_REGCLASS V64:$Vn, GPR64)>;
1941
1942 def : Pat<(f32 (bitconvert (i32 GPR32:$Xn))),
1943           (COPY_TO_REGCLASS GPR32:$Xn, FPR32)>;
1944 def : Pat<(i32 (bitconvert (f32 FPR32:$Xn))),
1945           (COPY_TO_REGCLASS FPR32:$Xn, GPR32)>;
1946 def : Pat<(f64 (bitconvert (i64 GPR64:$Xn))),
1947           (COPY_TO_REGCLASS GPR64:$Xn, FPR64)>;
1948 def : Pat<(i64 (bitconvert (f64 FPR64:$Xn))),
1949           (COPY_TO_REGCLASS FPR64:$Xn, GPR64)>;
1950
1951 //===----------------------------------------------------------------------===//
1952 // Floating point conversion instruction.
1953 //===----------------------------------------------------------------------===//
1954
1955 defm FCVT : FPConversion<"fcvt">;
1956
1957 def : Pat<(f32_to_f16 FPR32:$Rn),
1958           (i32 (COPY_TO_REGCLASS
1959                    (f32 (SUBREG_TO_REG (i32 0), (FCVTHSr FPR32:$Rn), hsub)),
1960                    GPR32))>;
1961
1962 def FCVTSHpseudo : Pseudo<(outs FPR32:$Rd), (ins FPR32:$Rn),
1963                           [(set (f32 FPR32:$Rd), (f16_to_f32 i32:$Rn))]>;
1964
1965 //===----------------------------------------------------------------------===//
1966 // Floating point single operand instructions.
1967 //===----------------------------------------------------------------------===//
1968
1969 defm FABS   : SingleOperandFPData<0b0001, "fabs", fabs>;
1970 defm FMOV   : SingleOperandFPData<0b0000, "fmov">;
1971 defm FNEG   : SingleOperandFPData<0b0010, "fneg", fneg>;
1972 defm FRINTA : SingleOperandFPData<0b1100, "frinta", frnd>;
1973 defm FRINTI : SingleOperandFPData<0b1111, "frinti", fnearbyint>;
1974 defm FRINTM : SingleOperandFPData<0b1010, "frintm", ffloor>;
1975 defm FRINTN : SingleOperandFPData<0b1000, "frintn", int_arm64_neon_frintn>;
1976 defm FRINTP : SingleOperandFPData<0b1001, "frintp", fceil>;
1977
1978 def : Pat<(v1f64 (int_arm64_neon_frintn (v1f64 FPR64:$Rn))),
1979           (FRINTNDr FPR64:$Rn)>;
1980
1981 // FRINTX is inserted to set the flags as required by FENV_ACCESS ON behavior
1982 // in the C spec. Setting hasSideEffects ensures it is not DCE'd.
1983 // <rdar://problem/13715968>
1984 // TODO: We should really model the FPSR flags correctly. This is really ugly.
1985 let hasSideEffects = 1 in {
1986 defm FRINTX : SingleOperandFPData<0b1110, "frintx", frint>;
1987 }
1988
1989 defm FRINTZ : SingleOperandFPData<0b1011, "frintz", ftrunc>;
1990
1991 let SchedRW = [WriteFDiv] in {
1992 defm FSQRT  : SingleOperandFPData<0b0011, "fsqrt", fsqrt>;
1993 }
1994
1995 //===----------------------------------------------------------------------===//
1996 // Floating point two operand instructions.
1997 //===----------------------------------------------------------------------===//
1998
1999 defm FADD   : TwoOperandFPData<0b0010, "fadd", fadd>;
2000 let SchedRW = [WriteFDiv] in {
2001 defm FDIV   : TwoOperandFPData<0b0001, "fdiv", fdiv>;
2002 }
2003 defm FMAXNM : TwoOperandFPData<0b0110, "fmaxnm", int_arm64_neon_fmaxnm>;
2004 defm FMAX   : TwoOperandFPData<0b0100, "fmax", ARM64fmax>;
2005 defm FMINNM : TwoOperandFPData<0b0111, "fminnm", int_arm64_neon_fminnm>;
2006 defm FMIN   : TwoOperandFPData<0b0101, "fmin", ARM64fmin>;
2007 let SchedRW = [WriteFMul] in {
2008 defm FMUL   : TwoOperandFPData<0b0000, "fmul", fmul>;
2009 defm FNMUL  : TwoOperandFPDataNeg<0b1000, "fnmul", fmul>;
2010 }
2011 defm FSUB   : TwoOperandFPData<0b0011, "fsub", fsub>;
2012
2013 def : Pat<(v1f64 (ARM64fmax (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2014           (FMAXDrr FPR64:$Rn, FPR64:$Rm)>;
2015 def : Pat<(v1f64 (ARM64fmin (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2016           (FMINDrr FPR64:$Rn, FPR64:$Rm)>;
2017 def : Pat<(v1f64 (int_arm64_neon_fmaxnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2018           (FMAXNMDrr FPR64:$Rn, FPR64:$Rm)>;
2019 def : Pat<(v1f64 (int_arm64_neon_fminnm (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2020           (FMINNMDrr FPR64:$Rn, FPR64:$Rm)>;
2021
2022 //===----------------------------------------------------------------------===//
2023 // Floating point three operand instructions.
2024 //===----------------------------------------------------------------------===//
2025
2026 defm FMADD  : ThreeOperandFPData<0, 0, "fmadd", fma>;
2027 defm FMSUB  : ThreeOperandFPData<0, 1, "fmsub",
2028      TriOpFrag<(fma node:$LHS, (fneg node:$MHS), node:$RHS)> >;
2029 defm FNMADD : ThreeOperandFPData<1, 0, "fnmadd",
2030      TriOpFrag<(fneg (fma node:$LHS, node:$MHS, node:$RHS))> >;
2031 defm FNMSUB : ThreeOperandFPData<1, 1, "fnmsub",
2032      TriOpFrag<(fma node:$LHS, node:$MHS, (fneg node:$RHS))> >;
2033
2034 // The following def pats catch the case where the LHS of an FMA is negated.
2035 // The TriOpFrag above catches the case where the middle operand is negated.
2036
2037 // N.b. FMSUB etc have the accumulator at the *end* of (outs), unlike
2038 // the NEON variant.
2039 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, FPR32:$Ra)),
2040           (FMSUBSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2041
2042 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, FPR64:$Ra)),
2043           (FMSUBDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2044
2045 // We handled -(a + b*c) for FNMADD above, now it's time for "(-a) + (-b)*c" and
2046 // "(-a) + b*(-c)".
2047 def : Pat<(f32 (fma (fneg FPR32:$Rn), FPR32:$Rm, (fneg FPR32:$Ra))),
2048           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2049
2050 def : Pat<(f64 (fma (fneg FPR64:$Rn), FPR64:$Rm, (fneg FPR64:$Ra))),
2051           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2052
2053 def : Pat<(f32 (fma FPR32:$Rn, (fneg FPR32:$Rm), (fneg FPR32:$Ra))),
2054           (FNMADDSrrr FPR32:$Rn, FPR32:$Rm, FPR32:$Ra)>;
2055
2056 def : Pat<(f64 (fma FPR64:$Rn, (fneg FPR64:$Rm), (fneg FPR64:$Ra))),
2057           (FNMADDDrrr FPR64:$Rn, FPR64:$Rm, FPR64:$Ra)>;
2058
2059 //===----------------------------------------------------------------------===//
2060 // Floating point comparison instructions.
2061 //===----------------------------------------------------------------------===//
2062
2063 defm FCMPE : FPComparison<1, "fcmpe">;
2064 defm FCMP  : FPComparison<0, "fcmp", ARM64fcmp>;
2065
2066 //===----------------------------------------------------------------------===//
2067 // Floating point conditional comparison instructions.
2068 //===----------------------------------------------------------------------===//
2069
2070 defm FCCMPE : FPCondComparison<1, "fccmpe">;
2071 defm FCCMP  : FPCondComparison<0, "fccmp">;
2072
2073 //===----------------------------------------------------------------------===//
2074 // Floating point conditional select instruction.
2075 //===----------------------------------------------------------------------===//
2076
2077 defm FCSEL : FPCondSelect<"fcsel">;
2078
2079 // CSEL instructions providing f128 types need to be handled by a
2080 // pseudo-instruction since the eventual code will need to introduce basic
2081 // blocks and control flow.
2082 def F128CSEL : Pseudo<(outs FPR128:$Rd),
2083                       (ins FPR128:$Rn, FPR128:$Rm, ccode:$cond),
2084                       [(set (f128 FPR128:$Rd),
2085                             (ARM64csel FPR128:$Rn, FPR128:$Rm,
2086                                        (i32 imm:$cond), CPSR))]> {
2087   let Uses = [CPSR];
2088   let usesCustomInserter = 1;
2089 }
2090
2091
2092 //===----------------------------------------------------------------------===//
2093 // Floating point immediate move.
2094 //===----------------------------------------------------------------------===//
2095
2096 let isReMaterializable = 1 in {
2097 defm FMOV : FPMoveImmediate<"fmov">;
2098 }
2099
2100 //===----------------------------------------------------------------------===//
2101 // Advanced SIMD two vector instructions.
2102 //===----------------------------------------------------------------------===//
2103
2104 defm ABS    : SIMDTwoVectorBHSD<0, 0b01011, "abs", int_arm64_neon_abs>;
2105 defm CLS    : SIMDTwoVectorBHS<0, 0b00100, "cls", int_arm64_neon_cls>;
2106 defm CLZ    : SIMDTwoVectorBHS<1, 0b00100, "clz", ctlz>;
2107 defm CMEQ   : SIMDCmpTwoVector<0, 0b01001, "cmeq", ARM64cmeqz>;
2108 defm CMGE   : SIMDCmpTwoVector<1, 0b01000, "cmge", ARM64cmgez>;
2109 defm CMGT   : SIMDCmpTwoVector<0, 0b01000, "cmgt", ARM64cmgtz>;
2110 defm CMLE   : SIMDCmpTwoVector<1, 0b01001, "cmle", ARM64cmlez>;
2111 defm CMLT   : SIMDCmpTwoVector<0, 0b01010, "cmlt", ARM64cmltz>;
2112 defm CNT    : SIMDTwoVectorB<0, 0b00, 0b00101, "cnt", ctpop>;
2113 defm FABS   : SIMDTwoVectorFP<0, 1, 0b01111, "fabs", fabs>;
2114
2115 defm FCMEQ  : SIMDFPCmpTwoVector<0, 1, 0b01101, "fcmeq", ARM64fcmeqz>;
2116 defm FCMGE  : SIMDFPCmpTwoVector<1, 1, 0b01100, "fcmge", ARM64fcmgez>;
2117 defm FCMGT  : SIMDFPCmpTwoVector<0, 1, 0b01100, "fcmgt", ARM64fcmgtz>;
2118 defm FCMLE  : SIMDFPCmpTwoVector<1, 1, 0b01101, "fcmle", ARM64fcmlez>;
2119 defm FCMLT  : SIMDFPCmpTwoVector<0, 1, 0b01110, "fcmlt", ARM64fcmltz>;
2120 defm FCVTAS : SIMDTwoVectorFPToInt<0,0,0b11100, "fcvtas",int_arm64_neon_fcvtas>;
2121 defm FCVTAU : SIMDTwoVectorFPToInt<1,0,0b11100, "fcvtau",int_arm64_neon_fcvtau>;
2122 defm FCVTL  : SIMDFPWidenTwoVector<0, 0, 0b10111, "fcvtl">;
2123 def : Pat<(v4f32 (int_arm64_neon_vcvthf2fp (v4i16 V64:$Rn))),
2124           (FCVTLv4i16 V64:$Rn)>;
2125 def : Pat<(v4f32 (int_arm64_neon_vcvthf2fp (extract_subvector (v8i16 V128:$Rn),
2126                                                               (i64 4)))),
2127           (FCVTLv8i16 V128:$Rn)>;
2128 def : Pat<(v2f64 (fextend (v2f32 V64:$Rn))), (FCVTLv2i32 V64:$Rn)>;
2129 def : Pat<(v2f64 (fextend (v2f32 (extract_subvector (v4f32 V128:$Rn),
2130                                                     (i64 2))))),
2131           (FCVTLv4i32 V128:$Rn)>;
2132
2133 defm FCVTMS : SIMDTwoVectorFPToInt<0,0,0b11011, "fcvtms",int_arm64_neon_fcvtms>;
2134 defm FCVTMU : SIMDTwoVectorFPToInt<1,0,0b11011, "fcvtmu",int_arm64_neon_fcvtmu>;
2135 defm FCVTNS : SIMDTwoVectorFPToInt<0,0,0b11010, "fcvtns",int_arm64_neon_fcvtns>;
2136 defm FCVTNU : SIMDTwoVectorFPToInt<1,0,0b11010, "fcvtnu",int_arm64_neon_fcvtnu>;
2137 defm FCVTN  : SIMDFPNarrowTwoVector<0, 0, 0b10110, "fcvtn">;
2138 def : Pat<(v4i16 (int_arm64_neon_vcvtfp2hf (v4f32 V128:$Rn))),
2139           (FCVTNv4i16 V128:$Rn)>;
2140 def : Pat<(concat_vectors V64:$Rd,
2141                           (v4i16 (int_arm64_neon_vcvtfp2hf (v4f32 V128:$Rn)))),
2142           (FCVTNv8i16 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2143 def : Pat<(v2f32 (fround (v2f64 V128:$Rn))), (FCVTNv2i32 V128:$Rn)>;
2144 def : Pat<(concat_vectors V64:$Rd, (v2f32 (fround (v2f64 V128:$Rn)))),
2145           (FCVTNv4i32 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
2146 defm FCVTPS : SIMDTwoVectorFPToInt<0,1,0b11010, "fcvtps",int_arm64_neon_fcvtps>;
2147 defm FCVTPU : SIMDTwoVectorFPToInt<1,1,0b11010, "fcvtpu",int_arm64_neon_fcvtpu>;
2148 defm FCVTXN : SIMDFPInexactCvtTwoVector<1, 0, 0b10110, "fcvtxn",
2149                                         int_arm64_neon_fcvtxn>;
2150 defm FCVTZS : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs", fp_to_sint>;
2151 defm FCVTZU : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu", fp_to_uint>;
2152 let isCodeGenOnly = 1 in {
2153 defm FCVTZS_Int : SIMDTwoVectorFPToInt<0, 1, 0b11011, "fcvtzs",
2154                                        int_arm64_neon_fcvtzs>;
2155 defm FCVTZU_Int : SIMDTwoVectorFPToInt<1, 1, 0b11011, "fcvtzu",
2156                                        int_arm64_neon_fcvtzu>;
2157 }
2158 defm FNEG   : SIMDTwoVectorFP<1, 1, 0b01111, "fneg", fneg>;
2159 defm FRECPE : SIMDTwoVectorFP<0, 1, 0b11101, "frecpe", int_arm64_neon_frecpe>;
2160 defm FRINTA : SIMDTwoVectorFP<1, 0, 0b11000, "frinta", frnd>;
2161 defm FRINTI : SIMDTwoVectorFP<1, 1, 0b11001, "frinti", fnearbyint>;
2162 defm FRINTM : SIMDTwoVectorFP<0, 0, 0b11001, "frintm", ffloor>;
2163 defm FRINTN : SIMDTwoVectorFP<0, 0, 0b11000, "frintn", int_arm64_neon_frintn>;
2164 defm FRINTP : SIMDTwoVectorFP<0, 1, 0b11000, "frintp", fceil>;
2165 defm FRINTX : SIMDTwoVectorFP<1, 0, 0b11001, "frintx", frint>;
2166 defm FRINTZ : SIMDTwoVectorFP<0, 1, 0b11001, "frintz", ftrunc>;
2167 defm FRSQRTE: SIMDTwoVectorFP<1, 1, 0b11101, "frsqrte", int_arm64_neon_frsqrte>;
2168 defm FSQRT  : SIMDTwoVectorFP<1, 1, 0b11111, "fsqrt", fsqrt>;
2169 defm NEG    : SIMDTwoVectorBHSD<1, 0b01011, "neg",
2170                                UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2171 defm NOT    : SIMDTwoVectorB<1, 0b00, 0b00101, "not", vnot>;
2172 // Aliases for MVN -> NOT.
2173 def : InstAlias<"mvn.8b $Vd, $Vn", (NOTv8i8 V64:$Vd, V64:$Vn)>;
2174 def : InstAlias<"mvn.16b $Vd, $Vn", (NOTv16i8 V128:$Vd, V128:$Vn)>;
2175 def : InstAlias<"mvn $Vd.8b, $Vn.8b", (NOTv8i8 V64:$Vd, V64:$Vn)>;
2176 def : InstAlias<"mvn $Vd.16b, $Vn.16b", (NOTv16i8 V128:$Vd, V128:$Vn)>;
2177
2178 def : Pat<(ARM64neg (v8i8  V64:$Rn)),  (NEGv8i8  V64:$Rn)>;
2179 def : Pat<(ARM64neg (v16i8 V128:$Rn)), (NEGv16i8 V128:$Rn)>;
2180 def : Pat<(ARM64neg (v4i16 V64:$Rn)),  (NEGv4i16 V64:$Rn)>;
2181 def : Pat<(ARM64neg (v8i16 V128:$Rn)), (NEGv8i16 V128:$Rn)>;
2182 def : Pat<(ARM64neg (v2i32 V64:$Rn)),  (NEGv2i32 V64:$Rn)>;
2183 def : Pat<(ARM64neg (v4i32 V128:$Rn)), (NEGv4i32 V128:$Rn)>;
2184 def : Pat<(ARM64neg (v2i64 V128:$Rn)), (NEGv2i64 V128:$Rn)>;
2185
2186 def : Pat<(ARM64not (v8i8 V64:$Rn)),   (NOTv8i8  V64:$Rn)>;
2187 def : Pat<(ARM64not (v16i8 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2188 def : Pat<(ARM64not (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2189 def : Pat<(ARM64not (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2190 def : Pat<(ARM64not (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2191 def : Pat<(ARM64not (v1i64 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2192 def : Pat<(ARM64not (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2193 def : Pat<(ARM64not (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2194
2195 def : Pat<(vnot (v4i16 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2196 def : Pat<(vnot (v8i16 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2197 def : Pat<(vnot (v2i32 V64:$Rn)),  (NOTv8i8  V64:$Rn)>;
2198 def : Pat<(vnot (v4i32 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2199 def : Pat<(vnot (v2i64 V128:$Rn)), (NOTv16i8 V128:$Rn)>;
2200
2201 defm RBIT   : SIMDTwoVectorB<1, 0b01, 0b00101, "rbit", int_arm64_neon_rbit>;
2202 defm REV16  : SIMDTwoVectorB<0, 0b00, 0b00001, "rev16", ARM64rev16>;
2203 defm REV32  : SIMDTwoVectorBH<1, 0b00000, "rev32", ARM64rev32>;
2204 defm REV64  : SIMDTwoVectorBHS<0, 0b00000, "rev64", ARM64rev64>;
2205 defm SADALP : SIMDLongTwoVectorTied<0, 0b00110, "sadalp",
2206        BinOpFrag<(add node:$LHS, (int_arm64_neon_saddlp node:$RHS))> >;
2207 defm SADDLP : SIMDLongTwoVector<0, 0b00010, "saddlp", int_arm64_neon_saddlp>;
2208 defm SCVTF  : SIMDTwoVectorIntToFP<0, 0, 0b11101, "scvtf", sint_to_fp>;
2209 defm SHLL   : SIMDVectorLShiftLongBySizeBHS;
2210 defm SQABS  : SIMDTwoVectorBHSD<0, 0b00111, "sqabs", int_arm64_neon_sqabs>;
2211 defm SQNEG  : SIMDTwoVectorBHSD<1, 0b00111, "sqneg", int_arm64_neon_sqneg>;
2212 defm SQXTN  : SIMDMixedTwoVector<0, 0b10100, "sqxtn", int_arm64_neon_sqxtn>;
2213 defm SQXTUN : SIMDMixedTwoVector<1, 0b10010, "sqxtun", int_arm64_neon_sqxtun>;
2214 defm SUQADD : SIMDTwoVectorBHSDTied<0, 0b00011, "suqadd",int_arm64_neon_suqadd>;
2215 defm UADALP : SIMDLongTwoVectorTied<1, 0b00110, "uadalp",
2216        BinOpFrag<(add node:$LHS, (int_arm64_neon_uaddlp node:$RHS))> >;
2217 defm UADDLP : SIMDLongTwoVector<1, 0b00010, "uaddlp",
2218                     int_arm64_neon_uaddlp>;
2219 defm UCVTF  : SIMDTwoVectorIntToFP<1, 0, 0b11101, "ucvtf", uint_to_fp>;
2220 defm UQXTN  : SIMDMixedTwoVector<1, 0b10100, "uqxtn", int_arm64_neon_uqxtn>;
2221 defm URECPE : SIMDTwoVectorS<0, 1, 0b11100, "urecpe", int_arm64_neon_urecpe>;
2222 defm URSQRTE: SIMDTwoVectorS<1, 1, 0b11100, "ursqrte", int_arm64_neon_ursqrte>;
2223 defm USQADD : SIMDTwoVectorBHSDTied<1, 0b00011, "usqadd",int_arm64_neon_usqadd>;
2224 defm XTN    : SIMDMixedTwoVector<0, 0b10010, "xtn", trunc>;
2225
2226 def : Pat<(v2f32 (ARM64rev64 V64:$Rn)), (REV64v2i32 V64:$Rn)>;
2227 def : Pat<(v4f32 (ARM64rev64 V128:$Rn)), (REV64v4i32 V128:$Rn)>;
2228
2229 // Patterns for vector long shift (by element width). These need to match all
2230 // three of zext, sext and anyext so it's easier to pull the patterns out of the
2231 // definition.
2232 multiclass SIMDVectorLShiftLongBySizeBHSPats<SDPatternOperator ext> {
2233   def : Pat<(ARM64vshl (v8i16 (ext (v8i8 V64:$Rn))), (i32 8)),
2234             (SHLLv8i8 V64:$Rn)>;
2235   def : Pat<(ARM64vshl (v8i16 (ext (extract_high_v16i8 V128:$Rn))), (i32 8)),
2236             (SHLLv16i8 V128:$Rn)>;
2237   def : Pat<(ARM64vshl (v4i32 (ext (v4i16 V64:$Rn))), (i32 16)),
2238             (SHLLv4i16 V64:$Rn)>;
2239   def : Pat<(ARM64vshl (v4i32 (ext (extract_high_v8i16 V128:$Rn))), (i32 16)),
2240             (SHLLv8i16 V128:$Rn)>;
2241   def : Pat<(ARM64vshl (v2i64 (ext (v2i32 V64:$Rn))), (i32 32)),
2242             (SHLLv2i32 V64:$Rn)>;
2243   def : Pat<(ARM64vshl (v2i64 (ext (extract_high_v4i32 V128:$Rn))), (i32 32)),
2244             (SHLLv4i32 V128:$Rn)>;
2245 }
2246
2247 defm : SIMDVectorLShiftLongBySizeBHSPats<anyext>;
2248 defm : SIMDVectorLShiftLongBySizeBHSPats<zext>;
2249 defm : SIMDVectorLShiftLongBySizeBHSPats<sext>;
2250
2251 //===----------------------------------------------------------------------===//
2252 // Advanced SIMD three vector instructions.
2253 //===----------------------------------------------------------------------===//
2254
2255 defm ADD     : SIMDThreeSameVector<0, 0b10000, "add", add>;
2256 defm ADDP    : SIMDThreeSameVector<0, 0b10111, "addp", int_arm64_neon_addp>;
2257 defm CMEQ    : SIMDThreeSameVector<1, 0b10001, "cmeq", ARM64cmeq>;
2258 defm CMGE    : SIMDThreeSameVector<0, 0b00111, "cmge", ARM64cmge>;
2259 defm CMGT    : SIMDThreeSameVector<0, 0b00110, "cmgt", ARM64cmgt>;
2260 defm CMHI    : SIMDThreeSameVector<1, 0b00110, "cmhi", ARM64cmhi>;
2261 defm CMHS    : SIMDThreeSameVector<1, 0b00111, "cmhs", ARM64cmhs>;
2262 defm CMTST   : SIMDThreeSameVector<0, 0b10001, "cmtst", ARM64cmtst>;
2263 defm FABD    : SIMDThreeSameVectorFP<1,1,0b11010,"fabd", int_arm64_neon_fabd>;
2264 defm FACGE   : SIMDThreeSameVectorFPCmp<1,0,0b11101,"facge",int_arm64_neon_facge>;
2265 defm FACGT   : SIMDThreeSameVectorFPCmp<1,1,0b11101,"facgt",int_arm64_neon_facgt>;
2266 defm FADDP   : SIMDThreeSameVectorFP<1,0,0b11010,"faddp",int_arm64_neon_addp>;
2267 defm FADD    : SIMDThreeSameVectorFP<0,0,0b11010,"fadd", fadd>;
2268 defm FCMEQ   : SIMDThreeSameVectorFPCmp<0, 0, 0b11100, "fcmeq", ARM64fcmeq>;
2269 defm FCMGE   : SIMDThreeSameVectorFPCmp<1, 0, 0b11100, "fcmge", ARM64fcmge>;
2270 defm FCMGT   : SIMDThreeSameVectorFPCmp<1, 1, 0b11100, "fcmgt", ARM64fcmgt>;
2271 defm FDIV    : SIMDThreeSameVectorFP<1,0,0b11111,"fdiv", fdiv>;
2272 defm FMAXNMP : SIMDThreeSameVectorFP<1,0,0b11000,"fmaxnmp", int_arm64_neon_fmaxnmp>;
2273 defm FMAXNM  : SIMDThreeSameVectorFP<0,0,0b11000,"fmaxnm", int_arm64_neon_fmaxnm>;
2274 defm FMAXP   : SIMDThreeSameVectorFP<1,0,0b11110,"fmaxp", int_arm64_neon_fmaxp>;
2275 defm FMAX    : SIMDThreeSameVectorFP<0,0,0b11110,"fmax", ARM64fmax>;
2276 defm FMINNMP : SIMDThreeSameVectorFP<1,1,0b11000,"fminnmp", int_arm64_neon_fminnmp>;
2277 defm FMINNM  : SIMDThreeSameVectorFP<0,1,0b11000,"fminnm", int_arm64_neon_fminnm>;
2278 defm FMINP   : SIMDThreeSameVectorFP<1,1,0b11110,"fminp", int_arm64_neon_fminp>;
2279 defm FMIN    : SIMDThreeSameVectorFP<0,1,0b11110,"fmin", ARM64fmin>;
2280
2281 // NOTE: The operands of the PatFrag are reordered on FMLA/FMLS because the
2282 // instruction expects the addend first, while the fma intrinsic puts it last.
2283 defm FMLA     : SIMDThreeSameVectorFPTied<0, 0, 0b11001, "fmla",
2284             TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
2285 defm FMLS     : SIMDThreeSameVectorFPTied<0, 1, 0b11001, "fmls",
2286             TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
2287
2288 // The following def pats catch the case where the LHS of an FMA is negated.
2289 // The TriOpFrag above catches the case where the middle operand is negated.
2290 def : Pat<(v2f32 (fma (fneg V64:$Rn), V64:$Rm, V64:$Rd)),
2291           (FMLSv2f32 V64:$Rd, V64:$Rn, V64:$Rm)>;
2292
2293 def : Pat<(v4f32 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2294           (FMLSv4f32 V128:$Rd, V128:$Rn, V128:$Rm)>;
2295
2296 def : Pat<(v2f64 (fma (fneg V128:$Rn), V128:$Rm, V128:$Rd)),
2297           (FMLSv2f64 V128:$Rd, V128:$Rn, V128:$Rm)>;
2298
2299 defm FMULX    : SIMDThreeSameVectorFP<0,0,0b11011,"fmulx", int_arm64_neon_fmulx>;
2300 defm FMUL     : SIMDThreeSameVectorFP<1,0,0b11011,"fmul", fmul>;
2301 defm FRECPS   : SIMDThreeSameVectorFP<0,0,0b11111,"frecps", int_arm64_neon_frecps>;
2302 defm FRSQRTS  : SIMDThreeSameVectorFP<0,1,0b11111,"frsqrts", int_arm64_neon_frsqrts>;
2303 defm FSUB     : SIMDThreeSameVectorFP<0,1,0b11010,"fsub", fsub>;
2304 defm MLA      : SIMDThreeSameVectorBHSTied<0, 0b10010, "mla",
2305                       TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))> >;
2306 defm MLS      : SIMDThreeSameVectorBHSTied<1, 0b10010, "mls",
2307                       TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))> >;
2308 defm MUL      : SIMDThreeSameVectorBHS<0, 0b10011, "mul", mul>;
2309 defm PMUL     : SIMDThreeSameVectorB<1, 0b10011, "pmul", int_arm64_neon_pmul>;
2310 defm SABA     : SIMDThreeSameVectorBHSTied<0, 0b01111, "saba",
2311       TriOpFrag<(add node:$LHS, (int_arm64_neon_sabd node:$MHS, node:$RHS))> >;
2312 defm SABD     : SIMDThreeSameVectorBHS<0,0b01110,"sabd", int_arm64_neon_sabd>;
2313 defm SHADD    : SIMDThreeSameVectorBHS<0,0b00000,"shadd", int_arm64_neon_shadd>;
2314 defm SHSUB    : SIMDThreeSameVectorBHS<0,0b00100,"shsub", int_arm64_neon_shsub>;
2315 defm SMAXP    : SIMDThreeSameVectorBHS<0,0b10100,"smaxp", int_arm64_neon_smaxp>;
2316 defm SMAX     : SIMDThreeSameVectorBHS<0,0b01100,"smax", int_arm64_neon_smax>;
2317 defm SMINP    : SIMDThreeSameVectorBHS<0,0b10101,"sminp", int_arm64_neon_sminp>;
2318 defm SMIN     : SIMDThreeSameVectorBHS<0,0b01101,"smin", int_arm64_neon_smin>;
2319 defm SQADD    : SIMDThreeSameVector<0,0b00001,"sqadd", int_arm64_neon_sqadd>;
2320 defm SQDMULH  : SIMDThreeSameVectorHS<0,0b10110,"sqdmulh",int_arm64_neon_sqdmulh>;
2321 defm SQRDMULH : SIMDThreeSameVectorHS<1,0b10110,"sqrdmulh",int_arm64_neon_sqrdmulh>;
2322 defm SQRSHL   : SIMDThreeSameVector<0,0b01011,"sqrshl", int_arm64_neon_sqrshl>;
2323 defm SQSHL    : SIMDThreeSameVector<0,0b01001,"sqshl", int_arm64_neon_sqshl>;
2324 defm SQSUB    : SIMDThreeSameVector<0,0b00101,"sqsub", int_arm64_neon_sqsub>;
2325 defm SRHADD   : SIMDThreeSameVectorBHS<0,0b00010,"srhadd",int_arm64_neon_srhadd>;
2326 defm SRSHL    : SIMDThreeSameVector<0,0b01010,"srshl", int_arm64_neon_srshl>;
2327 defm SSHL     : SIMDThreeSameVector<0,0b01000,"sshl", int_arm64_neon_sshl>;
2328 defm SUB      : SIMDThreeSameVector<1,0b10000,"sub", sub>;
2329 defm UABA     : SIMDThreeSameVectorBHSTied<1, 0b01111, "uaba",
2330       TriOpFrag<(add node:$LHS, (int_arm64_neon_uabd node:$MHS, node:$RHS))> >;
2331 defm UABD     : SIMDThreeSameVectorBHS<1,0b01110,"uabd", int_arm64_neon_uabd>;
2332 defm UHADD    : SIMDThreeSameVectorBHS<1,0b00000,"uhadd", int_arm64_neon_uhadd>;
2333 defm UHSUB    : SIMDThreeSameVectorBHS<1,0b00100,"uhsub", int_arm64_neon_uhsub>;
2334 defm UMAXP    : SIMDThreeSameVectorBHS<1,0b10100,"umaxp", int_arm64_neon_umaxp>;
2335 defm UMAX     : SIMDThreeSameVectorBHS<1,0b01100,"umax", int_arm64_neon_umax>;
2336 defm UMINP    : SIMDThreeSameVectorBHS<1,0b10101,"uminp", int_arm64_neon_uminp>;
2337 defm UMIN     : SIMDThreeSameVectorBHS<1,0b01101,"umin", int_arm64_neon_umin>;
2338 defm UQADD    : SIMDThreeSameVector<1,0b00001,"uqadd", int_arm64_neon_uqadd>;
2339 defm UQRSHL   : SIMDThreeSameVector<1,0b01011,"uqrshl", int_arm64_neon_uqrshl>;
2340 defm UQSHL    : SIMDThreeSameVector<1,0b01001,"uqshl", int_arm64_neon_uqshl>;
2341 defm UQSUB    : SIMDThreeSameVector<1,0b00101,"uqsub", int_arm64_neon_uqsub>;
2342 defm URHADD   : SIMDThreeSameVectorBHS<1,0b00010,"urhadd", int_arm64_neon_urhadd>;
2343 defm URSHL    : SIMDThreeSameVector<1,0b01010,"urshl", int_arm64_neon_urshl>;
2344 defm USHL     : SIMDThreeSameVector<1,0b01000,"ushl", int_arm64_neon_ushl>;
2345
2346 defm AND : SIMDLogicalThreeVector<0, 0b00, "and", and>;
2347 defm BIC : SIMDLogicalThreeVector<0, 0b01, "bic",
2348                                   BinOpFrag<(and node:$LHS, (vnot node:$RHS))> >;
2349 defm BIF : SIMDLogicalThreeVector<1, 0b11, "bif">;
2350 defm BIT : SIMDLogicalThreeVectorTied<1, 0b10, "bit", ARM64bit>;
2351 defm BSL : SIMDLogicalThreeVectorTied<1, 0b01, "bsl",
2352     TriOpFrag<(or (and node:$LHS, node:$MHS), (and (vnot node:$LHS), node:$RHS))>>;
2353 defm EOR : SIMDLogicalThreeVector<1, 0b00, "eor", xor>;
2354 defm ORN : SIMDLogicalThreeVector<0, 0b11, "orn",
2355                                   BinOpFrag<(or node:$LHS, (vnot node:$RHS))> >;
2356 defm ORR : SIMDLogicalThreeVector<0, 0b10, "orr", or>;
2357
2358 // FIXME: the .16b and .8b variantes should be emitted by the
2359 // AsmWriter. TableGen's AsmWriter-generator doesn't deal with variant syntaxes
2360 // in aliases yet though.
2361 def : InstAlias<"mov{\t$dst.16b, $src.16b|.16b\t$dst, $src}",
2362                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2363 def : InstAlias<"{mov\t$dst.8h, $src.8h|mov.8h\t$dst, $src}",
2364                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2365 def : InstAlias<"{mov\t$dst.4s, $src.4s|mov.4s\t$dst, $src}",
2366                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2367 def : InstAlias<"{mov\t$dst.2d, $src.2d|mov.2d\t$dst, $src}",
2368                 (ORRv16i8 V128:$dst, V128:$src, V128:$src), 0>;
2369
2370 def : InstAlias<"{mov\t$dst.8b, $src.8b|mov.8b\t$dst, $src}",
2371                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2372 def : InstAlias<"{mov\t$dst.4h, $src.4h|mov.4h\t$dst, $src}",
2373                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2374 def : InstAlias<"{mov\t$dst.2s, $src.2s|mov.2s\t$dst, $src}",
2375                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2376 def : InstAlias<"{mov\t$dst.1d, $src.1d|mov.1d\t$dst, $src}",
2377                 (ORRv8i8 V64:$dst, V64:$src, V64:$src), 0>;
2378
2379 def : InstAlias<"{cmls\t$dst.8b, $src1.8b, $src2.8b" #
2380                 "|cmls.8b\t$dst, $src1, $src2}",
2381                 (CMHSv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2382 def : InstAlias<"{cmls\t$dst.16b, $src1.16b, $src2.16b" #
2383                 "|cmls.16b\t$dst, $src1, $src2}",
2384                 (CMHSv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2385 def : InstAlias<"{cmls\t$dst.4h, $src1.4h, $src2.4h" #
2386                 "|cmls.4h\t$dst, $src1, $src2}",
2387                 (CMHSv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2388 def : InstAlias<"{cmls\t$dst.8h, $src1.8h, $src2.8h" #
2389                 "|cmls.8h\t$dst, $src1, $src2}",
2390                 (CMHSv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2391 def : InstAlias<"{cmls\t$dst.2s, $src1.2s, $src2.2s" #
2392                 "|cmls.2s\t$dst, $src1, $src2}",
2393                 (CMHSv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2394 def : InstAlias<"{cmls\t$dst.4s, $src1.4s, $src2.4s" #
2395                 "|cmls.4s\t$dst, $src1, $src2}",
2396                 (CMHSv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2397 def : InstAlias<"{cmls\t$dst.2d, $src1.2d, $src2.2d" #
2398                 "|cmls.2d\t$dst, $src1, $src2}",
2399                 (CMHSv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2400
2401 def : InstAlias<"{cmlo\t$dst.8b, $src1.8b, $src2.8b" #
2402                 "|cmlo.8b\t$dst, $src1, $src2}",
2403                 (CMHIv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2404 def : InstAlias<"{cmlo\t$dst.16b, $src1.16b, $src2.16b" #
2405                 "|cmlo.16b\t$dst, $src1, $src2}",
2406                 (CMHIv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2407 def : InstAlias<"{cmlo\t$dst.4h, $src1.4h, $src2.4h" #
2408                 "|cmlo.4h\t$dst, $src1, $src2}",
2409                 (CMHIv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2410 def : InstAlias<"{cmlo\t$dst.8h, $src1.8h, $src2.8h" #
2411                 "|cmlo.8h\t$dst, $src1, $src2}",
2412                 (CMHIv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2413 def : InstAlias<"{cmlo\t$dst.2s, $src1.2s, $src2.2s" #
2414                 "|cmlo.2s\t$dst, $src1, $src2}",
2415                 (CMHIv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2416 def : InstAlias<"{cmlo\t$dst.4s, $src1.4s, $src2.4s" #
2417                 "|cmlo.4s\t$dst, $src1, $src2}",
2418                 (CMHIv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2419 def : InstAlias<"{cmlo\t$dst.2d, $src1.2d, $src2.2d" #
2420                 "|cmlo.2d\t$dst, $src1, $src2}",
2421                 (CMHIv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2422
2423 def : InstAlias<"{cmle\t$dst.8b, $src1.8b, $src2.8b" #
2424                 "|cmle.8b\t$dst, $src1, $src2}",
2425                 (CMGEv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2426 def : InstAlias<"{cmle\t$dst.16b, $src1.16b, $src2.16b" #
2427                 "|cmle.16b\t$dst, $src1, $src2}",
2428                 (CMGEv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2429 def : InstAlias<"{cmle\t$dst.4h, $src1.4h, $src2.4h" #
2430                 "|cmle.4h\t$dst, $src1, $src2}",
2431                 (CMGEv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2432 def : InstAlias<"{cmle\t$dst.8h, $src1.8h, $src2.8h" #
2433                 "|cmle.8h\t$dst, $src1, $src2}",
2434                 (CMGEv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2435 def : InstAlias<"{cmle\t$dst.2s, $src1.2s, $src2.2s" #
2436                 "|cmle.2s\t$dst, $src1, $src2}",
2437                 (CMGEv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2438 def : InstAlias<"{cmle\t$dst.4s, $src1.4s, $src2.4s" #
2439                 "|cmle.4s\t$dst, $src1, $src2}",
2440                 (CMGEv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2441 def : InstAlias<"{cmle\t$dst.2d, $src1.2d, $src2.2d" #
2442                 "|cmle.2d\t$dst, $src1, $src2}",
2443                 (CMGEv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2444
2445 def : InstAlias<"{cmlt\t$dst.8b, $src1.8b, $src2.8b" #
2446                 "|cmlt.8b\t$dst, $src1, $src2}",
2447                 (CMGTv8i8 V64:$dst, V64:$src2, V64:$src1), 0>;
2448 def : InstAlias<"{cmlt\t$dst.16b, $src1.16b, $src2.16b" #
2449                 "|cmlt.16b\t$dst, $src1, $src2}",
2450                 (CMGTv16i8 V128:$dst, V128:$src2, V128:$src1), 0>;
2451 def : InstAlias<"{cmlt\t$dst.4h, $src1.4h, $src2.4h" #
2452                 "|cmlt.4h\t$dst, $src1, $src2}",
2453                 (CMGTv4i16 V64:$dst, V64:$src2, V64:$src1), 0>;
2454 def : InstAlias<"{cmlt\t$dst.8h, $src1.8h, $src2.8h" #
2455                 "|cmlt.8h\t$dst, $src1, $src2}",
2456                 (CMGTv8i16 V128:$dst, V128:$src2, V128:$src1), 0>;
2457 def : InstAlias<"{cmlt\t$dst.2s, $src1.2s, $src2.2s" #
2458                 "|cmlt.2s\t$dst, $src1, $src2}",
2459                 (CMGTv2i32 V64:$dst, V64:$src2, V64:$src1), 0>;
2460 def : InstAlias<"{cmlt\t$dst.4s, $src1.4s, $src2.4s" #
2461                 "|cmlt.4s\t$dst, $src1, $src2}",
2462                 (CMGTv4i32 V128:$dst, V128:$src2, V128:$src1), 0>;
2463 def : InstAlias<"{cmlt\t$dst.2d, $src1.2d, $src2.2d" #
2464                 "|cmlt.2d\t$dst, $src1, $src2}",
2465                 (CMGTv2i64 V128:$dst, V128:$src2, V128:$src1), 0>;
2466
2467 def : InstAlias<"{fcmle\t$dst.2s, $src1.2s, $src2.2s" #
2468                 "|fcmle.2s\t$dst, $src1, $src2}",
2469                 (FCMGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2470 def : InstAlias<"{fcmle\t$dst.4s, $src1.4s, $src2.4s" #
2471                 "|fcmle.4s\t$dst, $src1, $src2}",
2472                 (FCMGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2473 def : InstAlias<"{fcmle\t$dst.2d, $src1.2d, $src2.2d" #
2474                 "|fcmle.2d\t$dst, $src1, $src2}",
2475                 (FCMGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2476
2477 def : InstAlias<"{fcmlt\t$dst.2s, $src1.2s, $src2.2s" #
2478                 "|fcmlt.2s\t$dst, $src1, $src2}",
2479                 (FCMGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2480 def : InstAlias<"{fcmlt\t$dst.4s, $src1.4s, $src2.4s" #
2481                 "|fcmlt.4s\t$dst, $src1, $src2}",
2482                 (FCMGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2483 def : InstAlias<"{fcmlt\t$dst.2d, $src1.2d, $src2.2d" #
2484                 "|fcmlt.2d\t$dst, $src1, $src2}",
2485                 (FCMGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2486
2487 def : InstAlias<"{facle\t$dst.2s, $src1.2s, $src2.2s" #
2488                 "|facle.2s\t$dst, $src1, $src2}",
2489                 (FACGEv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2490 def : InstAlias<"{facle\t$dst.4s, $src1.4s, $src2.4s" #
2491                 "|facle.4s\t$dst, $src1, $src2}",
2492                 (FACGEv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2493 def : InstAlias<"{facle\t$dst.2d, $src1.2d, $src2.2d" #
2494                 "|facle.2d\t$dst, $src1, $src2}",
2495                 (FACGEv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2496
2497 def : InstAlias<"{faclt\t$dst.2s, $src1.2s, $src2.2s" #
2498                 "|faclt.2s\t$dst, $src1, $src2}",
2499                 (FACGTv2f32 V64:$dst, V64:$src2, V64:$src1), 0>;
2500 def : InstAlias<"{faclt\t$dst.4s, $src1.4s, $src2.4s" #
2501                 "|faclt.4s\t$dst, $src1, $src2}",
2502                 (FACGTv4f32 V128:$dst, V128:$src2, V128:$src1), 0>;
2503 def : InstAlias<"{faclt\t$dst.2d, $src1.2d, $src2.2d" #
2504                 "|faclt.2d\t$dst, $src1, $src2}",
2505                 (FACGTv2f64 V128:$dst, V128:$src2, V128:$src1), 0>;
2506
2507 //===----------------------------------------------------------------------===//
2508 // Advanced SIMD three scalar instructions.
2509 //===----------------------------------------------------------------------===//
2510
2511 defm ADD      : SIMDThreeScalarD<0, 0b10000, "add", add>;
2512 defm CMEQ     : SIMDThreeScalarD<1, 0b10001, "cmeq", ARM64cmeq>;
2513 defm CMGE     : SIMDThreeScalarD<0, 0b00111, "cmge", ARM64cmge>;
2514 defm CMGT     : SIMDThreeScalarD<0, 0b00110, "cmgt", ARM64cmgt>;
2515 defm CMHI     : SIMDThreeScalarD<1, 0b00110, "cmhi", ARM64cmhi>;
2516 defm CMHS     : SIMDThreeScalarD<1, 0b00111, "cmhs", ARM64cmhs>;
2517 defm CMTST    : SIMDThreeScalarD<0, 0b10001, "cmtst", ARM64cmtst>;
2518 defm FABD     : SIMDThreeScalarSD<1, 1, 0b11010, "fabd", int_arm64_sisd_fabd>;
2519 def : Pat<(v1f64 (int_arm64_neon_fabd (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
2520           (FABD64 FPR64:$Rn, FPR64:$Rm)>;
2521 defm FACGE    : SIMDThreeScalarFPCmp<1, 0, 0b11101, "facge",
2522                                      int_arm64_neon_facge>;
2523 defm FACGT    : SIMDThreeScalarFPCmp<1, 1, 0b11101, "facgt",
2524                                      int_arm64_neon_facgt>;
2525 defm FCMEQ    : SIMDThreeScalarFPCmp<0, 0, 0b11100, "fcmeq", ARM64fcmeq>;
2526 defm FCMGE    : SIMDThreeScalarFPCmp<1, 0, 0b11100, "fcmge", ARM64fcmge>;
2527 defm FCMGT    : SIMDThreeScalarFPCmp<1, 1, 0b11100, "fcmgt", ARM64fcmgt>;
2528 defm FMULX    : SIMDThreeScalarSD<0, 0, 0b11011, "fmulx", int_arm64_neon_fmulx>;
2529 defm FRECPS   : SIMDThreeScalarSD<0, 0, 0b11111, "frecps", int_arm64_neon_frecps>;
2530 defm FRSQRTS  : SIMDThreeScalarSD<0, 1, 0b11111, "frsqrts", int_arm64_neon_frsqrts>;
2531 defm SQADD    : SIMDThreeScalarBHSD<0, 0b00001, "sqadd", int_arm64_neon_sqadd>;
2532 defm SQDMULH  : SIMDThreeScalarHS<  0, 0b10110, "sqdmulh", int_arm64_neon_sqdmulh>;
2533 defm SQRDMULH : SIMDThreeScalarHS<  1, 0b10110, "sqrdmulh", int_arm64_neon_sqrdmulh>;
2534 defm SQRSHL   : SIMDThreeScalarBHSD<0, 0b01011, "sqrshl",int_arm64_neon_sqrshl>;
2535 defm SQSHL    : SIMDThreeScalarBHSD<0, 0b01001, "sqshl", int_arm64_neon_sqshl>;
2536 defm SQSUB    : SIMDThreeScalarBHSD<0, 0b00101, "sqsub", int_arm64_neon_sqsub>;
2537 defm SRSHL    : SIMDThreeScalarD<   0, 0b01010, "srshl", int_arm64_neon_srshl>;
2538 defm SSHL     : SIMDThreeScalarD<   0, 0b01000, "sshl", int_arm64_neon_sshl>;
2539 defm SUB      : SIMDThreeScalarD<   1, 0b10000, "sub", sub>;
2540 defm UQADD    : SIMDThreeScalarBHSD<1, 0b00001, "uqadd", int_arm64_neon_uqadd>;
2541 defm UQRSHL   : SIMDThreeScalarBHSD<1, 0b01011, "uqrshl",int_arm64_neon_uqrshl>;
2542 defm UQSHL    : SIMDThreeScalarBHSD<1, 0b01001, "uqshl", int_arm64_neon_uqshl>;
2543 defm UQSUB    : SIMDThreeScalarBHSD<1, 0b00101, "uqsub", int_arm64_neon_uqsub>;
2544 defm URSHL    : SIMDThreeScalarD<   1, 0b01010, "urshl", int_arm64_neon_urshl>;
2545 defm USHL     : SIMDThreeScalarD<   1, 0b01000, "ushl", int_arm64_neon_ushl>;
2546
2547 def : InstAlias<"cmls $dst, $src1, $src2",
2548                 (CMHSv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2549 def : InstAlias<"cmle $dst, $src1, $src2",
2550                 (CMGEv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2551 def : InstAlias<"cmlo $dst, $src1, $src2",
2552                 (CMHIv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2553 def : InstAlias<"cmlt $dst, $src1, $src2",
2554                 (CMGTv1i64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2555 def : InstAlias<"fcmle $dst, $src1, $src2",
2556                 (FCMGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2557 def : InstAlias<"fcmle $dst, $src1, $src2",
2558                 (FCMGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2559 def : InstAlias<"fcmlt $dst, $src1, $src2",
2560                 (FCMGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2561 def : InstAlias<"fcmlt $dst, $src1, $src2",
2562                 (FCMGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2563 def : InstAlias<"facle $dst, $src1, $src2",
2564                 (FACGE32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2565 def : InstAlias<"facle $dst, $src1, $src2",
2566                 (FACGE64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2567 def : InstAlias<"faclt $dst, $src1, $src2",
2568                 (FACGT32 FPR32:$dst, FPR32:$src2, FPR32:$src1)>;
2569 def : InstAlias<"faclt $dst, $src1, $src2",
2570                 (FACGT64 FPR64:$dst, FPR64:$src2, FPR64:$src1)>;
2571
2572 //===----------------------------------------------------------------------===//
2573 // Advanced SIMD three scalar instructions (mixed operands).
2574 //===----------------------------------------------------------------------===//
2575 defm SQDMULL  : SIMDThreeScalarMixedHS<0, 0b11010, "sqdmull",
2576                                        int_arm64_neon_sqdmulls_scalar>;
2577 defm SQDMLAL  : SIMDThreeScalarMixedTiedHS<0, 0b10010, "sqdmlal">;
2578 defm SQDMLSL  : SIMDThreeScalarMixedTiedHS<0, 0b10110, "sqdmlsl">;
2579
2580 def : Pat<(i64 (int_arm64_neon_sqadd (i64 FPR64:$Rd),
2581                    (i64 (int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2582                                                         (i32 FPR32:$Rm))))),
2583           (SQDMLALi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2584 def : Pat<(i64 (int_arm64_neon_sqsub (i64 FPR64:$Rd),
2585                    (i64 (int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
2586                                                         (i32 FPR32:$Rm))))),
2587           (SQDMLSLi32 FPR64:$Rd, FPR32:$Rn, FPR32:$Rm)>;
2588
2589 //===----------------------------------------------------------------------===//
2590 // Advanced SIMD two scalar instructions.
2591 //===----------------------------------------------------------------------===//
2592
2593 defm ABS    : SIMDTwoScalarD<    0, 0b01011, "abs", int_arm64_neon_abs>;
2594 defm CMEQ   : SIMDCmpTwoScalarD< 0, 0b01001, "cmeq", ARM64cmeqz>;
2595 defm CMGE   : SIMDCmpTwoScalarD< 1, 0b01000, "cmge", ARM64cmgez>;
2596 defm CMGT   : SIMDCmpTwoScalarD< 0, 0b01000, "cmgt", ARM64cmgtz>;
2597 defm CMLE   : SIMDCmpTwoScalarD< 1, 0b01001, "cmle", ARM64cmlez>;
2598 defm CMLT   : SIMDCmpTwoScalarD< 0, 0b01010, "cmlt", ARM64cmltz>;
2599 defm FCMEQ  : SIMDCmpTwoScalarSD<0, 1, 0b01101, "fcmeq", ARM64fcmeqz>;
2600 defm FCMGE  : SIMDCmpTwoScalarSD<1, 1, 0b01100, "fcmge", ARM64fcmgez>;
2601 defm FCMGT  : SIMDCmpTwoScalarSD<0, 1, 0b01100, "fcmgt", ARM64fcmgtz>;
2602 defm FCMLE  : SIMDCmpTwoScalarSD<1, 1, 0b01101, "fcmle", ARM64fcmlez>;
2603 defm FCMLT  : SIMDCmpTwoScalarSD<0, 1, 0b01110, "fcmlt", ARM64fcmltz>;
2604 defm FCVTAS : SIMDTwoScalarSD<   0, 0, 0b11100, "fcvtas">;
2605 defm FCVTAU : SIMDTwoScalarSD<   1, 0, 0b11100, "fcvtau">;
2606 defm FCVTMS : SIMDTwoScalarSD<   0, 0, 0b11011, "fcvtms">;
2607 defm FCVTMU : SIMDTwoScalarSD<   1, 0, 0b11011, "fcvtmu">;
2608 defm FCVTNS : SIMDTwoScalarSD<   0, 0, 0b11010, "fcvtns">;
2609 defm FCVTNU : SIMDTwoScalarSD<   1, 0, 0b11010, "fcvtnu">;
2610 defm FCVTPS : SIMDTwoScalarSD<   0, 1, 0b11010, "fcvtps">;
2611 defm FCVTPU : SIMDTwoScalarSD<   1, 1, 0b11010, "fcvtpu">;
2612 def  FCVTXNv1i64 : SIMDInexactCvtTwoScalar<0b10110, "fcvtxn">;
2613 defm FCVTZS : SIMDTwoScalarSD<   0, 1, 0b11011, "fcvtzs">;
2614 defm FCVTZU : SIMDTwoScalarSD<   1, 1, 0b11011, "fcvtzu">;
2615 defm FRECPE : SIMDTwoScalarSD<   0, 1, 0b11101, "frecpe">;
2616 defm FRECPX : SIMDTwoScalarSD<   0, 1, 0b11111, "frecpx">;
2617 defm FRSQRTE : SIMDTwoScalarSD<  1, 1, 0b11101, "frsqrte">;
2618 defm NEG    : SIMDTwoScalarD<    1, 0b01011, "neg",
2619                                  UnOpFrag<(sub immAllZerosV, node:$LHS)> >;
2620 defm SCVTF  : SIMDTwoScalarCVTSD<   0, 0, 0b11101, "scvtf", ARM64sitof>;
2621 defm SQABS  : SIMDTwoScalarBHSD< 0, 0b00111, "sqabs", int_arm64_neon_sqabs>;
2622 defm SQNEG  : SIMDTwoScalarBHSD< 1, 0b00111, "sqneg", int_arm64_neon_sqneg>;
2623 defm SQXTN  : SIMDTwoScalarMixedBHS< 0, 0b10100, "sqxtn", int_arm64_neon_scalar_sqxtn>;
2624 defm SQXTUN : SIMDTwoScalarMixedBHS< 1, 0b10010, "sqxtun", int_arm64_neon_scalar_sqxtun>;
2625 defm SUQADD : SIMDTwoScalarBHSDTied< 0, 0b00011, "suqadd",
2626                                      int_arm64_neon_suqadd>;
2627 defm UCVTF  : SIMDTwoScalarCVTSD<   1, 0, 0b11101, "ucvtf", ARM64uitof>;
2628 defm UQXTN  : SIMDTwoScalarMixedBHS<1, 0b10100, "uqxtn", int_arm64_neon_scalar_uqxtn>;
2629 defm USQADD : SIMDTwoScalarBHSDTied< 1, 0b00011, "usqadd",
2630                                     int_arm64_neon_usqadd>;
2631
2632 def : Pat<(v1i64 (int_arm64_neon_fcvtas (v1f64 FPR64:$Rn))),
2633           (FCVTASv1i64 FPR64:$Rn)>;
2634 def : Pat<(v1i64 (int_arm64_neon_fcvtau (v1f64 FPR64:$Rn))),
2635           (FCVTAUv1i64 FPR64:$Rn)>;
2636 def : Pat<(v1i64 (int_arm64_neon_fcvtms (v1f64 FPR64:$Rn))),
2637           (FCVTMSv1i64 FPR64:$Rn)>;
2638 def : Pat<(v1i64 (int_arm64_neon_fcvtmu (v1f64 FPR64:$Rn))),
2639           (FCVTMUv1i64 FPR64:$Rn)>;
2640 def : Pat<(v1i64 (int_arm64_neon_fcvtns (v1f64 FPR64:$Rn))),
2641           (FCVTNSv1i64 FPR64:$Rn)>;
2642 def : Pat<(v1i64 (int_arm64_neon_fcvtnu (v1f64 FPR64:$Rn))),
2643           (FCVTNUv1i64 FPR64:$Rn)>;
2644 def : Pat<(v1i64 (int_arm64_neon_fcvtps (v1f64 FPR64:$Rn))),
2645           (FCVTPSv1i64 FPR64:$Rn)>;
2646 def : Pat<(v1i64 (int_arm64_neon_fcvtpu (v1f64 FPR64:$Rn))),
2647           (FCVTPUv1i64 FPR64:$Rn)>;
2648
2649 def : Pat<(f32 (int_arm64_neon_frecpe (f32 FPR32:$Rn))),
2650           (FRECPEv1i32 FPR32:$Rn)>;
2651 def : Pat<(f64 (int_arm64_neon_frecpe (f64 FPR64:$Rn))),
2652           (FRECPEv1i64 FPR64:$Rn)>;
2653 def : Pat<(v1f64 (int_arm64_neon_frecpe (v1f64 FPR64:$Rn))),
2654           (FRECPEv1i64 FPR64:$Rn)>;
2655
2656 def : Pat<(f32 (int_arm64_neon_frecpx (f32 FPR32:$Rn))),
2657           (FRECPXv1i32 FPR32:$Rn)>;
2658 def : Pat<(f64 (int_arm64_neon_frecpx (f64 FPR64:$Rn))),
2659           (FRECPXv1i64 FPR64:$Rn)>;
2660
2661 def : Pat<(f32 (int_arm64_neon_frsqrte (f32 FPR32:$Rn))),
2662           (FRSQRTEv1i32 FPR32:$Rn)>;
2663 def : Pat<(f64 (int_arm64_neon_frsqrte (f64 FPR64:$Rn))),
2664           (FRSQRTEv1i64 FPR64:$Rn)>;
2665 def : Pat<(v1f64 (int_arm64_neon_frsqrte (v1f64 FPR64:$Rn))),
2666           (FRSQRTEv1i64 FPR64:$Rn)>;
2667
2668 // If an integer is about to be converted to a floating point value,
2669 // just load it on the floating point unit.
2670 // Here are the patterns for 8 and 16-bits to float.
2671 // 8-bits -> float.
2672 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 ro_indexed8:$addr)))),
2673            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2674                           (LDRBro ro_indexed8:$addr), bsub))>;
2675 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 am_indexed8:$addr)))),
2676            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2677                           (LDRBui am_indexed8:$addr), bsub))>;
2678 def : Pat <(f32 (uint_to_fp (i32 (zextloadi8 am_unscaled8:$addr)))),
2679            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2680                           (LDURBi am_unscaled8:$addr), bsub))>;
2681 // 16-bits -> float.
2682 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 ro_indexed16:$addr)))),
2683            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2684                           (LDRHro ro_indexed16:$addr), hsub))>;
2685 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 am_indexed16:$addr)))),
2686            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2687                           (LDRHui am_indexed16:$addr), hsub))>;
2688 def : Pat <(f32 (uint_to_fp (i32 (zextloadi16 am_unscaled16:$addr)))),
2689            (UCVTFv1i32 (INSERT_SUBREG (f32 (IMPLICIT_DEF)),
2690                           (LDURHi am_unscaled16:$addr), hsub))>;
2691 // 32-bits are handled in target specific dag combine:
2692 // performIntToFpCombine.
2693 // 64-bits integer to 32-bits floating point, not possible with
2694 // UCVTF on floating point registers (both source and destination
2695 // must have the same size).
2696
2697 // Here are the patterns for 8, 16, 32, and 64-bits to double.
2698 // 8-bits -> double.
2699 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 ro_indexed8:$addr)))),
2700            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2701                           (LDRBro ro_indexed8:$addr), bsub))>;
2702 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 am_indexed8:$addr)))),
2703            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2704                           (LDRBui am_indexed8:$addr), bsub))>;
2705 def : Pat <(f64 (uint_to_fp (i32 (zextloadi8 am_unscaled8:$addr)))),
2706            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2707                           (LDURBi am_unscaled8:$addr), bsub))>;
2708 // 16-bits -> double.
2709 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 ro_indexed16:$addr)))),
2710            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2711                           (LDRHro ro_indexed16:$addr), hsub))>;
2712 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 am_indexed16:$addr)))),
2713            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2714                           (LDRHui am_indexed16:$addr), hsub))>;
2715 def : Pat <(f64 (uint_to_fp (i32 (zextloadi16 am_unscaled16:$addr)))),
2716            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2717                           (LDURHi am_unscaled16:$addr), hsub))>;
2718 // 32-bits -> double.
2719 def : Pat <(f64 (uint_to_fp (i32 (load ro_indexed32:$addr)))),
2720            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2721                           (LDRSro ro_indexed32:$addr), ssub))>;
2722 def : Pat <(f64 (uint_to_fp (i32 (load am_indexed32:$addr)))),
2723            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2724                           (LDRSui am_indexed32:$addr), ssub))>;
2725 def : Pat <(f64 (uint_to_fp (i32 (load am_unscaled32:$addr)))),
2726            (UCVTFv1i64 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
2727                           (LDURSi am_unscaled32:$addr), ssub))>;
2728 // 64-bits -> double are handled in target specific dag combine:
2729 // performIntToFpCombine.
2730
2731 //===----------------------------------------------------------------------===//
2732 // Advanced SIMD three different-sized vector instructions.
2733 //===----------------------------------------------------------------------===//
2734
2735 defm ADDHN  : SIMDNarrowThreeVectorBHS<0,0b0100,"addhn", int_arm64_neon_addhn>;
2736 defm SUBHN  : SIMDNarrowThreeVectorBHS<0,0b0110,"subhn", int_arm64_neon_subhn>;
2737 defm RADDHN : SIMDNarrowThreeVectorBHS<1,0b0100,"raddhn",int_arm64_neon_raddhn>;
2738 defm RSUBHN : SIMDNarrowThreeVectorBHS<1,0b0110,"rsubhn",int_arm64_neon_rsubhn>;
2739 defm PMULL  : SIMDDifferentThreeVectorBD<0,0b1110,"pmull",int_arm64_neon_pmull>;
2740 defm SABAL  : SIMDLongThreeVectorTiedBHSabal<0,0b0101,"sabal",
2741                                              int_arm64_neon_sabd>;
2742 defm SABDL   : SIMDLongThreeVectorBHSabdl<0, 0b0111, "sabdl",
2743                                           int_arm64_neon_sabd>;
2744 defm SADDL   : SIMDLongThreeVectorBHS<   0, 0b0000, "saddl",
2745             BinOpFrag<(add (sext node:$LHS), (sext node:$RHS))>>;
2746 defm SADDW   : SIMDWideThreeVectorBHS<   0, 0b0001, "saddw",
2747                  BinOpFrag<(add node:$LHS, (sext node:$RHS))>>;
2748 defm SMLAL   : SIMDLongThreeVectorTiedBHS<0, 0b1000, "smlal",
2749     TriOpFrag<(add node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
2750 defm SMLSL   : SIMDLongThreeVectorTiedBHS<0, 0b1010, "smlsl",
2751     TriOpFrag<(sub node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
2752 defm SMULL   : SIMDLongThreeVectorBHS<0, 0b1100, "smull", int_arm64_neon_smull>;
2753 defm SQDMLAL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1001, "sqdmlal",
2754                                                int_arm64_neon_sqadd>;
2755 defm SQDMLSL : SIMDLongThreeVectorSQDMLXTiedHS<0, 0b1011, "sqdmlsl",
2756                                                int_arm64_neon_sqsub>;
2757 defm SQDMULL : SIMDLongThreeVectorHS<0, 0b1101, "sqdmull",
2758                                      int_arm64_neon_sqdmull>;
2759 defm SSUBL   : SIMDLongThreeVectorBHS<0, 0b0010, "ssubl",
2760                  BinOpFrag<(sub (sext node:$LHS), (sext node:$RHS))>>;
2761 defm SSUBW   : SIMDWideThreeVectorBHS<0, 0b0011, "ssubw",
2762                  BinOpFrag<(sub node:$LHS, (sext node:$RHS))>>;
2763 defm UABAL   : SIMDLongThreeVectorTiedBHSabal<1, 0b0101, "uabal",
2764                                               int_arm64_neon_uabd>;
2765 defm UABDL   : SIMDLongThreeVectorBHSabdl<1, 0b0111, "uabdl",
2766                                           int_arm64_neon_uabd>;
2767 defm UADDL   : SIMDLongThreeVectorBHS<1, 0b0000, "uaddl",
2768                  BinOpFrag<(add (zext node:$LHS), (zext node:$RHS))>>;
2769 defm UADDW   : SIMDWideThreeVectorBHS<1, 0b0001, "uaddw",
2770                  BinOpFrag<(add node:$LHS, (zext node:$RHS))>>;
2771 defm UMLAL   : SIMDLongThreeVectorTiedBHS<1, 0b1000, "umlal",
2772     TriOpFrag<(add node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
2773 defm UMLSL   : SIMDLongThreeVectorTiedBHS<1, 0b1010, "umlsl",
2774     TriOpFrag<(sub node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
2775 defm UMULL   : SIMDLongThreeVectorBHS<1, 0b1100, "umull", int_arm64_neon_umull>;
2776 defm USUBL   : SIMDLongThreeVectorBHS<1, 0b0010, "usubl",
2777                  BinOpFrag<(sub (zext node:$LHS), (zext node:$RHS))>>;
2778 defm USUBW   : SIMDWideThreeVectorBHS<   1, 0b0011, "usubw",
2779                  BinOpFrag<(sub node:$LHS, (zext node:$RHS))>>;
2780
2781 // Patterns for 64-bit pmull
2782 def : Pat<(int_arm64_neon_pmull64 V64:$Rn, V64:$Rm),
2783           (PMULLv1i64 V64:$Rn, V64:$Rm)>;
2784 def : Pat<(int_arm64_neon_pmull64 (vector_extract (v2i64 V128:$Rn), (i64 1)),
2785                                   (vector_extract (v2i64 V128:$Rm), (i64 1))),
2786           (PMULLv2i64 V128:$Rn, V128:$Rm)>;
2787
2788 // CodeGen patterns for addhn and subhn instructions, which can actually be
2789 // written in LLVM IR without too much difficulty.
2790
2791 // ADDHN
2792 def : Pat<(v8i8 (trunc (v8i16 (ARM64vlshr (add V128:$Rn, V128:$Rm), (i32 8))))),
2793           (ADDHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
2794 def : Pat<(v4i16 (trunc (v4i32 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2795                                            (i32 16))))),
2796           (ADDHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
2797 def : Pat<(v2i32 (trunc (v2i64 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2798                                            (i32 32))))),
2799           (ADDHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
2800 def : Pat<(concat_vectors (v8i8 V64:$Rd),
2801                           (trunc (v8i16 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2802                                                     (i32 8))))),
2803           (ADDHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2804                             V128:$Rn, V128:$Rm)>;
2805 def : Pat<(concat_vectors (v4i16 V64:$Rd),
2806                           (trunc (v4i32 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2807                                                     (i32 16))))),
2808           (ADDHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2809                             V128:$Rn, V128:$Rm)>;
2810 def : Pat<(concat_vectors (v2i32 V64:$Rd),
2811                           (trunc (v2i64 (ARM64vlshr (add V128:$Rn, V128:$Rm),
2812                                                     (i32 32))))),
2813           (ADDHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2814                             V128:$Rn, V128:$Rm)>;
2815
2816 // SUBHN
2817 def : Pat<(v8i8 (trunc (v8i16 (ARM64vlshr (sub V128:$Rn, V128:$Rm), (i32 8))))),
2818           (SUBHNv8i16_v8i8 V128:$Rn, V128:$Rm)>;
2819 def : Pat<(v4i16 (trunc (v4i32 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2820                                            (i32 16))))),
2821           (SUBHNv4i32_v4i16 V128:$Rn, V128:$Rm)>;
2822 def : Pat<(v2i32 (trunc (v2i64 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2823                                            (i32 32))))),
2824           (SUBHNv2i64_v2i32 V128:$Rn, V128:$Rm)>;
2825 def : Pat<(concat_vectors (v8i8 V64:$Rd),
2826                           (trunc (v8i16 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2827                                                     (i32 8))))),
2828           (SUBHNv8i16_v16i8 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2829                             V128:$Rn, V128:$Rm)>;
2830 def : Pat<(concat_vectors (v4i16 V64:$Rd),
2831                           (trunc (v4i32 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2832                                                     (i32 16))))),
2833           (SUBHNv4i32_v8i16 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2834                             V128:$Rn, V128:$Rm)>;
2835 def : Pat<(concat_vectors (v2i32 V64:$Rd),
2836                           (trunc (v2i64 (ARM64vlshr (sub V128:$Rn, V128:$Rm),
2837                                                     (i32 32))))),
2838           (SUBHNv2i64_v4i32 (SUBREG_TO_REG (i32 0), V64:$Rd, dsub),
2839                             V128:$Rn, V128:$Rm)>;
2840
2841 //----------------------------------------------------------------------------
2842 // AdvSIMD bitwise extract from vector instruction.
2843 //----------------------------------------------------------------------------
2844
2845 defm EXT : SIMDBitwiseExtract<"ext">;
2846
2847 def : Pat<(v4i16 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2848           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2849 def : Pat<(v8i16 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2850           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2851 def : Pat<(v2i32 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2852           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2853 def : Pat<(v2f32 (ARM64ext V64:$Rn, V64:$Rm, (i32 imm:$imm))),
2854           (EXTv8i8 V64:$Rn, V64:$Rm, imm:$imm)>;
2855 def : Pat<(v4i32 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2856           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2857 def : Pat<(v4f32 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2858           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2859 def : Pat<(v2i64 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2860           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2861 def : Pat<(v2f64 (ARM64ext V128:$Rn, V128:$Rm, (i32 imm:$imm))),
2862           (EXTv16i8 V128:$Rn, V128:$Rm, imm:$imm)>;
2863
2864 // We use EXT to handle extract_subvector to copy the upper 64-bits of a
2865 // 128-bit vector.
2866 def : Pat<(v8i8  (extract_subvector V128:$Rn, (i64 8))),
2867           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2868 def : Pat<(v4i16 (extract_subvector V128:$Rn, (i64 4))),
2869           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2870 def : Pat<(v2i32 (extract_subvector V128:$Rn, (i64 2))),
2871           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2872 def : Pat<(v1i64 (extract_subvector V128:$Rn, (i64 1))),
2873           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2874 def : Pat<(v2f32 (extract_subvector V128:$Rn, (i64 2))),
2875           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2876 def : Pat<(v1f64 (extract_subvector V128:$Rn, (i64 1))),
2877           (EXTRACT_SUBREG (EXTv16i8 V128:$Rn, V128:$Rn, 8), dsub)>;
2878
2879
2880 //----------------------------------------------------------------------------
2881 // AdvSIMD zip vector
2882 //----------------------------------------------------------------------------
2883
2884 defm TRN1 : SIMDZipVector<0b010, "trn1", ARM64trn1>;
2885 defm TRN2 : SIMDZipVector<0b110, "trn2", ARM64trn2>;
2886 defm UZP1 : SIMDZipVector<0b001, "uzp1", ARM64uzp1>;
2887 defm UZP2 : SIMDZipVector<0b101, "uzp2", ARM64uzp2>;
2888 defm ZIP1 : SIMDZipVector<0b011, "zip1", ARM64zip1>;
2889 defm ZIP2 : SIMDZipVector<0b111, "zip2", ARM64zip2>;
2890
2891 //----------------------------------------------------------------------------
2892 // AdvSIMD TBL/TBX instructions
2893 //----------------------------------------------------------------------------
2894
2895 defm TBL : SIMDTableLookup<    0, "tbl">;
2896 defm TBX : SIMDTableLookupTied<1, "tbx">;
2897
2898 def : Pat<(v8i8 (int_arm64_neon_tbl1 (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
2899           (TBLv8i8One VecListOne128:$Rn, V64:$Ri)>;
2900 def : Pat<(v16i8 (int_arm64_neon_tbl1 (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
2901           (TBLv16i8One V128:$Ri, V128:$Rn)>;
2902
2903 def : Pat<(v8i8 (int_arm64_neon_tbx1 (v8i8 V64:$Rd),
2904                   (v16i8 VecListOne128:$Rn), (v8i8 V64:$Ri))),
2905           (TBXv8i8One V64:$Rd, VecListOne128:$Rn, V64:$Ri)>;
2906 def : Pat<(v16i8 (int_arm64_neon_tbx1 (v16i8 V128:$Rd),
2907                    (v16i8 V128:$Ri), (v16i8 V128:$Rn))),
2908           (TBXv16i8One V128:$Rd, V128:$Ri, V128:$Rn)>;
2909
2910
2911 //----------------------------------------------------------------------------
2912 // AdvSIMD scalar CPY instruction
2913 //----------------------------------------------------------------------------
2914
2915 defm CPY : SIMDScalarCPY<"cpy">;
2916
2917 //----------------------------------------------------------------------------
2918 // AdvSIMD scalar pairwise instructions
2919 //----------------------------------------------------------------------------
2920
2921 defm ADDP    : SIMDPairwiseScalarD<0, 0b11011, "addp">;
2922 defm FADDP   : SIMDPairwiseScalarSD<1, 0, 0b01101, "faddp">;
2923 defm FMAXNMP : SIMDPairwiseScalarSD<1, 0, 0b01100, "fmaxnmp">;
2924 defm FMAXP   : SIMDPairwiseScalarSD<1, 0, 0b01111, "fmaxp">;
2925 defm FMINNMP : SIMDPairwiseScalarSD<1, 1, 0b01100, "fminnmp">;
2926 defm FMINP   : SIMDPairwiseScalarSD<1, 1, 0b01111, "fminp">;
2927 def : Pat<(i64 (int_arm64_neon_saddv (v2i64 V128:$Rn))),
2928           (ADDPv2i64p V128:$Rn)>;
2929 def : Pat<(i64 (int_arm64_neon_uaddv (v2i64 V128:$Rn))),
2930           (ADDPv2i64p V128:$Rn)>;
2931 def : Pat<(f32 (int_arm64_neon_faddv (v2f32 V64:$Rn))),
2932           (FADDPv2i32p V64:$Rn)>;
2933 def : Pat<(f32 (int_arm64_neon_faddv (v4f32 V128:$Rn))),
2934           (FADDPv2i32p (EXTRACT_SUBREG (FADDPv4f32 V128:$Rn, V128:$Rn), dsub))>;
2935 def : Pat<(f64 (int_arm64_neon_faddv (v2f64 V128:$Rn))),
2936           (FADDPv2i64p V128:$Rn)>;
2937 def : Pat<(f32 (int_arm64_neon_fmaxnmv (v2f32 V64:$Rn))),
2938           (FMAXNMPv2i32p V64:$Rn)>;
2939 def : Pat<(f64 (int_arm64_neon_fmaxnmv (v2f64 V128:$Rn))),
2940           (FMAXNMPv2i64p V128:$Rn)>;
2941 def : Pat<(f32 (int_arm64_neon_fmaxv (v2f32 V64:$Rn))),
2942           (FMAXPv2i32p V64:$Rn)>;
2943 def : Pat<(f64 (int_arm64_neon_fmaxv (v2f64 V128:$Rn))),
2944           (FMAXPv2i64p V128:$Rn)>;
2945 def : Pat<(f32 (int_arm64_neon_fminnmv (v2f32 V64:$Rn))),
2946           (FMINNMPv2i32p V64:$Rn)>;
2947 def : Pat<(f64 (int_arm64_neon_fminnmv (v2f64 V128:$Rn))),
2948           (FMINNMPv2i64p V128:$Rn)>;
2949 def : Pat<(f32 (int_arm64_neon_fminv (v2f32 V64:$Rn))),
2950           (FMINPv2i32p V64:$Rn)>;
2951 def : Pat<(f64 (int_arm64_neon_fminv (v2f64 V128:$Rn))),
2952           (FMINPv2i64p V128:$Rn)>;
2953
2954 //----------------------------------------------------------------------------
2955 // AdvSIMD INS/DUP instructions
2956 //----------------------------------------------------------------------------
2957
2958 def DUPv8i8gpr  : SIMDDupFromMain<0, 0b00001, ".8b", v8i8, V64, GPR32>;
2959 def DUPv16i8gpr : SIMDDupFromMain<1, 0b00001, ".16b", v16i8, V128, GPR32>;
2960 def DUPv4i16gpr : SIMDDupFromMain<0, 0b00010, ".4h", v4i16, V64, GPR32>;
2961 def DUPv8i16gpr : SIMDDupFromMain<1, 0b00010, ".8h", v8i16, V128, GPR32>;
2962 def DUPv2i32gpr : SIMDDupFromMain<0, 0b00100, ".2s", v2i32, V64, GPR32>;
2963 def DUPv4i32gpr : SIMDDupFromMain<1, 0b00100, ".4s", v4i32, V128, GPR32>;
2964 def DUPv2i64gpr : SIMDDupFromMain<1, 0b01000, ".2d", v2i64, V128, GPR64>;
2965
2966 def DUPv2i64lane : SIMDDup64FromElement;
2967 def DUPv2i32lane : SIMDDup32FromElement<0, ".2s", v2i32, V64>;
2968 def DUPv4i32lane : SIMDDup32FromElement<1, ".4s", v4i32, V128>;
2969 def DUPv4i16lane : SIMDDup16FromElement<0, ".4h", v4i16, V64>;
2970 def DUPv8i16lane : SIMDDup16FromElement<1, ".8h", v8i16, V128>;
2971 def DUPv8i8lane  : SIMDDup8FromElement <0, ".8b", v8i8, V64>;
2972 def DUPv16i8lane : SIMDDup8FromElement <1, ".16b", v16i8, V128>;
2973
2974 def : Pat<(v2f32 (ARM64dup (f32 FPR32:$Rn))),
2975           (v2f32 (DUPv2i32lane
2976             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
2977             (i64 0)))>;
2978 def : Pat<(v4f32 (ARM64dup (f32 FPR32:$Rn))),
2979           (v4f32 (DUPv4i32lane
2980             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rn, ssub),
2981             (i64 0)))>;
2982 def : Pat<(v2f64 (ARM64dup (f64 FPR64:$Rn))),
2983           (v2f64 (DUPv2i64lane
2984             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rn, dsub),
2985             (i64 0)))>;
2986
2987 def : Pat<(v2f32 (ARM64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
2988           (DUPv2i32lane V128:$Rn, VectorIndexS:$imm)>;
2989 def : Pat<(v4f32 (ARM64duplane32 (v4f32 V128:$Rn), VectorIndexS:$imm)),
2990          (DUPv4i32lane V128:$Rn, VectorIndexS:$imm)>;
2991 def : Pat<(v2f64 (ARM64duplane64 (v2f64 V128:$Rn), VectorIndexD:$imm)),
2992           (DUPv2i64lane V128:$Rn, VectorIndexD:$imm)>;
2993
2994 defm SMOV : SMov;
2995 defm UMOV : UMov;
2996
2997 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
2998           (i32 (SMOVvi8to32 V128:$Rn, VectorIndexB:$idx))>;
2999 def : Pat<(sext_inreg (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx), i8),
3000           (i64 (SMOVvi8to64 V128:$Rn, VectorIndexB:$idx))>;
3001 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3002           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3003 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3004           (i64 (SMOVvi16to64 V128:$Rn, VectorIndexH:$idx))>;
3005 def : Pat<(sext_inreg (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),i16),
3006           (i32 (SMOVvi16to32 V128:$Rn, VectorIndexH:$idx))>;
3007 def : Pat<(sext (i32 (vector_extract (v4i32 V128:$Rn), VectorIndexS:$idx))),
3008           (i64 (SMOVvi32to64 V128:$Rn, VectorIndexS:$idx))>;
3009
3010 // Extracting i8 or i16 elements will have the zero-extend transformed to
3011 // an 'and' mask by type legalization since neither i8 nor i16 are legal types
3012 // for ARM64. Match these patterns here since UMOV already zeroes out the high
3013 // bits of the destination register.
3014 def : Pat<(and (vector_extract (v16i8 V128:$Rn), VectorIndexB:$idx),
3015                (i32 0xff)),
3016           (i32 (UMOVvi8 V128:$Rn, VectorIndexB:$idx))>;
3017 def : Pat<(and (vector_extract (v8i16 V128:$Rn), VectorIndexH:$idx),
3018                (i32 0xffff)),
3019           (i32 (UMOVvi16 V128:$Rn, VectorIndexH:$idx))>;
3020
3021 defm INS : SIMDIns;
3022
3023 def : Pat<(v16i8 (scalar_to_vector GPR32:$Rn)),
3024           (SUBREG_TO_REG (i32 0),
3025                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3026 def : Pat<(v8i8 (scalar_to_vector GPR32:$Rn)),
3027           (SUBREG_TO_REG (i32 0),
3028                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3029
3030 def : Pat<(v8i16 (scalar_to_vector GPR32:$Rn)),
3031           (SUBREG_TO_REG (i32 0),
3032                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3033 def : Pat<(v4i16 (scalar_to_vector GPR32:$Rn)),
3034           (SUBREG_TO_REG (i32 0),
3035                          (f32 (COPY_TO_REGCLASS GPR32:$Rn, FPR32)), ssub)>;
3036
3037 def : Pat<(v2i32 (scalar_to_vector (i32 FPR32:$Rn))),
3038             (v2i32 (INSERT_SUBREG (v2i32 (IMPLICIT_DEF)),
3039                                   (i32 FPR32:$Rn), ssub))>;
3040 def : Pat<(v4i32 (scalar_to_vector (i32 FPR32:$Rn))),
3041             (v4i32 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3042                                   (i32 FPR32:$Rn), ssub))>;
3043 def : Pat<(v2i64 (scalar_to_vector (i64 FPR64:$Rn))),
3044             (v2i64 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)),
3045                                   (i64 FPR64:$Rn), dsub))>;
3046
3047 def : Pat<(v4f32 (scalar_to_vector (f32 FPR32:$Rn))),
3048           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3049 def : Pat<(v2f32 (scalar_to_vector (f32 FPR32:$Rn))),
3050           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), FPR32:$Rn, ssub)>;
3051 def : Pat<(v2f64 (scalar_to_vector (f64 FPR64:$Rn))),
3052           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rn, dsub)>;
3053
3054 def : Pat<(v2f32 (vector_insert (v2f32 V64:$Rn),
3055             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3056           (EXTRACT_SUBREG
3057             (INSvi32lane
3058               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), V64:$Rn, dsub)),
3059               VectorIndexS:$imm,
3060               (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3061               (i64 0)),
3062             dsub)>;
3063 def : Pat<(v4f32 (vector_insert (v4f32 V128:$Rn),
3064             (f32 FPR32:$Rm), (i64 VectorIndexS:$imm))),
3065           (INSvi32lane
3066             V128:$Rn, VectorIndexS:$imm,
3067             (v4f32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR32:$Rm, ssub)),
3068             (i64 0))>;
3069 def : Pat<(v2f64 (vector_insert (v2f64 V128:$Rn),
3070             (f64 FPR64:$Rm), (i64 VectorIndexD:$imm))),
3071           (INSvi64lane
3072             V128:$Rn, VectorIndexD:$imm,
3073             (v2f64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$Rm, dsub)),
3074             (i64 0))>;
3075
3076 // Copy an element at a constant index in one vector into a constant indexed
3077 // element of another.
3078 // FIXME refactor to a shared class/dev parameterized on vector type, vector
3079 // index type and INS extension
3080 def : Pat<(v16i8 (int_arm64_neon_vcopy_lane
3081                    (v16i8 V128:$Vd), VectorIndexB:$idx, (v16i8 V128:$Vs),
3082                    VectorIndexB:$idx2)),
3083           (v16i8 (INSvi8lane
3084                    V128:$Vd, VectorIndexB:$idx, V128:$Vs, VectorIndexB:$idx2)
3085           )>;
3086 def : Pat<(v8i16 (int_arm64_neon_vcopy_lane
3087                    (v8i16 V128:$Vd), VectorIndexH:$idx, (v8i16 V128:$Vs),
3088                    VectorIndexH:$idx2)),
3089           (v8i16 (INSvi16lane
3090                    V128:$Vd, VectorIndexH:$idx, V128:$Vs, VectorIndexH:$idx2)
3091           )>;
3092 def : Pat<(v4i32 (int_arm64_neon_vcopy_lane
3093                    (v4i32 V128:$Vd), VectorIndexS:$idx, (v4i32 V128:$Vs),
3094                    VectorIndexS:$idx2)),
3095           (v4i32 (INSvi32lane
3096                    V128:$Vd, VectorIndexS:$idx, V128:$Vs, VectorIndexS:$idx2)
3097           )>;
3098 def : Pat<(v2i64 (int_arm64_neon_vcopy_lane
3099                    (v2i64 V128:$Vd), VectorIndexD:$idx, (v2i64 V128:$Vs),
3100                    VectorIndexD:$idx2)),
3101           (v2i64 (INSvi64lane
3102                    V128:$Vd, VectorIndexD:$idx, V128:$Vs, VectorIndexD:$idx2)
3103           )>;
3104
3105 // Floating point vector extractions are codegen'd as either a sequence of
3106 // subregister extractions, possibly fed by an INS if the lane number is
3107 // anything other than zero.
3108 def : Pat<(vector_extract (v2f64 V128:$Rn), 0),
3109           (f64 (EXTRACT_SUBREG V128:$Rn, dsub))>;
3110 def : Pat<(vector_extract (v4f32 V128:$Rn), 0),
3111           (f32 (EXTRACT_SUBREG V128:$Rn, ssub))>;
3112 def : Pat<(vector_extract (v2f64 V128:$Rn), VectorIndexD:$idx),
3113           (f64 (EXTRACT_SUBREG
3114             (INSvi64lane (v2f64 (IMPLICIT_DEF)), 0,
3115                          V128:$Rn, VectorIndexD:$idx),
3116             dsub))>;
3117 def : Pat<(vector_extract (v4f32 V128:$Rn), VectorIndexS:$idx),
3118           (f32 (EXTRACT_SUBREG
3119             (INSvi32lane (v4f32 (IMPLICIT_DEF)), 0,
3120                          V128:$Rn, VectorIndexS:$idx),
3121             ssub))>;
3122
3123 // All concat_vectors operations are canonicalised to act on i64 vectors for
3124 // ARM64. In the general case we need an instruction, which had just as well be
3125 // INS.
3126 class ConcatPat<ValueType DstTy, ValueType SrcTy>
3127   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rd), V64:$Rn)),
3128         (INSvi64lane (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), 1,
3129                      (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub), 0)>;
3130
3131 def : ConcatPat<v2i64, v1i64>;
3132 def : ConcatPat<v2f64, v1f64>;
3133 def : ConcatPat<v4i32, v2i32>;
3134 def : ConcatPat<v4f32, v2f32>;
3135 def : ConcatPat<v8i16, v4i16>;
3136 def : ConcatPat<v16i8, v8i8>;
3137
3138 // If the high lanes are undef, though, we can just ignore them:
3139 class ConcatUndefPat<ValueType DstTy, ValueType SrcTy>
3140   : Pat<(DstTy (concat_vectors (SrcTy V64:$Rn), undef)),
3141         (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rn, dsub)>;
3142
3143 def : ConcatUndefPat<v2i64, v1i64>;
3144 def : ConcatUndefPat<v2f64, v1f64>;
3145 def : ConcatUndefPat<v4i32, v2i32>;
3146 def : ConcatUndefPat<v4f32, v2f32>;
3147 def : ConcatUndefPat<v8i16, v4i16>;
3148 def : ConcatUndefPat<v16i8, v8i8>;
3149
3150 //----------------------------------------------------------------------------
3151 // AdvSIMD across lanes instructions
3152 //----------------------------------------------------------------------------
3153
3154 defm ADDV    : SIMDAcrossLanesBHS<0, 0b11011, "addv">;
3155 defm SMAXV   : SIMDAcrossLanesBHS<0, 0b01010, "smaxv">;
3156 defm SMINV   : SIMDAcrossLanesBHS<0, 0b11010, "sminv">;
3157 defm UMAXV   : SIMDAcrossLanesBHS<1, 0b01010, "umaxv">;
3158 defm UMINV   : SIMDAcrossLanesBHS<1, 0b11010, "uminv">;
3159 defm SADDLV  : SIMDAcrossLanesHSD<0, 0b00011, "saddlv">;
3160 defm UADDLV  : SIMDAcrossLanesHSD<1, 0b00011, "uaddlv">;
3161 defm FMAXNMV : SIMDAcrossLanesS<0b01100, 0, "fmaxnmv", int_arm64_neon_fmaxnmv>;
3162 defm FMAXV   : SIMDAcrossLanesS<0b01111, 0, "fmaxv", int_arm64_neon_fmaxv>;
3163 defm FMINNMV : SIMDAcrossLanesS<0b01100, 1, "fminnmv", int_arm64_neon_fminnmv>;
3164 defm FMINV   : SIMDAcrossLanesS<0b01111, 1, "fminv", int_arm64_neon_fminv>;
3165
3166 multiclass SIMDAcrossLanesSignedIntrinsic<string baseOpc, Intrinsic intOp> {
3167 // If there is a sign extension after this intrinsic, consume it as smov already
3168 // performed it
3169   def : Pat<(i32 (sext_inreg (i32 (intOp (v8i8 V64:$Rn))), i8)),
3170         (i32 (SMOVvi8to32
3171           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3172             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3173           (i64 0)))>;
3174   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3175         (i32 (SMOVvi8to32
3176           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3177             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3178           (i64 0)))>;
3179 // If there is a sign extension after this intrinsic, consume it as smov already
3180 // performed it
3181 def : Pat<(i32 (sext_inreg (i32 (intOp (v16i8 V128:$Rn))), i8)),
3182         (i32 (SMOVvi8to32
3183           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3184            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3185           (i64 0)))>;
3186 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3187         (i32 (SMOVvi8to32
3188           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3189            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3190           (i64 0)))>;
3191 // If there is a sign extension after this intrinsic, consume it as smov already
3192 // performed it
3193 def : Pat<(i32 (sext_inreg (i32 (intOp (v4i16 V64:$Rn))), i16)),
3194           (i32 (SMOVvi16to32
3195            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3196             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3197            (i64 0)))>;
3198 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3199           (i32 (SMOVvi16to32
3200            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3201             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3202            (i64 0)))>;
3203 // If there is a sign extension after this intrinsic, consume it as smov already
3204 // performed it
3205 def : Pat<(i32 (sext_inreg (i32 (intOp (v8i16 V128:$Rn))), i16)),
3206         (i32 (SMOVvi16to32
3207           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3208            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3209           (i64 0)))>;
3210 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3211         (i32 (SMOVvi16to32
3212           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3213            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3214           (i64 0)))>;
3215
3216 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3217         (i32 (EXTRACT_SUBREG
3218           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3219            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3220           ssub))>;
3221 }
3222
3223 multiclass SIMDAcrossLanesUnsignedIntrinsic<string baseOpc, Intrinsic intOp> {
3224 // If there is a masking operation keeping only what has been actually
3225 // generated, consume it.
3226   def : Pat<(i32 (and (i32 (intOp (v8i8 V64:$Rn))), maski8_or_more)),
3227         (i32 (EXTRACT_SUBREG
3228           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3229             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3230           ssub))>;
3231   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3232         (i32 (EXTRACT_SUBREG
3233           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3234             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), bsub),
3235           ssub))>;
3236 // If there is a masking operation keeping only what has been actually
3237 // generated, consume it.
3238 def : Pat<(i32 (and (i32 (intOp (v16i8 V128:$Rn))), maski8_or_more)),
3239         (i32 (EXTRACT_SUBREG
3240           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3241             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3242           ssub))>;
3243 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3244         (i32 (EXTRACT_SUBREG
3245           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3246             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), bsub),
3247           ssub))>;
3248
3249 // If there is a masking operation keeping only what has been actually
3250 // generated, consume it.
3251 def : Pat<(i32 (and (i32 (intOp (v4i16 V64:$Rn))), maski16_or_more)),
3252           (i32 (EXTRACT_SUBREG
3253             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3254               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3255             ssub))>;
3256 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3257           (i32 (EXTRACT_SUBREG
3258             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3259               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), hsub),
3260             ssub))>;
3261 // If there is a masking operation keeping only what has been actually
3262 // generated, consume it.
3263 def : Pat<(i32 (and (i32 (intOp (v8i16 V128:$Rn))), maski16_or_more)),
3264         (i32 (EXTRACT_SUBREG
3265           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3266             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3267           ssub))>;
3268 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3269         (i32 (EXTRACT_SUBREG
3270           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3271             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), hsub),
3272           ssub))>;
3273
3274 def : Pat<(i32 (intOp (v4i32 V128:$Rn))),
3275         (i32 (EXTRACT_SUBREG
3276           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3277             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), ssub),
3278           ssub))>;
3279
3280 }
3281
3282 multiclass SIMDAcrossLanesSignedLongIntrinsic<string baseOpc, Intrinsic intOp> {
3283   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3284         (i32 (SMOVvi16to32
3285           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3286             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3287           (i64 0)))>;
3288 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3289         (i32 (SMOVvi16to32
3290           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3291            (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3292           (i64 0)))>;
3293
3294 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3295           (i32 (EXTRACT_SUBREG
3296            (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3297             (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3298            ssub))>;
3299 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3300         (i32 (EXTRACT_SUBREG
3301           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3302            (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3303           ssub))>;
3304
3305 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3306         (i64 (EXTRACT_SUBREG
3307           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3308            (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3309           dsub))>;
3310 }
3311
3312 multiclass SIMDAcrossLanesUnsignedLongIntrinsic<string baseOpc,
3313                                                 Intrinsic intOp> {
3314   def : Pat<(i32 (intOp (v8i8 V64:$Rn))),
3315         (i32 (EXTRACT_SUBREG
3316           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3317             (!cast<Instruction>(!strconcat(baseOpc, "v8i8v")) V64:$Rn), hsub),
3318           ssub))>;
3319 def : Pat<(i32 (intOp (v16i8 V128:$Rn))),
3320         (i32 (EXTRACT_SUBREG
3321           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3322             (!cast<Instruction>(!strconcat(baseOpc, "v16i8v")) V128:$Rn), hsub),
3323           ssub))>;
3324
3325 def : Pat<(i32 (intOp (v4i16 V64:$Rn))),
3326           (i32 (EXTRACT_SUBREG
3327             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3328               (!cast<Instruction>(!strconcat(baseOpc, "v4i16v")) V64:$Rn), ssub),
3329             ssub))>;
3330 def : Pat<(i32 (intOp (v8i16 V128:$Rn))),
3331         (i32 (EXTRACT_SUBREG
3332           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3333             (!cast<Instruction>(!strconcat(baseOpc, "v8i16v")) V128:$Rn), ssub),
3334           ssub))>;
3335
3336 def : Pat<(i64 (intOp (v4i32 V128:$Rn))),
3337         (i64 (EXTRACT_SUBREG
3338           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3339             (!cast<Instruction>(!strconcat(baseOpc, "v4i32v")) V128:$Rn), dsub),
3340           dsub))>;
3341 }
3342
3343 defm : SIMDAcrossLanesSignedIntrinsic<"ADDV",  int_arm64_neon_saddv>;
3344 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3345 def : Pat<(i32 (int_arm64_neon_saddv (v2i32 V64:$Rn))),
3346           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3347
3348 defm : SIMDAcrossLanesUnsignedIntrinsic<"ADDV",  int_arm64_neon_uaddv>;
3349 // vaddv_[su]32 is special; -> ADDP Vd.2S,Vn.2S,Vm.2S; return Vd.s[0];Vn==Vm
3350 def : Pat<(i32 (int_arm64_neon_uaddv (v2i32 V64:$Rn))),
3351           (EXTRACT_SUBREG (ADDPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3352
3353 defm : SIMDAcrossLanesSignedIntrinsic<"SMAXV", int_arm64_neon_smaxv>;
3354 def : Pat<(i32 (int_arm64_neon_smaxv (v2i32 V64:$Rn))),
3355            (EXTRACT_SUBREG (SMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3356
3357 defm : SIMDAcrossLanesSignedIntrinsic<"SMINV", int_arm64_neon_sminv>;
3358 def : Pat<(i32 (int_arm64_neon_sminv (v2i32 V64:$Rn))),
3359            (EXTRACT_SUBREG (SMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3360
3361 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMAXV", int_arm64_neon_umaxv>;
3362 def : Pat<(i32 (int_arm64_neon_umaxv (v2i32 V64:$Rn))),
3363            (EXTRACT_SUBREG (UMAXPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3364
3365 defm : SIMDAcrossLanesUnsignedIntrinsic<"UMINV", int_arm64_neon_uminv>;
3366 def : Pat<(i32 (int_arm64_neon_uminv (v2i32 V64:$Rn))),
3367            (EXTRACT_SUBREG (UMINPv2i32 V64:$Rn, V64:$Rn), ssub)>;
3368
3369 defm : SIMDAcrossLanesSignedLongIntrinsic<"SADDLV", int_arm64_neon_saddlv>;
3370 defm : SIMDAcrossLanesUnsignedLongIntrinsic<"UADDLV", int_arm64_neon_uaddlv>;
3371
3372 // The vaddlv_s32 intrinsic gets mapped to SADDLP.
3373 def : Pat<(i64 (int_arm64_neon_saddlv (v2i32 V64:$Rn))),
3374           (i64 (EXTRACT_SUBREG
3375             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3376               (SADDLPv2i32_v1i64 V64:$Rn), dsub),
3377             dsub))>;
3378 // The vaddlv_u32 intrinsic gets mapped to UADDLP.
3379 def : Pat<(i64 (int_arm64_neon_uaddlv (v2i32 V64:$Rn))),
3380           (i64 (EXTRACT_SUBREG
3381             (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3382               (UADDLPv2i32_v1i64 V64:$Rn), dsub),
3383             dsub))>;
3384
3385 //------------------------------------------------------------------------------
3386 // AdvSIMD modified immediate instructions
3387 //------------------------------------------------------------------------------
3388
3389 // AdvSIMD BIC
3390 defm BIC : SIMDModifiedImmVectorShiftTied<1, 0b11, 0b01, "bic", ARM64bici>;
3391 // AdvSIMD ORR
3392 defm ORR : SIMDModifiedImmVectorShiftTied<0, 0b11, 0b01, "orr", ARM64orri>;
3393
3394
3395 // AdvSIMD FMOV
3396 def FMOVv2f64_ns : SIMDModifiedImmVectorNoShift<1, 1, 0b1111, V128, fpimm8,
3397                                               "fmov", ".2d",
3398                        [(set (v2f64 V128:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3399 def FMOVv2f32_ns : SIMDModifiedImmVectorNoShift<0, 0, 0b1111, V64,  fpimm8,
3400                                               "fmov", ".2s",
3401                        [(set (v2f32 V64:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3402 def FMOVv4f32_ns : SIMDModifiedImmVectorNoShift<1, 0, 0b1111, V128, fpimm8,
3403                                               "fmov", ".4s",
3404                        [(set (v4f32 V128:$Rd), (ARM64fmov imm0_255:$imm8))]>;
3405
3406 // AdvSIMD MOVI
3407
3408 // EDIT byte mask: scalar
3409 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3410 def MOVID      : SIMDModifiedImmScalarNoShift<0, 1, 0b1110, "movi",
3411                     [(set FPR64:$Rd, simdimmtype10:$imm8)]>;
3412 // The movi_edit node has the immediate value already encoded, so we use
3413 // a plain imm0_255 here.
3414 def : Pat<(f64 (ARM64movi_edit imm0_255:$shift)),
3415           (MOVID imm0_255:$shift)>;
3416
3417 def : Pat<(v1i64 immAllZerosV), (MOVID (i32 0))>;
3418 def : Pat<(v2i32 immAllZerosV), (MOVID (i32 0))>;
3419 def : Pat<(v4i16 immAllZerosV), (MOVID (i32 0))>;
3420 def : Pat<(v8i8  immAllZerosV), (MOVID (i32 0))>;
3421
3422 def : Pat<(v1i64 immAllOnesV), (MOVID (i32 255))>;
3423 def : Pat<(v2i32 immAllOnesV), (MOVID (i32 255))>;
3424 def : Pat<(v4i16 immAllOnesV), (MOVID (i32 255))>;
3425 def : Pat<(v8i8  immAllOnesV), (MOVID (i32 255))>;
3426
3427 // EDIT byte mask: 2d
3428
3429 // The movi_edit node has the immediate value already encoded, so we use
3430 // a plain imm0_255 in the pattern
3431 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
3432 def MOVIv2d_ns   : SIMDModifiedImmVectorNoShift<1, 1, 0b1110, V128,
3433                                                 simdimmtype10,
3434                                                 "movi", ".2d",
3435                    [(set (v2i64 V128:$Rd), (ARM64movi_edit imm0_255:$imm8))]>;
3436
3437
3438 // Use movi.2d to materialize 0.0 if the HW does zero-cycle zeroing.
3439 // Complexity is added to break a tie with a plain MOVI.
3440 let AddedComplexity = 1 in {
3441 def : Pat<(f32   fpimm0),
3442           (f32 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), ssub))>,
3443       Requires<[HasZCZ]>;
3444 def : Pat<(f64   fpimm0),
3445           (f64 (EXTRACT_SUBREG (v2i64 (MOVIv2d_ns (i32 0))), dsub))>,
3446       Requires<[HasZCZ]>;
3447 }
3448
3449 def : Pat<(v2i64 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3450 def : Pat<(v4i32 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3451 def : Pat<(v8i16 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3452 def : Pat<(v16i8 immAllZerosV), (MOVIv2d_ns (i32 0))>;
3453
3454 def : Pat<(v2i64 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3455 def : Pat<(v4i32 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3456 def : Pat<(v8i16 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3457 def : Pat<(v16i8 immAllOnesV), (MOVIv2d_ns (i32 255))>;
3458
3459 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3460 defm MOVI      : SIMDModifiedImmVectorShift<0, 0b10, 0b00, "movi">;
3461 def : Pat<(v2i32 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3462           (MOVIv2i32 imm0_255:$imm8, imm:$shift)>;
3463 def : Pat<(v4i32 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3464           (MOVIv4i32 imm0_255:$imm8, imm:$shift)>;
3465 def : Pat<(v4i16 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3466           (MOVIv4i16 imm0_255:$imm8, imm:$shift)>;
3467 def : Pat<(v8i16 (ARM64movi_shift imm0_255:$imm8, (i32 imm:$shift))),
3468           (MOVIv8i16 imm0_255:$imm8, imm:$shift)>;
3469
3470 // EDIT per word: 2s & 4s with MSL shifter
3471 def MOVIv2s_msl  : SIMDModifiedImmMoveMSL<0, 0, {1,1,0,?}, V64, "movi", ".2s",
3472                       [(set (v2i32 V64:$Rd),
3473                             (ARM64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3474 def MOVIv4s_msl  : SIMDModifiedImmMoveMSL<1, 0, {1,1,0,?}, V128, "movi", ".4s",
3475                       [(set (v4i32 V128:$Rd),
3476                             (ARM64movi_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3477
3478 // Per byte: 8b & 16b
3479 def MOVIv8b_ns   : SIMDModifiedImmVectorNoShift<0, 0, 0b1110, V64,  imm0_255,
3480                                                  "movi", ".8b",
3481                        [(set (v8i8 V64:$Rd), (ARM64movi imm0_255:$imm8))]>;
3482 def MOVIv16b_ns  : SIMDModifiedImmVectorNoShift<1, 0, 0b1110, V128, imm0_255,
3483                                                  "movi", ".16b",
3484                        [(set (v16i8 V128:$Rd), (ARM64movi imm0_255:$imm8))]>;
3485
3486 // AdvSIMD MVNI
3487
3488 // EDIT per word & halfword: 2s, 4h, 4s, & 8h
3489 defm MVNI      : SIMDModifiedImmVectorShift<1, 0b10, 0b00, "mvni">;
3490 def : Pat<(v2i32 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3491           (MVNIv2i32 imm0_255:$imm8, imm:$shift)>;
3492 def : Pat<(v4i32 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3493           (MVNIv4i32 imm0_255:$imm8, imm:$shift)>;
3494 def : Pat<(v4i16 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3495           (MVNIv4i16 imm0_255:$imm8, imm:$shift)>;
3496 def : Pat<(v8i16 (ARM64mvni_shift imm0_255:$imm8, (i32 imm:$shift))),
3497           (MVNIv8i16 imm0_255:$imm8, imm:$shift)>;
3498
3499 // EDIT per word: 2s & 4s with MSL shifter
3500 def MVNIv2s_msl   : SIMDModifiedImmMoveMSL<0, 1, {1,1,0,?}, V64, "mvni", ".2s",
3501                       [(set (v2i32 V64:$Rd),
3502                             (ARM64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3503 def MVNIv4s_msl   : SIMDModifiedImmMoveMSL<1, 1, {1,1,0,?}, V128, "mvni", ".4s",
3504                       [(set (v4i32 V128:$Rd),
3505                             (ARM64mvni_msl imm0_255:$imm8, (i32 imm:$shift)))]>;
3506
3507 //----------------------------------------------------------------------------
3508 // AdvSIMD indexed element
3509 //----------------------------------------------------------------------------
3510
3511 let neverHasSideEffects = 1 in {
3512   defm FMLA  : SIMDFPIndexedSDTied<0, 0b0001, "fmla">;
3513   defm FMLS  : SIMDFPIndexedSDTied<0, 0b0101, "fmls">;
3514 }
3515
3516 // NOTE: Operands are reordered in the FMLA/FMLS PatFrags because the
3517 // instruction expects the addend first, while the intrinsic expects it last.
3518
3519 // On the other hand, there are quite a few valid combinatorial options due to
3520 // the commutativity of multiplication and the fact that (-x) * y = x * (-y).
3521 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
3522            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)>>;
3523 defm : SIMDFPIndexedSDTiedPatterns<"FMLA",
3524            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)>>;
3525
3526 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3527            TriOpFrag<(fma node:$MHS, (fneg node:$RHS), node:$LHS)> >;
3528 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3529            TriOpFrag<(fma node:$RHS, (fneg node:$MHS), node:$LHS)> >;
3530 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3531            TriOpFrag<(fma (fneg node:$RHS), node:$MHS, node:$LHS)> >;
3532 defm : SIMDFPIndexedSDTiedPatterns<"FMLS",
3533            TriOpFrag<(fma (fneg node:$MHS), node:$RHS, node:$LHS)> >;
3534
3535 multiclass FMLSIndexedAfterNegPatterns<SDPatternOperator OpNode> {
3536   // 3 variants for the .2s version: DUPLANE from 128-bit, DUPLANE from 64-bit
3537   // and DUP scalar.
3538   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3539                            (ARM64duplane32 (v4f32 (fneg V128:$Rm)),
3540                                            VectorIndexS:$idx))),
3541             (FMLSv2i32_indexed V64:$Rd, V64:$Rn, V128:$Rm, VectorIndexS:$idx)>;
3542   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3543                            (v2f32 (ARM64duplane32
3544                                       (v4f32 (insert_subvector undef,
3545                                                  (v2f32 (fneg V64:$Rm)),
3546                                                  (i32 0))),
3547                                       VectorIndexS:$idx)))),
3548             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
3549                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
3550                                VectorIndexS:$idx)>;
3551   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
3552                            (ARM64dup (f32 (fneg FPR32Op:$Rm))))),
3553             (FMLSv2i32_indexed V64:$Rd, V64:$Rn,
3554                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
3555
3556   // 3 variants for the .4s version: DUPLANE from 128-bit, DUPLANE from 64-bit
3557   // and DUP scalar.
3558   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3559                            (ARM64duplane32 (v4f32 (fneg V128:$Rm)),
3560                                            VectorIndexS:$idx))),
3561             (FMLSv4i32_indexed V128:$Rd, V128:$Rn, V128:$Rm,
3562                                VectorIndexS:$idx)>;
3563   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3564                            (v4f32 (ARM64duplane32
3565                                       (v4f32 (insert_subvector undef,
3566                                                  (v2f32 (fneg V64:$Rm)),
3567                                                  (i32 0))),
3568                                       VectorIndexS:$idx)))),
3569             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
3570                                (SUBREG_TO_REG (i32 0), V64:$Rm, dsub),
3571                                VectorIndexS:$idx)>;
3572   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
3573                            (ARM64dup (f32 (fneg FPR32Op:$Rm))))),
3574             (FMLSv4i32_indexed V128:$Rd, V128:$Rn,
3575                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
3576
3577   // 2 variants for the .2d version: DUPLANE from 128-bit, and DUP scalar
3578   // (DUPLANE from 64-bit would be trivial).
3579   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
3580                            (ARM64duplane64 (v2f64 (fneg V128:$Rm)),
3581                                            VectorIndexD:$idx))),
3582             (FMLSv2i64_indexed
3583                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
3584   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
3585                            (ARM64dup (f64 (fneg FPR64Op:$Rm))))),
3586             (FMLSv2i64_indexed V128:$Rd, V128:$Rn,
3587                 (SUBREG_TO_REG (i32 0), FPR64Op:$Rm, dsub), (i64 0))>;
3588
3589   // 2 variants for 32-bit scalar version: extract from .2s or from .4s
3590   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
3591                          (vector_extract (v4f32 (fneg V128:$Rm)),
3592                                          VectorIndexS:$idx))),
3593             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
3594                 V128:$Rm, VectorIndexS:$idx)>;
3595   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
3596                          (vector_extract (v2f32 (fneg V64:$Rm)),
3597                                          VectorIndexS:$idx))),
3598             (FMLSv1i32_indexed FPR32:$Rd, FPR32:$Rn,
3599                 (SUBREG_TO_REG (i32 0), V64:$Rm, dsub), VectorIndexS:$idx)>;
3600
3601   // 1 variant for 64-bit scalar version: extract from .1d or from .2d
3602   def : Pat<(f64 (OpNode (f64 FPR64:$Rd), (f64 FPR64:$Rn),
3603                          (vector_extract (v2f64 (fneg V128:$Rm)),
3604                                          VectorIndexS:$idx))),
3605             (FMLSv1i64_indexed FPR64:$Rd, FPR64:$Rn,
3606                 V128:$Rm, VectorIndexS:$idx)>;
3607 }
3608
3609 defm : FMLSIndexedAfterNegPatterns<
3610            TriOpFrag<(fma node:$RHS, node:$MHS, node:$LHS)> >;
3611 defm : FMLSIndexedAfterNegPatterns<
3612            TriOpFrag<(fma node:$MHS, node:$RHS, node:$LHS)> >;
3613
3614 defm FMULX : SIMDFPIndexedSD<1, 0b1001, "fmulx", int_arm64_neon_fmulx>;
3615 defm FMUL  : SIMDFPIndexedSD<0, 0b1001, "fmul", fmul>;
3616
3617 def : Pat<(v2f32 (fmul V64:$Rn, (ARM64dup (f32 FPR32:$Rm)))),
3618           (FMULv2i32_indexed V64:$Rn,
3619             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
3620             (i64 0))>;
3621 def : Pat<(v4f32 (fmul V128:$Rn, (ARM64dup (f32 FPR32:$Rm)))),
3622           (FMULv4i32_indexed V128:$Rn,
3623             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR32:$Rm, ssub),
3624             (i64 0))>;
3625 def : Pat<(v2f64 (fmul V128:$Rn, (ARM64dup (f64 FPR64:$Rm)))),
3626           (FMULv2i64_indexed V128:$Rn,
3627             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$Rm, dsub),
3628             (i64 0))>;
3629
3630 defm SQDMULH : SIMDIndexedHS<0, 0b1100, "sqdmulh", int_arm64_neon_sqdmulh>;
3631 defm SQRDMULH : SIMDIndexedHS<0, 0b1101, "sqrdmulh", int_arm64_neon_sqrdmulh>;
3632 defm MLA   : SIMDVectorIndexedHSTied<1, 0b0000, "mla",
3633               TriOpFrag<(add node:$LHS, (mul node:$MHS, node:$RHS))>>;
3634 defm MLS   : SIMDVectorIndexedHSTied<1, 0b0100, "mls",
3635               TriOpFrag<(sub node:$LHS, (mul node:$MHS, node:$RHS))>>;
3636 defm MUL   : SIMDVectorIndexedHS<0, 0b1000, "mul", mul>;
3637 defm SMLAL : SIMDVectorIndexedLongSDTied<0, 0b0010, "smlal",
3638     TriOpFrag<(add node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
3639 defm SMLSL : SIMDVectorIndexedLongSDTied<0, 0b0110, "smlsl",
3640     TriOpFrag<(sub node:$LHS, (int_arm64_neon_smull node:$MHS, node:$RHS))>>;
3641 defm SMULL : SIMDVectorIndexedLongSD<0, 0b1010, "smull",
3642                 int_arm64_neon_smull>;
3643 defm SQDMLAL : SIMDIndexedLongSQDMLXSDTied<0, 0b0011, "sqdmlal",
3644                                            int_arm64_neon_sqadd>;
3645 defm SQDMLSL : SIMDIndexedLongSQDMLXSDTied<0, 0b0111, "sqdmlsl",
3646                                            int_arm64_neon_sqsub>;
3647 defm SQDMULL : SIMDIndexedLongSD<0, 0b1011, "sqdmull", int_arm64_neon_sqdmull>;
3648 defm UMLAL   : SIMDVectorIndexedLongSDTied<1, 0b0010, "umlal",
3649     TriOpFrag<(add node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
3650 defm UMLSL   : SIMDVectorIndexedLongSDTied<1, 0b0110, "umlsl",
3651     TriOpFrag<(sub node:$LHS, (int_arm64_neon_umull node:$MHS, node:$RHS))>>;
3652 defm UMULL   : SIMDVectorIndexedLongSD<1, 0b1010, "umull",
3653                 int_arm64_neon_umull>;
3654
3655 // A scalar sqdmull with the second operand being a vector lane can be
3656 // handled directly with the indexed instruction encoding.
3657 def : Pat<(int_arm64_neon_sqdmulls_scalar (i32 FPR32:$Rn),
3658                                           (vector_extract (v4i32 V128:$Vm),
3659                                                            VectorIndexS:$idx)),
3660           (SQDMULLv1i64_indexed FPR32:$Rn, V128:$Vm, VectorIndexS:$idx)>;
3661
3662 //----------------------------------------------------------------------------
3663 // AdvSIMD scalar shift instructions
3664 //----------------------------------------------------------------------------
3665 defm FCVTZS : SIMDScalarRShiftSD<0, 0b11111, "fcvtzs">;
3666 defm FCVTZU : SIMDScalarRShiftSD<1, 0b11111, "fcvtzu">;
3667 defm SCVTF  : SIMDScalarRShiftSD<0, 0b11100, "scvtf">;
3668 defm UCVTF  : SIMDScalarRShiftSD<1, 0b11100, "ucvtf">;
3669 // Codegen patterns for the above. We don't put these directly on the
3670 // instructions because TableGen's type inference can't handle the truth.
3671 // Having the same base pattern for fp <--> int totally freaks it out.
3672 def : Pat<(int_arm64_neon_vcvtfp2fxs FPR32:$Rn, vecshiftR32:$imm),
3673           (FCVTZSs FPR32:$Rn, vecshiftR32:$imm)>;
3674 def : Pat<(int_arm64_neon_vcvtfp2fxu FPR32:$Rn, vecshiftR32:$imm),
3675           (FCVTZUs FPR32:$Rn, vecshiftR32:$imm)>;
3676 def : Pat<(i64 (int_arm64_neon_vcvtfp2fxs (f64 FPR64:$Rn), vecshiftR64:$imm)),
3677           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
3678 def : Pat<(i64 (int_arm64_neon_vcvtfp2fxu (f64 FPR64:$Rn), vecshiftR64:$imm)),
3679           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
3680 def : Pat<(v1i64 (int_arm64_neon_vcvtfp2fxs (v1f64 FPR64:$Rn),
3681                                             vecshiftR64:$imm)),
3682           (FCVTZSd FPR64:$Rn, vecshiftR64:$imm)>;
3683 def : Pat<(v1i64 (int_arm64_neon_vcvtfp2fxu (v1f64 FPR64:$Rn),
3684                                             vecshiftR64:$imm)),
3685           (FCVTZUd FPR64:$Rn, vecshiftR64:$imm)>;
3686 def : Pat<(int_arm64_neon_vcvtfxs2fp FPR32:$Rn, vecshiftR32:$imm),
3687           (SCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
3688 def : Pat<(int_arm64_neon_vcvtfxu2fp FPR32:$Rn, vecshiftR32:$imm),
3689           (UCVTFs FPR32:$Rn, vecshiftR32:$imm)>;
3690 def : Pat<(f64 (int_arm64_neon_vcvtfxs2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
3691           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3692 def : Pat<(f64 (int_arm64_neon_vcvtfxu2fp (i64 FPR64:$Rn), vecshiftR64:$imm)),
3693           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3694 def : Pat<(v1f64 (int_arm64_neon_vcvtfxs2fp (v1i64 FPR64:$Rn),
3695                                             vecshiftR64:$imm)),
3696           (SCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3697 def : Pat<(v1f64 (int_arm64_neon_vcvtfxu2fp (v1i64 FPR64:$Rn),
3698                                             vecshiftR64:$imm)),
3699           (UCVTFd FPR64:$Rn, vecshiftR64:$imm)>;
3700
3701 defm SHL      : SIMDScalarLShiftD<   0, 0b01010, "shl", ARM64vshl>;
3702 defm SLI      : SIMDScalarLShiftDTied<1, 0b01010, "sli">;
3703 defm SQRSHRN  : SIMDScalarRShiftBHS< 0, 0b10011, "sqrshrn",
3704                                      int_arm64_neon_sqrshrn>;
3705 defm SQRSHRUN : SIMDScalarRShiftBHS< 1, 0b10001, "sqrshrun",
3706                                      int_arm64_neon_sqrshrun>;
3707 defm SQSHLU   : SIMDScalarLShiftBHSD<1, 0b01100, "sqshlu", ARM64sqshlui>;
3708 defm SQSHL    : SIMDScalarLShiftBHSD<0, 0b01110, "sqshl", ARM64sqshli>;
3709 defm SQSHRN   : SIMDScalarRShiftBHS< 0, 0b10010, "sqshrn",
3710                                      int_arm64_neon_sqshrn>;
3711 defm SQSHRUN  : SIMDScalarRShiftBHS< 1, 0b10000, "sqshrun",
3712                                      int_arm64_neon_sqshrun>;
3713 defm SRI      : SIMDScalarRShiftDTied<   1, 0b01000, "sri">;
3714 defm SRSHR    : SIMDScalarRShiftD<   0, 0b00100, "srshr", ARM64srshri>;
3715 defm SRSRA    : SIMDScalarRShiftDTied<   0, 0b00110, "srsra",
3716     TriOpFrag<(add node:$LHS,
3717                    (ARM64srshri node:$MHS, node:$RHS))>>;
3718 defm SSHR     : SIMDScalarRShiftD<   0, 0b00000, "sshr", ARM64vashr>;
3719 defm SSRA     : SIMDScalarRShiftDTied<   0, 0b00010, "ssra",
3720     TriOpFrag<(add node:$LHS,
3721                    (ARM64vashr node:$MHS, node:$RHS))>>;
3722 defm UQRSHRN  : SIMDScalarRShiftBHS< 1, 0b10011, "uqrshrn",
3723                                      int_arm64_neon_uqrshrn>;
3724 defm UQSHL    : SIMDScalarLShiftBHSD<1, 0b01110, "uqshl", ARM64uqshli>;
3725 defm UQSHRN   : SIMDScalarRShiftBHS< 1, 0b10010, "uqshrn",
3726                                      int_arm64_neon_uqshrn>;
3727 defm URSHR    : SIMDScalarRShiftD<   1, 0b00100, "urshr", ARM64urshri>;
3728 defm URSRA    : SIMDScalarRShiftDTied<   1, 0b00110, "ursra",
3729     TriOpFrag<(add node:$LHS,
3730                    (ARM64urshri node:$MHS, node:$RHS))>>;
3731 defm USHR     : SIMDScalarRShiftD<   1, 0b00000, "ushr", ARM64vlshr>;
3732 defm USRA     : SIMDScalarRShiftDTied<   1, 0b00010, "usra",
3733     TriOpFrag<(add node:$LHS,
3734                    (ARM64vlshr node:$MHS, node:$RHS))>>;
3735
3736 //----------------------------------------------------------------------------
3737 // AdvSIMD vector shift instructions
3738 //----------------------------------------------------------------------------
3739 defm FCVTZS:SIMDVectorRShiftSD<0, 0b11111, "fcvtzs", int_arm64_neon_vcvtfp2fxs>;
3740 defm FCVTZU:SIMDVectorRShiftSD<1, 0b11111, "fcvtzu", int_arm64_neon_vcvtfp2fxu>;
3741 defm SCVTF: SIMDVectorRShiftSDToFP<0, 0b11100, "scvtf",
3742                                    int_arm64_neon_vcvtfxs2fp>;
3743 defm RSHRN   : SIMDVectorRShiftNarrowBHS<0, 0b10001, "rshrn",
3744                                          int_arm64_neon_rshrn>;
3745 defm SHL     : SIMDVectorLShiftBHSD<0, 0b01010, "shl", ARM64vshl>;
3746 defm SHRN    : SIMDVectorRShiftNarrowBHS<0, 0b10000, "shrn",
3747                           BinOpFrag<(trunc (ARM64vashr node:$LHS, node:$RHS))>>;
3748 defm SLI     : SIMDVectorLShiftBHSDTied<1, 0b01010, "sli", int_arm64_neon_vsli>;
3749 def : Pat<(v1i64 (int_arm64_neon_vsli (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
3750                                       (i32 vecshiftL64:$imm))),
3751           (SLId FPR64:$Rd, FPR64:$Rn, vecshiftL64:$imm)>;
3752 defm SQRSHRN : SIMDVectorRShiftNarrowBHS<0, 0b10011, "sqrshrn",
3753                                          int_arm64_neon_sqrshrn>;
3754 defm SQRSHRUN: SIMDVectorRShiftNarrowBHS<1, 0b10001, "sqrshrun",
3755                                          int_arm64_neon_sqrshrun>;
3756 defm SQSHLU : SIMDVectorLShiftBHSD<1, 0b01100, "sqshlu", ARM64sqshlui>;
3757 defm SQSHL  : SIMDVectorLShiftBHSD<0, 0b01110, "sqshl", ARM64sqshli>;
3758 defm SQSHRN  : SIMDVectorRShiftNarrowBHS<0, 0b10010, "sqshrn",
3759                                          int_arm64_neon_sqshrn>;
3760 defm SQSHRUN : SIMDVectorRShiftNarrowBHS<1, 0b10000, "sqshrun",
3761                                          int_arm64_neon_sqshrun>;
3762 defm SRI     : SIMDVectorRShiftBHSDTied<1, 0b01000, "sri", int_arm64_neon_vsri>;
3763 def : Pat<(v1i64 (int_arm64_neon_vsri (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
3764                                       (i32 vecshiftR64:$imm))),
3765           (SRId FPR64:$Rd, FPR64:$Rn, vecshiftR64:$imm)>;
3766 defm SRSHR   : SIMDVectorRShiftBHSD<0, 0b00100, "srshr", ARM64srshri>;
3767 defm SRSRA   : SIMDVectorRShiftBHSDTied<0, 0b00110, "srsra",
3768                  TriOpFrag<(add node:$LHS,
3769                                 (ARM64srshri node:$MHS, node:$RHS))> >;
3770 defm SSHLL   : SIMDVectorLShiftLongBHSD<0, 0b10100, "sshll",
3771                 BinOpFrag<(ARM64vshl (sext node:$LHS), node:$RHS)>>;
3772
3773 defm SSHR    : SIMDVectorRShiftBHSD<0, 0b00000, "sshr", ARM64vashr>;
3774 defm SSRA    : SIMDVectorRShiftBHSDTied<0, 0b00010, "ssra",
3775                 TriOpFrag<(add node:$LHS, (ARM64vashr node:$MHS, node:$RHS))>>;
3776 defm UCVTF   : SIMDVectorRShiftSDToFP<1, 0b11100, "ucvtf",
3777                         int_arm64_neon_vcvtfxu2fp>;
3778 defm UQRSHRN : SIMDVectorRShiftNarrowBHS<1, 0b10011, "uqrshrn",
3779                                          int_arm64_neon_uqrshrn>;
3780 defm UQSHL   : SIMDVectorLShiftBHSD<1, 0b01110, "uqshl", ARM64uqshli>;
3781 defm UQSHRN  : SIMDVectorRShiftNarrowBHS<1, 0b10010, "uqshrn",
3782                                          int_arm64_neon_uqshrn>;
3783 defm URSHR   : SIMDVectorRShiftBHSD<1, 0b00100, "urshr", ARM64urshri>;
3784 defm URSRA   : SIMDVectorRShiftBHSDTied<1, 0b00110, "ursra",
3785                 TriOpFrag<(add node:$LHS,
3786                                (ARM64urshri node:$MHS, node:$RHS))> >;
3787 defm USHLL   : SIMDVectorLShiftLongBHSD<1, 0b10100, "ushll",
3788                 BinOpFrag<(ARM64vshl (zext node:$LHS), node:$RHS)>>;
3789 defm USHR    : SIMDVectorRShiftBHSD<1, 0b00000, "ushr", ARM64vlshr>;
3790 defm USRA    : SIMDVectorRShiftBHSDTied<1, 0b00010, "usra",
3791                 TriOpFrag<(add node:$LHS, (ARM64vlshr node:$MHS, node:$RHS))> >;
3792
3793 // SHRN patterns for when a logical right shift was used instead of arithmetic
3794 // (the immediate guarantees no sign bits actually end up in the result so it
3795 // doesn't matter).
3796 def : Pat<(v8i8 (trunc (ARM64vlshr (v8i16 V128:$Rn), vecshiftR16Narrow:$imm))),
3797           (SHRNv8i8_shift V128:$Rn, vecshiftR16Narrow:$imm)>;
3798 def : Pat<(v4i16 (trunc (ARM64vlshr (v4i32 V128:$Rn), vecshiftR32Narrow:$imm))),
3799           (SHRNv4i16_shift V128:$Rn, vecshiftR32Narrow:$imm)>;
3800 def : Pat<(v2i32 (trunc (ARM64vlshr (v2i64 V128:$Rn), vecshiftR64Narrow:$imm))),
3801           (SHRNv2i32_shift V128:$Rn, vecshiftR64Narrow:$imm)>;
3802
3803 def : Pat<(v16i8 (concat_vectors (v8i8 V64:$Rd),
3804                                  (trunc (ARM64vlshr (v8i16 V128:$Rn),
3805                                                     vecshiftR16Narrow:$imm)))),
3806           (SHRNv16i8_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
3807                            V128:$Rn, vecshiftR16Narrow:$imm)>;
3808 def : Pat<(v8i16 (concat_vectors (v4i16 V64:$Rd),
3809                                  (trunc (ARM64vlshr (v4i32 V128:$Rn),
3810                                                     vecshiftR32Narrow:$imm)))),
3811           (SHRNv8i16_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
3812                            V128:$Rn, vecshiftR32Narrow:$imm)>;
3813 def : Pat<(v4i32 (concat_vectors (v2i32 V64:$Rd),
3814                                  (trunc (ARM64vlshr (v2i64 V128:$Rn),
3815                                                     vecshiftR64Narrow:$imm)))),
3816           (SHRNv4i32_shift (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
3817                            V128:$Rn, vecshiftR32Narrow:$imm)>;
3818
3819 // Vector sign and zero extensions are implemented with SSHLL and USSHLL.
3820 // Anyexts are implemented as zexts.
3821 def : Pat<(v8i16 (sext   (v8i8 V64:$Rn))),  (SSHLLv8i8_shift  V64:$Rn, (i32 0))>;
3822 def : Pat<(v8i16 (zext   (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
3823 def : Pat<(v8i16 (anyext (v8i8 V64:$Rn))),  (USHLLv8i8_shift  V64:$Rn, (i32 0))>;
3824 def : Pat<(v4i32 (sext   (v4i16 V64:$Rn))), (SSHLLv4i16_shift V64:$Rn, (i32 0))>;
3825 def : Pat<(v4i32 (zext   (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
3826 def : Pat<(v4i32 (anyext (v4i16 V64:$Rn))), (USHLLv4i16_shift V64:$Rn, (i32 0))>;
3827 def : Pat<(v2i64 (sext   (v2i32 V64:$Rn))), (SSHLLv2i32_shift V64:$Rn, (i32 0))>;
3828 def : Pat<(v2i64 (zext   (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
3829 def : Pat<(v2i64 (anyext (v2i32 V64:$Rn))), (USHLLv2i32_shift V64:$Rn, (i32 0))>;
3830 // Also match an extend from the upper half of a 128 bit source register.
3831 def : Pat<(v8i16 (anyext (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
3832           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
3833 def : Pat<(v8i16 (zext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
3834           (USHLLv16i8_shift V128:$Rn, (i32 0))>;
3835 def : Pat<(v8i16 (sext   (v8i8 (extract_subvector V128:$Rn, (i64 8)) ))),
3836           (SSHLLv16i8_shift V128:$Rn, (i32 0))>;
3837 def : Pat<(v4i32 (anyext (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
3838           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
3839 def : Pat<(v4i32 (zext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
3840           (USHLLv8i16_shift V128:$Rn, (i32 0))>;
3841 def : Pat<(v4i32 (sext   (v4i16 (extract_subvector V128:$Rn, (i64 4)) ))),
3842           (SSHLLv8i16_shift V128:$Rn, (i32 0))>;
3843 def : Pat<(v2i64 (anyext (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
3844           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
3845 def : Pat<(v2i64 (zext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
3846           (USHLLv4i32_shift V128:$Rn, (i32 0))>;
3847 def : Pat<(v2i64 (sext   (v2i32 (extract_subvector V128:$Rn, (i64 2)) ))),
3848           (SSHLLv4i32_shift V128:$Rn, (i32 0))>;
3849
3850 // Vector shift sxtl aliases
3851 def : InstAlias<"sxtl.8h $dst, $src1",
3852                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3853 def : InstAlias<"sxtl $dst.8h, $src1.8b",
3854                 (SSHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3855 def : InstAlias<"sxtl.4s $dst, $src1",
3856                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3857 def : InstAlias<"sxtl $dst.4s, $src1.4h",
3858                 (SSHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3859 def : InstAlias<"sxtl.2d $dst, $src1",
3860                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3861 def : InstAlias<"sxtl $dst.2d, $src1.2s",
3862                 (SSHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3863
3864 // Vector shift sxtl2 aliases
3865 def : InstAlias<"sxtl2.8h $dst, $src1",
3866                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3867 def : InstAlias<"sxtl2 $dst.8h, $src1.16b",
3868                 (SSHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3869 def : InstAlias<"sxtl2.4s $dst, $src1",
3870                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3871 def : InstAlias<"sxtl2 $dst.4s, $src1.8h",
3872                 (SSHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3873 def : InstAlias<"sxtl2.2d $dst, $src1",
3874                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3875 def : InstAlias<"sxtl2 $dst.2d, $src1.4s",
3876                 (SSHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3877
3878 // Vector shift uxtl aliases
3879 def : InstAlias<"uxtl.8h $dst, $src1",
3880                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3881 def : InstAlias<"uxtl $dst.8h, $src1.8b",
3882                 (USHLLv8i8_shift V128:$dst, V64:$src1, 0)>;
3883 def : InstAlias<"uxtl.4s $dst, $src1",
3884                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3885 def : InstAlias<"uxtl $dst.4s, $src1.4h",
3886                 (USHLLv4i16_shift V128:$dst, V64:$src1, 0)>;
3887 def : InstAlias<"uxtl.2d $dst, $src1",
3888                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3889 def : InstAlias<"uxtl $dst.2d, $src1.2s",
3890                 (USHLLv2i32_shift V128:$dst, V64:$src1, 0)>;
3891
3892 // Vector shift uxtl2 aliases
3893 def : InstAlias<"uxtl2.8h $dst, $src1",
3894                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3895 def : InstAlias<"uxtl2 $dst.8h, $src1.16b",
3896                 (USHLLv16i8_shift V128:$dst, V128:$src1, 0)>;
3897 def : InstAlias<"uxtl2.4s $dst, $src1",
3898                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3899 def : InstAlias<"uxtl2 $dst.4s, $src1.8h",
3900                 (USHLLv8i16_shift V128:$dst, V128:$src1, 0)>;
3901 def : InstAlias<"uxtl2.2d $dst, $src1",
3902                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3903 def : InstAlias<"uxtl2 $dst.2d, $src1.4s",
3904                 (USHLLv4i32_shift V128:$dst, V128:$src1, 0)>;
3905
3906 // If an integer is about to be converted to a floating point value,
3907 // just load it on the floating point unit.
3908 // These patterns are more complex because floating point loads do not
3909 // support sign extension.
3910 // The sign extension has to be explicitly added and is only supported for
3911 // one step: byte-to-half, half-to-word, word-to-doubleword.
3912 // SCVTF GPR -> FPR is 9 cycles.
3913 // SCVTF FPR -> FPR is 4 cyclces.
3914 // (sign extension with lengthen) SXTL FPR -> FPR is 2 cycles.
3915 // Therefore, we can do 2 sign extensions and one SCVTF FPR -> FPR
3916 // and still being faster.
3917 // However, this is not good for code size.
3918 // 8-bits -> float. 2 sizes step-up.
3919 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 ro_indexed8:$addr)))),
3920            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3921                               (SSHLLv4i16_shift
3922                                 (f64
3923                                   (EXTRACT_SUBREG
3924                                     (SSHLLv8i8_shift
3925                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3926                                                   (LDRBro ro_indexed8:$addr),
3927                                                   bsub),
3928                                      0),
3929                                    dsub)),
3930                                0),
3931                            ssub)))>, Requires<[NotForCodeSize]>;
3932 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 am_indexed8:$addr)))),
3933            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3934                               (SSHLLv4i16_shift
3935                                 (f64
3936                                   (EXTRACT_SUBREG
3937                                     (SSHLLv8i8_shift
3938                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3939                                                   (LDRBui am_indexed8:$addr),
3940                                                   bsub),
3941                                      0),
3942                                    dsub)),
3943                                0),
3944                            ssub)))>, Requires<[NotForCodeSize]>;
3945 def : Pat <(f32 (sint_to_fp (i32 (sextloadi8 am_unscaled8:$addr)))),
3946            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3947                               (SSHLLv4i16_shift
3948                                 (f64
3949                                   (EXTRACT_SUBREG
3950                                     (SSHLLv8i8_shift
3951                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3952                                                   (LDURBi am_unscaled8:$addr),
3953                                                   bsub),
3954                                      0),
3955                                    dsub)),
3956                                0),
3957                            ssub)))>, Requires<[NotForCodeSize]>;
3958 // 16-bits -> float. 1 size step-up.
3959 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 ro_indexed16:$addr)))),
3960            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3961                               (SSHLLv4i16_shift
3962                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3963                                                (LDRHro ro_indexed16:$addr),
3964                                                hsub),
3965                                0),
3966                            ssub)))>, Requires<[NotForCodeSize]>;
3967 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 am_indexed16:$addr)))),
3968            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3969                               (SSHLLv4i16_shift
3970                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3971                                                (LDRHui am_indexed16:$addr),
3972                                                hsub),
3973                                0),
3974                            ssub)))>, Requires<[NotForCodeSize]>;
3975 def : Pat <(f32 (sint_to_fp (i32 (sextloadi16 am_unscaled16:$addr)))),
3976            (SCVTFv1i32 (f32 (EXTRACT_SUBREG
3977                               (SSHLLv4i16_shift
3978                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3979                                                (LDURHi am_unscaled16:$addr),
3980                                                hsub),
3981                                0),
3982                            ssub)))>, Requires<[NotForCodeSize]>;
3983 // 32-bits to 32-bits are handled in target specific dag combine:
3984 // performIntToFpCombine.
3985 // 64-bits integer to 32-bits floating point, not possible with
3986 // SCVTF on floating point registers (both source and destination
3987 // must have the same size).
3988
3989 // Here are the patterns for 8, 16, 32, and 64-bits to double.
3990 // 8-bits -> double. 3 size step-up: give up.
3991 // 16-bits -> double. 2 size step.
3992 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 ro_indexed16:$addr)))),
3993            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
3994                               (SSHLLv2i32_shift
3995                                  (f64
3996                                   (EXTRACT_SUBREG
3997                                     (SSHLLv4i16_shift
3998                                       (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
3999                                                   (LDRHro ro_indexed16:$addr),
4000                                                   hsub),
4001                                      0),
4002                                    dsub)),
4003                                0),
4004                              dsub)))>, Requires<[NotForCodeSize]>;
4005 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 am_indexed16:$addr)))),
4006            (SCVTFv1i64  (f64 (EXTRACT_SUBREG
4007                                (SSHLLv2i32_shift
4008                                  (f64
4009                                    (EXTRACT_SUBREG
4010                                      (SSHLLv4i16_shift
4011                                        (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4012                                                   (LDRHui am_indexed16:$addr),
4013                                                   hsub),
4014                                       0),
4015                                     dsub)),
4016                                  0),
4017                               dsub)))>, Requires<[NotForCodeSize]>;
4018 def : Pat <(f64 (sint_to_fp (i32 (sextloadi16 am_unscaled16:$addr)))),
4019            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4020                               (SSHLLv2i32_shift
4021                                 (f64
4022                                   (EXTRACT_SUBREG
4023                                     (SSHLLv4i16_shift
4024                                      (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4025                                                   (LDURHi am_unscaled16:$addr),
4026                                                   hsub),
4027                                       0),
4028                                    dsub)),
4029                                0),
4030                              dsub)))>, Requires<[NotForCodeSize]>;
4031 // 32-bits -> double. 1 size step-up.
4032 def : Pat <(f64 (sint_to_fp (i32 (load ro_indexed32:$addr)))),
4033            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4034                               (SSHLLv2i32_shift
4035                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4036                                                (LDRSro ro_indexed32:$addr),
4037                                                ssub),
4038                                0),
4039                              dsub)))>, Requires<[NotForCodeSize]>;
4040 def : Pat <(f64 (sint_to_fp (i32 (load am_indexed32:$addr)))),
4041            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4042                               (SSHLLv2i32_shift
4043                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4044                                                (LDRSui am_indexed32:$addr),
4045                                                ssub),
4046                                0),
4047                              dsub)))>, Requires<[NotForCodeSize]>;
4048 def : Pat <(f64 (sint_to_fp (i32 (load am_unscaled32:$addr)))),
4049            (SCVTFv1i64 (f64 (EXTRACT_SUBREG
4050                               (SSHLLv2i32_shift
4051                                 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
4052                                                (LDURSi am_unscaled32:$addr),
4053                                                ssub),
4054                                0),
4055                              dsub)))>, Requires<[NotForCodeSize]>;
4056 // 64-bits -> double are handled in target specific dag combine:
4057 // performIntToFpCombine.
4058
4059
4060 //----------------------------------------------------------------------------
4061 // AdvSIMD Load-Store Structure
4062 //----------------------------------------------------------------------------
4063 defm LD1 : SIMDLd1Multiple<"ld1">;
4064 defm LD2 : SIMDLd2Multiple<"ld2">;
4065 defm LD3 : SIMDLd3Multiple<"ld3">;
4066 defm LD4 : SIMDLd4Multiple<"ld4">;
4067
4068 defm ST1 : SIMDSt1Multiple<"st1">;
4069 defm ST2 : SIMDSt2Multiple<"st2">;
4070 defm ST3 : SIMDSt3Multiple<"st3">;
4071 defm ST4 : SIMDSt4Multiple<"st4">;
4072
4073 class Ld1Pat<ValueType ty, Instruction INST>
4074   : Pat<(ty (load am_simdnoindex:$vaddr)), (INST am_simdnoindex:$vaddr)>;
4075
4076 def : Ld1Pat<v16i8, LD1Onev16b>;
4077 def : Ld1Pat<v8i16, LD1Onev8h>;
4078 def : Ld1Pat<v4i32, LD1Onev4s>;
4079 def : Ld1Pat<v2i64, LD1Onev2d>;
4080 def : Ld1Pat<v8i8,  LD1Onev8b>;
4081 def : Ld1Pat<v4i16, LD1Onev4h>;
4082 def : Ld1Pat<v2i32, LD1Onev2s>;
4083 def : Ld1Pat<v1i64, LD1Onev1d>;
4084
4085 class St1Pat<ValueType ty, Instruction INST>
4086   : Pat<(store ty:$Vt, am_simdnoindex:$vaddr),
4087         (INST ty:$Vt, am_simdnoindex:$vaddr)>;
4088
4089 def : St1Pat<v16i8, ST1Onev16b>;
4090 def : St1Pat<v8i16, ST1Onev8h>;
4091 def : St1Pat<v4i32, ST1Onev4s>;
4092 def : St1Pat<v2i64, ST1Onev2d>;
4093 def : St1Pat<v8i8,  ST1Onev8b>;
4094 def : St1Pat<v4i16, ST1Onev4h>;
4095 def : St1Pat<v2i32, ST1Onev2s>;
4096 def : St1Pat<v1i64, ST1Onev1d>;
4097
4098 //---
4099 // Single-element
4100 //---
4101
4102 defm LD1R          : SIMDLdR<0, 0b110, 0, "ld1r", "One", 1, 2, 4, 8>;
4103 defm LD2R          : SIMDLdR<1, 0b110, 0, "ld2r", "Two", 2, 4, 8, 16>;
4104 defm LD3R          : SIMDLdR<0, 0b111, 0, "ld3r", "Three", 3, 6, 12, 24>;
4105 defm LD4R          : SIMDLdR<1, 0b111, 0, "ld4r", "Four", 4, 8, 16, 32>;
4106 let mayLoad = 1, neverHasSideEffects = 1 in {
4107 defm LD1 : SIMDLdSingleBTied<0, 0b000,       "ld1", VecListOneb,   GPR64pi1>;
4108 defm LD1 : SIMDLdSingleHTied<0, 0b010, 0,    "ld1", VecListOneh,   GPR64pi2>;
4109 defm LD1 : SIMDLdSingleSTied<0, 0b100, 0b00, "ld1", VecListOnes,   GPR64pi4>;
4110 defm LD1 : SIMDLdSingleDTied<0, 0b100, 0b01, "ld1", VecListOned,   GPR64pi8>;
4111 defm LD2 : SIMDLdSingleBTied<1, 0b000,       "ld2", VecListTwob,   GPR64pi2>;
4112 defm LD2 : SIMDLdSingleHTied<1, 0b010, 0,    "ld2", VecListTwoh,   GPR64pi4>;
4113 defm LD2 : SIMDLdSingleSTied<1, 0b100, 0b00, "ld2", VecListTwos,   GPR64pi8>;
4114 defm LD2 : SIMDLdSingleDTied<1, 0b100, 0b01, "ld2", VecListTwod,   GPR64pi16>;
4115 defm LD3 : SIMDLdSingleBTied<0, 0b001,       "ld3", VecListThreeb, GPR64pi3>;
4116 defm LD3 : SIMDLdSingleHTied<0, 0b011, 0,    "ld3", VecListThreeh, GPR64pi6>;
4117 defm LD3 : SIMDLdSingleSTied<0, 0b101, 0b00, "ld3", VecListThrees, GPR64pi12>;
4118 defm LD3 : SIMDLdSingleDTied<0, 0b101, 0b01, "ld3", VecListThreed, GPR64pi24>;
4119 defm LD4 : SIMDLdSingleBTied<1, 0b001,       "ld4", VecListFourb,  GPR64pi4>;
4120 defm LD4 : SIMDLdSingleHTied<1, 0b011, 0,    "ld4", VecListFourh,  GPR64pi8>;
4121 defm LD4 : SIMDLdSingleSTied<1, 0b101, 0b00, "ld4", VecListFours,  GPR64pi16>;
4122 defm LD4 : SIMDLdSingleDTied<1, 0b101, 0b01, "ld4", VecListFourd,  GPR64pi32>;
4123 }
4124
4125 def : Pat<(v8i8 (ARM64dup (i32 (extloadi8 am_simdnoindex:$vaddr)))),
4126           (LD1Rv8b am_simdnoindex:$vaddr)>;
4127 def : Pat<(v16i8 (ARM64dup (i32 (extloadi8 am_simdnoindex:$vaddr)))),
4128           (LD1Rv16b am_simdnoindex:$vaddr)>;
4129 def : Pat<(v4i16 (ARM64dup (i32 (extloadi16 am_simdnoindex:$vaddr)))),
4130           (LD1Rv4h am_simdnoindex:$vaddr)>;
4131 def : Pat<(v8i16 (ARM64dup (i32 (extloadi16 am_simdnoindex:$vaddr)))),
4132           (LD1Rv8h am_simdnoindex:$vaddr)>;
4133 def : Pat<(v2i32 (ARM64dup (i32 (load am_simdnoindex:$vaddr)))),
4134           (LD1Rv2s am_simdnoindex:$vaddr)>;
4135 def : Pat<(v4i32 (ARM64dup (i32 (load am_simdnoindex:$vaddr)))),
4136           (LD1Rv4s am_simdnoindex:$vaddr)>;
4137 def : Pat<(v2i64 (ARM64dup (i64 (load am_simdnoindex:$vaddr)))),
4138           (LD1Rv2d am_simdnoindex:$vaddr)>;
4139 def : Pat<(v1i64 (ARM64dup (i64 (load am_simdnoindex:$vaddr)))),
4140           (LD1Rv1d am_simdnoindex:$vaddr)>;
4141 // Grab the floating point version too
4142 def : Pat<(v2f32 (ARM64dup (f32 (load am_simdnoindex:$vaddr)))),
4143           (LD1Rv2s am_simdnoindex:$vaddr)>;
4144 def : Pat<(v4f32 (ARM64dup (f32 (load am_simdnoindex:$vaddr)))),
4145           (LD1Rv4s am_simdnoindex:$vaddr)>;
4146 def : Pat<(v2f64 (ARM64dup (f64 (load am_simdnoindex:$vaddr)))),
4147           (LD1Rv2d am_simdnoindex:$vaddr)>;
4148 def : Pat<(v1f64 (ARM64dup (f64 (load am_simdnoindex:$vaddr)))),
4149           (LD1Rv1d am_simdnoindex:$vaddr)>;
4150
4151 class Ld1Lane128Pat<SDPatternOperator scalar_load, Operand VecIndex,
4152                     ValueType VTy, ValueType STy, Instruction LD1>
4153   : Pat<(vector_insert (VTy VecListOne128:$Rd),
4154            (STy (scalar_load am_simdnoindex:$vaddr)), VecIndex:$idx),
4155         (LD1 VecListOne128:$Rd, VecIndex:$idx, am_simdnoindex:$vaddr)>;
4156
4157 def : Ld1Lane128Pat<extloadi8,  VectorIndexB, v16i8, i32, LD1i8>;
4158 def : Ld1Lane128Pat<extloadi16, VectorIndexH, v8i16, i32, LD1i16>;
4159 def : Ld1Lane128Pat<load,       VectorIndexS, v4i32, i32, LD1i32>;
4160 def : Ld1Lane128Pat<load,       VectorIndexS, v4f32, f32, LD1i32>;
4161 def : Ld1Lane128Pat<load,       VectorIndexD, v2i64, i64, LD1i64>;
4162 def : Ld1Lane128Pat<load,       VectorIndexD, v2f64, f64, LD1i64>;
4163
4164 class Ld1Lane64Pat<SDPatternOperator scalar_load, Operand VecIndex,
4165                    ValueType VTy, ValueType STy, Instruction LD1>
4166   : Pat<(vector_insert (VTy VecListOne64:$Rd),
4167            (STy (scalar_load am_simdnoindex:$vaddr)), VecIndex:$idx),
4168         (EXTRACT_SUBREG
4169             (LD1 (SUBREG_TO_REG (i32 0), VecListOne64:$Rd, dsub),
4170                           VecIndex:$idx, am_simdnoindex:$vaddr),
4171             dsub)>;
4172
4173 def : Ld1Lane64Pat<extloadi8,  VectorIndexB, v8i8,  i32, LD1i8>;
4174 def : Ld1Lane64Pat<extloadi16, VectorIndexH, v4i16, i32, LD1i16>;
4175 def : Ld1Lane64Pat<load,       VectorIndexS, v2i32, i32, LD1i32>;
4176 def : Ld1Lane64Pat<load,       VectorIndexS, v2f32, f32, LD1i32>;
4177
4178
4179 defm LD1 : SIMDLdSt1SingleAliases<"ld1">;
4180 defm LD2 : SIMDLdSt2SingleAliases<"ld2">;
4181 defm LD3 : SIMDLdSt3SingleAliases<"ld3">;
4182 defm LD4 : SIMDLdSt4SingleAliases<"ld4">;
4183
4184 // Stores
4185 defm ST1 : SIMDStSingleB<0, 0b000,       "st1", VecListOneb, GPR64pi1>;
4186 defm ST1 : SIMDStSingleH<0, 0b010, 0,    "st1", VecListOneh, GPR64pi2>;
4187 defm ST1 : SIMDStSingleS<0, 0b100, 0b00, "st1", VecListOnes, GPR64pi4>;
4188 defm ST1 : SIMDStSingleD<0, 0b100, 0b01, "st1", VecListOned, GPR64pi8>;
4189
4190 let AddedComplexity = 8 in
4191 class St1Lane128Pat<SDPatternOperator scalar_store, Operand VecIndex,
4192                     ValueType VTy, ValueType STy, Instruction ST1>
4193   : Pat<(scalar_store
4194              (STy (vector_extract (VTy VecListOne128:$Vt), VecIndex:$idx)),
4195              am_simdnoindex:$vaddr),
4196         (ST1 VecListOne128:$Vt, VecIndex:$idx, am_simdnoindex:$vaddr)>;
4197
4198 def : St1Lane128Pat<truncstorei8,  VectorIndexB, v16i8, i32, ST1i8>;
4199 def : St1Lane128Pat<truncstorei16, VectorIndexH, v8i16, i32, ST1i16>;
4200 def : St1Lane128Pat<store,         VectorIndexS, v4i32, i32, ST1i32>;
4201 def : St1Lane128Pat<store,         VectorIndexS, v4f32, f32, ST1i32>;
4202 def : St1Lane128Pat<store,         VectorIndexD, v2i64, i64, ST1i64>;
4203 def : St1Lane128Pat<store,         VectorIndexD, v2f64, f64, ST1i64>;
4204
4205 let AddedComplexity = 8 in
4206 class St1Lane64Pat<SDPatternOperator scalar_store, Operand VecIndex,
4207                    ValueType VTy, ValueType STy, Instruction ST1>
4208   : Pat<(scalar_store
4209              (STy (vector_extract (VTy VecListOne64:$Vt), VecIndex:$idx)),
4210              am_simdnoindex:$vaddr),
4211         (ST1 (SUBREG_TO_REG (i32 0), VecListOne64:$Vt, dsub),
4212              VecIndex:$idx, am_simdnoindex:$vaddr)>;
4213
4214 def : St1Lane64Pat<truncstorei8,  VectorIndexB, v8i8, i32, ST1i8>;
4215 def : St1Lane64Pat<truncstorei16, VectorIndexH, v4i16, i32, ST1i16>;
4216 def : St1Lane64Pat<store,         VectorIndexS, v2i32, i32, ST1i32>;
4217 def : St1Lane64Pat<store,         VectorIndexS, v2f32, f32, ST1i32>;
4218
4219 let mayStore = 1, neverHasSideEffects = 1 in {
4220 defm ST2 : SIMDStSingleB<1, 0b000,       "st2", VecListTwob,   GPR64pi2>;
4221 defm ST2 : SIMDStSingleH<1, 0b010, 0,    "st2", VecListTwoh,   GPR64pi4>;
4222 defm ST2 : SIMDStSingleS<1, 0b100, 0b00, "st2", VecListTwos,   GPR64pi8>;
4223 defm ST2 : SIMDStSingleD<1, 0b100, 0b01, "st2", VecListTwod,   GPR64pi16>;
4224 defm ST3 : SIMDStSingleB<0, 0b001,       "st3", VecListThreeb, GPR64pi3>;
4225 defm ST3 : SIMDStSingleH<0, 0b011, 0,    "st3", VecListThreeh, GPR64pi6>;
4226 defm ST3 : SIMDStSingleS<0, 0b101, 0b00, "st3", VecListThrees, GPR64pi12>;
4227 defm ST3 : SIMDStSingleD<0, 0b101, 0b01, "st3", VecListThreed, GPR64pi24>;
4228 defm ST4 : SIMDStSingleB<1, 0b001,       "st4", VecListFourb,  GPR64pi4>;
4229 defm ST4 : SIMDStSingleH<1, 0b011, 0,    "st4", VecListFourh,  GPR64pi8>;
4230 defm ST4 : SIMDStSingleS<1, 0b101, 0b00, "st4", VecListFours,  GPR64pi16>;
4231 defm ST4 : SIMDStSingleD<1, 0b101, 0b01, "st4", VecListFourd,  GPR64pi32>;
4232 }
4233
4234 defm ST1 : SIMDLdSt1SingleAliases<"st1">;
4235 defm ST2 : SIMDLdSt2SingleAliases<"st2">;
4236 defm ST3 : SIMDLdSt3SingleAliases<"st3">;
4237 defm ST4 : SIMDLdSt4SingleAliases<"st4">;
4238
4239 //----------------------------------------------------------------------------
4240 // Crypto extensions
4241 //----------------------------------------------------------------------------
4242
4243 def AESErr   : AESTiedInst<0b0100, "aese",   int_arm64_crypto_aese>;
4244 def AESDrr   : AESTiedInst<0b0101, "aesd",   int_arm64_crypto_aesd>;
4245 def AESMCrr  : AESInst<    0b0110, "aesmc",  int_arm64_crypto_aesmc>;
4246 def AESIMCrr : AESInst<    0b0111, "aesimc", int_arm64_crypto_aesimc>;
4247
4248 def SHA1Crrr     : SHATiedInstQSV<0b000, "sha1c",   int_arm64_crypto_sha1c>;
4249 def SHA1Prrr     : SHATiedInstQSV<0b001, "sha1p",   int_arm64_crypto_sha1p>;
4250 def SHA1Mrrr     : SHATiedInstQSV<0b010, "sha1m",   int_arm64_crypto_sha1m>;
4251 def SHA1SU0rrr   : SHATiedInstVVV<0b011, "sha1su0", int_arm64_crypto_sha1su0>;
4252 def SHA256Hrrr   : SHATiedInstQQV<0b100, "sha256h", int_arm64_crypto_sha256h>;
4253 def SHA256H2rrr  : SHATiedInstQQV<0b101, "sha256h2",int_arm64_crypto_sha256h2>;
4254 def SHA256SU1rrr :SHATiedInstVVV<0b110, "sha256su1",int_arm64_crypto_sha256su1>;
4255
4256 def SHA1Hrr     : SHAInstSS<    0b0000, "sha1h",    int_arm64_crypto_sha1h>;
4257 def SHA1SU1rr   : SHATiedInstVV<0b0001, "sha1su1",  int_arm64_crypto_sha1su1>;
4258 def SHA256SU0rr : SHATiedInstVV<0b0010, "sha256su0",int_arm64_crypto_sha256su0>;
4259
4260 //----------------------------------------------------------------------------
4261 // Compiler-pseudos
4262 //----------------------------------------------------------------------------
4263 // FIXME: Like for X86, these should go in their own separate .td file.
4264
4265 // Any instruction that defines a 32-bit result leaves the high half of the
4266 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
4267 // be copying from a truncate. But any other 32-bit operation will zero-extend
4268 // up to 64 bits.
4269 // FIXME: X86 also checks for CMOV here. Do we need something similar?
4270 def def32 : PatLeaf<(i32 GPR32:$src), [{
4271   return N->getOpcode() != ISD::TRUNCATE &&
4272          N->getOpcode() != TargetOpcode::EXTRACT_SUBREG &&
4273          N->getOpcode() != ISD::CopyFromReg;
4274 }]>;
4275
4276 // In the case of a 32-bit def that is known to implicitly zero-extend,
4277 // we can use a SUBREG_TO_REG.
4278 def : Pat<(i64 (zext def32:$src)), (SUBREG_TO_REG (i64 0), GPR32:$src, sub_32)>;
4279
4280 // For an anyext, we don't care what the high bits are, so we can perform an
4281 // INSERT_SUBREF into an IMPLICIT_DEF.
4282 def : Pat<(i64 (anyext GPR32:$src)),
4283           (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32)>;
4284
4285 // When we need to explicitly zero-extend, we use an unsigned bitfield move
4286 // instruction (UBFM) on the enclosing super-reg.
4287 def : Pat<(i64 (zext GPR32:$src)),
4288  (UBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4289
4290 // To sign extend, we use a signed bitfield move instruction (SBFM) on the
4291 // containing super-reg.
4292 def : Pat<(i64 (sext GPR32:$src)),
4293    (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$src, sub_32), 0, 31)>;
4294 def : Pat<(i64 (sext_inreg GPR64:$src, i32)), (SBFMXri GPR64:$src, 0, 31)>;
4295 def : Pat<(i64 (sext_inreg GPR64:$src, i16)), (SBFMXri GPR64:$src, 0, 15)>;
4296 def : Pat<(i64 (sext_inreg GPR64:$src, i8)),  (SBFMXri GPR64:$src, 0, 7)>;
4297 def : Pat<(i64 (sext_inreg GPR64:$src, i1)),  (SBFMXri GPR64:$src, 0, 0)>;
4298 def : Pat<(i32 (sext_inreg GPR32:$src, i16)), (SBFMWri GPR32:$src, 0, 15)>;
4299 def : Pat<(i32 (sext_inreg GPR32:$src, i8)),  (SBFMWri GPR32:$src, 0, 7)>;
4300 def : Pat<(i32 (sext_inreg GPR32:$src, i1)),  (SBFMWri GPR32:$src, 0, 0)>;
4301
4302 def : Pat<(shl (sext_inreg GPR32:$Rn, i8), (i64 imm0_31:$imm)),
4303           (SBFMWri GPR32:$Rn, (i64 (i32shift_a       imm0_31:$imm)),
4304                               (i64 (i32shift_sext_i8 imm0_31:$imm)))>;
4305 def : Pat<(shl (sext_inreg GPR64:$Rn, i8), (i64 imm0_63:$imm)),
4306           (SBFMXri GPR64:$Rn, (i64 (i64shift_a imm0_63:$imm)),
4307                               (i64 (i64shift_sext_i8 imm0_63:$imm)))>;
4308
4309 def : Pat<(shl (sext_inreg GPR32:$Rn, i16), (i64 imm0_31:$imm)),
4310           (SBFMWri GPR32:$Rn, (i64 (i32shift_a        imm0_31:$imm)),
4311                               (i64 (i32shift_sext_i16 imm0_31:$imm)))>;
4312 def : Pat<(shl (sext_inreg GPR64:$Rn, i16), (i64 imm0_63:$imm)),
4313           (SBFMXri GPR64:$Rn, (i64 (i64shift_a        imm0_63:$imm)),
4314                               (i64 (i64shift_sext_i16 imm0_63:$imm)))>;
4315
4316 def : Pat<(shl (i64 (sext GPR32:$Rn)), (i64 imm0_63:$imm)),
4317           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4318                    (i64 (i64shift_a        imm0_63:$imm)),
4319                    (i64 (i64shift_sext_i32 imm0_63:$imm)))>;
4320
4321 // sra patterns have an AddedComplexity of 10, so make sure we have a higher
4322 // AddedComplexity for the following patterns since we want to match sext + sra
4323 // patterns before we attempt to match a single sra node.
4324 let AddedComplexity = 20 in {
4325 // We support all sext + sra combinations which preserve at least one bit of the
4326 // original value which is to be sign extended. E.g. we support shifts up to
4327 // bitwidth-1 bits.
4328 def : Pat<(sra (sext_inreg GPR32:$Rn, i8), (i64 imm0_7:$imm)),
4329           (SBFMWri GPR32:$Rn, (i64 imm0_7:$imm), 7)>;
4330 def : Pat<(sra (sext_inreg GPR64:$Rn, i8), (i64 imm0_7:$imm)),
4331           (SBFMXri GPR64:$Rn, (i64 imm0_7:$imm), 7)>;
4332
4333 def : Pat<(sra (sext_inreg GPR32:$Rn, i16), (i64 imm0_15:$imm)),
4334           (SBFMWri GPR32:$Rn, (i64 imm0_15:$imm), 15)>;
4335 def : Pat<(sra (sext_inreg GPR64:$Rn, i16), (i64 imm0_15:$imm)),
4336           (SBFMXri GPR64:$Rn, (i64 imm0_15:$imm), 15)>;
4337
4338 def : Pat<(sra (i64 (sext GPR32:$Rn)), (i64 imm0_31:$imm)),
4339           (SBFMXri (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GPR32:$Rn, sub_32),
4340                    (i64 imm0_31:$imm), 31)>;
4341 } // AddedComplexity = 20
4342
4343 // To truncate, we can simply extract from a subregister.
4344 def : Pat<(i32 (trunc GPR64sp:$src)),
4345           (i32 (EXTRACT_SUBREG GPR64sp:$src, sub_32))>;
4346
4347 // __builtin_trap() uses the BRK instruction on ARM64.
4348 def : Pat<(trap), (BRK 1)>;
4349
4350 // Conversions within AdvSIMD types in the same register size are free.
4351
4352 def : Pat<(v1i64 (bitconvert (v2i32 FPR64:$src))), (v1i64 FPR64:$src)>;
4353 def : Pat<(v1i64 (bitconvert (v4i16 FPR64:$src))), (v1i64 FPR64:$src)>;
4354 def : Pat<(v1i64 (bitconvert (v8i8  FPR64:$src))), (v1i64 FPR64:$src)>;
4355 def : Pat<(v1i64 (bitconvert (f64   FPR64:$src))), (v1i64 FPR64:$src)>;
4356 def : Pat<(v1i64 (bitconvert (v2f32 FPR64:$src))), (v1i64 FPR64:$src)>;
4357 def : Pat<(v1i64 (bitconvert (v1f64 FPR64:$src))), (v1i64 FPR64:$src)>;
4358
4359 def : Pat<(v2i32 (bitconvert (v1i64 FPR64:$src))), (v2i32 FPR64:$src)>;
4360 def : Pat<(v2i32 (bitconvert (v4i16 FPR64:$src))), (v2i32 FPR64:$src)>;
4361 def : Pat<(v2i32 (bitconvert (v8i8  FPR64:$src))), (v2i32 FPR64:$src)>;
4362 def : Pat<(v2i32 (bitconvert (f64   FPR64:$src))), (v2i32 FPR64:$src)>;
4363 def : Pat<(v2i32 (bitconvert (v2f32 FPR64:$src))), (v2i32 FPR64:$src)>;
4364 def : Pat<(v2i32 (bitconvert (v1f64 FPR64:$src))), (v2i32 FPR64:$src)>;
4365
4366 def : Pat<(v4i16 (bitconvert (v1i64 FPR64:$src))), (v4i16 FPR64:$src)>;
4367 def : Pat<(v4i16 (bitconvert (v2i32 FPR64:$src))), (v4i16 FPR64:$src)>;
4368 def : Pat<(v4i16 (bitconvert (v8i8  FPR64:$src))), (v4i16 FPR64:$src)>;
4369 def : Pat<(v4i16 (bitconvert (f64   FPR64:$src))), (v4i16 FPR64:$src)>;
4370 def : Pat<(v4i16 (bitconvert (v2f32 FPR64:$src))), (v4i16 FPR64:$src)>;
4371 def : Pat<(v4i16 (bitconvert (v1f64 FPR64:$src))), (v4i16 FPR64:$src)>;
4372
4373 def : Pat<(v8i8  (bitconvert (v1i64 FPR64:$src))), (v8i8  FPR64:$src)>;
4374 def : Pat<(v8i8  (bitconvert (v2i32 FPR64:$src))), (v8i8  FPR64:$src)>;
4375 def : Pat<(v8i8  (bitconvert (v4i16 FPR64:$src))), (v8i8  FPR64:$src)>;
4376 def : Pat<(v8i8  (bitconvert (f64   FPR64:$src))), (v8i8  FPR64:$src)>;
4377 def : Pat<(v8i8  (bitconvert (v2f32 FPR64:$src))), (v8i8  FPR64:$src)>;
4378 def : Pat<(v8i8  (bitconvert (v1f64 FPR64:$src))), (v8i8  FPR64:$src)>;
4379
4380 def : Pat<(f64   (bitconvert (v1i64 FPR64:$src))), (f64   FPR64:$src)>;
4381 def : Pat<(f64   (bitconvert (v2i32 FPR64:$src))), (f64   FPR64:$src)>;
4382 def : Pat<(f64   (bitconvert (v4i16 FPR64:$src))), (f64   FPR64:$src)>;
4383 def : Pat<(f64   (bitconvert (v8i8  FPR64:$src))), (f64   FPR64:$src)>;
4384 def : Pat<(f64   (bitconvert (v2f32 FPR64:$src))), (f64   FPR64:$src)>;
4385 def : Pat<(f64   (bitconvert (v1f64 FPR64:$src))), (f64   FPR64:$src)>;
4386
4387 def : Pat<(v1f64 (bitconvert (v1i64 FPR64:$src))), (v1f64 FPR64:$src)>;
4388 def : Pat<(v1f64 (bitconvert (v2i32 FPR64:$src))), (v1f64 FPR64:$src)>;
4389 def : Pat<(v1f64 (bitconvert (v4i16 FPR64:$src))), (v1f64 FPR64:$src)>;
4390 def : Pat<(v1f64 (bitconvert (v8i8  FPR64:$src))), (v1f64 FPR64:$src)>;
4391 def : Pat<(v1f64 (bitconvert (f64   FPR64:$src))), (v1f64 FPR64:$src)>;
4392 def : Pat<(v1f64 (bitconvert (v2f32 FPR64:$src))), (v1f64 FPR64:$src)>;
4393
4394 def : Pat<(v2f32 (bitconvert (f64   FPR64:$src))), (v2f32 FPR64:$src)>;
4395 def : Pat<(v2f32 (bitconvert (v1i64 FPR64:$src))), (v2f32 FPR64:$src)>;
4396 def : Pat<(v2f32 (bitconvert (v2i32 FPR64:$src))), (v2f32 FPR64:$src)>;
4397 def : Pat<(v2f32 (bitconvert (v4i16 FPR64:$src))), (v2f32 FPR64:$src)>;
4398 def : Pat<(v2f32 (bitconvert (v8i8  FPR64:$src))), (v2f32 FPR64:$src)>;
4399 def : Pat<(v2f32 (bitconvert (v1f64 FPR64:$src))), (v2f32 FPR64:$src)>;
4400
4401
4402 def : Pat<(f128 (bitconvert (v2i64 FPR128:$src))), (f128 FPR128:$src)>;
4403 def : Pat<(f128 (bitconvert (v4i32 FPR128:$src))), (f128 FPR128:$src)>;
4404 def : Pat<(f128 (bitconvert (v8i16 FPR128:$src))), (f128 FPR128:$src)>;
4405 def : Pat<(f128 (bitconvert (v2f64 FPR128:$src))), (f128 FPR128:$src)>;
4406 def : Pat<(f128 (bitconvert (v4f32 FPR128:$src))), (f128 FPR128:$src)>;
4407
4408 def : Pat<(v2f64 (bitconvert (f128  FPR128:$src))), (v2f64 FPR128:$src)>;
4409 def : Pat<(v2f64 (bitconvert (v4i32 FPR128:$src))), (v2f64 FPR128:$src)>;
4410 def : Pat<(v2f64 (bitconvert (v8i16 FPR128:$src))), (v2f64 FPR128:$src)>;
4411 def : Pat<(v2f64 (bitconvert (v16i8 FPR128:$src))), (v2f64 FPR128:$src)>;
4412 def : Pat<(v2f64 (bitconvert (v2i64 FPR128:$src))), (v2f64 FPR128:$src)>;
4413 def : Pat<(v2f64 (bitconvert (v4f32 FPR128:$src))), (v2f64 FPR128:$src)>;
4414
4415 def : Pat<(v4f32 (bitconvert (f128  FPR128:$src))), (v4f32 FPR128:$src)>;
4416 def : Pat<(v4f32 (bitconvert (v4i32 FPR128:$src))), (v4f32 FPR128:$src)>;
4417 def : Pat<(v4f32 (bitconvert (v8i16 FPR128:$src))), (v4f32 FPR128:$src)>;
4418 def : Pat<(v4f32 (bitconvert (v16i8 FPR128:$src))), (v4f32 FPR128:$src)>;
4419 def : Pat<(v4f32 (bitconvert (v2i64 FPR128:$src))), (v4f32 FPR128:$src)>;
4420 def : Pat<(v4f32 (bitconvert (v2f64 FPR128:$src))), (v4f32 FPR128:$src)>;
4421
4422 def : Pat<(v2i64 (bitconvert (f128  FPR128:$src))), (v2i64 FPR128:$src)>;
4423 def : Pat<(v2i64 (bitconvert (v4i32 FPR128:$src))), (v2i64 FPR128:$src)>;
4424 def : Pat<(v2i64 (bitconvert (v8i16 FPR128:$src))), (v2i64 FPR128:$src)>;
4425 def : Pat<(v2i64 (bitconvert (v16i8 FPR128:$src))), (v2i64 FPR128:$src)>;
4426 def : Pat<(v2i64 (bitconvert (v2f64 FPR128:$src))), (v2i64 FPR128:$src)>;
4427 def : Pat<(v2i64 (bitconvert (v4f32 FPR128:$src))), (v2i64 FPR128:$src)>;
4428
4429 def : Pat<(v4i32 (bitconvert (f128  FPR128:$src))), (v4i32 FPR128:$src)>;
4430 def : Pat<(v4i32 (bitconvert (v2i64 FPR128:$src))), (v4i32 FPR128:$src)>;
4431 def : Pat<(v4i32 (bitconvert (v8i16 FPR128:$src))), (v4i32 FPR128:$src)>;
4432 def : Pat<(v4i32 (bitconvert (v16i8 FPR128:$src))), (v4i32 FPR128:$src)>;
4433 def : Pat<(v4i32 (bitconvert (v2f64 FPR128:$src))), (v4i32 FPR128:$src)>;
4434 def : Pat<(v4i32 (bitconvert (v4f32 FPR128:$src))), (v4i32 FPR128:$src)>;
4435
4436 def : Pat<(v8i16 (bitconvert (f128  FPR128:$src))), (v8i16 FPR128:$src)>;
4437 def : Pat<(v8i16 (bitconvert (v2i64 FPR128:$src))), (v8i16 FPR128:$src)>;
4438 def : Pat<(v8i16 (bitconvert (v4i32 FPR128:$src))), (v8i16 FPR128:$src)>;
4439 def : Pat<(v8i16 (bitconvert (v16i8 FPR128:$src))), (v8i16 FPR128:$src)>;
4440 def : Pat<(v8i16 (bitconvert (v2f64 FPR128:$src))), (v8i16 FPR128:$src)>;
4441 def : Pat<(v8i16 (bitconvert (v4f32 FPR128:$src))), (v8i16 FPR128:$src)>;
4442
4443 def : Pat<(v16i8 (bitconvert (f128  FPR128:$src))), (v16i8 FPR128:$src)>;
4444 def : Pat<(v16i8 (bitconvert (v2i64 FPR128:$src))), (v16i8 FPR128:$src)>;
4445 def : Pat<(v16i8 (bitconvert (v4i32 FPR128:$src))), (v16i8 FPR128:$src)>;
4446 def : Pat<(v16i8 (bitconvert (v8i16 FPR128:$src))), (v16i8 FPR128:$src)>;
4447 def : Pat<(v16i8 (bitconvert (v2f64 FPR128:$src))), (v16i8 FPR128:$src)>;
4448 def : Pat<(v16i8 (bitconvert (v4f32 FPR128:$src))), (v16i8 FPR128:$src)>;
4449
4450 def : Pat<(v8i8 (extract_subvector (v16i8 FPR128:$Rn), (i64 1))),
4451           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4452 def : Pat<(v4i16 (extract_subvector (v8i16 FPR128:$Rn), (i64 1))),
4453           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4454 def : Pat<(v2i32 (extract_subvector (v4i32 FPR128:$Rn), (i64 1))),
4455           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4456 def : Pat<(v1i64 (extract_subvector (v2i64 FPR128:$Rn), (i64 1))),
4457           (EXTRACT_SUBREG (DUPv2i64lane FPR128:$Rn, 1), dsub)>;
4458
4459 // A 64-bit subvector insert to the first 128-bit vector position
4460 // is a subregister copy that needs no instruction.
4461 def : Pat<(insert_subvector undef, (v1i64 FPR64:$src), (i32 0)),
4462           (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4463 def : Pat<(insert_subvector undef, (v1f64 FPR64:$src), (i32 0)),
4464           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4465 def : Pat<(insert_subvector undef, (v2i32 FPR64:$src), (i32 0)),
4466           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4467 def : Pat<(insert_subvector undef, (v2f32 FPR64:$src), (i32 0)),
4468           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4469 def : Pat<(insert_subvector undef, (v4i16 FPR64:$src), (i32 0)),
4470           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4471 def : Pat<(insert_subvector undef, (v8i8 FPR64:$src), (i32 0)),
4472           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)), FPR64:$src, dsub)>;
4473
4474 // Use pair-wise add instructions when summing up the lanes for v2f64, v2i64
4475 // or v2f32.
4476 def : Pat<(i64 (add (vector_extract (v2i64 FPR128:$Rn), (i64 0)),
4477                     (vector_extract (v2i64 FPR128:$Rn), (i64 1)))),
4478            (i64 (ADDPv2i64p (v2i64 FPR128:$Rn)))>;
4479 def : Pat<(f64 (fadd (vector_extract (v2f64 FPR128:$Rn), (i64 0)),
4480                      (vector_extract (v2f64 FPR128:$Rn), (i64 1)))),
4481            (f64 (FADDPv2i64p (v2f64 FPR128:$Rn)))>;
4482     // vector_extract on 64-bit vectors gets promoted to a 128 bit vector,
4483     // so we match on v4f32 here, not v2f32. This will also catch adding
4484     // the low two lanes of a true v4f32 vector.
4485 def : Pat<(fadd (vector_extract (v4f32 FPR128:$Rn), (i64 0)),
4486                 (vector_extract (v4f32 FPR128:$Rn), (i64 1))),
4487           (f32 (FADDPv2i32p (EXTRACT_SUBREG FPR128:$Rn, dsub)))>;
4488
4489 // Scalar 64-bit shifts in FPR64 registers.
4490 def : Pat<(i64 (int_arm64_neon_sshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4491           (SSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4492 def : Pat<(i64 (int_arm64_neon_ushl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4493           (USHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4494 def : Pat<(i64 (int_arm64_neon_srshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4495           (SRSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4496 def : Pat<(i64 (int_arm64_neon_urshl (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
4497           (URSHLv1i64 FPR64:$Rn, FPR64:$Rm)>;
4498
4499 // Tail call return handling. These are all compiler pseudo-instructions,
4500 // so no encoding information or anything like that.
4501 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
4502   def TCRETURNdi : Pseudo<(outs), (ins i64imm:$dst), []>;
4503   def TCRETURNri : Pseudo<(outs), (ins tcGPR64:$dst), []>;
4504 }
4505
4506 def : Pat<(ARM64tcret tcGPR64:$dst), (TCRETURNri tcGPR64:$dst)>;
4507 def : Pat<(ARM64tcret (i64 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
4508 def : Pat<(ARM64tcret (i64 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
4509
4510 include "ARM64InstrAtomics.td"