lib/Target/ARM64/ARM64InstrFormats.td

   1 //===- ARM64InstrFormats.td - ARM64 Instruction Formats ------*- tblgen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 //  Describe ARM64 instructions format here
  12 //
  13
  14 // Format specifies the encoding used by the instruction.  This is part of the
  15 // ad-hoc solution used to emit machine instruction encodings by our machine
  16 // code emitter.
  17 class Format<bits<2> val> {
  18   bits<2> Value = val;
  19 }
  20
  21 def PseudoFrm   : Format<0>;
  22 def NormalFrm   : Format<1>; // Do we need any others?
  23
  24 // ARM64 Instruction Format
  25 class ARM64Inst<Format f, string cstr> : Instruction {
  26   field bits<32> Inst; // Instruction encoding.
  27   // Mask of bits that cause an encoding to be UNPREDICTABLE.
  28   // If a bit is set, then if the corresponding bit in the
  29   // target encoding differs from its value in the "Inst" field,
  30   // the instruction is UNPREDICTABLE (SoftFail in abstract parlance).
  31   field bits<32> Unpredictable = 0;
  32   // SoftFail is the generic name for this field, but we alias it so
  33   // as to make it more obvious what it means in ARM-land.
  34   field bits<32> SoftFail = Unpredictable;
  35   let Namespace   = "ARM64";
  36   Format F        = f;
  37   bits<2> Form    = F.Value;
  38   let Pattern     = [];
  39   let Constraints = cstr;
  40 }
  41
  42 // Pseudo instructions (don't have encoding information)
  43 class Pseudo<dag oops, dag iops, list<dag> pattern, string cstr = "">
  44     : ARM64Inst<PseudoFrm, cstr> {
  45   dag OutOperandList = oops;
  46   dag InOperandList  = iops;
  47   let Pattern        = pattern;
  48   let isCodeGenOnly  = 1;
  49 }
  50
  51 // Real instructions (have encoding information)
  52 class EncodedI<string cstr, list<dag> pattern> : ARM64Inst<NormalFrm, cstr> {
  53   let Pattern = pattern;
  54   let Size = 4;
  55 }
  56
  57 // Normal instructions
  58 class I<dag oops, dag iops, string asm, string operands, string cstr,
  59         list<dag> pattern>
  60     : EncodedI<cstr, pattern> {
  61   dag OutOperandList = oops;
  62   dag InOperandList  = iops;
  63   let AsmString      = !strconcat(asm, operands);
  64 }
  65
  66 class TriOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$MHS, node:$RHS), res>;
  67 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
  68 class UnOpFrag<dag res>  : PatFrag<(ops node:$LHS), res>;
  69
  70 // Helper fragment for an extract of the high portion of a 128-bit vector.
  71 def extract_high_v16i8 :
  72    UnOpFrag<(extract_subvector (v16i8 node:$LHS), (i64 8))>;
  73 def extract_high_v8i16 :
  74    UnOpFrag<(extract_subvector (v8i16 node:$LHS), (i64 4))>;
  75 def extract_high_v4i32 :
  76    UnOpFrag<(extract_subvector (v4i32 node:$LHS), (i64 2))>;
  77 def extract_high_v2i64 :
  78    UnOpFrag<(extract_subvector (v2i64 node:$LHS), (i64 1))>;
  79
  80 //===----------------------------------------------------------------------===//
  81 // Asm Operand Classes.
  82 //
  83
  84 // Shifter operand for arithmetic shifted encodings.
  85 def ShifterOperand : AsmOperandClass {
  86   let Name = "Shifter";
  87 }
  88
  89 // Shifter operand for mov immediate encodings.
  90 def MovImm32ShifterOperand : AsmOperandClass {
  91   let SuperClasses = [ShifterOperand];
  92   let Name = "MovImm32Shifter";
  93   let RenderMethod = "addShifterOperands";
  94 }
  95 def MovImm64ShifterOperand : AsmOperandClass {
  96   let SuperClasses = [ShifterOperand];
  97   let Name = "MovImm64Shifter";
  98   let RenderMethod = "addShifterOperands";
  99 }
 100
 101 // Shifter operand for arithmetic register shifted encodings.
 102 class ArithmeticShifterOperand<int width> : AsmOperandClass {
 103   let SuperClasses = [ShifterOperand];
 104   let Name = "ArithmeticShifter" # width;
 105   let PredicateMethod = "isArithmeticShifter<" # width # ">";
 106   let RenderMethod = "addShifterOperands";
 107   let DiagnosticType = "AddSubRegShift" # width;
 108 }
 109
 110 def ArithmeticShifterOperand32 : ArithmeticShifterOperand<32>;
 111 def ArithmeticShifterOperand64 : ArithmeticShifterOperand<64>;
 112
 113 // Shifter operand for logical register shifted encodings.
 114 class LogicalShifterOperand<int width> : AsmOperandClass {
 115   let SuperClasses = [ShifterOperand];
 116   let Name = "LogicalShifter" # width;
 117   let PredicateMethod = "isLogicalShifter<" # width # ">";
 118   let RenderMethod = "addShifterOperands";
 119   let DiagnosticType = "AddSubRegShift" # width;
 120 }
 121
 122 def LogicalShifterOperand32 : LogicalShifterOperand<32>;
 123 def LogicalShifterOperand64 : LogicalShifterOperand<64>;
 124
 125 // Shifter operand for logical vector 128/64-bit shifted encodings.
 126 def LogicalVecShifterOperand : AsmOperandClass {
 127   let SuperClasses = [ShifterOperand];
 128   let Name = "LogicalVecShifter";
 129   let RenderMethod = "addShifterOperands";
 130 }
 131 def LogicalVecHalfWordShifterOperand : AsmOperandClass {
 132   let SuperClasses = [LogicalVecShifterOperand];
 133   let Name = "LogicalVecHalfWordShifter";
 134   let RenderMethod = "addShifterOperands";
 135 }
 136
 137 // The "MSL" shifter on the vector MOVI instruction.
 138 def MoveVecShifterOperand : AsmOperandClass {
 139   let SuperClasses = [ShifterOperand];
 140   let Name = "MoveVecShifter";
 141   let RenderMethod = "addShifterOperands";
 142 }
 143
 144 // Extend operand for arithmetic encodings.
 145 def ExtendOperand : AsmOperandClass {
 146   let Name = "Extend";
 147   let DiagnosticType = "AddSubRegExtendLarge";
 148 }
 149 def ExtendOperand64 : AsmOperandClass {
 150   let SuperClasses = [ExtendOperand];
 151   let Name = "Extend64";
 152   let DiagnosticType = "AddSubRegExtendSmall";
 153 }
 154 // 'extend' that's a lsl of a 64-bit register.
 155 def ExtendOperandLSL64 : AsmOperandClass {
 156   let SuperClasses = [ExtendOperand];
 157   let Name = "ExtendLSL64";
 158   let RenderMethod = "addExtend64Operands";
 159   let DiagnosticType = "AddSubRegExtendLarge";
 160 }
 161
 162 // 8-bit floating-point immediate encodings.
 163 def FPImmOperand : AsmOperandClass {
 164   let Name = "FPImm";
 165   let ParserMethod = "tryParseFPImm";
 166 }
 167
 168 // 8-bit immediate for AdvSIMD where 64-bit values of the form:
 169 // aaaaaaaa bbbbbbbb cccccccc dddddddd eeeeeeee ffffffff gggggggg hhhhhhhh
 170 // are encoded as the eight bit value 'abcdefgh'.
 171 def SIMDImmType10Operand : AsmOperandClass { let Name = "SIMDImmType10"; }
 172
 173
 174 //===----------------------------------------------------------------------===//
 175 // Operand Definitions.
 176 //
 177
 178 // ADR[P] instruction labels.
 179 def AdrpOperand : AsmOperandClass {
 180   let Name = "AdrpLabel";
 181   let ParserMethod = "tryParseAdrpLabel";
 182   let DiagnosticType = "InvalidLabel";
 183 }
 184 def adrplabel : Operand<i64> {
 185   let EncoderMethod = "getAdrLabelOpValue";
 186   let PrintMethod = "printAdrpLabel";
 187   let ParserMatchClass = AdrpOperand;
 188 }
 189
 190 def AdrOperand : AsmOperandClass {
 191   let Name = "AdrLabel";
 192   let ParserMethod = "tryParseAdrLabel";
 193   let DiagnosticType = "InvalidLabel";
 194 }
 195 def adrlabel : Operand<i64> {
 196   let EncoderMethod = "getAdrLabelOpValue";
 197   let ParserMatchClass = AdrOperand;
 198 }
 199
 200 // simm9 predicate - True if the immediate is in the range [-256, 255].
 201 def SImm9Operand : AsmOperandClass {
 202   let Name = "SImm9";
 203   let DiagnosticType = "InvalidMemoryIndexedSImm9";
 204 }
 205 def simm9 : Operand<i64>, ImmLeaf<i64, [{ return Imm >= -256 && Imm < 256; }]> {
 206   let ParserMatchClass = SImm9Operand;
 207 }
 208
 209 // simm7s4 predicate - True if the immediate is a multiple of 4 in the range
 210 // [-256, 252].
 211 def SImm7s4Operand : AsmOperandClass {
 212   let Name = "SImm7s4";
 213   let DiagnosticType = "InvalidMemoryIndexed32SImm7";
 214 }
 215 def simm7s4 : Operand<i32> {
 216   let ParserMatchClass = SImm7s4Operand;
 217   let PrintMethod = "printImmScale<4>";
 218 }
 219
 220 // simm7s8 predicate - True if the immediate is a multiple of 8 in the range
 221 // [-512, 504].
 222 def SImm7s8Operand : AsmOperandClass {
 223   let Name = "SImm7s8";
 224   let DiagnosticType = "InvalidMemoryIndexed64SImm7";
 225 }
 226 def simm7s8 : Operand<i32> {
 227   let ParserMatchClass = SImm7s8Operand;
 228   let PrintMethod = "printImmScale<8>";
 229 }
 230
 231 // simm7s16 predicate - True if the immediate is a multiple of 16 in the range
 232 // [-1024, 1008].
 233 def SImm7s16Operand : AsmOperandClass {
 234   let Name = "SImm7s16";
 235   let DiagnosticType = "InvalidMemoryIndexed64SImm7";
 236 }
 237 def simm7s16 : Operand<i32> {
 238   let ParserMatchClass = SImm7s16Operand;
 239   let PrintMethod = "printImmScale<16>";
 240 }
 241
 242 // imm0_65535 predicate - True if the immediate is in the range [0,65535].
 243 def Imm0_65535Operand : AsmOperandClass { let Name = "Imm0_65535"; }
 244 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 245   return ((uint32_t)Imm) < 65536;
 246 }]> {
 247   let ParserMatchClass = Imm0_65535Operand;
 248   let PrintMethod = "printHexImm";
 249 }
 250
 251 class AsmImmRange<int Low, int High> : AsmOperandClass {
 252   let Name = "Imm" # Low # "_" # High;
 253   let DiagnosticType = "InvalidImm" # Low # "_" # High;
 254 }
 255
 256 def Imm1_8Operand : AsmImmRange<1, 8>;
 257 def Imm1_16Operand : AsmImmRange<1, 16>;
 258 def Imm1_32Operand : AsmImmRange<1, 32>;
 259 def Imm1_64Operand : AsmImmRange<1, 64>;
 260
 261 def MovZSymbolG3AsmOperand : AsmOperandClass {
 262   let Name = "MovZSymbolG3";
 263   let RenderMethod = "addImmOperands";
 264 }
 265
 266 def movz_symbol_g3 : Operand<i32> {
 267   let ParserMatchClass = MovZSymbolG3AsmOperand;
 268 }
 269
 270 def MovZSymbolG2AsmOperand : AsmOperandClass {
 271   let Name = "MovZSymbolG2";
 272   let RenderMethod = "addImmOperands";
 273 }
 274
 275 def movz_symbol_g2 : Operand<i32> {
 276   let ParserMatchClass = MovZSymbolG2AsmOperand;
 277 }
 278
 279 def MovZSymbolG1AsmOperand : AsmOperandClass {
 280   let Name = "MovZSymbolG1";
 281   let RenderMethod = "addImmOperands";
 282 }
 283
 284 def movz_symbol_g1 : Operand<i32> {
 285   let ParserMatchClass = MovZSymbolG1AsmOperand;
 286 }
 287
 288 def MovZSymbolG0AsmOperand : AsmOperandClass {
 289   let Name = "MovZSymbolG0";
 290   let RenderMethod = "addImmOperands";
 291 }
 292
 293 def movz_symbol_g0 : Operand<i32> {
 294   let ParserMatchClass = MovZSymbolG0AsmOperand;
 295 }
 296
 297 def MovKSymbolG3AsmOperand : AsmOperandClass {
 298   let Name = "MovKSymbolG3";
 299   let RenderMethod = "addImmOperands";
 300 }
 301
 302 def movk_symbol_g3 : Operand<i32> {
 303   let ParserMatchClass = MovKSymbolG3AsmOperand;
 304 }
 305
 306 def MovKSymbolG2AsmOperand : AsmOperandClass {
 307   let Name = "MovKSymbolG2";
 308   let RenderMethod = "addImmOperands";
 309 }
 310
 311 def movk_symbol_g2 : Operand<i32> {
 312   let ParserMatchClass = MovKSymbolG2AsmOperand;
 313 }
 314
 315 def MovKSymbolG1AsmOperand : AsmOperandClass {
 316   let Name = "MovKSymbolG1";
 317   let RenderMethod = "addImmOperands";
 318 }
 319
 320 def movk_symbol_g1 : Operand<i32> {
 321   let ParserMatchClass = MovKSymbolG1AsmOperand;
 322 }
 323
 324 def MovKSymbolG0AsmOperand : AsmOperandClass {
 325   let Name = "MovKSymbolG0";
 326   let RenderMethod = "addImmOperands";
 327 }
 328
 329 def movk_symbol_g0 : Operand<i32> {
 330   let ParserMatchClass = MovKSymbolG0AsmOperand;
 331 }
 332
 333 class fixedpoint_i32<ValueType FloatVT>
 334   : Operand<FloatVT>,
 335     ComplexPattern<FloatVT, 1, "SelectCVTFixedPosOperand<32>", [fpimm, ld]> {
 336   let EncoderMethod = "getFixedPointScaleOpValue";
 337   let DecoderMethod = "DecodeFixedPointScaleImm32";
 338   let ParserMatchClass = Imm1_32Operand;
 339 }
 340
 341 class fixedpoint_i64<ValueType FloatVT>
 342   : Operand<FloatVT>,
 343     ComplexPattern<FloatVT, 1, "SelectCVTFixedPosOperand<64>", [fpimm, ld]> {
 344   let EncoderMethod = "getFixedPointScaleOpValue";
 345   let DecoderMethod = "DecodeFixedPointScaleImm64";
 346   let ParserMatchClass = Imm1_64Operand;
 347 }
 348
 349 def fixedpoint_f32_i32 : fixedpoint_i32<f32>;
 350 def fixedpoint_f64_i32 : fixedpoint_i32<f64>;
 351
 352 def fixedpoint_f32_i64 : fixedpoint_i64<f32>;
 353 def fixedpoint_f64_i64 : fixedpoint_i64<f64>;
 354
 355 def vecshiftR8 : Operand<i32>, ImmLeaf<i32, [{
 356   return (((uint32_t)Imm) > 0) && (((uint32_t)Imm) < 9);
 357 }]> {
 358   let EncoderMethod = "getVecShiftR8OpValue";
 359   let DecoderMethod = "DecodeVecShiftR8Imm";
 360   let ParserMatchClass = Imm1_8Operand;
 361 }
 362 def vecshiftR16 : Operand<i32>, ImmLeaf<i32, [{
 363   return (((uint32_t)Imm) > 0) && (((uint32_t)Imm) < 17);
 364 }]> {
 365   let EncoderMethod = "getVecShiftR16OpValue";
 366   let DecoderMethod = "DecodeVecShiftR16Imm";
 367   let ParserMatchClass = Imm1_16Operand;
 368 }
 369 def vecshiftR16Narrow : Operand<i32>, ImmLeaf<i32, [{
 370   return (((uint32_t)Imm) > 0) && (((uint32_t)Imm) < 9);
 371 }]> {
 372   let EncoderMethod = "getVecShiftR16OpValue";
 373   let DecoderMethod = "DecodeVecShiftR16ImmNarrow";
 374   let ParserMatchClass = Imm1_8Operand;
 375 }
 376 def vecshiftR32 : Operand<i32>, ImmLeaf<i32, [{
 377   return (((uint32_t)Imm) > 0) && (((uint32_t)Imm) < 33);
 378 }]> {
 379   let EncoderMethod = "getVecShiftR32OpValue";
 380   let DecoderMethod = "DecodeVecShiftR32Imm";
 381   let ParserMatchClass = Imm1_32Operand;
 382 }
 383 def vecshiftR32Narrow : Operand<i32>, ImmLeaf<i32, [{
 384   return (((uint32_t)Imm) > 0) && (((uint32_t)Imm) < 17);
 385 }]> {
 386   let EncoderMethod = "getVecShiftR32OpValue";
 387   let DecoderMethod = "DecodeVecShiftR32ImmNarrow";
 388   let ParserMatchClass = Imm1_16Operand;
 389 }
 390 def vecshiftR64 : Operand<i32>, ImmLeaf<i32, [{
 391   return (((uint32_t)Imm) > 0) && (((uint32_t)Imm) < 65);
 392 }]> {
 393   let EncoderMethod = "getVecShiftR64OpValue";
 394   let DecoderMethod = "DecodeVecShiftR64Imm";
 395   let ParserMatchClass = Imm1_64Operand;
 396 }
 397 def vecshiftR64Narrow : Operand<i32>, ImmLeaf<i32, [{
 398   return (((uint32_t)Imm) > 0) && (((uint32_t)Imm) < 33);
 399 }]> {
 400   let EncoderMethod = "getVecShiftR64OpValue";
 401   let DecoderMethod = "DecodeVecShiftR64ImmNarrow";
 402   let ParserMatchClass = Imm1_32Operand;
 403 }
 404
 405 def Imm0_7Operand : AsmImmRange<0, 7>;
 406 def Imm0_15Operand : AsmImmRange<0, 15>;
 407 def Imm0_31Operand : AsmImmRange<0, 31>;
 408 def Imm0_63Operand : AsmImmRange<0, 63>;
 409
 410 def vecshiftL8 : Operand<i32>, ImmLeaf<i32, [{
 411   return (((uint32_t)Imm) < 8);
 412 }]> {
 413   let EncoderMethod = "getVecShiftL8OpValue";
 414   let DecoderMethod = "DecodeVecShiftL8Imm";
 415   let ParserMatchClass = Imm0_7Operand;
 416 }
 417 def vecshiftL16 : Operand<i32>, ImmLeaf<i32, [{
 418   return (((uint32_t)Imm) < 16);
 419 }]> {
 420   let EncoderMethod = "getVecShiftL16OpValue";
 421   let DecoderMethod = "DecodeVecShiftL16Imm";
 422   let ParserMatchClass = Imm0_15Operand;
 423 }
 424 def vecshiftL32 : Operand<i32>, ImmLeaf<i32, [{
 425   return (((uint32_t)Imm) < 32);
 426 }]> {
 427   let EncoderMethod = "getVecShiftL32OpValue";
 428   let DecoderMethod = "DecodeVecShiftL32Imm";
 429   let ParserMatchClass = Imm0_31Operand;
 430 }
 431 def vecshiftL64 : Operand<i32>, ImmLeaf<i32, [{
 432   return (((uint32_t)Imm) < 64);
 433 }]> {
 434   let EncoderMethod = "getVecShiftL64OpValue";
 435   let DecoderMethod = "DecodeVecShiftL64Imm";
 436   let ParserMatchClass = Imm0_63Operand;
 437 }
 438
 439
 440 // Crazy immediate formats used by 32-bit and 64-bit logical immediate
 441 // instructions for splatting repeating bit patterns across the immediate.
 442 def logical_imm32_XFORM : SDNodeXForm<imm, [{
 443   uint64_t enc = ARM64_AM::encodeLogicalImmediate(N->getZExtValue(), 32);
 444   return CurDAG->getTargetConstant(enc, MVT::i32);
 445 }]>;
 446 def logical_imm64_XFORM : SDNodeXForm<imm, [{
 447   uint64_t enc = ARM64_AM::encodeLogicalImmediate(N->getZExtValue(), 64);
 448   return CurDAG->getTargetConstant(enc, MVT::i32);
 449 }]>;
 450
 451 def LogicalImm32Operand : AsmOperandClass {
 452   let Name = "LogicalImm32";
 453   let DiagnosticType = "LogicalSecondSource";
 454 }
 455 def LogicalImm64Operand : AsmOperandClass {
 456   let Name = "LogicalImm64";
 457   let DiagnosticType = "LogicalSecondSource";
 458 }
 459 def logical_imm32 : Operand<i32>, PatLeaf<(imm), [{
 460   return ARM64_AM::isLogicalImmediate(N->getZExtValue(), 32);
 461 }], logical_imm32_XFORM> {
 462   let PrintMethod = "printLogicalImm32";
 463   let ParserMatchClass = LogicalImm32Operand;
 464 }
 465 def logical_imm64 : Operand<i64>, PatLeaf<(imm), [{
 466   return ARM64_AM::isLogicalImmediate(N->getZExtValue(), 64);
 467 }], logical_imm64_XFORM> {
 468   let PrintMethod = "printLogicalImm64";
 469   let ParserMatchClass = LogicalImm64Operand;
 470 }
 471
 472 // imm0_255 predicate - True if the immediate is in the range [0,255].
 473 def Imm0_255Operand : AsmOperandClass { let Name = "Imm0_255"; }
 474 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{
 475   return ((uint32_t)Imm) < 256;
 476 }]> {
 477   let ParserMatchClass = Imm0_255Operand;
 478   let PrintMethod = "printHexImm";
 479 }
 480
 481 // imm0_127 predicate - True if the immediate is in the range [0,127]
 482 def Imm0_127Operand : AsmOperandClass { let Name = "Imm0_127"; }
 483 def imm0_127 : Operand<i32>, ImmLeaf<i32, [{
 484   return ((uint32_t)Imm) < 128;
 485 }]> {
 486   let ParserMatchClass = Imm0_127Operand;
 487   let PrintMethod = "printHexImm";
 488 }
 489
 490 // NOTE: These imm0_N operands have to be of type i64 because i64 is the size
 491 // for all shift-amounts.
 492
 493 // imm0_63 predicate - True if the immediate is in the range [0,63]
 494 def imm0_63 : Operand<i64>, ImmLeaf<i64, [{
 495   return ((uint64_t)Imm) < 64;
 496 }]> {
 497   let ParserMatchClass = Imm0_63Operand;
 498 }
 499
 500 // imm0_31 predicate - True if the immediate is in the range [0,31]
 501 def imm0_31 : Operand<i64>, ImmLeaf<i64, [{
 502   return ((uint64_t)Imm) < 32;
 503 }]> {
 504   let ParserMatchClass = Imm0_31Operand;
 505 }
 506
 507 // imm0_15 predicate - True if the immediate is in the range [0,15]
 508 def imm0_15 : Operand<i64>, ImmLeaf<i64, [{
 509   return ((uint64_t)Imm) < 16;
 510 }]> {
 511   let ParserMatchClass = Imm0_15Operand;
 512 }
 513
 514 // imm0_7 predicate - True if the immediate is in the range [0,7]
 515 def imm0_7 : Operand<i64>, ImmLeaf<i64, [{
 516   return ((uint64_t)Imm) < 8;
 517 }]> {
 518   let ParserMatchClass = Imm0_7Operand;
 519 }
 520
 521 // An arithmetic shifter operand:
 522 //  {7-6} - shift type: 00 = lsl, 01 = lsr, 10 = asr
 523 //  {5-0} - imm6
 524 class arith_shift<ValueType Ty, int width> : Operand<Ty> {
 525   let PrintMethod = "printShifter";
 526   let ParserMatchClass = !cast<AsmOperandClass>(
 527                          "ArithmeticShifterOperand" # width);
 528 }
 529
 530 def arith_shift32 : arith_shift<i32, 32>;
 531 def arith_shift64 : arith_shift<i64, 64>;
 532
 533 class arith_shifted_reg<ValueType Ty, RegisterClass regclass, int width>
 534     : Operand<Ty>,
 535       ComplexPattern<Ty, 2, "SelectArithShiftedRegister", []> {
 536   let PrintMethod = "printShiftedRegister";
 537   let MIOperandInfo = (ops regclass, !cast<Operand>("arith_shift" # width));
 538 }
 539
 540 def arith_shifted_reg32 : arith_shifted_reg<i32, GPR32, 32>;
 541 def arith_shifted_reg64 : arith_shifted_reg<i64, GPR64, 64>;
 542
 543 // An arithmetic shifter operand:
 544 //  {7-6} - shift type: 00 = lsl, 01 = lsr, 10 = asr, 11 = ror
 545 //  {5-0} - imm6
 546 class logical_shift<int width> : Operand<i32> {
 547   let PrintMethod = "printShifter";
 548   let ParserMatchClass = !cast<AsmOperandClass>(
 549                          "LogicalShifterOperand" # width);
 550 }
 551
 552 def logical_shift32 : logical_shift<32>;
 553 def logical_shift64 : logical_shift<64>;
 554
 555 class logical_shifted_reg<ValueType Ty, RegisterClass regclass, Operand shiftop>
 556     : Operand<Ty>,
 557       ComplexPattern<Ty, 2, "SelectLogicalShiftedRegister", []> {
 558   let PrintMethod = "printShiftedRegister";
 559   let MIOperandInfo = (ops regclass, shiftop);
 560 }
 561
 562 def logical_shifted_reg32 : logical_shifted_reg<i32, GPR32, logical_shift32>;
 563 def logical_shifted_reg64 : logical_shifted_reg<i64, GPR64, logical_shift64>;
 564
 565 // A logical vector shifter operand:
 566 //  {7-6} - shift type: 00 = lsl
 567 //  {5-0} - imm6: #0, #8, #16, or #24
 568 def logical_vec_shift : Operand<i32> {
 569   let PrintMethod = "printShifter";
 570   let EncoderMethod = "getVecShifterOpValue";
 571   let ParserMatchClass = LogicalVecShifterOperand;
 572 }
 573
 574 // A logical vector half-word shifter operand:
 575 //  {7-6} - shift type: 00 = lsl
 576 //  {5-0} - imm6: #0 or #8
 577 def logical_vec_hw_shift : Operand<i32> {
 578   let PrintMethod = "printShifter";
 579   let EncoderMethod = "getVecShifterOpValue";
 580   let ParserMatchClass = LogicalVecHalfWordShifterOperand;
 581 }
 582
 583 // A vector move shifter operand:
 584 //  {0} - imm1: #8 or #16
 585 def move_vec_shift : Operand<i32> {
 586   let PrintMethod = "printShifter";
 587   let EncoderMethod = "getMoveVecShifterOpValue";
 588   let ParserMatchClass = MoveVecShifterOperand;
 589 }
 590
 591 def AddSubImmOperand : AsmOperandClass {
 592   let Name = "AddSubImm";
 593   let ParserMethod = "tryParseAddSubImm";
 594   let DiagnosticType = "AddSubSecondSource";
 595 }
 596 // An ADD/SUB immediate shifter operand:
 597 //  second operand:
 598 //  {7-6} - shift type: 00 = lsl
 599 //  {5-0} - imm6: #0 or #12
 600 class addsub_shifted_imm<ValueType Ty>
 601     : Operand<Ty>, ComplexPattern<Ty, 2, "SelectArithImmed", [imm]> {
 602   let PrintMethod = "printAddSubImm";
 603   let EncoderMethod = "getAddSubImmOpValue";
 604   let ParserMatchClass = AddSubImmOperand;
 605   let MIOperandInfo = (ops i32imm, i32imm);
 606 }
 607
 608 def addsub_shifted_imm32 : addsub_shifted_imm<i32>;
 609 def addsub_shifted_imm64 : addsub_shifted_imm<i64>;
 610
 611 class neg_addsub_shifted_imm<ValueType Ty>
 612     : Operand<Ty>, ComplexPattern<Ty, 2, "SelectNegArithImmed", [imm]> {
 613   let PrintMethod = "printAddSubImm";
 614   let EncoderMethod = "getAddSubImmOpValue";
 615   let ParserMatchClass = AddSubImmOperand;
 616   let MIOperandInfo = (ops i32imm, i32imm);
 617 }
 618
 619 def neg_addsub_shifted_imm32 : neg_addsub_shifted_imm<i32>;
 620 def neg_addsub_shifted_imm64 : neg_addsub_shifted_imm<i64>;
 621
 622 // An extend operand:
 623 //  {5-3} - extend type
 624 //  {2-0} - imm3
 625 def arith_extend : Operand<i32> {
 626   let PrintMethod = "printExtend";
 627   let ParserMatchClass = ExtendOperand;
 628 }
 629 def arith_extend64 : Operand<i32> {
 630   let PrintMethod = "printExtend";
 631   let ParserMatchClass = ExtendOperand64;
 632 }
 633
 634 // 'extend' that's a lsl of a 64-bit register.
 635 def arith_extendlsl64 : Operand<i32> {
 636   let PrintMethod = "printExtend";
 637   let ParserMatchClass = ExtendOperandLSL64;
 638 }
 639
 640 class arith_extended_reg32<ValueType Ty> : Operand<Ty>,
 641                     ComplexPattern<Ty, 2, "SelectArithExtendedRegister", []> {
 642   let PrintMethod = "printExtendedRegister";
 643   let MIOperandInfo = (ops GPR32, arith_extend);
 644 }
 645
 646 class arith_extended_reg32to64<ValueType Ty> : Operand<Ty>,
 647                     ComplexPattern<Ty, 2, "SelectArithExtendedRegister", []> {
 648   let PrintMethod = "printExtendedRegister";
 649   let MIOperandInfo = (ops GPR32, arith_extend64);
 650 }
 651
 652 // Floating-point immediate.
 653 def fpimm32 : Operand<f32>,
 654               PatLeaf<(f32 fpimm), [{
 655       return ARM64_AM::getFP32Imm(N->getValueAPF()) != -1;
 656     }], SDNodeXForm<fpimm, [{
 657       APFloat InVal = N->getValueAPF();
 658       uint32_t enc = ARM64_AM::getFP32Imm(InVal);
 659       return CurDAG->getTargetConstant(enc, MVT::i32);
 660     }]>> {
 661   let ParserMatchClass = FPImmOperand;
 662   let PrintMethod = "printFPImmOperand";
 663 }
 664 def fpimm64 : Operand<f64>,
 665               PatLeaf<(f64 fpimm), [{
 666       return ARM64_AM::getFP64Imm(N->getValueAPF()) != -1;
 667     }], SDNodeXForm<fpimm, [{
 668       APFloat InVal = N->getValueAPF();
 669       uint32_t enc = ARM64_AM::getFP64Imm(InVal);
 670       return CurDAG->getTargetConstant(enc, MVT::i32);
 671     }]>> {
 672   let ParserMatchClass = FPImmOperand;
 673   let PrintMethod = "printFPImmOperand";
 674 }
 675
 676 def fpimm8 : Operand<i32> {
 677   let ParserMatchClass = FPImmOperand;
 678   let PrintMethod = "printFPImmOperand";
 679 }
 680
 681 def fpimm0 : PatLeaf<(fpimm), [{
 682   return N->isExactlyValue(+0.0);
 683 }]>;
 684
 685 // 8-bit immediate for AdvSIMD where 64-bit values of the form:
 686 // aaaaaaaa bbbbbbbb cccccccc dddddddd eeeeeeee ffffffff gggggggg hhhhhhhh
 687 // are encoded as the eight bit value 'abcdefgh'.
 688 def simdimmtype10 : Operand<i32>,
 689                     PatLeaf<(f64 fpimm), [{
 690       return ARM64_AM::isAdvSIMDModImmType10(N->getValueAPF()
 691                                                .bitcastToAPInt()
 692                                                .getZExtValue());
 693     }], SDNodeXForm<fpimm, [{
 694       APFloat InVal = N->getValueAPF();
 695       uint32_t enc = ARM64_AM::encodeAdvSIMDModImmType10(N->getValueAPF()
 696                                                            .bitcastToAPInt()
 697                                                            .getZExtValue());
 698       return CurDAG->getTargetConstant(enc, MVT::i32);
 699     }]>> {
 700   let ParserMatchClass = SIMDImmType10Operand;
 701   let PrintMethod = "printSIMDType10Operand";
 702 }
 703
 704
 705 //---
 706 // System management
 707 //---
 708
 709 // Base encoding for system instruction operands.
 710 let mayLoad = 0, mayStore = 0, hasSideEffects = 1 in
 711 class BaseSystemI<bit L, dag oops, dag iops, string asm, string operands>
 712     : I<oops, iops, asm, operands, "", []> {
 713   let Inst{31-22} = 0b1101010100;
 714   let Inst{21}    = L;
 715 }
 716
 717 // System instructions which do not have an Rt register.
 718 class SimpleSystemI<bit L, dag iops, string asm, string operands>
 719     : BaseSystemI<L, (outs), iops, asm, operands> {
 720   let Inst{4-0} = 0b11111;
 721 }
 722
 723 // System instructions which have an Rt register.
 724 class RtSystemI<bit L, dag oops, dag iops, string asm, string operands>
 725     : BaseSystemI<L, oops, iops, asm, operands>,
 726       Sched<[WriteSys]> {
 727   bits<5> Rt;
 728   let Inst{4-0} = Rt;
 729 }
 730
 731 // Hint instructions that take both a CRm and a 3-bit immediate.
 732 class HintI<string mnemonic>
 733     : SimpleSystemI<0, (ins imm0_127:$imm), mnemonic#" $imm", "">,
 734       Sched<[WriteHint]> {
 735   bits <7> imm;
 736   let Inst{20-12} = 0b000110010;
 737   let Inst{11-5} = imm;
 738 }
 739
 740 // System instructions taking a single literal operand which encodes into
 741 // CRm. op2 differentiates the opcodes.
 742 def BarrierAsmOperand : AsmOperandClass {
 743   let Name = "Barrier";
 744   let ParserMethod = "tryParseBarrierOperand";
 745 }
 746 def barrier_op : Operand<i32> {
 747   let PrintMethod = "printBarrierOption";
 748   let ParserMatchClass = BarrierAsmOperand;
 749 }
 750 class CRmSystemI<Operand crmtype, bits<3> opc, string asm>
 751     : SimpleSystemI<0, (ins crmtype:$CRm), asm, "\t$CRm">,
 752       Sched<[WriteBarrier]> {
 753   bits<4> CRm;
 754   let Inst{20-12} = 0b000110011;
 755   let Inst{11-8} = CRm;
 756   let Inst{7-5} = opc;
 757 }
 758
 759 // MRS/MSR system instructions. These have different operand classes because
 760 // a different subset of registers can be accessed through each instruction.
 761 def MRSSystemRegisterOperand : AsmOperandClass {
 762   let Name = "MRSSystemRegister";
 763   let ParserMethod = "tryParseSysReg";
 764   let DiagnosticType = "MRS";
 765 }
 766 // concatenation of 1, op0, op1, CRn, CRm, op2. 16-bit immediate.
 767 def mrs_sysreg_op : Operand<i32> {
 768   let ParserMatchClass = MRSSystemRegisterOperand;
 769   let DecoderMethod = "DecodeMRSSystemRegister";
 770   let PrintMethod = "printMRSSystemRegister";
 771 }
 772
 773 def MSRSystemRegisterOperand : AsmOperandClass {
 774   let Name = "MSRSystemRegister";
 775   let ParserMethod = "tryParseSysReg";
 776   let DiagnosticType = "MSR";
 777 }
 778 def msr_sysreg_op : Operand<i32> {
 779   let ParserMatchClass = MSRSystemRegisterOperand;
 780   let DecoderMethod = "DecodeMSRSystemRegister";
 781   let PrintMethod = "printMSRSystemRegister";
 782 }
 783
 784 class MRSI : RtSystemI<1, (outs GPR64:$Rt), (ins mrs_sysreg_op:$systemreg),
 785                        "mrs", "\t$Rt, $systemreg"> {
 786   bits<15> systemreg;
 787   let Inst{20} = 1;
 788   let Inst{19-5} = systemreg;
 789 }
 790
 791 // FIXME: Some of these def NZCV, others don't. Best way to model that?
 792 // Explicitly modeling each of the system register as a register class
 793 // would do it, but feels like overkill at this point.
 794 class MSRI : RtSystemI<0, (outs), (ins msr_sysreg_op:$systemreg, GPR64:$Rt),
 795                        "msr", "\t$systemreg, $Rt"> {
 796   bits<15> systemreg;
 797   let Inst{20} = 1;
 798   let Inst{19-5} = systemreg;
 799 }
 800
 801 def SystemPStateFieldOperand : AsmOperandClass {
 802   let Name = "SystemPStateField";
 803   let ParserMethod = "tryParseSysReg";
 804 }
 805 def pstatefield_op : Operand<i32> {
 806   let ParserMatchClass = SystemPStateFieldOperand;
 807   let PrintMethod = "printSystemPStateField";
 808 }
 809
 810 let Defs = [NZCV] in
 811 class MSRpstateI
 812   : SimpleSystemI<0, (ins pstatefield_op:$pstate_field, imm0_15:$imm),
 813                   "msr", "\t$pstate_field, $imm">,
 814     Sched<[WriteSys]> {
 815   bits<6> pstatefield;
 816   bits<4> imm;
 817   let Inst{20-19} = 0b00;
 818   let Inst{18-16} = pstatefield{5-3};
 819   let Inst{15-12} = 0b0100;
 820   let Inst{11-8} = imm;
 821   let Inst{7-5} = pstatefield{2-0};
 822
 823   let DecoderMethod = "DecodeSystemPStateInstruction";
 824 }
 825
 826 // SYS and SYSL generic system instructions.
 827 def SysCRAsmOperand : AsmOperandClass {
 828   let Name = "SysCR";
 829   let ParserMethod = "tryParseSysCROperand";
 830 }
 831
 832 def sys_cr_op : Operand<i32> {
 833   let PrintMethod = "printSysCROperand";
 834   let ParserMatchClass = SysCRAsmOperand;
 835 }
 836
 837 class SystemXtI<bit L, string asm>
 838   : RtSystemI<L, (outs),
 839        (ins imm0_7:$op1, sys_cr_op:$Cn, sys_cr_op:$Cm, imm0_7:$op2, GPR64:$Rt),
 840        asm, "\t$op1, $Cn, $Cm, $op2, $Rt"> {
 841   bits<3> op1;
 842   bits<4> Cn;
 843   bits<4> Cm;
 844   bits<3> op2;
 845   let Inst{20-19} = 0b01;
 846   let Inst{18-16} = op1;
 847   let Inst{15-12} = Cn;
 848   let Inst{11-8}  = Cm;
 849   let Inst{7-5}   = op2;
 850 }
 851
 852 class SystemLXtI<bit L, string asm>
 853   : RtSystemI<L, (outs),
 854        (ins GPR64:$Rt, imm0_7:$op1, sys_cr_op:$Cn, sys_cr_op:$Cm, imm0_7:$op2),
 855        asm, "\t$Rt, $op1, $Cn, $Cm, $op2"> {
 856   bits<3> op1;
 857   bits<4> Cn;
 858   bits<4> Cm;
 859   bits<3> op2;
 860   let Inst{20-19} = 0b01;
 861   let Inst{18-16} = op1;
 862   let Inst{15-12} = Cn;
 863   let Inst{11-8}  = Cm;
 864   let Inst{7-5}   = op2;
 865 }
 866
 867
 868 // Branch (register) instructions:
 869 //
 870 //  case opc of
 871 //    0001 blr
 872 //    0000 br
 873 //    0101 dret
 874 //    0100 eret
 875 //    0010 ret
 876 //    otherwise UNDEFINED
 877 class BaseBranchReg<bits<4> opc, dag oops, dag iops, string asm,
 878                     string operands, list<dag> pattern>
 879     : I<oops, iops, asm, operands, "", pattern>, Sched<[WriteBrReg]> {
 880   let Inst{31-25} = 0b1101011;
 881   let Inst{24-21} = opc;
 882   let Inst{20-16} = 0b11111;
 883   let Inst{15-10} = 0b000000;
 884   let Inst{4-0}   = 0b00000;
 885 }
 886
 887 class BranchReg<bits<4> opc, string asm, list<dag> pattern>
 888     : BaseBranchReg<opc, (outs), (ins GPR64:$Rn), asm, "\t$Rn", pattern> {
 889   bits<5> Rn;
 890   let Inst{9-5} = Rn;
 891 }
 892
 893 let mayLoad = 0, mayStore = 0, hasSideEffects = 1, isReturn = 1 in
 894 class SpecialReturn<bits<4> opc, string asm>
 895     : BaseBranchReg<opc, (outs), (ins), asm, "", []> {
 896   let Inst{9-5} = 0b11111;
 897 }
 898
 899 //---
 900 // Conditional branch instruction.
 901 //---
 902 // Branch condition code.
 903 // 4-bit immediate. Pretty-printed as .<cc>
 904 def dotCcode : Operand<i32> {
 905   let PrintMethod = "printDotCondCode";
 906 }
 907
 908 // Conditional branch target. 19-bit immediate. The low two bits of the target
 909 // offset are implied zero and so are not part of the immediate.
 910 def PCRelLabel19Operand : AsmOperandClass {
 911   let Name = "PCRelLabel19";
 912 }
 913 def am_brcond : Operand<OtherVT> {
 914   let EncoderMethod = "getCondBranchTargetOpValue";
 915   let DecoderMethod = "DecodePCRelLabel19";
 916   let PrintMethod = "printAlignedLabel";
 917   let ParserMatchClass = PCRelLabel19Operand;
 918 }
 919
 920 class BranchCond : I<(outs), (ins dotCcode:$cond, am_brcond:$target),
 921                      "b", "$cond\t$target", "",
 922                      [(ARM64brcond bb:$target, imm:$cond, NZCV)]>,
 923                    Sched<[WriteBr]> {
 924   let isBranch = 1;
 925   let isTerminator = 1;
 926   let Uses = [NZCV];
 927
 928   bits<4> cond;
 929   bits<19> target;
 930   let Inst{31-24} = 0b01010100;
 931   let Inst{23-5} = target;
 932   let Inst{4} = 0;
 933   let Inst{3-0} = cond;
 934 }
 935
 936 //---
 937 // Compare-and-branch instructions.
 938 //---
 939 class BaseCmpBranch<RegisterClass regtype, bit op, string asm, SDNode node>
 940     : I<(outs), (ins regtype:$Rt, am_brcond:$target),
 941          asm, "\t$Rt, $target", "",
 942          [(node regtype:$Rt, bb:$target)]>,
 943       Sched<[WriteBr]> {
 944   let isBranch = 1;
 945   let isTerminator = 1;
 946
 947   bits<5> Rt;
 948   bits<19> target;
 949   let Inst{30-25} = 0b011010;
 950   let Inst{24}    = op;
 951   let Inst{23-5}  = target;
 952   let Inst{4-0}   = Rt;
 953 }
 954
 955 multiclass CmpBranch<bit op, string asm, SDNode node> {
 956   def W : BaseCmpBranch<GPR32, op, asm, node> {
 957     let Inst{31} = 0;
 958   }
 959   def X : BaseCmpBranch<GPR64, op, asm, node> {
 960     let Inst{31} = 1;
 961   }
 962 }
 963
 964 //---
 965 // Test-bit-and-branch instructions.
 966 //---
 967 // Test-and-branch target. 14-bit sign-extended immediate. The low two bits of
 968 // the target offset are implied zero and so are not part of the immediate.
 969 def BranchTarget14Operand : AsmOperandClass {
 970   let Name = "BranchTarget14";
 971 }
 972 def am_tbrcond : Operand<OtherVT> {
 973   let EncoderMethod = "getTestBranchTargetOpValue";
 974   let PrintMethod = "printAlignedLabel";
 975   let ParserMatchClass = BranchTarget14Operand;
 976 }
 977
 978 class TestBranch<bit op, string asm, SDNode node>
 979     : I<(outs), (ins GPR64:$Rt, imm0_63:$bit_off, am_tbrcond:$target),
 980        asm, "\t$Rt, $bit_off, $target", "",
 981        [(node GPR64:$Rt, imm0_63:$bit_off, bb:$target)]>,
 982       Sched<[WriteBr]> {
 983   let isBranch = 1;
 984   let isTerminator = 1;
 985
 986   bits<5> Rt;
 987   bits<6> bit_off;
 988   bits<14> target;
 989
 990   let Inst{31}    = bit_off{5};
 991   let Inst{30-25} = 0b011011;
 992   let Inst{24}    = op;
 993   let Inst{23-19} = bit_off{4-0};
 994   let Inst{18-5}  = target;
 995   let Inst{4-0}   = Rt;
 996
 997   let DecoderMethod = "DecodeTestAndBranch";
 998 }
 999
1000 //---
1001 // Unconditional branch (immediate) instructions.
1002 //---
1003 def BranchTarget26Operand : AsmOperandClass {
1004   let Name = "BranchTarget26";
1005 }
1006 def am_b_target : Operand<OtherVT> {
1007   let EncoderMethod = "getBranchTargetOpValue";
1008   let PrintMethod = "printAlignedLabel";
1009   let ParserMatchClass = BranchTarget26Operand;
1010 }
1011 def am_bl_target : Operand<i64> {
1012   let EncoderMethod = "getBranchTargetOpValue";
1013   let PrintMethod = "printAlignedLabel";
1014   let ParserMatchClass = BranchTarget26Operand;
1015 }
1016
1017 class BImm<bit op, dag iops, string asm, list<dag> pattern>
1018     : I<(outs), iops, asm, "\t$addr", "", pattern>, Sched<[WriteBr]> {
1019   bits<26> addr;
1020   let Inst{31}    = op;
1021   let Inst{30-26} = 0b00101;
1022   let Inst{25-0}  = addr;
1023
1024   let DecoderMethod = "DecodeUnconditionalBranch";
1025 }
1026
1027 class BranchImm<bit op, string asm, list<dag> pattern>
1028     : BImm<op, (ins am_b_target:$addr), asm, pattern>;
1029 class CallImm<bit op, string asm, list<dag> pattern>
1030     : BImm<op, (ins am_bl_target:$addr), asm, pattern>;
1031
1032 //---
1033 // Basic one-operand data processing instructions.
1034 //---
1035
1036 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
1037 class BaseOneOperandData<bits<3> opc, RegisterClass regtype, string asm,
1038                          SDPatternOperator node>
1039   : I<(outs regtype:$Rd), (ins regtype:$Rn), asm, "\t$Rd, $Rn", "",
1040       [(set regtype:$Rd, (node regtype:$Rn))]>,
1041     Sched<[WriteI]> {
1042   bits<5> Rd;
1043   bits<5> Rn;
1044
1045   let Inst{30-13} = 0b101101011000000000;
1046   let Inst{12-10} = opc;
1047   let Inst{9-5}   = Rn;
1048   let Inst{4-0}   = Rd;
1049 }
1050
1051 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
1052 multiclass OneOperandData<bits<3> opc, string asm,
1053                           SDPatternOperator node = null_frag> {
1054   def Wr : BaseOneOperandData<opc, GPR32, asm, node> {
1055     let Inst{31} = 0;
1056   }
1057
1058   def Xr : BaseOneOperandData<opc, GPR64, asm, node> {
1059     let Inst{31} = 1;
1060   }
1061 }
1062
1063 class OneWRegData<bits<3> opc, string asm, SDPatternOperator node>
1064     : BaseOneOperandData<opc, GPR32, asm, node> {
1065   let Inst{31} = 0;
1066 }
1067
1068 class OneXRegData<bits<3> opc, string asm, SDPatternOperator node>
1069     : BaseOneOperandData<opc, GPR64, asm, node> {
1070   let Inst{31} = 1;
1071 }
1072
1073 //---
1074 // Basic two-operand data processing instructions.
1075 //---
1076 class BaseBaseAddSubCarry<bit isSub, RegisterClass regtype, string asm,
1077                           list<dag> pattern>
1078     : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm),
1079         asm, "\t$Rd, $Rn, $Rm", "", pattern>,
1080       Sched<[WriteI]> {
1081   let Uses = [NZCV];
1082   bits<5> Rd;
1083   bits<5> Rn;
1084   bits<5> Rm;
1085   let Inst{30}    = isSub;
1086   let Inst{28-21} = 0b11010000;
1087   let Inst{20-16} = Rm;
1088   let Inst{15-10} = 0;
1089   let Inst{9-5}   = Rn;
1090   let Inst{4-0}   = Rd;
1091 }
1092
1093 class BaseAddSubCarry<bit isSub, RegisterClass regtype, string asm,
1094                       SDNode OpNode>
1095     : BaseBaseAddSubCarry<isSub, regtype, asm,
1096         [(set regtype:$Rd, (OpNode regtype:$Rn, regtype:$Rm, NZCV))]>;
1097
1098 class BaseAddSubCarrySetFlags<bit isSub, RegisterClass regtype, string asm,
1099                               SDNode OpNode>
1100     : BaseBaseAddSubCarry<isSub, regtype, asm,
1101         [(set regtype:$Rd, (OpNode regtype:$Rn, regtype:$Rm, NZCV)),
1102          (implicit NZCV)]> {
1103   let Defs = [NZCV];
1104 }
1105
1106 multiclass AddSubCarry<bit isSub, string asm, string asm_setflags,
1107                        SDNode OpNode, SDNode OpNode_setflags> {
1108   def Wr : BaseAddSubCarry<isSub, GPR32, asm, OpNode> {
1109     let Inst{31} = 0;
1110     let Inst{29} = 0;
1111   }
1112   def Xr : BaseAddSubCarry<isSub, GPR64, asm, OpNode> {
1113     let Inst{31} = 1;
1114     let Inst{29} = 0;
1115   }
1116
1117   // Sets flags.
1118   def SWr : BaseAddSubCarrySetFlags<isSub, GPR32, asm_setflags,
1119                                     OpNode_setflags> {
1120     let Inst{31} = 0;
1121     let Inst{29} = 1;
1122   }
1123   def SXr : BaseAddSubCarrySetFlags<isSub, GPR64, asm_setflags,
1124                                     OpNode_setflags> {
1125     let Inst{31} = 1;
1126     let Inst{29} = 1;
1127   }
1128 }
1129
1130 class BaseTwoOperand<bits<4> opc, RegisterClass regtype, string asm,
1131                      SDPatternOperator OpNode>
1132   : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm),
1133       asm, "\t$Rd, $Rn, $Rm", "",
1134       [(set regtype:$Rd, (OpNode regtype:$Rn, regtype:$Rm))]> {
1135   bits<5> Rd;
1136   bits<5> Rn;
1137   bits<5> Rm;
1138   let Inst{30-21} = 0b0011010110;
1139   let Inst{20-16} = Rm;
1140   let Inst{15-14} = 0b00;
1141   let Inst{13-10} = opc;
1142   let Inst{9-5}   = Rn;
1143   let Inst{4-0}   = Rd;
1144 }
1145
1146 class BaseDiv<bit isSigned, RegisterClass regtype, string asm,
1147               SDPatternOperator OpNode>
1148     : BaseTwoOperand<{0,0,1,?}, regtype, asm, OpNode> {
1149   let Inst{10}    = isSigned;
1150 }
1151
1152 multiclass Div<bit isSigned, string asm, SDPatternOperator OpNode> {
1153   def Wr : BaseDiv<isSigned, GPR32, asm, OpNode>,
1154            Sched<[WriteID32]> {
1155     let Inst{31} = 0;
1156   }
1157   def Xr : BaseDiv<isSigned, GPR64, asm, OpNode>,
1158            Sched<[WriteID64]> {
1159     let Inst{31} = 1;
1160   }
1161 }
1162
1163 class BaseShift<bits<2> shift_type, RegisterClass regtype, string asm,
1164                 SDPatternOperator OpNode = null_frag>
1165   : BaseTwoOperand<{1,0,?,?}, regtype, asm, OpNode>,
1166     Sched<[WriteIS]> {
1167   let Inst{11-10} = shift_type;
1168 }
1169
1170 multiclass Shift<bits<2> shift_type, string asm, SDNode OpNode> {
1171   def Wr : BaseShift<shift_type, GPR32, asm> {
1172     let Inst{31} = 0;
1173   }
1174
1175   def Xr : BaseShift<shift_type, GPR64, asm, OpNode> {
1176     let Inst{31} = 1;
1177   }
1178
1179   def : Pat<(i32 (OpNode GPR32:$Rn, i64:$Rm)),
1180             (!cast<Instruction>(NAME # "Wr") GPR32:$Rn,
1181                                              (EXTRACT_SUBREG i64:$Rm, sub_32))>;
1182
1183   def : Pat<(i32 (OpNode GPR32:$Rn, (i64 (zext GPR32:$Rm)))),
1184             (!cast<Instruction>(NAME # "Wr") GPR32:$Rn, GPR32:$Rm)>;
1185
1186   def : Pat<(i32 (OpNode GPR32:$Rn, (i64 (anyext GPR32:$Rm)))),
1187             (!cast<Instruction>(NAME # "Wr") GPR32:$Rn, GPR32:$Rm)>;
1188
1189   def : Pat<(i32 (OpNode GPR32:$Rn, (i64 (sext GPR32:$Rm)))),
1190             (!cast<Instruction>(NAME # "Wr") GPR32:$Rn, GPR32:$Rm)>;
1191 }
1192
1193 class ShiftAlias<string asm, Instruction inst, RegisterClass regtype>
1194     : InstAlias<asm#" $dst, $src1, $src2",
1195                 (inst regtype:$dst, regtype:$src1, regtype:$src2)>;
1196
1197 class BaseMulAccum<bit isSub, bits<3> opc, RegisterClass multype,
1198                        RegisterClass addtype, string asm,
1199                        list<dag> pattern>
1200   : I<(outs addtype:$Rd), (ins multype:$Rn, multype:$Rm, addtype:$Ra),
1201       asm, "\t$Rd, $Rn, $Rm, $Ra", "", pattern> {
1202   bits<5> Rd;
1203   bits<5> Rn;
1204   bits<5> Rm;
1205   bits<5> Ra;
1206   let Inst{30-24} = 0b0011011;
1207   let Inst{23-21} = opc;
1208   let Inst{20-16} = Rm;
1209   let Inst{15}    = isSub;
1210   let Inst{14-10} = Ra;
1211   let Inst{9-5}   = Rn;
1212   let Inst{4-0}   = Rd;
1213 }
1214
1215 multiclass MulAccum<bit isSub, string asm, SDNode AccNode> {
1216   def Wrrr : BaseMulAccum<isSub, 0b000, GPR32, GPR32, asm,
1217       [(set GPR32:$Rd, (AccNode GPR32:$Ra, (mul GPR32:$Rn, GPR32:$Rm)))]>,
1218       Sched<[WriteIM32]> {
1219     let Inst{31} = 0;
1220   }
1221
1222   def Xrrr : BaseMulAccum<isSub, 0b000, GPR64, GPR64, asm,
1223       [(set GPR64:$Rd, (AccNode GPR64:$Ra, (mul GPR64:$Rn, GPR64:$Rm)))]>,
1224       Sched<[WriteIM64]> {
1225     let Inst{31} = 1;
1226   }
1227 }
1228
1229 class WideMulAccum<bit isSub, bits<3> opc, string asm,
1230                    SDNode AccNode, SDNode ExtNode>
1231   : BaseMulAccum<isSub, opc, GPR32, GPR64, asm,
1232     [(set GPR64:$Rd, (AccNode GPR64:$Ra,
1233                             (mul (ExtNode GPR32:$Rn), (ExtNode GPR32:$Rm))))]>,
1234     Sched<[WriteIM32]> {
1235   let Inst{31} = 1;
1236 }
1237
1238 class MulHi<bits<3> opc, string asm, SDNode OpNode>
1239   : I<(outs GPR64:$Rd), (ins GPR64:$Rn, GPR64:$Rm),
1240       asm, "\t$Rd, $Rn, $Rm", "",
1241       [(set GPR64:$Rd, (OpNode GPR64:$Rn, GPR64:$Rm))]>,
1242     Sched<[WriteIM64]> {
1243   bits<5> Rd;
1244   bits<5> Rn;
1245   bits<5> Rm;
1246   let Inst{31-24} = 0b10011011;
1247   let Inst{23-21} = opc;
1248   let Inst{20-16} = Rm;
1249   let Inst{15}    = 0;
1250   let Inst{9-5}   = Rn;
1251   let Inst{4-0}   = Rd;
1252
1253   // The Ra field of SMULH and UMULH is unused: it should be assembled as 31
1254   // (i.e. all bits 1) but is ignored by the processor.
1255   let PostEncoderMethod = "fixMulHigh";
1256 }
1257
1258 class MulAccumWAlias<string asm, Instruction inst>
1259     : InstAlias<asm#" $dst, $src1, $src2",
1260                 (inst GPR32:$dst, GPR32:$src1, GPR32:$src2, WZR)>;
1261 class MulAccumXAlias<string asm, Instruction inst>
1262     : InstAlias<asm#" $dst, $src1, $src2",
1263                 (inst GPR64:$dst, GPR64:$src1, GPR64:$src2, XZR)>;
1264 class WideMulAccumAlias<string asm, Instruction inst>
1265     : InstAlias<asm#" $dst, $src1, $src2",
1266                 (inst GPR64:$dst, GPR32:$src1, GPR32:$src2, XZR)>;
1267
1268 class BaseCRC32<bit sf, bits<2> sz, bit C, RegisterClass StreamReg,
1269               SDPatternOperator OpNode, string asm>
1270   : I<(outs GPR32:$Rd), (ins GPR32:$Rn, StreamReg:$Rm),
1271       asm, "\t$Rd, $Rn, $Rm", "",
1272       [(set GPR32:$Rd, (OpNode GPR32:$Rn, StreamReg:$Rm))]>,
1273     Sched<[WriteISReg]> {
1274   bits<5> Rd;
1275   bits<5> Rn;
1276   bits<5> Rm;
1277
1278   let Inst{31} = sf;
1279   let Inst{30-21} = 0b0011010110;
1280   let Inst{20-16} = Rm;
1281   let Inst{15-13} = 0b010;
1282   let Inst{12} = C;
1283   let Inst{11-10} = sz;
1284   let Inst{9-5} = Rn;
1285   let Inst{4-0} = Rd;
1286   let Predicates = [HasCRC];
1287 }
1288
1289 //---
1290 // Address generation.
1291 //---
1292
1293 class ADRI<bit page, string asm, Operand adr, list<dag> pattern>
1294     : I<(outs GPR64:$Xd), (ins adr:$label), asm, "\t$Xd, $label", "",
1295         pattern>,
1296       Sched<[WriteI]> {
1297   bits<5>  Xd;
1298   bits<21> label;
1299   let Inst{31}    = page;
1300   let Inst{30-29} = label{1-0};
1301   let Inst{28-24} = 0b10000;
1302   let Inst{23-5}  = label{20-2};
1303   let Inst{4-0}   = Xd;
1304
1305   let DecoderMethod = "DecodeAdrInstruction";
1306 }
1307
1308 //---
1309 // Move immediate.
1310 //---
1311
1312 def movimm32_imm : Operand<i32> {
1313   let ParserMatchClass = Imm0_65535Operand;
1314   let EncoderMethod = "getMoveWideImmOpValue";
1315   let PrintMethod = "printHexImm";
1316 }
1317 def movimm32_shift : Operand<i32> {
1318   let PrintMethod = "printShifter";
1319   let ParserMatchClass = MovImm32ShifterOperand;
1320 }
1321 def movimm64_shift : Operand<i32> {
1322   let PrintMethod = "printShifter";
1323   let ParserMatchClass = MovImm64ShifterOperand;
1324 }
1325
1326 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
1327 class BaseMoveImmediate<bits<2> opc, RegisterClass regtype, Operand shifter,
1328                         string asm>
1329   : I<(outs regtype:$Rd), (ins movimm32_imm:$imm, shifter:$shift),
1330        asm, "\t$Rd, $imm$shift", "", []>,
1331     Sched<[WriteImm]> {
1332   bits<5> Rd;
1333   bits<16> imm;
1334   bits<6> shift;
1335   let Inst{30-29} = opc;
1336   let Inst{28-23} = 0b100101;
1337   let Inst{22-21} = shift{5-4};
1338   let Inst{20-5}  = imm;
1339   let Inst{4-0}   = Rd;
1340
1341   let DecoderMethod = "DecodeMoveImmInstruction";
1342 }
1343
1344 multiclass MoveImmediate<bits<2> opc, string asm> {
1345   def Wi : BaseMoveImmediate<opc, GPR32, movimm32_shift, asm> {
1346     let Inst{31} = 0;
1347   }
1348
1349   def Xi : BaseMoveImmediate<opc, GPR64, movimm64_shift, asm> {
1350     let Inst{31} = 1;
1351   }
1352 }
1353
1354 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
1355 class BaseInsertImmediate<bits<2> opc, RegisterClass regtype, Operand shifter,
1356                           string asm>
1357   : I<(outs regtype:$Rd),
1358       (ins regtype:$src, movimm32_imm:$imm, shifter:$shift),
1359        asm, "\t$Rd, $imm$shift", "$src = $Rd", []>,
1360     Sched<[WriteI]> {
1361   bits<5> Rd;
1362   bits<16> imm;
1363   bits<6> shift;
1364   let Inst{30-29} = opc;
1365   let Inst{28-23} = 0b100101;
1366   let Inst{22-21} = shift{5-4};
1367   let Inst{20-5}  = imm;
1368   let Inst{4-0}   = Rd;
1369
1370   let DecoderMethod = "DecodeMoveImmInstruction";
1371 }
1372
1373 multiclass InsertImmediate<bits<2> opc, string asm> {
1374   def Wi : BaseInsertImmediate<opc, GPR32, movimm32_shift, asm> {
1375     let Inst{31} = 0;
1376   }
1377
1378   def Xi : BaseInsertImmediate<opc, GPR64, movimm64_shift, asm> {
1379     let Inst{31} = 1;
1380   }
1381 }
1382
1383 //---
1384 // Add/Subtract
1385 //---
1386
1387 class BaseAddSubImm<bit isSub, bit setFlags, RegisterClass dstRegtype,
1388                     RegisterClass srcRegtype, addsub_shifted_imm immtype,
1389                     string asm, SDPatternOperator OpNode>
1390     : I<(outs dstRegtype:$Rd), (ins srcRegtype:$Rn, immtype:$imm),
1391         asm, "\t$Rd, $Rn, $imm", "",
1392         [(set dstRegtype:$Rd, (OpNode srcRegtype:$Rn, immtype:$imm))]>,
1393       Sched<[WriteI]>  {
1394   bits<5>  Rd;
1395   bits<5>  Rn;
1396   bits<14> imm;
1397   let Inst{30}    = isSub;
1398   let Inst{29}    = setFlags;
1399   let Inst{28-24} = 0b10001;
1400   let Inst{23-22} = imm{13-12}; // '00' => lsl #0, '01' => lsl #12
1401   let Inst{21-10} = imm{11-0};
1402   let Inst{9-5}   = Rn;
1403   let Inst{4-0}   = Rd;
1404   let DecoderMethod = "DecodeBaseAddSubImm";
1405 }
1406
1407 class BaseAddSubRegPseudo<RegisterClass regtype,
1408                           SDPatternOperator OpNode>
1409     : Pseudo<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm),
1410              [(set regtype:$Rd, (OpNode regtype:$Rn, regtype:$Rm))]>,
1411       Sched<[WriteI]>;
1412
1413 class BaseAddSubSReg<bit isSub, bit setFlags, RegisterClass regtype,
1414                      arith_shifted_reg shifted_regtype, string asm,
1415                      SDPatternOperator OpNode>
1416     : I<(outs regtype:$Rd), (ins regtype:$Rn, shifted_regtype:$Rm),
1417         asm, "\t$Rd, $Rn, $Rm", "",
1418         [(set regtype:$Rd, (OpNode regtype:$Rn, shifted_regtype:$Rm))]>,
1419       Sched<[WriteISReg]> {
1420   // The operands are in order to match the 'addr' MI operands, so we
1421   // don't need an encoder method and by-name matching. Just use the default
1422   // in-order handling. Since we're using by-order, make sure the names
1423   // do not match.
1424   bits<5> dst;
1425   bits<5> src1;
1426   bits<5> src2;
1427   bits<8> shift;
1428   let Inst{30}    = isSub;
1429   let Inst{29}    = setFlags;
1430   let Inst{28-24} = 0b01011;
1431   let Inst{23-22} = shift{7-6};
1432   let Inst{21}    = 0;
1433   let Inst{20-16} = src2;
1434   let Inst{15-10} = shift{5-0};
1435   let Inst{9-5}   = src1;
1436   let Inst{4-0}   = dst;
1437
1438   let DecoderMethod = "DecodeThreeAddrSRegInstruction";
1439 }
1440
1441 class BaseAddSubEReg<bit isSub, bit setFlags, RegisterClass dstRegtype,
1442                      RegisterClass src1Regtype, Operand src2Regtype,
1443                      string asm, SDPatternOperator OpNode>
1444     : I<(outs dstRegtype:$R1),
1445         (ins src1Regtype:$R2, src2Regtype:$R3),
1446         asm, "\t$R1, $R2, $R3", "",
1447         [(set dstRegtype:$R1, (OpNode src1Regtype:$R2, src2Regtype:$R3))]>,
1448       Sched<[WriteIEReg]> {
1449   bits<5> Rd;
1450   bits<5> Rn;
1451   bits<5> Rm;
1452   bits<6> ext;
1453   let Inst{30}    = isSub;
1454   let Inst{29}    = setFlags;
1455   let Inst{28-24} = 0b01011;
1456   let Inst{23-21} = 0b001;
1457   let Inst{20-16} = Rm;
1458   let Inst{15-13} = ext{5-3};
1459   let Inst{12-10} = ext{2-0};
1460   let Inst{9-5}   = Rn;
1461   let Inst{4-0}   = Rd;
1462
1463   let DecoderMethod = "DecodeAddSubERegInstruction";
1464 }
1465
1466 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
1467 class BaseAddSubEReg64<bit isSub, bit setFlags, RegisterClass dstRegtype,
1468                        RegisterClass src1Regtype, RegisterClass src2Regtype,
1469                        Operand ext_op, string asm>
1470     : I<(outs dstRegtype:$Rd),
1471         (ins src1Regtype:$Rn, src2Regtype:$Rm, ext_op:$ext),
1472         asm, "\t$Rd, $Rn, $Rm$ext", "", []>,
1473       Sched<[WriteIEReg]> {
1474   bits<5> Rd;
1475   bits<5> Rn;
1476   bits<5> Rm;
1477   bits<6> ext;
1478   let Inst{30}    = isSub;
1479   let Inst{29}    = setFlags;
1480   let Inst{28-24} = 0b01011;
1481   let Inst{23-21} = 0b001;
1482   let Inst{20-16} = Rm;
1483   let Inst{15}    = ext{5};
1484   let Inst{12-10} = ext{2-0};
1485   let Inst{9-5}   = Rn;
1486   let Inst{4-0}   = Rd;
1487
1488   let DecoderMethod = "DecodeAddSubERegInstruction";
1489 }
1490
1491 // Aliases for register+register add/subtract.
1492 class AddSubRegAlias<string asm, Instruction inst, RegisterClass dstRegtype,
1493                      RegisterClass src1Regtype, RegisterClass src2Regtype,
1494                      int shiftExt>
1495     : InstAlias<asm#" $dst, $src1, $src2",
1496                 (inst dstRegtype:$dst, src1Regtype:$src1, src2Regtype:$src2,
1497                       shiftExt)>;
1498
1499 multiclass AddSub<bit isSub, string mnemonic,
1500                   SDPatternOperator OpNode = null_frag> {
1501   let hasSideEffects = 0 in {
1502   // Add/Subtract immediate
1503   def Wri  : BaseAddSubImm<isSub, 0, GPR32sp, GPR32sp, addsub_shifted_imm32,
1504                            mnemonic, OpNode> {
1505     let Inst{31} = 0;
1506   }
1507   def Xri  : BaseAddSubImm<isSub, 0, GPR64sp, GPR64sp, addsub_shifted_imm64,
1508                            mnemonic, OpNode> {
1509     let Inst{31} = 1;
1510   }
1511
1512   // Add/Subtract register - Only used for CodeGen
1513   def Wrr : BaseAddSubRegPseudo<GPR32, OpNode>;
1514   def Xrr : BaseAddSubRegPseudo<GPR64, OpNode>;
1515
1516   // Add/Subtract shifted register
1517   def Wrs : BaseAddSubSReg<isSub, 0, GPR32, arith_shifted_reg32, mnemonic,
1518                            OpNode> {
1519     let Inst{31} = 0;
1520   }
1521   def Xrs : BaseAddSubSReg<isSub, 0, GPR64, arith_shifted_reg64, mnemonic,
1522                            OpNode> {
1523     let Inst{31} = 1;
1524   }
1525   }
1526
1527   // Add/Subtract extended register
1528   let AddedComplexity = 1, hasSideEffects = 0 in {
1529   def Wrx : BaseAddSubEReg<isSub, 0, GPR32sp, GPR32sp,
1530                            arith_extended_reg32<i32>, mnemonic, OpNode> {
1531     let Inst{31} = 0;
1532   }
1533   def Xrx : BaseAddSubEReg<isSub, 0, GPR64sp, GPR64sp,
1534                            arith_extended_reg32to64<i64>, mnemonic, OpNode> {
1535     let Inst{31} = 1;
1536   }
1537   }
1538
1539   def Xrx64 : BaseAddSubEReg64<isSub, 0, GPR64sp, GPR64sp, GPR64,
1540                                arith_extendlsl64, mnemonic> {
1541     // UXTX and SXTX only.
1542     let Inst{14-13} = 0b11;
1543     let Inst{31} = 1;
1544   }
1545
1546   // Register/register aliases with no shift when SP is not used.
1547   def : AddSubRegAlias<mnemonic, !cast<Instruction>(NAME#"Wrs"),
1548                        GPR32, GPR32, GPR32, 0>;
1549   def : AddSubRegAlias<mnemonic, !cast<Instruction>(NAME#"Xrs"),
1550                        GPR64, GPR64, GPR64, 0>;
1551
1552   // Register/register aliases with no shift when either the destination or
1553   // first source register is SP.  This relies on the shifted register aliases
1554   // above matching first in the case when SP is not used.
1555   def : AddSubRegAlias<mnemonic, !cast<Instruction>(NAME#"Wrx"),
1556                        GPR32sp, GPR32sp, GPR32, 16>; // UXTW #0
1557   def : AddSubRegAlias<mnemonic,
1558                        !cast<Instruction>(NAME#"Xrx64"),
1559                        GPR64sp, GPR64sp, GPR64, 24>; // UXTX #0
1560 }
1561
1562 multiclass AddSubS<bit isSub, string mnemonic, SDNode OpNode, string cmp> {
1563   let isCompare = 1, Defs = [NZCV] in {
1564   // Add/Subtract immediate
1565   def Wri  : BaseAddSubImm<isSub, 1, GPR32, GPR32sp, addsub_shifted_imm32,
1566                            mnemonic, OpNode> {
1567     let Inst{31} = 0;
1568   }
1569   def Xri  : BaseAddSubImm<isSub, 1, GPR64, GPR64sp, addsub_shifted_imm64,
1570                            mnemonic, OpNode> {
1571     let Inst{31} = 1;
1572   }
1573
1574   // Add/Subtract register
1575   def Wrr : BaseAddSubRegPseudo<GPR32, OpNode>;
1576   def Xrr : BaseAddSubRegPseudo<GPR64, OpNode>;
1577
1578   // Add/Subtract shifted register
1579   def Wrs : BaseAddSubSReg<isSub, 1, GPR32, arith_shifted_reg32, mnemonic,
1580                            OpNode> {
1581     let Inst{31} = 0;
1582   }
1583   def Xrs : BaseAddSubSReg<isSub, 1, GPR64, arith_shifted_reg64, mnemonic,
1584                            OpNode> {
1585     let Inst{31} = 1;
1586   }
1587
1588   // Add/Subtract extended register
1589   let AddedComplexity = 1 in {
1590   def Wrx : BaseAddSubEReg<isSub, 1, GPR32, GPR32sp,
1591                            arith_extended_reg32<i32>, mnemonic, OpNode> {
1592     let Inst{31} = 0;
1593   }
1594   def Xrx : BaseAddSubEReg<isSub, 1, GPR64, GPR64sp,
1595                            arith_extended_reg32<i64>, mnemonic, OpNode> {
1596     let Inst{31} = 1;
1597   }
1598   }
1599
1600   def Xrx64 : BaseAddSubEReg64<isSub, 1, GPR64, GPR64sp, GPR64,
1601                                arith_extendlsl64, mnemonic> {
1602     // UXTX and SXTX only.
1603     let Inst{14-13} = 0b11;
1604     let Inst{31} = 1;
1605   }
1606   } // Defs = [NZCV]
1607
1608   // Compare aliases
1609   def : InstAlias<cmp#" $src, $imm", (!cast<Instruction>(NAME#"Wri")
1610                   WZR, GPR32sp:$src, addsub_shifted_imm32:$imm)>;
1611   def : InstAlias<cmp#" $src, $imm", (!cast<Instruction>(NAME#"Xri")
1612                   XZR, GPR64sp:$src, addsub_shifted_imm64:$imm)>;
1613   def : InstAlias<cmp#" $src1, $src2, $sh", (!cast<Instruction>(NAME#"Wrx")
1614                   WZR, GPR32sp:$src1, GPR32:$src2, arith_extend:$sh)>;
1615   def : InstAlias<cmp#" $src1, $src2, $sh", (!cast<Instruction>(NAME#"Xrx")
1616                   XZR, GPR64sp:$src1, GPR32:$src2, arith_extend:$sh)>;
1617   def : InstAlias<cmp#" $src1, $src2, $sh", (!cast<Instruction>(NAME#"Xrx64")
1618                   XZR, GPR64sp:$src1, GPR64:$src2, arith_extendlsl64:$sh)>;
1619   def : InstAlias<cmp#" $src1, $src2, $sh", (!cast<Instruction>(NAME#"Wrs")
1620                   WZR, GPR32:$src1, GPR32:$src2, arith_shift32:$sh)>;
1621   def : InstAlias<cmp#" $src1, $src2, $sh", (!cast<Instruction>(NAME#"Xrs")
1622                   XZR, GPR64:$src1, GPR64:$src2, arith_shift64:$sh)>;
1623
1624   // Compare shorthands
1625   def : InstAlias<cmp#" $src1, $src2", (!cast<Instruction>(NAME#"Wrs")
1626                   WZR, GPR32:$src1, GPR32:$src2, 0)>;
1627   def : InstAlias<cmp#" $src1, $src2", (!cast<Instruction>(NAME#"Xrs")
1628                   XZR, GPR64:$src1, GPR64:$src2, 0)>;
1629
1630   // Register/register aliases with no shift when SP is not used.
1631   def : AddSubRegAlias<mnemonic, !cast<Instruction>(NAME#"Wrs"),
1632                        GPR32, GPR32, GPR32, 0>;
1633   def : AddSubRegAlias<mnemonic, !cast<Instruction>(NAME#"Xrs"),
1634                        GPR64, GPR64, GPR64, 0>;
1635
1636   // Register/register aliases with no shift when the first source register
1637   // is SP.  This relies on the shifted register aliases above matching first
1638   // in the case when SP is not used.
1639   def : AddSubRegAlias<mnemonic, !cast<Instruction>(NAME#"Wrx"),
1640                        GPR32, GPR32sp, GPR32, 16>; // UXTW #0
1641   def : AddSubRegAlias<mnemonic,
1642                        !cast<Instruction>(NAME#"Xrx64"),
1643                        GPR64, GPR64sp, GPR64, 24>; // UXTX #0
1644 }
1645
1646 //---
1647 // Extract
1648 //---
1649 def SDTA64EXTR : SDTypeProfile<1, 3, [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
1650                                       SDTCisPtrTy<3>]>;
1651 def ARM64Extr : SDNode<"ARM64ISD::EXTR", SDTA64EXTR>;
1652
1653 class BaseExtractImm<RegisterClass regtype, Operand imm_type, string asm,
1654                      list<dag> patterns>
1655     : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm, imm_type:$imm),
1656          asm, "\t$Rd, $Rn, $Rm, $imm", "", patterns>,
1657       Sched<[WriteExtr, ReadExtrHi]> {
1658   bits<5> Rd;
1659   bits<5> Rn;
1660   bits<5> Rm;
1661   bits<6> imm;
1662
1663   let Inst{30-23} = 0b00100111;
1664   let Inst{21}    = 0;
1665   let Inst{20-16} = Rm;
1666   let Inst{15-10} = imm;
1667   let Inst{9-5}   = Rn;
1668   let Inst{4-0}   = Rd;
1669 }
1670
1671 multiclass ExtractImm<string asm> {
1672   def Wrri : BaseExtractImm<GPR32, imm0_31, asm,
1673                       [(set GPR32:$Rd,
1674                         (ARM64Extr GPR32:$Rn, GPR32:$Rm, imm0_31:$imm))]> {
1675     let Inst{31} = 0;
1676     let Inst{22} = 0;
1677     // imm<5> must be zero.
1678     let imm{5}   = 0;
1679   }
1680   def Xrri : BaseExtractImm<GPR64, imm0_63, asm,
1681                       [(set GPR64:$Rd,
1682                         (ARM64Extr GPR64:$Rn, GPR64:$Rm, imm0_63:$imm))]> {
1683
1684     let Inst{31} = 1;
1685     let Inst{22} = 1;
1686   }
1687 }
1688
1689 //---
1690 // Bitfield
1691 //---
1692
1693 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
1694 class BaseBitfieldImm<bits<2> opc,
1695                       RegisterClass regtype, Operand imm_type, string asm>
1696     : I<(outs regtype:$Rd), (ins regtype:$Rn, imm_type:$immr, imm_type:$imms),
1697          asm, "\t$Rd, $Rn, $immr, $imms", "", []>,
1698       Sched<[WriteIS]> {
1699   bits<5> Rd;
1700   bits<5> Rn;
1701   bits<6> immr;
1702   bits<6> imms;
1703
1704   let Inst{30-29} = opc;
1705   let Inst{28-23} = 0b100110;
1706   let Inst{21-16} = immr;
1707   let Inst{15-10} = imms;
1708   let Inst{9-5}   = Rn;
1709   let Inst{4-0}   = Rd;
1710 }
1711
1712 multiclass BitfieldImm<bits<2> opc, string asm> {
1713   def Wri : BaseBitfieldImm<opc, GPR32, imm0_31, asm> {
1714     let Inst{31} = 0;
1715     let Inst{22} = 0;
1716     // imms<5> and immr<5> must be zero, else ReservedValue().
1717     let Inst{21} = 0;
1718     let Inst{15} = 0;
1719   }
1720   def Xri : BaseBitfieldImm<opc, GPR64, imm0_63, asm> {
1721     let Inst{31} = 1;
1722     let Inst{22} = 1;
1723   }
1724 }
1725
1726 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
1727 class BaseBitfieldImmWith2RegArgs<bits<2> opc,
1728                       RegisterClass regtype, Operand imm_type, string asm>
1729     : I<(outs regtype:$Rd), (ins regtype:$src, regtype:$Rn, imm_type:$immr,
1730                              imm_type:$imms),
1731          asm, "\t$Rd, $Rn, $immr, $imms", "$src = $Rd", []>,
1732       Sched<[WriteIS]> {
1733   bits<5> Rd;
1734   bits<5> Rn;
1735   bits<6> immr;
1736   bits<6> imms;
1737
1738   let Inst{30-29} = opc;
1739   let Inst{28-23} = 0b100110;
1740   let Inst{21-16} = immr;
1741   let Inst{15-10} = imms;
1742   let Inst{9-5}   = Rn;
1743   let Inst{4-0}   = Rd;
1744 }
1745
1746 multiclass BitfieldImmWith2RegArgs<bits<2> opc, string asm> {
1747   def Wri : BaseBitfieldImmWith2RegArgs<opc, GPR32, imm0_31, asm> {
1748     let Inst{31} = 0;
1749     let Inst{22} = 0;
1750     // imms<5> and immr<5> must be zero, else ReservedValue().
1751     let Inst{21} = 0;
1752     let Inst{15} = 0;
1753   }
1754   def Xri : BaseBitfieldImmWith2RegArgs<opc, GPR64, imm0_63, asm> {
1755     let Inst{31} = 1;
1756     let Inst{22} = 1;
1757   }
1758 }
1759
1760 //---
1761 // Logical
1762 //---
1763
1764 // Logical (immediate)
1765 class BaseLogicalImm<bits<2> opc, RegisterClass dregtype,
1766                      RegisterClass sregtype, Operand imm_type, string asm,
1767                      list<dag> pattern>
1768     : I<(outs dregtype:$Rd), (ins sregtype:$Rn, imm_type:$imm),
1769          asm, "\t$Rd, $Rn, $imm", "", pattern>,
1770       Sched<[WriteI]> {
1771   bits<5>  Rd;
1772   bits<5>  Rn;
1773   bits<13> imm;
1774   let Inst{30-29} = opc;
1775   let Inst{28-23} = 0b100100;
1776   let Inst{22}    = imm{12};
1777   let Inst{21-16} = imm{11-6};
1778   let Inst{15-10} = imm{5-0};
1779   let Inst{9-5}   = Rn;
1780   let Inst{4-0}   = Rd;
1781
1782   let DecoderMethod = "DecodeLogicalImmInstruction";
1783 }
1784
1785 // Logical (shifted register)
1786 class BaseLogicalSReg<bits<2> opc, bit N, RegisterClass regtype,
1787                       logical_shifted_reg shifted_regtype, string asm,
1788                       list<dag> pattern>
1789     : I<(outs regtype:$Rd), (ins regtype:$Rn, shifted_regtype:$Rm),
1790         asm, "\t$Rd, $Rn, $Rm", "", pattern>,
1791       Sched<[WriteISReg]> {
1792   // The operands are in order to match the 'addr' MI operands, so we
1793   // don't need an encoder method and by-name matching. Just use the default
1794   // in-order handling. Since we're using by-order, make sure the names
1795   // do not match.
1796   bits<5> dst;
1797   bits<5> src1;
1798   bits<5> src2;
1799   bits<8> shift;
1800   let Inst{30-29} = opc;
1801   let Inst{28-24} = 0b01010;
1802   let Inst{23-22} = shift{7-6};
1803   let Inst{21}    = N;
1804   let Inst{20-16} = src2;
1805   let Inst{15-10} = shift{5-0};
1806   let Inst{9-5}   = src1;
1807   let Inst{4-0}   = dst;
1808
1809   let DecoderMethod = "DecodeThreeAddrSRegInstruction";
1810 }
1811
1812 // Aliases for register+register logical instructions.
1813 class LogicalRegAlias<string asm, Instruction inst, RegisterClass regtype>
1814     : InstAlias<asm#" $dst, $src1, $src2",
1815                 (inst regtype:$dst, regtype:$src1, regtype:$src2, 0)>;
1816
1817 let AddedComplexity = 6 in
1818 multiclass LogicalImm<bits<2> opc, string mnemonic, SDNode OpNode> {
1819   def Wri : BaseLogicalImm<opc, GPR32sp, GPR32, logical_imm32, mnemonic,
1820                            [(set GPR32sp:$Rd, (OpNode GPR32:$Rn,
1821                                                logical_imm32:$imm))]> {
1822     let Inst{31} = 0;
1823     let Inst{22} = 0; // 64-bit version has an additional bit of immediate.
1824   }
1825   def Xri : BaseLogicalImm<opc, GPR64sp, GPR64, logical_imm64, mnemonic,
1826                            [(set GPR64sp:$Rd, (OpNode GPR64:$Rn,
1827                                                logical_imm64:$imm))]> {
1828     let Inst{31} = 1;
1829   }
1830 }
1831
1832 multiclass LogicalImmS<bits<2> opc, string mnemonic, SDNode OpNode> {
1833   let isCompare = 1, Defs = [NZCV] in {
1834   def Wri  : BaseLogicalImm<opc, GPR32, GPR32, logical_imm32, mnemonic,
1835       [(set GPR32:$Rd, (OpNode GPR32:$Rn, logical_imm32:$imm))]> {
1836     let Inst{31} = 0;
1837     let Inst{22} = 0; // 64-bit version has an additional bit of immediate.
1838   }
1839   def Xri  : BaseLogicalImm<opc, GPR64, GPR64, logical_imm64, mnemonic,
1840       [(set GPR64:$Rd, (OpNode GPR64:$Rn, logical_imm64:$imm))]> {
1841     let Inst{31} = 1;
1842   }
1843   } // end Defs = [NZCV]
1844 }
1845
1846 class BaseLogicalRegPseudo<RegisterClass regtype, SDPatternOperator OpNode>
1847     : Pseudo<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm),
1848              [(set regtype:$Rd, (OpNode regtype:$Rn, regtype:$Rm))]>,
1849       Sched<[WriteI]>;
1850
1851 // Split from LogicalImm as not all instructions have both.
1852 multiclass LogicalReg<bits<2> opc, bit N, string mnemonic,
1853                       SDPatternOperator OpNode> {
1854   def Wrr : BaseLogicalRegPseudo<GPR32, OpNode>;
1855   def Xrr : BaseLogicalRegPseudo<GPR64, OpNode>;
1856
1857   def Wrs : BaseLogicalSReg<opc, N, GPR32, logical_shifted_reg32, mnemonic,
1858                             [(set GPR32:$Rd, (OpNode GPR32:$Rn,
1859                                                  logical_shifted_reg32:$Rm))]> {
1860     let Inst{31} = 0;
1861   }
1862   def Xrs : BaseLogicalSReg<opc, N, GPR64, logical_shifted_reg64, mnemonic,
1863                             [(set GPR64:$Rd, (OpNode GPR64:$Rn,
1864                                                  logical_shifted_reg64:$Rm))]> {
1865     let Inst{31} = 1;
1866   }
1867
1868   def : LogicalRegAlias<mnemonic,
1869                         !cast<Instruction>(NAME#"Wrs"), GPR32>;
1870   def : LogicalRegAlias<mnemonic,
1871                         !cast<Instruction>(NAME#"Xrs"), GPR64>;
1872 }
1873
1874 // Split from LogicalReg to allow setting NZCV Defs
1875 multiclass LogicalRegS<bits<2> opc, bit N, string mnemonic,
1876                        SDPatternOperator OpNode = null_frag> {
1877   let Defs = [NZCV], mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
1878   def Wrr : BaseLogicalRegPseudo<GPR32, OpNode>;
1879   def Xrr : BaseLogicalRegPseudo<GPR64, OpNode>;
1880
1881   def Wrs : BaseLogicalSReg<opc, N, GPR32, logical_shifted_reg32, mnemonic,
1882             [(set GPR32:$Rd, (OpNode GPR32:$Rn, logical_shifted_reg32:$Rm))]> {
1883     let Inst{31} = 0;
1884   }
1885   def Xrs : BaseLogicalSReg<opc, N, GPR64, logical_shifted_reg64, mnemonic,
1886             [(set GPR64:$Rd, (OpNode GPR64:$Rn, logical_shifted_reg64:$Rm))]> {
1887     let Inst{31} = 1;
1888   }
1889   } // Defs = [NZCV]
1890
1891   def : LogicalRegAlias<mnemonic,
1892                         !cast<Instruction>(NAME#"Wrs"), GPR32>;
1893   def : LogicalRegAlias<mnemonic,
1894                         !cast<Instruction>(NAME#"Xrs"), GPR64>;
1895 }
1896
1897 //---
1898 // Conditionally set flags
1899 //---
1900
1901 // Condition code.
1902 // 4-bit immediate. Pretty-printed as <cc>
1903 def ccode : Operand<i32> {
1904   let PrintMethod = "printCondCode";
1905 }
1906
1907 def inv_ccode : Operand<i32> {
1908   let PrintMethod = "printInverseCondCode";
1909 }
1910
1911 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
1912 class BaseCondSetFlagsImm<bit op, RegisterClass regtype, string asm>
1913     : I<(outs), (ins regtype:$Rn, imm0_31:$imm, imm0_15:$nzcv, ccode:$cond),
1914          asm, "\t$Rn, $imm, $nzcv, $cond", "", []>,
1915       Sched<[WriteI]> {
1916   let Uses = [NZCV];
1917   let Defs = [NZCV];
1918
1919   bits<5> Rn;
1920   bits<5> imm;
1921   bits<4> nzcv;
1922   bits<4> cond;
1923
1924   let Inst{30}    = op;
1925   let Inst{29-21} = 0b111010010;
1926   let Inst{20-16} = imm;
1927   let Inst{15-12} = cond;
1928   let Inst{11-10} = 0b10;
1929   let Inst{9-5}   = Rn;
1930   let Inst{4}     = 0b0;
1931   let Inst{3-0}   = nzcv;
1932 }
1933
1934 multiclass CondSetFlagsImm<bit op, string asm> {
1935   def Wi : BaseCondSetFlagsImm<op, GPR32, asm> {
1936     let Inst{31} = 0;
1937   }
1938   def Xi : BaseCondSetFlagsImm<op, GPR64, asm> {
1939     let Inst{31} = 1;
1940   }
1941 }
1942
1943 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
1944 class BaseCondSetFlagsReg<bit op, RegisterClass regtype, string asm>
1945     : I<(outs), (ins regtype:$Rn, regtype:$Rm, imm0_15:$nzcv, ccode:$cond),
1946          asm, "\t$Rn, $Rm, $nzcv, $cond", "", []>,
1947       Sched<[WriteI]> {
1948   let Uses = [NZCV];
1949   let Defs = [NZCV];
1950
1951   bits<5> Rn;
1952   bits<5> Rm;
1953   bits<4> nzcv;
1954   bits<4> cond;
1955
1956   let Inst{30}    = op;
1957   let Inst{29-21} = 0b111010010;
1958   let Inst{20-16} = Rm;
1959   let Inst{15-12} = cond;
1960   let Inst{11-10} = 0b00;
1961   let Inst{9-5}   = Rn;
1962   let Inst{4}     = 0b0;
1963   let Inst{3-0}   = nzcv;
1964 }
1965
1966 multiclass CondSetFlagsReg<bit op, string asm> {
1967   def Wr : BaseCondSetFlagsReg<op, GPR32, asm> {
1968     let Inst{31} = 0;
1969   }
1970   def Xr : BaseCondSetFlagsReg<op, GPR64, asm> {
1971     let Inst{31} = 1;
1972   }
1973 }
1974
1975 //---
1976 // Conditional select
1977 //---
1978
1979 class BaseCondSelect<bit op, bits<2> op2, RegisterClass regtype, string asm>
1980     : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm, ccode:$cond),
1981          asm, "\t$Rd, $Rn, $Rm, $cond", "",
1982          [(set regtype:$Rd,
1983                (ARM64csel regtype:$Rn, regtype:$Rm, (i32 imm:$cond), NZCV))]>,
1984       Sched<[WriteI]> {
1985   let Uses = [NZCV];
1986
1987   bits<5> Rd;
1988   bits<5> Rn;
1989   bits<5> Rm;
1990   bits<4> cond;
1991
1992   let Inst{30}    = op;
1993   let Inst{29-21} = 0b011010100;
1994   let Inst{20-16} = Rm;
1995   let Inst{15-12} = cond;
1996   let Inst{11-10} = op2;
1997   let Inst{9-5}   = Rn;
1998   let Inst{4-0}   = Rd;
1999 }
2000
2001 multiclass CondSelect<bit op, bits<2> op2, string asm> {
2002   def Wr : BaseCondSelect<op, op2, GPR32, asm> {
2003     let Inst{31} = 0;
2004   }
2005   def Xr : BaseCondSelect<op, op2, GPR64, asm> {
2006     let Inst{31} = 1;
2007   }
2008 }
2009
2010 class BaseCondSelectOp<bit op, bits<2> op2, RegisterClass regtype, string asm,
2011                        PatFrag frag>
2012     : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm, ccode:$cond),
2013          asm, "\t$Rd, $Rn, $Rm, $cond", "",
2014          [(set regtype:$Rd,
2015                (ARM64csel regtype:$Rn, (frag regtype:$Rm),
2016                (i32 imm:$cond), NZCV))]>,
2017       Sched<[WriteI]> {
2018   let Uses = [NZCV];
2019
2020   bits<5> Rd;
2021   bits<5> Rn;
2022   bits<5> Rm;
2023   bits<4> cond;
2024
2025   let Inst{30}    = op;
2026   let Inst{29-21} = 0b011010100;
2027   let Inst{20-16} = Rm;
2028   let Inst{15-12} = cond;
2029   let Inst{11-10} = op2;
2030   let Inst{9-5}   = Rn;
2031   let Inst{4-0}   = Rd;
2032 }
2033
2034 def inv_cond_XFORM : SDNodeXForm<imm, [{
2035   ARM64CC::CondCode CC = static_cast<ARM64CC::CondCode>(N->getZExtValue());
2036   return CurDAG->getTargetConstant(ARM64CC::getInvertedCondCode(CC), MVT::i32);
2037 }]>;
2038
2039 multiclass CondSelectOp<bit op, bits<2> op2, string asm, PatFrag frag> {
2040   def Wr : BaseCondSelectOp<op, op2, GPR32, asm, frag> {
2041     let Inst{31} = 0;
2042   }
2043   def Xr : BaseCondSelectOp<op, op2, GPR64, asm, frag> {
2044     let Inst{31} = 1;
2045   }
2046
2047   def : Pat<(ARM64csel (frag GPR32:$Rm), GPR32:$Rn, (i32 imm:$cond), NZCV),
2048             (!cast<Instruction>(NAME # Wr) GPR32:$Rn, GPR32:$Rm,
2049                                            (inv_cond_XFORM imm:$cond))>;
2050
2051   def : Pat<(ARM64csel (frag GPR64:$Rm), GPR64:$Rn, (i32 imm:$cond), NZCV),
2052             (!cast<Instruction>(NAME # Xr) GPR64:$Rn, GPR64:$Rm,
2053                                            (inv_cond_XFORM imm:$cond))>;
2054 }
2055
2056 //---
2057 // Special Mask Value
2058 //---
2059 def maski8_or_more : Operand<i32>,
2060   ImmLeaf<i32, [{ return (Imm & 0xff) == 0xff; }]> {
2061 }
2062 def maski16_or_more : Operand<i32>,
2063   ImmLeaf<i32, [{ return (Imm & 0xffff) == 0xffff; }]> {
2064 }
2065
2066
2067 //---
2068 // Load/store
2069 //---
2070
2071 // (unsigned immediate)
2072 // Indexed for 8-bit registers. offset is in range [0,4095].
2073 def MemoryIndexed8Operand : AsmOperandClass {
2074   let Name = "MemoryIndexed8";
2075   let DiagnosticType = "InvalidMemoryIndexed8";
2076 }
2077 def am_indexed8 : Operand<i64>,
2078                   ComplexPattern<i64, 2, "SelectAddrModeIndexed8", []> {
2079   let PrintMethod = "printAMIndexed<8>";
2080   let EncoderMethod
2081       = "getAMIndexed8OpValue<ARM64::fixup_arm64_ldst_imm12_scale1>";
2082   let ParserMatchClass = MemoryIndexed8Operand;
2083   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
2084 }
2085
2086 // Indexed for 16-bit registers. offset is multiple of 2 in range [0,8190],
2087 // stored as immval/2 (the 12-bit literal that encodes directly into the insn).
2088 def MemoryIndexed16Operand : AsmOperandClass {
2089   let Name = "MemoryIndexed16";
2090   let DiagnosticType = "InvalidMemoryIndexed16";
2091 }
2092 def am_indexed16 : Operand<i64>,
2093                    ComplexPattern<i64, 2, "SelectAddrModeIndexed16", []> {
2094   let PrintMethod = "printAMIndexed<16>";
2095   let EncoderMethod
2096       = "getAMIndexed8OpValue<ARM64::fixup_arm64_ldst_imm12_scale2>";
2097   let ParserMatchClass = MemoryIndexed16Operand;
2098   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
2099 }
2100
2101 // Indexed for 32-bit registers. offset is multiple of 4 in range [0,16380],
2102 // stored as immval/4 (the 12-bit literal that encodes directly into the insn).
2103 def MemoryIndexed32Operand : AsmOperandClass {
2104   let Name = "MemoryIndexed32";
2105   let DiagnosticType = "InvalidMemoryIndexed32";
2106 }
2107 def am_indexed32 : Operand<i64>,
2108                    ComplexPattern<i64, 2, "SelectAddrModeIndexed32", []> {
2109   let PrintMethod = "printAMIndexed<32>";
2110   let EncoderMethod
2111       = "getAMIndexed8OpValue<ARM64::fixup_arm64_ldst_imm12_scale4>";
2112   let ParserMatchClass = MemoryIndexed32Operand;
2113   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
2114 }
2115
2116 // Indexed for 64-bit registers. offset is multiple of 8 in range [0,32760],
2117 // stored as immval/8 (the 12-bit literal that encodes directly into the insn).
2118 def MemoryIndexed64Operand : AsmOperandClass {
2119   let Name = "MemoryIndexed64";
2120   let DiagnosticType = "InvalidMemoryIndexed64";
2121 }
2122 def am_indexed64 : Operand<i64>,
2123                    ComplexPattern<i64, 2, "SelectAddrModeIndexed64", []> {
2124   let PrintMethod = "printAMIndexed<64>";
2125   let EncoderMethod
2126       = "getAMIndexed8OpValue<ARM64::fixup_arm64_ldst_imm12_scale8>";
2127   let ParserMatchClass = MemoryIndexed64Operand;
2128   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
2129 }
2130
2131 // Indexed for 128-bit registers. offset is multiple of 16 in range [0,65520],
2132 // stored as immval/16 (the 12-bit literal that encodes directly into the insn).
2133 def MemoryIndexed128Operand : AsmOperandClass {
2134   let Name = "MemoryIndexed128";
2135   let DiagnosticType = "InvalidMemoryIndexed128";
2136 }
2137 def am_indexed128 : Operand<i64>,
2138                    ComplexPattern<i64, 2, "SelectAddrModeIndexed128", []> {
2139   let PrintMethod = "printAMIndexed<128>";
2140   let EncoderMethod
2141       = "getAMIndexed8OpValue<ARM64::fixup_arm64_ldst_imm12_scale16>";
2142   let ParserMatchClass = MemoryIndexed128Operand;
2143   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
2144 }
2145
2146 // No offset.
2147 def MemoryNoIndexOperand : AsmOperandClass { let Name = "MemoryNoIndex"; }
2148 def am_noindex : Operand<i64>,
2149                  ComplexPattern<i64, 1, "SelectAddrModeNoIndex", []> {
2150   let PrintMethod = "printAMNoIndex";
2151   let ParserMatchClass = MemoryNoIndexOperand;
2152   let MIOperandInfo = (ops GPR64sp:$base);
2153 }
2154
2155 class BaseLoadStoreUI<bits<2> sz, bit V, bits<2> opc, dag oops, dag iops,
2156                       string asm, list<dag> pattern>
2157     : I<oops, iops, asm, "\t$Rt, $addr", "", pattern> {
2158   bits<5> dst;
2159
2160   bits<17> addr;
2161   bits<5> base = addr{4-0};
2162   bits<12> offset = addr{16-5};
2163
2164   let Inst{31-30} = sz;
2165   let Inst{29-27} = 0b111;
2166   let Inst{26}    = V;
2167   let Inst{25-24} = 0b01;
2168   let Inst{23-22} = opc;
2169   let Inst{21-10} = offset;
2170   let Inst{9-5}   = base;
2171   let Inst{4-0}   = dst;
2172
2173   let DecoderMethod = "DecodeUnsignedLdStInstruction";
2174 }
2175
2176 let mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
2177 class LoadUI<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2178              Operand indextype, string asm, list<dag> pattern>
2179     : BaseLoadStoreUI<sz, V, opc,
2180                       (outs regtype:$Rt), (ins indextype:$addr), asm, pattern>,
2181       Sched<[WriteLD]>;
2182
2183 let mayLoad = 0, mayStore = 1, hasSideEffects = 0 in
2184 class StoreUI<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2185              Operand indextype, string asm, list<dag> pattern>
2186     : BaseLoadStoreUI<sz, V, opc,
2187                       (outs), (ins regtype:$Rt, indextype:$addr), asm, pattern>,
2188       Sched<[WriteST]>;
2189
2190 def PrefetchOperand : AsmOperandClass {
2191   let Name = "Prefetch";
2192   let ParserMethod = "tryParsePrefetch";
2193 }
2194 def prfop : Operand<i32> {
2195   let PrintMethod = "printPrefetchOp";
2196   let ParserMatchClass = PrefetchOperand;
2197 }
2198
2199 let mayLoad = 0, mayStore = 0, hasSideEffects = 1 in
2200 class PrefetchUI<bits<2> sz, bit V, bits<2> opc, string asm, list<dag> pat>
2201     : BaseLoadStoreUI<sz, V, opc,
2202                       (outs), (ins prfop:$Rt, am_indexed64:$addr), asm, pat>,
2203       Sched<[WriteLD]>;
2204
2205 //---
2206 // Load literal
2207 //---
2208
2209 // Load literal address: 19-bit immediate. The low two bits of the target
2210 // offset are implied zero and so are not part of the immediate.
2211 def am_ldrlit : Operand<OtherVT> {
2212   let EncoderMethod = "getLoadLiteralOpValue";
2213   let DecoderMethod = "DecodePCRelLabel19";
2214   let PrintMethod = "printAlignedLabel";
2215   let ParserMatchClass = PCRelLabel19Operand;
2216 }
2217
2218 let mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
2219 class LoadLiteral<bits<2> opc, bit V, RegisterClass regtype, string asm>
2220     : I<(outs regtype:$Rt), (ins am_ldrlit:$label),
2221         asm, "\t$Rt, $label", "", []>,
2222       Sched<[WriteLD]> {
2223   bits<5> Rt;
2224   bits<19> label;
2225   let Inst{31-30} = opc;
2226   let Inst{29-27} = 0b011;
2227   let Inst{26}    = V;
2228   let Inst{25-24} = 0b00;
2229   let Inst{23-5}  = label;
2230   let Inst{4-0}   = Rt;
2231 }
2232
2233 let mayLoad = 0, mayStore = 0, hasSideEffects = 1 in
2234 class PrefetchLiteral<bits<2> opc, bit V, string asm, list<dag> pat>
2235     : I<(outs), (ins prfop:$Rt, am_ldrlit:$label),
2236         asm, "\t$Rt, $label", "", pat>,
2237       Sched<[WriteLD]> {
2238   bits<5> Rt;
2239   bits<19> label;
2240   let Inst{31-30} = opc;
2241   let Inst{29-27} = 0b011;
2242   let Inst{26}    = V;
2243   let Inst{25-24} = 0b00;
2244   let Inst{23-5}  = label;
2245   let Inst{4-0}   = Rt;
2246 }
2247
2248 //---
2249 // Load/store register offset
2250 //---
2251
2252 class MemROAsmOperand<int sz> : AsmOperandClass {
2253   let Name = "MemoryRegisterOffset"#sz;
2254   let DiagnosticType = "InvalidMemoryIndexed";
2255 }
2256
2257 def MemROAsmOperand8 : MemROAsmOperand<8>;
2258 def MemROAsmOperand16 : MemROAsmOperand<16>;
2259 def MemROAsmOperand32 : MemROAsmOperand<32>;
2260 def MemROAsmOperand64 : MemROAsmOperand<64>;
2261 def MemROAsmOperand128 : MemROAsmOperand<128>;
2262
2263 class ro_indexed<int sz> : Operand<i64> { // ComplexPattern<...>
2264   let PrintMethod = "printMemoryRegOffset<" # sz # ">";
2265   let MIOperandInfo = (ops GPR64sp:$base, GPR64:$offset, i32imm:$extend);
2266 }
2267
2268 def ro_indexed8 : ro_indexed<8>, ComplexPattern<i64, 3, "SelectAddrModeRO8", []> {
2269   let ParserMatchClass = MemROAsmOperand8;
2270 }
2271
2272 def ro_indexed16 : ro_indexed<16>, ComplexPattern<i64, 3, "SelectAddrModeRO16", []> {
2273   let ParserMatchClass = MemROAsmOperand16;
2274 }
2275
2276 def ro_indexed32 : ro_indexed<32>, ComplexPattern<i64, 3, "SelectAddrModeRO32", []> {
2277   let ParserMatchClass = MemROAsmOperand32;
2278 }
2279
2280 def ro_indexed64 : ro_indexed<64>, ComplexPattern<i64, 3, "SelectAddrModeRO64", []> {
2281   let ParserMatchClass = MemROAsmOperand64;
2282 }
2283
2284 def ro_indexed128 : ro_indexed<128>, ComplexPattern<i64, 3, "SelectAddrModeRO128", []> {
2285   let ParserMatchClass = MemROAsmOperand128;
2286 }
2287
2288 class LoadStore8RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2289                       string asm, dag ins, dag outs, list<dag> pat>
2290     : I<ins, outs, asm, "\t$Rt, $addr", "", pat> {
2291   // The operands are in order to match the 'addr' MI operands, so we
2292   // don't need an encoder method and by-name matching. Just use the default
2293   // in-order handling. Since we're using by-order, make sure the names
2294   // do not match.
2295   bits<5> dst;
2296   bits<5> base;
2297   bits<5> offset;
2298   bits<4> extend;
2299   let Inst{31-30} = sz;
2300   let Inst{29-27} = 0b111;
2301   let Inst{26}    = V;
2302   let Inst{25-24} = 0b00;
2303   let Inst{23-22} = opc;
2304   let Inst{21}    = 1;
2305   let Inst{20-16} = offset;
2306   let Inst{15-13} = extend{3-1};
2307
2308   let Inst{12}    = extend{0};
2309   let Inst{11-10} = 0b10;
2310   let Inst{9-5}   = base;
2311   let Inst{4-0}   = dst;
2312
2313   let DecoderMethod = "DecodeRegOffsetLdStInstruction";
2314 }
2315
2316 class Load8RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2317              string asm, list<dag> pat>
2318   : LoadStore8RO<sz, V, opc, regtype, asm,
2319                  (outs regtype:$Rt), (ins ro_indexed8:$addr), pat>,
2320     Sched<[WriteLDIdx, ReadAdrBase]>;
2321
2322 class Store8RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2323              string asm, list<dag> pat>
2324   : LoadStore8RO<sz, V, opc, regtype, asm,
2325                  (outs), (ins regtype:$Rt, ro_indexed8:$addr), pat>,
2326     Sched<[WriteSTIdx, ReadAdrBase]>;
2327
2328 class LoadStore16RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2329                       string asm, dag ins, dag outs, list<dag> pat>
2330     : I<ins, outs, asm, "\t$Rt, $addr", "", pat> {
2331   // The operands are in order to match the 'addr' MI operands, so we
2332   // don't need an encoder method and by-name matching. Just use the default
2333   // in-order handling. Since we're using by-order, make sure the names
2334   // do not match.
2335   bits<5> dst;
2336   bits<5> base;
2337   bits<5> offset;
2338   bits<4> extend;
2339   let Inst{31-30} = sz;
2340   let Inst{29-27} = 0b111;
2341   let Inst{26}    = V;
2342   let Inst{25-24} = 0b00;
2343   let Inst{23-22} = opc;
2344   let Inst{21}    = 1;
2345   let Inst{20-16} = offset;
2346   let Inst{15-13} = extend{3-1};
2347
2348   let Inst{12}    = extend{0};
2349   let Inst{11-10} = 0b10;
2350   let Inst{9-5}   = base;
2351   let Inst{4-0}   = dst;
2352
2353   let DecoderMethod = "DecodeRegOffsetLdStInstruction";
2354 }
2355
2356 class Load16RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2357              string asm, list<dag> pat>
2358   : LoadStore16RO<sz, V, opc, regtype, asm,
2359                  (outs regtype:$Rt), (ins ro_indexed16:$addr), pat>,
2360     Sched<[WriteLDIdx, ReadAdrBase]>;
2361
2362 class Store16RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2363              string asm, list<dag> pat>
2364   : LoadStore16RO<sz, V, opc, regtype, asm,
2365                  (outs), (ins regtype:$Rt, ro_indexed16:$addr), pat>,
2366     Sched<[WriteSTIdx, ReadAdrBase]>;
2367
2368 class LoadStore32RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2369                       string asm, dag ins, dag outs, list<dag> pat>
2370     : I<ins, outs, asm, "\t$Rt, $addr", "", pat> {
2371   // The operands are in order to match the 'addr' MI operands, so we
2372   // don't need an encoder method and by-name matching. Just use the default
2373   // in-order handling. Since we're using by-order, make sure the names
2374   // do not match.
2375   bits<5> dst;
2376   bits<5> base;
2377   bits<5> offset;
2378   bits<4> extend;
2379   let Inst{31-30} = sz;
2380   let Inst{29-27} = 0b111;
2381   let Inst{26}    = V;
2382   let Inst{25-24} = 0b00;
2383   let Inst{23-22} = opc;
2384   let Inst{21}    = 1;
2385   let Inst{20-16} = offset;
2386   let Inst{15-13} = extend{3-1};
2387
2388   let Inst{12}    = extend{0};
2389   let Inst{11-10} = 0b10;
2390   let Inst{9-5}   = base;
2391   let Inst{4-0}   = dst;
2392
2393   let DecoderMethod = "DecodeRegOffsetLdStInstruction";
2394 }
2395
2396 class Load32RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2397              string asm, list<dag> pat>
2398   : LoadStore32RO<sz, V, opc, regtype, asm,
2399                  (outs regtype:$Rt), (ins ro_indexed32:$addr), pat>,
2400     Sched<[WriteLDIdx, ReadAdrBase]>;
2401
2402 class Store32RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2403              string asm, list<dag> pat>
2404   : LoadStore32RO<sz, V, opc, regtype, asm,
2405                  (outs), (ins regtype:$Rt, ro_indexed32:$addr), pat>,
2406     Sched<[WriteSTIdx, ReadAdrBase]>;
2407
2408 class LoadStore64RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2409                       string asm, dag ins, dag outs, list<dag> pat>
2410     : I<ins, outs, asm, "\t$Rt, $addr", "", pat> {
2411   // The operands are in order to match the 'addr' MI operands, so we
2412   // don't need an encoder method and by-name matching. Just use the default
2413   // in-order handling. Since we're using by-order, make sure the names
2414   // do not match.
2415   bits<5> dst;
2416   bits<5> base;
2417   bits<5> offset;
2418   bits<4> extend;
2419   let Inst{31-30} = sz;
2420   let Inst{29-27} = 0b111;
2421   let Inst{26}    = V;
2422   let Inst{25-24} = 0b00;
2423   let Inst{23-22} = opc;
2424   let Inst{21}    = 1;
2425   let Inst{20-16} = offset;
2426   let Inst{15-13} = extend{3-1};
2427
2428   let Inst{12}    = extend{0};
2429   let Inst{11-10} = 0b10;
2430   let Inst{9-5}   = base;
2431   let Inst{4-0}   = dst;
2432
2433   let DecoderMethod = "DecodeRegOffsetLdStInstruction";
2434 }
2435
2436 let mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
2437 class Load64RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2438              string asm, list<dag> pat>
2439   : LoadStore64RO<sz, V, opc, regtype, asm,
2440                  (outs regtype:$Rt), (ins ro_indexed64:$addr), pat>,
2441     Sched<[WriteLDIdx, ReadAdrBase]>;
2442
2443 let mayLoad = 0, mayStore = 1, hasSideEffects = 0 in
2444 class Store64RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2445              string asm, list<dag> pat>
2446   : LoadStore64RO<sz, V, opc, regtype, asm,
2447                  (outs), (ins regtype:$Rt, ro_indexed64:$addr), pat>,
2448     Sched<[WriteSTIdx, ReadAdrBase]>;
2449
2450
2451 class LoadStore128RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2452                       string asm, dag ins, dag outs, list<dag> pat>
2453     : I<ins, outs, asm, "\t$Rt, $addr", "", pat> {
2454   // The operands are in order to match the 'addr' MI operands, so we
2455   // don't need an encoder method and by-name matching. Just use the default
2456   // in-order handling. Since we're using by-order, make sure the names
2457   // do not match.
2458   bits<5> dst;
2459   bits<5> base;
2460   bits<5> offset;
2461   bits<4> extend;
2462   let Inst{31-30} = sz;
2463   let Inst{29-27} = 0b111;
2464   let Inst{26}    = V;
2465   let Inst{25-24} = 0b00;
2466   let Inst{23-22} = opc;
2467   let Inst{21}    = 1;
2468   let Inst{20-16} = offset;
2469   let Inst{15-13} = extend{3-1};
2470
2471   let Inst{12}    = extend{0};
2472   let Inst{11-10} = 0b10;
2473   let Inst{9-5}   = base;
2474   let Inst{4-0}   = dst;
2475
2476   let DecoderMethod = "DecodeRegOffsetLdStInstruction";
2477 }
2478
2479 let mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
2480 class Load128RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2481              string asm, list<dag> pat>
2482   : LoadStore128RO<sz, V, opc, regtype, asm,
2483                  (outs regtype:$Rt), (ins ro_indexed128:$addr), pat>,
2484     Sched<[WriteLDIdx, ReadAdrBase]>;
2485
2486 let mayLoad = 0, mayStore = 1, hasSideEffects = 0 in
2487 class Store128RO<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2488              string asm, list<dag> pat>
2489   : LoadStore128RO<sz, V, opc, regtype, asm,
2490                  (outs), (ins regtype:$Rt, ro_indexed128:$addr), pat>,
2491     Sched<[WriteSTIdx, ReadAdrBase]>;
2492
2493 let mayLoad = 0, mayStore = 0, hasSideEffects = 1 in
2494 class PrefetchRO<bits<2> sz, bit V, bits<2> opc, string asm, list<dag> pat>
2495     : I<(outs), (ins prfop:$Rt, ro_indexed64:$addr), asm,
2496          "\t$Rt, $addr", "", pat>,
2497       Sched<[WriteLD]> {
2498   // The operands are in order to match the 'addr' MI operands, so we
2499   // don't need an encoder method and by-name matching. Just use the default
2500   // in-order handling. Since we're using by-order, make sure the names
2501   // do not match.
2502   bits<5> dst;
2503   bits<5> base;
2504   bits<5> offset;
2505   bits<4> extend;
2506   let Inst{31-30} = sz;
2507   let Inst{29-27} = 0b111;
2508   let Inst{26}    = V;
2509   let Inst{25-24} = 0b00;
2510   let Inst{23-22} = opc;
2511   let Inst{21}    = 1;
2512   let Inst{20-16} = offset;
2513   let Inst{15-13} = extend{3-1};
2514
2515   let Inst{12}    = extend{0};
2516   let Inst{11-10} = 0b10;
2517   let Inst{9-5}   = base;
2518   let Inst{4-0}   = dst;
2519
2520   let DecoderMethod = "DecodeRegOffsetLdStInstruction";
2521 }
2522
2523 //---
2524 // Load/store unscaled immediate
2525 //---
2526
2527 def MemoryUnscaledOperand : AsmOperandClass {
2528   let Name = "MemoryUnscaled";
2529   let DiagnosticType = "InvalidMemoryIndexedSImm9";
2530 }
2531 class am_unscaled_operand : Operand<i64> {
2532   let PrintMethod = "printAMIndexed<8>";
2533   let ParserMatchClass = MemoryUnscaledOperand;
2534   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
2535 }
2536 class am_unscaled_wb_operand : Operand<i64> {
2537   let PrintMethod = "printAMIndexedWB<8>";
2538   let ParserMatchClass = MemoryUnscaledOperand;
2539   let MIOperandInfo = (ops GPR64sp:$base, i64imm:$offset);
2540 }
2541 def am_unscaled   : am_unscaled_operand;
2542 def am_unscaled_wb: am_unscaled_wb_operand;
2543 def am_unscaled8  : am_unscaled_operand,
2544                     ComplexPattern<i64, 2, "SelectAddrModeUnscaled8", []>;
2545 def am_unscaled16 : am_unscaled_operand,
2546                     ComplexPattern<i64, 2, "SelectAddrModeUnscaled16", []>;
2547 def am_unscaled32 : am_unscaled_operand,
2548                     ComplexPattern<i64, 2, "SelectAddrModeUnscaled32", []>;
2549 def am_unscaled64 : am_unscaled_operand,
2550                     ComplexPattern<i64, 2, "SelectAddrModeUnscaled64", []>;
2551 def am_unscaled128 : am_unscaled_operand,
2552                     ComplexPattern<i64, 2, "SelectAddrModeUnscaled128", []>;
2553
2554 class BaseLoadStoreUnscale<bits<2> sz, bit V, bits<2> opc, dag oops, dag iops,
2555                            string asm, list<dag> pattern>
2556     : I<oops, iops, asm, "\t$Rt, $addr", "", pattern> {
2557   // The operands are in order to match the 'addr' MI operands, so we
2558   // don't need an encoder method and by-name matching. Just use the default
2559   // in-order handling. Since we're using by-order, make sure the names
2560   // do not match.
2561   bits<5> dst;
2562   bits<5> base;
2563   bits<9> offset;
2564   let Inst{31-30} = sz;
2565   let Inst{29-27} = 0b111;
2566   let Inst{26}    = V;
2567   let Inst{25-24} = 0b00;
2568   let Inst{23-22} = opc;
2569   let Inst{21}    = 0;
2570   let Inst{20-12} = offset;
2571   let Inst{11-10} = 0b00;
2572   let Inst{9-5}   = base;
2573   let Inst{4-0}   = dst;
2574
2575   let DecoderMethod = "DecodeSignedLdStInstruction";
2576 }
2577
2578 let AddedComplexity = 1 in // try this before LoadUI
2579 class LoadUnscaled<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2580                    Operand amtype, string asm, list<dag> pattern>
2581     : BaseLoadStoreUnscale<sz, V, opc, (outs regtype:$Rt),
2582                            (ins amtype:$addr), asm, pattern>,
2583       Sched<[WriteLD]>;
2584
2585 let AddedComplexity = 1 in // try this before StoreUI
2586 class StoreUnscaled<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2587                     Operand amtype, string asm, list<dag> pattern>
2588     : BaseLoadStoreUnscale<sz, V, opc, (outs),
2589                            (ins regtype:$Rt, amtype:$addr), asm, pattern>,
2590       Sched<[WriteST]>;
2591
2592 let mayLoad = 0, mayStore = 0, hasSideEffects = 1 in
2593 class PrefetchUnscaled<bits<2> sz, bit V, bits<2> opc, string asm, list<dag> pat>
2594     : BaseLoadStoreUnscale<sz, V, opc, (outs),
2595                            (ins prfop:$Rt, am_unscaled:$addr), asm, pat>,
2596       Sched<[WriteLD]>;
2597
2598 //---
2599 // Load/store unscaled immediate, unprivileged
2600 //---
2601
2602 class BaseLoadStoreUnprivileged<bits<2> sz, bit V, bits<2> opc,
2603                                 dag oops, dag iops, string asm>
2604     : I<oops, iops, asm, "\t$Rt, $addr", "", []> {
2605   // The operands are in order to match the 'addr' MI operands, so we
2606   // don't need an encoder method and by-name matching. Just use the default
2607   // in-order handling. Since we're using by-order, make sure the names
2608   // do not match.
2609   bits<5> dst;
2610   bits<5> base;
2611   bits<9> offset;
2612   let Inst{31-30} = sz;
2613   let Inst{29-27} = 0b111;
2614   let Inst{26}    = V;
2615   let Inst{25-24} = 0b00;
2616   let Inst{23-22} = opc;
2617   let Inst{21}    = 0;
2618   let Inst{20-12} = offset;
2619   let Inst{11-10} = 0b10;
2620   let Inst{9-5}   = base;
2621   let Inst{4-0}   = dst;
2622
2623   let DecoderMethod = "DecodeSignedLdStInstruction";
2624 }
2625
2626 let mayStore = 0, mayLoad = 1, hasSideEffects = 0 in {
2627 class LoadUnprivileged<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2628                    string asm>
2629     : BaseLoadStoreUnprivileged<sz, V, opc,
2630                       (outs regtype:$Rt), (ins am_unscaled:$addr), asm>,
2631       Sched<[WriteLD]>;
2632 }
2633
2634 let mayStore = 1, mayLoad = 0, hasSideEffects = 0 in {
2635 class StoreUnprivileged<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2636                     string asm>
2637     : BaseLoadStoreUnprivileged<sz, V, opc,
2638                       (outs), (ins regtype:$Rt, am_unscaled:$addr), asm>,
2639       Sched<[WriteST]>;
2640 }
2641
2642 //---
2643 // Load/store pre-indexed
2644 //---
2645
2646 class BaseLoadStorePreIdx<bits<2> sz, bit V, bits<2> opc, dag oops, dag iops,
2647                           string asm, string cstr>
2648     : I<oops, iops, asm, "\t$Rt, $addr!", cstr, []> {
2649   // The operands are in order to match the 'addr' MI operands, so we
2650   // don't need an encoder method and by-name matching. Just use the default
2651   // in-order handling.
2652   bits<5> dst;
2653   bits<5> base;
2654   bits<9> offset;
2655   let Inst{31-30} = sz;
2656   let Inst{29-27} = 0b111;
2657   let Inst{26}    = V;
2658   let Inst{25-24} = 0;
2659   let Inst{23-22} = opc;
2660   let Inst{21}    = 0;
2661   let Inst{20-12} = offset;
2662   let Inst{11-10} = 0b11;
2663   let Inst{9-5}   = base;
2664   let Inst{4-0}   = dst;
2665
2666   let DecoderMethod = "DecodeSignedLdStInstruction";
2667 }
2668
2669 let hasSideEffects = 0 in {
2670 let mayStore = 0, mayLoad = 1 in
2671 // FIXME: Modeling the write-back of these instructions for isel is tricky.
2672 //        we need the complex addressing mode for the memory reference, but
2673 //        we also need the write-back specified as a tied operand to the
2674 //        base register. That combination does not play nicely with
2675 //        the asm matcher and friends.
2676 class LoadPreIdx<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2677              string asm>
2678     : BaseLoadStorePreIdx<sz, V, opc,
2679                      (outs regtype:$Rt/*, GPR64sp:$wback*/),
2680                      (ins am_unscaled_wb:$addr), asm, ""/*"$addr.base = $wback"*/>,
2681       Sched<[WriteLD, WriteAdr]>;
2682
2683 let mayStore = 1, mayLoad = 0 in
2684 class StorePreIdx<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2685              string asm>
2686     : BaseLoadStorePreIdx<sz, V, opc,
2687                       (outs/* GPR64sp:$wback*/),
2688                       (ins regtype:$Rt, am_unscaled_wb:$addr),
2689                        asm, ""/*"$addr.base = $wback"*/>,
2690       Sched<[WriteAdr, WriteST]>;
2691 } // hasSideEffects = 0
2692
2693 // ISel pseudo-instructions which have the tied operands. When the MC lowering
2694 // logic finally gets smart enough to strip off tied operands that are just
2695 // for isel convenience, we can get rid of these pseudos and just reference
2696 // the real instructions directly.
2697 //
2698 // Ironically, also because of the writeback operands, we can't put the
2699 // matcher pattern directly on the instruction, but need to define it
2700 // separately.
2701 //
2702 // Loads aren't matched with patterns here at all, but rather in C++
2703 // custom lowering.
2704 let mayStore = 0, mayLoad = 1, hasSideEffects = 0 in {
2705 class LoadPreIdxPseudo<RegisterClass regtype>
2706     : Pseudo<(outs regtype:$Rt, GPR64sp:$wback),
2707              (ins am_noindex:$addr, simm9:$offset), [],
2708               "$addr.base = $wback,@earlyclobber $wback">,
2709       Sched<[WriteLD, WriteAdr]>;
2710 class LoadPostIdxPseudo<RegisterClass regtype>
2711     : Pseudo<(outs regtype:$Rt, GPR64sp:$wback),
2712              (ins am_noindex:$addr, simm9:$offset), [],
2713               "$addr.base = $wback,@earlyclobber $wback">,
2714       Sched<[WriteLD, WriteI]>;
2715 }
2716 multiclass StorePreIdxPseudo<RegisterClass regtype, ValueType Ty,
2717                              SDPatternOperator OpNode> {
2718   let mayStore = 1, mayLoad = 0, hasSideEffects = 0 in
2719   def _isel: Pseudo<(outs GPR64sp:$wback),
2720                     (ins regtype:$Rt, am_noindex:$addr, simm9:$offset), [],
2721                     "$addr.base = $wback,@earlyclobber $wback">,
2722       Sched<[WriteAdr, WriteST]>;
2723
2724   def : Pat<(OpNode (Ty regtype:$Rt), am_noindex:$addr, simm9:$offset),
2725             (!cast<Instruction>(NAME#_isel) regtype:$Rt, am_noindex:$addr,
2726                                             simm9:$offset)>;
2727 }
2728
2729 //---
2730 // Load/store post-indexed
2731 //---
2732
2733 // (pre-index) load/stores.
2734 class BaseLoadStorePostIdx<bits<2> sz, bit V, bits<2> opc, dag oops, dag iops,
2735                           string asm, string cstr>
2736     : I<oops, iops, asm, "\t$Rt, $addr, $idx", cstr, []> {
2737   // The operands are in order to match the 'addr' MI operands, so we
2738   // don't need an encoder method and by-name matching. Just use the default
2739   // in-order handling.
2740   bits<5> dst;
2741   bits<5> base;
2742   bits<9> offset;
2743   let Inst{31-30} = sz;
2744   let Inst{29-27} = 0b111;
2745   let Inst{26}    = V;
2746   let Inst{25-24} = 0b00;
2747   let Inst{23-22} = opc;
2748   let Inst{21}    = 0b0;
2749   let Inst{20-12} = offset;
2750   let Inst{11-10} = 0b01;
2751   let Inst{9-5}   = base;
2752   let Inst{4-0}   = dst;
2753
2754   let DecoderMethod = "DecodeSignedLdStInstruction";
2755 }
2756
2757 let hasSideEffects = 0 in {
2758 let mayStore = 0, mayLoad = 1 in
2759 // FIXME: Modeling the write-back of these instructions for isel is tricky.
2760 //        we need the complex addressing mode for the memory reference, but
2761 //        we also need the write-back specified as a tied operand to the
2762 //        base register. That combination does not play nicely with
2763 //        the asm matcher and friends.
2764 class LoadPostIdx<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2765              string asm>
2766     : BaseLoadStorePostIdx<sz, V, opc,
2767                       (outs regtype:$Rt/*, GPR64sp:$wback*/),
2768                       (ins am_noindex:$addr, simm9:$idx),
2769                       asm, ""/*"$addr.base = $wback"*/>,
2770       Sched<[WriteLD, WriteI]>;
2771
2772 let mayStore = 1, mayLoad = 0 in
2773 class StorePostIdx<bits<2> sz, bit V, bits<2> opc, RegisterClass regtype,
2774              string asm>
2775     : BaseLoadStorePostIdx<sz, V, opc,
2776                       (outs/* GPR64sp:$wback*/),
2777                       (ins regtype:$Rt, am_noindex:$addr, simm9:$idx),
2778                        asm, ""/*"$addr.base = $wback"*/>,
2779     Sched<[WriteAdr, WriteST, ReadAdrBase]>;
2780 } // hasSideEffects = 0
2781
2782 // ISel pseudo-instructions which have the tied operands. When the MC lowering
2783 // logic finally gets smart enough to strip off tied operands that are just
2784 // for isel convenience, we can get rid of these pseudos and just reference
2785 // the real instructions directly.
2786 //
2787 // Ironically, also because of the writeback operands, we can't put the
2788 // matcher pattern directly on the instruction, but need to define it
2789 // separately.
2790 multiclass StorePostIdxPseudo<RegisterClass regtype, ValueType Ty,
2791                               SDPatternOperator OpNode, Instruction Insn> {
2792   let mayStore = 1, mayLoad = 0, hasSideEffects = 0 in
2793   def _isel: Pseudo<(outs GPR64sp:$wback),
2794                     (ins regtype:$Rt, am_noindex:$addr, simm9:$idx), [],
2795                     "$addr.base = $wback,@earlyclobber $wback">,
2796       PseudoInstExpansion<(Insn regtype:$Rt, am_noindex:$addr, simm9:$idx)>,
2797       Sched<[WriteAdr, WriteST, ReadAdrBase]>;
2798
2799   def : Pat<(OpNode (Ty regtype:$Rt), am_noindex:$addr, simm9:$idx),
2800             (!cast<Instruction>(NAME#_isel) regtype:$Rt, am_noindex:$addr,
2801                                             simm9:$idx)>;
2802 }
2803
2804 //---
2805 // Load/store pair
2806 //---
2807
2808 // (indexed, offset)
2809
2810 class BaseLoadStorePairOffset<bits<2> opc, bit V, bit L, dag oops, dag iops,
2811                               string asm>
2812     : I<oops, iops, asm, "\t$Rt, $Rt2, $addr", "", []> {
2813   // The operands are in order to match the 'addr' MI operands, so we
2814   // don't need an encoder method and by-name matching. Just use the default
2815   // in-order handling. Since we're using by-order, make sure the names
2816   // do not match.
2817   bits<5> dst;
2818   bits<5> dst2;
2819   bits<5> base;
2820   bits<7> offset;
2821   let Inst{31-30} = opc;
2822   let Inst{29-27} = 0b101;
2823   let Inst{26}    = V;
2824   let Inst{25-23} = 0b010;
2825   let Inst{22}    = L;
2826   let Inst{21-15} = offset;
2827   let Inst{14-10} = dst2;
2828   let Inst{9-5}   = base;
2829   let Inst{4-0}   = dst;
2830
2831   let DecoderMethod = "DecodePairLdStInstruction";
2832 }
2833
2834 let hasSideEffects = 0 in {
2835 let mayStore = 0, mayLoad = 1 in
2836 class LoadPairOffset<bits<2> opc, bit V, RegisterClass regtype,
2837                      Operand indextype, string asm>
2838     : BaseLoadStorePairOffset<opc, V, 1,
2839                               (outs regtype:$Rt, regtype:$Rt2),
2840                               (ins indextype:$addr), asm>,
2841       Sched<[WriteLD, WriteLDHi]>;
2842
2843 let mayLoad = 0, mayStore = 1 in
2844 class StorePairOffset<bits<2> opc, bit V, RegisterClass regtype,
2845                       Operand indextype, string asm>
2846     : BaseLoadStorePairOffset<opc, V, 0, (outs),
2847                              (ins regtype:$Rt, regtype:$Rt2, indextype:$addr),
2848                              asm>,
2849       Sched<[WriteSTP]>;
2850 } // hasSideEffects = 0
2851
2852 // (pre-indexed)
2853
2854 def MemoryIndexed32SImm7 : AsmOperandClass {
2855   let Name = "MemoryIndexed32SImm7";
2856   let DiagnosticType = "InvalidMemoryIndexed32SImm7";
2857 }
2858 def am_indexed32simm7 : Operand<i32> { // ComplexPattern<...>
2859   let PrintMethod = "printAMIndexed<32>";
2860   let ParserMatchClass = MemoryIndexed32SImm7;
2861   let MIOperandInfo = (ops GPR64sp:$base, i32imm:$offset);
2862 }
2863 def am_indexed32simm7_wb : Operand<i32> { // ComplexPattern<...>
2864   let PrintMethod = "printAMIndexedWB<32>";
2865   let ParserMatchClass = MemoryIndexed32SImm7;
2866   let MIOperandInfo = (ops GPR64sp:$base, i32imm:$offset);
2867 }
2868
2869 def MemoryIndexed64SImm7 : AsmOperandClass {
2870   let Name = "MemoryIndexed64SImm7";
2871   let DiagnosticType = "InvalidMemoryIndexed64SImm7";
2872 }
2873 def am_indexed64simm7 : Operand<i32> { // ComplexPattern<...>
2874   let PrintMethod = "printAMIndexed<64>";
2875   let ParserMatchClass = MemoryIndexed64SImm7;
2876   let MIOperandInfo = (ops GPR64sp:$base, i32imm:$offset);
2877 }
2878 def am_indexed64simm7_wb : Operand<i32> { // ComplexPattern<...>
2879   let PrintMethod = "printAMIndexedWB<64>";
2880   let ParserMatchClass = MemoryIndexed64SImm7;
2881   let MIOperandInfo = (ops GPR64sp:$base, i32imm:$offset);
2882 }
2883
2884 def MemoryIndexed128SImm7 : AsmOperandClass {
2885   let Name = "MemoryIndexed128SImm7";
2886   let DiagnosticType = "InvalidMemoryIndexed128SImm7";
2887 }
2888 def am_indexed128simm7 : Operand<i32> { // ComplexPattern<...>
2889   let PrintMethod = "printAMIndexed<128>";
2890   let ParserMatchClass = MemoryIndexed128SImm7;
2891   let MIOperandInfo = (ops GPR64sp:$base, i32imm:$offset);
2892 }
2893 def am_indexed128simm7_wb : Operand<i32> { // ComplexPattern<...>
2894   let PrintMethod = "printAMIndexedWB<128>";
2895   let ParserMatchClass = MemoryIndexed128SImm7;
2896   let MIOperandInfo = (ops GPR64sp:$base, i32imm:$offset);
2897 }
2898
2899 class BaseLoadStorePairPreIdx<bits<2> opc, bit V, bit L, dag oops, dag iops,
2900                               string asm>
2901     : I<oops, iops, asm, "\t$Rt, $Rt2, $addr!", "", []> {
2902   // The operands are in order to match the 'addr' MI operands, so we
2903   // don't need an encoder method and by-name matching. Just use the default
2904   // in-order handling. Since we're using by-order, make sure the names
2905   // do not match.
2906   bits<5> dst;
2907   bits<5> dst2;
2908   bits<5> base;
2909   bits<7> offset;
2910   let Inst{31-30} = opc;
2911   let Inst{29-27} = 0b101;
2912   let Inst{26}    = V;
2913   let Inst{25-23} = 0b011;
2914   let Inst{22}    = L;
2915   let Inst{21-15} = offset;
2916   let Inst{14-10} = dst2;
2917   let Inst{9-5}   = base;
2918   let Inst{4-0}   = dst;
2919
2920   let DecoderMethod = "DecodePairLdStInstruction";
2921 }
2922
2923 let hasSideEffects = 0 in {
2924 let mayStore = 0, mayLoad = 1 in
2925 class LoadPairPreIdx<bits<2> opc, bit V, RegisterClass regtype,
2926                      Operand addrmode, string asm>
2927     : BaseLoadStorePairPreIdx<opc, V, 1,
2928                               (outs regtype:$Rt, regtype:$Rt2),
2929                               (ins addrmode:$addr), asm>,
2930       Sched<[WriteLD, WriteLDHi, WriteAdr]>;
2931
2932 let mayStore = 1, mayLoad = 0 in
2933 class StorePairPreIdx<bits<2> opc, bit V, RegisterClass regtype,
2934                       Operand addrmode, string asm>
2935     : BaseLoadStorePairPreIdx<opc, V, 0, (outs),
2936                              (ins regtype:$Rt, regtype:$Rt2, addrmode:$addr),
2937                              asm>,
2938       Sched<[WriteAdr, WriteSTP]>;
2939 } // hasSideEffects = 0
2940
2941 // (post-indexed)
2942
2943 class BaseLoadStorePairPostIdx<bits<2> opc, bit V, bit L, dag oops, dag iops,
2944                               string asm>
2945     : I<oops, iops, asm, "\t$Rt, $Rt2, $addr, $idx", "", []> {
2946   // The operands are in order to match the 'addr' MI operands, so we
2947   // don't need an encoder method and by-name matching. Just use the default
2948   // in-order handling. Since we're using by-order, make sure the names
2949   // do not match.
2950   bits<5> dst;
2951   bits<5> dst2;
2952   bits<5> base;
2953   bits<7> offset;
2954   let Inst{31-30} = opc;
2955   let Inst{29-27} = 0b101;
2956   let Inst{26}    = V;
2957   let Inst{25-23} = 0b001;
2958   let Inst{22}    = L;
2959   let Inst{21-15} = offset;
2960   let Inst{14-10} = dst2;
2961   let Inst{9-5}   = base;
2962   let Inst{4-0}   = dst;
2963
2964   let DecoderMethod = "DecodePairLdStInstruction";
2965 }
2966
2967 let hasSideEffects = 0 in {
2968 let mayStore = 0, mayLoad = 1 in
2969 class LoadPairPostIdx<bits<2> opc, bit V, RegisterClass regtype,
2970                       Operand idxtype, string asm>
2971     : BaseLoadStorePairPostIdx<opc, V, 1,
2972                               (outs regtype:$Rt, regtype:$Rt2),
2973                               (ins am_noindex:$addr, idxtype:$idx), asm>,
2974       Sched<[WriteLD, WriteLDHi, WriteAdr]>;
2975
2976 let mayStore = 1, mayLoad = 0 in
2977 class StorePairPostIdx<bits<2> opc, bit V, RegisterClass regtype,
2978                        Operand idxtype, string asm>
2979     : BaseLoadStorePairPostIdx<opc, V, 0, (outs),
2980                              (ins regtype:$Rt, regtype:$Rt2,
2981                                   am_noindex:$addr, idxtype:$idx),
2982                              asm>,
2983       Sched<[WriteAdr, WriteSTP]>;
2984 } // hasSideEffects = 0
2985
2986 //  (no-allocate)
2987
2988 class BaseLoadStorePairNoAlloc<bits<2> opc, bit V, bit L, dag oops, dag iops,
2989                               string asm>
2990     : I<oops, iops, asm, "\t$Rt, $Rt2, $addr", "", []> {
2991   // The operands are in order to match the 'addr' MI operands, so we
2992   // don't need an encoder method and by-name matching. Just use the default
2993   // in-order handling. Since we're using by-order, make sure the names
2994   // do not match.
2995   bits<5> dst;
2996   bits<5> dst2;
2997   bits<5> base;
2998   bits<7> offset;
2999   let Inst{31-30} = opc;
3000   let Inst{29-27} = 0b101;
3001   let Inst{26}    = V;
3002   let Inst{25-23} = 0b000;
3003   let Inst{22}    = L;
3004   let Inst{21-15} = offset;
3005   let Inst{14-10} = dst2;
3006   let Inst{9-5}   = base;
3007   let Inst{4-0}   = dst;
3008
3009   let DecoderMethod = "DecodePairLdStInstruction";
3010 }
3011
3012 let hasSideEffects = 0 in {
3013 let mayStore = 0, mayLoad = 1 in
3014 class LoadPairNoAlloc<bits<2> opc, bit V, RegisterClass regtype,
3015                      Operand indextype, string asm>
3016     : BaseLoadStorePairNoAlloc<opc, V, 1,
3017                               (outs regtype:$Rt, regtype:$Rt2),
3018                               (ins indextype:$addr), asm>,
3019       Sched<[WriteLD, WriteLDHi]>;
3020
3021 let mayStore = 1, mayLoad = 0 in
3022 class StorePairNoAlloc<bits<2> opc, bit V, RegisterClass regtype,
3023                       Operand indextype, string asm>
3024     : BaseLoadStorePairNoAlloc<opc, V, 0, (outs),
3025                              (ins regtype:$Rt, regtype:$Rt2, indextype:$addr),
3026                              asm>,
3027       Sched<[WriteSTP]>;
3028 } // hasSideEffects = 0
3029
3030 //---
3031 // Load/store exclusive
3032 //---
3033
3034 // True exclusive operations write to and/or read from the system's exclusive
3035 // monitors, which as far as a compiler is concerned can be modelled as a
3036 // random shared memory address. Hence LoadExclusive mayStore.
3037 //
3038 // Since these instructions have the undefined register bits set to 1 in
3039 // their canonical form, we need a post encoder method to set those bits
3040 // to 1 when encoding these instructions. We do this using the
3041 // fixLoadStoreExclusive function. This function has template parameters:
3042 //
3043 // fixLoadStoreExclusive<int hasRs, int hasRt2>
3044 //
3045 // hasRs indicates that the instruction uses the Rs field, so we won't set
3046 // it to 1 (and the same for Rt2). We don't need template parameters for
3047 // the other register fields since Rt and Rn are always used.
3048 //
3049 let hasSideEffects = 1, mayLoad = 1, mayStore = 1 in
3050 class BaseLoadStoreExclusive<bits<2> sz, bit o2, bit L, bit o1, bit o0,
3051                              dag oops, dag iops, string asm, string operands>
3052     : I<oops, iops, asm, operands, "", []> {
3053   let Inst{31-30} = sz;
3054   let Inst{29-24} = 0b001000;
3055   let Inst{23}    = o2;
3056   let Inst{22}    = L;
3057   let Inst{21}    = o1;
3058   let Inst{15}    = o0;
3059
3060   let DecoderMethod = "DecodeExclusiveLdStInstruction";
3061 }
3062
3063 // Neither Rs nor Rt2 operands.
3064 class LoadStoreExclusiveSimple<bits<2> sz, bit o2, bit L, bit o1, bit o0,
3065                                dag oops, dag iops, string asm, string operands>
3066     : BaseLoadStoreExclusive<sz, o2, L, o1, o0, oops, iops, asm, operands> {
3067   bits<5> reg;
3068   bits<5> base;
3069   let Inst{9-5} = base;
3070   let Inst{4-0} = reg;
3071
3072   let PostEncoderMethod = "fixLoadStoreExclusive<0,0>";
3073 }
3074
3075 // Simple load acquires don't set the exclusive monitor
3076 let mayLoad = 1, mayStore = 0 in
3077 class LoadAcquire<bits<2> sz, bit o2, bit L, bit o1, bit o0,
3078                   RegisterClass regtype, string asm>
3079     : LoadStoreExclusiveSimple<sz, o2, L, o1, o0, (outs regtype:$Rt),
3080                                (ins am_noindex:$addr), asm, "\t$Rt, $addr">,
3081       Sched<[WriteLD]>;
3082
3083 class LoadExclusive<bits<2> sz, bit o2, bit L, bit o1, bit o0,
3084                     RegisterClass regtype, string asm>
3085     : LoadStoreExclusiveSimple<sz, o2, L, o1, o0, (outs regtype:$Rt),
3086                                (ins am_noindex:$addr), asm, "\t$Rt, $addr">,
3087       Sched<[WriteLD]>;
3088
3089 class LoadExclusivePair<bits<2> sz, bit o2, bit L, bit o1, bit o0,
3090                        RegisterClass regtype, string asm>
3091     : BaseLoadStoreExclusive<sz, o2, L, o1, o0,
3092                              (outs regtype:$Rt, regtype:$Rt2),
3093                              (ins am_noindex:$addr), asm,
3094                              "\t$Rt, $Rt2, $addr">,
3095       Sched<[WriteLD, WriteLDHi]> {
3096   bits<5> dst1;
3097   bits<5> dst2;
3098   bits<5> base;
3099   let Inst{14-10} = dst2;
3100   let Inst{9-5} = base;
3101   let Inst{4-0} = dst1;
3102
3103   let PostEncoderMethod = "fixLoadStoreExclusive<0,1>";
3104 }
3105
3106 // Simple store release operations do not check the exclusive monitor.
3107 let mayLoad = 0, mayStore = 1 in
3108 class StoreRelease<bits<2> sz, bit o2, bit L, bit o1, bit o0,
3109                    RegisterClass regtype, string asm>
3110     : LoadStoreExclusiveSimple<sz, o2, L, o1, o0, (outs),
3111                                (ins regtype:$Rt, am_noindex:$addr),
3112                                asm, "\t$Rt, $addr">,
3113       Sched<[WriteST]>;
3114
3115 let mayLoad = 1, mayStore = 1 in
3116 class StoreExclusive<bits<2> sz, bit o2, bit L, bit o1, bit o0,
3117                      RegisterClass regtype, string asm>
3118     : BaseLoadStoreExclusive<sz, o2, L, o1, o0, (outs GPR32:$Ws),
3119                              (ins regtype:$Rt, am_noindex:$addr),
3120                              asm, "\t$Ws, $Rt, $addr">,
3121       Sched<[WriteSTX]> {
3122   bits<5> status;
3123   bits<5> reg;
3124   bits<5> base;
3125   let Inst{20-16} = status;
3126   let Inst{9-5} = base;
3127   let Inst{4-0} = reg;
3128
3129   let Constraints = "@earlyclobber $Ws";
3130   let PostEncoderMethod = "fixLoadStoreExclusive<1,0>";
3131 }
3132
3133 class StoreExclusivePair<bits<2> sz, bit o2, bit L, bit o1, bit o0,
3134                          RegisterClass regtype, string asm>
3135     : BaseLoadStoreExclusive<sz, o2, L, o1, o0,
3136                              (outs GPR32:$Ws),
3137                              (ins regtype:$Rt, regtype:$Rt2, am_noindex:$addr),
3138                               asm, "\t$Ws, $Rt, $Rt2, $addr">,
3139       Sched<[WriteSTX]> {
3140   bits<5> status;
3141   bits<5> dst1;
3142   bits<5> dst2;
3143   bits<5> base;
3144   let Inst{20-16} = status;
3145   let Inst{14-10} = dst2;
3146   let Inst{9-5} = base;
3147   let Inst{4-0} = dst1;
3148
3149   let Constraints = "@earlyclobber $Ws";
3150 }
3151
3152 //---
3153 // Exception generation
3154 //---
3155
3156 let mayLoad = 0, mayStore = 0, hasSideEffects = 1 in
3157 class ExceptionGeneration<bits<3> op1, bits<2> ll, string asm>
3158     : I<(outs), (ins imm0_65535:$imm), asm, "\t$imm", "", []>,
3159       Sched<[WriteSys]> {
3160   bits<16> imm;
3161   let Inst{31-24} = 0b11010100;
3162   let Inst{23-21} = op1;
3163   let Inst{20-5}  = imm;
3164   let Inst{4-2}   = 0b000;
3165   let Inst{1-0}   = ll;
3166 }
3167
3168 let Predicates = [HasFPARMv8] in {
3169
3170 //---
3171 // Floating point to integer conversion
3172 //---
3173
3174 class BaseFPToIntegerUnscaled<bits<2> type, bits<2> rmode, bits<3> opcode,
3175                       RegisterClass srcType, RegisterClass dstType,
3176                       string asm, list<dag> pattern>
3177     : I<(outs dstType:$Rd), (ins srcType:$Rn),
3178          asm, "\t$Rd, $Rn", "", pattern>,
3179       Sched<[WriteFCvt]> {
3180   bits<5> Rd;
3181   bits<5> Rn;
3182   let Inst{30-29} = 0b00;
3183   let Inst{28-24} = 0b11110;
3184   let Inst{23-22} = type;
3185   let Inst{21}    = 1;
3186   let Inst{20-19} = rmode;
3187   let Inst{18-16} = opcode;
3188   let Inst{15-10} = 0;
3189   let Inst{9-5}   = Rn;
3190   let Inst{4-0}   = Rd;
3191 }
3192
3193 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
3194 class BaseFPToInteger<bits<2> type, bits<2> rmode, bits<3> opcode,
3195                       RegisterClass srcType, RegisterClass dstType,
3196                       Operand immType, string asm, list<dag> pattern>
3197     : I<(outs dstType:$Rd), (ins srcType:$Rn, immType:$scale),
3198          asm, "\t$Rd, $Rn, $scale", "", pattern>,
3199       Sched<[WriteFCvt]> {
3200   bits<5> Rd;
3201   bits<5> Rn;
3202   bits<6> scale;
3203   let Inst{30-29} = 0b00;
3204   let Inst{28-24} = 0b11110;
3205   let Inst{23-22} = type;
3206   let Inst{21}    = 0;
3207   let Inst{20-19} = rmode;
3208   let Inst{18-16} = opcode;
3209   let Inst{15-10} = scale;
3210   let Inst{9-5}   = Rn;
3211   let Inst{4-0}   = Rd;
3212 }
3213
3214 multiclass FPToIntegerUnscaled<bits<2> rmode, bits<3> opcode, string asm,
3215            SDPatternOperator OpN> {
3216   // Unscaled single-precision to 32-bit
3217   def UWSr : BaseFPToIntegerUnscaled<0b00, rmode, opcode, FPR32, GPR32, asm,
3218                                      [(set GPR32:$Rd, (OpN FPR32:$Rn))]> {
3219     let Inst{31} = 0; // 32-bit GPR flag
3220   }
3221
3222   // Unscaled single-precision to 64-bit
3223   def UXSr : BaseFPToIntegerUnscaled<0b00, rmode, opcode, FPR32, GPR64, asm,
3224                                      [(set GPR64:$Rd, (OpN FPR32:$Rn))]> {
3225     let Inst{31} = 1; // 64-bit GPR flag
3226   }
3227
3228   // Unscaled double-precision to 32-bit
3229   def UWDr : BaseFPToIntegerUnscaled<0b01, rmode, opcode, FPR64, GPR32, asm,
3230                                      [(set GPR32:$Rd, (OpN (f64 FPR64:$Rn)))]> {
3231     let Inst{31} = 0; // 32-bit GPR flag
3232   }
3233
3234   // Unscaled double-precision to 64-bit
3235   def UXDr : BaseFPToIntegerUnscaled<0b01, rmode, opcode, FPR64, GPR64, asm,
3236                                      [(set GPR64:$Rd, (OpN (f64 FPR64:$Rn)))]> {
3237     let Inst{31} = 1; // 64-bit GPR flag
3238   }
3239 }
3240
3241 multiclass FPToIntegerScaled<bits<2> rmode, bits<3> opcode, string asm,
3242                              SDPatternOperator OpN> {
3243   // Scaled single-precision to 32-bit
3244   def SWSri : BaseFPToInteger<0b00, rmode, opcode, FPR32, GPR32,
3245                               fixedpoint_f32_i32, asm,
3246               [(set GPR32:$Rd, (OpN (fmul FPR32:$Rn,
3247                                           fixedpoint_f32_i32:$scale)))]> {
3248     let Inst{31} = 0; // 32-bit GPR flag
3249     let scale{5} = 1;
3250   }
3251
3252   // Scaled single-precision to 64-bit
3253   def SXSri : BaseFPToInteger<0b00, rmode, opcode, FPR32, GPR64,
3254                               fixedpoint_f32_i64, asm,
3255               [(set GPR64:$Rd, (OpN (fmul FPR32:$Rn,
3256                                           fixedpoint_f32_i64:$scale)))]> {
3257     let Inst{31} = 1; // 64-bit GPR flag
3258   }
3259
3260   // Scaled double-precision to 32-bit
3261   def SWDri : BaseFPToInteger<0b01, rmode, opcode, FPR64, GPR32,
3262                               fixedpoint_f64_i32, asm,
3263               [(set GPR32:$Rd, (OpN (fmul FPR64:$Rn,
3264                                           fixedpoint_f64_i32:$scale)))]> {
3265     let Inst{31} = 0; // 32-bit GPR flag
3266     let scale{5} = 1;
3267   }
3268
3269   // Scaled double-precision to 64-bit
3270   def SXDri : BaseFPToInteger<0b01, rmode, opcode, FPR64, GPR64,
3271                               fixedpoint_f64_i64, asm,
3272               [(set GPR64:$Rd, (OpN (fmul FPR64:$Rn,
3273                                           fixedpoint_f64_i64:$scale)))]> {
3274     let Inst{31} = 1; // 64-bit GPR flag
3275   }
3276 }
3277
3278 //---
3279 // Integer to floating point conversion
3280 //---
3281
3282 let mayStore = 0, mayLoad = 0, hasSideEffects = 0 in
3283 class BaseIntegerToFP<bit isUnsigned,
3284                       RegisterClass srcType, RegisterClass dstType,
3285                       Operand immType, string asm, list<dag> pattern>
3286     : I<(outs dstType:$Rd), (ins srcType:$Rn, immType:$scale),
3287          asm, "\t$Rd, $Rn, $scale", "", pattern>,
3288       Sched<[WriteFCvt]> {
3289   bits<5> Rd;
3290   bits<5> Rn;
3291   bits<6> scale;
3292   let Inst{30-23} = 0b00111100;
3293   let Inst{21-17} = 0b00001;
3294   let Inst{16}    = isUnsigned;
3295   let Inst{15-10} = scale;
3296   let Inst{9-5}   = Rn;
3297   let Inst{4-0}   = Rd;
3298 }
3299
3300 class BaseIntegerToFPUnscaled<bit isUnsigned,
3301                       RegisterClass srcType, RegisterClass dstType,
3302                       ValueType dvt, string asm, SDNode node>
3303     : I<(outs dstType:$Rd), (ins srcType:$Rn),
3304          asm, "\t$Rd, $Rn", "", [(set (dvt dstType:$Rd), (node srcType:$Rn))]>,
3305       Sched<[WriteFCvt]> {
3306   bits<5> Rd;
3307   bits<5> Rn;
3308   bits<6> scale;
3309   let Inst{30-23} = 0b00111100;
3310   let Inst{21-17} = 0b10001;
3311   let Inst{16}    = isUnsigned;
3312   let Inst{15-10} = 0b000000;
3313   let Inst{9-5}   = Rn;
3314   let Inst{4-0}   = Rd;
3315 }
3316
3317 multiclass IntegerToFP<bit isUnsigned, string asm, SDNode node> {
3318   // Unscaled
3319   def UWSri: BaseIntegerToFPUnscaled<isUnsigned, GPR32, FPR32, f32, asm, node> {
3320     let Inst{31} = 0; // 32-bit GPR flag
3321     let Inst{22} = 0; // 32-bit FPR flag
3322   }
3323
3324   def UWDri: BaseIntegerToFPUnscaled<isUnsigned, GPR32, FPR64, f64, asm, node> {
3325     let Inst{31} = 0; // 32-bit GPR flag
3326     let Inst{22} = 1; // 64-bit FPR flag
3327   }
3328
3329   def UXSri: BaseIntegerToFPUnscaled<isUnsigned, GPR64, FPR32, f32, asm, node> {
3330     let Inst{31} = 1; // 64-bit GPR flag
3331     let Inst{22} = 0; // 32-bit FPR flag
3332   }
3333
3334   def UXDri: BaseIntegerToFPUnscaled<isUnsigned, GPR64, FPR64, f64, asm, node> {
3335     let Inst{31} = 1; // 64-bit GPR flag
3336     let Inst{22} = 1; // 64-bit FPR flag
3337   }
3338
3339   // Scaled
3340   def SWSri: BaseIntegerToFP<isUnsigned, GPR32, FPR32, fixedpoint_f32_i32, asm,
3341                              [(set FPR32:$Rd,
3342                                    (fdiv (node GPR32:$Rn),
3343                                          fixedpoint_f32_i32:$scale))]> {
3344     let Inst{31} = 0; // 32-bit GPR flag
3345     let Inst{22} = 0; // 32-bit FPR flag
3346     let scale{5} = 1;
3347   }
3348
3349   def SWDri: BaseIntegerToFP<isUnsigned, GPR32, FPR64, fixedpoint_f64_i32, asm,
3350                              [(set FPR64:$Rd,
3351                                    (fdiv (node GPR32:$Rn),
3352                                          fixedpoint_f64_i32:$scale))]> {
3353     let Inst{31} = 0; // 32-bit GPR flag
3354     let Inst{22} = 1; // 64-bit FPR flag
3355     let scale{5} = 1;
3356   }
3357
3358   def SXSri: BaseIntegerToFP<isUnsigned, GPR64, FPR32, fixedpoint_f32_i64, asm,
3359                              [(set FPR32:$Rd,
3360                                    (fdiv (node GPR64:$Rn),
3361                                          fixedpoint_f32_i64:$scale))]> {
3362     let Inst{31} = 1; // 64-bit GPR flag
3363     let Inst{22} = 0; // 32-bit FPR flag
3364   }
3365
3366   def SXDri: BaseIntegerToFP<isUnsigned, GPR64, FPR64, fixedpoint_f64_i64, asm,
3367                              [(set FPR64:$Rd,
3368                                    (fdiv (node GPR64:$Rn),
3369                                          fixedpoint_f64_i64:$scale))]> {
3370     let Inst{31} = 1; // 64-bit GPR flag
3371     let Inst{22} = 1; // 64-bit FPR flag
3372   }
3373 }
3374
3375 //---
3376 // Unscaled integer <-> floating point conversion (i.e. FMOV)
3377 //---
3378
3379 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
3380 class BaseUnscaledConversion<bits<2> rmode, bits<3> opcode,
3381                       RegisterClass srcType, RegisterClass dstType,
3382                       string asm>
3383     : I<(outs dstType:$Rd), (ins srcType:$Rn), asm, "\t$Rd, $Rn", "",
3384         // We use COPY_TO_REGCLASS for these bitconvert operations.
3385         // copyPhysReg() expands the resultant COPY instructions after
3386         // regalloc is done. This gives greater freedom for the allocator
3387         // and related passes (coalescing, copy propagation, et. al.) to
3388         // be more effective.
3389         [/*(set (dvt dstType:$Rd), (bitconvert (svt srcType:$Rn)))*/]>,
3390       Sched<[WriteFCopy]> {
3391   bits<5> Rd;
3392   bits<5> Rn;
3393   let Inst{30-23} = 0b00111100;
3394   let Inst{21}    = 1;
3395   let Inst{20-19} = rmode;
3396   let Inst{18-16} = opcode;
3397   let Inst{15-10} = 0b000000;
3398   let Inst{9-5}   = Rn;
3399   let Inst{4-0}   = Rd;
3400 }
3401
3402 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
3403 class BaseUnscaledConversionToHigh<bits<2> rmode, bits<3> opcode,
3404                      RegisterClass srcType, RegisterOperand dstType, string asm,
3405                      string kind>
3406     : I<(outs dstType:$Rd), (ins srcType:$Rn), asm,
3407         "{\t$Rd"#kind#"[1], $Rn|"#kind#"\t$Rd[1], $Rn}", "", []>,
3408       Sched<[WriteFCopy]> {
3409   bits<5> Rd;
3410   bits<5> Rn;
3411   let Inst{30-23} = 0b00111101;
3412   let Inst{21}    = 1;
3413   let Inst{20-19} = rmode;
3414   let Inst{18-16} = opcode;
3415   let Inst{15-10} = 0b000000;
3416   let Inst{9-5}   = Rn;
3417   let Inst{4-0}   = Rd;
3418 }
3419
3420 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
3421 class BaseUnscaledConversionFromHigh<bits<2> rmode, bits<3> opcode,
3422                      RegisterOperand srcType, RegisterClass dstType, string asm,
3423                      string kind>
3424     : I<(outs dstType:$Rd), (ins srcType:$Rn), asm,
3425         "{\t$Rd, $Rn"#kind#"[1]|"#kind#"\t$Rd, $Rn[1]}", "", []>,
3426       Sched<[WriteFCopy]> {
3427   bits<5> Rd;
3428   bits<5> Rn;
3429   let Inst{30-23} = 0b00111101;
3430   let Inst{21}    = 1;
3431   let Inst{20-19} = rmode;
3432   let Inst{18-16} = opcode;
3433   let Inst{15-10} = 0b000000;
3434   let Inst{9-5}   = Rn;
3435   let Inst{4-0}   = Rd;
3436 }
3437
3438
3439
3440 multiclass UnscaledConversion<string asm> {
3441   def WSr : BaseUnscaledConversion<0b00, 0b111, GPR32, FPR32, asm> {
3442     let Inst{31} = 0; // 32-bit GPR flag
3443     let Inst{22} = 0; // 32-bit FPR flag
3444   }
3445
3446   def XDr : BaseUnscaledConversion<0b00, 0b111, GPR64, FPR64, asm> {
3447     let Inst{31} = 1; // 64-bit GPR flag
3448     let Inst{22} = 1; // 64-bit FPR flag
3449   }
3450
3451   def SWr : BaseUnscaledConversion<0b00, 0b110, FPR32, GPR32, asm> {
3452     let Inst{31} = 0; // 32-bit GPR flag
3453     let Inst{22} = 0; // 32-bit FPR flag
3454   }
3455
3456   def DXr : BaseUnscaledConversion<0b00, 0b110, FPR64, GPR64, asm> {
3457     let Inst{31} = 1; // 64-bit GPR flag
3458     let Inst{22} = 1; // 64-bit FPR flag
3459   }
3460
3461   def XDHighr : BaseUnscaledConversionToHigh<0b01, 0b111, GPR64, V128,
3462                                              asm, ".d"> {
3463     let Inst{31} = 1;
3464     let Inst{22} = 0;
3465   }
3466
3467   def DXHighr : BaseUnscaledConversionFromHigh<0b01, 0b110, V128, GPR64,
3468                                                asm, ".d"> {
3469     let Inst{31} = 1;
3470     let Inst{22} = 0;
3471   }
3472 }
3473
3474 //---
3475 // Floating point conversion
3476 //---
3477
3478 class BaseFPConversion<bits<2> type, bits<2> opcode, RegisterClass dstType,
3479                        RegisterClass srcType, string asm, list<dag> pattern>
3480     : I<(outs dstType:$Rd), (ins srcType:$Rn), asm, "\t$Rd, $Rn", "", pattern>,
3481       Sched<[WriteFCvt]> {
3482   bits<5> Rd;
3483   bits<5> Rn;
3484   let Inst{31-24} = 0b00011110;
3485   let Inst{23-22} = type;
3486   let Inst{21-17} = 0b10001;
3487   let Inst{16-15} = opcode;
3488   let Inst{14-10} = 0b10000;
3489   let Inst{9-5}   = Rn;
3490   let Inst{4-0}   = Rd;
3491 }
3492
3493 multiclass FPConversion<string asm> {
3494   // Double-precision to Half-precision
3495   def HDr : BaseFPConversion<0b01, 0b11, FPR16, FPR64, asm,
3496                              [(set FPR16:$Rd, (fround FPR64:$Rn))]>;
3497
3498   // Double-precision to Single-precision
3499   def SDr : BaseFPConversion<0b01, 0b00, FPR32, FPR64, asm,
3500                              [(set FPR32:$Rd, (fround FPR64:$Rn))]>;
3501
3502   // Half-precision to Double-precision
3503   def DHr : BaseFPConversion<0b11, 0b01, FPR64, FPR16, asm,
3504                              [(set FPR64:$Rd, (fextend FPR16:$Rn))]>;
3505
3506   // Half-precision to Single-precision
3507   def SHr : BaseFPConversion<0b11, 0b00, FPR32, FPR16, asm,
3508                              [(set FPR32:$Rd, (fextend FPR16:$Rn))]>;
3509
3510   // Single-precision to Double-precision
3511   def DSr : BaseFPConversion<0b00, 0b01, FPR64, FPR32, asm,
3512                              [(set FPR64:$Rd, (fextend FPR32:$Rn))]>;
3513
3514   // Single-precision to Half-precision
3515   def HSr : BaseFPConversion<0b00, 0b11, FPR16, FPR32, asm,
3516                              [(set FPR16:$Rd, (fround FPR32:$Rn))]>;
3517 }
3518
3519 //---
3520 // Single operand floating point data processing
3521 //---
3522
3523 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
3524 class BaseSingleOperandFPData<bits<4> opcode, RegisterClass regtype,
3525                               ValueType vt, string asm, SDPatternOperator node>
3526     : I<(outs regtype:$Rd), (ins regtype:$Rn), asm, "\t$Rd, $Rn", "",
3527          [(set (vt regtype:$Rd), (node (vt regtype:$Rn)))]>,
3528       Sched<[WriteF]> {
3529   bits<5> Rd;
3530   bits<5> Rn;
3531   let Inst{31-23} = 0b000111100;
3532   let Inst{21-19} = 0b100;
3533   let Inst{18-15} = opcode;
3534   let Inst{14-10} = 0b10000;
3535   let Inst{9-5}   = Rn;
3536   let Inst{4-0}   = Rd;
3537 }
3538
3539 multiclass SingleOperandFPData<bits<4> opcode, string asm,
3540                                SDPatternOperator node = null_frag> {
3541   def Sr : BaseSingleOperandFPData<opcode, FPR32, f32, asm, node> {
3542     let Inst{22} = 0; // 32-bit size flag
3543   }
3544
3545   def Dr : BaseSingleOperandFPData<opcode, FPR64, f64, asm, node> {
3546     let Inst{22} = 1; // 64-bit size flag
3547   }
3548 }
3549
3550 //---
3551 // Two operand floating point data processing
3552 //---
3553
3554 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
3555 class BaseTwoOperandFPData<bits<4> opcode, RegisterClass regtype,
3556                            string asm, list<dag> pat>
3557     : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm),
3558          asm, "\t$Rd, $Rn, $Rm", "", pat>,
3559       Sched<[WriteF]> {
3560   bits<5> Rd;
3561   bits<5> Rn;
3562   bits<5> Rm;
3563   let Inst{31-23} = 0b000111100;
3564   let Inst{21}    = 1;
3565   let Inst{20-16} = Rm;
3566   let Inst{15-12} = opcode;
3567   let Inst{11-10} = 0b10;
3568   let Inst{9-5}   = Rn;
3569   let Inst{4-0}   = Rd;
3570 }
3571
3572 multiclass TwoOperandFPData<bits<4> opcode, string asm,
3573                             SDPatternOperator node = null_frag> {
3574   def Srr : BaseTwoOperandFPData<opcode, FPR32, asm,
3575                          [(set (f32 FPR32:$Rd),
3576                                (node (f32 FPR32:$Rn), (f32 FPR32:$Rm)))]> {
3577     let Inst{22} = 0; // 32-bit size flag
3578   }
3579
3580   def Drr : BaseTwoOperandFPData<opcode, FPR64, asm,
3581                          [(set (f64 FPR64:$Rd),
3582                                (node (f64 FPR64:$Rn), (f64 FPR64:$Rm)))]> {
3583     let Inst{22} = 1; // 64-bit size flag
3584   }
3585 }
3586
3587 multiclass TwoOperandFPDataNeg<bits<4> opcode, string asm, SDNode node> {
3588   def Srr : BaseTwoOperandFPData<opcode, FPR32, asm,
3589                   [(set FPR32:$Rd, (fneg (node FPR32:$Rn, (f32 FPR32:$Rm))))]> {
3590     let Inst{22} = 0; // 32-bit size flag
3591   }
3592
3593   def Drr : BaseTwoOperandFPData<opcode, FPR64, asm,
3594                   [(set FPR64:$Rd, (fneg (node FPR64:$Rn, (f64 FPR64:$Rm))))]> {
3595     let Inst{22} = 1; // 64-bit size flag
3596   }
3597 }
3598
3599
3600 //---
3601 // Three operand floating point data processing
3602 //---
3603
3604 class BaseThreeOperandFPData<bit isNegated, bit isSub,
3605                              RegisterClass regtype, string asm, list<dag> pat>
3606     : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm, regtype: $Ra),
3607          asm, "\t$Rd, $Rn, $Rm, $Ra", "", pat>,
3608       Sched<[WriteFMul]> {
3609   bits<5> Rd;
3610   bits<5> Rn;
3611   bits<5> Rm;
3612   bits<5> Ra;
3613   let Inst{31-23} = 0b000111110;
3614   let Inst{21}    = isNegated;
3615   let Inst{20-16} = Rm;
3616   let Inst{15}    = isSub;
3617   let Inst{14-10} = Ra;
3618   let Inst{9-5}   = Rn;
3619   let Inst{4-0}   = Rd;
3620 }
3621
3622 multiclass ThreeOperandFPData<bit isNegated, bit isSub,string asm,
3623                               SDPatternOperator node> {
3624   def Srrr : BaseThreeOperandFPData<isNegated, isSub, FPR32, asm,
3625             [(set FPR32:$Rd,
3626                   (node (f32 FPR32:$Rn), (f32 FPR32:$Rm), (f32 FPR32:$Ra)))]> {
3627     let Inst{22} = 0; // 32-bit size flag
3628   }
3629
3630   def Drrr : BaseThreeOperandFPData<isNegated, isSub, FPR64, asm,
3631             [(set FPR64:$Rd,
3632                   (node (f64 FPR64:$Rn), (f64 FPR64:$Rm), (f64 FPR64:$Ra)))]> {
3633     let Inst{22} = 1; // 64-bit size flag
3634   }
3635 }
3636
3637 //---
3638 // Floating point data comparisons
3639 //---
3640
3641 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
3642 class BaseOneOperandFPComparison<bit signalAllNans,
3643                                  RegisterClass regtype, string asm,
3644                                  list<dag> pat>
3645     : I<(outs), (ins regtype:$Rn), asm, "\t$Rn, #0.0", "", pat>,
3646       Sched<[WriteFCmp]> {
3647   bits<5> Rn;
3648   let Inst{31-23} = 0b000111100;
3649   let Inst{21}    = 1;
3650
3651   let Inst{15-10} = 0b001000;
3652   let Inst{9-5}   = Rn;
3653   let Inst{4}     = signalAllNans;
3654   let Inst{3-0}   = 0b1000;
3655
3656   // Rm should be 0b00000 canonically, but we need to accept any value.
3657   let PostEncoderMethod = "fixOneOperandFPComparison";
3658 }
3659
3660 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
3661 class BaseTwoOperandFPComparison<bit signalAllNans, RegisterClass regtype,
3662                                 string asm, list<dag> pat>
3663     : I<(outs), (ins regtype:$Rn, regtype:$Rm), asm, "\t$Rn, $Rm", "", pat>,
3664       Sched<[WriteFCmp]> {
3665   bits<5> Rm;
3666   bits<5> Rn;
3667   let Inst{31-23} = 0b000111100;
3668   let Inst{21}    = 1;
3669   let Inst{20-16} = Rm;
3670   let Inst{15-10} = 0b001000;
3671   let Inst{9-5}   = Rn;
3672   let Inst{4}     = signalAllNans;
3673   let Inst{3-0}   = 0b0000;
3674 }
3675
3676 multiclass FPComparison<bit signalAllNans, string asm,
3677                         SDPatternOperator OpNode = null_frag> {
3678   let Defs = [NZCV] in {
3679   def Srr : BaseTwoOperandFPComparison<signalAllNans, FPR32, asm,
3680       [(OpNode FPR32:$Rn, (f32 FPR32:$Rm)), (implicit NZCV)]> {
3681     let Inst{22} = 0;
3682   }
3683
3684   def Sri : BaseOneOperandFPComparison<signalAllNans, FPR32, asm,
3685       [(OpNode (f32 FPR32:$Rn), fpimm0), (implicit NZCV)]> {
3686     let Inst{22} = 0;
3687   }
3688
3689   def Drr : BaseTwoOperandFPComparison<signalAllNans, FPR64, asm,
3690       [(OpNode FPR64:$Rn, (f64 FPR64:$Rm)), (implicit NZCV)]> {
3691     let Inst{22} = 1;
3692   }
3693
3694   def Dri : BaseOneOperandFPComparison<signalAllNans, FPR64, asm,
3695       [(OpNode (f64 FPR64:$Rn), fpimm0), (implicit NZCV)]> {
3696     let Inst{22} = 1;
3697   }
3698   } // Defs = [NZCV]
3699 }
3700
3701 //---
3702 // Floating point conditional comparisons
3703 //---
3704
3705 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
3706 class BaseFPCondComparison<bit signalAllNans,
3707                               RegisterClass regtype, string asm>
3708     : I<(outs), (ins regtype:$Rn, regtype:$Rm, imm0_15:$nzcv, ccode:$cond),
3709          asm, "\t$Rn, $Rm, $nzcv, $cond", "", []>,
3710       Sched<[WriteFCmp]> {
3711   bits<5> Rn;
3712   bits<5> Rm;
3713   bits<4> nzcv;
3714   bits<4> cond;
3715
3716   let Inst{31-23} = 0b000111100;
3717   let Inst{21}    = 1;
3718   let Inst{20-16} = Rm;
3719   let Inst{15-12} = cond;
3720   let Inst{11-10} = 0b01;
3721   let Inst{9-5}   = Rn;
3722   let Inst{4}     = signalAllNans;
3723   let Inst{3-0}   = nzcv;
3724 }
3725
3726 multiclass FPCondComparison<bit signalAllNans, string asm> {
3727   let Defs = [NZCV], Uses = [NZCV] in {
3728   def Srr : BaseFPCondComparison<signalAllNans, FPR32, asm> {
3729     let Inst{22} = 0;
3730   }
3731
3732   def Drr : BaseFPCondComparison<signalAllNans, FPR64, asm> {
3733     let Inst{22} = 1;
3734   }
3735   } // Defs = [NZCV], Uses = [NZCV]
3736 }
3737
3738 //---
3739 // Floating point conditional select
3740 //---
3741
3742 class BaseFPCondSelect<RegisterClass regtype, ValueType vt, string asm>
3743     : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm, ccode:$cond),
3744          asm, "\t$Rd, $Rn, $Rm, $cond", "",
3745          [(set regtype:$Rd,
3746                (ARM64csel (vt regtype:$Rn), regtype:$Rm,
3747                           (i32 imm:$cond), NZCV))]>,
3748       Sched<[WriteF]> {
3749   bits<5> Rd;
3750   bits<5> Rn;
3751   bits<5> Rm;
3752   bits<4> cond;
3753
3754   let Inst{31-23} = 0b000111100;
3755   let Inst{21}    = 1;
3756   let Inst{20-16} = Rm;
3757   let Inst{15-12} = cond;
3758   let Inst{11-10} = 0b11;
3759   let Inst{9-5}   = Rn;
3760   let Inst{4-0}   = Rd;
3761 }
3762
3763 multiclass FPCondSelect<string asm> {
3764   let Uses = [NZCV] in {
3765   def Srrr : BaseFPCondSelect<FPR32, f32, asm> {
3766     let Inst{22} = 0;
3767   }
3768
3769   def Drrr : BaseFPCondSelect<FPR64, f64, asm> {
3770     let Inst{22} = 1;
3771   }
3772   } // Uses = [NZCV]
3773 }
3774
3775 //---
3776 // Floating move immediate
3777 //---
3778
3779 class BaseFPMoveImmediate<RegisterClass regtype, Operand fpimmtype, string asm>
3780   : I<(outs regtype:$Rd), (ins fpimmtype:$imm), asm, "\t$Rd, $imm", "",
3781       [(set regtype:$Rd, fpimmtype:$imm)]>,
3782     Sched<[WriteFImm]> {
3783   bits<5> Rd;
3784   bits<8> imm;
3785   let Inst{31-23} = 0b000111100;
3786   let Inst{21}    = 1;
3787   let Inst{20-13} = imm;
3788   let Inst{12-5}  = 0b10000000;
3789   let Inst{4-0}   = Rd;
3790 }
3791
3792 multiclass FPMoveImmediate<string asm> {
3793   def Si : BaseFPMoveImmediate<FPR32, fpimm32, asm> {
3794     let Inst{22} = 0;
3795   }
3796
3797   def Di : BaseFPMoveImmediate<FPR64, fpimm64, asm> {
3798     let Inst{22} = 1;
3799   }
3800 }
3801 } // end of 'let Predicates = [HasFPARMv8]'
3802
3803 //----------------------------------------------------------------------------
3804 // AdvSIMD
3805 //----------------------------------------------------------------------------
3806
3807 class AsmVectorIndex<string Suffix> : AsmOperandClass {
3808   let Name = "VectorIndex" # Suffix;
3809   let DiagnosticType = "InvalidIndex" # Suffix;
3810 }
3811 def VectorIndexBOperand : AsmVectorIndex<"B">;
3812 def VectorIndexHOperand : AsmVectorIndex<"H">;
3813 def VectorIndexSOperand : AsmVectorIndex<"S">;
3814 def VectorIndexDOperand : AsmVectorIndex<"D">;
3815
3816 def VectorIndexB : Operand<i64>, ImmLeaf<i64, [{
3817   return ((uint64_t)Imm) < 16;
3818 }]> {
3819   let ParserMatchClass = VectorIndexBOperand;
3820   let PrintMethod = "printVectorIndex";
3821   let MIOperandInfo = (ops i64imm);
3822 }
3823 def VectorIndexH : Operand<i64>, ImmLeaf<i64, [{
3824   return ((uint64_t)Imm) < 8;
3825 }]> {
3826   let ParserMatchClass = VectorIndexHOperand;
3827   let PrintMethod = "printVectorIndex";
3828   let MIOperandInfo = (ops i64imm);
3829 }
3830 def VectorIndexS : Operand<i64>, ImmLeaf<i64, [{
3831   return ((uint64_t)Imm) < 4;
3832 }]> {
3833   let ParserMatchClass = VectorIndexSOperand;
3834   let PrintMethod = "printVectorIndex";
3835   let MIOperandInfo = (ops i64imm);
3836 }
3837 def VectorIndexD : Operand<i64>, ImmLeaf<i64, [{
3838   return ((uint64_t)Imm) < 2;
3839 }]> {
3840   let ParserMatchClass = VectorIndexDOperand;
3841   let PrintMethod = "printVectorIndex";
3842   let MIOperandInfo = (ops i64imm);
3843 }
3844
3845 def MemorySIMDNoIndexOperand : AsmOperandClass {
3846   let Name = "MemorySIMDNoIndex";
3847   let ParserMethod = "tryParseNoIndexMemory";
3848 }
3849 def am_simdnoindex : Operand<i64>,
3850                      ComplexPattern<i64, 1, "SelectAddrModeNoIndex", []> {
3851   let PrintMethod = "printAMNoIndex";
3852   let ParserMatchClass = MemorySIMDNoIndexOperand;
3853   let MIOperandInfo = (ops GPR64sp:$base);
3854   let DecoderMethod = "DecodeGPR64spRegisterClass";
3855 }
3856
3857 let Predicates = [HasNEON] in {
3858
3859 //----------------------------------------------------------------------------
3860 // AdvSIMD three register vector instructions
3861 //----------------------------------------------------------------------------
3862
3863 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
3864 class BaseSIMDThreeSameVector<bit Q, bit U, bits<2> size, bits<5> opcode,
3865                         RegisterOperand regtype, string asm, string kind,
3866                         list<dag> pattern>
3867   : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm), asm,
3868       "{\t$Rd" # kind # ", $Rn" # kind # ", $Rm" # kind #
3869       "|" # kind # "\t$Rd, $Rn, $Rm|}", "", pattern>,
3870     Sched<[WriteV]> {
3871   bits<5> Rd;
3872   bits<5> Rn;
3873   bits<5> Rm;
3874   let Inst{31}    = 0;
3875   let Inst{30}    = Q;
3876   let Inst{29}    = U;
3877   let Inst{28-24} = 0b01110;
3878   let Inst{23-22} = size;
3879   let Inst{21}    = 1;
3880   let Inst{20-16} = Rm;
3881   let Inst{15-11} = opcode;
3882   let Inst{10}    = 1;
3883   let Inst{9-5}   = Rn;
3884   let Inst{4-0}   = Rd;
3885 }
3886
3887 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
3888 class BaseSIMDThreeSameVectorTied<bit Q, bit U, bits<2> size, bits<5> opcode,
3889                         RegisterOperand regtype, string asm, string kind,
3890                         list<dag> pattern>
3891   : I<(outs regtype:$dst), (ins regtype:$Rd, regtype:$Rn, regtype:$Rm), asm,
3892       "{\t$Rd" # kind # ", $Rn" # kind # ", $Rm" # kind #
3893       "|" # kind # "\t$Rd, $Rn, $Rm}", "$Rd = $dst", pattern>,
3894     Sched<[WriteV]> {
3895   bits<5> Rd;
3896   bits<5> Rn;
3897   bits<5> Rm;
3898   let Inst{31}    = 0;
3899   let Inst{30}    = Q;
3900   let Inst{29}    = U;
3901   let Inst{28-24} = 0b01110;
3902   let Inst{23-22} = size;
3903   let Inst{21}    = 1;
3904   let Inst{20-16} = Rm;
3905   let Inst{15-11} = opcode;
3906   let Inst{10}    = 1;
3907   let Inst{9-5}   = Rn;
3908   let Inst{4-0}   = Rd;
3909 }
3910
3911 // All operand sizes distinguished in the encoding.
3912 multiclass SIMDThreeSameVector<bit U, bits<5> opc, string asm,
3913                                SDPatternOperator OpNode> {
3914   def v8i8  : BaseSIMDThreeSameVector<0, U, 0b00, opc, V64,
3915                                       asm, ".8b",
3916          [(set (v8i8 V64:$Rd), (OpNode (v8i8 V64:$Rn), (v8i8 V64:$Rm)))]>;
3917   def v16i8 : BaseSIMDThreeSameVector<1, U, 0b00, opc, V128,
3918                                       asm, ".16b",
3919          [(set (v16i8 V128:$Rd), (OpNode (v16i8 V128:$Rn), (v16i8 V128:$Rm)))]>;
3920   def v4i16 : BaseSIMDThreeSameVector<0, U, 0b01, opc, V64,
3921                                       asm, ".4h",
3922          [(set (v4i16 V64:$Rd), (OpNode (v4i16 V64:$Rn), (v4i16 V64:$Rm)))]>;
3923   def v8i16 : BaseSIMDThreeSameVector<1, U, 0b01, opc, V128,
3924                                       asm, ".8h",
3925          [(set (v8i16 V128:$Rd), (OpNode (v8i16 V128:$Rn), (v8i16 V128:$Rm)))]>;
3926   def v2i32 : BaseSIMDThreeSameVector<0, U, 0b10, opc, V64,
3927                                       asm, ".2s",
3928          [(set (v2i32 V64:$Rd), (OpNode (v2i32 V64:$Rn), (v2i32 V64:$Rm)))]>;
3929   def v4i32 : BaseSIMDThreeSameVector<1, U, 0b10, opc, V128,
3930                                       asm, ".4s",
3931          [(set (v4i32 V128:$Rd), (OpNode (v4i32 V128:$Rn), (v4i32 V128:$Rm)))]>;
3932   def v2i64 : BaseSIMDThreeSameVector<1, U, 0b11, opc, V128,
3933                                       asm, ".2d",
3934          [(set (v2i64 V128:$Rd), (OpNode (v2i64 V128:$Rn), (v2i64 V128:$Rm)))]>;
3935 }
3936
3937 // As above, but D sized elements unsupported.
3938 multiclass SIMDThreeSameVectorBHS<bit U, bits<5> opc, string asm,
3939                                   SDPatternOperator OpNode> {
3940   def v8i8  : BaseSIMDThreeSameVector<0, U, 0b00, opc, V64,
3941                                       asm, ".8b",
3942         [(set V64:$Rd, (v8i8 (OpNode (v8i8 V64:$Rn), (v8i8 V64:$Rm))))]>;
3943   def v16i8 : BaseSIMDThreeSameVector<1, U, 0b00, opc, V128,
3944                                       asm, ".16b",
3945         [(set V128:$Rd, (v16i8 (OpNode (v16i8 V128:$Rn), (v16i8 V128:$Rm))))]>;
3946   def v4i16 : BaseSIMDThreeSameVector<0, U, 0b01, opc, V64,
3947                                       asm, ".4h",
3948         [(set V64:$Rd, (v4i16 (OpNode (v4i16 V64:$Rn), (v4i16 V64:$Rm))))]>;
3949   def v8i16 : BaseSIMDThreeSameVector<1, U, 0b01, opc, V128,
3950                                       asm, ".8h",
3951         [(set V128:$Rd, (v8i16 (OpNode (v8i16 V128:$Rn), (v8i16 V128:$Rm))))]>;
3952   def v2i32 : BaseSIMDThreeSameVector<0, U, 0b10, opc, V64,
3953                                       asm, ".2s",
3954         [(set V64:$Rd, (v2i32 (OpNode (v2i32 V64:$Rn), (v2i32 V64:$Rm))))]>;
3955   def v4i32 : BaseSIMDThreeSameVector<1, U, 0b10, opc, V128,
3956                                       asm, ".4s",
3957         [(set V128:$Rd, (v4i32 (OpNode (v4i32 V128:$Rn), (v4i32 V128:$Rm))))]>;
3958 }
3959
3960 multiclass SIMDThreeSameVectorBHSTied<bit U, bits<5> opc, string asm,
3961                                   SDPatternOperator OpNode> {
3962   def v8i8  : BaseSIMDThreeSameVectorTied<0, U, 0b00, opc, V64,
3963                                       asm, ".8b",
3964       [(set (v8i8 V64:$dst),
3965             (OpNode (v8i8 V64:$Rd), (v8i8 V64:$Rn), (v8i8 V64:$Rm)))]>;
3966   def v16i8 : BaseSIMDThreeSameVectorTied<1, U, 0b00, opc, V128,
3967                                       asm, ".16b",
3968       [(set (v16i8 V128:$dst),
3969             (OpNode (v16i8 V128:$Rd), (v16i8 V128:$Rn), (v16i8 V128:$Rm)))]>;
3970   def v4i16 : BaseSIMDThreeSameVectorTied<0, U, 0b01, opc, V64,
3971                                       asm, ".4h",
3972       [(set (v4i16 V64:$dst),
3973             (OpNode (v4i16 V64:$Rd), (v4i16 V64:$Rn), (v4i16 V64:$Rm)))]>;
3974   def v8i16 : BaseSIMDThreeSameVectorTied<1, U, 0b01, opc, V128,
3975                                       asm, ".8h",
3976       [(set (v8i16 V128:$dst),
3977             (OpNode (v8i16 V128:$Rd), (v8i16 V128:$Rn), (v8i16 V128:$Rm)))]>;
3978   def v2i32 : BaseSIMDThreeSameVectorTied<0, U, 0b10, opc, V64,
3979                                       asm, ".2s",
3980       [(set (v2i32 V64:$dst),
3981             (OpNode (v2i32 V64:$Rd), (v2i32 V64:$Rn), (v2i32 V64:$Rm)))]>;
3982   def v4i32 : BaseSIMDThreeSameVectorTied<1, U, 0b10, opc, V128,
3983                                       asm, ".4s",
3984       [(set (v4i32 V128:$dst),
3985             (OpNode (v4i32 V128:$Rd), (v4i32 V128:$Rn), (v4i32 V128:$Rm)))]>;
3986 }
3987
3988 // As above, but only B sized elements supported.
3989 multiclass SIMDThreeSameVectorB<bit U, bits<5> opc, string asm,
3990                                 SDPatternOperator OpNode> {
3991   def v8i8  : BaseSIMDThreeSameVector<0, U, 0b00, opc, V64,
3992                                       asm, ".8b",
3993     [(set (v8i8 V64:$Rd), (OpNode (v8i8 V64:$Rn), (v8i8 V64:$Rm)))]>;
3994   def v16i8 : BaseSIMDThreeSameVector<1, U, 0b00, opc, V128,
3995                                       asm, ".16b",
3996     [(set (v16i8 V128:$Rd),
3997           (OpNode (v16i8 V128:$Rn), (v16i8 V128:$Rm)))]>;
3998 }
3999
4000 // As above, but only S and D sized floating point elements supported.
4001 multiclass SIMDThreeSameVectorFP<bit U, bit S, bits<5> opc,
4002                                  string asm, SDPatternOperator OpNode> {
4003   def v2f32 : BaseSIMDThreeSameVector<0, U, {S,0}, opc, V64,
4004                                       asm, ".2s",
4005         [(set (v2f32 V64:$Rd), (OpNode (v2f32 V64:$Rn), (v2f32 V64:$Rm)))]>;
4006   def v4f32 : BaseSIMDThreeSameVector<1, U, {S,0}, opc, V128,
4007                                       asm, ".4s",
4008         [(set (v4f32 V128:$Rd), (OpNode (v4f32 V128:$Rn), (v4f32 V128:$Rm)))]>;
4009   def v2f64 : BaseSIMDThreeSameVector<1, U, {S,1}, opc, V128,
4010                                       asm, ".2d",
4011         [(set (v2f64 V128:$Rd), (OpNode (v2f64 V128:$Rn), (v2f64 V128:$Rm)))]>;
4012 }
4013
4014 multiclass SIMDThreeSameVectorFPCmp<bit U, bit S, bits<5> opc,
4015                                     string asm,
4016                                     SDPatternOperator OpNode> {
4017   def v2f32 : BaseSIMDThreeSameVector<0, U, {S,0}, opc, V64,
4018                                       asm, ".2s",
4019         [(set (v2i32 V64:$Rd), (OpNode (v2f32 V64:$Rn), (v2f32 V64:$Rm)))]>;
4020   def v4f32 : BaseSIMDThreeSameVector<1, U, {S,0}, opc, V128,
4021                                       asm, ".4s",
4022         [(set (v4i32 V128:$Rd), (OpNode (v4f32 V128:$Rn), (v4f32 V128:$Rm)))]>;
4023   def v2f64 : BaseSIMDThreeSameVector<1, U, {S,1}, opc, V128,
4024                                       asm, ".2d",
4025         [(set (v2i64 V128:$Rd), (OpNode (v2f64 V128:$Rn), (v2f64 V128:$Rm)))]>;
4026 }
4027
4028 multiclass SIMDThreeSameVectorFPTied<bit U, bit S, bits<5> opc,
4029                                  string asm, SDPatternOperator OpNode> {
4030   def v2f32 : BaseSIMDThreeSameVectorTied<0, U, {S,0}, opc, V64,
4031                                       asm, ".2s",
4032      [(set (v2f32 V64:$dst),
4033            (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn), (v2f32 V64:$Rm)))]>;
4034   def v4f32 : BaseSIMDThreeSameVectorTied<1, U, {S,0}, opc, V128,
4035                                       asm, ".4s",
4036      [(set (v4f32 V128:$dst),
4037            (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn), (v4f32 V128:$Rm)))]>;
4038   def v2f64 : BaseSIMDThreeSameVectorTied<1, U, {S,1}, opc, V128,
4039                                       asm, ".2d",
4040      [(set (v2f64 V128:$dst),
4041            (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn), (v2f64 V128:$Rm)))]>;
4042 }
4043
4044 // As above, but D and B sized elements unsupported.
4045 multiclass SIMDThreeSameVectorHS<bit U, bits<5> opc, string asm,
4046                                 SDPatternOperator OpNode> {
4047   def v4i16 : BaseSIMDThreeSameVector<0, U, 0b01, opc, V64,
4048                                       asm, ".4h",
4049         [(set (v4i16 V64:$Rd), (OpNode (v4i16 V64:$Rn), (v4i16 V64:$Rm)))]>;
4050   def v8i16 : BaseSIMDThreeSameVector<1, U, 0b01, opc, V128,
4051                                       asm, ".8h",
4052         [(set (v8i16 V128:$Rd), (OpNode (v8i16 V128:$Rn), (v8i16 V128:$Rm)))]>;
4053   def v2i32 : BaseSIMDThreeSameVector<0, U, 0b10, opc, V64,
4054                                       asm, ".2s",
4055         [(set (v2i32 V64:$Rd), (OpNode (v2i32 V64:$Rn), (v2i32 V64:$Rm)))]>;
4056   def v4i32 : BaseSIMDThreeSameVector<1, U, 0b10, opc, V128,
4057                                       asm, ".4s",
4058         [(set (v4i32 V128:$Rd), (OpNode (v4i32 V128:$Rn), (v4i32 V128:$Rm)))]>;
4059 }
4060
4061 // Logical three vector ops share opcode bits, and only use B sized elements.
4062 multiclass SIMDLogicalThreeVector<bit U, bits<2> size, string asm,
4063                                   SDPatternOperator OpNode = null_frag> {
4064   def v8i8  : BaseSIMDThreeSameVector<0, U, size, 0b00011, V64,
4065                                      asm, ".8b",
4066                          [(set (v8i8 V64:$Rd), (OpNode V64:$Rn, V64:$Rm))]>;
4067   def v16i8  : BaseSIMDThreeSameVector<1, U, size, 0b00011, V128,
4068                                      asm, ".16b",
4069                          [(set (v16i8 V128:$Rd), (OpNode V128:$Rn, V128:$Rm))]>;
4070
4071   def : Pat<(v4i16 (OpNode V64:$LHS, V64:$RHS)),
4072           (!cast<Instruction>(NAME#"v8i8") V64:$LHS, V64:$RHS)>;
4073   def : Pat<(v2i32 (OpNode V64:$LHS, V64:$RHS)),
4074           (!cast<Instruction>(NAME#"v8i8") V64:$LHS, V64:$RHS)>;
4075   def : Pat<(v1i64 (OpNode V64:$LHS, V64:$RHS)),
4076           (!cast<Instruction>(NAME#"v8i8") V64:$LHS, V64:$RHS)>;
4077
4078   def : Pat<(v8i16 (OpNode V128:$LHS, V128:$RHS)),
4079       (!cast<Instruction>(NAME#"v16i8") V128:$LHS, V128:$RHS)>;
4080   def : Pat<(v4i32 (OpNode V128:$LHS, V128:$RHS)),
4081       (!cast<Instruction>(NAME#"v16i8") V128:$LHS, V128:$RHS)>;
4082   def : Pat<(v2i64 (OpNode V128:$LHS, V128:$RHS)),
4083       (!cast<Instruction>(NAME#"v16i8") V128:$LHS, V128:$RHS)>;
4084 }
4085
4086 multiclass SIMDLogicalThreeVectorTied<bit U, bits<2> size,
4087                                   string asm, SDPatternOperator OpNode> {
4088   def v8i8  : BaseSIMDThreeSameVectorTied<0, U, size, 0b00011, V64,
4089                                      asm, ".8b",
4090              [(set (v8i8 V64:$dst),
4091                    (OpNode (v8i8 V64:$Rd), (v8i8 V64:$Rn), (v8i8 V64:$Rm)))]>;
4092   def v16i8  : BaseSIMDThreeSameVectorTied<1, U, size, 0b00011, V128,
4093                                      asm, ".16b",
4094              [(set (v16i8 V128:$dst),
4095                    (OpNode (v16i8 V128:$Rd), (v16i8 V128:$Rn),
4096                            (v16i8 V128:$Rm)))]>;
4097
4098   def : Pat<(v4i16 (OpNode (v4i16 V64:$LHS), (v4i16 V64:$MHS),
4099                            (v4i16 V64:$RHS))),
4100           (!cast<Instruction>(NAME#"v8i8")
4101             V64:$LHS, V64:$MHS, V64:$RHS)>;
4102   def : Pat<(v2i32 (OpNode (v2i32 V64:$LHS), (v2i32 V64:$MHS),
4103                            (v2i32 V64:$RHS))),
4104           (!cast<Instruction>(NAME#"v8i8")
4105             V64:$LHS, V64:$MHS, V64:$RHS)>;
4106   def : Pat<(v1i64 (OpNode (v1i64 V64:$LHS), (v1i64 V64:$MHS),
4107                            (v1i64 V64:$RHS))),
4108           (!cast<Instruction>(NAME#"v8i8")
4109             V64:$LHS, V64:$MHS, V64:$RHS)>;
4110
4111   def : Pat<(v8i16 (OpNode (v8i16 V128:$LHS), (v8i16 V128:$MHS),
4112                            (v8i16 V128:$RHS))),
4113       (!cast<Instruction>(NAME#"v16i8")
4114         V128:$LHS, V128:$MHS, V128:$RHS)>;
4115   def : Pat<(v4i32 (OpNode (v4i32 V128:$LHS), (v4i32 V128:$MHS),
4116                            (v4i32 V128:$RHS))),
4117       (!cast<Instruction>(NAME#"v16i8")
4118         V128:$LHS, V128:$MHS, V128:$RHS)>;
4119   def : Pat<(v2i64 (OpNode (v2i64 V128:$LHS), (v2i64 V128:$MHS),
4120                            (v2i64 V128:$RHS))),
4121       (!cast<Instruction>(NAME#"v16i8")
4122         V128:$LHS, V128:$MHS, V128:$RHS)>;
4123 }
4124
4125
4126 //----------------------------------------------------------------------------
4127 // AdvSIMD two register vector instructions.
4128 //----------------------------------------------------------------------------
4129
4130 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
4131 class BaseSIMDTwoSameVector<bit Q, bit U, bits<2> size, bits<5> opcode,
4132                         RegisterOperand regtype, string asm, string dstkind,
4133                         string srckind, list<dag> pattern>
4134   : I<(outs regtype:$Rd), (ins regtype:$Rn), asm,
4135       "{\t$Rd" # dstkind # ", $Rn" # srckind #
4136       "|" # dstkind # "\t$Rd, $Rn}", "", pattern>,
4137     Sched<[WriteV]> {
4138   bits<5> Rd;
4139   bits<5> Rn;
4140   let Inst{31}    = 0;
4141   let Inst{30}    = Q;
4142   let Inst{29}    = U;
4143   let Inst{28-24} = 0b01110;
4144   let Inst{23-22} = size;
4145   let Inst{21-17} = 0b10000;
4146   let Inst{16-12} = opcode;
4147   let Inst{11-10} = 0b10;
4148   let Inst{9-5}   = Rn;
4149   let Inst{4-0}   = Rd;
4150 }
4151
4152 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
4153 class BaseSIMDTwoSameVectorTied<bit Q, bit U, bits<2> size, bits<5> opcode,
4154                             RegisterOperand regtype, string asm, string dstkind,
4155                             string srckind, list<dag> pattern>
4156   : I<(outs regtype:$dst), (ins regtype:$Rd, regtype:$Rn), asm,
4157       "{\t$Rd" # dstkind # ", $Rn" # srckind #
4158       "|" # dstkind # "\t$Rd, $Rn}", "$Rd = $dst", pattern>,
4159     Sched<[WriteV]> {
4160   bits<5> Rd;
4161   bits<5> Rn;
4162   let Inst{31}    = 0;
4163   let Inst{30}    = Q;
4164   let Inst{29}    = U;
4165   let Inst{28-24} = 0b01110;
4166   let Inst{23-22} = size;
4167   let Inst{21-17} = 0b10000;
4168   let Inst{16-12} = opcode;
4169   let Inst{11-10} = 0b10;
4170   let Inst{9-5}   = Rn;
4171   let Inst{4-0}   = Rd;
4172 }
4173
4174 // Supports B, H, and S element sizes.
4175 multiclass SIMDTwoVectorBHS<bit U, bits<5> opc, string asm,
4176                             SDPatternOperator OpNode> {
4177   def v8i8  : BaseSIMDTwoSameVector<0, U, 0b00, opc, V64,
4178                                       asm, ".8b", ".8b",
4179                           [(set (v8i8 V64:$Rd), (OpNode (v8i8 V64:$Rn)))]>;
4180   def v16i8 : BaseSIMDTwoSameVector<1, U, 0b00, opc, V128,
4181                                       asm, ".16b", ".16b",
4182                           [(set (v16i8 V128:$Rd), (OpNode (v16i8 V128:$Rn)))]>;
4183   def v4i16 : BaseSIMDTwoSameVector<0, U, 0b01, opc, V64,
4184                                       asm, ".4h", ".4h",
4185                           [(set (v4i16 V64:$Rd), (OpNode (v4i16 V64:$Rn)))]>;
4186   def v8i16 : BaseSIMDTwoSameVector<1, U, 0b01, opc, V128,
4187                                       asm, ".8h", ".8h",
4188                           [(set (v8i16 V128:$Rd), (OpNode (v8i16 V128:$Rn)))]>;
4189   def v2i32 : BaseSIMDTwoSameVector<0, U, 0b10, opc, V64,
4190                                       asm, ".2s", ".2s",
4191                           [(set (v2i32 V64:$Rd), (OpNode (v2i32 V64:$Rn)))]>;
4192   def v4i32 : BaseSIMDTwoSameVector<1, U, 0b10, opc, V128,
4193                                       asm, ".4s", ".4s",
4194                           [(set (v4i32 V128:$Rd), (OpNode (v4i32 V128:$Rn)))]>;
4195 }
4196
4197 class BaseSIMDVectorLShiftLongBySize<bit Q, bits<2> size,
4198                             RegisterOperand regtype, string asm, string dstkind,
4199                             string srckind, string amount>
4200   : I<(outs V128:$Rd), (ins regtype:$Rn), asm,
4201       "{\t$Rd" # dstkind # ", $Rn" # srckind # ", #" # amount #
4202       "|" # dstkind # "\t$Rd, $Rn, #" #  amount # "}", "", []>,
4203     Sched<[WriteV]> {
4204   bits<5> Rd;
4205   bits<5> Rn;
4206   let Inst{31}    = 0;
4207   let Inst{30}    = Q;
4208   let Inst{29-24} = 0b101110;
4209   let Inst{23-22} = size;
4210   let Inst{21-10} = 0b100001001110;
4211   let Inst{9-5}   = Rn;
4212   let Inst{4-0}   = Rd;
4213 }
4214
4215 multiclass SIMDVectorLShiftLongBySizeBHS {
4216   let neverHasSideEffects = 1 in {
4217   def v8i8  : BaseSIMDVectorLShiftLongBySize<0, 0b00, V64,
4218                                              "shll", ".8h",  ".8b", "8">;
4219   def v16i8 : BaseSIMDVectorLShiftLongBySize<1, 0b00, V128,
4220                                              "shll2", ".8h", ".16b", "8">;
4221   def v4i16 : BaseSIMDVectorLShiftLongBySize<0, 0b01, V64,
4222                                              "shll", ".4s",  ".4h", "16">;
4223   def v8i16 : BaseSIMDVectorLShiftLongBySize<1, 0b01, V128,
4224                                              "shll2", ".4s", ".8h", "16">;
4225   def v2i32 : BaseSIMDVectorLShiftLongBySize<0, 0b10, V64,
4226                                              "shll", ".2d",  ".2s", "32">;
4227   def v4i32 : BaseSIMDVectorLShiftLongBySize<1, 0b10, V128,
4228                                              "shll2", ".2d", ".4s", "32">;
4229   }
4230 }
4231
4232 // Supports all element sizes.
4233 multiclass SIMDLongTwoVector<bit U, bits<5> opc, string asm,
4234                              SDPatternOperator OpNode> {
4235   def v8i8_v4i16  : BaseSIMDTwoSameVector<0, U, 0b00, opc, V64,
4236                                       asm, ".4h", ".8b",
4237                [(set (v4i16 V64:$Rd), (OpNode (v8i8 V64:$Rn)))]>;
4238   def v16i8_v8i16 : BaseSIMDTwoSameVector<1, U, 0b00, opc, V128,
4239                                       asm, ".8h", ".16b",
4240                [(set (v8i16 V128:$Rd), (OpNode (v16i8 V128:$Rn)))]>;
4241   def v4i16_v2i32 : BaseSIMDTwoSameVector<0, U, 0b01, opc, V64,
4242                                       asm, ".2s", ".4h",
4243                [(set (v2i32 V64:$Rd), (OpNode (v4i16 V64:$Rn)))]>;
4244   def v8i16_v4i32 : BaseSIMDTwoSameVector<1, U, 0b01, opc, V128,
4245                                       asm, ".4s", ".8h",
4246                [(set (v4i32 V128:$Rd), (OpNode (v8i16 V128:$Rn)))]>;
4247   def v2i32_v1i64 : BaseSIMDTwoSameVector<0, U, 0b10, opc, V64,
4248                                       asm, ".1d", ".2s",
4249                [(set (v1i64 V64:$Rd), (OpNode (v2i32 V64:$Rn)))]>;
4250   def v4i32_v2i64 : BaseSIMDTwoSameVector<1, U, 0b10, opc, V128,
4251                                       asm, ".2d", ".4s",
4252                [(set (v2i64 V128:$Rd), (OpNode (v4i32 V128:$Rn)))]>;
4253 }
4254
4255 multiclass SIMDLongTwoVectorTied<bit U, bits<5> opc, string asm,
4256                                  SDPatternOperator OpNode> {
4257   def v8i8_v4i16  : BaseSIMDTwoSameVectorTied<0, U, 0b00, opc, V64,
4258                                           asm, ".4h", ".8b",
4259       [(set (v4i16 V64:$dst), (OpNode (v4i16 V64:$Rd),
4260                                       (v8i8 V64:$Rn)))]>;
4261   def v16i8_v8i16 : BaseSIMDTwoSameVectorTied<1, U, 0b00, opc, V128,
4262                                           asm, ".8h", ".16b",
4263       [(set (v8i16 V128:$dst), (OpNode (v8i16 V128:$Rd),
4264                                       (v16i8 V128:$Rn)))]>;
4265   def v4i16_v2i32 : BaseSIMDTwoSameVectorTied<0, U, 0b01, opc, V64,
4266                                           asm, ".2s", ".4h",
4267       [(set (v2i32 V64:$dst), (OpNode (v2i32 V64:$Rd),
4268                                       (v4i16 V64:$Rn)))]>;
4269   def v8i16_v4i32 : BaseSIMDTwoSameVectorTied<1, U, 0b01, opc, V128,
4270                                           asm, ".4s", ".8h",
4271       [(set (v4i32 V128:$dst), (OpNode (v4i32 V128:$Rd),
4272                                       (v8i16 V128:$Rn)))]>;
4273   def v2i32_v1i64 : BaseSIMDTwoSameVectorTied<0, U, 0b10, opc, V64,
4274                                           asm, ".1d", ".2s",
4275       [(set (v1i64 V64:$dst), (OpNode (v1i64 V64:$Rd),
4276                                       (v2i32 V64:$Rn)))]>;
4277   def v4i32_v2i64 : BaseSIMDTwoSameVectorTied<1, U, 0b10, opc, V128,
4278                                           asm, ".2d", ".4s",
4279       [(set (v2i64 V128:$dst), (OpNode (v2i64 V128:$Rd),
4280                                       (v4i32 V128:$Rn)))]>;
4281 }
4282
4283 // Supports all element sizes, except 1xD.
4284 multiclass SIMDTwoVectorBHSDTied<bit U, bits<5> opc, string asm,
4285                                   SDPatternOperator OpNode> {
4286   def v8i8  : BaseSIMDTwoSameVectorTied<0, U, 0b00, opc, V64,
4287                                     asm, ".8b", ".8b",
4288     [(set (v8i8 V64:$dst), (OpNode (v8i8 V64:$Rd), (v8i8 V64:$Rn)))]>;
4289   def v16i8 : BaseSIMDTwoSameVectorTied<1, U, 0b00, opc, V128,
4290                                     asm, ".16b", ".16b",
4291     [(set (v16i8 V128:$dst), (OpNode (v16i8 V128:$Rd), (v16i8 V128:$Rn)))]>;
4292   def v4i16 : BaseSIMDTwoSameVectorTied<0, U, 0b01, opc, V64,
4293                                     asm, ".4h", ".4h",
4294     [(set (v4i16 V64:$dst), (OpNode (v4i16 V64:$Rd), (v4i16 V64:$Rn)))]>;
4295   def v8i16 : BaseSIMDTwoSameVectorTied<1, U, 0b01, opc, V128,
4296                                     asm, ".8h", ".8h",
4297     [(set (v8i16 V128:$dst), (OpNode (v8i16 V128:$Rd), (v8i16 V128:$Rn)))]>;
4298   def v2i32 : BaseSIMDTwoSameVectorTied<0, U, 0b10, opc, V64,
4299                                     asm, ".2s", ".2s",
4300     [(set (v2i32 V64:$dst), (OpNode (v2i32 V64:$Rd), (v2i32 V64:$Rn)))]>;
4301   def v4i32 : BaseSIMDTwoSameVectorTied<1, U, 0b10, opc, V128,
4302                                     asm, ".4s", ".4s",
4303     [(set (v4i32 V128:$dst), (OpNode (v4i32 V128:$Rd), (v4i32 V128:$Rn)))]>;
4304   def v2i64 : BaseSIMDTwoSameVectorTied<1, U, 0b11, opc, V128,
4305                                     asm, ".2d", ".2d",
4306     [(set (v2i64 V128:$dst), (OpNode (v2i64 V128:$Rd), (v2i64 V128:$Rn)))]>;
4307 }
4308
4309 multiclass SIMDTwoVectorBHSD<bit U, bits<5> opc, string asm,
4310                              SDPatternOperator OpNode = null_frag> {
4311   def v8i8  : BaseSIMDTwoSameVector<0, U, 0b00, opc, V64,
4312                                 asm, ".8b", ".8b",
4313     [(set (v8i8 V64:$Rd), (OpNode (v8i8 V64:$Rn)))]>;
4314   def v16i8 : BaseSIMDTwoSameVector<1, U, 0b00, opc, V128,
4315                                 asm, ".16b", ".16b",
4316     [(set (v16i8 V128:$Rd), (OpNode (v16i8 V128:$Rn)))]>;
4317   def v4i16 : BaseSIMDTwoSameVector<0, U, 0b01, opc, V64,
4318                                 asm, ".4h", ".4h",
4319     [(set (v4i16 V64:$Rd), (OpNode (v4i16 V64:$Rn)))]>;
4320   def v8i16 : BaseSIMDTwoSameVector<1, U, 0b01, opc, V128,
4321                                 asm, ".8h", ".8h",
4322     [(set (v8i16 V128:$Rd), (OpNode (v8i16 V128:$Rn)))]>;
4323   def v2i32 : BaseSIMDTwoSameVector<0, U, 0b10, opc, V64,
4324                                 asm, ".2s", ".2s",
4325     [(set (v2i32 V64:$Rd), (OpNode (v2i32 V64:$Rn)))]>;
4326   def v4i32 : BaseSIMDTwoSameVector<1, U, 0b10, opc, V128,
4327                                 asm, ".4s", ".4s",
4328     [(set (v4i32 V128:$Rd), (OpNode (v4i32 V128:$Rn)))]>;
4329   def v2i64 : BaseSIMDTwoSameVector<1, U, 0b11, opc, V128,
4330                                 asm, ".2d", ".2d",
4331     [(set (v2i64 V128:$Rd), (OpNode (v2i64 V128:$Rn)))]>;
4332 }
4333
4334
4335 // Supports only B element sizes.
4336 multiclass SIMDTwoVectorB<bit U, bits<2> size, bits<5> opc, string asm,
4337                           SDPatternOperator OpNode> {
4338   def v8i8  : BaseSIMDTwoSameVector<0, U, size, opc, V64,
4339                                 asm, ".8b", ".8b",
4340                     [(set (v8i8 V64:$Rd), (OpNode (v8i8 V64:$Rn)))]>;
4341   def v16i8 : BaseSIMDTwoSameVector<1, U, size, opc, V128,
4342                                 asm, ".16b", ".16b",
4343                     [(set (v16i8 V128:$Rd), (OpNode (v16i8 V128:$Rn)))]>;
4344
4345 }
4346
4347 // Supports only B and H element sizes.
4348 multiclass SIMDTwoVectorBH<bit U, bits<5> opc, string asm,
4349                                 SDPatternOperator OpNode> {
4350   def v8i8  : BaseSIMDTwoSameVector<0, U, 0b00, opc, V64,
4351                                 asm, ".8b", ".8b",
4352                     [(set (v8i8 V64:$Rd), (OpNode V64:$Rn))]>;
4353   def v16i8 : BaseSIMDTwoSameVector<1, U, 0b00, opc, V128,
4354                                 asm, ".16b", ".16b",
4355                     [(set (v16i8 V128:$Rd), (OpNode V128:$Rn))]>;
4356   def v4i16 : BaseSIMDTwoSameVector<0, U, 0b01, opc, V64,
4357                                 asm, ".4h", ".4h",
4358                     [(set (v4i16 V64:$Rd), (OpNode V64:$Rn))]>;
4359   def v8i16 : BaseSIMDTwoSameVector<1, U, 0b01, opc, V128,
4360                                 asm, ".8h", ".8h",
4361                     [(set (v8i16 V128:$Rd), (OpNode V128:$Rn))]>;
4362 }
4363
4364 // Supports only S and D element sizes, uses high bit of the size field
4365 // as an extra opcode bit.
4366 multiclass SIMDTwoVectorFP<bit U, bit S, bits<5> opc, string asm,
4367                            SDPatternOperator OpNode> {
4368   def v2f32 : BaseSIMDTwoSameVector<0, U, {S,0}, opc, V64,
4369                                 asm, ".2s", ".2s",
4370                           [(set (v2f32 V64:$Rd), (OpNode (v2f32 V64:$Rn)))]>;
4371   def v4f32 : BaseSIMDTwoSameVector<1, U, {S,0}, opc, V128,
4372                                 asm, ".4s", ".4s",
4373                           [(set (v4f32 V128:$Rd), (OpNode (v4f32 V128:$Rn)))]>;
4374   def v2f64 : BaseSIMDTwoSameVector<1, U, {S,1}, opc, V128,
4375                                 asm, ".2d", ".2d",
4376                           [(set (v2f64 V128:$Rd), (OpNode (v2f64 V128:$Rn)))]>;
4377 }
4378
4379 // Supports only S element size.
4380 multiclass SIMDTwoVectorS<bit U, bit S, bits<5> opc, string asm,
4381                            SDPatternOperator OpNode> {
4382   def v2i32 : BaseSIMDTwoSameVector<0, U, {S,0}, opc, V64,
4383                                 asm, ".2s", ".2s",
4384                           [(set (v2i32 V64:$Rd), (OpNode (v2i32 V64:$Rn)))]>;
4385   def v4i32 : BaseSIMDTwoSameVector<1, U, {S,0}, opc, V128,
4386                                 asm, ".4s", ".4s",
4387                           [(set (v4i32 V128:$Rd), (OpNode (v4i32 V128:$Rn)))]>;
4388 }
4389
4390
4391 multiclass SIMDTwoVectorFPToInt<bit U, bit S, bits<5> opc, string asm,
4392                            SDPatternOperator OpNode> {
4393   def v2f32 : BaseSIMDTwoSameVector<0, U, {S,0}, opc, V64,
4394                                 asm, ".2s", ".2s",
4395                           [(set (v2i32 V64:$Rd), (OpNode (v2f32 V64:$Rn)))]>;
4396   def v4f32 : BaseSIMDTwoSameVector<1, U, {S,0}, opc, V128,
4397                                 asm, ".4s", ".4s",
4398                           [(set (v4i32 V128:$Rd), (OpNode (v4f32 V128:$Rn)))]>;
4399   def v2f64 : BaseSIMDTwoSameVector<1, U, {S,1}, opc, V128,
4400                                 asm, ".2d", ".2d",
4401                           [(set (v2i64 V128:$Rd), (OpNode (v2f64 V128:$Rn)))]>;
4402 }
4403
4404 multiclass SIMDTwoVectorIntToFP<bit U, bit S, bits<5> opc, string asm,
4405                            SDPatternOperator OpNode> {
4406   def v2f32 : BaseSIMDTwoSameVector<0, U, {S,0}, opc, V64,
4407                                 asm, ".2s", ".2s",
4408                           [(set (v2f32 V64:$Rd), (OpNode (v2i32 V64:$Rn)))]>;
4409   def v4f32 : BaseSIMDTwoSameVector<1, U, {S,0}, opc, V128,
4410                                 asm, ".4s", ".4s",
4411                           [(set (v4f32 V128:$Rd), (OpNode (v4i32 V128:$Rn)))]>;
4412   def v2f64 : BaseSIMDTwoSameVector<1, U, {S,1}, opc, V128,
4413                                 asm, ".2d", ".2d",
4414                           [(set (v2f64 V128:$Rd), (OpNode (v2i64 V128:$Rn)))]>;
4415 }
4416
4417
4418 class BaseSIMDMixedTwoVector<bit Q, bit U, bits<2> size, bits<5> opcode,
4419                            RegisterOperand inreg, RegisterOperand outreg,
4420                            string asm, string outkind, string inkind,
4421                            list<dag> pattern>
4422   : I<(outs outreg:$Rd), (ins inreg:$Rn), asm,
4423       "{\t$Rd" # outkind # ", $Rn" # inkind #
4424       "|" # outkind # "\t$Rd, $Rn}", "", pattern>,
4425     Sched<[WriteV]> {
4426   bits<5> Rd;
4427   bits<5> Rn;
4428   let Inst{31}    = 0;
4429   let Inst{30}    = Q;
4430   let Inst{29}    = U;
4431   let Inst{28-24} = 0b01110;
4432   let Inst{23-22} = size;
4433   let Inst{21-17} = 0b10000;
4434   let Inst{16-12} = opcode;
4435   let Inst{11-10} = 0b10;
4436   let Inst{9-5}   = Rn;
4437   let Inst{4-0}   = Rd;
4438 }
4439
4440 class BaseSIMDMixedTwoVectorTied<bit Q, bit U, bits<2> size, bits<5> opcode,
4441                            RegisterOperand inreg, RegisterOperand outreg,
4442                            string asm, string outkind, string inkind,
4443                            list<dag> pattern>
4444   : I<(outs outreg:$dst), (ins outreg:$Rd, inreg:$Rn), asm,
4445       "{\t$Rd" # outkind # ", $Rn" # inkind #
4446       "|" # outkind # "\t$Rd, $Rn}", "$Rd = $dst", pattern>,
4447     Sched<[WriteV]> {
4448   bits<5> Rd;
4449   bits<5> Rn;
4450   let Inst{31}    = 0;
4451   let Inst{30}    = Q;
4452   let Inst{29}    = U;
4453   let Inst{28-24} = 0b01110;
4454   let Inst{23-22} = size;
4455   let Inst{21-17} = 0b10000;
4456   let Inst{16-12} = opcode;
4457   let Inst{11-10} = 0b10;
4458   let Inst{9-5}   = Rn;
4459   let Inst{4-0}   = Rd;
4460 }
4461
4462 multiclass SIMDMixedTwoVector<bit U, bits<5> opc, string asm,
4463                               SDPatternOperator OpNode> {
4464   def v8i8  : BaseSIMDMixedTwoVector<0, U, 0b00, opc, V128, V64,
4465                                       asm, ".8b", ".8h",
4466         [(set (v8i8 V64:$Rd), (OpNode (v8i16 V128:$Rn)))]>;
4467   def v16i8 : BaseSIMDMixedTwoVectorTied<1, U, 0b00, opc, V128, V128,
4468                                       asm#"2", ".16b", ".8h", []>;
4469   def v4i16 : BaseSIMDMixedTwoVector<0, U, 0b01, opc, V128, V64,
4470                                       asm, ".4h", ".4s",
4471         [(set (v4i16 V64:$Rd), (OpNode (v4i32 V128:$Rn)))]>;
4472   def v8i16 : BaseSIMDMixedTwoVectorTied<1, U, 0b01, opc, V128, V128,
4473                                       asm#"2", ".8h", ".4s", []>;
4474   def v2i32 : BaseSIMDMixedTwoVector<0, U, 0b10, opc, V128, V64,
4475                                       asm, ".2s", ".2d",
4476         [(set (v2i32 V64:$Rd), (OpNode (v2i64 V128:$Rn)))]>;
4477   def v4i32 : BaseSIMDMixedTwoVectorTied<1, U, 0b10, opc, V128, V128,
4478                                       asm#"2", ".4s", ".2d", []>;
4479
4480   def : Pat<(concat_vectors (v8i8 V64:$Rd), (OpNode (v8i16 V128:$Rn))),
4481             (!cast<Instruction>(NAME # "v16i8")
4482                 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
4483   def : Pat<(concat_vectors (v4i16 V64:$Rd), (OpNode (v4i32 V128:$Rn))),
4484             (!cast<Instruction>(NAME # "v8i16")
4485                 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
4486   def : Pat<(concat_vectors (v2i32 V64:$Rd), (OpNode (v2i64 V128:$Rn))),
4487             (!cast<Instruction>(NAME # "v4i32")
4488                 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
4489 }
4490
4491 class BaseSIMDCmpTwoVector<bit Q, bit U, bits<2> size, bits<5> opcode,
4492                            RegisterOperand regtype,
4493                            string asm, string kind, string zero,
4494                            ValueType dty, ValueType sty, SDNode OpNode>
4495   : I<(outs regtype:$Rd), (ins regtype:$Rn), asm,
4496       "{\t$Rd" # kind # ", $Rn" # kind # ", #" # zero #
4497       "|" # kind # "\t$Rd, $Rn, #" # zero # "}", "",
4498       [(set (dty regtype:$Rd), (OpNode (sty regtype:$Rn)))]>,
4499     Sched<[WriteV]> {
4500   bits<5> Rd;
4501   bits<5> Rn;
4502   let Inst{31}    = 0;
4503   let Inst{30}    = Q;
4504   let Inst{29}    = U;
4505   let Inst{28-24} = 0b01110;
4506   let Inst{23-22} = size;
4507   let Inst{21-17} = 0b10000;
4508   let Inst{16-12} = opcode;
4509   let Inst{11-10} = 0b10;
4510   let Inst{9-5}   = Rn;
4511   let Inst{4-0}   = Rd;
4512 }
4513
4514 // Comparisons support all element sizes, except 1xD.
4515 multiclass SIMDCmpTwoVector<bit U, bits<5> opc, string asm,
4516                             SDNode OpNode> {
4517   def v8i8rz  : BaseSIMDCmpTwoVector<0, U, 0b00, opc, V64,
4518                                      asm, ".8b", "0",
4519                                      v8i8, v8i8, OpNode>;
4520   def v16i8rz : BaseSIMDCmpTwoVector<1, U, 0b00, opc, V128,
4521                                      asm, ".16b", "0",
4522                                      v16i8, v16i8, OpNode>;
4523   def v4i16rz : BaseSIMDCmpTwoVector<0, U, 0b01, opc, V64,
4524                                      asm, ".4h", "0",
4525                                      v4i16, v4i16, OpNode>;
4526   def v8i16rz : BaseSIMDCmpTwoVector<1, U, 0b01, opc, V128,
4527                                      asm, ".8h", "0",
4528                                      v8i16, v8i16, OpNode>;
4529   def v2i32rz : BaseSIMDCmpTwoVector<0, U, 0b10, opc, V64,
4530                                      asm, ".2s", "0",
4531                                      v2i32, v2i32, OpNode>;
4532   def v4i32rz : BaseSIMDCmpTwoVector<1, U, 0b10, opc, V128,
4533                                      asm, ".4s", "0",
4534                                      v4i32, v4i32, OpNode>;
4535   def v2i64rz : BaseSIMDCmpTwoVector<1, U, 0b11, opc, V128,
4536                                      asm, ".2d", "0",
4537                                      v2i64, v2i64, OpNode>;
4538 }
4539
4540 // FP Comparisons support only S and D element sizes.
4541 multiclass SIMDFPCmpTwoVector<bit U, bit S, bits<5> opc,
4542                               string asm, SDNode OpNode> {
4543
4544   def v2i32rz : BaseSIMDCmpTwoVector<0, U, {S,0}, opc, V64,
4545                                      asm, ".2s", "0.0",
4546                                      v2i32, v2f32, OpNode>;
4547   def v4i32rz : BaseSIMDCmpTwoVector<1, U, {S,0}, opc, V128,
4548                                      asm, ".4s", "0.0",
4549                                      v4i32, v4f32, OpNode>;
4550   def v2i64rz : BaseSIMDCmpTwoVector<1, U, {S,1}, opc, V128,
4551                                      asm, ".2d", "0.0",
4552                                      v2i64, v2f64, OpNode>;
4553
4554   def : InstAlias<asm # " $Vd.2s, $Vn.2s, #0",
4555                   (!cast<Instruction>(NAME # v2i32rz) V64:$Vd, V64:$Vn), 0>;
4556   def : InstAlias<asm # " $Vd.4s, $Vn.4s, #0",
4557                   (!cast<Instruction>(NAME # v4i32rz) V128:$Vd, V128:$Vn), 0>;
4558   def : InstAlias<asm # " $Vd.2d, $Vn.2d, #0",
4559                   (!cast<Instruction>(NAME # v2i64rz) V128:$Vd, V128:$Vn), 0>;
4560   def : InstAlias<asm # ".2s $Vd, $Vn, #0",
4561                   (!cast<Instruction>(NAME # v2i32rz) V64:$Vd, V64:$Vn), 0>;
4562   def : InstAlias<asm # ".4s $Vd, $Vn, #0",
4563                   (!cast<Instruction>(NAME # v4i32rz) V128:$Vd, V128:$Vn), 0>;
4564   def : InstAlias<asm # ".2d $Vd, $Vn, #0",
4565                   (!cast<Instruction>(NAME # v2i64rz) V128:$Vd, V128:$Vn), 0>;
4566 }
4567
4568 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
4569 class BaseSIMDFPCvtTwoVector<bit Q, bit U, bits<2> size, bits<5> opcode,
4570                              RegisterOperand outtype, RegisterOperand intype,
4571                              string asm, string VdTy, string VnTy,
4572                              list<dag> pattern>
4573   : I<(outs outtype:$Rd), (ins intype:$Rn), asm,
4574       !strconcat("\t$Rd", VdTy, ", $Rn", VnTy), "", pattern>,
4575     Sched<[WriteV]> {
4576   bits<5> Rd;
4577   bits<5> Rn;
4578   let Inst{31}    = 0;
4579   let Inst{30}    = Q;
4580   let Inst{29}    = U;
4581   let Inst{28-24} = 0b01110;
4582   let Inst{23-22} = size;
4583   let Inst{21-17} = 0b10000;
4584   let Inst{16-12} = opcode;
4585   let Inst{11-10} = 0b10;
4586   let Inst{9-5}   = Rn;
4587   let Inst{4-0}   = Rd;
4588 }
4589
4590 class BaseSIMDFPCvtTwoVectorTied<bit Q, bit U, bits<2> size, bits<5> opcode,
4591                              RegisterOperand outtype, RegisterOperand intype,
4592                              string asm, string VdTy, string VnTy,
4593                              list<dag> pattern>
4594   : I<(outs outtype:$dst), (ins outtype:$Rd, intype:$Rn), asm,
4595       !strconcat("\t$Rd", VdTy, ", $Rn", VnTy), "$Rd = $dst", pattern>,
4596     Sched<[WriteV]> {
4597   bits<5> Rd;
4598   bits<5> Rn;
4599   let Inst{31}    = 0;
4600   let Inst{30}    = Q;
4601   let Inst{29}    = U;
4602   let Inst{28-24} = 0b01110;
4603   let Inst{23-22} = size;
4604   let Inst{21-17} = 0b10000;
4605   let Inst{16-12} = opcode;
4606   let Inst{11-10} = 0b10;
4607   let Inst{9-5}   = Rn;
4608   let Inst{4-0}   = Rd;
4609 }
4610
4611 multiclass SIMDFPWidenTwoVector<bit U, bit S, bits<5> opc, string asm> {
4612   def v4i16 : BaseSIMDFPCvtTwoVector<0, U, {S,0}, opc, V128, V64,
4613                                     asm, ".4s", ".4h", []>;
4614   def v8i16 : BaseSIMDFPCvtTwoVector<1, U, {S,0}, opc, V128, V128,
4615                                     asm#"2", ".4s", ".8h", []>;
4616   def v2i32 : BaseSIMDFPCvtTwoVector<0, U, {S,1}, opc, V128, V64,
4617                                     asm, ".2d", ".2s", []>;
4618   def v4i32 : BaseSIMDFPCvtTwoVector<1, U, {S,1}, opc, V128, V128,
4619                                     asm#"2", ".2d", ".4s", []>;
4620 }
4621
4622 multiclass SIMDFPNarrowTwoVector<bit U, bit S, bits<5> opc, string asm> {
4623   def v4i16 : BaseSIMDFPCvtTwoVector<0, U, {S,0}, opc, V64, V128,
4624                                     asm, ".4h", ".4s", []>;
4625   def v8i16 : BaseSIMDFPCvtTwoVectorTied<1, U, {S,0}, opc, V128, V128,
4626                                     asm#"2", ".8h", ".4s", []>;
4627   def v2i32 : BaseSIMDFPCvtTwoVector<0, U, {S,1}, opc, V64, V128,
4628                                     asm, ".2s", ".2d", []>;
4629   def v4i32 : BaseSIMDFPCvtTwoVectorTied<1, U, {S,1}, opc, V128, V128,
4630                                     asm#"2", ".4s", ".2d", []>;
4631 }
4632
4633 multiclass SIMDFPInexactCvtTwoVector<bit U, bit S, bits<5> opc, string asm,
4634                                      Intrinsic OpNode> {
4635   def v2f32 : BaseSIMDFPCvtTwoVector<0, U, {S,1}, opc, V64, V128,
4636                                      asm, ".2s", ".2d",
4637                           [(set (v2f32 V64:$Rd), (OpNode (v2f64 V128:$Rn)))]>;
4638   def v4f32 : BaseSIMDFPCvtTwoVectorTied<1, U, {S,1}, opc, V128, V128,
4639                                     asm#"2", ".4s", ".2d", []>;
4640
4641   def : Pat<(concat_vectors (v2f32 V64:$Rd), (OpNode (v2f64 V128:$Rn))),
4642             (!cast<Instruction>(NAME # "v4f32")
4643                 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub), V128:$Rn)>;
4644 }
4645
4646 //----------------------------------------------------------------------------
4647 // AdvSIMD three register different-size vector instructions.
4648 //----------------------------------------------------------------------------
4649
4650 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
4651 class BaseSIMDDifferentThreeVector<bit U, bits<3> size, bits<4> opcode,
4652                       RegisterOperand outtype, RegisterOperand intype1,
4653                       RegisterOperand intype2, string asm,
4654                       string outkind, string inkind1, string inkind2,
4655                       list<dag> pattern>
4656   : I<(outs outtype:$Rd), (ins intype1:$Rn, intype2:$Rm), asm,
4657       "{\t$Rd" # outkind # ", $Rn" # inkind1 # ", $Rm" # inkind2 #
4658       "|" # outkind # "\t$Rd, $Rn, $Rm}", "", pattern>,
4659     Sched<[WriteV]> {
4660   bits<5> Rd;
4661   bits<5> Rn;
4662   bits<5> Rm;
4663   let Inst{31}    = 0;
4664   let Inst{30}    = size{0};
4665   let Inst{29}    = U;
4666   let Inst{28-24} = 0b01110;
4667   let Inst{23-22} = size{2-1};
4668   let Inst{21}    = 1;
4669   let Inst{20-16} = Rm;
4670   let Inst{15-12} = opcode;
4671   let Inst{11-10} = 0b00;
4672   let Inst{9-5}   = Rn;
4673   let Inst{4-0}   = Rd;
4674 }
4675
4676 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
4677 class BaseSIMDDifferentThreeVectorTied<bit U, bits<3> size, bits<4> opcode,
4678                       RegisterOperand outtype, RegisterOperand intype1,
4679                       RegisterOperand intype2, string asm,
4680                       string outkind, string inkind1, string inkind2,
4681                       list<dag> pattern>
4682   : I<(outs outtype:$dst), (ins outtype:$Rd, intype1:$Rn, intype2:$Rm), asm,
4683       "{\t$Rd" # outkind # ", $Rn" # inkind1 # ", $Rm" # inkind2 #
4684       "|" # outkind # "\t$Rd, $Rn, $Rm}", "$Rd = $dst", pattern>,
4685     Sched<[WriteV]> {
4686   bits<5> Rd;
4687   bits<5> Rn;
4688   bits<5> Rm;
4689   let Inst{31}    = 0;
4690   let Inst{30}    = size{0};
4691   let Inst{29}    = U;
4692   let Inst{28-24} = 0b01110;
4693   let Inst{23-22} = size{2-1};
4694   let Inst{21}    = 1;
4695   let Inst{20-16} = Rm;
4696   let Inst{15-12} = opcode;
4697   let Inst{11-10} = 0b00;
4698   let Inst{9-5}   = Rn;
4699   let Inst{4-0}   = Rd;
4700 }
4701
4702 // FIXME: TableGen doesn't know how to deal with expanded types that also
4703 //        change the element count (in this case, placing the results in
4704 //        the high elements of the result register rather than the low
4705 //        elements). Until that's fixed, we can't code-gen those.
4706 multiclass SIMDNarrowThreeVectorBHS<bit U, bits<4> opc, string asm,
4707                                     Intrinsic IntOp> {
4708   def v8i16_v8i8   : BaseSIMDDifferentThreeVector<U, 0b000, opc,
4709                                                   V64, V128, V128,
4710                                                   asm, ".8b", ".8h", ".8h",
4711      [(set (v8i8 V64:$Rd), (IntOp (v8i16 V128:$Rn), (v8i16 V128:$Rm)))]>;
4712   def v8i16_v16i8  : BaseSIMDDifferentThreeVectorTied<U, 0b001, opc,
4713                                                   V128, V128, V128,
4714                                                   asm#"2", ".16b", ".8h", ".8h",
4715      []>;
4716   def v4i32_v4i16  : BaseSIMDDifferentThreeVector<U, 0b010, opc,
4717                                                   V64, V128, V128,
4718                                                   asm, ".4h", ".4s", ".4s",
4719      [(set (v4i16 V64:$Rd), (IntOp (v4i32 V128:$Rn), (v4i32 V128:$Rm)))]>;
4720   def v4i32_v8i16  : BaseSIMDDifferentThreeVectorTied<U, 0b011, opc,
4721                                                   V128, V128, V128,
4722                                                   asm#"2", ".8h", ".4s", ".4s",
4723      []>;
4724   def v2i64_v2i32  : BaseSIMDDifferentThreeVector<U, 0b100, opc,
4725                                                   V64, V128, V128,
4726                                                   asm, ".2s", ".2d", ".2d",
4727      [(set (v2i32 V64:$Rd), (IntOp (v2i64 V128:$Rn), (v2i64 V128:$Rm)))]>;
4728   def v2i64_v4i32  : BaseSIMDDifferentThreeVectorTied<U, 0b101, opc,
4729                                                   V128, V128, V128,
4730                                                   asm#"2", ".4s", ".2d", ".2d",
4731      []>;
4732
4733
4734   // Patterns for the '2' variants involve INSERT_SUBREG, which you can't put in
4735   // a version attached to an instruction.
4736   def : Pat<(concat_vectors (v8i8 V64:$Rd), (IntOp (v8i16 V128:$Rn),
4737                                                    (v8i16 V128:$Rm))),
4738             (!cast<Instruction>(NAME # "v8i16_v16i8")
4739                 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4740                 V128:$Rn, V128:$Rm)>;
4741   def : Pat<(concat_vectors (v4i16 V64:$Rd), (IntOp (v4i32 V128:$Rn),
4742                                                     (v4i32 V128:$Rm))),
4743             (!cast<Instruction>(NAME # "v4i32_v8i16")
4744                 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4745                 V128:$Rn, V128:$Rm)>;
4746   def : Pat<(concat_vectors (v2i32 V64:$Rd), (IntOp (v2i64 V128:$Rn),
4747                                                     (v2i64 V128:$Rm))),
4748             (!cast<Instruction>(NAME # "v2i64_v4i32")
4749                 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
4750                 V128:$Rn, V128:$Rm)>;
4751 }
4752
4753 multiclass SIMDDifferentThreeVectorBD<bit U, bits<4> opc, string asm,
4754                                       Intrinsic IntOp> {
4755   def v8i8   : BaseSIMDDifferentThreeVector<U, 0b000, opc,
4756                                             V128, V64, V64,
4757                                             asm, ".8h", ".8b", ".8b",
4758       [(set (v8i16 V128:$Rd), (IntOp (v8i8 V64:$Rn), (v8i8 V64:$Rm)))]>;
4759   def v16i8  : BaseSIMDDifferentThreeVector<U, 0b001, opc,
4760                                             V128, V128, V128,
4761                                             asm#"2", ".8h", ".16b", ".16b", []>;
4762   let Predicates = [HasCrypto] in {
4763     def v1i64  : BaseSIMDDifferentThreeVector<U, 0b110, opc,
4764                                               V128, V64, V64,
4765                                               asm, ".1q", ".1d", ".1d", []>;
4766     def v2i64  : BaseSIMDDifferentThreeVector<U, 0b111, opc,
4767                                               V128, V128, V128,
4768                                               asm#"2", ".1q", ".2d", ".2d", []>;
4769   }
4770
4771   def : Pat<(v8i16 (IntOp (v8i8 (extract_high_v16i8 V128:$Rn)),
4772                           (v8i8 (extract_high_v16i8 V128:$Rm)))),
4773       (!cast<Instruction>(NAME#"v16i8") V128:$Rn, V128:$Rm)>;
4774 }
4775
4776 multiclass SIMDLongThreeVectorHS<bit U, bits<4> opc, string asm,
4777                                  SDPatternOperator OpNode> {
4778   def v4i16_v4i32  : BaseSIMDDifferentThreeVector<U, 0b010, opc,
4779                                                   V128, V64, V64,
4780                                                   asm, ".4s", ".4h", ".4h",
4781       [(set (v4i32 V128:$Rd), (OpNode (v4i16 V64:$Rn), (v4i16 V64:$Rm)))]>;
4782   def v8i16_v4i32  : BaseSIMDDifferentThreeVector<U, 0b011, opc,
4783                                                   V128, V128, V128,
4784                                                   asm#"2", ".4s", ".8h", ".8h",
4785       [(set (v4i32 V128:$Rd), (OpNode (extract_high_v8i16 V128:$Rn),
4786                                       (extract_high_v8i16 V128:$Rm)))]>;
4787   def v2i32_v2i64  : BaseSIMDDifferentThreeVector<U, 0b100, opc,
4788                                                   V128, V64, V64,
4789                                                   asm, ".2d", ".2s", ".2s",
4790       [(set (v2i64 V128:$Rd), (OpNode (v2i32 V64:$Rn), (v2i32 V64:$Rm)))]>;
4791   def v4i32_v2i64  : BaseSIMDDifferentThreeVector<U, 0b101, opc,
4792                                                   V128, V128, V128,
4793                                                   asm#"2", ".2d", ".4s", ".4s",
4794       [(set (v2i64 V128:$Rd), (OpNode (extract_high_v4i32 V128:$Rn),
4795                                       (extract_high_v4i32 V128:$Rm)))]>;
4796 }
4797
4798 multiclass SIMDLongThreeVectorBHSabdl<bit U, bits<4> opc, string asm,
4799                                   SDPatternOperator OpNode = null_frag> {
4800   def v8i8_v8i16   : BaseSIMDDifferentThreeVector<U, 0b000, opc,
4801                                                   V128, V64, V64,
4802                                                   asm, ".8h", ".8b", ".8b",
4803       [(set (v8i16 V128:$Rd),
4804             (zext (v8i8 (OpNode (v8i8 V64:$Rn), (v8i8 V64:$Rm)))))]>;
4805   def v16i8_v8i16  : BaseSIMDDifferentThreeVector<U, 0b001, opc,
4806                                                  V128, V128, V128,
4807                                                  asm#"2", ".8h", ".16b", ".16b",
4808       [(set (v8i16 V128:$Rd),
4809             (zext (v8i8 (OpNode (extract_high_v16i8 V128:$Rn),
4810                                 (extract_high_v16i8 V128:$Rm)))))]>;
4811   def v4i16_v4i32  : BaseSIMDDifferentThreeVector<U, 0b010, opc,
4812                                                   V128, V64, V64,
4813                                                   asm, ".4s", ".4h", ".4h",
4814       [(set (v4i32 V128:$Rd),
4815             (zext (v4i16 (OpNode (v4i16 V64:$Rn), (v4i16 V64:$Rm)))))]>;
4816   def v8i16_v4i32  : BaseSIMDDifferentThreeVector<U, 0b011, opc,
4817                                                   V128, V128, V128,
4818                                                   asm#"2", ".4s", ".8h", ".8h",
4819       [(set (v4i32 V128:$Rd),
4820             (zext (v4i16 (OpNode (extract_high_v8i16 V128:$Rn),
4821                                   (extract_high_v8i16 V128:$Rm)))))]>;
4822   def v2i32_v2i64  : BaseSIMDDifferentThreeVector<U, 0b100, opc,
4823                                                   V128, V64, V64,
4824                                                   asm, ".2d", ".2s", ".2s",
4825       [(set (v2i64 V128:$Rd),
4826             (zext (v2i32 (OpNode (v2i32 V64:$Rn), (v2i32 V64:$Rm)))))]>;
4827   def v4i32_v2i64  : BaseSIMDDifferentThreeVector<U, 0b101, opc,
4828                                                   V128, V128, V128,
4829                                                   asm#"2", ".2d", ".4s", ".4s",
4830       [(set (v2i64 V128:$Rd),
4831             (zext (v2i32 (OpNode (extract_high_v4i32 V128:$Rn),
4832                                  (extract_high_v4i32 V128:$Rm)))))]>;
4833 }
4834
4835 multiclass SIMDLongThreeVectorTiedBHSabal<bit U, bits<4> opc,
4836                                           string asm,
4837                                           SDPatternOperator OpNode> {
4838   def v8i8_v8i16   : BaseSIMDDifferentThreeVectorTied<U, 0b000, opc,
4839                                                   V128, V64, V64,
4840                                                   asm, ".8h", ".8b", ".8b",
4841     [(set (v8i16 V128:$dst),
4842           (add (v8i16 V128:$Rd),
4843                (zext (v8i8 (OpNode (v8i8 V64:$Rn), (v8i8 V64:$Rm))))))]>;
4844   def v16i8_v8i16  : BaseSIMDDifferentThreeVectorTied<U, 0b001, opc,
4845                                                  V128, V128, V128,
4846                                                  asm#"2", ".8h", ".16b", ".16b",
4847     [(set (v8i16 V128:$dst),
4848           (add (v8i16 V128:$Rd),
4849                (zext (v8i8 (OpNode (extract_high_v16i8 V128:$Rn),
4850                                    (extract_high_v16i8 V128:$Rm))))))]>;
4851   def v4i16_v4i32  : BaseSIMDDifferentThreeVectorTied<U, 0b010, opc,
4852                                                   V128, V64, V64,
4853                                                   asm, ".4s", ".4h", ".4h",
4854     [(set (v4i32 V128:$dst),
4855           (add (v4i32 V128:$Rd),
4856                (zext (v4i16 (OpNode (v4i16 V64:$Rn), (v4i16 V64:$Rm))))))]>;
4857   def v8i16_v4i32  : BaseSIMDDifferentThreeVectorTied<U, 0b011, opc,
4858                                                   V128, V128, V128,
4859                                                   asm#"2", ".4s", ".8h", ".8h",
4860     [(set (v4i32 V128:$dst),
4861           (add (v4i32 V128:$Rd),
4862                (zext (v4i16 (OpNode (extract_high_v8i16 V128:$Rn),
4863                                     (extract_high_v8i16 V128:$Rm))))))]>;
4864   def v2i32_v2i64  : BaseSIMDDifferentThreeVectorTied<U, 0b100, opc,
4865                                                   V128, V64, V64,
4866                                                   asm, ".2d", ".2s", ".2s",
4867     [(set (v2i64 V128:$dst),
4868           (add (v2i64 V128:$Rd),
4869                (zext (v2i32 (OpNode (v2i32 V64:$Rn), (v2i32 V64:$Rm))))))]>;
4870   def v4i32_v2i64  : BaseSIMDDifferentThreeVectorTied<U, 0b101, opc,
4871                                                   V128, V128, V128,
4872                                                   asm#"2", ".2d", ".4s", ".4s",
4873     [(set (v2i64 V128:$dst),
4874           (add (v2i64 V128:$Rd),
4875                (zext (v2i32 (OpNode (extract_high_v4i32 V128:$Rn),
4876                                     (extract_high_v4i32 V128:$Rm))))))]>;
4877 }
4878
4879 multiclass SIMDLongThreeVectorBHS<bit U, bits<4> opc, string asm,
4880                                   SDPatternOperator OpNode = null_frag> {
4881   def v8i8_v8i16   : BaseSIMDDifferentThreeVector<U, 0b000, opc,
4882                                                   V128, V64, V64,
4883                                                   asm, ".8h", ".8b", ".8b",
4884       [(set (v8i16 V128:$Rd), (OpNode (v8i8 V64:$Rn), (v8i8 V64:$Rm)))]>;
4885   def v16i8_v8i16  : BaseSIMDDifferentThreeVector<U, 0b001, opc,
4886                                                  V128, V128, V128,
4887                                                  asm#"2", ".8h", ".16b", ".16b",
4888       [(set (v8i16 V128:$Rd), (OpNode (extract_high_v16i8 V128:$Rn),
4889                                       (extract_high_v16i8 V128:$Rm)))]>;
4890   def v4i16_v4i32  : BaseSIMDDifferentThreeVector<U, 0b010, opc,
4891                                                   V128, V64, V64,
4892                                                   asm, ".4s", ".4h", ".4h",
4893       [(set (v4i32 V128:$Rd), (OpNode (v4i16 V64:$Rn), (v4i16 V64:$Rm)))]>;
4894   def v8i16_v4i32  : BaseSIMDDifferentThreeVector<U, 0b011, opc,
4895                                                   V128, V128, V128,
4896                                                   asm#"2", ".4s", ".8h", ".8h",
4897       [(set (v4i32 V128:$Rd), (OpNode (extract_high_v8i16 V128:$Rn),
4898                                       (extract_high_v8i16 V128:$Rm)))]>;
4899   def v2i32_v2i64  : BaseSIMDDifferentThreeVector<U, 0b100, opc,
4900                                                   V128, V64, V64,
4901                                                   asm, ".2d", ".2s", ".2s",
4902       [(set (v2i64 V128:$Rd), (OpNode (v2i32 V64:$Rn), (v2i32 V64:$Rm)))]>;
4903   def v4i32_v2i64  : BaseSIMDDifferentThreeVector<U, 0b101, opc,
4904                                                   V128, V128, V128,
4905                                                   asm#"2", ".2d", ".4s", ".4s",
4906       [(set (v2i64 V128:$Rd), (OpNode (extract_high_v4i32 V128:$Rn),
4907                                       (extract_high_v4i32 V128:$Rm)))]>;
4908 }
4909
4910 multiclass SIMDLongThreeVectorTiedBHS<bit U, bits<4> opc,
4911                                       string asm,
4912                                       SDPatternOperator OpNode> {
4913   def v8i8_v8i16   : BaseSIMDDifferentThreeVectorTied<U, 0b000, opc,
4914                                                   V128, V64, V64,
4915                                                   asm, ".8h", ".8b", ".8b",
4916     [(set (v8i16 V128:$dst),
4917           (OpNode (v8i16 V128:$Rd), (v8i8 V64:$Rn), (v8i8 V64:$Rm)))]>;
4918   def v16i8_v8i16  : BaseSIMDDifferentThreeVectorTied<U, 0b001, opc,
4919                                                  V128, V128, V128,
4920                                                  asm#"2", ".8h", ".16b", ".16b",
4921     [(set (v8i16 V128:$dst),
4922           (OpNode (v8i16 V128:$Rd),
4923                   (extract_high_v16i8 V128:$Rn),
4924                   (extract_high_v16i8 V128:$Rm)))]>;
4925   def v4i16_v4i32  : BaseSIMDDifferentThreeVectorTied<U, 0b010, opc,
4926                                                   V128, V64, V64,
4927                                                   asm, ".4s", ".4h", ".4h",
4928     [(set (v4i32 V128:$dst),
4929           (OpNode (v4i32 V128:$Rd), (v4i16 V64:$Rn), (v4i16 V64:$Rm)))]>;
4930   def v8i16_v4i32  : BaseSIMDDifferentThreeVectorTied<U, 0b011, opc,
4931                                                   V128, V128, V128,
4932                                                   asm#"2", ".4s", ".8h", ".8h",
4933     [(set (v4i32 V128:$dst),
4934           (OpNode (v4i32 V128:$Rd),
4935                   (extract_high_v8i16 V128:$Rn),
4936                   (extract_high_v8i16 V128:$Rm)))]>;
4937   def v2i32_v2i64  : BaseSIMDDifferentThreeVectorTied<U, 0b100, opc,
4938                                                   V128, V64, V64,
4939                                                   asm, ".2d", ".2s", ".2s",
4940     [(set (v2i64 V128:$dst),
4941           (OpNode (v2i64 V128:$Rd), (v2i32 V64:$Rn), (v2i32 V64:$Rm)))]>;
4942   def v4i32_v2i64  : BaseSIMDDifferentThreeVectorTied<U, 0b101, opc,
4943                                                   V128, V128, V128,
4944                                                   asm#"2", ".2d", ".4s", ".4s",
4945     [(set (v2i64 V128:$dst),
4946           (OpNode (v2i64 V128:$Rd),
4947                   (extract_high_v4i32 V128:$Rn),
4948                   (extract_high_v4i32 V128:$Rm)))]>;
4949 }
4950
4951 multiclass SIMDLongThreeVectorSQDMLXTiedHS<bit U, bits<4> opc, string asm,
4952                                            SDPatternOperator Accum> {
4953   def v4i16_v4i32  : BaseSIMDDifferentThreeVectorTied<U, 0b010, opc,
4954                                                   V128, V64, V64,
4955                                                   asm, ".4s", ".4h", ".4h",
4956     [(set (v4i32 V128:$dst),
4957           (Accum (v4i32 V128:$Rd),
4958                  (v4i32 (int_arm64_neon_sqdmull (v4i16 V64:$Rn),
4959                                                 (v4i16 V64:$Rm)))))]>;
4960   def v8i16_v4i32  : BaseSIMDDifferentThreeVectorTied<U, 0b011, opc,
4961                                                   V128, V128, V128,
4962                                                   asm#"2", ".4s", ".8h", ".8h",
4963     [(set (v4i32 V128:$dst),
4964           (Accum (v4i32 V128:$Rd),
4965                  (v4i32 (int_arm64_neon_sqdmull (extract_high_v8i16 V128:$Rn),
4966                                             (extract_high_v8i16 V128:$Rm)))))]>;
4967   def v2i32_v2i64  : BaseSIMDDifferentThreeVectorTied<U, 0b100, opc,
4968                                                   V128, V64, V64,
4969                                                   asm, ".2d", ".2s", ".2s",
4970     [(set (v2i64 V128:$dst),
4971           (Accum (v2i64 V128:$Rd),
4972                  (v2i64 (int_arm64_neon_sqdmull (v2i32 V64:$Rn),
4973                                                 (v2i32 V64:$Rm)))))]>;
4974   def v4i32_v2i64  : BaseSIMDDifferentThreeVectorTied<U, 0b101, opc,
4975                                                   V128, V128, V128,
4976                                                   asm#"2", ".2d", ".4s", ".4s",
4977     [(set (v2i64 V128:$dst),
4978           (Accum (v2i64 V128:$Rd),
4979                  (v2i64 (int_arm64_neon_sqdmull (extract_high_v4i32 V128:$Rn),
4980                                             (extract_high_v4i32 V128:$Rm)))))]>;
4981 }
4982
4983 multiclass SIMDWideThreeVectorBHS<bit U, bits<4> opc, string asm,
4984                                   SDPatternOperator OpNode> {
4985   def v8i8_v8i16   : BaseSIMDDifferentThreeVector<U, 0b000, opc,
4986                                                   V128, V128, V64,
4987                                                   asm, ".8h", ".8h", ".8b",
4988        [(set (v8i16 V128:$Rd), (OpNode (v8i16 V128:$Rn), (v8i8 V64:$Rm)))]>;
4989   def v16i8_v8i16  : BaseSIMDDifferentThreeVector<U, 0b001, opc,
4990                                                   V128, V128, V128,
4991                                                   asm#"2", ".8h", ".8h", ".16b",
4992        [(set (v8i16 V128:$Rd), (OpNode (v8i16 V128:$Rn),
4993                                        (extract_high_v16i8 V128:$Rm)))]>;
4994   def v4i16_v4i32  : BaseSIMDDifferentThreeVector<U, 0b010, opc,
4995                                                   V128, V128, V64,
4996                                                   asm, ".4s", ".4s", ".4h",
4997        [(set (v4i32 V128:$Rd), (OpNode (v4i32 V128:$Rn), (v4i16 V64:$Rm)))]>;
4998   def v8i16_v4i32  : BaseSIMDDifferentThreeVector<U, 0b011, opc,
4999                                                   V128, V128, V128,
5000                                                   asm#"2", ".4s", ".4s", ".8h",
5001        [(set (v4i32 V128:$Rd), (OpNode (v4i32 V128:$Rn),
5002                                        (extract_high_v8i16 V128:$Rm)))]>;
5003   def v2i32_v2i64  : BaseSIMDDifferentThreeVector<U, 0b100, opc,
5004                                                   V128, V128, V64,
5005                                                   asm, ".2d", ".2d", ".2s",
5006        [(set (v2i64 V128:$Rd), (OpNode (v2i64 V128:$Rn), (v2i32 V64:$Rm)))]>;
5007   def v4i32_v2i64  : BaseSIMDDifferentThreeVector<U, 0b101, opc,
5008                                                   V128, V128, V128,
5009                                                   asm#"2", ".2d", ".2d", ".4s",
5010        [(set (v2i64 V128:$Rd), (OpNode (v2i64 V128:$Rn),
5011                                        (extract_high_v4i32 V128:$Rm)))]>;
5012 }
5013
5014 //----------------------------------------------------------------------------
5015 // AdvSIMD bitwise extract from vector
5016 //----------------------------------------------------------------------------
5017
5018 class BaseSIMDBitwiseExtract<bit size, RegisterOperand regtype, ValueType vty,
5019                              string asm, string kind>
5020   : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm, i32imm:$imm), asm,
5021       "{\t$Rd" # kind # ", $Rn" # kind # ", $Rm" # kind # ", $imm" #
5022       "|" # kind # "\t$Rd, $Rn, $Rm, $imm}", "",
5023       [(set (vty regtype:$Rd),
5024             (ARM64ext regtype:$Rn, regtype:$Rm, (i32 imm:$imm)))]>,
5025     Sched<[WriteV]> {
5026   bits<5> Rd;
5027   bits<5> Rn;
5028   bits<5> Rm;
5029   bits<4> imm;
5030   let Inst{31}    = 0;
5031   let Inst{30}    = size;
5032   let Inst{29-21} = 0b101110000;
5033   let Inst{20-16} = Rm;
5034   let Inst{15}    = 0;
5035   let Inst{14-11} = imm;
5036   let Inst{10}    = 0;
5037   let Inst{9-5}   = Rn;
5038   let Inst{4-0}   = Rd;
5039 }
5040
5041
5042 multiclass SIMDBitwiseExtract<string asm> {
5043   def v8i8  : BaseSIMDBitwiseExtract<0, V64, v8i8, asm, ".8b"> {
5044     let imm{3} = 0;
5045   }
5046   def v16i8 : BaseSIMDBitwiseExtract<1, V128, v16i8, asm, ".16b">;
5047 }
5048
5049 //----------------------------------------------------------------------------
5050 // AdvSIMD zip vector
5051 //----------------------------------------------------------------------------
5052
5053 class BaseSIMDZipVector<bits<3> size, bits<3> opc, RegisterOperand regtype,
5054                         string asm, string kind, SDNode OpNode, ValueType valty>
5055   : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm), asm,
5056       "{\t$Rd" # kind # ", $Rn" # kind # ", $Rm" # kind #
5057       "|" # kind # "\t$Rd, $Rn, $Rm}", "",
5058       [(set (valty regtype:$Rd), (OpNode regtype:$Rn, regtype:$Rm))]>,
5059     Sched<[WriteV]> {
5060   bits<5> Rd;
5061   bits<5> Rn;
5062   bits<5> Rm;
5063   let Inst{31}    = 0;
5064   let Inst{30}    = size{0};
5065   let Inst{29-24} = 0b001110;
5066   let Inst{23-22} = size{2-1};
5067   let Inst{21}    = 0;
5068   let Inst{20-16} = Rm;
5069   let Inst{15}    = 0;
5070   let Inst{14-12} = opc;
5071   let Inst{11-10} = 0b10;
5072   let Inst{9-5}   = Rn;
5073   let Inst{4-0}   = Rd;
5074 }
5075
5076 multiclass SIMDZipVector<bits<3>opc, string asm,
5077                          SDNode OpNode> {
5078   def v8i8   : BaseSIMDZipVector<0b000, opc, V64,
5079       asm, ".8b", OpNode, v8i8>;
5080   def v16i8  : BaseSIMDZipVector<0b001, opc, V128,
5081       asm, ".16b", OpNode, v16i8>;
5082   def v4i16  : BaseSIMDZipVector<0b010, opc, V64,
5083       asm, ".4h", OpNode, v4i16>;
5084   def v8i16  : BaseSIMDZipVector<0b011, opc, V128,
5085       asm, ".8h", OpNode, v8i16>;
5086   def v2i32  : BaseSIMDZipVector<0b100, opc, V64,
5087       asm, ".2s", OpNode, v2i32>;
5088   def v4i32  : BaseSIMDZipVector<0b101, opc, V128,
5089       asm, ".4s", OpNode, v4i32>;
5090   def v2i64  : BaseSIMDZipVector<0b111, opc, V128,
5091       asm, ".2d", OpNode, v2i64>;
5092
5093   def : Pat<(v2f32 (OpNode V64:$Rn, V64:$Rm)),
5094         (!cast<Instruction>(NAME#"v2i32") V64:$Rn, V64:$Rm)>;
5095   def : Pat<(v4f32 (OpNode V128:$Rn, V128:$Rm)),
5096         (!cast<Instruction>(NAME#"v4i32") V128:$Rn, V128:$Rm)>;
5097   def : Pat<(v2f64 (OpNode V128:$Rn, V128:$Rm)),
5098         (!cast<Instruction>(NAME#"v2i64") V128:$Rn, V128:$Rm)>;
5099 }
5100
5101 //----------------------------------------------------------------------------
5102 // AdvSIMD three register scalar instructions
5103 //----------------------------------------------------------------------------
5104
5105 let mayStore = 0, mayLoad = 0, hasSideEffects = 0 in
5106 class BaseSIMDThreeScalar<bit U, bits<2> size, bits<5> opcode,
5107                         RegisterClass regtype, string asm,
5108                         list<dag> pattern>
5109   : I<(outs regtype:$Rd), (ins regtype:$Rn, regtype:$Rm), asm,
5110       "\t$Rd, $Rn, $Rm", "", pattern>,
5111     Sched<[WriteV]> {
5112   bits<5> Rd;
5113   bits<5> Rn;
5114   bits<5> Rm;
5115   let Inst{31-30} = 0b01;
5116   let Inst{29}    = U;
5117   let Inst{28-24} = 0b11110;
5118   let Inst{23-22} = size;
5119   let Inst{21}    = 1;
5120   let Inst{20-16} = Rm;
5121   let Inst{15-11} = opcode;
5122   let Inst{10}    = 1;
5123   let Inst{9-5}   = Rn;
5124   let Inst{4-0}   = Rd;
5125 }
5126
5127 multiclass SIMDThreeScalarD<bit U, bits<5> opc, string asm,
5128                             SDPatternOperator OpNode> {
5129   def v1i64  : BaseSIMDThreeScalar<U, 0b11, opc, FPR64, asm,
5130     [(set (v1i64 FPR64:$Rd), (OpNode (v1i64 FPR64:$Rn), (v1i64 FPR64:$Rm)))]>;
5131 }
5132
5133 multiclass SIMDThreeScalarBHSD<bit U, bits<5> opc, string asm,
5134                                SDPatternOperator OpNode> {
5135   def v1i64  : BaseSIMDThreeScalar<U, 0b11, opc, FPR64, asm,
5136     [(set (v1i64 FPR64:$Rd), (OpNode (v1i64 FPR64:$Rn), (v1i64 FPR64:$Rm)))]>;
5137   def v1i32  : BaseSIMDThreeScalar<U, 0b10, opc, FPR32, asm, []>;
5138   def v1i16  : BaseSIMDThreeScalar<U, 0b01, opc, FPR16, asm, []>;
5139   def v1i8   : BaseSIMDThreeScalar<U, 0b00, opc, FPR8 , asm, []>;
5140
5141   def : Pat<(i64 (OpNode (i64 FPR64:$Rn), (i64 FPR64:$Rm))),
5142             (!cast<Instruction>(NAME#"v1i64") FPR64:$Rn, FPR64:$Rm)>;
5143   def : Pat<(i32 (OpNode (i32 FPR32:$Rn), (i32 FPR32:$Rm))),
5144             (!cast<Instruction>(NAME#"v1i32") FPR32:$Rn, FPR32:$Rm)>;
5145 }
5146
5147 multiclass SIMDThreeScalarHS<bit U, bits<5> opc, string asm,
5148                              SDPatternOperator OpNode> {
5149   def v1i32  : BaseSIMDThreeScalar<U, 0b10, opc, FPR32, asm,
5150                              [(set FPR32:$Rd, (OpNode FPR32:$Rn, FPR32:$Rm))]>;
5151   def v1i16  : BaseSIMDThreeScalar<U, 0b01, opc, FPR16, asm, []>;
5152 }
5153
5154 multiclass SIMDThreeScalarSD<bit U, bit S, bits<5> opc, string asm,
5155                              SDPatternOperator OpNode = null_frag> {
5156   let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
5157     def #NAME#64 : BaseSIMDThreeScalar<U, {S,1}, opc, FPR64, asm,
5158       [(set (f64 FPR64:$Rd), (OpNode (f64 FPR64:$Rn), (f64 FPR64:$Rm)))]>;
5159     def #NAME#32 : BaseSIMDThreeScalar<U, {S,0}, opc, FPR32, asm,
5160       [(set FPR32:$Rd, (OpNode FPR32:$Rn, FPR32:$Rm))]>;
5161   }
5162
5163   def : Pat<(v1f64 (OpNode (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
5164             (!cast<Instruction>(NAME # "64") FPR64:$Rn, FPR64:$Rm)>;
5165 }
5166
5167 multiclass SIMDThreeScalarFPCmp<bit U, bit S, bits<5> opc, string asm,
5168                                 SDPatternOperator OpNode = null_frag> {
5169   let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
5170     def #NAME#64 : BaseSIMDThreeScalar<U, {S,1}, opc, FPR64, asm,
5171       [(set (i64 FPR64:$Rd), (OpNode (f64 FPR64:$Rn), (f64 FPR64:$Rm)))]>;
5172     def #NAME#32 : BaseSIMDThreeScalar<U, {S,0}, opc, FPR32, asm,
5173       [(set (i32 FPR32:$Rd), (OpNode (f32 FPR32:$Rn), (f32 FPR32:$Rm)))]>;
5174   }
5175
5176   def : Pat<(v1i64 (OpNode (v1f64 FPR64:$Rn), (v1f64 FPR64:$Rm))),
5177             (!cast<Instruction>(NAME # "64") FPR64:$Rn, FPR64:$Rm)>;
5178 }
5179
5180 class BaseSIMDThreeScalarMixed<bit U, bits<2> size, bits<5> opcode,
5181               dag oops, dag iops, string asm, string cstr, list<dag> pat>
5182   : I<oops, iops, asm,
5183       "\t$Rd, $Rn, $Rm", cstr, pat>,
5184     Sched<[WriteV]> {
5185   bits<5> Rd;
5186   bits<5> Rn;
5187   bits<5> Rm;
5188   let Inst{31-30} = 0b01;
5189   let Inst{29}    = U;
5190   let Inst{28-24} = 0b11110;
5191   let Inst{23-22} = size;
5192   let Inst{21}    = 1;
5193   let Inst{20-16} = Rm;
5194   let Inst{15-11} = opcode;
5195   let Inst{10}    = 0;
5196   let Inst{9-5}   = Rn;
5197   let Inst{4-0}   = Rd;
5198 }
5199
5200 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
5201 multiclass SIMDThreeScalarMixedHS<bit U, bits<5> opc, string asm,
5202                                   SDPatternOperator OpNode = null_frag> {
5203   def i16  : BaseSIMDThreeScalarMixed<U, 0b01, opc,
5204                                       (outs FPR32:$Rd),
5205                                       (ins FPR16:$Rn, FPR16:$Rm), asm, "", []>;
5206   def i32  : BaseSIMDThreeScalarMixed<U, 0b10, opc,
5207                                       (outs FPR64:$Rd),
5208                                       (ins FPR32:$Rn, FPR32:$Rm), asm, "",
5209             [(set (i64 FPR64:$Rd), (OpNode (i32 FPR32:$Rn), (i32 FPR32:$Rm)))]>;
5210 }
5211
5212 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
5213 multiclass SIMDThreeScalarMixedTiedHS<bit U, bits<5> opc, string asm,
5214                                   SDPatternOperator OpNode = null_frag> {
5215   def i16  : BaseSIMDThreeScalarMixed<U, 0b01, opc,
5216                                       (outs FPR32:$dst),
5217                                       (ins FPR32:$Rd, FPR16:$Rn, FPR16:$Rm),
5218                                       asm, "$Rd = $dst", []>;
5219   def i32  : BaseSIMDThreeScalarMixed<U, 0b10, opc,
5220                                       (outs FPR64:$dst),
5221                                       (ins FPR64:$Rd, FPR32:$Rn, FPR32:$Rm),
5222                                       asm, "$Rd = $dst",
5223             [(set (i64 FPR64:$dst),
5224                   (OpNode (i64 FPR64:$Rd), (i32 FPR32:$Rn), (i32 FPR32:$Rm)))]>;
5225 }
5226
5227 //----------------------------------------------------------------------------
5228 // AdvSIMD two register scalar instructions
5229 //----------------------------------------------------------------------------
5230
5231 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
5232 class BaseSIMDTwoScalar<bit U, bits<2> size, bits<5> opcode,
5233                         RegisterClass regtype, RegisterClass regtype2,
5234                         string asm, list<dag> pat>
5235   : I<(outs regtype:$Rd), (ins regtype2:$Rn), asm,
5236       "\t$Rd, $Rn", "", pat>,
5237     Sched<[WriteV]> {
5238   bits<5> Rd;
5239   bits<5> Rn;
5240   let Inst{31-30} = 0b01;
5241   let Inst{29}    = U;
5242   let Inst{28-24} = 0b11110;
5243   let Inst{23-22} = size;
5244   let Inst{21-17} = 0b10000;
5245   let Inst{16-12} = opcode;
5246   let Inst{11-10} = 0b10;
5247   let Inst{9-5}   = Rn;
5248   let Inst{4-0}   = Rd;
5249 }
5250
5251 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
5252 class BaseSIMDTwoScalarTied<bit U, bits<2> size, bits<5> opcode,
5253                         RegisterClass regtype, RegisterClass regtype2,
5254                         string asm, list<dag> pat>
5255   : I<(outs regtype:$dst), (ins regtype:$Rd, regtype2:$Rn), asm,
5256       "\t$Rd, $Rn", "$Rd = $dst", pat>,
5257     Sched<[WriteV]> {
5258   bits<5> Rd;
5259   bits<5> Rn;
5260   let Inst{31-30} = 0b01;
5261   let Inst{29}    = U;
5262   let Inst{28-24} = 0b11110;
5263   let Inst{23-22} = size;
5264   let Inst{21-17} = 0b10000;
5265   let Inst{16-12} = opcode;
5266   let Inst{11-10} = 0b10;
5267   let Inst{9-5}   = Rn;
5268   let Inst{4-0}   = Rd;
5269 }
5270
5271
5272 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
5273 class BaseSIMDCmpTwoScalar<bit U, bits<2> size, bits<5> opcode,
5274                         RegisterClass regtype, string asm, string zero>
5275   : I<(outs regtype:$Rd), (ins regtype:$Rn), asm,
5276       "\t$Rd, $Rn, #" # zero, "", []>,
5277     Sched<[WriteV]> {
5278   bits<5> Rd;
5279   bits<5> Rn;
5280   let Inst{31-30} = 0b01;
5281   let Inst{29}    = U;
5282   let Inst{28-24} = 0b11110;
5283   let Inst{23-22} = size;
5284   let Inst{21-17} = 0b10000;
5285   let Inst{16-12} = opcode;
5286   let Inst{11-10} = 0b10;
5287   let Inst{9-5}   = Rn;
5288   let Inst{4-0}   = Rd;
5289 }
5290
5291 class SIMDInexactCvtTwoScalar<bits<5> opcode, string asm>
5292   : I<(outs FPR32:$Rd), (ins FPR64:$Rn), asm, "\t$Rd, $Rn", "",
5293      [(set (f32 FPR32:$Rd), (int_arm64_sisd_fcvtxn (f64 FPR64:$Rn)))]>,
5294     Sched<[WriteV]> {
5295   bits<5> Rd;
5296   bits<5> Rn;
5297   let Inst{31-17} = 0b011111100110000;
5298   let Inst{16-12} = opcode;
5299   let Inst{11-10} = 0b10;
5300   let Inst{9-5}   = Rn;
5301   let Inst{4-0}   = Rd;
5302 }
5303
5304 multiclass SIMDCmpTwoScalarD<bit U, bits<5> opc, string asm,
5305                              SDPatternOperator OpNode> {
5306   def v1i64rz  : BaseSIMDCmpTwoScalar<U, 0b11, opc, FPR64, asm, "0">;
5307
5308   def : Pat<(v1i64 (OpNode FPR64:$Rn)),
5309             (!cast<Instruction>(NAME # v1i64rz) FPR64:$Rn)>;
5310 }
5311
5312 multiclass SIMDCmpTwoScalarSD<bit U, bit S, bits<5> opc, string asm,
5313                               SDPatternOperator OpNode> {
5314   def v1i64rz  : BaseSIMDCmpTwoScalar<U, {S,1}, opc, FPR64, asm, "0.0">;
5315   def v1i32rz  : BaseSIMDCmpTwoScalar<U, {S,0}, opc, FPR32, asm, "0.0">;
5316
5317   def : InstAlias<asm # " $Rd, $Rn, #0",
5318                   (!cast<Instruction>(NAME # v1i64rz) FPR64:$Rd, FPR64:$Rn)>;
5319   def : InstAlias<asm # " $Rd, $Rn, #0",
5320                   (!cast<Instruction>(NAME # v1i32rz) FPR32:$Rd, FPR32:$Rn)>;
5321
5322   def : Pat<(v1i64 (OpNode (v1f64 FPR64:$Rn))),
5323             (!cast<Instruction>(NAME # v1i64rz) FPR64:$Rn)>;
5324 }
5325
5326 multiclass SIMDTwoScalarD<bit U, bits<5> opc, string asm,
5327                           SDPatternOperator OpNode = null_frag> {
5328   def v1i64       : BaseSIMDTwoScalar<U, 0b11, opc, FPR64, FPR64, asm,
5329     [(set (v1i64 FPR64:$Rd), (OpNode (v1i64 FPR64:$Rn)))]>;
5330
5331   def : Pat<(i64 (OpNode (i64 FPR64:$Rn))),
5332             (!cast<Instruction>(NAME # "v1i64") FPR64:$Rn)>;
5333 }
5334
5335 multiclass SIMDTwoScalarSD<bit U, bit S, bits<5> opc, string asm> {
5336   def v1i64       : BaseSIMDTwoScalar<U, {S,1}, opc, FPR64, FPR64, asm,[]>;
5337   def v1i32       : BaseSIMDTwoScalar<U, {S,0}, opc, FPR32, FPR32, asm,[]>;
5338 }
5339
5340 multiclass SIMDTwoScalarCVTSD<bit U, bit S, bits<5> opc, string asm,
5341                               SDPatternOperator OpNode> {
5342   def v1i64 : BaseSIMDTwoScalar<U, {S,1}, opc, FPR64, FPR64, asm,
5343                                 [(set FPR64:$Rd, (OpNode (f64 FPR64:$Rn)))]>;
5344   def v1i32 : BaseSIMDTwoScalar<U, {S,0}, opc, FPR32, FPR32, asm,
5345                                 [(set FPR32:$Rd, (OpNode (f32 FPR32:$Rn)))]>;
5346 }
5347
5348 multiclass SIMDTwoScalarBHSD<bit U, bits<5> opc, string asm,
5349                              SDPatternOperator OpNode = null_frag> {
5350   let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
5351     def v1i64  : BaseSIMDTwoScalar<U, 0b11, opc, FPR64, FPR64, asm,
5352            [(set (i64 FPR64:$Rd), (OpNode (i64 FPR64:$Rn)))]>;
5353     def v1i32  : BaseSIMDTwoScalar<U, 0b10, opc, FPR32, FPR32, asm,
5354            [(set (i32 FPR32:$Rd), (OpNode (i32 FPR32:$Rn)))]>;
5355     def v1i16  : BaseSIMDTwoScalar<U, 0b01, opc, FPR16, FPR16, asm, []>;
5356     def v1i8   : BaseSIMDTwoScalar<U, 0b00, opc, FPR8 , FPR8 , asm, []>;
5357   }
5358
5359   def : Pat<(v1i64 (OpNode (v1i64 FPR64:$Rn))),
5360             (!cast<Instruction>(NAME # v1i64) FPR64:$Rn)>;
5361 }
5362
5363 multiclass SIMDTwoScalarBHSDTied<bit U, bits<5> opc, string asm,
5364                                  Intrinsic OpNode> {
5365   let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
5366     def v1i64  : BaseSIMDTwoScalarTied<U, 0b11, opc, FPR64, FPR64, asm,
5367         [(set (i64 FPR64:$dst), (OpNode (i64 FPR64:$Rd), (i64 FPR64:$Rn)))]>;
5368     def v1i32  : BaseSIMDTwoScalarTied<U, 0b10, opc, FPR32, FPR32, asm,
5369         [(set (i32 FPR32:$dst), (OpNode (i32 FPR32:$Rd), (i32 FPR32:$Rn)))]>;
5370     def v1i16  : BaseSIMDTwoScalarTied<U, 0b01, opc, FPR16, FPR16, asm, []>;
5371     def v1i8   : BaseSIMDTwoScalarTied<U, 0b00, opc, FPR8 , FPR8 , asm, []>;
5372   }
5373
5374   def : Pat<(v1i64 (OpNode (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn))),
5375             (!cast<Instruction>(NAME # v1i64) FPR64:$Rd, FPR64:$Rn)>;
5376 }
5377
5378
5379
5380 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
5381 multiclass SIMDTwoScalarMixedBHS<bit U, bits<5> opc, string asm,
5382                                  SDPatternOperator OpNode = null_frag> {
5383   def v1i32  : BaseSIMDTwoScalar<U, 0b10, opc, FPR32, FPR64, asm,
5384         [(set (i32 FPR32:$Rd), (OpNode (i64 FPR64:$Rn)))]>;
5385   def v1i16  : BaseSIMDTwoScalar<U, 0b01, opc, FPR16, FPR32, asm, []>;
5386   def v1i8   : BaseSIMDTwoScalar<U, 0b00, opc, FPR8 , FPR16, asm, []>;
5387 }
5388
5389 //----------------------------------------------------------------------------
5390 // AdvSIMD scalar pairwise instructions
5391 //----------------------------------------------------------------------------
5392
5393 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
5394 class BaseSIMDPairwiseScalar<bit U, bits<2> size, bits<5> opcode,
5395                         RegisterOperand regtype, RegisterOperand vectype,
5396                         string asm, string kind>
5397   : I<(outs regtype:$Rd), (ins vectype:$Rn), asm,
5398       "{\t$Rd, $Rn" # kind # "|" # kind # "\t$Rd, $Rn}", "", []>,
5399     Sched<[WriteV]> {
5400   bits<5> Rd;
5401   bits<5> Rn;
5402   let Inst{31-30} = 0b01;
5403   let Inst{29}    = U;
5404   let Inst{28-24} = 0b11110;
5405   let Inst{23-22} = size;
5406   let Inst{21-17} = 0b11000;
5407   let Inst{16-12} = opcode;
5408   let Inst{11-10} = 0b10;
5409   let Inst{9-5}   = Rn;
5410   let Inst{4-0}   = Rd;
5411 }
5412
5413 multiclass SIMDPairwiseScalarD<bit U, bits<5> opc, string asm> {
5414   def v2i64p : BaseSIMDPairwiseScalar<U, 0b11, opc, FPR64Op, V128,
5415                                       asm, ".2d">;
5416 }
5417
5418 multiclass SIMDPairwiseScalarSD<bit U, bit S, bits<5> opc, string asm> {
5419   def v2i32p : BaseSIMDPairwiseScalar<U, {S,0}, opc, FPR32Op, V64,
5420                                       asm, ".2s">;
5421   def v2i64p : BaseSIMDPairwiseScalar<U, {S,1}, opc, FPR64Op, V128,
5422                                       asm, ".2d">;
5423 }
5424
5425 //----------------------------------------------------------------------------
5426 // AdvSIMD across lanes instructions
5427 //----------------------------------------------------------------------------
5428
5429 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
5430 class BaseSIMDAcrossLanes<bit Q, bit U, bits<2> size, bits<5> opcode,
5431                           RegisterClass regtype, RegisterOperand vectype,
5432                           string asm, string kind, list<dag> pattern>
5433   : I<(outs regtype:$Rd), (ins vectype:$Rn), asm,
5434       "{\t$Rd, $Rn" # kind # "|" # kind # "\t$Rd, $Rn}", "", pattern>,
5435     Sched<[WriteV]> {
5436   bits<5> Rd;
5437   bits<5> Rn;
5438   let Inst{31}    = 0;
5439   let Inst{30}    = Q;
5440   let Inst{29}    = U;
5441   let Inst{28-24} = 0b01110;
5442   let Inst{23-22} = size;
5443   let Inst{21-17} = 0b11000;
5444   let Inst{16-12} = opcode;
5445   let Inst{11-10} = 0b10;
5446   let Inst{9-5}   = Rn;
5447   let Inst{4-0}   = Rd;
5448 }
5449
5450 multiclass SIMDAcrossLanesBHS<bit U, bits<5> opcode,
5451                               string asm> {
5452   def v8i8v  : BaseSIMDAcrossLanes<0, U, 0b00, opcode, FPR8,  V64,
5453                                    asm, ".8b", []>;
5454   def v16i8v : BaseSIMDAcrossLanes<1, U, 0b00, opcode, FPR8,  V128,
5455                                    asm, ".16b", []>;
5456   def v4i16v : BaseSIMDAcrossLanes<0, U, 0b01, opcode, FPR16, V64,
5457                                    asm, ".4h", []>;
5458   def v8i16v : BaseSIMDAcrossLanes<1, U, 0b01, opcode, FPR16, V128,
5459                                    asm, ".8h", []>;
5460   def v4i32v : BaseSIMDAcrossLanes<1, U, 0b10, opcode, FPR32, V128,
5461                                    asm, ".4s", []>;
5462 }
5463
5464 multiclass SIMDAcrossLanesHSD<bit U, bits<5> opcode, string asm> {
5465   def v8i8v  : BaseSIMDAcrossLanes<0, U, 0b00, opcode, FPR16, V64,
5466                                    asm, ".8b", []>;
5467   def v16i8v : BaseSIMDAcrossLanes<1, U, 0b00, opcode, FPR16, V128,
5468                                    asm, ".16b", []>;
5469   def v4i16v : BaseSIMDAcrossLanes<0, U, 0b01, opcode, FPR32, V64,
5470                                    asm, ".4h", []>;
5471   def v8i16v : BaseSIMDAcrossLanes<1, U, 0b01, opcode, FPR32, V128,
5472                                    asm, ".8h", []>;
5473   def v4i32v : BaseSIMDAcrossLanes<1, U, 0b10, opcode, FPR64, V128,
5474                                    asm, ".4s", []>;
5475 }
5476
5477 multiclass SIMDAcrossLanesS<bits<5> opcode, bit sz1, string asm,
5478                             Intrinsic intOp> {
5479   def v4i32v : BaseSIMDAcrossLanes<1, 1, {sz1, 0}, opcode, FPR32, V128,
5480                                    asm, ".4s",
5481         [(set FPR32:$Rd, (intOp (v4f32 V128:$Rn)))]>;
5482 }
5483
5484 //----------------------------------------------------------------------------
5485 // AdvSIMD INS/DUP instructions
5486 //----------------------------------------------------------------------------
5487
5488 // FIXME: There has got to be a better way to factor these. ugh.
5489
5490 class BaseSIMDInsDup<bit Q, bit op, dag outs, dag ins, string asm,
5491                      string operands, string constraints, list<dag> pattern>
5492   : I<outs, ins, asm, operands, constraints, pattern>,
5493     Sched<[WriteV]> {
5494   bits<5> Rd;
5495   bits<5> Rn;
5496   let Inst{31} = 0;
5497   let Inst{30} = Q;
5498   let Inst{29} = op;
5499   let Inst{28-21} = 0b01110000;
5500   let Inst{15} = 0;
5501   let Inst{10} = 1;
5502   let Inst{9-5} = Rn;
5503   let Inst{4-0} = Rd;
5504 }
5505
5506 class SIMDDupFromMain<bit Q, bits<5> imm5, string size, ValueType vectype,
5507                       RegisterOperand vecreg, RegisterClass regtype>
5508   : BaseSIMDInsDup<Q, 0, (outs vecreg:$Rd), (ins regtype:$Rn), "dup",
5509                    "{\t$Rd" # size # ", $Rn" #
5510                    "|" # size # "\t$Rd, $Rn}", "",
5511                    [(set (vectype vecreg:$Rd), (ARM64dup regtype:$Rn))]> {
5512   let Inst{20-16} = imm5;
5513   let Inst{14-11} = 0b0001;
5514 }
5515
5516 class SIMDDupFromElement<bit Q, string dstkind, string srckind,
5517                          ValueType vectype, ValueType insreg,
5518                          RegisterOperand vecreg, Operand idxtype,
5519                          ValueType elttype, SDNode OpNode>
5520   : BaseSIMDInsDup<Q, 0, (outs vecreg:$Rd), (ins V128:$Rn, idxtype:$idx), "dup",
5521                    "{\t$Rd" # dstkind # ", $Rn" # srckind # "$idx" #
5522                    "|" # dstkind # "\t$Rd, $Rn$idx}", "",
5523                  [(set (vectype vecreg:$Rd),
5524                        (OpNode (insreg V128:$Rn), idxtype:$idx))]> {
5525   let Inst{14-11} = 0b0000;
5526 }
5527
5528 class SIMDDup64FromElement
5529   : SIMDDupFromElement<1, ".2d", ".d", v2i64, v2i64, V128,
5530                        VectorIndexD, i64, ARM64duplane64> {
5531   bits<1> idx;
5532   let Inst{20} = idx;
5533   let Inst{19-16} = 0b1000;
5534 }
5535
5536 class SIMDDup32FromElement<bit Q, string size, ValueType vectype,
5537                            RegisterOperand vecreg>
5538   : SIMDDupFromElement<Q, size, ".s", vectype, v4i32, vecreg,
5539                        VectorIndexS, i64, ARM64duplane32> {
5540   bits<2> idx;
5541   let Inst{20-19} = idx;
5542   let Inst{18-16} = 0b100;
5543 }
5544
5545 class SIMDDup16FromElement<bit Q, string size, ValueType vectype,
5546                            RegisterOperand vecreg>
5547   : SIMDDupFromElement<Q, size, ".h", vectype, v8i16, vecreg,
5548                        VectorIndexH, i64, ARM64duplane16> {
5549   bits<3> idx;
5550   let Inst{20-18} = idx;
5551   let Inst{17-16} = 0b10;
5552 }
5553
5554 class SIMDDup8FromElement<bit Q, string size, ValueType vectype,
5555                           RegisterOperand vecreg>
5556   : SIMDDupFromElement<Q, size, ".b", vectype, v16i8, vecreg,
5557                        VectorIndexB, i64, ARM64duplane8> {
5558   bits<4> idx;
5559   let Inst{20-17} = idx;
5560   let Inst{16} = 1;
5561 }
5562
5563 class BaseSIMDMov<bit Q, string size, bits<4> imm4, RegisterClass regtype,
5564                   Operand idxtype, string asm, list<dag> pattern>
5565   : BaseSIMDInsDup<Q, 0, (outs regtype:$Rd), (ins V128:$Rn, idxtype:$idx), asm,
5566                    "{\t$Rd, $Rn" # size # "$idx" #
5567                    "|" # size # "\t$Rd, $Rn$idx}", "", pattern> {
5568   let Inst{14-11} = imm4;
5569 }
5570
5571 class SIMDSMov<bit Q, string size, RegisterClass regtype,
5572                Operand idxtype>
5573   : BaseSIMDMov<Q, size, 0b0101, regtype, idxtype, "smov", []>;
5574 class SIMDUMov<bit Q, string size, ValueType vectype, RegisterClass regtype,
5575                Operand idxtype>
5576   : BaseSIMDMov<Q, size, 0b0111, regtype, idxtype, "umov",
5577       [(set regtype:$Rd, (vector_extract (vectype V128:$Rn), idxtype:$idx))]>;
5578
5579 // FIXME: these aliases should be canonical, but TableGen can't handle the
5580 // alternate syntaxes.
5581 class SIMDMovAlias<string asm, string size, Instruction inst,
5582                    RegisterClass regtype, Operand idxtype>
5583     : InstAlias<asm#"{\t$dst, $src"#size#"$idx" #
5584                     "|" # size # "\t$dst, $src$idx}",
5585                 (inst regtype:$dst, V128:$src, idxtype:$idx), 0>;
5586
5587 multiclass SMov {
5588   def vi8to32 : SIMDSMov<0, ".b", GPR32, VectorIndexB> {
5589     bits<4> idx;
5590     let Inst{20-17} = idx;
5591     let Inst{16} = 1;
5592   }
5593   def vi8to64 : SIMDSMov<1, ".b", GPR64, VectorIndexB> {
5594     bits<4> idx;
5595     let Inst{20-17} = idx;
5596     let Inst{16} = 1;
5597   }
5598   def vi16to32 : SIMDSMov<0, ".h", GPR32, VectorIndexH> {
5599     bits<3> idx;
5600     let Inst{20-18} = idx;
5601     let Inst{17-16} = 0b10;
5602   }
5603   def vi16to64 : SIMDSMov<1, ".h", GPR64, VectorIndexH> {
5604     bits<3> idx;
5605     let Inst{20-18} = idx;
5606     let Inst{17-16} = 0b10;
5607   }
5608   def vi32to64 : SIMDSMov<1, ".s", GPR64, VectorIndexS> {
5609     bits<2> idx;
5610     let Inst{20-19} = idx;
5611     let Inst{18-16} = 0b100;
5612   }
5613 }
5614
5615 multiclass UMov {
5616   def vi8 : SIMDUMov<0, ".b", v16i8, GPR32, VectorIndexB> {
5617     bits<4> idx;
5618     let Inst{20-17} = idx;
5619     let Inst{16} = 1;
5620   }
5621   def vi16 : SIMDUMov<0, ".h", v8i16, GPR32, VectorIndexH> {
5622     bits<3> idx;
5623     let Inst{20-18} = idx;
5624     let Inst{17-16} = 0b10;
5625   }
5626   def vi32 : SIMDUMov<0, ".s", v4i32, GPR32, VectorIndexS> {
5627     bits<2> idx;
5628     let Inst{20-19} = idx;
5629     let Inst{18-16} = 0b100;
5630   }
5631   def vi64 : SIMDUMov<1, ".d", v2i64, GPR64, VectorIndexD> {
5632     bits<1> idx;
5633     let Inst{20} = idx;
5634     let Inst{19-16} = 0b1000;
5635   }
5636   def : SIMDMovAlias<"mov", ".s",
5637                      !cast<Instruction>(NAME#"vi32"),
5638                      GPR32, VectorIndexS>;
5639   def : SIMDMovAlias<"mov", ".d",
5640                      !cast<Instruction>(NAME#"vi64"),
5641                      GPR64, VectorIndexD>;
5642 }
5643
5644 class SIMDInsFromMain<string size, ValueType vectype,
5645                       RegisterClass regtype, Operand idxtype>
5646   : BaseSIMDInsDup<1, 0, (outs V128:$dst),
5647                    (ins V128:$Rd, idxtype:$idx, regtype:$Rn), "ins",
5648                    "{\t$Rd" # size # "$idx, $Rn" #
5649                    "|" # size # "\t$Rd$idx, $Rn}",
5650                    "$Rd = $dst",
5651             [(set V128:$dst,
5652               (vector_insert (vectype V128:$Rd), regtype:$Rn, idxtype:$idx))]> {
5653   let Inst{14-11} = 0b0011;
5654 }
5655
5656 class SIMDInsFromElement<string size, ValueType vectype,
5657                          ValueType elttype, Operand idxtype>
5658   : BaseSIMDInsDup<1, 1, (outs V128:$dst),
5659                    (ins V128:$Rd, idxtype:$idx, V128:$Rn, idxtype:$idx2), "ins",
5660                    "{\t$Rd" # size # "$idx, $Rn" # size # "$idx2" #
5661                    "|" # size # "\t$Rd$idx, $Rn$idx2}",
5662                    "$Rd = $dst",
5663          [(set V128:$dst,
5664                (vector_insert
5665                  (vectype V128:$Rd),
5666                  (elttype (vector_extract (vectype V128:$Rn), idxtype:$idx2)),
5667                  idxtype:$idx))]>;
5668
5669 // FIXME: the MOVs should be canonical, but TableGen's alias printing can't cope
5670 // with syntax variants.
5671 class SIMDInsMainMovAlias<string size, Instruction inst,
5672                           RegisterClass regtype, Operand idxtype>
5673     : InstAlias<"mov" # "{\t$dst" # size # "$idx, $src" #
5674                         "|" # size #"\t$dst$idx, $src}",
5675                 (inst V128:$dst, idxtype:$idx, regtype:$src), 0>;
5676 class SIMDInsElementMovAlias<string size, Instruction inst,
5677                              Operand idxtype>
5678     : InstAlias<"mov" # "{\t$dst" # size # "$idx, $src" # size # "$idx2" #
5679                       # "|" # size #" $dst$idx, $src$idx2}",
5680                 (inst V128:$dst, idxtype:$idx, V128:$src, idxtype:$idx2), 0>;
5681
5682
5683 multiclass SIMDIns {
5684   def vi8gpr : SIMDInsFromMain<".b", v16i8, GPR32, VectorIndexB> {
5685     bits<4> idx;
5686     let Inst{20-17} = idx;
5687     let Inst{16} = 1;
5688   }
5689   def vi16gpr : SIMDInsFromMain<".h", v8i16, GPR32, VectorIndexH> {
5690     bits<3> idx;
5691     let Inst{20-18} = idx;
5692     let Inst{17-16} = 0b10;
5693   }
5694   def vi32gpr : SIMDInsFromMain<".s", v4i32, GPR32, VectorIndexS> {
5695     bits<2> idx;
5696     let Inst{20-19} = idx;
5697     let Inst{18-16} = 0b100;
5698   }
5699   def vi64gpr : SIMDInsFromMain<".d", v2i64, GPR64, VectorIndexD> {
5700     bits<1> idx;
5701     let Inst{20} = idx;
5702     let Inst{19-16} = 0b1000;
5703   }
5704
5705   def vi8lane : SIMDInsFromElement<".b", v16i8, i32, VectorIndexB> {
5706     bits<4> idx;
5707     bits<4> idx2;
5708     let Inst{20-17} = idx;
5709     let Inst{16} = 1;
5710     let Inst{14-11} = idx2;
5711   }
5712   def vi16lane : SIMDInsFromElement<".h", v8i16, i32, VectorIndexH> {
5713     bits<3> idx;
5714     bits<3> idx2;
5715     let Inst{20-18} = idx;
5716     let Inst{17-16} = 0b10;
5717     let Inst{14-12} = idx2;
5718     let Inst{11} = 0;
5719   }
5720   def vi32lane : SIMDInsFromElement<".s", v4i32, i32, VectorIndexS> {
5721     bits<2> idx;
5722     bits<2> idx2;
5723     let Inst{20-19} = idx;
5724     let Inst{18-16} = 0b100;
5725     let Inst{14-13} = idx2;
5726     let Inst{12-11} = 0;
5727   }
5728   def vi64lane : SIMDInsFromElement<".d", v2i64, i64, VectorIndexD> {
5729     bits<1> idx;
5730     bits<1> idx2;
5731     let Inst{20} = idx;
5732     let Inst{19-16} = 0b1000;
5733     let Inst{14} = idx2;
5734     let Inst{13-11} = 0;
5735   }
5736
5737   // For all forms of the INS instruction, the "mov" mnemonic is the
5738   // preferred alias. Why they didn't just call the instruction "mov" in
5739   // the first place is a very good question indeed...
5740   def : SIMDInsMainMovAlias<".b", !cast<Instruction>(NAME#"vi8gpr"),
5741                          GPR32, VectorIndexB>;
5742   def : SIMDInsMainMovAlias<".h", !cast<Instruction>(NAME#"vi16gpr"),
5743                          GPR32, VectorIndexH>;
5744   def : SIMDInsMainMovAlias<".s", !cast<Instruction>(NAME#"vi32gpr"),
5745                          GPR32, VectorIndexS>;
5746   def : SIMDInsMainMovAlias<".d", !cast<Instruction>(NAME#"vi64gpr"),
5747                          GPR64, VectorIndexD>;
5748
5749   def : SIMDInsElementMovAlias<".b", !cast<Instruction>(NAME#"vi8lane"),
5750                          VectorIndexB>;
5751   def : SIMDInsElementMovAlias<".h", !cast<Instruction>(NAME#"vi16lane"),
5752                          VectorIndexH>;
5753   def : SIMDInsElementMovAlias<".s", !cast<Instruction>(NAME#"vi32lane"),
5754                          VectorIndexS>;
5755   def : SIMDInsElementMovAlias<".d", !cast<Instruction>(NAME#"vi64lane"),
5756                          VectorIndexD>;
5757 }
5758
5759 //----------------------------------------------------------------------------
5760 // AdvSIMD TBL/TBX
5761 //----------------------------------------------------------------------------
5762
5763 let mayStore = 0, mayLoad = 0, hasSideEffects = 0 in
5764 class BaseSIMDTableLookup<bit Q, bits<2> len, bit op, RegisterOperand vectype,
5765                           RegisterOperand listtype, string asm, string kind>
5766   : I<(outs vectype:$Vd), (ins listtype:$Vn, vectype:$Vm), asm,
5767        "\t$Vd" # kind # ", $Vn, $Vm" # kind, "", []>,
5768     Sched<[WriteV]> {
5769   bits<5> Vd;
5770   bits<5> Vn;
5771   bits<5> Vm;
5772   let Inst{31}    = 0;
5773   let Inst{30}    = Q;
5774   let Inst{29-21} = 0b001110000;
5775   let Inst{20-16} = Vm;
5776   let Inst{15}    = 0;
5777   let Inst{14-13} = len;
5778   let Inst{12}    = op;
5779   let Inst{11-10} = 0b00;
5780   let Inst{9-5}   = Vn;
5781   let Inst{4-0}   = Vd;
5782 }
5783
5784 let mayStore = 0, mayLoad = 0, hasSideEffects = 0 in
5785 class BaseSIMDTableLookupTied<bit Q, bits<2> len, bit op, RegisterOperand vectype,
5786                           RegisterOperand listtype, string asm, string kind>
5787   : I<(outs vectype:$dst), (ins vectype:$Vd, listtype:$Vn, vectype:$Vm), asm,
5788        "\t$Vd" # kind # ", $Vn, $Vm" # kind, "$Vd = $dst", []>,
5789     Sched<[WriteV]> {
5790   bits<5> Vd;
5791   bits<5> Vn;
5792   bits<5> Vm;
5793   let Inst{31}    = 0;
5794   let Inst{30}    = Q;
5795   let Inst{29-21} = 0b001110000;
5796   let Inst{20-16} = Vm;
5797   let Inst{15}    = 0;
5798   let Inst{14-13} = len;
5799   let Inst{12}    = op;
5800   let Inst{11-10} = 0b00;
5801   let Inst{9-5}   = Vn;
5802   let Inst{4-0}   = Vd;
5803 }
5804
5805 class SIMDTableLookupAlias<string asm, Instruction inst,
5806                           RegisterOperand vectype, RegisterOperand listtype>
5807     : InstAlias<!strconcat(asm, "\t$dst, $lst, $index"),
5808                 (inst vectype:$dst, listtype:$lst, vectype:$index), 0>;
5809
5810 multiclass SIMDTableLookup<bit op, string asm> {
5811   def v8i8One   : BaseSIMDTableLookup<0, 0b00, op, V64, VecListOne16b,
5812                                       asm, ".8b">;
5813   def v8i8Two   : BaseSIMDTableLookup<0, 0b01, op, V64, VecListTwo16b,
5814                                       asm, ".8b">;
5815   def v8i8Three : BaseSIMDTableLookup<0, 0b10, op, V64, VecListThree16b,
5816                                       asm, ".8b">;
5817   def v8i8Four  : BaseSIMDTableLookup<0, 0b11, op, V64, VecListFour16b,
5818                                       asm, ".8b">;
5819   def v16i8One  : BaseSIMDTableLookup<1, 0b00, op, V128, VecListOne16b,
5820                                       asm, ".16b">;
5821   def v16i8Two  : BaseSIMDTableLookup<1, 0b01, op, V128, VecListTwo16b,
5822                                       asm, ".16b">;
5823   def v16i8Three: BaseSIMDTableLookup<1, 0b10, op, V128, VecListThree16b,
5824                                       asm, ".16b">;
5825   def v16i8Four : BaseSIMDTableLookup<1, 0b11, op, V128, VecListFour16b,
5826                                       asm, ".16b">;
5827
5828   def : SIMDTableLookupAlias<asm # ".8b",
5829                          !cast<Instruction>(NAME#"v8i8One"),
5830                          V64, VecListOne128>;
5831   def : SIMDTableLookupAlias<asm # ".8b",
5832                          !cast<Instruction>(NAME#"v8i8Two"),
5833                          V64, VecListTwo128>;
5834   def : SIMDTableLookupAlias<asm # ".8b",
5835                          !cast<Instruction>(NAME#"v8i8Three"),
5836                          V64, VecListThree128>;
5837   def : SIMDTableLookupAlias<asm # ".8b",
5838                          !cast<Instruction>(NAME#"v8i8Four"),
5839                          V64, VecListFour128>;
5840   def : SIMDTableLookupAlias<asm # ".16b",
5841                          !cast<Instruction>(NAME#"v16i8One"),
5842                          V128, VecListOne128>;
5843   def : SIMDTableLookupAlias<asm # ".16b",
5844                          !cast<Instruction>(NAME#"v16i8Two"),
5845                          V128, VecListTwo128>;
5846   def : SIMDTableLookupAlias<asm # ".16b",
5847                          !cast<Instruction>(NAME#"v16i8Three"),
5848                          V128, VecListThree128>;
5849   def : SIMDTableLookupAlias<asm # ".16b",
5850                          !cast<Instruction>(NAME#"v16i8Four"),
5851                          V128, VecListFour128>;
5852 }
5853
5854 multiclass SIMDTableLookupTied<bit op, string asm> {
5855   def v8i8One   : BaseSIMDTableLookupTied<0, 0b00, op, V64, VecListOne16b,
5856                                       asm, ".8b">;
5857   def v8i8Two   : BaseSIMDTableLookupTied<0, 0b01, op, V64, VecListTwo16b,
5858                                       asm, ".8b">;
5859   def v8i8Three : BaseSIMDTableLookupTied<0, 0b10, op, V64, VecListThree16b,
5860                                       asm, ".8b">;
5861   def v8i8Four  : BaseSIMDTableLookupTied<0, 0b11, op, V64, VecListFour16b,
5862                                       asm, ".8b">;
5863   def v16i8One  : BaseSIMDTableLookupTied<1, 0b00, op, V128, VecListOne16b,
5864                                       asm, ".16b">;
5865   def v16i8Two  : BaseSIMDTableLookupTied<1, 0b01, op, V128, VecListTwo16b,
5866                                       asm, ".16b">;
5867   def v16i8Three: BaseSIMDTableLookupTied<1, 0b10, op, V128, VecListThree16b,
5868                                       asm, ".16b">;
5869   def v16i8Four : BaseSIMDTableLookupTied<1, 0b11, op, V128, VecListFour16b,
5870                                       asm, ".16b">;
5871
5872   def : SIMDTableLookupAlias<asm # ".8b",
5873                          !cast<Instruction>(NAME#"v8i8One"),
5874                          V64, VecListOne128>;
5875   def : SIMDTableLookupAlias<asm # ".8b",
5876                          !cast<Instruction>(NAME#"v8i8Two"),
5877                          V64, VecListTwo128>;
5878   def : SIMDTableLookupAlias<asm # ".8b",
5879                          !cast<Instruction>(NAME#"v8i8Three"),
5880                          V64, VecListThree128>;
5881   def : SIMDTableLookupAlias<asm # ".8b",
5882                          !cast<Instruction>(NAME#"v8i8Four"),
5883                          V64, VecListFour128>;
5884   def : SIMDTableLookupAlias<asm # ".16b",
5885                          !cast<Instruction>(NAME#"v16i8One"),
5886                          V128, VecListOne128>;
5887   def : SIMDTableLookupAlias<asm # ".16b",
5888                          !cast<Instruction>(NAME#"v16i8Two"),
5889                          V128, VecListTwo128>;
5890   def : SIMDTableLookupAlias<asm # ".16b",
5891                          !cast<Instruction>(NAME#"v16i8Three"),
5892                          V128, VecListThree128>;
5893   def : SIMDTableLookupAlias<asm # ".16b",
5894                          !cast<Instruction>(NAME#"v16i8Four"),
5895                          V128, VecListFour128>;
5896 }
5897
5898
5899 //----------------------------------------------------------------------------
5900 // AdvSIMD scalar CPY
5901 //----------------------------------------------------------------------------
5902 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
5903 class BaseSIMDScalarCPY<RegisterClass regtype, RegisterOperand vectype,
5904                         string kind, Operand idxtype>
5905   : I<(outs regtype:$dst), (ins vectype:$src, idxtype:$idx), "mov",
5906        "{\t$dst, $src" # kind # "$idx" #
5907        "|\t$dst, $src$idx}", "", []>,
5908     Sched<[WriteV]> {
5909   bits<5> dst;
5910   bits<5> src;
5911   let Inst{31-21} = 0b01011110000;
5912   let Inst{15-10} = 0b000001;
5913   let Inst{9-5}   = src;
5914   let Inst{4-0}   = dst;
5915 }
5916
5917 class SIMDScalarCPYAlias<string asm, string size, Instruction inst,
5918       RegisterClass regtype, RegisterOperand vectype, Operand idxtype>
5919     : InstAlias<asm # "{\t$dst, $src" # size # "$index" #
5920                     # "|\t$dst, $src$index}",
5921                 (inst regtype:$dst, vectype:$src, idxtype:$index), 0>;
5922
5923
5924 multiclass SIMDScalarCPY<string asm> {
5925   def i8  : BaseSIMDScalarCPY<FPR8,  V128, ".b", VectorIndexB> {
5926     bits<4> idx;
5927     let Inst{20-17} = idx;
5928     let Inst{16} = 1;
5929   }
5930   def i16 : BaseSIMDScalarCPY<FPR16, V128, ".h", VectorIndexH> {
5931     bits<3> idx;
5932     let Inst{20-18} = idx;
5933     let Inst{17-16} = 0b10;
5934   }
5935   def i32 : BaseSIMDScalarCPY<FPR32, V128, ".s", VectorIndexS> {
5936     bits<2> idx;
5937     let Inst{20-19} = idx;
5938     let Inst{18-16} = 0b100;
5939   }
5940   def i64 : BaseSIMDScalarCPY<FPR64, V128, ".d", VectorIndexD> {
5941     bits<1> idx;
5942     let Inst{20} = idx;
5943     let Inst{19-16} = 0b1000;
5944   }
5945
5946   def : Pat<(v1i64 (scalar_to_vector (i64 (vector_extract (v2i64 V128:$src),
5947                                                           VectorIndexD:$idx)))),
5948             (!cast<Instruction>(NAME # i64) V128:$src, VectorIndexD:$idx)>;
5949
5950   // 'DUP' mnemonic aliases.
5951   def : SIMDScalarCPYAlias<"dup", ".b",
5952                            !cast<Instruction>(NAME#"i8"),
5953                            FPR8, V128, VectorIndexB>;
5954   def : SIMDScalarCPYAlias<"dup", ".h",
5955                            !cast<Instruction>(NAME#"i16"),
5956                            FPR16, V128, VectorIndexH>;
5957   def : SIMDScalarCPYAlias<"dup", ".s",
5958                            !cast<Instruction>(NAME#"i32"),
5959                            FPR32, V128, VectorIndexS>;
5960   def : SIMDScalarCPYAlias<"dup", ".d",
5961                            !cast<Instruction>(NAME#"i64"),
5962                            FPR64, V128, VectorIndexD>;
5963 }
5964
5965 //----------------------------------------------------------------------------
5966 // AdvSIMD modified immediate instructions
5967 //----------------------------------------------------------------------------
5968
5969 class BaseSIMDModifiedImm<bit Q, bit op, dag oops, dag iops,
5970                           string asm, string op_string,
5971                           string cstr, list<dag> pattern>
5972   : I<oops, iops, asm, op_string, cstr, pattern>,
5973     Sched<[WriteV]> {
5974   bits<5> Rd;
5975   bits<8> imm8;
5976   let Inst{31}    = 0;
5977   let Inst{30}    = Q;
5978   let Inst{29}    = op;
5979   let Inst{28-19} = 0b0111100000;
5980   let Inst{18-16} = imm8{7-5};
5981   let Inst{11-10} = 0b01;
5982   let Inst{9-5}   = imm8{4-0};
5983   let Inst{4-0}   = Rd;
5984 }
5985
5986 class BaseSIMDModifiedImmVector<bit Q, bit op, RegisterOperand vectype,
5987                                 Operand immtype, dag opt_shift_iop,
5988                                 string opt_shift, string asm, string kind,
5989                                 list<dag> pattern>
5990   : BaseSIMDModifiedImm<Q, op, (outs vectype:$Rd),
5991                         !con((ins immtype:$imm8), opt_shift_iop), asm,
5992                         "{\t$Rd" # kind # ", $imm8" # opt_shift #
5993                         "|" # kind # "\t$Rd, $imm8" # opt_shift # "}",
5994                         "", pattern> {
5995   let DecoderMethod = "DecodeModImmInstruction";
5996 }
5997
5998 class BaseSIMDModifiedImmVectorTied<bit Q, bit op, RegisterOperand vectype,
5999                                 Operand immtype, dag opt_shift_iop,
6000                                 string opt_shift, string asm, string kind,
6001                                 list<dag> pattern>
6002   : BaseSIMDModifiedImm<Q, op, (outs vectype:$dst),
6003                         !con((ins vectype:$Rd, immtype:$imm8), opt_shift_iop),
6004                         asm, "{\t$Rd" # kind # ", $imm8" # opt_shift #
6005                              "|" # kind # "\t$Rd, $imm8" # opt_shift # "}",
6006                         "$Rd = $dst", pattern> {
6007   let DecoderMethod = "DecodeModImmTiedInstruction";
6008 }
6009
6010 class BaseSIMDModifiedImmVectorShift<bit Q, bit op, bits<2> b15_b12,
6011                                      RegisterOperand vectype, string asm,
6012                                      string kind, list<dag> pattern>
6013   : BaseSIMDModifiedImmVector<Q, op, vectype, imm0_255,
6014                               (ins logical_vec_shift:$shift),
6015                               "$shift", asm, kind, pattern> {
6016   bits<2> shift;
6017   let Inst{15}    = b15_b12{1};
6018   let Inst{14-13} = shift;
6019   let Inst{12}    = b15_b12{0};
6020 }
6021
6022 class BaseSIMDModifiedImmVectorShiftTied<bit Q, bit op, bits<2> b15_b12,
6023                                      RegisterOperand vectype, string asm,
6024                                      string kind, list<dag> pattern>
6025   : BaseSIMDModifiedImmVectorTied<Q, op, vectype, imm0_255,
6026                               (ins logical_vec_shift:$shift),
6027                               "$shift", asm, kind, pattern> {
6028   bits<2> shift;
6029   let Inst{15}    = b15_b12{1};
6030   let Inst{14-13} = shift;
6031   let Inst{12}    = b15_b12{0};
6032 }
6033
6034
6035 class BaseSIMDModifiedImmVectorShiftHalf<bit Q, bit op, bits<2> b15_b12,
6036                                          RegisterOperand vectype, string asm,
6037                                          string kind, list<dag> pattern>
6038   : BaseSIMDModifiedImmVector<Q, op, vectype, imm0_255,
6039                               (ins logical_vec_hw_shift:$shift),
6040                               "$shift", asm, kind, pattern> {
6041   bits<2> shift;
6042   let Inst{15} = b15_b12{1};
6043   let Inst{14} = 0;
6044   let Inst{13} = shift{0};
6045   let Inst{12} = b15_b12{0};
6046 }
6047
6048 class BaseSIMDModifiedImmVectorShiftHalfTied<bit Q, bit op, bits<2> b15_b12,
6049                                          RegisterOperand vectype, string asm,
6050                                          string kind, list<dag> pattern>
6051   : BaseSIMDModifiedImmVectorTied<Q, op, vectype, imm0_255,
6052                               (ins logical_vec_hw_shift:$shift),
6053                               "$shift", asm, kind, pattern> {
6054   bits<2> shift;
6055   let Inst{15} = b15_b12{1};
6056   let Inst{14} = 0;
6057   let Inst{13} = shift{0};
6058   let Inst{12} = b15_b12{0};
6059 }
6060
6061 multiclass SIMDModifiedImmVectorShift<bit op, bits<2> hw_cmode, bits<2> w_cmode,
6062                                       string asm> {
6063   def v4i16 : BaseSIMDModifiedImmVectorShiftHalf<0, op, hw_cmode, V64,
6064                                                  asm, ".4h", []>;
6065   def v8i16 : BaseSIMDModifiedImmVectorShiftHalf<1, op, hw_cmode, V128,
6066                                                  asm, ".8h", []>;
6067
6068   def v2i32 : BaseSIMDModifiedImmVectorShift<0, op, w_cmode, V64,
6069                                              asm, ".2s", []>;
6070   def v4i32 : BaseSIMDModifiedImmVectorShift<1, op, w_cmode, V128,
6071                                              asm, ".4s", []>;
6072 }
6073
6074 multiclass SIMDModifiedImmVectorShiftTied<bit op, bits<2> hw_cmode,
6075                                       bits<2> w_cmode, string asm,
6076                                       SDNode OpNode> {
6077   def v4i16 : BaseSIMDModifiedImmVectorShiftHalfTied<0, op, hw_cmode, V64,
6078                                                  asm, ".4h",
6079              [(set (v4i16 V64:$dst), (OpNode V64:$Rd,
6080                                              imm0_255:$imm8,
6081                                              (i32 imm:$shift)))]>;
6082   def v8i16 : BaseSIMDModifiedImmVectorShiftHalfTied<1, op, hw_cmode, V128,
6083                                                  asm, ".8h",
6084              [(set (v8i16 V128:$dst), (OpNode V128:$Rd,
6085                                               imm0_255:$imm8,
6086                                               (i32 imm:$shift)))]>;
6087
6088   def v2i32 : BaseSIMDModifiedImmVectorShiftTied<0, op, w_cmode, V64,
6089                                              asm, ".2s",
6090              [(set (v2i32 V64:$dst), (OpNode V64:$Rd,
6091                                              imm0_255:$imm8,
6092                                              (i32 imm:$shift)))]>;
6093   def v4i32 : BaseSIMDModifiedImmVectorShiftTied<1, op, w_cmode, V128,
6094                                              asm, ".4s",
6095              [(set (v4i32 V128:$dst), (OpNode V128:$Rd,
6096                                               imm0_255:$imm8,
6097                                               (i32 imm:$shift)))]>;
6098 }
6099
6100 class SIMDModifiedImmMoveMSL<bit Q, bit op, bits<4> cmode,
6101                              RegisterOperand vectype, string asm,
6102                              string kind, list<dag> pattern>
6103   : BaseSIMDModifiedImmVector<Q, op, vectype, imm0_255,
6104                               (ins move_vec_shift:$shift),
6105                               "$shift", asm, kind, pattern> {
6106   bits<1> shift;
6107   let Inst{15-13} = cmode{3-1};
6108   let Inst{12}    = shift;
6109 }
6110
6111 class SIMDModifiedImmVectorNoShift<bit Q, bit op, bits<4> cmode,
6112                                    RegisterOperand vectype,
6113                                    Operand imm_type, string asm,
6114                                    string kind, list<dag> pattern>
6115   : BaseSIMDModifiedImmVector<Q, op, vectype, imm_type, (ins), "",
6116                               asm, kind, pattern> {
6117   let Inst{15-12} = cmode;
6118 }
6119
6120 class SIMDModifiedImmScalarNoShift<bit Q, bit op, bits<4> cmode, string asm,
6121                                    list<dag> pattern>
6122   : BaseSIMDModifiedImm<Q, op, (outs FPR64:$Rd), (ins simdimmtype10:$imm8), asm,
6123                         "\t$Rd, $imm8", "", pattern> {
6124   let Inst{15-12} = cmode;
6125   let DecoderMethod = "DecodeModImmInstruction";
6126 }
6127
6128 //----------------------------------------------------------------------------
6129 // AdvSIMD indexed element
6130 //----------------------------------------------------------------------------
6131
6132 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
6133 class BaseSIMDIndexed<bit Q, bit U, bit Scalar, bits<2> size, bits<4> opc,
6134                       RegisterOperand dst_reg, RegisterOperand lhs_reg,
6135                       RegisterOperand rhs_reg, Operand vec_idx, string asm,
6136                       string apple_kind, string dst_kind, string lhs_kind,
6137                       string rhs_kind, list<dag> pattern>
6138   : I<(outs dst_reg:$Rd), (ins lhs_reg:$Rn, rhs_reg:$Rm, vec_idx:$idx),
6139       asm,
6140       "{\t$Rd" # dst_kind # ", $Rn" # lhs_kind # ", $Rm" # rhs_kind # "$idx" #
6141       "|" # apple_kind # "\t$Rd, $Rn, $Rm$idx}", "", pattern>,
6142     Sched<[WriteV]> {
6143   bits<5> Rd;
6144   bits<5> Rn;
6145   bits<5> Rm;
6146
6147   let Inst{31}    = 0;
6148   let Inst{30}    = Q;
6149   let Inst{29}    = U;
6150   let Inst{28}    = Scalar;
6151   let Inst{27-24} = 0b1111;
6152   let Inst{23-22} = size;
6153   // Bit 21 must be set by the derived class.
6154   let Inst{20-16} = Rm;
6155   let Inst{15-12} = opc;
6156   // Bit 11 must be set by the derived class.
6157   let Inst{10}    = 0;
6158   let Inst{9-5}   = Rn;
6159   let Inst{4-0}   = Rd;
6160 }
6161
6162 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
6163 class BaseSIMDIndexedTied<bit Q, bit U, bit Scalar, bits<2> size, bits<4> opc,
6164                       RegisterOperand dst_reg, RegisterOperand lhs_reg,
6165                       RegisterOperand rhs_reg, Operand vec_idx, string asm,
6166                       string apple_kind, string dst_kind, string lhs_kind,
6167                       string rhs_kind, list<dag> pattern>
6168   : I<(outs dst_reg:$dst),
6169       (ins dst_reg:$Rd, lhs_reg:$Rn, rhs_reg:$Rm, vec_idx:$idx), asm,
6170       "{\t$Rd" # dst_kind # ", $Rn" # lhs_kind # ", $Rm" # rhs_kind # "$idx" #
6171       "|" # apple_kind # "\t$Rd, $Rn, $Rm$idx}", "$Rd = $dst", pattern>,
6172     Sched<[WriteV]> {
6173   bits<5> Rd;
6174   bits<5> Rn;
6175   bits<5> Rm;
6176
6177   let Inst{31}    = 0;
6178   let Inst{30}    = Q;
6179   let Inst{29}    = U;
6180   let Inst{28}    = Scalar;
6181   let Inst{27-24} = 0b1111;
6182   let Inst{23-22} = size;
6183   // Bit 21 must be set by the derived class.
6184   let Inst{20-16} = Rm;
6185   let Inst{15-12} = opc;
6186   // Bit 11 must be set by the derived class.
6187   let Inst{10}    = 0;
6188   let Inst{9-5}   = Rn;
6189   let Inst{4-0}   = Rd;
6190 }
6191
6192 multiclass SIMDFPIndexedSD<bit U, bits<4> opc, string asm,
6193                            SDPatternOperator OpNode> {
6194   def v2i32_indexed : BaseSIMDIndexed<0, U, 0, 0b10, opc,
6195                                       V64, V64,
6196                                       V128, VectorIndexS,
6197                                       asm, ".2s", ".2s", ".2s", ".s",
6198     [(set (v2f32 V64:$Rd),
6199         (OpNode (v2f32 V64:$Rn),
6200          (v2f32 (ARM64duplane32 (v4f32 V128:$Rm), VectorIndexS:$idx))))]> {
6201     bits<2> idx;
6202     let Inst{11} = idx{1};
6203     let Inst{21} = idx{0};
6204   }
6205
6206   def v4i32_indexed : BaseSIMDIndexed<1, U, 0, 0b10, opc,
6207                                       V128, V128,
6208                                       V128, VectorIndexS,
6209                                       asm, ".4s", ".4s", ".4s", ".s",
6210     [(set (v4f32 V128:$Rd),
6211         (OpNode (v4f32 V128:$Rn),
6212          (v4f32 (ARM64duplane32 (v4f32 V128:$Rm), VectorIndexS:$idx))))]> {
6213     bits<2> idx;
6214     let Inst{11} = idx{1};
6215     let Inst{21} = idx{0};
6216   }
6217
6218   def v2i64_indexed : BaseSIMDIndexed<1, U, 0, 0b11, opc,
6219                                       V128, V128,
6220                                       V128, VectorIndexD,
6221                                       asm, ".2d", ".2d", ".2d", ".d",
6222     [(set (v2f64 V128:$Rd),
6223         (OpNode (v2f64 V128:$Rn),
6224          (v2f64 (ARM64duplane64 (v2f64 V128:$Rm), VectorIndexD:$idx))))]> {
6225     bits<1> idx;
6226     let Inst{11} = idx{0};
6227     let Inst{21} = 0;
6228   }
6229
6230   def v1i32_indexed : BaseSIMDIndexed<1, U, 1, 0b10, opc,
6231                                       FPR32Op, FPR32Op, V128, VectorIndexS,
6232                                       asm, ".s", "", "", ".s",
6233     [(set (f32 FPR32Op:$Rd),
6234           (OpNode (f32 FPR32Op:$Rn),
6235                   (f32 (vector_extract (v4f32 V128:$Rm),
6236                                        VectorIndexS:$idx))))]> {
6237     bits<2> idx;
6238     let Inst{11} = idx{1};
6239     let Inst{21} = idx{0};
6240   }
6241
6242   def v1i64_indexed : BaseSIMDIndexed<1, U, 1, 0b11, opc,
6243                                       FPR64Op, FPR64Op, V128, VectorIndexD,
6244                                       asm, ".d", "", "", ".d",
6245     [(set (f64 FPR64Op:$Rd),
6246           (OpNode (f64 FPR64Op:$Rn),
6247                   (f64 (vector_extract (v2f64 V128:$Rm),
6248                                        VectorIndexD:$idx))))]> {
6249     bits<1> idx;
6250     let Inst{11} = idx{0};
6251     let Inst{21} = 0;
6252   }
6253 }
6254
6255 multiclass SIMDFPIndexedSDTiedPatterns<string INST, SDPatternOperator OpNode> {
6256   // 2 variants for the .2s version: DUPLANE from 128-bit and DUP scalar.
6257   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
6258                            (ARM64duplane32 (v4f32 V128:$Rm),
6259                                            VectorIndexS:$idx))),
6260             (!cast<Instruction>(INST # v2i32_indexed)
6261                 V64:$Rd, V64:$Rn, V128:$Rm, VectorIndexS:$idx)>;
6262   def : Pat<(v2f32 (OpNode (v2f32 V64:$Rd), (v2f32 V64:$Rn),
6263                            (ARM64dup (f32 FPR32Op:$Rm)))),
6264             (!cast<Instruction>(INST # "v2i32_indexed") V64:$Rd, V64:$Rn,
6265                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
6266
6267
6268   // 2 variants for the .4s version: DUPLANE from 128-bit and DUP scalar.
6269   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
6270                            (ARM64duplane32 (v4f32 V128:$Rm),
6271                                            VectorIndexS:$idx))),
6272             (!cast<Instruction>(INST # "v4i32_indexed")
6273                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
6274   def : Pat<(v4f32 (OpNode (v4f32 V128:$Rd), (v4f32 V128:$Rn),
6275                            (ARM64dup (f32 FPR32Op:$Rm)))),
6276             (!cast<Instruction>(INST # "v4i32_indexed") V128:$Rd, V128:$Rn,
6277                 (SUBREG_TO_REG (i32 0), FPR32Op:$Rm, ssub), (i64 0))>;
6278
6279   // 2 variants for the .2d version: DUPLANE from 128-bit and DUP scalar.
6280   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
6281                            (ARM64duplane64 (v2f64 V128:$Rm),
6282                                            VectorIndexD:$idx))),
6283             (!cast<Instruction>(INST # "v2i64_indexed")
6284                 V128:$Rd, V128:$Rn, V128:$Rm, VectorIndexS:$idx)>;
6285   def : Pat<(v2f64 (OpNode (v2f64 V128:$Rd), (v2f64 V128:$Rn),
6286                            (ARM64dup (f64 FPR64Op:$Rm)))),
6287             (!cast<Instruction>(INST # "v2i64_indexed") V128:$Rd, V128:$Rn,
6288                 (SUBREG_TO_REG (i32 0), FPR64Op:$Rm, dsub), (i64 0))>;
6289
6290   // 2 variants for 32-bit scalar version: extract from .2s or from .4s
6291   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
6292                          (vector_extract (v4f32 V128:$Rm), VectorIndexS:$idx))),
6293             (!cast<Instruction>(INST # "v1i32_indexed") FPR32:$Rd, FPR32:$Rn,
6294                 V128:$Rm, VectorIndexS:$idx)>;
6295   def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
6296                          (vector_extract (v2f32 V64:$Rm), VectorIndexS:$idx))),
6297             (!cast<Instruction>(INST # "v1i32_indexed") FPR32:$Rd, FPR32:$Rn,
6298                 (SUBREG_TO_REG (i32 0), V64:$Rm, dsub), VectorIndexS:$idx)>;
6299
6300   // 1 variant for 64-bit scalar version: extract from .1d or from .2d
6301   def : Pat<(f64 (OpNode (f64 FPR64:$Rd), (f64 FPR64:$Rn),
6302                          (vector_extract (v2f64 V128:$Rm), VectorIndexD:$idx))),
6303             (!cast<Instruction>(INST # "v1i64_indexed") FPR64:$Rd, FPR64:$Rn,
6304                 V128:$Rm, VectorIndexD:$idx)>;
6305 }
6306
6307 multiclass SIMDFPIndexedSDTied<bit U, bits<4> opc, string asm> {
6308   def v2i32_indexed : BaseSIMDIndexedTied<0, U, 0, 0b10, opc, V64, V64,
6309                                           V128, VectorIndexS,
6310                                           asm, ".2s", ".2s", ".2s", ".s", []> {
6311     bits<2> idx;
6312     let Inst{11} = idx{1};
6313     let Inst{21} = idx{0};
6314   }
6315
6316   def v4i32_indexed : BaseSIMDIndexedTied<1, U, 0, 0b10, opc,
6317                                       V128, V128,
6318                                       V128, VectorIndexS,
6319                                       asm, ".4s", ".4s", ".4s", ".s", []> {
6320     bits<2> idx;
6321     let Inst{11} = idx{1};
6322     let Inst{21} = idx{0};
6323   }
6324
6325   def v2i64_indexed : BaseSIMDIndexedTied<1, U, 0, 0b11, opc,
6326                                       V128, V128,
6327                                       V128, VectorIndexD,
6328                                       asm, ".2d", ".2d", ".2d", ".d", []> {
6329     bits<1> idx;
6330     let Inst{11} = idx{0};
6331     let Inst{21} = 0;
6332   }
6333
6334
6335   def v1i32_indexed : BaseSIMDIndexedTied<1, U, 1, 0b10, opc,
6336                                       FPR32Op, FPR32Op, V128, VectorIndexS,
6337                                       asm, ".s", "", "", ".s", []> {
6338     bits<2> idx;
6339     let Inst{11} = idx{1};
6340     let Inst{21} = idx{0};
6341   }
6342
6343   def v1i64_indexed : BaseSIMDIndexedTied<1, U, 1, 0b11, opc,
6344                                       FPR64Op, FPR64Op, V128, VectorIndexD,
6345                                       asm, ".d", "", "", ".d", []> {
6346     bits<1> idx;
6347     let Inst{11} = idx{0};
6348     let Inst{21} = 0;
6349   }
6350 }
6351
6352 multiclass SIMDIndexedHS<bit U, bits<4> opc, string asm,
6353                          SDPatternOperator OpNode> {
6354   def v4i16_indexed : BaseSIMDIndexed<0, U, 0, 0b01, opc, V64, V64,
6355                                       V128_lo, VectorIndexH,
6356                                       asm, ".4h", ".4h", ".4h", ".h",
6357     [(set (v4i16 V64:$Rd),
6358         (OpNode (v4i16 V64:$Rn),
6359          (v4i16 (ARM64duplane16 (v8i16 V128_lo:$Rm), VectorIndexH:$idx))))]> {
6360     bits<3> idx;
6361     let Inst{11} = idx{2};
6362     let Inst{21} = idx{1};
6363     let Inst{20} = idx{0};
6364   }
6365
6366   def v8i16_indexed : BaseSIMDIndexed<1, U, 0, 0b01, opc,
6367                                       V128, V128,
6368                                       V128_lo, VectorIndexH,
6369                                       asm, ".8h", ".8h", ".8h", ".h",
6370     [(set (v8i16 V128:$Rd),
6371        (OpNode (v8i16 V128:$Rn),
6372          (v8i16 (ARM64duplane16 (v8i16 V128_lo:$Rm), VectorIndexH:$idx))))]> {
6373     bits<3> idx;
6374     let Inst{11} = idx{2};
6375     let Inst{21} = idx{1};
6376     let Inst{20} = idx{0};
6377   }
6378
6379   def v2i32_indexed : BaseSIMDIndexed<0, U, 0, 0b10, opc,
6380                                       V64, V64,
6381                                       V128, VectorIndexS,
6382                                       asm, ".2s", ".2s", ".2s",  ".s",
6383     [(set (v2i32 V64:$Rd),
6384        (OpNode (v2i32 V64:$Rn),
6385           (v2i32 (ARM64duplane32 (v4i32 V128:$Rm), VectorIndexS:$idx))))]> {
6386     bits<2> idx;
6387     let Inst{11} = idx{1};
6388     let Inst{21} = idx{0};
6389   }
6390
6391   def v4i32_indexed : BaseSIMDIndexed<1, U, 0, 0b10, opc,
6392                                       V128, V128,
6393                                       V128, VectorIndexS,
6394                                       asm, ".4s", ".4s", ".4s", ".s",
6395     [(set (v4i32 V128:$Rd),
6396        (OpNode (v4i32 V128:$Rn),
6397           (v4i32 (ARM64duplane32 (v4i32 V128:$Rm), VectorIndexS:$idx))))]> {
6398     bits<2> idx;
6399     let Inst{11} = idx{1};
6400     let Inst{21} = idx{0};
6401   }
6402
6403   def v1i16_indexed : BaseSIMDIndexed<1, U, 1, 0b01, opc,
6404                                       FPR16Op, FPR16Op, V128_lo, VectorIndexH,
6405                                       asm, ".h", "", "", ".h", []> {
6406     bits<3> idx;
6407     let Inst{11} = idx{2};
6408     let Inst{21} = idx{1};
6409     let Inst{20} = idx{0};
6410   }
6411
6412   def v1i32_indexed : BaseSIMDIndexed<1, U, 1, 0b10, opc,
6413                                       FPR32Op, FPR32Op, V128, VectorIndexS,
6414                                       asm, ".s", "", "", ".s",
6415       [(set (i32 FPR32Op:$Rd),
6416             (OpNode FPR32Op:$Rn,
6417                     (i32 (vector_extract (v4i32 V128:$Rm),
6418                                          VectorIndexS:$idx))))]> {
6419     bits<2> idx;
6420     let Inst{11} = idx{1};
6421     let Inst{21} = idx{0};
6422   }
6423 }
6424
6425 multiclass SIMDVectorIndexedHS<bit U, bits<4> opc, string asm,
6426                                SDPatternOperator OpNode> {
6427   def v4i16_indexed : BaseSIMDIndexed<0, U, 0, 0b01, opc,
6428                                       V64, V64,
6429                                       V128_lo, VectorIndexH,
6430                                       asm, ".4h", ".4h", ".4h", ".h",
6431     [(set (v4i16 V64:$Rd),
6432         (OpNode (v4i16 V64:$Rn),
6433          (v4i16 (ARM64duplane16 (v8i16 V128_lo:$Rm), VectorIndexH:$idx))))]> {
6434     bits<3> idx;
6435     let Inst{11} = idx{2};
6436     let Inst{21} = idx{1};
6437     let Inst{20} = idx{0};
6438   }
6439
6440   def v8i16_indexed : BaseSIMDIndexed<1, U, 0, 0b01, opc,
6441                                       V128, V128,
6442                                       V128_lo, VectorIndexH,
6443                                       asm, ".8h", ".8h", ".8h", ".h",
6444     [(set (v8i16 V128:$Rd),
6445        (OpNode (v8i16 V128:$Rn),
6446          (v8i16 (ARM64duplane16 (v8i16 V128_lo:$Rm), VectorIndexH:$idx))))]> {
6447     bits<3> idx;
6448     let Inst{11} = idx{2};
6449     let Inst{21} = idx{1};
6450     let Inst{20} = idx{0};
6451   }
6452
6453   def v2i32_indexed : BaseSIMDIndexed<0, U, 0, 0b10, opc,
6454                                       V64, V64,
6455                                       V128, VectorIndexS,
6456                                       asm, ".2s", ".2s", ".2s", ".s",
6457     [(set (v2i32 V64:$Rd),
6458        (OpNode (v2i32 V64:$Rn),
6459           (v2i32 (ARM64duplane32 (v4i32 V128:$Rm), VectorIndexS:$idx))))]> {
6460     bits<2> idx;
6461     let Inst{11} = idx{1};
6462     let Inst{21} = idx{0};
6463   }
6464
6465   def v4i32_indexed : BaseSIMDIndexed<1, U, 0, 0b10, opc,
6466                                       V128, V128,
6467                                       V128, VectorIndexS,
6468                                       asm, ".4s", ".4s", ".4s", ".s",
6469     [(set (v4i32 V128:$Rd),
6470        (OpNode (v4i32 V128:$Rn),
6471           (v4i32 (ARM64duplane32 (v4i32 V128:$Rm), VectorIndexS:$idx))))]> {
6472     bits<2> idx;
6473     let Inst{11} = idx{1};
6474     let Inst{21} = idx{0};
6475   }
6476 }
6477
6478 multiclass SIMDVectorIndexedHSTied<bit U, bits<4> opc, string asm,
6479                                    SDPatternOperator OpNode> {
6480   def v4i16_indexed : BaseSIMDIndexedTied<0, U, 0, 0b01, opc, V64, V64,
6481                                           V128_lo, VectorIndexH,
6482                                           asm, ".4h", ".4h", ".4h", ".h",
6483     [(set (v4i16 V64:$dst),
6484         (OpNode (v4i16 V64:$Rd),(v4i16 V64:$Rn),
6485          (v4i16 (ARM64duplane16 (v8i16 V128_lo:$Rm), VectorIndexH:$idx))))]> {
6486     bits<3> idx;
6487     let Inst{11} = idx{2};
6488     let Inst{21} = idx{1};
6489     let Inst{20} = idx{0};
6490   }
6491
6492   def v8i16_indexed : BaseSIMDIndexedTied<1, U, 0, 0b01, opc,
6493                                       V128, V128,
6494                                       V128_lo, VectorIndexH,
6495                                       asm, ".8h", ".8h", ".8h", ".h",
6496     [(set (v8i16 V128:$dst),
6497        (OpNode (v8i16 V128:$Rd), (v8i16 V128:$Rn),
6498          (v8i16 (ARM64duplane16 (v8i16 V128_lo:$Rm), VectorIndexH:$idx))))]> {
6499     bits<3> idx;
6500     let Inst{11} = idx{2};
6501     let Inst{21} = idx{1};
6502     let Inst{20} = idx{0};
6503   }
6504
6505   def v2i32_indexed : BaseSIMDIndexedTied<0, U, 0, 0b10, opc,
6506                                       V64, V64,
6507                                       V128, VectorIndexS,
6508                                       asm, ".2s", ".2s", ".2s", ".s",
6509     [(set (v2i32 V64:$dst),
6510        (OpNode (v2i32 V64:$Rd), (v2i32 V64:$Rn),
6511           (v2i32 (ARM64duplane32 (v4i32 V128:$Rm), VectorIndexS:$idx))))]> {
6512     bits<2> idx;
6513     let Inst{11} = idx{1};
6514     let Inst{21} = idx{0};
6515   }
6516
6517   def v4i32_indexed : BaseSIMDIndexedTied<1, U, 0, 0b10, opc,
6518                                       V128, V128,
6519                                       V128, VectorIndexS,
6520                                       asm, ".4s", ".4s", ".4s", ".s",
6521     [(set (v4i32 V128:$dst),
6522        (OpNode (v4i32 V128:$Rd), (v4i32 V128:$Rn),
6523           (v4i32 (ARM64duplane32 (v4i32 V128:$Rm), VectorIndexS:$idx))))]> {
6524     bits<2> idx;
6525     let Inst{11} = idx{1};
6526     let Inst{21} = idx{0};
6527   }
6528 }
6529
6530 multiclass SIMDIndexedLongSD<bit U, bits<4> opc, string asm,
6531                              SDPatternOperator OpNode> {
6532   def v4i16_indexed : BaseSIMDIndexed<0, U, 0, 0b01, opc,
6533                                       V128, V64,
6534                                       V128_lo, VectorIndexH,
6535                                       asm, ".4s", ".4s", ".4h", ".h",
6536     [(set (v4i32 V128:$Rd),
6537         (OpNode (v4i16 V64:$Rn),
6538          (v4i16 (ARM64duplane16 (v8i16 V128_lo:$Rm), VectorIndexH:$idx))))]> {
6539     bits<3> idx;
6540     let Inst{11} = idx{2};
6541     let Inst{21} = idx{1};
6542     let Inst{20} = idx{0};
6543   }
6544
6545   def v8i16_indexed : BaseSIMDIndexed<1, U, 0, 0b01, opc,
6546                                       V128, V128,
6547                                       V128_lo, VectorIndexH,
6548                                       asm#"2", ".4s", ".4s", ".8h", ".h",
6549     [(set (v4i32 V128:$Rd),
6550           (OpNode (extract_high_v8i16 V128:$Rn),
6551                   (extract_high_v8i16 (ARM64duplane16 (v8i16 V128_lo:$Rm),
6552                                                       VectorIndexH:$idx))))]> {
6553
6554     bits<3> idx;
6555     let Inst{11} = idx{2};
6556     let Inst{21} = idx{1};
6557     let Inst{20} = idx{0};
6558   }
6559
6560   def v2i32_indexed : BaseSIMDIndexed<0, U, 0, 0b10, opc,
6561                                       V128, V64,
6562                                       V128, VectorIndexS,
6563                                       asm, ".2d", ".2d", ".2s", ".s",
6564     [(set (v2i64 V128:$Rd),
6565         (OpNode (v2i32 V64:$Rn),
6566          (v2i32 (ARM64duplane32 (v4i32 V128:$Rm), VectorIndexS:$idx))))]> {
6567     bits<2> idx;
6568     let Inst{11} = idx{1};
6569     let Inst{21} = idx{0};
6570   }
6571
6572   def v4i32_indexed : BaseSIMDIndexed<1, U, 0, 0b10, opc,
6573                                       V128, V128,
6574                                       V128, VectorIndexS,
6575                                       asm#"2", ".2d", ".2d", ".4s", ".s",
6576     [(set (v2i64 V128:$Rd),
6577           (OpNode (extract_high_v4i32 V128:$Rn),
6578                   (extract_high_v4i32 (ARM64duplane32 (v4i32 V128:$Rm),
6579                                                       VectorIndexS:$idx))))]> {
6580     bits<2> idx;
6581     let Inst{11} = idx{1};
6582     let Inst{21} = idx{0};
6583   }
6584
6585   def v1i32_indexed : BaseSIMDIndexed<1, U, 1, 0b01, opc,
6586                                       FPR32Op, FPR16Op, V128_lo, VectorIndexH,
6587                                       asm, ".h", "", "", ".h", []> {
6588     bits<3> idx;
6589     let Inst{11} = idx{2};
6590     let Inst{21} = idx{1};
6591     let Inst{20} = idx{0};
6592   }
6593
6594   def v1i64_indexed : BaseSIMDIndexed<1, U, 1, 0b10, opc,
6595                                       FPR64Op, FPR32Op, V128, VectorIndexS,
6596                                       asm, ".s", "", "", ".s", []> {
6597     bits<2> idx;
6598     let Inst{11} = idx{1};
6599     let Inst{21} = idx{0};
6600   }
6601 }
6602
6603 multiclass SIMDIndexedLongSQDMLXSDTied<bit U, bits<4> opc, string asm,
6604                                        SDPatternOperator Accum> {
6605   def v4i16_indexed : BaseSIMDIndexedTied<0, U, 0, 0b01, opc,
6606                                       V128, V64,
6607                                       V128_lo, VectorIndexH,
6608                                       asm, ".4s", ".4s", ".4h", ".h",
6609     [(set (v4i32 V128:$dst),
6610           (Accum (v4i32 V128:$Rd),
6611                  (v4i32 (int_arm64_neon_sqdmull
6612                              (v4i16 V64:$Rn),
6613                              (v4i16 (ARM64duplane16 (v8i16 V128_lo:$Rm),
6614                                                     VectorIndexH:$idx))))))]> {
6615     bits<3> idx;
6616     let Inst{11} = idx{2};
6617     let Inst{21} = idx{1};
6618     let Inst{20} = idx{0};
6619   }
6620
6621   // FIXME: it would be nice to use the scalar (v1i32) instruction here, but an
6622   // intermediate EXTRACT_SUBREG would be untyped.
6623   def : Pat<(i32 (Accum (i32 FPR32Op:$Rd),
6624                 (i32 (vector_extract (v4i32
6625                          (int_arm64_neon_sqdmull (v4i16 V64:$Rn),
6626                              (v4i16 (ARM64duplane16 (v8i16 V128_lo:$Rm),
6627                                                     VectorIndexH:$idx)))),
6628                          (i64 0))))),
6629             (EXTRACT_SUBREG
6630                 (!cast<Instruction>(NAME # v4i16_indexed)
6631                     (SUBREG_TO_REG (i32 0), FPR32Op:$Rd, ssub), V64:$Rn,
6632                     V128_lo:$Rm, VectorIndexH:$idx),
6633                 ssub)>;
6634
6635   def v8i16_indexed : BaseSIMDIndexedTied<1, U, 0, 0b01, opc,
6636                                       V128, V128,
6637                                       V128_lo, VectorIndexH,
6638                                       asm#"2", ".4s", ".4s", ".8h", ".h",
6639     [(set (v4i32 V128:$dst),
6640           (Accum (v4i32 V128:$Rd),
6641                  (v4i32 (int_arm64_neon_sqdmull
6642                             (extract_high_v8i16 V128:$Rn),
6643                             (extract_high_v8i16
6644                                 (ARM64duplane16 (v8i16 V128_lo:$Rm),
6645                                                 VectorIndexH:$idx))))))]> {
6646     bits<3> idx;
6647     let Inst{11} = idx{2};
6648     let Inst{21} = idx{1};
6649     let Inst{20} = idx{0};
6650   }
6651
6652   def v2i32_indexed : BaseSIMDIndexedTied<0, U, 0, 0b10, opc,
6653                                       V128, V64,
6654                                       V128, VectorIndexS,
6655                                       asm, ".2d", ".2d", ".2s", ".s",
6656     [(set (v2i64 V128:$dst),
6657         (Accum (v2i64 V128:$Rd),
6658                (v2i64 (int_arm64_neon_sqdmull
6659                           (v2i32 V64:$Rn),
6660                           (v2i32 (ARM64duplane32 (v4i32 V128:$Rm),
6661                                                  VectorIndexS:$idx))))))]> {
6662     bits<2> idx;
6663     let Inst{11} = idx{1};
6664     let Inst{21} = idx{0};
6665   }
6666
6667   def v4i32_indexed : BaseSIMDIndexedTied<1, U, 0, 0b10, opc,
6668                                       V128, V128,
6669                                       V128, VectorIndexS,
6670                                       asm#"2", ".2d", ".2d", ".4s", ".s",
6671     [(set (v2i64 V128:$dst),
6672           (Accum (v2i64 V128:$Rd),
6673                  (v2i64 (int_arm64_neon_sqdmull
6674                             (extract_high_v4i32 V128:$Rn),
6675                             (extract_high_v4i32
6676                                 (ARM64duplane32 (v4i32 V128:$Rm),
6677                                                 VectorIndexS:$idx))))))]> {
6678     bits<2> idx;
6679     let Inst{11} = idx{1};
6680     let Inst{21} = idx{0};
6681   }
6682
6683   def v1i32_indexed : BaseSIMDIndexedTied<1, U, 1, 0b01, opc,
6684                                       FPR32Op, FPR16Op, V128_lo, VectorIndexH,
6685                                       asm, ".h", "", "", ".h", []> {
6686     bits<3> idx;
6687     let Inst{11} = idx{2};
6688     let Inst{21} = idx{1};
6689     let Inst{20} = idx{0};
6690   }
6691
6692
6693   def v1i64_indexed : BaseSIMDIndexedTied<1, U, 1, 0b10, opc,
6694                                       FPR64Op, FPR32Op, V128, VectorIndexS,
6695                                       asm, ".s", "", "", ".s",
6696     [(set (i64 FPR64Op:$dst),
6697           (Accum (i64 FPR64Op:$Rd),
6698                  (i64 (int_arm64_neon_sqdmulls_scalar
6699                             (i32 FPR32Op:$Rn),
6700                             (i32 (vector_extract (v4i32 V128:$Rm),
6701                                                  VectorIndexS:$idx))))))]> {
6702
6703     bits<2> idx;
6704     let Inst{11} = idx{1};
6705     let Inst{21} = idx{0};
6706   }
6707 }
6708
6709 multiclass SIMDVectorIndexedLongSD<bit U, bits<4> opc, string asm,
6710                                    SDPatternOperator OpNode> {
6711   let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
6712   def v4i16_indexed : BaseSIMDIndexed<0, U, 0, 0b01, opc,
6713                                       V128, V64,
6714                                       V128_lo, VectorIndexH,
6715                                       asm, ".4s", ".4s", ".4h", ".h",
6716     [(set (v4i32 V128:$Rd),
6717         (OpNode (v4i16 V64:$Rn),
6718          (v4i16 (ARM64duplane16 (v8i16 V128_lo:$Rm), VectorIndexH:$idx))))]> {
6719     bits<3> idx;
6720     let Inst{11} = idx{2};
6721     let Inst{21} = idx{1};
6722     let Inst{20} = idx{0};
6723   }
6724
6725   def v8i16_indexed : BaseSIMDIndexed<1, U, 0, 0b01, opc,
6726                                       V128, V128,
6727                                       V128_lo, VectorIndexH,
6728                                       asm#"2", ".4s", ".4s", ".8h", ".h",
6729     [(set (v4i32 V128:$Rd),
6730           (OpNode (extract_high_v8i16 V128:$Rn),
6731                   (extract_high_v8i16 (ARM64duplane16 (v8i16 V128_lo:$Rm),
6732                                                       VectorIndexH:$idx))))]> {
6733
6734     bits<3> idx;
6735     let Inst{11} = idx{2};
6736     let Inst{21} = idx{1};
6737     let Inst{20} = idx{0};
6738   }
6739
6740   def v2i32_indexed : BaseSIMDIndexed<0, U, 0, 0b10, opc,
6741                                       V128, V64,
6742                                       V128, VectorIndexS,
6743                                       asm, ".2d", ".2d", ".2s", ".s",
6744     [(set (v2i64 V128:$Rd),
6745         (OpNode (v2i32 V64:$Rn),
6746          (v2i32 (ARM64duplane32 (v4i32 V128:$Rm), VectorIndexS:$idx))))]> {
6747     bits<2> idx;
6748     let Inst{11} = idx{1};
6749     let Inst{21} = idx{0};
6750   }
6751
6752   def v4i32_indexed : BaseSIMDIndexed<1, U, 0, 0b10, opc,
6753                                       V128, V128,
6754                                       V128, VectorIndexS,
6755                                       asm#"2", ".2d", ".2d", ".4s", ".s",
6756     [(set (v2i64 V128:$Rd),
6757           (OpNode (extract_high_v4i32 V128:$Rn),
6758                   (extract_high_v4i32 (ARM64duplane32 (v4i32 V128:$Rm),
6759                                                       VectorIndexS:$idx))))]> {
6760     bits<2> idx;
6761     let Inst{11} = idx{1};
6762     let Inst{21} = idx{0};
6763   }
6764   }
6765 }
6766
6767 multiclass SIMDVectorIndexedLongSDTied<bit U, bits<4> opc, string asm,
6768                                        SDPatternOperator OpNode> {
6769   let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in {
6770   def v4i16_indexed : BaseSIMDIndexedTied<0, U, 0, 0b01, opc,
6771                                       V128, V64,
6772                                       V128_lo, VectorIndexH,
6773                                       asm, ".4s", ".4s", ".4h", ".h",
6774     [(set (v4i32 V128:$dst),
6775         (OpNode (v4i32 V128:$Rd), (v4i16 V64:$Rn),
6776          (v4i16 (ARM64duplane16 (v8i16 V128_lo:$Rm), VectorIndexH:$idx))))]> {
6777     bits<3> idx;
6778     let Inst{11} = idx{2};
6779     let Inst{21} = idx{1};
6780     let Inst{20} = idx{0};
6781   }
6782
6783   def v8i16_indexed : BaseSIMDIndexedTied<1, U, 0, 0b01, opc,
6784                                       V128, V128,
6785                                       V128_lo, VectorIndexH,
6786                                       asm#"2", ".4s", ".4s", ".8h", ".h",
6787     [(set (v4i32 V128:$dst),
6788           (OpNode (v4i32 V128:$Rd),
6789                   (extract_high_v8i16 V128:$Rn),
6790                   (extract_high_v8i16 (ARM64duplane16 (v8i16 V128_lo:$Rm),
6791                                                       VectorIndexH:$idx))))]> {
6792     bits<3> idx;
6793     let Inst{11} = idx{2};
6794     let Inst{21} = idx{1};
6795     let Inst{20} = idx{0};
6796   }
6797
6798   def v2i32_indexed : BaseSIMDIndexedTied<0, U, 0, 0b10, opc,
6799                                       V128, V64,
6800                                       V128, VectorIndexS,
6801                                       asm, ".2d", ".2d", ".2s", ".s",
6802     [(set (v2i64 V128:$dst),
6803         (OpNode (v2i64 V128:$Rd), (v2i32 V64:$Rn),
6804          (v2i32 (ARM64duplane32 (v4i32 V128:$Rm), VectorIndexS:$idx))))]> {
6805     bits<2> idx;
6806     let Inst{11} = idx{1};
6807     let Inst{21} = idx{0};
6808   }
6809
6810   def v4i32_indexed : BaseSIMDIndexedTied<1, U, 0, 0b10, opc,
6811                                       V128, V128,
6812                                       V128, VectorIndexS,
6813                                       asm#"2", ".2d", ".2d", ".4s", ".s",
6814     [(set (v2i64 V128:$dst),
6815           (OpNode (v2i64 V128:$Rd),
6816                   (extract_high_v4i32 V128:$Rn),
6817                   (extract_high_v4i32 (ARM64duplane32 (v4i32 V128:$Rm),
6818                                                       VectorIndexS:$idx))))]> {
6819     bits<2> idx;
6820     let Inst{11} = idx{1};
6821     let Inst{21} = idx{0};
6822   }
6823   }
6824 }
6825
6826 //----------------------------------------------------------------------------
6827 // AdvSIMD scalar shift by immediate
6828 //----------------------------------------------------------------------------
6829
6830 let mayStore = 0, mayLoad = 0, hasSideEffects = 0 in
6831 class BaseSIMDScalarShift<bit U, bits<5> opc, bits<7> fixed_imm,
6832                      RegisterClass regtype1, RegisterClass regtype2,
6833                      Operand immtype, string asm, list<dag> pattern>
6834   : I<(outs regtype1:$Rd), (ins regtype2:$Rn, immtype:$imm),
6835       asm, "\t$Rd, $Rn, $imm", "", pattern>,
6836     Sched<[WriteV]> {
6837   bits<5> Rd;
6838   bits<5> Rn;
6839   bits<7> imm;
6840   let Inst{31-30} = 0b01;
6841   let Inst{29}    = U;
6842   let Inst{28-23} = 0b111110;
6843   let Inst{22-16} = fixed_imm;
6844   let Inst{15-11} = opc;
6845   let Inst{10}    = 1;
6846   let Inst{9-5} = Rn;
6847   let Inst{4-0} = Rd;
6848 }
6849
6850 let mayStore = 0, mayLoad = 0, hasSideEffects = 0 in
6851 class BaseSIMDScalarShiftTied<bit U, bits<5> opc, bits<7> fixed_imm,
6852                      RegisterClass regtype1, RegisterClass regtype2,
6853                      Operand immtype, string asm, list<dag> pattern>
6854   : I<(outs regtype1:$dst), (ins regtype1:$Rd, regtype2:$Rn, immtype:$imm),
6855       asm, "\t$Rd, $Rn, $imm", "$Rd = $dst", pattern>,
6856     Sched<[WriteV]> {
6857   bits<5> Rd;
6858   bits<5> Rn;
6859   bits<7> imm;
6860   let Inst{31-30} = 0b01;
6861   let Inst{29}    = U;
6862   let Inst{28-23} = 0b111110;
6863   let Inst{22-16} = fixed_imm;
6864   let Inst{15-11} = opc;
6865   let Inst{10}    = 1;
6866   let Inst{9-5} = Rn;
6867   let Inst{4-0} = Rd;
6868 }
6869
6870
6871 multiclass SIMDScalarRShiftSD<bit U, bits<5> opc, string asm> {
6872   def s : BaseSIMDScalarShift<U, opc, {0,1,?,?,?,?,?},
6873                               FPR32, FPR32, vecshiftR32, asm, []> {
6874     let Inst{20-16} = imm{4-0};
6875   }
6876
6877   def d : BaseSIMDScalarShift<U, opc, {1,?,?,?,?,?,?},
6878                               FPR64, FPR64, vecshiftR64, asm, []> {
6879     let Inst{21-16} = imm{5-0};
6880   }
6881 }
6882
6883 multiclass SIMDScalarRShiftD<bit U, bits<5> opc, string asm,
6884                              SDPatternOperator OpNode> {
6885   def d : BaseSIMDScalarShift<U, opc, {1,?,?,?,?,?,?},
6886                               FPR64, FPR64, vecshiftR64, asm,
6887   [(set (i64 FPR64:$Rd),
6888      (OpNode (i64 FPR64:$Rn), (i32 vecshiftR64:$imm)))]> {
6889     let Inst{21-16} = imm{5-0};
6890   }
6891
6892   def : Pat<(v1i64 (OpNode (v1i64 FPR64:$Rn), (i32 vecshiftR64:$imm))),
6893             (!cast<Instruction>(NAME # "d") FPR64:$Rn, vecshiftR64:$imm)>;
6894 }
6895
6896 multiclass SIMDScalarRShiftDTied<bit U, bits<5> opc, string asm,
6897                                  SDPatternOperator OpNode = null_frag> {
6898   def d : BaseSIMDScalarShiftTied<U, opc, {1,?,?,?,?,?,?},
6899                               FPR64, FPR64, vecshiftR64, asm,
6900   [(set (i64 FPR64:$dst), (OpNode (i64 FPR64:$Rd), (i64 FPR64:$Rn),
6901                                                    (i32 vecshiftR64:$imm)))]> {
6902     let Inst{21-16} = imm{5-0};
6903   }
6904
6905   def : Pat<(v1i64 (OpNode (v1i64 FPR64:$Rd), (v1i64 FPR64:$Rn),
6906                            (i32 vecshiftR64:$imm))),
6907             (!cast<Instruction>(NAME # "d") FPR64:$Rd, FPR64:$Rn,
6908                                             vecshiftR64:$imm)>;
6909 }
6910
6911 multiclass SIMDScalarLShiftD<bit U, bits<5> opc, string asm,
6912                              SDPatternOperator OpNode> {
6913   def d : BaseSIMDScalarShift<U, opc, {1,?,?,?,?,?,?},
6914                               FPR64, FPR64, vecshiftL64, asm,
6915     [(set (v1i64 FPR64:$Rd),
6916        (OpNode (v1i64 FPR64:$Rn), (i32 vecshiftL64:$imm)))]> {
6917     let Inst{21-16} = imm{5-0};
6918   }
6919 }
6920
6921 let mayStore = 0, mayLoad = 0, hasSideEffects = 0 in
6922 multiclass SIMDScalarLShiftDTied<bit U, bits<5> opc, string asm> {
6923   def d : BaseSIMDScalarShiftTied<U, opc, {1,?,?,?,?,?,?},
6924                               FPR64, FPR64, vecshiftL64, asm, []> {
6925     let Inst{21-16} = imm{5-0};
6926   }
6927 }
6928
6929 let mayStore = 0, mayLoad = 0, hasSideEffects = 0 in
6930 multiclass SIMDScalarRShiftBHS<bit U, bits<5> opc, string asm,
6931                                SDPatternOperator OpNode = null_frag> {
6932   def b : BaseSIMDScalarShift<U, opc, {0,0,0,1,?,?,?},
6933                               FPR8, FPR16, vecshiftR8, asm, []> {
6934     let Inst{18-16} = imm{2-0};
6935   }
6936
6937   def h : BaseSIMDScalarShift<U, opc, {0,0,1,?,?,?,?},
6938                               FPR16, FPR32, vecshiftR16, asm, []> {
6939     let Inst{19-16} = imm{3-0};
6940   }
6941
6942   def s : BaseSIMDScalarShift<U, opc, {0,1,?,?,?,?,?},
6943                               FPR32, FPR64, vecshiftR32, asm,
6944     [(set (i32 FPR32:$Rd), (OpNode (i64 FPR64:$Rn), vecshiftR32:$imm))]> {
6945     let Inst{20-16} = imm{4-0};
6946   }
6947 }
6948
6949 multiclass SIMDScalarLShiftBHSD<bit U, bits<5> opc, string asm,
6950                                 SDPatternOperator OpNode> {
6951   def b : BaseSIMDScalarShift<U, opc, {0,0,0,1,?,?,?},
6952                               FPR8, FPR8, vecshiftL8, asm, []> {
6953     let Inst{18-16} = imm{2-0};
6954   }
6955
6956   def h : BaseSIMDScalarShift<U, opc, {0,0,1,?,?,?,?},
6957                               FPR16, FPR16, vecshiftL16, asm, []> {
6958     let Inst{19-16} = imm{3-0};
6959   }
6960
6961   def s : BaseSIMDScalarShift<U, opc, {0,1,?,?,?,?,?},
6962                               FPR32, FPR32, vecshiftL32, asm,
6963     [(set (i32 FPR32:$Rd), (OpNode (i32 FPR32:$Rn), (i32 vecshiftL32:$imm)))]> {
6964     let Inst{20-16} = imm{4-0};
6965   }
6966
6967   def d : BaseSIMDScalarShift<U, opc, {1,?,?,?,?,?,?},
6968                               FPR64, FPR64, vecshiftL64, asm,
6969     [(set (i64 FPR64:$Rd), (OpNode (i64 FPR64:$Rn), (i32 vecshiftL64:$imm)))]> {
6970     let Inst{21-16} = imm{5-0};
6971   }
6972
6973   def : Pat<(v1i64 (OpNode (v1i64 FPR64:$Rn), (i32 vecshiftL64:$imm))),
6974             (!cast<Instruction>(NAME # "d") FPR64:$Rn, vecshiftL64:$imm)>;
6975 }
6976
6977 multiclass SIMDScalarRShiftBHSD<bit U, bits<5> opc, string asm> {
6978   def b : BaseSIMDScalarShift<U, opc, {0,0,0,1,?,?,?},
6979                               FPR8, FPR8, vecshiftR8, asm, []> {
6980     let Inst{18-16} = imm{2-0};
6981   }
6982
6983   def h : BaseSIMDScalarShift<U, opc, {0,0,1,?,?,?,?},
6984                               FPR16, FPR16, vecshiftR16, asm, []> {
6985     let Inst{19-16} = imm{3-0};
6986   }
6987
6988   def s : BaseSIMDScalarShift<U, opc, {0,1,?,?,?,?,?},
6989                               FPR32, FPR32, vecshiftR32, asm, []> {
6990     let Inst{20-16} = imm{4-0};
6991   }
6992
6993   def d : BaseSIMDScalarShift<U, opc, {1,?,?,?,?,?,?},
6994                               FPR64, FPR64, vecshiftR64, asm, []> {
6995     let Inst{21-16} = imm{5-0};
6996   }
6997 }
6998
6999 //----------------------------------------------------------------------------
7000 // AdvSIMD vector x indexed element
7001 //----------------------------------------------------------------------------
7002
7003 let mayStore = 0, mayLoad = 0, hasSideEffects = 0 in
7004 class BaseSIMDVectorShift<bit Q, bit U, bits<5> opc, bits<7> fixed_imm,
7005                      RegisterOperand dst_reg, RegisterOperand src_reg,
7006                      Operand immtype,
7007                      string asm, string dst_kind, string src_kind,
7008                      list<dag> pattern>
7009   : I<(outs dst_reg:$Rd), (ins src_reg:$Rn, immtype:$imm),
7010       asm, "{\t$Rd" # dst_kind # ", $Rn" # src_kind # ", $imm" #
7011            "|" # dst_kind # "\t$Rd, $Rn, $imm}", "", pattern>,
7012     Sched<[WriteV]> {
7013   bits<5> Rd;
7014   bits<5> Rn;
7015   let Inst{31}    = 0;
7016   let Inst{30}    = Q;
7017   let Inst{29}    = U;
7018   let Inst{28-23} = 0b011110;
7019   let Inst{22-16} = fixed_imm;
7020   let Inst{15-11} = opc;
7021   let Inst{10}    = 1;
7022   let Inst{9-5}   = Rn;
7023   let Inst{4-0}   = Rd;
7024 }
7025
7026 let mayStore = 0, mayLoad = 0, hasSideEffects = 0 in
7027 class BaseSIMDVectorShiftTied<bit Q, bit U, bits<5> opc, bits<7> fixed_imm,
7028                      RegisterOperand vectype1, RegisterOperand vectype2,
7029                      Operand immtype,
7030                      string asm, string dst_kind, string src_kind,
7031                      list<dag> pattern>
7032   : I<(outs vectype1:$dst), (ins vectype1:$Rd, vectype2:$Rn, immtype:$imm),
7033       asm, "{\t$Rd" # dst_kind # ", $Rn" # src_kind # ", $imm" #
7034            "|" # dst_kind # "\t$Rd, $Rn, $imm}", "$Rd = $dst", pattern>,
7035     Sched<[WriteV]> {
7036   bits<5> Rd;
7037   bits<5> Rn;
7038   let Inst{31}    = 0;
7039   let Inst{30}    = Q;
7040   let Inst{29}    = U;
7041   let Inst{28-23} = 0b011110;
7042   let Inst{22-16} = fixed_imm;
7043   let Inst{15-11} = opc;
7044   let Inst{10}    = 1;
7045   let Inst{9-5}   = Rn;
7046   let Inst{4-0}   = Rd;
7047 }
7048
7049 multiclass SIMDVectorRShiftSD<bit U, bits<5> opc, string asm,
7050                               Intrinsic OpNode> {
7051   def v2i32_shift : BaseSIMDVectorShift<0, U, opc, {0,1,?,?,?,?,?},
7052                                   V64, V64, vecshiftR32,
7053                                   asm, ".2s", ".2s",
7054       [(set (v2i32 V64:$Rd), (OpNode (v2f32 V64:$Rn), (i32 imm:$imm)))]> {
7055     bits<5> imm;
7056     let Inst{20-16} = imm;
7057   }
7058
7059   def v4i32_shift : BaseSIMDVectorShift<1, U, opc, {0,1,?,?,?,?,?},
7060                                   V128, V128, vecshiftR32,
7061                                   asm, ".4s", ".4s",
7062       [(set (v4i32 V128:$Rd), (OpNode (v4f32 V128:$Rn), (i32 imm:$imm)))]> {
7063     bits<5> imm;
7064     let Inst{20-16} = imm;
7065   }
7066
7067   def v2i64_shift : BaseSIMDVectorShift<1, U, opc, {1,?,?,?,?,?,?},
7068                                   V128, V128, vecshiftR64,
7069                                   asm, ".2d", ".2d",
7070       [(set (v2i64 V128:$Rd), (OpNode (v2f64 V128:$Rn), (i32 imm:$imm)))]> {
7071     bits<6> imm;
7072     let Inst{21-16} = imm;
7073   }
7074 }
7075
7076 multiclass SIMDVectorRShiftSDToFP<bit U, bits<5> opc, string asm,
7077                                   Intrinsic OpNode> {
7078   def v2i32_shift : BaseSIMDVectorShift<0, U, opc, {0,1,?,?,?,?,?},
7079                                   V64, V64, vecshiftR32,
7080                                   asm, ".2s", ".2s",
7081       [(set (v2f32 V64:$Rd), (OpNode (v2i32 V64:$Rn), (i32 imm:$imm)))]> {
7082     bits<5> imm;
7083     let Inst{20-16} = imm;
7084   }
7085
7086   def v4i32_shift : BaseSIMDVectorShift<1, U, opc, {0,1,?,?,?,?,?},
7087                                   V128, V128, vecshiftR32,
7088                                   asm, ".4s", ".4s",
7089       [(set (v4f32 V128:$Rd), (OpNode (v4i32 V128:$Rn), (i32 imm:$imm)))]> {
7090     bits<5> imm;
7091     let Inst{20-16} = imm;
7092   }
7093
7094   def v2i64_shift : BaseSIMDVectorShift<1, U, opc, {1,?,?,?,?,?,?},
7095                                   V128, V128, vecshiftR64,
7096                                   asm, ".2d", ".2d",
7097       [(set (v2f64 V128:$Rd), (OpNode (v2i64 V128:$Rn), (i32 imm:$imm)))]> {
7098     bits<6> imm;
7099     let Inst{21-16} = imm;
7100   }
7101 }
7102
7103 multiclass SIMDVectorRShiftNarrowBHS<bit U, bits<5> opc, string asm,
7104                                      SDPatternOperator OpNode> {
7105   def v8i8_shift : BaseSIMDVectorShift<0, U, opc, {0,0,0,1,?,?,?},
7106                                   V64, V128, vecshiftR16Narrow,
7107                                   asm, ".8b", ".8h",
7108       [(set (v8i8 V64:$Rd), (OpNode (v8i16 V128:$Rn), vecshiftR16Narrow:$imm))]> {
7109     bits<3> imm;
7110     let Inst{18-16} = imm;
7111   }
7112
7113   def v16i8_shift : BaseSIMDVectorShiftTied<1, U, opc, {0,0,0,1,?,?,?},
7114                                   V128, V128, vecshiftR16Narrow,
7115                                   asm#"2", ".16b", ".8h", []> {
7116     bits<3> imm;
7117     let Inst{18-16} = imm;
7118     let hasSideEffects = 0;
7119   }
7120
7121   def v4i16_shift : BaseSIMDVectorShift<0, U, opc, {0,0,1,?,?,?,?},
7122                                   V64, V128, vecshiftR32Narrow,
7123                                   asm, ".4h", ".4s",
7124       [(set (v4i16 V64:$Rd), (OpNode (v4i32 V128:$Rn), vecshiftR32Narrow:$imm))]> {
7125     bits<4> imm;
7126     let Inst{19-16} = imm;
7127   }
7128
7129   def v8i16_shift : BaseSIMDVectorShiftTied<1, U, opc, {0,0,1,?,?,?,?},
7130                                   V128, V128, vecshiftR32Narrow,
7131                                   asm#"2", ".8h", ".4s", []> {
7132     bits<4> imm;
7133     let Inst{19-16} = imm;
7134     let hasSideEffects = 0;
7135   }
7136
7137   def v2i32_shift : BaseSIMDVectorShift<0, U, opc, {0,1,?,?,?,?,?},
7138                                   V64, V128, vecshiftR64Narrow,
7139                                   asm, ".2s", ".2d",
7140       [(set (v2i32 V64:$Rd), (OpNode (v2i64 V128:$Rn), vecshiftR64Narrow:$imm))]> {
7141     bits<5> imm;
7142     let Inst{20-16} = imm;
7143   }
7144
7145   def v4i32_shift : BaseSIMDVectorShiftTied<1, U, opc, {0,1,?,?,?,?,?},
7146                                   V128, V128, vecshiftR64Narrow,
7147                                   asm#"2", ".4s", ".2d", []> {
7148     bits<5> imm;
7149     let Inst{20-16} = imm;
7150     let hasSideEffects = 0;
7151   }
7152
7153   // TableGen doesn't like patters w/ INSERT_SUBREG on the instructions
7154   // themselves, so put them here instead.
7155
7156   // Patterns involving what's effectively an insert high and a normal
7157   // intrinsic, represented by CONCAT_VECTORS.
7158   def : Pat<(concat_vectors (v8i8 V64:$Rd),(OpNode (v8i16 V128:$Rn),
7159                                                    vecshiftR16Narrow:$imm)),
7160             (!cast<Instruction>(NAME # "v16i8_shift")
7161                 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
7162                 V128:$Rn, vecshiftR16Narrow:$imm)>;
7163   def : Pat<(concat_vectors (v4i16 V64:$Rd), (OpNode (v4i32 V128:$Rn),
7164                                                      vecshiftR32Narrow:$imm)),
7165             (!cast<Instruction>(NAME # "v8i16_shift")
7166                 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
7167                 V128:$Rn, vecshiftR32Narrow:$imm)>;
7168   def : Pat<(concat_vectors (v2i32 V64:$Rd), (OpNode (v2i64 V128:$Rn),
7169                                                      vecshiftR64Narrow:$imm)),
7170             (!cast<Instruction>(NAME # "v4i32_shift")
7171                 (INSERT_SUBREG (IMPLICIT_DEF), V64:$Rd, dsub),
7172                 V128:$Rn, vecshiftR64Narrow:$imm)>;
7173 }
7174
7175 multiclass SIMDVectorLShiftBHSD<bit U, bits<5> opc, string asm,
7176                                 SDPatternOperator OpNode> {
7177   def v8i8_shift : BaseSIMDVectorShift<0, U, opc, {0,0,0,1,?,?,?},
7178                                   V64, V64, vecshiftL8,
7179                                   asm, ".8b", ".8b",
7180                  [(set (v8i8 V64:$Rd), (OpNode (v8i8 V64:$Rn),
7181                        (i32 vecshiftL8:$imm)))]> {
7182     bits<3> imm;
7183     let Inst{18-16} = imm;
7184   }
7185
7186   def v16i8_shift : BaseSIMDVectorShift<1, U, opc, {0,0,0,1,?,?,?},
7187                                   V128, V128, vecshiftL8,
7188                                   asm, ".16b", ".16b",
7189              [(set (v16i8 V128:$Rd), (OpNode (v16i8 V128:$Rn),
7190                    (i32 vecshiftL8:$imm)))]> {
7191     bits<3> imm;
7192     let Inst{18-16} = imm;
7193   }
7194
7195   def v4i16_shift : BaseSIMDVectorShift<0, U, opc, {0,0,1,?,?,?,?},
7196                                   V64, V64, vecshiftL16,
7197                                   asm, ".4h", ".4h",
7198               [(set (v4i16 V64:$Rd), (OpNode (v4i16 V64:$Rn),
7199                     (i32 vecshiftL16:$imm)))]> {
7200     bits<4> imm;
7201     let Inst{19-16} = imm;
7202   }
7203
7204   def v8i16_shift : BaseSIMDVectorShift<1, U, opc, {0,0,1,?,?,?,?},
7205                                   V128, V128, vecshiftL16,
7206                                   asm, ".8h", ".8h",
7207             [(set (v8i16 V128:$Rd), (OpNode (v8i16 V128:$Rn),
7208                   (i32 vecshiftL16:$imm)))]> {
7209     bits<4> imm;
7210     let Inst{19-16} = imm;
7211   }
7212
7213   def v2i32_shift : BaseSIMDVectorShift<0, U, opc, {0,1,?,?,?,?,?},
7214                                   V64, V64, vecshiftL32,
7215                                   asm, ".2s", ".2s",
7216               [(set (v2i32 V64:$Rd), (OpNode (v2i32 V64:$Rn),
7217                     (i32 vecshiftL32:$imm)))]> {
7218     bits<5> imm;
7219     let Inst{20-16} = imm;
7220   }
7221
7222   def v4i32_shift : BaseSIMDVectorShift<1, U, opc, {0,1,?,?,?,?,?},
7223                                   V128, V128, vecshiftL32,
7224                                   asm, ".4s", ".4s",
7225             [(set (v4i32 V128:$Rd), (OpNode (v4i32 V128:$Rn),
7226                   (i32 vecshiftL32:$imm)))]> {
7227     bits<5> imm;
7228     let Inst{20-16} = imm;
7229   }
7230
7231   def v2i64_shift : BaseSIMDVectorShift<1, U, opc, {1,?,?,?,?,?,?},
7232                                   V128, V128, vecshiftL64,
7233                                   asm, ".2d", ".2d",
7234             [(set (v2i64 V128:$Rd), (OpNode (v2i64 V128:$Rn),
7235                   (i32 vecshiftL64:$imm)))]> {
7236     bits<6> imm;
7237     let Inst{21-16} = imm;
7238   }
7239 }
7240
7241 multiclass SIMDVectorRShiftBHSD<bit U, bits<5> opc, string asm,
7242                                 SDPatternOperator OpNode> {
7243   def v8i8_shift : BaseSIMDVectorShift<0, U, opc, {0,0,0,1,?,?,?},
7244                                   V64, V64, vecshiftR8,
7245                                   asm, ".8b", ".8b",
7246                  [(set (v8i8 V64:$Rd), (OpNode (v8i8 V64:$Rn),
7247                        (i32 vecshiftR8:$imm)))]> {
7248     bits<3> imm;
7249     let Inst{18-16} = imm;
7250   }
7251
7252   def v16i8_shift : BaseSIMDVectorShift<1, U, opc, {0,0,0,1,?,?,?},
7253                                   V128, V128, vecshiftR8,
7254                                   asm, ".16b", ".16b",
7255              [(set (v16i8 V128:$Rd), (OpNode (v16i8 V128:$Rn),
7256                    (i32 vecshiftR8:$imm)))]> {
7257     bits<3> imm;
7258     let Inst{18-16} = imm;
7259   }
7260
7261   def v4i16_shift : BaseSIMDVectorShift<0, U, opc, {0,0,1,?,?,?,?},
7262                                   V64, V64, vecshiftR16,
7263                                   asm, ".4h", ".4h",
7264               [(set (v4i16 V64:$Rd), (OpNode (v4i16 V64:$Rn),
7265                     (i32 vecshiftR16:$imm)))]> {
7266     bits<4> imm;
7267     let Inst{19-16} = imm;
7268   }
7269
7270   def v8i16_shift : BaseSIMDVectorShift<1, U, opc, {0,0,1,?,?,?,?},
7271                                   V128, V128, vecshiftR16,
7272                                   asm, ".8h", ".8h",
7273             [(set (v8i16 V128:$Rd), (OpNode (v8i16 V128:$Rn),
7274                   (i32 vecshiftR16:$imm)))]> {
7275     bits<4> imm;
7276     let Inst{19-16} = imm;
7277   }
7278
7279   def v2i32_shift : BaseSIMDVectorShift<0, U, opc, {0,1,?,?,?,?,?},
7280                                   V64, V64, vecshiftR32,
7281                                   asm, ".2s", ".2s",
7282               [(set (v2i32 V64:$Rd), (OpNode (v2i32 V64:$Rn),
7283                     (i32 vecshiftR32:$imm)))]> {
7284     bits<5> imm;
7285     let Inst{20-16} = imm;
7286   }
7287
7288   def v4i32_shift : BaseSIMDVectorShift<1, U, opc, {0,1,?,?,?,?,?},
7289                                   V128, V128, vecshiftR32,
7290                                   asm, ".4s", ".4s",
7291             [(set (v4i32 V128:$Rd), (OpNode (v4i32 V128:$Rn),
7292                   (i32 vecshiftR32:$imm)))]> {
7293     bits<5> imm;
7294     let Inst{20-16} = imm;
7295   }
7296
7297   def v2i64_shift : BaseSIMDVectorShift<1, U, opc, {1,?,?,?,?,?,?},
7298                                   V128, V128, vecshiftR64,
7299                                   asm, ".2d", ".2d",
7300             [(set (v2i64 V128:$Rd), (OpNode (v2i64 V128:$Rn),
7301                   (i32 vecshiftR64:$imm)))]> {
7302     bits<6> imm;
7303     let Inst{21-16} = imm;
7304   }
7305 }
7306
7307 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
7308 multiclass SIMDVectorRShiftBHSDTied<bit U, bits<5> opc, string asm,
7309                                     SDPatternOperator OpNode = null_frag> {
7310   def v8i8_shift : BaseSIMDVectorShiftTied<0, U, opc, {0,0,0,1,?,?,?},
7311                                   V64, V64, vecshiftR8, asm, ".8b", ".8b",
7312                  [(set (v8i8 V64:$dst),
7313                    (OpNode (v8i8 V64:$Rd), (v8i8 V64:$Rn),
7314                            (i32 vecshiftR8:$imm)))]> {
7315     bits<3> imm;
7316     let Inst{18-16} = imm;
7317   }
7318
7319   def v16i8_shift : BaseSIMDVectorShiftTied<1, U, opc, {0,0,0,1,?,?,?},
7320                                   V128, V128, vecshiftR8, asm, ".16b", ".16b",
7321              [(set (v16i8 V128:$dst),
7322                (OpNode (v16i8 V128:$Rd), (v16i8 V128:$Rn),
7323                        (i32 vecshiftR8:$imm)))]> {
7324     bits<3> imm;
7325     let Inst{18-16} = imm;
7326   }
7327
7328   def v4i16_shift : BaseSIMDVectorShiftTied<0, U, opc, {0,0,1,?,?,?,?},
7329                                   V64, V64, vecshiftR16, asm, ".4h", ".4h",
7330               [(set (v4i16 V64:$dst),
7331                 (OpNode (v4i16 V64:$Rd), (v4i16 V64:$Rn),
7332                         (i32 vecshiftR16:$imm)))]> {
7333     bits<4> imm;
7334     let Inst{19-16} = imm;
7335   }
7336
7337   def v8i16_shift : BaseSIMDVectorShiftTied<1, U, opc, {0,0,1,?,?,?,?},
7338                                   V128, V128, vecshiftR16, asm, ".8h", ".8h",
7339             [(set (v8i16 V128:$dst),
7340               (OpNode (v8i16 V128:$Rd), (v8i16 V128:$Rn),
7341                       (i32 vecshiftR16:$imm)))]> {
7342     bits<4> imm;
7343     let Inst{19-16} = imm;
7344   }
7345
7346   def v2i32_shift : BaseSIMDVectorShiftTied<0, U, opc, {0,1,?,?,?,?,?},
7347                                   V64, V64, vecshiftR32, asm, ".2s", ".2s",
7348               [(set (v2i32 V64:$dst),
7349                 (OpNode (v2i32 V64:$Rd), (v2i32 V64:$Rn),
7350                         (i32 vecshiftR32:$imm)))]> {
7351     bits<5> imm;
7352     let Inst{20-16} = imm;
7353   }
7354
7355   def v4i32_shift : BaseSIMDVectorShiftTied<1, U, opc, {0,1,?,?,?,?,?},
7356                                   V128, V128, vecshiftR32, asm, ".4s", ".4s",
7357             [(set (v4i32 V128:$dst),
7358               (OpNode (v4i32 V128:$Rd), (v4i32 V128:$Rn),
7359                       (i32 vecshiftR32:$imm)))]> {
7360     bits<5> imm;
7361     let Inst{20-16} = imm;
7362   }
7363
7364   def v2i64_shift : BaseSIMDVectorShiftTied<1, U, opc, {1,?,?,?,?,?,?},
7365                                   V128, V128, vecshiftR64,
7366                                   asm, ".2d", ".2d", [(set (v2i64 V128:$dst),
7367               (OpNode (v2i64 V128:$Rd), (v2i64 V128:$Rn),
7368                       (i32 vecshiftR64:$imm)))]> {
7369     bits<6> imm;
7370     let Inst{21-16} = imm;
7371   }
7372 }
7373
7374 multiclass SIMDVectorLShiftBHSDTied<bit U, bits<5> opc, string asm,
7375                                     SDPatternOperator OpNode = null_frag> {
7376   def v8i8_shift : BaseSIMDVectorShiftTied<0, U, opc, {0,0,0,1,?,?,?},
7377                                   V64, V64, vecshiftL8,
7378                                   asm, ".8b", ".8b",
7379                     [(set (v8i8 V64:$dst),
7380                           (OpNode (v8i8 V64:$Rd), (v8i8 V64:$Rn),
7381                                   (i32 vecshiftL8:$imm)))]> {
7382     bits<3> imm;
7383     let Inst{18-16} = imm;
7384   }
7385
7386   def v16i8_shift : BaseSIMDVectorShiftTied<1, U, opc, {0,0,0,1,?,?,?},
7387                                   V128, V128, vecshiftL8,
7388                                   asm, ".16b", ".16b",
7389                     [(set (v16i8 V128:$dst),
7390                           (OpNode (v16i8 V128:$Rd), (v16i8 V128:$Rn),
7391                                   (i32 vecshiftL8:$imm)))]> {
7392     bits<3> imm;
7393     let Inst{18-16} = imm;
7394   }
7395
7396   def v4i16_shift : BaseSIMDVectorShiftTied<0, U, opc, {0,0,1,?,?,?,?},
7397                                   V64, V64, vecshiftL16,
7398                                   asm, ".4h", ".4h",
7399                     [(set (v4i16 V64:$dst),
7400                            (OpNode (v4i16 V64:$Rd), (v4i16 V64:$Rn),
7401                                    (i32 vecshiftL16:$imm)))]> {
7402     bits<4> imm;
7403     let Inst{19-16} = imm;
7404   }
7405
7406   def v8i16_shift : BaseSIMDVectorShiftTied<1, U, opc, {0,0,1,?,?,?,?},
7407                                   V128, V128, vecshiftL16,
7408                                   asm, ".8h", ".8h",
7409                     [(set (v8i16 V128:$dst),
7410                           (OpNode (v8i16 V128:$Rd), (v8i16 V128:$Rn),
7411                                   (i32 vecshiftL16:$imm)))]> {
7412     bits<4> imm;
7413     let Inst{19-16} = imm;
7414   }
7415
7416   def v2i32_shift : BaseSIMDVectorShiftTied<0, U, opc, {0,1,?,?,?,?,?},
7417                                   V64, V64, vecshiftL32,
7418                                   asm, ".2s", ".2s",
7419                     [(set (v2i32 V64:$dst),
7420                           (OpNode (v2i32 V64:$Rd), (v2i32 V64:$Rn),
7421                                   (i32 vecshiftL32:$imm)))]> {
7422     bits<5> imm;
7423     let Inst{20-16} = imm;
7424   }
7425
7426   def v4i32_shift : BaseSIMDVectorShiftTied<1, U, opc, {0,1,?,?,?,?,?},
7427                                   V128, V128, vecshiftL32,
7428                                   asm, ".4s", ".4s",
7429                     [(set (v4i32 V128:$dst),
7430                           (OpNode (v4i32 V128:$Rd), (v4i32 V128:$Rn),
7431                                   (i32 vecshiftL32:$imm)))]> {
7432     bits<5> imm;
7433     let Inst{20-16} = imm;
7434   }
7435
7436   def v2i64_shift : BaseSIMDVectorShiftTied<1, U, opc, {1,?,?,?,?,?,?},
7437                                   V128, V128, vecshiftL64,
7438                                   asm, ".2d", ".2d",
7439                     [(set (v2i64 V128:$dst),
7440                           (OpNode (v2i64 V128:$Rd), (v2i64 V128:$Rn),
7441                                   (i32 vecshiftL64:$imm)))]> {
7442     bits<6> imm;
7443     let Inst{21-16} = imm;
7444   }
7445 }
7446
7447 multiclass SIMDVectorLShiftLongBHSD<bit U, bits<5> opc, string asm,
7448                                    SDPatternOperator OpNode> {
7449   def v8i8_shift : BaseSIMDVectorShift<0, U, opc, {0,0,0,1,?,?,?},
7450                                   V128, V64, vecshiftL8, asm, ".8h", ".8b",
7451       [(set (v8i16 V128:$Rd), (OpNode (v8i8 V64:$Rn), vecshiftL8:$imm))]> {
7452     bits<3> imm;
7453     let Inst{18-16} = imm;
7454   }
7455
7456   def v16i8_shift : BaseSIMDVectorShift<1, U, opc, {0,0,0,1,?,?,?},
7457                                   V128, V128, vecshiftL8,
7458                                   asm#"2", ".8h", ".16b",
7459       [(set (v8i16 V128:$Rd),
7460             (OpNode (extract_high_v16i8 V128:$Rn), vecshiftL8:$imm))]> {
7461     bits<3> imm;
7462     let Inst{18-16} = imm;
7463   }
7464
7465   def v4i16_shift : BaseSIMDVectorShift<0, U, opc, {0,0,1,?,?,?,?},
7466                                   V128, V64, vecshiftL16, asm, ".4s", ".4h",
7467       [(set (v4i32 V128:$Rd), (OpNode (v4i16 V64:$Rn), vecshiftL16:$imm))]> {
7468     bits<4> imm;
7469     let Inst{19-16} = imm;
7470   }
7471
7472   def v8i16_shift : BaseSIMDVectorShift<1, U, opc, {0,0,1,?,?,?,?},
7473                                   V128, V128, vecshiftL16,
7474                                   asm#"2", ".4s", ".8h",
7475       [(set (v4i32 V128:$Rd),
7476             (OpNode (extract_high_v8i16 V128:$Rn), vecshiftL16:$imm))]> {
7477
7478     bits<4> imm;
7479     let Inst{19-16} = imm;
7480   }
7481
7482   def v2i32_shift : BaseSIMDVectorShift<0, U, opc, {0,1,?,?,?,?,?},
7483                                   V128, V64, vecshiftL32, asm, ".2d", ".2s",
7484       [(set (v2i64 V128:$Rd), (OpNode (v2i32 V64:$Rn), vecshiftL32:$imm))]> {
7485     bits<5> imm;
7486     let Inst{20-16} = imm;
7487   }
7488
7489   def v4i32_shift : BaseSIMDVectorShift<1, U, opc, {0,1,?,?,?,?,?},
7490                                   V128, V128, vecshiftL32,
7491                                   asm#"2", ".2d", ".4s",
7492       [(set (v2i64 V128:$Rd),
7493             (OpNode (extract_high_v4i32 V128:$Rn), vecshiftL32:$imm))]> {
7494     bits<5> imm;
7495     let Inst{20-16} = imm;
7496   }
7497 }
7498
7499
7500 //---
7501 // Vector load/store
7502 //---
7503 // SIMD ldX/stX no-index memory references don't allow the optional
7504 // ", #0" constant and handle post-indexing explicitly, so we use
7505 // a more specialized parse method for them. Otherwise, it's the same as
7506 // the general am_noindex handling.
7507
7508 class BaseSIMDLdSt<bit Q, bit L, bits<4> opcode, bits<2> size,
7509                    string asm, dag oops, dag iops, list<dag> pattern>
7510   : I<oops, iops, asm, "\t$Vt, $vaddr", "", pattern> {
7511   bits<5> Vt;
7512   bits<5> vaddr;
7513   let Inst{31} = 0;
7514   let Inst{30} = Q;
7515   let Inst{29-23} = 0b0011000;
7516   let Inst{22} = L;
7517   let Inst{21-16} = 0b000000;
7518   let Inst{15-12} = opcode;
7519   let Inst{11-10} = size;
7520   let Inst{9-5} = vaddr;
7521   let Inst{4-0} = Vt;
7522 }
7523
7524 class BaseSIMDLdStPost<bit Q, bit L, bits<4> opcode, bits<2> size,
7525                        string asm, dag oops, dag iops>
7526   : I<oops, iops, asm, "\t$Vt, $vaddr, $Xm", "$vaddr = $wback", []> {
7527   bits<5> Vt;
7528   bits<5> vaddr;
7529   bits<5> Xm;
7530   let Inst{31} = 0;
7531   let Inst{30} = Q;
7532   let Inst{29-23} = 0b0011001;
7533   let Inst{22} = L;
7534   let Inst{21} = 0;
7535   let Inst{20-16} = Xm;
7536   let Inst{15-12} = opcode;
7537   let Inst{11-10} = size;
7538   let Inst{9-5} = vaddr;
7539   let Inst{4-0} = Vt;
7540 }
7541
7542 // The immediate form of AdvSIMD post-indexed addressing is encoded with
7543 // register post-index addressing from the zero register.
7544 multiclass SIMDLdStAliases<string asm, string layout, string Count,
7545                            int Offset, int Size> {
7546   // E.g. "ld1 { v0.8b, v1.8b }, [x1], #16"
7547   //      "ld1\t$Vt, $vaddr, #16"
7548   // may get mapped to
7549   //      (LD1Twov8b_POST VecListTwo8b:$Vt, am_simdnoindex:$vaddr, XZR)
7550   def : InstAlias<asm # "\t$Vt, $vaddr, #" # Offset,
7551                   (!cast<Instruction>(NAME # Count # "v" # layout # "_POST")
7552                       am_simdnoindex:$vaddr,
7553                       !cast<RegisterOperand>("VecList" # Count # layout):$Vt,
7554                       XZR), 1>;
7555
7556   // E.g. "ld1.8b { v0, v1 }, [x1], #16"
7557   //      "ld1.8b\t$Vt, $vaddr, #16"
7558   // may get mapped to
7559   //      (LD1Twov8b_POST VecListTwo64:$Vt, am_simdnoindex:$vaddr, XZR)
7560   def : InstAlias<asm # "." # layout # "\t$Vt, $vaddr, #" # Offset,
7561                   (!cast<Instruction>(NAME # Count # "v" # layout # "_POST")
7562                       am_simdnoindex:$vaddr,
7563                       !cast<RegisterOperand>("VecList" # Count # Size):$Vt,
7564                       XZR), 0>;
7565
7566   // E.g. "ld1.8b { v0, v1 }, [x1]"
7567   //      "ld1\t$Vt, $vaddr"
7568   // may get mapped to
7569   //      (LD1Twov8b VecListTwo64:$Vt, am_simdnoindex:$vaddr)
7570   def : InstAlias<asm # "." # layout # "\t$Vt, $vaddr",
7571                   (!cast<Instruction>(NAME # Count # "v" # layout)
7572                       !cast<RegisterOperand>("VecList" # Count # Size):$Vt,
7573                       am_simdnoindex:$vaddr), 0>;
7574
7575   // E.g. "ld1.8b { v0, v1 }, [x1], x2"
7576   //      "ld1\t$Vt, $vaddr, $Xm"
7577   // may get mapped to
7578   //      (LD1Twov8b_POST VecListTwo64:$Vt, am_simdnoindex:$vaddr, GPR64pi8:$Xm)
7579   def : InstAlias<asm # "." # layout # "\t$Vt, $vaddr, $Xm",
7580                   (!cast<Instruction>(NAME # Count # "v" # layout # "_POST")
7581                       am_simdnoindex:$vaddr,
7582                       !cast<RegisterOperand>("VecList" # Count # Size):$Vt,
7583                       !cast<RegisterOperand>("GPR64pi" # Offset):$Xm), 0>;
7584 }
7585
7586 multiclass BaseSIMDLdN<string Count, string asm, string veclist, int Offset128,
7587                        int Offset64, bits<4> opcode> {
7588   let hasSideEffects = 0, mayLoad = 1, mayStore = 0 in {
7589     def v16b: BaseSIMDLdSt<1, 1, opcode, 0b00, asm,
7590                            (outs !cast<RegisterOperand>(veclist # "16b"):$Vt),
7591                            (ins am_simdnoindex:$vaddr), []>;
7592     def v8h : BaseSIMDLdSt<1, 1, opcode, 0b01, asm,
7593                            (outs !cast<RegisterOperand>(veclist # "8h"):$Vt),
7594                            (ins am_simdnoindex:$vaddr), []>;
7595     def v4s : BaseSIMDLdSt<1, 1, opcode, 0b10, asm,
7596                            (outs !cast<RegisterOperand>(veclist # "4s"):$Vt),
7597                            (ins am_simdnoindex:$vaddr), []>;
7598     def v2d : BaseSIMDLdSt<1, 1, opcode, 0b11, asm,
7599                            (outs !cast<RegisterOperand>(veclist # "2d"):$Vt),
7600                            (ins am_simdnoindex:$vaddr), []>;
7601     def v8b : BaseSIMDLdSt<0, 1, opcode, 0b00, asm,
7602                            (outs !cast<RegisterOperand>(veclist # "8b"):$Vt),
7603                            (ins am_simdnoindex:$vaddr), []>;
7604     def v4h : BaseSIMDLdSt<0, 1, opcode, 0b01, asm,
7605                            (outs !cast<RegisterOperand>(veclist # "4h"):$Vt),
7606                            (ins am_simdnoindex:$vaddr), []>;
7607     def v2s : BaseSIMDLdSt<0, 1, opcode, 0b10, asm,
7608                            (outs !cast<RegisterOperand>(veclist # "2s"):$Vt),
7609                            (ins am_simdnoindex:$vaddr), []>;
7610
7611
7612     def v16b_POST: BaseSIMDLdStPost<1, 1, opcode, 0b00, asm,
7613                        (outs am_simdnoindex:$wback,
7614                              !cast<RegisterOperand>(veclist # "16b"):$Vt),
7615                        (ins am_simdnoindex:$vaddr,
7616                             !cast<RegisterOperand>("GPR64pi" # Offset128):$Xm)>;
7617     def v8h_POST : BaseSIMDLdStPost<1, 1, opcode, 0b01, asm,
7618                        (outs am_simdnoindex:$wback,
7619                              !cast<RegisterOperand>(veclist # "8h"):$Vt),
7620                        (ins am_simdnoindex:$vaddr,
7621                             !cast<RegisterOperand>("GPR64pi" # Offset128):$Xm)>;
7622     def v4s_POST : BaseSIMDLdStPost<1, 1, opcode, 0b10, asm,
7623                        (outs am_simdnoindex:$wback,
7624                              !cast<RegisterOperand>(veclist # "4s"):$Vt),
7625                        (ins am_simdnoindex:$vaddr,
7626                             !cast<RegisterOperand>("GPR64pi" # Offset128):$Xm)>;
7627     def v2d_POST : BaseSIMDLdStPost<1, 1, opcode, 0b11, asm,
7628                        (outs am_simdnoindex:$wback,
7629                              !cast<RegisterOperand>(veclist # "2d"):$Vt),
7630                        (ins am_simdnoindex:$vaddr,
7631                             !cast<RegisterOperand>("GPR64pi" # Offset128):$Xm)>;
7632     def v8b_POST : BaseSIMDLdStPost<0, 1, opcode, 0b00, asm,
7633                        (outs am_simdnoindex:$wback,
7634                              !cast<RegisterOperand>(veclist # "8b"):$Vt),
7635                        (ins am_simdnoindex:$vaddr,
7636                             !cast<RegisterOperand>("GPR64pi" # Offset64):$Xm)>;
7637     def v4h_POST : BaseSIMDLdStPost<0, 1, opcode, 0b01, asm,
7638                        (outs am_simdnoindex:$wback,
7639                              !cast<RegisterOperand>(veclist # "4h"):$Vt),
7640                        (ins am_simdnoindex:$vaddr,
7641                             !cast<RegisterOperand>("GPR64pi" # Offset64):$Xm)>;
7642     def v2s_POST : BaseSIMDLdStPost<0, 1, opcode, 0b10, asm,
7643                        (outs am_simdnoindex:$wback,
7644                              !cast<RegisterOperand>(veclist # "2s"):$Vt),
7645                        (ins am_simdnoindex:$vaddr,
7646                             !cast<RegisterOperand>("GPR64pi" # Offset64):$Xm)>;
7647   }
7648
7649   defm : SIMDLdStAliases<asm, "16b", Count, Offset128, 128>;
7650   defm : SIMDLdStAliases<asm, "8h", Count, Offset128, 128>;
7651   defm : SIMDLdStAliases<asm, "4s", Count, Offset128, 128>;
7652   defm : SIMDLdStAliases<asm, "2d", Count, Offset128, 128>;
7653   defm : SIMDLdStAliases<asm, "8b", Count, Offset64, 64>;
7654   defm : SIMDLdStAliases<asm, "4h", Count, Offset64, 64>;
7655   defm : SIMDLdStAliases<asm, "2s", Count, Offset64, 64>;
7656 }
7657
7658 // Only ld1/st1 has a v1d version.
7659 multiclass BaseSIMDStN<string Count, string asm, string veclist, int Offset128,
7660                        int Offset64, bits<4> opcode> {
7661   let hasSideEffects = 0, mayStore = 1, mayLoad = 0 in {
7662     def v16b : BaseSIMDLdSt<1, 0, opcode, 0b00, asm, (outs),
7663                             (ins !cast<RegisterOperand>(veclist # "16b"):$Vt,
7664                                  am_simdnoindex:$vaddr), []>;
7665     def v8h : BaseSIMDLdSt<1, 0, opcode, 0b01, asm, (outs),
7666                            (ins !cast<RegisterOperand>(veclist # "8h"):$Vt,
7667                                 am_simdnoindex:$vaddr), []>;
7668     def v4s : BaseSIMDLdSt<1, 0, opcode, 0b10, asm, (outs),
7669                            (ins !cast<RegisterOperand>(veclist # "4s"):$Vt,
7670                                 am_simdnoindex:$vaddr), []>;
7671     def v2d : BaseSIMDLdSt<1, 0, opcode, 0b11, asm, (outs),
7672                            (ins !cast<RegisterOperand>(veclist # "2d"):$Vt,
7673                                 am_simdnoindex:$vaddr), []>;
7674     def v8b : BaseSIMDLdSt<0, 0, opcode, 0b00, asm, (outs),
7675                            (ins !cast<RegisterOperand>(veclist # "8b"):$Vt,
7676                                 am_simdnoindex:$vaddr), []>;
7677     def v4h : BaseSIMDLdSt<0, 0, opcode, 0b01, asm, (outs),
7678                            (ins !cast<RegisterOperand>(veclist # "4h"):$Vt,
7679                                 am_simdnoindex:$vaddr), []>;
7680     def v2s : BaseSIMDLdSt<0, 0, opcode, 0b10, asm, (outs),
7681                            (ins !cast<RegisterOperand>(veclist # "2s"):$Vt,
7682                                 am_simdnoindex:$vaddr), []>;
7683
7684     def v16b_POST : BaseSIMDLdStPost<1, 0, opcode, 0b00, asm,
7685                        (outs am_simdnoindex:$wback),
7686                        (ins !cast<RegisterOperand>(veclist # "16b"):$Vt,
7687                             am_simdnoindex:$vaddr,
7688                             !cast<RegisterOperand>("GPR64pi" # Offset128):$Xm)>;
7689     def v8h_POST : BaseSIMDLdStPost<1, 0, opcode, 0b01, asm,
7690                        (outs am_simdnoindex:$wback),
7691                        (ins !cast<RegisterOperand>(veclist # "8h"):$Vt,
7692                             am_simdnoindex:$vaddr,
7693                             !cast<RegisterOperand>("GPR64pi" # Offset128):$Xm)>;
7694     def v4s_POST : BaseSIMDLdStPost<1, 0, opcode, 0b10, asm,
7695                        (outs am_simdnoindex:$wback),
7696                        (ins !cast<RegisterOperand>(veclist # "4s"):$Vt,
7697                             am_simdnoindex:$vaddr,
7698                             !cast<RegisterOperand>("GPR64pi" # Offset128):$Xm)>;
7699     def v2d_POST : BaseSIMDLdStPost<1, 0, opcode, 0b11, asm,
7700                        (outs am_simdnoindex:$wback),
7701                        (ins !cast<RegisterOperand>(veclist # "2d"):$Vt,
7702                             am_simdnoindex:$vaddr,
7703                             !cast<RegisterOperand>("GPR64pi" # Offset128):$Xm)>;
7704     def v8b_POST : BaseSIMDLdStPost<0, 0, opcode, 0b00, asm,
7705                        (outs am_simdnoindex:$wback),
7706                        (ins !cast<RegisterOperand>(veclist # "8b"):$Vt,
7707                             am_simdnoindex:$vaddr,
7708                             !cast<RegisterOperand>("GPR64pi" # Offset64):$Xm)>;
7709     def v4h_POST : BaseSIMDLdStPost<0, 0, opcode, 0b01, asm,
7710                        (outs am_simdnoindex:$wback),
7711                        (ins !cast<RegisterOperand>(veclist # "4h"):$Vt,
7712                             am_simdnoindex:$vaddr,
7713                             !cast<RegisterOperand>("GPR64pi" # Offset64):$Xm)>;
7714     def v2s_POST : BaseSIMDLdStPost<0, 0, opcode, 0b10, asm,
7715                        (outs am_simdnoindex:$wback),
7716                        (ins !cast<RegisterOperand>(veclist # "2s"):$Vt,
7717                             am_simdnoindex:$vaddr,
7718                             !cast<RegisterOperand>("GPR64pi" # Offset64):$Xm)>;
7719   }
7720
7721   defm : SIMDLdStAliases<asm, "16b", Count, Offset128, 128>;
7722   defm : SIMDLdStAliases<asm, "8h", Count, Offset128, 128>;
7723   defm : SIMDLdStAliases<asm, "4s", Count, Offset128, 128>;
7724   defm : SIMDLdStAliases<asm, "2d", Count, Offset128, 128>;
7725   defm : SIMDLdStAliases<asm, "8b", Count, Offset64, 64>;
7726   defm : SIMDLdStAliases<asm, "4h", Count, Offset64, 64>;
7727   defm : SIMDLdStAliases<asm, "2s", Count, Offset64, 64>;
7728 }
7729
7730 multiclass BaseSIMDLd1<string Count, string asm, string veclist,
7731                        int Offset128, int Offset64, bits<4> opcode>
7732   : BaseSIMDLdN<Count, asm, veclist, Offset128, Offset64, opcode> {
7733
7734   // LD1 instructions have extra "1d" variants.
7735   let hasSideEffects = 0, mayLoad = 1, mayStore = 0 in {
7736     def v1d : BaseSIMDLdSt<0, 1, opcode, 0b11, asm,
7737                            (outs !cast<RegisterOperand>(veclist # "1d"):$Vt),
7738                            (ins am_simdnoindex:$vaddr), []>;
7739
7740     def v1d_POST : BaseSIMDLdStPost<0, 1, opcode, 0b11, asm,
7741                        (outs am_simdnoindex:$wback,
7742                              !cast<RegisterOperand>(veclist # "1d"):$Vt),
7743                        (ins am_simdnoindex:$vaddr,
7744                             !cast<RegisterOperand>("GPR64pi" # Offset64):$Xm)>;
7745   }
7746
7747   defm : SIMDLdStAliases<asm, "1d", Count, Offset64, 64>;
7748 }
7749
7750 multiclass BaseSIMDSt1<string Count, string asm, string veclist,
7751                        int Offset128, int Offset64, bits<4> opcode>
7752   : BaseSIMDStN<Count, asm, veclist, Offset128, Offset64, opcode> {
7753
7754   // ST1 instructions have extra "1d" variants.
7755   let hasSideEffects = 0, mayLoad = 0, mayStore = 1 in {
7756     def v1d : BaseSIMDLdSt<0, 0, opcode, 0b11, asm, (outs),
7757                            (ins !cast<RegisterOperand>(veclist # "1d"):$Vt,
7758                                 am_simdnoindex:$vaddr), []>;
7759
7760     def v1d_POST : BaseSIMDLdStPost<0, 0, opcode, 0b11, asm,
7761                        (outs am_simdnoindex:$wback),
7762                        (ins !cast<RegisterOperand>(veclist # "1d"):$Vt,
7763                             am_simdnoindex:$vaddr,
7764                             !cast<RegisterOperand>("GPR64pi" # Offset64):$Xm)>;
7765   }
7766
7767   defm : SIMDLdStAliases<asm, "1d", Count, Offset64, 64>;
7768 }
7769
7770 multiclass SIMDLd1Multiple<string asm> {
7771   defm One   : BaseSIMDLd1<"One", asm, "VecListOne", 16, 8,  0b0111>;
7772   defm Two   : BaseSIMDLd1<"Two", asm, "VecListTwo", 32, 16, 0b1010>;
7773   defm Three : BaseSIMDLd1<"Three", asm, "VecListThree", 48, 24, 0b0110>;
7774   defm Four  : BaseSIMDLd1<"Four", asm, "VecListFour", 64, 32, 0b0010>;
7775 }
7776
7777 multiclass SIMDSt1Multiple<string asm> {
7778   defm One   : BaseSIMDSt1<"One", asm, "VecListOne", 16, 8,  0b0111>;
7779   defm Two   : BaseSIMDSt1<"Two", asm, "VecListTwo", 32, 16, 0b1010>;
7780   defm Three : BaseSIMDSt1<"Three", asm, "VecListThree", 48, 24, 0b0110>;
7781   defm Four  : BaseSIMDSt1<"Four", asm, "VecListFour", 64, 32, 0b0010>;
7782 }
7783
7784 multiclass SIMDLd2Multiple<string asm> {
7785   defm Two : BaseSIMDLdN<"Two", asm, "VecListTwo", 32, 16, 0b1000>;
7786 }
7787
7788 multiclass SIMDSt2Multiple<string asm> {
7789   defm Two : BaseSIMDStN<"Two", asm, "VecListTwo", 32, 16, 0b1000>;
7790 }
7791
7792 multiclass SIMDLd3Multiple<string asm> {
7793   defm Three : BaseSIMDLdN<"Three", asm, "VecListThree", 48, 24, 0b0100>;
7794 }
7795
7796 multiclass SIMDSt3Multiple<string asm> {
7797   defm Three : BaseSIMDStN<"Three", asm, "VecListThree", 48, 24, 0b0100>;
7798 }
7799
7800 multiclass SIMDLd4Multiple<string asm> {
7801   defm Four : BaseSIMDLdN<"Four", asm, "VecListFour", 64, 32, 0b0000>;
7802 }
7803
7804 multiclass SIMDSt4Multiple<string asm> {
7805   defm Four : BaseSIMDStN<"Four", asm, "VecListFour", 64, 32, 0b0000>;
7806 }
7807
7808 //---
7809 // AdvSIMD Load/store single-element
7810 //---
7811
7812 class BaseSIMDLdStSingle<bit L, bit R, bits<3> opcode,
7813                          string asm, string operands, string cst,
7814                          dag oops, dag iops, list<dag> pattern>
7815   : I<oops, iops, asm, operands, cst, pattern> {
7816   bits<5> Vt;
7817   bits<5> vaddr;
7818   let Inst{31} = 0;
7819   let Inst{29-24} = 0b001101;
7820   let Inst{22} = L;
7821   let Inst{21} = R;
7822   let Inst{15-13} = opcode;
7823   let Inst{9-5} = vaddr;
7824   let Inst{4-0} = Vt;
7825 }
7826
7827 class BaseSIMDLdStSingleTied<bit L, bit R, bits<3> opcode,
7828                          string asm, string operands, string cst,
7829                          dag oops, dag iops, list<dag> pattern>
7830   : I<oops, iops, asm, operands, "$Vt = $dst," # cst, pattern> {
7831   bits<5> Vt;
7832   bits<5> vaddr;
7833   let Inst{31} = 0;
7834   let Inst{29-24} = 0b001101;
7835   let Inst{22} = L;
7836   let Inst{21} = R;
7837   let Inst{15-13} = opcode;
7838   let Inst{9-5} = vaddr;
7839   let Inst{4-0} = Vt;
7840 }
7841
7842
7843 let mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
7844 class BaseSIMDLdR<bit Q, bit R, bits<3> opcode, bit S, bits<2> size, string asm,
7845                   Operand listtype>
7846   : BaseSIMDLdStSingle<1, R, opcode, asm, "\t$Vt, $vaddr", "",
7847                        (outs listtype:$Vt), (ins am_simdnoindex:$vaddr),
7848                        []> {
7849   let Inst{30} = Q;
7850   let Inst{23} = 0;
7851   let Inst{20-16} = 0b00000;
7852   let Inst{12} = S;
7853   let Inst{11-10} = size;
7854 }
7855 let mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
7856 class BaseSIMDLdRPost<bit Q, bit R, bits<3> opcode, bit S, bits<2> size,
7857                       string asm, Operand listtype, Operand GPR64pi>
7858   : BaseSIMDLdStSingle<1, R, opcode, asm, "\t$Vt, $vaddr, $Xm",
7859                        "$vaddr = $wback",
7860                        (outs am_simdnoindex:$wback, listtype:$Vt),
7861                        (ins am_simdnoindex:$vaddr, GPR64pi:$Xm), []> {
7862   bits<5> Xm;
7863   let Inst{30} = Q;
7864   let Inst{23} = 1;
7865   let Inst{20-16} = Xm;
7866   let Inst{12} = S;
7867   let Inst{11-10} = size;
7868 }
7869
7870 multiclass SIMDLdrAliases<string asm, string layout, string Count,
7871                           int Offset, int Size> {
7872   // E.g. "ld1r { v0.8b }, [x1], #1"
7873   //      "ld1r.8b\t$Vt, $vaddr, #1"
7874   // may get mapped to
7875   //      (LD1Rv8b_POST VecListOne8b:$Vt, am_simdnoindex:$vaddr, XZR)
7876   def : InstAlias<asm # "\t$Vt, $vaddr, #" # Offset,
7877                   (!cast<Instruction>(NAME # "v" # layout # "_POST")
7878                       am_simdnoindex:$vaddr,
7879                       !cast<RegisterOperand>("VecList" # Count # layout):$Vt,
7880                       XZR), 1>;
7881
7882   // E.g. "ld1r.8b { v0 }, [x1], #1"
7883   //      "ld1r.8b\t$Vt, $vaddr, #1"
7884   // may get mapped to
7885   //      (LD1Rv8b_POST VecListOne64:$Vt, am_simdnoindex:$vaddr, XZR)
7886   def : InstAlias<asm # "." # layout # "\t$Vt, $vaddr, #" # Offset,
7887                   (!cast<Instruction>(NAME # "v" # layout # "_POST")
7888                       am_simdnoindex:$vaddr,
7889                       !cast<RegisterOperand>("VecList" # Count # Size):$Vt,
7890                       XZR), 0>;
7891
7892   // E.g. "ld1r.8b { v0 }, [x1]"
7893   //      "ld1r.8b\t$Vt, $vaddr"
7894   // may get mapped to
7895   //      (LD1Rv8b VecListOne64:$Vt, am_simdnoindex:$vaddr)
7896   def : InstAlias<asm # "." # layout # "\t$Vt, $vaddr",
7897                   (!cast<Instruction>(NAME # "v" # layout)
7898                       !cast<RegisterOperand>("VecList" # Count # Size):$Vt,
7899                       am_simdnoindex:$vaddr), 0>;
7900
7901   // E.g. "ld1r.8b { v0 }, [x1], x2"
7902   //      "ld1r.8b\t$Vt, $vaddr, $Xm"
7903   // may get mapped to
7904   //      (LD1Rv8b_POST VecListOne64:$Vt, am_simdnoindex:$vaddr, GPR64pi1:$Xm)
7905   def : InstAlias<asm # "." # layout # "\t$Vt, $vaddr, $Xm",
7906                   (!cast<Instruction>(NAME # "v" # layout # "_POST")
7907                       am_simdnoindex:$vaddr,
7908                       !cast<RegisterOperand>("VecList" # Count # Size):$Vt,
7909                       !cast<RegisterOperand>("GPR64pi" # Offset):$Xm), 0>;
7910 }
7911
7912 multiclass SIMDLdR<bit R, bits<3> opcode, bit S, string asm, string Count,
7913   int Offset1, int Offset2, int Offset4, int Offset8> {
7914   def v8b : BaseSIMDLdR<0, R, opcode, S, 0b00, asm,
7915                         !cast<Operand>("VecList" # Count # "8b")>;
7916   def v16b: BaseSIMDLdR<1, R, opcode, S, 0b00, asm,
7917                         !cast<Operand>("VecList" # Count #"16b")>;
7918   def v4h : BaseSIMDLdR<0, R, opcode, S, 0b01, asm,
7919                         !cast<Operand>("VecList" # Count #"4h")>;
7920   def v8h : BaseSIMDLdR<1, R, opcode, S, 0b01, asm,
7921                         !cast<Operand>("VecList" # Count #"8h")>;
7922   def v2s : BaseSIMDLdR<0, R, opcode, S, 0b10, asm,
7923                         !cast<Operand>("VecList" # Count #"2s")>;
7924   def v4s : BaseSIMDLdR<1, R, opcode, S, 0b10, asm,
7925                         !cast<Operand>("VecList" # Count #"4s")>;
7926   def v1d : BaseSIMDLdR<0, R, opcode, S, 0b11, asm,
7927                         !cast<Operand>("VecList" # Count #"1d")>;
7928   def v2d : BaseSIMDLdR<1, R, opcode, S, 0b11, asm,
7929                         !cast<Operand>("VecList" # Count #"2d")>;
7930
7931   def v8b_POST : BaseSIMDLdRPost<0, R, opcode, S, 0b00, asm,
7932                                  !cast<Operand>("VecList" # Count # "8b"),
7933                                  !cast<Operand>("GPR64pi" # Offset1)>;
7934   def v16b_POST: BaseSIMDLdRPost<1, R, opcode, S, 0b00, asm,
7935                                  !cast<Operand>("VecList" # Count # "16b"),
7936                                  !cast<Operand>("GPR64pi" # Offset1)>;
7937   def v4h_POST : BaseSIMDLdRPost<0, R, opcode, S, 0b01, asm,
7938                                  !cast<Operand>("VecList" # Count # "4h"),
7939                                  !cast<Operand>("GPR64pi" # Offset2)>;
7940   def v8h_POST : BaseSIMDLdRPost<1, R, opcode, S, 0b01, asm,
7941                                  !cast<Operand>("VecList" # Count # "8h"),
7942                                  !cast<Operand>("GPR64pi" # Offset2)>;
7943   def v2s_POST : BaseSIMDLdRPost<0, R, opcode, S, 0b10, asm,
7944                                  !cast<Operand>("VecList" # Count # "2s"),
7945                                  !cast<Operand>("GPR64pi" # Offset4)>;
7946   def v4s_POST : BaseSIMDLdRPost<1, R, opcode, S, 0b10, asm,
7947                                  !cast<Operand>("VecList" # Count # "4s"),
7948                                  !cast<Operand>("GPR64pi" # Offset4)>;
7949   def v1d_POST : BaseSIMDLdRPost<0, R, opcode, S, 0b11, asm,
7950                                  !cast<Operand>("VecList" # Count # "1d"),
7951                                  !cast<Operand>("GPR64pi" # Offset8)>;
7952   def v2d_POST : BaseSIMDLdRPost<1, R, opcode, S, 0b11, asm,
7953                                  !cast<Operand>("VecList" # Count # "2d"),
7954                                  !cast<Operand>("GPR64pi" # Offset8)>;
7955
7956   defm : SIMDLdrAliases<asm, "8b",  Count, Offset1,  64>;
7957   defm : SIMDLdrAliases<asm, "16b", Count, Offset1, 128>;
7958   defm : SIMDLdrAliases<asm, "4h",  Count, Offset2,  64>;
7959   defm : SIMDLdrAliases<asm, "8h",  Count, Offset2, 128>;
7960   defm : SIMDLdrAliases<asm, "2s",  Count, Offset4,  64>;
7961   defm : SIMDLdrAliases<asm, "4s",  Count, Offset4, 128>;
7962   defm : SIMDLdrAliases<asm, "1d",  Count, Offset8,  64>;
7963   defm : SIMDLdrAliases<asm, "2d",  Count, Offset8, 128>;
7964 }
7965
7966 class SIMDLdStSingleB<bit L, bit R, bits<3> opcode, string asm,
7967                       dag oops, dag iops, list<dag> pattern>
7968   : BaseSIMDLdStSingle<L, R, opcode, asm, "\t$Vt$idx, $vaddr", "", oops, iops,
7969                        pattern> {
7970   // idx encoded in Q:S:size fields.
7971   bits<4> idx;
7972   let Inst{30} = idx{3};
7973   let Inst{23} = 0;
7974   let Inst{20-16} = 0b00000;
7975   let Inst{12} = idx{2};
7976   let Inst{11-10} = idx{1-0};
7977 }
7978 class SIMDLdStSingleBTied<bit L, bit R, bits<3> opcode, string asm,
7979                       dag oops, dag iops, list<dag> pattern>
7980   : BaseSIMDLdStSingleTied<L, R, opcode, asm, "\t$Vt$idx, $vaddr", "",
7981                            oops, iops, pattern> {
7982   // idx encoded in Q:S:size fields.
7983   bits<4> idx;
7984   let Inst{30} = idx{3};
7985   let Inst{23} = 0;
7986   let Inst{20-16} = 0b00000;
7987   let Inst{12} = idx{2};
7988   let Inst{11-10} = idx{1-0};
7989 }
7990 class SIMDLdStSingleBPost<bit L, bit R, bits<3> opcode, string asm,
7991                           dag oops, dag iops>
7992   : BaseSIMDLdStSingle<L, R, opcode, asm, "\t$Vt$idx, $vaddr, $Xm",
7993                        "$vaddr = $wback", oops, iops, []> {
7994   // idx encoded in Q:S:size fields.
7995   bits<4> idx;
7996   bits<5> Xm;
7997   let Inst{30} = idx{3};
7998   let Inst{23} = 1;
7999   let Inst{20-16} = Xm;
8000   let Inst{12} = idx{2};
8001   let Inst{11-10} = idx{1-0};
8002 }
8003 class SIMDLdStSingleBTiedPost<bit L, bit R, bits<3> opcode, string asm,
8004                           dag oops, dag iops>
8005   : BaseSIMDLdStSingleTied<L, R, opcode, asm, "\t$Vt$idx, $vaddr, $Xm",
8006                            "$vaddr = $wback", oops, iops, []> {
8007   // idx encoded in Q:S:size fields.
8008   bits<4> idx;
8009   bits<5> Xm;
8010   let Inst{30} = idx{3};
8011   let Inst{23} = 1;
8012   let Inst{20-16} = Xm;
8013   let Inst{12} = idx{2};
8014   let Inst{11-10} = idx{1-0};
8015 }
8016
8017 class SIMDLdStSingleH<bit L, bit R, bits<3> opcode, bit size, string asm,
8018                       dag oops, dag iops, list<dag> pattern>
8019   : BaseSIMDLdStSingle<L, R, opcode, asm, "\t$Vt$idx, $vaddr", "", oops, iops,
8020                        pattern> {
8021   // idx encoded in Q:S:size<1> fields.
8022   bits<3> idx;
8023   let Inst{30} = idx{2};
8024   let Inst{23} = 0;
8025   let Inst{20-16} = 0b00000;
8026   let Inst{12} = idx{1};
8027   let Inst{11} = idx{0};
8028   let Inst{10} = size;
8029 }
8030 class SIMDLdStSingleHTied<bit L, bit R, bits<3> opcode, bit size, string asm,
8031                       dag oops, dag iops, list<dag> pattern>
8032   : BaseSIMDLdStSingleTied<L, R, opcode, asm, "\t$Vt$idx, $vaddr", "",
8033                            oops, iops, pattern> {
8034   // idx encoded in Q:S:size<1> fields.
8035   bits<3> idx;
8036   let Inst{30} = idx{2};
8037   let Inst{23} = 0;
8038   let Inst{20-16} = 0b00000;
8039   let Inst{12} = idx{1};
8040   let Inst{11} = idx{0};
8041   let Inst{10} = size;
8042 }
8043
8044 class SIMDLdStSingleHPost<bit L, bit R, bits<3> opcode, bit size, string asm,
8045                           dag oops, dag iops>
8046   : BaseSIMDLdStSingle<L, R, opcode, asm, "\t$Vt$idx, $vaddr, $Xm",
8047                        "$vaddr = $wback", oops, iops, []> {
8048   // idx encoded in Q:S:size<1> fields.
8049   bits<3> idx;
8050   bits<5> Xm;
8051   let Inst{30} = idx{2};
8052   let Inst{23} = 1;
8053   let Inst{20-16} = Xm;
8054   let Inst{12} = idx{1};
8055   let Inst{11} = idx{0};
8056   let Inst{10} = size;
8057 }
8058 class SIMDLdStSingleHTiedPost<bit L, bit R, bits<3> opcode, bit size, string asm,
8059                           dag oops, dag iops>
8060   : BaseSIMDLdStSingleTied<L, R, opcode, asm, "\t$Vt$idx, $vaddr, $Xm",
8061                            "$vaddr = $wback", oops, iops, []> {
8062   // idx encoded in Q:S:size<1> fields.
8063   bits<3> idx;
8064   bits<5> Xm;
8065   let Inst{30} = idx{2};
8066   let Inst{23} = 1;
8067   let Inst{20-16} = Xm;
8068   let Inst{12} = idx{1};
8069   let Inst{11} = idx{0};
8070   let Inst{10} = size;
8071 }
8072 class SIMDLdStSingleS<bit L, bit R, bits<3> opcode, bits<2> size, string asm,
8073                       dag oops, dag iops, list<dag> pattern>
8074   : BaseSIMDLdStSingle<L, R, opcode, asm, "\t$Vt$idx, $vaddr", "", oops, iops,
8075                        pattern> {
8076   // idx encoded in Q:S fields.
8077   bits<2> idx;
8078   let Inst{30} = idx{1};
8079   let Inst{23} = 0;
8080   let Inst{20-16} = 0b00000;
8081   let Inst{12} = idx{0};
8082   let Inst{11-10} = size;
8083 }
8084 class SIMDLdStSingleSTied<bit L, bit R, bits<3> opcode, bits<2> size, string asm,
8085                       dag oops, dag iops, list<dag> pattern>
8086   : BaseSIMDLdStSingleTied<L, R, opcode, asm, "\t$Vt$idx, $vaddr", "",
8087                            oops, iops, pattern> {
8088   // idx encoded in Q:S fields.
8089   bits<2> idx;
8090   let Inst{30} = idx{1};
8091   let Inst{23} = 0;
8092   let Inst{20-16} = 0b00000;
8093   let Inst{12} = idx{0};
8094   let Inst{11-10} = size;
8095 }
8096 class SIMDLdStSingleSPost<bit L, bit R, bits<3> opcode, bits<2> size,
8097                           string asm, dag oops, dag iops>
8098   : BaseSIMDLdStSingle<L, R, opcode, asm, "\t$Vt$idx, $vaddr, $Xm",
8099                        "$vaddr = $wback", oops, iops, []> {
8100   // idx encoded in Q:S fields.
8101   bits<2> idx;
8102   bits<5> Xm;
8103   let Inst{30} = idx{1};
8104   let Inst{23} = 1;
8105   let Inst{20-16} = Xm;
8106   let Inst{12} = idx{0};
8107   let Inst{11-10} = size;
8108 }
8109 class SIMDLdStSingleSTiedPost<bit L, bit R, bits<3> opcode, bits<2> size,
8110                           string asm, dag oops, dag iops>
8111   : BaseSIMDLdStSingleTied<L, R, opcode, asm, "\t$Vt$idx, $vaddr, $Xm",
8112                            "$vaddr = $wback", oops, iops, []> {
8113   // idx encoded in Q:S fields.
8114   bits<2> idx;
8115   bits<5> Xm;
8116   let Inst{30} = idx{1};
8117   let Inst{23} = 1;
8118   let Inst{20-16} = Xm;
8119   let Inst{12} = idx{0};
8120   let Inst{11-10} = size;
8121 }
8122 class SIMDLdStSingleD<bit L, bit R, bits<3> opcode, bits<2> size, string asm,
8123                       dag oops, dag iops, list<dag> pattern>
8124   : BaseSIMDLdStSingle<L, R, opcode, asm, "\t$Vt$idx, $vaddr", "", oops, iops,
8125                        pattern> {
8126   // idx encoded in Q field.
8127   bits<1> idx;
8128   let Inst{30} = idx;
8129   let Inst{23} = 0;
8130   let Inst{20-16} = 0b00000;
8131   let Inst{12} = 0;
8132   let Inst{11-10} = size;
8133 }
8134 class SIMDLdStSingleDTied<bit L, bit R, bits<3> opcode, bits<2> size, string asm,
8135                       dag oops, dag iops, list<dag> pattern>
8136   : BaseSIMDLdStSingleTied<L, R, opcode, asm, "\t$Vt$idx, $vaddr", "",
8137                            oops, iops, pattern> {
8138   // idx encoded in Q field.
8139   bits<1> idx;
8140   let Inst{30} = idx;
8141   let Inst{23} = 0;
8142   let Inst{20-16} = 0b00000;
8143   let Inst{12} = 0;
8144   let Inst{11-10} = size;
8145 }
8146 class SIMDLdStSingleDPost<bit L, bit R, bits<3> opcode, bits<2> size,
8147                           string asm, dag oops, dag iops>
8148   : BaseSIMDLdStSingle<L, R, opcode, asm, "\t$Vt$idx, $vaddr, $Xm",
8149                        "$vaddr = $wback", oops, iops, []> {
8150   // idx encoded in Q field.
8151   bits<1> idx;
8152   bits<5> Xm;
8153   let Inst{30} = idx;
8154   let Inst{23} = 1;
8155   let Inst{20-16} = Xm;
8156   let Inst{12} = 0;
8157   let Inst{11-10} = size;
8158 }
8159 class SIMDLdStSingleDTiedPost<bit L, bit R, bits<3> opcode, bits<2> size,
8160                           string asm, dag oops, dag iops>
8161   : BaseSIMDLdStSingleTied<L, R, opcode, asm, "\t$Vt$idx, $vaddr, $Xm",
8162                            "$vaddr = $wback", oops, iops, []> {
8163   // idx encoded in Q field.
8164   bits<1> idx;
8165   bits<5> Xm;
8166   let Inst{30} = idx;
8167   let Inst{23} = 1;
8168   let Inst{20-16} = Xm;
8169   let Inst{12} = 0;
8170   let Inst{11-10} = size;
8171 }
8172
8173 let mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
8174 multiclass SIMDLdSingleBTied<bit R, bits<3> opcode, string asm,
8175                          RegisterOperand listtype,
8176                          RegisterOperand GPR64pi> {
8177   def i8 : SIMDLdStSingleBTied<1, R, opcode, asm,
8178                            (outs listtype:$dst),
8179                            (ins listtype:$Vt, VectorIndexB:$idx,
8180                                 am_simdnoindex:$vaddr), []>;
8181
8182   def i8_POST : SIMDLdStSingleBTiedPost<1, R, opcode, asm,
8183                             (outs am_simdnoindex:$wback, listtype:$dst),
8184                             (ins listtype:$Vt, VectorIndexB:$idx,
8185                                  am_simdnoindex:$vaddr, GPR64pi:$Xm)>;
8186 }
8187 let mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
8188 multiclass SIMDLdSingleHTied<bit R, bits<3> opcode, bit size, string asm,
8189                          RegisterOperand listtype,
8190                          RegisterOperand GPR64pi> {
8191   def i16 : SIMDLdStSingleHTied<1, R, opcode, size, asm,
8192                             (outs listtype:$dst),
8193                             (ins listtype:$Vt, VectorIndexH:$idx,
8194                                  am_simdnoindex:$vaddr), []>;
8195
8196   def i16_POST : SIMDLdStSingleHTiedPost<1, R, opcode, size, asm,
8197                             (outs am_simdnoindex:$wback, listtype:$dst),
8198                             (ins listtype:$Vt, VectorIndexH:$idx,
8199                                  am_simdnoindex:$vaddr, GPR64pi:$Xm)>;
8200 }
8201 let mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
8202 multiclass SIMDLdSingleSTied<bit R, bits<3> opcode, bits<2> size,string asm,
8203                          RegisterOperand listtype,
8204                          RegisterOperand GPR64pi> {
8205   def i32 : SIMDLdStSingleSTied<1, R, opcode, size, asm,
8206                             (outs listtype:$dst),
8207                             (ins listtype:$Vt, VectorIndexS:$idx,
8208                                  am_simdnoindex:$vaddr), []>;
8209
8210   def i32_POST : SIMDLdStSingleSTiedPost<1, R, opcode, size, asm,
8211                             (outs am_simdnoindex:$wback, listtype:$dst),
8212                             (ins listtype:$Vt, VectorIndexS:$idx,
8213                                  am_simdnoindex:$vaddr, GPR64pi:$Xm)>;
8214 }
8215 let mayLoad = 1, mayStore = 0, hasSideEffects = 0 in
8216 multiclass SIMDLdSingleDTied<bit R, bits<3> opcode, bits<2> size, string asm,
8217                          RegisterOperand listtype, RegisterOperand GPR64pi> {
8218   def i64 : SIMDLdStSingleDTied<1, R, opcode, size, asm,
8219                             (outs listtype:$dst),
8220                             (ins listtype:$Vt, VectorIndexD:$idx,
8221                                  am_simdnoindex:$vaddr), []>;
8222
8223   def i64_POST : SIMDLdStSingleDTiedPost<1, R, opcode, size, asm,
8224                             (outs am_simdnoindex:$wback, listtype:$dst),
8225                             (ins listtype:$Vt, VectorIndexD:$idx,
8226                                  am_simdnoindex:$vaddr, GPR64pi:$Xm)>;
8227 }
8228 let mayLoad = 0, mayStore = 1, hasSideEffects = 0 in
8229 multiclass SIMDStSingleB<bit R, bits<3> opcode, string asm,
8230                          RegisterOperand listtype, RegisterOperand GPR64pi> {
8231   def i8 : SIMDLdStSingleB<0, R, opcode, asm,
8232                            (outs), (ins listtype:$Vt, VectorIndexB:$idx,
8233                                         am_simdnoindex:$vaddr), []>;
8234
8235   def i8_POST : SIMDLdStSingleBPost<0, R, opcode, asm,
8236                                     (outs am_simdnoindex:$wback),
8237                                     (ins listtype:$Vt, VectorIndexB:$idx,
8238                                          am_simdnoindex:$vaddr, GPR64pi:$Xm)>;
8239 }
8240 let mayLoad = 0, mayStore = 1, hasSideEffects = 0 in
8241 multiclass SIMDStSingleH<bit R, bits<3> opcode, bit size, string asm,
8242                          RegisterOperand listtype, RegisterOperand GPR64pi> {
8243   def i16 : SIMDLdStSingleH<0, R, opcode, size, asm,
8244                             (outs), (ins listtype:$Vt, VectorIndexH:$idx,
8245                                          am_simdnoindex:$vaddr), []>;
8246
8247   def i16_POST : SIMDLdStSingleHPost<0, R, opcode, size, asm,
8248                             (outs am_simdnoindex:$wback),
8249                             (ins listtype:$Vt, VectorIndexH:$idx,
8250                                  am_simdnoindex:$vaddr, GPR64pi:$Xm)>;
8251 }
8252 let mayLoad = 0, mayStore = 1, hasSideEffects = 0 in
8253 multiclass SIMDStSingleS<bit R, bits<3> opcode, bits<2> size,string asm,
8254                          RegisterOperand listtype, RegisterOperand GPR64pi> {
8255   def i32 : SIMDLdStSingleS<0, R, opcode, size, asm,
8256                             (outs), (ins listtype:$Vt, VectorIndexS:$idx,
8257                                          am_simdnoindex:$vaddr), []>;
8258
8259   def i32_POST : SIMDLdStSingleSPost<0, R, opcode, size, asm,
8260                             (outs am_simdnoindex:$wback),
8261                             (ins listtype:$Vt, VectorIndexS:$idx,
8262                                  am_simdnoindex:$vaddr, GPR64pi:$Xm)>;
8263 }
8264 let mayLoad = 0, mayStore = 1, hasSideEffects = 0 in
8265 multiclass SIMDStSingleD<bit R, bits<3> opcode, bits<2> size, string asm,
8266                          RegisterOperand listtype, RegisterOperand GPR64pi> {
8267   def i64 : SIMDLdStSingleD<0, R, opcode, size, asm,
8268                             (outs), (ins listtype:$Vt, VectorIndexD:$idx,
8269                                          am_simdnoindex:$vaddr), []>;
8270
8271   def i64_POST : SIMDLdStSingleDPost<0, R, opcode, size, asm,
8272                             (outs am_simdnoindex:$wback),
8273                             (ins listtype:$Vt, VectorIndexD:$idx,
8274                                  am_simdnoindex:$vaddr, GPR64pi:$Xm)>;
8275 }
8276
8277 multiclass SIMDLdStSingleAliases<string asm, string layout, string Type,
8278                                  string Count, int Offset, Operand idxtype> {
8279   // E.g. "ld1 { v0.8b }[0], [x1], #1"
8280   //      "ld1\t$Vt, $vaddr, #1"
8281   // may get mapped to
8282   //      (LD1Rv8b_POST VecListOne8b:$Vt, am_simdnoindex:$vaddr, XZR)
8283   def : InstAlias<asm # "\t$Vt$idx, $vaddr, #" # Offset,
8284                   (!cast<Instruction>(NAME # Type  # "_POST")
8285                       am_simdnoindex:$vaddr,
8286                       !cast<RegisterOperand>("VecList" # Count # layout):$Vt,
8287                       idxtype:$idx, XZR), 1>;
8288
8289   // E.g. "ld1.8b { v0 }[0], [x1], #1"
8290   //      "ld1.8b\t$Vt, $vaddr, #1"
8291   // may get mapped to
8292   //      (LD1Rv8b_POST VecListOne64:$Vt, am_simdnoindex:$vaddr, XZR)
8293   def : InstAlias<asm # "." # layout # "\t$Vt$idx, $vaddr, #" # Offset,
8294                   (!cast<Instruction>(NAME # Type # "_POST")
8295                       am_simdnoindex:$vaddr,
8296                       !cast<RegisterOperand>("VecList" # Count # "128"):$Vt,
8297                       idxtype:$idx, XZR), 0>;
8298
8299   // E.g. "ld1.8b { v0 }[0], [x1]"
8300   //      "ld1.8b\t$Vt, $vaddr"
8301   // may get mapped to
8302   //      (LD1Rv8b VecListOne64:$Vt, am_simdnoindex:$vaddr)
8303   def : InstAlias<asm # "." # layout # "\t$Vt$idx, $vaddr",
8304                       (!cast<Instruction>(NAME # Type)
8305                          !cast<RegisterOperand>("VecList" # Count # "128"):$Vt,
8306                          idxtype:$idx, am_simdnoindex:$vaddr), 0>;
8307
8308   // E.g. "ld1.8b { v0 }[0], [x1], x2"
8309   //      "ld1.8b\t$Vt, $vaddr, $Xm"
8310   // may get mapped to
8311   //      (LD1Rv8b_POST VecListOne64:$Vt, am_simdnoindex:$vaddr, GPR64pi1:$Xm)
8312   def : InstAlias<asm # "." # layout # "\t$Vt$idx, $vaddr, $Xm",
8313                       (!cast<Instruction>(NAME # Type # "_POST")
8314                          am_simdnoindex:$vaddr,
8315                          !cast<RegisterOperand>("VecList" # Count # "128"):$Vt,
8316                          idxtype:$idx,
8317                          !cast<RegisterOperand>("GPR64pi" # Offset):$Xm), 0>;
8318 }
8319
8320 multiclass SIMDLdSt1SingleAliases<string asm> {
8321   defm : SIMDLdStSingleAliases<asm, "b", "i8",  "One", 1, VectorIndexB>;
8322   defm : SIMDLdStSingleAliases<asm, "h", "i16", "One", 2, VectorIndexH>;
8323   defm : SIMDLdStSingleAliases<asm, "s", "i32", "One", 4, VectorIndexS>;
8324   defm : SIMDLdStSingleAliases<asm, "d", "i64", "One", 8, VectorIndexD>;
8325 }
8326
8327 multiclass SIMDLdSt2SingleAliases<string asm> {
8328   defm : SIMDLdStSingleAliases<asm, "b", "i8",  "Two", 2,  VectorIndexB>;
8329   defm : SIMDLdStSingleAliases<asm, "h", "i16", "Two", 4,  VectorIndexH>;
8330   defm : SIMDLdStSingleAliases<asm, "s", "i32", "Two", 8,  VectorIndexS>;
8331   defm : SIMDLdStSingleAliases<asm, "d", "i64", "Two", 16, VectorIndexD>;
8332 }
8333
8334 multiclass SIMDLdSt3SingleAliases<string asm> {
8335   defm : SIMDLdStSingleAliases<asm, "b", "i8",  "Three", 3,  VectorIndexB>;
8336   defm : SIMDLdStSingleAliases<asm, "h", "i16", "Three", 6,  VectorIndexH>;
8337   defm : SIMDLdStSingleAliases<asm, "s", "i32", "Three", 12, VectorIndexS>;
8338   defm : SIMDLdStSingleAliases<asm, "d", "i64", "Three", 24, VectorIndexD>;
8339 }
8340
8341 multiclass SIMDLdSt4SingleAliases<string asm> {
8342   defm : SIMDLdStSingleAliases<asm, "b", "i8",  "Four", 4,  VectorIndexB>;
8343   defm : SIMDLdStSingleAliases<asm, "h", "i16", "Four", 8,  VectorIndexH>;
8344   defm : SIMDLdStSingleAliases<asm, "s", "i32", "Four", 16, VectorIndexS>;
8345   defm : SIMDLdStSingleAliases<asm, "d", "i64", "Four", 32, VectorIndexD>;
8346 }
8347 } // end of 'let Predicates = [HasNEON]'
8348
8349 //----------------------------------------------------------------------------
8350 // Crypto extensions
8351 //----------------------------------------------------------------------------
8352
8353 let Predicates = [HasCrypto] in {
8354 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
8355 class AESBase<bits<4> opc, string asm, dag outs, dag ins, string cstr,
8356               list<dag> pat>
8357   : I<outs, ins, asm, "{\t$Rd.16b, $Rn.16b|.16b\t$Rd, $Rn}", cstr, pat>,
8358     Sched<[WriteV]>{
8359   bits<5> Rd;
8360   bits<5> Rn;
8361   let Inst{31-16} = 0b0100111000101000;
8362   let Inst{15-12} = opc;
8363   let Inst{11-10} = 0b10;
8364   let Inst{9-5}   = Rn;
8365   let Inst{4-0}   = Rd;
8366 }
8367
8368 class AESInst<bits<4> opc, string asm, Intrinsic OpNode>
8369   : AESBase<opc, asm, (outs V128:$Rd), (ins V128:$Rn), "",
8370             [(set (v16i8 V128:$Rd), (OpNode (v16i8 V128:$Rn)))]>;
8371
8372 class AESTiedInst<bits<4> opc, string asm, Intrinsic OpNode>
8373   : AESBase<opc, asm, (outs V128:$dst), (ins V128:$Rd, V128:$Rn),
8374             "$Rd = $dst",
8375             [(set (v16i8 V128:$dst),
8376                   (OpNode (v16i8 V128:$Rd), (v16i8 V128:$Rn)))]>;
8377
8378 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
8379 class SHA3OpTiedInst<bits<3> opc, string asm, string dst_lhs_kind,
8380                      dag oops, dag iops, list<dag> pat>
8381   : I<oops, iops, asm,
8382       "{\t$Rd" # dst_lhs_kind # ", $Rn" # dst_lhs_kind # ", $Rm.4s" #
8383       "|.4s\t$Rd, $Rn, $Rm}", "$Rd = $dst", pat>,
8384     Sched<[WriteV]>{
8385   bits<5> Rd;
8386   bits<5> Rn;
8387   bits<5> Rm;
8388   let Inst{31-21} = 0b01011110000;
8389   let Inst{20-16} = Rm;
8390   let Inst{15}    = 0;
8391   let Inst{14-12} = opc;
8392   let Inst{11-10} = 0b00;
8393   let Inst{9-5}   = Rn;
8394   let Inst{4-0}   = Rd;
8395 }
8396
8397 class SHATiedInstQSV<bits<3> opc, string asm, Intrinsic OpNode>
8398   : SHA3OpTiedInst<opc, asm, "", (outs FPR128:$dst),
8399                    (ins FPR128:$Rd, FPR32:$Rn, V128:$Rm),
8400                    [(set (v4i32 FPR128:$dst),
8401                          (OpNode (v4i32 FPR128:$Rd), (i32 FPR32:$Rn),
8402                                  (v4i32 V128:$Rm)))]>;
8403
8404 class SHATiedInstVVV<bits<3> opc, string asm, Intrinsic OpNode>
8405   : SHA3OpTiedInst<opc, asm, ".4s", (outs V128:$dst),
8406                    (ins V128:$Rd, V128:$Rn, V128:$Rm),
8407                    [(set (v4i32 V128:$dst),
8408                          (OpNode (v4i32 V128:$Rd), (v4i32 V128:$Rn),
8409                                  (v4i32 V128:$Rm)))]>;
8410
8411 class SHATiedInstQQV<bits<3> opc, string asm, Intrinsic OpNode>
8412   : SHA3OpTiedInst<opc, asm, "", (outs FPR128:$dst),
8413                    (ins FPR128:$Rd, FPR128:$Rn, V128:$Rm),
8414                    [(set (v4i32 FPR128:$dst),
8415                          (OpNode (v4i32 FPR128:$Rd), (v4i32 FPR128:$Rn),
8416                                  (v4i32 V128:$Rm)))]>;
8417
8418 let mayLoad = 0, mayStore = 0, hasSideEffects = 0 in
8419 class SHA2OpInst<bits<4> opc, string asm, string kind,
8420                  string cstr, dag oops, dag iops,
8421                  list<dag> pat>
8422   : I<oops, iops, asm, "{\t$Rd" # kind # ", $Rn" # kind #
8423                        "|" # kind # "\t$Rd, $Rn}", cstr, pat>,
8424     Sched<[WriteV]>{
8425   bits<5> Rd;
8426   bits<5> Rn;
8427   let Inst{31-16} = 0b0101111000101000;
8428   let Inst{15-12} = opc;
8429   let Inst{11-10} = 0b10;
8430   let Inst{9-5}   = Rn;
8431   let Inst{4-0}   = Rd;
8432 }
8433
8434 class SHATiedInstVV<bits<4> opc, string asm, Intrinsic OpNode>
8435   : SHA2OpInst<opc, asm, ".4s", "$Rd = $dst", (outs V128:$dst),
8436                (ins V128:$Rd, V128:$Rn),
8437                [(set (v4i32 V128:$dst),
8438                      (OpNode (v4i32 V128:$Rd), (v4i32 V128:$Rn)))]>;
8439
8440 class SHAInstSS<bits<4> opc, string asm, Intrinsic OpNode>
8441   : SHA2OpInst<opc, asm, "", "", (outs FPR32:$Rd), (ins FPR32:$Rn),
8442                [(set (i32 FPR32:$Rd), (OpNode (i32 FPR32:$Rn)))]>;
8443 } // end of 'let Predicates = [HasCrypto]'
8444
8445 // Allow the size specifier tokens to be upper case, not just lower.
8446 def : TokenAlias<".8B", ".8b">;
8447 def : TokenAlias<".4H", ".4h">;
8448 def : TokenAlias<".2S", ".2s">;
8449 def : TokenAlias<".1D", ".1d">;
8450 def : TokenAlias<".16B", ".16b">;
8451 def : TokenAlias<".8H", ".8h">;
8452 def : TokenAlias<".4S", ".4s">;
8453 def : TokenAlias<".2D", ".2d">;
8454 def : TokenAlias<".1Q", ".1q">;
8455 def : TokenAlias<".B", ".b">;
8456 def : TokenAlias<".H", ".h">;
8457 def : TokenAlias<".S", ".s">;
8458 def : TokenAlias<".D", ".d">;
8459 def : TokenAlias<".Q", ".q">;