lib/Target/ARM/Thumb1RegisterInfo.cpp

   1 //===-- Thumb1RegisterInfo.cpp - Thumb-1 Register Information -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Thumb-1 implementation of the TargetRegisterInfo
  11 // class.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "Thumb1RegisterInfo.h"
  16 #include "ARMBaseInstrInfo.h"
  17 #include "ARMMachineFunctionInfo.h"
  18 #include "ARMSubtarget.h"
  19 #include "MCTargetDesc/ARMAddressingModes.h"
  20 #include "llvm/CodeGen/MachineConstantPool.h"
  21 #include "llvm/CodeGen/MachineFrameInfo.h"
  22 #include "llvm/CodeGen/MachineFunction.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/RegisterScavenging.h"
  26 #include "llvm/IR/Constants.h"
  27 #include "llvm/IR/DerivedTypes.h"
  28 #include "llvm/IR/Function.h"
  29 #include "llvm/IR/LLVMContext.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 #include "llvm/Target/TargetFrameLowering.h"
  33 #include "llvm/Target/TargetMachine.h"
  34
  35 namespace llvm {
  36 extern cl::opt<bool> ReuseFrameIndexVals;
  37 }
  38
  39 using namespace llvm;
  40
  41 Thumb1RegisterInfo::Thumb1RegisterInfo(const ARMSubtarget &sti)
  42   : ARMBaseRegisterInfo(sti) {
  43 }
  44
  45 const TargetRegisterClass*
  46 Thumb1RegisterInfo::getLargestLegalSuperClass(const TargetRegisterClass *RC)
  47                                                                          const {
  48   if (ARM::tGPRRegClass.hasSubClassEq(RC))
  49     return &ARM::tGPRRegClass;
  50   return ARMBaseRegisterInfo::getLargestLegalSuperClass(RC);
  51 }
  52
  53 const TargetRegisterClass *
  54 Thumb1RegisterInfo::getPointerRegClass(const MachineFunction &MF, unsigned Kind)
  55                                                                          const {
  56   return &ARM::tGPRRegClass;
  57 }
  58
  59 /// emitLoadConstPool - Emits a load from constpool to materialize the
  60 /// specified immediate.
  61 void
  62 Thumb1RegisterInfo::emitLoadConstPool(MachineBasicBlock &MBB,
  63                                       MachineBasicBlock::iterator &MBBI,
  64                                       DebugLoc dl,
  65                                       unsigned DestReg, unsigned SubIdx,
  66                                       int Val,
  67                                       ARMCC::CondCodes Pred, unsigned PredReg,
  68                                       unsigned MIFlags) const {
  69   MachineFunction &MF = *MBB.getParent();
  70   const TargetInstrInfo &TII = *MF.getSubtarget().getInstrInfo();
  71   MachineConstantPool *ConstantPool = MF.getConstantPool();
  72   const Constant *C = ConstantInt::get(
  73           Type::getInt32Ty(MBB.getParent()->getFunction()->getContext()), Val);
  74   unsigned Idx = ConstantPool->getConstantPoolIndex(C, 4);
  75
  76   BuildMI(MBB, MBBI, dl, TII.get(ARM::tLDRpci))
  77     .addReg(DestReg, getDefRegState(true), SubIdx)
  78     .addConstantPoolIndex(Idx).addImm(Pred).addReg(PredReg)
  79     .setMIFlags(MIFlags);
  80 }
  81
  82
  83 /// emitThumbRegPlusImmInReg - Emits a series of instructions to materialize
  84 /// a destreg = basereg + immediate in Thumb code. Materialize the immediate
  85 /// in a register using mov / mvn sequences or load the immediate from a
  86 /// constpool entry.
  87 static
  88 void emitThumbRegPlusImmInReg(MachineBasicBlock &MBB,
  89                               MachineBasicBlock::iterator &MBBI,
  90                               DebugLoc dl,
  91                               unsigned DestReg, unsigned BaseReg,
  92                               int NumBytes, bool CanChangeCC,
  93                               const TargetInstrInfo &TII,
  94                               const ARMBaseRegisterInfo& MRI,
  95                               unsigned MIFlags = MachineInstr::NoFlags) {
  96     MachineFunction &MF = *MBB.getParent();
  97     bool isHigh = !isARMLowRegister(DestReg) ||
  98                   (BaseReg != 0 && !isARMLowRegister(BaseReg));
  99     bool isSub = false;
 100     // Subtract doesn't have high register version. Load the negative value
 101     // if either base or dest register is a high register. Also, if do not
 102     // issue sub as part of the sequence if condition register is to be
 103     // preserved.
 104     if (NumBytes < 0 && !isHigh && CanChangeCC) {
 105       isSub = true;
 106       NumBytes = -NumBytes;
 107     }
 108     unsigned LdReg = DestReg;
 109     if (DestReg == ARM::SP) {
 110       assert(BaseReg == ARM::SP && "Unexpected!");
 111       LdReg = MF.getRegInfo().createVirtualRegister(&ARM::tGPRRegClass);
 112     }
 113
 114     if (NumBytes <= 255 && NumBytes >= 0)
 115       AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg))
 116         .addImm(NumBytes).setMIFlags(MIFlags);
 117     else if (NumBytes < 0 && NumBytes >= -255) {
 118       AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg))
 119         .addImm(NumBytes).setMIFlags(MIFlags);
 120       AddDefaultT1CC(BuildMI(MBB, MBBI, dl, TII.get(ARM::tRSB), LdReg))
 121         .addReg(LdReg, RegState::Kill).setMIFlags(MIFlags);
 122     } else
 123       MRI.emitLoadConstPool(MBB, MBBI, dl, LdReg, 0, NumBytes,
 124                             ARMCC::AL, 0, MIFlags);
 125
 126     // Emit add / sub.
 127     int Opc = (isSub) ? ARM::tSUBrr : (isHigh ? ARM::tADDhirr : ARM::tADDrr);
 128     MachineInstrBuilder MIB =
 129       BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 130     if (Opc != ARM::tADDhirr)
 131       MIB = AddDefaultT1CC(MIB);
 132     if (DestReg == ARM::SP || isSub)
 133       MIB.addReg(BaseReg).addReg(LdReg, RegState::Kill);
 134     else
 135       MIB.addReg(LdReg).addReg(BaseReg, RegState::Kill);
 136     AddDefaultPred(MIB);
 137 }
 138
 139 /// calcNumMI - Returns the number of instructions required to materialize
 140 /// the specific add / sub r, c instruction.
 141 static unsigned calcNumMI(int Opc, int ExtraOpc, unsigned Bytes,
 142                           unsigned NumBits, unsigned Scale) {
 143   unsigned NumMIs = 0;
 144   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 145
 146   if (Opc == ARM::tADDrSPi) {
 147     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 148     Bytes -= ThisVal;
 149     NumMIs++;
 150     NumBits = 8;
 151     Scale = 1;  // Followed by a number of tADDi8.
 152     Chunk = ((1 << NumBits) - 1) * Scale;
 153   }
 154
 155   NumMIs += Bytes / Chunk;
 156   if ((Bytes % Chunk) != 0)
 157     NumMIs++;
 158   if (ExtraOpc)
 159     NumMIs++;
 160   return NumMIs;
 161 }
 162
 163 /// emitThumbRegPlusImmediate - Emits a series of instructions to materialize
 164 /// a destreg = basereg + immediate in Thumb code.
 165 void llvm::emitThumbRegPlusImmediate(MachineBasicBlock &MBB,
 166                                      MachineBasicBlock::iterator &MBBI,
 167                                      DebugLoc dl,
 168                                      unsigned DestReg, unsigned BaseReg,
 169                                      int NumBytes, const TargetInstrInfo &TII,
 170                                      const ARMBaseRegisterInfo& MRI,
 171                                      unsigned MIFlags) {
 172   bool isSub = NumBytes < 0;
 173   unsigned Bytes = (unsigned)NumBytes;
 174   if (isSub) Bytes = -NumBytes;
 175   bool isMul4 = (Bytes & 3) == 0;
 176   bool isTwoAddr = false;
 177   bool DstNotEqBase = false;
 178   unsigned NumBits = 1;
 179   unsigned Scale = 1;
 180   int Opc = 0;
 181   int ExtraOpc = 0;
 182   bool NeedCC = false;
 183
 184   if (DestReg == BaseReg && BaseReg == ARM::SP) {
 185     assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 186     NumBits = 7;
 187     Scale = 4;
 188     Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 189     isTwoAddr = true;
 190   } else if (!isSub && BaseReg == ARM::SP) {
 191     // r1 = add sp, 403
 192     // =>
 193     // r1 = add sp, 100 * 4
 194     // r1 = add r1, 3
 195     if (!isMul4) {
 196       Bytes &= ~3;
 197       ExtraOpc = ARM::tADDi3;
 198     }
 199     DstNotEqBase = true;
 200     NumBits = 8;
 201     Scale = 4;
 202     Opc = ARM::tADDrSPi;
 203   } else {
 204     // sp = sub sp, c
 205     // r1 = sub sp, c
 206     // r8 = sub sp, c
 207     if (DestReg != BaseReg)
 208       DstNotEqBase = true;
 209     if (DestReg == ARM::SP) {
 210       Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 211       assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 212       NumBits = 7;
 213       Scale = 4;
 214     } else {
 215       Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 216       NumBits = 8;
 217       NeedCC = true;
 218     }
 219     isTwoAddr = true;
 220   }
 221
 222   unsigned NumMIs = calcNumMI(Opc, ExtraOpc, Bytes, NumBits, Scale);
 223   unsigned Threshold = (DestReg == ARM::SP) ? 3 : 2;
 224   if (NumMIs > Threshold) {
 225     // This will expand into too many instructions. Load the immediate from a
 226     // constpool entry.
 227     emitThumbRegPlusImmInReg(MBB, MBBI, dl,
 228                              DestReg, BaseReg, NumBytes, true,
 229                              TII, MRI, MIFlags);
 230     return;
 231   }
 232
 233   if (DstNotEqBase) {
 234     if (isARMLowRegister(DestReg) && isARMLowRegister(BaseReg)) {
 235       // If both are low registers, emit DestReg = add BaseReg, max(Imm, 7)
 236       unsigned Chunk = (1 << 3) - 1;
 237       unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 238       Bytes -= ThisVal;
 239       const MCInstrDesc &MCID = TII.get(isSub ? ARM::tSUBi3 : ARM::tADDi3);
 240       const MachineInstrBuilder MIB =
 241         AddDefaultT1CC(BuildMI(MBB, MBBI, dl, MCID, DestReg)
 242                          .setMIFlags(MIFlags));
 243       AddDefaultPred(MIB.addReg(BaseReg, RegState::Kill).addImm(ThisVal));
 244     } else if (isARMLowRegister(DestReg) && BaseReg == ARM::SP && Bytes > 0) {
 245       unsigned ThisVal = std::min(1020U, Bytes / 4 * 4);
 246       Bytes -= ThisVal;
 247       AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(ARM::tADDrSPi), DestReg)
 248                      .addReg(BaseReg, RegState::Kill).addImm(ThisVal / 4))
 249         .setMIFlags(MIFlags);
 250     } else {
 251       AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr), DestReg)
 252         .addReg(BaseReg, RegState::Kill))
 253         .setMIFlags(MIFlags);
 254     }
 255     BaseReg = DestReg;
 256   }
 257
 258   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 259   while (Bytes) {
 260     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 261     Bytes -= ThisVal;
 262     ThisVal /= Scale;
 263     // Build the new tADD / tSUB.
 264     if (isTwoAddr) {
 265       MachineInstrBuilder MIB = BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 266       if (NeedCC)
 267         MIB = AddDefaultT1CC(MIB);
 268       MIB.addReg(DestReg).addImm(ThisVal);
 269       MIB = AddDefaultPred(MIB);
 270       MIB.setMIFlags(MIFlags);
 271     } else {
 272       bool isKill = BaseReg != ARM::SP;
 273       MachineInstrBuilder MIB = BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg);
 274       if (NeedCC)
 275         MIB = AddDefaultT1CC(MIB);
 276       MIB.addReg(BaseReg, getKillRegState(isKill)).addImm(ThisVal);
 277       MIB = AddDefaultPred(MIB);
 278       MIB.setMIFlags(MIFlags);
 279
 280       BaseReg = DestReg;
 281       if (Opc == ARM::tADDrSPi) {
 282         // r4 = add sp, imm
 283         // r4 = add r4, imm
 284         // ...
 285         NumBits = 8;
 286         Scale = 1;
 287         Chunk = ((1 << NumBits) - 1) * Scale;
 288         Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 289         NeedCC = isTwoAddr = true;
 290       }
 291     }
 292   }
 293
 294   if (ExtraOpc) {
 295     const MCInstrDesc &MCID = TII.get(ExtraOpc);
 296     AddDefaultPred(AddDefaultT1CC(BuildMI(MBB, MBBI, dl, MCID, DestReg))
 297                    .addReg(DestReg, RegState::Kill)
 298                    .addImm(((unsigned)NumBytes) & 3)
 299                    .setMIFlags(MIFlags));
 300   }
 301 }
 302
 303 static void removeOperands(MachineInstr &MI, unsigned i) {
 304   unsigned Op = i;
 305   for (unsigned e = MI.getNumOperands(); i != e; ++i)
 306     MI.RemoveOperand(Op);
 307 }
 308
 309 /// convertToNonSPOpcode - Change the opcode to the non-SP version, because
 310 /// we're replacing the frame index with a non-SP register.
 311 static unsigned convertToNonSPOpcode(unsigned Opcode) {
 312   switch (Opcode) {
 313   case ARM::tLDRspi:
 314     return ARM::tLDRi;
 315
 316   case ARM::tSTRspi:
 317     return ARM::tSTRi;
 318   }
 319
 320   return Opcode;
 321 }
 322
 323 bool Thumb1RegisterInfo::
 324 rewriteFrameIndex(MachineBasicBlock::iterator II, unsigned FrameRegIdx,
 325                   unsigned FrameReg, int &Offset,
 326                   const ARMBaseInstrInfo &TII) const {
 327   MachineInstr &MI = *II;
 328   MachineBasicBlock &MBB = *MI.getParent();
 329   DebugLoc dl = MI.getDebugLoc();
 330   MachineInstrBuilder MIB(*MBB.getParent(), &MI);
 331   unsigned Opcode = MI.getOpcode();
 332   const MCInstrDesc &Desc = MI.getDesc();
 333   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 334
 335   if (Opcode == ARM::tADDframe) {
 336     Offset += MI.getOperand(FrameRegIdx+1).getImm();
 337     unsigned DestReg = MI.getOperand(0).getReg();
 338
 339     emitThumbRegPlusImmediate(MBB, II, dl, DestReg, FrameReg, Offset, TII,
 340                               *this);
 341     MBB.erase(II);
 342     return true;
 343   } else {
 344     if (AddrMode != ARMII::AddrModeT1_s)
 345       llvm_unreachable("Unsupported addressing mode!");
 346
 347     unsigned ImmIdx = FrameRegIdx + 1;
 348     int InstrOffs = MI.getOperand(ImmIdx).getImm();
 349     unsigned NumBits = (FrameReg == ARM::SP) ? 8 : 5;
 350     unsigned Scale = 4;
 351
 352     Offset += InstrOffs * Scale;
 353     assert((Offset & (Scale - 1)) == 0 && "Can't encode this offset!");
 354
 355     // Common case: small offset, fits into instruction.
 356     MachineOperand &ImmOp = MI.getOperand(ImmIdx);
 357     int ImmedOffset = Offset / Scale;
 358     unsigned Mask = (1 << NumBits) - 1;
 359
 360     if ((unsigned)Offset <= Mask * Scale) {
 361       // Replace the FrameIndex with the frame register (e.g., sp).
 362       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 363       ImmOp.ChangeToImmediate(ImmedOffset);
 364
 365       // If we're using a register where sp was stored, convert the instruction
 366       // to the non-SP version.
 367       unsigned NewOpc = convertToNonSPOpcode(Opcode);
 368       if (NewOpc != Opcode && FrameReg != ARM::SP)
 369         MI.setDesc(TII.get(NewOpc));
 370
 371       return true;
 372     }
 373
 374     NumBits = 5;
 375     Mask = (1 << NumBits) - 1;
 376
 377     // If this is a thumb spill / restore, we will be using a constpool load to
 378     // materialize the offset.
 379     if (Opcode == ARM::tLDRspi || Opcode == ARM::tSTRspi) {
 380       ImmOp.ChangeToImmediate(0);
 381     } else {
 382       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
 383       ImmedOffset = ImmedOffset & Mask;
 384       ImmOp.ChangeToImmediate(ImmedOffset);
 385       Offset &= ~(Mask * Scale);
 386     }
 387   }
 388
 389   return Offset == 0;
 390 }
 391
 392 void Thumb1RegisterInfo::resolveFrameIndex(MachineInstr &MI, unsigned BaseReg,
 393                                            int64_t Offset) const {
 394   const ARMBaseInstrInfo &TII =
 395       *static_cast<const ARMBaseInstrInfo *>(MI.getParent()
 396                                                  ->getParent()
 397                                                  ->getTarget()
 398                                                  .getSubtargetImpl()
 399                                                  ->getInstrInfo());
 400   int Off = Offset; // ARM doesn't need the general 64-bit offsets
 401   unsigned i = 0;
 402
 403   while (!MI.getOperand(i).isFI()) {
 404     ++i;
 405     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 406   }
 407   bool Done = rewriteFrameIndex(MI, i, BaseReg, Off, TII);
 408   assert (Done && "Unable to resolve frame index!");
 409   (void)Done;
 410 }
 411
 412 /// saveScavengerRegister - Spill the register so it can be used by the
 413 /// register scavenger. Return true.
 414 bool
 415 Thumb1RegisterInfo::saveScavengerRegister(MachineBasicBlock &MBB,
 416                                           MachineBasicBlock::iterator I,
 417                                           MachineBasicBlock::iterator &UseMI,
 418                                           const TargetRegisterClass *RC,
 419                                           unsigned Reg) const {
 420   // Thumb1 can't use the emergency spill slot on the stack because
 421   // ldr/str immediate offsets must be positive, and if we're referencing
 422   // off the frame pointer (if, for example, there are alloca() calls in
 423   // the function, the offset will be negative. Use R12 instead since that's
 424   // a call clobbered register that we know won't be used in Thumb1 mode.
 425   const TargetInstrInfo &TII = *MBB.getParent()->getSubtarget().getInstrInfo();
 426   DebugLoc DL;
 427   AddDefaultPred(BuildMI(MBB, I, DL, TII.get(ARM::tMOVr))
 428     .addReg(ARM::R12, RegState::Define)
 429     .addReg(Reg, RegState::Kill));
 430
 431   // The UseMI is where we would like to restore the register. If there's
 432   // interference with R12 before then, however, we'll need to restore it
 433   // before that instead and adjust the UseMI.
 434   bool done = false;
 435   for (MachineBasicBlock::iterator II = I; !done && II != UseMI ; ++II) {
 436     if (II->isDebugValue())
 437       continue;
 438     // If this instruction affects R12, adjust our restore point.
 439     for (unsigned i = 0, e = II->getNumOperands(); i != e; ++i) {
 440       const MachineOperand &MO = II->getOperand(i);
 441       if (MO.isRegMask() && MO.clobbersPhysReg(ARM::R12)) {
 442         UseMI = II;
 443         done = true;
 444         break;
 445       }
 446       if (!MO.isReg() || MO.isUndef() || !MO.getReg() ||
 447           TargetRegisterInfo::isVirtualRegister(MO.getReg()))
 448         continue;
 449       if (MO.getReg() == ARM::R12) {
 450         UseMI = II;
 451         done = true;
 452         break;
 453       }
 454     }
 455   }
 456   // Restore the register from R12
 457   AddDefaultPred(BuildMI(MBB, UseMI, DL, TII.get(ARM::tMOVr)).
 458     addReg(Reg, RegState::Define).addReg(ARM::R12, RegState::Kill));
 459
 460   return true;
 461 }
 462
 463 void
 464 Thumb1RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 465                                         int SPAdj, unsigned FIOperandNum,
 466                                         RegScavenger *RS) const {
 467   unsigned VReg = 0;
 468   MachineInstr &MI = *II;
 469   MachineBasicBlock &MBB = *MI.getParent();
 470   MachineFunction &MF = *MBB.getParent();
 471   const ARMBaseInstrInfo &TII =
 472       *static_cast<const ARMBaseInstrInfo *>(MF.getSubtarget().getInstrInfo());
 473   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 474   DebugLoc dl = MI.getDebugLoc();
 475   MachineInstrBuilder MIB(*MBB.getParent(), &MI);
 476
 477   unsigned FrameReg = ARM::SP;
 478   int FrameIndex = MI.getOperand(FIOperandNum).getIndex();
 479   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
 480                MF.getFrameInfo()->getStackSize() + SPAdj;
 481
 482   if (MF.getFrameInfo()->hasVarSizedObjects()) {
 483     assert(SPAdj == 0 && MF.getSubtarget().getFrameLowering()->hasFP(MF) &&
 484            "Unexpected");
 485     // There are alloca()'s in this function, must reference off the frame
 486     // pointer or base pointer instead.
 487     if (!hasBasePointer(MF)) {
 488       FrameReg = getFrameRegister(MF);
 489       Offset -= AFI->getFramePtrSpillOffset();
 490     } else
 491       FrameReg = BasePtr;
 492   }
 493
 494   // PEI::scavengeFrameVirtualRegs() cannot accurately track SPAdj because the
 495   // call frame setup/destroy instructions have already been eliminated.  That
 496   // means the stack pointer cannot be used to access the emergency spill slot
 497   // when !hasReservedCallFrame().
 498 #ifndef NDEBUG
 499   if (RS && FrameReg == ARM::SP && RS->isScavengingFrameIndex(FrameIndex)){
 500     assert(MF.getTarget()
 501                .getSubtargetImpl()
 502                ->getFrameLowering()
 503                ->hasReservedCallFrame(MF) &&
 504            "Cannot use SP to access the emergency spill slot in "
 505            "functions without a reserved call frame");
 506     assert(!MF.getFrameInfo()->hasVarSizedObjects() &&
 507            "Cannot use SP to access the emergency spill slot in "
 508            "functions with variable sized frame objects");
 509   }
 510 #endif // NDEBUG
 511
 512   // Special handling of dbg_value instructions.
 513   if (MI.isDebugValue()) {
 514     MI.getOperand(FIOperandNum).  ChangeToRegister(FrameReg, false /*isDef*/);
 515     MI.getOperand(FIOperandNum+1).ChangeToImmediate(Offset);
 516     return;
 517   }
 518
 519   // Modify MI as necessary to handle as much of 'Offset' as possible
 520   assert(AFI->isThumbFunction() &&
 521          "This eliminateFrameIndex only supports Thumb1!");
 522   if (rewriteFrameIndex(MI, FIOperandNum, FrameReg, Offset, TII))
 523     return;
 524
 525   // If we get here, the immediate doesn't fit into the instruction.  We folded
 526   // as much as possible above, handle the rest, providing a register that is
 527   // SP+LargeImm.
 528   assert(Offset && "This code isn't needed if offset already handled!");
 529
 530   unsigned Opcode = MI.getOpcode();
 531
 532   // Remove predicate first.
 533   int PIdx = MI.findFirstPredOperandIdx();
 534   if (PIdx != -1)
 535     removeOperands(MI, PIdx);
 536
 537   if (MI.mayLoad()) {
 538     // Use the destination register to materialize sp + offset.
 539     unsigned TmpReg = MI.getOperand(0).getReg();
 540     bool UseRR = false;
 541     if (Opcode == ARM::tLDRspi) {
 542       if (FrameReg == ARM::SP)
 543         emitThumbRegPlusImmInReg(MBB, II, dl, TmpReg, FrameReg,
 544                                  Offset, false, TII, *this);
 545       else {
 546         emitLoadConstPool(MBB, II, dl, TmpReg, 0, Offset);
 547         UseRR = true;
 548       }
 549     } else {
 550       emitThumbRegPlusImmediate(MBB, II, dl, TmpReg, FrameReg, Offset, TII,
 551                                 *this);
 552     }
 553
 554     MI.setDesc(TII.get(UseRR ? ARM::tLDRr : ARM::tLDRi));
 555     MI.getOperand(FIOperandNum).ChangeToRegister(TmpReg, false, false, true);
 556     if (UseRR)
 557       // Use [reg, reg] addrmode. Replace the immediate operand w/ the frame
 558       // register. The offset is already handled in the vreg value.
 559       MI.getOperand(FIOperandNum+1).ChangeToRegister(FrameReg, false, false,
 560                                                      false);
 561   } else if (MI.mayStore()) {
 562       VReg = MF.getRegInfo().createVirtualRegister(&ARM::tGPRRegClass);
 563       bool UseRR = false;
 564
 565       if (Opcode == ARM::tSTRspi) {
 566         if (FrameReg == ARM::SP)
 567           emitThumbRegPlusImmInReg(MBB, II, dl, VReg, FrameReg,
 568                                    Offset, false, TII, *this);
 569         else {
 570           emitLoadConstPool(MBB, II, dl, VReg, 0, Offset);
 571           UseRR = true;
 572         }
 573       } else
 574         emitThumbRegPlusImmediate(MBB, II, dl, VReg, FrameReg, Offset, TII,
 575                                   *this);
 576       MI.setDesc(TII.get(UseRR ? ARM::tSTRr : ARM::tSTRi));
 577       MI.getOperand(FIOperandNum).ChangeToRegister(VReg, false, false, true);
 578       if (UseRR)
 579         // Use [reg, reg] addrmode. Replace the immediate operand w/ the frame
 580         // register. The offset is already handled in the vreg value.
 581         MI.getOperand(FIOperandNum+1).ChangeToRegister(FrameReg, false, false,
 582                                                        false);
 583   } else {
 584     llvm_unreachable("Unexpected opcode!");
 585   }
 586
 587   // Add predicate back if it's needed.
 588   if (MI.isPredicable())
 589     AddDefaultPred(MIB);
 590 }