lib/Target/ARM/MCTargetDesc/ARMMCCodeEmitter.cpp

   1 //===-- ARM/ARMMCCodeEmitter.cpp - Convert ARM code to machine code -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the ARMMCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "mccodeemitter"
  15 #include "MCTargetDesc/ARMAddressingModes.h"
  16 #include "MCTargetDesc/ARMBaseInfo.h"
  17 #include "MCTargetDesc/ARMFixupKinds.h"
  18 #include "MCTargetDesc/ARMMCExpr.h"
  19 #include "MCTargetDesc/ARMMCTargetDesc.h"
  20 #include "llvm/MC/MCCodeEmitter.h"
  21 #include "llvm/MC/MCExpr.h"
  22 #include "llvm/MC/MCInst.h"
  23 #include "llvm/MC/MCInstrInfo.h"
  24 #include "llvm/MC/MCRegisterInfo.h"
  25 #include "llvm/MC/MCSubtargetInfo.h"
  26 #include "llvm/ADT/APFloat.h"
  27 #include "llvm/ADT/Statistic.h"
  28 #include "llvm/Support/raw_ostream.h"
  29
  30 using namespace llvm;
  31
  32 STATISTIC(MCNumEmitted, "Number of MC instructions emitted.");
  33 STATISTIC(MCNumCPRelocations, "Number of constant pool relocations created.");
  34
  35 namespace {
  36 class ARMMCCodeEmitter : public MCCodeEmitter {
  37   ARMMCCodeEmitter(const ARMMCCodeEmitter &); // DO NOT IMPLEMENT
  38   void operator=(const ARMMCCodeEmitter &); // DO NOT IMPLEMENT
  39   const MCInstrInfo &MCII;
  40   const MCSubtargetInfo &STI;
  41
  42 public:
  43   ARMMCCodeEmitter(const MCInstrInfo &mcii, const MCSubtargetInfo &sti,
  44                    MCContext &ctx)
  45     : MCII(mcii), STI(sti) {
  46   }
  47
  48   ~ARMMCCodeEmitter() {}
  49
  50   bool isThumb() const {
  51     // FIXME: Can tablegen auto-generate this?
  52     return (STI.getFeatureBits() & ARM::ModeThumb) != 0;
  53   }
  54   bool isThumb2() const {
  55     return isThumb() && (STI.getFeatureBits() & ARM::FeatureThumb2) != 0;
  56   }
  57   bool isTargetDarwin() const {
  58     Triple TT(STI.getTargetTriple());
  59     Triple::OSType OS = TT.getOS();
  60     return OS == Triple::Darwin || OS == Triple::MacOSX || OS == Triple::IOS;
  61   }
  62
  63   unsigned getMachineSoImmOpValue(unsigned SoImm) const;
  64
  65   // getBinaryCodeForInstr - TableGen'erated function for getting the
  66   // binary encoding for an instruction.
  67   unsigned getBinaryCodeForInstr(const MCInst &MI,
  68                                  SmallVectorImpl<MCFixup> &Fixups) const;
  69
  70   /// getMachineOpValue - Return binary encoding of operand. If the machine
  71   /// operand requires relocation, record the relocation and return zero.
  72   unsigned getMachineOpValue(const MCInst &MI,const MCOperand &MO,
  73                              SmallVectorImpl<MCFixup> &Fixups) const;
  74
  75   /// getHiLo16ImmOpValue - Return the encoding for the hi / low 16-bit of
  76   /// the specified operand. This is used for operands with :lower16: and
  77   /// :upper16: prefixes.
  78   uint32_t getHiLo16ImmOpValue(const MCInst &MI, unsigned OpIdx,
  79                                SmallVectorImpl<MCFixup> &Fixups) const;
  80
  81   bool EncodeAddrModeOpValues(const MCInst &MI, unsigned OpIdx,
  82                               unsigned &Reg, unsigned &Imm,
  83                               SmallVectorImpl<MCFixup> &Fixups) const;
  84
  85   /// getThumbBLTargetOpValue - Return encoding info for Thumb immediate
  86   /// BL branch target.
  87   uint32_t getThumbBLTargetOpValue(const MCInst &MI, unsigned OpIdx,
  88                                    SmallVectorImpl<MCFixup> &Fixups) const;
  89
  90   /// getThumbBLXTargetOpValue - Return encoding info for Thumb immediate
  91   /// BLX branch target.
  92   uint32_t getThumbBLXTargetOpValue(const MCInst &MI, unsigned OpIdx,
  93                                     SmallVectorImpl<MCFixup> &Fixups) const;
  94
  95   /// getThumbBRTargetOpValue - Return encoding info for Thumb branch target.
  96   uint32_t getThumbBRTargetOpValue(const MCInst &MI, unsigned OpIdx,
  97                                    SmallVectorImpl<MCFixup> &Fixups) const;
  98
  99   /// getThumbBCCTargetOpValue - Return encoding info for Thumb branch target.
 100   uint32_t getThumbBCCTargetOpValue(const MCInst &MI, unsigned OpIdx,
 101                                     SmallVectorImpl<MCFixup> &Fixups) const;
 102
 103   /// getThumbCBTargetOpValue - Return encoding info for Thumb branch target.
 104   uint32_t getThumbCBTargetOpValue(const MCInst &MI, unsigned OpIdx,
 105                                    SmallVectorImpl<MCFixup> &Fixups) const;
 106
 107   /// getBranchTargetOpValue - Return encoding info for 24-bit immediate
 108   /// branch target.
 109   uint32_t getBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 110                                   SmallVectorImpl<MCFixup> &Fixups) const;
 111
 112   /// getUnconditionalBranchTargetOpValue - Return encoding info for 24-bit
 113   /// immediate Thumb2 direct branch target.
 114   uint32_t getUnconditionalBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 115                                   SmallVectorImpl<MCFixup> &Fixups) const;
 116
 117   /// getARMBranchTargetOpValue - Return encoding info for 24-bit immediate
 118   /// branch target.
 119   uint32_t getARMBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 120                                      SmallVectorImpl<MCFixup> &Fixups) const;
 121   uint32_t getARMBLXTargetOpValue(const MCInst &MI, unsigned OpIdx,
 122                                      SmallVectorImpl<MCFixup> &Fixups) const;
 123
 124   /// getAdrLabelOpValue - Return encoding info for 12-bit immediate
 125   /// ADR label target.
 126   uint32_t getAdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 127                               SmallVectorImpl<MCFixup> &Fixups) const;
 128   uint32_t getThumbAdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 129                               SmallVectorImpl<MCFixup> &Fixups) const;
 130   uint32_t getT2AdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 131                               SmallVectorImpl<MCFixup> &Fixups) const;
 132
 133
 134   /// getAddrModeImm12OpValue - Return encoding info for 'reg +/- imm12'
 135   /// operand.
 136   uint32_t getAddrModeImm12OpValue(const MCInst &MI, unsigned OpIdx,
 137                                    SmallVectorImpl<MCFixup> &Fixups) const;
 138
 139   /// getThumbAddrModeRegRegOpValue - Return encoding for 'reg + reg' operand.
 140   uint32_t getThumbAddrModeRegRegOpValue(const MCInst &MI, unsigned OpIdx,
 141                                          SmallVectorImpl<MCFixup> &Fixups)const;
 142
 143   /// getT2AddrModeImm8s4OpValue - Return encoding info for 'reg +/- imm8<<2'
 144   /// operand.
 145   uint32_t getT2AddrModeImm8s4OpValue(const MCInst &MI, unsigned OpIdx,
 146                                    SmallVectorImpl<MCFixup> &Fixups) const;
 147
 148   /// getT2AddrModeImm0_1020s4OpValue - Return encoding info for 'reg + imm8<<2'
 149   /// operand.
 150   uint32_t getT2AddrModeImm0_1020s4OpValue(const MCInst &MI, unsigned OpIdx,
 151                                    SmallVectorImpl<MCFixup> &Fixups) const;
 152
 153   /// getT2Imm8s4OpValue - Return encoding info for '+/- imm8<<2'
 154   /// operand.
 155   uint32_t getT2Imm8s4OpValue(const MCInst &MI, unsigned OpIdx,
 156                               SmallVectorImpl<MCFixup> &Fixups) const;
 157
 158
 159   /// getLdStSORegOpValue - Return encoding info for 'reg +/- reg shop imm'
 160   /// operand as needed by load/store instructions.
 161   uint32_t getLdStSORegOpValue(const MCInst &MI, unsigned OpIdx,
 162                                SmallVectorImpl<MCFixup> &Fixups) const;
 163
 164   /// getLdStmModeOpValue - Return encoding for load/store multiple mode.
 165   uint32_t getLdStmModeOpValue(const MCInst &MI, unsigned OpIdx,
 166                                SmallVectorImpl<MCFixup> &Fixups) const {
 167     ARM_AM::AMSubMode Mode = (ARM_AM::AMSubMode)MI.getOperand(OpIdx).getImm();
 168     switch (Mode) {
 169     default: assert(0 && "Unknown addressing sub-mode!");
 170     case ARM_AM::da: return 0;
 171     case ARM_AM::ia: return 1;
 172     case ARM_AM::db: return 2;
 173     case ARM_AM::ib: return 3;
 174     }
 175   }
 176   /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 177   ///
 178   unsigned getShiftOp(ARM_AM::ShiftOpc ShOpc) const {
 179     switch (ShOpc) {
 180     default: llvm_unreachable("Unknown shift opc!");
 181     case ARM_AM::no_shift:
 182     case ARM_AM::lsl: return 0;
 183     case ARM_AM::lsr: return 1;
 184     case ARM_AM::asr: return 2;
 185     case ARM_AM::ror:
 186     case ARM_AM::rrx: return 3;
 187     }
 188     return 0;
 189   }
 190
 191   /// getAddrMode2OpValue - Return encoding for addrmode2 operands.
 192   uint32_t getAddrMode2OpValue(const MCInst &MI, unsigned OpIdx,
 193                                SmallVectorImpl<MCFixup> &Fixups) const;
 194
 195   /// getAddrMode2OffsetOpValue - Return encoding for am2offset operands.
 196   uint32_t getAddrMode2OffsetOpValue(const MCInst &MI, unsigned OpIdx,
 197                                      SmallVectorImpl<MCFixup> &Fixups) const;
 198
 199   /// getPostIdxRegOpValue - Return encoding for postidx_reg operands.
 200   uint32_t getPostIdxRegOpValue(const MCInst &MI, unsigned OpIdx,
 201                                 SmallVectorImpl<MCFixup> &Fixups) const;
 202
 203   /// getAddrMode3OffsetOpValue - Return encoding for am3offset operands.
 204   uint32_t getAddrMode3OffsetOpValue(const MCInst &MI, unsigned OpIdx,
 205                                      SmallVectorImpl<MCFixup> &Fixups) const;
 206
 207   /// getAddrMode3OpValue - Return encoding for addrmode3 operands.
 208   uint32_t getAddrMode3OpValue(const MCInst &MI, unsigned OpIdx,
 209                                SmallVectorImpl<MCFixup> &Fixups) const;
 210
 211   /// getAddrModeThumbSPOpValue - Return encoding info for 'reg +/- imm12'
 212   /// operand.
 213   uint32_t getAddrModeThumbSPOpValue(const MCInst &MI, unsigned OpIdx,
 214                                      SmallVectorImpl<MCFixup> &Fixups) const;
 215
 216   /// getAddrModeISOpValue - Encode the t_addrmode_is# operands.
 217   uint32_t getAddrModeISOpValue(const MCInst &MI, unsigned OpIdx,
 218                                 SmallVectorImpl<MCFixup> &Fixups) const;
 219
 220   /// getAddrModePCOpValue - Return encoding for t_addrmode_pc operands.
 221   uint32_t getAddrModePCOpValue(const MCInst &MI, unsigned OpIdx,
 222                                 SmallVectorImpl<MCFixup> &Fixups) const;
 223
 224   /// getAddrMode5OpValue - Return encoding info for 'reg +/- imm8' operand.
 225   uint32_t getAddrMode5OpValue(const MCInst &MI, unsigned OpIdx,
 226                                SmallVectorImpl<MCFixup> &Fixups) const;
 227
 228   /// getCCOutOpValue - Return encoding of the 's' bit.
 229   unsigned getCCOutOpValue(const MCInst &MI, unsigned Op,
 230                            SmallVectorImpl<MCFixup> &Fixups) const {
 231     // The operand is either reg0 or CPSR. The 's' bit is encoded as '0' or
 232     // '1' respectively.
 233     return MI.getOperand(Op).getReg() == ARM::CPSR;
 234   }
 235
 236   /// getSOImmOpValue - Return an encoded 12-bit shifted-immediate value.
 237   unsigned getSOImmOpValue(const MCInst &MI, unsigned Op,
 238                            SmallVectorImpl<MCFixup> &Fixups) const {
 239     unsigned SoImm = MI.getOperand(Op).getImm();
 240     int SoImmVal = ARM_AM::getSOImmVal(SoImm);
 241     assert(SoImmVal != -1 && "Not a valid so_imm value!");
 242
 243     // Encode rotate_imm.
 244     unsigned Binary = (ARM_AM::getSOImmValRot((unsigned)SoImmVal) >> 1)
 245       << ARMII::SoRotImmShift;
 246
 247     // Encode immed_8.
 248     Binary |= ARM_AM::getSOImmValImm((unsigned)SoImmVal);
 249     return Binary;
 250   }
 251
 252   /// getT2SOImmOpValue - Return an encoded 12-bit shifted-immediate value.
 253   unsigned getT2SOImmOpValue(const MCInst &MI, unsigned Op,
 254                            SmallVectorImpl<MCFixup> &Fixups) const {
 255     unsigned SoImm = MI.getOperand(Op).getImm();
 256     unsigned Encoded =  ARM_AM::getT2SOImmVal(SoImm);
 257     assert(Encoded != ~0U && "Not a Thumb2 so_imm value?");
 258     return Encoded;
 259   }
 260
 261   unsigned getT2AddrModeSORegOpValue(const MCInst &MI, unsigned OpNum,
 262     SmallVectorImpl<MCFixup> &Fixups) const;
 263   unsigned getT2AddrModeImm8OpValue(const MCInst &MI, unsigned OpNum,
 264     SmallVectorImpl<MCFixup> &Fixups) const;
 265   unsigned getT2AddrModeImm8OffsetOpValue(const MCInst &MI, unsigned OpNum,
 266     SmallVectorImpl<MCFixup> &Fixups) const;
 267   unsigned getT2AddrModeImm12OffsetOpValue(const MCInst &MI, unsigned OpNum,
 268     SmallVectorImpl<MCFixup> &Fixups) const;
 269
 270   /// getSORegOpValue - Return an encoded so_reg shifted register value.
 271   unsigned getSORegRegOpValue(const MCInst &MI, unsigned Op,
 272                            SmallVectorImpl<MCFixup> &Fixups) const;
 273   unsigned getSORegImmOpValue(const MCInst &MI, unsigned Op,
 274                            SmallVectorImpl<MCFixup> &Fixups) const;
 275   unsigned getT2SORegOpValue(const MCInst &MI, unsigned Op,
 276                              SmallVectorImpl<MCFixup> &Fixups) const;
 277
 278   unsigned getNEONVcvtImm32OpValue(const MCInst &MI, unsigned Op,
 279                                    SmallVectorImpl<MCFixup> &Fixups) const {
 280     return 64 - MI.getOperand(Op).getImm();
 281   }
 282
 283   unsigned getBitfieldInvertedMaskOpValue(const MCInst &MI, unsigned Op,
 284                                       SmallVectorImpl<MCFixup> &Fixups) const;
 285
 286   unsigned getMsbOpValue(const MCInst &MI, unsigned Op,
 287                          SmallVectorImpl<MCFixup> &Fixups) const;
 288
 289   unsigned getRegisterListOpValue(const MCInst &MI, unsigned Op,
 290                                   SmallVectorImpl<MCFixup> &Fixups) const;
 291   unsigned getAddrMode6AddressOpValue(const MCInst &MI, unsigned Op,
 292                                       SmallVectorImpl<MCFixup> &Fixups) const;
 293   unsigned getAddrMode6OneLane32AddressOpValue(const MCInst &MI, unsigned Op,
 294                                         SmallVectorImpl<MCFixup> &Fixups) const;
 295   unsigned getAddrMode6DupAddressOpValue(const MCInst &MI, unsigned Op,
 296                                         SmallVectorImpl<MCFixup> &Fixups) const;
 297   unsigned getAddrMode6OffsetOpValue(const MCInst &MI, unsigned Op,
 298                                      SmallVectorImpl<MCFixup> &Fixups) const;
 299
 300   unsigned getShiftRight8Imm(const MCInst &MI, unsigned Op,
 301                              SmallVectorImpl<MCFixup> &Fixups) const;
 302   unsigned getShiftRight16Imm(const MCInst &MI, unsigned Op,
 303                               SmallVectorImpl<MCFixup> &Fixups) const;
 304   unsigned getShiftRight32Imm(const MCInst &MI, unsigned Op,
 305                               SmallVectorImpl<MCFixup> &Fixups) const;
 306   unsigned getShiftRight64Imm(const MCInst &MI, unsigned Op,
 307                               SmallVectorImpl<MCFixup> &Fixups) const;
 308
 309   unsigned getThumbSRImmOpValue(const MCInst &MI, unsigned Op,
 310                                  SmallVectorImpl<MCFixup> &Fixups) const;
 311
 312   unsigned NEONThumb2DataIPostEncoder(const MCInst &MI,
 313                                       unsigned EncodedValue) const;
 314   unsigned NEONThumb2LoadStorePostEncoder(const MCInst &MI,
 315                                           unsigned EncodedValue) const;
 316   unsigned NEONThumb2DupPostEncoder(const MCInst &MI,
 317                                     unsigned EncodedValue) const;
 318
 319   unsigned VFPThumb2PostEncoder(const MCInst &MI,
 320                                 unsigned EncodedValue) const;
 321
 322   void EmitByte(unsigned char C, raw_ostream &OS) const {
 323     OS << (char)C;
 324   }
 325
 326   void EmitConstant(uint64_t Val, unsigned Size, raw_ostream &OS) const {
 327     // Output the constant in little endian byte order.
 328     for (unsigned i = 0; i != Size; ++i) {
 329       EmitByte(Val & 255, OS);
 330       Val >>= 8;
 331     }
 332   }
 333
 334   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 335                          SmallVectorImpl<MCFixup> &Fixups) const;
 336 };
 337
 338 } // end anonymous namespace
 339
 340 MCCodeEmitter *llvm::createARMMCCodeEmitter(const MCInstrInfo &MCII,
 341                                             const MCSubtargetInfo &STI,
 342                                             MCContext &Ctx) {
 343   return new ARMMCCodeEmitter(MCII, STI, Ctx);
 344 }
 345
 346 /// NEONThumb2DataIPostEncoder - Post-process encoded NEON data-processing
 347 /// instructions, and rewrite them to their Thumb2 form if we are currently in
 348 /// Thumb2 mode.
 349 unsigned ARMMCCodeEmitter::NEONThumb2DataIPostEncoder(const MCInst &MI,
 350                                                  unsigned EncodedValue) const {
 351   if (isThumb2()) {
 352     // NEON Thumb2 data-processsing encodings are very simple: bit 24 is moved
 353     // to bit 12 of the high half-word (i.e. bit 28), and bits 27-24 are
 354     // set to 1111.
 355     unsigned Bit24 = EncodedValue & 0x01000000;
 356     unsigned Bit28 = Bit24 << 4;
 357     EncodedValue &= 0xEFFFFFFF;
 358     EncodedValue |= Bit28;
 359     EncodedValue |= 0x0F000000;
 360   }
 361
 362   return EncodedValue;
 363 }
 364
 365 /// NEONThumb2LoadStorePostEncoder - Post-process encoded NEON load/store
 366 /// instructions, and rewrite them to their Thumb2 form if we are currently in
 367 /// Thumb2 mode.
 368 unsigned ARMMCCodeEmitter::NEONThumb2LoadStorePostEncoder(const MCInst &MI,
 369                                                  unsigned EncodedValue) const {
 370   if (isThumb2()) {
 371     EncodedValue &= 0xF0FFFFFF;
 372     EncodedValue |= 0x09000000;
 373   }
 374
 375   return EncodedValue;
 376 }
 377
 378 /// NEONThumb2DupPostEncoder - Post-process encoded NEON vdup
 379 /// instructions, and rewrite them to their Thumb2 form if we are currently in
 380 /// Thumb2 mode.
 381 unsigned ARMMCCodeEmitter::NEONThumb2DupPostEncoder(const MCInst &MI,
 382                                                  unsigned EncodedValue) const {
 383   if (isThumb2()) {
 384     EncodedValue &= 0x00FFFFFF;
 385     EncodedValue |= 0xEE000000;
 386   }
 387
 388   return EncodedValue;
 389 }
 390
 391 /// VFPThumb2PostEncoder - Post-process encoded VFP instructions and rewrite
 392 /// them to their Thumb2 form if we are currently in Thumb2 mode.
 393 unsigned ARMMCCodeEmitter::
 394 VFPThumb2PostEncoder(const MCInst &MI, unsigned EncodedValue) const {
 395   if (isThumb2()) {
 396     EncodedValue &= 0x0FFFFFFF;
 397     EncodedValue |= 0xE0000000;
 398   }
 399   return EncodedValue;
 400 }
 401
 402 /// getMachineOpValue - Return binary encoding of operand. If the machine
 403 /// operand requires relocation, record the relocation and return zero.
 404 unsigned ARMMCCodeEmitter::
 405 getMachineOpValue(const MCInst &MI, const MCOperand &MO,
 406                   SmallVectorImpl<MCFixup> &Fixups) const {
 407   if (MO.isReg()) {
 408     unsigned Reg = MO.getReg();
 409     unsigned RegNo = getARMRegisterNumbering(Reg);
 410
 411     // Q registers are encoded as 2x their register number.
 412     switch (Reg) {
 413     default:
 414       return RegNo;
 415     case ARM::Q0:  case ARM::Q1:  case ARM::Q2:  case ARM::Q3:
 416     case ARM::Q4:  case ARM::Q5:  case ARM::Q6:  case ARM::Q7:
 417     case ARM::Q8:  case ARM::Q9:  case ARM::Q10: case ARM::Q11:
 418     case ARM::Q12: case ARM::Q13: case ARM::Q14: case ARM::Q15:
 419       return 2 * RegNo;
 420     }
 421   } else if (MO.isImm()) {
 422     return static_cast<unsigned>(MO.getImm());
 423   } else if (MO.isFPImm()) {
 424     return static_cast<unsigned>(APFloat(MO.getFPImm())
 425                      .bitcastToAPInt().getHiBits(32).getLimitedValue());
 426   }
 427
 428   llvm_unreachable("Unable to encode MCOperand!");
 429   return 0;
 430 }
 431
 432 /// getAddrModeImmOpValue - Return encoding info for 'reg +/- imm' operand.
 433 bool ARMMCCodeEmitter::
 434 EncodeAddrModeOpValues(const MCInst &MI, unsigned OpIdx, unsigned &Reg,
 435                        unsigned &Imm, SmallVectorImpl<MCFixup> &Fixups) const {
 436   const MCOperand &MO  = MI.getOperand(OpIdx);
 437   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
 438
 439   Reg = getARMRegisterNumbering(MO.getReg());
 440
 441   int32_t SImm = MO1.getImm();
 442   bool isAdd = true;
 443
 444   // Special value for #-0
 445   if (SImm == INT32_MIN) {
 446     SImm = 0;
 447     isAdd = false;
 448   }
 449
 450   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 451   if (SImm < 0) {
 452     SImm = -SImm;
 453     isAdd = false;
 454   }
 455
 456   Imm = SImm;
 457   return isAdd;
 458 }
 459
 460 /// getBranchTargetOpValue - Helper function to get the branch target operand,
 461 /// which is either an immediate or requires a fixup.
 462 static uint32_t getBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 463                                        unsigned FixupKind,
 464                                        SmallVectorImpl<MCFixup> &Fixups) {
 465   const MCOperand &MO = MI.getOperand(OpIdx);
 466
 467   // If the destination is an immediate, we have nothing to do.
 468   if (MO.isImm()) return MO.getImm();
 469   assert(MO.isExpr() && "Unexpected branch target type!");
 470   const MCExpr *Expr = MO.getExpr();
 471   MCFixupKind Kind = MCFixupKind(FixupKind);
 472   Fixups.push_back(MCFixup::Create(0, Expr, Kind));
 473
 474   // All of the information is in the fixup.
 475   return 0;
 476 }
 477
 478 // Thumb BL and BLX use a strange offset encoding where bits 22 and 21 are
 479 // determined by negating them and XOR'ing them with bit 23.
 480 static int32_t encodeThumbBLOffset(int32_t offset) {
 481   offset >>= 1;
 482   uint32_t S  = (offset & 0x800000) >> 23;
 483   uint32_t J1 = (offset & 0x400000) >> 22;
 484   uint32_t J2 = (offset & 0x200000) >> 21;
 485   J1 = (~J1 & 0x1);
 486   J2 = (~J2 & 0x1);
 487   J1 ^= S;
 488   J2 ^= S;
 489
 490   offset &= ~0x600000;
 491   offset |= J1 << 22;
 492   offset |= J2 << 21;
 493
 494   return offset;
 495 }
 496
 497 /// getThumbBLTargetOpValue - Return encoding info for immediate branch target.
 498 uint32_t ARMMCCodeEmitter::
 499 getThumbBLTargetOpValue(const MCInst &MI, unsigned OpIdx,
 500                         SmallVectorImpl<MCFixup> &Fixups) const {
 501   const MCOperand MO = MI.getOperand(OpIdx);
 502   if (MO.isExpr())
 503     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_bl,
 504                                     Fixups);
 505   return encodeThumbBLOffset(MO.getImm());
 506 }
 507
 508 /// getThumbBLXTargetOpValue - Return encoding info for Thumb immediate
 509 /// BLX branch target.
 510 uint32_t ARMMCCodeEmitter::
 511 getThumbBLXTargetOpValue(const MCInst &MI, unsigned OpIdx,
 512                          SmallVectorImpl<MCFixup> &Fixups) const {
 513   const MCOperand MO = MI.getOperand(OpIdx);
 514   if (MO.isExpr())
 515     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_blx,
 516                                     Fixups);
 517   return encodeThumbBLOffset(MO.getImm());
 518 }
 519
 520 /// getThumbBRTargetOpValue - Return encoding info for Thumb branch target.
 521 uint32_t ARMMCCodeEmitter::
 522 getThumbBRTargetOpValue(const MCInst &MI, unsigned OpIdx,
 523                         SmallVectorImpl<MCFixup> &Fixups) const {
 524   const MCOperand MO = MI.getOperand(OpIdx);
 525   if (MO.isExpr())
 526     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_br,
 527                                     Fixups);
 528   return (MO.getImm() >> 1);
 529 }
 530
 531 /// getThumbBCCTargetOpValue - Return encoding info for Thumb branch target.
 532 uint32_t ARMMCCodeEmitter::
 533 getThumbBCCTargetOpValue(const MCInst &MI, unsigned OpIdx,
 534                          SmallVectorImpl<MCFixup> &Fixups) const {
 535   const MCOperand MO = MI.getOperand(OpIdx);
 536   if (MO.isExpr())
 537     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_bcc,
 538                                     Fixups);
 539   return (MO.getImm() >> 1);
 540 }
 541
 542 /// getThumbCBTargetOpValue - Return encoding info for Thumb branch target.
 543 uint32_t ARMMCCodeEmitter::
 544 getThumbCBTargetOpValue(const MCInst &MI, unsigned OpIdx,
 545                         SmallVectorImpl<MCFixup> &Fixups) const {
 546   const MCOperand MO = MI.getOperand(OpIdx);
 547   if (MO.isExpr())
 548     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_cb, Fixups);
 549   return (MO.getImm() >> 1);
 550 }
 551
 552 /// Return true if this branch has a non-always predication
 553 static bool HasConditionalBranch(const MCInst &MI) {
 554   int NumOp = MI.getNumOperands();
 555   if (NumOp >= 2) {
 556     for (int i = 0; i < NumOp-1; ++i) {
 557       const MCOperand &MCOp1 = MI.getOperand(i);
 558       const MCOperand &MCOp2 = MI.getOperand(i + 1);
 559       if (MCOp1.isImm() && MCOp2.isReg() &&
 560           (MCOp2.getReg() == 0 || MCOp2.getReg() == ARM::CPSR)) {
 561         if (ARMCC::CondCodes(MCOp1.getImm()) != ARMCC::AL)
 562           return true;
 563       }
 564     }
 565   }
 566   return false;
 567 }
 568
 569 /// getBranchTargetOpValue - Return encoding info for 24-bit immediate branch
 570 /// target.
 571 uint32_t ARMMCCodeEmitter::
 572 getBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 573                        SmallVectorImpl<MCFixup> &Fixups) const {
 574   // FIXME: This really, really shouldn't use TargetMachine. We don't want
 575   // coupling between MC and TM anywhere we can help it.
 576   if (isThumb2())
 577     return
 578       ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_t2_condbranch, Fixups);
 579   return getARMBranchTargetOpValue(MI, OpIdx, Fixups);
 580 }
 581
 582 /// getBranchTargetOpValue - Return encoding info for 24-bit immediate branch
 583 /// target.
 584 uint32_t ARMMCCodeEmitter::
 585 getARMBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 586                           SmallVectorImpl<MCFixup> &Fixups) const {
 587   const MCOperand MO = MI.getOperand(OpIdx);
 588   if (MO.isExpr()) {
 589     if (HasConditionalBranch(MI))
 590       return ::getBranchTargetOpValue(MI, OpIdx,
 591                                       ARM::fixup_arm_condbranch, Fixups);
 592     return ::getBranchTargetOpValue(MI, OpIdx,
 593                                     ARM::fixup_arm_uncondbranch, Fixups);
 594   }
 595
 596   return MO.getImm() >> 2;
 597 }
 598
 599 uint32_t ARMMCCodeEmitter::
 600 getARMBLXTargetOpValue(const MCInst &MI, unsigned OpIdx,
 601                           SmallVectorImpl<MCFixup> &Fixups) const {
 602   const MCOperand MO = MI.getOperand(OpIdx);
 603   if (MO.isExpr()) {
 604     if (HasConditionalBranch(MI))
 605       return ::getBranchTargetOpValue(MI, OpIdx,
 606                                       ARM::fixup_arm_condbranch, Fixups);
 607     return ::getBranchTargetOpValue(MI, OpIdx,
 608                                     ARM::fixup_arm_uncondbranch, Fixups);
 609   }
 610
 611   return MO.getImm() >> 1;
 612 }
 613
 614 /// getUnconditionalBranchTargetOpValue - Return encoding info for 24-bit
 615 /// immediate branch target.
 616 uint32_t ARMMCCodeEmitter::
 617 getUnconditionalBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 618                        SmallVectorImpl<MCFixup> &Fixups) const {
 619   unsigned Val =
 620     ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_t2_uncondbranch, Fixups);
 621   bool I  = (Val & 0x800000);
 622   bool J1 = (Val & 0x400000);
 623   bool J2 = (Val & 0x200000);
 624   if (I ^ J1)
 625     Val &= ~0x400000;
 626   else
 627     Val |= 0x400000;
 628
 629   if (I ^ J2)
 630     Val &= ~0x200000;
 631   else
 632     Val |= 0x200000;
 633
 634   return Val;
 635 }
 636
 637 /// getAdrLabelOpValue - Return encoding info for 12-bit immediate ADR label
 638 /// target.
 639 uint32_t ARMMCCodeEmitter::
 640 getAdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 641                    SmallVectorImpl<MCFixup> &Fixups) const {
 642   const MCOperand MO = MI.getOperand(OpIdx);
 643   if (MO.isExpr())
 644     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_adr_pcrel_12,
 645                                     Fixups);
 646   int32_t offset = MO.getImm();
 647   uint32_t Val = 0x2000;
 648   if (offset < 0) {
 649     Val = 0x1000;
 650     offset *= -1;
 651   }
 652   Val |= offset;
 653   return Val;
 654 }
 655
 656 /// getAdrLabelOpValue - Return encoding info for 12-bit immediate ADR label
 657 /// target.
 658 uint32_t ARMMCCodeEmitter::
 659 getT2AdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 660                    SmallVectorImpl<MCFixup> &Fixups) const {
 661   const MCOperand MO = MI.getOperand(OpIdx);
 662   if (MO.isExpr())
 663     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_t2_adr_pcrel_12,
 664                                     Fixups);
 665   int32_t Val = MO.getImm();
 666   if (Val < 0) {
 667     Val *= -1;
 668     Val |= 0x1000;
 669   }
 670   return Val;
 671 }
 672
 673 /// getAdrLabelOpValue - Return encoding info for 8-bit immediate ADR label
 674 /// target.
 675 uint32_t ARMMCCodeEmitter::
 676 getThumbAdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 677                    SmallVectorImpl<MCFixup> &Fixups) const {
 678   const MCOperand MO = MI.getOperand(OpIdx);
 679   if (MO.isExpr())
 680     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_thumb_adr_pcrel_10,
 681                                     Fixups);
 682   return MO.getImm();
 683 }
 684
 685 /// getThumbAddrModeRegRegOpValue - Return encoding info for 'reg + reg'
 686 /// operand.
 687 uint32_t ARMMCCodeEmitter::
 688 getThumbAddrModeRegRegOpValue(const MCInst &MI, unsigned OpIdx,
 689                               SmallVectorImpl<MCFixup> &) const {
 690   // [Rn, Rm]
 691   //   {5-3} = Rm
 692   //   {2-0} = Rn
 693   const MCOperand &MO1 = MI.getOperand(OpIdx);
 694   const MCOperand &MO2 = MI.getOperand(OpIdx + 1);
 695   unsigned Rn = getARMRegisterNumbering(MO1.getReg());
 696   unsigned Rm = getARMRegisterNumbering(MO2.getReg());
 697   return (Rm << 3) | Rn;
 698 }
 699
 700 /// getAddrModeImm12OpValue - Return encoding info for 'reg +/- imm12' operand.
 701 uint32_t ARMMCCodeEmitter::
 702 getAddrModeImm12OpValue(const MCInst &MI, unsigned OpIdx,
 703                         SmallVectorImpl<MCFixup> &Fixups) const {
 704   // {17-13} = reg
 705   // {12}    = (U)nsigned (add == '1', sub == '0')
 706   // {11-0}  = imm12
 707   unsigned Reg, Imm12;
 708   bool isAdd = true;
 709   // If The first operand isn't a register, we have a label reference.
 710   const MCOperand &MO = MI.getOperand(OpIdx);
 711   if (!MO.isReg()) {
 712     Reg = getARMRegisterNumbering(ARM::PC);   // Rn is PC.
 713     Imm12 = 0;
 714     isAdd = false ; // 'U' bit is set as part of the fixup.
 715
 716     if (MO.isExpr()) {
 717       const MCExpr *Expr = MO.getExpr();
 718
 719       MCFixupKind Kind;
 720       if (isThumb2())
 721         Kind = MCFixupKind(ARM::fixup_t2_ldst_pcrel_12);
 722       else
 723         Kind = MCFixupKind(ARM::fixup_arm_ldst_pcrel_12);
 724       Fixups.push_back(MCFixup::Create(0, Expr, Kind));
 725
 726       ++MCNumCPRelocations;
 727     } else {
 728       Reg = ARM::PC;
 729       int32_t Offset = MO.getImm();
 730       if (Offset < 0) {
 731         Offset *= -1;
 732         isAdd = false;
 733       }
 734       Imm12 = Offset;
 735     }
 736   } else
 737     isAdd = EncodeAddrModeOpValues(MI, OpIdx, Reg, Imm12, Fixups);
 738
 739   uint32_t Binary = Imm12 & 0xfff;
 740   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 741   if (isAdd)
 742     Binary |= (1 << 12);
 743   Binary |= (Reg << 13);
 744   return Binary;
 745 }
 746
 747 /// getT2Imm8s4OpValue - Return encoding info for
 748 /// '+/- imm8<<2' operand.
 749 uint32_t ARMMCCodeEmitter::
 750 getT2Imm8s4OpValue(const MCInst &MI, unsigned OpIdx,
 751                    SmallVectorImpl<MCFixup> &Fixups) const {
 752   // FIXME: The immediate operand should have already been encoded like this
 753   // before ever getting here. The encoder method should just need to combine
 754   // the MI operands for the register and the offset into a single
 755   // representation for the complex operand in the .td file. This isn't just
 756   // style, unfortunately. As-is, we can't represent the distinct encoding
 757   // for #-0.
 758
 759   // {8}    = (U)nsigned (add == '1', sub == '0')
 760   // {7-0}  = imm8
 761   int32_t Imm8 = MI.getOperand(OpIdx).getImm();
 762   bool isAdd = Imm8 >= 0;
 763
 764   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 765   if (Imm8 < 0)
 766     Imm8 = -Imm8;
 767
 768   // Scaled by 4.
 769   Imm8 /= 4;
 770
 771   uint32_t Binary = Imm8 & 0xff;
 772   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 773   if (isAdd)
 774     Binary |= (1 << 8);
 775   return Binary;
 776 }
 777
 778 /// getT2AddrModeImm8s4OpValue - Return encoding info for
 779 /// 'reg +/- imm8<<2' operand.
 780 uint32_t ARMMCCodeEmitter::
 781 getT2AddrModeImm8s4OpValue(const MCInst &MI, unsigned OpIdx,
 782                         SmallVectorImpl<MCFixup> &Fixups) const {
 783   // {12-9} = reg
 784   // {8}    = (U)nsigned (add == '1', sub == '0')
 785   // {7-0}  = imm8
 786   unsigned Reg, Imm8;
 787   bool isAdd = true;
 788   // If The first operand isn't a register, we have a label reference.
 789   const MCOperand &MO = MI.getOperand(OpIdx);
 790   if (!MO.isReg()) {
 791     Reg = getARMRegisterNumbering(ARM::PC);   // Rn is PC.
 792     Imm8 = 0;
 793     isAdd = false ; // 'U' bit is set as part of the fixup.
 794
 795     assert(MO.isExpr() && "Unexpected machine operand type!");
 796     const MCExpr *Expr = MO.getExpr();
 797     MCFixupKind Kind = MCFixupKind(ARM::fixup_arm_pcrel_10);
 798     Fixups.push_back(MCFixup::Create(0, Expr, Kind));
 799
 800     ++MCNumCPRelocations;
 801   } else
 802     isAdd = EncodeAddrModeOpValues(MI, OpIdx, Reg, Imm8, Fixups);
 803
 804   // FIXME: The immediate operand should have already been encoded like this
 805   // before ever getting here. The encoder method should just need to combine
 806   // the MI operands for the register and the offset into a single
 807   // representation for the complex operand in the .td file. This isn't just
 808   // style, unfortunately. As-is, we can't represent the distinct encoding
 809   // for #-0.
 810   uint32_t Binary = (Imm8 >> 2) & 0xff;
 811   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 812   if (isAdd)
 813     Binary |= (1 << 8);
 814   Binary |= (Reg << 9);
 815   return Binary;
 816 }
 817
 818 /// getT2AddrModeImm0_1020s4OpValue - Return encoding info for
 819 /// 'reg + imm8<<2' operand.
 820 uint32_t ARMMCCodeEmitter::
 821 getT2AddrModeImm0_1020s4OpValue(const MCInst &MI, unsigned OpIdx,
 822                         SmallVectorImpl<MCFixup> &Fixups) const {
 823   // {11-8} = reg
 824   // {7-0}  = imm8
 825   const MCOperand &MO = MI.getOperand(OpIdx);
 826   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
 827   unsigned Reg = getARMRegisterNumbering(MO.getReg());
 828   unsigned Imm8 = MO1.getImm();
 829   return (Reg << 8) | Imm8;
 830 }
 831
 832 // FIXME: This routine assumes that a binary
 833 // expression will always result in a PCRel expression
 834 // In reality, its only true if one or more subexpressions
 835 // is itself a PCRel (i.e. "." in asm or some other pcrel construct)
 836 // but this is good enough for now.
 837 static bool EvaluateAsPCRel(const MCExpr *Expr) {
 838   switch (Expr->getKind()) {
 839   default: assert(0 && "Unexpected expression type");
 840   case MCExpr::SymbolRef: return false;
 841   case MCExpr::Binary: return true;
 842   }
 843 }
 844
 845 uint32_t
 846 ARMMCCodeEmitter::getHiLo16ImmOpValue(const MCInst &MI, unsigned OpIdx,
 847                                       SmallVectorImpl<MCFixup> &Fixups) const {
 848   // {20-16} = imm{15-12}
 849   // {11-0}  = imm{11-0}
 850   const MCOperand &MO = MI.getOperand(OpIdx);
 851   if (MO.isImm())
 852     // Hi / lo 16 bits already extracted during earlier passes.
 853     return static_cast<unsigned>(MO.getImm());
 854
 855   // Handle :upper16: and :lower16: assembly prefixes.
 856   const MCExpr *E = MO.getExpr();
 857   if (E->getKind() == MCExpr::Target) {
 858     const ARMMCExpr *ARM16Expr = cast<ARMMCExpr>(E);
 859     E = ARM16Expr->getSubExpr();
 860
 861     MCFixupKind Kind;
 862     switch (ARM16Expr->getKind()) {
 863     default: assert(0 && "Unsupported ARMFixup");
 864     case ARMMCExpr::VK_ARM_HI16:
 865       if (!isTargetDarwin() && EvaluateAsPCRel(E))
 866         Kind = MCFixupKind(isThumb2()
 867                            ? ARM::fixup_t2_movt_hi16_pcrel
 868                            : ARM::fixup_arm_movt_hi16_pcrel);
 869       else
 870         Kind = MCFixupKind(isThumb2()
 871                            ? ARM::fixup_t2_movt_hi16
 872                            : ARM::fixup_arm_movt_hi16);
 873       break;
 874     case ARMMCExpr::VK_ARM_LO16:
 875       if (!isTargetDarwin() && EvaluateAsPCRel(E))
 876         Kind = MCFixupKind(isThumb2()
 877                            ? ARM::fixup_t2_movw_lo16_pcrel
 878                            : ARM::fixup_arm_movw_lo16_pcrel);
 879       else
 880         Kind = MCFixupKind(isThumb2()
 881                            ? ARM::fixup_t2_movw_lo16
 882                            : ARM::fixup_arm_movw_lo16);
 883       break;
 884     }
 885     Fixups.push_back(MCFixup::Create(0, E, Kind));
 886     return 0;
 887   };
 888
 889   llvm_unreachable("Unsupported MCExpr type in MCOperand!");
 890   return 0;
 891 }
 892
 893 uint32_t ARMMCCodeEmitter::
 894 getLdStSORegOpValue(const MCInst &MI, unsigned OpIdx,
 895                     SmallVectorImpl<MCFixup> &Fixups) const {
 896   const MCOperand &MO = MI.getOperand(OpIdx);
 897   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
 898   const MCOperand &MO2 = MI.getOperand(OpIdx+2);
 899   unsigned Rn = getARMRegisterNumbering(MO.getReg());
 900   unsigned Rm = getARMRegisterNumbering(MO1.getReg());
 901   unsigned ShImm = ARM_AM::getAM2Offset(MO2.getImm());
 902   bool isAdd = ARM_AM::getAM2Op(MO2.getImm()) == ARM_AM::add;
 903   ARM_AM::ShiftOpc ShOp = ARM_AM::getAM2ShiftOpc(MO2.getImm());
 904   unsigned SBits = getShiftOp(ShOp);
 905
 906   // {16-13} = Rn
 907   // {12}    = isAdd
 908   // {11-0}  = shifter
 909   //  {3-0}  = Rm
 910   //  {4}    = 0
 911   //  {6-5}  = type
 912   //  {11-7} = imm
 913   uint32_t Binary = Rm;
 914   Binary |= Rn << 13;
 915   Binary |= SBits << 5;
 916   Binary |= ShImm << 7;
 917   if (isAdd)
 918     Binary |= 1 << 12;
 919   return Binary;
 920 }
 921
 922 uint32_t ARMMCCodeEmitter::
 923 getAddrMode2OpValue(const MCInst &MI, unsigned OpIdx,
 924                     SmallVectorImpl<MCFixup> &Fixups) const {
 925   // {17-14}  Rn
 926   // {13}     1 == imm12, 0 == Rm
 927   // {12}     isAdd
 928   // {11-0}   imm12/Rm
 929   const MCOperand &MO = MI.getOperand(OpIdx);
 930   unsigned Rn = getARMRegisterNumbering(MO.getReg());
 931   uint32_t Binary = getAddrMode2OffsetOpValue(MI, OpIdx + 1, Fixups);
 932   Binary |= Rn << 14;
 933   return Binary;
 934 }
 935
 936 uint32_t ARMMCCodeEmitter::
 937 getAddrMode2OffsetOpValue(const MCInst &MI, unsigned OpIdx,
 938                           SmallVectorImpl<MCFixup> &Fixups) const {
 939   // {13}     1 == imm12, 0 == Rm
 940   // {12}     isAdd
 941   // {11-0}   imm12/Rm
 942   const MCOperand &MO = MI.getOperand(OpIdx);
 943   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
 944   unsigned Imm = MO1.getImm();
 945   bool isAdd = ARM_AM::getAM2Op(Imm) == ARM_AM::add;
 946   bool isReg = MO.getReg() != 0;
 947   uint32_t Binary = ARM_AM::getAM2Offset(Imm);
 948   // if reg +/- reg, Rm will be non-zero. Otherwise, we have reg +/- imm12
 949   if (isReg) {
 950     ARM_AM::ShiftOpc ShOp = ARM_AM::getAM2ShiftOpc(Imm);
 951     Binary <<= 7;                    // Shift amount is bits [11:7]
 952     Binary |= getShiftOp(ShOp) << 5; // Shift type is bits [6:5]
 953     Binary |= getARMRegisterNumbering(MO.getReg()); // Rm is bits [3:0]
 954   }
 955   return Binary | (isAdd << 12) | (isReg << 13);
 956 }
 957
 958 uint32_t ARMMCCodeEmitter::
 959 getPostIdxRegOpValue(const MCInst &MI, unsigned OpIdx,
 960                      SmallVectorImpl<MCFixup> &Fixups) const {
 961   // {4}      isAdd
 962   // {3-0}    Rm
 963   const MCOperand &MO = MI.getOperand(OpIdx);
 964   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
 965   bool isAdd = MO1.getImm() != 0;
 966   return getARMRegisterNumbering(MO.getReg()) | (isAdd << 4);
 967 }
 968
 969 uint32_t ARMMCCodeEmitter::
 970 getAddrMode3OffsetOpValue(const MCInst &MI, unsigned OpIdx,
 971                           SmallVectorImpl<MCFixup> &Fixups) const {
 972   // {9}      1 == imm8, 0 == Rm
 973   // {8}      isAdd
 974   // {7-4}    imm7_4/zero
 975   // {3-0}    imm3_0/Rm
 976   const MCOperand &MO = MI.getOperand(OpIdx);
 977   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
 978   unsigned Imm = MO1.getImm();
 979   bool isAdd = ARM_AM::getAM3Op(Imm) == ARM_AM::add;
 980   bool isImm = MO.getReg() == 0;
 981   uint32_t Imm8 = ARM_AM::getAM3Offset(Imm);
 982   // if reg +/- reg, Rm will be non-zero. Otherwise, we have reg +/- imm8
 983   if (!isImm)
 984     Imm8 = getARMRegisterNumbering(MO.getReg());
 985   return Imm8 | (isAdd << 8) | (isImm << 9);
 986 }
 987
 988 uint32_t ARMMCCodeEmitter::
 989 getAddrMode3OpValue(const MCInst &MI, unsigned OpIdx,
 990                     SmallVectorImpl<MCFixup> &Fixups) const {
 991   // {13}     1 == imm8, 0 == Rm
 992   // {12-9}   Rn
 993   // {8}      isAdd
 994   // {7-4}    imm7_4/zero
 995   // {3-0}    imm3_0/Rm
 996   const MCOperand &MO = MI.getOperand(OpIdx);
 997   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
 998   const MCOperand &MO2 = MI.getOperand(OpIdx+2);
 999   unsigned Rn = getARMRegisterNumbering(MO.getReg());
1000   unsigned Imm = MO2.getImm();
1001   bool isAdd = ARM_AM::getAM3Op(Imm) == ARM_AM::add;
1002   bool isImm = MO1.getReg() == 0;
1003   uint32_t Imm8 = ARM_AM::getAM3Offset(Imm);
1004   // if reg +/- reg, Rm will be non-zero. Otherwise, we have reg +/- imm8
1005   if (!isImm)
1006     Imm8 = getARMRegisterNumbering(MO1.getReg());
1007   return (Rn << 9) | Imm8 | (isAdd << 8) | (isImm << 13);
1008 }
1009
1010 /// getAddrModeThumbSPOpValue - Encode the t_addrmode_sp operands.
1011 uint32_t ARMMCCodeEmitter::
1012 getAddrModeThumbSPOpValue(const MCInst &MI, unsigned OpIdx,
1013                           SmallVectorImpl<MCFixup> &Fixups) const {
1014   // [SP, #imm]
1015   //   {7-0} = imm8
1016   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
1017   assert(MI.getOperand(OpIdx).getReg() == ARM::SP &&
1018          "Unexpected base register!");
1019
1020   // The immediate is already shifted for the implicit zeroes, so no change
1021   // here.
1022   return MO1.getImm() & 0xff;
1023 }
1024
1025 /// getAddrModeISOpValue - Encode the t_addrmode_is# operands.
1026 uint32_t ARMMCCodeEmitter::
1027 getAddrModeISOpValue(const MCInst &MI, unsigned OpIdx,
1028                      SmallVectorImpl<MCFixup> &Fixups) const {
1029   // [Rn, #imm]
1030   //   {7-3} = imm5
1031   //   {2-0} = Rn
1032   const MCOperand &MO = MI.getOperand(OpIdx);
1033   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
1034   unsigned Rn = getARMRegisterNumbering(MO.getReg());
1035   unsigned Imm5 = MO1.getImm();
1036   return ((Imm5 & 0x1f) << 3) | Rn;
1037 }
1038
1039 /// getAddrModePCOpValue - Return encoding for t_addrmode_pc operands.
1040 uint32_t ARMMCCodeEmitter::
1041 getAddrModePCOpValue(const MCInst &MI, unsigned OpIdx,
1042                      SmallVectorImpl<MCFixup> &Fixups) const {
1043   const MCOperand MO = MI.getOperand(OpIdx);
1044   if (MO.isExpr())
1045     return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_cp, Fixups);
1046   return (MO.getImm() >> 2);
1047 }
1048
1049 /// getAddrMode5OpValue - Return encoding info for 'reg +/- imm10' operand.
1050 uint32_t ARMMCCodeEmitter::
1051 getAddrMode5OpValue(const MCInst &MI, unsigned OpIdx,
1052                     SmallVectorImpl<MCFixup> &Fixups) const {
1053   // {12-9} = reg
1054   // {8}    = (U)nsigned (add == '1', sub == '0')
1055   // {7-0}  = imm8
1056   unsigned Reg, Imm8;
1057   bool isAdd;
1058   // If The first operand isn't a register, we have a label reference.
1059   const MCOperand &MO = MI.getOperand(OpIdx);
1060   if (!MO.isReg()) {
1061     Reg = getARMRegisterNumbering(ARM::PC);   // Rn is PC.
1062     Imm8 = 0;
1063     isAdd = false; // 'U' bit is handled as part of the fixup.
1064
1065     assert(MO.isExpr() && "Unexpected machine operand type!");
1066     const MCExpr *Expr = MO.getExpr();
1067     MCFixupKind Kind;
1068     if (isThumb2())
1069       Kind = MCFixupKind(ARM::fixup_t2_pcrel_10);
1070     else
1071       Kind = MCFixupKind(ARM::fixup_arm_pcrel_10);
1072     Fixups.push_back(MCFixup::Create(0, Expr, Kind));
1073
1074     ++MCNumCPRelocations;
1075   } else {
1076     EncodeAddrModeOpValues(MI, OpIdx, Reg, Imm8, Fixups);
1077     isAdd = ARM_AM::getAM5Op(Imm8) == ARM_AM::add;
1078   }
1079
1080   uint32_t Binary = ARM_AM::getAM5Offset(Imm8);
1081   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
1082   if (isAdd)
1083     Binary |= (1 << 8);
1084   Binary |= (Reg << 9);
1085   return Binary;
1086 }
1087
1088 unsigned ARMMCCodeEmitter::
1089 getSORegRegOpValue(const MCInst &MI, unsigned OpIdx,
1090                 SmallVectorImpl<MCFixup> &Fixups) const {
1091   // Sub-operands are [reg, reg, imm]. The first register is Rm, the reg to be
1092   // shifted. The second is Rs, the amount to shift by, and the third specifies
1093   // the type of the shift.
1094   //
1095   // {3-0} = Rm.
1096   // {4}   = 1
1097   // {6-5} = type
1098   // {11-8} = Rs
1099   // {7}    = 0
1100
1101   const MCOperand &MO  = MI.getOperand(OpIdx);
1102   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
1103   const MCOperand &MO2 = MI.getOperand(OpIdx + 2);
1104   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO2.getImm());
1105
1106   // Encode Rm.
1107   unsigned Binary = getARMRegisterNumbering(MO.getReg());
1108
1109   // Encode the shift opcode.
1110   unsigned SBits = 0;
1111   unsigned Rs = MO1.getReg();
1112   if (Rs) {
1113     // Set shift operand (bit[7:4]).
1114     // LSL - 0001
1115     // LSR - 0011
1116     // ASR - 0101
1117     // ROR - 0111
1118     switch (SOpc) {
1119     default: llvm_unreachable("Unknown shift opc!");
1120     case ARM_AM::lsl: SBits = 0x1; break;
1121     case ARM_AM::lsr: SBits = 0x3; break;
1122     case ARM_AM::asr: SBits = 0x5; break;
1123     case ARM_AM::ror: SBits = 0x7; break;
1124     }
1125   }
1126
1127   Binary |= SBits << 4;
1128
1129   // Encode the shift operation Rs.
1130   // Encode Rs bit[11:8].
1131   assert(ARM_AM::getSORegOffset(MO2.getImm()) == 0);
1132   return Binary | (getARMRegisterNumbering(Rs) << ARMII::RegRsShift);
1133 }
1134
1135 unsigned ARMMCCodeEmitter::
1136 getSORegImmOpValue(const MCInst &MI, unsigned OpIdx,
1137                 SmallVectorImpl<MCFixup> &Fixups) const {
1138   // Sub-operands are [reg, imm]. The first register is Rm, the reg to be
1139   // shifted. The second is the amount to shift by.
1140   //
1141   // {3-0} = Rm.
1142   // {4}   = 0
1143   // {6-5} = type
1144   // {11-7} = imm
1145
1146   const MCOperand &MO  = MI.getOperand(OpIdx);
1147   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
1148   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO1.getImm());
1149
1150   // Encode Rm.
1151   unsigned Binary = getARMRegisterNumbering(MO.getReg());
1152
1153   // Encode the shift opcode.
1154   unsigned SBits = 0;
1155
1156   // Set shift operand (bit[6:4]).
1157   // LSL - 000
1158   // LSR - 010
1159   // ASR - 100
1160   // ROR - 110
1161   // RRX - 110 and bit[11:8] clear.
1162   switch (SOpc) {
1163   default: llvm_unreachable("Unknown shift opc!");
1164   case ARM_AM::lsl: SBits = 0x0; break;
1165   case ARM_AM::lsr: SBits = 0x2; break;
1166   case ARM_AM::asr: SBits = 0x4; break;
1167   case ARM_AM::ror: SBits = 0x6; break;
1168   case ARM_AM::rrx:
1169     Binary |= 0x60;
1170     return Binary;
1171   }
1172
1173   // Encode shift_imm bit[11:7].
1174   Binary |= SBits << 4;
1175   unsigned Offset = ARM_AM::getSORegOffset(MO1.getImm());
1176   assert(Offset && "Offset must be in range 1-32!");
1177   if (Offset == 32) Offset = 0;
1178   return Binary | (Offset << 7);
1179 }
1180
1181
1182 unsigned ARMMCCodeEmitter::
1183 getT2AddrModeSORegOpValue(const MCInst &MI, unsigned OpNum,
1184                 SmallVectorImpl<MCFixup> &Fixups) const {
1185   const MCOperand &MO1 = MI.getOperand(OpNum);
1186   const MCOperand &MO2 = MI.getOperand(OpNum+1);
1187   const MCOperand &MO3 = MI.getOperand(OpNum+2);
1188
1189   // Encoded as [Rn, Rm, imm].
1190   // FIXME: Needs fixup support.
1191   unsigned Value = getARMRegisterNumbering(MO1.getReg());
1192   Value <<= 4;
1193   Value |= getARMRegisterNumbering(MO2.getReg());
1194   Value <<= 2;
1195   Value |= MO3.getImm();
1196
1197   return Value;
1198 }
1199
1200 unsigned ARMMCCodeEmitter::
1201 getT2AddrModeImm8OpValue(const MCInst &MI, unsigned OpNum,
1202                          SmallVectorImpl<MCFixup> &Fixups) const {
1203   const MCOperand &MO1 = MI.getOperand(OpNum);
1204   const MCOperand &MO2 = MI.getOperand(OpNum+1);
1205
1206   // FIXME: Needs fixup support.
1207   unsigned Value = getARMRegisterNumbering(MO1.getReg());
1208
1209   // Even though the immediate is 8 bits long, we need 9 bits in order
1210   // to represent the (inverse of the) sign bit.
1211   Value <<= 9;
1212   int32_t tmp = (int32_t)MO2.getImm();
1213   if (tmp < 0)
1214     tmp = abs(tmp);
1215   else
1216     Value |= 256; // Set the ADD bit
1217   Value |= tmp & 255;
1218   return Value;
1219 }
1220
1221 unsigned ARMMCCodeEmitter::
1222 getT2AddrModeImm8OffsetOpValue(const MCInst &MI, unsigned OpNum,
1223                          SmallVectorImpl<MCFixup> &Fixups) const {
1224   const MCOperand &MO1 = MI.getOperand(OpNum);
1225
1226   // FIXME: Needs fixup support.
1227   unsigned Value = 0;
1228   int32_t tmp = (int32_t)MO1.getImm();
1229   if (tmp < 0)
1230     tmp = abs(tmp);
1231   else
1232     Value |= 256; // Set the ADD bit
1233   Value |= tmp & 255;
1234   return Value;
1235 }
1236
1237 unsigned ARMMCCodeEmitter::
1238 getT2AddrModeImm12OffsetOpValue(const MCInst &MI, unsigned OpNum,
1239                          SmallVectorImpl<MCFixup> &Fixups) const {
1240   const MCOperand &MO1 = MI.getOperand(OpNum);
1241
1242   // FIXME: Needs fixup support.
1243   unsigned Value = 0;
1244   int32_t tmp = (int32_t)MO1.getImm();
1245   if (tmp < 0)
1246     tmp = abs(tmp);
1247   else
1248     Value |= 4096; // Set the ADD bit
1249   Value |= tmp & 4095;
1250   return Value;
1251 }
1252
1253 unsigned ARMMCCodeEmitter::
1254 getT2SORegOpValue(const MCInst &MI, unsigned OpIdx,
1255                 SmallVectorImpl<MCFixup> &Fixups) const {
1256   // Sub-operands are [reg, imm]. The first register is Rm, the reg to be
1257   // shifted. The second is the amount to shift by.
1258   //
1259   // {3-0} = Rm.
1260   // {4}   = 0
1261   // {6-5} = type
1262   // {11-7} = imm
1263
1264   const MCOperand &MO  = MI.getOperand(OpIdx);
1265   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
1266   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO1.getImm());
1267
1268   // Encode Rm.
1269   unsigned Binary = getARMRegisterNumbering(MO.getReg());
1270
1271   // Encode the shift opcode.
1272   unsigned SBits = 0;
1273   // Set shift operand (bit[6:4]).
1274   // LSL - 000
1275   // LSR - 010
1276   // ASR - 100
1277   // ROR - 110
1278   switch (SOpc) {
1279   default: llvm_unreachable("Unknown shift opc!");
1280   case ARM_AM::lsl: SBits = 0x0; break;
1281   case ARM_AM::lsr: SBits = 0x2; break;
1282   case ARM_AM::asr: SBits = 0x4; break;
1283   case ARM_AM::ror: SBits = 0x6; break;
1284   }
1285
1286   Binary |= SBits << 4;
1287   if (SOpc == ARM_AM::rrx)
1288     return Binary;
1289
1290   // Encode shift_imm bit[11:7].
1291   return Binary | ARM_AM::getSORegOffset(MO1.getImm()) << 7;
1292 }
1293
1294 unsigned ARMMCCodeEmitter::
1295 getBitfieldInvertedMaskOpValue(const MCInst &MI, unsigned Op,
1296                                SmallVectorImpl<MCFixup> &Fixups) const {
1297   // 10 bits. lower 5 bits are are the lsb of the mask, high five bits are the
1298   // msb of the mask.
1299   const MCOperand &MO = MI.getOperand(Op);
1300   uint32_t v = ~MO.getImm();
1301   uint32_t lsb = CountTrailingZeros_32(v);
1302   uint32_t msb = (32 - CountLeadingZeros_32 (v)) - 1;
1303   assert (v != 0 && lsb < 32 && msb < 32 && "Illegal bitfield mask!");
1304   return lsb | (msb << 5);
1305 }
1306
1307 unsigned ARMMCCodeEmitter::
1308 getMsbOpValue(const MCInst &MI, unsigned Op,
1309               SmallVectorImpl<MCFixup> &Fixups) const {
1310   // MSB - 5 bits.
1311   uint32_t lsb = MI.getOperand(Op-1).getImm();
1312   uint32_t width = MI.getOperand(Op).getImm();
1313   uint32_t msb = lsb+width-1;
1314   assert (width != 0 && msb < 32 && "Illegal bit width!");
1315   return msb;
1316 }
1317
1318 unsigned ARMMCCodeEmitter::
1319 getRegisterListOpValue(const MCInst &MI, unsigned Op,
1320                        SmallVectorImpl<MCFixup> &Fixups) const {
1321   // VLDM/VSTM:
1322   //   {12-8} = Vd
1323   //   {7-0}  = Number of registers
1324   //
1325   // LDM/STM:
1326   //   {15-0}  = Bitfield of GPRs.
1327   unsigned Reg = MI.getOperand(Op).getReg();
1328   bool SPRRegs = llvm::ARMMCRegisterClasses[ARM::SPRRegClassID].contains(Reg);
1329   bool DPRRegs = llvm::ARMMCRegisterClasses[ARM::DPRRegClassID].contains(Reg);
1330
1331   unsigned Binary = 0;
1332
1333   if (SPRRegs || DPRRegs) {
1334     // VLDM/VSTM
1335     unsigned RegNo = getARMRegisterNumbering(Reg);
1336     unsigned NumRegs = (MI.getNumOperands() - Op) & 0xff;
1337     Binary |= (RegNo & 0x1f) << 8;
1338     if (SPRRegs)
1339       Binary |= NumRegs;
1340     else
1341       Binary |= NumRegs * 2;
1342   } else {
1343     for (unsigned I = Op, E = MI.getNumOperands(); I < E; ++I) {
1344       unsigned RegNo = getARMRegisterNumbering(MI.getOperand(I).getReg());
1345       Binary |= 1 << RegNo;
1346     }
1347   }
1348
1349   return Binary;
1350 }
1351
1352 /// getAddrMode6AddressOpValue - Encode an addrmode6 register number along
1353 /// with the alignment operand.
1354 unsigned ARMMCCodeEmitter::
1355 getAddrMode6AddressOpValue(const MCInst &MI, unsigned Op,
1356                            SmallVectorImpl<MCFixup> &Fixups) const {
1357   const MCOperand &Reg = MI.getOperand(Op);
1358   const MCOperand &Imm = MI.getOperand(Op + 1);
1359
1360   unsigned RegNo = getARMRegisterNumbering(Reg.getReg());
1361   unsigned Align = 0;
1362
1363   switch (Imm.getImm()) {
1364   default: break;
1365   case 2:
1366   case 4:
1367   case 8:  Align = 0x01; break;
1368   case 16: Align = 0x02; break;
1369   case 32: Align = 0x03; break;
1370   }
1371
1372   return RegNo | (Align << 4);
1373 }
1374
1375 /// getAddrMode6OneLane32AddressOpValue - Encode an addrmode6 register number
1376 /// along  with the alignment operand for use in VST1 and VLD1 with size 32.
1377 unsigned ARMMCCodeEmitter::
1378 getAddrMode6OneLane32AddressOpValue(const MCInst &MI, unsigned Op,
1379                                     SmallVectorImpl<MCFixup> &Fixups) const {
1380   const MCOperand &Reg = MI.getOperand(Op);
1381   const MCOperand &Imm = MI.getOperand(Op + 1);
1382
1383   unsigned RegNo = getARMRegisterNumbering(Reg.getReg());
1384   unsigned Align = 0;
1385
1386   switch (Imm.getImm()) {
1387   default: break;
1388   case 2:
1389   case 4:
1390   case 8:
1391   case 16: Align = 0x00; break;
1392   case 32: Align = 0x03; break;
1393   }
1394
1395   return RegNo | (Align << 4);
1396 }
1397
1398
1399 /// getAddrMode6DupAddressOpValue - Encode an addrmode6 register number and
1400 /// alignment operand for use in VLD-dup instructions.  This is the same as
1401 /// getAddrMode6AddressOpValue except for the alignment encoding, which is
1402 /// different for VLD4-dup.
1403 unsigned ARMMCCodeEmitter::
1404 getAddrMode6DupAddressOpValue(const MCInst &MI, unsigned Op,
1405                               SmallVectorImpl<MCFixup> &Fixups) const {
1406   const MCOperand &Reg = MI.getOperand(Op);
1407   const MCOperand &Imm = MI.getOperand(Op + 1);
1408
1409   unsigned RegNo = getARMRegisterNumbering(Reg.getReg());
1410   unsigned Align = 0;
1411
1412   switch (Imm.getImm()) {
1413   default: break;
1414   case 2:
1415   case 4:
1416   case 8:  Align = 0x01; break;
1417   case 16: Align = 0x03; break;
1418   }
1419
1420   return RegNo | (Align << 4);
1421 }
1422
1423 unsigned ARMMCCodeEmitter::
1424 getAddrMode6OffsetOpValue(const MCInst &MI, unsigned Op,
1425                           SmallVectorImpl<MCFixup> &Fixups) const {
1426   const MCOperand &MO = MI.getOperand(Op);
1427   if (MO.getReg() == 0) return 0x0D;
1428   return MO.getReg();
1429 }
1430
1431 unsigned ARMMCCodeEmitter::
1432 getShiftRight8Imm(const MCInst &MI, unsigned Op,
1433                   SmallVectorImpl<MCFixup> &Fixups) const {
1434   return 8 - MI.getOperand(Op).getImm();
1435 }
1436
1437 unsigned ARMMCCodeEmitter::
1438 getShiftRight16Imm(const MCInst &MI, unsigned Op,
1439                    SmallVectorImpl<MCFixup> &Fixups) const {
1440   return 16 - MI.getOperand(Op).getImm();
1441 }
1442
1443 unsigned ARMMCCodeEmitter::
1444 getShiftRight32Imm(const MCInst &MI, unsigned Op,
1445                    SmallVectorImpl<MCFixup> &Fixups) const {
1446   return 32 - MI.getOperand(Op).getImm();
1447 }
1448
1449 unsigned ARMMCCodeEmitter::
1450 getShiftRight64Imm(const MCInst &MI, unsigned Op,
1451                    SmallVectorImpl<MCFixup> &Fixups) const {
1452   return 64 - MI.getOperand(Op).getImm();
1453 }
1454
1455 void ARMMCCodeEmitter::
1456 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
1457                   SmallVectorImpl<MCFixup> &Fixups) const {
1458   // Pseudo instructions don't get encoded.
1459   const MCInstrDesc &Desc = MCII.get(MI.getOpcode());
1460   uint64_t TSFlags = Desc.TSFlags;
1461   if ((TSFlags & ARMII::FormMask) == ARMII::Pseudo)
1462     return;
1463
1464   int Size;
1465   if (Desc.getSize() == 2 || Desc.getSize() == 4)
1466     Size = Desc.getSize();
1467   else
1468     llvm_unreachable("Unexpected instruction size!");
1469
1470   uint32_t Binary = getBinaryCodeForInstr(MI, Fixups);
1471   // Thumb 32-bit wide instructions need to emit the high order halfword
1472   // first.
1473   if (isThumb() && Size == 4) {
1474     EmitConstant(Binary >> 16, 2, OS);
1475     EmitConstant(Binary & 0xffff, 2, OS);
1476   } else
1477     EmitConstant(Binary, Size, OS);
1478   ++MCNumEmitted;  // Keep track of the # of mi's emitted.
1479 }
1480
1481 #include "ARMGenMCCodeEmitter.inc"