lib/Target/ARM/AsmPrinter/ARMInstPrinter.cpp

   1 //===-- ARMInstPrinter.cpp - Convert ARM MCInst to assembly syntax --------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This class prints an ARM MCInst to a .s file.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "asm-printer"
  15 #include "ARM.h" // FIXME: FACTOR ENUMS BETTER.
  16 #include "ARMInstPrinter.h"
  17 #include "ARMAddressingModes.h"
  18 #include "llvm/MC/MCInst.h"
  19 #include "llvm/MC/MCAsmInfo.h"
  20 #include "llvm/MC/MCExpr.h"
  21 #include "llvm/Support/raw_ostream.h"
  22 using namespace llvm;
  23
  24 // Include the auto-generated portion of the assembly writer.
  25 #define MachineInstr MCInst
  26 #define ARMAsmPrinter ARMInstPrinter  // FIXME: REMOVE.
  27 #include "ARMGenAsmWriter.inc"
  28 #undef MachineInstr
  29 #undef ARMAsmPrinter
  30
  31 static unsigned NextReg(unsigned Reg) {
  32   switch (Reg) {
  33   default:
  34     assert(0 && "Unexpected register enum");
  35
  36   case ARM::D0:
  37     return ARM::D1;
  38   case ARM::D1:
  39     return ARM::D2;
  40   case ARM::D2:
  41     return ARM::D3;
  42   case ARM::D3:
  43     return ARM::D4;
  44   case ARM::D4:
  45     return ARM::D5;
  46   case ARM::D5:
  47     return ARM::D6;
  48   case ARM::D6:
  49     return ARM::D7;
  50   case ARM::D7:
  51     return ARM::D8;
  52   case ARM::D8:
  53     return ARM::D9;
  54   case ARM::D9:
  55     return ARM::D10;
  56   case ARM::D10:
  57     return ARM::D11;
  58   case ARM::D11:
  59     return ARM::D12;
  60   case ARM::D12:
  61     return ARM::D13;
  62   case ARM::D13:
  63     return ARM::D14;
  64   case ARM::D14:
  65     return ARM::D15;
  66   case ARM::D15:
  67     return ARM::D16;
  68   case ARM::D16:
  69     return ARM::D17;
  70   case ARM::D17:
  71     return ARM::D18;
  72   case ARM::D18:
  73     return ARM::D19;
  74   case ARM::D19:
  75     return ARM::D20;
  76   case ARM::D20:
  77     return ARM::D21;
  78   case ARM::D21:
  79     return ARM::D22;
  80   case ARM::D22:
  81     return ARM::D23;
  82   case ARM::D23:
  83     return ARM::D24;
  84   case ARM::D24:
  85     return ARM::D25;
  86   case ARM::D25:
  87     return ARM::D26;
  88   case ARM::D26:
  89     return ARM::D27;
  90   case ARM::D27:
  91     return ARM::D28;
  92   case ARM::D28:
  93     return ARM::D29;
  94   case ARM::D29:
  95     return ARM::D30;
  96   case ARM::D30:
  97     return ARM::D31;
  98   }
  99 }
 100
 101 void ARMInstPrinter::printInst(const MCInst *MI) {
 102   // Check for MOVs and print canonical forms, instead.
 103   if (MI->getOpcode() == ARM::MOVs) {
 104     const MCOperand &Dst = MI->getOperand(0);
 105     const MCOperand &MO1 = MI->getOperand(1);
 106     const MCOperand &MO2 = MI->getOperand(2);
 107     const MCOperand &MO3 = MI->getOperand(3);
 108
 109     O << '\t' << ARM_AM::getShiftOpcStr(ARM_AM::getSORegShOp(MO3.getImm()));
 110     printSBitModifierOperand(MI, 6);
 111     printPredicateOperand(MI, 4);
 112
 113     O << '\t' << getRegisterName(Dst.getReg())
 114       << ", " << getRegisterName(MO1.getReg());
 115
 116     if (ARM_AM::getSORegShOp(MO3.getImm()) == ARM_AM::rrx)
 117       return;
 118
 119     O << ", ";
 120
 121     if (MO2.getReg()) {
 122       O << getRegisterName(MO2.getReg());
 123       assert(ARM_AM::getSORegOffset(MO3.getImm()) == 0);
 124     } else {
 125       O << "#" << ARM_AM::getSORegOffset(MO3.getImm());
 126     }
 127     return;
 128   }
 129
 130   // A8.6.123 PUSH
 131   if ((MI->getOpcode() == ARM::STM_UPD || MI->getOpcode() == ARM::t2STM_UPD) &&
 132       MI->getOperand(0).getReg() == ARM::SP) {
 133     const MCOperand &MO1 = MI->getOperand(2);
 134     if (ARM_AM::getAM4SubMode(MO1.getImm()) == ARM_AM::db) {
 135       O << '\t' << "push";
 136       printPredicateOperand(MI, 3);
 137       O << '\t';
 138       printRegisterList(MI, 5);
 139       return;
 140     }
 141   }
 142
 143   // A8.6.122 POP
 144   if ((MI->getOpcode() == ARM::LDM_UPD || MI->getOpcode() == ARM::t2LDM_UPD) &&
 145       MI->getOperand(0).getReg() == ARM::SP) {
 146     const MCOperand &MO1 = MI->getOperand(2);
 147     if (ARM_AM::getAM4SubMode(MO1.getImm()) == ARM_AM::ia) {
 148       O << '\t' << "pop";
 149       printPredicateOperand(MI, 3);
 150       O << '\t';
 151       printRegisterList(MI, 5);
 152       return;
 153     }
 154   }
 155
 156   // A8.6.355 VPUSH
 157   if ((MI->getOpcode() == ARM::VSTMS_UPD || MI->getOpcode() ==ARM::VSTMD_UPD) &&
 158       MI->getOperand(0).getReg() == ARM::SP) {
 159     const MCOperand &MO1 = MI->getOperand(2);
 160     if (ARM_AM::getAM5SubMode(MO1.getImm()) == ARM_AM::db) {
 161       O << '\t' << "vpush";
 162       printPredicateOperand(MI, 3);
 163       O << '\t';
 164       printRegisterList(MI, 5);
 165       return;
 166     }
 167   }
 168
 169   // A8.6.354 VPOP
 170   if ((MI->getOpcode() == ARM::VLDMS_UPD || MI->getOpcode() ==ARM::VLDMD_UPD) &&
 171       MI->getOperand(0).getReg() == ARM::SP) {
 172     const MCOperand &MO1 = MI->getOperand(2);
 173     if (ARM_AM::getAM5SubMode(MO1.getImm()) == ARM_AM::ia) {
 174       O << '\t' << "vpop";
 175       printPredicateOperand(MI, 3);
 176       O << '\t';
 177       printRegisterList(MI, 5);
 178       return;
 179     }
 180   }
 181
 182   printInstruction(MI);
 183  }
 184
 185 void ARMInstPrinter::printOperand(const MCInst *MI, unsigned OpNo,
 186                                   const char *Modifier) {
 187   const MCOperand &Op = MI->getOperand(OpNo);
 188   if (Op.isReg()) {
 189     unsigned Reg = Op.getReg();
 190     if (Modifier && strcmp(Modifier, "dregpair") == 0) {
 191       O << '{' << getRegisterName(Reg) << ", "
 192                << getRegisterName(NextReg(Reg)) << '}';
 193 #if 0
 194       // FIXME: Breaks e.g. ARM/vmul.ll.
 195       assert(0);
 196       /*
 197       unsigned DRegLo = TRI->getSubReg(Reg, 5); // arm_dsubreg_0
 198       unsigned DRegHi = TRI->getSubReg(Reg, 6); // arm_dsubreg_1
 199       O << '{'
 200       << getRegisterName(DRegLo) << ',' << getRegisterName(DRegHi)
 201       << '}';*/
 202 #endif
 203     } else if (Modifier && strcmp(Modifier, "lane") == 0) {
 204       assert(0);
 205       /*
 206       unsigned RegNum = ARMRegisterInfo::getRegisterNumbering(Reg);
 207       unsigned DReg = TRI->getMatchingSuperReg(Reg, RegNum & 1 ? 2 : 1,
 208                                                &ARM::DPR_VFP2RegClass);
 209       O << getRegisterName(DReg) << '[' << (RegNum & 1) << ']';
 210        */
 211     } else {
 212       O << getRegisterName(Reg);
 213     }
 214   } else if (Op.isImm()) {
 215     assert((Modifier && !strcmp(Modifier, "call")) ||
 216            ((Modifier == 0 || Modifier[0] == 0) && "No modifiers supported"));
 217     O << '#' << Op.getImm();
 218   } else {
 219     assert((Modifier == 0 || Modifier[0] == 0) && "No modifiers supported");
 220     assert(Op.isExpr() && "unknown operand kind in printOperand");
 221     O << *Op.getExpr();
 222   }
 223 }
 224
 225 static void printSOImm(raw_ostream &O, int64_t V, bool VerboseAsm,
 226                        const MCAsmInfo *MAI) {
 227   // Break it up into two parts that make up a shifter immediate.
 228   V = ARM_AM::getSOImmVal(V);
 229   assert(V != -1 && "Not a valid so_imm value!");
 230
 231   unsigned Imm = ARM_AM::getSOImmValImm(V);
 232   unsigned Rot = ARM_AM::getSOImmValRot(V);
 233
 234   // Print low-level immediate formation info, per
 235   // A5.1.3: "Data-processing operands - Immediate".
 236   if (Rot) {
 237     O << "#" << Imm << ", " << Rot;
 238     // Pretty printed version.
 239     if (VerboseAsm)
 240       O << ' ' << MAI->getCommentString()
 241       << ' ' << (int)ARM_AM::rotr32(Imm, Rot);
 242   } else {
 243     O << "#" << Imm;
 244   }
 245 }
 246
 247
 248 /// printSOImmOperand - SOImm is 4-bit rotate amount in bits 8-11 with 8-bit
 249 /// immediate in bits 0-7.
 250 void ARMInstPrinter::printSOImmOperand(const MCInst *MI, unsigned OpNum) {
 251   const MCOperand &MO = MI->getOperand(OpNum);
 252   assert(MO.isImm() && "Not a valid so_imm value!");
 253   printSOImm(O, MO.getImm(), VerboseAsm, &MAI);
 254 }
 255
 256 /// printSOImm2PartOperand - SOImm is broken into two pieces using a 'mov'
 257 /// followed by an 'orr' to materialize.
 258 void ARMInstPrinter::printSOImm2PartOperand(const MCInst *MI, unsigned OpNum) {
 259   // FIXME: REMOVE this method.
 260   abort();
 261 }
 262
 263 // so_reg is a 4-operand unit corresponding to register forms of the A5.1
 264 // "Addressing Mode 1 - Data-processing operands" forms.  This includes:
 265 //    REG 0   0           - e.g. R5
 266 //    REG REG 0,SH_OPC    - e.g. R5, ROR R3
 267 //    REG 0   IMM,SH_OPC  - e.g. R5, LSL #3
 268 void ARMInstPrinter::printSORegOperand(const MCInst *MI, unsigned OpNum) {
 269   const MCOperand &MO1 = MI->getOperand(OpNum);
 270   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 271   const MCOperand &MO3 = MI->getOperand(OpNum+2);
 272
 273   O << getRegisterName(MO1.getReg());
 274
 275   // Print the shift opc.
 276   O << ", "
 277     << ARM_AM::getShiftOpcStr(ARM_AM::getSORegShOp(MO3.getImm()))
 278     << ' ';
 279
 280   if (MO2.getReg()) {
 281     O << getRegisterName(MO2.getReg());
 282     assert(ARM_AM::getSORegOffset(MO3.getImm()) == 0);
 283   } else {
 284     O << "#" << ARM_AM::getSORegOffset(MO3.getImm());
 285   }
 286 }
 287
 288
 289 void ARMInstPrinter::printAddrMode2Operand(const MCInst *MI, unsigned Op) {
 290   const MCOperand &MO1 = MI->getOperand(Op);
 291   const MCOperand &MO2 = MI->getOperand(Op+1);
 292   const MCOperand &MO3 = MI->getOperand(Op+2);
 293
 294   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
 295     printOperand(MI, Op);
 296     return;
 297   }
 298
 299   O << "[" << getRegisterName(MO1.getReg());
 300
 301   if (!MO2.getReg()) {
 302     if (ARM_AM::getAM2Offset(MO3.getImm())) // Don't print +0.
 303       O << ", #"
 304         << ARM_AM::getAddrOpcStr(ARM_AM::getAM2Op(MO3.getImm()))
 305         << ARM_AM::getAM2Offset(MO3.getImm());
 306     O << "]";
 307     return;
 308   }
 309
 310   O << ", "
 311     << ARM_AM::getAddrOpcStr(ARM_AM::getAM2Op(MO3.getImm()))
 312     << getRegisterName(MO2.getReg());
 313
 314   if (unsigned ShImm = ARM_AM::getAM2Offset(MO3.getImm()))
 315     O << ", "
 316     << ARM_AM::getShiftOpcStr(ARM_AM::getAM2ShiftOpc(MO3.getImm()))
 317     << " #" << ShImm;
 318   O << "]";
 319 }
 320
 321 void ARMInstPrinter::printAddrMode2OffsetOperand(const MCInst *MI,
 322                                                  unsigned OpNum) {
 323   const MCOperand &MO1 = MI->getOperand(OpNum);
 324   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 325
 326   if (!MO1.getReg()) {
 327     unsigned ImmOffs = ARM_AM::getAM2Offset(MO2.getImm());
 328     assert(ImmOffs && "Malformed indexed load / store!");
 329     O << '#'
 330       << ARM_AM::getAddrOpcStr(ARM_AM::getAM2Op(MO2.getImm()))
 331       << ImmOffs;
 332     return;
 333   }
 334
 335   O << ARM_AM::getAddrOpcStr(ARM_AM::getAM2Op(MO2.getImm()))
 336     << getRegisterName(MO1.getReg());
 337
 338   if (unsigned ShImm = ARM_AM::getAM2Offset(MO2.getImm()))
 339     O << ", "
 340     << ARM_AM::getShiftOpcStr(ARM_AM::getAM2ShiftOpc(MO2.getImm()))
 341     << " #" << ShImm;
 342 }
 343
 344 void ARMInstPrinter::printAddrMode3Operand(const MCInst *MI, unsigned OpNum) {
 345   const MCOperand &MO1 = MI->getOperand(OpNum);
 346   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 347   const MCOperand &MO3 = MI->getOperand(OpNum+2);
 348
 349   O << '[' << getRegisterName(MO1.getReg());
 350
 351   if (MO2.getReg()) {
 352     O << ", " << (char)ARM_AM::getAM3Op(MO3.getImm())
 353       << getRegisterName(MO2.getReg()) << ']';
 354     return;
 355   }
 356
 357   if (unsigned ImmOffs = ARM_AM::getAM3Offset(MO3.getImm()))
 358     O << ", #"
 359       << ARM_AM::getAddrOpcStr(ARM_AM::getAM3Op(MO3.getImm()))
 360       << ImmOffs;
 361   O << ']';
 362 }
 363
 364 void ARMInstPrinter::printAddrMode3OffsetOperand(const MCInst *MI,
 365                                                  unsigned OpNum) {
 366   const MCOperand &MO1 = MI->getOperand(OpNum);
 367   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 368
 369   if (MO1.getReg()) {
 370     O << (char)ARM_AM::getAM3Op(MO2.getImm())
 371     << getRegisterName(MO1.getReg());
 372     return;
 373   }
 374
 375   unsigned ImmOffs = ARM_AM::getAM3Offset(MO2.getImm());
 376   assert(ImmOffs && "Malformed indexed load / store!");
 377   O << '#'
 378     << ARM_AM::getAddrOpcStr(ARM_AM::getAM3Op(MO2.getImm()))
 379     << ImmOffs;
 380 }
 381
 382
 383 void ARMInstPrinter::printAddrMode4Operand(const MCInst *MI, unsigned OpNum,
 384                                            const char *Modifier) {
 385   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 386   ARM_AM::AMSubMode Mode = ARM_AM::getAM4SubMode(MO2.getImm());
 387   if (Modifier && strcmp(Modifier, "submode") == 0) {
 388     O << ARM_AM::getAMSubModeStr(Mode);
 389   } else if (Modifier && strcmp(Modifier, "wide") == 0) {
 390     ARM_AM::AMSubMode Mode = ARM_AM::getAM4SubMode(MO2.getImm());
 391     if (Mode == ARM_AM::ia)
 392       O << ".w";
 393   } else {
 394     printOperand(MI, OpNum);
 395   }
 396 }
 397
 398 void ARMInstPrinter::printAddrMode5Operand(const MCInst *MI, unsigned OpNum,
 399                                            const char *Modifier) {
 400   const MCOperand &MO1 = MI->getOperand(OpNum);
 401   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 402
 403   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
 404     printOperand(MI, OpNum);
 405     return;
 406   }
 407
 408   if (Modifier && strcmp(Modifier, "submode") == 0) {
 409     ARM_AM::AMSubMode Mode = ARM_AM::getAM5SubMode(MO2.getImm());
 410     O << ARM_AM::getAMSubModeStr(Mode);
 411     return;
 412   } else if (Modifier && strcmp(Modifier, "base") == 0) {
 413     // Used for FSTM{D|S} and LSTM{D|S} operations.
 414     O << getRegisterName(MO1.getReg());
 415     return;
 416   }
 417
 418   O << "[" << getRegisterName(MO1.getReg());
 419
 420   if (unsigned ImmOffs = ARM_AM::getAM5Offset(MO2.getImm())) {
 421     O << ", #"
 422       << ARM_AM::getAddrOpcStr(ARM_AM::getAM5Op(MO2.getImm()))
 423       << ImmOffs*4;
 424   }
 425   O << "]";
 426 }
 427
 428 void ARMInstPrinter::printAddrMode6Operand(const MCInst *MI, unsigned OpNum) {
 429   const MCOperand &MO1 = MI->getOperand(OpNum);
 430   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 431
 432   O << "[" << getRegisterName(MO1.getReg());
 433   if (MO2.getImm()) {
 434     // FIXME: Both darwin as and GNU as violate ARM docs here.
 435     O << ", :" << MO2.getImm();
 436   }
 437   O << "]";
 438 }
 439
 440 void ARMInstPrinter::printAddrMode6OffsetOperand(const MCInst *MI,
 441                                                  unsigned OpNum) {
 442   const MCOperand &MO = MI->getOperand(OpNum);
 443   if (MO.getReg() == 0)
 444     O << "!";
 445   else
 446     O << ", " << getRegisterName(MO.getReg());
 447 }
 448
 449 void ARMInstPrinter::printAddrModePCOperand(const MCInst *MI, unsigned OpNum,
 450                                             const char *Modifier) {
 451   assert(0 && "FIXME: Implement printAddrModePCOperand");
 452 }
 453
 454 void ARMInstPrinter::printBitfieldInvMaskImmOperand (const MCInst *MI,
 455                                                      unsigned OpNum) {
 456   const MCOperand &MO = MI->getOperand(OpNum);
 457   uint32_t v = ~MO.getImm();
 458   int32_t lsb = CountTrailingZeros_32(v);
 459   int32_t width = (32 - CountLeadingZeros_32 (v)) - lsb;
 460   assert(MO.isImm() && "Not a valid bf_inv_mask_imm value!");
 461   O << '#' << lsb << ", #" << width;
 462 }
 463
 464 void ARMInstPrinter::printRegisterList(const MCInst *MI, unsigned OpNum) {
 465   O << "{";
 466   for (unsigned i = OpNum, e = MI->getNumOperands(); i != e; ++i) {
 467     if (i != OpNum) O << ", ";
 468     O << getRegisterName(MI->getOperand(i).getReg());
 469   }
 470   O << "}";
 471 }
 472
 473 void ARMInstPrinter::printCPSOptionOperand(const MCInst *MI, unsigned OpNum) {
 474   const MCOperand &Op = MI->getOperand(OpNum);
 475   unsigned option = Op.getImm();
 476   unsigned mode = option & 31;
 477   bool changemode = option >> 5 & 1;
 478   unsigned AIF = option >> 6 & 7;
 479   unsigned imod = option >> 9 & 3;
 480   if (imod == 2)
 481     O << "ie";
 482   else if (imod == 3)
 483     O << "id";
 484   O << '\t';
 485   if (imod > 1) {
 486     if (AIF & 4) O << 'a';
 487     if (AIF & 2) O << 'i';
 488     if (AIF & 1) O << 'f';
 489     if (AIF > 0 && changemode) O << ", ";
 490   }
 491   if (changemode)
 492     O << '#' << mode;
 493 }
 494
 495 void ARMInstPrinter::printMSRMaskOperand(const MCInst *MI, unsigned OpNum) {
 496   const MCOperand &Op = MI->getOperand(OpNum);
 497   unsigned Mask = Op.getImm();
 498   if (Mask) {
 499     O << '_';
 500     if (Mask & 8) O << 'f';
 501     if (Mask & 4) O << 's';
 502     if (Mask & 2) O << 'x';
 503     if (Mask & 1) O << 'c';
 504   }
 505 }
 506
 507 void ARMInstPrinter::printNegZeroOperand(const MCInst *MI, unsigned OpNum){
 508   const MCOperand &Op = MI->getOperand(OpNum);
 509   O << '#';
 510   if (Op.getImm() < 0)
 511     O << '-' << (-Op.getImm() - 1);
 512   else
 513     O << Op.getImm();
 514 }
 515
 516 void ARMInstPrinter::printPredicateOperand(const MCInst *MI, unsigned OpNum) {
 517   ARMCC::CondCodes CC = (ARMCC::CondCodes)MI->getOperand(OpNum).getImm();
 518   if (CC != ARMCC::AL)
 519     O << ARMCondCodeToString(CC);
 520 }
 521
 522 void ARMInstPrinter::printMandatoryPredicateOperand(const MCInst *MI,
 523                                                     unsigned OpNum) {
 524   ARMCC::CondCodes CC = (ARMCC::CondCodes)MI->getOperand(OpNum).getImm();
 525   O << ARMCondCodeToString(CC);
 526 }
 527
 528 void ARMInstPrinter::printSBitModifierOperand(const MCInst *MI, unsigned OpNum){
 529   if (MI->getOperand(OpNum).getReg()) {
 530     assert(MI->getOperand(OpNum).getReg() == ARM::CPSR &&
 531            "Expect ARM CPSR register!");
 532     O << 's';
 533   }
 534 }
 535
 536
 537
 538 void ARMInstPrinter::printCPInstOperand(const MCInst *MI, unsigned OpNum,
 539                                         const char *Modifier) {
 540   // FIXME: remove this.
 541   abort();
 542 }
 543
 544 void ARMInstPrinter::printNoHashImmediate(const MCInst *MI, unsigned OpNum) {
 545   O << MI->getOperand(OpNum).getImm();
 546 }
 547
 548
 549 void ARMInstPrinter::printPCLabel(const MCInst *MI, unsigned OpNum) {
 550   // FIXME: remove this.
 551   abort();
 552 }
 553
 554 void ARMInstPrinter::printThumbS4ImmOperand(const MCInst *MI, unsigned OpNum) {
 555   O << "#" <<  MI->getOperand(OpNum).getImm() * 4;
 556 }
 557
 558 void ARMInstPrinter::printThumbITMask(const MCInst *MI, unsigned OpNum) {
 559   // (3 - the number of trailing zeros) is the number of then / else.
 560   unsigned Mask = MI->getOperand(OpNum).getImm();
 561   unsigned CondBit0 = Mask >> 4 & 1;
 562   unsigned NumTZ = CountTrailingZeros_32(Mask);
 563   assert(NumTZ <= 3 && "Invalid IT mask!");
 564   for (unsigned Pos = 3, e = NumTZ; Pos > e; --Pos) {
 565     bool T = ((Mask >> Pos) & 1) == CondBit0;
 566     if (T)
 567       O << 't';
 568     else
 569       O << 'e';
 570   }
 571 }
 572
 573 void ARMInstPrinter::printThumbAddrModeRROperand(const MCInst *MI, unsigned Op)
 574 {
 575   const MCOperand &MO1 = MI->getOperand(Op);
 576   const MCOperand &MO2 = MI->getOperand(Op+1);
 577   O << "[" << getRegisterName(MO1.getReg());
 578   O << ", " << getRegisterName(MO2.getReg()) << "]";
 579 }
 580
 581 void ARMInstPrinter::printThumbAddrModeRI5Operand(const MCInst *MI, unsigned Op,
 582                                                   unsigned Scale) {
 583   const MCOperand &MO1 = MI->getOperand(Op);
 584   const MCOperand &MO2 = MI->getOperand(Op+1);
 585   const MCOperand &MO3 = MI->getOperand(Op+2);
 586
 587   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
 588     printOperand(MI, Op);
 589     return;
 590   }
 591
 592   O << "[" << getRegisterName(MO1.getReg());
 593   if (MO3.getReg())
 594     O << ", " << getRegisterName(MO3.getReg());
 595   else if (unsigned ImmOffs = MO2.getImm())
 596     O << ", #" << ImmOffs * Scale;
 597   O << "]";
 598 }
 599
 600 void ARMInstPrinter::printThumbAddrModeS1Operand(const MCInst *MI, unsigned Op)
 601 {
 602   printThumbAddrModeRI5Operand(MI, Op, 1);
 603 }
 604
 605 void ARMInstPrinter::printThumbAddrModeS2Operand(const MCInst *MI, unsigned Op)
 606 {
 607   printThumbAddrModeRI5Operand(MI, Op, 2);
 608 }
 609
 610 void ARMInstPrinter::printThumbAddrModeS4Operand(const MCInst *MI, unsigned Op)
 611 {
 612   printThumbAddrModeRI5Operand(MI, Op, 4);
 613 }
 614
 615 void ARMInstPrinter::printThumbAddrModeSPOperand(const MCInst *MI,unsigned Op) {
 616   const MCOperand &MO1 = MI->getOperand(Op);
 617   const MCOperand &MO2 = MI->getOperand(Op+1);
 618   O << "[" << getRegisterName(MO1.getReg());
 619   if (unsigned ImmOffs = MO2.getImm())
 620     O << ", #" << ImmOffs*4;
 621   O << "]";
 622 }
 623
 624 void ARMInstPrinter::printTBAddrMode(const MCInst *MI, unsigned OpNum) {
 625   O << "[pc, " << getRegisterName(MI->getOperand(OpNum).getReg());
 626   if (MI->getOpcode() == ARM::t2TBH)
 627     O << ", lsl #1";
 628   O << ']';
 629 }
 630
 631 // Constant shifts t2_so_reg is a 2-operand unit corresponding to the Thumb2
 632 // register with shift forms.
 633 // REG 0   0           - e.g. R5
 634 // REG IMM, SH_OPC     - e.g. R5, LSL #3
 635 void ARMInstPrinter::printT2SOOperand(const MCInst *MI, unsigned OpNum) {
 636   const MCOperand &MO1 = MI->getOperand(OpNum);
 637   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 638
 639   unsigned Reg = MO1.getReg();
 640   O << getRegisterName(Reg);
 641
 642   // Print the shift opc.
 643   O << ", "
 644     << ARM_AM::getShiftOpcStr(ARM_AM::getSORegShOp(MO2.getImm()))
 645     << " ";
 646
 647   assert(MO2.isImm() && "Not a valid t2_so_reg value!");
 648   O << "#" << ARM_AM::getSORegOffset(MO2.getImm());
 649 }
 650
 651 void ARMInstPrinter::printT2AddrModeImm12Operand(const MCInst *MI,
 652                                                  unsigned OpNum) {
 653   const MCOperand &MO1 = MI->getOperand(OpNum);
 654   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 655
 656   O << "[" << getRegisterName(MO1.getReg());
 657
 658   unsigned OffImm = MO2.getImm();
 659   if (OffImm)  // Don't print +0.
 660     O << ", #" << OffImm;
 661   O << "]";
 662 }
 663
 664 void ARMInstPrinter::printT2AddrModeImm8Operand(const MCInst *MI,
 665                                                 unsigned OpNum) {
 666   const MCOperand &MO1 = MI->getOperand(OpNum);
 667   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 668
 669   O << "[" << getRegisterName(MO1.getReg());
 670
 671   int32_t OffImm = (int32_t)MO2.getImm();
 672   // Don't print +0.
 673   if (OffImm < 0)
 674     O << ", #-" << -OffImm;
 675   else if (OffImm > 0)
 676     O << ", #" << OffImm;
 677   O << "]";
 678 }
 679
 680 void ARMInstPrinter::printT2AddrModeImm8s4Operand(const MCInst *MI,
 681                                                  unsigned OpNum) {
 682   const MCOperand &MO1 = MI->getOperand(OpNum);
 683   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 684
 685   O << "[" << getRegisterName(MO1.getReg());
 686
 687   int32_t OffImm = (int32_t)MO2.getImm() / 4;
 688   // Don't print +0.
 689   if (OffImm < 0)
 690     O << ", #-" << -OffImm * 4;
 691   else if (OffImm > 0)
 692     O << ", #" << OffImm * 4;
 693   O << "]";
 694 }
 695
 696 void ARMInstPrinter::printT2AddrModeImm8OffsetOperand(const MCInst *MI,
 697                                                      unsigned OpNum) {
 698   const MCOperand &MO1 = MI->getOperand(OpNum);
 699   int32_t OffImm = (int32_t)MO1.getImm();
 700   // Don't print +0.
 701   if (OffImm < 0)
 702     O << "#-" << -OffImm;
 703   else if (OffImm > 0)
 704     O << "#" << OffImm;
 705 }
 706
 707 void ARMInstPrinter::printT2AddrModeImm8s4OffsetOperand(const MCInst *MI,
 708                                                         unsigned OpNum) {
 709   const MCOperand &MO1 = MI->getOperand(OpNum);
 710   int32_t OffImm = (int32_t)MO1.getImm() / 4;
 711   // Don't print +0.
 712   if (OffImm < 0)
 713     O << "#-" << -OffImm * 4;
 714   else if (OffImm > 0)
 715     O << "#" << OffImm * 4;
 716 }
 717
 718 void ARMInstPrinter::printT2AddrModeSoRegOperand(const MCInst *MI,
 719                                                  unsigned OpNum) {
 720   const MCOperand &MO1 = MI->getOperand(OpNum);
 721   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 722   const MCOperand &MO3 = MI->getOperand(OpNum+2);
 723
 724   O << "[" << getRegisterName(MO1.getReg());
 725
 726   assert(MO2.getReg() && "Invalid so_reg load / store address!");
 727   O << ", " << getRegisterName(MO2.getReg());
 728
 729   unsigned ShAmt = MO3.getImm();
 730   if (ShAmt) {
 731     assert(ShAmt <= 3 && "Not a valid Thumb2 addressing mode!");
 732     O << ", lsl #" << ShAmt;
 733   }
 734   O << "]";
 735 }
 736
 737 void ARMInstPrinter::printVFPf32ImmOperand(const MCInst *MI, unsigned OpNum) {
 738   O << '#' << MI->getOperand(OpNum).getImm();
 739 }
 740
 741 void ARMInstPrinter::printVFPf64ImmOperand(const MCInst *MI, unsigned OpNum) {
 742   O << '#' << MI->getOperand(OpNum).getImm();
 743 }
 744