lib/Target/ARM/ARMTargetMachine.cpp

   1 //===-- ARMTargetMachine.cpp - Define TargetMachine for ARM ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 //
  11 //===----------------------------------------------------------------------===//
  12
  13 #include "ARMTargetMachine.h"
  14 #include "ARM.h"
  15 #include "ARMFrameLowering.h"
  16 #include "llvm/CodeGen/Passes.h"
  17 #include "llvm/MC/MCAsmInfo.h"
  18 #include "llvm/PassManager.h"
  19 #include "llvm/Support/CommandLine.h"
  20 #include "llvm/Support/FormattedStream.h"
  21 #include "llvm/Support/TargetRegistry.h"
  22 #include "llvm/Target/TargetOptions.h"
  23 #include "llvm/Transforms/Scalar.h"
  24 using namespace llvm;
  25
  26 static cl::opt<bool>
  27 EnableGlobalMerge("global-merge", cl::Hidden,
  28                   cl::desc("Enable global merge pass"),
  29                   cl::init(true));
  30
  31 static cl::opt<bool>
  32 DisableA15SDOptimization("disable-a15-sd-optimization", cl::Hidden,
  33                    cl::desc("Inhibit optimization of S->D register accesses on A15"),
  34                    cl::init(false));
  35
  36 extern "C" void LLVMInitializeARMTarget() {
  37   // Register the target.
  38   RegisterTargetMachine<ARMTargetMachine> X(TheARMTarget);
  39   RegisterTargetMachine<ThumbTargetMachine> Y(TheThumbTarget);
  40 }
  41
  42
  43 /// TargetMachine ctor - Create an ARM architecture model.
  44 ///
  45 ARMBaseTargetMachine::ARMBaseTargetMachine(const Target &T, StringRef TT,
  46                                            StringRef CPU, StringRef FS,
  47                                            const TargetOptions &Options,
  48                                            Reloc::Model RM, CodeModel::Model CM,
  49                                            CodeGenOpt::Level OL)
  50   : LLVMTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL),
  51     Subtarget(TT, CPU, FS, Options),
  52     JITInfo(),
  53     InstrItins(Subtarget.getInstrItineraryData()) {
  54
  55   // Default to triple-appropriate float ABI
  56   if (Options.FloatABIType == FloatABI::Default)
  57     this->Options.FloatABIType =
  58         Subtarget.isTargetHardFloat() ? FloatABI::Hard : FloatABI::Soft;
  59 }
  60
  61 void ARMBaseTargetMachine::addAnalysisPasses(PassManagerBase &PM) {
  62   // Add first the target-independent BasicTTI pass, then our ARM pass. This
  63   // allows the ARM pass to delegate to the target independent layer when
  64   // appropriate.
  65   PM.add(createBasicTargetTransformInfoPass(this));
  66   PM.add(createARMTargetTransformInfoPass(this));
  67 }
  68
  69
  70 void ARMTargetMachine::anchor() { }
  71
  72 static std::string computeDataLayout(ARMSubtarget &ST) {
  73   // Little endian. Pointers are 32 bits and aligned to 32 bits.
  74   std::string Ret = "e-p:32:32";
  75
  76   // On thumb, i16,i18 and i1 have natural aligment requirements, but we try to
  77   // align to 32.
  78   if (ST.isThumb())
  79     Ret += "-i1:8:32-i8:8:32-i16:16:32";
  80
  81   // ABIs other than APC have 64 bit integers with natural alignment.
  82   if (!ST.isAPCS_ABI())
  83     Ret += "-i64:64";
  84
  85   // We have 64 bits floats. The APCS ABI requires them to be aligned to 32
  86   // bits, others to 64 bits. We always try to align to 64 bits.
  87   if (ST.isAPCS_ABI())
  88     Ret += "-f64:32:64";
  89
  90   // We have 128 and 64 bit vectors. The APCS ABI aligns them to 32 bits, others
  91   // to 64. We always ty to give them natural alignment.
  92   if (ST.isAPCS_ABI())
  93     Ret += "-v64:32:64-v128:32:128";
  94   else
  95     Ret += "-v128:64:128";
  96
  97   // On thumb and APCS, only try to align aggregates to 32 bits (the default is
  98   // 64 bits).
  99   if (ST.isThumb() || ST.isAPCS_ABI())
 100     Ret += "-a:0:32";
 101
 102   // Integer registers are 32 bits.
 103   Ret += "-n32";
 104
 105   // The stack is 64 bit aligned on AAPCS and 32 bit aligned everywhere else.
 106   if (ST.isAAPCS_ABI())
 107     Ret += "-S64";
 108   else
 109     Ret += "-S32";
 110
 111   return Ret;
 112 }
 113
 114 ARMTargetMachine::ARMTargetMachine(const Target &T, StringRef TT,
 115                                    StringRef CPU, StringRef FS,
 116                                    const TargetOptions &Options,
 117                                    Reloc::Model RM, CodeModel::Model CM,
 118                                    CodeGenOpt::Level OL)
 119   : ARMBaseTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL),
 120     InstrInfo(Subtarget),
 121     DL(computeDataLayout(Subtarget)),
 122     TLInfo(*this),
 123     TSInfo(*this),
 124     FrameLowering(Subtarget) {
 125   initAsmInfo();
 126   if (!Subtarget.hasARMOps())
 127     report_fatal_error("CPU: '" + Subtarget.getCPUString() + "' does not "
 128                        "support ARM mode execution!");
 129 }
 130
 131 void ThumbTargetMachine::anchor() { }
 132
 133 ThumbTargetMachine::ThumbTargetMachine(const Target &T, StringRef TT,
 134                                        StringRef CPU, StringRef FS,
 135                                        const TargetOptions &Options,
 136                                        Reloc::Model RM, CodeModel::Model CM,
 137                                        CodeGenOpt::Level OL)
 138   : ARMBaseTargetMachine(T, TT, CPU, FS, Options, RM, CM, OL),
 139     InstrInfo(Subtarget.hasThumb2()
 140               ? ((ARMBaseInstrInfo*)new Thumb2InstrInfo(Subtarget))
 141               : ((ARMBaseInstrInfo*)new Thumb1InstrInfo(Subtarget))),
 142     DL(computeDataLayout(Subtarget)),
 143     TLInfo(*this),
 144     TSInfo(*this),
 145     FrameLowering(Subtarget.hasThumb2()
 146               ? new ARMFrameLowering(Subtarget)
 147               : (ARMFrameLowering*)new Thumb1FrameLowering(Subtarget)) {
 148   initAsmInfo();
 149 }
 150
 151 namespace {
 152 /// ARM Code Generator Pass Configuration Options.
 153 class ARMPassConfig : public TargetPassConfig {
 154 public:
 155   ARMPassConfig(ARMBaseTargetMachine *TM, PassManagerBase &PM)
 156     : TargetPassConfig(TM, PM) {}
 157
 158   ARMBaseTargetMachine &getARMTargetMachine() const {
 159     return getTM<ARMBaseTargetMachine>();
 160   }
 161
 162   const ARMSubtarget &getARMSubtarget() const {
 163     return *getARMTargetMachine().getSubtargetImpl();
 164   }
 165
 166   virtual bool addPreISel();
 167   virtual bool addInstSelector();
 168   virtual bool addPreRegAlloc();
 169   virtual bool addPreSched2();
 170   virtual bool addPreEmitPass();
 171 };
 172 } // namespace
 173
 174 TargetPassConfig *ARMBaseTargetMachine::createPassConfig(PassManagerBase &PM) {
 175   return new ARMPassConfig(this, PM);
 176 }
 177
 178 bool ARMPassConfig::addPreISel() {
 179   if (TM->getOptLevel() != CodeGenOpt::None && EnableGlobalMerge)
 180     addPass(createGlobalMergePass(TM));
 181
 182   return false;
 183 }
 184
 185 bool ARMPassConfig::addInstSelector() {
 186   addPass(createARMISelDag(getARMTargetMachine(), getOptLevel()));
 187
 188   const ARMSubtarget *Subtarget = &getARMSubtarget();
 189   if (Subtarget->isTargetELF() && !Subtarget->isThumb1Only() &&
 190       TM->Options.EnableFastISel)
 191     addPass(createARMGlobalBaseRegPass());
 192   return false;
 193 }
 194
 195 bool ARMPassConfig::addPreRegAlloc() {
 196   // FIXME: temporarily disabling load / store optimization pass for Thumb1.
 197   if (getOptLevel() != CodeGenOpt::None && !getARMSubtarget().isThumb1Only())
 198     addPass(createARMLoadStoreOptimizationPass(true));
 199   if (getOptLevel() != CodeGenOpt::None && getARMSubtarget().isCortexA9())
 200     addPass(createMLxExpansionPass());
 201   // Since the A15SDOptimizer pass can insert VDUP instructions, it can only be
 202   // enabled when NEON is available.
 203   if (getOptLevel() != CodeGenOpt::None && getARMSubtarget().isCortexA15() &&
 204     getARMSubtarget().hasNEON() && !DisableA15SDOptimization) {
 205     addPass(createA15SDOptimizerPass());
 206   }
 207   return true;
 208 }
 209
 210 bool ARMPassConfig::addPreSched2() {
 211   // FIXME: temporarily disabling load / store optimization pass for Thumb1.
 212   if (getOptLevel() != CodeGenOpt::None) {
 213     if (!getARMSubtarget().isThumb1Only()) {
 214       addPass(createARMLoadStoreOptimizationPass());
 215       printAndVerify("After ARM load / store optimizer");
 216     }
 217     if (getARMSubtarget().hasNEON())
 218       addPass(createExecutionDependencyFixPass(&ARM::DPRRegClass));
 219   }
 220
 221   // Expand some pseudo instructions into multiple instructions to allow
 222   // proper scheduling.
 223   addPass(createARMExpandPseudoPass());
 224
 225   if (getOptLevel() != CodeGenOpt::None) {
 226     if (!getARMSubtarget().isThumb1Only()) {
 227       // in v8, IfConversion depends on Thumb instruction widths
 228       if (getARMSubtarget().restrictIT() &&
 229           !getARMSubtarget().prefers32BitThumb())
 230         addPass(createThumb2SizeReductionPass());
 231       addPass(&IfConverterID);
 232     }
 233   }
 234   if (getARMSubtarget().isThumb2())
 235     addPass(createThumb2ITBlockPass());
 236
 237   return true;
 238 }
 239
 240 bool ARMPassConfig::addPreEmitPass() {
 241   if (getARMSubtarget().isThumb2()) {
 242     if (!getARMSubtarget().prefers32BitThumb())
 243       addPass(createThumb2SizeReductionPass());
 244
 245     // Constant island pass work on unbundled instructions.
 246     addPass(&UnpackMachineBundlesID);
 247   }
 248
 249   addPass(createARMConstantIslandPass());
 250
 251   return true;
 252 }
 253
 254 bool ARMBaseTargetMachine::addCodeEmitter(PassManagerBase &PM,
 255                                           JITCodeEmitter &JCE) {
 256   // Machine code emitter pass for ARM.
 257   PM.add(createARMJITCodeEmitterPass(*this, JCE));
 258   return false;
 259 }