lib/Target/ARM/ARMScheduleV6.td

   1 //===- ARMScheduleV6.td - ARM v6 Scheduling Definitions ----*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the itinerary class data for the ARM v6 processors.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 // Model based on ARM1176
  15 //
  16 // Functional Units
  17 def V6_Pipe : FuncUnit; // pipeline
  18
  19 // Scheduling information derived from "ARM1176JZF-S Technical Reference Manual"
  20 //
  21 def ARMV6Itineraries : ProcessorItineraries<
  22   [V6_Pipe], [], [
  23   //
  24   // No operand cycles
  25   InstrItinData<IIC_iALUx    , [InstrStage<1, [V6_Pipe]>]>,
  26   //
  27   // Binary Instructions that produce a result
  28   InstrItinData<IIC_iALUi    , [InstrStage<1, [V6_Pipe]>], [2, 2]>,
  29   InstrItinData<IIC_iALUr    , [InstrStage<1, [V6_Pipe]>], [2, 2, 2]>,
  30   InstrItinData<IIC_iALUsi   , [InstrStage<1, [V6_Pipe]>], [2, 2, 1]>,
  31   InstrItinData<IIC_iALUsr   , [InstrStage<2, [V6_Pipe]>], [3, 3, 2, 1]>,
  32   //
  33   // Bitwise Instructions that produce a result
  34   InstrItinData<IIC_iBITi    , [InstrStage<1, [V6_Pipe]>], [2, 2]>,
  35   InstrItinData<IIC_iBITr    , [InstrStage<1, [V6_Pipe]>], [2, 2, 2]>,
  36   InstrItinData<IIC_iBITsi   , [InstrStage<1, [V6_Pipe]>], [2, 2, 1]>,
  37   InstrItinData<IIC_iBITsr   , [InstrStage<2, [V6_Pipe]>], [3, 3, 2, 1]>,
  38   //
  39   // Unary Instructions that produce a result
  40   InstrItinData<IIC_iUNAr    , [InstrStage<1, [V6_Pipe]>], [2, 2]>,
  41   InstrItinData<IIC_iUNAsi   , [InstrStage<1, [V6_Pipe]>], [2, 1]>,
  42   //
  43   // Zero and sign extension instructions
  44   InstrItinData<IIC_iEXTr    , [InstrStage<1, [V6_Pipe]>], [1, 1]>,
  45   InstrItinData<IIC_iEXTAr   , [InstrStage<1, [V6_Pipe]>], [2, 2, 1]>,
  46   InstrItinData<IIC_iEXTAsr  , [InstrStage<2, [V6_Pipe]>], [3, 3, 2, 1]>,
  47   //
  48   // Compare instructions
  49   InstrItinData<IIC_iCMPi    , [InstrStage<1, [V6_Pipe]>], [2]>,
  50   InstrItinData<IIC_iCMPr    , [InstrStage<1, [V6_Pipe]>], [2, 2]>,
  51   InstrItinData<IIC_iCMPsi   , [InstrStage<1, [V6_Pipe]>], [2, 1]>,
  52   InstrItinData<IIC_iCMPsr   , [InstrStage<2, [V6_Pipe]>], [3, 2, 1]>,
  53   //
  54   // Test instructions
  55   InstrItinData<IIC_iTSTi    , [InstrStage<1, [V6_Pipe]>], [2]>,
  56   InstrItinData<IIC_iTSTr    , [InstrStage<1, [V6_Pipe]>], [2, 2]>,
  57   InstrItinData<IIC_iTSTsi   , [InstrStage<1, [V6_Pipe]>], [2, 1]>,
  58   InstrItinData<IIC_iTSTsr   , [InstrStage<2, [V6_Pipe]>], [3, 2, 1]>,
  59   //
  60   // Move instructions, unconditional
  61   InstrItinData<IIC_iMOVi    , [InstrStage<1, [V6_Pipe]>], [2]>,
  62   InstrItinData<IIC_iMOVr    , [InstrStage<1, [V6_Pipe]>], [2, 2]>,
  63   InstrItinData<IIC_iMOVsi   , [InstrStage<1, [V6_Pipe]>], [2, 1]>,
  64   InstrItinData<IIC_iMOVsr   , [InstrStage<2, [V6_Pipe]>], [3, 2, 1]>,
  65   InstrItinData<IIC_iMOVix2  , [InstrStage<1, [V6_Pipe]>,
  66                                 InstrStage<1, [V6_Pipe]>], [2]>,
  67   //
  68   // Move instructions, conditional
  69   InstrItinData<IIC_iCMOVi   , [InstrStage<1, [V6_Pipe]>], [3]>,
  70   InstrItinData<IIC_iCMOVr   , [InstrStage<1, [V6_Pipe]>], [3, 2]>,
  71   InstrItinData<IIC_iCMOVsi  , [InstrStage<1, [V6_Pipe]>], [3, 1]>,
  72   InstrItinData<IIC_iCMOVsr  , [InstrStage<1, [V6_Pipe]>], [4, 2, 1]>,
  73   //
  74   // MVN instructions
  75   InstrItinData<IIC_iMVNi    , [InstrStage<1, [V6_Pipe]>], [2]>,
  76   InstrItinData<IIC_iMVNr    , [InstrStage<1, [V6_Pipe]>], [2, 2]>,
  77   InstrItinData<IIC_iMVNsi   , [InstrStage<1, [V6_Pipe]>], [2, 1]>,
  78   InstrItinData<IIC_iMVNsr   , [InstrStage<2, [V6_Pipe]>], [3, 2, 1]>,
  79
  80   // Integer multiply pipeline
  81   //
  82   InstrItinData<IIC_iMUL16   , [InstrStage<1, [V6_Pipe]>], [4, 1, 1]>,
  83   InstrItinData<IIC_iMAC16   , [InstrStage<1, [V6_Pipe]>], [4, 1, 1, 2]>,
  84   InstrItinData<IIC_iMUL32   , [InstrStage<2, [V6_Pipe]>], [5, 1, 1]>,
  85   InstrItinData<IIC_iMAC32   , [InstrStage<2, [V6_Pipe]>], [5, 1, 1, 2]>,
  86   InstrItinData<IIC_iMUL64   , [InstrStage<3, [V6_Pipe]>], [6, 1, 1]>,
  87   InstrItinData<IIC_iMAC64   , [InstrStage<3, [V6_Pipe]>], [6, 1, 1, 2]>,
  88
  89   // Integer load pipeline
  90   //
  91   // Immediate offset
  92   InstrItinData<IIC_iLoad_i   , [InstrStage<1, [V6_Pipe]>], [4, 1]>,
  93   InstrItinData<IIC_iLoad_bh_i, [InstrStage<1, [V6_Pipe]>], [4, 1]>,
  94   InstrItinData<IIC_iLoad_d_i , [InstrStage<1, [V6_Pipe]>], [4, 1]>,
  95   //
  96   // Register offset
  97   InstrItinData<IIC_iLoad_r   , [InstrStage<1, [V6_Pipe]>], [4, 1, 1]>,
  98   InstrItinData<IIC_iLoad_bh_r, [InstrStage<1, [V6_Pipe]>], [4, 1, 1]>,
  99   InstrItinData<IIC_iLoad_d_r , [InstrStage<1, [V6_Pipe]>], [4, 1, 1]>,
 100   //
 101   // Scaled register offset, issues over 2 cycles
 102   InstrItinData<IIC_iLoad_si   , [InstrStage<2, [V6_Pipe]>], [5, 2, 1]>,
 103   InstrItinData<IIC_iLoad_bh_si, [InstrStage<2, [V6_Pipe]>], [5, 2, 1]>,
 104   //
 105   // Immediate offset with update
 106   InstrItinData<IIC_iLoad_iu   , [InstrStage<1, [V6_Pipe]>], [4, 2, 1]>,
 107   InstrItinData<IIC_iLoad_bh_iu, [InstrStage<1, [V6_Pipe]>], [4, 2, 1]>,
 108   //
 109   // Register offset with update
 110   InstrItinData<IIC_iLoad_ru   , [InstrStage<1, [V6_Pipe]>], [4, 2, 1, 1]>,
 111   InstrItinData<IIC_iLoad_bh_ru, [InstrStage<1, [V6_Pipe]>], [4, 2, 1, 1]>,
 112   InstrItinData<IIC_iLoad_d_ru , [InstrStage<1, [V6_Pipe]>], [4, 2, 1, 1]>,
 113   //
 114   // Scaled register offset with update, issues over 2 cycles
 115   InstrItinData<IIC_iLoad_siu,   [InstrStage<2, [V6_Pipe]>], [5, 2, 2, 1]>,
 116   InstrItinData<IIC_iLoad_bh_siu,[InstrStage<2, [V6_Pipe]>], [5, 2, 2, 1]>,
 117
 118   //
 119   // Load multiple
 120   InstrItinData<IIC_iLoadm   , [InstrStage<3, [V6_Pipe]>]>,
 121
 122   //
 123   // Load multiple plus branch
 124   InstrItinData<IIC_iLoadmBr , [InstrStage<3, [V6_Pipe]>,
 125                                 InstrStage<1, [V6_Pipe]>]>,
 126
 127   //
 128   // iLoadi + iALUr for t2LDRpci_pic.
 129   InstrItinData<IIC_iLoadiALU, [InstrStage<1, [V6_Pipe]>,
 130                                 InstrStage<1, [V6_Pipe]>], [3, 1]>,
 131
 132   // Integer store pipeline
 133   //
 134   // Immediate offset
 135   InstrItinData<IIC_iStore_i   , [InstrStage<1, [V6_Pipe]>], [2, 1]>,
 136   InstrItinData<IIC_iStore_bh_i, [InstrStage<1, [V6_Pipe]>], [2, 1]>,
 137   InstrItinData<IIC_iStore_d_i , [InstrStage<1, [V6_Pipe]>], [2, 1]>,
 138   //
 139   // Register offset
 140   InstrItinData<IIC_iStore_r   , [InstrStage<1, [V6_Pipe]>], [2, 1, 1]>,
 141   InstrItinData<IIC_iStore_bh_r, [InstrStage<1, [V6_Pipe]>], [2, 1, 1]>,
 142   InstrItinData<IIC_iStore_d_r , [InstrStage<1, [V6_Pipe]>], [2, 1, 1]>,
 143   //
 144   // Scaled register offset, issues over 2 cycles
 145   InstrItinData<IIC_iStore_si   , [InstrStage<2, [V6_Pipe]>], [2, 2, 1]>,
 146   InstrItinData<IIC_iStore_bh_si, [InstrStage<2, [V6_Pipe]>], [2, 2, 1]>,
 147   //
 148   // Immediate offset with update
 149   InstrItinData<IIC_iStore_iu   , [InstrStage<1, [V6_Pipe]>], [2, 2, 1]>,
 150   InstrItinData<IIC_iStore_bh_iu, [InstrStage<1, [V6_Pipe]>], [2, 2, 1]>,
 151   //
 152   // Register offset with update
 153   InstrItinData<IIC_iStore_ru,   [InstrStage<1, [V6_Pipe]>], [2, 2, 1, 1]>,
 154   InstrItinData<IIC_iStore_bh_ru,[InstrStage<1, [V6_Pipe]>], [2, 2, 1, 1]>,
 155   InstrItinData<IIC_iStore_d_ru, [InstrStage<1, [V6_Pipe]>], [2, 2, 1, 1]>,
 156   //
 157   // Scaled register offset with update, issues over 2 cycles
 158   InstrItinData<IIC_iStore_siu,   [InstrStage<2, [V6_Pipe]>], [2, 2, 2, 1]>,
 159   InstrItinData<IIC_iStore_bh_siu,[InstrStage<2, [V6_Pipe]>], [2, 2, 2, 1]>,
 160   //
 161   // Store multiple
 162   InstrItinData<IIC_iStorem   , [InstrStage<3, [V6_Pipe]>]>,
 163
 164   // Branch
 165   //
 166   // no delay slots, so the latency of a branch is unimportant
 167   InstrItinData<IIC_Br      , [InstrStage<1, [V6_Pipe]>]>,
 168
 169   // VFP
 170   // Issue through integer pipeline, and execute in NEON unit. We assume
 171   // RunFast mode so that NFP pipeline is used for single-precision when
 172   // possible.
 173   //
 174   // FP Special Register to Integer Register File Move
 175   InstrItinData<IIC_fpSTAT , [InstrStage<1, [V6_Pipe]>], [3]>,
 176   //
 177   // Single-precision FP Unary
 178   InstrItinData<IIC_fpUNA32 , [InstrStage<1, [V6_Pipe]>], [5, 2]>,
 179   //
 180   // Double-precision FP Unary
 181   InstrItinData<IIC_fpUNA64 , [InstrStage<1, [V6_Pipe]>], [5, 2]>,
 182   //
 183   // Single-precision FP Compare
 184   InstrItinData<IIC_fpCMP32 , [InstrStage<1, [V6_Pipe]>], [2, 2]>,
 185   //
 186   // Double-precision FP Compare
 187   InstrItinData<IIC_fpCMP64 , [InstrStage<1, [V6_Pipe]>], [2, 2]>,
 188   //
 189   // Single to Double FP Convert
 190   InstrItinData<IIC_fpCVTSD , [InstrStage<1, [V6_Pipe]>], [5, 2]>,
 191   //
 192   // Double to Single FP Convert
 193   InstrItinData<IIC_fpCVTDS , [InstrStage<1, [V6_Pipe]>], [5, 2]>,
 194   //
 195   // Single-Precision FP to Integer Convert
 196   InstrItinData<IIC_fpCVTSI , [InstrStage<1, [V6_Pipe]>], [9, 2]>,
 197   //
 198   // Double-Precision FP to Integer Convert
 199   InstrItinData<IIC_fpCVTDI , [InstrStage<1, [V6_Pipe]>], [9, 2]>,
 200   //
 201   // Integer to Single-Precision FP Convert
 202   InstrItinData<IIC_fpCVTIS , [InstrStage<1, [V6_Pipe]>], [9, 2]>,
 203   //
 204   // Integer to Double-Precision FP Convert
 205   InstrItinData<IIC_fpCVTID , [InstrStage<1, [V6_Pipe]>], [9, 2]>,
 206   //
 207   // Single-precision FP ALU
 208   InstrItinData<IIC_fpALU32 , [InstrStage<1, [V6_Pipe]>], [9, 2, 2]>,
 209   //
 210   // Double-precision FP ALU
 211   InstrItinData<IIC_fpALU64 , [InstrStage<1, [V6_Pipe]>], [9, 2, 2]>,
 212   //
 213   // Single-precision FP Multiply
 214   InstrItinData<IIC_fpMUL32 , [InstrStage<1, [V6_Pipe]>], [9, 2, 2]>,
 215   //
 216   // Double-precision FP Multiply
 217   InstrItinData<IIC_fpMUL64 , [InstrStage<2, [V6_Pipe]>], [9, 2, 2]>,
 218   //
 219   // Single-precision FP MAC
 220   InstrItinData<IIC_fpMAC32 , [InstrStage<1, [V6_Pipe]>], [9, 2, 2, 2]>,
 221   //
 222   // Double-precision FP MAC
 223   InstrItinData<IIC_fpMAC64 , [InstrStage<2, [V6_Pipe]>], [9, 2, 2, 2]>,
 224   //
 225   // Single-precision FP DIV
 226   InstrItinData<IIC_fpDIV32 , [InstrStage<15, [V6_Pipe]>], [20, 2, 2]>,
 227   //
 228   // Double-precision FP DIV
 229   InstrItinData<IIC_fpDIV64 , [InstrStage<29, [V6_Pipe]>], [34, 2, 2]>,
 230   //
 231   // Single-precision FP SQRT
 232   InstrItinData<IIC_fpSQRT32 , [InstrStage<15, [V6_Pipe]>], [20, 2, 2]>,
 233   //
 234   // Double-precision FP SQRT
 235   InstrItinData<IIC_fpSQRT64 , [InstrStage<29, [V6_Pipe]>], [34, 2, 2]>,
 236   //
 237   // Single-precision FP Load
 238   InstrItinData<IIC_fpLoad32 , [InstrStage<1, [V6_Pipe]>], [5, 2, 2]>,
 239   //
 240   // Double-precision FP Load
 241   InstrItinData<IIC_fpLoad64 , [InstrStage<1, [V6_Pipe]>], [5, 2, 2]>,
 242   //
 243   // FP Load Multiple
 244   InstrItinData<IIC_fpLoadm , [InstrStage<3, [V6_Pipe]>]>,
 245   //
 246   // Single-precision FP Store
 247   InstrItinData<IIC_fpStore32 , [InstrStage<1, [V6_Pipe]>], [2, 2, 2]>,
 248   //
 249   // Double-precision FP Store
 250   // use FU_Issue to enforce the 1 load/store per cycle limit
 251   InstrItinData<IIC_fpStore64 , [InstrStage<1, [V6_Pipe]>], [2, 2, 2]>,
 252   //
 253   // FP Store Multiple
 254   InstrItinData<IIC_fpStorem , [InstrStage<3, [V6_Pipe]>]>
 255 ]>;