lib/Target/ARM/ARMRegisterInfo.td

   1 //===- ARMRegisterInfo.td - ARM Register defs -------------------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 //  Declarations that describe the ARM register file
  12 //===----------------------------------------------------------------------===//
  13
  14 // Registers are identified with 4-bit ID numbers.
  15 class ARMReg<bits<4> num, string n, list<Register> subregs = []> : Register<n> {
  16   field bits<4> Num;
  17   let Namespace = "ARM";
  18   let SubRegs = subregs;
  19 }
  20
  21 class ARMFReg<bits<6> num, string n> : Register<n> {
  22   field bits<6> Num;
  23   let Namespace = "ARM";
  24 }
  25
  26 // Subregister indices.
  27 let Namespace = "ARM" in {
  28 // Note: Code depends on these having consecutive numbers.
  29 def ssub_0 : SubRegIndex;
  30 def ssub_1 : SubRegIndex;
  31 def ssub_2 : SubRegIndex;
  32 def ssub_3 : SubRegIndex;
  33
  34 def dsub_0 : SubRegIndex;
  35 def dsub_1 : SubRegIndex;
  36 def dsub_2 : SubRegIndex;
  37 def dsub_3 : SubRegIndex;
  38 def dsub_4 : SubRegIndex;
  39 def dsub_5 : SubRegIndex;
  40 def dsub_6 : SubRegIndex;
  41 def dsub_7 : SubRegIndex;
  42
  43 def qsub_0 : SubRegIndex;
  44 def qsub_1 : SubRegIndex;
  45 def qsub_2 : SubRegIndex;
  46 def qsub_3 : SubRegIndex;
  47
  48 def qqsub_0 : SubRegIndex;
  49 def qqsub_1 : SubRegIndex;
  50 }
  51
  52 // Integer registers
  53 def R0  : ARMReg< 0, "r0">,  DwarfRegNum<[0]>;
  54 def R1  : ARMReg< 1, "r1">,  DwarfRegNum<[1]>;
  55 def R2  : ARMReg< 2, "r2">,  DwarfRegNum<[2]>;
  56 def R3  : ARMReg< 3, "r3">,  DwarfRegNum<[3]>;
  57 def R4  : ARMReg< 4, "r4">,  DwarfRegNum<[4]>;
  58 def R5  : ARMReg< 5, "r5">,  DwarfRegNum<[5]>;
  59 def R6  : ARMReg< 6, "r6">,  DwarfRegNum<[6]>;
  60 def R7  : ARMReg< 7, "r7">,  DwarfRegNum<[7]>;
  61 def R8  : ARMReg< 8, "r8">,  DwarfRegNum<[8]>;
  62 def R9  : ARMReg< 9, "r9">,  DwarfRegNum<[9]>;
  63 def R10 : ARMReg<10, "r10">, DwarfRegNum<[10]>;
  64 def R11 : ARMReg<11, "r11">, DwarfRegNum<[11]>;
  65 def R12 : ARMReg<12, "r12">, DwarfRegNum<[12]>;
  66 def SP  : ARMReg<13, "sp">,  DwarfRegNum<[13]>;
  67 def LR  : ARMReg<14, "lr">,  DwarfRegNum<[14]>;
  68 def PC  : ARMReg<15, "pc">,  DwarfRegNum<[15]>;
  69
  70 // Float registers
  71 def S0  : ARMFReg< 0, "s0">;  def S1  : ARMFReg< 1, "s1">;
  72 def S2  : ARMFReg< 2, "s2">;  def S3  : ARMFReg< 3, "s3">;
  73 def S4  : ARMFReg< 4, "s4">;  def S5  : ARMFReg< 5, "s5">;
  74 def S6  : ARMFReg< 6, "s6">;  def S7  : ARMFReg< 7, "s7">;
  75 def S8  : ARMFReg< 8, "s8">;  def S9  : ARMFReg< 9, "s9">;
  76 def S10 : ARMFReg<10, "s10">; def S11 : ARMFReg<11, "s11">;
  77 def S12 : ARMFReg<12, "s12">; def S13 : ARMFReg<13, "s13">;
  78 def S14 : ARMFReg<14, "s14">; def S15 : ARMFReg<15, "s15">;
  79 def S16 : ARMFReg<16, "s16">; def S17 : ARMFReg<17, "s17">;
  80 def S18 : ARMFReg<18, "s18">; def S19 : ARMFReg<19, "s19">;
  81 def S20 : ARMFReg<20, "s20">; def S21 : ARMFReg<21, "s21">;
  82 def S22 : ARMFReg<22, "s22">; def S23 : ARMFReg<23, "s23">;
  83 def S24 : ARMFReg<24, "s24">; def S25 : ARMFReg<25, "s25">;
  84 def S26 : ARMFReg<26, "s26">; def S27 : ARMFReg<27, "s27">;
  85 def S28 : ARMFReg<28, "s28">; def S29 : ARMFReg<29, "s29">;
  86 def S30 : ARMFReg<30, "s30">; def S31 : ARMFReg<31, "s31">;
  87
  88 // Aliases of the F* registers used to hold 64-bit fp values (doubles)
  89 let SubRegIndices = [ssub_0, ssub_1] in {
  90 def D0  : ARMReg< 0,  "d0", [S0,   S1]>;
  91 def D1  : ARMReg< 1,  "d1", [S2,   S3]>;
  92 def D2  : ARMReg< 2,  "d2", [S4,   S5]>;
  93 def D3  : ARMReg< 3,  "d3", [S6,   S7]>;
  94 def D4  : ARMReg< 4,  "d4", [S8,   S9]>;
  95 def D5  : ARMReg< 5,  "d5", [S10, S11]>;
  96 def D6  : ARMReg< 6,  "d6", [S12, S13]>;
  97 def D7  : ARMReg< 7,  "d7", [S14, S15]>;
  98 def D8  : ARMReg< 8,  "d8", [S16, S17]>;
  99 def D9  : ARMReg< 9,  "d9", [S18, S19]>;
 100 def D10 : ARMReg<10, "d10", [S20, S21]>;
 101 def D11 : ARMReg<11, "d11", [S22, S23]>;
 102 def D12 : ARMReg<12, "d12", [S24, S25]>;
 103 def D13 : ARMReg<13, "d13", [S26, S27]>;
 104 def D14 : ARMReg<14, "d14", [S28, S29]>;
 105 def D15 : ARMReg<15, "d15", [S30, S31]>;
 106 }
 107
 108 // VFP3 defines 16 additional double registers
 109 def D16 : ARMFReg<16, "d16">; def D17 : ARMFReg<17, "d17">;
 110 def D18 : ARMFReg<18, "d18">; def D19 : ARMFReg<19, "d19">;
 111 def D20 : ARMFReg<20, "d20">; def D21 : ARMFReg<21, "d21">;
 112 def D22 : ARMFReg<22, "d22">; def D23 : ARMFReg<23, "d23">;
 113 def D24 : ARMFReg<24, "d24">; def D25 : ARMFReg<25, "d25">;
 114 def D26 : ARMFReg<26, "d26">; def D27 : ARMFReg<27, "d27">;
 115 def D28 : ARMFReg<28, "d28">; def D29 : ARMFReg<29, "d29">;
 116 def D30 : ARMFReg<30, "d30">; def D31 : ARMFReg<31, "d31">;
 117
 118 // Advanced SIMD (NEON) defines 16 quad-word aliases
 119 let SubRegIndices = [dsub_0, dsub_1],
 120  CompositeIndices = [(ssub_2 dsub_1, ssub_0),
 121                      (ssub_3 dsub_1, ssub_1)] in {
 122 def Q0  : ARMReg< 0,  "q0", [D0,   D1]>;
 123 def Q1  : ARMReg< 1,  "q1", [D2,   D3]>;
 124 def Q2  : ARMReg< 2,  "q2", [D4,   D5]>;
 125 def Q3  : ARMReg< 3,  "q3", [D6,   D7]>;
 126 def Q4  : ARMReg< 4,  "q4", [D8,   D9]>;
 127 def Q5  : ARMReg< 5,  "q5", [D10, D11]>;
 128 def Q6  : ARMReg< 6,  "q6", [D12, D13]>;
 129 def Q7  : ARMReg< 7,  "q7", [D14, D15]>;
 130 }
 131 let SubRegIndices = [dsub_0, dsub_1] in {
 132 def Q8  : ARMReg< 8,  "q8", [D16, D17]>;
 133 def Q9  : ARMReg< 9,  "q9", [D18, D19]>;
 134 def Q10 : ARMReg<10, "q10", [D20, D21]>;
 135 def Q11 : ARMReg<11, "q11", [D22, D23]>;
 136 def Q12 : ARMReg<12, "q12", [D24, D25]>;
 137 def Q13 : ARMReg<13, "q13", [D26, D27]>;
 138 def Q14 : ARMReg<14, "q14", [D28, D29]>;
 139 def Q15 : ARMReg<15, "q15", [D30, D31]>;
 140 }
 141
 142 // Pseudo 256-bit registers to represent pairs of Q registers. These should
 143 // never be present in the emitted code.
 144 // These are used for NEON load / store instructions, e.g. vld4, vst3.
 145 // NOTE: It's possible to define more QQ registers since technical the
 146 // starting D register number doesn't have to be multiple of 4. e.g.
 147 // D1, D2, D3, D4 would be a legal quad. But that would make the sub-register
 148 // stuffs very messy.
 149 let SubRegIndices = [qsub_0, qsub_1],
 150  CompositeIndices = [(dsub_2 qsub_1, dsub_0),
 151                      (dsub_3 qsub_1, dsub_1)] in {
 152 def QQ0 : ARMReg<0, "qq0", [Q0,  Q1]>;
 153 def QQ1 : ARMReg<1, "qq1", [Q2,  Q3]>;
 154 def QQ2 : ARMReg<2, "qq2", [Q4,  Q5]>;
 155 def QQ3 : ARMReg<3, "qq3", [Q6,  Q7]>;
 156 def QQ4 : ARMReg<4, "qq4", [Q8,  Q9]>;
 157 def QQ5 : ARMReg<5, "qq5", [Q10, Q11]>;
 158 def QQ6 : ARMReg<6, "qq6", [Q12, Q13]>;
 159 def QQ7 : ARMReg<7, "qq7", [Q14, Q15]>;
 160 }
 161
 162 // Pseudo 512-bit registers to represent four consecutive Q registers.
 163 let SubRegIndices = [qqsub_0, qqsub_1],
 164  CompositeIndices = [(qsub_2 qqsub_1, qsub_0),
 165                      (qsub_3 qqsub_1, qsub_1),
 166                      (dsub_4 qqsub_1, dsub_0),
 167                      (dsub_5 qqsub_1, dsub_1),
 168                      (dsub_6 qqsub_1, dsub_2),
 169                      (dsub_7 qqsub_1, dsub_3)] in {
 170 def QQQQ0 : ARMReg<0, "qqqq0", [QQ0, QQ1]>;
 171 def QQQQ1 : ARMReg<1, "qqqq1", [QQ2, QQ3]>;
 172 def QQQQ2 : ARMReg<2, "qqqq2", [QQ4, QQ5]>;
 173 def QQQQ3 : ARMReg<3, "qqqq3", [QQ6, QQ7]>;
 174 }
 175
 176 // Current Program Status Register.
 177 def CPSR  : ARMReg<0, "cpsr">;
 178
 179 def FPSCR : ARMReg<1, "fpscr">;
 180
 181 // Register classes.
 182 //
 183 // pc  == Program Counter
 184 // lr  == Link Register
 185 // sp  == Stack Pointer
 186 // r12 == ip (scratch)
 187 // r7  == Frame Pointer (thumb-style backtraces)
 188 // r9  == May be reserved as Thread Register
 189 // r11 == Frame Pointer (arm-style backtraces)
 190 // r10 == Stack Limit
 191 //
 192 def GPR : RegisterClass<"ARM", [i32], 32, [R0, R1, R2, R3, R4, R5, R6,
 193                                            R7, R8, R9, R10, R11, R12,
 194                                            SP, LR, PC]> {
 195   let MethodProtos = [{
 196     iterator allocation_order_begin(const MachineFunction &MF) const;
 197     iterator allocation_order_end(const MachineFunction &MF) const;
 198   }];
 199   let MethodBodies = [{
 200     // FP is R11, R9 is available.
 201     static const unsigned ARM_GPR_AO_1[] = {
 202       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 203       ARM::R12,ARM::LR,
 204       ARM::R4, ARM::R5, ARM::R6, ARM::R7,
 205       ARM::R8, ARM::R9, ARM::R10,
 206       ARM::R11 };
 207     // FP is R11, R9 is not available.
 208     static const unsigned ARM_GPR_AO_2[] = {
 209       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 210       ARM::R12,ARM::LR,
 211       ARM::R4, ARM::R5, ARM::R6, ARM::R7,
 212       ARM::R8, ARM::R10,
 213       ARM::R11 };
 214     // FP is R7, R9 is available as non-callee-saved register.
 215     // This is used by Darwin.
 216     static const unsigned ARM_GPR_AO_3[] = {
 217       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 218       ARM::R9, ARM::R12,ARM::LR,
 219       ARM::R4, ARM::R5, ARM::R6,
 220       ARM::R8, ARM::R10,ARM::R11,ARM::R7 };
 221     // FP is R7, R9 is not available.
 222     static const unsigned ARM_GPR_AO_4[] = {
 223       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 224       ARM::R12,ARM::LR,
 225       ARM::R4, ARM::R5, ARM::R6,
 226       ARM::R8, ARM::R10,ARM::R11,
 227       ARM::R7 };
 228     // FP is R7, R9 is available as callee-saved register.
 229     // This is used by non-Darwin platform in Thumb mode.
 230     static const unsigned ARM_GPR_AO_5[] = {
 231       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 232       ARM::R12,ARM::LR,
 233       ARM::R4, ARM::R5, ARM::R6,
 234       ARM::R8, ARM::R9, ARM::R10,ARM::R11,ARM::R7 };
 235
 236     // For Thumb1 mode, we don't want to allocate hi regs at all, as we
 237     // don't know how to spill them. If we make our prologue/epilogue code
 238     // smarter at some point, we can go back to using the above allocation
 239     // orders for the Thumb1 instructions that know how to use hi regs.
 240     static const unsigned THUMB_GPR_AO[] = {
 241       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 242       ARM::R4, ARM::R5, ARM::R6, ARM::R7 };
 243
 244     GPRClass::iterator
 245     GPRClass::allocation_order_begin(const MachineFunction &MF) const {
 246       const TargetMachine &TM = MF.getTarget();
 247       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 248       if (Subtarget.isThumb1Only())
 249         return THUMB_GPR_AO;
 250       if (Subtarget.isTargetDarwin()) {
 251         if (Subtarget.isR9Reserved())
 252           return ARM_GPR_AO_4;
 253         else
 254           return ARM_GPR_AO_3;
 255       } else {
 256         if (Subtarget.isR9Reserved())
 257           return ARM_GPR_AO_2;
 258         else if (Subtarget.isThumb())
 259           return ARM_GPR_AO_5;
 260         else
 261           return ARM_GPR_AO_1;
 262       }
 263     }
 264
 265     GPRClass::iterator
 266     GPRClass::allocation_order_end(const MachineFunction &MF) const {
 267       const TargetMachine &TM = MF.getTarget();
 268       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 269       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 270       GPRClass::iterator I;
 271
 272       if (Subtarget.isThumb1Only()) {
 273         I = THUMB_GPR_AO + (sizeof(THUMB_GPR_AO)/sizeof(unsigned));
 274         // Mac OS X requires FP not to be clobbered for backtracing purpose.
 275         return (Subtarget.isTargetDarwin() || RI->hasFP(MF)) ? I-1 : I;
 276       }
 277
 278       if (Subtarget.isTargetDarwin()) {
 279         if (Subtarget.isR9Reserved())
 280           I = ARM_GPR_AO_4 + (sizeof(ARM_GPR_AO_4)/sizeof(unsigned));
 281         else
 282           I = ARM_GPR_AO_3 + (sizeof(ARM_GPR_AO_3)/sizeof(unsigned));
 283       } else {
 284         if (Subtarget.isR9Reserved())
 285           I = ARM_GPR_AO_2 + (sizeof(ARM_GPR_AO_2)/sizeof(unsigned));
 286         else if (Subtarget.isThumb())
 287           I = ARM_GPR_AO_5 + (sizeof(ARM_GPR_AO_5)/sizeof(unsigned));
 288         else
 289           I = ARM_GPR_AO_1 + (sizeof(ARM_GPR_AO_1)/sizeof(unsigned));
 290       }
 291
 292       // Mac OS X requires FP not to be clobbered for backtracing purpose.
 293       return (Subtarget.isTargetDarwin() || RI->hasFP(MF)) ? I-1 : I;
 294     }
 295   }];
 296 }
 297
 298 // Thumb registers are R0-R7 normally. Some instructions can still use
 299 // the general GPR register class above (MOV, e.g.)
 300 def tGPR : RegisterClass<"ARM", [i32], 32, [R0, R1, R2, R3, R4, R5, R6, R7]> {
 301   let MethodProtos = [{
 302     iterator allocation_order_begin(const MachineFunction &MF) const;
 303     iterator allocation_order_end(const MachineFunction &MF) const;
 304   }];
 305   let MethodBodies = [{
 306     static const unsigned THUMB_tGPR_AO[] = {
 307       ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 308       ARM::R4, ARM::R5, ARM::R6, ARM::R7 };
 309
 310     // FP is R7, only low registers available.
 311     tGPRClass::iterator
 312     tGPRClass::allocation_order_begin(const MachineFunction &MF) const {
 313       return THUMB_tGPR_AO;
 314     }
 315
 316     tGPRClass::iterator
 317     tGPRClass::allocation_order_end(const MachineFunction &MF) const {
 318       const TargetMachine &TM = MF.getTarget();
 319       const TargetRegisterInfo *RI = TM.getRegisterInfo();
 320       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 321       tGPRClass::iterator I =
 322         THUMB_tGPR_AO + (sizeof(THUMB_tGPR_AO)/sizeof(unsigned));
 323       // Mac OS X requires FP not to be clobbered for backtracing purpose.
 324       return (Subtarget.isTargetDarwin() || RI->hasFP(MF)) ? I-1 : I;
 325     }
 326   }];
 327 }
 328
 329 // Scalar single precision floating point register class..
 330 def SPR : RegisterClass<"ARM", [f32], 32, [S0, S1, S2, S3, S4, S5, S6, S7, S8,
 331   S9, S10, S11, S12, S13, S14, S15, S16, S17, S18, S19, S20, S21, S22,
 332   S23, S24, S25, S26, S27, S28, S29, S30, S31]>;
 333
 334 // Subset of SPR which can be used as a source of NEON scalars for 16-bit
 335 // operations
 336 def SPR_8 : RegisterClass<"ARM", [f32], 32,
 337                           [S0, S1,  S2,  S3,  S4,  S5,  S6,  S7,
 338                            S8, S9, S10, S11, S12, S13, S14, S15]>;
 339
 340 // Scalar double precision floating point / generic 64-bit vector register
 341 // class.
 342 // ARM requires only word alignment for double. It's more performant if it
 343 // is double-word alignment though.
 344 def DPR : RegisterClass<"ARM", [f64, v8i8, v4i16, v2i32, v1i64, v2f32], 64,
 345                         [D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 346                          D8,  D9,  D10, D11, D12, D13, D14, D15,
 347                          D16, D17, D18, D19, D20, D21, D22, D23,
 348                          D24, D25, D26, D27, D28, D29, D30, D31]> {
 349   let MethodProtos = [{
 350     iterator allocation_order_begin(const MachineFunction &MF) const;
 351     iterator allocation_order_end(const MachineFunction &MF) const;
 352   }];
 353   let MethodBodies = [{
 354     // VFP2
 355     static const unsigned ARM_DPR_VFP2[] = {
 356       ARM::D0,  ARM::D1,  ARM::D2,  ARM::D3,
 357       ARM::D4,  ARM::D5,  ARM::D6,  ARM::D7,
 358       ARM::D8,  ARM::D9,  ARM::D10, ARM::D11,
 359       ARM::D12, ARM::D13, ARM::D14, ARM::D15 };
 360     // VFP3
 361     static const unsigned ARM_DPR_VFP3[] = {
 362       ARM::D0,  ARM::D1,  ARM::D2,  ARM::D3,
 363       ARM::D4,  ARM::D5,  ARM::D6,  ARM::D7,
 364       ARM::D8,  ARM::D9,  ARM::D10, ARM::D11,
 365       ARM::D12, ARM::D13, ARM::D14, ARM::D15,
 366       ARM::D16, ARM::D17, ARM::D18, ARM::D19,
 367       ARM::D20, ARM::D21, ARM::D22, ARM::D23,
 368       ARM::D24, ARM::D25, ARM::D26, ARM::D27,
 369       ARM::D28, ARM::D29, ARM::D30, ARM::D31 };
 370     DPRClass::iterator
 371     DPRClass::allocation_order_begin(const MachineFunction &MF) const {
 372       const TargetMachine &TM = MF.getTarget();
 373       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 374       if (Subtarget.hasVFP3())
 375         return ARM_DPR_VFP3;
 376       return ARM_DPR_VFP2;
 377     }
 378
 379     DPRClass::iterator
 380     DPRClass::allocation_order_end(const MachineFunction &MF) const {
 381       const TargetMachine &TM = MF.getTarget();
 382       const ARMSubtarget &Subtarget = TM.getSubtarget<ARMSubtarget>();
 383       if (Subtarget.hasVFP3())
 384         return ARM_DPR_VFP3 + (sizeof(ARM_DPR_VFP3)/sizeof(unsigned));
 385       else
 386         return ARM_DPR_VFP2 + (sizeof(ARM_DPR_VFP2)/sizeof(unsigned));
 387     }
 388   }];
 389 }
 390
 391 // Subset of DPR that are accessible with VFP2 (and so that also have
 392 // 32-bit SPR subregs).
 393 def DPR_VFP2 : RegisterClass<"ARM", [f64, v8i8, v4i16, v2i32, v1i64, v2f32], 64,
 394                              [D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 395                               D8,  D9,  D10, D11, D12, D13, D14, D15]> {
 396   let SubRegClasses = [(SPR ssub_0, ssub_1)];
 397 }
 398
 399 // Subset of DPR which can be used as a source of NEON scalars for 16-bit
 400 // operations
 401 def DPR_8 : RegisterClass<"ARM", [f64, v8i8, v4i16, v2i32, v1i64, v2f32], 64,
 402                           [D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7]> {
 403   let SubRegClasses = [(SPR_8 ssub_0, ssub_1)];
 404 }
 405
 406 // Generic 128-bit vector register class.
 407 def QPR : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64], 128,
 408                         [Q0,  Q1,  Q2,  Q3,  Q4,  Q5,  Q6,  Q7,
 409                          Q8,  Q9,  Q10, Q11, Q12, Q13, Q14, Q15]> {
 410   let SubRegClasses = [(DPR dsub_0, dsub_1)];
 411 }
 412
 413 // Subset of QPR that have 32-bit SPR subregs.
 414 def QPR_VFP2 : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64],
 415                              128,
 416                              [Q0,  Q1,  Q2,  Q3,  Q4,  Q5,  Q6,  Q7]> {
 417   let SubRegClasses = [(SPR      ssub_0, ssub_1, ssub_2, ssub_3),
 418                        (DPR_VFP2 dsub_0, dsub_1)];
 419 }
 420
 421 // Subset of QPR that have DPR_8 and SPR_8 subregs.
 422 def QPR_8 : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64],
 423                            128,
 424                            [Q0,  Q1,  Q2,  Q3]> {
 425   let SubRegClasses = [(SPR_8 ssub_0, ssub_1, ssub_2, ssub_3),
 426                        (DPR_8 dsub_0, dsub_1)];
 427 }
 428
 429 // Pseudo 256-bit vector register class to model pairs of Q registers
 430 // (4 consecutive D registers).
 431 def QQPR : RegisterClass<"ARM", [v4i64],
 432                          256,
 433                          [QQ0, QQ1, QQ2, QQ3, QQ4, QQ5, QQ6, QQ7]> {
 434   let SubRegClasses = [(DPR dsub_0, dsub_1, dsub_2, dsub_3),
 435                        (QPR qsub_0, qsub_1)];
 436 }
 437
 438 // Subset of QQPR that have 32-bit SPR subregs.
 439 def QQPR_VFP2 : RegisterClass<"ARM", [v4i64],
 440                               256,
 441                               [QQ0, QQ1, QQ2, QQ3]> {
 442   let SubRegClasses = [(SPR      ssub_0, ssub_1, ssub_2, ssub_3),
 443                        (DPR_VFP2 dsub_0, dsub_1, dsub_2, dsub_3),
 444                        (QPR_VFP2 qsub_0, qsub_1)];
 445
 446 }
 447
 448 // Pseudo 512-bit vector register class to model 4 consecutive Q registers
 449 // (8 consecutive D registers).
 450 def QQQQPR : RegisterClass<"ARM", [v8i64],
 451                          256,
 452                          [QQQQ0, QQQQ1, QQQQ2, QQQQ3]> {
 453   let SubRegClasses = [(DPR dsub_0, dsub_1, dsub_2, dsub_3,
 454                             dsub_4, dsub_5, dsub_6, dsub_7),
 455                        (QPR qsub_0, qsub_1, qsub_2, qsub_3)];
 456 }
 457
 458 // Condition code registers.
 459 def CCR : RegisterClass<"ARM", [i32], 32, [CPSR]>;
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