lib/Target/ARM/ARMRegisterInfo.cpp

   1 //===- ARMRegisterInfo.cpp - ARM Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the ARM implementation of the TargetRegisterInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARM.h"
  15 #include "ARMAddressingModes.h"
  16 #include "ARMInstrInfo.h"
  17 #include "ARMMachineFunctionInfo.h"
  18 #include "ARMRegisterInfo.h"
  19 #include "ARMSubtarget.h"
  20 #include "llvm/Constants.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/CodeGen/MachineConstantPool.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineLocation.h"
  27 #include "llvm/CodeGen/MachineRegisterInfo.h"
  28 #include "llvm/CodeGen/RegisterScavenging.h"
  29 #include "llvm/Target/TargetFrameInfo.h"
  30 #include "llvm/Target/TargetMachine.h"
  31 #include "llvm/Target/TargetOptions.h"
  32 #include "llvm/ADT/BitVector.h"
  33 #include "llvm/ADT/SmallVector.h"
  34 #include "llvm/ADT/STLExtras.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include <algorithm>
  37 using namespace llvm;
  38
  39 static cl::opt<bool> ThumbRegScavenging("enable-thumb-reg-scavenging",
  40                                cl::Hidden,
  41                                cl::desc("Enable register scavenging on Thumb"));
  42
  43 unsigned ARMRegisterInfo::getRegisterNumbering(unsigned RegEnum) {
  44   using namespace ARM;
  45   switch (RegEnum) {
  46   case R0:  case S0:  case D0:  return 0;
  47   case R1:  case S1:  case D1:  return 1;
  48   case R2:  case S2:  case D2:  return 2;
  49   case R3:  case S3:  case D3:  return 3;
  50   case R4:  case S4:  case D4:  return 4;
  51   case R5:  case S5:  case D5:  return 5;
  52   case R6:  case S6:  case D6:  return 6;
  53   case R7:  case S7:  case D7:  return 7;
  54   case R8:  case S8:  case D8:  return 8;
  55   case R9:  case S9:  case D9:  return 9;
  56   case R10: case S10: case D10: return 10;
  57   case R11: case S11: case D11: return 11;
  58   case R12: case S12: case D12: return 12;
  59   case SP:  case S13: case D13: return 13;
  60   case LR:  case S14: case D14: return 14;
  61   case PC:  case S15: case D15: return 15;
  62   case S16: return 16;
  63   case S17: return 17;
  64   case S18: return 18;
  65   case S19: return 19;
  66   case S20: return 20;
  67   case S21: return 21;
  68   case S22: return 22;
  69   case S23: return 23;
  70   case S24: return 24;
  71   case S25: return 25;
  72   case S26: return 26;
  73   case S27: return 27;
  74   case S28: return 28;
  75   case S29: return 29;
  76   case S30: return 30;
  77   case S31: return 31;
  78   default:
  79     assert(0 && "Unknown ARM register!");
  80     abort();
  81   }
  82 }
  83
  84 unsigned ARMRegisterInfo::getRegisterNumbering(unsigned RegEnum,
  85                                                bool &isSPVFP) {
  86   isSPVFP = false;
  87
  88   using namespace ARM;
  89   switch (RegEnum) {
  90   default:
  91     assert(0 && "Unknown ARM register!");
  92     abort();
  93   case R0:  case D0:  return 0;
  94   case R1:  case D1:  return 1;
  95   case R2:  case D2:  return 2;
  96   case R3:  case D3:  return 3;
  97   case R4:  case D4:  return 4;
  98   case R5:  case D5:  return 5;
  99   case R6:  case D6:  return 6;
 100   case R7:  case D7:  return 7;
 101   case R8:  case D8:  return 8;
 102   case R9:  case D9:  return 9;
 103   case R10: case D10: return 10;
 104   case R11: case D11: return 11;
 105   case R12: case D12: return 12;
 106   case SP:  case D13: return 13;
 107   case LR:  case D14: return 14;
 108   case PC:  case D15: return 15;
 109
 110   case S0: case S1: case S2: case S3:
 111   case S4: case S5: case S6: case S7:
 112   case S8: case S9: case S10: case S11:
 113   case S12: case S13: case S14: case S15:
 114   case S16: case S17: case S18: case S19:
 115   case S20: case S21: case S22: case S23:
 116   case S24: case S25: case S26: case S27:
 117   case S28: case S29: case S30: case S31:  {
 118     isSPVFP = true;
 119     switch (RegEnum) {
 120     default: return 0; // Avoid compile time warning.
 121     case S0: return 0;
 122     case S1: return 1;
 123     case S2: return 2;
 124     case S3: return 3;
 125     case S4: return 4;
 126     case S5: return 5;
 127     case S6: return 6;
 128     case S7: return 7;
 129     case S8: return 8;
 130     case S9: return 9;
 131     case S10: return 10;
 132     case S11: return 11;
 133     case S12: return 12;
 134     case S13: return 13;
 135     case S14: return 14;
 136     case S15: return 15;
 137     case S16: return 16;
 138     case S17: return 17;
 139     case S18: return 18;
 140     case S19: return 19;
 141     case S20: return 20;
 142     case S21: return 21;
 143     case S22: return 22;
 144     case S23: return 23;
 145     case S24: return 24;
 146     case S25: return 25;
 147     case S26: return 26;
 148     case S27: return 27;
 149     case S28: return 28;
 150     case S29: return 29;
 151     case S30: return 30;
 152     case S31: return 31;
 153     }
 154   }
 155   }
 156 }
 157
 158 ARMRegisterInfo::ARMRegisterInfo(const TargetInstrInfo &tii,
 159                                  const ARMSubtarget &sti)
 160   : ARMGenRegisterInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
 161     TII(tii), STI(sti),
 162     FramePtr((STI.isTargetDarwin() || STI.isThumb()) ? ARM::R7 : ARM::R11) {
 163 }
 164
 165 static inline
 166 const MachineInstrBuilder &AddDefaultPred(const MachineInstrBuilder &MIB) {
 167   return MIB.addImm((int64_t)ARMCC::AL).addReg(0);
 168 }
 169
 170 static inline
 171 const MachineInstrBuilder &AddDefaultCC(const MachineInstrBuilder &MIB) {
 172   return MIB.addReg(0);
 173 }
 174
 175 /// emitLoadConstPool - Emits a load from constpool to materialize the
 176 /// specified immediate.
 177 void ARMRegisterInfo::emitLoadConstPool(MachineBasicBlock &MBB,
 178                                         MachineBasicBlock::iterator &MBBI,
 179                                         unsigned DestReg, int Val,
 180                                         unsigned Pred, unsigned PredReg,
 181                                         const TargetInstrInfo *TII,
 182                                         bool isThumb,
 183                                         DebugLoc dl) const {
 184   MachineFunction &MF = *MBB.getParent();
 185   MachineConstantPool *ConstantPool = MF.getConstantPool();
 186   Constant *C = ConstantInt::get(Type::Int32Ty, Val);
 187   unsigned Idx = ConstantPool->getConstantPoolIndex(C, 4);
 188   if (isThumb)
 189     BuildMI(MBB, MBBI, dl,
 190             TII->get(ARM::tLDRcp),DestReg).addConstantPoolIndex(Idx);
 191   else
 192     BuildMI(MBB, MBBI, dl, TII->get(ARM::LDRcp), DestReg)
 193       .addConstantPoolIndex(Idx)
 194       .addReg(0).addImm(0).addImm(Pred).addReg(PredReg);
 195 }
 196
 197 /// isLowRegister - Returns true if the register is low register r0-r7.
 198 ///
 199 bool ARMRegisterInfo::isLowRegister(unsigned Reg) const {
 200   using namespace ARM;
 201   switch (Reg) {
 202   case R0:  case R1:  case R2:  case R3:
 203   case R4:  case R5:  case R6:  case R7:
 204     return true;
 205   default:
 206     return false;
 207   }
 208 }
 209
 210 const TargetRegisterClass*
 211 ARMRegisterInfo::getPhysicalRegisterRegClass(unsigned Reg, MVT VT) const {
 212   if (STI.isThumb()) {
 213     if (isLowRegister(Reg))
 214       return ARM::tGPRRegisterClass;
 215     switch (Reg) {
 216     default:
 217       break;
 218     case ARM::R8:  case ARM::R9:  case ARM::R10:  case ARM::R11:
 219     case ARM::R12: case ARM::SP:  case ARM::LR:   case ARM::PC:
 220       return ARM::GPRRegisterClass;
 221     }
 222   }
 223   return TargetRegisterInfo::getPhysicalRegisterRegClass(Reg, VT);
 224 }
 225
 226 const unsigned*
 227 ARMRegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 228   static const unsigned CalleeSavedRegs[] = {
 229     ARM::LR, ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 230     ARM::R7, ARM::R6,  ARM::R5,  ARM::R4,
 231
 232     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 233     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 234     0
 235   };
 236
 237   static const unsigned DarwinCalleeSavedRegs[] = {
 238     ARM::LR,  ARM::R7,  ARM::R6, ARM::R5, ARM::R4,
 239     ARM::R11, ARM::R10, ARM::R9, ARM::R8,
 240
 241     ARM::D15, ARM::D14, ARM::D13, ARM::D12,
 242     ARM::D11, ARM::D10, ARM::D9,  ARM::D8,
 243     0
 244   };
 245   return STI.isTargetDarwin() ? DarwinCalleeSavedRegs : CalleeSavedRegs;
 246 }
 247
 248 const TargetRegisterClass* const *
 249 ARMRegisterInfo::getCalleeSavedRegClasses(const MachineFunction *MF) const {
 250   static const TargetRegisterClass * const CalleeSavedRegClasses[] = {
 251     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 252     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 253     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 254
 255     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 256     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 257     0
 258   };
 259   static const TargetRegisterClass * const ThumbCalleeSavedRegClasses[] = {
 260     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::GPRRegClass,
 261     &ARM::GPRRegClass, &ARM::GPRRegClass, &ARM::tGPRRegClass,
 262     &ARM::tGPRRegClass,&ARM::tGPRRegClass,&ARM::tGPRRegClass,
 263
 264     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 265     &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass, &ARM::DPRRegClass,
 266     0
 267   };
 268   return STI.isThumb() ? ThumbCalleeSavedRegClasses : CalleeSavedRegClasses;
 269 }
 270
 271 BitVector ARMRegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 272   // FIXME: avoid re-calculating this everytime.
 273   BitVector Reserved(getNumRegs());
 274   Reserved.set(ARM::SP);
 275   Reserved.set(ARM::PC);
 276   if (STI.isTargetDarwin() || hasFP(MF))
 277     Reserved.set(FramePtr);
 278   // Some targets reserve R9.
 279   if (STI.isR9Reserved())
 280     Reserved.set(ARM::R9);
 281   return Reserved;
 282 }
 283
 284 bool
 285 ARMRegisterInfo::isReservedReg(const MachineFunction &MF, unsigned Reg) const {
 286   switch (Reg) {
 287   default: break;
 288   case ARM::SP:
 289   case ARM::PC:
 290     return true;
 291   case ARM::R7:
 292   case ARM::R11:
 293     if (FramePtr == Reg && (STI.isTargetDarwin() || hasFP(MF)))
 294       return true;
 295     break;
 296   case ARM::R9:
 297     return STI.isR9Reserved();
 298   }
 299
 300   return false;
 301 }
 302
 303 const TargetRegisterClass *ARMRegisterInfo::getPointerRegClass() const {
 304   return &ARM::GPRRegClass;
 305 }
 306
 307 /// getAllocationOrder - Returns the register allocation order for a specified
 308 /// register class in the form of a pair of TargetRegisterClass iterators.
 309 std::pair<TargetRegisterClass::iterator,TargetRegisterClass::iterator>
 310 ARMRegisterInfo::getAllocationOrder(const TargetRegisterClass *RC,
 311                                     unsigned HintType, unsigned HintReg,
 312                                     const MachineFunction &MF) const {
 313   // Alternative register allocation orders when favoring even / odd registers
 314   // of register pairs.
 315
 316   // No FP, R9 is available.
 317   static const unsigned GPREven1[] = {
 318     ARM::R0, ARM::R2, ARM::R4, ARM::R6, ARM::R8, ARM::R10,
 319     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R7,
 320     ARM::R9, ARM::R11
 321   };
 322   static const unsigned GPROdd1[] = {
 323     ARM::R1, ARM::R3, ARM::R5, ARM::R7, ARM::R9, ARM::R11,
 324     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6,
 325     ARM::R8, ARM::R10
 326   };
 327
 328   // FP is R7, R9 is available.
 329   static const unsigned GPREven2[] = {
 330     ARM::R0, ARM::R2, ARM::R4,          ARM::R8, ARM::R10,
 331     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R6,
 332     ARM::R9, ARM::R11
 333   };
 334   static const unsigned GPROdd2[] = {
 335     ARM::R1, ARM::R3, ARM::R5,          ARM::R9, ARM::R11,
 336     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6,
 337     ARM::R8, ARM::R10
 338   };
 339
 340   // FP is R11, R9 is available.
 341   static const unsigned GPREven3[] = {
 342     ARM::R0, ARM::R2, ARM::R4, ARM::R6, ARM::R8,
 343     ARM::R1, ARM::R3, ARM::R10,ARM::R12,ARM::LR, ARM::R5, ARM::R7,
 344     ARM::R9
 345   };
 346   static const unsigned GPROdd3[] = {
 347     ARM::R1, ARM::R3, ARM::R5, ARM::R6, ARM::R9,
 348     ARM::R0, ARM::R2, ARM::R10,ARM::R12,ARM::LR, ARM::R4, ARM::R7,
 349     ARM::R8
 350   };
 351
 352   // No FP, R9 is not available.
 353   static const unsigned GPREven4[] = {
 354     ARM::R0, ARM::R2, ARM::R4, ARM::R6,          ARM::R10,
 355     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R7, ARM::R8,
 356     ARM::R11
 357   };
 358   static const unsigned GPROdd4[] = {
 359     ARM::R1, ARM::R3, ARM::R5, ARM::R7,          ARM::R11,
 360     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6, ARM::R8,
 361     ARM::R10
 362   };
 363
 364   // FP is R7, R9 is not available.
 365   static const unsigned GPREven5[] = {
 366     ARM::R0, ARM::R2, ARM::R4,                   ARM::R10,
 367     ARM::R1, ARM::R3, ARM::R12,ARM::LR, ARM::R5, ARM::R6, ARM::R8,
 368     ARM::R11
 369   };
 370   static const unsigned GPROdd5[] = {
 371     ARM::R1, ARM::R3, ARM::R5,                   ARM::R11,
 372     ARM::R0, ARM::R2, ARM::R12,ARM::LR, ARM::R4, ARM::R6, ARM::R8,
 373     ARM::R10
 374   };
 375
 376   // FP is R11, R9 is not available.
 377   static const unsigned GPREven6[] = {
 378     ARM::R0, ARM::R2, ARM::R4, ARM::R6,
 379     ARM::R1, ARM::R3, ARM::R10,ARM::R12,ARM::LR, ARM::R5, ARM::R7, ARM::R8
 380   };
 381   static const unsigned GPROdd6[] = {
 382     ARM::R1, ARM::R3, ARM::R5, ARM::R7,
 383     ARM::R0, ARM::R2, ARM::R10,ARM::R12,ARM::LR, ARM::R4, ARM::R6, ARM::R8
 384   };
 385
 386
 387   if (HintType == ARMRI::RegPairEven) {
 388     if (isPhysicalRegister(HintReg) && getRegisterPairEven(HintReg, MF) == 0)
 389       // It's no longer possible to fulfill this hint. Return the default
 390       // allocation order.
 391       return std::make_pair(RC->allocation_order_begin(MF),
 392                             RC->allocation_order_end(MF));
 393
 394     if (!STI.isTargetDarwin() && !hasFP(MF)) {
 395       if (!STI.isR9Reserved())
 396         return std::make_pair(GPREven1,
 397                               GPREven1 + (sizeof(GPREven1)/sizeof(unsigned)));
 398       else
 399         return std::make_pair(GPREven4,
 400                               GPREven4 + (sizeof(GPREven4)/sizeof(unsigned)));
 401     } else if (FramePtr == ARM::R7) {
 402       if (!STI.isR9Reserved())
 403         return std::make_pair(GPREven2,
 404                               GPREven2 + (sizeof(GPREven2)/sizeof(unsigned)));
 405       else
 406         return std::make_pair(GPREven5,
 407                               GPREven5 + (sizeof(GPREven5)/sizeof(unsigned)));
 408     } else { // FramePtr == ARM::R11
 409       if (!STI.isR9Reserved())
 410         return std::make_pair(GPREven3,
 411                               GPREven3 + (sizeof(GPREven3)/sizeof(unsigned)));
 412       else
 413         return std::make_pair(GPREven6,
 414                               GPREven6 + (sizeof(GPREven6)/sizeof(unsigned)));
 415     }
 416   } else if (HintType == ARMRI::RegPairOdd) {
 417     if (isPhysicalRegister(HintReg) && getRegisterPairOdd(HintReg, MF) == 0)
 418       // It's no longer possible to fulfill this hint. Return the default
 419       // allocation order.
 420       return std::make_pair(RC->allocation_order_begin(MF),
 421                             RC->allocation_order_end(MF));
 422
 423     if (!STI.isTargetDarwin() && !hasFP(MF)) {
 424       if (!STI.isR9Reserved())
 425         return std::make_pair(GPROdd1,
 426                               GPROdd1 + (sizeof(GPROdd1)/sizeof(unsigned)));
 427       else
 428         return std::make_pair(GPROdd4,
 429                               GPROdd4 + (sizeof(GPROdd4)/sizeof(unsigned)));
 430     } else if (FramePtr == ARM::R7) {
 431       if (!STI.isR9Reserved())
 432         return std::make_pair(GPROdd2,
 433                               GPROdd2 + (sizeof(GPROdd2)/sizeof(unsigned)));
 434       else
 435         return std::make_pair(GPROdd5,
 436                               GPROdd5 + (sizeof(GPROdd5)/sizeof(unsigned)));
 437     } else { // FramePtr == ARM::R11
 438       if (!STI.isR9Reserved())
 439         return std::make_pair(GPROdd3,
 440                               GPROdd3 + (sizeof(GPROdd3)/sizeof(unsigned)));
 441       else
 442         return std::make_pair(GPROdd6,
 443                               GPROdd6 + (sizeof(GPROdd6)/sizeof(unsigned)));
 444     }
 445   }
 446   return std::make_pair(RC->allocation_order_begin(MF),
 447                         RC->allocation_order_end(MF));
 448 }
 449
 450 /// ResolveRegAllocHint - Resolves the specified register allocation hint
 451 /// to a physical register. Returns the physical register if it is successful.
 452 unsigned
 453 ARMRegisterInfo::ResolveRegAllocHint(unsigned Type, unsigned Reg,
 454                                      const MachineFunction &MF) const {
 455   if (Reg == 0 || !isPhysicalRegister(Reg))
 456     return 0;
 457   if (Type == 0)
 458     return Reg;
 459   else if (Type == (unsigned)ARMRI::RegPairOdd)
 460     // Odd register.
 461     return getRegisterPairOdd(Reg, MF);
 462   else if (Type == (unsigned)ARMRI::RegPairEven)
 463     // Even register.
 464     return getRegisterPairEven(Reg, MF);
 465   return 0;
 466 }
 467
 468 void
 469 ARMRegisterInfo::UpdateRegAllocHint(unsigned Reg, unsigned NewReg,
 470                                     MachineFunction &MF) const {
 471   MachineRegisterInfo *MRI = &MF.getRegInfo();
 472   std::pair<unsigned, unsigned> Hint = MRI->getRegAllocationHint(Reg);
 473   if ((Hint.first == (unsigned)ARMRI::RegPairOdd ||
 474        Hint.first == (unsigned)ARMRI::RegPairEven) &&
 475       Hint.second && TargetRegisterInfo::isVirtualRegister(Hint.second)) {
 476     // If 'Reg' is one of the even / odd register pair and it's now changed
 477     // (e.g. coalesced) into a different register. The other register of the
 478     // pair allocation hint must be updated to reflect the relationship
 479     // change.
 480     unsigned OtherReg = Hint.second;
 481     Hint = MRI->getRegAllocationHint(OtherReg);
 482     if (Hint.second == Reg)
 483       // Make sure the pair has not already divorced.
 484       MRI->setRegAllocationHint(OtherReg, Hint.first, NewReg);
 485   }
 486 }
 487
 488 bool
 489 ARMRegisterInfo::requiresRegisterScavenging(const MachineFunction &MF) const {
 490   const ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 491   return ThumbRegScavenging || !AFI->isThumbFunction();
 492 }
 493
 494 /// hasFP - Return true if the specified function should have a dedicated frame
 495 /// pointer register.  This is true if the function has variable sized allocas
 496 /// or if frame pointer elimination is disabled.
 497 ///
 498 bool ARMRegisterInfo::hasFP(const MachineFunction &MF) const {
 499   const MachineFrameInfo *MFI = MF.getFrameInfo();
 500   return (NoFramePointerElim ||
 501           MFI->hasVarSizedObjects() ||
 502           MFI->isFrameAddressTaken());
 503 }
 504
 505 // hasReservedCallFrame - Under normal circumstances, when a frame pointer is
 506 // not required, we reserve argument space for call sites in the function
 507 // immediately on entry to the current function. This eliminates the need for
 508 // add/sub sp brackets around call sites. Returns true if the call frame is
 509 // included as part of the stack frame.
 510 bool ARMRegisterInfo::hasReservedCallFrame(MachineFunction &MF) const {
 511   const MachineFrameInfo *FFI = MF.getFrameInfo();
 512   unsigned CFSize = FFI->getMaxCallFrameSize();
 513   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 514   // It's not always a good idea to include the call frame as part of the
 515   // stack frame. ARM (especially Thumb) has small immediate offset to
 516   // address the stack frame. So a large call frame can cause poor codegen
 517   // and may even makes it impossible to scavenge a register.
 518   if (AFI->isThumbFunction()) {
 519     if (CFSize >= ((1 << 8) - 1) * 4 / 2) // Half of imm8 * 4
 520       return false;
 521   } else {
 522     if (CFSize >= ((1 << 12) - 1) / 2)  // Half of imm12
 523       return false;
 524   }
 525   return !MF.getFrameInfo()->hasVarSizedObjects();
 526 }
 527
 528 /// emitARMRegPlusImmediate - Emits a series of instructions to materialize
 529 /// a destreg = basereg + immediate in ARM code.
 530 static
 531 void emitARMRegPlusImmediate(MachineBasicBlock &MBB,
 532                              MachineBasicBlock::iterator &MBBI,
 533                              unsigned DestReg, unsigned BaseReg, int NumBytes,
 534                              ARMCC::CondCodes Pred, unsigned PredReg,
 535                              const TargetInstrInfo &TII,
 536                              DebugLoc dl) {
 537   bool isSub = NumBytes < 0;
 538   if (isSub) NumBytes = -NumBytes;
 539
 540   while (NumBytes) {
 541     unsigned RotAmt = ARM_AM::getSOImmValRotate(NumBytes);
 542     unsigned ThisVal = NumBytes & ARM_AM::rotr32(0xFF, RotAmt);
 543     assert(ThisVal && "Didn't extract field correctly");
 544
 545     // We will handle these bits from offset, clear them.
 546     NumBytes &= ~ThisVal;
 547
 548     // Get the properly encoded SOImmVal field.
 549     int SOImmVal = ARM_AM::getSOImmVal(ThisVal);
 550     assert(SOImmVal != -1 && "Bit extraction didn't work?");
 551
 552     // Build the new ADD / SUB.
 553     BuildMI(MBB, MBBI, dl, TII.get(isSub ? ARM::SUBri : ARM::ADDri), DestReg)
 554       .addReg(BaseReg, RegState::Kill).addImm(SOImmVal)
 555       .addImm((unsigned)Pred).addReg(PredReg).addReg(0);
 556     BaseReg = DestReg;
 557   }
 558 }
 559
 560 /// calcNumMI - Returns the number of instructions required to materialize
 561 /// the specific add / sub r, c instruction.
 562 static unsigned calcNumMI(int Opc, int ExtraOpc, unsigned Bytes,
 563                           unsigned NumBits, unsigned Scale) {
 564   unsigned NumMIs = 0;
 565   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 566
 567   if (Opc == ARM::tADDrSPi) {
 568     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 569     Bytes -= ThisVal;
 570     NumMIs++;
 571     NumBits = 8;
 572     Scale = 1;  // Followed by a number of tADDi8.
 573     Chunk = ((1 << NumBits) - 1) * Scale;
 574   }
 575
 576   NumMIs += Bytes / Chunk;
 577   if ((Bytes % Chunk) != 0)
 578     NumMIs++;
 579   if (ExtraOpc)
 580     NumMIs++;
 581   return NumMIs;
 582 }
 583
 584 /// emitThumbRegPlusImmInReg - Emits a series of instructions to materialize
 585 /// a destreg = basereg + immediate in Thumb code. Materialize the immediate
 586 /// in a register using mov / mvn sequences or load the immediate from a
 587 /// constpool entry.
 588 static
 589 void emitThumbRegPlusImmInReg(MachineBasicBlock &MBB,
 590                               MachineBasicBlock::iterator &MBBI,
 591                               unsigned DestReg, unsigned BaseReg,
 592                               int NumBytes, bool CanChangeCC,
 593                               const TargetInstrInfo &TII,
 594                               const ARMRegisterInfo& MRI,
 595                               DebugLoc dl) {
 596     bool isHigh = !MRI.isLowRegister(DestReg) ||
 597                   (BaseReg != 0 && !MRI.isLowRegister(BaseReg));
 598     bool isSub = false;
 599     // Subtract doesn't have high register version. Load the negative value
 600     // if either base or dest register is a high register. Also, if do not
 601     // issue sub as part of the sequence if condition register is to be
 602     // preserved.
 603     if (NumBytes < 0 && !isHigh && CanChangeCC) {
 604       isSub = true;
 605       NumBytes = -NumBytes;
 606     }
 607     unsigned LdReg = DestReg;
 608     if (DestReg == ARM::SP) {
 609       assert(BaseReg == ARM::SP && "Unexpected!");
 610       LdReg = ARM::R3;
 611       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVlor2hir), ARM::R12)
 612         .addReg(ARM::R3, RegState::Kill);
 613     }
 614
 615     if (NumBytes <= 255 && NumBytes >= 0)
 616       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg).addImm(NumBytes);
 617     else if (NumBytes < 0 && NumBytes >= -255) {
 618       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), LdReg).addImm(NumBytes);
 619       BuildMI(MBB, MBBI, dl, TII.get(ARM::tNEG), LdReg)
 620         .addReg(LdReg, RegState::Kill);
 621     } else
 622       MRI.emitLoadConstPool(MBB, MBBI, LdReg, NumBytes, ARMCC::AL, 0, &TII,
 623                             true, dl);
 624
 625     // Emit add / sub.
 626     int Opc = (isSub) ? ARM::tSUBrr : (isHigh ? ARM::tADDhirr : ARM::tADDrr);
 627     const MachineInstrBuilder MIB = BuildMI(MBB, MBBI, dl,
 628                                             TII.get(Opc), DestReg);
 629     if (DestReg == ARM::SP || isSub)
 630       MIB.addReg(BaseReg).addReg(LdReg, RegState::Kill);
 631     else
 632       MIB.addReg(LdReg).addReg(BaseReg, RegState::Kill);
 633     if (DestReg == ARM::SP)
 634       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVhir2lor), ARM::R3)
 635         .addReg(ARM::R12, RegState::Kill);
 636 }
 637
 638 /// emitThumbRegPlusImmediate - Emits a series of instructions to materialize
 639 /// a destreg = basereg + immediate in Thumb code.
 640 static
 641 void emitThumbRegPlusImmediate(MachineBasicBlock &MBB,
 642                                MachineBasicBlock::iterator &MBBI,
 643                                unsigned DestReg, unsigned BaseReg,
 644                                int NumBytes, const TargetInstrInfo &TII,
 645                                const ARMRegisterInfo& MRI,
 646                                DebugLoc dl) {
 647   bool isSub = NumBytes < 0;
 648   unsigned Bytes = (unsigned)NumBytes;
 649   if (isSub) Bytes = -NumBytes;
 650   bool isMul4 = (Bytes & 3) == 0;
 651   bool isTwoAddr = false;
 652   bool DstNotEqBase = false;
 653   unsigned NumBits = 1;
 654   unsigned Scale = 1;
 655   int Opc = 0;
 656   int ExtraOpc = 0;
 657
 658   if (DestReg == BaseReg && BaseReg == ARM::SP) {
 659     assert(isMul4 && "Thumb sp inc / dec size must be multiple of 4!");
 660     NumBits = 7;
 661     Scale = 4;
 662     Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 663     isTwoAddr = true;
 664   } else if (!isSub && BaseReg == ARM::SP) {
 665     // r1 = add sp, 403
 666     // =>
 667     // r1 = add sp, 100 * 4
 668     // r1 = add r1, 3
 669     if (!isMul4) {
 670       Bytes &= ~3;
 671       ExtraOpc = ARM::tADDi3;
 672     }
 673     NumBits = 8;
 674     Scale = 4;
 675     Opc = ARM::tADDrSPi;
 676   } else {
 677     // sp = sub sp, c
 678     // r1 = sub sp, c
 679     // r8 = sub sp, c
 680     if (DestReg != BaseReg)
 681       DstNotEqBase = true;
 682     NumBits = 8;
 683     Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 684     isTwoAddr = true;
 685   }
 686
 687   unsigned NumMIs = calcNumMI(Opc, ExtraOpc, Bytes, NumBits, Scale);
 688   unsigned Threshold = (DestReg == ARM::SP) ? 3 : 2;
 689   if (NumMIs > Threshold) {
 690     // This will expand into too many instructions. Load the immediate from a
 691     // constpool entry.
 692     emitThumbRegPlusImmInReg(MBB, MBBI, DestReg, BaseReg, NumBytes, true, TII,
 693                              MRI, dl);
 694     return;
 695   }
 696
 697   if (DstNotEqBase) {
 698     if (MRI.isLowRegister(DestReg) && MRI.isLowRegister(BaseReg)) {
 699       // If both are low registers, emit DestReg = add BaseReg, max(Imm, 7)
 700       unsigned Chunk = (1 << 3) - 1;
 701       unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 702       Bytes -= ThisVal;
 703       BuildMI(MBB, MBBI, dl,TII.get(isSub ? ARM::tSUBi3 : ARM::tADDi3), DestReg)
 704         .addReg(BaseReg, RegState::Kill).addImm(ThisVal);
 705     } else {
 706       BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr), DestReg)
 707         .addReg(BaseReg, RegState::Kill);
 708     }
 709     BaseReg = DestReg;
 710   }
 711
 712   unsigned Chunk = ((1 << NumBits) - 1) * Scale;
 713   while (Bytes) {
 714     unsigned ThisVal = (Bytes > Chunk) ? Chunk : Bytes;
 715     Bytes -= ThisVal;
 716     ThisVal /= Scale;
 717     // Build the new tADD / tSUB.
 718     if (isTwoAddr)
 719       BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
 720         .addReg(DestReg).addImm(ThisVal);
 721     else {
 722       bool isKill = BaseReg != ARM::SP;
 723       BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
 724         .addReg(BaseReg, getKillRegState(isKill)).addImm(ThisVal);
 725       BaseReg = DestReg;
 726
 727       if (Opc == ARM::tADDrSPi) {
 728         // r4 = add sp, imm
 729         // r4 = add r4, imm
 730         // ...
 731         NumBits = 8;
 732         Scale = 1;
 733         Chunk = ((1 << NumBits) - 1) * Scale;
 734         Opc = isSub ? ARM::tSUBi8 : ARM::tADDi8;
 735         isTwoAddr = true;
 736       }
 737     }
 738   }
 739
 740   if (ExtraOpc)
 741     BuildMI(MBB, MBBI, dl, TII.get(ExtraOpc), DestReg)
 742       .addReg(DestReg, RegState::Kill)
 743       .addImm(((unsigned)NumBytes) & 3);
 744 }
 745
 746 static
 747 void emitSPUpdate(MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
 748                   int NumBytes, ARMCC::CondCodes Pred, unsigned PredReg,
 749                   bool isThumb, const TargetInstrInfo &TII,
 750                   const ARMRegisterInfo& MRI,
 751                   DebugLoc dl) {
 752   if (isThumb)
 753     emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes, TII,
 754                               MRI, dl);
 755   else
 756     emitARMRegPlusImmediate(MBB, MBBI, ARM::SP, ARM::SP, NumBytes,
 757                             Pred, PredReg, TII, dl);
 758 }
 759
 760 void ARMRegisterInfo::
 761 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 762                               MachineBasicBlock::iterator I) const {
 763   if (!hasReservedCallFrame(MF)) {
 764     // If we have alloca, convert as follows:
 765     // ADJCALLSTACKDOWN -> sub, sp, sp, amount
 766     // ADJCALLSTACKUP   -> add, sp, sp, amount
 767     MachineInstr *Old = I;
 768     DebugLoc dl = Old->getDebugLoc();
 769     unsigned Amount = Old->getOperand(0).getImm();
 770     if (Amount != 0) {
 771       ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 772       // We need to keep the stack aligned properly.  To do this, we round the
 773       // amount of space needed for the outgoing arguments up to the next
 774       // alignment boundary.
 775       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 776       Amount = (Amount+Align-1)/Align*Align;
 777
 778       // Replace the pseudo instruction with a new instruction...
 779       unsigned Opc = Old->getOpcode();
 780       bool isThumb = AFI->isThumbFunction();
 781       ARMCC::CondCodes Pred = isThumb
 782         ? ARMCC::AL : (ARMCC::CondCodes)Old->getOperand(1).getImm();
 783       if (Opc == ARM::ADJCALLSTACKDOWN || Opc == ARM::tADJCALLSTACKDOWN) {
 784         // Note: PredReg is operand 2 for ADJCALLSTACKDOWN.
 785         unsigned PredReg = isThumb ? 0 : Old->getOperand(2).getReg();
 786         emitSPUpdate(MBB, I, -Amount, Pred, PredReg, isThumb, TII, *this, dl);
 787       } else {
 788         // Note: PredReg is operand 3 for ADJCALLSTACKUP.
 789         unsigned PredReg = isThumb ? 0 : Old->getOperand(3).getReg();
 790         assert(Opc == ARM::ADJCALLSTACKUP || Opc == ARM::tADJCALLSTACKUP);
 791         emitSPUpdate(MBB, I, Amount, Pred, PredReg, isThumb, TII, *this, dl);
 792       }
 793     }
 794   }
 795   MBB.erase(I);
 796 }
 797
 798 /// emitThumbConstant - Emit a series of instructions to materialize a
 799 /// constant.
 800 static void emitThumbConstant(MachineBasicBlock &MBB,
 801                               MachineBasicBlock::iterator &MBBI,
 802                               unsigned DestReg, int Imm,
 803                               const TargetInstrInfo &TII,
 804                               const ARMRegisterInfo& MRI,
 805                               DebugLoc dl) {
 806   bool isSub = Imm < 0;
 807   if (isSub) Imm = -Imm;
 808
 809   int Chunk = (1 << 8) - 1;
 810   int ThisVal = (Imm > Chunk) ? Chunk : Imm;
 811   Imm -= ThisVal;
 812   BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVi8), DestReg).addImm(ThisVal);
 813   if (Imm > 0)
 814     emitThumbRegPlusImmediate(MBB, MBBI, DestReg, DestReg, Imm, TII, MRI, dl);
 815   if (isSub)
 816     BuildMI(MBB, MBBI, dl, TII.get(ARM::tNEG), DestReg)
 817       .addReg(DestReg, RegState::Kill);
 818 }
 819
 820 /// findScratchRegister - Find a 'free' ARM register. If register scavenger
 821 /// is not being used, R12 is available. Otherwise, try for a call-clobbered
 822 /// register first and then a spilled callee-saved register if that fails.
 823 static
 824 unsigned findScratchRegister(RegScavenger *RS, const TargetRegisterClass *RC,
 825                              ARMFunctionInfo *AFI) {
 826   unsigned Reg = RS ? RS->FindUnusedReg(RC, true) : (unsigned) ARM::R12;
 827   assert (!AFI->isThumbFunction());
 828   if (Reg == 0)
 829     // Try a already spilled CS register.
 830     Reg = RS->FindUnusedReg(RC, AFI->getSpilledCSRegisters());
 831
 832   return Reg;
 833 }
 834
 835 void ARMRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 836                                           int SPAdj, RegScavenger *RS) const{
 837   unsigned i = 0;
 838   MachineInstr &MI = *II;
 839   MachineBasicBlock &MBB = *MI.getParent();
 840   MachineFunction &MF = *MBB.getParent();
 841   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
 842   bool isThumb = AFI->isThumbFunction();
 843   DebugLoc dl = MI.getDebugLoc();
 844
 845   while (!MI.getOperand(i).isFI()) {
 846     ++i;
 847     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 848   }
 849
 850   unsigned FrameReg = ARM::SP;
 851   int FrameIndex = MI.getOperand(i).getIndex();
 852   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
 853                MF.getFrameInfo()->getStackSize() + SPAdj;
 854
 855   if (AFI->isGPRCalleeSavedArea1Frame(FrameIndex))
 856     Offset -= AFI->getGPRCalleeSavedArea1Offset();
 857   else if (AFI->isGPRCalleeSavedArea2Frame(FrameIndex))
 858     Offset -= AFI->getGPRCalleeSavedArea2Offset();
 859   else if (AFI->isDPRCalleeSavedAreaFrame(FrameIndex))
 860     Offset -= AFI->getDPRCalleeSavedAreaOffset();
 861   else if (hasFP(MF)) {
 862     assert(SPAdj == 0 && "Unexpected");
 863     // There is alloca()'s in this function, must reference off the frame
 864     // pointer instead.
 865     FrameReg = getFrameRegister(MF);
 866     Offset -= AFI->getFramePtrSpillOffset();
 867   }
 868
 869   unsigned Opcode = MI.getOpcode();
 870   const TargetInstrDesc &Desc = MI.getDesc();
 871   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 872   bool isSub = false;
 873
 874   // Memory operands in inline assembly always use AddrMode2.
 875   if (Opcode == ARM::INLINEASM)
 876     AddrMode = ARMII::AddrMode2;
 877
 878   if (Opcode == ARM::ADDri) {
 879     Offset += MI.getOperand(i+1).getImm();
 880     if (Offset == 0) {
 881       // Turn it into a move.
 882       MI.setDesc(TII.get(ARM::MOVr));
 883       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 884       MI.RemoveOperand(i+1);
 885       return;
 886     } else if (Offset < 0) {
 887       Offset = -Offset;
 888       isSub = true;
 889       MI.setDesc(TII.get(ARM::SUBri));
 890     }
 891
 892     // Common case: small offset, fits into instruction.
 893     int ImmedOffset = ARM_AM::getSOImmVal(Offset);
 894     if (ImmedOffset != -1) {
 895       // Replace the FrameIndex with sp / fp
 896       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 897       MI.getOperand(i+1).ChangeToImmediate(ImmedOffset);
 898       return;
 899     }
 900
 901     // Otherwise, we fallback to common code below to form the imm offset with
 902     // a sequence of ADDri instructions.  First though, pull as much of the imm
 903     // into this ADDri as possible.
 904     unsigned RotAmt = ARM_AM::getSOImmValRotate(Offset);
 905     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xFF, RotAmt);
 906
 907     // We will handle these bits from offset, clear them.
 908     Offset &= ~ThisImmVal;
 909
 910     // Get the properly encoded SOImmVal field.
 911     int ThisSOImmVal = ARM_AM::getSOImmVal(ThisImmVal);
 912     assert(ThisSOImmVal != -1 && "Bit extraction didn't work?");
 913     MI.getOperand(i+1).ChangeToImmediate(ThisSOImmVal);
 914   } else if (Opcode == ARM::tADDrSPi) {
 915     Offset += MI.getOperand(i+1).getImm();
 916
 917     // Can't use tADDrSPi if it's based off the frame pointer.
 918     unsigned NumBits = 0;
 919     unsigned Scale = 1;
 920     if (FrameReg != ARM::SP) {
 921       Opcode = ARM::tADDi3;
 922       MI.setDesc(TII.get(ARM::tADDi3));
 923       NumBits = 3;
 924     } else {
 925       NumBits = 8;
 926       Scale = 4;
 927       assert((Offset & 3) == 0 &&
 928              "Thumb add/sub sp, #imm immediate must be multiple of 4!");
 929     }
 930
 931     if (Offset == 0) {
 932       // Turn it into a move.
 933       MI.setDesc(TII.get(ARM::tMOVhir2lor));
 934       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 935       MI.RemoveOperand(i+1);
 936       return;
 937     }
 938
 939     // Common case: small offset, fits into instruction.
 940     unsigned Mask = (1 << NumBits) - 1;
 941     if (((Offset / Scale) & ~Mask) == 0) {
 942       // Replace the FrameIndex with sp / fp
 943       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 944       MI.getOperand(i+1).ChangeToImmediate(Offset / Scale);
 945       return;
 946     }
 947
 948     unsigned DestReg = MI.getOperand(0).getReg();
 949     unsigned Bytes = (Offset > 0) ? Offset : -Offset;
 950     unsigned NumMIs = calcNumMI(Opcode, 0, Bytes, NumBits, Scale);
 951     // MI would expand into a large number of instructions. Don't try to
 952     // simplify the immediate.
 953     if (NumMIs > 2) {
 954       emitThumbRegPlusImmediate(MBB, II, DestReg, FrameReg, Offset, TII,
 955                                 *this, dl);
 956       MBB.erase(II);
 957       return;
 958     }
 959
 960     if (Offset > 0) {
 961       // Translate r0 = add sp, imm to
 962       // r0 = add sp, 255*4
 963       // r0 = add r0, (imm - 255*4)
 964       MI.getOperand(i).ChangeToRegister(FrameReg, false);
 965       MI.getOperand(i+1).ChangeToImmediate(Mask);
 966       Offset = (Offset - Mask * Scale);
 967       MachineBasicBlock::iterator NII = next(II);
 968       emitThumbRegPlusImmediate(MBB, NII, DestReg, DestReg, Offset, TII,
 969                                 *this, dl);
 970     } else {
 971       // Translate r0 = add sp, -imm to
 972       // r0 = -imm (this is then translated into a series of instructons)
 973       // r0 = add r0, sp
 974       emitThumbConstant(MBB, II, DestReg, Offset, TII, *this, dl);
 975       MI.setDesc(TII.get(ARM::tADDhirr));
 976       MI.getOperand(i).ChangeToRegister(DestReg, false, false, true);
 977       MI.getOperand(i+1).ChangeToRegister(FrameReg, false);
 978     }
 979     return;
 980   } else {
 981     unsigned ImmIdx = 0;
 982     int InstrOffs = 0;
 983     unsigned NumBits = 0;
 984     unsigned Scale = 1;
 985     switch (AddrMode) {
 986     case ARMII::AddrMode2: {
 987       ImmIdx = i+2;
 988       InstrOffs = ARM_AM::getAM2Offset(MI.getOperand(ImmIdx).getImm());
 989       if (ARM_AM::getAM2Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 990         InstrOffs *= -1;
 991       NumBits = 12;
 992       break;
 993     }
 994     case ARMII::AddrMode3: {
 995       ImmIdx = i+2;
 996       InstrOffs = ARM_AM::getAM3Offset(MI.getOperand(ImmIdx).getImm());
 997       if (ARM_AM::getAM3Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
 998         InstrOffs *= -1;
 999       NumBits = 8;
1000       break;
1001     }
1002     case ARMII::AddrMode5: {
1003       ImmIdx = i+1;
1004       InstrOffs = ARM_AM::getAM5Offset(MI.getOperand(ImmIdx).getImm());
1005       if (ARM_AM::getAM5Op(MI.getOperand(ImmIdx).getImm()) == ARM_AM::sub)
1006         InstrOffs *= -1;
1007       NumBits = 8;
1008       Scale = 4;
1009       break;
1010     }
1011     case ARMII::AddrModeTs: {
1012       ImmIdx = i+1;
1013       InstrOffs = MI.getOperand(ImmIdx).getImm();
1014       NumBits = (FrameReg == ARM::SP) ? 8 : 5;
1015       Scale = 4;
1016       break;
1017     }
1018     default:
1019       assert(0 && "Unsupported addressing mode!");
1020       abort();
1021       break;
1022     }
1023
1024     Offset += InstrOffs * Scale;
1025     assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
1026     if (Offset < 0 && !isThumb) {
1027       Offset = -Offset;
1028       isSub = true;
1029     }
1030
1031     // Common case: small offset, fits into instruction.
1032     MachineOperand &ImmOp = MI.getOperand(ImmIdx);
1033     int ImmedOffset = Offset / Scale;
1034     unsigned Mask = (1 << NumBits) - 1;
1035     if ((unsigned)Offset <= Mask * Scale) {
1036       // Replace the FrameIndex with sp
1037       MI.getOperand(i).ChangeToRegister(FrameReg, false);
1038       if (isSub)
1039         ImmedOffset |= 1 << NumBits;
1040       ImmOp.ChangeToImmediate(ImmedOffset);
1041       return;
1042     }
1043
1044     bool isThumSpillRestore = Opcode == ARM::tRestore || Opcode == ARM::tSpill;
1045     if (AddrMode == ARMII::AddrModeTs) {
1046       // Thumb tLDRspi, tSTRspi. These will change to instructions that use
1047       // a different base register.
1048       NumBits = 5;
1049       Mask = (1 << NumBits) - 1;
1050     }
1051     // If this is a thumb spill / restore, we will be using a constpool load to
1052     // materialize the offset.
1053     if (AddrMode == ARMII::AddrModeTs && isThumSpillRestore)
1054       ImmOp.ChangeToImmediate(0);
1055     else {
1056       // Otherwise, it didn't fit. Pull in what we can to simplify the immed.
1057       ImmedOffset = ImmedOffset & Mask;
1058       if (isSub)
1059         ImmedOffset |= 1 << NumBits;
1060       ImmOp.ChangeToImmediate(ImmedOffset);
1061       Offset &= ~(Mask*Scale);
1062     }
1063   }
1064
1065   // If we get here, the immediate doesn't fit into the instruction.  We folded
1066   // as much as possible above, handle the rest, providing a register that is
1067   // SP+LargeImm.
1068   assert(Offset && "This code isn't needed if offset already handled!");
1069
1070   if (isThumb) {
1071     if (Desc.mayLoad()) {
1072       // Use the destination register to materialize sp + offset.
1073       unsigned TmpReg = MI.getOperand(0).getReg();
1074       bool UseRR = false;
1075       if (Opcode == ARM::tRestore) {
1076         if (FrameReg == ARM::SP)
1077           emitThumbRegPlusImmInReg(MBB, II, TmpReg, FrameReg,
1078                                    Offset, false, TII, *this, dl);
1079         else {
1080           emitLoadConstPool(MBB, II, TmpReg, Offset, ARMCC::AL, 0, &TII,
1081                             true, dl);
1082           UseRR = true;
1083         }
1084       } else
1085         emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII,
1086                                   *this, dl);
1087       MI.setDesc(TII.get(ARM::tLDR));
1088       MI.getOperand(i).ChangeToRegister(TmpReg, false, false, true);
1089       if (UseRR)
1090         // Use [reg, reg] addrmode.
1091         MI.addOperand(MachineOperand::CreateReg(FrameReg, false));
1092       else  // tLDR has an extra register operand.
1093         MI.addOperand(MachineOperand::CreateReg(0, false));
1094     } else if (Desc.mayStore()) {
1095       // FIXME! This is horrific!!! We need register scavenging.
1096       // Our temporary workaround has marked r3 unavailable. Of course, r3 is
1097       // also a ABI register so it's possible that is is the register that is
1098       // being storing here. If that's the case, we do the following:
1099       // r12 = r2
1100       // Use r2 to materialize sp + offset
1101       // str r3, r2
1102       // r2 = r12
1103       unsigned ValReg = MI.getOperand(0).getReg();
1104       unsigned TmpReg = ARM::R3;
1105       bool UseRR = false;
1106       if (ValReg == ARM::R3) {
1107         BuildMI(MBB, II, dl, TII.get(ARM::tMOVlor2hir), ARM::R12)
1108           .addReg(ARM::R2, RegState::Kill);
1109         TmpReg = ARM::R2;
1110       }
1111       if (TmpReg == ARM::R3 && AFI->isR3LiveIn())
1112         BuildMI(MBB, II, dl, TII.get(ARM::tMOVlor2hir), ARM::R12)
1113           .addReg(ARM::R3, RegState::Kill);
1114       if (Opcode == ARM::tSpill) {
1115         if (FrameReg == ARM::SP)
1116           emitThumbRegPlusImmInReg(MBB, II, TmpReg, FrameReg,
1117                                    Offset, false, TII, *this, dl);
1118         else {
1119           emitLoadConstPool(MBB, II, TmpReg, Offset, ARMCC::AL, 0, &TII,
1120                             true, dl);
1121           UseRR = true;
1122         }
1123       } else
1124         emitThumbRegPlusImmediate(MBB, II, TmpReg, FrameReg, Offset, TII,
1125                                   *this, dl);
1126       MI.setDesc(TII.get(ARM::tSTR));
1127       MI.getOperand(i).ChangeToRegister(TmpReg, false, false, true);
1128       if (UseRR)  // Use [reg, reg] addrmode.
1129         MI.addOperand(MachineOperand::CreateReg(FrameReg, false));
1130       else // tSTR has an extra register operand.
1131         MI.addOperand(MachineOperand::CreateReg(0, false));
1132
1133       MachineBasicBlock::iterator NII = next(II);
1134       if (ValReg == ARM::R3)
1135         BuildMI(MBB, NII, dl, TII.get(ARM::tMOVhir2lor), ARM::R2)
1136           .addReg(ARM::R12, RegState::Kill);
1137       if (TmpReg == ARM::R3 && AFI->isR3LiveIn())
1138         BuildMI(MBB, NII, dl, TII.get(ARM::tMOVhir2lor), ARM::R3)
1139           .addReg(ARM::R12, RegState::Kill);
1140     } else
1141       assert(false && "Unexpected opcode!");
1142   } else {
1143     // Insert a set of r12 with the full address: r12 = sp + offset
1144     // If the offset we have is too large to fit into the instruction, we need
1145     // to form it with a series of ADDri's.  Do this by taking 8-bit chunks
1146     // out of 'Offset'.
1147     unsigned ScratchReg = findScratchRegister(RS, &ARM::GPRRegClass, AFI);
1148     if (ScratchReg == 0)
1149       // No register is "free". Scavenge a register.
1150       ScratchReg = RS->scavengeRegister(&ARM::GPRRegClass, II, SPAdj);
1151     int PIdx = MI.findFirstPredOperandIdx();
1152     ARMCC::CondCodes Pred = (PIdx == -1)
1153       ? ARMCC::AL : (ARMCC::CondCodes)MI.getOperand(PIdx).getImm();
1154     unsigned PredReg = (PIdx == -1) ? 0 : MI.getOperand(PIdx+1).getReg();
1155     emitARMRegPlusImmediate(MBB, II, ScratchReg, FrameReg,
1156                             isSub ? -Offset : Offset, Pred, PredReg, TII, dl);
1157     MI.getOperand(i).ChangeToRegister(ScratchReg, false, false, true);
1158   }
1159 }
1160
1161 static unsigned estimateStackSize(MachineFunction &MF, MachineFrameInfo *MFI) {
1162   const MachineFrameInfo *FFI = MF.getFrameInfo();
1163   int Offset = 0;
1164   for (int i = FFI->getObjectIndexBegin(); i != 0; ++i) {
1165     int FixedOff = -FFI->getObjectOffset(i);
1166     if (FixedOff > Offset) Offset = FixedOff;
1167   }
1168   for (unsigned i = 0, e = FFI->getObjectIndexEnd(); i != e; ++i) {
1169     if (FFI->isDeadObjectIndex(i))
1170       continue;
1171     Offset += FFI->getObjectSize(i);
1172     unsigned Align = FFI->getObjectAlignment(i);
1173     // Adjust to alignment boundary
1174     Offset = (Offset+Align-1)/Align*Align;
1175   }
1176   return (unsigned)Offset;
1177 }
1178
1179 void
1180 ARMRegisterInfo::processFunctionBeforeCalleeSavedScan(MachineFunction &MF,
1181                                                       RegScavenger *RS) const {
1182   // This tells PEI to spill the FP as if it is any other callee-save register
1183   // to take advantage the eliminateFrameIndex machinery. This also ensures it
1184   // is spilled in the order specified by getCalleeSavedRegs() to make it easier
1185   // to combine multiple loads / stores.
1186   bool CanEliminateFrame = true;
1187   bool CS1Spilled = false;
1188   bool LRSpilled = false;
1189   unsigned NumGPRSpills = 0;
1190   SmallVector<unsigned, 4> UnspilledCS1GPRs;
1191   SmallVector<unsigned, 4> UnspilledCS2GPRs;
1192   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1193
1194   // Don't spill FP if the frame can be eliminated. This is determined
1195   // by scanning the callee-save registers to see if any is used.
1196   const unsigned *CSRegs = getCalleeSavedRegs();
1197   const TargetRegisterClass* const *CSRegClasses = getCalleeSavedRegClasses();
1198   for (unsigned i = 0; CSRegs[i]; ++i) {
1199     unsigned Reg = CSRegs[i];
1200     bool Spilled = false;
1201     if (MF.getRegInfo().isPhysRegUsed(Reg)) {
1202       AFI->setCSRegisterIsSpilled(Reg);
1203       Spilled = true;
1204       CanEliminateFrame = false;
1205     } else {
1206       // Check alias registers too.
1207       for (const unsigned *Aliases = getAliasSet(Reg); *Aliases; ++Aliases) {
1208         if (MF.getRegInfo().isPhysRegUsed(*Aliases)) {
1209           Spilled = true;
1210           CanEliminateFrame = false;
1211         }
1212       }
1213     }
1214
1215     if (CSRegClasses[i] == &ARM::GPRRegClass) {
1216       if (Spilled) {
1217         NumGPRSpills++;
1218
1219         if (!STI.isTargetDarwin()) {
1220           if (Reg == ARM::LR)
1221             LRSpilled = true;
1222           CS1Spilled = true;
1223           continue;
1224         }
1225
1226         // Keep track if LR and any of R4, R5, R6, and R7 is spilled.
1227         switch (Reg) {
1228         case ARM::LR:
1229           LRSpilled = true;
1230           // Fallthrough
1231         case ARM::R4:
1232         case ARM::R5:
1233         case ARM::R6:
1234         case ARM::R7:
1235           CS1Spilled = true;
1236           break;
1237         default:
1238           break;
1239         }
1240       } else {
1241         if (!STI.isTargetDarwin()) {
1242           UnspilledCS1GPRs.push_back(Reg);
1243           continue;
1244         }
1245
1246         switch (Reg) {
1247         case ARM::R4:
1248         case ARM::R5:
1249         case ARM::R6:
1250         case ARM::R7:
1251         case ARM::LR:
1252           UnspilledCS1GPRs.push_back(Reg);
1253           break;
1254         default:
1255           UnspilledCS2GPRs.push_back(Reg);
1256           break;
1257         }
1258       }
1259     }
1260   }
1261
1262   bool ForceLRSpill = false;
1263   if (!LRSpilled && AFI->isThumbFunction()) {
1264     unsigned FnSize = TII.GetFunctionSizeInBytes(MF);
1265     // Force LR to be spilled if the Thumb function size is > 2048. This enables
1266     // use of BL to implement far jump. If it turns out that it's not needed
1267     // then the branch fix up path will undo it.
1268     if (FnSize >= (1 << 11)) {
1269       CanEliminateFrame = false;
1270       ForceLRSpill = true;
1271     }
1272   }
1273
1274   bool ExtraCSSpill = false;
1275   if (!CanEliminateFrame || hasFP(MF)) {
1276     AFI->setHasStackFrame(true);
1277
1278     // If LR is not spilled, but at least one of R4, R5, R6, and R7 is spilled.
1279     // Spill LR as well so we can fold BX_RET to the registers restore (LDM).
1280     if (!LRSpilled && CS1Spilled) {
1281       MF.getRegInfo().setPhysRegUsed(ARM::LR);
1282       AFI->setCSRegisterIsSpilled(ARM::LR);
1283       NumGPRSpills++;
1284       UnspilledCS1GPRs.erase(std::find(UnspilledCS1GPRs.begin(),
1285                                     UnspilledCS1GPRs.end(), (unsigned)ARM::LR));
1286       ForceLRSpill = false;
1287       ExtraCSSpill = true;
1288     }
1289
1290     // Darwin ABI requires FP to point to the stack slot that contains the
1291     // previous FP.
1292     if (STI.isTargetDarwin() || hasFP(MF)) {
1293       MF.getRegInfo().setPhysRegUsed(FramePtr);
1294       NumGPRSpills++;
1295     }
1296
1297     // If stack and double are 8-byte aligned and we are spilling an odd number
1298     // of GPRs. Spill one extra callee save GPR so we won't have to pad between
1299     // the integer and double callee save areas.
1300     unsigned TargetAlign = MF.getTarget().getFrameInfo()->getStackAlignment();
1301     if (TargetAlign == 8 && (NumGPRSpills & 1)) {
1302       if (CS1Spilled && !UnspilledCS1GPRs.empty()) {
1303         for (unsigned i = 0, e = UnspilledCS1GPRs.size(); i != e; ++i) {
1304           unsigned Reg = UnspilledCS1GPRs[i];
1305           // Don't spiil high register if the function is thumb
1306           if (!AFI->isThumbFunction() || isLowRegister(Reg) || Reg == ARM::LR) {
1307             MF.getRegInfo().setPhysRegUsed(Reg);
1308             AFI->setCSRegisterIsSpilled(Reg);
1309             if (!isReservedReg(MF, Reg))
1310               ExtraCSSpill = true;
1311             break;
1312           }
1313         }
1314       } else if (!UnspilledCS2GPRs.empty() &&
1315                  !AFI->isThumbFunction()) {
1316         unsigned Reg = UnspilledCS2GPRs.front();
1317         MF.getRegInfo().setPhysRegUsed(Reg);
1318         AFI->setCSRegisterIsSpilled(Reg);
1319         if (!isReservedReg(MF, Reg))
1320           ExtraCSSpill = true;
1321       }
1322     }
1323
1324     // Estimate if we might need to scavenge a register at some point in order
1325     // to materialize a stack offset. If so, either spill one additiona
1326     // callee-saved register or reserve a special spill slot to facilitate
1327     // register scavenging.
1328     if (RS && !ExtraCSSpill && !AFI->isThumbFunction()) {
1329       MachineFrameInfo  *MFI = MF.getFrameInfo();
1330       unsigned Size = estimateStackSize(MF, MFI);
1331       unsigned Limit = (1 << 12) - 1;
1332       for (MachineFunction::iterator BB = MF.begin(),E = MF.end();BB != E; ++BB)
1333         for (MachineBasicBlock::iterator I= BB->begin(); I != BB->end(); ++I) {
1334           for (unsigned i = 0, e = I->getNumOperands(); i != e; ++i)
1335             if (I->getOperand(i).isFI()) {
1336               unsigned Opcode = I->getOpcode();
1337               const TargetInstrDesc &Desc = TII.get(Opcode);
1338               unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
1339               if (AddrMode == ARMII::AddrMode3) {
1340                 Limit = (1 << 8) - 1;
1341                 goto DoneEstimating;
1342               } else if (AddrMode == ARMII::AddrMode5) {
1343                 unsigned ThisLimit = ((1 << 8) - 1) * 4;
1344                 if (ThisLimit < Limit)
1345                   Limit = ThisLimit;
1346               }
1347             }
1348         }
1349     DoneEstimating:
1350       if (Size >= Limit) {
1351         // If any non-reserved CS register isn't spilled, just spill one or two
1352         // extra. That should take care of it!
1353         unsigned NumExtras = TargetAlign / 4;
1354         SmallVector<unsigned, 2> Extras;
1355         while (NumExtras && !UnspilledCS1GPRs.empty()) {
1356           unsigned Reg = UnspilledCS1GPRs.back();
1357           UnspilledCS1GPRs.pop_back();
1358           if (!isReservedReg(MF, Reg)) {
1359             Extras.push_back(Reg);
1360             NumExtras--;
1361           }
1362         }
1363         while (NumExtras && !UnspilledCS2GPRs.empty()) {
1364           unsigned Reg = UnspilledCS2GPRs.back();
1365           UnspilledCS2GPRs.pop_back();
1366           if (!isReservedReg(MF, Reg)) {
1367             Extras.push_back(Reg);
1368             NumExtras--;
1369           }
1370         }
1371         if (Extras.size() && NumExtras == 0) {
1372           for (unsigned i = 0, e = Extras.size(); i != e; ++i) {
1373             MF.getRegInfo().setPhysRegUsed(Extras[i]);
1374             AFI->setCSRegisterIsSpilled(Extras[i]);
1375           }
1376         } else {
1377           // Reserve a slot closest to SP or frame pointer.
1378           const TargetRegisterClass *RC = &ARM::GPRRegClass;
1379           RS->setScavengingFrameIndex(MFI->CreateStackObject(RC->getSize(),
1380                                                            RC->getAlignment()));
1381         }
1382       }
1383     }
1384   }
1385
1386   if (ForceLRSpill) {
1387     MF.getRegInfo().setPhysRegUsed(ARM::LR);
1388     AFI->setCSRegisterIsSpilled(ARM::LR);
1389     AFI->setLRIsSpilledForFarJump(true);
1390   }
1391 }
1392
1393 /// Move iterator pass the next bunch of callee save load / store ops for
1394 /// the particular spill area (1: integer area 1, 2: integer area 2,
1395 /// 3: fp area, 0: don't care).
1396 static void movePastCSLoadStoreOps(MachineBasicBlock &MBB,
1397                                    MachineBasicBlock::iterator &MBBI,
1398                                    int Opc, unsigned Area,
1399                                    const ARMSubtarget &STI) {
1400   while (MBBI != MBB.end() &&
1401          MBBI->getOpcode() == Opc && MBBI->getOperand(1).isFI()) {
1402     if (Area != 0) {
1403       bool Done = false;
1404       unsigned Category = 0;
1405       switch (MBBI->getOperand(0).getReg()) {
1406       case ARM::R4:  case ARM::R5:  case ARM::R6: case ARM::R7:
1407       case ARM::LR:
1408         Category = 1;
1409         break;
1410       case ARM::R8:  case ARM::R9:  case ARM::R10: case ARM::R11:
1411         Category = STI.isTargetDarwin() ? 2 : 1;
1412         break;
1413       case ARM::D8:  case ARM::D9:  case ARM::D10: case ARM::D11:
1414       case ARM::D12: case ARM::D13: case ARM::D14: case ARM::D15:
1415         Category = 3;
1416         break;
1417       default:
1418         Done = true;
1419         break;
1420       }
1421       if (Done || Category != Area)
1422         break;
1423     }
1424
1425     ++MBBI;
1426   }
1427 }
1428
1429 void ARMRegisterInfo::emitPrologue(MachineFunction &MF) const {
1430   MachineBasicBlock &MBB = MF.front();
1431   MachineBasicBlock::iterator MBBI = MBB.begin();
1432   MachineFrameInfo  *MFI = MF.getFrameInfo();
1433   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1434   bool isThumb = AFI->isThumbFunction();
1435   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1436   unsigned NumBytes = MFI->getStackSize();
1437   const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
1438   DebugLoc dl = (MBBI != MBB.end() ?
1439                  MBBI->getDebugLoc() : DebugLoc::getUnknownLoc());
1440
1441   if (isThumb) {
1442     // Check if R3 is live in. It might have to be used as a scratch register.
1443     for (MachineRegisterInfo::livein_iterator I =MF.getRegInfo().livein_begin(),
1444          E = MF.getRegInfo().livein_end(); I != E; ++I) {
1445       if (I->first == ARM::R3) {
1446         AFI->setR3IsLiveIn(true);
1447         break;
1448       }
1449     }
1450
1451     // Thumb add/sub sp, imm8 instructions implicitly multiply the offset by 4.
1452     NumBytes = (NumBytes + 3) & ~3;
1453     MFI->setStackSize(NumBytes);
1454   }
1455
1456   // Determine the sizes of each callee-save spill areas and record which frame
1457   // belongs to which callee-save spill areas.
1458   unsigned GPRCS1Size = 0, GPRCS2Size = 0, DPRCSSize = 0;
1459   int FramePtrSpillFI = 0;
1460
1461   if (VARegSaveSize)
1462     emitSPUpdate(MBB, MBBI, -VARegSaveSize, ARMCC::AL, 0, isThumb, TII,
1463                  *this, dl);
1464
1465   if (!AFI->hasStackFrame()) {
1466     if (NumBytes != 0)
1467       emitSPUpdate(MBB, MBBI, -NumBytes, ARMCC::AL, 0, isThumb, TII, *this, dl);
1468     return;
1469   }
1470
1471   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1472     unsigned Reg = CSI[i].getReg();
1473     int FI = CSI[i].getFrameIdx();
1474     switch (Reg) {
1475     case ARM::R4:
1476     case ARM::R5:
1477     case ARM::R6:
1478     case ARM::R7:
1479     case ARM::LR:
1480       if (Reg == FramePtr)
1481         FramePtrSpillFI = FI;
1482       AFI->addGPRCalleeSavedArea1Frame(FI);
1483       GPRCS1Size += 4;
1484       break;
1485     case ARM::R8:
1486     case ARM::R9:
1487     case ARM::R10:
1488     case ARM::R11:
1489       if (Reg == FramePtr)
1490         FramePtrSpillFI = FI;
1491       if (STI.isTargetDarwin()) {
1492         AFI->addGPRCalleeSavedArea2Frame(FI);
1493         GPRCS2Size += 4;
1494       } else {
1495         AFI->addGPRCalleeSavedArea1Frame(FI);
1496         GPRCS1Size += 4;
1497       }
1498       break;
1499     default:
1500       AFI->addDPRCalleeSavedAreaFrame(FI);
1501       DPRCSSize += 8;
1502     }
1503   }
1504
1505   if (!isThumb) {
1506     // Build the new SUBri to adjust SP for integer callee-save spill area 1.
1507     emitSPUpdate(MBB, MBBI, -GPRCS1Size, ARMCC::AL, 0, isThumb, TII, *this, dl);
1508     movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, 1, STI);
1509   } else if (MBBI != MBB.end() && MBBI->getOpcode() == ARM::tPUSH) {
1510     ++MBBI;
1511     if (MBBI != MBB.end())
1512       dl = MBBI->getDebugLoc();
1513   }
1514
1515   // Darwin ABI requires FP to point to the stack slot that contains the
1516   // previous FP.
1517   if (STI.isTargetDarwin() || hasFP(MF)) {
1518     MachineInstrBuilder MIB =
1519       BuildMI(MBB, MBBI, dl, TII.get(isThumb ? ARM::tADDrSPi : ARM::ADDri),
1520               FramePtr)
1521       .addFrameIndex(FramePtrSpillFI).addImm(0);
1522     if (!isThumb) AddDefaultCC(AddDefaultPred(MIB));
1523   }
1524
1525   if (!isThumb) {
1526     // Build the new SUBri to adjust SP for integer callee-save spill area 2.
1527     emitSPUpdate(MBB, MBBI, -GPRCS2Size, ARMCC::AL, 0, false, TII, *this, dl);
1528
1529     // Build the new SUBri to adjust SP for FP callee-save spill area.
1530     movePastCSLoadStoreOps(MBB, MBBI, ARM::STR, 2, STI);
1531     emitSPUpdate(MBB, MBBI, -DPRCSSize, ARMCC::AL, 0, false, TII, *this, dl);
1532   }
1533
1534   // Determine starting offsets of spill areas.
1535   unsigned DPRCSOffset  = NumBytes - (GPRCS1Size + GPRCS2Size + DPRCSSize);
1536   unsigned GPRCS2Offset = DPRCSOffset + DPRCSSize;
1537   unsigned GPRCS1Offset = GPRCS2Offset + GPRCS2Size;
1538   AFI->setFramePtrSpillOffset(MFI->getObjectOffset(FramePtrSpillFI) + NumBytes);
1539   AFI->setGPRCalleeSavedArea1Offset(GPRCS1Offset);
1540   AFI->setGPRCalleeSavedArea2Offset(GPRCS2Offset);
1541   AFI->setDPRCalleeSavedAreaOffset(DPRCSOffset);
1542
1543   NumBytes = DPRCSOffset;
1544   if (NumBytes) {
1545     // Insert it after all the callee-save spills.
1546     if (!isThumb)
1547       movePastCSLoadStoreOps(MBB, MBBI, ARM::FSTD, 3, STI);
1548     emitSPUpdate(MBB, MBBI, -NumBytes, ARMCC::AL, 0, isThumb, TII, *this, dl);
1549   }
1550
1551   if(STI.isTargetELF() && hasFP(MF)) {
1552     MFI->setOffsetAdjustment(MFI->getOffsetAdjustment() -
1553                              AFI->getFramePtrSpillOffset());
1554   }
1555
1556   AFI->setGPRCalleeSavedArea1Size(GPRCS1Size);
1557   AFI->setGPRCalleeSavedArea2Size(GPRCS2Size);
1558   AFI->setDPRCalleeSavedAreaSize(DPRCSSize);
1559 }
1560
1561 static bool isCalleeSavedRegister(unsigned Reg, const unsigned *CSRegs) {
1562   for (unsigned i = 0; CSRegs[i]; ++i)
1563     if (Reg == CSRegs[i])
1564       return true;
1565   return false;
1566 }
1567
1568 static bool isCSRestore(MachineInstr *MI, const unsigned *CSRegs) {
1569   return ((MI->getOpcode() == ARM::FLDD ||
1570            MI->getOpcode() == ARM::LDR  ||
1571            MI->getOpcode() == ARM::tRestore) &&
1572           MI->getOperand(1).isFI() &&
1573           isCalleeSavedRegister(MI->getOperand(0).getReg(), CSRegs));
1574 }
1575
1576 void ARMRegisterInfo::emitEpilogue(MachineFunction &MF,
1577                                    MachineBasicBlock &MBB) const {
1578   MachineBasicBlock::iterator MBBI = prior(MBB.end());
1579   assert((MBBI->getOpcode() == ARM::BX_RET ||
1580           MBBI->getOpcode() == ARM::tBX_RET ||
1581           MBBI->getOpcode() == ARM::tPOP_RET) &&
1582          "Can only insert epilog into returning blocks");
1583   DebugLoc dl = MBBI->getDebugLoc();
1584   MachineFrameInfo *MFI = MF.getFrameInfo();
1585   ARMFunctionInfo *AFI = MF.getInfo<ARMFunctionInfo>();
1586   bool isThumb = AFI->isThumbFunction();
1587   unsigned VARegSaveSize = AFI->getVarArgsRegSaveSize();
1588   int NumBytes = (int)MFI->getStackSize();
1589
1590   if (!AFI->hasStackFrame()) {
1591     if (NumBytes != 0)
1592       emitSPUpdate(MBB, MBBI, NumBytes, ARMCC::AL, 0, isThumb, TII, *this, dl);
1593   } else {
1594     // Unwind MBBI to point to first LDR / FLDD.
1595     const unsigned *CSRegs = getCalleeSavedRegs();
1596     if (MBBI != MBB.begin()) {
1597       do
1598         --MBBI;
1599       while (MBBI != MBB.begin() && isCSRestore(MBBI, CSRegs));
1600       if (!isCSRestore(MBBI, CSRegs))
1601         ++MBBI;
1602     }
1603
1604     // Move SP to start of FP callee save spill area.
1605     NumBytes -= (AFI->getGPRCalleeSavedArea1Size() +
1606                  AFI->getGPRCalleeSavedArea2Size() +
1607                  AFI->getDPRCalleeSavedAreaSize());
1608     if (isThumb) {
1609       if (hasFP(MF)) {
1610         NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
1611         // Reset SP based on frame pointer only if the stack frame extends beyond
1612         // frame pointer stack slot or target is ELF and the function has FP.
1613         if (NumBytes)
1614           emitThumbRegPlusImmediate(MBB, MBBI, ARM::SP, FramePtr, -NumBytes,
1615                                     TII, *this, dl);
1616         else
1617           BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVlor2hir), ARM::SP)
1618             .addReg(FramePtr);
1619       } else {
1620         if (MBBI->getOpcode() == ARM::tBX_RET &&
1621             &MBB.front() != MBBI &&
1622             prior(MBBI)->getOpcode() == ARM::tPOP) {
1623           MachineBasicBlock::iterator PMBBI = prior(MBBI);
1624           emitSPUpdate(MBB, PMBBI, NumBytes, ARMCC::AL, 0, isThumb, TII,
1625                        *this, dl);
1626         } else
1627           emitSPUpdate(MBB, MBBI, NumBytes, ARMCC::AL, 0, isThumb, TII,
1628                        *this, dl);
1629       }
1630     } else {
1631       // Darwin ABI requires FP to point to the stack slot that contains the
1632       // previous FP.
1633       if ((STI.isTargetDarwin() && NumBytes) || hasFP(MF)) {
1634         NumBytes = AFI->getFramePtrSpillOffset() - NumBytes;
1635         // Reset SP based on frame pointer only if the stack frame extends beyond
1636         // frame pointer stack slot or target is ELF and the function has FP.
1637         if (AFI->getGPRCalleeSavedArea2Size() ||
1638             AFI->getDPRCalleeSavedAreaSize()  ||
1639             AFI->getDPRCalleeSavedAreaOffset()||
1640             hasFP(MF)) {
1641           if (NumBytes)
1642             BuildMI(MBB, MBBI, dl, TII.get(ARM::SUBri), ARM::SP).addReg(FramePtr)
1643               .addImm(NumBytes)
1644               .addImm((unsigned)ARMCC::AL).addReg(0).addReg(0);
1645           else
1646             BuildMI(MBB, MBBI, dl, TII.get(ARM::MOVr), ARM::SP).addReg(FramePtr)
1647               .addImm((unsigned)ARMCC::AL).addReg(0).addReg(0);
1648         }
1649       } else if (NumBytes) {
1650         emitSPUpdate(MBB, MBBI, NumBytes, ARMCC::AL, 0, false, TII, *this, dl);
1651       }
1652
1653       // Move SP to start of integer callee save spill area 2.
1654       movePastCSLoadStoreOps(MBB, MBBI, ARM::FLDD, 3, STI);
1655       emitSPUpdate(MBB, MBBI, AFI->getDPRCalleeSavedAreaSize(), ARMCC::AL, 0,
1656                    false, TII, *this, dl);
1657
1658       // Move SP to start of integer callee save spill area 1.
1659       movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, 2, STI);
1660       emitSPUpdate(MBB, MBBI, AFI->getGPRCalleeSavedArea2Size(), ARMCC::AL, 0,
1661                    false, TII, *this, dl);
1662
1663       // Move SP to SP upon entry to the function.
1664       movePastCSLoadStoreOps(MBB, MBBI, ARM::LDR, 1, STI);
1665       emitSPUpdate(MBB, MBBI, AFI->getGPRCalleeSavedArea1Size(), ARMCC::AL, 0,
1666                    false, TII, *this, dl);
1667     }
1668   }
1669
1670   if (VARegSaveSize) {
1671     if (isThumb)
1672       // Epilogue for vararg functions: pop LR to R3 and branch off it.
1673       // FIXME: Verify this is still ok when R3 is no longer being reserved.
1674       BuildMI(MBB, MBBI, dl, TII.get(ARM::tPOP)).addReg(ARM::R3);
1675
1676     emitSPUpdate(MBB, MBBI, VARegSaveSize, ARMCC::AL, 0, isThumb, TII,
1677                  *this, dl);
1678
1679     if (isThumb) {
1680       BuildMI(MBB, MBBI, dl, TII.get(ARM::tBX_RET_vararg)).addReg(ARM::R3);
1681       MBB.erase(MBBI);
1682     }
1683   }
1684 }
1685
1686 unsigned ARMRegisterInfo::getRARegister() const {
1687   return ARM::LR;
1688 }
1689
1690 unsigned ARMRegisterInfo::getFrameRegister(MachineFunction &MF) const {
1691   if (STI.isTargetDarwin() || hasFP(MF))
1692     return FramePtr;
1693   return ARM::SP;
1694 }
1695
1696 unsigned ARMRegisterInfo::getEHExceptionRegister() const {
1697   assert(0 && "What is the exception register");
1698   return 0;
1699 }
1700
1701 unsigned ARMRegisterInfo::getEHHandlerRegister() const {
1702   assert(0 && "What is the exception handler register");
1703   return 0;
1704 }
1705
1706 int ARMRegisterInfo::getDwarfRegNum(unsigned RegNum, bool isEH) const {
1707   return ARMGenRegisterInfo::getDwarfRegNumFull(RegNum, 0);
1708 }
1709
1710 unsigned ARMRegisterInfo::getRegisterPairEven(unsigned Reg,
1711                                               const MachineFunction &MF) const {
1712   switch (Reg) {
1713   default: break;
1714   // Return 0 if either register of the pair is a special register.
1715   // So no R12, etc.
1716   case ARM::R1:
1717     return ARM::R0;
1718   case ARM::R3:
1719     // FIXME!
1720     return STI.isThumb() ? 0 : ARM::R2;
1721   case ARM::R5:
1722     return ARM::R4;
1723   case ARM::R7:
1724     return isReservedReg(MF, ARM::R7)  ? 0 : ARM::R6;
1725   case ARM::R9:
1726     return isReservedReg(MF, ARM::R9)  ? 0 :ARM::R8;
1727   case ARM::R11:
1728     return isReservedReg(MF, ARM::R11) ? 0 : ARM::R10;
1729
1730   case ARM::S1:
1731     return ARM::S0;
1732   case ARM::S3:
1733     return ARM::S2;
1734   case ARM::S5:
1735     return ARM::S4;
1736   case ARM::S7:
1737     return ARM::S6;
1738   case ARM::S9:
1739     return ARM::S8;
1740   case ARM::S11:
1741     return ARM::S10;
1742   case ARM::S13:
1743     return ARM::S12;
1744   case ARM::S15:
1745     return ARM::S14;
1746   case ARM::S17:
1747     return ARM::S16;
1748   case ARM::S19:
1749     return ARM::S18;
1750   case ARM::S21:
1751     return ARM::S20;
1752   case ARM::S23:
1753     return ARM::S22;
1754   case ARM::S25:
1755     return ARM::S24;
1756   case ARM::S27:
1757     return ARM::S26;
1758   case ARM::S29:
1759     return ARM::S28;
1760   case ARM::S31:
1761     return ARM::S30;
1762
1763   case ARM::D1:
1764     return ARM::D0;
1765   case ARM::D3:
1766     return ARM::D2;
1767   case ARM::D5:
1768     return ARM::D4;
1769   case ARM::D7:
1770     return ARM::D6;
1771   case ARM::D9:
1772     return ARM::D8;
1773   case ARM::D11:
1774     return ARM::D10;
1775   case ARM::D13:
1776     return ARM::D12;
1777   case ARM::D15:
1778     return ARM::D14;
1779   }
1780
1781   return 0;
1782 }
1783
1784 unsigned ARMRegisterInfo::getRegisterPairOdd(unsigned Reg,
1785                                              const MachineFunction &MF) const {
1786   switch (Reg) {
1787   default: break;
1788   // Return 0 if either register of the pair is a special register.
1789   // So no R12, etc.
1790   case ARM::R0:
1791     return ARM::R1;
1792   case ARM::R2:
1793     // FIXME!
1794     return STI.isThumb() ? 0 : ARM::R3;
1795   case ARM::R4:
1796     return ARM::R5;
1797   case ARM::R6:
1798     return isReservedReg(MF, ARM::R7)  ? 0 : ARM::R7;
1799   case ARM::R8:
1800     return isReservedReg(MF, ARM::R9)  ? 0 :ARM::R9;
1801   case ARM::R10:
1802     return isReservedReg(MF, ARM::R11) ? 0 : ARM::R11;
1803
1804   case ARM::S0:
1805     return ARM::S1;
1806   case ARM::S2:
1807     return ARM::S3;
1808   case ARM::S4:
1809     return ARM::S5;
1810   case ARM::S6:
1811     return ARM::S7;
1812   case ARM::S8:
1813     return ARM::S9;
1814   case ARM::S10:
1815     return ARM::S11;
1816   case ARM::S12:
1817     return ARM::S13;
1818   case ARM::S14:
1819     return ARM::S15;
1820   case ARM::S16:
1821     return ARM::S17;
1822   case ARM::S18:
1823     return ARM::S19;
1824   case ARM::S20:
1825     return ARM::S21;
1826   case ARM::S22:
1827     return ARM::S23;
1828   case ARM::S24:
1829     return ARM::S25;
1830   case ARM::S26:
1831     return ARM::S27;
1832   case ARM::S28:
1833     return ARM::S29;
1834   case ARM::S30:
1835     return ARM::S31;
1836
1837   case ARM::D0:
1838     return ARM::D1;
1839   case ARM::D2:
1840     return ARM::D3;
1841   case ARM::D4:
1842     return ARM::D5;
1843   case ARM::D6:
1844     return ARM::D7;
1845   case ARM::D8:
1846     return ARM::D9;
1847   case ARM::D10:
1848     return ARM::D11;
1849   case ARM::D12:
1850     return ARM::D13;
1851   case ARM::D14:
1852     return ARM::D15;
1853   }
1854
1855   return 0;
1856 }
1857
1858 #include "ARMGenRegisterInfo.inc"