lib/Target/ARM/ARMMCCodeEmitter.cpp

   1 //===-- ARM/ARMMCCodeEmitter.cpp - Convert ARM code to machine code -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the ARMMCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "mccodeemitter"
  15 #include "ARM.h"
  16 #include "ARMAddressingModes.h"
  17 #include "ARMFixupKinds.h"
  18 #include "ARMInstrInfo.h"
  19 #include "ARMMCExpr.h"
  20 #include "ARMSubtarget.h"
  21 #include "llvm/MC/MCCodeEmitter.h"
  22 #include "llvm/MC/MCExpr.h"
  23 #include "llvm/MC/MCInst.h"
  24 #include "llvm/ADT/Statistic.h"
  25 #include "llvm/Support/raw_ostream.h"
  26 using namespace llvm;
  27
  28 STATISTIC(MCNumEmitted, "Number of MC instructions emitted.");
  29 STATISTIC(MCNumCPRelocations, "Number of constant pool relocations created.");
  30
  31 namespace {
  32 class ARMMCCodeEmitter : public MCCodeEmitter {
  33   ARMMCCodeEmitter(const ARMMCCodeEmitter &); // DO NOT IMPLEMENT
  34   void operator=(const ARMMCCodeEmitter &); // DO NOT IMPLEMENT
  35   const TargetMachine &TM;
  36   const TargetInstrInfo &TII;
  37   const ARMSubtarget *Subtarget;
  38   MCContext &Ctx;
  39
  40 public:
  41   ARMMCCodeEmitter(TargetMachine &tm, MCContext &ctx)
  42     : TM(tm), TII(*TM.getInstrInfo()),
  43       Subtarget(&TM.getSubtarget<ARMSubtarget>()), Ctx(ctx) {
  44   }
  45
  46   ~ARMMCCodeEmitter() {}
  47
  48   unsigned getMachineSoImmOpValue(unsigned SoImm) const;
  49
  50   // getBinaryCodeForInstr - TableGen'erated function for getting the
  51   // binary encoding for an instruction.
  52   unsigned getBinaryCodeForInstr(const MCInst &MI,
  53                                  SmallVectorImpl<MCFixup> &Fixups) const;
  54
  55   /// getMachineOpValue - Return binary encoding of operand. If the machine
  56   /// operand requires relocation, record the relocation and return zero.
  57   unsigned getMachineOpValue(const MCInst &MI,const MCOperand &MO,
  58                              SmallVectorImpl<MCFixup> &Fixups) const;
  59
  60   /// getHiLo16ImmOpValue - Return the encoding for the hi / low 16-bit of
  61   /// the specified operand. This is used for operands with :lower16: and
  62   /// :upper16: prefixes.
  63   uint32_t getHiLo16ImmOpValue(const MCInst &MI, unsigned OpIdx,
  64                                SmallVectorImpl<MCFixup> &Fixups) const;
  65
  66   bool EncodeAddrModeOpValues(const MCInst &MI, unsigned OpIdx,
  67                               unsigned &Reg, unsigned &Imm,
  68                               SmallVectorImpl<MCFixup> &Fixups) const;
  69
  70   /// getThumbBLTargetOpValue - Return encoding info for Thumb immediate
  71   /// BL branch target.
  72   uint32_t getThumbBLTargetOpValue(const MCInst &MI, unsigned OpIdx,
  73                                    SmallVectorImpl<MCFixup> &Fixups) const;
  74
  75   /// getThumbBLXTargetOpValue - Return encoding info for Thumb immediate
  76   /// BLX branch target.
  77   uint32_t getThumbBLXTargetOpValue(const MCInst &MI, unsigned OpIdx,
  78                                     SmallVectorImpl<MCFixup> &Fixups) const;
  79
  80   /// getThumbBRTargetOpValue - Return encoding info for Thumb branch target.
  81   uint32_t getThumbBRTargetOpValue(const MCInst &MI, unsigned OpIdx,
  82                                    SmallVectorImpl<MCFixup> &Fixups) const;
  83
  84   /// getThumbBCCTargetOpValue - Return encoding info for Thumb branch target.
  85   uint32_t getThumbBCCTargetOpValue(const MCInst &MI, unsigned OpIdx,
  86                                     SmallVectorImpl<MCFixup> &Fixups) const;
  87
  88   /// getThumbCBTargetOpValue - Return encoding info for Thumb branch target.
  89   uint32_t getThumbCBTargetOpValue(const MCInst &MI, unsigned OpIdx,
  90                                    SmallVectorImpl<MCFixup> &Fixups) const;
  91
  92   /// getBranchTargetOpValue - Return encoding info for 24-bit immediate
  93   /// branch target.
  94   uint32_t getBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
  95                                   SmallVectorImpl<MCFixup> &Fixups) const;
  96
  97   /// getUnconditionalBranchTargetOpValue - Return encoding info for 24-bit
  98   /// immediate Thumb2 direct branch target.
  99   uint32_t getUnconditionalBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 100                                   SmallVectorImpl<MCFixup> &Fixups) const;
 101
 102   /// getARMBranchTargetOpValue - Return encoding info for 24-bit immediate
 103   /// branch target.
 104   uint32_t getARMBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 105                                      SmallVectorImpl<MCFixup> &Fixups) const;
 106
 107   /// getAdrLabelOpValue - Return encoding info for 12-bit immediate
 108   /// ADR label target.
 109   uint32_t getAdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 110                               SmallVectorImpl<MCFixup> &Fixups) const;
 111   uint32_t getThumbAdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 112                               SmallVectorImpl<MCFixup> &Fixups) const;
 113   uint32_t getT2AdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 114                               SmallVectorImpl<MCFixup> &Fixups) const;
 115
 116
 117   /// getAddrModeImm12OpValue - Return encoding info for 'reg +/- imm12'
 118   /// operand.
 119   uint32_t getAddrModeImm12OpValue(const MCInst &MI, unsigned OpIdx,
 120                                    SmallVectorImpl<MCFixup> &Fixups) const;
 121
 122   /// getThumbAddrModeRegRegOpValue - Return encoding for 'reg + reg' operand.
 123   uint32_t getThumbAddrModeRegRegOpValue(const MCInst &MI, unsigned OpIdx,
 124                                          SmallVectorImpl<MCFixup> &Fixups)const;
 125
 126   /// getT2AddrModeImm8s4OpValue - Return encoding info for 'reg +/- imm8<<2'
 127   /// operand.
 128   uint32_t getT2AddrModeImm8s4OpValue(const MCInst &MI, unsigned OpIdx,
 129                                    SmallVectorImpl<MCFixup> &Fixups) const;
 130
 131
 132   /// getLdStSORegOpValue - Return encoding info for 'reg +/- reg shop imm'
 133   /// operand as needed by load/store instructions.
 134   uint32_t getLdStSORegOpValue(const MCInst &MI, unsigned OpIdx,
 135                                SmallVectorImpl<MCFixup> &Fixups) const;
 136
 137   /// getLdStmModeOpValue - Return encoding for load/store multiple mode.
 138   uint32_t getLdStmModeOpValue(const MCInst &MI, unsigned OpIdx,
 139                                SmallVectorImpl<MCFixup> &Fixups) const {
 140     ARM_AM::AMSubMode Mode = (ARM_AM::AMSubMode)MI.getOperand(OpIdx).getImm();
 141     switch (Mode) {
 142     default: assert(0 && "Unknown addressing sub-mode!");
 143     case ARM_AM::da: return 0;
 144     case ARM_AM::ia: return 1;
 145     case ARM_AM::db: return 2;
 146     case ARM_AM::ib: return 3;
 147     }
 148   }
 149   /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 150   ///
 151   unsigned getShiftOp(ARM_AM::ShiftOpc ShOpc) const {
 152     switch (ShOpc) {
 153     default: llvm_unreachable("Unknown shift opc!");
 154     case ARM_AM::no_shift:
 155     case ARM_AM::lsl: return 0;
 156     case ARM_AM::lsr: return 1;
 157     case ARM_AM::asr: return 2;
 158     case ARM_AM::ror:
 159     case ARM_AM::rrx: return 3;
 160     }
 161     return 0;
 162   }
 163
 164   /// getAddrMode2OpValue - Return encoding for addrmode2 operands.
 165   uint32_t getAddrMode2OpValue(const MCInst &MI, unsigned OpIdx,
 166                                SmallVectorImpl<MCFixup> &Fixups) const;
 167
 168   /// getAddrMode2OffsetOpValue - Return encoding for am2offset operands.
 169   uint32_t getAddrMode2OffsetOpValue(const MCInst &MI, unsigned OpIdx,
 170                                      SmallVectorImpl<MCFixup> &Fixups) const;
 171
 172   /// getAddrMode3OffsetOpValue - Return encoding for am3offset operands.
 173   uint32_t getAddrMode3OffsetOpValue(const MCInst &MI, unsigned OpIdx,
 174                                      SmallVectorImpl<MCFixup> &Fixups) const;
 175
 176   /// getAddrMode3OpValue - Return encoding for addrmode3 operands.
 177   uint32_t getAddrMode3OpValue(const MCInst &MI, unsigned OpIdx,
 178                                SmallVectorImpl<MCFixup> &Fixups) const;
 179
 180   /// getAddrModeThumbSPOpValue - Return encoding info for 'reg +/- imm12'
 181   /// operand.
 182   uint32_t getAddrModeThumbSPOpValue(const MCInst &MI, unsigned OpIdx,
 183                                      SmallVectorImpl<MCFixup> &Fixups) const;
 184
 185   /// getAddrModeISOpValue - Encode the t_addrmode_is# operands.
 186   uint32_t getAddrModeISOpValue(const MCInst &MI, unsigned OpIdx,
 187                                 SmallVectorImpl<MCFixup> &Fixups) const;
 188
 189   /// getAddrModePCOpValue - Return encoding for t_addrmode_pc operands.
 190   uint32_t getAddrModePCOpValue(const MCInst &MI, unsigned OpIdx,
 191                                 SmallVectorImpl<MCFixup> &Fixups) const;
 192
 193   /// getAddrMode5OpValue - Return encoding info for 'reg +/- imm8' operand.
 194   uint32_t getAddrMode5OpValue(const MCInst &MI, unsigned OpIdx,
 195                                SmallVectorImpl<MCFixup> &Fixups) const;
 196
 197   /// getCCOutOpValue - Return encoding of the 's' bit.
 198   unsigned getCCOutOpValue(const MCInst &MI, unsigned Op,
 199                            SmallVectorImpl<MCFixup> &Fixups) const {
 200     // The operand is either reg0 or CPSR. The 's' bit is encoded as '0' or
 201     // '1' respectively.
 202     return MI.getOperand(Op).getReg() == ARM::CPSR;
 203   }
 204
 205   /// getSOImmOpValue - Return an encoded 12-bit shifted-immediate value.
 206   unsigned getSOImmOpValue(const MCInst &MI, unsigned Op,
 207                            SmallVectorImpl<MCFixup> &Fixups) const {
 208     unsigned SoImm = MI.getOperand(Op).getImm();
 209     int SoImmVal = ARM_AM::getSOImmVal(SoImm);
 210     assert(SoImmVal != -1 && "Not a valid so_imm value!");
 211
 212     // Encode rotate_imm.
 213     unsigned Binary = (ARM_AM::getSOImmValRot((unsigned)SoImmVal) >> 1)
 214       << ARMII::SoRotImmShift;
 215
 216     // Encode immed_8.
 217     Binary |= ARM_AM::getSOImmValImm((unsigned)SoImmVal);
 218     return Binary;
 219   }
 220
 221   /// getT2SOImmOpValue - Return an encoded 12-bit shifted-immediate value.
 222   unsigned getT2SOImmOpValue(const MCInst &MI, unsigned Op,
 223                            SmallVectorImpl<MCFixup> &Fixups) const {
 224     unsigned SoImm = MI.getOperand(Op).getImm();
 225     unsigned Encoded =  ARM_AM::getT2SOImmVal(SoImm);
 226     assert(Encoded != ~0U && "Not a Thumb2 so_imm value?");
 227     return Encoded;
 228   }
 229
 230   unsigned getT2AddrModeSORegOpValue(const MCInst &MI, unsigned OpNum,
 231     SmallVectorImpl<MCFixup> &Fixups) const;
 232   unsigned getT2AddrModeImm8OpValue(const MCInst &MI, unsigned OpNum,
 233     SmallVectorImpl<MCFixup> &Fixups) const;
 234   unsigned getT2AddrModeImm8OffsetOpValue(const MCInst &MI, unsigned OpNum,
 235     SmallVectorImpl<MCFixup> &Fixups) const;
 236   unsigned getT2AddrModeImm12OffsetOpValue(const MCInst &MI, unsigned OpNum,
 237     SmallVectorImpl<MCFixup> &Fixups) const;
 238
 239   /// getSORegOpValue - Return an encoded so_reg shifted register value.
 240   unsigned getSORegOpValue(const MCInst &MI, unsigned Op,
 241                            SmallVectorImpl<MCFixup> &Fixups) const;
 242   unsigned getT2SORegOpValue(const MCInst &MI, unsigned Op,
 243                              SmallVectorImpl<MCFixup> &Fixups) const;
 244
 245   unsigned getRotImmOpValue(const MCInst &MI, unsigned Op,
 246                             SmallVectorImpl<MCFixup> &Fixups) const {
 247     switch (MI.getOperand(Op).getImm()) {
 248     default: assert (0 && "Not a valid rot_imm value!");
 249     case 0:  return 0;
 250     case 8:  return 1;
 251     case 16: return 2;
 252     case 24: return 3;
 253     }
 254   }
 255
 256   unsigned getImmMinusOneOpValue(const MCInst &MI, unsigned Op,
 257                                  SmallVectorImpl<MCFixup> &Fixups) const {
 258     return MI.getOperand(Op).getImm() - 1;
 259   }
 260
 261   unsigned getNEONVcvtImm32OpValue(const MCInst &MI, unsigned Op,
 262                                    SmallVectorImpl<MCFixup> &Fixups) const {
 263     return 64 - MI.getOperand(Op).getImm();
 264   }
 265
 266   unsigned getBitfieldInvertedMaskOpValue(const MCInst &MI, unsigned Op,
 267                                       SmallVectorImpl<MCFixup> &Fixups) const;
 268
 269   unsigned getMsbOpValue(const MCInst &MI, unsigned Op,
 270                          SmallVectorImpl<MCFixup> &Fixups) const;
 271
 272   unsigned getRegisterListOpValue(const MCInst &MI, unsigned Op,
 273                                   SmallVectorImpl<MCFixup> &Fixups) const;
 274   unsigned getAddrMode6AddressOpValue(const MCInst &MI, unsigned Op,
 275                                       SmallVectorImpl<MCFixup> &Fixups) const;
 276   unsigned getAddrMode6DupAddressOpValue(const MCInst &MI, unsigned Op,
 277                                         SmallVectorImpl<MCFixup> &Fixups) const;
 278   unsigned getAddrMode6OffsetOpValue(const MCInst &MI, unsigned Op,
 279                                      SmallVectorImpl<MCFixup> &Fixups) const;
 280
 281   unsigned NEONThumb2DataIPostEncoder(const MCInst &MI,
 282                                       unsigned EncodedValue) const;
 283   unsigned NEONThumb2LoadStorePostEncoder(const MCInst &MI,
 284                                           unsigned EncodedValue) const;
 285   unsigned NEONThumb2DupPostEncoder(const MCInst &MI,
 286                                     unsigned EncodedValue) const;
 287
 288   unsigned VFPThumb2PostEncoder(const MCInst &MI,
 289                                 unsigned EncodedValue) const;
 290
 291   void EmitByte(unsigned char C, raw_ostream &OS) const {
 292     OS << (char)C;
 293   }
 294
 295   void EmitConstant(uint64_t Val, unsigned Size, raw_ostream &OS) const {
 296     // Output the constant in little endian byte order.
 297     for (unsigned i = 0; i != Size; ++i) {
 298       EmitByte(Val & 255, OS);
 299       Val >>= 8;
 300     }
 301   }
 302
 303   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 304                          SmallVectorImpl<MCFixup> &Fixups) const;
 305 };
 306
 307 } // end anonymous namespace
 308
 309 MCCodeEmitter *llvm::createARMMCCodeEmitter(const Target &, TargetMachine &TM,
 310                                             MCContext &Ctx) {
 311   return new ARMMCCodeEmitter(TM, Ctx);
 312 }
 313
 314 /// NEONThumb2DataIPostEncoder - Post-process encoded NEON data-processing
 315 /// instructions, and rewrite them to their Thumb2 form if we are currently in
 316 /// Thumb2 mode.
 317 unsigned ARMMCCodeEmitter::NEONThumb2DataIPostEncoder(const MCInst &MI,
 318                                                  unsigned EncodedValue) const {
 319   if (Subtarget->isThumb2()) {
 320     // NEON Thumb2 data-processsing encodings are very simple: bit 24 is moved
 321     // to bit 12 of the high half-word (i.e. bit 28), and bits 27-24 are
 322     // set to 1111.
 323     unsigned Bit24 = EncodedValue & 0x01000000;
 324     unsigned Bit28 = Bit24 << 4;
 325     EncodedValue &= 0xEFFFFFFF;
 326     EncodedValue |= Bit28;
 327     EncodedValue |= 0x0F000000;
 328   }
 329
 330   return EncodedValue;
 331 }
 332
 333 /// NEONThumb2LoadStorePostEncoder - Post-process encoded NEON load/store
 334 /// instructions, and rewrite them to their Thumb2 form if we are currently in
 335 /// Thumb2 mode.
 336 unsigned ARMMCCodeEmitter::NEONThumb2LoadStorePostEncoder(const MCInst &MI,
 337                                                  unsigned EncodedValue) const {
 338   if (Subtarget->isThumb2()) {
 339     EncodedValue &= 0xF0FFFFFF;
 340     EncodedValue |= 0x09000000;
 341   }
 342
 343   return EncodedValue;
 344 }
 345
 346 /// NEONThumb2DupPostEncoder - Post-process encoded NEON vdup
 347 /// instructions, and rewrite them to their Thumb2 form if we are currently in
 348 /// Thumb2 mode.
 349 unsigned ARMMCCodeEmitter::NEONThumb2DupPostEncoder(const MCInst &MI,
 350                                                  unsigned EncodedValue) const {
 351   if (Subtarget->isThumb2()) {
 352     EncodedValue &= 0x00FFFFFF;
 353     EncodedValue |= 0xEE000000;
 354   }
 355
 356   return EncodedValue;
 357 }
 358
 359 /// VFPThumb2PostEncoder - Post-process encoded VFP instructions and rewrite
 360 /// them to their Thumb2 form if we are currently in Thumb2 mode.
 361 unsigned ARMMCCodeEmitter::
 362 VFPThumb2PostEncoder(const MCInst &MI, unsigned EncodedValue) const {
 363   if (Subtarget->isThumb2()) {
 364     EncodedValue &= 0x0FFFFFFF;
 365     EncodedValue |= 0xE0000000;
 366   }
 367   return EncodedValue;
 368 }
 369
 370 /// getMachineOpValue - Return binary encoding of operand. If the machine
 371 /// operand requires relocation, record the relocation and return zero.
 372 unsigned ARMMCCodeEmitter::
 373 getMachineOpValue(const MCInst &MI, const MCOperand &MO,
 374                   SmallVectorImpl<MCFixup> &Fixups) const {
 375   if (MO.isReg()) {
 376     unsigned Reg = MO.getReg();
 377     unsigned RegNo = getARMRegisterNumbering(Reg);
 378
 379     // Q registers are encoded as 2x their register number.
 380     switch (Reg) {
 381     default:
 382       return RegNo;
 383     case ARM::Q0:  case ARM::Q1:  case ARM::Q2:  case ARM::Q3:
 384     case ARM::Q4:  case ARM::Q5:  case ARM::Q6:  case ARM::Q7:
 385     case ARM::Q8:  case ARM::Q9:  case ARM::Q10: case ARM::Q11:
 386     case ARM::Q12: case ARM::Q13: case ARM::Q14: case ARM::Q15:
 387       return 2 * RegNo;
 388     }
 389   } else if (MO.isImm()) {
 390     return static_cast<unsigned>(MO.getImm());
 391   } else if (MO.isFPImm()) {
 392     return static_cast<unsigned>(APFloat(MO.getFPImm())
 393                      .bitcastToAPInt().getHiBits(32).getLimitedValue());
 394   }
 395
 396   llvm_unreachable("Unable to encode MCOperand!");
 397   return 0;
 398 }
 399
 400 /// getAddrModeImmOpValue - Return encoding info for 'reg +/- imm' operand.
 401 bool ARMMCCodeEmitter::
 402 EncodeAddrModeOpValues(const MCInst &MI, unsigned OpIdx, unsigned &Reg,
 403                        unsigned &Imm, SmallVectorImpl<MCFixup> &Fixups) const {
 404   const MCOperand &MO  = MI.getOperand(OpIdx);
 405   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
 406
 407   Reg = getARMRegisterNumbering(MO.getReg());
 408
 409   int32_t SImm = MO1.getImm();
 410   bool isAdd = true;
 411
 412   // Special value for #-0
 413   if (SImm == INT32_MIN)
 414     SImm = 0;
 415
 416   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 417   if (SImm < 0) {
 418     SImm = -SImm;
 419     isAdd = false;
 420   }
 421
 422   Imm = SImm;
 423   return isAdd;
 424 }
 425
 426 /// getBranchTargetOpValue - Helper function to get the branch target operand,
 427 /// which is either an immediate or requires a fixup.
 428 static uint32_t getBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 429                                        unsigned FixupKind,
 430                                        SmallVectorImpl<MCFixup> &Fixups) {
 431   const MCOperand &MO = MI.getOperand(OpIdx);
 432
 433   // If the destination is an immediate, we have nothing to do.
 434   if (MO.isImm()) return MO.getImm();
 435   assert(MO.isExpr() && "Unexpected branch target type!");
 436   const MCExpr *Expr = MO.getExpr();
 437   MCFixupKind Kind = MCFixupKind(FixupKind);
 438   Fixups.push_back(MCFixup::Create(0, Expr, Kind));
 439
 440   // All of the information is in the fixup.
 441   return 0;
 442 }
 443
 444 /// getThumbBLTargetOpValue - Return encoding info for immediate branch target.
 445 uint32_t ARMMCCodeEmitter::
 446 getThumbBLTargetOpValue(const MCInst &MI, unsigned OpIdx,
 447                         SmallVectorImpl<MCFixup> &Fixups) const {
 448   return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_bl, Fixups);
 449 }
 450
 451 /// getThumbBLXTargetOpValue - Return encoding info for Thumb immediate
 452 /// BLX branch target.
 453 uint32_t ARMMCCodeEmitter::
 454 getThumbBLXTargetOpValue(const MCInst &MI, unsigned OpIdx,
 455                          SmallVectorImpl<MCFixup> &Fixups) const {
 456   return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_blx, Fixups);
 457 }
 458
 459 /// getThumbBRTargetOpValue - Return encoding info for Thumb branch target.
 460 uint32_t ARMMCCodeEmitter::
 461 getThumbBRTargetOpValue(const MCInst &MI, unsigned OpIdx,
 462                         SmallVectorImpl<MCFixup> &Fixups) const {
 463   return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_br, Fixups);
 464 }
 465
 466 /// getThumbBCCTargetOpValue - Return encoding info for Thumb branch target.
 467 uint32_t ARMMCCodeEmitter::
 468 getThumbBCCTargetOpValue(const MCInst &MI, unsigned OpIdx,
 469                          SmallVectorImpl<MCFixup> &Fixups) const {
 470   return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_bcc, Fixups);
 471 }
 472
 473 /// getThumbCBTargetOpValue - Return encoding info for Thumb branch target.
 474 uint32_t ARMMCCodeEmitter::
 475 getThumbCBTargetOpValue(const MCInst &MI, unsigned OpIdx,
 476                         SmallVectorImpl<MCFixup> &Fixups) const {
 477   return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_cb, Fixups);
 478 }
 479
 480 /// Return true if this branch has a non-always predication
 481 static bool HasConditionalBranch(const MCInst &MI) {
 482   int NumOp = MI.getNumOperands();
 483   if (NumOp >= 2) {
 484     for (int i = 0; i < NumOp-1; ++i) {
 485       const MCOperand &MCOp1 = MI.getOperand(i);
 486       const MCOperand &MCOp2 = MI.getOperand(i + 1);
 487       if (MCOp1.isImm() && MCOp2.isReg() &&
 488           (MCOp2.getReg() == 0 || MCOp2.getReg() == ARM::CPSR)) {
 489         if (ARMCC::CondCodes(MCOp1.getImm()) != ARMCC::AL)
 490           return true;
 491       }
 492     }
 493   }
 494   return false;
 495 }
 496
 497 /// getBranchTargetOpValue - Return encoding info for 24-bit immediate branch
 498 /// target.
 499 uint32_t ARMMCCodeEmitter::
 500 getBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 501                        SmallVectorImpl<MCFixup> &Fixups) const {
 502   // FIXME: This really, really shouldn't use TargetMachine. We don't want
 503   // coupling between MC and TM anywhere we can help it.
 504   if (Subtarget->isThumb2())
 505     return
 506       ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_t2_condbranch, Fixups);
 507   return getARMBranchTargetOpValue(MI, OpIdx, Fixups);
 508 }
 509
 510 /// getBranchTargetOpValue - Return encoding info for 24-bit immediate branch
 511 /// target.
 512 uint32_t ARMMCCodeEmitter::
 513 getARMBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 514                           SmallVectorImpl<MCFixup> &Fixups) const {
 515   if (HasConditionalBranch(MI))
 516     return ::getBranchTargetOpValue(MI, OpIdx,
 517                                     ARM::fixup_arm_condbranch, Fixups);
 518   return ::getBranchTargetOpValue(MI, OpIdx,
 519                                   ARM::fixup_arm_uncondbranch, Fixups);
 520 }
 521
 522
 523
 524
 525 /// getUnconditionalBranchTargetOpValue - Return encoding info for 24-bit
 526 /// immediate branch target.
 527 uint32_t ARMMCCodeEmitter::
 528 getUnconditionalBranchTargetOpValue(const MCInst &MI, unsigned OpIdx,
 529                        SmallVectorImpl<MCFixup> &Fixups) const {
 530   unsigned Val =
 531     ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_t2_uncondbranch, Fixups);
 532   bool I  = (Val & 0x800000);
 533   bool J1 = (Val & 0x400000);
 534   bool J2 = (Val & 0x200000);
 535   if (I ^ J1)
 536     Val &= ~0x400000;
 537   else
 538     Val |= 0x400000;
 539
 540   if (I ^ J2)
 541     Val &= ~0x200000;
 542   else
 543     Val |= 0x200000;
 544
 545   return Val;
 546 }
 547
 548 /// getAdrLabelOpValue - Return encoding info for 12-bit immediate ADR label
 549 /// target.
 550 uint32_t ARMMCCodeEmitter::
 551 getAdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 552                    SmallVectorImpl<MCFixup> &Fixups) const {
 553   assert(MI.getOperand(OpIdx).isExpr() && "Unexpected adr target type!");
 554   return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_adr_pcrel_12,
 555                                   Fixups);
 556 }
 557
 558 /// getAdrLabelOpValue - Return encoding info for 12-bit immediate ADR label
 559 /// target.
 560 uint32_t ARMMCCodeEmitter::
 561 getT2AdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 562                    SmallVectorImpl<MCFixup> &Fixups) const {
 563   assert(MI.getOperand(OpIdx).isExpr() && "Unexpected adr target type!");
 564   return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_t2_adr_pcrel_12,
 565                                   Fixups);
 566 }
 567
 568 /// getAdrLabelOpValue - Return encoding info for 8-bit immediate ADR label
 569 /// target.
 570 uint32_t ARMMCCodeEmitter::
 571 getThumbAdrLabelOpValue(const MCInst &MI, unsigned OpIdx,
 572                    SmallVectorImpl<MCFixup> &Fixups) const {
 573   assert(MI.getOperand(OpIdx).isExpr() && "Unexpected adr target type!");
 574   return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_thumb_adr_pcrel_10,
 575                                   Fixups);
 576 }
 577
 578 /// getThumbAddrModeRegRegOpValue - Return encoding info for 'reg + reg'
 579 /// operand.
 580 uint32_t ARMMCCodeEmitter::
 581 getThumbAddrModeRegRegOpValue(const MCInst &MI, unsigned OpIdx,
 582                               SmallVectorImpl<MCFixup> &) const {
 583   // [Rn, Rm]
 584   //   {5-3} = Rm
 585   //   {2-0} = Rn
 586   const MCOperand &MO1 = MI.getOperand(OpIdx);
 587   const MCOperand &MO2 = MI.getOperand(OpIdx + 1);
 588   unsigned Rn = getARMRegisterNumbering(MO1.getReg());
 589   unsigned Rm = getARMRegisterNumbering(MO2.getReg());
 590   return (Rm << 3) | Rn;
 591 }
 592
 593 /// getAddrModeImm12OpValue - Return encoding info for 'reg +/- imm12' operand.
 594 uint32_t ARMMCCodeEmitter::
 595 getAddrModeImm12OpValue(const MCInst &MI, unsigned OpIdx,
 596                         SmallVectorImpl<MCFixup> &Fixups) const {
 597   // {17-13} = reg
 598   // {12}    = (U)nsigned (add == '1', sub == '0')
 599   // {11-0}  = imm12
 600   unsigned Reg, Imm12;
 601   bool isAdd = true;
 602   // If The first operand isn't a register, we have a label reference.
 603   const MCOperand &MO = MI.getOperand(OpIdx);
 604   if (!MO.isReg()) {
 605     Reg = getARMRegisterNumbering(ARM::PC);   // Rn is PC.
 606     Imm12 = 0;
 607     isAdd = false ; // 'U' bit is set as part of the fixup.
 608
 609     assert(MO.isExpr() && "Unexpected machine operand type!");
 610     const MCExpr *Expr = MO.getExpr();
 611
 612     MCFixupKind Kind;
 613     if (Subtarget->isThumb2())
 614       Kind = MCFixupKind(ARM::fixup_t2_ldst_pcrel_12);
 615     else
 616       Kind = MCFixupKind(ARM::fixup_arm_ldst_pcrel_12);
 617     Fixups.push_back(MCFixup::Create(0, Expr, Kind));
 618
 619     ++MCNumCPRelocations;
 620   } else
 621     isAdd = EncodeAddrModeOpValues(MI, OpIdx, Reg, Imm12, Fixups);
 622
 623   uint32_t Binary = Imm12 & 0xfff;
 624   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 625   if (isAdd)
 626     Binary |= (1 << 12);
 627   Binary |= (Reg << 13);
 628   return Binary;
 629 }
 630
 631 /// getT2AddrModeImm8s4OpValue - Return encoding info for
 632 /// 'reg +/- imm8<<2' operand.
 633 uint32_t ARMMCCodeEmitter::
 634 getT2AddrModeImm8s4OpValue(const MCInst &MI, unsigned OpIdx,
 635                         SmallVectorImpl<MCFixup> &Fixups) const {
 636   // {12-9} = reg
 637   // {8}    = (U)nsigned (add == '1', sub == '0')
 638   // {7-0}  = imm8
 639   unsigned Reg, Imm8;
 640   bool isAdd = true;
 641   // If The first operand isn't a register, we have a label reference.
 642   const MCOperand &MO = MI.getOperand(OpIdx);
 643   if (!MO.isReg()) {
 644     Reg = getARMRegisterNumbering(ARM::PC);   // Rn is PC.
 645     Imm8 = 0;
 646     isAdd = false ; // 'U' bit is set as part of the fixup.
 647
 648     assert(MO.isExpr() && "Unexpected machine operand type!");
 649     const MCExpr *Expr = MO.getExpr();
 650     MCFixupKind Kind = MCFixupKind(ARM::fixup_arm_pcrel_10);
 651     Fixups.push_back(MCFixup::Create(0, Expr, Kind));
 652
 653     ++MCNumCPRelocations;
 654   } else
 655     isAdd = EncodeAddrModeOpValues(MI, OpIdx, Reg, Imm8, Fixups);
 656
 657   uint32_t Binary = (Imm8 >> 2) & 0xff;
 658   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 659   if (isAdd)
 660     Binary |= (1 << 8);
 661   Binary |= (Reg << 9);
 662   return Binary;
 663 }
 664
 665 // FIXME: This routine assumes that a binary
 666 // expression will always result in a PCRel expression
 667 // In reality, its only true if one or more subexpressions
 668 // is itself a PCRel (i.e. "." in asm or some other pcrel construct)
 669 // but this is good enough for now.
 670 static bool EvaluateAsPCRel(const MCExpr *Expr) {
 671   switch (Expr->getKind()) {
 672   default: assert(0 && "Unexpected expression type");
 673   case MCExpr::SymbolRef: return false;
 674   case MCExpr::Binary: return true;
 675   }
 676 }
 677
 678 uint32_t
 679 ARMMCCodeEmitter::getHiLo16ImmOpValue(const MCInst &MI, unsigned OpIdx,
 680                                       SmallVectorImpl<MCFixup> &Fixups) const {
 681   // {20-16} = imm{15-12}
 682   // {11-0}  = imm{11-0}
 683   const MCOperand &MO = MI.getOperand(OpIdx);
 684   if (MO.isImm())
 685     // Hi / lo 16 bits already extracted during earlier passes.
 686     return static_cast<unsigned>(MO.getImm());
 687
 688   // Handle :upper16: and :lower16: assembly prefixes.
 689   const MCExpr *E = MO.getExpr();
 690   if (E->getKind() == MCExpr::Target) {
 691     const ARMMCExpr *ARM16Expr = cast<ARMMCExpr>(E);
 692     E = ARM16Expr->getSubExpr();
 693
 694     MCFixupKind Kind;
 695     switch (ARM16Expr->getKind()) {
 696     default: assert(0 && "Unsupported ARMFixup");
 697     case ARMMCExpr::VK_ARM_HI16:
 698       if (!Subtarget->isTargetDarwin() && EvaluateAsPCRel(E))
 699         Kind = MCFixupKind(Subtarget->isThumb2()
 700                            ? ARM::fixup_t2_movt_hi16_pcrel
 701                            : ARM::fixup_arm_movt_hi16_pcrel);
 702       else
 703         Kind = MCFixupKind(Subtarget->isThumb2()
 704                            ? ARM::fixup_t2_movt_hi16
 705                            : ARM::fixup_arm_movt_hi16);
 706       break;
 707     case ARMMCExpr::VK_ARM_LO16:
 708       if (!Subtarget->isTargetDarwin() && EvaluateAsPCRel(E))
 709         Kind = MCFixupKind(Subtarget->isThumb2()
 710                            ? ARM::fixup_t2_movw_lo16_pcrel
 711                            : ARM::fixup_arm_movw_lo16_pcrel);
 712       else
 713         Kind = MCFixupKind(Subtarget->isThumb2()
 714                            ? ARM::fixup_t2_movw_lo16
 715                            : ARM::fixup_arm_movw_lo16);
 716       break;
 717     }
 718     Fixups.push_back(MCFixup::Create(0, E, Kind));
 719     return 0;
 720   };
 721
 722   llvm_unreachable("Unsupported MCExpr type in MCOperand!");
 723   return 0;
 724 }
 725
 726 uint32_t ARMMCCodeEmitter::
 727 getLdStSORegOpValue(const MCInst &MI, unsigned OpIdx,
 728                     SmallVectorImpl<MCFixup> &Fixups) const {
 729   const MCOperand &MO = MI.getOperand(OpIdx);
 730   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
 731   const MCOperand &MO2 = MI.getOperand(OpIdx+2);
 732   unsigned Rn = getARMRegisterNumbering(MO.getReg());
 733   unsigned Rm = getARMRegisterNumbering(MO1.getReg());
 734   unsigned ShImm = ARM_AM::getAM2Offset(MO2.getImm());
 735   bool isAdd = ARM_AM::getAM2Op(MO2.getImm()) == ARM_AM::add;
 736   ARM_AM::ShiftOpc ShOp = ARM_AM::getAM2ShiftOpc(MO2.getImm());
 737   unsigned SBits = getShiftOp(ShOp);
 738
 739   // {16-13} = Rn
 740   // {12}    = isAdd
 741   // {11-0}  = shifter
 742   //  {3-0}  = Rm
 743   //  {4}    = 0
 744   //  {6-5}  = type
 745   //  {11-7} = imm
 746   uint32_t Binary = Rm;
 747   Binary |= Rn << 13;
 748   Binary |= SBits << 5;
 749   Binary |= ShImm << 7;
 750   if (isAdd)
 751     Binary |= 1 << 12;
 752   return Binary;
 753 }
 754
 755 uint32_t ARMMCCodeEmitter::
 756 getAddrMode2OpValue(const MCInst &MI, unsigned OpIdx,
 757                     SmallVectorImpl<MCFixup> &Fixups) const {
 758   // {17-14}  Rn
 759   // {13}     1 == imm12, 0 == Rm
 760   // {12}     isAdd
 761   // {11-0}   imm12/Rm
 762   const MCOperand &MO = MI.getOperand(OpIdx);
 763   unsigned Rn = getARMRegisterNumbering(MO.getReg());
 764   uint32_t Binary = getAddrMode2OffsetOpValue(MI, OpIdx + 1, Fixups);
 765   Binary |= Rn << 14;
 766   return Binary;
 767 }
 768
 769 uint32_t ARMMCCodeEmitter::
 770 getAddrMode2OffsetOpValue(const MCInst &MI, unsigned OpIdx,
 771                           SmallVectorImpl<MCFixup> &Fixups) const {
 772   // {13}     1 == imm12, 0 == Rm
 773   // {12}     isAdd
 774   // {11-0}   imm12/Rm
 775   const MCOperand &MO = MI.getOperand(OpIdx);
 776   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
 777   unsigned Imm = MO1.getImm();
 778   bool isAdd = ARM_AM::getAM2Op(Imm) == ARM_AM::add;
 779   bool isReg = MO.getReg() != 0;
 780   uint32_t Binary = ARM_AM::getAM2Offset(Imm);
 781   // if reg +/- reg, Rm will be non-zero. Otherwise, we have reg +/- imm12
 782   if (isReg) {
 783     ARM_AM::ShiftOpc ShOp = ARM_AM::getAM2ShiftOpc(Imm);
 784     Binary <<= 7;                    // Shift amount is bits [11:7]
 785     Binary |= getShiftOp(ShOp) << 5; // Shift type is bits [6:5]
 786     Binary |= getARMRegisterNumbering(MO.getReg()); // Rm is bits [3:0]
 787   }
 788   return Binary | (isAdd << 12) | (isReg << 13);
 789 }
 790
 791 uint32_t ARMMCCodeEmitter::
 792 getAddrMode3OffsetOpValue(const MCInst &MI, unsigned OpIdx,
 793                           SmallVectorImpl<MCFixup> &Fixups) const {
 794   // {9}      1 == imm8, 0 == Rm
 795   // {8}      isAdd
 796   // {7-4}    imm7_4/zero
 797   // {3-0}    imm3_0/Rm
 798   const MCOperand &MO = MI.getOperand(OpIdx);
 799   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
 800   unsigned Imm = MO1.getImm();
 801   bool isAdd = ARM_AM::getAM3Op(Imm) == ARM_AM::add;
 802   bool isImm = MO.getReg() == 0;
 803   uint32_t Imm8 = ARM_AM::getAM3Offset(Imm);
 804   // if reg +/- reg, Rm will be non-zero. Otherwise, we have reg +/- imm8
 805   if (!isImm)
 806     Imm8 = getARMRegisterNumbering(MO.getReg());
 807   return Imm8 | (isAdd << 8) | (isImm << 9);
 808 }
 809
 810 uint32_t ARMMCCodeEmitter::
 811 getAddrMode3OpValue(const MCInst &MI, unsigned OpIdx,
 812                     SmallVectorImpl<MCFixup> &Fixups) const {
 813   // {13}     1 == imm8, 0 == Rm
 814   // {12-9}   Rn
 815   // {8}      isAdd
 816   // {7-4}    imm7_4/zero
 817   // {3-0}    imm3_0/Rm
 818   const MCOperand &MO = MI.getOperand(OpIdx);
 819   const MCOperand &MO1 = MI.getOperand(OpIdx+1);
 820   const MCOperand &MO2 = MI.getOperand(OpIdx+2);
 821   unsigned Rn = getARMRegisterNumbering(MO.getReg());
 822   unsigned Imm = MO2.getImm();
 823   bool isAdd = ARM_AM::getAM3Op(Imm) == ARM_AM::add;
 824   bool isImm = MO1.getReg() == 0;
 825   uint32_t Imm8 = ARM_AM::getAM3Offset(Imm);
 826   // if reg +/- reg, Rm will be non-zero. Otherwise, we have reg +/- imm8
 827   if (!isImm)
 828     Imm8 = getARMRegisterNumbering(MO1.getReg());
 829   return (Rn << 9) | Imm8 | (isAdd << 8) | (isImm << 13);
 830 }
 831
 832 /// getAddrModeThumbSPOpValue - Encode the t_addrmode_sp operands.
 833 uint32_t ARMMCCodeEmitter::
 834 getAddrModeThumbSPOpValue(const MCInst &MI, unsigned OpIdx,
 835                           SmallVectorImpl<MCFixup> &Fixups) const {
 836   // [SP, #imm]
 837   //   {7-0} = imm8
 838   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
 839   assert(MI.getOperand(OpIdx).getReg() == ARM::SP &&
 840          "Unexpected base register!");
 841
 842   // The immediate is already shifted for the implicit zeroes, so no change
 843   // here.
 844   return MO1.getImm() & 0xff;
 845 }
 846
 847 /// getAddrModeISOpValue - Encode the t_addrmode_is# operands.
 848 uint32_t ARMMCCodeEmitter::
 849 getAddrModeISOpValue(const MCInst &MI, unsigned OpIdx,
 850                      SmallVectorImpl<MCFixup> &Fixups) const {
 851   // [Rn, #imm]
 852   //   {7-3} = imm5
 853   //   {2-0} = Rn
 854   const MCOperand &MO = MI.getOperand(OpIdx);
 855   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
 856   unsigned Rn = getARMRegisterNumbering(MO.getReg());
 857   unsigned Imm5 = MO1.getImm();
 858   return ((Imm5 & 0x1f) << 3) | Rn;
 859 }
 860
 861 /// getAddrModePCOpValue - Return encoding for t_addrmode_pc operands.
 862 uint32_t ARMMCCodeEmitter::
 863 getAddrModePCOpValue(const MCInst &MI, unsigned OpIdx,
 864                      SmallVectorImpl<MCFixup> &Fixups) const {
 865   return ::getBranchTargetOpValue(MI, OpIdx, ARM::fixup_arm_thumb_cp, Fixups);
 866 }
 867
 868 /// getAddrMode5OpValue - Return encoding info for 'reg +/- imm10' operand.
 869 uint32_t ARMMCCodeEmitter::
 870 getAddrMode5OpValue(const MCInst &MI, unsigned OpIdx,
 871                     SmallVectorImpl<MCFixup> &Fixups) const {
 872   // {12-9} = reg
 873   // {8}    = (U)nsigned (add == '1', sub == '0')
 874   // {7-0}  = imm8
 875   unsigned Reg, Imm8;
 876   bool isAdd;
 877   // If The first operand isn't a register, we have a label reference.
 878   const MCOperand &MO = MI.getOperand(OpIdx);
 879   if (!MO.isReg()) {
 880     Reg = getARMRegisterNumbering(ARM::PC);   // Rn is PC.
 881     Imm8 = 0;
 882     isAdd = false; // 'U' bit is handled as part of the fixup.
 883
 884     assert(MO.isExpr() && "Unexpected machine operand type!");
 885     const MCExpr *Expr = MO.getExpr();
 886     MCFixupKind Kind;
 887     if (Subtarget->isThumb2())
 888       Kind = MCFixupKind(ARM::fixup_t2_pcrel_10);
 889     else
 890       Kind = MCFixupKind(ARM::fixup_arm_pcrel_10);
 891     Fixups.push_back(MCFixup::Create(0, Expr, Kind));
 892
 893     ++MCNumCPRelocations;
 894   } else {
 895     EncodeAddrModeOpValues(MI, OpIdx, Reg, Imm8, Fixups);
 896     isAdd = ARM_AM::getAM5Op(Imm8) == ARM_AM::add;
 897   }
 898
 899   uint32_t Binary = ARM_AM::getAM5Offset(Imm8);
 900   // Immediate is always encoded as positive. The 'U' bit controls add vs sub.
 901   if (isAdd)
 902     Binary |= (1 << 8);
 903   Binary |= (Reg << 9);
 904   return Binary;
 905 }
 906
 907 unsigned ARMMCCodeEmitter::
 908 getSORegOpValue(const MCInst &MI, unsigned OpIdx,
 909                 SmallVectorImpl<MCFixup> &Fixups) const {
 910   // Sub-operands are [reg, reg, imm]. The first register is Rm, the reg to be
 911   // shifted. The second is either Rs, the amount to shift by, or reg0 in which
 912   // case the imm contains the amount to shift by.
 913   //
 914   // {3-0} = Rm.
 915   // {4}   = 1 if reg shift, 0 if imm shift
 916   // {6-5} = type
 917   //    If reg shift:
 918   //      {11-8} = Rs
 919   //      {7}    = 0
 920   //    else (imm shift)
 921   //      {11-7} = imm
 922
 923   const MCOperand &MO  = MI.getOperand(OpIdx);
 924   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
 925   const MCOperand &MO2 = MI.getOperand(OpIdx + 2);
 926   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO2.getImm());
 927
 928   // Encode Rm.
 929   unsigned Binary = getARMRegisterNumbering(MO.getReg());
 930
 931   // Encode the shift opcode.
 932   unsigned SBits = 0;
 933   unsigned Rs = MO1.getReg();
 934   if (Rs) {
 935     // Set shift operand (bit[7:4]).
 936     // LSL - 0001
 937     // LSR - 0011
 938     // ASR - 0101
 939     // ROR - 0111
 940     // RRX - 0110 and bit[11:8] clear.
 941     switch (SOpc) {
 942     default: llvm_unreachable("Unknown shift opc!");
 943     case ARM_AM::lsl: SBits = 0x1; break;
 944     case ARM_AM::lsr: SBits = 0x3; break;
 945     case ARM_AM::asr: SBits = 0x5; break;
 946     case ARM_AM::ror: SBits = 0x7; break;
 947     case ARM_AM::rrx: SBits = 0x6; break;
 948     }
 949   } else {
 950     // Set shift operand (bit[6:4]).
 951     // LSL - 000
 952     // LSR - 010
 953     // ASR - 100
 954     // ROR - 110
 955     switch (SOpc) {
 956     default: llvm_unreachable("Unknown shift opc!");
 957     case ARM_AM::lsl: SBits = 0x0; break;
 958     case ARM_AM::lsr: SBits = 0x2; break;
 959     case ARM_AM::asr: SBits = 0x4; break;
 960     case ARM_AM::ror: SBits = 0x6; break;
 961     }
 962   }
 963
 964   Binary |= SBits << 4;
 965   if (SOpc == ARM_AM::rrx)
 966     return Binary;
 967
 968   // Encode the shift operation Rs or shift_imm (except rrx).
 969   if (Rs) {
 970     // Encode Rs bit[11:8].
 971     assert(ARM_AM::getSORegOffset(MO2.getImm()) == 0);
 972     return Binary | (getARMRegisterNumbering(Rs) << ARMII::RegRsShift);
 973   }
 974
 975   // Encode shift_imm bit[11:7].
 976   return Binary | ARM_AM::getSORegOffset(MO2.getImm()) << 7;
 977 }
 978
 979 unsigned ARMMCCodeEmitter::
 980 getT2AddrModeSORegOpValue(const MCInst &MI, unsigned OpNum,
 981                 SmallVectorImpl<MCFixup> &Fixups) const {
 982   const MCOperand &MO1 = MI.getOperand(OpNum);
 983   const MCOperand &MO2 = MI.getOperand(OpNum+1);
 984   const MCOperand &MO3 = MI.getOperand(OpNum+2);
 985
 986   // Encoded as [Rn, Rm, imm].
 987   // FIXME: Needs fixup support.
 988   unsigned Value = getARMRegisterNumbering(MO1.getReg());
 989   Value <<= 4;
 990   Value |= getARMRegisterNumbering(MO2.getReg());
 991   Value <<= 2;
 992   Value |= MO3.getImm();
 993
 994   return Value;
 995 }
 996
 997 unsigned ARMMCCodeEmitter::
 998 getT2AddrModeImm8OpValue(const MCInst &MI, unsigned OpNum,
 999                          SmallVectorImpl<MCFixup> &Fixups) const {
1000   const MCOperand &MO1 = MI.getOperand(OpNum);
1001   const MCOperand &MO2 = MI.getOperand(OpNum+1);
1002
1003   // FIXME: Needs fixup support.
1004   unsigned Value = getARMRegisterNumbering(MO1.getReg());
1005
1006   // Even though the immediate is 8 bits long, we need 9 bits in order
1007   // to represent the (inverse of the) sign bit.
1008   Value <<= 9;
1009   int32_t tmp = (int32_t)MO2.getImm();
1010   if (tmp < 0)
1011     tmp = abs(tmp);
1012   else
1013     Value |= 256; // Set the ADD bit
1014   Value |= tmp & 255;
1015   return Value;
1016 }
1017
1018 unsigned ARMMCCodeEmitter::
1019 getT2AddrModeImm8OffsetOpValue(const MCInst &MI, unsigned OpNum,
1020                          SmallVectorImpl<MCFixup> &Fixups) const {
1021   const MCOperand &MO1 = MI.getOperand(OpNum);
1022
1023   // FIXME: Needs fixup support.
1024   unsigned Value = 0;
1025   int32_t tmp = (int32_t)MO1.getImm();
1026   if (tmp < 0)
1027     tmp = abs(tmp);
1028   else
1029     Value |= 256; // Set the ADD bit
1030   Value |= tmp & 255;
1031   return Value;
1032 }
1033
1034 unsigned ARMMCCodeEmitter::
1035 getT2AddrModeImm12OffsetOpValue(const MCInst &MI, unsigned OpNum,
1036                          SmallVectorImpl<MCFixup> &Fixups) const {
1037   const MCOperand &MO1 = MI.getOperand(OpNum);
1038
1039   // FIXME: Needs fixup support.
1040   unsigned Value = 0;
1041   int32_t tmp = (int32_t)MO1.getImm();
1042   if (tmp < 0)
1043     tmp = abs(tmp);
1044   else
1045     Value |= 4096; // Set the ADD bit
1046   Value |= tmp & 4095;
1047   return Value;
1048 }
1049
1050 unsigned ARMMCCodeEmitter::
1051 getT2SORegOpValue(const MCInst &MI, unsigned OpIdx,
1052                 SmallVectorImpl<MCFixup> &Fixups) const {
1053   // Sub-operands are [reg, imm]. The first register is Rm, the reg to be
1054   // shifted. The second is the amount to shift by.
1055   //
1056   // {3-0} = Rm.
1057   // {4}   = 0
1058   // {6-5} = type
1059   // {11-7} = imm
1060
1061   const MCOperand &MO  = MI.getOperand(OpIdx);
1062   const MCOperand &MO1 = MI.getOperand(OpIdx + 1);
1063   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO1.getImm());
1064
1065   // Encode Rm.
1066   unsigned Binary = getARMRegisterNumbering(MO.getReg());
1067
1068   // Encode the shift opcode.
1069   unsigned SBits = 0;
1070   // Set shift operand (bit[6:4]).
1071   // LSL - 000
1072   // LSR - 010
1073   // ASR - 100
1074   // ROR - 110
1075   switch (SOpc) {
1076   default: llvm_unreachable("Unknown shift opc!");
1077   case ARM_AM::lsl: SBits = 0x0; break;
1078   case ARM_AM::lsr: SBits = 0x2; break;
1079   case ARM_AM::asr: SBits = 0x4; break;
1080   case ARM_AM::ror: SBits = 0x6; break;
1081   }
1082
1083   Binary |= SBits << 4;
1084   if (SOpc == ARM_AM::rrx)
1085     return Binary;
1086
1087   // Encode shift_imm bit[11:7].
1088   return Binary | ARM_AM::getSORegOffset(MO1.getImm()) << 7;
1089 }
1090
1091 unsigned ARMMCCodeEmitter::
1092 getBitfieldInvertedMaskOpValue(const MCInst &MI, unsigned Op,
1093                                SmallVectorImpl<MCFixup> &Fixups) const {
1094   // 10 bits. lower 5 bits are are the lsb of the mask, high five bits are the
1095   // msb of the mask.
1096   const MCOperand &MO = MI.getOperand(Op);
1097   uint32_t v = ~MO.getImm();
1098   uint32_t lsb = CountTrailingZeros_32(v);
1099   uint32_t msb = (32 - CountLeadingZeros_32 (v)) - 1;
1100   assert (v != 0 && lsb < 32 && msb < 32 && "Illegal bitfield mask!");
1101   return lsb | (msb << 5);
1102 }
1103
1104 unsigned ARMMCCodeEmitter::
1105 getMsbOpValue(const MCInst &MI, unsigned Op,
1106               SmallVectorImpl<MCFixup> &Fixups) const {
1107   // MSB - 5 bits.
1108   uint32_t lsb = MI.getOperand(Op-1).getImm();
1109   uint32_t width = MI.getOperand(Op).getImm();
1110   uint32_t msb = lsb+width-1;
1111   assert (width != 0 && msb < 32 && "Illegal bit width!");
1112   return msb;
1113 }
1114
1115 unsigned ARMMCCodeEmitter::
1116 getRegisterListOpValue(const MCInst &MI, unsigned Op,
1117                        SmallVectorImpl<MCFixup> &Fixups) const {
1118   // VLDM/VSTM:
1119   //   {12-8} = Vd
1120   //   {7-0}  = Number of registers
1121   //
1122   // LDM/STM:
1123   //   {15-0}  = Bitfield of GPRs.
1124   unsigned Reg = MI.getOperand(Op).getReg();
1125   bool SPRRegs = ARM::SPRRegClass.contains(Reg);
1126   bool DPRRegs = ARM::DPRRegClass.contains(Reg);
1127
1128   unsigned Binary = 0;
1129
1130   if (SPRRegs || DPRRegs) {
1131     // VLDM/VSTM
1132     unsigned RegNo = getARMRegisterNumbering(Reg);
1133     unsigned NumRegs = (MI.getNumOperands() - Op) & 0xff;
1134     Binary |= (RegNo & 0x1f) << 8;
1135     if (SPRRegs)
1136       Binary |= NumRegs;
1137     else
1138       Binary |= NumRegs * 2;
1139   } else {
1140     for (unsigned I = Op, E = MI.getNumOperands(); I < E; ++I) {
1141       unsigned RegNo = getARMRegisterNumbering(MI.getOperand(I).getReg());
1142       Binary |= 1 << RegNo;
1143     }
1144   }
1145
1146   return Binary;
1147 }
1148
1149 /// getAddrMode6AddressOpValue - Encode an addrmode6 register number along
1150 /// with the alignment operand.
1151 unsigned ARMMCCodeEmitter::
1152 getAddrMode6AddressOpValue(const MCInst &MI, unsigned Op,
1153                            SmallVectorImpl<MCFixup> &Fixups) const {
1154   const MCOperand &Reg = MI.getOperand(Op);
1155   const MCOperand &Imm = MI.getOperand(Op + 1);
1156
1157   unsigned RegNo = getARMRegisterNumbering(Reg.getReg());
1158   unsigned Align = 0;
1159
1160   switch (Imm.getImm()) {
1161   default: break;
1162   case 2:
1163   case 4:
1164   case 8:  Align = 0x01; break;
1165   case 16: Align = 0x02; break;
1166   case 32: Align = 0x03; break;
1167   }
1168
1169   return RegNo | (Align << 4);
1170 }
1171
1172 /// getAddrMode6DupAddressOpValue - Encode an addrmode6 register number and
1173 /// alignment operand for use in VLD-dup instructions.  This is the same as
1174 /// getAddrMode6AddressOpValue except for the alignment encoding, which is
1175 /// different for VLD4-dup.
1176 unsigned ARMMCCodeEmitter::
1177 getAddrMode6DupAddressOpValue(const MCInst &MI, unsigned Op,
1178                               SmallVectorImpl<MCFixup> &Fixups) const {
1179   const MCOperand &Reg = MI.getOperand(Op);
1180   const MCOperand &Imm = MI.getOperand(Op + 1);
1181
1182   unsigned RegNo = getARMRegisterNumbering(Reg.getReg());
1183   unsigned Align = 0;
1184
1185   switch (Imm.getImm()) {
1186   default: break;
1187   case 2:
1188   case 4:
1189   case 8:  Align = 0x01; break;
1190   case 16: Align = 0x03; break;
1191   }
1192
1193   return RegNo | (Align << 4);
1194 }
1195
1196 unsigned ARMMCCodeEmitter::
1197 getAddrMode6OffsetOpValue(const MCInst &MI, unsigned Op,
1198                           SmallVectorImpl<MCFixup> &Fixups) const {
1199   const MCOperand &MO = MI.getOperand(Op);
1200   if (MO.getReg() == 0) return 0x0D;
1201   return MO.getReg();
1202 }
1203
1204 void ARMMCCodeEmitter::
1205 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
1206                   SmallVectorImpl<MCFixup> &Fixups) const {
1207   // Pseudo instructions don't get encoded.
1208   const TargetInstrDesc &Desc = TII.get(MI.getOpcode());
1209   uint64_t TSFlags = Desc.TSFlags;
1210   if ((TSFlags & ARMII::FormMask) == ARMII::Pseudo)
1211     return;
1212   int Size;
1213   // Basic size info comes from the TSFlags field.
1214   switch ((TSFlags & ARMII::SizeMask) >> ARMII::SizeShift) {
1215   default: llvm_unreachable("Unexpected instruction size!");
1216   case ARMII::Size2Bytes: Size = 2; break;
1217   case ARMII::Size4Bytes: Size = 4; break;
1218   }
1219   uint32_t Binary = getBinaryCodeForInstr(MI, Fixups);
1220   // Thumb 32-bit wide instructions need to emit the high order halfword
1221   // first.
1222   if (Subtarget->isThumb() && Size == 4) {
1223     EmitConstant(Binary >> 16, 2, OS);
1224     EmitConstant(Binary & 0xffff, 2, OS);
1225   } else
1226     EmitConstant(Binary, Size, OS);
1227   ++MCNumEmitted;  // Keep track of the # of mi's emitted.
1228 }
1229
1230 #include "ARMGenMCCodeEmitter.inc"