lib/Target/ARM/ARMInstrThumb2.td

   1 //===- ARMInstrThumb2.td - Thumb2 support for ARM -------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb2 instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 // IT block predicate field
  15 def it_pred_asmoperand : AsmOperandClass {
  16   let Name = "ITCondCode";
  17   let ParserMethod = "parseITCondCode";
  18 }
  19 def it_pred : Operand<i32> {
  20   let PrintMethod = "printMandatoryPredicateOperand";
  21   let ParserMatchClass = it_pred_asmoperand;
  22 }
  23
  24 // IT block condition mask
  25 def it_mask_asmoperand : AsmOperandClass { let Name = "ITMask"; }
  26 def it_mask : Operand<i32> {
  27   let PrintMethod = "printThumbITMask";
  28   let ParserMatchClass = it_mask_asmoperand;
  29 }
  30
  31 // Shifted operands. No register controlled shifts for Thumb2.
  32 // Note: We do not support rrx shifted operands yet.
  33 def t2_so_reg : Operand<i32>,    // reg imm
  34                 ComplexPattern<i32, 2, "SelectT2ShifterOperandReg",
  35                                [shl,srl,sra,rotr]> {
  36   let EncoderMethod = "getT2SORegOpValue";
  37   let PrintMethod = "printT2SOOperand";
  38   let DecoderMethod = "DecodeSORegImmOperand";
  39   let ParserMatchClass = ShiftedImmAsmOperand;
  40   let MIOperandInfo = (ops rGPR, i32imm);
  41 }
  42
  43 // t2_so_imm_not_XFORM - Return the complement of a t2_so_imm value
  44 def t2_so_imm_not_XFORM : SDNodeXForm<imm, [{
  45   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  46 }]>;
  47
  48 // t2_so_imm_neg_XFORM - Return the negation of a t2_so_imm value
  49 def t2_so_imm_neg_XFORM : SDNodeXForm<imm, [{
  50   return CurDAG->getTargetConstant(-((int)N->getZExtValue()), MVT::i32);
  51 }]>;
  52
  53 // t2_so_imm - Match a 32-bit immediate operand, which is an
  54 // 8-bit immediate rotated by an arbitrary number of bits, or an 8-bit
  55 // immediate splatted into multiple bytes of the word.
  56 def t2_so_imm_asmoperand : AsmOperandClass { let Name = "T2SOImm"; }
  57 def t2_so_imm : Operand<i32>, ImmLeaf<i32, [{
  58     return ARM_AM::getT2SOImmVal(Imm) != -1;
  59   }]> {
  60   let ParserMatchClass = t2_so_imm_asmoperand;
  61   let EncoderMethod = "getT2SOImmOpValue";
  62   let DecoderMethod = "DecodeT2SOImm";
  63 }
  64
  65 // t2_so_imm_not - Match an immediate that is a complement
  66 // of a t2_so_imm.
  67 def t2_so_imm_not : Operand<i32>,
  68                     PatLeaf<(imm), [{
  69   return ARM_AM::getT2SOImmVal(~((uint32_t)N->getZExtValue())) != -1;
  70 }], t2_so_imm_not_XFORM>;
  71
  72 // t2_so_imm_neg - Match an immediate that is a negation of a t2_so_imm.
  73 def t2_so_imm_neg : Operand<i32>,
  74                     PatLeaf<(imm), [{
  75   return ARM_AM::getT2SOImmVal(-((uint32_t)N->getZExtValue())) != -1;
  76 }], t2_so_imm_neg_XFORM>;
  77
  78 /// imm0_4095 predicate - True if the 32-bit immediate is in the range [0.4095].
  79 def imm0_4095 : Operand<i32>,
  80                 ImmLeaf<i32, [{
  81   return Imm >= 0 && Imm < 4096;
  82 }]>;
  83
  84 def imm0_4095_neg : PatLeaf<(i32 imm), [{
  85  return (uint32_t)(-N->getZExtValue()) < 4096;
  86 }], imm_neg_XFORM>;
  87
  88 def imm0_255_neg : PatLeaf<(i32 imm), [{
  89   return (uint32_t)(-N->getZExtValue()) < 255;
  90 }], imm_neg_XFORM>;
  91
  92 def imm0_255_not : PatLeaf<(i32 imm), [{
  93   return (uint32_t)(~N->getZExtValue()) < 255;
  94 }], imm_comp_XFORM>;
  95
  96 def lo5AllOne : PatLeaf<(i32 imm), [{
  97   // Returns true if all low 5-bits are 1.
  98   return (((uint32_t)N->getZExtValue()) & 0x1FUL) == 0x1FUL;
  99 }]>;
 100
 101 // Define Thumb2 specific addressing modes.
 102
 103 // t2addrmode_imm12  := reg + imm12
 104 def t2addrmode_imm12_asmoperand : AsmOperandClass {let Name="MemUImm12Offset";}
 105 def t2addrmode_imm12 : Operand<i32>,
 106                        ComplexPattern<i32, 2, "SelectT2AddrModeImm12", []> {
 107   let PrintMethod = "printAddrModeImm12Operand";
 108   let EncoderMethod = "getAddrModeImm12OpValue";
 109   let DecoderMethod = "DecodeT2AddrModeImm12";
 110   let ParserMatchClass = t2addrmode_imm12_asmoperand;
 111   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 112 }
 113
 114 // t2ldrlabel  := imm12
 115 def t2ldrlabel : Operand<i32> {
 116   let EncoderMethod = "getAddrModeImm12OpValue";
 117 }
 118
 119
 120 // ADR instruction labels.
 121 def t2adrlabel : Operand<i32> {
 122   let EncoderMethod = "getT2AdrLabelOpValue";
 123 }
 124
 125
 126 // t2addrmode_negimm8  := reg - imm8
 127 def MemNegImm8OffsetAsmOperand : AsmOperandClass {let Name="MemNegImm8Offset";}
 128 def t2addrmode_negimm8 : Operand<i32>,
 129                       ComplexPattern<i32, 2, "SelectT2AddrModeImm8", []> {
 130   let PrintMethod = "printT2AddrModeImm8Operand";
 131   let EncoderMethod = "getT2AddrModeImm8OpValue";
 132   let DecoderMethod = "DecodeT2AddrModeImm8";
 133   let ParserMatchClass = MemNegImm8OffsetAsmOperand;
 134   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 135 }
 136
 137 // t2addrmode_imm8  := reg +/- imm8
 138 def MemImm8OffsetAsmOperand : AsmOperandClass { let Name = "MemImm8Offset"; }
 139 def t2addrmode_imm8 : Operand<i32>,
 140                       ComplexPattern<i32, 2, "SelectT2AddrModeImm8", []> {
 141   let PrintMethod = "printT2AddrModeImm8Operand";
 142   let EncoderMethod = "getT2AddrModeImm8OpValue";
 143   let DecoderMethod = "DecodeT2AddrModeImm8";
 144   let ParserMatchClass = MemImm8OffsetAsmOperand;
 145   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 146 }
 147
 148 def t2am_imm8_offset : Operand<i32>,
 149                        ComplexPattern<i32, 1, "SelectT2AddrModeImm8Offset",
 150                                       [], [SDNPWantRoot]> {
 151   let PrintMethod = "printT2AddrModeImm8OffsetOperand";
 152   let EncoderMethod = "getT2AddrModeImm8OffsetOpValue";
 153   let DecoderMethod = "DecodeT2Imm8";
 154 }
 155
 156 // t2addrmode_imm8s4  := reg +/- (imm8 << 2)
 157 def t2addrmode_imm8s4 : Operand<i32> {
 158   let PrintMethod = "printT2AddrModeImm8s4Operand";
 159   let EncoderMethod = "getT2AddrModeImm8s4OpValue";
 160   let DecoderMethod = "DecodeT2AddrModeImm8s4";
 161   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 162 }
 163
 164 def t2am_imm8s4_offset : Operand<i32> {
 165   let PrintMethod = "printT2AddrModeImm8s4OffsetOperand";
 166   let DecoderMethod = "DecodeT2Imm8S4";
 167 }
 168
 169 // t2addrmode_so_reg  := reg + (reg << imm2)
 170 def t2addrmode_so_reg_asmoperand : AsmOperandClass {let Name="T2MemRegOffset";}
 171 def t2addrmode_so_reg : Operand<i32>,
 172                         ComplexPattern<i32, 3, "SelectT2AddrModeSoReg", []> {
 173   let PrintMethod = "printT2AddrModeSoRegOperand";
 174   let EncoderMethod = "getT2AddrModeSORegOpValue";
 175   let DecoderMethod = "DecodeT2AddrModeSOReg";
 176   let ParserMatchClass = t2addrmode_so_reg_asmoperand;
 177   let MIOperandInfo = (ops GPR:$base, rGPR:$offsreg, i32imm:$offsimm);
 178 }
 179
 180 // t2addrmode_reg := reg
 181 // Used by load/store exclusive instructions. Useful to enable right assembly
 182 // parsing and printing. Not used for any codegen matching.
 183 //
 184 def t2addrmode_reg : Operand<i32> {
 185   let PrintMethod = "printAddrMode7Operand";
 186   let DecoderMethod = "DecodeGPRRegisterClass";
 187   let MIOperandInfo = (ops GPR);
 188 }
 189
 190 //===----------------------------------------------------------------------===//
 191 // Multiclass helpers...
 192 //
 193
 194
 195 class T2OneRegImm<dag oops, dag iops, InstrItinClass itin,
 196            string opc, string asm, list<dag> pattern>
 197   : T2I<oops, iops, itin, opc, asm, pattern> {
 198   bits<4> Rd;
 199   bits<12> imm;
 200
 201   let Inst{11-8}  = Rd;
 202   let Inst{26}    = imm{11};
 203   let Inst{14-12} = imm{10-8};
 204   let Inst{7-0}   = imm{7-0};
 205 }
 206
 207
 208 class T2sOneRegImm<dag oops, dag iops, InstrItinClass itin,
 209            string opc, string asm, list<dag> pattern>
 210   : T2sI<oops, iops, itin, opc, asm, pattern> {
 211   bits<4> Rd;
 212   bits<4> Rn;
 213   bits<12> imm;
 214
 215   let Inst{11-8}  = Rd;
 216   let Inst{26}    = imm{11};
 217   let Inst{14-12} = imm{10-8};
 218   let Inst{7-0}   = imm{7-0};
 219 }
 220
 221 class T2OneRegCmpImm<dag oops, dag iops, InstrItinClass itin,
 222            string opc, string asm, list<dag> pattern>
 223   : T2I<oops, iops, itin, opc, asm, pattern> {
 224   bits<4> Rn;
 225   bits<12> imm;
 226
 227   let Inst{19-16}  = Rn;
 228   let Inst{26}    = imm{11};
 229   let Inst{14-12} = imm{10-8};
 230   let Inst{7-0}   = imm{7-0};
 231 }
 232
 233
 234 class T2OneRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 235            string opc, string asm, list<dag> pattern>
 236   : T2I<oops, iops, itin, opc, asm, pattern> {
 237   bits<4> Rd;
 238   bits<12> ShiftedRm;
 239
 240   let Inst{11-8}  = Rd;
 241   let Inst{3-0}   = ShiftedRm{3-0};
 242   let Inst{5-4}   = ShiftedRm{6-5};
 243   let Inst{14-12} = ShiftedRm{11-9};
 244   let Inst{7-6}   = ShiftedRm{8-7};
 245 }
 246
 247 class T2sOneRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 248            string opc, string asm, list<dag> pattern>
 249   : T2sI<oops, iops, itin, opc, asm, pattern> {
 250   bits<4> Rd;
 251   bits<12> ShiftedRm;
 252
 253   let Inst{11-8}  = Rd;
 254   let Inst{3-0}   = ShiftedRm{3-0};
 255   let Inst{5-4}   = ShiftedRm{6-5};
 256   let Inst{14-12} = ShiftedRm{11-9};
 257   let Inst{7-6}   = ShiftedRm{8-7};
 258 }
 259
 260 class T2OneRegCmpShiftedReg<dag oops, dag iops, InstrItinClass itin,
 261            string opc, string asm, list<dag> pattern>
 262   : T2I<oops, iops, itin, opc, asm, pattern> {
 263   bits<4> Rn;
 264   bits<12> ShiftedRm;
 265
 266   let Inst{19-16} = Rn;
 267   let Inst{3-0}   = ShiftedRm{3-0};
 268   let Inst{5-4}   = ShiftedRm{6-5};
 269   let Inst{14-12} = ShiftedRm{11-9};
 270   let Inst{7-6}   = ShiftedRm{8-7};
 271 }
 272
 273 class T2TwoReg<dag oops, dag iops, InstrItinClass itin,
 274            string opc, string asm, list<dag> pattern>
 275   : T2I<oops, iops, itin, opc, asm, pattern> {
 276   bits<4> Rd;
 277   bits<4> Rm;
 278
 279   let Inst{11-8}  = Rd;
 280   let Inst{3-0}   = Rm;
 281 }
 282
 283 class T2sTwoReg<dag oops, dag iops, InstrItinClass itin,
 284            string opc, string asm, list<dag> pattern>
 285   : T2sI<oops, iops, itin, opc, asm, pattern> {
 286   bits<4> Rd;
 287   bits<4> Rm;
 288
 289   let Inst{11-8}  = Rd;
 290   let Inst{3-0}   = Rm;
 291 }
 292
 293 class T2TwoRegCmp<dag oops, dag iops, InstrItinClass itin,
 294            string opc, string asm, list<dag> pattern>
 295   : T2I<oops, iops, itin, opc, asm, pattern> {
 296   bits<4> Rn;
 297   bits<4> Rm;
 298
 299   let Inst{19-16} = Rn;
 300   let Inst{3-0}   = Rm;
 301 }
 302
 303
 304 class T2TwoRegImm<dag oops, dag iops, InstrItinClass itin,
 305            string opc, string asm, list<dag> pattern>
 306   : T2I<oops, iops, itin, opc, asm, pattern> {
 307   bits<4> Rd;
 308   bits<4> Rn;
 309   bits<12> imm;
 310
 311   let Inst{11-8}  = Rd;
 312   let Inst{19-16} = Rn;
 313   let Inst{26}    = imm{11};
 314   let Inst{14-12} = imm{10-8};
 315   let Inst{7-0}   = imm{7-0};
 316 }
 317
 318 class T2sTwoRegImm<dag oops, dag iops, InstrItinClass itin,
 319            string opc, string asm, list<dag> pattern>
 320   : T2sI<oops, iops, itin, opc, asm, pattern> {
 321   bits<4> Rd;
 322   bits<4> Rn;
 323   bits<12> imm;
 324
 325   let Inst{11-8}  = Rd;
 326   let Inst{19-16} = Rn;
 327   let Inst{26}    = imm{11};
 328   let Inst{14-12} = imm{10-8};
 329   let Inst{7-0}   = imm{7-0};
 330 }
 331
 332 class T2TwoRegShiftImm<dag oops, dag iops, InstrItinClass itin,
 333            string opc, string asm, list<dag> pattern>
 334   : T2I<oops, iops, itin, opc, asm, pattern> {
 335   bits<4> Rd;
 336   bits<4> Rm;
 337   bits<5> imm;
 338
 339   let Inst{11-8}  = Rd;
 340   let Inst{3-0}   = Rm;
 341   let Inst{14-12} = imm{4-2};
 342   let Inst{7-6}   = imm{1-0};
 343 }
 344
 345 class T2sTwoRegShiftImm<dag oops, dag iops, InstrItinClass itin,
 346            string opc, string asm, list<dag> pattern>
 347   : T2sI<oops, iops, itin, opc, asm, pattern> {
 348   bits<4> Rd;
 349   bits<4> Rm;
 350   bits<5> imm;
 351
 352   let Inst{11-8}  = Rd;
 353   let Inst{3-0}   = Rm;
 354   let Inst{14-12} = imm{4-2};
 355   let Inst{7-6}   = imm{1-0};
 356 }
 357
 358 class T2ThreeReg<dag oops, dag iops, InstrItinClass itin,
 359            string opc, string asm, list<dag> pattern>
 360   : T2I<oops, iops, itin, opc, asm, pattern> {
 361   bits<4> Rd;
 362   bits<4> Rn;
 363   bits<4> Rm;
 364
 365   let Inst{11-8}  = Rd;
 366   let Inst{19-16} = Rn;
 367   let Inst{3-0}   = Rm;
 368 }
 369
 370 class T2sThreeReg<dag oops, dag iops, InstrItinClass itin,
 371            string opc, string asm, list<dag> pattern>
 372   : T2sI<oops, iops, itin, opc, asm, pattern> {
 373   bits<4> Rd;
 374   bits<4> Rn;
 375   bits<4> Rm;
 376
 377   let Inst{11-8}  = Rd;
 378   let Inst{19-16} = Rn;
 379   let Inst{3-0}   = Rm;
 380 }
 381
 382 class T2TwoRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 383            string opc, string asm, list<dag> pattern>
 384   : T2I<oops, iops, itin, opc, asm, pattern> {
 385   bits<4> Rd;
 386   bits<4> Rn;
 387   bits<12> ShiftedRm;
 388
 389   let Inst{11-8}  = Rd;
 390   let Inst{19-16} = Rn;
 391   let Inst{3-0}   = ShiftedRm{3-0};
 392   let Inst{5-4}   = ShiftedRm{6-5};
 393   let Inst{14-12} = ShiftedRm{11-9};
 394   let Inst{7-6}   = ShiftedRm{8-7};
 395 }
 396
 397 class T2sTwoRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 398            string opc, string asm, list<dag> pattern>
 399   : T2sI<oops, iops, itin, opc, asm, pattern> {
 400   bits<4> Rd;
 401   bits<4> Rn;
 402   bits<12> ShiftedRm;
 403
 404   let Inst{11-8}  = Rd;
 405   let Inst{19-16} = Rn;
 406   let Inst{3-0}   = ShiftedRm{3-0};
 407   let Inst{5-4}   = ShiftedRm{6-5};
 408   let Inst{14-12} = ShiftedRm{11-9};
 409   let Inst{7-6}   = ShiftedRm{8-7};
 410 }
 411
 412 class T2FourReg<dag oops, dag iops, InstrItinClass itin,
 413            string opc, string asm, list<dag> pattern>
 414   : T2I<oops, iops, itin, opc, asm, pattern> {
 415   bits<4> Rd;
 416   bits<4> Rn;
 417   bits<4> Rm;
 418   bits<4> Ra;
 419
 420   let Inst{19-16} = Rn;
 421   let Inst{15-12} = Ra;
 422   let Inst{11-8}  = Rd;
 423   let Inst{3-0}   = Rm;
 424 }
 425
 426 class T2MulLong<bits<3> opc22_20, bits<4> opc7_4,
 427                 dag oops, dag iops, InstrItinClass itin,
 428                 string opc, string asm, list<dag> pattern>
 429   : T2I<oops, iops, itin, opc, asm, pattern> {
 430   bits<4> RdLo;
 431   bits<4> RdHi;
 432   bits<4> Rn;
 433   bits<4> Rm;
 434
 435   let Inst{31-23} = 0b111110111;
 436   let Inst{22-20} = opc22_20;
 437   let Inst{19-16} = Rn;
 438   let Inst{15-12} = RdLo;
 439   let Inst{11-8}  = RdHi;
 440   let Inst{7-4}   = opc7_4;
 441   let Inst{3-0}   = Rm;
 442 }
 443
 444
 445 /// T2I_un_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
 446 /// unary operation that produces a value. These are predicable and can be
 447 /// changed to modify CPSR.
 448 multiclass T2I_un_irs<bits<4> opcod, string opc,
 449                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 450                       PatFrag opnode, bit Cheap = 0, bit ReMat = 0> {
 451    // shifted imm
 452    def i : T2sOneRegImm<(outs rGPR:$Rd), (ins t2_so_imm:$imm), iii,
 453                 opc, "\t$Rd, $imm",
 454                 [(set rGPR:$Rd, (opnode t2_so_imm:$imm))]> {
 455      let isAsCheapAsAMove = Cheap;
 456      let isReMaterializable = ReMat;
 457      let Inst{31-27} = 0b11110;
 458      let Inst{25} = 0;
 459      let Inst{24-21} = opcod;
 460      let Inst{19-16} = 0b1111; // Rn
 461      let Inst{15} = 0;
 462    }
 463    // register
 464    def r : T2sTwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), iir,
 465                 opc, ".w\t$Rd, $Rm",
 466                 [(set rGPR:$Rd, (opnode rGPR:$Rm))]> {
 467      let Inst{31-27} = 0b11101;
 468      let Inst{26-25} = 0b01;
 469      let Inst{24-21} = opcod;
 470      let Inst{19-16} = 0b1111; // Rn
 471      let Inst{14-12} = 0b000; // imm3
 472      let Inst{7-6} = 0b00; // imm2
 473      let Inst{5-4} = 0b00; // type
 474    }
 475    // shifted register
 476    def s : T2sOneRegShiftedReg<(outs rGPR:$Rd), (ins t2_so_reg:$ShiftedRm), iis,
 477                 opc, ".w\t$Rd, $ShiftedRm",
 478                 [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm))]> {
 479      let Inst{31-27} = 0b11101;
 480      let Inst{26-25} = 0b01;
 481      let Inst{24-21} = opcod;
 482      let Inst{19-16} = 0b1111; // Rn
 483    }
 484 }
 485
 486 /// T2I_bin_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
 487 /// binary operation that produces a value. These are predicable and can be
 488 /// changed to modify CPSR.
 489 multiclass T2I_bin_irs<bits<4> opcod, string opc,
 490                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 491                        PatFrag opnode, string baseOpc, bit Commutable = 0,
 492                        string wide = ""> {
 493    // shifted imm
 494    def ri : T2sTwoRegImm<
 495                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), iii,
 496                  opc, "\t$Rd, $Rn, $imm",
 497                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_imm:$imm))]> {
 498      let Inst{31-27} = 0b11110;
 499      let Inst{25} = 0;
 500      let Inst{24-21} = opcod;
 501      let Inst{15} = 0;
 502    }
 503    // register
 504    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), iir,
 505                  opc, !strconcat(wide, "\t$Rd, $Rn, $Rm"),
 506                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]> {
 507      let isCommutable = Commutable;
 508      let Inst{31-27} = 0b11101;
 509      let Inst{26-25} = 0b01;
 510      let Inst{24-21} = opcod;
 511      let Inst{14-12} = 0b000; // imm3
 512      let Inst{7-6} = 0b00; // imm2
 513      let Inst{5-4} = 0b00; // type
 514    }
 515    // shifted register
 516    def rs : T2sTwoRegShiftedReg<
 517                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm), iis,
 518                  opc, !strconcat(wide, "\t$Rd, $Rn, $ShiftedRm"),
 519                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm))]> {
 520      let Inst{31-27} = 0b11101;
 521      let Inst{26-25} = 0b01;
 522      let Inst{24-21} = opcod;
 523    }
 524   // Assembly aliases for optional destination operand when it's the same
 525   // as the source operand.
 526   def : t2InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
 527      (!cast<Instruction>(!strconcat(baseOpc, "ri")) rGPR:$Rdn, rGPR:$Rdn,
 528                                                     t2_so_imm:$imm, pred:$p,
 529                                                     cc_out:$s)>;
 530   def : t2InstAlias<!strconcat(opc, "${s}${p}", wide, " $Rdn, $Rm"),
 531      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rdn, rGPR:$Rdn,
 532                                                     rGPR:$Rm, pred:$p,
 533                                                     cc_out:$s)>;
 534   def : t2InstAlias<!strconcat(opc, "${s}${p}", wide, " $Rdn, $shift"),
 535      (!cast<Instruction>(!strconcat(baseOpc, "rs")) rGPR:$Rdn, rGPR:$Rdn,
 536                                                     t2_so_reg:$shift, pred:$p,
 537                                                     cc_out:$s)>;
 538 }
 539
 540 /// T2I_bin_w_irs - Same as T2I_bin_irs except these operations need
 541 //  the ".w" suffix to indicate that they are wide.
 542 multiclass T2I_bin_w_irs<bits<4> opcod, string opc,
 543                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 544                          PatFrag opnode, string baseOpc, bit Commutable = 0> :
 545     T2I_bin_irs<opcod, opc, iii, iir, iis, opnode, baseOpc, Commutable, ".w"> {
 546   // Assembler aliases w/o the ".w" suffix.
 547   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $Rm"),
 548      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rd, rGPR:$Rn,
 549                                                     rGPR:$Rm, pred:$p,
 550                                                     cc_out:$s)>;
 551   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $shift"),
 552      (!cast<Instruction>(!strconcat(baseOpc, "rs")) rGPR:$Rd, rGPR:$Rn,
 553                                                     t2_so_reg:$shift, pred:$p,
 554                                                     cc_out:$s)>;
 555
 556   // and with the optional destination operand, too.
 557   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $Rm"),
 558      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rdn, rGPR:$Rdn,
 559                                                     rGPR:$Rm, pred:$p,
 560                                                     cc_out:$s)>;
 561   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $shift"),
 562      (!cast<Instruction>(!strconcat(baseOpc, "rs")) rGPR:$Rdn, rGPR:$Rdn,
 563                                                     t2_so_reg:$shift, pred:$p,
 564                                                     cc_out:$s)>;
 565 }
 566
 567 /// T2I_rbin_is - Same as T2I_bin_irs except the order of operands are
 568 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
 569 /// it is equivalent to the T2I_bin_irs counterpart.
 570 multiclass T2I_rbin_irs<bits<4> opcod, string opc, PatFrag opnode> {
 571    // shifted imm
 572    def ri : T2sTwoRegImm<
 573                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), IIC_iALUi,
 574                  opc, ".w\t$Rd, $Rn, $imm",
 575                  [(set rGPR:$Rd, (opnode t2_so_imm:$imm, rGPR:$Rn))]> {
 576      let Inst{31-27} = 0b11110;
 577      let Inst{25} = 0;
 578      let Inst{24-21} = opcod;
 579      let Inst{15} = 0;
 580    }
 581    // register
 582    def rr : T2sThreeReg<
 583                  (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUr,
 584                  opc, "\t$Rd, $Rn, $Rm",
 585                  [/* For disassembly only; pattern left blank */]> {
 586      let Inst{31-27} = 0b11101;
 587      let Inst{26-25} = 0b01;
 588      let Inst{24-21} = opcod;
 589      let Inst{14-12} = 0b000; // imm3
 590      let Inst{7-6} = 0b00; // imm2
 591      let Inst{5-4} = 0b00; // type
 592    }
 593    // shifted register
 594    def rs : T2sTwoRegShiftedReg<
 595                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 596                  IIC_iALUsir, opc, "\t$Rd, $Rn, $ShiftedRm",
 597                  [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm, rGPR:$Rn))]> {
 598      let Inst{31-27} = 0b11101;
 599      let Inst{26-25} = 0b01;
 600      let Inst{24-21} = opcod;
 601    }
 602 }
 603
 604 /// T2I_bin_s_irs - Similar to T2I_bin_irs except it sets the 's' bit so the
 605 /// instruction modifies the CPSR register.
 606 let hasPostISelHook = 1, isCodeGenOnly = 1, Defs = [CPSR] in {
 607 multiclass T2I_bin_s_irs<bits<4> opcod, string opc,
 608                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 609                          PatFrag opnode, bit Commutable = 0> {
 610    // shifted imm
 611    def ri : T2sTwoRegImm<
 612                 (outs rGPR:$Rd), (ins GPR:$Rn, t2_so_imm:$imm), iii,
 613                 opc, ".w\t$Rd, $Rn, $imm",
 614                 [(set rGPR:$Rd, CPSR, (opnode GPR:$Rn, t2_so_imm:$imm))]> {
 615      let Inst{31-27} = 0b11110;
 616      let Inst{25} = 0;
 617      let Inst{24-21} = opcod;
 618      let Inst{15} = 0;
 619    }
 620    // register
 621    def rr : T2sThreeReg<
 622                 (outs rGPR:$Rd), (ins GPR:$Rn, rGPR:$Rm), iir,
 623                 opc, ".w\t$Rd, $Rn, $Rm",
 624                 [(set rGPR:$Rd, CPSR, (opnode GPR:$Rn, rGPR:$Rm))]> {
 625      let isCommutable = Commutable;
 626      let Inst{31-27} = 0b11101;
 627      let Inst{26-25} = 0b01;
 628      let Inst{24-21} = opcod;
 629      let Inst{14-12} = 0b000; // imm3
 630      let Inst{7-6} = 0b00; // imm2
 631      let Inst{5-4} = 0b00; // type
 632    }
 633    // shifted register
 634    def rs : T2sTwoRegShiftedReg<
 635                 (outs rGPR:$Rd), (ins GPR:$Rn, t2_so_reg:$ShiftedRm), iis,
 636                 opc, ".w\t$Rd, $Rn, $ShiftedRm",
 637                [(set rGPR:$Rd, CPSR, (opnode GPR:$Rn, t2_so_reg:$ShiftedRm))]> {
 638      let Inst{31-27} = 0b11101;
 639      let Inst{26-25} = 0b01;
 640      let Inst{24-21} = opcod;
 641    }
 642 }
 643 }
 644
 645 /// T2I_bin_ii12rs - Defines a set of (op reg, {so_imm|imm0_4095|r|so_reg})
 646 /// patterns for a binary operation that produces a value.
 647 multiclass T2I_bin_ii12rs<bits<3> op23_21, string opc, PatFrag opnode,
 648                           bit Commutable = 0> {
 649    // shifted imm
 650    // The register-immediate version is re-materializable. This is useful
 651    // in particular for taking the address of a local.
 652    let isReMaterializable = 1 in {
 653    def ri : T2sTwoRegImm<
 654                  (outs rGPR:$Rd), (ins GPRnopc:$Rn, t2_so_imm:$imm), IIC_iALUi,
 655                  opc, ".w\t$Rd, $Rn, $imm",
 656                  [(set rGPR:$Rd, (opnode GPRnopc:$Rn, t2_so_imm:$imm))]> {
 657      let Inst{31-27} = 0b11110;
 658      let Inst{25} = 0;
 659      let Inst{24} = 1;
 660      let Inst{23-21} = op23_21;
 661      let Inst{15} = 0;
 662    }
 663    }
 664    // 12-bit imm
 665    def ri12 : T2I<
 666                   (outs rGPR:$Rd), (ins GPR:$Rn, imm0_4095:$imm), IIC_iALUi,
 667                   !strconcat(opc, "w"), "\t$Rd, $Rn, $imm",
 668                   [(set rGPR:$Rd, (opnode GPR:$Rn, imm0_4095:$imm))]> {
 669      bits<4> Rd;
 670      bits<4> Rn;
 671      bits<12> imm;
 672      let Inst{31-27} = 0b11110;
 673      let Inst{26} = imm{11};
 674      let Inst{25-24} = 0b10;
 675      let Inst{23-21} = op23_21;
 676      let Inst{20} = 0; // The S bit.
 677      let Inst{19-16} = Rn;
 678      let Inst{15} = 0;
 679      let Inst{14-12} = imm{10-8};
 680      let Inst{11-8} = Rd;
 681      let Inst{7-0} = imm{7-0};
 682    }
 683    // register
 684    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins GPRnopc:$Rn, rGPR:$Rm), IIC_iALUr,
 685                  opc, ".w\t$Rd, $Rn, $Rm",
 686                  [(set rGPR:$Rd, (opnode GPRnopc:$Rn, rGPR:$Rm))]> {
 687      let isCommutable = Commutable;
 688      let Inst{31-27} = 0b11101;
 689      let Inst{26-25} = 0b01;
 690      let Inst{24} = 1;
 691      let Inst{23-21} = op23_21;
 692      let Inst{14-12} = 0b000; // imm3
 693      let Inst{7-6} = 0b00; // imm2
 694      let Inst{5-4} = 0b00; // type
 695    }
 696    // shifted register
 697    def rs : T2sTwoRegShiftedReg<
 698                  (outs rGPR:$Rd), (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm),
 699                  IIC_iALUsi, opc, ".w\t$Rd, $Rn, $ShiftedRm",
 700                  [(set rGPR:$Rd, (opnode GPRnopc:$Rn, t2_so_reg:$ShiftedRm))]> {
 701      let Inst{31-27} = 0b11101;
 702      let Inst{26-25} = 0b01;
 703      let Inst{24} = 1;
 704      let Inst{23-21} = op23_21;
 705    }
 706 }
 707
 708 /// T2I_adde_sube_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns
 709 /// for a binary operation that produces a value and use the carry
 710 /// bit. It's not predicable.
 711 let Defs = [CPSR], Uses = [CPSR] in {
 712 multiclass T2I_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 713                              bit Commutable = 0> {
 714    // shifted imm
 715    def ri : T2sTwoRegImm<(outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm),
 716                  IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 717                [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, t2_so_imm:$imm, CPSR))]>,
 718                  Requires<[IsThumb2]> {
 719      let Inst{31-27} = 0b11110;
 720      let Inst{25} = 0;
 721      let Inst{24-21} = opcod;
 722      let Inst{15} = 0;
 723    }
 724    // register
 725    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUr,
 726                  opc, ".w\t$Rd, $Rn, $Rm",
 727                  [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, rGPR:$Rm, CPSR))]>,
 728                  Requires<[IsThumb2]> {
 729      let isCommutable = Commutable;
 730      let Inst{31-27} = 0b11101;
 731      let Inst{26-25} = 0b01;
 732      let Inst{24-21} = opcod;
 733      let Inst{14-12} = 0b000; // imm3
 734      let Inst{7-6} = 0b00; // imm2
 735      let Inst{5-4} = 0b00; // type
 736    }
 737    // shifted register
 738    def rs : T2sTwoRegShiftedReg<
 739                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 740                  IIC_iALUsi, opc, ".w\t$Rd, $Rn, $ShiftedRm",
 741          [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm, CPSR))]>,
 742                  Requires<[IsThumb2]> {
 743      let Inst{31-27} = 0b11101;
 744      let Inst{26-25} = 0b01;
 745      let Inst{24-21} = opcod;
 746    }
 747 }
 748 }
 749
 750 /// T2I_rbin_s_is - Same as T2I_rbin_irs except sets 's' bit and the register
 751 /// version is not needed since this is only for codegen.
 752 let hasPostISelHook = 1, isCodeGenOnly = 1, Defs = [CPSR] in {
 753 multiclass T2I_rbin_s_is<bits<4> opcod, string opc, PatFrag opnode> {
 754    // shifted imm
 755    def ri : T2sTwoRegImm<
 756                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), IIC_iALUi,
 757                 opc, ".w\t$Rd, $Rn, $imm",
 758                 [(set rGPR:$Rd, CPSR, (opnode t2_so_imm:$imm, rGPR:$Rn))]> {
 759      let Inst{31-27} = 0b11110;
 760      let Inst{25} = 0;
 761      let Inst{24-21} = opcod;
 762      let Inst{15} = 0;
 763    }
 764    // shifted register
 765    def rs : T2sTwoRegShiftedReg<
 766                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 767                 IIC_iALUsi, opc, "\t$Rd, $Rn, $ShiftedRm",
 768               [(set rGPR:$Rd, CPSR, (opnode t2_so_reg:$ShiftedRm, rGPR:$Rn))]> {
 769      let Inst{31-27} = 0b11101;
 770      let Inst{26-25} = 0b01;
 771      let Inst{24-21} = opcod;
 772    }
 773 }
 774 }
 775
 776 /// T2I_sh_ir - Defines a set of (op reg, {so_imm|r}) patterns for a shift /
 777 //  rotate operation that produces a value.
 778 multiclass T2I_sh_ir<bits<2> opcod, string opc, Operand ty, PatFrag opnode,
 779                      string baseOpc> {
 780    // 5-bit imm
 781    def ri : T2sTwoRegShiftImm<
 782                  (outs rGPR:$Rd), (ins rGPR:$Rm, ty:$imm), IIC_iMOVsi,
 783                  opc, ".w\t$Rd, $Rm, $imm",
 784                  [(set rGPR:$Rd, (opnode rGPR:$Rm, (i32 ty:$imm)))]> {
 785      let Inst{31-27} = 0b11101;
 786      let Inst{26-21} = 0b010010;
 787      let Inst{19-16} = 0b1111; // Rn
 788      let Inst{5-4} = opcod;
 789    }
 790    // register
 791    def rr : T2sThreeReg<
 792                  (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMOVsr,
 793                  opc, ".w\t$Rd, $Rn, $Rm",
 794                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]> {
 795      let Inst{31-27} = 0b11111;
 796      let Inst{26-23} = 0b0100;
 797      let Inst{22-21} = opcod;
 798      let Inst{15-12} = 0b1111;
 799      let Inst{7-4} = 0b0000;
 800    }
 801
 802   // Optional destination register
 803   def : t2InstAlias<!strconcat(opc, "${s}${p}", ".w $Rdn, $imm"),
 804      (!cast<Instruction>(!strconcat(baseOpc, "ri")) rGPR:$Rdn, rGPR:$Rdn,
 805                                                     ty:$imm, pred:$p,
 806                                                     cc_out:$s)>;
 807   def : t2InstAlias<!strconcat(opc, "${s}${p}", ".w $Rdn, $Rm"),
 808      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rdn, rGPR:$Rdn,
 809                                                     rGPR:$Rm, pred:$p,
 810                                                     cc_out:$s)>;
 811
 812   // Assembler aliases w/o the ".w" suffix.
 813   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $imm"),
 814      (!cast<Instruction>(!strconcat(baseOpc, "ri")) rGPR:$Rd, rGPR:$Rn,
 815                                                     ty:$imm, pred:$p,
 816                                                    cc_out:$s)>;
 817   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $Rm"),
 818      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rd, rGPR:$Rn,
 819                                                     rGPR:$Rm, pred:$p,
 820                                                     cc_out:$s)>;
 821
 822   // and with the optional destination operand, too.
 823   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $imm"),
 824      (!cast<Instruction>(!strconcat(baseOpc, "ri")) rGPR:$Rdn, rGPR:$Rdn,
 825                                                     ty:$imm, pred:$p,
 826                                                     cc_out:$s)>;
 827   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $Rm"),
 828      (!cast<Instruction>(!strconcat(baseOpc, "rr")) rGPR:$Rdn, rGPR:$Rdn,
 829                                                     rGPR:$Rm, pred:$p,
 830                                                     cc_out:$s)>;
 831 }
 832
 833 /// T2I_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 834 /// patterns. Similar to T2I_bin_irs except the instruction does not produce
 835 /// a explicit result, only implicitly set CPSR.
 836 multiclass T2I_cmp_irs<bits<4> opcod, string opc,
 837                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 838                        PatFrag opnode, string baseOpc> {
 839 let isCompare = 1, Defs = [CPSR] in {
 840    // shifted imm
 841    def ri : T2OneRegCmpImm<
 842                 (outs), (ins GPRnopc:$Rn, t2_so_imm:$imm), iii,
 843                 opc, ".w\t$Rn, $imm",
 844                 [(opnode GPRnopc:$Rn, t2_so_imm:$imm)]> {
 845      let Inst{31-27} = 0b11110;
 846      let Inst{25} = 0;
 847      let Inst{24-21} = opcod;
 848      let Inst{20} = 1; // The S bit.
 849      let Inst{15} = 0;
 850      let Inst{11-8} = 0b1111; // Rd
 851    }
 852    // register
 853    def rr : T2TwoRegCmp<
 854                 (outs), (ins GPRnopc:$Rn, rGPR:$Rm), iir,
 855                 opc, ".w\t$Rn, $Rm",
 856                 [(opnode GPRnopc:$Rn, rGPR:$Rm)]> {
 857      let Inst{31-27} = 0b11101;
 858      let Inst{26-25} = 0b01;
 859      let Inst{24-21} = opcod;
 860      let Inst{20} = 1; // The S bit.
 861      let Inst{14-12} = 0b000; // imm3
 862      let Inst{11-8} = 0b1111; // Rd
 863      let Inst{7-6} = 0b00; // imm2
 864      let Inst{5-4} = 0b00; // type
 865    }
 866    // shifted register
 867    def rs : T2OneRegCmpShiftedReg<
 868                 (outs), (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm), iis,
 869                 opc, ".w\t$Rn, $ShiftedRm",
 870                 [(opnode GPRnopc:$Rn, t2_so_reg:$ShiftedRm)]> {
 871      let Inst{31-27} = 0b11101;
 872      let Inst{26-25} = 0b01;
 873      let Inst{24-21} = opcod;
 874      let Inst{20} = 1; // The S bit.
 875      let Inst{11-8} = 0b1111; // Rd
 876    }
 877 }
 878
 879   // Assembler aliases w/o the ".w" suffix.
 880   // No alias here for 'rr' version as not all instantiations of this
 881   // multiclass want one (CMP in particular, does not).
 882   def : t2InstAlias<!strconcat(opc, "${p}", " $Rn, $imm"),
 883      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPRnopc:$Rn,
 884                                                     t2_so_imm:$imm, pred:$p)>;
 885   def : t2InstAlias<!strconcat(opc, "${p}", " $Rn, $shift"),
 886      (!cast<Instruction>(!strconcat(baseOpc, "rs")) GPRnopc:$Rn,
 887                                                     t2_so_reg:$shift,
 888                                                     pred:$p)>;
 889 }
 890
 891 /// T2I_ld - Defines a set of (op r, {imm12|imm8|so_reg}) load patterns.
 892 multiclass T2I_ld<bit signed, bits<2> opcod, string opc,
 893                   InstrItinClass iii, InstrItinClass iis, RegisterClass target,
 894                   PatFrag opnode> {
 895   def i12 : T2Ii12<(outs target:$Rt), (ins t2addrmode_imm12:$addr), iii,
 896                    opc, ".w\t$Rt, $addr",
 897                    [(set target:$Rt, (opnode t2addrmode_imm12:$addr))]> {
 898     bits<4> Rt;
 899     bits<17> addr;
 900     let Inst{31-25} = 0b1111100;
 901     let Inst{24} = signed;
 902     let Inst{23} = 1;
 903     let Inst{22-21} = opcod;
 904     let Inst{20} = 1; // load
 905     let Inst{19-16} = addr{16-13}; // Rn
 906     let Inst{15-12} = Rt;
 907     let Inst{11-0}  = addr{11-0};  // imm
 908   }
 909   def i8  : T2Ii8 <(outs target:$Rt), (ins t2addrmode_negimm8:$addr), iii,
 910                    opc, "\t$Rt, $addr",
 911                    [(set target:$Rt, (opnode t2addrmode_negimm8:$addr))]> {
 912     bits<4> Rt;
 913     bits<13> addr;
 914     let Inst{31-27} = 0b11111;
 915     let Inst{26-25} = 0b00;
 916     let Inst{24} = signed;
 917     let Inst{23} = 0;
 918     let Inst{22-21} = opcod;
 919     let Inst{20} = 1; // load
 920     let Inst{19-16} = addr{12-9}; // Rn
 921     let Inst{15-12} = Rt;
 922     let Inst{11} = 1;
 923     // Offset: index==TRUE, wback==FALSE
 924     let Inst{10} = 1; // The P bit.
 925     let Inst{9}     = addr{8};    // U
 926     let Inst{8} = 0; // The W bit.
 927     let Inst{7-0}   = addr{7-0};  // imm
 928   }
 929   def s   : T2Iso <(outs target:$Rt), (ins t2addrmode_so_reg:$addr), iis,
 930                    opc, ".w\t$Rt, $addr",
 931                    [(set target:$Rt, (opnode t2addrmode_so_reg:$addr))]> {
 932     let Inst{31-27} = 0b11111;
 933     let Inst{26-25} = 0b00;
 934     let Inst{24} = signed;
 935     let Inst{23} = 0;
 936     let Inst{22-21} = opcod;
 937     let Inst{20} = 1; // load
 938     let Inst{11-6} = 0b000000;
 939
 940     bits<4> Rt;
 941     let Inst{15-12} = Rt;
 942
 943     bits<10> addr;
 944     let Inst{19-16} = addr{9-6}; // Rn
 945     let Inst{3-0}   = addr{5-2}; // Rm
 946     let Inst{5-4}   = addr{1-0}; // imm
 947
 948     let DecoderMethod = "DecodeT2LoadShift";
 949   }
 950
 951   // FIXME: Is the pci variant actually needed?
 952   def pci : T2Ipc <(outs target:$Rt), (ins t2ldrlabel:$addr), iii,
 953                    opc, ".w\t$Rt, $addr",
 954                    [(set target:$Rt, (opnode (ARMWrapper tconstpool:$addr)))]> {
 955     let isReMaterializable = 1;
 956     let Inst{31-27} = 0b11111;
 957     let Inst{26-25} = 0b00;
 958     let Inst{24} = signed;
 959     let Inst{23} = ?; // add = (U == '1')
 960     let Inst{22-21} = opcod;
 961     let Inst{20} = 1; // load
 962     let Inst{19-16} = 0b1111; // Rn
 963     bits<4> Rt;
 964     bits<12> addr;
 965     let Inst{15-12} = Rt{3-0};
 966     let Inst{11-0}  = addr{11-0};
 967   }
 968 }
 969
 970 /// T2I_st - Defines a set of (op r, {imm12|imm8|so_reg}) store patterns.
 971 multiclass T2I_st<bits<2> opcod, string opc,
 972                   InstrItinClass iii, InstrItinClass iis, RegisterClass target,
 973                   PatFrag opnode> {
 974   def i12 : T2Ii12<(outs), (ins target:$Rt, t2addrmode_imm12:$addr), iii,
 975                    opc, ".w\t$Rt, $addr",
 976                    [(opnode target:$Rt, t2addrmode_imm12:$addr)]> {
 977     let Inst{31-27} = 0b11111;
 978     let Inst{26-23} = 0b0001;
 979     let Inst{22-21} = opcod;
 980     let Inst{20} = 0; // !load
 981
 982     bits<4> Rt;
 983     let Inst{15-12} = Rt;
 984
 985     bits<17> addr;
 986     let addr{12}    = 1;           // add = TRUE
 987     let Inst{19-16} = addr{16-13}; // Rn
 988     let Inst{23}    = addr{12};    // U
 989     let Inst{11-0}  = addr{11-0};  // imm
 990   }
 991   def i8  : T2Ii8 <(outs), (ins target:$Rt, t2addrmode_negimm8:$addr), iii,
 992                    opc, "\t$Rt, $addr",
 993                    [(opnode target:$Rt, t2addrmode_negimm8:$addr)]> {
 994     let Inst{31-27} = 0b11111;
 995     let Inst{26-23} = 0b0000;
 996     let Inst{22-21} = opcod;
 997     let Inst{20} = 0; // !load
 998     let Inst{11} = 1;
 999     // Offset: index==TRUE, wback==FALSE
1000     let Inst{10} = 1; // The P bit.
1001     let Inst{8} = 0; // The W bit.
1002
1003     bits<4> Rt;
1004     let Inst{15-12} = Rt;
1005
1006     bits<13> addr;
1007     let Inst{19-16} = addr{12-9}; // Rn
1008     let Inst{9}     = addr{8};    // U
1009     let Inst{7-0}   = addr{7-0};  // imm
1010   }
1011   def s   : T2Iso <(outs), (ins target:$Rt, t2addrmode_so_reg:$addr), iis,
1012                    opc, ".w\t$Rt, $addr",
1013                    [(opnode target:$Rt, t2addrmode_so_reg:$addr)]> {
1014     let Inst{31-27} = 0b11111;
1015     let Inst{26-23} = 0b0000;
1016     let Inst{22-21} = opcod;
1017     let Inst{20} = 0; // !load
1018     let Inst{11-6} = 0b000000;
1019
1020     bits<4> Rt;
1021     let Inst{15-12} = Rt;
1022
1023     bits<10> addr;
1024     let Inst{19-16}   = addr{9-6}; // Rn
1025     let Inst{3-0} = addr{5-2}; // Rm
1026     let Inst{5-4}   = addr{1-0}; // imm
1027   }
1028 }
1029
1030 /// T2I_ext_rrot - A unary operation with two forms: one whose operand is a
1031 /// register and one whose operand is a register rotated by 8/16/24.
1032 class T2I_ext_rrot<bits<3> opcod, string opc, PatFrag opnode>
1033   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot), IIC_iEXTr,
1034              opc, ".w\t$Rd, $Rm$rot",
1035              [(set rGPR:$Rd, (opnode (rotr rGPR:$Rm, rot_imm:$rot)))]>,
1036              Requires<[IsThumb2]> {
1037    let Inst{31-27} = 0b11111;
1038    let Inst{26-23} = 0b0100;
1039    let Inst{22-20} = opcod;
1040    let Inst{19-16} = 0b1111; // Rn
1041    let Inst{15-12} = 0b1111;
1042    let Inst{7} = 1;
1043
1044    bits<2> rot;
1045    let Inst{5-4} = rot{1-0}; // rotate
1046 }
1047
1048 // UXTB16 - Requres T2ExtractPack, does not need the .w qualifier.
1049 class T2I_ext_rrot_uxtb16<bits<3> opcod, string opc, PatFrag opnode>
1050   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot),
1051              IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1052             [(set rGPR:$Rd, (opnode (rotr rGPR:$Rm, rot_imm:$rot)))]>,
1053           Requires<[HasT2ExtractPack, IsThumb2]> {
1054   bits<2> rot;
1055   let Inst{31-27} = 0b11111;
1056   let Inst{26-23} = 0b0100;
1057   let Inst{22-20} = opcod;
1058   let Inst{19-16} = 0b1111; // Rn
1059   let Inst{15-12} = 0b1111;
1060   let Inst{7} = 1;
1061   let Inst{5-4} = rot;
1062 }
1063
1064 // SXTB16 - Requres T2ExtractPack, does not need the .w qualifier, no pattern
1065 // supported yet.
1066 class T2I_ext_rrot_sxtb16<bits<3> opcod, string opc>
1067   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot), IIC_iEXTr,
1068              opc, "\t$Rd, $Rm$rot", []>,
1069           Requires<[IsThumb2, HasT2ExtractPack]> {
1070   bits<2> rot;
1071   let Inst{31-27} = 0b11111;
1072   let Inst{26-23} = 0b0100;
1073   let Inst{22-20} = opcod;
1074   let Inst{19-16} = 0b1111; // Rn
1075   let Inst{15-12} = 0b1111;
1076   let Inst{7} = 1;
1077   let Inst{5-4} = rot;
1078 }
1079
1080 /// T2I_exta_rrot - A binary operation with two forms: one whose operand is a
1081 /// register and one whose operand is a register rotated by 8/16/24.
1082 class T2I_exta_rrot<bits<3> opcod, string opc, PatFrag opnode>
1083   : T2ThreeReg<(outs rGPR:$Rd),
1084                (ins rGPR:$Rn, rGPR:$Rm, rot_imm:$rot),
1085                IIC_iEXTAsr, opc, "\t$Rd, $Rn, $Rm$rot",
1086              [(set rGPR:$Rd, (opnode rGPR:$Rn, (rotr rGPR:$Rm,rot_imm:$rot)))]>,
1087            Requires<[HasT2ExtractPack, IsThumb2]> {
1088   bits<2> rot;
1089   let Inst{31-27} = 0b11111;
1090   let Inst{26-23} = 0b0100;
1091   let Inst{22-20} = opcod;
1092   let Inst{15-12} = 0b1111;
1093   let Inst{7} = 1;
1094   let Inst{5-4} = rot;
1095 }
1096
1097 class T2I_exta_rrot_np<bits<3> opcod, string opc>
1098   : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm,rot_imm:$rot),
1099                IIC_iEXTAsr, opc, "\t$Rd, $Rn, $Rm$rot", []> {
1100   bits<2> rot;
1101   let Inst{31-27} = 0b11111;
1102   let Inst{26-23} = 0b0100;
1103   let Inst{22-20} = opcod;
1104   let Inst{15-12} = 0b1111;
1105   let Inst{7} = 1;
1106   let Inst{5-4} = rot;
1107 }
1108
1109 //===----------------------------------------------------------------------===//
1110 // Instructions
1111 //===----------------------------------------------------------------------===//
1112
1113 //===----------------------------------------------------------------------===//
1114 //  Miscellaneous Instructions.
1115 //
1116
1117 class T2PCOneRegImm<dag oops, dag iops, InstrItinClass itin,
1118            string asm, list<dag> pattern>
1119   : T2XI<oops, iops, itin, asm, pattern> {
1120   bits<4> Rd;
1121   bits<12> label;
1122
1123   let Inst{11-8}  = Rd;
1124   let Inst{26}    = label{11};
1125   let Inst{14-12} = label{10-8};
1126   let Inst{7-0}   = label{7-0};
1127 }
1128
1129 // LEApcrel - Load a pc-relative address into a register without offending the
1130 // assembler.
1131 def t2ADR : T2PCOneRegImm<(outs rGPR:$Rd),
1132               (ins t2adrlabel:$addr, pred:$p),
1133               IIC_iALUi, "adr{$p}.w\t$Rd, #$addr", []> {
1134   let Inst{31-27} = 0b11110;
1135   let Inst{25-24} = 0b10;
1136   // Inst{23:21} = '11' (add = FALSE) or '00' (add = TRUE)
1137   let Inst{22} = 0;
1138   let Inst{20} = 0;
1139   let Inst{19-16} = 0b1111; // Rn
1140   let Inst{15} = 0;
1141
1142   bits<4> Rd;
1143   bits<13> addr;
1144   let Inst{11-8} = Rd;
1145   let Inst{23}    = addr{12};
1146   let Inst{21}    = addr{12};
1147   let Inst{26}    = addr{11};
1148   let Inst{14-12} = addr{10-8};
1149   let Inst{7-0}   = addr{7-0};
1150 }
1151
1152 let neverHasSideEffects = 1, isReMaterializable = 1 in
1153 def t2LEApcrel   : t2PseudoInst<(outs rGPR:$Rd), (ins i32imm:$label, pred:$p),
1154                                 4, IIC_iALUi, []>;
1155 def t2LEApcrelJT : t2PseudoInst<(outs rGPR:$Rd),
1156                                 (ins i32imm:$label, nohash_imm:$id, pred:$p),
1157                                 4, IIC_iALUi,
1158                                 []>;
1159
1160
1161 //===----------------------------------------------------------------------===//
1162 //  Load / store Instructions.
1163 //
1164
1165 // Load
1166 let canFoldAsLoad = 1, isReMaterializable = 1  in
1167 defm t2LDR   : T2I_ld<0, 0b10, "ldr", IIC_iLoad_i, IIC_iLoad_si, GPR,
1168                       UnOpFrag<(load node:$Src)>>;
1169
1170 // Loads with zero extension
1171 defm t2LDRH  : T2I_ld<0, 0b01, "ldrh", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1172                       rGPR, UnOpFrag<(zextloadi16 node:$Src)>>;
1173 defm t2LDRB  : T2I_ld<0, 0b00, "ldrb", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1174                       rGPR, UnOpFrag<(zextloadi8  node:$Src)>>;
1175
1176 // Loads with sign extension
1177 defm t2LDRSH : T2I_ld<1, 0b01, "ldrsh", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1178                       rGPR, UnOpFrag<(sextloadi16 node:$Src)>>;
1179 defm t2LDRSB : T2I_ld<1, 0b00, "ldrsb", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1180                       rGPR, UnOpFrag<(sextloadi8  node:$Src)>>;
1181
1182 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1183 // Load doubleword
1184 def t2LDRDi8  : T2Ii8s4<1, 0, 1, (outs rGPR:$Rt, rGPR:$Rt2),
1185                         (ins t2addrmode_imm8s4:$addr),
1186                         IIC_iLoad_d_i, "ldrd", "\t$Rt, $Rt2, $addr", []>;
1187 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1188
1189 // zextload i1 -> zextload i8
1190 def : T2Pat<(zextloadi1 t2addrmode_imm12:$addr),
1191             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1192 def : T2Pat<(zextloadi1 t2addrmode_negimm8:$addr),
1193             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1194 def : T2Pat<(zextloadi1 t2addrmode_so_reg:$addr),
1195             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1196 def : T2Pat<(zextloadi1 (ARMWrapper tconstpool:$addr)),
1197             (t2LDRBpci  tconstpool:$addr)>;
1198
1199 // extload -> zextload
1200 // FIXME: Reduce the number of patterns by legalizing extload to zextload
1201 // earlier?
1202 def : T2Pat<(extloadi1  t2addrmode_imm12:$addr),
1203             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1204 def : T2Pat<(extloadi1  t2addrmode_negimm8:$addr),
1205             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1206 def : T2Pat<(extloadi1  t2addrmode_so_reg:$addr),
1207             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1208 def : T2Pat<(extloadi1  (ARMWrapper tconstpool:$addr)),
1209             (t2LDRBpci  tconstpool:$addr)>;
1210
1211 def : T2Pat<(extloadi8  t2addrmode_imm12:$addr),
1212             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1213 def : T2Pat<(extloadi8  t2addrmode_negimm8:$addr),
1214             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1215 def : T2Pat<(extloadi8  t2addrmode_so_reg:$addr),
1216             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1217 def : T2Pat<(extloadi8  (ARMWrapper tconstpool:$addr)),
1218             (t2LDRBpci  tconstpool:$addr)>;
1219
1220 def : T2Pat<(extloadi16 t2addrmode_imm12:$addr),
1221             (t2LDRHi12  t2addrmode_imm12:$addr)>;
1222 def : T2Pat<(extloadi16 t2addrmode_negimm8:$addr),
1223             (t2LDRHi8   t2addrmode_negimm8:$addr)>;
1224 def : T2Pat<(extloadi16 t2addrmode_so_reg:$addr),
1225             (t2LDRHs    t2addrmode_so_reg:$addr)>;
1226 def : T2Pat<(extloadi16 (ARMWrapper tconstpool:$addr)),
1227             (t2LDRHpci  tconstpool:$addr)>;
1228
1229 // FIXME: The destination register of the loads and stores can't be PC, but
1230 //        can be SP. We need another regclass (similar to rGPR) to represent
1231 //        that. Not a pressing issue since these are selected manually,
1232 //        not via pattern.
1233
1234 // Indexed loads
1235
1236 let mayLoad = 1, neverHasSideEffects = 1 in {
1237 def t2LDR_PRE  : T2Iidxldst<0, 0b10, 1, 1, (outs GPR:$Rt, GPR:$Rn),
1238                             (ins t2addrmode_imm8:$addr),
1239                             AddrModeT2_i8, IndexModePre, IIC_iLoad_iu,
1240                             "ldr", "\t$Rt, $addr!", "$addr.base = $Rn",
1241                             []>;
1242
1243 def t2LDR_POST : T2Iidxldst<0, 0b10, 1, 0, (outs GPR:$Rt, GPR:$Rn),
1244                             (ins GPR:$base, t2am_imm8_offset:$addr),
1245                             AddrModeT2_i8, IndexModePost, IIC_iLoad_iu,
1246                           "ldr", "\t$Rt, [$Rn], $addr", "$base = $Rn",
1247                             []>;
1248
1249 def t2LDRB_PRE : T2Iidxldst<0, 0b00, 1, 1, (outs GPR:$Rt, GPR:$Rn),
1250                             (ins t2addrmode_imm8:$addr),
1251                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1252                             "ldrb", "\t$Rt, $addr!", "$addr.base = $Rn",
1253                             []>;
1254 def t2LDRB_POST : T2Iidxldst<0, 0b00, 1, 0, (outs GPR:$Rt, GPR:$Rn),
1255                             (ins GPR:$base, t2am_imm8_offset:$addr),
1256                             AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1257                          "ldrb", "\t$Rt, [$Rn], $addr", "$base = $Rn",
1258                             []>;
1259
1260 def t2LDRH_PRE : T2Iidxldst<0, 0b01, 1, 1, (outs GPR:$Rt, GPR:$Rn),
1261                             (ins t2addrmode_imm8:$addr),
1262                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1263                             "ldrh", "\t$Rt, $addr!", "$addr.base = $Rn",
1264                             []>;
1265 def t2LDRH_POST : T2Iidxldst<0, 0b01, 1, 0, (outs GPR:$Rt, GPR:$Rn),
1266                             (ins GPR:$base, t2am_imm8_offset:$addr),
1267                             AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1268                          "ldrh", "\t$Rt, [$Rn], $addr", "$base = $Rn",
1269                             []>;
1270
1271 def t2LDRSB_PRE : T2Iidxldst<1, 0b00, 1, 1, (outs GPR:$Rt, GPR:$Rn),
1272                             (ins t2addrmode_imm8:$addr),
1273                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1274                             "ldrsb", "\t$Rt, $addr!", "$addr.base = $Rn",
1275                             []>;
1276 def t2LDRSB_POST : T2Iidxldst<1, 0b00, 1, 0, (outs GPR:$Rt, GPR:$Rn),
1277                             (ins GPR:$base, t2am_imm8_offset:$addr),
1278                             AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1279                         "ldrsb", "\t$Rt, [$Rn], $addr", "$base = $Rn",
1280                             []>;
1281
1282 def t2LDRSH_PRE : T2Iidxldst<1, 0b01, 1, 1, (outs GPR:$Rt, GPR:$Rn),
1283                             (ins t2addrmode_imm8:$addr),
1284                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1285                             "ldrsh", "\t$Rt, $addr!", "$addr.base = $Rn",
1286                             []>;
1287 def t2LDRSH_POST : T2Iidxldst<1, 0b01, 1, 0, (outs GPR:$Rt, GPR:$Rn),
1288                             (ins GPR:$base, t2am_imm8_offset:$addr),
1289                             AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1290                         "ldrsh", "\t$Rt, [$Rn], $addr", "$base = $Rn",
1291                             []>;
1292 } // mayLoad = 1, neverHasSideEffects = 1
1293
1294 // LDRT, LDRBT, LDRHT, LDRSBT, LDRSHT all have offset mode (PUW=0b110) and are
1295 // for disassembly only.
1296 // Ref: A8.6.57 LDR (immediate, Thumb) Encoding T4
1297 class T2IldT<bit signed, bits<2> type, string opc, InstrItinClass ii>
1298   : T2Ii8<(outs rGPR:$Rt), (ins t2addrmode_imm8:$addr), ii, opc,
1299           "\t$Rt, $addr", []> {
1300   let Inst{31-27} = 0b11111;
1301   let Inst{26-25} = 0b00;
1302   let Inst{24} = signed;
1303   let Inst{23} = 0;
1304   let Inst{22-21} = type;
1305   let Inst{20} = 1; // load
1306   let Inst{11} = 1;
1307   let Inst{10-8} = 0b110; // PUW.
1308
1309   bits<4> Rt;
1310   bits<13> addr;
1311   let Inst{15-12} = Rt;
1312   let Inst{19-16} = addr{12-9};
1313   let Inst{7-0}   = addr{7-0};
1314 }
1315
1316 def t2LDRT   : T2IldT<0, 0b10, "ldrt", IIC_iLoad_i>;
1317 def t2LDRBT  : T2IldT<0, 0b00, "ldrbt", IIC_iLoad_bh_i>;
1318 def t2LDRHT  : T2IldT<0, 0b01, "ldrht", IIC_iLoad_bh_i>;
1319 def t2LDRSBT : T2IldT<1, 0b00, "ldrsbt", IIC_iLoad_bh_i>;
1320 def t2LDRSHT : T2IldT<1, 0b01, "ldrsht", IIC_iLoad_bh_i>;
1321
1322 // Store
1323 defm t2STR :T2I_st<0b10,"str", IIC_iStore_i, IIC_iStore_si, GPR,
1324                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1325 defm t2STRB:T2I_st<0b00,"strb", IIC_iStore_bh_i, IIC_iStore_bh_si,
1326                    rGPR, BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1327 defm t2STRH:T2I_st<0b01,"strh", IIC_iStore_bh_i, IIC_iStore_bh_si,
1328                    rGPR, BinOpFrag<(truncstorei16 node:$LHS, node:$RHS)>>;
1329
1330 // Store doubleword
1331 let mayLoad = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
1332 def t2STRDi8 : T2Ii8s4<1, 0, 0, (outs),
1333                        (ins GPR:$Rt, GPR:$Rt2, t2addrmode_imm8s4:$addr),
1334                IIC_iStore_d_r, "strd", "\t$Rt, $Rt2, $addr", []>;
1335
1336 // Indexed stores
1337 def t2STR_PRE  : T2Iidxldst<0, 0b10, 0, 1, (outs GPRnopc:$base_wb),
1338                             (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr),
1339                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1340                          "str", "\t$Rt, [$Rn, $addr]!",
1341                          "$Rn = $base_wb,@earlyclobber $base_wb",
1342              [(set GPRnopc:$base_wb,
1343                    (pre_store rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr))]>;
1344
1345 def t2STR_POST : T2Iidxldst<0, 0b10, 0, 0, (outs GPRnopc:$base_wb),
1346                             (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr),
1347                             AddrModeT2_i8, IndexModePost, IIC_iStore_iu,
1348                           "str", "\t$Rt, [$Rn], $addr",
1349                           "$Rn = $base_wb,@earlyclobber $base_wb",
1350              [(set GPRnopc:$base_wb,
1351                   (post_store rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr))]>;
1352
1353 def t2STRH_PRE  : T2Iidxldst<0, 0b01, 0, 1, (outs GPRnopc:$base_wb),
1354                             (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr),
1355                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1356                         "strh", "\t$Rt, [$Rn, $addr]!",
1357                         "$Rn = $base_wb,@earlyclobber $base_wb",
1358         [(set GPRnopc:$base_wb,
1359               (pre_truncsti16 rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr))]>;
1360
1361 def t2STRH_POST : T2Iidxldst<0, 0b01, 0, 0, (outs GPRnopc:$base_wb),
1362                             (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr),
1363                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1364                          "strh", "\t$Rt, [$Rn], $addr",
1365                          "$Rn = $base_wb,@earlyclobber $base_wb",
1366        [(set GPRnopc:$base_wb,
1367              (post_truncsti16 rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr))]>;
1368
1369 def t2STRB_PRE  : T2Iidxldst<0, 0b00, 0, 1, (outs GPRnopc:$base_wb),
1370                             (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr),
1371                             AddrModeT2_i8, IndexModePre, IIC_iStore_bh_iu,
1372                         "strb", "\t$Rt, [$Rn, $addr]!",
1373                         "$Rn = $base_wb,@earlyclobber $base_wb",
1374          [(set GPRnopc:$base_wb,
1375                (pre_truncsti8 rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr))]>;
1376
1377 def t2STRB_POST : T2Iidxldst<0, 0b00, 0, 0, (outs GPRnopc:$base_wb),
1378                             (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr),
1379                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1380                          "strb", "\t$Rt, [$Rn], $addr",
1381                          "$Rn = $base_wb,@earlyclobber $base_wb",
1382         [(set GPRnopc:$base_wb,
1383               (post_truncsti8 rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$addr))]>;
1384
1385 // STRT, STRBT, STRHT all have offset mode (PUW=0b110) and are for disassembly
1386 // only.
1387 // Ref: A8.6.193 STR (immediate, Thumb) Encoding T4
1388 class T2IstT<bits<2> type, string opc, InstrItinClass ii>
1389   : T2Ii8<(outs rGPR:$Rt), (ins t2addrmode_imm8:$addr), ii, opc,
1390           "\t$Rt, $addr", []> {
1391   let Inst{31-27} = 0b11111;
1392   let Inst{26-25} = 0b00;
1393   let Inst{24} = 0; // not signed
1394   let Inst{23} = 0;
1395   let Inst{22-21} = type;
1396   let Inst{20} = 0; // store
1397   let Inst{11} = 1;
1398   let Inst{10-8} = 0b110; // PUW
1399
1400   bits<4> Rt;
1401   bits<13> addr;
1402   let Inst{15-12} = Rt;
1403   let Inst{19-16} = addr{12-9};
1404   let Inst{7-0}   = addr{7-0};
1405 }
1406
1407 def t2STRT   : T2IstT<0b10, "strt", IIC_iStore_i>;
1408 def t2STRBT  : T2IstT<0b00, "strbt", IIC_iStore_bh_i>;
1409 def t2STRHT  : T2IstT<0b01, "strht", IIC_iStore_bh_i>;
1410
1411 // ldrd / strd pre / post variants
1412 // For disassembly only.
1413
1414 def t2LDRD_PRE  : T2Ii8s4Tied<1, 1, 1,
1415                  (outs rGPR:$Rt, rGPR:$Rt2, GPR:$wb),
1416                  (ins GPR:$base, t2am_imm8s4_offset:$imm), IIC_iLoad_d_ru,
1417                  "ldrd", "\t$Rt, $Rt2, [$base, $imm]!", []>;
1418
1419 def t2LDRD_POST : T2Ii8s4Tied<0, 1, 1,
1420                  (outs rGPR:$Rt, rGPR:$Rt2, GPR:$wb),
1421                  (ins GPR:$base, t2am_imm8s4_offset:$imm), IIC_iLoad_d_ru,
1422                  "ldrd", "\t$Rt, $Rt2, [$base], $imm", []>;
1423
1424 def t2STRD_PRE  : T2Ii8s4Tied<1, 1, 0, (outs GPR:$wb),
1425                  (ins rGPR:$Rt, rGPR:$Rt2, GPR:$base, t2am_imm8s4_offset:$imm),
1426                  IIC_iStore_d_ru, "strd", "\t$Rt, $Rt2, [$base, $imm]!", []>;
1427
1428 def t2STRD_POST : T2Ii8s4Tied<0, 1, 0, (outs GPR:$wb),
1429                  (ins rGPR:$Rt, rGPR:$Rt2, GPR:$base, t2am_imm8s4_offset:$imm),
1430                  IIC_iStore_d_ru, "strd", "\t$Rt, $Rt2, [$base], $imm", []>;
1431
1432 // T2Ipl (Preload Data/Instruction) signals the memory system of possible future
1433 // data/instruction access.  These are for disassembly only.
1434 // instr_write is inverted for Thumb mode: (prefetch 3) -> (preload 0),
1435 // (prefetch 1) -> (preload 2),  (prefetch 2) -> (preload 1).
1436 multiclass T2Ipl<bits<1> write, bits<1> instr, string opc> {
1437
1438   def i12 : T2Ii12<(outs), (ins t2addrmode_imm12:$addr), IIC_Preload, opc,
1439                 "\t$addr",
1440               [(ARMPreload t2addrmode_imm12:$addr, (i32 write), (i32 instr))]> {
1441     let Inst{31-25} = 0b1111100;
1442     let Inst{24} = instr;
1443     let Inst{22} = 0;
1444     let Inst{21} = write;
1445     let Inst{20} = 1;
1446     let Inst{15-12} = 0b1111;
1447
1448     bits<17> addr;
1449     let addr{12}    = 1;           // add = TRUE
1450     let Inst{19-16} = addr{16-13}; // Rn
1451     let Inst{23}    = addr{12};    // U
1452     let Inst{11-0}  = addr{11-0};  // imm12
1453   }
1454
1455   def i8 : T2Ii8<(outs), (ins t2addrmode_negimm8:$addr), IIC_Preload, opc,
1456                 "\t$addr",
1457             [(ARMPreload t2addrmode_negimm8:$addr, (i32 write), (i32 instr))]> {
1458     let Inst{31-25} = 0b1111100;
1459     let Inst{24} = instr;
1460     let Inst{23} = 0; // U = 0
1461     let Inst{22} = 0;
1462     let Inst{21} = write;
1463     let Inst{20} = 1;
1464     let Inst{15-12} = 0b1111;
1465     let Inst{11-8} = 0b1100;
1466
1467     bits<13> addr;
1468     let Inst{19-16} = addr{12-9}; // Rn
1469     let Inst{7-0}   = addr{7-0};  // imm8
1470   }
1471
1472   def s : T2Iso<(outs), (ins t2addrmode_so_reg:$addr), IIC_Preload, opc,
1473                "\t$addr",
1474              [(ARMPreload t2addrmode_so_reg:$addr, (i32 write), (i32 instr))]> {
1475     let Inst{31-25} = 0b1111100;
1476     let Inst{24} = instr;
1477     let Inst{23} = 0; // add = TRUE for T1
1478     let Inst{22} = 0;
1479     let Inst{21} = write;
1480     let Inst{20} = 1;
1481     let Inst{15-12} = 0b1111;
1482     let Inst{11-6} = 0000000;
1483
1484     bits<10> addr;
1485     let Inst{19-16} = addr{9-6}; // Rn
1486     let Inst{3-0}   = addr{5-2}; // Rm
1487     let Inst{5-4}   = addr{1-0}; // imm2
1488
1489     let DecoderMethod = "DecodeT2LoadShift";
1490   }
1491 }
1492
1493 defm t2PLD  : T2Ipl<0, 0, "pld">,  Requires<[IsThumb2]>;
1494 defm t2PLDW : T2Ipl<1, 0, "pldw">, Requires<[IsThumb2,HasV7,HasMP]>;
1495 defm t2PLI  : T2Ipl<0, 1, "pli">,  Requires<[IsThumb2,HasV7]>;
1496
1497 //===----------------------------------------------------------------------===//
1498 //  Load / store multiple Instructions.
1499 //
1500
1501 multiclass thumb2_ldst_mult<string asm, InstrItinClass itin,
1502                             InstrItinClass itin_upd, bit L_bit> {
1503   def IA :
1504     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1505          itin, !strconcat(asm, "${p}.w\t$Rn, $regs"), []> {
1506     bits<4>  Rn;
1507     bits<16> regs;
1508
1509     let Inst{31-27} = 0b11101;
1510     let Inst{26-25} = 0b00;
1511     let Inst{24-23} = 0b01;     // Increment After
1512     let Inst{22}    = 0;
1513     let Inst{21}    = 0;        // No writeback
1514     let Inst{20}    = L_bit;
1515     let Inst{19-16} = Rn;
1516     let Inst{15-0}  = regs;
1517   }
1518   def IA_UPD :
1519     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1520           itin_upd, !strconcat(asm, "${p}.w\t$Rn!, $regs"), "$Rn = $wb", []> {
1521     bits<4>  Rn;
1522     bits<16> regs;
1523
1524     let Inst{31-27} = 0b11101;
1525     let Inst{26-25} = 0b00;
1526     let Inst{24-23} = 0b01;     // Increment After
1527     let Inst{22}    = 0;
1528     let Inst{21}    = 1;        // Writeback
1529     let Inst{20}    = L_bit;
1530     let Inst{19-16} = Rn;
1531     let Inst{15-0}  = regs;
1532   }
1533   def DB :
1534     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1535          itin, !strconcat(asm, "db${p}\t$Rn, $regs"), []> {
1536     bits<4>  Rn;
1537     bits<16> regs;
1538
1539     let Inst{31-27} = 0b11101;
1540     let Inst{26-25} = 0b00;
1541     let Inst{24-23} = 0b10;     // Decrement Before
1542     let Inst{22}    = 0;
1543     let Inst{21}    = 0;        // No writeback
1544     let Inst{20}    = L_bit;
1545     let Inst{19-16} = Rn;
1546     let Inst{15-0}  = regs;
1547   }
1548   def DB_UPD :
1549     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1550           itin_upd, !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1551     bits<4>  Rn;
1552     bits<16> regs;
1553
1554     let Inst{31-27} = 0b11101;
1555     let Inst{26-25} = 0b00;
1556     let Inst{24-23} = 0b10;     // Decrement Before
1557     let Inst{22}    = 0;
1558     let Inst{21}    = 1;        // Writeback
1559     let Inst{20}    = L_bit;
1560     let Inst{19-16} = Rn;
1561     let Inst{15-0}  = regs;
1562   }
1563 }
1564
1565 let neverHasSideEffects = 1 in {
1566
1567 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
1568 defm t2LDM : thumb2_ldst_mult<"ldm", IIC_iLoad_m, IIC_iLoad_mu, 1>;
1569
1570 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1571 defm t2STM : thumb2_ldst_mult<"stm", IIC_iStore_m, IIC_iStore_mu, 0>;
1572
1573 } // neverHasSideEffects
1574
1575
1576 //===----------------------------------------------------------------------===//
1577 //  Move Instructions.
1578 //
1579
1580 let neverHasSideEffects = 1 in
1581 def t2MOVr : T2sTwoReg<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVr,
1582                    "mov", ".w\t$Rd, $Rm", []> {
1583   let Inst{31-27} = 0b11101;
1584   let Inst{26-25} = 0b01;
1585   let Inst{24-21} = 0b0010;
1586   let Inst{19-16} = 0b1111; // Rn
1587   let Inst{14-12} = 0b000;
1588   let Inst{7-4} = 0b0000;
1589 }
1590
1591 // AddedComplexity to ensure isel tries t2MOVi before t2MOVi16.
1592 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
1593     AddedComplexity = 1 in
1594 def t2MOVi : T2sOneRegImm<(outs rGPR:$Rd), (ins t2_so_imm:$imm), IIC_iMOVi,
1595                    "mov", ".w\t$Rd, $imm",
1596                    [(set rGPR:$Rd, t2_so_imm:$imm)]> {
1597   let Inst{31-27} = 0b11110;
1598   let Inst{25} = 0;
1599   let Inst{24-21} = 0b0010;
1600   let Inst{19-16} = 0b1111; // Rn
1601   let Inst{15} = 0;
1602 }
1603
1604 def : t2InstAlias<"mov${s}${p} $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1605                                                    pred:$p, cc_out:$s)>;
1606
1607 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1608 def t2MOVi16 : T2I<(outs rGPR:$Rd), (ins imm0_65535_expr:$imm), IIC_iMOVi,
1609                    "movw", "\t$Rd, $imm",
1610                    [(set rGPR:$Rd, imm0_65535:$imm)]> {
1611   let Inst{31-27} = 0b11110;
1612   let Inst{25} = 1;
1613   let Inst{24-21} = 0b0010;
1614   let Inst{20} = 0; // The S bit.
1615   let Inst{15} = 0;
1616
1617   bits<4> Rd;
1618   bits<16> imm;
1619
1620   let Inst{11-8}  = Rd;
1621   let Inst{19-16} = imm{15-12};
1622   let Inst{26}    = imm{11};
1623   let Inst{14-12} = imm{10-8};
1624   let Inst{7-0}   = imm{7-0};
1625 }
1626
1627 def t2MOVi16_ga_pcrel : PseudoInst<(outs rGPR:$Rd),
1628                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
1629
1630 let Constraints = "$src = $Rd" in {
1631 def t2MOVTi16 : T2I<(outs rGPR:$Rd),
1632                     (ins rGPR:$src, imm0_65535_expr:$imm), IIC_iMOVi,
1633                     "movt", "\t$Rd, $imm",
1634                     [(set rGPR:$Rd,
1635                           (or (and rGPR:$src, 0xffff), lo16AllZero:$imm))]> {
1636   let Inst{31-27} = 0b11110;
1637   let Inst{25} = 1;
1638   let Inst{24-21} = 0b0110;
1639   let Inst{20} = 0; // The S bit.
1640   let Inst{15} = 0;
1641
1642   bits<4> Rd;
1643   bits<16> imm;
1644
1645   let Inst{11-8}  = Rd;
1646   let Inst{19-16} = imm{15-12};
1647   let Inst{26}    = imm{11};
1648   let Inst{14-12} = imm{10-8};
1649   let Inst{7-0}   = imm{7-0};
1650 }
1651
1652 def t2MOVTi16_ga_pcrel : PseudoInst<(outs rGPR:$Rd),
1653                      (ins rGPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
1654 } // Constraints
1655
1656 def : T2Pat<(or rGPR:$src, 0xffff0000), (t2MOVTi16 rGPR:$src, 0xffff)>;
1657
1658 //===----------------------------------------------------------------------===//
1659 //  Extend Instructions.
1660 //
1661
1662 // Sign extenders
1663
1664 def t2SXTB  : T2I_ext_rrot<0b100, "sxtb",
1665                               UnOpFrag<(sext_inreg node:$Src, i8)>>;
1666 def t2SXTH  : T2I_ext_rrot<0b000, "sxth",
1667                               UnOpFrag<(sext_inreg node:$Src, i16)>>;
1668 def t2SXTB16 : T2I_ext_rrot_sxtb16<0b010, "sxtb16">;
1669
1670 def t2SXTAB : T2I_exta_rrot<0b100, "sxtab",
1671                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
1672 def t2SXTAH : T2I_exta_rrot<0b000, "sxtah",
1673                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
1674 def t2SXTAB16 : T2I_exta_rrot_np<0b010, "sxtab16">;
1675
1676 // TODO: SXT(A){B|H}16
1677
1678 // Zero extenders
1679
1680 let AddedComplexity = 16 in {
1681 def t2UXTB   : T2I_ext_rrot<0b101, "uxtb",
1682                                UnOpFrag<(and node:$Src, 0x000000FF)>>;
1683 def t2UXTH   : T2I_ext_rrot<0b001, "uxth",
1684                                UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
1685 def t2UXTB16 : T2I_ext_rrot_uxtb16<0b011, "uxtb16",
1686                                UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
1687
1688 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
1689 //        The transformation should probably be done as a combiner action
1690 //        instead so we can include a check for masking back in the upper
1691 //        eight bits of the source into the lower eight bits of the result.
1692 //def : T2Pat<(and (shl rGPR:$Src, (i32 8)), 0xFF00FF),
1693 //            (t2UXTB16 rGPR:$Src, 3)>,
1694 //          Requires<[HasT2ExtractPack, IsThumb2]>;
1695 def : T2Pat<(and (srl rGPR:$Src, (i32 8)), 0xFF00FF),
1696             (t2UXTB16 rGPR:$Src, 1)>,
1697         Requires<[HasT2ExtractPack, IsThumb2]>;
1698
1699 def t2UXTAB : T2I_exta_rrot<0b101, "uxtab",
1700                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
1701 def t2UXTAH : T2I_exta_rrot<0b001, "uxtah",
1702                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
1703 def t2UXTAB16 : T2I_exta_rrot_np<0b011, "uxtab16">;
1704 }
1705
1706 //===----------------------------------------------------------------------===//
1707 //  Arithmetic Instructions.
1708 //
1709
1710 defm t2ADD  : T2I_bin_ii12rs<0b000, "add",
1711                              BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
1712 defm t2SUB  : T2I_bin_ii12rs<0b101, "sub",
1713                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1714
1715 // ADD and SUB with 's' bit set. No 12-bit immediate (T4) variants.
1716 // FIXME: Eliminate them if we can write def : Pat patterns which defines
1717 // CPSR and the implicit def of CPSR is not needed.
1718 defm t2ADDS : T2I_bin_s_irs <0b1000, "add",
1719                              IIC_iALUi, IIC_iALUr, IIC_iALUsi,
1720                              BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
1721 defm t2SUBS : T2I_bin_s_irs <0b1101, "sub",
1722                              IIC_iALUi, IIC_iALUr, IIC_iALUsi,
1723                              BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
1724
1725 let hasPostISelHook = 1 in {
1726 defm t2ADC  : T2I_adde_sube_irs<0b1010, "adc",
1727               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
1728 defm t2SBC  : T2I_adde_sube_irs<0b1011, "sbc",
1729               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
1730 }
1731
1732 // RSB
1733 defm t2RSB  : T2I_rbin_irs  <0b1110, "rsb",
1734                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1735
1736 // FIXME: Eliminate them if we can write def : Pat patterns which defines
1737 // CPSR and the implicit def of CPSR is not needed.
1738 defm t2RSBS : T2I_rbin_s_is <0b1110, "rsb",
1739                              BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
1740
1741 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
1742 // The assume-no-carry-in form uses the negation of the input since add/sub
1743 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
1744 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
1745 // details.
1746 // The AddedComplexity preferences the first variant over the others since
1747 // it can be shrunk to a 16-bit wide encoding, while the others cannot.
1748 let AddedComplexity = 1 in
1749 def : T2Pat<(add        GPR:$src, imm0_255_neg:$imm),
1750             (t2SUBri    GPR:$src, imm0_255_neg:$imm)>;
1751 def : T2Pat<(add        GPR:$src, t2_so_imm_neg:$imm),
1752             (t2SUBri    GPR:$src, t2_so_imm_neg:$imm)>;
1753 def : T2Pat<(add        GPR:$src, imm0_4095_neg:$imm),
1754             (t2SUBri12  GPR:$src, imm0_4095_neg:$imm)>;
1755 let AddedComplexity = 1 in
1756 def : T2Pat<(ARMaddc    rGPR:$src, imm0_255_neg:$imm),
1757             (t2SUBSri   rGPR:$src, imm0_255_neg:$imm)>;
1758 def : T2Pat<(ARMaddc    rGPR:$src, t2_so_imm_neg:$imm),
1759             (t2SUBSri   rGPR:$src, t2_so_imm_neg:$imm)>;
1760 // The with-carry-in form matches bitwise not instead of the negation.
1761 // Effectively, the inverse interpretation of the carry flag already accounts
1762 // for part of the negation.
1763 let AddedComplexity = 1 in
1764 def : T2Pat<(ARMadde    rGPR:$src, imm0_255_not:$imm, CPSR),
1765             (t2SBCri    rGPR:$src, imm0_255_not:$imm)>;
1766 def : T2Pat<(ARMadde    rGPR:$src, t2_so_imm_not:$imm, CPSR),
1767             (t2SBCri    rGPR:$src, t2_so_imm_not:$imm)>;
1768
1769 // Select Bytes -- for disassembly only
1770
1771 def t2SEL : T2ThreeReg<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1772                 NoItinerary, "sel", "\t$Rd, $Rn, $Rm", []>,
1773           Requires<[IsThumb2, HasThumb2DSP]> {
1774   let Inst{31-27} = 0b11111;
1775   let Inst{26-24} = 0b010;
1776   let Inst{23} = 0b1;
1777   let Inst{22-20} = 0b010;
1778   let Inst{15-12} = 0b1111;
1779   let Inst{7} = 0b1;
1780   let Inst{6-4} = 0b000;
1781 }
1782
1783 // A6.3.13, A6.3.14, A6.3.15 Parallel addition and subtraction (signed/unsigned)
1784 // And Miscellaneous operations -- for disassembly only
1785 class T2I_pam<bits<3> op22_20, bits<4> op7_4, string opc,
1786               list<dag> pat = [/* For disassembly only; pattern left blank */],
1787               dag iops = (ins rGPR:$Rn, rGPR:$Rm),
1788               string asm = "\t$Rd, $Rn, $Rm">
1789   : T2I<(outs rGPR:$Rd), iops, NoItinerary, opc, asm, pat>,
1790     Requires<[IsThumb2, HasThumb2DSP]> {
1791   let Inst{31-27} = 0b11111;
1792   let Inst{26-23} = 0b0101;
1793   let Inst{22-20} = op22_20;
1794   let Inst{15-12} = 0b1111;
1795   let Inst{7-4} = op7_4;
1796
1797   bits<4> Rd;
1798   bits<4> Rn;
1799   bits<4> Rm;
1800
1801   let Inst{11-8}  = Rd;
1802   let Inst{19-16} = Rn;
1803   let Inst{3-0}   = Rm;
1804 }
1805
1806 // Saturating add/subtract -- for disassembly only
1807
1808 def t2QADD    : T2I_pam<0b000, 0b1000, "qadd",
1809                         [(set rGPR:$Rd, (int_arm_qadd rGPR:$Rn, rGPR:$Rm))],
1810                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1811 def t2QADD16  : T2I_pam<0b001, 0b0001, "qadd16">;
1812 def t2QADD8   : T2I_pam<0b000, 0b0001, "qadd8">;
1813 def t2QASX    : T2I_pam<0b010, 0b0001, "qasx">;
1814 def t2QDADD   : T2I_pam<0b000, 0b1001, "qdadd", [],
1815                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1816 def t2QDSUB   : T2I_pam<0b000, 0b1011, "qdsub", [],
1817                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1818 def t2QSAX    : T2I_pam<0b110, 0b0001, "qsax">;
1819 def t2QSUB    : T2I_pam<0b000, 0b1010, "qsub",
1820                         [(set rGPR:$Rd, (int_arm_qsub rGPR:$Rn, rGPR:$Rm))],
1821                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
1822 def t2QSUB16  : T2I_pam<0b101, 0b0001, "qsub16">;
1823 def t2QSUB8   : T2I_pam<0b100, 0b0001, "qsub8">;
1824 def t2UQADD16 : T2I_pam<0b001, 0b0101, "uqadd16">;
1825 def t2UQADD8  : T2I_pam<0b000, 0b0101, "uqadd8">;
1826 def t2UQASX   : T2I_pam<0b010, 0b0101, "uqasx">;
1827 def t2UQSAX   : T2I_pam<0b110, 0b0101, "uqsax">;
1828 def t2UQSUB16 : T2I_pam<0b101, 0b0101, "uqsub16">;
1829 def t2UQSUB8  : T2I_pam<0b100, 0b0101, "uqsub8">;
1830
1831 // Signed/Unsigned add/subtract -- for disassembly only
1832
1833 def t2SASX    : T2I_pam<0b010, 0b0000, "sasx">;
1834 def t2SADD16  : T2I_pam<0b001, 0b0000, "sadd16">;
1835 def t2SADD8   : T2I_pam<0b000, 0b0000, "sadd8">;
1836 def t2SSAX    : T2I_pam<0b110, 0b0000, "ssax">;
1837 def t2SSUB16  : T2I_pam<0b101, 0b0000, "ssub16">;
1838 def t2SSUB8   : T2I_pam<0b100, 0b0000, "ssub8">;
1839 def t2UASX    : T2I_pam<0b010, 0b0100, "uasx">;
1840 def t2UADD16  : T2I_pam<0b001, 0b0100, "uadd16">;
1841 def t2UADD8   : T2I_pam<0b000, 0b0100, "uadd8">;
1842 def t2USAX    : T2I_pam<0b110, 0b0100, "usax">;
1843 def t2USUB16  : T2I_pam<0b101, 0b0100, "usub16">;
1844 def t2USUB8   : T2I_pam<0b100, 0b0100, "usub8">;
1845
1846 // Signed/Unsigned halving add/subtract -- for disassembly only
1847
1848 def t2SHASX   : T2I_pam<0b010, 0b0010, "shasx">;
1849 def t2SHADD16 : T2I_pam<0b001, 0b0010, "shadd16">;
1850 def t2SHADD8  : T2I_pam<0b000, 0b0010, "shadd8">;
1851 def t2SHSAX   : T2I_pam<0b110, 0b0010, "shsax">;
1852 def t2SHSUB16 : T2I_pam<0b101, 0b0010, "shsub16">;
1853 def t2SHSUB8  : T2I_pam<0b100, 0b0010, "shsub8">;
1854 def t2UHASX   : T2I_pam<0b010, 0b0110, "uhasx">;
1855 def t2UHADD16 : T2I_pam<0b001, 0b0110, "uhadd16">;
1856 def t2UHADD8  : T2I_pam<0b000, 0b0110, "uhadd8">;
1857 def t2UHSAX   : T2I_pam<0b110, 0b0110, "uhsax">;
1858 def t2UHSUB16 : T2I_pam<0b101, 0b0110, "uhsub16">;
1859 def t2UHSUB8  : T2I_pam<0b100, 0b0110, "uhsub8">;
1860
1861 // Helper class for disassembly only
1862 // A6.3.16 & A6.3.17
1863 // T2Imac - Thumb2 multiply [accumulate, and absolute difference] instructions.
1864 class T2ThreeReg_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops,
1865   dag iops, InstrItinClass itin, string opc, string asm, list<dag> pattern>
1866   : T2ThreeReg<oops, iops, itin, opc, asm, pattern> {
1867   let Inst{31-27} = 0b11111;
1868   let Inst{26-24} = 0b011;
1869   let Inst{23}    = long;
1870   let Inst{22-20} = op22_20;
1871   let Inst{7-4}   = op7_4;
1872 }
1873
1874 class T2FourReg_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops,
1875   dag iops, InstrItinClass itin, string opc, string asm, list<dag> pattern>
1876   : T2FourReg<oops, iops, itin, opc, asm, pattern> {
1877   let Inst{31-27} = 0b11111;
1878   let Inst{26-24} = 0b011;
1879   let Inst{23}    = long;
1880   let Inst{22-20} = op22_20;
1881   let Inst{7-4}   = op7_4;
1882 }
1883
1884 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
1885
1886 def t2USAD8   : T2ThreeReg_mac<0, 0b111, 0b0000, (outs rGPR:$Rd),
1887                                            (ins rGPR:$Rn, rGPR:$Rm),
1888                         NoItinerary, "usad8", "\t$Rd, $Rn, $Rm", []>,
1889           Requires<[IsThumb2, HasThumb2DSP]> {
1890   let Inst{15-12} = 0b1111;
1891 }
1892 def t2USADA8  : T2FourReg_mac<0, 0b111, 0b0000, (outs rGPR:$Rd),
1893                        (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), NoItinerary,
1894                         "usada8", "\t$Rd, $Rn, $Rm, $Ra", []>,
1895           Requires<[IsThumb2, HasThumb2DSP]>;
1896
1897 // Signed/Unsigned saturate -- for disassembly only
1898
1899 class T2SatI<dag oops, dag iops, InstrItinClass itin,
1900            string opc, string asm, list<dag> pattern>
1901   : T2I<oops, iops, itin, opc, asm, pattern> {
1902   bits<4> Rd;
1903   bits<4> Rn;
1904   bits<5> sat_imm;
1905   bits<7> sh;
1906
1907   let Inst{11-8}  = Rd;
1908   let Inst{19-16} = Rn;
1909   let Inst{4-0}   = sat_imm;
1910   let Inst{21}    = sh{5};
1911   let Inst{14-12} = sh{4-2};
1912   let Inst{7-6}   = sh{1-0};
1913 }
1914
1915 def t2SSAT: T2SatI<
1916               (outs rGPR:$Rd), (ins imm1_32:$sat_imm, rGPR:$Rn, shift_imm:$sh),
1917               NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh",
1918               [/* For disassembly only; pattern left blank */]> {
1919   let Inst{31-27} = 0b11110;
1920   let Inst{25-22} = 0b1100;
1921   let Inst{20} = 0;
1922   let Inst{15} = 0;
1923 }
1924
1925 def t2SSAT16: T2SatI<
1926                 (outs rGPR:$Rd), (ins imm1_16:$sat_imm, rGPR:$Rn), NoItinerary,
1927                 "ssat16", "\t$Rd, $sat_imm, $Rn",
1928                 [/* For disassembly only; pattern left blank */]>,
1929           Requires<[IsThumb2, HasThumb2DSP]> {
1930   let Inst{31-27} = 0b11110;
1931   let Inst{25-22} = 0b1100;
1932   let Inst{20} = 0;
1933   let Inst{15} = 0;
1934   let Inst{21} = 1;        // sh = '1'
1935   let Inst{14-12} = 0b000; // imm3 = '000'
1936   let Inst{7-6} = 0b00;    // imm2 = '00'
1937 }
1938
1939 def t2USAT: T2SatI<
1940                 (outs rGPR:$Rd), (ins i32imm:$sat_imm, rGPR:$Rn, shift_imm:$sh),
1941                 NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh",
1942                 [/* For disassembly only; pattern left blank */]> {
1943   let Inst{31-27} = 0b11110;
1944   let Inst{25-22} = 0b1110;
1945   let Inst{20} = 0;
1946   let Inst{15} = 0;
1947 }
1948
1949 def t2USAT16: T2SatI<(outs rGPR:$Rd), (ins i32imm:$sat_imm, rGPR:$Rn),
1950                      NoItinerary,
1951                      "usat16", "\t$Rd, $sat_imm, $Rn",
1952                      [/* For disassembly only; pattern left blank */]>,
1953           Requires<[IsThumb2, HasThumb2DSP]> {
1954   let Inst{31-27} = 0b11110;
1955   let Inst{25-22} = 0b1110;
1956   let Inst{20} = 0;
1957   let Inst{15} = 0;
1958   let Inst{21} = 1;        // sh = '1'
1959   let Inst{14-12} = 0b000; // imm3 = '000'
1960   let Inst{7-6} = 0b00;    // imm2 = '00'
1961 }
1962
1963 def : T2Pat<(int_arm_ssat GPR:$a, imm:$pos), (t2SSAT imm:$pos, GPR:$a, 0)>;
1964 def : T2Pat<(int_arm_usat GPR:$a, imm:$pos), (t2USAT imm:$pos, GPR:$a, 0)>;
1965
1966 //===----------------------------------------------------------------------===//
1967 //  Shift and rotate Instructions.
1968 //
1969
1970 defm t2LSL  : T2I_sh_ir<0b00, "lsl", imm0_31,
1971                         BinOpFrag<(shl  node:$LHS, node:$RHS)>, "t2LSL">;
1972 defm t2LSR  : T2I_sh_ir<0b01, "lsr", imm_sr,
1973                         BinOpFrag<(srl  node:$LHS, node:$RHS)>, "t2LSR">;
1974 defm t2ASR  : T2I_sh_ir<0b10, "asr", imm_sr,
1975                         BinOpFrag<(sra  node:$LHS, node:$RHS)>, "t2ASR">;
1976 defm t2ROR  : T2I_sh_ir<0b11, "ror", imm0_31,
1977                         BinOpFrag<(rotr node:$LHS, node:$RHS)>, "t2ROR">;
1978
1979 // (rotr x, (and y, 0x...1f)) ==> (ROR x, y)
1980 def : Pat<(rotr rGPR:$lhs, (and rGPR:$rhs, lo5AllOne)),
1981           (t2RORrr rGPR:$lhs, rGPR:$rhs)>;
1982
1983 let Uses = [CPSR] in {
1984 def t2RRX : T2sTwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
1985                    "rrx", "\t$Rd, $Rm",
1986                    [(set rGPR:$Rd, (ARMrrx rGPR:$Rm))]> {
1987   let Inst{31-27} = 0b11101;
1988   let Inst{26-25} = 0b01;
1989   let Inst{24-21} = 0b0010;
1990   let Inst{19-16} = 0b1111; // Rn
1991   let Inst{14-12} = 0b000;
1992   let Inst{7-4} = 0b0011;
1993 }
1994 }
1995
1996 let isCodeGenOnly = 1, Defs = [CPSR] in {
1997 def t2MOVsrl_flag : T2TwoRegShiftImm<
1998                         (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
1999                         "lsrs", ".w\t$Rd, $Rm, #1",
2000                         [(set rGPR:$Rd, (ARMsrl_flag rGPR:$Rm))]> {
2001   let Inst{31-27} = 0b11101;
2002   let Inst{26-25} = 0b01;
2003   let Inst{24-21} = 0b0010;
2004   let Inst{20} = 1; // The S bit.
2005   let Inst{19-16} = 0b1111; // Rn
2006   let Inst{5-4} = 0b01; // Shift type.
2007   // Shift amount = Inst{14-12:7-6} = 1.
2008   let Inst{14-12} = 0b000;
2009   let Inst{7-6} = 0b01;
2010 }
2011 def t2MOVsra_flag : T2TwoRegShiftImm<
2012                         (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2013                         "asrs", ".w\t$Rd, $Rm, #1",
2014                         [(set rGPR:$Rd, (ARMsra_flag rGPR:$Rm))]> {
2015   let Inst{31-27} = 0b11101;
2016   let Inst{26-25} = 0b01;
2017   let Inst{24-21} = 0b0010;
2018   let Inst{20} = 1; // The S bit.
2019   let Inst{19-16} = 0b1111; // Rn
2020   let Inst{5-4} = 0b10; // Shift type.
2021   // Shift amount = Inst{14-12:7-6} = 1.
2022   let Inst{14-12} = 0b000;
2023   let Inst{7-6} = 0b01;
2024 }
2025 }
2026
2027 //===----------------------------------------------------------------------===//
2028 //  Bitwise Instructions.
2029 //
2030
2031 defm t2AND  : T2I_bin_w_irs<0b0000, "and",
2032                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2033                             BinOpFrag<(and node:$LHS, node:$RHS)>, "t2AND", 1>;
2034 defm t2ORR  : T2I_bin_w_irs<0b0010, "orr",
2035                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2036                             BinOpFrag<(or  node:$LHS, node:$RHS)>, "t2ORR", 1>;
2037 defm t2EOR  : T2I_bin_w_irs<0b0100, "eor",
2038                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2039                             BinOpFrag<(xor node:$LHS, node:$RHS)>, "t2EOR", 1>;
2040
2041 defm t2BIC  : T2I_bin_w_irs<0b0001, "bic",
2042                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2043                             BinOpFrag<(and node:$LHS, (not node:$RHS))>,
2044                             "t2BIC">;
2045
2046 class T2BitFI<dag oops, dag iops, InstrItinClass itin,
2047               string opc, string asm, list<dag> pattern>
2048     : T2I<oops, iops, itin, opc, asm, pattern> {
2049   bits<4> Rd;
2050   bits<5> msb;
2051   bits<5> lsb;
2052
2053   let Inst{11-8}  = Rd;
2054   let Inst{4-0}   = msb{4-0};
2055   let Inst{14-12} = lsb{4-2};
2056   let Inst{7-6}   = lsb{1-0};
2057 }
2058
2059 class T2TwoRegBitFI<dag oops, dag iops, InstrItinClass itin,
2060               string opc, string asm, list<dag> pattern>
2061     : T2BitFI<oops, iops, itin, opc, asm, pattern> {
2062   bits<4> Rn;
2063
2064   let Inst{19-16} = Rn;
2065 }
2066
2067 let Constraints = "$src = $Rd" in
2068 def t2BFC : T2BitFI<(outs rGPR:$Rd), (ins rGPR:$src, bf_inv_mask_imm:$imm),
2069                 IIC_iUNAsi, "bfc", "\t$Rd, $imm",
2070                 [(set rGPR:$Rd, (and rGPR:$src, bf_inv_mask_imm:$imm))]> {
2071   let Inst{31-27} = 0b11110;
2072   let Inst{26} = 0; // should be 0.
2073   let Inst{25} = 1;
2074   let Inst{24-20} = 0b10110;
2075   let Inst{19-16} = 0b1111; // Rn
2076   let Inst{15} = 0;
2077   let Inst{5} = 0; // should be 0.
2078
2079   bits<10> imm;
2080   let msb{4-0} = imm{9-5};
2081   let lsb{4-0} = imm{4-0};
2082 }
2083
2084 def t2SBFX: T2TwoRegBitFI<
2085                 (outs rGPR:$Rd), (ins rGPR:$Rn, imm0_31:$lsb, imm1_32:$msb),
2086                  IIC_iUNAsi, "sbfx", "\t$Rd, $Rn, $lsb, $msb", []> {
2087   let Inst{31-27} = 0b11110;
2088   let Inst{25} = 1;
2089   let Inst{24-20} = 0b10100;
2090   let Inst{15} = 0;
2091 }
2092
2093 def t2UBFX: T2TwoRegBitFI<
2094                 (outs rGPR:$Rd), (ins rGPR:$Rn, imm0_31:$lsb, imm1_32:$msb),
2095                  IIC_iUNAsi, "ubfx", "\t$Rd, $Rn, $lsb, $msb", []> {
2096   let Inst{31-27} = 0b11110;
2097   let Inst{25} = 1;
2098   let Inst{24-20} = 0b11100;
2099   let Inst{15} = 0;
2100 }
2101
2102 // A8.6.18  BFI - Bitfield insert (Encoding T1)
2103 let Constraints = "$src = $Rd" in {
2104   def t2BFI : T2TwoRegBitFI<(outs rGPR:$Rd),
2105                   (ins rGPR:$src, rGPR:$Rn, bf_inv_mask_imm:$imm),
2106                   IIC_iBITi, "bfi", "\t$Rd, $Rn, $imm",
2107                   [(set rGPR:$Rd, (ARMbfi rGPR:$src, rGPR:$Rn,
2108                                    bf_inv_mask_imm:$imm))]> {
2109     let Inst{31-27} = 0b11110;
2110     let Inst{26} = 0; // should be 0.
2111     let Inst{25} = 1;
2112     let Inst{24-20} = 0b10110;
2113     let Inst{15} = 0;
2114     let Inst{5} = 0; // should be 0.
2115
2116     bits<10> imm;
2117     let msb{4-0} = imm{9-5};
2118     let lsb{4-0} = imm{4-0};
2119   }
2120
2121   // GNU as only supports this form of bfi (w/ 4 arguments)
2122   let isAsmParserOnly = 1 in
2123   def t2BFI4p : T2TwoRegBitFI<(outs rGPR:$Rd),
2124                   (ins rGPR:$src, rGPR:$Rn, lsb_pos_imm:$lsbit,
2125                        width_imm:$width),
2126                   IIC_iBITi, "bfi", "\t$Rd, $Rn, $lsbit, $width",
2127                   []> {
2128     let Inst{31-27} = 0b11110;
2129     let Inst{26} = 0; // should be 0.
2130     let Inst{25} = 1;
2131     let Inst{24-20} = 0b10110;
2132     let Inst{15} = 0;
2133     let Inst{5} = 0; // should be 0.
2134
2135     bits<5> lsbit;
2136     bits<5> width;
2137     let msb{4-0} = width; // Custom encoder => lsb+width-1
2138     let lsb{4-0} = lsbit;
2139   }
2140 }
2141
2142 defm t2ORN  : T2I_bin_irs<0b0011, "orn",
2143                           IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2144                           BinOpFrag<(or  node:$LHS, (not node:$RHS))>,
2145                           "t2ORN", 0, "">;
2146
2147 // Prefer over of t2EORri ra, rb, -1 because mvn has 16-bit version
2148 let AddedComplexity = 1 in
2149 defm t2MVN  : T2I_un_irs <0b0011, "mvn",
2150                           IIC_iMVNi, IIC_iMVNr, IIC_iMVNsi,
2151                           UnOpFrag<(not node:$Src)>, 1, 1>;
2152
2153
2154 let AddedComplexity = 1 in
2155 def : T2Pat<(and     rGPR:$src, t2_so_imm_not:$imm),
2156             (t2BICri rGPR:$src, t2_so_imm_not:$imm)>;
2157
2158 // FIXME: Disable this pattern on Darwin to workaround an assembler bug.
2159 def : T2Pat<(or      rGPR:$src, t2_so_imm_not:$imm),
2160             (t2ORNri rGPR:$src, t2_so_imm_not:$imm)>,
2161             Requires<[IsThumb2]>;
2162
2163 def : T2Pat<(t2_so_imm_not:$src),
2164             (t2MVNi t2_so_imm_not:$src)>;
2165
2166 //===----------------------------------------------------------------------===//
2167 //  Multiply Instructions.
2168 //
2169 let isCommutable = 1 in
2170 def t2MUL: T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2171                 "mul", "\t$Rd, $Rn, $Rm",
2172                 [(set rGPR:$Rd, (mul rGPR:$Rn, rGPR:$Rm))]> {
2173   let Inst{31-27} = 0b11111;
2174   let Inst{26-23} = 0b0110;
2175   let Inst{22-20} = 0b000;
2176   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2177   let Inst{7-4} = 0b0000; // Multiply
2178 }
2179
2180 def t2MLA: T2FourReg<
2181                 (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2182                 "mla", "\t$Rd, $Rn, $Rm, $Ra",
2183                 [(set rGPR:$Rd, (add (mul rGPR:$Rn, rGPR:$Rm), rGPR:$Ra))]> {
2184   let Inst{31-27} = 0b11111;
2185   let Inst{26-23} = 0b0110;
2186   let Inst{22-20} = 0b000;
2187   let Inst{7-4} = 0b0000; // Multiply
2188 }
2189
2190 def t2MLS: T2FourReg<
2191                 (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2192                 "mls", "\t$Rd, $Rn, $Rm, $Ra",
2193                 [(set rGPR:$Rd, (sub rGPR:$Ra, (mul rGPR:$Rn, rGPR:$Rm)))]> {
2194   let Inst{31-27} = 0b11111;
2195   let Inst{26-23} = 0b0110;
2196   let Inst{22-20} = 0b000;
2197   let Inst{7-4} = 0b0001; // Multiply and Subtract
2198 }
2199
2200 // Extra precision multiplies with low / high results
2201 let neverHasSideEffects = 1 in {
2202 let isCommutable = 1 in {
2203 def t2SMULL : T2MulLong<0b000, 0b0000,
2204                   (outs rGPR:$RdLo, rGPR:$RdHi),
2205                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL64,
2206                    "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2207
2208 def t2UMULL : T2MulLong<0b010, 0b0000,
2209                   (outs rGPR:$RdLo, rGPR:$RdHi),
2210                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL64,
2211                    "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2212 } // isCommutable
2213
2214 // Multiply + accumulate
2215 def t2SMLAL : T2MulLong<0b100, 0b0000,
2216                   (outs rGPR:$RdLo, rGPR:$RdHi),
2217                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64,
2218                   "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2219
2220 def t2UMLAL : T2MulLong<0b110, 0b0000,
2221                   (outs rGPR:$RdLo, rGPR:$RdHi),
2222                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64,
2223                   "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2224
2225 def t2UMAAL : T2MulLong<0b110, 0b0110,
2226                   (outs rGPR:$RdLo, rGPR:$RdHi),
2227                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64,
2228                   "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2229           Requires<[IsThumb2, HasThumb2DSP]>;
2230 } // neverHasSideEffects
2231
2232 // Rounding variants of the below included for disassembly only
2233
2234 // Most significant word multiply
2235 def t2SMMUL : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2236                   "smmul", "\t$Rd, $Rn, $Rm",
2237                   [(set rGPR:$Rd, (mulhs rGPR:$Rn, rGPR:$Rm))]>,
2238           Requires<[IsThumb2, HasThumb2DSP]> {
2239   let Inst{31-27} = 0b11111;
2240   let Inst{26-23} = 0b0110;
2241   let Inst{22-20} = 0b101;
2242   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2243   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2244 }
2245
2246 def t2SMMULR : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2247                   "smmulr", "\t$Rd, $Rn, $Rm", []>,
2248           Requires<[IsThumb2, HasThumb2DSP]> {
2249   let Inst{31-27} = 0b11111;
2250   let Inst{26-23} = 0b0110;
2251   let Inst{22-20} = 0b101;
2252   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2253   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2254 }
2255
2256 def t2SMMLA : T2FourReg<
2257         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2258                 "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2259                 [(set rGPR:$Rd, (add (mulhs rGPR:$Rm, rGPR:$Rn), rGPR:$Ra))]>,
2260           Requires<[IsThumb2, HasThumb2DSP]> {
2261   let Inst{31-27} = 0b11111;
2262   let Inst{26-23} = 0b0110;
2263   let Inst{22-20} = 0b101;
2264   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2265 }
2266
2267 def t2SMMLAR: T2FourReg<
2268         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2269                   "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
2270           Requires<[IsThumb2, HasThumb2DSP]> {
2271   let Inst{31-27} = 0b11111;
2272   let Inst{26-23} = 0b0110;
2273   let Inst{22-20} = 0b101;
2274   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2275 }
2276
2277 def t2SMMLS: T2FourReg<
2278         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2279                 "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2280                 [(set rGPR:$Rd, (sub rGPR:$Ra, (mulhs rGPR:$Rn, rGPR:$Rm)))]>,
2281           Requires<[IsThumb2, HasThumb2DSP]> {
2282   let Inst{31-27} = 0b11111;
2283   let Inst{26-23} = 0b0110;
2284   let Inst{22-20} = 0b110;
2285   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2286 }
2287
2288 def t2SMMLSR:T2FourReg<
2289         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2290                 "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
2291           Requires<[IsThumb2, HasThumb2DSP]> {
2292   let Inst{31-27} = 0b11111;
2293   let Inst{26-23} = 0b0110;
2294   let Inst{22-20} = 0b110;
2295   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2296 }
2297
2298 multiclass T2I_smul<string opc, PatFrag opnode> {
2299   def BB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2300               !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2301               [(set rGPR:$Rd, (opnode (sext_inreg rGPR:$Rn, i16),
2302                                       (sext_inreg rGPR:$Rm, i16)))]>,
2303           Requires<[IsThumb2, HasThumb2DSP]> {
2304     let Inst{31-27} = 0b11111;
2305     let Inst{26-23} = 0b0110;
2306     let Inst{22-20} = 0b001;
2307     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2308     let Inst{7-6} = 0b00;
2309     let Inst{5-4} = 0b00;
2310   }
2311
2312   def BT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2313               !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2314               [(set rGPR:$Rd, (opnode (sext_inreg rGPR:$Rn, i16),
2315                                       (sra rGPR:$Rm, (i32 16))))]>,
2316           Requires<[IsThumb2, HasThumb2DSP]> {
2317     let Inst{31-27} = 0b11111;
2318     let Inst{26-23} = 0b0110;
2319     let Inst{22-20} = 0b001;
2320     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2321     let Inst{7-6} = 0b00;
2322     let Inst{5-4} = 0b01;
2323   }
2324
2325   def TB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2326               !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2327               [(set rGPR:$Rd, (opnode (sra rGPR:$Rn, (i32 16)),
2328                                       (sext_inreg rGPR:$Rm, i16)))]>,
2329           Requires<[IsThumb2, HasThumb2DSP]> {
2330     let Inst{31-27} = 0b11111;
2331     let Inst{26-23} = 0b0110;
2332     let Inst{22-20} = 0b001;
2333     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2334     let Inst{7-6} = 0b00;
2335     let Inst{5-4} = 0b10;
2336   }
2337
2338   def TT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2339               !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2340               [(set rGPR:$Rd, (opnode (sra rGPR:$Rn, (i32 16)),
2341                                       (sra rGPR:$Rm, (i32 16))))]>,
2342           Requires<[IsThumb2, HasThumb2DSP]> {
2343     let Inst{31-27} = 0b11111;
2344     let Inst{26-23} = 0b0110;
2345     let Inst{22-20} = 0b001;
2346     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2347     let Inst{7-6} = 0b00;
2348     let Inst{5-4} = 0b11;
2349   }
2350
2351   def WB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2352               !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2353               [(set rGPR:$Rd, (sra (opnode rGPR:$Rn,
2354                                     (sext_inreg rGPR:$Rm, i16)), (i32 16)))]>,
2355           Requires<[IsThumb2, HasThumb2DSP]> {
2356     let Inst{31-27} = 0b11111;
2357     let Inst{26-23} = 0b0110;
2358     let Inst{22-20} = 0b011;
2359     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2360     let Inst{7-6} = 0b00;
2361     let Inst{5-4} = 0b00;
2362   }
2363
2364   def WT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2365               !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2366               [(set rGPR:$Rd, (sra (opnode rGPR:$Rn,
2367                                     (sra rGPR:$Rm, (i32 16))), (i32 16)))]>,
2368           Requires<[IsThumb2, HasThumb2DSP]> {
2369     let Inst{31-27} = 0b11111;
2370     let Inst{26-23} = 0b0110;
2371     let Inst{22-20} = 0b011;
2372     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2373     let Inst{7-6} = 0b00;
2374     let Inst{5-4} = 0b01;
2375   }
2376 }
2377
2378
2379 multiclass T2I_smla<string opc, PatFrag opnode> {
2380   def BB : T2FourReg<
2381         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2382               !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2383               [(set rGPR:$Rd, (add rGPR:$Ra,
2384                                (opnode (sext_inreg rGPR:$Rn, i16),
2385                                        (sext_inreg rGPR:$Rm, i16))))]>,
2386           Requires<[IsThumb2, HasThumb2DSP]> {
2387     let Inst{31-27} = 0b11111;
2388     let Inst{26-23} = 0b0110;
2389     let Inst{22-20} = 0b001;
2390     let Inst{7-6} = 0b00;
2391     let Inst{5-4} = 0b00;
2392   }
2393
2394   def BT : T2FourReg<
2395        (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2396              !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2397              [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sext_inreg rGPR:$Rn, i16),
2398                                                  (sra rGPR:$Rm, (i32 16)))))]>,
2399           Requires<[IsThumb2, HasThumb2DSP]> {
2400     let Inst{31-27} = 0b11111;
2401     let Inst{26-23} = 0b0110;
2402     let Inst{22-20} = 0b001;
2403     let Inst{7-6} = 0b00;
2404     let Inst{5-4} = 0b01;
2405   }
2406
2407   def TB : T2FourReg<
2408         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2409               !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2410               [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sra rGPR:$Rn, (i32 16)),
2411                                                (sext_inreg rGPR:$Rm, i16))))]>,
2412           Requires<[IsThumb2, HasThumb2DSP]> {
2413     let Inst{31-27} = 0b11111;
2414     let Inst{26-23} = 0b0110;
2415     let Inst{22-20} = 0b001;
2416     let Inst{7-6} = 0b00;
2417     let Inst{5-4} = 0b10;
2418   }
2419
2420   def TT : T2FourReg<
2421         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2422               !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2423              [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sra rGPR:$Rn, (i32 16)),
2424                                                  (sra rGPR:$Rm, (i32 16)))))]>,
2425           Requires<[IsThumb2, HasThumb2DSP]> {
2426     let Inst{31-27} = 0b11111;
2427     let Inst{26-23} = 0b0110;
2428     let Inst{22-20} = 0b001;
2429     let Inst{7-6} = 0b00;
2430     let Inst{5-4} = 0b11;
2431   }
2432
2433   def WB : T2FourReg<
2434         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2435               !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2436               [(set rGPR:$Rd, (add rGPR:$Ra, (sra (opnode rGPR:$Rn,
2437                                     (sext_inreg rGPR:$Rm, i16)), (i32 16))))]>,
2438           Requires<[IsThumb2, HasThumb2DSP]> {
2439     let Inst{31-27} = 0b11111;
2440     let Inst{26-23} = 0b0110;
2441     let Inst{22-20} = 0b011;
2442     let Inst{7-6} = 0b00;
2443     let Inst{5-4} = 0b00;
2444   }
2445
2446   def WT : T2FourReg<
2447         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2448               !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2449               [(set rGPR:$Rd, (add rGPR:$Ra, (sra (opnode rGPR:$Rn,
2450                                       (sra rGPR:$Rm, (i32 16))), (i32 16))))]>,
2451           Requires<[IsThumb2, HasThumb2DSP]> {
2452     let Inst{31-27} = 0b11111;
2453     let Inst{26-23} = 0b0110;
2454     let Inst{22-20} = 0b011;
2455     let Inst{7-6} = 0b00;
2456     let Inst{5-4} = 0b01;
2457   }
2458 }
2459
2460 defm t2SMUL : T2I_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2461 defm t2SMLA : T2I_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2462
2463 // Halfword multiple accumulate long: SMLAL<x><y> -- for disassembly only
2464 def t2SMLALBB : T2FourReg_mac<1, 0b100, 0b1000, (outs rGPR:$Ra,rGPR:$Rd),
2465          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlalbb", "\t$Ra, $Rd, $Rn, $Rm",
2466            [/* For disassembly only; pattern left blank */]>,
2467           Requires<[IsThumb2, HasThumb2DSP]>;
2468 def t2SMLALBT : T2FourReg_mac<1, 0b100, 0b1001, (outs rGPR:$Ra,rGPR:$Rd),
2469          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlalbt", "\t$Ra, $Rd, $Rn, $Rm",
2470            [/* For disassembly only; pattern left blank */]>,
2471           Requires<[IsThumb2, HasThumb2DSP]>;
2472 def t2SMLALTB : T2FourReg_mac<1, 0b100, 0b1010, (outs rGPR:$Ra,rGPR:$Rd),
2473          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaltb", "\t$Ra, $Rd, $Rn, $Rm",
2474            [/* For disassembly only; pattern left blank */]>,
2475           Requires<[IsThumb2, HasThumb2DSP]>;
2476 def t2SMLALTT : T2FourReg_mac<1, 0b100, 0b1011, (outs rGPR:$Ra,rGPR:$Rd),
2477          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaltt", "\t$Ra, $Rd, $Rn, $Rm",
2478            [/* For disassembly only; pattern left blank */]>,
2479           Requires<[IsThumb2, HasThumb2DSP]>;
2480
2481 // Dual halfword multiple: SMUAD, SMUSD, SMLAD, SMLSD, SMLALD, SMLSLD
2482 // These are for disassembly only.
2483
2484 def t2SMUAD: T2ThreeReg_mac<
2485             0, 0b010, 0b0000, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2486             IIC_iMAC32, "smuad", "\t$Rd, $Rn, $Rm", []>,
2487           Requires<[IsThumb2, HasThumb2DSP]> {
2488   let Inst{15-12} = 0b1111;
2489 }
2490 def t2SMUADX:T2ThreeReg_mac<
2491             0, 0b010, 0b0001, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2492             IIC_iMAC32, "smuadx", "\t$Rd, $Rn, $Rm", []>,
2493           Requires<[IsThumb2, HasThumb2DSP]> {
2494   let Inst{15-12} = 0b1111;
2495 }
2496 def t2SMUSD: T2ThreeReg_mac<
2497             0, 0b100, 0b0000, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2498             IIC_iMAC32, "smusd", "\t$Rd, $Rn, $Rm", []>,
2499           Requires<[IsThumb2, HasThumb2DSP]> {
2500   let Inst{15-12} = 0b1111;
2501 }
2502 def t2SMUSDX:T2ThreeReg_mac<
2503             0, 0b100, 0b0001, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2504             IIC_iMAC32, "smusdx", "\t$Rd, $Rn, $Rm", []>,
2505           Requires<[IsThumb2, HasThumb2DSP]> {
2506   let Inst{15-12} = 0b1111;
2507 }
2508 def t2SMLAD   : T2FourReg_mac<
2509             0, 0b010, 0b0000, (outs rGPR:$Rd),
2510             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlad",
2511             "\t$Rd, $Rn, $Rm, $Ra", []>,
2512           Requires<[IsThumb2, HasThumb2DSP]>;
2513 def t2SMLADX  : T2FourReg_mac<
2514             0, 0b010, 0b0001, (outs rGPR:$Rd),
2515             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smladx",
2516             "\t$Rd, $Rn, $Rm, $Ra", []>,
2517           Requires<[IsThumb2, HasThumb2DSP]>;
2518 def t2SMLSD   : T2FourReg_mac<0, 0b100, 0b0000, (outs rGPR:$Rd),
2519             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlsd",
2520             "\t$Rd, $Rn, $Rm, $Ra", []>,
2521           Requires<[IsThumb2, HasThumb2DSP]>;
2522 def t2SMLSDX  : T2FourReg_mac<0, 0b100, 0b0001, (outs rGPR:$Rd),
2523             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlsdx",
2524             "\t$Rd, $Rn, $Rm, $Ra", []>,
2525           Requires<[IsThumb2, HasThumb2DSP]>;
2526 def t2SMLALD  : T2FourReg_mac<1, 0b100, 0b1100, (outs rGPR:$Ra,rGPR:$Rd),
2527                         (ins rGPR:$Rm, rGPR:$Rn), IIC_iMAC64, "smlald",
2528                         "\t$Ra, $Rd, $Rm, $Rn", []>,
2529           Requires<[IsThumb2, HasThumb2DSP]>;
2530 def t2SMLALDX : T2FourReg_mac<1, 0b100, 0b1101, (outs rGPR:$Ra,rGPR:$Rd),
2531                         (ins rGPR:$Rm,rGPR:$Rn), IIC_iMAC64, "smlaldx",
2532                         "\t$Ra, $Rd, $Rm, $Rn", []>,
2533           Requires<[IsThumb2, HasThumb2DSP]>;
2534 def t2SMLSLD  : T2FourReg_mac<1, 0b101, 0b1100, (outs rGPR:$Ra,rGPR:$Rd),
2535                         (ins rGPR:$Rm,rGPR:$Rn), IIC_iMAC64, "smlsld",
2536                         "\t$Ra, $Rd, $Rm, $Rn", []>,
2537           Requires<[IsThumb2, HasThumb2DSP]>;
2538 def t2SMLSLDX : T2FourReg_mac<1, 0b101, 0b1101, (outs rGPR:$Ra,rGPR:$Rd),
2539                         (ins rGPR:$Rm,rGPR:$Rn), IIC_iMAC64, "smlsldx",
2540                         "\t$Ra, $Rd, $Rm, $Rn", []>,
2541           Requires<[IsThumb2, HasThumb2DSP]>;
2542
2543 //===----------------------------------------------------------------------===//
2544 //  Division Instructions.
2545 //  Signed and unsigned division on v7-M
2546 //
2547 def t2SDIV : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUi,
2548                  "sdiv", "\t$Rd, $Rn, $Rm",
2549                  [(set rGPR:$Rd, (sdiv rGPR:$Rn, rGPR:$Rm))]>,
2550                  Requires<[HasDivide, IsThumb2]> {
2551   let Inst{31-27} = 0b11111;
2552   let Inst{26-21} = 0b011100;
2553   let Inst{20} = 0b1;
2554   let Inst{15-12} = 0b1111;
2555   let Inst{7-4} = 0b1111;
2556 }
2557
2558 def t2UDIV : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUi,
2559                  "udiv", "\t$Rd, $Rn, $Rm",
2560                  [(set rGPR:$Rd, (udiv rGPR:$Rn, rGPR:$Rm))]>,
2561                  Requires<[HasDivide, IsThumb2]> {
2562   let Inst{31-27} = 0b11111;
2563   let Inst{26-21} = 0b011101;
2564   let Inst{20} = 0b1;
2565   let Inst{15-12} = 0b1111;
2566   let Inst{7-4} = 0b1111;
2567 }
2568
2569 //===----------------------------------------------------------------------===//
2570 //  Misc. Arithmetic Instructions.
2571 //
2572
2573 class T2I_misc<bits<2> op1, bits<2> op2, dag oops, dag iops,
2574       InstrItinClass itin, string opc, string asm, list<dag> pattern>
2575   : T2ThreeReg<oops, iops, itin, opc, asm, pattern> {
2576   let Inst{31-27} = 0b11111;
2577   let Inst{26-22} = 0b01010;
2578   let Inst{21-20} = op1;
2579   let Inst{15-12} = 0b1111;
2580   let Inst{7-6} = 0b10;
2581   let Inst{5-4} = op2;
2582   let Rn{3-0} = Rm;
2583 }
2584
2585 def t2CLZ : T2I_misc<0b11, 0b00, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2586                     "clz", "\t$Rd, $Rm", [(set rGPR:$Rd, (ctlz rGPR:$Rm))]>;
2587
2588 def t2RBIT : T2I_misc<0b01, 0b10, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2589                       "rbit", "\t$Rd, $Rm",
2590                       [(set rGPR:$Rd, (ARMrbit rGPR:$Rm))]>;
2591
2592 def t2REV : T2I_misc<0b01, 0b00, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2593                  "rev", ".w\t$Rd, $Rm", [(set rGPR:$Rd, (bswap rGPR:$Rm))]>;
2594
2595 def t2REV16 : T2I_misc<0b01, 0b01, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2596                        "rev16", ".w\t$Rd, $Rm",
2597                 [(set rGPR:$Rd, (rotr (bswap rGPR:$Rm), (i32 16)))]>;
2598
2599 def t2REVSH : T2I_misc<0b01, 0b11, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2600                        "revsh", ".w\t$Rd, $Rm",
2601                  [(set rGPR:$Rd, (sra (bswap rGPR:$Rm), (i32 16)))]>;
2602
2603 def : T2Pat<(or (sra (shl rGPR:$Rm, (i32 24)), (i32 16)),
2604                 (and (srl rGPR:$Rm, (i32 8)), 0xFF)),
2605             (t2REVSH rGPR:$Rm)>;
2606
2607 def t2PKHBT : T2ThreeReg<
2608             (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, i32imm:$sh),
2609                   IIC_iBITsi, "pkhbt", "\t$Rd, $Rn, $Rm, lsl $sh",
2610                   [(set rGPR:$Rd, (or (and rGPR:$Rn, 0xFFFF),
2611                                       (and (shl rGPR:$Rm, pkh_lsl_amt:$sh),
2612                                            0xFFFF0000)))]>,
2613                   Requires<[HasT2ExtractPack, IsThumb2]> {
2614   let Inst{31-27} = 0b11101;
2615   let Inst{26-25} = 0b01;
2616   let Inst{24-20} = 0b01100;
2617   let Inst{5} = 0; // BT form
2618   let Inst{4} = 0;
2619
2620   bits<5> sh;
2621   let Inst{14-12} = sh{4-2};
2622   let Inst{7-6}   = sh{1-0};
2623 }
2624
2625 // Alternate cases for PKHBT where identities eliminate some nodes.
2626 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (and rGPR:$src2, 0xFFFF0000)),
2627             (t2PKHBT rGPR:$src1, rGPR:$src2, 0)>,
2628             Requires<[HasT2ExtractPack, IsThumb2]>;
2629 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (shl rGPR:$src2, imm16_31:$sh)),
2630             (t2PKHBT rGPR:$src1, rGPR:$src2, imm16_31:$sh)>,
2631             Requires<[HasT2ExtractPack, IsThumb2]>;
2632
2633 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
2634 // will match the pattern below.
2635 def t2PKHTB : T2ThreeReg<
2636                   (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, i32imm:$sh),
2637                   IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm, asr $sh",
2638                   [(set rGPR:$Rd, (or (and rGPR:$Rn, 0xFFFF0000),
2639                                        (and (sra rGPR:$Rm, pkh_asr_amt:$sh),
2640                                             0xFFFF)))]>,
2641                   Requires<[HasT2ExtractPack, IsThumb2]> {
2642   let Inst{31-27} = 0b11101;
2643   let Inst{26-25} = 0b01;
2644   let Inst{24-20} = 0b01100;
2645   let Inst{5} = 1; // TB form
2646   let Inst{4} = 0;
2647
2648   bits<5> sh;
2649   let Inst{14-12} = sh{4-2};
2650   let Inst{7-6}   = sh{1-0};
2651 }
2652
2653 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2654 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2655 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000), (srl rGPR:$src2, imm16_31:$sh)),
2656             (t2PKHTB rGPR:$src1, rGPR:$src2, imm16_31:$sh)>,
2657             Requires<[HasT2ExtractPack, IsThumb2]>;
2658 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000),
2659                 (and (srl rGPR:$src2, imm1_15:$sh), 0xFFFF)),
2660             (t2PKHTB rGPR:$src1, rGPR:$src2, imm1_15:$sh)>,
2661             Requires<[HasT2ExtractPack, IsThumb2]>;
2662
2663 //===----------------------------------------------------------------------===//
2664 //  Comparison Instructions...
2665 //
2666 defm t2CMP  : T2I_cmp_irs<0b1101, "cmp",
2667                           IIC_iCMPi, IIC_iCMPr, IIC_iCMPsi,
2668                           BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>, "t2CMP">;
2669
2670 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, t2_so_imm:$imm),
2671             (t2CMPri  GPRnopc:$lhs, t2_so_imm:$imm)>;
2672 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, rGPR:$rhs),
2673             (t2CMPrr  GPRnopc:$lhs, rGPR:$rhs)>;
2674 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, t2_so_reg:$rhs),
2675             (t2CMPrs  GPRnopc:$lhs, t2_so_reg:$rhs)>;
2676
2677 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
2678 //       Compare-to-zero still works out, just not the relationals
2679 //defm t2CMN  : T2I_cmp_irs<0b1000, "cmn",
2680 //                          BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
2681 defm t2CMNz : T2I_cmp_irs<0b1000, "cmn",
2682                           IIC_iCMPi, IIC_iCMPr, IIC_iCMPsi,
2683                           BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>,
2684                           "t2CMNz">;
2685
2686 //def : T2Pat<(ARMcmp  GPR:$src, t2_so_imm_neg:$imm),
2687 //            (t2CMNri GPR:$src, t2_so_imm_neg:$imm)>;
2688
2689 def : T2Pat<(ARMcmpZ  GPRnopc:$src, t2_so_imm_neg:$imm),
2690             (t2CMNzri GPRnopc:$src, t2_so_imm_neg:$imm)>;
2691
2692 defm t2TST  : T2I_cmp_irs<0b0000, "tst",
2693                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
2694                          BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>,
2695                           "t2TST">;
2696 defm t2TEQ  : T2I_cmp_irs<0b0100, "teq",
2697                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
2698                          BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>,
2699                           "t2TEQ">;
2700
2701 // Conditional moves
2702 // FIXME: should be able to write a pattern for ARMcmov, but can't use
2703 // a two-value operand where a dag node expects two operands. :(
2704 let neverHasSideEffects = 1 in {
2705 def t2MOVCCr : t2PseudoInst<(outs rGPR:$Rd),
2706                             (ins rGPR:$false, rGPR:$Rm, pred:$p),
2707                             4, IIC_iCMOVr,
2708    [/*(set rGPR:$Rd, (ARMcmov rGPR:$false, rGPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
2709                 RegConstraint<"$false = $Rd">;
2710
2711 let isMoveImm = 1 in
2712 def t2MOVCCi : t2PseudoInst<(outs rGPR:$Rd),
2713                             (ins rGPR:$false, t2_so_imm:$imm, pred:$p),
2714                    4, IIC_iCMOVi,
2715 [/*(set rGPR:$Rd,(ARMcmov rGPR:$false,t2_so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
2716                    RegConstraint<"$false = $Rd">;
2717
2718 // FIXME: Pseudo-ize these. For now, just mark codegen only.
2719 let isCodeGenOnly = 1 in {
2720 let isMoveImm = 1 in
2721 def t2MOVCCi16 : T2I<(outs rGPR:$Rd), (ins rGPR:$false, imm0_65535_expr:$imm),
2722                       IIC_iCMOVi,
2723                       "movw", "\t$Rd, $imm", []>,
2724                       RegConstraint<"$false = $Rd"> {
2725   let Inst{31-27} = 0b11110;
2726   let Inst{25} = 1;
2727   let Inst{24-21} = 0b0010;
2728   let Inst{20} = 0; // The S bit.
2729   let Inst{15} = 0;
2730
2731   bits<4> Rd;
2732   bits<16> imm;
2733
2734   let Inst{11-8}  = Rd;
2735   let Inst{19-16} = imm{15-12};
2736   let Inst{26}    = imm{11};
2737   let Inst{14-12} = imm{10-8};
2738   let Inst{7-0}   = imm{7-0};
2739 }
2740
2741 let isMoveImm = 1 in
2742 def t2MOVCCi32imm : PseudoInst<(outs rGPR:$dst),
2743                                (ins rGPR:$false, i32imm:$src, pred:$p),
2744                     IIC_iCMOVix2, []>, RegConstraint<"$false = $dst">;
2745
2746 let isMoveImm = 1 in
2747 def t2MVNCCi : T2OneRegImm<(outs rGPR:$Rd), (ins rGPR:$false, t2_so_imm:$imm),
2748                    IIC_iCMOVi, "mvn", ".w\t$Rd, $imm",
2749 [/*(set rGPR:$Rd,(ARMcmov rGPR:$false,t2_so_imm_not:$imm,
2750                    imm:$cc, CCR:$ccr))*/]>,
2751                    RegConstraint<"$false = $Rd"> {
2752   let Inst{31-27} = 0b11110;
2753   let Inst{25} = 0;
2754   let Inst{24-21} = 0b0011;
2755   let Inst{20} = 0; // The S bit.
2756   let Inst{19-16} = 0b1111; // Rn
2757   let Inst{15} = 0;
2758 }
2759
2760 class T2I_movcc_sh<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
2761                    string opc, string asm, list<dag> pattern>
2762   : T2TwoRegShiftImm<oops, iops, itin, opc, asm, pattern> {
2763   let Inst{31-27} = 0b11101;
2764   let Inst{26-25} = 0b01;
2765   let Inst{24-21} = 0b0010;
2766   let Inst{20} = 0; // The S bit.
2767   let Inst{19-16} = 0b1111; // Rn
2768   let Inst{5-4} = opcod; // Shift type.
2769 }
2770 def t2MOVCClsl : T2I_movcc_sh<0b00, (outs rGPR:$Rd),
2771                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2772                              IIC_iCMOVsi, "lsl", ".w\t$Rd, $Rm, $imm", []>,
2773                  RegConstraint<"$false = $Rd">;
2774 def t2MOVCClsr : T2I_movcc_sh<0b01, (outs rGPR:$Rd),
2775                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2776                              IIC_iCMOVsi, "lsr", ".w\t$Rd, $Rm, $imm", []>,
2777                  RegConstraint<"$false = $Rd">;
2778 def t2MOVCCasr : T2I_movcc_sh<0b10, (outs rGPR:$Rd),
2779                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2780                              IIC_iCMOVsi, "asr", ".w\t$Rd, $Rm, $imm", []>,
2781                  RegConstraint<"$false = $Rd">;
2782 def t2MOVCCror : T2I_movcc_sh<0b11, (outs rGPR:$Rd),
2783                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
2784                              IIC_iCMOVsi, "ror", ".w\t$Rd, $Rm, $imm", []>,
2785                  RegConstraint<"$false = $Rd">;
2786 } // isCodeGenOnly = 1
2787 } // neverHasSideEffects
2788
2789 //===----------------------------------------------------------------------===//
2790 // Atomic operations intrinsics
2791 //
2792
2793 // memory barriers protect the atomic sequences
2794 let hasSideEffects = 1 in {
2795 def t2DMB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
2796                   "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
2797                   Requires<[IsThumb, HasDB]> {
2798   bits<4> opt;
2799   let Inst{31-4} = 0xf3bf8f5;
2800   let Inst{3-0} = opt;
2801 }
2802 }
2803
2804 def t2DSB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
2805                   "dsb", "\t$opt", []>,
2806                   Requires<[IsThumb, HasDB]> {
2807   bits<4> opt;
2808   let Inst{31-4} = 0xf3bf8f4;
2809   let Inst{3-0} = opt;
2810 }
2811
2812 def t2ISB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
2813                   "isb", "\t$opt",
2814                   []>, Requires<[IsThumb2, HasDB]> {
2815   bits<4> opt;
2816   let Inst{31-4} = 0xf3bf8f6;
2817   let Inst{3-0} = opt;
2818 }
2819
2820 class T2I_ldrex<bits<2> opcod, dag oops, dag iops, AddrMode am, int sz,
2821                 InstrItinClass itin, string opc, string asm, string cstr,
2822                 list<dag> pattern, bits<4> rt2 = 0b1111>
2823   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
2824   let Inst{31-27} = 0b11101;
2825   let Inst{26-20} = 0b0001101;
2826   let Inst{11-8} = rt2;
2827   let Inst{7-6} = 0b01;
2828   let Inst{5-4} = opcod;
2829   let Inst{3-0} = 0b1111;
2830
2831   bits<4> addr;
2832   bits<4> Rt;
2833   let Inst{19-16} = addr;
2834   let Inst{15-12} = Rt;
2835 }
2836 class T2I_strex<bits<2> opcod, dag oops, dag iops, AddrMode am, int sz,
2837                 InstrItinClass itin, string opc, string asm, string cstr,
2838                 list<dag> pattern, bits<4> rt2 = 0b1111>
2839   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
2840   let Inst{31-27} = 0b11101;
2841   let Inst{26-20} = 0b0001100;
2842   let Inst{11-8} = rt2;
2843   let Inst{7-6} = 0b01;
2844   let Inst{5-4} = opcod;
2845
2846   bits<4> Rd;
2847   bits<4> addr;
2848   bits<4> Rt;
2849   let Inst{3-0}  = Rd;
2850   let Inst{19-16} = addr;
2851   let Inst{15-12} = Rt;
2852 }
2853
2854 let mayLoad = 1 in {
2855 def t2LDREXB : T2I_ldrex<0b00, (outs rGPR:$Rt), (ins t2addrmode_reg:$addr),
2856                          AddrModeNone, 4, NoItinerary,
2857                          "ldrexb", "\t$Rt, $addr", "", []>;
2858 def t2LDREXH : T2I_ldrex<0b01, (outs rGPR:$Rt), (ins t2addrmode_reg:$addr),
2859                          AddrModeNone, 4, NoItinerary,
2860                          "ldrexh", "\t$Rt, $addr", "", []>;
2861 def t2LDREX  : Thumb2I<(outs rGPR:$Rt), (ins t2addrmode_reg:$addr),
2862                        AddrModeNone, 4, NoItinerary,
2863                        "ldrex", "\t$Rt, $addr", "", []> {
2864   let Inst{31-27} = 0b11101;
2865   let Inst{26-20} = 0b0000101;
2866   let Inst{11-8} = 0b1111;
2867   let Inst{7-0} = 0b00000000; // imm8 = 0
2868
2869   bits<4> Rt;
2870   bits<4> addr;
2871   let Inst{19-16} = addr;
2872   let Inst{15-12} = Rt;
2873 }
2874 let hasExtraDefRegAllocReq = 1 in
2875 def t2LDREXD : T2I_ldrex<0b11, (outs rGPR:$Rt, rGPR:$Rt2),
2876                          (ins t2addrmode_reg:$addr),
2877                          AddrModeNone, 4, NoItinerary,
2878                          "ldrexd", "\t$Rt, $Rt2, $addr", "",
2879                          [], {?, ?, ?, ?}> {
2880   bits<4> Rt2;
2881   let Inst{11-8} = Rt2;
2882 }
2883 }
2884
2885 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
2886 def t2STREXB : T2I_strex<0b00, (outs rGPR:$Rd),
2887                          (ins rGPR:$Rt, t2addrmode_reg:$addr),
2888                          AddrModeNone, 4, NoItinerary,
2889                          "strexb", "\t$Rd, $Rt, $addr", "", []>;
2890 def t2STREXH : T2I_strex<0b01, (outs rGPR:$Rd),
2891                          (ins rGPR:$Rt, t2addrmode_reg:$addr),
2892                          AddrModeNone, 4, NoItinerary,
2893                          "strexh", "\t$Rd, $Rt, $addr", "", []>;
2894 def t2STREX  : Thumb2I<(outs rGPR:$Rd), (ins rGPR:$Rt, t2addrmode_reg:$addr),
2895                   AddrModeNone, 4, NoItinerary,
2896                   "strex", "\t$Rd, $Rt, $addr", "",
2897                   []> {
2898   let Inst{31-27} = 0b11101;
2899   let Inst{26-20} = 0b0000100;
2900   let Inst{7-0} = 0b00000000; // imm8 = 0
2901
2902   bits<4> Rd;
2903   bits<4> addr;
2904   bits<4> Rt;
2905   let Inst{11-8}  = Rd;
2906   let Inst{19-16} = addr;
2907   let Inst{15-12} = Rt;
2908 }
2909 }
2910
2911 let hasExtraSrcRegAllocReq = 1, Constraints = "@earlyclobber $Rd" in
2912 def t2STREXD : T2I_strex<0b11, (outs rGPR:$Rd),
2913                          (ins rGPR:$Rt, rGPR:$Rt2, t2addrmode_reg:$addr),
2914                          AddrModeNone, 4, NoItinerary,
2915                          "strexd", "\t$Rd, $Rt, $Rt2, $addr", "", [],
2916                          {?, ?, ?, ?}> {
2917   bits<4> Rt2;
2918   let Inst{11-8} = Rt2;
2919 }
2920
2921 def t2CLREX : T2I<(outs), (ins), NoItinerary, "clrex", "", []>,
2922             Requires<[IsThumb2, HasV7]>  {
2923   let Inst{31-16} = 0xf3bf;
2924   let Inst{15-14} = 0b10;
2925   let Inst{13} = 0;
2926   let Inst{12} = 0;
2927   let Inst{11-8} = 0b1111;
2928   let Inst{7-4} = 0b0010;
2929   let Inst{3-0} = 0b1111;
2930 }
2931
2932 //===----------------------------------------------------------------------===//
2933 // SJLJ Exception handling intrinsics
2934 //   eh_sjlj_setjmp() is an instruction sequence to store the return
2935 //   address and save #0 in R0 for the non-longjmp case.
2936 //   Since by its nature we may be coming from some other function to get
2937 //   here, and we're using the stack frame for the containing function to
2938 //   save/restore registers, we can't keep anything live in regs across
2939 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
2940 //   when we get here from a longjmp(). We force everything out of registers
2941 //   except for our own input by listing the relevant registers in Defs. By
2942 //   doing so, we also cause the prologue/epilogue code to actively preserve
2943 //   all of the callee-saved resgisters, which is exactly what we want.
2944 //   $val is a scratch register for our use.
2945 let Defs =
2946   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
2947     QQQQ0, QQQQ1, QQQQ2, QQQQ3 ],
2948   hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1 in {
2949   def t2Int_eh_sjlj_setjmp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
2950                                AddrModeNone, 0, NoItinerary, "", "",
2951                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
2952                              Requires<[IsThumb2, HasVFP2]>;
2953 }
2954
2955 let Defs =
2956   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
2957   hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1 in {
2958   def t2Int_eh_sjlj_setjmp_nofp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
2959                                AddrModeNone, 0, NoItinerary, "", "",
2960                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
2961                                   Requires<[IsThumb2, NoVFP]>;
2962 }
2963
2964
2965 //===----------------------------------------------------------------------===//
2966 // Control-Flow Instructions
2967 //
2968
2969 // FIXME: remove when we have a way to marking a MI with these properties.
2970 // FIXME: Should pc be an implicit operand like PICADD, etc?
2971 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2972     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2973 def t2LDMIA_RET: t2PseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2974                                                    reglist:$regs, variable_ops),
2975                               4, IIC_iLoad_mBr, [],
2976             (t2LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2977                          RegConstraint<"$Rn = $wb">;
2978
2979 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
2980 let isPredicable = 1 in
2981 def t2B   : T2XI<(outs), (ins uncondbrtarget:$target), IIC_Br,
2982                  "b.w\t$target",
2983                  [(br bb:$target)]> {
2984   let Inst{31-27} = 0b11110;
2985   let Inst{15-14} = 0b10;
2986   let Inst{12} = 1;
2987
2988   bits<20> target;
2989   let Inst{26} = target{19};
2990   let Inst{11} = target{18};
2991   let Inst{13} = target{17};
2992   let Inst{21-16} = target{16-11};
2993   let Inst{10-0} = target{10-0};
2994 }
2995
2996 let isNotDuplicable = 1, isIndirectBranch = 1 in {
2997 def t2BR_JT : t2PseudoInst<(outs),
2998           (ins GPR:$target, GPR:$index, i32imm:$jt, i32imm:$id),
2999            0, IIC_Br,
3000           [(ARMbr2jt GPR:$target, GPR:$index, tjumptable:$jt, imm:$id)]>;
3001
3002 // FIXME: Add a non-pc based case that can be predicated.
3003 def t2TBB_JT : t2PseudoInst<(outs),
3004         (ins GPR:$index, i32imm:$jt, i32imm:$id),
3005          0, IIC_Br, []>;
3006
3007 def t2TBH_JT : t2PseudoInst<(outs),
3008         (ins GPR:$index, i32imm:$jt, i32imm:$id),
3009          0, IIC_Br, []>;
3010
3011 def t2TBB : T2I<(outs), (ins GPR:$Rn, GPR:$Rm), IIC_Br,
3012                     "tbb", "\t[$Rn, $Rm]", []> {
3013   bits<4> Rn;
3014   bits<4> Rm;
3015   let Inst{31-20} = 0b111010001101;
3016   let Inst{19-16} = Rn;
3017   let Inst{15-5} = 0b11110000000;
3018   let Inst{4} = 0; // B form
3019   let Inst{3-0} = Rm;
3020 }
3021
3022 def t2TBH : T2I<(outs), (ins GPR:$Rn, GPR:$Rm), IIC_Br,
3023                    "tbh", "\t[$Rn, $Rm, lsl #1]", []> {
3024   bits<4> Rn;
3025   bits<4> Rm;
3026   let Inst{31-20} = 0b111010001101;
3027   let Inst{19-16} = Rn;
3028   let Inst{15-5} = 0b11110000000;
3029   let Inst{4} = 1; // H form
3030   let Inst{3-0} = Rm;
3031 }
3032 } // isNotDuplicable, isIndirectBranch
3033
3034 } // isBranch, isTerminator, isBarrier
3035
3036 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
3037 // a two-value operand where a dag node expects two operands. :(
3038 let isBranch = 1, isTerminator = 1 in
3039 def t2Bcc : T2I<(outs), (ins brtarget:$target), IIC_Br,
3040                 "b", ".w\t$target",
3041                 [/*(ARMbrcond bb:$target, imm:$cc)*/]> {
3042   let Inst{31-27} = 0b11110;
3043   let Inst{15-14} = 0b10;
3044   let Inst{12} = 0;
3045
3046   bits<4> p;
3047   let Inst{25-22} = p;
3048
3049   bits<21> target;
3050   let Inst{26} = target{20};
3051   let Inst{11} = target{19};
3052   let Inst{13} = target{18};
3053   let Inst{21-16} = target{17-12};
3054   let Inst{10-0} = target{11-1};
3055
3056   let DecoderMethod = "DecodeThumb2BCCInstruction";
3057 }
3058
3059 // Tail calls. The Darwin version of thumb tail calls uses a t2 branch, so
3060 // it goes here.
3061 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
3062   // Darwin version.
3063   let Defs = [R0, R1, R2, R3, R9, R12, QQQQ0, QQQQ2, QQQQ3, PC],
3064       Uses = [SP] in
3065   def tTAILJMPd: tPseudoExpand<(outs), (ins uncondbrtarget:$dst, variable_ops),
3066                    4, IIC_Br, [],
3067                    (t2B uncondbrtarget:$dst)>,
3068                  Requires<[IsThumb2, IsDarwin]>;
3069 }
3070
3071 // IT block
3072 let Defs = [ITSTATE] in
3073 def t2IT : Thumb2XI<(outs), (ins it_pred:$cc, it_mask:$mask),
3074                     AddrModeNone, 2,  IIC_iALUx,
3075                     "it$mask\t$cc", "", []> {
3076   // 16-bit instruction.
3077   let Inst{31-16} = 0x0000;
3078   let Inst{15-8} = 0b10111111;
3079
3080   bits<4> cc;
3081   bits<4> mask;
3082   let Inst{7-4} = cc;
3083   let Inst{3-0} = mask;
3084
3085   let DecoderMethod = "DecodeIT";
3086 }
3087
3088 // Branch and Exchange Jazelle -- for disassembly only
3089 // Rm = Inst{19-16}
3090 def t2BXJ : T2I<(outs), (ins rGPR:$func), NoItinerary, "bxj", "\t$func", []> {
3091   bits<4> func;
3092   let Inst{31-27} = 0b11110;
3093   let Inst{26} = 0;
3094   let Inst{25-20} = 0b111100;
3095   let Inst{19-16} = func;
3096   let Inst{15-0} = 0b1000111100000000;
3097 }
3098
3099 // Compare and branch on zero / non-zero
3100 let isBranch = 1, isTerminator = 1 in {
3101   def tCBZ  : T1I<(outs), (ins tGPR:$Rn, t_cbtarget:$target), IIC_Br,
3102                   "cbz\t$Rn, $target", []>,
3103               T1Misc<{0,0,?,1,?,?,?}>,
3104               Requires<[IsThumb2]> {
3105     // A8.6.27
3106     bits<6> target;
3107     bits<3> Rn;
3108     let Inst{9}   = target{5};
3109     let Inst{7-3} = target{4-0};
3110     let Inst{2-0} = Rn;
3111   }
3112
3113   def tCBNZ : T1I<(outs), (ins tGPR:$Rn, t_cbtarget:$target), IIC_Br,
3114                   "cbnz\t$Rn, $target", []>,
3115               T1Misc<{1,0,?,1,?,?,?}>,
3116               Requires<[IsThumb2]> {
3117     // A8.6.27
3118     bits<6> target;
3119     bits<3> Rn;
3120     let Inst{9}   = target{5};
3121     let Inst{7-3} = target{4-0};
3122     let Inst{2-0} = Rn;
3123   }
3124 }
3125
3126
3127 // Change Processor State is a system instruction -- for disassembly and
3128 // parsing only.
3129 // FIXME: Since the asm parser has currently no clean way to handle optional
3130 // operands, create 3 versions of the same instruction. Once there's a clean
3131 // framework to represent optional operands, change this behavior.
3132 class t2CPS<dag iops, string asm_op> : T2XI<(outs), iops, NoItinerary,
3133             !strconcat("cps", asm_op),
3134             [/* For disassembly only; pattern left blank */]> {
3135   bits<2> imod;
3136   bits<3> iflags;
3137   bits<5> mode;
3138   bit M;
3139
3140   let Inst{31-27} = 0b11110;
3141   let Inst{26}    = 0;
3142   let Inst{25-20} = 0b111010;
3143   let Inst{19-16} = 0b1111;
3144   let Inst{15-14} = 0b10;
3145   let Inst{12}    = 0;
3146   let Inst{10-9}  = imod;
3147   let Inst{8}     = M;
3148   let Inst{7-5}   = iflags;
3149   let Inst{4-0}   = mode;
3150   let DecoderMethod = "DecodeT2CPSInstruction";
3151 }
3152
3153 let M = 1 in
3154   def t2CPS3p : t2CPS<(ins imod_op:$imod, iflags_op:$iflags, i32imm:$mode),
3155                       "$imod.w\t$iflags, $mode">;
3156 let mode = 0, M = 0 in
3157   def t2CPS2p : t2CPS<(ins imod_op:$imod, iflags_op:$iflags),
3158                       "$imod.w\t$iflags">;
3159 let imod = 0, iflags = 0, M = 1 in
3160   def t2CPS1p : t2CPS<(ins i32imm:$mode), "\t$mode">;
3161
3162 // A6.3.4 Branches and miscellaneous control
3163 // Table A6-14 Change Processor State, and hint instructions
3164 // Helper class for disassembly only.
3165 class T2I_hint<bits<8> op7_0, string opc, string asm>
3166   : T2I<(outs), (ins), NoItinerary, opc, asm,
3167         [/* For disassembly only; pattern left blank */]> {
3168   let Inst{31-20} = 0xf3a;
3169   let Inst{19-16} = 0b1111;
3170   let Inst{15-14} = 0b10;
3171   let Inst{12} = 0;
3172   let Inst{10-8} = 0b000;
3173   let Inst{7-0} = op7_0;
3174 }
3175
3176 def t2NOP   : T2I_hint<0b00000000, "nop",   ".w">;
3177 def t2YIELD : T2I_hint<0b00000001, "yield", ".w">;
3178 def t2WFE   : T2I_hint<0b00000010, "wfe",   ".w">;
3179 def t2WFI   : T2I_hint<0b00000011, "wfi",   ".w">;
3180 def t2SEV   : T2I_hint<0b00000100, "sev",   ".w">;
3181
3182 def t2DBG : T2I<(outs), (ins imm0_15:$opt), NoItinerary, "dbg", "\t$opt", []> {
3183   bits<4> opt;
3184   let Inst{31-20} = 0b111100111010;
3185   let Inst{19-16} = 0b1111;
3186   let Inst{15-8} = 0b10000000;
3187   let Inst{7-4} = 0b1111;
3188   let Inst{3-0} = opt;
3189 }
3190
3191 // Secure Monitor Call is a system instruction -- for disassembly only
3192 // Option = Inst{19-16}
3193 def t2SMC : T2I<(outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
3194                 [/* For disassembly only; pattern left blank */]> {
3195   let Inst{31-27} = 0b11110;
3196   let Inst{26-20} = 0b1111111;
3197   let Inst{15-12} = 0b1000;
3198
3199   bits<4> opt;
3200   let Inst{19-16} = opt;
3201 }
3202
3203 class T2SRS<bits<12> op31_20,
3204            dag oops, dag iops, InstrItinClass itin,
3205           string opc, string asm, list<dag> pattern>
3206   : T2I<oops, iops, itin, opc, asm, pattern> {
3207   let Inst{31-20} = op31_20{11-0};
3208
3209   bits<5> mode;
3210   let Inst{4-0} = mode{4-0};
3211 }
3212
3213 // Store Return State is a system instruction -- for disassembly only
3214 def t2SRSDBW : T2SRS<0b111010000010,
3215                    (outs),(ins i32imm:$mode),NoItinerary,"srsdb","\tsp!, $mode",
3216                    [/* For disassembly only; pattern left blank */]>;
3217 def t2SRSDB  : T2SRS<0b111010000000,
3218                    (outs),(ins i32imm:$mode),NoItinerary,"srsdb","\tsp, $mode",
3219                    [/* For disassembly only; pattern left blank */]>;
3220 def t2SRSIAW : T2SRS<0b111010011010,
3221                    (outs),(ins i32imm:$mode),NoItinerary,"srsia","\tsp!, $mode",
3222                    [/* For disassembly only; pattern left blank */]>;
3223 def t2SRSIA  : T2SRS<0b111010011000,
3224                    (outs), (ins i32imm:$mode),NoItinerary,"srsia","\tsp, $mode",
3225                    [/* For disassembly only; pattern left blank */]>;
3226
3227 // Return From Exception is a system instruction -- for disassembly only
3228
3229 class T2RFE<bits<12> op31_20, dag oops, dag iops, InstrItinClass itin,
3230           string opc, string asm, list<dag> pattern>
3231   : T2I<oops, iops, itin, opc, asm, pattern> {
3232   let Inst{31-20} = op31_20{11-0};
3233
3234   bits<4> Rn;
3235   let Inst{19-16} = Rn;
3236   let Inst{15-0} = 0xc000;
3237 }
3238
3239 def t2RFEDBW : T2RFE<0b111010000011,
3240                    (outs), (ins GPR:$Rn), NoItinerary, "rfedb", "\t$Rn!",
3241                    [/* For disassembly only; pattern left blank */]>;
3242 def t2RFEDB  : T2RFE<0b111010000001,
3243                    (outs), (ins GPR:$Rn), NoItinerary, "rfedb", "\t$Rn",
3244                    [/* For disassembly only; pattern left blank */]>;
3245 def t2RFEIAW : T2RFE<0b111010011011,
3246                    (outs), (ins GPR:$Rn), NoItinerary, "rfeia", "\t$Rn!",
3247                    [/* For disassembly only; pattern left blank */]>;
3248 def t2RFEIA  : T2RFE<0b111010011001,
3249                    (outs), (ins GPR:$Rn), NoItinerary, "rfeia", "\t$Rn",
3250                    [/* For disassembly only; pattern left blank */]>;
3251
3252 //===----------------------------------------------------------------------===//
3253 // Non-Instruction Patterns
3254 //
3255
3256 // 32-bit immediate using movw + movt.
3257 // This is a single pseudo instruction to make it re-materializable.
3258 // FIXME: Remove this when we can do generalized remat.
3259 let isReMaterializable = 1, isMoveImm = 1 in
3260 def t2MOVi32imm : PseudoInst<(outs rGPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
3261                             [(set rGPR:$dst, (i32 imm:$src))]>,
3262                             Requires<[IsThumb, HasV6T2]>;
3263
3264 // Pseudo instruction that combines movw + movt + add pc (if pic).
3265 // It also makes it possible to rematerialize the instructions.
3266 // FIXME: Remove this when we can do generalized remat and when machine licm
3267 // can properly the instructions.
3268 let isReMaterializable = 1 in {
3269 def t2MOV_ga_pcrel : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr),
3270                                 IIC_iMOVix2addpc,
3271                           [(set rGPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
3272                           Requires<[IsThumb2, UseMovt]>;
3273
3274 def t2MOV_ga_dyn : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr),
3275                               IIC_iMOVix2,
3276                           [(set rGPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
3277                           Requires<[IsThumb2, UseMovt]>;
3278 }
3279
3280 // ConstantPool, GlobalAddress, and JumpTable
3281 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2LEApcrel tglobaladdr :$dst)>,
3282            Requires<[IsThumb2, DontUseMovt]>;
3283 def : T2Pat<(ARMWrapper  tconstpool  :$dst), (t2LEApcrel tconstpool  :$dst)>;
3284 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2MOVi32imm tglobaladdr :$dst)>,
3285            Requires<[IsThumb2, UseMovt]>;
3286
3287 def : T2Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3288             (t2LEApcrelJT tjumptable:$dst, imm:$id)>;
3289
3290 // Pseudo instruction that combines ldr from constpool and add pc. This should
3291 // be expanded into two instructions late to allow if-conversion and
3292 // scheduling.
3293 let canFoldAsLoad = 1, isReMaterializable = 1 in
3294 def t2LDRpci_pic : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr, pclabel:$cp),
3295                    IIC_iLoadiALU,
3296               [(set rGPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
3297                                            imm:$cp))]>,
3298                Requires<[IsThumb2]>;
3299 //===----------------------------------------------------------------------===//
3300 // Coprocessor load/store -- for disassembly only
3301 //
3302 class T2CI<dag oops, dag iops, string opc, string asm>
3303   : T2I<oops, iops, NoItinerary, opc, asm, []> {
3304   let Inst{27-25} = 0b110;
3305 }
3306
3307 multiclass T2LdStCop<bits<4> op31_28, bit load, string opc> {
3308   def _OFFSET : T2CI<(outs),
3309       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3310       opc, "\tp$cop, cr$CRd, $addr"> {
3311     let Inst{31-28} = op31_28;
3312     let Inst{24} = 1; // P = 1
3313     let Inst{21} = 0; // W = 0
3314     let Inst{22} = 0; // D = 0
3315     let Inst{20} = load;
3316     let DecoderMethod = "DecodeCopMemInstruction";
3317   }
3318
3319   def _PRE : T2CI<(outs),
3320       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3321       opc, "\tp$cop, cr$CRd, $addr!"> {
3322     let Inst{31-28} = op31_28;
3323     let Inst{24} = 1; // P = 1
3324     let Inst{21} = 1; // W = 1
3325     let Inst{22} = 0; // D = 0
3326     let Inst{20} = load;
3327     let DecoderMethod = "DecodeCopMemInstruction";
3328   }
3329
3330   def _POST : T2CI<(outs),
3331       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3332       opc, "\tp$cop, cr$CRd, $addr"> {
3333     let Inst{31-28} = op31_28;
3334     let Inst{24} = 0; // P = 0
3335     let Inst{21} = 1; // W = 1
3336     let Inst{22} = 0; // D = 0
3337     let Inst{20} = load;
3338     let DecoderMethod = "DecodeCopMemInstruction";
3339   }
3340
3341   def _OPTION : T2CI<(outs),
3342       (ins nohash_imm:$cop,nohash_imm:$CRd,GPR:$base, nohash_imm:$option),
3343       opc, "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3344     let Inst{31-28} = op31_28;
3345     let Inst{24} = 0; // P = 0
3346     let Inst{23} = 1; // U = 1
3347     let Inst{21} = 0; // W = 0
3348     let Inst{22} = 0; // D = 0
3349     let Inst{20} = load;
3350     let DecoderMethod = "DecodeCopMemInstruction";
3351   }
3352
3353   def L_OFFSET : T2CI<(outs),
3354       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3355       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr"> {
3356     let Inst{31-28} = op31_28;
3357     let Inst{24} = 1; // P = 1
3358     let Inst{21} = 0; // W = 0
3359     let Inst{22} = 1; // D = 1
3360     let Inst{20} = load;
3361     let DecoderMethod = "DecodeCopMemInstruction";
3362   }
3363
3364   def L_PRE : T2CI<(outs),
3365       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3366       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr!"> {
3367     let Inst{31-28} = op31_28;
3368     let Inst{24} = 1; // P = 1
3369     let Inst{21} = 1; // W = 1
3370     let Inst{22} = 1; // D = 1
3371     let Inst{20} = load;
3372     let DecoderMethod = "DecodeCopMemInstruction";
3373   }
3374
3375   def L_POST : T2CI<(outs),
3376       (ins nohash_imm:$cop, nohash_imm:$CRd, addr_offset_none:$addr,
3377             postidx_imm8s4:$offset),
3378       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr, $offset"> {
3379     let Inst{31-28} = op31_28;
3380     let Inst{24} = 0; // P = 0
3381     let Inst{21} = 1; // W = 1
3382     let Inst{22} = 1; // D = 1
3383     let Inst{20} = load;
3384     let DecoderMethod = "DecodeCopMemInstruction";
3385   }
3386
3387   def L_OPTION : T2CI<(outs),
3388       (ins nohash_imm:$cop, nohash_imm:$CRd,GPR:$base,nohash_imm:$option),
3389       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3390     let Inst{31-28} = op31_28;
3391     let Inst{24} = 0; // P = 0
3392     let Inst{23} = 1; // U = 1
3393     let Inst{21} = 0; // W = 0
3394     let Inst{22} = 1; // D = 1
3395     let Inst{20} = load;
3396     let DecoderMethod = "DecodeCopMemInstruction";
3397   }
3398 }
3399
3400 defm t2LDC  : T2LdStCop<0b1111, 1, "ldc">;
3401 defm t2STC  : T2LdStCop<0b1111, 0, "stc">;
3402
3403
3404 //===----------------------------------------------------------------------===//
3405 // Move between special register and ARM core register -- for disassembly only
3406 //
3407
3408 class T2SpecialReg<bits<12> op31_20, bits<2> op15_14, bits<1> op12,
3409           dag oops, dag iops, InstrItinClass itin,
3410           string opc, string asm, list<dag> pattern>
3411   : T2I<oops, iops, itin, opc, asm, pattern> {
3412   let Inst{31-20} = op31_20{11-0};
3413   let Inst{15-14} = op15_14{1-0};
3414   let Inst{13}    = 0b0;
3415   let Inst{12} = op12{0};
3416   let Inst{7-0}   = 0;
3417 }
3418
3419 class T2MRS<bits<12> op31_20, bits<2> op15_14, bits<1> op12,
3420           dag oops, dag iops, InstrItinClass itin,
3421           string opc, string asm, list<dag> pattern>
3422   : T2SpecialReg<op31_20, op15_14, op12, oops, iops, itin, opc, asm, pattern> {
3423   bits<4> Rd;
3424   let Inst{11-8} = Rd;
3425   let Inst{19-16} = 0b1111;
3426 }
3427
3428 def t2MRS : T2MRS<0b111100111110, 0b10, 0,
3429                 (outs rGPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, cpsr",
3430                 [/* For disassembly only; pattern left blank */]>;
3431 def t2MRSsys : T2MRS<0b111100111111, 0b10, 0,
3432                    (outs rGPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, spsr",
3433                    [/* For disassembly only; pattern left blank */]>;
3434
3435 // Move from ARM core register to Special Register
3436 //
3437 // No need to have both system and application versions, the encodings are the
3438 // same and the assembly parser has no way to distinguish between them. The mask
3439 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
3440 // the mask with the fields to be accessed in the special register.
3441 def t2MSR : T2SpecialReg<0b111100111000 /* op31-20 */, 0b10 /* op15-14 */,
3442                          0 /* op12 */, (outs), (ins msr_mask:$mask, rGPR:$Rn),
3443                          NoItinerary, "msr", "\t$mask, $Rn",
3444                          [/* For disassembly only; pattern left blank */]> {
3445   bits<5> mask;
3446   bits<4> Rn;
3447   let Inst{19-16} = Rn;
3448   let Inst{20}    = mask{4}; // R Bit
3449   let Inst{11-8}  = mask{3-0};
3450 }
3451
3452 //===----------------------------------------------------------------------===//
3453 // Move between coprocessor and ARM core register
3454 //
3455
3456 class t2MovRCopro<bits<4> Op, string opc, bit direction, dag oops, dag iops,
3457                   list<dag> pattern>
3458   : T2Cop<Op, oops, iops,
3459           !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"),
3460           pattern> {
3461   let Inst{27-24} = 0b1110;
3462   let Inst{20} = direction;
3463   let Inst{4} = 1;
3464
3465   bits<4> Rt;
3466   bits<4> cop;
3467   bits<3> opc1;
3468   bits<3> opc2;
3469   bits<4> CRm;
3470   bits<4> CRn;
3471
3472   let Inst{15-12} = Rt;
3473   let Inst{11-8}  = cop;
3474   let Inst{23-21} = opc1;
3475   let Inst{7-5}   = opc2;
3476   let Inst{3-0}   = CRm;
3477   let Inst{19-16} = CRn;
3478 }
3479
3480 class t2MovRRCopro<bits<4> Op, string opc, bit direction,
3481                    list<dag> pattern = []>
3482   : T2Cop<Op, (outs),
3483           (ins p_imm:$cop, imm0_15:$opc1, GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
3484           !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
3485   let Inst{27-24} = 0b1100;
3486   let Inst{23-21} = 0b010;
3487   let Inst{20} = direction;
3488
3489   bits<4> Rt;
3490   bits<4> Rt2;
3491   bits<4> cop;
3492   bits<4> opc1;
3493   bits<4> CRm;
3494
3495   let Inst{15-12} = Rt;
3496   let Inst{19-16} = Rt2;
3497   let Inst{11-8}  = cop;
3498   let Inst{7-4}   = opc1;
3499   let Inst{3-0}   = CRm;
3500 }
3501
3502 /* from ARM core register to coprocessor */
3503 def t2MCR : t2MovRCopro<0b1110, "mcr", 0,
3504            (outs),
3505            (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3506                 c_imm:$CRm, imm0_7:$opc2),
3507            [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3508                          imm:$CRm, imm:$opc2)]>;
3509 def t2MCR2 : t2MovRCopro<0b1111, "mcr2", 0,
3510              (outs), (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3511                           c_imm:$CRm, imm0_7:$opc2),
3512              [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3513                             imm:$CRm, imm:$opc2)]>;
3514
3515 /* from coprocessor to ARM core register */
3516 def t2MRC : t2MovRCopro<0b1110, "mrc", 1,
3517              (outs GPR:$Rt), (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3518                                   c_imm:$CRm, imm0_7:$opc2), []>;
3519
3520 def t2MRC2 : t2MovRCopro<0b1111, "mrc2", 1,
3521              (outs GPR:$Rt), (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3522                                   c_imm:$CRm, imm0_7:$opc2), []>;
3523
3524 def : T2v6Pat<(int_arm_mrc  imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3525               (t2MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3526
3527 def : T2v6Pat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3528               (t2MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3529
3530
3531 /* from ARM core register to coprocessor */
3532 def t2MCRR : t2MovRRCopro<0b1110, "mcrr", 0,
3533                         [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3534                                        imm:$CRm)]>;
3535 def t2MCRR2 : t2MovRRCopro<0b1111, "mcrr2", 0,
3536                            [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt,
3537                                            GPR:$Rt2, imm:$CRm)]>;
3538 /* from coprocessor to ARM core register */
3539 def t2MRRC : t2MovRRCopro<0b1110, "mrrc", 1>;
3540
3541 def t2MRRC2 : t2MovRRCopro<0b1111, "mrrc2", 1>;
3542
3543 //===----------------------------------------------------------------------===//
3544 // Other Coprocessor Instructions.
3545 //
3546
3547 def tCDP : T2Cop<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3548                  c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3549                  "cdp\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3550                  [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3551                                imm:$CRm, imm:$opc2)]> {
3552   let Inst{27-24} = 0b1110;
3553
3554   bits<4> opc1;
3555   bits<4> CRn;
3556   bits<4> CRd;
3557   bits<4> cop;
3558   bits<3> opc2;
3559   bits<4> CRm;
3560
3561   let Inst{3-0}   = CRm;
3562   let Inst{4}     = 0;
3563   let Inst{7-5}   = opc2;
3564   let Inst{11-8}  = cop;
3565   let Inst{15-12} = CRd;
3566   let Inst{19-16} = CRn;
3567   let Inst{23-20} = opc1;
3568 }
3569
3570 def t2CDP2 : T2Cop<0b1111, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3571                    c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3572                    "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3573                    [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3574                                   imm:$CRm, imm:$opc2)]> {
3575   let Inst{27-24} = 0b1110;
3576
3577   bits<4> opc1;
3578   bits<4> CRn;
3579   bits<4> CRd;
3580   bits<4> cop;
3581   bits<3> opc2;
3582   bits<4> CRm;
3583
3584   let Inst{3-0}   = CRm;
3585   let Inst{4}     = 0;
3586   let Inst{7-5}   = opc2;
3587   let Inst{11-8}  = cop;
3588   let Inst{15-12} = CRd;
3589   let Inst{19-16} = CRn;
3590   let Inst{23-20} = opc1;
3591 }
3592
3593
3594
3595 //===----------------------------------------------------------------------===//
3596 // Non-Instruction Patterns
3597 //
3598
3599 // SXT/UXT with no rotate
3600 let AddedComplexity = 16 in {
3601 def : T2Pat<(and rGPR:$Rm, 0x000000FF), (t2UXTB rGPR:$Rm, 0)>,
3602            Requires<[IsThumb2]>;
3603 def : T2Pat<(and rGPR:$Rm, 0x0000FFFF), (t2UXTH rGPR:$Rm, 0)>,
3604            Requires<[IsThumb2]>;
3605 def : T2Pat<(and rGPR:$Rm, 0x00FF00FF), (t2UXTB16 rGPR:$Rm, 0)>,
3606            Requires<[HasT2ExtractPack, IsThumb2]>;
3607 def : T2Pat<(add rGPR:$Rn, (and rGPR:$Rm, 0x00FF)),
3608             (t2UXTAB rGPR:$Rn, rGPR:$Rm, 0)>,
3609            Requires<[HasT2ExtractPack, IsThumb2]>;
3610 def : T2Pat<(add rGPR:$Rn, (and rGPR:$Rm, 0xFFFF)),
3611             (t2UXTAH rGPR:$Rn, rGPR:$Rm, 0)>,
3612            Requires<[HasT2ExtractPack, IsThumb2]>;
3613 }
3614
3615 def : T2Pat<(sext_inreg rGPR:$Src, i8),  (t2SXTB rGPR:$Src, 0)>,
3616            Requires<[IsThumb2]>;
3617 def : T2Pat<(sext_inreg rGPR:$Src, i16), (t2SXTH rGPR:$Src, 0)>,
3618            Requires<[IsThumb2]>;
3619 def : T2Pat<(add rGPR:$Rn, (sext_inreg rGPR:$Rm, i8)),
3620             (t2SXTAB rGPR:$Rn, rGPR:$Rm, 0)>,
3621            Requires<[HasT2ExtractPack, IsThumb2]>;
3622 def : T2Pat<(add rGPR:$Rn, (sext_inreg rGPR:$Rm, i16)),
3623             (t2SXTAH rGPR:$Rn, rGPR:$Rm, 0)>,
3624            Requires<[HasT2ExtractPack, IsThumb2]>;
3625
3626 // Atomic load/store patterns
3627 def : T2Pat<(atomic_load_8   t2addrmode_imm12:$addr),
3628             (t2LDRBi12  t2addrmode_imm12:$addr)>;
3629 def : T2Pat<(atomic_load_8   t2addrmode_negimm8:$addr),
3630             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
3631 def : T2Pat<(atomic_load_8   t2addrmode_so_reg:$addr),
3632             (t2LDRBs    t2addrmode_so_reg:$addr)>;
3633 def : T2Pat<(atomic_load_16  t2addrmode_imm12:$addr),
3634             (t2LDRHi12  t2addrmode_imm12:$addr)>;
3635 def : T2Pat<(atomic_load_16  t2addrmode_negimm8:$addr),
3636             (t2LDRHi8   t2addrmode_negimm8:$addr)>;
3637 def : T2Pat<(atomic_load_16  t2addrmode_so_reg:$addr),
3638             (t2LDRHs    t2addrmode_so_reg:$addr)>;
3639 def : T2Pat<(atomic_load_32  t2addrmode_imm12:$addr),
3640             (t2LDRi12   t2addrmode_imm12:$addr)>;
3641 def : T2Pat<(atomic_load_32  t2addrmode_negimm8:$addr),
3642             (t2LDRi8    t2addrmode_negimm8:$addr)>;
3643 def : T2Pat<(atomic_load_32  t2addrmode_so_reg:$addr),
3644             (t2LDRs     t2addrmode_so_reg:$addr)>;
3645 def : T2Pat<(atomic_store_8  t2addrmode_imm12:$addr, GPR:$val),
3646             (t2STRBi12  GPR:$val, t2addrmode_imm12:$addr)>;
3647 def : T2Pat<(atomic_store_8  t2addrmode_negimm8:$addr, GPR:$val),
3648             (t2STRBi8   GPR:$val, t2addrmode_negimm8:$addr)>;
3649 def : T2Pat<(atomic_store_8  t2addrmode_so_reg:$addr, GPR:$val),
3650             (t2STRBs    GPR:$val, t2addrmode_so_reg:$addr)>;
3651 def : T2Pat<(atomic_store_16 t2addrmode_imm12:$addr, GPR:$val),
3652             (t2STRHi12  GPR:$val, t2addrmode_imm12:$addr)>;
3653 def : T2Pat<(atomic_store_16 t2addrmode_negimm8:$addr, GPR:$val),
3654             (t2STRHi8   GPR:$val, t2addrmode_negimm8:$addr)>;
3655 def : T2Pat<(atomic_store_16 t2addrmode_so_reg:$addr, GPR:$val),
3656             (t2STRHs    GPR:$val, t2addrmode_so_reg:$addr)>;
3657 def : T2Pat<(atomic_store_32 t2addrmode_imm12:$addr, GPR:$val),
3658             (t2STRi12   GPR:$val, t2addrmode_imm12:$addr)>;
3659 def : T2Pat<(atomic_store_32 t2addrmode_negimm8:$addr, GPR:$val),
3660             (t2STRi8    GPR:$val, t2addrmode_negimm8:$addr)>;
3661 def : T2Pat<(atomic_store_32 t2addrmode_so_reg:$addr, GPR:$val),
3662             (t2STRs     GPR:$val, t2addrmode_so_reg:$addr)>;
3663
3664
3665 //===----------------------------------------------------------------------===//
3666 // Assembler aliases
3667 //
3668
3669 // Aliases for ADC without the ".w" optional width specifier.
3670 def : t2InstAlias<"adc${s}${p} $Rd, $Rn, $Rm",
3671                   (t2ADCrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
3672 def : t2InstAlias<"adc${s}${p} $Rd, $Rn, $ShiftedRm",
3673                   (t2ADCrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$ShiftedRm,
3674                            pred:$p, cc_out:$s)>;
3675
3676 // Aliases for SBC without the ".w" optional width specifier.
3677 def : t2InstAlias<"sbc${s}${p} $Rd, $Rn, $Rm",
3678                   (t2SBCrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
3679 def : t2InstAlias<"sbc${s}${p} $Rd, $Rn, $ShiftedRm",
3680                   (t2SBCrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$ShiftedRm,
3681                            pred:$p, cc_out:$s)>;
3682
3683 // Aliases for ADD without the ".w" optional width specifier.
3684 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $imm",
3685            (t2ADDri rGPR:$Rd, GPRnopc:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
3686 def : t2InstAlias<"add${p} $Rd, $Rn, $imm",
3687            (t2ADDri12 rGPR:$Rd, GPR:$Rn, imm0_4095:$imm, pred:$p)>;
3688 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $Rm",
3689                  (t2ADDrr rGPR:$Rd, GPRnopc:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
3690 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $ShiftedRm",
3691                   (t2ADDrs rGPR:$Rd, GPRnopc:$Rn, t2_so_reg:$ShiftedRm,
3692                            pred:$p, cc_out:$s)>;
3693
3694 // Alias for compares without the ".w" optional width specifier.
3695 def : t2InstAlias<"cmn${p} $Rn, $Rm",
3696                   (t2CMNzrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
3697 def : t2InstAlias<"teq${p} $Rn, $Rm",
3698                   (t2TEQrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
3699 def : t2InstAlias<"tst${p} $Rn, $Rm",
3700                   (t2TSTrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
3701
3702 // Memory barriers
3703 def : InstAlias<"dmb", (t2DMB 0xf)>, Requires<[IsThumb2, HasDB]>;
3704 def : InstAlias<"dsb", (t2DSB 0xf)>, Requires<[IsThumb2, HasDB]>;
3705 def : InstAlias<"isb", (t2ISB 0xf)>, Requires<[IsThumb2, HasDB]>;
3706
3707 // Alias for LDR, LDRB, LDRH without the ".w" optional width specifier.
3708 def : t2InstAlias<"ldr${p} $Rt, $addr",
3709                   (t2LDRi12 GPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
3710 def : t2InstAlias<"ldrb${p} $Rt, $addr",
3711                   (t2LDRBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
3712 def : t2InstAlias<"ldrh${p} $Rt, $addr",
3713                   (t2LDRHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
3714 def : t2InstAlias<"ldr${p} $Rt, $addr",
3715                   (t2LDRs GPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
3716 def : t2InstAlias<"ldrb${p} $Rt, $addr",
3717                   (t2LDRBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
3718 def : t2InstAlias<"ldrh${p} $Rt, $addr",
3719                   (t2LDRHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;