lib/Target/ARM/ARMInstrThumb.td

   1 //===- ARMInstrThumb.td - Thumb support for ARM ---------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Thumb specific DAG Nodes.
  16 //
  17
  18 def ARMtcall : SDNode<"ARMISD::tCALL", SDT_ARMcall,
  19                       [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  20                        SDNPVariadic]>;
  21
  22 def imm_neg_XFORM : SDNodeXForm<imm, [{
  23   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
  24 }]>;
  25 def imm_comp_XFORM : SDNodeXForm<imm, [{
  26   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  27 }]>;
  28
  29
  30 /// imm0_7 predicate - True if the 32-bit immediate is in the range [0,7].
  31 def imm0_7 : PatLeaf<(i32 imm), [{
  32   return (uint32_t)N->getZExtValue() < 8;
  33 }]>;
  34 def imm0_7_neg : PatLeaf<(i32 imm), [{
  35   return (uint32_t)-N->getZExtValue() < 8;
  36 }], imm_neg_XFORM>;
  37
  38 def imm0_255 : PatLeaf<(i32 imm), [{
  39   return (uint32_t)N->getZExtValue() < 256;
  40 }]>;
  41 def imm0_255_comp : PatLeaf<(i32 imm), [{
  42   return ~((uint32_t)N->getZExtValue()) < 256;
  43 }]>;
  44
  45 def imm8_255 : PatLeaf<(i32 imm), [{
  46   return (uint32_t)N->getZExtValue() >= 8 && (uint32_t)N->getZExtValue() < 256;
  47 }]>;
  48 def imm8_255_neg : PatLeaf<(i32 imm), [{
  49   unsigned Val = -N->getZExtValue();
  50   return Val >= 8 && Val < 256;
  51 }], imm_neg_XFORM>;
  52
  53 // Break imm's up into two pieces: an immediate + a left shift.
  54 // This uses thumb_immshifted to match and thumb_immshifted_val and
  55 // thumb_immshifted_shamt to get the val/shift pieces.
  56 def thumb_immshifted : PatLeaf<(imm), [{
  57   return ARM_AM::isThumbImmShiftedVal((unsigned)N->getZExtValue());
  58 }]>;
  59
  60 def thumb_immshifted_val : SDNodeXForm<imm, [{
  61   unsigned V = ARM_AM::getThumbImmNonShiftedVal((unsigned)N->getZExtValue());
  62   return CurDAG->getTargetConstant(V, MVT::i32);
  63 }]>;
  64
  65 def thumb_immshifted_shamt : SDNodeXForm<imm, [{
  66   unsigned V = ARM_AM::getThumbImmValShift((unsigned)N->getZExtValue());
  67   return CurDAG->getTargetConstant(V, MVT::i32);
  68 }]>;
  69
  70 // Scaled 4 immediate.
  71 def t_imm_s4 : Operand<i32> {
  72   let PrintMethod = "printThumbS4ImmOperand";
  73 }
  74
  75 // Define Thumb specific addressing modes.
  76
  77 // t_addrmode_rr := reg + reg
  78 //
  79 def t_addrmode_rr : Operand<i32>,
  80                     ComplexPattern<i32, 2, "SelectThumbAddrModeRR", []> {
  81   let PrintMethod = "printThumbAddrModeRROperand";
  82   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
  83 }
  84
  85 // t_addrmode_s4 := reg + reg
  86 //                  reg + imm5 * 4
  87 //
  88 def t_addrmode_s4 : Operand<i32>,
  89                     ComplexPattern<i32, 3, "SelectThumbAddrModeS4", []> {
  90   let PrintMethod = "printThumbAddrModeS4Operand";
  91   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
  92 }
  93
  94 // t_addrmode_s2 := reg + reg
  95 //                  reg + imm5 * 2
  96 //
  97 def t_addrmode_s2 : Operand<i32>,
  98                     ComplexPattern<i32, 3, "SelectThumbAddrModeS2", []> {
  99   let PrintMethod = "printThumbAddrModeS2Operand";
 100   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 101 }
 102
 103 // t_addrmode_s1 := reg + reg
 104 //                  reg + imm5
 105 //
 106 def t_addrmode_s1 : Operand<i32>,
 107                     ComplexPattern<i32, 3, "SelectThumbAddrModeS1", []> {
 108   let PrintMethod = "printThumbAddrModeS1Operand";
 109   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 110 }
 111
 112 // t_addrmode_sp := sp + imm8 * 4
 113 //
 114 def t_addrmode_sp : Operand<i32>,
 115                     ComplexPattern<i32, 2, "SelectThumbAddrModeSP", []> {
 116   let PrintMethod = "printThumbAddrModeSPOperand";
 117   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 118 }
 119
 120 //===----------------------------------------------------------------------===//
 121 //  Miscellaneous Instructions.
 122 //
 123
 124 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 125 // from removing one half of the matched pairs. That breaks PEI, which assumes
 126 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 127 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 128 def tADJCALLSTACKUP :
 129 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2), NoItinerary, "",
 130            [(ARMcallseq_end imm:$amt1, imm:$amt2)]>, Requires<[IsThumb1Only]>;
 131
 132 def tADJCALLSTACKDOWN :
 133 PseudoInst<(outs), (ins i32imm:$amt), NoItinerary, "",
 134            [(ARMcallseq_start imm:$amt)]>, Requires<[IsThumb1Only]>;
 135 }
 136
 137 def tNOP : T1pI<(outs), (ins), NoItinerary, "nop", "",
 138                 [/* For disassembly only; pattern left blank */]>,
 139            T1Encoding<0b101111> {
 140   let Inst{9-8} = 0b11;
 141   let Inst{7-0} = 0b00000000;
 142 }
 143
 144 def tYIELD : T1pI<(outs), (ins), NoItinerary, "yield", "",
 145                   [/* For disassembly only; pattern left blank */]>,
 146              T1Encoding<0b101111> {
 147   let Inst{9-8} = 0b11;
 148   let Inst{7-0} = 0b00010000;
 149 }
 150
 151 def tWFE : T1pI<(outs), (ins), NoItinerary, "wfe", "",
 152                 [/* For disassembly only; pattern left blank */]>,
 153            T1Encoding<0b101111> {
 154   let Inst{9-8} = 0b11;
 155   let Inst{7-0} = 0b00100000;
 156 }
 157
 158 def tWFI : T1pI<(outs), (ins), NoItinerary, "wfi", "",
 159                 [/* For disassembly only; pattern left blank */]>,
 160            T1Encoding<0b101111> {
 161   let Inst{9-8} = 0b11;
 162   let Inst{7-0} = 0b00110000;
 163 }
 164
 165 def tSEV : T1pI<(outs), (ins), NoItinerary, "sev", "",
 166                 [/* For disassembly only; pattern left blank */]>,
 167            T1Encoding<0b101111> {
 168   let Inst{9-8} = 0b11;
 169   let Inst{7-0} = 0b01000000;
 170 }
 171
 172 def tSETENDBE : T1I<(outs), (ins), NoItinerary, "setend\tbe",
 173                     [/* For disassembly only; pattern left blank */]>,
 174                 T1Encoding<0b101101> {
 175   let Inst{9-5} = 0b10010;
 176   let Inst{3} = 1;
 177 }
 178
 179 def tSETENDLE : T1I<(outs), (ins), NoItinerary, "setend\tle",
 180                     [/* For disassembly only; pattern left blank */]>,
 181                 T1Encoding<0b101101> {
 182   let Inst{9-5} = 0b10010;
 183   let Inst{3} = 0;
 184 }
 185
 186 // The i32imm operand $val can be used by a debugger to store more information
 187 // about the breakpoint.
 188 def tBKPT : T1I<(outs), (ins i32imm:$val), NoItinerary, "bkpt\t$val",
 189                 [/* For disassembly only; pattern left blank */]>,
 190             T1Encoding<0b101111> {
 191   let Inst{9-8} = 0b10;
 192 }
 193
 194 // Change Processor State is a system instruction -- for disassembly only.
 195 // The singleton $opt operand contains the following information:
 196 // opt{4-0} = mode ==> don't care
 197 // opt{5} = changemode ==> 0 (false for 16-bit Thumb instr)
 198 // opt{8-6} = AIF from Inst{2-0}
 199 // opt{10-9} = 1:imod from Inst{4} with 0b10 as enable and 0b11 as disable
 200 //
 201 // The opt{4-0} and opt{5} sub-fields are to accommodate 32-bit Thumb and ARM
 202 // CPS which has more options.
 203 def tCPS : T1I<(outs), (ins cps_opt:$opt), NoItinerary, "cps$opt",
 204               [/* For disassembly only; pattern left blank */]>,
 205            T1Misc<0b0110011>;
 206
 207 // For both thumb1 and thumb2.
 208 let isNotDuplicable = 1 in
 209 def tPICADD : TIt<(outs GPR:$dst), (ins GPR:$lhs, pclabel:$cp), IIC_iALUr, "",
 210                  [(set GPR:$dst, (ARMpic_add GPR:$lhs, imm:$cp))]>,
 211               T1Special<{0,0,?,?}> {
 212   let Inst{6-3} = 0b1111; // A8.6.6 Rm = pc
 213 }
 214
 215 // PC relative add.
 216 def tADDrPCi : T1I<(outs tGPR:$dst), (ins t_imm_s4:$rhs), IIC_iALUi,
 217                   "add\t$dst, pc, $rhs", []>,
 218                T1Encoding<{1,0,1,0,0,?}>; // A6.2 & A8.6.10
 219
 220 // ADD rd, sp, #imm8
 221 // This is rematerializable, which is particularly useful for taking the
 222 // address of locals.
 223 let isReMaterializable = 1 in {
 224 def tADDrSPi : T1I<(outs tGPR:$dst), (ins GPR:$sp, t_imm_s4:$rhs), IIC_iALUi,
 225                   "add\t$dst, $sp, $rhs", []>,
 226                T1Encoding<{1,0,1,0,1,?}>; // A6.2 & A8.6.8
 227 }
 228
 229 // ADD sp, sp, #imm7
 230 def tADDspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 231                   "add\t$dst, $rhs", []>,
 232               T1Misc<{0,0,0,0,0,?,?}>; // A6.2.5 & A8.6.8
 233
 234 // SUB sp, sp, #imm7
 235 def tSUBspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 236                   "sub\t$dst, $rhs", []>,
 237               T1Misc<{0,0,0,0,1,?,?}>; // A6.2.5 & A8.6.215
 238
 239 // ADD rm, sp
 240 def tADDrSP : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 241                   "add\t$dst, $rhs", []>,
 242               T1Special<{0,0,?,?}> {
 243   let Inst{6-3} = 0b1101; // A8.6.9 Encoding T1
 244 }
 245
 246 // ADD sp, rm
 247 def tADDspr : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 248                   "add\t$dst, $rhs", []>,
 249               T1Special<{0,0,?,?}> {
 250   // A8.6.9 Encoding T2
 251   let Inst{7} = 1;
 252   let Inst{2-0} = 0b101;
 253 }
 254
 255 //===----------------------------------------------------------------------===//
 256 //  Control Flow Instructions.
 257 //
 258
 259 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 260   def tBX_RET : TI<(outs), (ins), IIC_Br, "bx\tlr", [(ARMretflag)]>,
 261                 T1Special<{1,1,0,?}> { // A6.2.3 & A8.6.25
 262     let Inst{6-3} = 0b1110; // Rm = lr
 263   }
 264   // Alternative return instruction used by vararg functions.
 265   def tBX_RET_vararg : TI<(outs), (ins tGPR:$target), IIC_Br, "bx\t$target",[]>,
 266                        T1Special<{1,1,0,?}>; // A6.2.3 & A8.6.25
 267 }
 268
 269 // Indirect branches
 270 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 271   def tBRIND : TI<(outs), (ins GPR:$dst), IIC_Br, "mov\tpc, $dst",
 272                   [(brind GPR:$dst)]>,
 273                T1Special<{1,0,1,?}> {
 274     // <Rd> = Inst{7:2-0} = pc
 275     let Inst{2-0} = 0b111;
 276   }
 277 }
 278
 279 // FIXME: remove when we have a way to marking a MI with these properties.
 280 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
 281     hasExtraDefRegAllocReq = 1 in
 282 def tPOP_RET : T1I<(outs), (ins pred:$p, reglist:$dsts, variable_ops),
 283                    IIC_iPop_Br,
 284                    "pop${p}\t$dsts", []>,
 285                T1Misc<{1,1,0,?,?,?,?}>;
 286
 287 let isCall = 1,
 288   Defs = [R0,  R1,  R2,  R3,  R12, LR,
 289           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 290           D16, D17, D18, D19, D20, D21, D22, D23,
 291           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 292   // Also used for Thumb2
 293   def tBL  : TIx2<0b11110, 0b11, 1,
 294                   (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 295                   "bl\t$func",
 296                   [(ARMtcall tglobaladdr:$func)]>,
 297              Requires<[IsThumb, IsNotDarwin]>;
 298
 299   // ARMv5T and above, also used for Thumb2
 300   def tBLXi : TIx2<0b11110, 0b11, 0,
 301                    (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 302                    "blx\t$func",
 303                    [(ARMcall tglobaladdr:$func)]>,
 304               Requires<[IsThumb, HasV5T, IsNotDarwin]>;
 305
 306   // Also used for Thumb2
 307   def tBLXr : TI<(outs), (ins GPR:$func, variable_ops), IIC_Br,
 308                   "blx\t$func",
 309                   [(ARMtcall GPR:$func)]>,
 310               Requires<[IsThumb, HasV5T, IsNotDarwin]>,
 311               T1Special<{1,1,1,?}>; // A6.2.3 & A8.6.24;
 312
 313   // ARMv4T
 314   def tBX : TIx2<{?,?,?,?,?}, {?,?}, ?,
 315                   (outs), (ins tGPR:$func, variable_ops), IIC_Br,
 316                   "mov\tlr, pc\n\tbx\t$func",
 317                   [(ARMcall_nolink tGPR:$func)]>,
 318             Requires<[IsThumb1Only, IsNotDarwin]>;
 319 }
 320
 321 // On Darwin R9 is call-clobbered.
 322 let isCall = 1,
 323   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
 324           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 325           D16, D17, D18, D19, D20, D21, D22, D23,
 326           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 327   // Also used for Thumb2
 328   def tBLr9 : TIx2<0b11110, 0b11, 1,
 329                    (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 330                    "bl\t$func",
 331                    [(ARMtcall tglobaladdr:$func)]>,
 332               Requires<[IsThumb, IsDarwin]>;
 333
 334   // ARMv5T and above, also used for Thumb2
 335   def tBLXi_r9 : TIx2<0b11110, 0b11, 0,
 336                       (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 337                       "blx\t$func",
 338                       [(ARMcall tglobaladdr:$func)]>,
 339                  Requires<[IsThumb, HasV5T, IsDarwin]>;
 340
 341   // Also used for Thumb2
 342   def tBLXr_r9 : TI<(outs), (ins GPR:$func, variable_ops), IIC_Br,
 343                     "blx\t$func",
 344                     [(ARMtcall GPR:$func)]>,
 345                  Requires<[IsThumb, HasV5T, IsDarwin]>,
 346                  T1Special<{1,1,1,?}>; // A6.2.3 & A8.6.24
 347
 348   // ARMv4T
 349   def tBXr9 : TIx2<{?,?,?,?,?}, {?,?}, ?,
 350                    (outs), (ins tGPR:$func, variable_ops), IIC_Br,
 351                    "mov\tlr, pc\n\tbx\t$func",
 352                    [(ARMcall_nolink tGPR:$func)]>,
 353               Requires<[IsThumb1Only, IsDarwin]>;
 354 }
 355
 356 let isBranch = 1, isTerminator = 1 in {
 357   let isBarrier = 1 in {
 358     let isPredicable = 1 in
 359     def tB   : T1I<(outs), (ins brtarget:$target), IIC_Br,
 360                    "b\t$target", [(br bb:$target)]>,
 361                T1Encoding<{1,1,1,0,0,?}>;
 362
 363   // Far jump
 364   let Defs = [LR] in
 365   def tBfar : TIx2<0b11110, 0b11, 1, (outs), (ins brtarget:$target), IIC_Br,
 366                     "bl\t$target",[]>;
 367
 368   def tBR_JTr : T1JTI<(outs),
 369                       (ins tGPR:$target, jtblock_operand:$jt, i32imm:$id),
 370                       IIC_Br, "mov\tpc, $target\n\t.align\t2$jt",
 371                       [(ARMbrjt tGPR:$target, tjumptable:$jt, imm:$id)]>,
 372                 Encoding16 {
 373     let Inst{15-7} = 0b010001101;
 374     let Inst{2-0} = 0b111;
 375   }
 376   }
 377 }
 378
 379 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 380 // a two-value operand where a dag node expects two operands. :(
 381 let isBranch = 1, isTerminator = 1 in
 382   def tBcc : T1I<(outs), (ins brtarget:$target, pred:$cc), IIC_Br,
 383                  "b$cc\t$target",
 384                  [/*(ARMbrcond bb:$target, imm:$cc)*/]>,
 385              T1Encoding<{1,1,0,1,?,?}>;
 386
 387 // Compare and branch on zero / non-zero
 388 let isBranch = 1, isTerminator = 1 in {
 389   def tCBZ  : T1I<(outs), (ins tGPR:$cmp, brtarget:$target), IIC_Br,
 390                   "cbz\t$cmp, $target", []>,
 391               T1Misc<{0,0,?,1,?,?,?}>;
 392
 393   def tCBNZ : T1I<(outs), (ins tGPR:$cmp, brtarget:$target), IIC_Br,
 394                   "cbnz\t$cmp, $target", []>,
 395               T1Misc<{1,0,?,1,?,?,?}>;
 396 }
 397
 398 // A8.6.218 Supervisor Call (Software Interrupt) -- for disassembly only
 399 // A8.6.16 B: Encoding T1
 400 // If Inst{11-8} == 0b1111 then SEE SVC
 401 let isCall = 1 in {
 402 def tSVC : T1pI<(outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc", []>,
 403            Encoding16 {
 404   let Inst{15-12} = 0b1101;
 405   let Inst{11-8} = 0b1111;
 406 }
 407 }
 408
 409 // A8.6.16 B: Encoding T1
 410 // If Inst{11-8} == 0b1110 then UNDEFINED
 411 let isBarrier = 1, isTerminator = 1 in
 412 def tTRAP : TI<(outs), (ins), IIC_Br,
 413                "trap", [(trap)]>, Encoding16 {
 414   let Inst{15-12} = 0b1101;
 415   let Inst{11-8} = 0b1110;
 416 }
 417
 418 //===----------------------------------------------------------------------===//
 419 //  Load Store Instructions.
 420 //
 421
 422 let canFoldAsLoad = 1, isReMaterializable = 1 in
 423 def tLDR : T1pI4<(outs tGPR:$dst), (ins t_addrmode_s4:$addr), IIC_iLoad_r,
 424                "ldr", "\t$dst, $addr",
 425                [(set tGPR:$dst, (load t_addrmode_s4:$addr))]>,
 426            T1LdSt<0b100>;
 427 def tLDRi: T1pI4<(outs tGPR:$dst), (ins t_addrmode_s4:$addr), IIC_iLoad_r,
 428                "ldr", "\t$dst, $addr",
 429                []>,
 430            T1LdSt4Imm<{1,?,?}>;
 431
 432 def tLDRB : T1pI1<(outs tGPR:$dst), (ins t_addrmode_s1:$addr), IIC_iLoad_bh_r,
 433                 "ldrb", "\t$dst, $addr",
 434                 [(set tGPR:$dst, (zextloadi8 t_addrmode_s1:$addr))]>,
 435             T1LdSt<0b110>;
 436 def tLDRBi: T1pI1<(outs tGPR:$dst), (ins t_addrmode_s1:$addr), IIC_iLoad_bh_r,
 437                 "ldrb", "\t$dst, $addr",
 438                 []>,
 439             T1LdSt1Imm<{1,?,?}>;
 440
 441 def tLDRH : T1pI2<(outs tGPR:$dst), (ins t_addrmode_s2:$addr), IIC_iLoad_bh_r,
 442                 "ldrh", "\t$dst, $addr",
 443                 [(set tGPR:$dst, (zextloadi16 t_addrmode_s2:$addr))]>,
 444             T1LdSt<0b101>;
 445 def tLDRHi: T1pI2<(outs tGPR:$dst), (ins t_addrmode_s2:$addr), IIC_iLoad_bh_r,
 446                 "ldrh", "\t$dst, $addr",
 447                 []>,
 448             T1LdSt2Imm<{1,?,?}>;
 449
 450 let AddedComplexity = 10 in
 451 def tLDRSB : T1pI1<(outs tGPR:$dst), (ins t_addrmode_rr:$addr), IIC_iLoad_bh_r,
 452                  "ldrsb", "\t$dst, $addr",
 453                  [(set tGPR:$dst, (sextloadi8 t_addrmode_rr:$addr))]>,
 454              T1LdSt<0b011>;
 455
 456 let AddedComplexity = 10 in
 457 def tLDRSH : T1pI2<(outs tGPR:$dst), (ins t_addrmode_rr:$addr), IIC_iLoad_bh_r,
 458                  "ldrsh", "\t$dst, $addr",
 459                  [(set tGPR:$dst, (sextloadi16 t_addrmode_rr:$addr))]>,
 460              T1LdSt<0b111>;
 461
 462 let canFoldAsLoad = 1 in
 463 def tLDRspi : T1pIs<(outs tGPR:$dst), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 464                   "ldr", "\t$dst, $addr",
 465                   [(set tGPR:$dst, (load t_addrmode_sp:$addr))]>,
 466               T1LdStSP<{1,?,?}>;
 467
 468 // Special instruction for restore. It cannot clobber condition register
 469 // when it's expanded by eliminateCallFramePseudoInstr().
 470 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1 in
 471 def tRestore : T1pIs<(outs tGPR:$dst), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 472                     "ldr", "\t$dst, $addr", []>,
 473                T1LdStSP<{1,?,?}>;
 474
 475 // Load tconstpool
 476 // FIXME: Use ldr.n to work around a Darwin assembler bug.
 477 let canFoldAsLoad = 1, isReMaterializable = 1 in
 478 def tLDRpci : T1pIs<(outs tGPR:$dst), (ins i32imm:$addr), IIC_iLoad_i,
 479                   "ldr", ".n\t$dst, $addr",
 480                   [(set tGPR:$dst, (load (ARMWrapper tconstpool:$addr)))]>,
 481               T1Encoding<{0,1,0,0,1,?}>; // A6.2 & A8.6.59
 482
 483 // Special LDR for loads from non-pc-relative constpools.
 484 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
 485     isReMaterializable = 1 in
 486 def tLDRcp  : T1pIs<(outs tGPR:$dst), (ins i32imm:$addr), IIC_iLoad_i,
 487                   "ldr", "\t$dst, $addr", []>,
 488               T1LdStSP<{1,?,?}>;
 489
 490 def tSTR : T1pI4<(outs), (ins tGPR:$src, t_addrmode_s4:$addr), IIC_iStore_r,
 491                "str", "\t$src, $addr",
 492                [(store tGPR:$src, t_addrmode_s4:$addr)]>,
 493            T1LdSt<0b000>;
 494 def tSTRi: T1pI4<(outs), (ins tGPR:$src, t_addrmode_s4:$addr), IIC_iStore_r,
 495                "str", "\t$src, $addr",
 496                []>,
 497            T1LdSt4Imm<{0,?,?}>;
 498
 499 def tSTRB : T1pI1<(outs), (ins tGPR:$src, t_addrmode_s1:$addr), IIC_iStore_bh_r,
 500                  "strb", "\t$src, $addr",
 501                  [(truncstorei8 tGPR:$src, t_addrmode_s1:$addr)]>,
 502             T1LdSt<0b010>;
 503 def tSTRBi: T1pI1<(outs), (ins tGPR:$src, t_addrmode_s1:$addr), IIC_iStore_bh_r,
 504                  "strb", "\t$src, $addr",
 505                  []>,
 506             T1LdSt1Imm<{0,?,?}>;
 507
 508 def tSTRH : T1pI2<(outs), (ins tGPR:$src, t_addrmode_s2:$addr), IIC_iStore_bh_r,
 509                  "strh", "\t$src, $addr",
 510                  [(truncstorei16 tGPR:$src, t_addrmode_s2:$addr)]>,
 511             T1LdSt<0b001>;
 512 def tSTRHi: T1pI2<(outs), (ins tGPR:$src, t_addrmode_s2:$addr), IIC_iStore_bh_r,
 513                  "strh", "\t$src, $addr",
 514                  []>,
 515             T1LdSt2Imm<{0,?,?}>;
 516
 517 def tSTRspi : T1pIs<(outs), (ins tGPR:$src, t_addrmode_sp:$addr), IIC_iStore_i,
 518                    "str", "\t$src, $addr",
 519                    [(store tGPR:$src, t_addrmode_sp:$addr)]>,
 520               T1LdStSP<{0,?,?}>;
 521
 522 let mayStore = 1, neverHasSideEffects = 1 in {
 523 // Special instruction for spill. It cannot clobber condition register
 524 // when it's expanded by eliminateCallFramePseudoInstr().
 525 def tSpill : T1pIs<(outs), (ins tGPR:$src, t_addrmode_sp:$addr), IIC_iStore_i,
 526                   "str", "\t$src, $addr", []>,
 527              T1LdStSP<{0,?,?}>;
 528 }
 529
 530 //===----------------------------------------------------------------------===//
 531 //  Load / store multiple Instructions.
 532 //
 533
 534 // These require base address to be written back or one of the loaded regs.
 535 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 536 def tLDM : T1I<(outs),
 537                (ins addrmode4:$addr, pred:$p, reglist:$dsts, variable_ops),
 538                IIC_iLoad_m,
 539                "ldm${addr:submode}${p}\t$addr, $dsts", []>,
 540            T1Encoding<{1,1,0,0,1,?}>; // A6.2 & A8.6.53
 541
 542 def tLDM_UPD : T1It<(outs tGPR:$wb),
 543                     (ins addrmode4:$addr, pred:$p, reglist:$dsts, variable_ops),
 544                     IIC_iLoad_m,
 545                     "ldm${addr:submode}${p}\t$addr!, $dsts",
 546                     "$addr.addr = $wb", []>,
 547                T1Encoding<{1,1,0,0,1,?}>; // A6.2 & A8.6.53
 548 } // mayLoad, neverHasSideEffects = 1, hasExtraDefRegAllocReq
 549
 550 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
 551 def tSTM_UPD : T1It<(outs tGPR:$wb),
 552                     (ins addrmode4:$addr, pred:$p, reglist:$srcs, variable_ops),
 553                     IIC_iStore_mu,
 554                     "stm${addr:submode}${p}\t$addr!, $srcs",
 555                     "$addr.addr = $wb", []>,
 556            T1Encoding<{1,1,0,0,0,?}>; // A6.2 & A8.6.189
 557
 558 let mayLoad = 1, Uses = [SP], Defs = [SP], hasExtraDefRegAllocReq = 1 in
 559 def tPOP : T1I<(outs), (ins pred:$p, reglist:$dsts, variable_ops),
 560                IIC_iPop,
 561                "pop${p}\t$dsts", []>,
 562            T1Misc<{1,1,0,?,?,?,?}>;
 563
 564 let mayStore = 1, Uses = [SP], Defs = [SP], hasExtraSrcRegAllocReq = 1 in
 565 def tPUSH : T1I<(outs), (ins pred:$p, reglist:$srcs, variable_ops),
 566                 IIC_iStore_m,
 567                 "push${p}\t$srcs", []>,
 568             T1Misc<{0,1,0,?,?,?,?}>;
 569
 570 //===----------------------------------------------------------------------===//
 571 //  Arithmetic Instructions.
 572 //
 573
 574 // Add with carry register
 575 let isCommutable = 1, Uses = [CPSR] in
 576 def tADC : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
 577                  "adc", "\t$dst, $rhs",
 578                  [(set tGPR:$dst, (adde tGPR:$lhs, tGPR:$rhs))]>,
 579            T1DataProcessing<0b0101>;
 580
 581 // Add immediate
 582 def tADDi3 : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iALUi,
 583                    "add", "\t$dst, $lhs, $rhs",
 584                    [(set tGPR:$dst, (add tGPR:$lhs, imm0_7:$rhs))]>,
 585              T1General<0b01110>;
 586
 587 def tADDi8 : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iALUi,
 588                    "add", "\t$dst, $rhs",
 589                    [(set tGPR:$dst, (add tGPR:$lhs, imm8_255:$rhs))]>,
 590              T1General<{1,1,0,?,?}>;
 591
 592 // Add register
 593 let isCommutable = 1 in
 594 def tADDrr : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
 595                    "add", "\t$dst, $lhs, $rhs",
 596                    [(set tGPR:$dst, (add tGPR:$lhs, tGPR:$rhs))]>,
 597              T1General<0b01100>;
 598
 599 let neverHasSideEffects = 1 in
 600 def tADDhirr : T1pIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 601                      "add", "\t$dst, $rhs", []>,
 602                T1Special<{0,0,?,?}>;
 603
 604 // And register
 605 let isCommutable = 1 in
 606 def tAND : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iBITr,
 607                  "and", "\t$dst, $rhs",
 608                  [(set tGPR:$dst, (and tGPR:$lhs, tGPR:$rhs))]>,
 609            T1DataProcessing<0b0000>;
 610
 611 // ASR immediate
 612 def tASRri : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iMOVsi,
 613                   "asr", "\t$dst, $lhs, $rhs",
 614                   [(set tGPR:$dst, (sra tGPR:$lhs, (i32 imm:$rhs)))]>,
 615              T1General<{0,1,0,?,?}>;
 616
 617 // ASR register
 618 def tASRrr : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 619                    "asr", "\t$dst, $rhs",
 620                    [(set tGPR:$dst, (sra tGPR:$lhs, tGPR:$rhs))]>,
 621              T1DataProcessing<0b0100>;
 622
 623 // BIC register
 624 def tBIC : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iBITr,
 625                  "bic", "\t$dst, $rhs",
 626                  [(set tGPR:$dst, (and tGPR:$lhs, (not tGPR:$rhs)))]>,
 627            T1DataProcessing<0b1110>;
 628
 629 // CMN register
 630 let isCompare = 1, Defs = [CPSR] in {
 631 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
 632 //       Compare-to-zero still works out, just not the relationals
 633 //def tCMN : T1pI<(outs), (ins tGPR:$lhs, tGPR:$rhs), IIC_iCMPr,
 634 //                "cmn", "\t$lhs, $rhs",
 635 //                [(ARMcmp tGPR:$lhs, (ineg tGPR:$rhs))]>,
 636 //           T1DataProcessing<0b1011>;
 637 def tCMNz : T1pI<(outs), (ins tGPR:$lhs, tGPR:$rhs), IIC_iCMPr,
 638                  "cmn", "\t$lhs, $rhs",
 639                  [(ARMcmpZ tGPR:$lhs, (ineg tGPR:$rhs))]>,
 640             T1DataProcessing<0b1011>;
 641 }
 642
 643 // CMP immediate
 644 let isCompare = 1, Defs = [CPSR] in {
 645 def tCMPi8 : T1pI<(outs), (ins tGPR:$lhs, i32imm:$rhs), IIC_iCMPi,
 646                   "cmp", "\t$lhs, $rhs",
 647                   [(ARMcmp tGPR:$lhs, imm0_255:$rhs)]>,
 648              T1General<{1,0,1,?,?}>;
 649 def tCMPzi8 : T1pI<(outs), (ins tGPR:$lhs, i32imm:$rhs), IIC_iCMPi,
 650                   "cmp", "\t$lhs, $rhs",
 651                   [(ARMcmpZ tGPR:$lhs, imm0_255:$rhs)]>,
 652               T1General<{1,0,1,?,?}>;
 653 }
 654
 655 // CMP register
 656 let isCompare = 1, Defs = [CPSR] in {
 657 def tCMPr : T1pI<(outs), (ins tGPR:$lhs, tGPR:$rhs), IIC_iCMPr,
 658                  "cmp", "\t$lhs, $rhs",
 659                  [(ARMcmp tGPR:$lhs, tGPR:$rhs)]>,
 660             T1DataProcessing<0b1010>;
 661 def tCMPzr : T1pI<(outs), (ins tGPR:$lhs, tGPR:$rhs), IIC_iCMPr,
 662                   "cmp", "\t$lhs, $rhs",
 663                   [(ARMcmpZ tGPR:$lhs, tGPR:$rhs)]>,
 664              T1DataProcessing<0b1010>;
 665
 666 def tCMPhir : T1pI<(outs), (ins GPR:$lhs, GPR:$rhs), IIC_iCMPr,
 667                    "cmp", "\t$lhs, $rhs", []>,
 668               T1Special<{0,1,?,?}>;
 669 def tCMPzhir : T1pI<(outs), (ins GPR:$lhs, GPR:$rhs), IIC_iCMPr,
 670                     "cmp", "\t$lhs, $rhs", []>,
 671                T1Special<{0,1,?,?}>;
 672 }
 673
 674
 675 // XOR register
 676 let isCommutable = 1 in
 677 def tEOR : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iBITr,
 678                  "eor", "\t$dst, $rhs",
 679                  [(set tGPR:$dst, (xor tGPR:$lhs, tGPR:$rhs))]>,
 680            T1DataProcessing<0b0001>;
 681
 682 // LSL immediate
 683 def tLSLri : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iMOVsi,
 684                   "lsl", "\t$dst, $lhs, $rhs",
 685                   [(set tGPR:$dst, (shl tGPR:$lhs, (i32 imm:$rhs)))]>,
 686              T1General<{0,0,0,?,?}>;
 687
 688 // LSL register
 689 def tLSLrr : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 690                    "lsl", "\t$dst, $rhs",
 691                    [(set tGPR:$dst, (shl tGPR:$lhs, tGPR:$rhs))]>,
 692              T1DataProcessing<0b0010>;
 693
 694 // LSR immediate
 695 def tLSRri : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iMOVsi,
 696                   "lsr", "\t$dst, $lhs, $rhs",
 697                   [(set tGPR:$dst, (srl tGPR:$lhs, (i32 imm:$rhs)))]>,
 698              T1General<{0,0,1,?,?}>;
 699
 700 // LSR register
 701 def tLSRrr : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 702                    "lsr", "\t$dst, $rhs",
 703                    [(set tGPR:$dst, (srl tGPR:$lhs, tGPR:$rhs))]>,
 704              T1DataProcessing<0b0011>;
 705
 706 // move register
 707 def tMOVi8 : T1sI<(outs tGPR:$dst), (ins i32imm:$src), IIC_iMOVi,
 708                   "mov", "\t$dst, $src",
 709                   [(set tGPR:$dst, imm0_255:$src)]>,
 710              T1General<{1,0,0,?,?}>;
 711
 712 // TODO: A7-73: MOV(2) - mov setting flag.
 713
 714
 715 let neverHasSideEffects = 1 in {
 716 // FIXME: Make this predicable.
 717 def tMOVr       : T1I<(outs tGPR:$dst), (ins tGPR:$src), IIC_iMOVr,
 718                       "mov\t$dst, $src", []>,
 719                   T1Special<0b1000>;
 720 let Defs = [CPSR] in
 721 def tMOVSr      : T1I<(outs tGPR:$dst), (ins tGPR:$src), IIC_iMOVr,
 722                        "movs\t$dst, $src", []>, Encoding16 {
 723   let Inst{15-6} = 0b0000000000;
 724 }
 725
 726 // FIXME: Make these predicable.
 727 def tMOVgpr2tgpr : T1I<(outs tGPR:$dst), (ins GPR:$src), IIC_iMOVr,
 728                        "mov\t$dst, $src", []>,
 729                    T1Special<{1,0,0,?}>;
 730 def tMOVtgpr2gpr : T1I<(outs GPR:$dst), (ins tGPR:$src), IIC_iMOVr,
 731                        "mov\t$dst, $src", []>,
 732                    T1Special<{1,0,?,0}>;
 733 def tMOVgpr2gpr  : T1I<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVr,
 734                        "mov\t$dst, $src", []>,
 735                    T1Special<{1,0,?,?}>;
 736 } // neverHasSideEffects
 737
 738 // multiply register
 739 let isCommutable = 1 in
 740 def tMUL : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMUL32,
 741                  "mul", "\t$dst, $rhs, $dst", /* A8.6.105 MUL Encoding T1 */
 742                  [(set tGPR:$dst, (mul tGPR:$lhs, tGPR:$rhs))]>,
 743            T1DataProcessing<0b1101>;
 744
 745 // move inverse register
 746 def tMVN : T1sI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iMVNr,
 747                 "mvn", "\t$dst, $src",
 748                 [(set tGPR:$dst, (not tGPR:$src))]>,
 749            T1DataProcessing<0b1111>;
 750
 751 // bitwise or register
 752 let isCommutable = 1 in
 753 def tORR : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs),  IIC_iBITr,
 754                  "orr", "\t$dst, $rhs",
 755                  [(set tGPR:$dst, (or tGPR:$lhs, tGPR:$rhs))]>,
 756            T1DataProcessing<0b1100>;
 757
 758 // swaps
 759 def tREV : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 760                 "rev", "\t$dst, $src",
 761                 [(set tGPR:$dst, (bswap tGPR:$src))]>,
 762                 Requires<[IsThumb1Only, HasV6]>,
 763            T1Misc<{1,0,1,0,0,0,?}>;
 764
 765 def tREV16 : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 766                   "rev16", "\t$dst, $src",
 767              [(set tGPR:$dst,
 768                    (or (and (srl tGPR:$src, (i32 8)), 0xFF),
 769                        (or (and (shl tGPR:$src, (i32 8)), 0xFF00),
 770                            (or (and (srl tGPR:$src, (i32 8)), 0xFF0000),
 771                                (and (shl tGPR:$src, (i32 8)), 0xFF000000)))))]>,
 772                 Requires<[IsThumb1Only, HasV6]>,
 773              T1Misc<{1,0,1,0,0,1,?}>;
 774
 775 def tREVSH : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 776                   "revsh", "\t$dst, $src",
 777                   [(set tGPR:$dst,
 778                         (sext_inreg
 779                           (or (srl (and tGPR:$src, 0xFF00), (i32 8)),
 780                               (shl tGPR:$src, (i32 8))), i16))]>,
 781                   Requires<[IsThumb1Only, HasV6]>,
 782              T1Misc<{1,0,1,0,1,1,?}>;
 783
 784 // rotate right register
 785 def tROR : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 786                  "ror", "\t$dst, $rhs",
 787                  [(set tGPR:$dst, (rotr tGPR:$lhs, tGPR:$rhs))]>,
 788            T1DataProcessing<0b0111>;
 789
 790 // negate register
 791 def tRSB : T1sI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iALUi,
 792                 "rsb", "\t$dst, $src, #0",
 793                 [(set tGPR:$dst, (ineg tGPR:$src))]>,
 794            T1DataProcessing<0b1001>;
 795
 796 // Subtract with carry register
 797 let Uses = [CPSR] in
 798 def tSBC : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
 799                  "sbc", "\t$dst, $rhs",
 800                  [(set tGPR:$dst, (sube tGPR:$lhs, tGPR:$rhs))]>,
 801            T1DataProcessing<0b0110>;
 802
 803 // Subtract immediate
 804 def tSUBi3 : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iALUi,
 805                   "sub", "\t$dst, $lhs, $rhs",
 806                   [(set tGPR:$dst, (add tGPR:$lhs, imm0_7_neg:$rhs))]>,
 807              T1General<0b01111>;
 808
 809 def tSUBi8 : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iALUi,
 810                    "sub", "\t$dst, $rhs",
 811                    [(set tGPR:$dst, (add tGPR:$lhs, imm8_255_neg:$rhs))]>,
 812              T1General<{1,1,1,?,?}>;
 813
 814 // subtract register
 815 def tSUBrr : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
 816                   "sub", "\t$dst, $lhs, $rhs",
 817                   [(set tGPR:$dst, (sub tGPR:$lhs, tGPR:$rhs))]>,
 818              T1General<0b01101>;
 819
 820 // TODO: A7-96: STMIA - store multiple.
 821
 822 // sign-extend byte
 823 def tSXTB  : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 824                   "sxtb", "\t$dst, $src",
 825                   [(set tGPR:$dst, (sext_inreg tGPR:$src, i8))]>,
 826                   Requires<[IsThumb1Only, HasV6]>,
 827              T1Misc<{0,0,1,0,0,1,?}>;
 828
 829 // sign-extend short
 830 def tSXTH  : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 831                   "sxth", "\t$dst, $src",
 832                   [(set tGPR:$dst, (sext_inreg tGPR:$src, i16))]>,
 833                   Requires<[IsThumb1Only, HasV6]>,
 834              T1Misc<{0,0,1,0,0,0,?}>;
 835
 836 // test
 837 let isCompare = 1, isCommutable = 1, Defs = [CPSR] in
 838 def tTST  : T1pI<(outs), (ins tGPR:$lhs, tGPR:$rhs), IIC_iTSTr,
 839                  "tst", "\t$lhs, $rhs",
 840                  [(ARMcmpZ (and tGPR:$lhs, tGPR:$rhs), 0)]>,
 841             T1DataProcessing<0b1000>;
 842
 843 // zero-extend byte
 844 def tUXTB  : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 845                   "uxtb", "\t$dst, $src",
 846                   [(set tGPR:$dst, (and tGPR:$src, 0xFF))]>,
 847                   Requires<[IsThumb1Only, HasV6]>,
 848              T1Misc<{0,0,1,0,1,1,?}>;
 849
 850 // zero-extend short
 851 def tUXTH  : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
 852                   "uxth", "\t$dst, $src",
 853                   [(set tGPR:$dst, (and tGPR:$src, 0xFFFF))]>,
 854                   Requires<[IsThumb1Only, HasV6]>,
 855              T1Misc<{0,0,1,0,1,0,?}>;
 856
 857
 858 // Conditional move tMOVCCr - Used to implement the Thumb SELECT_CC operation.
 859 // Expanded after instruction selection into a branch sequence.
 860 let usesCustomInserter = 1 in  // Expanded after instruction selection.
 861   def tMOVCCr_pseudo :
 862   PseudoInst<(outs tGPR:$dst), (ins tGPR:$false, tGPR:$true, pred:$cc),
 863               NoItinerary, "",
 864              [/*(set tGPR:$dst, (ARMcmov tGPR:$false, tGPR:$true, imm:$cc))*/]>;
 865
 866
 867 // 16-bit movcc in IT blocks for Thumb2.
 868 let neverHasSideEffects = 1 in {
 869 def tMOVCCr : T1pIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iCMOVr,
 870                     "mov", "\t$dst, $rhs", []>,
 871               T1Special<{1,0,?,?}>;
 872
 873 def tMOVCCi : T1pIt<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iCMOVi,
 874                     "mov", "\t$dst, $rhs", []>,
 875               T1General<{1,0,0,?,?}>;
 876 } // neverHasSideEffects
 877
 878 // tLEApcrel - Load a pc-relative address into a register without offending the
 879 // assembler.
 880 let neverHasSideEffects = 1 in {
 881 let isReMaterializable = 1 in
 882 def tLEApcrel : T1I<(outs tGPR:$dst), (ins i32imm:$label, pred:$p), IIC_iALUi,
 883                     "adr$p\t$dst, #$label", []>,
 884                 T1Encoding<{1,0,1,0,0,?}>; // A6.2 & A8.6.10
 885
 886 } // neverHasSideEffects
 887 def tLEApcrelJT : T1I<(outs tGPR:$dst),
 888                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
 889                       IIC_iALUi, "adr$p\t$dst, #${label}_${id}", []>,
 890                   T1Encoding<{1,0,1,0,0,?}>; // A6.2 & A8.6.10
 891
 892 //===----------------------------------------------------------------------===//
 893 // TLS Instructions
 894 //
 895
 896 // __aeabi_read_tp preserves the registers r1-r3.
 897 let isCall = 1,
 898   Defs = [R0, LR] in {
 899   def tTPsoft : TIx2<0b11110, 0b11, 1, (outs), (ins), IIC_Br,
 900                      "bl\t__aeabi_read_tp",
 901                      [(set R0, ARMthread_pointer)]>;
 902 }
 903
 904 // SJLJ Exception handling intrinsics
 905 //   eh_sjlj_setjmp() is an instruction sequence to store the return
 906 //   address and save #0 in R0 for the non-longjmp case.
 907 //   Since by its nature we may be coming from some other function to get
 908 //   here, and we're using the stack frame for the containing function to
 909 //   save/restore registers, we can't keep anything live in regs across
 910 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
 911 //   when we get here from a longjmp(). We force everthing out of registers
 912 //   except for our own input by listing the relevant registers in Defs. By
 913 //   doing so, we also cause the prologue/epilogue code to actively preserve
 914 //   all of the callee-saved resgisters, which is exactly what we want.
 915 //   $val is a scratch register for our use.
 916 let Defs =
 917   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7, R12 ], hasSideEffects = 1,
 918    isBarrier = 1  in {
 919   def tInt_eh_sjlj_setjmp : ThumbXI<(outs),(ins tGPR:$src, tGPR:$val),
 920                               AddrModeNone, SizeSpecial, NoItinerary, "", "",
 921                    [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>;
 922 }
 923
 924 // FIXME: Non-Darwin version(s)
 925 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
 926     Defs = [ R7, LR, SP ] in {
 927 def tInt_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
 928                              AddrModeNone, SizeSpecial, IndexModeNone,
 929                              Pseudo, NoItinerary, "", "",
 930                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
 931                                 Requires<[IsThumb, IsDarwin]>;
 932 }
 933
 934 //===----------------------------------------------------------------------===//
 935 // Non-Instruction Patterns
 936 //
 937
 938 // Add with carry
 939 def : T1Pat<(addc   tGPR:$lhs, imm0_7:$rhs),
 940             (tADDi3 tGPR:$lhs, imm0_7:$rhs)>;
 941 def : T1Pat<(addc   tGPR:$lhs, imm8_255:$rhs),
 942             (tADDi8 tGPR:$lhs, imm8_255:$rhs)>;
 943 def : T1Pat<(addc   tGPR:$lhs, tGPR:$rhs),
 944             (tADDrr tGPR:$lhs, tGPR:$rhs)>;
 945
 946 // Subtract with carry
 947 def : T1Pat<(addc   tGPR:$lhs, imm0_7_neg:$rhs),
 948             (tSUBi3 tGPR:$lhs, imm0_7_neg:$rhs)>;
 949 def : T1Pat<(addc   tGPR:$lhs, imm8_255_neg:$rhs),
 950             (tSUBi8 tGPR:$lhs, imm8_255_neg:$rhs)>;
 951 def : T1Pat<(subc   tGPR:$lhs, tGPR:$rhs),
 952             (tSUBrr tGPR:$lhs, tGPR:$rhs)>;
 953
 954 // ConstantPool, GlobalAddress
 955 def : T1Pat<(ARMWrapper  tglobaladdr :$dst), (tLEApcrel tglobaladdr :$dst)>;
 956 def : T1Pat<(ARMWrapper  tconstpool  :$dst), (tLEApcrel tconstpool  :$dst)>;
 957
 958 // JumpTable
 959 def : T1Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
 960             (tLEApcrelJT tjumptable:$dst, imm:$id)>;
 961
 962 // Direct calls
 963 def : T1Pat<(ARMtcall texternalsym:$func), (tBL texternalsym:$func)>,
 964       Requires<[IsThumb, IsNotDarwin]>;
 965 def : T1Pat<(ARMtcall texternalsym:$func), (tBLr9 texternalsym:$func)>,
 966       Requires<[IsThumb, IsDarwin]>;
 967
 968 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi texternalsym:$func)>,
 969       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
 970 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi_r9 texternalsym:$func)>,
 971       Requires<[IsThumb, HasV5T, IsDarwin]>;
 972
 973 // Indirect calls to ARM routines
 974 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr GPR:$dst)>,
 975       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
 976 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr_r9 GPR:$dst)>,
 977       Requires<[IsThumb, HasV5T, IsDarwin]>;
 978
 979 // zextload i1 -> zextload i8
 980 def : T1Pat<(zextloadi1 t_addrmode_s1:$addr),
 981             (tLDRB t_addrmode_s1:$addr)>;
 982
 983 // extload -> zextload
 984 def : T1Pat<(extloadi1  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
 985 def : T1Pat<(extloadi8  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
 986 def : T1Pat<(extloadi16 t_addrmode_s2:$addr),  (tLDRH t_addrmode_s2:$addr)>;
 987
 988 // If it's impossible to use [r,r] address mode for sextload, select to
 989 // ldr{b|h} + sxt{b|h} instead.
 990 def : T1Pat<(sextloadi8 t_addrmode_s1:$addr),
 991             (tSXTB (tLDRB t_addrmode_s1:$addr))>,
 992       Requires<[IsThumb1Only, HasV6]>;
 993 def : T1Pat<(sextloadi16 t_addrmode_s2:$addr),
 994             (tSXTH (tLDRH t_addrmode_s2:$addr))>,
 995       Requires<[IsThumb1Only, HasV6]>;
 996
 997 def : T1Pat<(sextloadi8 t_addrmode_s1:$addr),
 998             (tASRri (tLSLri (tLDRB t_addrmode_s1:$addr), 24), 24)>;
 999 def : T1Pat<(sextloadi16 t_addrmode_s1:$addr),
1000             (tASRri (tLSLri (tLDRH t_addrmode_s1:$addr), 16), 16)>;
1001
1002 // Large immediate handling.
1003
1004 // Two piece imms.
1005 def : T1Pat<(i32 thumb_immshifted:$src),
1006             (tLSLri (tMOVi8 (thumb_immshifted_val imm:$src)),
1007                     (thumb_immshifted_shamt imm:$src))>;
1008
1009 def : T1Pat<(i32 imm0_255_comp:$src),
1010             (tMVN (tMOVi8 (imm_comp_XFORM imm:$src)))>;
1011
1012 // Pseudo instruction that combines ldr from constpool and add pc. This should
1013 // be expanded into two instructions late to allow if-conversion and
1014 // scheduling.
1015 let isReMaterializable = 1 in
1016 def tLDRpci_pic : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr, pclabel:$cp),
1017                    NoItinerary, "",
1018                [(set GPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
1019                                            imm:$cp))]>,
1020                Requires<[IsThumb1Only]>;