lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19
  20 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  21 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  22 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  23 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  24 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  25 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  26
  27 // Types for vector shift by immediates.  The "SHX" version is for long and
  28 // narrow operations where the source and destination vectors have different
  29 // types.  The "SHINS" version is for shift and insert operations.
  30 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  31                                          SDTCisVT<2, i32>]>;
  32 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  33                                          SDTCisVT<2, i32>]>;
  34 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  35                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  36
  37 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  38 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  39 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  40 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  41 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  42 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  43 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  44
  45 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  46 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  47 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  48
  49 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  50 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  51 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  52 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  53 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  54 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  55
  56 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  57 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  58 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  59
  60 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  61 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  62
  63 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  64                                          SDTCisVT<2, i32>]>;
  65 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  66 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  67
  68 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
  69 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
  70 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
  71
  72 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  73
  74 // VDUPLANE can produce a quad-register result from a double-register source,
  75 // so the result is not constrained to match the source.
  76 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  77                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  78                                                 SDTCisVT<2, i32>]>>;
  79
  80 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  81                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  82 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  83
  84 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  85 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  86 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  87 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  88
  89 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  90                                          SDTCisSameAs<0, 2>,
  91                                          SDTCisSameAs<0, 3>]>;
  92 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
  93 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
  94 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
  95
  96 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  97                                          SDTCisSameAs<1, 2>]>;
  98 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
  99 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 100
 101 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 102                                          SDTCisSameAs<0, 2>]>;
 103 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 104 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 105
 106 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 107   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 108   unsigned EltBits = 0;
 109   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 110   return (EltBits == 32 && EltVal == 0);
 111 }]>;
 112
 113 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 114   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 115   unsigned EltBits = 0;
 116   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 117   return (EltBits == 8 && EltVal == 0xff);
 118 }]>;
 119
 120 //===----------------------------------------------------------------------===//
 121 // NEON operand definitions
 122 //===----------------------------------------------------------------------===//
 123
 124 def nModImm : Operand<i32> {
 125   let PrintMethod = "printNEONModImmOperand";
 126 }
 127
 128 //===----------------------------------------------------------------------===//
 129 // NEON load / store instructions
 130 //===----------------------------------------------------------------------===//
 131
 132 // Use VLDM to load a Q register as a D register pair.
 133 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 134 def VLDMQ
 135   : PseudoVFPLdStM<(outs QPR:$dst), (ins addrmode4:$addr), IIC_fpLoad_m, "",
 136                    [(set QPR:$dst, (v2f64 (load addrmode4:$addr)))]>;
 137
 138 // Use VSTM to store a Q register as a D register pair.
 139 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 140 def VSTMQ
 141   : PseudoVFPLdStM<(outs), (ins QPR:$src, addrmode4:$addr), IIC_fpStore_m, "",
 142                    [(store (v2f64 QPR:$src), addrmode4:$addr)]>;
 143
 144 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 145
 146 // Classes for VLD* pseudo-instructions with multi-register operands.
 147 // These are expanded to real instructions after register allocation.
 148 class VLDQPseudo<InstrItinClass itin>
 149   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 150 class VLDQWBPseudo<InstrItinClass itin>
 151   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 152                 (ins addrmode6:$addr, am6offset:$offset), itin,
 153                 "$addr.addr = $wb">;
 154 class VLDQQPseudo<InstrItinClass itin>
 155   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 156 class VLDQQWBPseudo<InstrItinClass itin>
 157   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 158                 (ins addrmode6:$addr, am6offset:$offset), itin,
 159                 "$addr.addr = $wb">;
 160 class VLDQQQQWBPseudo<InstrItinClass itin>
 161   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 162                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 163                 "$addr.addr = $wb, $src = $dst">;
 164
 165 //   VLD1     : Vector Load (multiple single elements)
 166 class VLD1D<bits<4> op7_4, string Dt>
 167   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$Vd),
 168           (ins addrmode6:$Rn), IIC_VLD1,
 169           "vld1", Dt, "\\{$Vd\\}, $Rn", "", []> {
 170   let Rm = 0b1111;
 171   let Inst{4} = Rn{4};
 172 }
 173 class VLD1Q<bits<4> op7_4, string Dt>
 174   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$Vd, DPR:$dst2),
 175           (ins addrmode6:$Rn), IIC_VLD1x2,
 176           "vld1", Dt, "\\{$Vd, $dst2\\}, $Rn", "", []> {
 177   let Rm = 0b1111;
 178   let Inst{5-4} = Rn{5-4};
 179 }
 180
 181 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 182 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 183 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 184 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 185
 186 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 187 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 188 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 189 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 190
 191 def  VLD1q8Pseudo  : VLDQPseudo<IIC_VLD1x2>;
 192 def  VLD1q16Pseudo : VLDQPseudo<IIC_VLD1x2>;
 193 def  VLD1q32Pseudo : VLDQPseudo<IIC_VLD1x2>;
 194 def  VLD1q64Pseudo : VLDQPseudo<IIC_VLD1x2>;
 195
 196 // ...with address register writeback:
 197 class VLD1DWB<bits<4> op7_4, string Dt>
 198   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$Vd, GPR:$wb),
 199           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1u,
 200           "vld1", Dt, "\\{$Vd\\}, $Rn$Rm",
 201           "$Rn.addr = $wb", []> {
 202   let Inst{4} = Rn{4};
 203 }
 204 class VLD1QWB<bits<4> op7_4, string Dt>
 205   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 206           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x2u,
 207           "vld1", Dt, "\\{$Vd, $dst2\\}, $Rn$Rm",
 208           "$Rn.addr = $wb", []> {
 209   let Inst{5-4} = Rn{5-4};
 210 }
 211
 212 def VLD1d8_UPD  : VLD1DWB<{0,0,0,?}, "8">;
 213 def VLD1d16_UPD : VLD1DWB<{0,1,0,?}, "16">;
 214 def VLD1d32_UPD : VLD1DWB<{1,0,0,?}, "32">;
 215 def VLD1d64_UPD : VLD1DWB<{1,1,0,?}, "64">;
 216
 217 def VLD1q8_UPD  : VLD1QWB<{0,0,?,?}, "8">;
 218 def VLD1q16_UPD : VLD1QWB<{0,1,?,?}, "16">;
 219 def VLD1q32_UPD : VLD1QWB<{1,0,?,?}, "32">;
 220 def VLD1q64_UPD : VLD1QWB<{1,1,?,?}, "64">;
 221
 222 def VLD1q8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD1x2u>;
 223 def VLD1q16Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 224 def VLD1q32Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 225 def VLD1q64Pseudo_UPD : VLDQWBPseudo<IIC_VLD1x2u>;
 226
 227 // ...with 3 registers (some of these are only for the disassembler):
 228 class VLD1D3<bits<4> op7_4, string Dt>
 229   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 230           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 231           "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 232   let Rm = 0b1111;
 233   let Inst{4} = Rn{4};
 234 }
 235 class VLD1D3WB<bits<4> op7_4, string Dt>
 236   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 237           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD1x3u, "vld1", Dt,
 238           "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 239   let Inst{4} = Rn{4};
 240 }
 241
 242 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 243 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 244 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 245 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 246
 247 def VLD1d8T_UPD  : VLD1D3WB<{0,0,0,?}, "8">;
 248 def VLD1d16T_UPD : VLD1D3WB<{0,1,0,?}, "16">;
 249 def VLD1d32T_UPD : VLD1D3WB<{1,0,0,?}, "32">;
 250 def VLD1d64T_UPD : VLD1D3WB<{1,1,0,?}, "64">;
 251
 252 def VLD1d64TPseudo     : VLDQQPseudo<IIC_VLD1x3>;
 253 def VLD1d64TPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x3u>;
 254
 255 // ...with 4 registers (some of these are only for the disassembler):
 256 class VLD1D4<bits<4> op7_4, string Dt>
 257   : NLdSt<0,0b10,0b0010,op7_4,(outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 258           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 259           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 260   let Rm = 0b1111;
 261   let Inst{5-4} = Rn{5-4};
 262 }
 263 class VLD1D4WB<bits<4> op7_4, string Dt>
 264   : NLdSt<0,0b10,0b0010,op7_4,
 265           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 266           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4, "vld1", Dt,
 267           "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm", "$Rn.addr = $wb",
 268           []> {
 269   let Inst{5-4} = Rn{5-4};
 270 }
 271
 272 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 273 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 274 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 275 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 276
 277 def VLD1d8Q_UPD  : VLD1D4WB<{0,0,?,?}, "8">;
 278 def VLD1d16Q_UPD : VLD1D4WB<{0,1,?,?}, "16">;
 279 def VLD1d32Q_UPD : VLD1D4WB<{1,0,?,?}, "32">;
 280 def VLD1d64Q_UPD : VLD1D4WB<{1,1,?,?}, "64">;
 281
 282 def VLD1d64QPseudo     : VLDQQPseudo<IIC_VLD1x4>;
 283 def VLD1d64QPseudo_UPD : VLDQQWBPseudo<IIC_VLD1x4u>;
 284
 285 //   VLD2     : Vector Load (multiple 2-element structures)
 286 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 287   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 288           (ins addrmode6:$Rn), IIC_VLD2,
 289           "vld2", Dt, "\\{$Vd, $dst2\\}, $Rn", "", []> {
 290   let Rm = 0b1111;
 291   let Inst{5-4} = Rn{5-4};
 292 }
 293 class VLD2Q<bits<4> op7_4, string Dt>
 294   : NLdSt<0, 0b10, 0b0011, op7_4,
 295           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 296           (ins addrmode6:$Rn), IIC_VLD2x2,
 297           "vld2", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 298   let Rm = 0b1111;
 299   let Inst{5-4} = Rn{5-4};
 300 }
 301
 302 def  VLD2d8   : VLD2D<0b1000, {0,0,?,?}, "8">;
 303 def  VLD2d16  : VLD2D<0b1000, {0,1,?,?}, "16">;
 304 def  VLD2d32  : VLD2D<0b1000, {1,0,?,?}, "32">;
 305
 306 def  VLD2q8   : VLD2Q<{0,0,?,?}, "8">;
 307 def  VLD2q16  : VLD2Q<{0,1,?,?}, "16">;
 308 def  VLD2q32  : VLD2Q<{1,0,?,?}, "32">;
 309
 310 def  VLD2d8Pseudo  : VLDQPseudo<IIC_VLD2>;
 311 def  VLD2d16Pseudo : VLDQPseudo<IIC_VLD2>;
 312 def  VLD2d32Pseudo : VLDQPseudo<IIC_VLD2>;
 313
 314 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 315 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 316 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 317
 318 // ...with address register writeback:
 319 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 320   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 321           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2u,
 322           "vld2", Dt, "\\{$Vd, $dst2\\}, $Rn$Rm",
 323           "$Rn.addr = $wb", []> {
 324   let Inst{5-4} = Rn{5-4};
 325 }
 326 class VLD2QWB<bits<4> op7_4, string Dt>
 327   : NLdSt<0, 0b10, 0b0011, op7_4,
 328           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 329           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2x2u,
 330           "vld2", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 331           "$Rn.addr = $wb", []> {
 332   let Inst{5-4} = Rn{5-4};
 333 }
 334
 335 def VLD2d8_UPD  : VLD2DWB<0b1000, {0,0,?,?}, "8">;
 336 def VLD2d16_UPD : VLD2DWB<0b1000, {0,1,?,?}, "16">;
 337 def VLD2d32_UPD : VLD2DWB<0b1000, {1,0,?,?}, "32">;
 338
 339 def VLD2q8_UPD  : VLD2QWB<{0,0,?,?}, "8">;
 340 def VLD2q16_UPD : VLD2QWB<{0,1,?,?}, "16">;
 341 def VLD2q32_UPD : VLD2QWB<{1,0,?,?}, "32">;
 342
 343 def VLD2d8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2u>;
 344 def VLD2d16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 345 def VLD2d32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 346
 347 def VLD2q8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD2x2u>;
 348 def VLD2q16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 349 def VLD2q32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 350
 351 // ...with double-spaced registers (for disassembly only):
 352 def VLD2b8      : VLD2D<0b1001, {0,0,?,?}, "8">;
 353 def VLD2b16     : VLD2D<0b1001, {0,1,?,?}, "16">;
 354 def VLD2b32     : VLD2D<0b1001, {1,0,?,?}, "32">;
 355 def VLD2b8_UPD  : VLD2DWB<0b1001, {0,0,?,?}, "8">;
 356 def VLD2b16_UPD : VLD2DWB<0b1001, {0,1,?,?}, "16">;
 357 def VLD2b32_UPD : VLD2DWB<0b1001, {1,0,?,?}, "32">;
 358
 359 //   VLD3     : Vector Load (multiple 3-element structures)
 360 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 361   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 362           (ins addrmode6:$Rn), IIC_VLD3,
 363           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 364   let Rm = 0b1111;
 365   let Inst{4} = Rn{4};
 366 }
 367
 368 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 369 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 370 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 371
 372 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 373 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 374 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 375
 376 // ...with address register writeback:
 377 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 378   : NLdSt<0, 0b10, op11_8, op7_4,
 379           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 380           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 381           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 382           "$Rn.addr = $wb", []> {
 383   let Inst{4} = Rn{4};
 384 }
 385
 386 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 387 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 388 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 389
 390 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 391 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 392 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 393
 394 // ...with double-spaced registers (non-updating versions for disassembly only):
 395 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 396 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 397 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 398 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 399 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 400 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 401
 402 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 403 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 404 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 405
 406 // ...alternate versions to be allocated odd register numbers:
 407 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 408 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 409 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 410
 411 //   VLD4     : Vector Load (multiple 4-element structures)
 412 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 413   : NLdSt<0, 0b10, op11_8, op7_4,
 414           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 415           (ins addrmode6:$Rn), IIC_VLD4,
 416           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 417   let Rm = 0b1111;
 418   let Inst{5-4} = Rn{5-4};
 419 }
 420
 421 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 422 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 423 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 424
 425 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 426 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 427 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 428
 429 // ...with address register writeback:
 430 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 431   : NLdSt<0, 0b10, op11_8, op7_4,
 432           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 433           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4,
 434           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 435           "$Rn.addr = $wb", []> {
 436   let Inst{5-4} = Rn{5-4};
 437 }
 438
 439 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 440 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 441 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 442
 443 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4>;
 444 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4>;
 445 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4>;
 446
 447 // ...with double-spaced registers (non-updating versions for disassembly only):
 448 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
 449 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
 450 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
 451 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
 452 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
 453 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
 454
 455 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4>;
 456 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 457 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 458
 459 // ...alternate versions to be allocated odd register numbers:
 460 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4>;
 461 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 462 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4>;
 463
 464 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 465
 466 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 467 // These are expanded to real instructions after register allocation.
 468 class VLDQLNPseudo<InstrItinClass itin>
 469   : PseudoNLdSt<(outs QPR:$dst),
 470                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 471                 itin, "$src = $dst">;
 472 class VLDQLNWBPseudo<InstrItinClass itin>
 473   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 474                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 475                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 476 class VLDQQLNPseudo<InstrItinClass itin>
 477   : PseudoNLdSt<(outs QQPR:$dst),
 478                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 479                 itin, "$src = $dst">;
 480 class VLDQQLNWBPseudo<InstrItinClass itin>
 481   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 482                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 483                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 484 class VLDQQQQLNPseudo<InstrItinClass itin>
 485   : PseudoNLdSt<(outs QQQQPR:$dst),
 486                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 487                 itin, "$src = $dst">;
 488 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 489   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 490                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 491                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 492
 493 //   VLD1LN   : Vector Load (single element to one lane)
 494 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 495              PatFrag LoadOp>
 496   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 497           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
 498           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 499           "$src = $Vd",
 500           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 501                                          (i32 (LoadOp addrmode6:$Rn)),
 502                                          imm:$lane))]> {
 503   let Rm = 0b1111;
 504 }
 505 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
 506   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
 507                                                (i32 (LoadOp addrmode6:$addr)),
 508                                                imm:$lane))];
 509 }
 510
 511 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
 512   let Inst{7-5} = lane{2-0};
 513 }
 514 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
 515   let Inst{7-6} = lane{1-0};
 516   let Inst{4}   = Rn{4};
 517 }
 518 def VLD1LNd32 : VLD1LN<0b1000, {?,0,?,?}, "32", v2i32, load> {
 519   let Inst{7} = lane{0};
 520   let Inst{5} = Rn{4};
 521   let Inst{4} = Rn{4};
 522 }
 523
 524 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
 525 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
 526 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
 527
 528 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 529
 530 // ...with address register writeback:
 531 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 532   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
 533           (ins addrmode6:$Rn, am6offset:$Rm,
 534            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
 535           "\\{$Vd[$lane]\\}, $Rn$Rm",
 536           "$src = $Vd, $Rn.addr = $wb", []>;
 537
 538 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
 539   let Inst{7-5} = lane{2-0};
 540 }
 541 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
 542   let Inst{7-6} = lane{1-0};
 543   let Inst{4}   = Rn{4};
 544 }
 545 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
 546   let Inst{7} = lane{0};
 547   let Inst{5} = Rn{4};
 548   let Inst{4} = Rn{4};
 549 }
 550
 551 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
 552 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 553 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 554
 555 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 556 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 557   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 558           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 559           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
 560           "$src1 = $Vd, $src2 = $dst2", []> {
 561   let Rm = 0b1111;
 562   let Inst{4}   = Rn{4};
 563 }
 564
 565 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
 566   let Inst{7-5} = lane{2-0};
 567 }
 568 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
 569   let Inst{7-6} = lane{1-0};
 570 }
 571 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
 572   let Inst{7} = lane{0};
 573 }
 574
 575 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
 576 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 577 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 578
 579 // ...with double-spaced registers:
 580 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
 581   let Inst{7-6} = lane{1-0};
 582 }
 583 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
 584   let Inst{7} = lane{0};
 585 }
 586
 587 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 588 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 589
 590 // ...with address register writeback:
 591 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 592   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 593           (ins addrmode6:$Rn, am6offset:$Rm,
 594            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
 595           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
 596           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
 597   let Inst{4}   = Rn{4};
 598 }
 599
 600 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
 601   let Inst{7-5} = lane{2-0};
 602 }
 603 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
 604   let Inst{7-6} = lane{1-0};
 605 }
 606 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
 607   let Inst{7} = lane{0};
 608 }
 609
 610 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
 611 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 612 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 613
 614 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
 615   let Inst{7-6} = lane{1-0};
 616 }
 617 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
 618   let Inst{7} = lane{0};
 619 }
 620
 621 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 622 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 623
 624 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 625 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 626   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 627           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
 628           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
 629           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
 630           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
 631   let Rm = 0b1111;
 632 }
 633
 634 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
 635   let Inst{7-5} = lane{2-0};
 636 }
 637 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
 638   let Inst{7-6} = lane{1-0};
 639 }
 640 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
 641   let Inst{7}   = lane{0};
 642 }
 643
 644 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
 645 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 646 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 647
 648 // ...with double-spaced registers:
 649 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
 650   let Inst{7-6} = lane{1-0};
 651 }
 652 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
 653   let Inst{7}   = lane{0};
 654 }
 655
 656 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 657 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 658
 659 // ...with address register writeback:
 660 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 661   : NLdStLn<1, 0b10, op11_8, op7_4,
 662           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 663           (ins addrmode6:$Rn, am6offset:$Rm,
 664            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 665           IIC_VLD3lnu, "vld3", Dt,
 666           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
 667           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
 668           []>;
 669
 670 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
 671   let Inst{7-5} = lane{2-0};
 672 }
 673 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
 674   let Inst{7-6} = lane{1-0};
 675 }
 676 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
 677   let Inst{7}   = lane{0};
 678 }
 679
 680 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 681 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 682 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 683
 684 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
 685   let Inst{7-6} = lane{1-0};
 686 }
 687 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
 688   let Inst{7}   = lane{0};
 689 }
 690
 691 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 692 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 693
 694 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 695 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 696   : NLdStLn<1, 0b10, op11_8, op7_4,
 697           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 698           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 699           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
 700           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
 701           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
 702   let Rm = 0b1111;
 703   let Inst{4}   = Rn{4};
 704 }
 705
 706 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
 707   let Inst{7-5} = lane{2-0};
 708 }
 709 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
 710   let Inst{7-6} = lane{1-0};
 711 }
 712 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
 713   let Inst{7}   = lane{0};
 714   let Inst{5} = Rn{5};
 715 }
 716
 717 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
 718 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 719 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 720
 721 // ...with double-spaced registers:
 722 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
 723   let Inst{7-6} = lane{1-0};
 724 }
 725 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
 726   let Inst{7}   = lane{0};
 727   let Inst{5} = Rn{5};
 728 }
 729
 730 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 731 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 732
 733 // ...with address register writeback:
 734 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 735   : NLdStLn<1, 0b10, op11_8, op7_4,
 736           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 737           (ins addrmode6:$Rn, am6offset:$Rm,
 738            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 739           IIC_VLD4ln, "vld4", Dt,
 740 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
 741 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
 742           []> {
 743   let Inst{4}   = Rn{4};
 744 }
 745
 746 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
 747   let Inst{7-5} = lane{2-0};
 748 }
 749 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
 750   let Inst{7-6} = lane{1-0};
 751 }
 752 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
 753   let Inst{7}   = lane{0};
 754   let Inst{5} = Rn{5};
 755 }
 756
 757 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 758 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 759 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
 760
 761 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
 762   let Inst{7-6} = lane{1-0};
 763 }
 764 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
 765   let Inst{7}   = lane{0};
 766   let Inst{5} = Rn{5};
 767 }
 768
 769 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 770 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
 771
 772 //   VLD1DUP  : Vector Load (single element to all lanes)
 773 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 774 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 775 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 776 //   FIXME: Not yet implemented.
 777 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 778
 779 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
 780
 781 // Classes for VST* pseudo-instructions with multi-register operands.
 782 // These are expanded to real instructions after register allocation.
 783 class VSTQPseudo<InstrItinClass itin>
 784   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
 785 class VSTQWBPseudo<InstrItinClass itin>
 786   : PseudoNLdSt<(outs GPR:$wb),
 787                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
 788                 "$addr.addr = $wb">;
 789 class VSTQQPseudo<InstrItinClass itin>
 790   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
 791 class VSTQQWBPseudo<InstrItinClass itin>
 792   : PseudoNLdSt<(outs GPR:$wb),
 793                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
 794                 "$addr.addr = $wb">;
 795 class VSTQQQQWBPseudo<InstrItinClass itin>
 796   : PseudoNLdSt<(outs GPR:$wb),
 797                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 798                 "$addr.addr = $wb">;
 799
 800 //   VST1     : Vector Store (multiple single elements)
 801 class VST1D<bits<4> op7_4, string Dt>
 802   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$Rn, DPR:$Vd),
 803           IIC_VST1, "vst1", Dt, "\\{$Vd\\}, $Rn", "", []> {
 804   let Rm = 0b1111;
 805   let Inst{4} = Rn{4};
 806 }
 807 class VST1Q<bits<4> op7_4, string Dt>
 808   : NLdSt<0,0b00,0b1010,op7_4, (outs),
 809           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2), IIC_VST1x2,
 810           "vst1", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
 811   let Rm = 0b1111;
 812   let Inst{5-4} = Rn{5-4};
 813 }
 814
 815 def  VST1d8   : VST1D<{0,0,0,?}, "8">;
 816 def  VST1d16  : VST1D<{0,1,0,?}, "16">;
 817 def  VST1d32  : VST1D<{1,0,0,?}, "32">;
 818 def  VST1d64  : VST1D<{1,1,0,?}, "64">;
 819
 820 def  VST1q8   : VST1Q<{0,0,?,?}, "8">;
 821 def  VST1q16  : VST1Q<{0,1,?,?}, "16">;
 822 def  VST1q32  : VST1Q<{1,0,?,?}, "32">;
 823 def  VST1q64  : VST1Q<{1,1,?,?}, "64">;
 824
 825 def  VST1q8Pseudo  : VSTQPseudo<IIC_VST1x2>;
 826 def  VST1q16Pseudo : VSTQPseudo<IIC_VST1x2>;
 827 def  VST1q32Pseudo : VSTQPseudo<IIC_VST1x2>;
 828 def  VST1q64Pseudo : VSTQPseudo<IIC_VST1x2>;
 829
 830 // ...with address register writeback:
 831 class VST1DWB<bits<4> op7_4, string Dt>
 832   : NLdSt<0, 0b00, 0b0111, op7_4, (outs GPR:$wb),
 833           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd), IIC_VST1u,
 834           "vst1", Dt, "\\{$Vd\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
 835   let Inst{4} = Rn{4};
 836 }
 837 class VST1QWB<bits<4> op7_4, string Dt>
 838   : NLdSt<0, 0b00, 0b1010, op7_4, (outs GPR:$wb),
 839           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
 840           IIC_VST1x2u, "vst1", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
 841           "$Rn.addr = $wb", []> {
 842   let Inst{5-4} = Rn{5-4};
 843 }
 844
 845 def VST1d8_UPD  : VST1DWB<{0,0,0,?}, "8">;
 846 def VST1d16_UPD : VST1DWB<{0,1,0,?}, "16">;
 847 def VST1d32_UPD : VST1DWB<{1,0,0,?}, "32">;
 848 def VST1d64_UPD : VST1DWB<{1,1,0,?}, "64">;
 849
 850 def VST1q8_UPD  : VST1QWB<{0,0,?,?}, "8">;
 851 def VST1q16_UPD : VST1QWB<{0,1,?,?}, "16">;
 852 def VST1q32_UPD : VST1QWB<{1,0,?,?}, "32">;
 853 def VST1q64_UPD : VST1QWB<{1,1,?,?}, "64">;
 854
 855 def VST1q8Pseudo_UPD  : VSTQWBPseudo<IIC_VST1x2u>;
 856 def VST1q16Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
 857 def VST1q32Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
 858 def VST1q64Pseudo_UPD : VSTQWBPseudo<IIC_VST1x2u>;
 859
 860 // ...with 3 registers (some of these are only for the disassembler):
 861 class VST1D3<bits<4> op7_4, string Dt>
 862   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
 863           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3),
 864           IIC_VST1x3, "vst1", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
 865   let Rm = 0b1111;
 866   let Inst{4} = Rn{4};
 867 }
 868 class VST1D3WB<bits<4> op7_4, string Dt>
 869   : NLdSt<0, 0b00, 0b0110, op7_4, (outs GPR:$wb),
 870           (ins addrmode6:$Rn, am6offset:$Rm,
 871            DPR:$Vd, DPR:$src2, DPR:$src3),
 872           IIC_VST1x3u, "vst1", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
 873           "$Rn.addr = $wb", []> {
 874   let Inst{4} = Rn{4};
 875 }
 876
 877 def VST1d8T      : VST1D3<{0,0,0,?}, "8">;
 878 def VST1d16T     : VST1D3<{0,1,0,?}, "16">;
 879 def VST1d32T     : VST1D3<{1,0,0,?}, "32">;
 880 def VST1d64T     : VST1D3<{1,1,0,?}, "64">;
 881
 882 def VST1d8T_UPD  : VST1D3WB<{0,0,0,?}, "8">;
 883 def VST1d16T_UPD : VST1D3WB<{0,1,0,?}, "16">;
 884 def VST1d32T_UPD : VST1D3WB<{1,0,0,?}, "32">;
 885 def VST1d64T_UPD : VST1D3WB<{1,1,0,?}, "64">;
 886
 887 def VST1d64TPseudo     : VSTQQPseudo<IIC_VST1x3>;
 888 def VST1d64TPseudo_UPD : VSTQQWBPseudo<IIC_VST1x3u>;
 889
 890 // ...with 4 registers (some of these are only for the disassembler):
 891 class VST1D4<bits<4> op7_4, string Dt>
 892   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
 893           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
 894           IIC_VST1x4, "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn", "",
 895           []> {
 896   let Rm = 0b1111;
 897   let Inst{5-4} = Rn{5-4};
 898 }
 899 class VST1D4WB<bits<4> op7_4, string Dt>
 900   : NLdSt<0, 0b00, 0b0010, op7_4, (outs GPR:$wb),
 901           (ins addrmode6:$Rn, am6offset:$Rm,
 902            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST1x4u,
 903           "vst1", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
 904           "$Rn.addr = $wb", []> {
 905   let Inst{5-4} = Rn{5-4};
 906 }
 907
 908 def VST1d8Q      : VST1D4<{0,0,?,?}, "8">;
 909 def VST1d16Q     : VST1D4<{0,1,?,?}, "16">;
 910 def VST1d32Q     : VST1D4<{1,0,?,?}, "32">;
 911 def VST1d64Q     : VST1D4<{1,1,?,?}, "64">;
 912
 913 def VST1d8Q_UPD  : VST1D4WB<{0,0,?,?}, "8">;
 914 def VST1d16Q_UPD : VST1D4WB<{0,1,?,?}, "16">;
 915 def VST1d32Q_UPD : VST1D4WB<{1,0,?,?}, "32">;
 916 def VST1d64Q_UPD : VST1D4WB<{1,1,?,?}, "64">;
 917
 918 def VST1d64QPseudo     : VSTQQPseudo<IIC_VST1x4>;
 919 def VST1d64QPseudo_UPD : VSTQQWBPseudo<IIC_VST1x4u>;
 920
 921 //   VST2     : Vector Store (multiple 2-element structures)
 922 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 923   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 924           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2),
 925           IIC_VST2, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
 926   let Rm = 0b1111;
 927   let Inst{5-4} = Rn{5-4};
 928 }
 929 class VST2Q<bits<4> op7_4, string Dt>
 930   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
 931           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
 932           IIC_VST2x2, "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
 933           "", []> {
 934   let Rm = 0b1111;
 935   let Inst{5-4} = Rn{5-4};
 936 }
 937
 938 def  VST2d8   : VST2D<0b1000, {0,0,?,?}, "8">;
 939 def  VST2d16  : VST2D<0b1000, {0,1,?,?}, "16">;
 940 def  VST2d32  : VST2D<0b1000, {1,0,?,?}, "32">;
 941
 942 def  VST2q8   : VST2Q<{0,0,?,?}, "8">;
 943 def  VST2q16  : VST2Q<{0,1,?,?}, "16">;
 944 def  VST2q32  : VST2Q<{1,0,?,?}, "32">;
 945
 946 def  VST2d8Pseudo  : VSTQPseudo<IIC_VST2>;
 947 def  VST2d16Pseudo : VSTQPseudo<IIC_VST2>;
 948 def  VST2d32Pseudo : VSTQPseudo<IIC_VST2>;
 949
 950 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
 951 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
 952 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
 953
 954 // ...with address register writeback:
 955 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 956   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 957           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
 958           IIC_VST2u, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
 959           "$Rn.addr = $wb", []> {
 960   let Inst{5-4} = Rn{5-4};
 961 }
 962 class VST2QWB<bits<4> op7_4, string Dt>
 963   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
 964           (ins addrmode6:$Rn, am6offset:$Rm,
 965            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST2x2u,
 966           "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
 967           "$Rn.addr = $wb", []> {
 968   let Inst{5-4} = Rn{5-4};
 969 }
 970
 971 def VST2d8_UPD  : VST2DWB<0b1000, {0,0,?,?}, "8">;
 972 def VST2d16_UPD : VST2DWB<0b1000, {0,1,?,?}, "16">;
 973 def VST2d32_UPD : VST2DWB<0b1000, {1,0,?,?}, "32">;
 974
 975 def VST2q8_UPD  : VST2QWB<{0,0,?,?}, "8">;
 976 def VST2q16_UPD : VST2QWB<{0,1,?,?}, "16">;
 977 def VST2q32_UPD : VST2QWB<{1,0,?,?}, "32">;
 978
 979 def VST2d8Pseudo_UPD  : VSTQWBPseudo<IIC_VST2u>;
 980 def VST2d16Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
 981 def VST2d32Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
 982
 983 def VST2q8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST2x2u>;
 984 def VST2q16Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
 985 def VST2q32Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
 986
 987 // ...with double-spaced registers (for disassembly only):
 988 def VST2b8      : VST2D<0b1001, {0,0,?,?}, "8">;
 989 def VST2b16     : VST2D<0b1001, {0,1,?,?}, "16">;
 990 def VST2b32     : VST2D<0b1001, {1,0,?,?}, "32">;
 991 def VST2b8_UPD  : VST2DWB<0b1001, {0,0,?,?}, "8">;
 992 def VST2b16_UPD : VST2DWB<0b1001, {0,1,?,?}, "16">;
 993 def VST2b32_UPD : VST2DWB<0b1001, {1,0,?,?}, "32">;
 994
 995 //   VST3     : Vector Store (multiple 3-element structures)
 996 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 997   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 998           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3,
 999           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1000   let Rm = 0b1111;
1001   let Inst{4} = Rn{4};
1002 }
1003
1004 def  VST3d8   : VST3D<0b0100, {0,0,0,?}, "8">;
1005 def  VST3d16  : VST3D<0b0100, {0,1,0,?}, "16">;
1006 def  VST3d32  : VST3D<0b0100, {1,0,0,?}, "32">;
1007
1008 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
1009 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
1010 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
1011
1012 // ...with address register writeback:
1013 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1014   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1015           (ins addrmode6:$Rn, am6offset:$Rm,
1016            DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3u,
1017           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1018           "$Rn.addr = $wb", []> {
1019   let Inst{4} = Rn{4};
1020 }
1021
1022 def VST3d8_UPD  : VST3DWB<0b0100, {0,0,0,?}, "8">;
1023 def VST3d16_UPD : VST3DWB<0b0100, {0,1,0,?}, "16">;
1024 def VST3d32_UPD : VST3DWB<0b0100, {1,0,0,?}, "32">;
1025
1026 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1027 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1028 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1029
1030 // ...with double-spaced registers (non-updating versions for disassembly only):
1031 def VST3q8      : VST3D<0b0101, {0,0,0,?}, "8">;
1032 def VST3q16     : VST3D<0b0101, {0,1,0,?}, "16">;
1033 def VST3q32     : VST3D<0b0101, {1,0,0,?}, "32">;
1034 def VST3q8_UPD  : VST3DWB<0b0101, {0,0,0,?}, "8">;
1035 def VST3q16_UPD : VST3DWB<0b0101, {0,1,0,?}, "16">;
1036 def VST3q32_UPD : VST3DWB<0b0101, {1,0,0,?}, "32">;
1037
1038 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1039 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1040 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1041
1042 // ...alternate versions to be allocated odd register numbers:
1043 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1044 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1045 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1046
1047 //   VST4     : Vector Store (multiple 4-element structures)
1048 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1049   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1050           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1051           IIC_VST4, "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1052           "", []> {
1053   let Rm = 0b1111;
1054   let Inst{5-4} = Rn{5-4};
1055 }
1056
1057 def  VST4d8   : VST4D<0b0000, {0,0,?,?}, "8">;
1058 def  VST4d16  : VST4D<0b0000, {0,1,?,?}, "16">;
1059 def  VST4d32  : VST4D<0b0000, {1,0,?,?}, "32">;
1060
1061 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1062 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1063 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1064
1065 // ...with address register writeback:
1066 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1067   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1068           (ins addrmode6:$Rn, am6offset:$Rm,
1069            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1070            "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1071           "$Rn.addr = $wb", []> {
1072   let Inst{5-4} = Rn{5-4};
1073 }
1074
1075 def VST4d8_UPD  : VST4DWB<0b0000, {0,0,?,?}, "8">;
1076 def VST4d16_UPD : VST4DWB<0b0000, {0,1,?,?}, "16">;
1077 def VST4d32_UPD : VST4DWB<0b0000, {1,0,?,?}, "32">;
1078
1079 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1080 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1081 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1082
1083 // ...with double-spaced registers (non-updating versions for disassembly only):
1084 def VST4q8      : VST4D<0b0001, {0,0,?,?}, "8">;
1085 def VST4q16     : VST4D<0b0001, {0,1,?,?}, "16">;
1086 def VST4q32     : VST4D<0b0001, {1,0,?,?}, "32">;
1087 def VST4q8_UPD  : VST4DWB<0b0001, {0,0,?,?}, "8">;
1088 def VST4q16_UPD : VST4DWB<0b0001, {0,1,?,?}, "16">;
1089 def VST4q32_UPD : VST4DWB<0b0001, {1,0,?,?}, "32">;
1090
1091 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1092 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1093 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1094
1095 // ...alternate versions to be allocated odd register numbers:
1096 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1097 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1098 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1099
1100 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1101
1102 // Classes for VST*LN pseudo-instructions with multi-register operands.
1103 // These are expanded to real instructions after register allocation.
1104 class VSTQLNPseudo<InstrItinClass itin>
1105   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1106                 itin, "">;
1107 class VSTQLNWBPseudo<InstrItinClass itin>
1108   : PseudoNLdSt<(outs GPR:$wb),
1109                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1110                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1111 class VSTQQLNPseudo<InstrItinClass itin>
1112   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1113                 itin, "">;
1114 class VSTQQLNWBPseudo<InstrItinClass itin>
1115   : PseudoNLdSt<(outs GPR:$wb),
1116                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1117                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1118 class VSTQQQQLNPseudo<InstrItinClass itin>
1119   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1120                 itin, "">;
1121 class VSTQQQQLNWBPseudo<InstrItinClass itin>
1122   : PseudoNLdSt<(outs GPR:$wb),
1123                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1124                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1125
1126 //   VST1LN   : Vector Store (single element from one lane)
1127 class VST1LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1128   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1129           (ins addrmode6:$Rn, DPR:$Vd, nohash_imm:$lane),
1130           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "", []> {
1131   let Rm = 0b1111;
1132 }
1133
1134 def VST1LNd8  : VST1LN<0b0000, {?,?,?,0}, "8"> {
1135   let Inst{7-5} = lane{2-0};
1136 }
1137 def VST1LNd16 : VST1LN<0b0100, {?,?,0,?}, "16"> {
1138   let Inst{7-6} = lane{1-0};
1139   let Inst{4}   = Rn{5};
1140 }
1141 def VST1LNd32 : VST1LN<0b1000, {?,0,?,?}, "32"> {
1142   let Inst{7}   = lane{0};
1143   let Inst{5-4} = Rn{5-4};
1144 }
1145
1146 def VST1LNq8Pseudo  : VSTQLNPseudo<IIC_VST1ln>;
1147 def VST1LNq16Pseudo : VSTQLNPseudo<IIC_VST1ln>;
1148 def VST1LNq32Pseudo : VSTQLNPseudo<IIC_VST1ln>;
1149
1150 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1151
1152 // ...with address register writeback:
1153 class VST1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1154   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1155           (ins addrmode6:$Rn, am6offset:$Rm,
1156            DPR:$Vd, nohash_imm:$lane), IIC_VST1lnu, "vst1", Dt,
1157           "\\{$Vd[$lane]\\}, $Rn$Rm",
1158           "$Rn.addr = $wb", []>;
1159
1160 def VST1LNd8_UPD  : VST1LNWB<0b0000, {?,?,?,0}, "8"> {
1161   let Inst{7-5} = lane{2-0};
1162 }
1163 def VST1LNd16_UPD : VST1LNWB<0b0100, {?,?,0,?}, "16"> {
1164   let Inst{7-6} = lane{1-0};
1165   let Inst{4}   = Rn{5};
1166 }
1167 def VST1LNd32_UPD : VST1LNWB<0b1000, {?,0,?,?}, "32"> {
1168   let Inst{7}   = lane{0};
1169   let Inst{5-4} = Rn{5-4};
1170 }
1171
1172 def VST1LNq8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST1lnu>;
1173 def VST1LNq16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST1lnu>;
1174 def VST1LNq32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST1lnu>;
1175
1176 //   VST2LN   : Vector Store (single 2-element structure from one lane)
1177 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1178   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1179           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, nohash_imm:$lane),
1180           IIC_VST2ln, "vst2", Dt, "\\{$Vd[$lane], $src2[$lane]\\}, $Rn",
1181           "", []> {
1182   let Rm = 0b1111;
1183   let Inst{4}   = Rn{4};
1184 }
1185
1186 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8"> {
1187   let Inst{7-5} = lane{2-0};
1188 }
1189 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16"> {
1190   let Inst{7-6} = lane{1-0};
1191 }
1192 def VST2LNd32 : VST2LN<0b1001, {?,0,0,?}, "32"> {
1193   let Inst{7}   = lane{0};
1194 }
1195
1196 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
1197 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1198 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1199
1200 // ...with double-spaced registers:
1201 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16"> {
1202   let Inst{7-6} = lane{1-0};
1203   let Inst{4}   = Rn{4};
1204 }
1205 def VST2LNq32 : VST2LN<0b1001, {?,1,0,?}, "32"> {
1206   let Inst{7}   = lane{0};
1207   let Inst{4}   = Rn{4};
1208 }
1209
1210 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1211 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1212
1213 // ...with address register writeback:
1214 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1215   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1216           (ins addrmode6:$addr, am6offset:$offset,
1217            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
1218           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
1219           "$addr.addr = $wb", []> {
1220   let Inst{4}   = Rn{4};
1221 }
1222
1223 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8"> {
1224   let Inst{7-5} = lane{2-0};
1225 }
1226 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16"> {
1227   let Inst{7-6} = lane{1-0};
1228 }
1229 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,0,?}, "32"> {
1230   let Inst{7}   = lane{0};
1231 }
1232
1233 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
1234 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1235 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1236
1237 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16"> {
1238   let Inst{7-6} = lane{1-0};
1239 }
1240 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,0,?}, "32"> {
1241   let Inst{7}   = lane{0};
1242 }
1243
1244 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1245 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1246
1247 //   VST3LN   : Vector Store (single 3-element structure from one lane)
1248 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1249   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1250           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3,
1251            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
1252           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn", "", []> {
1253   let Rm = 0b1111;
1254 }
1255
1256 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8"> {
1257   let Inst{7-5} = lane{2-0};
1258 }
1259 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16"> {
1260   let Inst{7-6} = lane{1-0};
1261 }
1262 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32"> {
1263   let Inst{7}   = lane{0};
1264 }
1265
1266 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
1267 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1268 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1269
1270 // ...with double-spaced registers:
1271 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16"> {
1272   let Inst{7-6} = lane{1-0};
1273 }
1274 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32"> {
1275   let Inst{7}   = lane{0};
1276 }
1277
1278 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1279 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1280
1281 // ...with address register writeback:
1282 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1283   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1284           (ins addrmode6:$Rn, am6offset:$Rm,
1285            DPR:$Vd, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1286           IIC_VST3lnu, "vst3", Dt,
1287           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn$Rm",
1288           "$Rn.addr = $wb", []>;
1289
1290 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8"> {
1291   let Inst{7-5} = lane{2-0};
1292 }
1293 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16"> {
1294   let Inst{7-6} = lane{1-0};
1295 }
1296 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32"> {
1297   let Inst{7}   = lane{0};
1298 }
1299
1300 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
1301 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1302 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1303
1304 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16"> {
1305   let Inst{7-6} = lane{1-0};
1306 }
1307 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32"> {
1308   let Inst{7}   = lane{0};
1309 }
1310
1311 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1312 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1313
1314 //   VST4LN   : Vector Store (single 4-element structure from one lane)
1315 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1316   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1317           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4,
1318            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
1319           "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn",
1320           "", []> {
1321   let Rm = 0b1111;
1322   let Inst{4} = Rn{4};
1323 }
1324
1325 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8"> {
1326   let Inst{7-5} = lane{2-0};
1327 }
1328 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16"> {
1329   let Inst{7-6} = lane{1-0};
1330 }
1331 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32"> {
1332   let Inst{7}   = lane{0};
1333   let Inst{5} = Rn{5};
1334 }
1335
1336 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
1337 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1338 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1339
1340 // ...with double-spaced registers:
1341 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16"> {
1342   let Inst{7-6} = lane{1-0};
1343 }
1344 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32"> {
1345   let Inst{7}   = lane{0};
1346   let Inst{5} = Rn{5};
1347 }
1348
1349 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1350 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1351
1352 // ...with address register writeback:
1353 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1354   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1355           (ins addrmode6:$Rn, am6offset:$Rm,
1356            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1357           IIC_VST4lnu, "vst4", Dt,
1358   "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn$Rm",
1359           "$Rn.addr = $wb", []> {
1360   let Inst{4} = Rn{4};
1361 }
1362
1363 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8"> {
1364   let Inst{7-5} = lane{2-0};
1365 }
1366 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16"> {
1367   let Inst{7-6} = lane{1-0};
1368 }
1369 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32"> {
1370   let Inst{7}   = lane{0};
1371   let Inst{5} = Rn{5};
1372 }
1373
1374 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
1375 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1376 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1377
1378 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16"> {
1379   let Inst{7-6} = lane{1-0};
1380 }
1381 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32"> {
1382   let Inst{7}   = lane{0};
1383   let Inst{5} = Rn{5};
1384 }
1385
1386 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1387 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1388
1389 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1390
1391
1392 //===----------------------------------------------------------------------===//
1393 // NEON pattern fragments
1394 //===----------------------------------------------------------------------===//
1395
1396 // Extract D sub-registers of Q registers.
1397 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
1398   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1399   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
1400 }]>;
1401 def DSubReg_i16_reg : SDNodeXForm<imm, [{
1402   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1403   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
1404 }]>;
1405 def DSubReg_i32_reg : SDNodeXForm<imm, [{
1406   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1407   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
1408 }]>;
1409 def DSubReg_f64_reg : SDNodeXForm<imm, [{
1410   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1411   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
1412 }]>;
1413
1414 // Extract S sub-registers of Q/D registers.
1415 def SSubReg_f32_reg : SDNodeXForm<imm, [{
1416   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
1417   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
1418 }]>;
1419
1420 // Translate lane numbers from Q registers to D subregs.
1421 def SubReg_i8_lane  : SDNodeXForm<imm, [{
1422   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
1423 }]>;
1424 def SubReg_i16_lane : SDNodeXForm<imm, [{
1425   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
1426 }]>;
1427 def SubReg_i32_lane : SDNodeXForm<imm, [{
1428   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
1429 }]>;
1430
1431 //===----------------------------------------------------------------------===//
1432 // Instruction Classes
1433 //===----------------------------------------------------------------------===//
1434
1435 // Basic 2-register operations: single-, double- and quad-register.
1436 class N2VS<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1437            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1438            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1439   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
1440         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src),
1441         IIC_VUNAD, OpcodeStr, Dt, "$dst, $src", "", []>;
1442 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1443            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1444            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1445   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1446         (ins DPR:$src), IIC_VUNAD, OpcodeStr, Dt,"$dst, $src", "",
1447         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
1448 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1449            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
1450            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
1451   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1452         (ins QPR:$src), IIC_VUNAQ, OpcodeStr, Dt,"$dst, $src", "",
1453         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
1454
1455 // Basic 2-register intrinsics, both double- and quad-register.
1456 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1457               bits<2> op17_16, bits<5> op11_7, bit op4,
1458               InstrItinClass itin, string OpcodeStr, string Dt,
1459               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1460   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1461         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1462         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
1463 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1464               bits<2> op17_16, bits<5> op11_7, bit op4,
1465               InstrItinClass itin, string OpcodeStr, string Dt,
1466               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1467   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1468         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1469         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
1470
1471 // Narrow 2-register operations.
1472 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1473            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1474            InstrItinClass itin, string OpcodeStr, string Dt,
1475            ValueType TyD, ValueType TyQ, SDNode OpNode>
1476   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
1477         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1478         [(set DPR:$dst, (TyD (OpNode (TyQ QPR:$src))))]>;
1479
1480 // Narrow 2-register intrinsics.
1481 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1482               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1483               InstrItinClass itin, string OpcodeStr, string Dt,
1484               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
1485   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
1486         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1487         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
1488
1489 // Long 2-register operations (currently only used for VMOVL).
1490 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1491            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
1492            InstrItinClass itin, string OpcodeStr, string Dt,
1493            ValueType TyQ, ValueType TyD, SDNode OpNode>
1494   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$dst),
1495         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
1496         [(set QPR:$dst, (TyQ (OpNode (TyD DPR:$src))))]>;
1497
1498 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
1499 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
1500   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$dst1, DPR:$dst2),
1501         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
1502         OpcodeStr, Dt, "$dst1, $dst2",
1503         "$src1 = $dst1, $src2 = $dst2", []>;
1504 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
1505                   InstrItinClass itin, string OpcodeStr, string Dt>
1506   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$dst1, QPR:$dst2),
1507         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$dst1, $dst2",
1508         "$src1 = $dst1, $src2 = $dst2", []>;
1509
1510 // Basic 3-register operations: single-, double- and quad-register.
1511 class N3VS<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1512            string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1513            SDNode OpNode, bit Commutable>
1514   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1515         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm,
1516         IIC_VBIND, OpcodeStr, Dt, "$dst, $src1, $src2", "", []> {
1517   let isCommutable = Commutable;
1518 }
1519
1520 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1521            InstrItinClass itin, string OpcodeStr, string Dt,
1522            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1523   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1524         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1525         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1526         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1527   let isCommutable = Commutable;
1528 }
1529 // Same as N3VD but no data type.
1530 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1531            InstrItinClass itin, string OpcodeStr,
1532            ValueType ResTy, ValueType OpTy,
1533            SDNode OpNode, bit Commutable>
1534   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
1535          (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1536          OpcodeStr, "$dst, $src1, $src2", "",
1537          [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]>{
1538   let isCommutable = Commutable;
1539 }
1540
1541 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
1542              InstrItinClass itin, string OpcodeStr, string Dt,
1543              ValueType Ty, SDNode ShOp>
1544   : N3V<0, 1, op21_20, op11_8, 1, 0,
1545         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1546         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1547         [(set (Ty DPR:$dst),
1548               (Ty (ShOp (Ty DPR:$src1),
1549                         (Ty (NEONvduplane (Ty DPR_VFP2:$src2),imm:$lane)))))]> {
1550   let isCommutable = 0;
1551 }
1552 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
1553                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1554   : N3V<0, 1, op21_20, op11_8, 1, 0,
1555         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1556         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
1557         [(set (Ty DPR:$dst),
1558               (Ty (ShOp (Ty DPR:$src1),
1559                         (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1560   let isCommutable = 0;
1561 }
1562
1563 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1564            InstrItinClass itin, string OpcodeStr, string Dt,
1565            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1566   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1567         (outs QPR:$Qd), (ins QPR:$Qn, QPR:$Qm), N3RegFrm, itin,
1568         OpcodeStr, Dt, "$Qd, $Qn, $Qm", "",
1569         [(set QPR:$Qd, (ResTy (OpNode (OpTy QPR:$Qn), (OpTy QPR:$Qm))))]> {
1570   let isCommutable = Commutable;
1571 }
1572 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1573            InstrItinClass itin, string OpcodeStr,
1574            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
1575   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
1576          (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, itin,
1577          OpcodeStr, "$dst, $src1, $src2", "",
1578          [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]>{
1579   let isCommutable = Commutable;
1580 }
1581 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
1582              InstrItinClass itin, string OpcodeStr, string Dt,
1583              ValueType ResTy, ValueType OpTy, SDNode ShOp>
1584   : N3V<1, 1, op21_20, op11_8, 1, 0,
1585         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1586         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1587         [(set (ResTy QPR:$dst),
1588               (ResTy (ShOp (ResTy QPR:$src1),
1589                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1590                                                 imm:$lane)))))]> {
1591   let isCommutable = 0;
1592 }
1593 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
1594                ValueType ResTy, ValueType OpTy, SDNode ShOp>
1595   : N3V<1, 1, op21_20, op11_8, 1, 0,
1596         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1597         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
1598         [(set (ResTy QPR:$dst),
1599               (ResTy (ShOp (ResTy QPR:$src1),
1600                            (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1601                                                 imm:$lane)))))]> {
1602   let isCommutable = 0;
1603 }
1604
1605 // Basic 3-register intrinsics, both double- and quad-register.
1606 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1607               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1608               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1609   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1610         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
1611         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1612         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
1613   let isCommutable = Commutable;
1614 }
1615 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1616                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1617   : N3V<0, 1, op21_20, op11_8, 1, 0,
1618         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1619         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1620         [(set (Ty DPR:$dst),
1621               (Ty (IntOp (Ty DPR:$src1),
1622                          (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
1623                                            imm:$lane)))))]> {
1624   let isCommutable = 0;
1625 }
1626 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1627                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1628   : N3V<0, 1, op21_20, op11_8, 1, 0,
1629         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1630         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1631         [(set (Ty DPR:$dst),
1632               (Ty (IntOp (Ty DPR:$src1),
1633                          (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1634   let isCommutable = 0;
1635 }
1636 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1637               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1638               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1639   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1640         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
1641         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
1642         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
1643   let isCommutable = 0;
1644 }
1645
1646 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1647               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1648               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1649   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1650         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
1651         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
1652         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
1653   let isCommutable = Commutable;
1654 }
1655 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1656                 string OpcodeStr, string Dt,
1657                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1658   : N3V<1, 1, op21_20, op11_8, 1, 0,
1659         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1660         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1661         [(set (ResTy QPR:$dst),
1662               (ResTy (IntOp (ResTy QPR:$src1),
1663                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1664                                                  imm:$lane)))))]> {
1665   let isCommutable = 0;
1666 }
1667 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1668                   string OpcodeStr, string Dt,
1669                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1670   : N3V<1, 1, op21_20, op11_8, 1, 0,
1671         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1672         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1673         [(set (ResTy QPR:$dst),
1674               (ResTy (IntOp (ResTy QPR:$src1),
1675                             (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1676                                                  imm:$lane)))))]> {
1677   let isCommutable = 0;
1678 }
1679 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1680               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1681               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1682   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1683         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
1684         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
1685         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
1686   let isCommutable = 0;
1687 }
1688
1689 // Multiply-Add/Sub operations: single-, double- and quad-register.
1690 class N3VSMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1691                 InstrItinClass itin, string OpcodeStr, string Dt,
1692                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1693   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1694         (outs DPR_VFP2:$dst),
1695         (ins DPR_VFP2:$src1, DPR_VFP2:$src2, DPR_VFP2:$src3), N3RegFrm, itin,
1696         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst", []>;
1697
1698 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1699                 InstrItinClass itin, string OpcodeStr, string Dt,
1700                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1701   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1702         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1703         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1704         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
1705                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
1706
1707 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1708                   string OpcodeStr, string Dt,
1709                   ValueType Ty, SDNode MulOp, SDNode ShOp>
1710   : N3V<0, 1, op21_20, op11_8, 1, 0,
1711         (outs DPR:$dst),
1712         (ins DPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1713         NVMulSLFrm, itin,
1714         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1715         [(set (Ty DPR:$dst),
1716               (Ty (ShOp (Ty DPR:$src1),
1717                         (Ty (MulOp DPR:$src2,
1718                                    (Ty (NEONvduplane (Ty DPR_VFP2:$src3),
1719                                                      imm:$lane)))))))]>;
1720 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1721                     string OpcodeStr, string Dt,
1722                     ValueType Ty, SDNode MulOp, SDNode ShOp>
1723   : N3V<0, 1, op21_20, op11_8, 1, 0,
1724         (outs DPR:$Vd),
1725         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, nohash_imm:$lane),
1726         NVMulSLFrm, itin,
1727         OpcodeStr, Dt, "$Vd, $Vn, $Vm[$lane]", "$src1 = $Vd",
1728         [(set (Ty DPR:$Vd),
1729               (Ty (ShOp (Ty DPR:$src1),
1730                         (Ty (MulOp DPR:$Vn,
1731                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
1732                                                      imm:$lane)))))))]>;
1733
1734 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1735                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
1736                 SDNode MulOp, SDNode OpNode>
1737   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1738         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1739         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1740         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
1741                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
1742 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1743                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1744                   SDNode MulOp, SDNode ShOp>
1745   : N3V<1, 1, op21_20, op11_8, 1, 0,
1746         (outs QPR:$dst),
1747         (ins QPR:$src1, QPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1748         NVMulSLFrm, itin,
1749         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1750         [(set (ResTy QPR:$dst),
1751               (ResTy (ShOp (ResTy QPR:$src1),
1752                            (ResTy (MulOp QPR:$src2,
1753                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1754                                                         imm:$lane)))))))]>;
1755 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1756                     string OpcodeStr, string Dt,
1757                     ValueType ResTy, ValueType OpTy,
1758                     SDNode MulOp, SDNode ShOp>
1759   : N3V<1, 1, op21_20, op11_8, 1, 0,
1760         (outs QPR:$dst),
1761         (ins QPR:$src1, QPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1762         NVMulSLFrm, itin,
1763         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1764         [(set (ResTy QPR:$dst),
1765               (ResTy (ShOp (ResTy QPR:$src1),
1766                            (ResTy (MulOp QPR:$src2,
1767                                    (ResTy (NEONvduplane (OpTy DPR_8:$src3),
1768                                                         imm:$lane)))))))]>;
1769
1770 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
1771 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1772                 InstrItinClass itin, string OpcodeStr, string Dt,
1773                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
1774   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1775         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1776         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1777         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
1778                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
1779 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1780                 InstrItinClass itin, string OpcodeStr, string Dt,
1781                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
1782   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1783         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
1784         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1785         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
1786                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
1787
1788 // Neon 3-argument intrinsics, both double- and quad-register.
1789 // The destination register is also used as the first source operand register.
1790 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1791                InstrItinClass itin, string OpcodeStr, string Dt,
1792                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1793   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1794         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1795         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1796         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
1797                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
1798 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1799                InstrItinClass itin, string OpcodeStr, string Dt,
1800                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1801   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1802         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), N3RegFrm, itin,
1803         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1804         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
1805                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
1806
1807 // Long Multiply-Add/Sub operations.
1808 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1809                 InstrItinClass itin, string OpcodeStr, string Dt,
1810                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1811   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1812         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1813         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1814         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
1815                                 (TyQ (MulOp (TyD DPR:$Vn),
1816                                             (TyD DPR:$Vm)))))]>;
1817 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
1818                   InstrItinClass itin, string OpcodeStr, string Dt,
1819                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1820   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$dst),
1821         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1822         NVMulSLFrm, itin,
1823         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1824         [(set QPR:$dst,
1825           (OpNode (TyQ QPR:$src1),
1826                   (TyQ (MulOp (TyD DPR:$src2),
1827                               (TyD (NEONvduplane (TyD DPR_VFP2:$src3),
1828                                                  imm:$lane))))))]>;
1829 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1830                     InstrItinClass itin, string OpcodeStr, string Dt,
1831                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
1832   : N3V<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$dst),
1833         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1834         NVMulSLFrm, itin,
1835         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1836         [(set QPR:$dst,
1837           (OpNode (TyQ QPR:$src1),
1838                   (TyQ (MulOp (TyD DPR:$src2),
1839                               (TyD (NEONvduplane (TyD DPR_8:$src3),
1840                                                  imm:$lane))))))]>;
1841
1842 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
1843 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1844                    InstrItinClass itin, string OpcodeStr, string Dt,
1845                    ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
1846                    SDNode OpNode>
1847   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1848         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1849         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1850         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
1851                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
1852                                                         (TyD DPR:$Vm)))))))]>;
1853
1854 // Neon Long 3-argument intrinsic.  The destination register is
1855 // a quad-register and is also used as the first source operand register.
1856 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1857                InstrItinClass itin, string OpcodeStr, string Dt,
1858                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
1859   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1860         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
1861         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
1862         [(set QPR:$Vd,
1863           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
1864 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1865                  string OpcodeStr, string Dt,
1866                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1867   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1868         (outs QPR:$dst),
1869         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1870         NVMulSLFrm, itin,
1871         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1872         [(set (ResTy QPR:$dst),
1873               (ResTy (IntOp (ResTy QPR:$src1),
1874                             (OpTy DPR:$src2),
1875                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1876                                                 imm:$lane)))))]>;
1877 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1878                    InstrItinClass itin, string OpcodeStr, string Dt,
1879                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1880   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1881         (outs QPR:$dst),
1882         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1883         NVMulSLFrm, itin,
1884         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1885         [(set (ResTy QPR:$dst),
1886               (ResTy (IntOp (ResTy QPR:$src1),
1887                             (OpTy DPR:$src2),
1888                             (OpTy (NEONvduplane (OpTy DPR_8:$src3),
1889                                                 imm:$lane)))))]>;
1890
1891 // Narrowing 3-register intrinsics.
1892 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1893               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
1894               Intrinsic IntOp, bit Commutable>
1895   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1896         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINi4D,
1897         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1898         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
1899   let isCommutable = Commutable;
1900 }
1901
1902 // Long 3-register operations.
1903 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1904            InstrItinClass itin, string OpcodeStr, string Dt,
1905            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
1906   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1907         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1908         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1909         [(set QPR:$dst, (TyQ (OpNode (TyD DPR:$src1), (TyD DPR:$src2))))]> {
1910   let isCommutable = Commutable;
1911 }
1912 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
1913              InstrItinClass itin, string OpcodeStr, string Dt,
1914              ValueType TyQ, ValueType TyD, SDNode OpNode>
1915   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1916         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1917         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1918         [(set QPR:$dst,
1919           (TyQ (OpNode (TyD DPR:$src1),
1920                        (TyD (NEONvduplane (TyD DPR_VFP2:$src2),imm:$lane)))))]>;
1921 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1922                InstrItinClass itin, string OpcodeStr, string Dt,
1923                ValueType TyQ, ValueType TyD, SDNode OpNode>
1924   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1925         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1926         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1927         [(set QPR:$dst,
1928           (TyQ (OpNode (TyD DPR:$src1),
1929                        (TyD (NEONvduplane (TyD DPR_8:$src2), imm:$lane)))))]>;
1930
1931 // Long 3-register operations with explicitly extended operands.
1932 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1933               InstrItinClass itin, string OpcodeStr, string Dt,
1934               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
1935               bit Commutable>
1936   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1937         (outs QPR:$Qd), (ins DPR:$Dn, DPR:$Dm), N3RegFrm, itin,
1938         OpcodeStr, Dt, "$Qd, $Dn, $Dm", "",
1939         [(set QPR:$Qd, (OpNode (TyQ (ExtOp (TyD DPR:$Dn))),
1940                                 (TyQ (ExtOp (TyD DPR:$Dm)))))]> {
1941   let isCommutable = Commutable;
1942 }
1943
1944 // Long 3-register intrinsics with explicit extend (VABDL).
1945 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1946                  InstrItinClass itin, string OpcodeStr, string Dt,
1947                  ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
1948                  bit Commutable>
1949   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1950         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1951         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1952         [(set QPR:$dst, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$src1),
1953                                                 (TyD DPR:$src2))))))]> {
1954   let isCommutable = Commutable;
1955 }
1956
1957 // Long 3-register intrinsics.
1958 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1959               InstrItinClass itin, string OpcodeStr, string Dt,
1960               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
1961   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1962         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1963         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1964         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
1965   let isCommutable = Commutable;
1966 }
1967 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1968                 string OpcodeStr, string Dt,
1969                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1970   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1971         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1972         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1973         [(set (ResTy QPR:$dst),
1974               (ResTy (IntOp (OpTy DPR:$src1),
1975                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1976                                                 imm:$lane)))))]>;
1977 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1978                   InstrItinClass itin, string OpcodeStr, string Dt,
1979                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1980   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1981         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1982         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1983         [(set (ResTy QPR:$dst),
1984               (ResTy (IntOp (OpTy DPR:$src1),
1985                             (OpTy (NEONvduplane (OpTy DPR_8:$src2),
1986                                                 imm:$lane)))))]>;
1987
1988 // Wide 3-register operations.
1989 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1990            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
1991            SDNode OpNode, SDNode ExtOp, bit Commutable>
1992   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1993         (outs QPR:$Qd), (ins QPR:$Qn, DPR:$Dm), N3RegFrm, IIC_VSUBiD,
1994         OpcodeStr, Dt, "$Qd, $Qn, $Dm", "",
1995         [(set QPR:$Qd, (OpNode (TyQ QPR:$Qn),
1996                                 (TyQ (ExtOp (TyD DPR:$Dm)))))]> {
1997   let isCommutable = Commutable;
1998 }
1999
2000 // Pairwise long 2-register intrinsics, both double- and quad-register.
2001 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2002                 bits<2> op17_16, bits<5> op11_7, bit op4,
2003                 string OpcodeStr, string Dt,
2004                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2005   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
2006         (ins DPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2007         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
2008 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2009                 bits<2> op17_16, bits<5> op11_7, bit op4,
2010                 string OpcodeStr, string Dt,
2011                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2012   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
2013         (ins QPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2014         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
2015
2016 // Pairwise long 2-register accumulate intrinsics,
2017 // both double- and quad-register.
2018 // The destination register is also used as the first source operand register.
2019 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2020                  bits<2> op17_16, bits<5> op11_7, bit op4,
2021                  string OpcodeStr, string Dt,
2022                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2023   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
2024         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
2025         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2026         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
2027 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2028                  bits<2> op17_16, bits<5> op11_7, bit op4,
2029                  string OpcodeStr, string Dt,
2030                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2031   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
2032         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
2033         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2034         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
2035
2036 // Shift by immediate,
2037 // both double- and quad-register.
2038 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2039              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2040              ValueType Ty, SDNode OpNode>
2041   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2042            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), f, itin,
2043            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
2044            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
2045 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2046              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2047              ValueType Ty, SDNode OpNode>
2048   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2049            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), f, itin,
2050            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
2051            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
2052
2053 // Long shift by immediate.
2054 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2055              string OpcodeStr, string Dt,
2056              ValueType ResTy, ValueType OpTy, SDNode OpNode>
2057   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2058            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), N2RegVShLFrm,
2059            IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
2060            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
2061                                           (i32 imm:$SIMM))))]>;
2062
2063 // Narrow shift by immediate.
2064 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2065              InstrItinClass itin, string OpcodeStr, string Dt,
2066              ValueType ResTy, ValueType OpTy, SDNode OpNode>
2067   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2068            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), N2RegVShRFrm, itin,
2069            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
2070            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
2071                                           (i32 imm:$SIMM))))]>;
2072
2073 // Shift right by immediate and accumulate,
2074 // both double- and quad-register.
2075 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2076                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2077   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2078            (ins DPR:$src1, DPR:$Vm, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2079            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2080            [(set DPR:$Vd, (Ty (add DPR:$src1,
2081                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
2082 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2083                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2084   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2085            (ins QPR:$src1, QPR:$Vm, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2086            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2087            [(set QPR:$Vd, (Ty (add QPR:$src1,
2088                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
2089
2090 // Shift by immediate and insert,
2091 // both double- and quad-register.
2092 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2093                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
2094   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2095            (ins DPR:$src1, DPR:$Vm, i32imm:$SIMM), f, IIC_VSHLiD,
2096            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2097            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
2098 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2099                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
2100   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2101            (ins QPR:$src1, QPR:$Vm, i32imm:$SIMM), f, IIC_VSHLiQ,
2102            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2103            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
2104
2105 // Convert, with fractional bits immediate,
2106 // both double- and quad-register.
2107 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2108               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2109               Intrinsic IntOp>
2110   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2111            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2112            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2113            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
2114 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2115               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2116               Intrinsic IntOp>
2117   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2118            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2119            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2120            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
2121
2122 //===----------------------------------------------------------------------===//
2123 // Multiclasses
2124 //===----------------------------------------------------------------------===//
2125
2126 // Abbreviations used in multiclass suffixes:
2127 //   Q = quarter int (8 bit) elements
2128 //   H = half int (16 bit) elements
2129 //   S = single int (32 bit) elements
2130 //   D = double int (64 bit) elements
2131
2132 // Neon 2-register vector operations -- for disassembly only.
2133
2134 // First with only element sizes of 8, 16 and 32 bits:
2135 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2136                        bits<5> op11_7, bit op4, string opc, string Dt,
2137                        string asm> {
2138   // 64-bit vector types.
2139   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
2140                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2141                   opc, !strconcat(Dt, "8"), asm, "", []>;
2142   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
2143                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2144                   opc, !strconcat(Dt, "16"), asm, "", []>;
2145   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2146                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2147                   opc, !strconcat(Dt, "32"), asm, "", []>;
2148   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2149                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2150                   opc, "f32", asm, "", []> {
2151     let Inst{10} = 1; // overwrite F = 1
2152   }
2153
2154   // 128-bit vector types.
2155   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
2156                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2157                   opc, !strconcat(Dt, "8"), asm, "", []>;
2158   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
2159                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2160                   opc, !strconcat(Dt, "16"), asm, "", []>;
2161   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2162                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2163                   opc, !strconcat(Dt, "32"), asm, "", []>;
2164   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2165                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2166                   opc, "f32", asm, "", []> {
2167     let Inst{10} = 1; // overwrite F = 1
2168   }
2169 }
2170
2171 // Neon 3-register vector operations.
2172
2173 // First with only element sizes of 8, 16 and 32 bits:
2174 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2175                    InstrItinClass itinD16, InstrItinClass itinD32,
2176                    InstrItinClass itinQ16, InstrItinClass itinQ32,
2177                    string OpcodeStr, string Dt,
2178                    SDNode OpNode, bit Commutable = 0> {
2179   // 64-bit vector types.
2180   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
2181                    OpcodeStr, !strconcat(Dt, "8"),
2182                    v8i8, v8i8, OpNode, Commutable>;
2183   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
2184                    OpcodeStr, !strconcat(Dt, "16"),
2185                    v4i16, v4i16, OpNode, Commutable>;
2186   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
2187                    OpcodeStr, !strconcat(Dt, "32"),
2188                    v2i32, v2i32, OpNode, Commutable>;
2189
2190   // 128-bit vector types.
2191   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
2192                    OpcodeStr, !strconcat(Dt, "8"),
2193                    v16i8, v16i8, OpNode, Commutable>;
2194   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
2195                    OpcodeStr, !strconcat(Dt, "16"),
2196                    v8i16, v8i16, OpNode, Commutable>;
2197   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
2198                    OpcodeStr, !strconcat(Dt, "32"),
2199                    v4i32, v4i32, OpNode, Commutable>;
2200 }
2201
2202 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
2203   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2204                        v4i16, ShOp>;
2205   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
2206                      v2i32, ShOp>;
2207   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2208                        v8i16, v4i16, ShOp>;
2209   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
2210                      v4i32, v2i32, ShOp>;
2211 }
2212
2213 // ....then also with element size 64 bits:
2214 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2215                     InstrItinClass itinD, InstrItinClass itinQ,
2216                     string OpcodeStr, string Dt,
2217                     SDNode OpNode, bit Commutable = 0>
2218   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
2219             OpcodeStr, Dt, OpNode, Commutable> {
2220   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
2221                    OpcodeStr, !strconcat(Dt, "64"),
2222                    v1i64, v1i64, OpNode, Commutable>;
2223   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
2224                    OpcodeStr, !strconcat(Dt, "64"),
2225                    v2i64, v2i64, OpNode, Commutable>;
2226 }
2227
2228
2229 // Neon Narrowing 2-register vector operations,
2230 //   source operand element sizes of 16, 32 and 64 bits:
2231 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2232                     bits<5> op11_7, bit op6, bit op4,
2233                     InstrItinClass itin, string OpcodeStr, string Dt,
2234                     SDNode OpNode> {
2235   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2236                    itin, OpcodeStr, !strconcat(Dt, "16"),
2237                    v8i8, v8i16, OpNode>;
2238   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2239                    itin, OpcodeStr, !strconcat(Dt, "32"),
2240                    v4i16, v4i32, OpNode>;
2241   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2242                    itin, OpcodeStr, !strconcat(Dt, "64"),
2243                    v2i32, v2i64, OpNode>;
2244 }
2245
2246 // Neon Narrowing 2-register vector intrinsics,
2247 //   source operand element sizes of 16, 32 and 64 bits:
2248 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2249                        bits<5> op11_7, bit op6, bit op4,
2250                        InstrItinClass itin, string OpcodeStr, string Dt,
2251                        Intrinsic IntOp> {
2252   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2253                       itin, OpcodeStr, !strconcat(Dt, "16"),
2254                       v8i8, v8i16, IntOp>;
2255   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2256                       itin, OpcodeStr, !strconcat(Dt, "32"),
2257                       v4i16, v4i32, IntOp>;
2258   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2259                       itin, OpcodeStr, !strconcat(Dt, "64"),
2260                       v2i32, v2i64, IntOp>;
2261 }
2262
2263
2264 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
2265 //   source operand element sizes of 16, 32 and 64 bits:
2266 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
2267                     string OpcodeStr, string Dt, SDNode OpNode> {
2268   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2269                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
2270   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2271                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2272   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2273                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2274 }
2275
2276
2277 // Neon 3-register vector intrinsics.
2278
2279 // First with only element sizes of 16 and 32 bits:
2280 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2281                      InstrItinClass itinD16, InstrItinClass itinD32,
2282                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2283                      string OpcodeStr, string Dt,
2284                      Intrinsic IntOp, bit Commutable = 0> {
2285   // 64-bit vector types.
2286   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
2287                       OpcodeStr, !strconcat(Dt, "16"),
2288                       v4i16, v4i16, IntOp, Commutable>;
2289   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
2290                       OpcodeStr, !strconcat(Dt, "32"),
2291                       v2i32, v2i32, IntOp, Commutable>;
2292
2293   // 128-bit vector types.
2294   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2295                       OpcodeStr, !strconcat(Dt, "16"),
2296                       v8i16, v8i16, IntOp, Commutable>;
2297   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2298                       OpcodeStr, !strconcat(Dt, "32"),
2299                       v4i32, v4i32, IntOp, Commutable>;
2300 }
2301 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2302                      InstrItinClass itinD16, InstrItinClass itinD32,
2303                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2304                      string OpcodeStr, string Dt,
2305                      Intrinsic IntOp> {
2306   // 64-bit vector types.
2307   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
2308                       OpcodeStr, !strconcat(Dt, "16"),
2309                       v4i16, v4i16, IntOp>;
2310   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
2311                       OpcodeStr, !strconcat(Dt, "32"),
2312                       v2i32, v2i32, IntOp>;
2313
2314   // 128-bit vector types.
2315   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2316                       OpcodeStr, !strconcat(Dt, "16"),
2317                       v8i16, v8i16, IntOp>;
2318   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2319                       OpcodeStr, !strconcat(Dt, "32"),
2320                       v4i32, v4i32, IntOp>;
2321 }
2322
2323 multiclass N3VIntSL_HS<bits<4> op11_8,
2324                        InstrItinClass itinD16, InstrItinClass itinD32,
2325                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2326                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2327   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
2328                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
2329   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
2330                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
2331   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
2332                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
2333   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
2334                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
2335 }
2336
2337 // ....then also with element size of 8 bits:
2338 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2339                       InstrItinClass itinD16, InstrItinClass itinD32,
2340                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2341                       string OpcodeStr, string Dt,
2342                       Intrinsic IntOp, bit Commutable = 0>
2343   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2344               OpcodeStr, Dt, IntOp, Commutable> {
2345   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
2346                       OpcodeStr, !strconcat(Dt, "8"),
2347                       v8i8, v8i8, IntOp, Commutable>;
2348   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2349                       OpcodeStr, !strconcat(Dt, "8"),
2350                       v16i8, v16i8, IntOp, Commutable>;
2351 }
2352 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2353                       InstrItinClass itinD16, InstrItinClass itinD32,
2354                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2355                       string OpcodeStr, string Dt,
2356                       Intrinsic IntOp>
2357   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2358               OpcodeStr, Dt, IntOp> {
2359   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
2360                       OpcodeStr, !strconcat(Dt, "8"),
2361                       v8i8, v8i8, IntOp>;
2362   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2363                       OpcodeStr, !strconcat(Dt, "8"),
2364                       v16i8, v16i8, IntOp>;
2365 }
2366
2367
2368 // ....then also with element size of 64 bits:
2369 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2370                        InstrItinClass itinD16, InstrItinClass itinD32,
2371                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2372                        string OpcodeStr, string Dt,
2373                        Intrinsic IntOp, bit Commutable = 0>
2374   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2375                OpcodeStr, Dt, IntOp, Commutable> {
2376   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
2377                       OpcodeStr, !strconcat(Dt, "64"),
2378                       v1i64, v1i64, IntOp, Commutable>;
2379   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2380                       OpcodeStr, !strconcat(Dt, "64"),
2381                       v2i64, v2i64, IntOp, Commutable>;
2382 }
2383 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2384                        InstrItinClass itinD16, InstrItinClass itinD32,
2385                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2386                        string OpcodeStr, string Dt,
2387                        Intrinsic IntOp>
2388   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2389                OpcodeStr, Dt, IntOp> {
2390   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
2391                       OpcodeStr, !strconcat(Dt, "64"),
2392                       v1i64, v1i64, IntOp>;
2393   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2394                       OpcodeStr, !strconcat(Dt, "64"),
2395                       v2i64, v2i64, IntOp>;
2396 }
2397
2398 // Neon Narrowing 3-register vector intrinsics,
2399 //   source operand element sizes of 16, 32 and 64 bits:
2400 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2401                        string OpcodeStr, string Dt,
2402                        Intrinsic IntOp, bit Commutable = 0> {
2403   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
2404                       OpcodeStr, !strconcat(Dt, "16"),
2405                       v8i8, v8i16, IntOp, Commutable>;
2406   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
2407                       OpcodeStr, !strconcat(Dt, "32"),
2408                       v4i16, v4i32, IntOp, Commutable>;
2409   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
2410                       OpcodeStr, !strconcat(Dt, "64"),
2411                       v2i32, v2i64, IntOp, Commutable>;
2412 }
2413
2414
2415 // Neon Long 3-register vector operations.
2416
2417 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2418                     InstrItinClass itin16, InstrItinClass itin32,
2419                     string OpcodeStr, string Dt,
2420                     SDNode OpNode, bit Commutable = 0> {
2421   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
2422                    OpcodeStr, !strconcat(Dt, "8"),
2423                    v8i16, v8i8, OpNode, Commutable>;
2424   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
2425                    OpcodeStr, !strconcat(Dt, "16"),
2426                    v4i32, v4i16, OpNode, Commutable>;
2427   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
2428                    OpcodeStr, !strconcat(Dt, "32"),
2429                    v2i64, v2i32, OpNode, Commutable>;
2430 }
2431
2432 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
2433                      InstrItinClass itin, string OpcodeStr, string Dt,
2434                      SDNode OpNode> {
2435   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
2436                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2437   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
2438                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2439 }
2440
2441 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2442                        InstrItinClass itin16, InstrItinClass itin32,
2443                        string OpcodeStr, string Dt,
2444                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2445   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
2446                       OpcodeStr, !strconcat(Dt, "8"),
2447                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
2448   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
2449                       OpcodeStr, !strconcat(Dt, "16"),
2450                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
2451   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
2452                       OpcodeStr, !strconcat(Dt, "32"),
2453                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
2454 }
2455
2456 // Neon Long 3-register vector intrinsics.
2457
2458 // First with only element sizes of 16 and 32 bits:
2459 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2460                       InstrItinClass itin16, InstrItinClass itin32,
2461                       string OpcodeStr, string Dt,
2462                       Intrinsic IntOp, bit Commutable = 0> {
2463   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
2464                       OpcodeStr, !strconcat(Dt, "16"),
2465                       v4i32, v4i16, IntOp, Commutable>;
2466   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
2467                       OpcodeStr, !strconcat(Dt, "32"),
2468                       v2i64, v2i32, IntOp, Commutable>;
2469 }
2470
2471 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
2472                         InstrItinClass itin, string OpcodeStr, string Dt,
2473                         Intrinsic IntOp> {
2474   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
2475                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2476   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
2477                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2478 }
2479
2480 // ....then also with element size of 8 bits:
2481 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2482                        InstrItinClass itin16, InstrItinClass itin32,
2483                        string OpcodeStr, string Dt,
2484                        Intrinsic IntOp, bit Commutable = 0>
2485   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
2486                IntOp, Commutable> {
2487   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
2488                       OpcodeStr, !strconcat(Dt, "8"),
2489                       v8i16, v8i8, IntOp, Commutable>;
2490 }
2491
2492 // ....with explicit extend (VABDL).
2493 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2494                        InstrItinClass itin, string OpcodeStr, string Dt,
2495                        Intrinsic IntOp, SDNode ExtOp, bit Commutable = 0> {
2496   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
2497                          OpcodeStr, !strconcat(Dt, "8"),
2498                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
2499   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
2500                          OpcodeStr, !strconcat(Dt, "16"),
2501                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
2502   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
2503                          OpcodeStr, !strconcat(Dt, "32"),
2504                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
2505 }
2506
2507
2508 // Neon Wide 3-register vector intrinsics,
2509 //   source operand element sizes of 8, 16 and 32 bits:
2510 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2511                     string OpcodeStr, string Dt,
2512                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
2513   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
2514                    OpcodeStr, !strconcat(Dt, "8"),
2515                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
2516   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
2517                    OpcodeStr, !strconcat(Dt, "16"),
2518                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
2519   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
2520                    OpcodeStr, !strconcat(Dt, "32"),
2521                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
2522 }
2523
2524
2525 // Neon Multiply-Op vector operations,
2526 //   element sizes of 8, 16 and 32 bits:
2527 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2528                         InstrItinClass itinD16, InstrItinClass itinD32,
2529                         InstrItinClass itinQ16, InstrItinClass itinQ32,
2530                         string OpcodeStr, string Dt, SDNode OpNode> {
2531   // 64-bit vector types.
2532   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
2533                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
2534   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
2535                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
2536   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
2537                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
2538
2539   // 128-bit vector types.
2540   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
2541                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
2542   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
2543                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
2544   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
2545                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
2546 }
2547
2548 multiclass N3VMulOpSL_HS<bits<4> op11_8,
2549                          InstrItinClass itinD16, InstrItinClass itinD32,
2550                          InstrItinClass itinQ16, InstrItinClass itinQ32,
2551                          string OpcodeStr, string Dt, SDNode ShOp> {
2552   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
2553                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
2554   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
2555                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
2556   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
2557                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
2558                             mul, ShOp>;
2559   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
2560                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
2561                           mul, ShOp>;
2562 }
2563
2564 // Neon Intrinsic-Op vector operations,
2565 //   element sizes of 8, 16 and 32 bits:
2566 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2567                         InstrItinClass itinD, InstrItinClass itinQ,
2568                         string OpcodeStr, string Dt, Intrinsic IntOp,
2569                         SDNode OpNode> {
2570   // 64-bit vector types.
2571   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
2572                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
2573   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
2574                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
2575   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
2576                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
2577
2578   // 128-bit vector types.
2579   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
2580                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
2581   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
2582                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
2583   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
2584                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
2585 }
2586
2587 // Neon 3-argument intrinsics,
2588 //   element sizes of 8, 16 and 32 bits:
2589 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2590                        InstrItinClass itinD, InstrItinClass itinQ,
2591                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2592   // 64-bit vector types.
2593   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
2594                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2595   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
2596                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
2597   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
2598                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
2599
2600   // 128-bit vector types.
2601   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
2602                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
2603   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
2604                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
2605   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
2606                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
2607 }
2608
2609
2610 // Neon Long Multiply-Op vector operations,
2611 //   element sizes of 8, 16 and 32 bits:
2612 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2613                          InstrItinClass itin16, InstrItinClass itin32,
2614                          string OpcodeStr, string Dt, SDNode MulOp,
2615                          SDNode OpNode> {
2616   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
2617                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
2618   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
2619                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
2620   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
2621                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2622 }
2623
2624 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
2625                           string Dt, SDNode MulOp, SDNode OpNode> {
2626   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
2627                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
2628   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
2629                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
2630 }
2631
2632
2633 // Neon Long 3-argument intrinsics.
2634
2635 // First with only element sizes of 16 and 32 bits:
2636 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
2637                        InstrItinClass itin16, InstrItinClass itin32,
2638                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2639   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
2640                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
2641   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
2642                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2643 }
2644
2645 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
2646                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2647   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
2648                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
2649   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
2650                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
2651 }
2652
2653 // ....then also with element size of 8 bits:
2654 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2655                         InstrItinClass itin16, InstrItinClass itin32,
2656                         string OpcodeStr, string Dt, Intrinsic IntOp>
2657   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
2658   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
2659                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
2660 }
2661
2662 // ....with explicit extend (VABAL).
2663 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2664                             InstrItinClass itin, string OpcodeStr, string Dt,
2665                             Intrinsic IntOp, SDNode ExtOp, SDNode OpNode> {
2666   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
2667                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
2668                            IntOp, ExtOp, OpNode>;
2669   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
2670                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
2671                            IntOp, ExtOp, OpNode>;
2672   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
2673                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
2674                            IntOp, ExtOp, OpNode>;
2675 }
2676
2677
2678 // Neon 2-register vector intrinsics,
2679 //   element sizes of 8, 16 and 32 bits:
2680 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2681                       bits<5> op11_7, bit op4,
2682                       InstrItinClass itinD, InstrItinClass itinQ,
2683                       string OpcodeStr, string Dt, Intrinsic IntOp> {
2684   // 64-bit vector types.
2685   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2686                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2687   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2688                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
2689   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2690                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
2691
2692   // 128-bit vector types.
2693   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2694                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
2695   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2696                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
2697   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2698                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
2699 }
2700
2701
2702 // Neon Pairwise long 2-register intrinsics,
2703 //   element sizes of 8, 16 and 32 bits:
2704 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2705                         bits<5> op11_7, bit op4,
2706                         string OpcodeStr, string Dt, Intrinsic IntOp> {
2707   // 64-bit vector types.
2708   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2709                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2710   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2711                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2712   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2713                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2714
2715   // 128-bit vector types.
2716   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2717                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2718   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2719                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2720   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2721                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2722 }
2723
2724
2725 // Neon Pairwise long 2-register accumulate intrinsics,
2726 //   element sizes of 8, 16 and 32 bits:
2727 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2728                          bits<5> op11_7, bit op4,
2729                          string OpcodeStr, string Dt, Intrinsic IntOp> {
2730   // 64-bit vector types.
2731   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2732                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
2733   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2734                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
2735   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2736                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
2737
2738   // 128-bit vector types.
2739   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2740                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
2741   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2742                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
2743   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2744                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
2745 }
2746
2747
2748 // Neon 2-register vector shift by immediate,
2749 //   with f of either N2RegVShLFrm or N2RegVShRFrm
2750 //   element sizes of 8, 16, 32 and 64 bits:
2751 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2752                      InstrItinClass itin, string OpcodeStr, string Dt,
2753                      SDNode OpNode, Format f> {
2754   // 64-bit vector types.
2755   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2756                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
2757     let Inst{21-19} = 0b001; // imm6 = 001xxx
2758   }
2759   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2760                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
2761     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2762   }
2763   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
2764                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
2765     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2766   }
2767   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, f, itin,
2768                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
2769                              // imm6 = xxxxxx
2770
2771   // 128-bit vector types.
2772   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2773                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
2774     let Inst{21-19} = 0b001; // imm6 = 001xxx
2775   }
2776   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2777                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
2778     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2779   }
2780   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
2781                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
2782     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2783   }
2784   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, f, itin,
2785                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
2786                              // imm6 = xxxxxx
2787 }
2788
2789 // Neon Shift-Accumulate vector operations,
2790 //   element sizes of 8, 16, 32 and 64 bits:
2791 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2792                          string OpcodeStr, string Dt, SDNode ShOp> {
2793   // 64-bit vector types.
2794   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4,
2795                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
2796     let Inst{21-19} = 0b001; // imm6 = 001xxx
2797   }
2798   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4,
2799                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
2800     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2801   }
2802   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4,
2803                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
2804     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2805   }
2806   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4,
2807                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
2808                              // imm6 = xxxxxx
2809
2810   // 128-bit vector types.
2811   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2812                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
2813     let Inst{21-19} = 0b001; // imm6 = 001xxx
2814   }
2815   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2816                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
2817     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2818   }
2819   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4,
2820                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
2821     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2822   }
2823   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4,
2824                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
2825                              // imm6 = xxxxxx
2826 }
2827
2828
2829 // Neon Shift-Insert vector operations,
2830 //   with f of either N2RegVShLFrm or N2RegVShRFrm
2831 //   element sizes of 8, 16, 32 and 64 bits:
2832 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2833                          string OpcodeStr, SDNode ShOp,
2834                          Format f> {
2835   // 64-bit vector types.
2836   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4,
2837                         f, OpcodeStr, "8", v8i8, ShOp> {
2838     let Inst{21-19} = 0b001; // imm6 = 001xxx
2839   }
2840   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4,
2841                         f, OpcodeStr, "16", v4i16, ShOp> {
2842     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2843   }
2844   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4,
2845                         f, OpcodeStr, "32", v2i32, ShOp> {
2846     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2847   }
2848   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4,
2849                         f, OpcodeStr, "64", v1i64, ShOp>;
2850                              // imm6 = xxxxxx
2851
2852   // 128-bit vector types.
2853   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4,
2854                         f, OpcodeStr, "8", v16i8, ShOp> {
2855     let Inst{21-19} = 0b001; // imm6 = 001xxx
2856   }
2857   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4,
2858                         f, OpcodeStr, "16", v8i16, ShOp> {
2859     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2860   }
2861   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4,
2862                         f, OpcodeStr, "32", v4i32, ShOp> {
2863     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2864   }
2865   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4,
2866                         f, OpcodeStr, "64", v2i64, ShOp>;
2867                              // imm6 = xxxxxx
2868 }
2869
2870 // Neon Shift Long operations,
2871 //   element sizes of 8, 16, 32 bits:
2872 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
2873                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
2874   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2875                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
2876     let Inst{21-19} = 0b001; // imm6 = 001xxx
2877   }
2878   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2879                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
2880     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2881   }
2882   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
2883                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
2884     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2885   }
2886 }
2887
2888 // Neon Shift Narrow operations,
2889 //   element sizes of 16, 32, 64 bits:
2890 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
2891                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
2892                       SDNode OpNode> {
2893   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2894                     OpcodeStr, !strconcat(Dt, "16"), v8i8, v8i16, OpNode> {
2895     let Inst{21-19} = 0b001; // imm6 = 001xxx
2896   }
2897   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2898                      OpcodeStr, !strconcat(Dt, "32"), v4i16, v4i32, OpNode> {
2899     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
2900   }
2901   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
2902                      OpcodeStr, !strconcat(Dt, "64"), v2i32, v2i64, OpNode> {
2903     let Inst{21} = 0b1;      // imm6 = 1xxxxx
2904   }
2905 }
2906
2907 //===----------------------------------------------------------------------===//
2908 // Instruction Definitions.
2909 //===----------------------------------------------------------------------===//
2910
2911 // Vector Add Operations.
2912
2913 //   VADD     : Vector Add (integer and floating-point)
2914 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
2915                          add, 1>;
2916 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
2917                      v2f32, v2f32, fadd, 1>;
2918 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
2919                      v4f32, v4f32, fadd, 1>;
2920 //   VADDL    : Vector Add Long (Q = D + D)
2921 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
2922                             "vaddl", "s", add, sext, 1>;
2923 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
2924                             "vaddl", "u", add, zext, 1>;
2925 //   VADDW    : Vector Add Wide (Q = Q + D)
2926 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
2927 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
2928 //   VHADD    : Vector Halving Add
2929 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
2930                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2931                            "vhadd", "s", int_arm_neon_vhadds, 1>;
2932 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
2933                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2934                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
2935 //   VRHADD   : Vector Rounding Halving Add
2936 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
2937                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2938                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
2939 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
2940                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2941                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
2942 //   VQADD    : Vector Saturating Add
2943 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
2944                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2945                             "vqadd", "s", int_arm_neon_vqadds, 1>;
2946 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
2947                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2948                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
2949 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
2950 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
2951                             int_arm_neon_vaddhn, 1>;
2952 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
2953 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
2954                             int_arm_neon_vraddhn, 1>;
2955
2956 // Vector Multiply Operations.
2957
2958 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
2959 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
2960                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
2961 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
2962                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
2963 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
2964                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
2965 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
2966                      v2f32, v2f32, fmul, 1>;
2967 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
2968                      v4f32, v4f32, fmul, 1>;
2969 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
2970 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
2971 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
2972                        v2f32, fmul>;
2973
2974 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
2975                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
2976           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
2977                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
2978                                       (DSubReg_i16_reg imm:$lane))),
2979                               (SubReg_i16_lane imm:$lane)))>;
2980 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
2981                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
2982           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
2983                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
2984                                       (DSubReg_i32_reg imm:$lane))),
2985                               (SubReg_i32_lane imm:$lane)))>;
2986 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
2987                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
2988           (v4f32 (VMULslfq (v4f32 QPR:$src1),
2989                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
2990                                    (DSubReg_i32_reg imm:$lane))),
2991                            (SubReg_i32_lane imm:$lane)))>;
2992
2993 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
2994 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
2995                           IIC_VMULi16Q, IIC_VMULi32Q,
2996                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
2997 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
2998                             IIC_VMULi16Q, IIC_VMULi32Q,
2999                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
3000 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
3001                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3002                                                             imm:$lane)))),
3003           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
3004                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
3005                                          (DSubReg_i16_reg imm:$lane))),
3006                                  (SubReg_i16_lane imm:$lane)))>;
3007 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
3008                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3009                                                             imm:$lane)))),
3010           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
3011                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
3012                                          (DSubReg_i32_reg imm:$lane))),
3013                                  (SubReg_i32_lane imm:$lane)))>;
3014
3015 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
3016 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
3017                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
3018                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
3019 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
3020                               IIC_VMULi16Q, IIC_VMULi32Q,
3021                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
3022 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
3023                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3024                                                              imm:$lane)))),
3025           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
3026                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
3027                                           (DSubReg_i16_reg imm:$lane))),
3028                                   (SubReg_i16_lane imm:$lane)))>;
3029 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
3030                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3031                                                              imm:$lane)))),
3032           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
3033                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
3034                                           (DSubReg_i32_reg imm:$lane))),
3035                                   (SubReg_i32_lane imm:$lane)))>;
3036
3037 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
3038 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3039                          "vmull", "s", NEONvmulls, 1>;
3040 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3041                          "vmull", "u", NEONvmullu, 1>;
3042 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
3043                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
3044 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
3045 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
3046
3047 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
3048 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
3049                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
3050 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
3051                              "vqdmull", "s", int_arm_neon_vqdmull>;
3052
3053 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
3054
3055 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
3056 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3057                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3058 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
3059                           v2f32, fmul, fadd>;
3060 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
3061                           v4f32, fmul, fadd>;
3062 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
3063                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3064 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
3065                             v2f32, fmul, fadd>;
3066 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
3067                             v4f32, v2f32, fmul, fadd>;
3068
3069 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
3070                   (mul (v8i16 QPR:$src2),
3071                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3072           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3073                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3074                                       (DSubReg_i16_reg imm:$lane))),
3075                               (SubReg_i16_lane imm:$lane)))>;
3076
3077 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
3078                   (mul (v4i32 QPR:$src2),
3079                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3080           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3081                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3082                                       (DSubReg_i32_reg imm:$lane))),
3083                               (SubReg_i32_lane imm:$lane)))>;
3084
3085 def : Pat<(v4f32 (fadd (v4f32 QPR:$src1),
3086                   (fmul (v4f32 QPR:$src2),
3087                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3088           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
3089                            (v4f32 QPR:$src2),
3090                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3091                                    (DSubReg_i32_reg imm:$lane))),
3092                            (SubReg_i32_lane imm:$lane)))>;
3093
3094 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
3095 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3096                               "vmlal", "s", NEONvmulls, add>;
3097 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3098                               "vmlal", "u", NEONvmullu, add>;
3099
3100 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
3101 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
3102
3103 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
3104 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3105                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
3106 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
3107
3108 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
3109 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3110                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3111 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
3112                           v2f32, fmul, fsub>;
3113 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
3114                           v4f32, fmul, fsub>;
3115 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
3116                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3117 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
3118                             v2f32, fmul, fsub>;
3119 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
3120                             v4f32, v2f32, fmul, fsub>;
3121
3122 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
3123                   (mul (v8i16 QPR:$src2),
3124                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3125           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3126                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3127                                       (DSubReg_i16_reg imm:$lane))),
3128                               (SubReg_i16_lane imm:$lane)))>;
3129
3130 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
3131                   (mul (v4i32 QPR:$src2),
3132                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3133           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3134                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3135                                       (DSubReg_i32_reg imm:$lane))),
3136                               (SubReg_i32_lane imm:$lane)))>;
3137
3138 def : Pat<(v4f32 (fsub (v4f32 QPR:$src1),
3139                   (fmul (v4f32 QPR:$src2),
3140                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3141           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
3142                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3143                                    (DSubReg_i32_reg imm:$lane))),
3144                            (SubReg_i32_lane imm:$lane)))>;
3145
3146 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
3147 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3148                               "vmlsl", "s", NEONvmulls, sub>;
3149 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3150                               "vmlsl", "u", NEONvmullu, sub>;
3151
3152 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
3153 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
3154
3155 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
3156 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
3157                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3158 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3159
3160 // Vector Subtract Operations.
3161
3162 //   VSUB     : Vector Subtract (integer and floating-point)
3163 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
3164                          "vsub", "i", sub, 0>;
3165 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
3166                      v2f32, v2f32, fsub, 0>;
3167 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
3168                      v4f32, v4f32, fsub, 0>;
3169 //   VSUBL    : Vector Subtract Long (Q = D - D)
3170 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3171                             "vsubl", "s", sub, sext, 0>;
3172 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3173                             "vsubl", "u", sub, zext, 0>;
3174 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
3175 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
3176 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
3177 //   VHSUB    : Vector Halving Subtract
3178 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
3179                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3180                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
3181 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
3182                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3183                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
3184 //   VQSUB    : Vector Saturing Subtract
3185 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
3186                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3187                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
3188 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
3189                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3190                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
3191 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
3192 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
3193                             int_arm_neon_vsubhn, 0>;
3194 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
3195 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
3196                             int_arm_neon_vrsubhn, 0>;
3197
3198 // Vector Comparisons.
3199
3200 //   VCEQ     : Vector Compare Equal
3201 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3202                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
3203 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
3204                      NEONvceq, 1>;
3205 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
3206                      NEONvceq, 1>;
3207 // For disassembly only.
3208 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
3209                             "$dst, $src, #0">;
3210
3211 //   VCGE     : Vector Compare Greater Than or Equal
3212 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3213                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
3214 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3215                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
3216 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
3217                      NEONvcge, 0>;
3218 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
3219                      NEONvcge, 0>;
3220 // For disassembly only.
3221 // FIXME: This instruction's encoding MAY NOT BE correct.
3222 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
3223                             "$dst, $src, #0">;
3224 // For disassembly only.
3225 // FIXME: This instruction's encoding MAY NOT BE correct.
3226 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
3227                             "$dst, $src, #0">;
3228
3229 //   VCGT     : Vector Compare Greater Than
3230 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3231                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
3232 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3233                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
3234 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
3235                      NEONvcgt, 0>;
3236 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
3237                      NEONvcgt, 0>;
3238 // For disassembly only.
3239 // FIXME: This instruction's encoding MAY NOT BE correct.
3240 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
3241                             "$dst, $src, #0">;
3242 // For disassembly only.
3243 // FIXME: This instruction's encoding MAY NOT BE correct.
3244 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
3245                             "$dst, $src, #0">;
3246
3247 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
3248 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
3249                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
3250 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
3251                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
3252 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
3253 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
3254                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
3255 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
3256                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
3257 //   VTST     : Vector Test Bits
3258 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
3259                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
3260
3261 // Vector Bitwise Operations.
3262
3263 def vnotd : PatFrag<(ops node:$in),
3264                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
3265 def vnotq : PatFrag<(ops node:$in),
3266                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
3267
3268
3269 //   VAND     : Vector Bitwise AND
3270 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
3271                       v2i32, v2i32, and, 1>;
3272 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
3273                       v4i32, v4i32, and, 1>;
3274
3275 //   VEOR     : Vector Bitwise Exclusive OR
3276 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
3277                       v2i32, v2i32, xor, 1>;
3278 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
3279                       v4i32, v4i32, xor, 1>;
3280
3281 //   VORR     : Vector Bitwise OR
3282 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
3283                       v2i32, v2i32, or, 1>;
3284 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
3285                       v4i32, v4i32, or, 1>;
3286
3287 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
3288 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
3289                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
3290                      "vbic", "$dst, $src1, $src2", "",
3291                      [(set DPR:$dst, (v2i32 (and DPR:$src1,
3292                                                  (vnotd DPR:$src2))))]>;
3293 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
3294                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
3295                      "vbic", "$dst, $src1, $src2", "",
3296                      [(set QPR:$dst, (v4i32 (and QPR:$src1,
3297                                                  (vnotq QPR:$src2))))]>;
3298
3299 //   VORN     : Vector Bitwise OR NOT
3300 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
3301                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
3302                      "vorn", "$dst, $src1, $src2", "",
3303                      [(set DPR:$dst, (v2i32 (or DPR:$src1,
3304                                                 (vnotd DPR:$src2))))]>;
3305 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
3306                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
3307                      "vorn", "$dst, $src1, $src2", "",
3308                      [(set QPR:$dst, (v4i32 (or QPR:$src1,
3309                                                 (vnotq QPR:$src2))))]>;
3310
3311 //   VMVN     : Vector Bitwise NOT (Immediate)
3312
3313 let isReMaterializable = 1 in {
3314
3315 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$dst),
3316                          (ins nModImm:$SIMM), IIC_VMOVImm,
3317                          "vmvn", "i16", "$dst, $SIMM", "",
3318                          [(set DPR:$dst, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
3319   let Inst{9} = SIMM{9};
3320 }
3321
3322 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$dst),
3323                          (ins nModImm:$SIMM), IIC_VMOVImm,
3324                          "vmvn", "i16", "$dst, $SIMM", "",
3325                          [(set QPR:$dst, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
3326   let Inst{9} = SIMM{9};
3327 }
3328
3329 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$dst),
3330                          (ins nModImm:$SIMM), IIC_VMOVImm,
3331                          "vmvn", "i32", "$dst, $SIMM", "",
3332                          [(set DPR:$dst, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
3333   let Inst{11-8} = SIMM{11-8};
3334 }
3335
3336 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$dst),
3337                          (ins nModImm:$SIMM), IIC_VMOVImm,
3338                          "vmvn", "i32", "$dst, $SIMM", "",
3339                          [(set QPR:$dst, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
3340   let Inst{11-8} = SIMM{11-8};
3341 }
3342 }
3343
3344 //   VMVN     : Vector Bitwise NOT
3345 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
3346                      (outs DPR:$dst), (ins DPR:$src), IIC_VSUBiD,
3347                      "vmvn", "$dst, $src", "",
3348                      [(set DPR:$dst, (v2i32 (vnotd DPR:$src)))]>;
3349 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
3350                      (outs QPR:$dst), (ins QPR:$src), IIC_VSUBiD,
3351                      "vmvn", "$dst, $src", "",
3352                      [(set QPR:$dst, (v4i32 (vnotq QPR:$src)))]>;
3353 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
3354 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
3355
3356 //   VBSL     : Vector Bitwise Select
3357 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
3358                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3359                      N3RegFrm, IIC_VCNTiD,
3360                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3361                      [(set DPR:$Vd,
3362                        (v2i32 (or (and DPR:$Vn, DPR:$src1),
3363                                   (and DPR:$Vm, (vnotd DPR:$src1)))))]>;
3364 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
3365                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3366                      N3RegFrm, IIC_VCNTiQ,
3367                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3368                      [(set QPR:$Vd,
3369                        (v4i32 (or (and QPR:$Vn, QPR:$src1),
3370                                   (and QPR:$Vm, (vnotq QPR:$src1)))))]>;
3371
3372 //   VBIF     : Vector Bitwise Insert if False
3373 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
3374 // FIXME: This instruction's encoding MAY NOT BE correct.
3375 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
3376                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3377                      N3RegFrm, IIC_VBINiD,
3378                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3379                      [/* For disassembly only; pattern left blank */]>;
3380 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
3381                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3382                      N3RegFrm, IIC_VBINiQ,
3383                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3384                      [/* For disassembly only; pattern left blank */]>;
3385
3386 //   VBIT     : Vector Bitwise Insert if True
3387 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
3388 // FIXME: This instruction's encoding MAY NOT BE correct.
3389 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
3390                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
3391                      N3RegFrm, IIC_VBINiD,
3392                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3393                      [/* For disassembly only; pattern left blank */]>;
3394 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
3395                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
3396                      N3RegFrm, IIC_VBINiQ,
3397                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
3398                      [/* For disassembly only; pattern left blank */]>;
3399
3400 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
3401 // for equivalent operations with different register constraints; it just
3402 // inserts copies.
3403
3404 // Vector Absolute Differences.
3405
3406 //   VABD     : Vector Absolute Difference
3407 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
3408                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3409                            "vabd", "s", int_arm_neon_vabds, 1>;
3410 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
3411                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3412                            "vabd", "u", int_arm_neon_vabdu, 1>;
3413 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
3414                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
3415 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
3416                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
3417
3418 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
3419 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
3420                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
3421 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
3422                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
3423
3424 //   VABA     : Vector Absolute Difference and Accumulate
3425 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3426                              "vaba", "s", int_arm_neon_vabds, add>;
3427 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
3428                              "vaba", "u", int_arm_neon_vabdu, add>;
3429
3430 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
3431 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
3432                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
3433 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
3434                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
3435
3436 // Vector Maximum and Minimum.
3437
3438 //   VMAX     : Vector Maximum
3439 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
3440                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3441                            "vmax", "s", int_arm_neon_vmaxs, 1>;
3442 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
3443                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3444                            "vmax", "u", int_arm_neon_vmaxu, 1>;
3445 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
3446                         "vmax", "f32",
3447                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
3448 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3449                         "vmax", "f32",
3450                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
3451
3452 //   VMIN     : Vector Minimum
3453 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
3454                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3455                            "vmin", "s", int_arm_neon_vmins, 1>;
3456 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
3457                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3458                            "vmin", "u", int_arm_neon_vminu, 1>;
3459 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
3460                         "vmin", "f32",
3461                         v2f32, v2f32, int_arm_neon_vmins, 1>;
3462 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
3463                         "vmin", "f32",
3464                         v4f32, v4f32, int_arm_neon_vmins, 1>;
3465
3466 // Vector Pairwise Operations.
3467
3468 //   VPADD    : Vector Pairwise Add
3469 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3470                         "vpadd", "i8",
3471                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
3472 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3473                         "vpadd", "i16",
3474                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
3475 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
3476                         "vpadd", "i32",
3477                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
3478 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
3479                         IIC_VPBIND, "vpadd", "f32",
3480                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
3481
3482 //   VPADDL   : Vector Pairwise Add Long
3483 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
3484                              int_arm_neon_vpaddls>;
3485 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
3486                              int_arm_neon_vpaddlu>;
3487
3488 //   VPADAL   : Vector Pairwise Add and Accumulate Long
3489 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
3490                               int_arm_neon_vpadals>;
3491 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
3492                               int_arm_neon_vpadalu>;
3493
3494 //   VPMAX    : Vector Pairwise Maximum
3495 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3496                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
3497 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3498                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
3499 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3500                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
3501 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3502                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
3503 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3504                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
3505 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
3506                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
3507 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
3508                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
3509
3510 //   VPMIN    : Vector Pairwise Minimum
3511 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3512                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
3513 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3514                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
3515 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3516                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
3517 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3518                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
3519 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3520                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
3521 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
3522                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
3523 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
3524                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
3525
3526 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
3527
3528 //   VRECPE   : Vector Reciprocal Estimate
3529 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
3530                         IIC_VUNAD, "vrecpe", "u32",
3531                         v2i32, v2i32, int_arm_neon_vrecpe>;
3532 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
3533                         IIC_VUNAQ, "vrecpe", "u32",
3534                         v4i32, v4i32, int_arm_neon_vrecpe>;
3535 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
3536                         IIC_VUNAD, "vrecpe", "f32",
3537                         v2f32, v2f32, int_arm_neon_vrecpe>;
3538 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
3539                         IIC_VUNAQ, "vrecpe", "f32",
3540                         v4f32, v4f32, int_arm_neon_vrecpe>;
3541
3542 //   VRECPS   : Vector Reciprocal Step
3543 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
3544                         IIC_VRECSD, "vrecps", "f32",
3545                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
3546 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
3547                         IIC_VRECSQ, "vrecps", "f32",
3548                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
3549
3550 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
3551 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3552                          IIC_VUNAD, "vrsqrte", "u32",
3553                          v2i32, v2i32, int_arm_neon_vrsqrte>;
3554 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
3555                          IIC_VUNAQ, "vrsqrte", "u32",
3556                          v4i32, v4i32, int_arm_neon_vrsqrte>;
3557 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3558                          IIC_VUNAD, "vrsqrte", "f32",
3559                          v2f32, v2f32, int_arm_neon_vrsqrte>;
3560 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
3561                          IIC_VUNAQ, "vrsqrte", "f32",
3562                          v4f32, v4f32, int_arm_neon_vrsqrte>;
3563
3564 //   VRSQRTS  : Vector Reciprocal Square Root Step
3565 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3566                         IIC_VRECSD, "vrsqrts", "f32",
3567                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
3568 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
3569                         IIC_VRECSQ, "vrsqrts", "f32",
3570                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
3571
3572 // Vector Shifts.
3573
3574 //   VSHL     : Vector Shift
3575 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
3576                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3577                             "vshl", "s", int_arm_neon_vshifts>;
3578 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
3579                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
3580                             "vshl", "u", int_arm_neon_vshiftu>;
3581 //   VSHL     : Vector Shift Left (Immediate)
3582 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl,
3583                            N2RegVShLFrm>;
3584 //   VSHR     : Vector Shift Right (Immediate)
3585 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", NEONvshrs,
3586                            N2RegVShRFrm>;
3587 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", NEONvshru,
3588                            N2RegVShRFrm>;
3589
3590 //   VSHLL    : Vector Shift Left Long
3591 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
3592 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
3593
3594 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
3595 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
3596                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
3597                 ValueType OpTy, SDNode OpNode>
3598   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
3599            ResTy, OpTy, OpNode> {
3600   let Inst{21-16} = op21_16;
3601 }
3602 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
3603                           v8i16, v8i8, NEONvshlli>;
3604 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
3605                           v4i32, v4i16, NEONvshlli>;
3606 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
3607                           v2i64, v2i32, NEONvshlli>;
3608
3609 //   VSHRN    : Vector Shift Right and Narrow
3610 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
3611                            NEONvshrn>;
3612
3613 //   VRSHL    : Vector Rounding Shift
3614 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
3615                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3616                             "vrshl", "s", int_arm_neon_vrshifts>;
3617 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
3618                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3619                             "vrshl", "u", int_arm_neon_vrshiftu>;
3620 //   VRSHR    : Vector Rounding Shift Right
3621 defm VRSHRs   : N2VSh_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", NEONvrshrs,
3622                            N2RegVShRFrm>;
3623 defm VRSHRu   : N2VSh_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", NEONvrshru,
3624                            N2RegVShRFrm>;
3625
3626 //   VRSHRN   : Vector Rounding Shift Right and Narrow
3627 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
3628                            NEONvrshrn>;
3629
3630 //   VQSHL    : Vector Saturating Shift
3631 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
3632                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3633                             "vqshl", "s", int_arm_neon_vqshifts>;
3634 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
3635                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3636                             "vqshl", "u", int_arm_neon_vqshiftu>;
3637 //   VQSHL    : Vector Saturating Shift Left (Immediate)
3638 defm VQSHLsi  : N2VSh_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls,
3639                            N2RegVShLFrm>;
3640 defm VQSHLui  : N2VSh_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu,
3641                            N2RegVShLFrm>;
3642 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
3643 defm VQSHLsu  : N2VSh_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu,
3644                            N2RegVShLFrm>;
3645
3646 //   VQSHRN   : Vector Saturating Shift Right and Narrow
3647 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
3648                            NEONvqshrns>;
3649 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
3650                            NEONvqshrnu>;
3651
3652 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
3653 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
3654                            NEONvqshrnsu>;
3655
3656 //   VQRSHL   : Vector Saturating Rounding Shift
3657 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
3658                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3659                             "vqrshl", "s", int_arm_neon_vqrshifts>;
3660 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
3661                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
3662                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
3663
3664 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
3665 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
3666                            NEONvqrshrns>;
3667 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
3668                            NEONvqrshrnu>;
3669
3670 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
3671 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
3672                            NEONvqrshrnsu>;
3673
3674 //   VSRA     : Vector Shift Right and Accumulate
3675 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
3676 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
3677 //   VRSRA    : Vector Rounding Shift Right and Accumulate
3678 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
3679 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
3680
3681 //   VSLI     : Vector Shift Left and Insert
3682 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli", NEONvsli, N2RegVShLFrm>;
3683 //   VSRI     : Vector Shift Right and Insert
3684 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri", NEONvsri, N2RegVShRFrm>;
3685
3686 // Vector Absolute and Saturating Absolute.
3687
3688 //   VABS     : Vector Absolute Value
3689 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
3690                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
3691                            int_arm_neon_vabs>;
3692 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
3693                         IIC_VUNAD, "vabs", "f32",
3694                         v2f32, v2f32, int_arm_neon_vabs>;
3695 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
3696                         IIC_VUNAQ, "vabs", "f32",
3697                         v4f32, v4f32, int_arm_neon_vabs>;
3698
3699 //   VQABS    : Vector Saturating Absolute Value
3700 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
3701                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
3702                            int_arm_neon_vqabs>;
3703
3704 // Vector Negate.
3705
3706 def vnegd  : PatFrag<(ops node:$in),
3707                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
3708 def vnegq  : PatFrag<(ops node:$in),
3709                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
3710
3711 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
3712   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
3713         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
3714         [(set DPR:$dst, (Ty (vnegd DPR:$src)))]>;
3715 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
3716   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
3717         IIC_VSHLiQ, OpcodeStr, Dt, "$dst, $src", "",
3718         [(set QPR:$dst, (Ty (vnegq QPR:$src)))]>;
3719
3720 //   VNEG     : Vector Negate (integer)
3721 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
3722 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
3723 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
3724 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
3725 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
3726 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
3727
3728 //   VNEG     : Vector Negate (floating-point)
3729 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
3730                     (outs DPR:$dst), (ins DPR:$src), IIC_VUNAD,
3731                     "vneg", "f32", "$dst, $src", "",
3732                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
3733 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
3734                     (outs QPR:$dst), (ins QPR:$src), IIC_VUNAQ,
3735                     "vneg", "f32", "$dst, $src", "",
3736                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
3737
3738 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
3739 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
3740 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
3741 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
3742 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
3743 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
3744
3745 //   VQNEG    : Vector Saturating Negate
3746 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
3747                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
3748                            int_arm_neon_vqneg>;
3749
3750 // Vector Bit Counting Operations.
3751
3752 //   VCLS     : Vector Count Leading Sign Bits
3753 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
3754                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
3755                            int_arm_neon_vcls>;
3756 //   VCLZ     : Vector Count Leading Zeros
3757 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
3758                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
3759                            int_arm_neon_vclz>;
3760 //   VCNT     : Vector Count One Bits
3761 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
3762                         IIC_VCNTiD, "vcnt", "8",
3763                         v8i8, v8i8, int_arm_neon_vcnt>;
3764 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
3765                         IIC_VCNTiQ, "vcnt", "8",
3766                         v16i8, v16i8, int_arm_neon_vcnt>;
3767
3768 // Vector Swap -- for disassembly only.
3769 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
3770                      (outs DPR:$dst), (ins DPR:$src), NoItinerary,
3771                      "vswp", "$dst, $src", "", []>;
3772 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
3773                      (outs QPR:$dst), (ins QPR:$src), NoItinerary,
3774                      "vswp", "$dst, $src", "", []>;
3775
3776 // Vector Move Operations.
3777
3778 //   VMOV     : Vector Move (Register)
3779
3780 let neverHasSideEffects = 1 in {
3781 def  VMOVDneon: N3VX<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$dst), (ins DPR:$src),
3782                      N3RegFrm, IIC_VMOV, "vmov", "$dst, $src", "", []>;
3783 def  VMOVQ    : N3VX<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$dst), (ins QPR:$src),
3784                      N3RegFrm, IIC_VMOV, "vmov", "$dst, $src", "", []>;
3785
3786 // Pseudo vector move instructions for QQ and QQQQ registers. This should
3787 // be expanded after register allocation is completed.
3788 def  VMOVQQ   : PseudoInst<(outs QQPR:$dst), (ins QQPR:$src),
3789                 NoItinerary, "", []>;
3790
3791 def  VMOVQQQQ : PseudoInst<(outs QQQQPR:$dst), (ins QQQQPR:$src),
3792                 NoItinerary, "", []>;
3793 } // neverHasSideEffects
3794
3795 //   VMOV     : Vector Move (Immediate)
3796
3797 let isReMaterializable = 1 in {
3798 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
3799                          (ins nModImm:$SIMM), IIC_VMOVImm,
3800                          "vmov", "i8", "$dst, $SIMM", "",
3801                          [(set DPR:$dst, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
3802 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
3803                          (ins nModImm:$SIMM), IIC_VMOVImm,
3804                          "vmov", "i8", "$dst, $SIMM", "",
3805                          [(set QPR:$dst, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
3806
3807 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$dst),
3808                          (ins nModImm:$SIMM), IIC_VMOVImm,
3809                          "vmov", "i16", "$dst, $SIMM", "",
3810                          [(set DPR:$dst, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
3811   let Inst{9} = SIMM{9};
3812 }
3813
3814 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$dst),
3815                          (ins nModImm:$SIMM), IIC_VMOVImm,
3816                          "vmov", "i16", "$dst, $SIMM", "",
3817                          [(set QPR:$dst, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
3818  let Inst{9} = SIMM{9};
3819 }
3820
3821 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$dst),
3822                          (ins nModImm:$SIMM), IIC_VMOVImm,
3823                          "vmov", "i32", "$dst, $SIMM", "",
3824                          [(set DPR:$dst, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
3825   let Inst{11-8} = SIMM{11-8};
3826 }
3827
3828 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$dst),
3829                          (ins nModImm:$SIMM), IIC_VMOVImm,
3830                          "vmov", "i32", "$dst, $SIMM", "",
3831                          [(set QPR:$dst, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
3832   let Inst{11-8} = SIMM{11-8};
3833 }
3834
3835 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
3836                          (ins nModImm:$SIMM), IIC_VMOVImm,
3837                          "vmov", "i64", "$dst, $SIMM", "",
3838                          [(set DPR:$dst, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
3839 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
3840                          (ins nModImm:$SIMM), IIC_VMOVImm,
3841                          "vmov", "i64", "$dst, $SIMM", "",
3842                          [(set QPR:$dst, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
3843 } // isReMaterializable
3844
3845 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
3846
3847 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
3848                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3849                           IIC_VMOVSI, "vmov", "s8", "$R, $V[$lane]",
3850                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
3851                                            imm:$lane))]> {
3852   let Inst{21}  = lane{2};
3853   let Inst{6-5} = lane{1-0};
3854 }
3855 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
3856                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3857                           IIC_VMOVSI, "vmov", "s16", "$R, $V[$lane]",
3858                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
3859                                            imm:$lane))]> {
3860   let Inst{21} = lane{1};
3861   let Inst{6}  = lane{0};
3862 }
3863 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
3864                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3865                           IIC_VMOVSI, "vmov", "u8", "$R, $V[$lane]",
3866                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
3867                                            imm:$lane))]> {
3868   let Inst{21}  = lane{2};
3869   let Inst{6-5} = lane{1-0};
3870 }
3871 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
3872                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3873                           IIC_VMOVSI, "vmov", "u16", "$R, $V[$lane]",
3874                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
3875                                            imm:$lane))]> {
3876   let Inst{21} = lane{1};
3877   let Inst{6}  = lane{0};
3878 }
3879 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
3880                           (outs GPR:$R), (ins DPR:$V, nohash_imm:$lane),
3881                           IIC_VMOVSI, "vmov", "32", "$R, $V[$lane]",
3882                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
3883                                            imm:$lane))]> {
3884   let Inst{21} = lane{0};
3885 }
3886 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
3887 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
3888           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
3889                            (DSubReg_i8_reg imm:$lane))),
3890                      (SubReg_i8_lane imm:$lane))>;
3891 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
3892           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
3893                              (DSubReg_i16_reg imm:$lane))),
3894                      (SubReg_i16_lane imm:$lane))>;
3895 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
3896           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
3897                            (DSubReg_i8_reg imm:$lane))),
3898                      (SubReg_i8_lane imm:$lane))>;
3899 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
3900           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
3901                              (DSubReg_i16_reg imm:$lane))),
3902                      (SubReg_i16_lane imm:$lane))>;
3903 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
3904           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
3905                              (DSubReg_i32_reg imm:$lane))),
3906                      (SubReg_i32_lane imm:$lane))>;
3907 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
3908           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
3909                           (SSubReg_f32_reg imm:$src2))>;
3910 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
3911           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
3912                           (SSubReg_f32_reg imm:$src2))>;
3913 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
3914 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
3915 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
3916           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
3917
3918
3919 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
3920
3921 let Constraints = "$src1 = $V" in {
3922 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
3923                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
3924                           IIC_VMOVISL, "vmov", "8", "$V[$lane], $R",
3925                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
3926                                            GPR:$R, imm:$lane))]> {
3927   let Inst{21}  = lane{2};
3928   let Inst{6-5} = lane{1-0};
3929 }
3930 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
3931                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
3932                           IIC_VMOVISL, "vmov", "16", "$V[$lane], $R",
3933                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
3934                                            GPR:$R, imm:$lane))]> {
3935   let Inst{21} = lane{1};
3936   let Inst{6}  = lane{0};
3937 }
3938 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
3939                           (ins DPR:$src1, GPR:$R, nohash_imm:$lane),
3940                           IIC_VMOVISL, "vmov", "32", "$V[$lane], $R",
3941                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
3942                                            GPR:$R, imm:$lane))]> {
3943   let Inst{21} = lane{0};
3944 }
3945 }
3946 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
3947           (v16i8 (INSERT_SUBREG QPR:$src1,
3948                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
3949                                    (DSubReg_i8_reg imm:$lane))),
3950                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
3951                   (DSubReg_i8_reg imm:$lane)))>;
3952 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
3953           (v8i16 (INSERT_SUBREG QPR:$src1,
3954                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
3955                                      (DSubReg_i16_reg imm:$lane))),
3956                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
3957                   (DSubReg_i16_reg imm:$lane)))>;
3958 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
3959           (v4i32 (INSERT_SUBREG QPR:$src1,
3960                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
3961                                      (DSubReg_i32_reg imm:$lane))),
3962                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
3963                   (DSubReg_i32_reg imm:$lane)))>;
3964
3965 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
3966           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
3967                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
3968 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
3969           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
3970                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
3971
3972 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
3973 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
3974 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
3975           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
3976
3977 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
3978           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
3979 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
3980           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
3981 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
3982           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
3983
3984 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
3985           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3986 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
3987           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3988 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
3989           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3990
3991 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
3992           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3993                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3994                          dsub_0)>;
3995 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
3996           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
3997                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3998                          dsub_0)>;
3999 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
4000           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4001                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4002                          dsub_0)>;
4003
4004 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
4005
4006 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4007   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
4008           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
4009           [(set DPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
4010 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4011   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
4012           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
4013           [(set QPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
4014
4015 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
4016 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
4017 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
4018 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
4019 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
4020 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
4021
4022 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
4023                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
4024                       [(set DPR:$dst, (v2f32 (NEONvdup
4025                                               (f32 (bitconvert GPR:$src)))))]>;
4026 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
4027                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
4028                       [(set QPR:$dst, (v4f32 (NEONvdup
4029                                               (f32 (bitconvert GPR:$src)))))]>;
4030
4031 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
4032
4033 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
4034               ValueType Ty>
4035   : NVDupLane<op19_16, 0, (outs DPR:$dst), (ins DPR:$src, nohash_imm:$lane),
4036               IIC_VMOVD, OpcodeStr, Dt, "$dst, $src[$lane]",
4037               [(set DPR:$dst, (Ty (NEONvduplane (Ty DPR:$src), imm:$lane)))]>;
4038
4039 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
4040               ValueType ResTy, ValueType OpTy>
4041   : NVDupLane<op19_16, 1, (outs QPR:$dst), (ins DPR:$src, nohash_imm:$lane),
4042               IIC_VMOVQ, OpcodeStr, Dt, "$dst, $src[$lane]",
4043               [(set QPR:$dst, (ResTy (NEONvduplane (OpTy DPR:$src),
4044                                       imm:$lane)))]>;
4045
4046 // Inst{19-16} is partially specified depending on the element size.
4047
4048 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8> {
4049   let Inst{19-17} = lane{2-0};
4050 }
4051 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16> {
4052   let Inst{19-18} = lane{1-0};
4053 }
4054 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32> {
4055   let Inst{19} = lane{0};
4056 }
4057 def VDUPLNfd  : VDUPLND<{?,1,0,0}, "vdup", "32", v2f32> {
4058   let Inst{19} = lane{0};
4059 }
4060 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8> {
4061   let Inst{19-17} = lane{2-0};
4062 }
4063 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16> {
4064   let Inst{19-18} = lane{1-0};
4065 }
4066 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32> {
4067   let Inst{19} = lane{0};
4068 }
4069 def VDUPLNfq  : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4f32, v2f32> {
4070   let Inst{19} = lane{0};
4071 }
4072
4073 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
4074           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
4075                                   (DSubReg_i8_reg imm:$lane))),
4076                            (SubReg_i8_lane imm:$lane)))>;
4077 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
4078           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
4079                                     (DSubReg_i16_reg imm:$lane))),
4080                             (SubReg_i16_lane imm:$lane)))>;
4081 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
4082           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
4083                                     (DSubReg_i32_reg imm:$lane))),
4084                             (SubReg_i32_lane imm:$lane)))>;
4085 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
4086           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
4087                                    (DSubReg_i32_reg imm:$lane))),
4088                            (SubReg_i32_lane imm:$lane)))>;
4089
4090 def  VDUPfdf : PseudoNeonI<(outs DPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4091                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
4092 def  VDUPfqf : PseudoNeonI<(outs QPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4093                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
4094
4095 //   VMOVN    : Vector Narrowing Move
4096 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
4097                          "vmovn", "i", trunc>;
4098 //   VQMOVN   : Vector Saturating Narrowing Move
4099 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
4100                             "vqmovn", "s", int_arm_neon_vqmovns>;
4101 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
4102                             "vqmovn", "u", int_arm_neon_vqmovnu>;
4103 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
4104                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
4105 //   VMOVL    : Vector Lengthening Move
4106 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
4107 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
4108
4109 // Vector Conversions.
4110
4111 //   VCVT     : Vector Convert Between Floating-Point and Integers
4112 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4113                      v2i32, v2f32, fp_to_sint>;
4114 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4115                      v2i32, v2f32, fp_to_uint>;
4116 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4117                      v2f32, v2i32, sint_to_fp>;
4118 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4119                      v2f32, v2i32, uint_to_fp>;
4120
4121 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4122                      v4i32, v4f32, fp_to_sint>;
4123 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4124                      v4i32, v4f32, fp_to_uint>;
4125 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4126                      v4f32, v4i32, sint_to_fp>;
4127 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4128                      v4f32, v4i32, uint_to_fp>;
4129
4130 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
4131 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4132                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
4133 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4134                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
4135 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4136                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
4137 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4138                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
4139
4140 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4141                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
4142 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4143                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
4144 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4145                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
4146 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4147                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
4148
4149 // Vector Reverse.
4150
4151 //   VREV64   : Vector Reverse elements within 64-bit doublewords
4152
4153 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4154   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$dst),
4155         (ins DPR:$src), IIC_VMOVD,
4156         OpcodeStr, Dt, "$dst, $src", "",
4157         [(set DPR:$dst, (Ty (NEONvrev64 (Ty DPR:$src))))]>;
4158 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4159   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$dst),
4160         (ins QPR:$src), IIC_VMOVQ,
4161         OpcodeStr, Dt, "$dst, $src", "",
4162         [(set QPR:$dst, (Ty (NEONvrev64 (Ty QPR:$src))))]>;
4163
4164 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
4165 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
4166 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
4167 def VREV64df  : VREV64D<0b10, "vrev64", "32", v2f32>;
4168
4169 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
4170 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
4171 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
4172 def VREV64qf  : VREV64Q<0b10, "vrev64", "32", v4f32>;
4173
4174 //   VREV32   : Vector Reverse elements within 32-bit words
4175
4176 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4177   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$dst),
4178         (ins DPR:$src), IIC_VMOVD,
4179         OpcodeStr, Dt, "$dst, $src", "",
4180         [(set DPR:$dst, (Ty (NEONvrev32 (Ty DPR:$src))))]>;
4181 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4182   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$dst),
4183         (ins QPR:$src), IIC_VMOVQ,
4184         OpcodeStr, Dt, "$dst, $src", "",
4185         [(set QPR:$dst, (Ty (NEONvrev32 (Ty QPR:$src))))]>;
4186
4187 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
4188 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
4189
4190 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
4191 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
4192
4193 //   VREV16   : Vector Reverse elements within 16-bit halfwords
4194
4195 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4196   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$dst),
4197         (ins DPR:$src), IIC_VMOVD,
4198         OpcodeStr, Dt, "$dst, $src", "",
4199         [(set DPR:$dst, (Ty (NEONvrev16 (Ty DPR:$src))))]>;
4200 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4201   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$dst),
4202         (ins QPR:$src), IIC_VMOVQ,
4203         OpcodeStr, Dt, "$dst, $src", "",
4204         [(set QPR:$dst, (Ty (NEONvrev16 (Ty QPR:$src))))]>;
4205
4206 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
4207 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
4208
4209 // Other Vector Shuffles.
4210
4211 //   VEXT     : Vector Extract
4212
4213 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
4214   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$dst),
4215         (ins DPR:$lhs, DPR:$rhs, i32imm:$index), NVExtFrm,
4216         IIC_VEXTD, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
4217         [(set DPR:$dst, (Ty (NEONvext (Ty DPR:$lhs),
4218                                       (Ty DPR:$rhs), imm:$index)))]> {
4219   bits<4> index;
4220   let Inst{11-8} = index{3-0};
4221 }
4222
4223 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
4224   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$dst),
4225         (ins QPR:$lhs, QPR:$rhs, i32imm:$index), NVExtFrm,
4226         IIC_VEXTQ, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
4227         [(set QPR:$dst, (Ty (NEONvext (Ty QPR:$lhs),
4228                                       (Ty QPR:$rhs), imm:$index)))]> {
4229   bits<4> index;
4230   let Inst{11-8} = index{3-0};
4231 }
4232
4233 def VEXTd8  : VEXTd<"vext", "8",  v8i8>;
4234 def VEXTd16 : VEXTd<"vext", "16", v4i16>;
4235 def VEXTd32 : VEXTd<"vext", "32", v2i32>;
4236 def VEXTdf  : VEXTd<"vext", "32", v2f32>;
4237
4238 def VEXTq8  : VEXTq<"vext", "8",  v16i8>;
4239 def VEXTq16 : VEXTq<"vext", "16", v8i16>;
4240 def VEXTq32 : VEXTq<"vext", "32", v4i32>;
4241 def VEXTqf  : VEXTq<"vext", "32", v4f32>;
4242
4243 //   VTRN     : Vector Transpose
4244
4245 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
4246 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
4247 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
4248
4249 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
4250 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
4251 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
4252
4253 //   VUZP     : Vector Unzip (Deinterleave)
4254
4255 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
4256 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
4257 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
4258
4259 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
4260 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
4261 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
4262
4263 //   VZIP     : Vector Zip (Interleave)
4264
4265 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
4266 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
4267 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
4268
4269 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
4270 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
4271 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
4272
4273 // Vector Table Lookup and Table Extension.
4274
4275 //   VTBL     : Vector Table Lookup
4276 def  VTBL1
4277   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
4278         (ins DPR:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
4279         "vtbl", "8", "$Vd, \\{$Vn\\}, $Vm", "",
4280         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 DPR:$Vn, DPR:$Vm)))]>;
4281 let hasExtraSrcRegAllocReq = 1 in {
4282 def  VTBL2
4283   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
4284         (ins DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTB2,
4285         "vtbl", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "", []>;
4286 def  VTBL3
4287   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
4288         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm), NVTBLFrm, IIC_VTB3,
4289         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm", "", []>;
4290 def  VTBL4
4291   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
4292         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm),
4293         NVTBLFrm, IIC_VTB4,
4294         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm", "", []>;
4295 } // hasExtraSrcRegAllocReq = 1
4296
4297 def  VTBL2Pseudo
4298   : PseudoNeonI<(outs DPR:$dst), (ins QPR:$tbl, DPR:$src), IIC_VTB2, "", []>;
4299 def  VTBL3Pseudo
4300   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
4301 def  VTBL4Pseudo
4302   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
4303
4304 //   VTBX     : Vector Table Extension
4305 def  VTBX1
4306   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
4307         (ins DPR:$orig, DPR:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
4308         "vtbx", "8", "$Vd, \\{$Vn\\}, $Vm", "$orig = $Vd",
4309         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
4310                                DPR:$orig, DPR:$Vn, DPR:$Vm)))]>;
4311 let hasExtraSrcRegAllocReq = 1 in {
4312 def  VTBX2
4313   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
4314         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
4315         "vtbx", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "$orig = $Vd", []>;
4316 def  VTBX3
4317   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
4318         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm),
4319         NVTBLFrm, IIC_VTBX3,
4320         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm",
4321         "$orig = $Vd", []>;
4322 def  VTBX4
4323   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd), (ins DPR:$orig, DPR:$Vn,
4324         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
4325         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm",
4326         "$orig = $Vd", []>;
4327 } // hasExtraSrcRegAllocReq = 1
4328
4329 def  VTBX2Pseudo
4330   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QPR:$tbl, DPR:$src),
4331                 IIC_VTBX2, "$orig = $dst", []>;
4332 def  VTBX3Pseudo
4333   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4334                 IIC_VTBX3, "$orig = $dst", []>;
4335 def  VTBX4Pseudo
4336   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
4337                 IIC_VTBX4, "$orig = $dst", []>;
4338
4339 //===----------------------------------------------------------------------===//
4340 // NEON instructions for single-precision FP math
4341 //===----------------------------------------------------------------------===//
4342
4343 class N2VSPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
4344   : NEONFPPat<(ResTy (OpNode SPR:$a)),
4345               (EXTRACT_SUBREG (OpTy (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)),
4346                                                        SPR:$a, ssub_0))),
4347                               ssub_0)>;
4348
4349 class N3VSPat<SDNode OpNode, NeonI Inst>
4350   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
4351               (EXTRACT_SUBREG (v2f32
4352                                  (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4353                                                       SPR:$a, ssub_0),
4354                                        (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4355                                                       SPR:$b, ssub_0))),
4356                               ssub_0)>;
4357
4358 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
4359   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
4360               (EXTRACT_SUBREG (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4361                                                    SPR:$acc, ssub_0),
4362                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4363                                                    SPR:$a, ssub_0),
4364                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
4365                                                    SPR:$b, ssub_0)),
4366                               ssub_0)>;
4367
4368 // These need separate instructions because they must use DPR_VFP2 register
4369 // class which have SPR sub-registers.
4370
4371 // Vector Add Operations used for single-precision FP
4372 let neverHasSideEffects = 1 in
4373 def VADDfd_sfp : N3VS<0,0,0b00,0b1101,0, "vadd", "f32", v2f32, v2f32, fadd, 1>;
4374 def : N3VSPat<fadd, VADDfd_sfp>;
4375
4376 // Vector Sub Operations used for single-precision FP
4377 let neverHasSideEffects = 1 in
4378 def VSUBfd_sfp : N3VS<0,0,0b10,0b1101,0, "vsub", "f32", v2f32, v2f32, fsub, 0>;
4379 def : N3VSPat<fsub, VSUBfd_sfp>;
4380
4381 // Vector Multiply Operations used for single-precision FP
4382 let neverHasSideEffects = 1 in
4383 def VMULfd_sfp : N3VS<1,0,0b00,0b1101,1, "vmul", "f32", v2f32, v2f32, fmul, 1>;
4384 def : N3VSPat<fmul, VMULfd_sfp>;
4385
4386 // Vector Multiply-Accumulate/Subtract used for single-precision FP
4387 // vml[as].f32 can cause 4-8 cycle stalls in following ASIMD instructions, so
4388 // we want to avoid them for now. e.g., alternating vmla/vadd instructions.
4389
4390 //let neverHasSideEffects = 1 in
4391 //def VMLAfd_sfp : N3VSMulOp<0,0,0b00,0b1101,1, IIC_VMACD, "vmla", "f32",
4392 //                           v2f32, fmul, fadd>;
4393 //def : N3VSMulOpPat<fmul, fadd, VMLAfd_sfp>;
4394
4395 //let neverHasSideEffects = 1 in
4396 //def VMLSfd_sfp : N3VSMulOp<0,0,0b10,0b1101,1, IIC_VMACD, "vmls", "f32",
4397 //                           v2f32, fmul, fsub>;
4398 //def : N3VSMulOpPat<fmul, fsub, VMLSfd_sfp>;
4399
4400 // Vector Absolute used for single-precision FP
4401 let neverHasSideEffects = 1 in
4402 def  VABSfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01110, 0, 0,
4403                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
4404                       "vabs", "f32", "$dst, $src", "", []>;
4405 def : N2VSPat<fabs, f32, v2f32, VABSfd_sfp>;
4406
4407 // Vector Negate used for single-precision FP
4408 let neverHasSideEffects = 1 in
4409 def  VNEGfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
4410                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
4411                       "vneg", "f32", "$dst, $src", "", []>;
4412 def : N2VSPat<fneg, f32, v2f32, VNEGfd_sfp>;
4413
4414 // Vector Maximum used for single-precision FP
4415 let neverHasSideEffects = 1 in
4416 def VMAXfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
4417                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
4418                      "vmax", "f32", "$dst, $src1, $src2", "", []>;
4419 def : N3VSPat<NEONfmax, VMAXfd_sfp>;
4420
4421 // Vector Minimum used for single-precision FP
4422 let neverHasSideEffects = 1 in
4423 def VMINfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
4424                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
4425                      "vmin", "f32", "$dst, $src1, $src2", "", []>;
4426 def : N3VSPat<NEONfmin, VMINfd_sfp>;
4427
4428 // Vector Convert between single-precision FP and integer
4429 let neverHasSideEffects = 1 in
4430 def  VCVTf2sd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4431                          v2i32, v2f32, fp_to_sint>;
4432 def : N2VSPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
4433
4434 let neverHasSideEffects = 1 in
4435 def  VCVTf2ud_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4436                          v2i32, v2f32, fp_to_uint>;
4437 def : N2VSPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
4438
4439 let neverHasSideEffects = 1 in
4440 def  VCVTs2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4441                          v2f32, v2i32, sint_to_fp>;
4442 def : N2VSPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
4443
4444 let neverHasSideEffects = 1 in
4445 def  VCVTu2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4446                          v2f32, v2i32, uint_to_fp>;
4447 def : N2VSPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
4448
4449 //===----------------------------------------------------------------------===//
4450 // Non-Instruction Patterns
4451 //===----------------------------------------------------------------------===//
4452
4453 // bit_convert
4454 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
4455 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
4456 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
4457 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
4458 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
4459 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
4460 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
4461 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
4462 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
4463 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
4464 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
4465 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
4466 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
4467 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
4468 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
4469 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
4470 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
4471 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
4472 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
4473 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
4474 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
4475 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
4476 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
4477 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
4478 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
4479 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
4480 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
4481 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
4482 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
4483 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
4484
4485 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
4486 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
4487 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
4488 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
4489 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
4490 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
4491 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
4492 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
4493 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
4494 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
4495 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
4496 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
4497 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
4498 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
4499 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
4500 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
4501 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
4502 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
4503 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
4504 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
4505 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
4506 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
4507 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
4508 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
4509 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
4510 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
4511 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
4512 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
4513 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
4514 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;