lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  64
  65 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  66
  67 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  68                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  69
  70 // Node definitions.
  71 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  72 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  73
  74 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  75                               [SDNPHasChain, SDNPOutFlag]>;
  76 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  77                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  78
  79 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  80                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  81                                SDNPVariadic]>;
  82 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  83                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  84                                SDNPVariadic]>;
  85 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  86                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  87                                SDNPVariadic]>;
  88
  89 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  90                               [SDNPHasChain, SDNPOptInFlag]>;
  91
  92 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  93                               [SDNPInFlag]>;
  94 def ARMcneg          : SDNode<"ARMISD::CNEG", SDT_ARMCMov,
  95                               [SDNPInFlag]>;
  96
  97 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
  98                               [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
  99
 100 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 101                               [SDNPHasChain]>;
 102 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 103                               [SDNPHasChain]>;
 104
 105 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 106                               [SDNPHasChain]>;
 107
 108 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 109                               [SDNPOutFlag]>;
 110
 111 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 112                               [SDNPOutFlag, SDNPCommutative]>;
 113
 114 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 115
 116 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
 117 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
 118 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInFlag ]>;
 119
 120 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 121 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 122                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 123 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 124                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 125 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 126                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 127
 128
 129 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 130                                [SDNPHasChain]>;
 131 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 132                                [SDNPHasChain]>;
 133 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDTPrefetch,
 134                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 135
 136 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 137
 138 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 139                         [SDNPHasChain,  SDNPOptInFlag, SDNPVariadic]>;
 140
 141
 142 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 143
 144 //===----------------------------------------------------------------------===//
 145 // ARM Instruction Predicate Definitions.
 146 //
 147 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">, AssemblerPredicate;
 148 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 149 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 150 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">, AssemblerPredicate;
 151 def HasV6            : Predicate<"Subtarget->hasV6Ops()">, AssemblerPredicate;
 152 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">, AssemblerPredicate;
 153 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 154 def HasV7            : Predicate<"Subtarget->hasV7Ops()">, AssemblerPredicate;
 155 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 156 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">, AssemblerPredicate;
 157 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">, AssemblerPredicate;
 158 def HasNEON          : Predicate<"Subtarget->hasNEON()">, AssemblerPredicate;
 159 def HasDivide        : Predicate<"Subtarget->hasDivide()">, AssemblerPredicate;
 160 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 161                                  AssemblerPredicate;
 162 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 163                                  AssemblerPredicate;
 164 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 165                                  AssemblerPredicate;
 166 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 167 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 168 def IsThumb          : Predicate<"Subtarget->isThumb()">, AssemblerPredicate;
 169 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 170 def IsThumb2         : Predicate<"Subtarget->isThumb2()">, AssemblerPredicate;
 171 def IsARM            : Predicate<"!Subtarget->isThumb()">, AssemblerPredicate;
 172 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 173 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 174
 175 // FIXME: Eventually this will be just "hasV6T2Ops".
 176 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 177 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 178 def UseVMLx          : Predicate<"Subtarget->useVMLx()">;
 179
 180 //===----------------------------------------------------------------------===//
 181 // ARM Flag Definitions.
 182
 183 class RegConstraint<string C> {
 184   string Constraints = C;
 185 }
 186
 187 //===----------------------------------------------------------------------===//
 188 //  ARM specific transformation functions and pattern fragments.
 189 //
 190
 191 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 192 // so_imm_neg def below.
 193 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 194   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 195 }]>;
 196
 197 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 198 // so_imm_not def below.
 199 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 200   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 201 }]>;
 202
 203 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 204 def imm1_15 : PatLeaf<(i32 imm), [{
 205   return (int32_t)N->getZExtValue() >= 1 && (int32_t)N->getZExtValue() < 16;
 206 }]>;
 207
 208 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 209 def imm16_31 : PatLeaf<(i32 imm), [{
 210   return (int32_t)N->getZExtValue() >= 16 && (int32_t)N->getZExtValue() < 32;
 211 }]>;
 212
 213 def so_imm_neg :
 214   PatLeaf<(imm), [{
 215     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 216   }], so_imm_neg_XFORM>;
 217
 218 def so_imm_not :
 219   PatLeaf<(imm), [{
 220     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 221   }], so_imm_not_XFORM>;
 222
 223 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 224 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 225   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 226 }]>;
 227
 228 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 229 /// e.g., 0xf000ffff
 230 def bf_inv_mask_imm : Operand<i32>,
 231                       PatLeaf<(imm), [{
 232   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 233 }] > {
 234   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 235   let PrintMethod = "printBitfieldInvMaskImmOperand";
 236 }
 237
 238 /// Split a 32-bit immediate into two 16 bit parts.
 239 def hi16 : SDNodeXForm<imm, [{
 240   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 241 }]>;
 242
 243 def lo16AllZero : PatLeaf<(i32 imm), [{
 244   // Returns true if all low 16-bits are 0.
 245   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 246 }], hi16>;
 247
 248 /// imm0_65535 predicate - True if the 32-bit immediate is in the range
 249 /// [0.65535].
 250 def imm0_65535 : PatLeaf<(i32 imm), [{
 251   return (uint32_t)N->getZExtValue() < 65536;
 252 }]>;
 253
 254 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 255 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 256
 257 /// adde and sube predicates - True based on whether the carry flag output
 258 /// will be needed or not.
 259 def adde_dead_carry :
 260   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 261   [{return !N->hasAnyUseOfValue(1);}]>;
 262 def sube_dead_carry :
 263   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 264   [{return !N->hasAnyUseOfValue(1);}]>;
 265 def adde_live_carry :
 266   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 267   [{return N->hasAnyUseOfValue(1);}]>;
 268 def sube_live_carry :
 269   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 270   [{return N->hasAnyUseOfValue(1);}]>;
 271
 272 // An 'and' node with a single use.
 273 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 274   return N->hasOneUse();
 275 }]>;
 276
 277 // An 'xor' node with a single use.
 278 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 279   return N->hasOneUse();
 280 }]>;
 281
 282 //===----------------------------------------------------------------------===//
 283 // Operand Definitions.
 284 //
 285
 286 // Branch target.
 287 def brtarget : Operand<OtherVT> {
 288   let EncoderMethod = "getBranchTargetOpValue";
 289 }
 290
 291 // Call target.
 292 def bltarget : Operand<i32> {
 293   // Encoded the same as branch targets.
 294   let EncoderMethod = "getBranchTargetOpValue";
 295 }
 296
 297 // A list of registers separated by comma. Used by load/store multiple.
 298 def RegListAsmOperand : AsmOperandClass {
 299   let Name = "RegList";
 300   let SuperClasses = [];
 301 }
 302
 303 def DPRRegListAsmOperand : AsmOperandClass {
 304   let Name = "DPRRegList";
 305   let SuperClasses = [];
 306 }
 307
 308 def SPRRegListAsmOperand : AsmOperandClass {
 309   let Name = "SPRRegList";
 310   let SuperClasses = [];
 311 }
 312
 313 def reglist : Operand<i32> {
 314   let EncoderMethod = "getRegisterListOpValue";
 315   let ParserMatchClass = RegListAsmOperand;
 316   let PrintMethod = "printRegisterList";
 317 }
 318
 319 def dpr_reglist : Operand<i32> {
 320   let EncoderMethod = "getRegisterListOpValue";
 321   let ParserMatchClass = DPRRegListAsmOperand;
 322   let PrintMethod = "printRegisterList";
 323 }
 324
 325 def spr_reglist : Operand<i32> {
 326   let EncoderMethod = "getRegisterListOpValue";
 327   let ParserMatchClass = SPRRegListAsmOperand;
 328   let PrintMethod = "printRegisterList";
 329 }
 330
 331 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 332 def cpinst_operand : Operand<i32> {
 333   let PrintMethod = "printCPInstOperand";
 334 }
 335
 336 def jtblock_operand : Operand<i32> {
 337   let PrintMethod = "printJTBlockOperand";
 338 }
 339 def jt2block_operand : Operand<i32> {
 340   let PrintMethod = "printJT2BlockOperand";
 341 }
 342
 343 // Local PC labels.
 344 def pclabel : Operand<i32> {
 345   let PrintMethod = "printPCLabel";
 346 }
 347
 348 def neon_vcvt_imm32 : Operand<i32> {
 349   let EncoderMethod = "getNEONVcvtImm32OpValue";
 350 }
 351
 352 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 353 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 354     int32_t v = (int32_t)N->getZExtValue();
 355     return v == 8 || v == 16 || v == 24; }]> {
 356   let EncoderMethod = "getRotImmOpValue";
 357 }
 358
 359 // shift_imm: An integer that encodes a shift amount and the type of shift
 360 // (currently either asr or lsl) using the same encoding used for the
 361 // immediates in so_reg operands.
 362 def shift_imm : Operand<i32> {
 363   let PrintMethod = "printShiftImmOperand";
 364 }
 365
 366 // shifter_operand operands: so_reg and so_imm.
 367 def so_reg : Operand<i32>,    // reg reg imm
 368              ComplexPattern<i32, 3, "SelectShifterOperandReg",
 369                             [shl,srl,sra,rotr]> {
 370   let EncoderMethod = "getSORegOpValue";
 371   let PrintMethod = "printSORegOperand";
 372   let MIOperandInfo = (ops GPR, GPR, i32imm);
 373 }
 374 def shift_so_reg : Operand<i32>,    // reg reg imm
 375                    ComplexPattern<i32, 3, "SelectShiftShifterOperandReg",
 376                                   [shl,srl,sra,rotr]> {
 377   let EncoderMethod = "getSORegOpValue";
 378   let PrintMethod = "printSORegOperand";
 379   let MIOperandInfo = (ops GPR, GPR, i32imm);
 380 }
 381
 382 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 383 // 8-bit immediate rotated by an arbitrary number of bits.  so_imm values are
 384 // represented in the imm field in the same 12-bit form that they are encoded
 385 // into so_imm instructions: the 8-bit immediate is the least significant bits
 386 // [bits 0-7], the 4-bit shift amount is the next 4 bits [bits 8-11].
 387 def so_imm : Operand<i32>, PatLeaf<(imm), [{ return Pred_so_imm(N); }]> {
 388   let EncoderMethod = "getSOImmOpValue";
 389   let PrintMethod = "printSOImmOperand";
 390 }
 391
 392 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 393 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 394 // get the first/second pieces.
 395 def so_imm2part : PatLeaf<(imm), [{
 396       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 397 }]>;
 398
 399 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 400 ///
 401 def arm_i32imm : PatLeaf<(imm), [{
 402   if (Subtarget->hasV6T2Ops())
 403     return true;
 404   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 405 }]>;
 406
 407 def so_imm2part_1 : SDNodeXForm<imm, [{
 408   unsigned V = ARM_AM::getSOImmTwoPartFirst((unsigned)N->getZExtValue());
 409   return CurDAG->getTargetConstant(V, MVT::i32);
 410 }]>;
 411
 412 def so_imm2part_2 : SDNodeXForm<imm, [{
 413   unsigned V = ARM_AM::getSOImmTwoPartSecond((unsigned)N->getZExtValue());
 414   return CurDAG->getTargetConstant(V, MVT::i32);
 415 }]>;
 416
 417 def so_neg_imm2part : Operand<i32>, PatLeaf<(imm), [{
 418       return ARM_AM::isSOImmTwoPartVal(-(int)N->getZExtValue());
 419     }]> {
 420   let PrintMethod = "printSOImm2PartOperand";
 421 }
 422
 423 def so_neg_imm2part_1 : SDNodeXForm<imm, [{
 424   unsigned V = ARM_AM::getSOImmTwoPartFirst(-(int)N->getZExtValue());
 425   return CurDAG->getTargetConstant(V, MVT::i32);
 426 }]>;
 427
 428 def so_neg_imm2part_2 : SDNodeXForm<imm, [{
 429   unsigned V = ARM_AM::getSOImmTwoPartSecond(-(int)N->getZExtValue());
 430   return CurDAG->getTargetConstant(V, MVT::i32);
 431 }]>;
 432
 433 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 434 def imm0_31 : Operand<i32>, PatLeaf<(imm), [{
 435   return (int32_t)N->getZExtValue() < 32;
 436 }]>;
 437
 438 /// imm0_31_m1 - Matches and prints like imm0_31, but encodes as 'value - 1'.
 439 def imm0_31_m1 : Operand<i32>, PatLeaf<(imm), [{
 440   return (int32_t)N->getZExtValue() < 32;
 441 }]> {
 442   let EncoderMethod = "getImmMinusOneOpValue";
 443 }
 444
 445 // For movt/movw - sets the MC Encoder method.
 446 // The imm is split into imm{15-12}, imm{11-0}
 447 //
 448 def movt_imm : Operand<i32> {
 449   let EncoderMethod = "getMovtImmOpValue";
 450 }
 451
 452 // Define ARM specific addressing modes.
 453
 454
 455 // addrmode_imm12 := reg +/- imm12
 456 //
 457 def addrmode_imm12 : Operand<i32>,
 458                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 459   // 12-bit immediate operand. Note that instructions using this encode
 460   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 461   // immediate values are as normal.
 462
 463   let EncoderMethod = "getAddrModeImm12OpValue";
 464   let PrintMethod = "printAddrModeImm12Operand";
 465   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 466 }
 467 // ldst_so_reg := reg +/- reg shop imm
 468 //
 469 def ldst_so_reg : Operand<i32>,
 470                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 471   let EncoderMethod = "getLdStSORegOpValue";
 472   // FIXME: Simplify the printer
 473   let PrintMethod = "printAddrMode2Operand";
 474   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 475 }
 476
 477 // addrmode2 := reg +/- imm12
 478 //           := reg +/- reg shop imm
 479 //
 480 def addrmode2 : Operand<i32>,
 481                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 482   string EncoderMethod = "getAddrMode2OpValue";
 483   let PrintMethod = "printAddrMode2Operand";
 484   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 485 }
 486
 487 def am2offset : Operand<i32>,
 488                 ComplexPattern<i32, 2, "SelectAddrMode2Offset",
 489                 [], [SDNPWantRoot]> {
 490   string EncoderMethod = "getAddrMode2OffsetOpValue";
 491   let PrintMethod = "printAddrMode2OffsetOperand";
 492   let MIOperandInfo = (ops GPR, i32imm);
 493 }
 494
 495 // addrmode3 := reg +/- reg
 496 // addrmode3 := reg +/- imm8
 497 //
 498 def addrmode3 : Operand<i32>,
 499                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 500   let EncoderMethod = "getAddrMode3OpValue";
 501   let PrintMethod = "printAddrMode3Operand";
 502   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 503 }
 504
 505 def am3offset : Operand<i32>,
 506                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 507                                [], [SDNPWantRoot]> {
 508   let EncoderMethod = "getAddrMode3OffsetOpValue";
 509   let PrintMethod = "printAddrMode3OffsetOperand";
 510   let MIOperandInfo = (ops GPR, i32imm);
 511 }
 512
 513 // ldstm_mode := {ia, ib, da, db}
 514 //
 515 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 516   let EncoderMethod = "getLdStmModeOpValue";
 517   let PrintMethod = "printLdStmModeOperand";
 518 }
 519
 520 def MemMode5AsmOperand : AsmOperandClass {
 521   let Name = "MemMode5";
 522   let SuperClasses = [];
 523 }
 524
 525 // addrmode5 := reg +/- imm8*4
 526 //
 527 def addrmode5 : Operand<i32>,
 528                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 529   let PrintMethod = "printAddrMode5Operand";
 530   let MIOperandInfo = (ops GPR:$base, i32imm);
 531   let ParserMatchClass = MemMode5AsmOperand;
 532   let EncoderMethod = "getAddrMode5OpValue";
 533 }
 534
 535 // addrmode6 := reg with optional writeback
 536 //
 537 def addrmode6 : Operand<i32>,
 538                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 539   let PrintMethod = "printAddrMode6Operand";
 540   let MIOperandInfo = (ops GPR:$addr, i32imm);
 541   let EncoderMethod = "getAddrMode6AddressOpValue";
 542 }
 543
 544 def am6offset : Operand<i32> {
 545   let PrintMethod = "printAddrMode6OffsetOperand";
 546   let MIOperandInfo = (ops GPR);
 547   let EncoderMethod = "getAddrMode6OffsetOpValue";
 548 }
 549
 550 // addrmodepc := pc + reg
 551 //
 552 def addrmodepc : Operand<i32>,
 553                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 554   let PrintMethod = "printAddrModePCOperand";
 555   let MIOperandInfo = (ops GPR, i32imm);
 556 }
 557
 558 def nohash_imm : Operand<i32> {
 559   let PrintMethod = "printNoHashImmediate";
 560 }
 561
 562 //===----------------------------------------------------------------------===//
 563
 564 include "ARMInstrFormats.td"
 565
 566 //===----------------------------------------------------------------------===//
 567 // Multiclass helpers...
 568 //
 569
 570 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 571 /// binop that produces a value.
 572 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 573                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 574                         PatFrag opnode, bit Commutable = 0> {
 575   // The register-immediate version is re-materializable. This is useful
 576   // in particular for taking the address of a local.
 577   let isReMaterializable = 1 in {
 578   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 579                iii, opc, "\t$Rd, $Rn, $imm",
 580                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 581     bits<4> Rd;
 582     bits<4> Rn;
 583     bits<12> imm;
 584     let Inst{25} = 1;
 585     let Inst{19-16} = Rn;
 586     let Inst{15-12} = Rd;
 587     let Inst{11-0} = imm;
 588   }
 589   }
 590   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 591                iir, opc, "\t$Rd, $Rn, $Rm",
 592                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 593     bits<4> Rd;
 594     bits<4> Rn;
 595     bits<4> Rm;
 596     let Inst{25} = 0;
 597     let isCommutable = Commutable;
 598     let Inst{19-16} = Rn;
 599     let Inst{15-12} = Rd;
 600     let Inst{11-4} = 0b00000000;
 601     let Inst{3-0} = Rm;
 602   }
 603   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 604                iis, opc, "\t$Rd, $Rn, $shift",
 605                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 606     bits<4> Rd;
 607     bits<4> Rn;
 608     bits<12> shift;
 609     let Inst{25} = 0;
 610     let Inst{19-16} = Rn;
 611     let Inst{15-12} = Rd;
 612     let Inst{11-0} = shift;
 613   }
 614 }
 615
 616 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 617 /// instruction modifies the CPSR register.
 618 let Defs = [CPSR] in {
 619 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 620                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 621                          PatFrag opnode, bit Commutable = 0> {
 622   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 623                iii, opc, "\t$Rd, $Rn, $imm",
 624                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 625     bits<4> Rd;
 626     bits<4> Rn;
 627     bits<12> imm;
 628     let Inst{25} = 1;
 629     let Inst{20} = 1;
 630     let Inst{19-16} = Rn;
 631     let Inst{15-12} = Rd;
 632     let Inst{11-0} = imm;
 633   }
 634   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 635                iir, opc, "\t$Rd, $Rn, $Rm",
 636                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 637     bits<4> Rd;
 638     bits<4> Rn;
 639     bits<4> Rm;
 640     let isCommutable = Commutable;
 641     let Inst{25} = 0;
 642     let Inst{20} = 1;
 643     let Inst{19-16} = Rn;
 644     let Inst{15-12} = Rd;
 645     let Inst{11-4} = 0b00000000;
 646     let Inst{3-0} = Rm;
 647   }
 648   def rs : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 649                iis, opc, "\t$Rd, $Rn, $shift",
 650                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 651     bits<4> Rd;
 652     bits<4> Rn;
 653     bits<12> shift;
 654     let Inst{25} = 0;
 655     let Inst{20} = 1;
 656     let Inst{19-16} = Rn;
 657     let Inst{15-12} = Rd;
 658     let Inst{11-0} = shift;
 659   }
 660 }
 661 }
 662
 663 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 664 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 665 /// a explicit result, only implicitly set CPSR.
 666 let isCompare = 1, Defs = [CPSR] in {
 667 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 668                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 669                        PatFrag opnode, bit Commutable = 0> {
 670   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 671                opc, "\t$Rn, $imm",
 672                [(opnode GPR:$Rn, so_imm:$imm)]> {
 673     bits<4> Rn;
 674     bits<12> imm;
 675     let Inst{25} = 1;
 676     let Inst{20} = 1;
 677     let Inst{19-16} = Rn;
 678     let Inst{15-12} = 0b0000;
 679     let Inst{11-0} = imm;
 680   }
 681   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 682                opc, "\t$Rn, $Rm",
 683                [(opnode GPR:$Rn, GPR:$Rm)]> {
 684     bits<4> Rn;
 685     bits<4> Rm;
 686     let isCommutable = Commutable;
 687     let Inst{25} = 0;
 688     let Inst{20} = 1;
 689     let Inst{19-16} = Rn;
 690     let Inst{15-12} = 0b0000;
 691     let Inst{11-4} = 0b00000000;
 692     let Inst{3-0} = Rm;
 693   }
 694   def rs : AI1<opcod, (outs), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm, iis,
 695                opc, "\t$Rn, $shift",
 696                [(opnode GPR:$Rn, so_reg:$shift)]> {
 697     bits<4> Rn;
 698     bits<12> shift;
 699     let Inst{25} = 0;
 700     let Inst{20} = 1;
 701     let Inst{19-16} = Rn;
 702     let Inst{15-12} = 0b0000;
 703     let Inst{11-0} = shift;
 704   }
 705 }
 706 }
 707
 708 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
 709 /// register and one whose operand is a register rotated by 8/16/24.
 710 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 711 multiclass AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 712   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 713                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 714                  [(set GPR:$Rd, (opnode GPR:$Rm))]>,
 715               Requires<[IsARM, HasV6]> {
 716     bits<4> Rd;
 717     bits<4> Rm;
 718     let Inst{19-16} = 0b1111;
 719     let Inst{15-12} = Rd;
 720     let Inst{11-10} = 0b00;
 721     let Inst{3-0}   = Rm;
 722   }
 723   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 724                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 725                  [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
 726               Requires<[IsARM, HasV6]> {
 727     bits<4> Rd;
 728     bits<4> Rm;
 729     bits<2> rot;
 730     let Inst{19-16} = 0b1111;
 731     let Inst{15-12} = Rd;
 732     let Inst{11-10} = rot;
 733     let Inst{3-0}   = Rm;
 734   }
 735 }
 736
 737 multiclass AI_ext_rrot_np<bits<8> opcod, string opc> {
 738   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 739                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 740                  [/* For disassembly only; pattern left blank */]>,
 741               Requires<[IsARM, HasV6]> {
 742     let Inst{19-16} = 0b1111;
 743     let Inst{11-10} = 0b00;
 744   }
 745   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 746                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 747                  [/* For disassembly only; pattern left blank */]>,
 748               Requires<[IsARM, HasV6]> {
 749     bits<2> rot;
 750     let Inst{19-16} = 0b1111;
 751     let Inst{11-10} = rot;
 752   }
 753 }
 754
 755 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
 756 /// register and one whose operand is a register rotated by 8/16/24.
 757 multiclass AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 758   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 759                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 760                   [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 761                Requires<[IsARM, HasV6]> {
 762     bits<4> Rd;
 763     bits<4> Rm;
 764     bits<4> Rn;
 765     let Inst{19-16} = Rn;
 766     let Inst{15-12} = Rd;
 767     let Inst{11-10} = 0b00;
 768     let Inst{9-4}   = 0b000111;
 769     let Inst{3-0}   = Rm;
 770   }
 771   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 772                                              rot_imm:$rot),
 773                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 774                   [(set GPR:$Rd, (opnode GPR:$Rn,
 775                                           (rotr GPR:$Rm, rot_imm:$rot)))]>,
 776                   Requires<[IsARM, HasV6]> {
 777     bits<4> Rd;
 778     bits<4> Rm;
 779     bits<4> Rn;
 780     bits<2> rot;
 781     let Inst{19-16} = Rn;
 782     let Inst{15-12} = Rd;
 783     let Inst{11-10} = rot;
 784     let Inst{9-4}   = 0b000111;
 785     let Inst{3-0}   = Rm;
 786   }
 787 }
 788
 789 // For disassembly only.
 790 multiclass AI_exta_rrot_np<bits<8> opcod, string opc> {
 791   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 792                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 793                   [/* For disassembly only; pattern left blank */]>,
 794                Requires<[IsARM, HasV6]> {
 795     let Inst{11-10} = 0b00;
 796   }
 797   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 798                                              rot_imm:$rot),
 799                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 800                   [/* For disassembly only; pattern left blank */]>,
 801                   Requires<[IsARM, HasV6]> {
 802     bits<4> Rn;
 803     bits<2> rot;
 804     let Inst{19-16} = Rn;
 805     let Inst{11-10} = rot;
 806   }
 807 }
 808
 809 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 810 let Uses = [CPSR] in {
 811 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 812                              bit Commutable = 0> {
 813   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 814                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 815                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 816                Requires<[IsARM]> {
 817     bits<4> Rd;
 818     bits<4> Rn;
 819     bits<12> imm;
 820     let Inst{25} = 1;
 821     let Inst{15-12} = Rd;
 822     let Inst{19-16} = Rn;
 823     let Inst{11-0} = imm;
 824   }
 825   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 826                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
 827                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 828                Requires<[IsARM]> {
 829     bits<4> Rd;
 830     bits<4> Rn;
 831     bits<4> Rm;
 832     let Inst{11-4} = 0b00000000;
 833     let Inst{25} = 0;
 834     let isCommutable = Commutable;
 835     let Inst{3-0} = Rm;
 836     let Inst{15-12} = Rd;
 837     let Inst{19-16} = Rn;
 838   }
 839   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 840                 DPSoRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
 841                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 842                Requires<[IsARM]> {
 843     bits<4> Rd;
 844     bits<4> Rn;
 845     bits<12> shift;
 846     let Inst{25} = 0;
 847     let Inst{11-0} = shift;
 848     let Inst{15-12} = Rd;
 849     let Inst{19-16} = Rn;
 850   }
 851 }
 852 // Carry setting variants
 853 let Defs = [CPSR] in {
 854 multiclass AI1_adde_sube_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 855                              bit Commutable = 0> {
 856   def Sri : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 857                 DPFrm, IIC_iALUi, !strconcat(opc, "\t$Rd, $Rn, $imm"),
 858                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 859                Requires<[IsARM]> {
 860     bits<4> Rd;
 861     bits<4> Rn;
 862     bits<12> imm;
 863     let Inst{15-12} = Rd;
 864     let Inst{19-16} = Rn;
 865     let Inst{11-0} = imm;
 866     let Inst{20} = 1;
 867     let Inst{25} = 1;
 868   }
 869   def Srr : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 870                 DPFrm, IIC_iALUr, !strconcat(opc, "\t$Rd, $Rn, $Rm"),
 871                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 872                Requires<[IsARM]> {
 873     bits<4> Rd;
 874     bits<4> Rn;
 875     bits<4> Rm;
 876     let Inst{11-4} = 0b00000000;
 877     let isCommutable = Commutable;
 878     let Inst{3-0} = Rm;
 879     let Inst{15-12} = Rd;
 880     let Inst{19-16} = Rn;
 881     let Inst{20} = 1;
 882     let Inst{25} = 0;
 883   }
 884   def Srs : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 885                 DPSoRegFrm, IIC_iALUsr, !strconcat(opc, "\t$Rd, $Rn, $shift"),
 886                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 887                Requires<[IsARM]> {
 888     bits<4> Rd;
 889     bits<4> Rn;
 890     bits<12> shift;
 891     let Inst{11-0} = shift;
 892     let Inst{15-12} = Rd;
 893     let Inst{19-16} = Rn;
 894     let Inst{20} = 1;
 895     let Inst{25} = 0;
 896   }
 897 }
 898 }
 899 }
 900
 901 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 902 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
 903            InstrItinClass iir, PatFrag opnode> {
 904   // Note: We use the complex addrmode_imm12 rather than just an input
 905   // GPR and a constrained immediate so that we can use this to match
 906   // frame index references and avoid matching constant pool references.
 907   def i12: AIldst1<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
 908                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
 909                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
 910     bits<4>  Rt;
 911     bits<17> addr;
 912     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 913     let Inst{19-16} = addr{16-13};  // Rn
 914     let Inst{15-12} = Rt;
 915     let Inst{11-0}  = addr{11-0};   // imm12
 916   }
 917   def rs : AIldst1<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
 918                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
 919                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
 920     bits<4>  Rt;
 921     bits<17> shift;
 922     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
 923     let Inst{19-16} = shift{16-13}; // Rn
 924     let Inst{15-12} = Rt;
 925     let Inst{11-0}  = shift{11-0};
 926   }
 927 }
 928 }
 929
 930 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
 931            InstrItinClass iir, PatFrag opnode> {
 932   // Note: We use the complex addrmode_imm12 rather than just an input
 933   // GPR and a constrained immediate so that we can use this to match
 934   // frame index references and avoid matching constant pool references.
 935   def i12 : AIldst1<0b010, 0, isByte, (outs),
 936                    (ins GPR:$Rt, addrmode_imm12:$addr),
 937                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
 938                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
 939     bits<4> Rt;
 940     bits<17> addr;
 941     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 942     let Inst{19-16} = addr{16-13};  // Rn
 943     let Inst{15-12} = Rt;
 944     let Inst{11-0}  = addr{11-0};   // imm12
 945   }
 946   def rs : AIldst1<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
 947                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
 948                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
 949     bits<4> Rt;
 950     bits<17> shift;
 951     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
 952     let Inst{19-16} = shift{16-13}; // Rn
 953     let Inst{15-12} = Rt;
 954     let Inst{11-0}  = shift{11-0};
 955   }
 956 }
 957 //===----------------------------------------------------------------------===//
 958 // Instructions
 959 //===----------------------------------------------------------------------===//
 960
 961 //===----------------------------------------------------------------------===//
 962 //  Miscellaneous Instructions.
 963 //
 964
 965 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
 966 /// the function.  The first operand is the ID# for this instruction, the second
 967 /// is the index into the MachineConstantPool that this is, the third is the
 968 /// size in bytes of this constant pool entry.
 969 let neverHasSideEffects = 1, isNotDuplicable = 1 in
 970 def CONSTPOOL_ENTRY :
 971 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
 972                     i32imm:$size), NoItinerary, []>;
 973
 974 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 975 // from removing one half of the matched pairs. That breaks PEI, which assumes
 976 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 977 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 978 def ADJCALLSTACKUP :
 979 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
 980            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
 981
 982 def ADJCALLSTACKDOWN :
 983 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
 984            [(ARMcallseq_start timm:$amt)]>;
 985 }
 986
 987 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
 988              [/* For disassembly only; pattern left blank */]>,
 989           Requires<[IsARM, HasV6T2]> {
 990   let Inst{27-16} = 0b001100100000;
 991   let Inst{15-8} = 0b11110000;
 992   let Inst{7-0} = 0b00000000;
 993 }
 994
 995 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
 996              [/* For disassembly only; pattern left blank */]>,
 997           Requires<[IsARM, HasV6T2]> {
 998   let Inst{27-16} = 0b001100100000;
 999   let Inst{15-8} = 0b11110000;
1000   let Inst{7-0} = 0b00000001;
1001 }
1002
1003 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
1004              [/* For disassembly only; pattern left blank */]>,
1005           Requires<[IsARM, HasV6T2]> {
1006   let Inst{27-16} = 0b001100100000;
1007   let Inst{15-8} = 0b11110000;
1008   let Inst{7-0} = 0b00000010;
1009 }
1010
1011 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
1012              [/* For disassembly only; pattern left blank */]>,
1013           Requires<[IsARM, HasV6T2]> {
1014   let Inst{27-16} = 0b001100100000;
1015   let Inst{15-8} = 0b11110000;
1016   let Inst{7-0} = 0b00000011;
1017 }
1018
1019 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
1020              "\t$dst, $a, $b",
1021              [/* For disassembly only; pattern left blank */]>,
1022           Requires<[IsARM, HasV6]> {
1023   bits<4> Rd;
1024   bits<4> Rn;
1025   bits<4> Rm;
1026   let Inst{3-0} = Rm;
1027   let Inst{15-12} = Rd;
1028   let Inst{19-16} = Rn;
1029   let Inst{27-20} = 0b01101000;
1030   let Inst{7-4} = 0b1011;
1031   let Inst{11-8} = 0b1111;
1032 }
1033
1034 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1035              [/* For disassembly only; pattern left blank */]>,
1036           Requires<[IsARM, HasV6T2]> {
1037   let Inst{27-16} = 0b001100100000;
1038   let Inst{15-8} = 0b11110000;
1039   let Inst{7-0} = 0b00000100;
1040 }
1041
1042 // The i32imm operand $val can be used by a debugger to store more information
1043 // about the breakpoint.
1044 def BKPT : AI<(outs), (ins i32imm:$val), MiscFrm, NoItinerary, "bkpt", "\t$val",
1045               [/* For disassembly only; pattern left blank */]>,
1046            Requires<[IsARM]> {
1047   bits<16> val;
1048   let Inst{3-0} = val{3-0};
1049   let Inst{19-8} = val{15-4};
1050   let Inst{27-20} = 0b00010010;
1051   let Inst{7-4} = 0b0111;
1052 }
1053
1054 // Change Processor State is a system instruction -- for disassembly only.
1055 // The singleton $opt operand contains the following information:
1056 // opt{4-0} = mode from Inst{4-0}
1057 // opt{5} = changemode from Inst{17}
1058 // opt{8-6} = AIF from Inst{8-6}
1059 // opt{10-9} = imod from Inst{19-18} with 0b10 as enable and 0b11 as disable
1060 // FIXME: Integrated assembler will need these split out.
1061 def CPS : AXI<(outs), (ins cps_opt:$opt), MiscFrm, NoItinerary, "cps$opt",
1062               [/* For disassembly only; pattern left blank */]>,
1063           Requires<[IsARM]> {
1064   let Inst{31-28} = 0b1111;
1065   let Inst{27-20} = 0b00010000;
1066   let Inst{16} = 0;
1067   let Inst{5} = 0;
1068 }
1069
1070 // Preload signals the memory system of possible future data/instruction access.
1071 // These are for disassembly only.
1072 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1073
1074   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1075                 !strconcat(opc, "\t$addr"),
1076                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1077     bits<4> Rt;
1078     bits<17> addr;
1079     let Inst{31-26} = 0b111101;
1080     let Inst{25} = 0; // 0 for immediate form
1081     let Inst{24} = data;
1082     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1083     let Inst{22} = read;
1084     let Inst{21-20} = 0b01;
1085     let Inst{19-16} = addr{16-13};  // Rn
1086     let Inst{15-12} = Rt;
1087     let Inst{11-0}  = addr{11-0};   // imm12
1088   }
1089
1090   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1091                !strconcat(opc, "\t$shift"),
1092                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1093     bits<4> Rt;
1094     bits<17> shift;
1095     let Inst{31-26} = 0b111101;
1096     let Inst{25} = 1; // 1 for register form
1097     let Inst{24} = data;
1098     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1099     let Inst{22} = read;
1100     let Inst{21-20} = 0b01;
1101     let Inst{19-16} = shift{16-13}; // Rn
1102     let Inst{11-0}  = shift{11-0};
1103   }
1104 }
1105
1106 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1107 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1108 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1109
1110 def SETEND : AXI<(outs),(ins setend_op:$end), MiscFrm, NoItinerary,
1111                  "setend\t$end",
1112                  [/* For disassembly only; pattern left blank */]>,
1113                Requires<[IsARM]> {
1114   bits<1> end;
1115   let Inst{31-10} = 0b1111000100000001000000;
1116   let Inst{9} = end;
1117   let Inst{8-0} = 0;
1118 }
1119
1120 def DBG : AI<(outs), (ins i32imm:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1121              [/* For disassembly only; pattern left blank */]>,
1122           Requires<[IsARM, HasV7]> {
1123   bits<4> opt;
1124   let Inst{27-4} = 0b001100100000111100001111;
1125   let Inst{3-0} = opt;
1126 }
1127
1128 // A5.4 Permanently UNDEFINED instructions.
1129 let isBarrier = 1, isTerminator = 1 in
1130 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1131                "trap", [(trap)]>,
1132            Requires<[IsARM]> {
1133   let Inst{27-25} = 0b011;
1134   let Inst{24-20} = 0b11111;
1135   let Inst{7-5} = 0b111;
1136   let Inst{4} = 0b1;
1137 }
1138
1139 // Address computation and loads and stores in PIC mode.
1140 let isNotDuplicable = 1 in {
1141 def PICADD : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1142                            IIC_iALUr,
1143                            [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1144
1145 let AddedComplexity = 10 in {
1146 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1147                             IIC_iLoad_r,
1148                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1149
1150 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1151                             IIC_iLoad_bh_r,
1152                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1153
1154 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1155                             IIC_iLoad_bh_r,
1156                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1157
1158 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1159                             IIC_iLoad_bh_r,
1160                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1161
1162 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1163                             IIC_iLoad_bh_r,
1164                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1165 }
1166 let AddedComplexity = 10 in {
1167 def PICSTR  : AXI2stw<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1168                Pseudo, IIC_iStore_r, "",
1169                [(store GPR:$src, addrmodepc:$addr)]>;
1170
1171 def PICSTRH : AXI3sth<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1172            Pseudo, IIC_iStore_bh_r, "",
1173                [(truncstorei16 GPR:$src, addrmodepc:$addr)]>;
1174
1175 def PICSTRB : AXI2stb<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1176            Pseudo, IIC_iStore_bh_r, "",
1177                [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1178 }
1179 } // isNotDuplicable = 1
1180
1181
1182 // LEApcrel - Load a pc-relative address into a register without offending the
1183 // assembler.
1184 let neverHasSideEffects = 1 in {
1185 let isReMaterializable = 1 in
1186 // FIXME: We want one cannonical LEApcrel instruction and to express one or
1187 // both of these as pseudo-instructions that get expanded to it.
1188 def LEApcrel : AXI1<0, (outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1189                     MiscFrm, IIC_iALUi,
1190                     "adr$p\t$Rd, #$label", []>;
1191
1192 } // neverHasSideEffects
1193 def LEApcrelJT : AXI1<0b0100, (outs GPR:$Rd),
1194                            (ins i32imm:$label, nohash_imm:$id, pred:$p),
1195                       MiscFrm, IIC_iALUi,
1196                       "adr$p\t$Rd, #${label}_${id}", []> {
1197   bits<4> p;
1198   bits<4> Rd;
1199   let Inst{31-28} = p;
1200   let Inst{27-25} = 0b001;
1201   let Inst{20} = 0;
1202   let Inst{19-16} = 0b1111;
1203   let Inst{15-12} = Rd;
1204   // FIXME: Add label encoding/fixup
1205 }
1206
1207 //===----------------------------------------------------------------------===//
1208 //  Control Flow Instructions.
1209 //
1210
1211 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1212   // ARMV4T and above
1213   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1214                   "bx", "\tlr", [(ARMretflag)]>,
1215                Requires<[IsARM, HasV4T]> {
1216     let Inst{27-0}  = 0b0001001011111111111100011110;
1217   }
1218
1219   // ARMV4 only
1220   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1221                   "mov", "\tpc, lr", [(ARMretflag)]>,
1222                Requires<[IsARM, NoV4T]> {
1223     let Inst{27-0} = 0b0001101000001111000000001110;
1224   }
1225 }
1226
1227 // Indirect branches
1228 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1229   // ARMV4T and above
1230   def BRIND : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1231                   [(brind GPR:$dst)]>,
1232               Requires<[IsARM, HasV4T]> {
1233     bits<4> dst;
1234     let Inst{31-4} = 0b1110000100101111111111110001;
1235     let Inst{3-0}  = dst;
1236   }
1237
1238   // ARMV4 only
1239   def MOVPCRX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "mov\tpc, $dst",
1240                   [(brind GPR:$dst)]>,
1241               Requires<[IsARM, NoV4T]> {
1242     bits<4> dst;
1243     let Inst{31-4} = 0b1110000110100000111100000000;
1244     let Inst{3-0}   = dst;
1245   }
1246 }
1247
1248 // On non-Darwin platforms R9 is callee-saved.
1249 let isCall = 1,
1250   Defs = [R0,  R1,  R2,  R3,  R12, LR,
1251           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1252           D16, D17, D18, D19, D20, D21, D22, D23,
1253           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
1254   def BL  : ABXI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1255                 IIC_Br, "bl\t$func",
1256                 [(ARMcall tglobaladdr:$func)]>,
1257             Requires<[IsARM, IsNotDarwin]> {
1258     let Inst{31-28} = 0b1110;
1259     bits<24> func;
1260     let Inst{23-0} = func;
1261   }
1262
1263   def BL_pred : ABI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1264                    IIC_Br, "bl", "\t$func",
1265                    [(ARMcall_pred tglobaladdr:$func)]>,
1266                 Requires<[IsARM, IsNotDarwin]> {
1267     bits<24> func;
1268     let Inst{23-0} = func;
1269   }
1270
1271   // ARMv5T and above
1272   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1273                 IIC_Br, "blx\t$func",
1274                 [(ARMcall GPR:$func)]>,
1275             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1276     bits<4> func;
1277     let Inst{27-4} = 0b000100101111111111110011;
1278     let Inst{3-0}   = func;
1279   }
1280
1281   // ARMv4T
1282   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1283   def BX : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1284                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
1285                   [(ARMcall_nolink tGPR:$func)]>,
1286            Requires<[IsARM, HasV4T, IsNotDarwin]> {
1287     bits<4> func;
1288     let Inst{27-4} = 0b000100101111111111110001;
1289     let Inst{3-0}   = func;
1290   }
1291
1292   // ARMv4
1293   def BMOVPCRX : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1294                  IIC_Br, "mov\tlr, pc\n\tmov\tpc, $func",
1295                  [(ARMcall_nolink tGPR:$func)]>,
1296            Requires<[IsARM, NoV4T, IsNotDarwin]> {
1297     bits<4> func;
1298     let Inst{27-4} = 0b000110100000111100000000;
1299     let Inst{3-0}   = func;
1300   }
1301 }
1302
1303 // On Darwin R9 is call-clobbered.
1304 let isCall = 1,
1305   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
1306           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1307           D16, D17, D18, D19, D20, D21, D22, D23,
1308           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
1309   def BLr9  : ABXI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1310                 IIC_Br, "bl\t$func",
1311                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsARM, IsDarwin]> {
1312     let Inst{31-28} = 0b1110;
1313     bits<24> func;
1314     let Inst{23-0} = func;
1315   }
1316
1317   def BLr9_pred : ABI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1318                    IIC_Br, "bl", "\t$func",
1319                    [(ARMcall_pred tglobaladdr:$func)]>,
1320                   Requires<[IsARM, IsDarwin]> {
1321     bits<24> func;
1322     let Inst{23-0} = func;
1323   }
1324
1325   // ARMv5T and above
1326   def BLXr9 : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1327                 IIC_Br, "blx\t$func",
1328                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]> {
1329     bits<4> func;
1330     let Inst{27-4} = 0b000100101111111111110011;
1331     let Inst{3-0}   = func;
1332   }
1333
1334   // ARMv4T
1335   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1336   def BXr9 : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1337                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
1338                   [(ARMcall_nolink tGPR:$func)]>,
1339              Requires<[IsARM, HasV4T, IsDarwin]> {
1340     bits<4> func;
1341     let Inst{27-4} = 0b000100101111111111110001;
1342     let Inst{3-0}   = func;
1343   }
1344
1345   // ARMv4
1346   def BMOVPCRXr9 : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1347                  IIC_Br, "mov\tlr, pc\n\tmov\tpc, $func",
1348                  [(ARMcall_nolink tGPR:$func)]>,
1349            Requires<[IsARM, NoV4T, IsDarwin]> {
1350     bits<4> func;
1351     let Inst{27-4} = 0b000110100000111100000000;
1352     let Inst{3-0}   = func;
1353   }
1354 }
1355
1356 // Tail calls.
1357
1358 // FIXME: These should probably be xformed into the non-TC versions of the
1359 // instructions as part of MC lowering.
1360 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1361   // Darwin versions.
1362   let Defs = [R0, R1, R2, R3, R9, R12,
1363               D0, D1, D2, D3, D4, D5, D6, D7,
1364               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1365               D27, D28, D29, D30, D31, PC],
1366       Uses = [SP] in {
1367     def TCRETURNdi : AInoP<(outs), (ins i32imm:$dst, variable_ops),
1368                        Pseudo, IIC_Br,
1369                        "@TC_RETURN","\t$dst", []>, Requires<[IsDarwin]>;
1370
1371     def TCRETURNri : AInoP<(outs), (ins tcGPR:$dst, variable_ops),
1372                        Pseudo, IIC_Br,
1373                        "@TC_RETURN","\t$dst", []>, Requires<[IsDarwin]>;
1374
1375     def TAILJMPd : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1376                    IIC_Br, "b\t$dst  @ TAILCALL",
1377                    []>, Requires<[IsDarwin]>;
1378
1379     def TAILJMPdt: ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1380                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1381                    []>, Requires<[IsDarwin]>;
1382
1383     def TAILJMPr : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1384                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1385                    []>, Requires<[IsDarwin]> {
1386       bits<4> dst;
1387       let Inst{31-4} = 0b1110000100101111111111110001;
1388       let Inst{3-0}  = dst;
1389     }
1390   }
1391
1392   // Non-Darwin versions (the difference is R9).
1393   let Defs = [R0, R1, R2, R3, R12,
1394               D0, D1, D2, D3, D4, D5, D6, D7,
1395               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1396               D27, D28, D29, D30, D31, PC],
1397       Uses = [SP] in {
1398     def TCRETURNdiND : AInoP<(outs), (ins i32imm:$dst, variable_ops),
1399                        Pseudo, IIC_Br,
1400                        "@TC_RETURN","\t$dst", []>, Requires<[IsNotDarwin]>;
1401
1402     def TCRETURNriND : AInoP<(outs), (ins tcGPR:$dst, variable_ops),
1403                        Pseudo, IIC_Br,
1404                        "@TC_RETURN","\t$dst", []>, Requires<[IsNotDarwin]>;
1405
1406     def TAILJMPdND : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1407                    IIC_Br, "b\t$dst  @ TAILCALL",
1408                    []>, Requires<[IsARM, IsNotDarwin]>;
1409
1410     def TAILJMPdNDt : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1411                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1412                    []>, Requires<[IsThumb, IsNotDarwin]>;
1413
1414     def TAILJMPrND : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1415                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1416                    []>, Requires<[IsNotDarwin]> {
1417       bits<4> dst;
1418       let Inst{31-4} = 0b1110000100101111111111110001;
1419       let Inst{3-0}  = dst;
1420     }
1421   }
1422 }
1423
1424 let isBranch = 1, isTerminator = 1 in {
1425   // B is "predicable" since it can be xformed into a Bcc.
1426   let isBarrier = 1 in {
1427     let isPredicable = 1 in
1428     def B : ABXI<0b1010, (outs), (ins brtarget:$target), IIC_Br,
1429                 "b\t$target", [(br bb:$target)]> {
1430       bits<24> target;
1431       let Inst{31-28} = 0b1110;
1432       let Inst{23-0} = target;
1433     }
1434
1435     let isNotDuplicable = 1, isIndirectBranch = 1,
1436         // FIXME: $imm field is not specified by asm string.  Mark as cgonly.
1437         isCodeGenOnly = 1 in {
1438     def BR_JTr : JTI<(outs), (ins GPR:$target, jtblock_operand:$jt, i32imm:$id),
1439                       IIC_Br, "mov\tpc, $target$jt",
1440                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]> {
1441       let Inst{11-4}  = 0b00000000;
1442       let Inst{15-12} = 0b1111;
1443       let Inst{20}    = 0; // S Bit
1444       let Inst{24-21} = 0b1101;
1445       let Inst{27-25} = 0b000;
1446     }
1447     def BR_JTm : JTI<(outs),
1448                      (ins addrmode2:$target, jtblock_operand:$jt, i32imm:$id),
1449                      IIC_Br, "ldr\tpc, $target$jt",
1450                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1451                        imm:$id)]> {
1452       let Inst{15-12} = 0b1111;
1453       let Inst{20}    = 1; // L bit
1454       let Inst{21}    = 0; // W bit
1455       let Inst{22}    = 0; // B bit
1456       let Inst{24}    = 1; // P bit
1457       let Inst{27-25} = 0b011;
1458     }
1459     def BR_JTadd : PseudoInst<(outs),
1460                    (ins GPR:$target, GPR:$idx, jtblock_operand:$jt, i32imm:$id),
1461                    IIC_Br,
1462                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1463                      imm:$id)]>;
1464     } // isNotDuplicable = 1, isIndirectBranch = 1
1465   } // isBarrier = 1
1466
1467   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1468   // a two-value operand where a dag node expects two operands. :(
1469   def Bcc : ABI<0b1010, (outs), (ins brtarget:$target),
1470                IIC_Br, "b", "\t$target",
1471                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1472     bits<24> target;
1473     let Inst{23-0} = target;
1474   }
1475 }
1476
1477 // Branch and Exchange Jazelle -- for disassembly only
1478 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1479               [/* For disassembly only; pattern left blank */]> {
1480   let Inst{23-20} = 0b0010;
1481   //let Inst{19-8} = 0xfff;
1482   let Inst{7-4} = 0b0010;
1483 }
1484
1485 // Secure Monitor Call is a system instruction -- for disassembly only
1486 def SMC : ABI<0b0001, (outs), (ins i32imm:$opt), NoItinerary, "smc", "\t$opt",
1487               [/* For disassembly only; pattern left blank */]> {
1488   bits<4> opt;
1489   let Inst{23-4} = 0b01100000000000000111;
1490   let Inst{3-0} = opt;
1491 }
1492
1493 // Supervisor Call (Software Interrupt) -- for disassembly only
1494 let isCall = 1 in {
1495 def SVC : ABI<0b1111, (outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc",
1496               [/* For disassembly only; pattern left blank */]> {
1497   bits<24> svc;
1498   let Inst{23-0} = svc;
1499 }
1500 }
1501
1502 // Store Return State is a system instruction -- for disassembly only
1503 let isCodeGenOnly = 1 in {  // FIXME: This should not use submode!
1504 def SRSW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1505                 NoItinerary, "srs${amode}\tsp!, $mode",
1506                 [/* For disassembly only; pattern left blank */]> {
1507   let Inst{31-28} = 0b1111;
1508   let Inst{22-20} = 0b110; // W = 1
1509 }
1510
1511 def SRS  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1512                 NoItinerary, "srs${amode}\tsp, $mode",
1513                 [/* For disassembly only; pattern left blank */]> {
1514   let Inst{31-28} = 0b1111;
1515   let Inst{22-20} = 0b100; // W = 0
1516 }
1517
1518 // Return From Exception is a system instruction -- for disassembly only
1519 def RFEW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1520                 NoItinerary, "rfe${amode}\t$base!",
1521                 [/* For disassembly only; pattern left blank */]> {
1522   let Inst{31-28} = 0b1111;
1523   let Inst{22-20} = 0b011; // W = 1
1524 }
1525
1526 def RFE  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1527                 NoItinerary, "rfe${amode}\t$base",
1528                 [/* For disassembly only; pattern left blank */]> {
1529   let Inst{31-28} = 0b1111;
1530   let Inst{22-20} = 0b001; // W = 0
1531 }
1532 } // isCodeGenOnly = 1
1533
1534 //===----------------------------------------------------------------------===//
1535 //  Load / store Instructions.
1536 //
1537
1538 // Load
1539
1540
1541 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1542                     UnOpFrag<(load node:$Src)>>;
1543 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1544                     UnOpFrag<(zextloadi8 node:$Src)>>;
1545 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1546                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1547 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1548                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1549
1550 // Special LDR for loads from non-pc-relative constpools.
1551 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1552     isReMaterializable = 1 in
1553 def LDRcp : AIldst1<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1554                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
1555                  []> {
1556   bits<4> Rt;
1557   bits<17> addr;
1558   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1559   let Inst{19-16} = 0b1111;
1560   let Inst{15-12} = Rt;
1561   let Inst{11-0}  = addr{11-0};   // imm12
1562 }
1563
1564 // Loads with zero extension
1565 def LDRH  : AI3ld<0b1011, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1566                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
1567                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
1568
1569 // Loads with sign extension
1570 def LDRSH : AI3ld<0b1111, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1571                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
1572                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
1573
1574 def LDRSB : AI3ld<0b1101, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1575                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
1576                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
1577
1578 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1,
1579     isCodeGenOnly = 1 in { // $dst2 doesn't exist in asmstring?
1580 // Load doubleword
1581 def LDRD : AI3ldd<(outs GPR:$dst1, GPR:$dst2), (ins addrmode3:$addr), LdMiscFrm,
1582                  IIC_iLoad_d_r, "ldrd", "\t$dst1, $addr",
1583                  []>, Requires<[IsARM, HasV5TE]>;
1584
1585 // Indexed loads
1586 multiclass AI2_ldridx<bit isByte, string opc, InstrItinClass itin> {
1587   def _PRE  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1588                       (ins addrmode2:$addr), IndexModePre, LdFrm, itin,
1589                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1590     // {17-14}  Rn
1591     // {13}     1 == Rm, 0 == imm12
1592     // {12}     isAdd
1593     // {11-0}   imm12/Rm
1594     bits<18> addr;
1595     let Inst{25} = addr{13};
1596     let Inst{23} = addr{12};
1597     let Inst{19-16} = addr{17-14};
1598     let Inst{11-0} = addr{11-0};
1599   }
1600   def _POST : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1601                       (ins GPR:$Rn, am2offset:$offset),
1602                       IndexModePost, LdFrm, itin,
1603                       opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1604     // {13}     1 == Rm, 0 == imm12
1605     // {12}     isAdd
1606     // {11-0}   imm12/Rm
1607     bits<14> offset;
1608     bits<4> Rn;
1609     let Inst{25} = offset{13};
1610     let Inst{23} = offset{12};
1611     let Inst{19-16} = Rn;
1612     let Inst{11-0} = offset{11-0};
1613   }
1614 }
1615
1616 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_ru>;
1617 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_ru>;
1618
1619 def LDRH_PRE  : AI3ldhpr<(outs GPR:$Rt, GPR:$Rn_wb),
1620                      (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_bh_ru,
1621                      "ldrh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []>;
1622
1623 def LDRH_POST : AI3ldhpo<(outs GPR:$Rt, GPR:$Rn_wb),
1624                   (ins GPR:$Rn,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1625                     "ldrh", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []>;
1626
1627 def LDRSH_PRE : AI3ldshpr<(outs GPR:$Rt, GPR:$Rn_wb),
1628                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_bh_ru,
1629                       "ldrsh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []>;
1630
1631 def LDRSH_POST: AI3ldshpo<(outs GPR:$Rt, GPR:$Rn_wb),
1632                   (ins GPR:$Rn,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1633                    "ldrsh", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []>;
1634
1635 def LDRSB_PRE : AI3ldsbpr<(outs GPR:$Rt, GPR:$Rn_wb),
1636                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_bh_ru,
1637                       "ldrsb", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []>;
1638
1639 def LDRSB_POST: AI3ldsbpo<(outs GPR:$Rt, GPR:$Rn_wb),
1640                     (ins GPR:$Rn,am3offset:$offset), LdMiscFrm, IIC_iLoad_ru,
1641                    "ldrsb", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []>;
1642
1643 // For disassembly only
1644 def LDRD_PRE : AI3lddpr<(outs GPR:$dst1, GPR:$dst2, GPR:$base_wb),
1645                         (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_d_ru,
1646                  "ldrd", "\t$dst1, $dst2, $addr!", "$addr.base = $base_wb", []>,
1647                 Requires<[IsARM, HasV5TE]>;
1648
1649 // For disassembly only
1650 def LDRD_POST : AI3lddpo<(outs GPR:$dst1, GPR:$dst2, GPR:$base_wb),
1651                    (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_d_ru,
1652             "ldrd", "\t$dst1, $dst2, [$base], $offset", "$base = $base_wb", []>,
1653                 Requires<[IsARM, HasV5TE]>;
1654
1655 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1656
1657 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1658
1659 def LDRT : AI2ldstidx<1, 0, 0, (outs GPR:$dst, GPR:$base_wb),
1660                    (ins GPR:$base, am2offset:$offset), IndexModeNone,
1661                    LdFrm, IIC_iLoad_ru,
1662                    "ldrt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1663   let Inst{21} = 1; // overwrite
1664 }
1665
1666 def LDRBT : AI2ldstidx<1, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1667                   (ins GPR:$base,am2offset:$offset), IndexModeNone,
1668                   LdFrm, IIC_iLoad_bh_ru,
1669                   "ldrbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1670   let Inst{21} = 1; // overwrite
1671 }
1672
1673 def LDRSBT : AI3ldsbpo<(outs GPR:$dst, GPR:$base_wb),
1674                  (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1675                  "ldrsbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1676   let Inst{21} = 1; // overwrite
1677 }
1678
1679 def LDRHT : AI3ldhpo<(outs GPR:$dst, GPR:$base_wb),
1680                  (ins GPR:$base, am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1681                   "ldrht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1682   let Inst{21} = 1; // overwrite
1683 }
1684
1685 def LDRSHT : AI3ldshpo<(outs GPR:$dst, GPR:$base_wb),
1686                  (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1687                  "ldrsht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1688   let Inst{21} = 1; // overwrite
1689 }
1690
1691 // Store
1692
1693 // Stores with truncate
1694 def STRH : AI3sth<(outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
1695                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
1696                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
1697
1698 // Store doubleword
1699 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1,
1700     isCodeGenOnly = 1 in  // $src2 doesn't exist in asm string
1701 def STRD : AI3std<(outs), (ins GPR:$src1, GPR:$src2, addrmode3:$addr),
1702                StMiscFrm, IIC_iStore_d_r,
1703                "strd", "\t$src1, $addr", []>, Requires<[IsARM, HasV5TE]>;
1704
1705 // Indexed stores
1706 def STR_PRE  : AI2ldstidx<0, 0, 1, (outs GPR:$Rn_wb),
1707                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1708                      IndexModePre, StFrm, IIC_iStore_ru,
1709                     "str", "\t$Rt, [$Rn, $offset]!", "$Rn = $Rn_wb",
1710                     [(set GPR:$Rn_wb,
1711                       (pre_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]> {
1712   // {13}     1 == Rm, 0 == imm12
1713   // {12}     isAdd
1714   // {11-0}   imm12/Rm
1715   bits<14> offset;
1716   bits<4> Rn;
1717   let Inst{25} = offset{13};
1718   let Inst{23} = offset{12};
1719   let Inst{19-16} = Rn;
1720   let Inst{11-0} = offset{11-0};
1721 }
1722
1723 def STR_POST : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
1724                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1725                      IndexModePost, StFrm, IIC_iStore_ru,
1726                     "str", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1727                     [(set GPR:$Rn_wb,
1728                       (post_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]> {
1729   // {13}     1 == Rm, 0 == imm12
1730   // {12}     isAdd
1731   // {11-0}   imm12/Rm
1732   bits<14> offset;
1733   bits<4> Rn;
1734   let Inst{25} = offset{13};
1735   let Inst{23} = offset{12};
1736   let Inst{19-16} = Rn;
1737   let Inst{11-0} = offset{11-0};
1738 }
1739
1740 def STRH_PRE : AI3sthpr<(outs GPR:$base_wb),
1741                      (ins GPR:$src, GPR:$base,am3offset:$offset),
1742                      StMiscFrm, IIC_iStore_ru,
1743                      "strh", "\t$src, [$base, $offset]!", "$base = $base_wb",
1744                     [(set GPR:$base_wb,
1745                       (pre_truncsti16 GPR:$src, GPR:$base,am3offset:$offset))]>;
1746
1747 def STRH_POST: AI3sthpo<(outs GPR:$base_wb),
1748                      (ins GPR:$src, GPR:$base,am3offset:$offset),
1749                      StMiscFrm, IIC_iStore_bh_ru,
1750                      "strh", "\t$src, [$base], $offset", "$base = $base_wb",
1751                     [(set GPR:$base_wb, (post_truncsti16 GPR:$src,
1752                                          GPR:$base, am3offset:$offset))]>;
1753
1754 def STRB_PRE : AI2ldstidx<0, 1, 1, (outs GPR:$Rn_wb),
1755                      (ins GPR:$Rt, GPR:$Rn,am2offset:$offset),
1756                      IndexModePre, StFrm, IIC_iStore_bh_ru,
1757                      "strb", "\t$Rt, [$Rn, $offset]!", "$Rn = $Rn_wb",
1758                     [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
1759                                          GPR:$Rn, am2offset:$offset))]> {
1760   // {13}     1 == Rm, 0 == imm12
1761   // {12}     isAdd
1762   // {11-0}   imm12/Rm
1763   bits<14> offset;
1764   bits<4> Rn;
1765   let Inst{25} = offset{13};
1766   let Inst{23} = offset{12};
1767   let Inst{19-16} = Rn;
1768   let Inst{11-0} = offset{11-0};
1769 }
1770
1771 def STRB_POST: AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
1772                      (ins GPR:$Rt, GPR:$Rn,am2offset:$offset),
1773                      IndexModePost, StFrm, IIC_iStore_bh_ru,
1774                      "strb", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1775                     [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
1776                                          GPR:$Rn, am2offset:$offset))]> {
1777   // {13}     1 == Rm, 0 == imm12
1778   // {12}     isAdd
1779   // {11-0}   imm12/Rm
1780   bits<14> offset;
1781   bits<4> Rn;
1782   let Inst{25} = offset{13};
1783   let Inst{23} = offset{12};
1784   let Inst{19-16} = Rn;
1785   let Inst{11-0} = offset{11-0};
1786 }
1787
1788 // For disassembly only
1789 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
1790                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1791                      StMiscFrm, IIC_iStore_d_ru,
1792                      "strd", "\t$src1, $src2, [$base, $offset]!",
1793                      "$base = $base_wb", []>;
1794
1795 // For disassembly only
1796 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
1797                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1798                      StMiscFrm, IIC_iStore_d_ru,
1799                      "strd", "\t$src1, $src2, [$base], $offset",
1800                      "$base = $base_wb", []>;
1801
1802 // STRT, STRBT, and STRHT are for disassembly only.
1803
1804 def STRT : AI2ldstidx<0, 0, 0, (outs GPR:$base_wb),
1805                     (ins GPR:$src, GPR:$base,am2offset:$offset),
1806                     IndexModeNone, StFrm, IIC_iStore_ru,
1807                     "strt", "\t$src, [$base], $offset", "$base = $base_wb",
1808                     [/* For disassembly only; pattern left blank */]> {
1809   let Inst{21} = 1; // overwrite
1810 }
1811
1812 def STRBT : AI2ldstidx<0, 1, 0, (outs GPR:$base_wb),
1813                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1814                      IndexModeNone, StFrm, IIC_iStore_bh_ru,
1815                      "strbt", "\t$src, [$base], $offset", "$base = $base_wb",
1816                      [/* For disassembly only; pattern left blank */]> {
1817   let Inst{21} = 1; // overwrite
1818 }
1819
1820 def STRHT: AI3sthpo<(outs GPR:$base_wb),
1821                     (ins GPR:$src, GPR:$base,am3offset:$offset),
1822                     StMiscFrm, IIC_iStore_bh_ru,
1823                     "strht", "\t$src, [$base], $offset", "$base = $base_wb",
1824                     [/* For disassembly only; pattern left blank */]> {
1825   let Inst{21} = 1; // overwrite
1826 }
1827
1828 //===----------------------------------------------------------------------===//
1829 //  Load / store multiple Instructions.
1830 //
1831
1832 multiclass arm_ldst_mult<string asm, bit L_bit, Format f,
1833                          InstrItinClass itin, InstrItinClass itin_upd> {
1834   def IA :
1835     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1836          IndexModeNone, f, itin,
1837          !strconcat(asm, "ia${p}\t$Rn, $regs"), "", []> {
1838     let Inst{24-23} = 0b01;       // Increment After
1839     let Inst{21}    = 0;          // No writeback
1840     let Inst{20}    = L_bit;
1841   }
1842   def IA_UPD :
1843     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1844          IndexModeUpd, f, itin_upd,
1845          !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1846     let Inst{24-23} = 0b01;       // Increment After
1847     let Inst{21}    = 1;          // Writeback
1848     let Inst{20}    = L_bit;
1849   }
1850   def DA :
1851     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1852          IndexModeNone, f, itin,
1853          !strconcat(asm, "da${p}\t$Rn, $regs"), "", []> {
1854     let Inst{24-23} = 0b00;       // Decrement After
1855     let Inst{21}    = 0;          // No writeback
1856     let Inst{20}    = L_bit;
1857   }
1858   def DA_UPD :
1859     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1860          IndexModeUpd, f, itin_upd,
1861          !strconcat(asm, "da${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1862     let Inst{24-23} = 0b00;       // Decrement After
1863     let Inst{21}    = 1;          // Writeback
1864     let Inst{20}    = L_bit;
1865   }
1866   def DB :
1867     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1868          IndexModeNone, f, itin,
1869          !strconcat(asm, "db${p}\t$Rn, $regs"), "", []> {
1870     let Inst{24-23} = 0b10;       // Decrement Before
1871     let Inst{21}    = 0;          // No writeback
1872     let Inst{20}    = L_bit;
1873   }
1874   def DB_UPD :
1875     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1876          IndexModeUpd, f, itin_upd,
1877          !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1878     let Inst{24-23} = 0b10;       // Decrement Before
1879     let Inst{21}    = 1;          // Writeback
1880     let Inst{20}    = L_bit;
1881   }
1882   def IB :
1883     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1884          IndexModeNone, f, itin,
1885          !strconcat(asm, "ib${p}\t$Rn, $regs"), "", []> {
1886     let Inst{24-23} = 0b11;       // Increment Before
1887     let Inst{21}    = 0;          // No writeback
1888     let Inst{20}    = L_bit;
1889   }
1890   def IB_UPD :
1891     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1892          IndexModeUpd, f, itin_upd,
1893          !strconcat(asm, "ib${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1894     let Inst{24-23} = 0b11;       // Increment Before
1895     let Inst{21}    = 1;          // Writeback
1896     let Inst{20}    = L_bit;
1897   }
1898 }
1899
1900 let neverHasSideEffects = 1 in {
1901
1902 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
1903 defm LDM : arm_ldst_mult<"ldm", 1, LdStMulFrm, IIC_iLoad_m, IIC_iLoad_mu>;
1904
1905 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1906 defm STM : arm_ldst_mult<"stm", 0, LdStMulFrm, IIC_iStore_m, IIC_iStore_mu>;
1907
1908 } // neverHasSideEffects
1909
1910 // Load / Store Multiple Mnemnoic Aliases
1911 def : MnemonicAlias<"ldm", "ldmia">;
1912 def : MnemonicAlias<"stm", "stmia">;
1913
1914 // FIXME: remove when we have a way to marking a MI with these properties.
1915 // FIXME: Should pc be an implicit operand like PICADD, etc?
1916 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
1917     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
1918 def LDMIA_RET : AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
1919                                       reglist:$regs, variable_ops),
1920                      IndexModeUpd, LdStMulFrm, IIC_iLoad_mBr,
1921                      "ldmia${p}\t$Rn!, $regs",
1922                      "$Rn = $wb", []> {
1923   let Inst{24-23} = 0b01;       // Increment After
1924   let Inst{21}    = 1;          // Writeback
1925   let Inst{20}    = 1;          // Load
1926 }
1927
1928 //===----------------------------------------------------------------------===//
1929 //  Move Instructions.
1930 //
1931
1932 let neverHasSideEffects = 1 in
1933 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
1934                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
1935   bits<4> Rd;
1936   bits<4> Rm;
1937
1938   let Inst{11-4} = 0b00000000;
1939   let Inst{25} = 0;
1940   let Inst{3-0} = Rm;
1941   let Inst{15-12} = Rd;
1942 }
1943
1944 // A version for the smaller set of tail call registers.
1945 let neverHasSideEffects = 1 in
1946 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
1947                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
1948   bits<4> Rd;
1949   bits<4> Rm;
1950
1951   let Inst{11-4} = 0b00000000;
1952   let Inst{25} = 0;
1953   let Inst{3-0} = Rm;
1954   let Inst{15-12} = Rd;
1955 }
1956
1957 def MOVs : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg:$src),
1958                 DPSoRegFrm, IIC_iMOVsr,
1959                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg:$src)]>,
1960                 UnaryDP {
1961   bits<4> Rd;
1962   bits<12> src;
1963   let Inst{15-12} = Rd;
1964   let Inst{11-0} = src;
1965   let Inst{25} = 0;
1966 }
1967
1968 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1969 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
1970                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
1971   bits<4> Rd;
1972   bits<12> imm;
1973   let Inst{25} = 1;
1974   let Inst{15-12} = Rd;
1975   let Inst{19-16} = 0b0000;
1976   let Inst{11-0} = imm;
1977 }
1978
1979 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1980 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins movt_imm:$imm),
1981                  DPFrm, IIC_iMOVi,
1982                  "movw", "\t$Rd, $imm",
1983                  [(set GPR:$Rd, imm0_65535:$imm)]>,
1984                  Requires<[IsARM, HasV6T2]>, UnaryDP {
1985   bits<4> Rd;
1986   bits<16> imm;
1987   let Inst{15-12} = Rd;
1988   let Inst{11-0}  = imm{11-0};
1989   let Inst{19-16} = imm{15-12};
1990   let Inst{20} = 0;
1991   let Inst{25} = 1;
1992 }
1993
1994 let Constraints = "$src = $Rd" in
1995 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, movt_imm:$imm),
1996                   DPFrm, IIC_iMOVi,
1997                   "movt", "\t$Rd, $imm",
1998                   [(set GPR:$Rd,
1999                         (or (and GPR:$src, 0xffff),
2000                             lo16AllZero:$imm))]>, UnaryDP,
2001                   Requires<[IsARM, HasV6T2]> {
2002   bits<4> Rd;
2003   bits<16> imm;
2004   let Inst{15-12} = Rd;
2005   let Inst{11-0}  = imm{11-0};
2006   let Inst{19-16} = imm{15-12};
2007   let Inst{20} = 0;
2008   let Inst{25} = 1;
2009 }
2010
2011 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
2012       Requires<[IsARM, HasV6T2]>;
2013
2014 let Uses = [CPSR] in
2015 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
2016                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
2017                     Requires<[IsARM]>;
2018
2019 // These aren't really mov instructions, but we have to define them this way
2020 // due to flag operands.
2021
2022 let Defs = [CPSR] in {
2023 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2024                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
2025                       Requires<[IsARM]>;
2026 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2027                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
2028                       Requires<[IsARM]>;
2029 }
2030
2031 //===----------------------------------------------------------------------===//
2032 //  Extend Instructions.
2033 //
2034
2035 // Sign extenders
2036
2037 defm SXTB  : AI_ext_rrot<0b01101010,
2038                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
2039 defm SXTH  : AI_ext_rrot<0b01101011,
2040                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
2041
2042 defm SXTAB : AI_exta_rrot<0b01101010,
2043                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
2044 defm SXTAH : AI_exta_rrot<0b01101011,
2045                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
2046
2047 // For disassembly only
2048 defm SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
2049
2050 // For disassembly only
2051 defm SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
2052
2053 // Zero extenders
2054
2055 let AddedComplexity = 16 in {
2056 defm UXTB   : AI_ext_rrot<0b01101110,
2057                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
2058 defm UXTH   : AI_ext_rrot<0b01101111,
2059                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
2060 defm UXTB16 : AI_ext_rrot<0b01101100,
2061                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
2062
2063 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
2064 //        The transformation should probably be done as a combiner action
2065 //        instead so we can include a check for masking back in the upper
2066 //        eight bits of the source into the lower eight bits of the result.
2067 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
2068 //               (UXTB16r_rot GPR:$Src, 24)>;
2069 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
2070                (UXTB16r_rot GPR:$Src, 8)>;
2071
2072 defm UXTAB : AI_exta_rrot<0b01101110, "uxtab",
2073                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
2074 defm UXTAH : AI_exta_rrot<0b01101111, "uxtah",
2075                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
2076 }
2077
2078 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
2079 // For disassembly only
2080 defm UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
2081
2082
2083 def SBFX  : I<(outs GPR:$Rd),
2084               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2085                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2086                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2087                Requires<[IsARM, HasV6T2]> {
2088   bits<4> Rd;
2089   bits<4> Rn;
2090   bits<5> lsb;
2091   bits<5> width;
2092   let Inst{27-21} = 0b0111101;
2093   let Inst{6-4}   = 0b101;
2094   let Inst{20-16} = width;
2095   let Inst{15-12} = Rd;
2096   let Inst{11-7}  = lsb;
2097   let Inst{3-0}   = Rn;
2098 }
2099
2100 def UBFX  : I<(outs GPR:$Rd),
2101               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2102                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2103                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2104                Requires<[IsARM, HasV6T2]> {
2105   bits<4> Rd;
2106   bits<4> Rn;
2107   bits<5> lsb;
2108   bits<5> width;
2109   let Inst{27-21} = 0b0111111;
2110   let Inst{6-4}   = 0b101;
2111   let Inst{20-16} = width;
2112   let Inst{15-12} = Rd;
2113   let Inst{11-7}  = lsb;
2114   let Inst{3-0}   = Rn;
2115 }
2116
2117 //===----------------------------------------------------------------------===//
2118 //  Arithmetic Instructions.
2119 //
2120
2121 defm ADD  : AsI1_bin_irs<0b0100, "add",
2122                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2123                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
2124 defm SUB  : AsI1_bin_irs<0b0010, "sub",
2125                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2126                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
2127
2128 // ADD and SUB with 's' bit set.
2129 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
2130                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2131                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
2132 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
2133                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2134                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
2135
2136 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
2137                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>, 1>;
2138 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
2139                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>>;
2140 defm ADCS : AI1_adde_sube_s_irs<0b0101, "adcs",
2141                           BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
2142 defm SBCS : AI1_adde_sube_s_irs<0b0110, "sbcs",
2143                           BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
2144
2145 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2146                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
2147                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
2148   bits<4> Rd;
2149   bits<4> Rn;
2150   bits<12> imm;
2151   let Inst{25} = 1;
2152   let Inst{15-12} = Rd;
2153   let Inst{19-16} = Rn;
2154   let Inst{11-0} = imm;
2155 }
2156
2157 // The reg/reg form is only defined for the disassembler; for codegen it is
2158 // equivalent to SUBrr.
2159 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
2160                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
2161                  [/* For disassembly only; pattern left blank */]> {
2162   bits<4> Rd;
2163   bits<4> Rn;
2164   bits<4> Rm;
2165   let Inst{11-4} = 0b00000000;
2166   let Inst{25} = 0;
2167   let Inst{3-0} = Rm;
2168   let Inst{15-12} = Rd;
2169   let Inst{19-16} = Rn;
2170 }
2171
2172 def RSBrs : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2173                  DPSoRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2174                  [(set GPR:$Rd, (sub so_reg:$shift, GPR:$Rn))]> {
2175   bits<4> Rd;
2176   bits<4> Rn;
2177   bits<12> shift;
2178   let Inst{25} = 0;
2179   let Inst{11-0} = shift;
2180   let Inst{15-12} = Rd;
2181   let Inst{19-16} = Rn;
2182 }
2183
2184 // RSB with 's' bit set.
2185 let Defs = [CPSR] in {
2186 def RSBSri : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2187                  IIC_iALUi, "rsbs", "\t$Rd, $Rn, $imm",
2188                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]> {
2189   bits<4> Rd;
2190   bits<4> Rn;
2191   bits<12> imm;
2192   let Inst{25} = 1;
2193   let Inst{20} = 1;
2194   let Inst{15-12} = Rd;
2195   let Inst{19-16} = Rn;
2196   let Inst{11-0} = imm;
2197 }
2198 def RSBSrs : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2199                  DPSoRegFrm, IIC_iALUsr, "rsbs", "\t$Rd, $Rn, $shift",
2200                  [(set GPR:$Rd, (subc so_reg:$shift, GPR:$Rn))]> {
2201   bits<4> Rd;
2202   bits<4> Rn;
2203   bits<12> shift;
2204   let Inst{25} = 0;
2205   let Inst{20} = 1;
2206   let Inst{11-0} = shift;
2207   let Inst{15-12} = Rd;
2208   let Inst{19-16} = Rn;
2209 }
2210 }
2211
2212 let Uses = [CPSR] in {
2213 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2214                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2215                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2216                  Requires<[IsARM]> {
2217   bits<4> Rd;
2218   bits<4> Rn;
2219   bits<12> imm;
2220   let Inst{25} = 1;
2221   let Inst{15-12} = Rd;
2222   let Inst{19-16} = Rn;
2223   let Inst{11-0} = imm;
2224 }
2225 // The reg/reg form is only defined for the disassembler; for codegen it is
2226 // equivalent to SUBrr.
2227 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2228                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2229                  [/* For disassembly only; pattern left blank */]> {
2230   bits<4> Rd;
2231   bits<4> Rn;
2232   bits<4> Rm;
2233   let Inst{11-4} = 0b00000000;
2234   let Inst{25} = 0;
2235   let Inst{3-0} = Rm;
2236   let Inst{15-12} = Rd;
2237   let Inst{19-16} = Rn;
2238 }
2239 def RSCrs : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2240                  DPSoRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2241                  [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2242                  Requires<[IsARM]> {
2243   bits<4> Rd;
2244   bits<4> Rn;
2245   bits<12> shift;
2246   let Inst{25} = 0;
2247   let Inst{11-0} = shift;
2248   let Inst{15-12} = Rd;
2249   let Inst{19-16} = Rn;
2250 }
2251 }
2252
2253 // FIXME: Allow these to be predicated.
2254 let Defs = [CPSR], Uses = [CPSR] in {
2255 def RSCSri : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2256                   DPFrm, IIC_iALUi, "rscs\t$Rd, $Rn, $imm",
2257                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2258                   Requires<[IsARM]> {
2259   bits<4> Rd;
2260   bits<4> Rn;
2261   bits<12> imm;
2262   let Inst{25} = 1;
2263   let Inst{20} = 1;
2264   let Inst{15-12} = Rd;
2265   let Inst{19-16} = Rn;
2266   let Inst{11-0} = imm;
2267 }
2268 def RSCSrs : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2269                   DPSoRegFrm, IIC_iALUsr, "rscs\t$Rd, $Rn, $shift",
2270                   [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2271                   Requires<[IsARM]> {
2272   bits<4> Rd;
2273   bits<4> Rn;
2274   bits<12> shift;
2275   let Inst{25} = 0;
2276   let Inst{20} = 1;
2277   let Inst{11-0} = shift;
2278   let Inst{15-12} = Rd;
2279   let Inst{19-16} = Rn;
2280 }
2281 }
2282
2283 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2284 // The assume-no-carry-in form uses the negation of the input since add/sub
2285 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2286 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2287 // details.
2288 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2289              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2290 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2291              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2292 // The with-carry-in form matches bitwise not instead of the negation.
2293 // Effectively, the inverse interpretation of the carry flag already accounts
2294 // for part of the negation.
2295 def : ARMPat<(adde   GPR:$src, so_imm_not:$imm),
2296              (SBCri  GPR:$src, so_imm_not:$imm)>;
2297
2298 // Note: These are implemented in C++ code, because they have to generate
2299 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2300 // cannot produce.
2301 // (mul X, 2^n+1) -> (add (X << n), X)
2302 // (mul X, 2^n-1) -> (rsb X, (X << n))
2303
2304 // ARM Arithmetic Instruction -- for disassembly only
2305 // GPR:$dst = GPR:$a op GPR:$b
2306 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2307           list<dag> pattern = [/* For disassembly only; pattern left blank */]>
2308   : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iALUr,
2309        opc, "\t$Rd, $Rn, $Rm", pattern> {
2310   bits<4> Rd;
2311   bits<4> Rn;
2312   bits<4> Rm;
2313   let Inst{27-20} = op27_20;
2314   let Inst{11-4} = op11_4;
2315   let Inst{19-16} = Rn;
2316   let Inst{15-12} = Rd;
2317   let Inst{3-0}   = Rm;
2318 }
2319
2320 // Saturating add/subtract -- for disassembly only
2321
2322 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2323                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rn, GPR:$Rm))]>;
2324 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2325                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rn, GPR:$Rm))]>;
2326 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd">;
2327 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub">;
2328
2329 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2330 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2331 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2332 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2333 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2334 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2335 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2336 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2337 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2338 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2339 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2340 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2341
2342 // Signed/Unsigned add/subtract -- for disassembly only
2343
2344 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2345 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2346 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2347 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2348 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2349 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2350 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2351 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2352 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2353 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2354 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2355 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2356
2357 // Signed/Unsigned halving add/subtract -- for disassembly only
2358
2359 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2360 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2361 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2362 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2363 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2364 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2365 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2366 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2367 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2368 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2369 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2370 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2371
2372 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2373
2374 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2375                 MulFrm /* for convenience */, NoItinerary, "usad8",
2376                 "\t$Rd, $Rn, $Rm", []>,
2377              Requires<[IsARM, HasV6]> {
2378   bits<4> Rd;
2379   bits<4> Rn;
2380   bits<4> Rm;
2381   let Inst{27-20} = 0b01111000;
2382   let Inst{15-12} = 0b1111;
2383   let Inst{7-4} = 0b0001;
2384   let Inst{19-16} = Rd;
2385   let Inst{11-8} = Rm;
2386   let Inst{3-0} = Rn;
2387 }
2388 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2389                 MulFrm /* for convenience */, NoItinerary, "usada8",
2390                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2391              Requires<[IsARM, HasV6]> {
2392   bits<4> Rd;
2393   bits<4> Rn;
2394   bits<4> Rm;
2395   bits<4> Ra;
2396   let Inst{27-20} = 0b01111000;
2397   let Inst{7-4} = 0b0001;
2398   let Inst{19-16} = Rd;
2399   let Inst{15-12} = Ra;
2400   let Inst{11-8} = Rm;
2401   let Inst{3-0} = Rn;
2402 }
2403
2404 // Signed/Unsigned saturate -- for disassembly only
2405
2406 def SSAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2407               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $a$sh",
2408               [/* For disassembly only; pattern left blank */]> {
2409   bits<4> Rd;
2410   bits<5> sat_imm;
2411   bits<4> Rn;
2412   bits<8> sh;
2413   let Inst{27-21} = 0b0110101;
2414   let Inst{5-4} = 0b01;
2415   let Inst{20-16} = sat_imm;
2416   let Inst{15-12} = Rd;
2417   let Inst{11-7} = sh{7-3};
2418   let Inst{6} = sh{0};
2419   let Inst{3-0} = Rn;
2420 }
2421
2422 def SSAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$Rn), SatFrm,
2423                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn",
2424                 [/* For disassembly only; pattern left blank */]> {
2425   bits<4> Rd;
2426   bits<4> sat_imm;
2427   bits<4> Rn;
2428   let Inst{27-20} = 0b01101010;
2429   let Inst{11-4} = 0b11110011;
2430   let Inst{15-12} = Rd;
2431   let Inst{19-16} = sat_imm;
2432   let Inst{3-0} = Rn;
2433 }
2434
2435 def USAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2436               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $a$sh",
2437               [/* For disassembly only; pattern left blank */]> {
2438   bits<4> Rd;
2439   bits<5> sat_imm;
2440   bits<4> Rn;
2441   bits<8> sh;
2442   let Inst{27-21} = 0b0110111;
2443   let Inst{5-4} = 0b01;
2444   let Inst{15-12} = Rd;
2445   let Inst{11-7} = sh{7-3};
2446   let Inst{6} = sh{0};
2447   let Inst{20-16} = sat_imm;
2448   let Inst{3-0} = Rn;
2449 }
2450
2451 def USAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a), SatFrm,
2452                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2453                 [/* For disassembly only; pattern left blank */]> {
2454   bits<4> Rd;
2455   bits<4> sat_imm;
2456   bits<4> Rn;
2457   let Inst{27-20} = 0b01101110;
2458   let Inst{11-4} = 0b11110011;
2459   let Inst{15-12} = Rd;
2460   let Inst{19-16} = sat_imm;
2461   let Inst{3-0} = Rn;
2462 }
2463
2464 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2465 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2466
2467 //===----------------------------------------------------------------------===//
2468 //  Bitwise Instructions.
2469 //
2470
2471 defm AND   : AsI1_bin_irs<0b0000, "and",
2472                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2473                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
2474 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2475                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2476                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
2477 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2478                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2479                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
2480 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2481                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2482                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
2483
2484 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2485                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2486                "bfc", "\t$Rd, $imm", "$src = $Rd",
2487                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2488                Requires<[IsARM, HasV6T2]> {
2489   bits<4> Rd;
2490   bits<10> imm;
2491   let Inst{27-21} = 0b0111110;
2492   let Inst{6-0}   = 0b0011111;
2493   let Inst{15-12} = Rd;
2494   let Inst{11-7}  = imm{4-0}; // lsb
2495   let Inst{20-16} = imm{9-5}; // width
2496 }
2497
2498 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2499 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2500                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2501                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2502                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2503                                 bf_inv_mask_imm:$imm))]>,
2504                Requires<[IsARM, HasV6T2]> {
2505   bits<4> Rd;
2506   bits<4> Rn;
2507   bits<10> imm;
2508   let Inst{27-21} = 0b0111110;
2509   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2510   let Inst{15-12} = Rd;
2511   let Inst{11-7}  = imm{4-0}; // lsb
2512   let Inst{20-16} = imm{9-5}; // width
2513   let Inst{3-0}   = Rn;
2514 }
2515
2516 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
2517                   "mvn", "\t$Rd, $Rm",
2518                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
2519   bits<4> Rd;
2520   bits<4> Rm;
2521   let Inst{25} = 0;
2522   let Inst{19-16} = 0b0000;
2523   let Inst{11-4} = 0b00000000;
2524   let Inst{15-12} = Rd;
2525   let Inst{3-0} = Rm;
2526 }
2527 def  MVNs  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg:$shift), DPSoRegFrm,
2528                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2529                   [(set GPR:$Rd, (not so_reg:$shift))]>, UnaryDP {
2530   bits<4> Rd;
2531   bits<12> shift;
2532   let Inst{25} = 0;
2533   let Inst{19-16} = 0b0000;
2534   let Inst{15-12} = Rd;
2535   let Inst{11-0} = shift;
2536 }
2537 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2538 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
2539                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
2540                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
2541   bits<4> Rd;
2542   bits<12> imm;
2543   let Inst{25} = 1;
2544   let Inst{19-16} = 0b0000;
2545   let Inst{15-12} = Rd;
2546   let Inst{11-0} = imm;
2547 }
2548
2549 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
2550              (BICri GPR:$src, so_imm_not:$imm)>;
2551
2552 //===----------------------------------------------------------------------===//
2553 //  Multiply Instructions.
2554 //
2555 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2556              string opc, string asm, list<dag> pattern>
2557   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2558   bits<4> Rd;
2559   bits<4> Rm;
2560   bits<4> Rn;
2561   let Inst{19-16} = Rd;
2562   let Inst{11-8}  = Rm;
2563   let Inst{3-0}   = Rn;
2564 }
2565 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2566              string opc, string asm, list<dag> pattern>
2567   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2568   bits<4> RdLo;
2569   bits<4> RdHi;
2570   bits<4> Rm;
2571   bits<4> Rn;
2572   let Inst{19-16} = RdHi;
2573   let Inst{15-12} = RdLo;
2574   let Inst{11-8}  = Rm;
2575   let Inst{3-0}   = Rn;
2576 }
2577
2578 let isCommutable = 1 in
2579 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2580                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
2581                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>;
2582
2583 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2584                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
2585                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]> {
2586   bits<4> Ra;
2587   let Inst{15-12} = Ra;
2588 }
2589
2590 def MLS  : AMul1I<0b0000011, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
2591                    IIC_iMAC32, "mls", "\t$dst, $a, $b, $c",
2592                    [(set GPR:$dst, (sub GPR:$c, (mul GPR:$a, GPR:$b)))]>,
2593                    Requires<[IsARM, HasV6T2]> {
2594   bits<4> Rd;
2595   bits<4> Rm;
2596   bits<4> Rn;
2597   let Inst{19-16} = Rd;
2598   let Inst{11-8}  = Rm;
2599   let Inst{3-0}   = Rn;
2600 }
2601
2602 // Extra precision multiplies with low / high results
2603
2604 let neverHasSideEffects = 1 in {
2605 let isCommutable = 1 in {
2606 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
2607                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2608                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2609
2610 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
2611                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2612                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2613 }
2614
2615 // Multiply + accumulate
2616 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
2617                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2618                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2619
2620 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
2621                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2622                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2623
2624 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
2625                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2626                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2627                     Requires<[IsARM, HasV6]> {
2628   bits<4> RdLo;
2629   bits<4> RdHi;
2630   bits<4> Rm;
2631   bits<4> Rn;
2632   let Inst{19-16} = RdLo;
2633   let Inst{15-12} = RdHi;
2634   let Inst{11-8}  = Rm;
2635   let Inst{3-0}   = Rn;
2636 }
2637 } // neverHasSideEffects
2638
2639 // Most significant word multiply
2640 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2641                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
2642                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
2643             Requires<[IsARM, HasV6]> {
2644   let Inst{15-12} = 0b1111;
2645 }
2646
2647 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2648                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
2649                [/* For disassembly only; pattern left blank */]>,
2650             Requires<[IsARM, HasV6]> {
2651   let Inst{15-12} = 0b1111;
2652 }
2653
2654 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
2655                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2656                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2657                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2658             Requires<[IsARM, HasV6]>;
2659
2660 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
2661                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2662                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
2663                [/* For disassembly only; pattern left blank */]>,
2664             Requires<[IsARM, HasV6]>;
2665
2666 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
2667                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2668                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2669                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
2670             Requires<[IsARM, HasV6]>;
2671
2672 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
2673                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2674                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
2675                [/* For disassembly only; pattern left blank */]>,
2676             Requires<[IsARM, HasV6]>;
2677
2678 multiclass AI_smul<string opc, PatFrag opnode> {
2679   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2680               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2681               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2682                                       (sext_inreg GPR:$Rm, i16)))]>,
2683            Requires<[IsARM, HasV5TE]>;
2684
2685   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2686               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2687               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2688                                       (sra GPR:$Rm, (i32 16))))]>,
2689            Requires<[IsARM, HasV5TE]>;
2690
2691   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2692               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2693               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2694                                       (sext_inreg GPR:$Rm, i16)))]>,
2695            Requires<[IsARM, HasV5TE]>;
2696
2697   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2698               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2699               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2700                                       (sra GPR:$Rm, (i32 16))))]>,
2701             Requires<[IsARM, HasV5TE]>;
2702
2703   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2704               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2705               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2706                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
2707            Requires<[IsARM, HasV5TE]>;
2708
2709   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2710               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2711               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2712                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
2713             Requires<[IsARM, HasV5TE]>;
2714 }
2715
2716
2717 multiclass AI_smla<string opc, PatFrag opnode> {
2718   def BB : AMulxyIa<0b0001000, 0b00, (outs GPR:$Rd),
2719               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2720               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2721               [(set GPR:$Rd, (add GPR:$Ra,
2722                                (opnode (sext_inreg GPR:$Rn, i16),
2723                                        (sext_inreg GPR:$Rm, i16))))]>,
2724            Requires<[IsARM, HasV5TE]>;
2725
2726   def BT : AMulxyIa<0b0001000, 0b10, (outs GPR:$Rd),
2727               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2728               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2729               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
2730                                                    (sra GPR:$Rm, (i32 16)))))]>,
2731            Requires<[IsARM, HasV5TE]>;
2732
2733   def TB : AMulxyIa<0b0001000, 0b01, (outs GPR:$Rd),
2734               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2735               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2736               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2737                                                 (sext_inreg GPR:$Rm, i16))))]>,
2738            Requires<[IsARM, HasV5TE]>;
2739
2740   def TT : AMulxyIa<0b0001000, 0b11, (outs GPR:$Rd),
2741               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2742               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2743              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2744                                                    (sra GPR:$Rm, (i32 16)))))]>,
2745             Requires<[IsARM, HasV5TE]>;
2746
2747   def WB : AMulxyIa<0b0001001, 0b00, (outs GPR:$Rd),
2748               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2749               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2750               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2751                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
2752            Requires<[IsARM, HasV5TE]>;
2753
2754   def WT : AMulxyIa<0b0001001, 0b10, (outs GPR:$Rd),
2755               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2756               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2757               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2758                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
2759             Requires<[IsARM, HasV5TE]>;
2760 }
2761
2762 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2763 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2764
2765 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
2766 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
2767                       (ins GPR:$Rn, GPR:$Rm),
2768                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
2769                       [/* For disassembly only; pattern left blank */]>,
2770               Requires<[IsARM, HasV5TE]>;
2771
2772 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
2773                       (ins GPR:$Rn, GPR:$Rm),
2774                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
2775                       [/* For disassembly only; pattern left blank */]>,
2776               Requires<[IsARM, HasV5TE]>;
2777
2778 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
2779                       (ins GPR:$Rn, GPR:$Rm),
2780                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
2781                       [/* For disassembly only; pattern left blank */]>,
2782               Requires<[IsARM, HasV5TE]>;
2783
2784 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
2785                       (ins GPR:$Rn, GPR:$Rm),
2786                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
2787                       [/* For disassembly only; pattern left blank */]>,
2788               Requires<[IsARM, HasV5TE]>;
2789
2790 // Helper class for AI_smld -- for disassembly only
2791 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
2792                     InstrItinClass itin, string opc, string asm>
2793   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
2794   bits<4> Rn;
2795   bits<4> Rm;
2796   let Inst{4}     = 1;
2797   let Inst{5}     = swap;
2798   let Inst{6}     = sub;
2799   let Inst{7}     = 0;
2800   let Inst{21-20} = 0b00;
2801   let Inst{22}    = long;
2802   let Inst{27-23} = 0b01110;
2803   let Inst{11-8}  = Rm;
2804   let Inst{3-0}   = Rn;
2805 }
2806 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
2807                 InstrItinClass itin, string opc, string asm>
2808   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2809   bits<4> Rd;
2810   let Inst{15-12} = 0b1111;
2811   let Inst{19-16} = Rd;
2812 }
2813 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
2814                 InstrItinClass itin, string opc, string asm>
2815   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2816   bits<4> Ra;
2817   let Inst{15-12} = Ra;
2818 }
2819 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
2820                   InstrItinClass itin, string opc, string asm>
2821   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2822   bits<4> RdLo;
2823   bits<4> RdHi;
2824   let Inst{19-16} = RdHi;
2825   let Inst{15-12} = RdLo;
2826 }
2827
2828 multiclass AI_smld<bit sub, string opc> {
2829
2830   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2831                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
2832
2833   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2834                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
2835
2836   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
2837                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2838                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
2839
2840   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
2841                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2842                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
2843
2844 }
2845
2846 defm SMLA : AI_smld<0, "smla">;
2847 defm SMLS : AI_smld<1, "smls">;
2848
2849 multiclass AI_sdml<bit sub, string opc> {
2850
2851   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2852                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
2853   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2854                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
2855 }
2856
2857 defm SMUA : AI_sdml<0, "smua">;
2858 defm SMUS : AI_sdml<1, "smus">;
2859
2860 //===----------------------------------------------------------------------===//
2861 //  Misc. Arithmetic Instructions.
2862 //
2863
2864 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
2865               IIC_iUNAr, "clz", "\t$Rd, $Rm",
2866               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
2867
2868 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2869               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
2870               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
2871            Requires<[IsARM, HasV6T2]>;
2872
2873 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2874               IIC_iUNAr, "rev", "\t$Rd, $Rm",
2875               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
2876
2877 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2878                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
2879                [(set GPR:$Rd,
2880                    (or (and (srl GPR:$Rm, (i32 8)), 0xFF),
2881                        (or (and (shl GPR:$Rm, (i32 8)), 0xFF00),
2882                            (or (and (srl GPR:$Rm, (i32 8)), 0xFF0000),
2883                                (and (shl GPR:$Rm, (i32 8)), 0xFF000000)))))]>,
2884                Requires<[IsARM, HasV6]>;
2885
2886 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2887                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
2888                [(set GPR:$Rd,
2889                   (sext_inreg
2890                     (or (srl (and GPR:$Rm, 0xFF00), (i32 8)),
2891                         (shl GPR:$Rm, (i32 8))), i16))]>,
2892                Requires<[IsARM, HasV6]>;
2893
2894 def lsl_shift_imm : SDNodeXForm<imm, [{
2895   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::lsl, N->getZExtValue());
2896   return CurDAG->getTargetConstant(Sh, MVT::i32);
2897 }]>;
2898
2899 def lsl_amt : PatLeaf<(i32 imm), [{
2900   return (N->getZExtValue() < 32);
2901 }], lsl_shift_imm>;
2902
2903 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
2904                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
2905                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
2906                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
2907                                   (and (shl GPR:$Rm, lsl_amt:$sh),
2908                                        0xFFFF0000)))]>,
2909                Requires<[IsARM, HasV6]>;
2910
2911 // Alternate cases for PKHBT where identities eliminate some nodes.
2912 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
2913                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
2914 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
2915                (PKHBT GPR:$Rn, GPR:$Rm, (lsl_shift_imm imm16_31:$sh))>;
2916
2917 def asr_shift_imm : SDNodeXForm<imm, [{
2918   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::asr, N->getZExtValue());
2919   return CurDAG->getTargetConstant(Sh, MVT::i32);
2920 }]>;
2921
2922 def asr_amt : PatLeaf<(i32 imm), [{
2923   return (N->getZExtValue() <= 32);
2924 }], asr_shift_imm>;
2925
2926 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
2927 // will match the pattern below.
2928 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
2929                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
2930                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
2931                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
2932                                   (and (sra GPR:$Rm, asr_amt:$sh),
2933                                        0xFFFF)))]>,
2934                Requires<[IsARM, HasV6]>;
2935
2936 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2937 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2938 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
2939                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm16_31:$sh))>;
2940 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
2941                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
2942                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm1_15:$sh))>;
2943
2944 //===----------------------------------------------------------------------===//
2945 //  Comparison Instructions...
2946 //
2947
2948 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
2949                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2950                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
2951
2952 // FIXME: We have to be careful when using the CMN instruction and comparison
2953 // with 0. One would expect these two pieces of code should give identical
2954 // results:
2955 //
2956 //   rsbs r1, r1, 0
2957 //   cmp  r0, r1
2958 //   mov  r0, #0
2959 //   it   ls
2960 //   mov  r0, #1
2961 //
2962 // and:
2963 //
2964 //   cmn  r0, r1
2965 //   mov  r0, #0
2966 //   it   ls
2967 //   mov  r0, #1
2968 //
2969 // However, the CMN gives the *opposite* result when r1 is 0. This is because
2970 // the carry flag is set in the CMP case but not in the CMN case. In short, the
2971 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
2972 // value of r0 and the carry bit (because the "carry bit" parameter to
2973 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
2974 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
2975 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
2976 // parameter to AddWithCarry is defined as 0).
2977 //
2978 // When x is 0 and unsigned:
2979 //
2980 //    x = 0
2981 //   ~x = 0xFFFF FFFF
2982 //   ~x + 1 = 0x1 0000 0000
2983 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
2984 //
2985 // Therefore, we should disable CMN when comparing against zero, until we can
2986 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
2987 // when it's a comparison which doesn't look at the 'carry' flag).
2988 //
2989 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
2990 //
2991 // This is related to <rdar://problem/7569620>.
2992 //
2993 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
2994 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
2995
2996 // Note that TST/TEQ don't set all the same flags that CMP does!
2997 defm TST  : AI1_cmp_irs<0b1000, "tst",
2998                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
2999                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
3000 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
3001                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3002                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
3003
3004 defm CMPz  : AI1_cmp_irs<0b1010, "cmp",
3005                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3006                          BinOpFrag<(ARMcmpZ node:$LHS, node:$RHS)>>;
3007 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
3008                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3009                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
3010
3011 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
3012 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
3013
3014 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3015              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
3016
3017 // Pseudo i64 compares for some floating point compares.
3018 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3019     Defs = [CPSR] in {
3020 def BCCi64 : PseudoInst<(outs),
3021     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3022      IIC_Br,
3023     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3024
3025 def BCCZi64 : PseudoInst<(outs),
3026      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
3027     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3028 } // usesCustomInserter
3029
3030
3031 // Conditional moves
3032 // FIXME: should be able to write a pattern for ARMcmov, but can't use
3033 // a two-value operand where a dag node expects two operands. :(
3034 // FIXME: These should all be pseudo-instructions that get expanded to
3035 //        the normal MOV instructions. That would fix the dependency on
3036 //        special casing them in tblgen.
3037 let neverHasSideEffects = 1 in {
3038 def MOVCCr : AI1<0b1101, (outs GPR:$Rd), (ins GPR:$false, GPR:$Rm), DPFrm,
3039                 IIC_iCMOVr, "mov", "\t$Rd, $Rm",
3040       [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3041                 RegConstraint<"$false = $Rd">, UnaryDP {
3042   bits<4> Rd;
3043   bits<4> Rm;
3044   let Inst{25} = 0;
3045   let Inst{20} = 0;
3046   let Inst{15-12} = Rd;
3047   let Inst{11-4} = 0b00000000;
3048   let Inst{3-0} = Rm;
3049 }
3050
3051 def MOVCCs : AI1<0b1101, (outs GPR:$Rd),
3052                  (ins GPR:$false, so_reg:$shift), DPSoRegFrm, IIC_iCMOVsr,
3053                 "mov", "\t$Rd, $shift",
3054    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg:$shift, imm:$cc, CCR:$ccr))*/]>,
3055                 RegConstraint<"$false = $Rd">, UnaryDP {
3056   bits<4> Rd;
3057   bits<12> shift;
3058   let Inst{25} = 0;
3059   let Inst{20} = 0;
3060   let Inst{19-16} = 0;
3061   let Inst{15-12} = Rd;
3062   let Inst{11-0} = shift;
3063 }
3064
3065 let isMoveImm = 1 in
3066 def MOVCCi16 : AI1<0b1000, (outs GPR:$Rd), (ins GPR:$false, movt_imm:$imm),
3067                  DPFrm, IIC_iMOVi,
3068                  "movw", "\t$Rd, $imm",
3069                  []>,
3070                  RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
3071                  UnaryDP {
3072   bits<4> Rd;
3073   bits<16> imm;
3074   let Inst{25} = 1;
3075   let Inst{20} = 0;
3076   let Inst{19-16} = imm{15-12};
3077   let Inst{15-12} = Rd;
3078   let Inst{11-0}  = imm{11-0};
3079 }
3080
3081 let isMoveImm = 1 in
3082 def MOVCCi : AI1<0b1101, (outs GPR:$Rd),
3083                          (ins GPR:$false, so_imm:$imm), DPFrm, IIC_iCMOVi,
3084                 "mov", "\t$Rd, $imm",
3085    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3086                 RegConstraint<"$false = $Rd">, UnaryDP {
3087   bits<4> Rd;
3088   bits<12> imm;
3089   let Inst{25} = 1;
3090   let Inst{20} = 0;
3091   let Inst{19-16} = 0b0000;
3092   let Inst{15-12} = Rd;
3093   let Inst{11-0} = imm;
3094 }
3095
3096 // Two instruction predicate mov immediate.
3097 let isMoveImm = 1 in
3098 def MOVCCi32imm : PseudoInst<(outs GPR:$Rd),
3099                              (ins GPR:$false, i32imm:$src, pred:$p),
3100                   IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
3101
3102 let isMoveImm = 1 in
3103 def MVNCCi : AI1<0b1111, (outs GPR:$Rd),
3104                          (ins GPR:$false, so_imm:$imm), DPFrm, IIC_iCMOVi,
3105                 "mvn", "\t$Rd, $imm",
3106  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
3107                 RegConstraint<"$false = $Rd">, UnaryDP {
3108   bits<4> Rd;
3109   bits<12> imm;
3110   let Inst{25} = 1;
3111   let Inst{20} = 0;
3112   let Inst{19-16} = 0b0000;
3113   let Inst{15-12} = Rd;
3114   let Inst{11-0} = imm;
3115 }
3116 } // neverHasSideEffects
3117
3118 //===----------------------------------------------------------------------===//
3119 // Atomic operations intrinsics
3120 //
3121
3122 def memb_opt : Operand<i32> {
3123   let PrintMethod = "printMemBOption";
3124 }
3125
3126 // memory barriers protect the atomic sequences
3127 let hasSideEffects = 1 in {
3128 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3129                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3130                 Requires<[IsARM, HasDB]> {
3131   bits<4> opt;
3132   let Inst{31-4} = 0xf57ff05;
3133   let Inst{3-0} = opt;
3134 }
3135
3136 def DMB_MCR : AInoP<(outs), (ins GPR:$zero), MiscFrm, NoItinerary,
3137                        "mcr", "\tp15, 0, $zero, c7, c10, 5",
3138                        [(ARMMemBarrierMCR GPR:$zero)]>,
3139                        Requires<[IsARM, HasV6]> {
3140   // FIXME: add encoding
3141 }
3142 }
3143
3144 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3145                 "dsb", "\t$opt",
3146                 [/* For disassembly only; pattern left blank */]>,
3147                 Requires<[IsARM, HasDB]> {
3148   bits<4> opt;
3149   let Inst{31-4} = 0xf57ff04;
3150   let Inst{3-0} = opt;
3151 }
3152
3153 // ISB has only full system option -- for disassembly only
3154 def ISB : AInoP<(outs), (ins), MiscFrm, NoItinerary, "isb", "", []>,
3155                 Requires<[IsARM, HasDB]> {
3156   let Inst{31-4} = 0xf57ff06;
3157   let Inst{3-0} = 0b1111;
3158 }
3159
3160 let usesCustomInserter = 1 in {
3161   let Uses = [CPSR] in {
3162     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
3163       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3164       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
3165     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
3166       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3167       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
3168     def ATOMIC_LOAD_AND_I8 : PseudoInst<
3169       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3170       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
3171     def ATOMIC_LOAD_OR_I8 : PseudoInst<
3172       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3173       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
3174     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
3175       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3176       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
3177     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
3178       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3179       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
3180     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
3181       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3182       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
3183     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
3184       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3185       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
3186     def ATOMIC_LOAD_AND_I16 : PseudoInst<
3187       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3188       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
3189     def ATOMIC_LOAD_OR_I16 : PseudoInst<
3190       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3191       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
3192     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
3193       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3194       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
3195     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
3196       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3197       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
3198     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
3199       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3200       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
3201     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
3202       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3203       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
3204     def ATOMIC_LOAD_AND_I32 : PseudoInst<
3205       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3206       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
3207     def ATOMIC_LOAD_OR_I32 : PseudoInst<
3208       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3209       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
3210     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
3211       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3212       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
3213     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
3214       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3215       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
3216
3217     def ATOMIC_SWAP_I8 : PseudoInst<
3218       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3219       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
3220     def ATOMIC_SWAP_I16 : PseudoInst<
3221       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3222       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
3223     def ATOMIC_SWAP_I32 : PseudoInst<
3224       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3225       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
3226
3227     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
3228       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3229       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
3230     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
3231       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3232       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3233     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3234       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3235       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3236 }
3237 }
3238
3239 let mayLoad = 1 in {
3240 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3241                     "ldrexb", "\t$Rt, [$Rn]",
3242                     []>;
3243 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3244                     "ldrexh", "\t$Rt, [$Rn]",
3245                     []>;
3246 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3247                     "ldrex", "\t$Rt, [$Rn]",
3248                     []>;
3249 def LDREXD : AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2), (ins GPR:$Rn),
3250                     NoItinerary,
3251                     "ldrexd", "\t$Rt, $Rt2, [$Rn]",
3252                     []>;
3253 }
3254
3255 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3256 def STREXB : AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$src, GPR:$Rn),
3257                     NoItinerary,
3258                     "strexb", "\t$Rd, $src, [$Rn]",
3259                     []>;
3260 def STREXH : AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, GPR:$Rn),
3261                     NoItinerary,
3262                     "strexh", "\t$Rd, $Rt, [$Rn]",
3263                     []>;
3264 def STREX  : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, GPR:$Rn),
3265                     NoItinerary,
3266                     "strex", "\t$Rd, $Rt, [$Rn]",
3267                     []>;
3268 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3269                     (ins GPR:$Rt, GPR:$Rt2, GPR:$Rn),
3270                     NoItinerary,
3271                     "strexd", "\t$Rd, $Rt, $Rt2, [$Rn]",
3272                     []>;
3273 }
3274
3275 // Clear-Exclusive is for disassembly only.
3276 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3277                 [/* For disassembly only; pattern left blank */]>,
3278             Requires<[IsARM, HasV7]>  {
3279   let Inst{31-0} = 0b11110101011111111111000000011111;
3280 }
3281
3282 // SWP/SWPB are deprecated in V6/V7 and for disassembly only.
3283 let mayLoad = 1 in {
3284 def SWP  : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swp",
3285              [/* For disassembly only; pattern left blank */]>;
3286 def SWPB : AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swpb",
3287              [/* For disassembly only; pattern left blank */]>;
3288 }
3289
3290 //===----------------------------------------------------------------------===//
3291 // TLS Instructions
3292 //
3293
3294 // __aeabi_read_tp preserves the registers r1-r3.
3295 // FIXME: This needs to be a pseudo of some sort so that we can get the
3296 // encoding right, complete with fixup for the aeabi_read_tp function.
3297 let isCall = 1,
3298   Defs = [R0, R12, LR, CPSR] in {
3299   def TPsoft : ABXI<0b1011, (outs), (ins), IIC_Br,
3300                "bl\t__aeabi_read_tp",
3301                [(set R0, ARMthread_pointer)]>;
3302 }
3303
3304 //===----------------------------------------------------------------------===//
3305 // SJLJ Exception handling intrinsics
3306 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3307 //   address and save #0 in R0 for the non-longjmp case.
3308 //   Since by its nature we may be coming from some other function to get
3309 //   here, and we're using the stack frame for the containing function to
3310 //   save/restore registers, we can't keep anything live in regs across
3311 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3312 //   when we get here from a longjmp(). We force everthing out of registers
3313 //   except for our own input by listing the relevant registers in Defs. By
3314 //   doing so, we also cause the prologue/epilogue code to actively preserve
3315 //   all of the callee-saved resgisters, which is exactly what we want.
3316 //   A constant value is passed in $val, and we use the location as a scratch.
3317 //
3318 // These are pseudo-instructions and are lowered to individual MC-insts, so
3319 // no encoding information is necessary.
3320 let Defs =
3321   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR,  D0,
3322     D1,  D2,  D3,  D4,  D5,  D6,  D7,  D8,  D9,  D10, D11, D12, D13, D14, D15,
3323     D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26, D27, D28, D29, D30,
3324     D31 ], hasSideEffects = 1, isBarrier = 1 in {
3325   def Int_eh_sjlj_setjmp : XI<(outs), (ins GPR:$src, GPR:$val),
3326                                AddrModeNone, SizeSpecial, IndexModeNone,
3327                                Pseudo, NoItinerary, "", "",
3328                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3329                            Requires<[IsARM, HasVFP2]>;
3330 }
3331
3332 let Defs =
3333   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR ],
3334   hasSideEffects = 1, isBarrier = 1 in {
3335   def Int_eh_sjlj_setjmp_nofp : XI<(outs), (ins GPR:$src, GPR:$val),
3336                                    AddrModeNone, SizeSpecial, IndexModeNone,
3337                                    Pseudo, NoItinerary, "", "",
3338                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3339                                 Requires<[IsARM, NoVFP]>;
3340 }
3341
3342 // FIXME: Non-Darwin version(s)
3343 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
3344     Defs = [ R7, LR, SP ] in {
3345 def Int_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
3346                              AddrModeNone, SizeSpecial, IndexModeNone,
3347                              Pseudo, NoItinerary, "", "",
3348                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
3349                                 Requires<[IsARM, IsDarwin]>;
3350 }
3351
3352 // eh.sjlj.dispatchsetup pseudo-instruction.
3353 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
3354 // handled when the pseudo is expanded (which happens before any passes
3355 // that need the instruction size).
3356 let isBarrier = 1, hasSideEffects = 1 in
3357 def Int_eh_sjlj_dispatchsetup :
3358  PseudoInst<(outs), (ins GPR:$src), NoItinerary,
3359             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
3360               Requires<[IsDarwin]>;
3361
3362 //===----------------------------------------------------------------------===//
3363 // Non-Instruction Patterns
3364 //
3365
3366 // Large immediate handling.
3367
3368 // 32-bit immediate using two piece so_imms or movw + movt.
3369 // This is a single pseudo instruction, the benefit is that it can be remat'd
3370 // as a single unit instead of having to handle reg inputs.
3371 // FIXME: Remove this when we can do generalized remat.
3372 let isReMaterializable = 1, isMoveImm = 1 in
3373 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
3374                            [(set GPR:$dst, (arm_i32imm:$src))]>,
3375                            Requires<[IsARM]>;
3376
3377 // ConstantPool, GlobalAddress, and JumpTable
3378 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
3379             Requires<[IsARM, DontUseMovt]>;
3380 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
3381 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
3382             Requires<[IsARM, UseMovt]>;
3383 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3384              (LEApcrelJT tjumptable:$dst, imm:$id)>;
3385
3386 // TODO: add,sub,and, 3-instr forms?
3387
3388 // Tail calls
3389 def : ARMPat<(ARMtcret tcGPR:$dst),
3390           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
3391
3392 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3393           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3394
3395 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3396           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3397
3398 def : ARMPat<(ARMtcret tcGPR:$dst),
3399           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
3400
3401 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3402           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3403
3404 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3405           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3406
3407 // Direct calls
3408 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
3409       Requires<[IsARM, IsNotDarwin]>;
3410 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
3411       Requires<[IsARM, IsDarwin]>;
3412
3413 // zextload i1 -> zextload i8
3414 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
3415 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
3416
3417 // extload -> zextload
3418 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3419 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3420 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3421 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3422
3423 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
3424
3425 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
3426 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
3427
3428 // smul* and smla*
3429 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3430                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3431                  (SMULBB GPR:$a, GPR:$b)>;
3432 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
3433                  (SMULBB GPR:$a, GPR:$b)>;
3434 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3435                       (sra GPR:$b, (i32 16))),
3436                  (SMULBT GPR:$a, GPR:$b)>;
3437 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
3438                  (SMULBT GPR:$a, GPR:$b)>;
3439 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
3440                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3441                  (SMULTB GPR:$a, GPR:$b)>;
3442 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
3443                 (SMULTB GPR:$a, GPR:$b)>;
3444 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3445                       (i32 16)),
3446                  (SMULWB GPR:$a, GPR:$b)>;
3447 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
3448                  (SMULWB GPR:$a, GPR:$b)>;
3449
3450 def : ARMV5TEPat<(add GPR:$acc,
3451                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3452                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3453                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3454 def : ARMV5TEPat<(add GPR:$acc,
3455                       (mul sext_16_node:$a, sext_16_node:$b)),
3456                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3457 def : ARMV5TEPat<(add GPR:$acc,
3458                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3459                            (sra GPR:$b, (i32 16)))),
3460                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3461 def : ARMV5TEPat<(add GPR:$acc,
3462                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
3463                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3464 def : ARMV5TEPat<(add GPR:$acc,
3465                       (mul (sra GPR:$a, (i32 16)),
3466                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3467                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3468 def : ARMV5TEPat<(add GPR:$acc,
3469                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
3470                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3471 def : ARMV5TEPat<(add GPR:$acc,
3472                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3473                            (i32 16))),
3474                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3475 def : ARMV5TEPat<(add GPR:$acc,
3476                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
3477                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3478
3479 //===----------------------------------------------------------------------===//
3480 // Thumb Support
3481 //
3482
3483 include "ARMInstrThumb.td"
3484
3485 //===----------------------------------------------------------------------===//
3486 // Thumb2 Support
3487 //
3488
3489 include "ARMInstrThumb2.td"
3490
3491 //===----------------------------------------------------------------------===//
3492 // Floating Point Support
3493 //
3494
3495 include "ARMInstrVFP.td"
3496
3497 //===----------------------------------------------------------------------===//
3498 // Advanced SIMD (NEON) Support
3499 //
3500
3501 include "ARMInstrNEON.td"
3502
3503 //===----------------------------------------------------------------------===//
3504 // Coprocessor Instructions.  For disassembly only.
3505 //
3506
3507 def CDP : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3508             nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3509             NoItinerary, "cdp", "\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
3510               [/* For disassembly only; pattern left blank */]> {
3511   let Inst{4} = 0;
3512 }
3513
3514 def CDP2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3515                nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3516                NoItinerary, "cdp2\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
3517                [/* For disassembly only; pattern left blank */]> {
3518   let Inst{31-28} = 0b1111;
3519   let Inst{4} = 0;
3520 }
3521
3522 class ACI<dag oops, dag iops, string opc, string asm>
3523   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, NoItinerary,
3524       opc, asm, "", [/* For disassembly only; pattern left blank */]> {
3525   let Inst{27-25} = 0b110;
3526 }
3527
3528 multiclass LdStCop<bits<4> op31_28, bit load, string opc> {
3529
3530   def _OFFSET : ACI<(outs),
3531       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3532       opc, "\tp$cop, cr$CRd, $addr"> {
3533     let Inst{31-28} = op31_28;
3534     let Inst{24} = 1; // P = 1
3535     let Inst{21} = 0; // W = 0
3536     let Inst{22} = 0; // D = 0
3537     let Inst{20} = load;
3538   }
3539
3540   def _PRE : ACI<(outs),
3541       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3542       opc, "\tp$cop, cr$CRd, $addr!"> {
3543     let Inst{31-28} = op31_28;
3544     let Inst{24} = 1; // P = 1
3545     let Inst{21} = 1; // W = 1
3546     let Inst{22} = 0; // D = 0
3547     let Inst{20} = load;
3548   }
3549
3550   def _POST : ACI<(outs),
3551       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3552       opc, "\tp$cop, cr$CRd, [$base], $offset"> {
3553     let Inst{31-28} = op31_28;
3554     let Inst{24} = 0; // P = 0
3555     let Inst{21} = 1; // W = 1
3556     let Inst{22} = 0; // D = 0
3557     let Inst{20} = load;
3558   }
3559
3560   def _OPTION : ACI<(outs),
3561       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, i32imm:$option),
3562       opc, "\tp$cop, cr$CRd, [$base], $option"> {
3563     let Inst{31-28} = op31_28;
3564     let Inst{24} = 0; // P = 0
3565     let Inst{23} = 1; // U = 1
3566     let Inst{21} = 0; // W = 0
3567     let Inst{22} = 0; // D = 0
3568     let Inst{20} = load;
3569   }
3570
3571   def L_OFFSET : ACI<(outs),
3572       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3573       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr"> {
3574     let Inst{31-28} = op31_28;
3575     let Inst{24} = 1; // P = 1
3576     let Inst{21} = 0; // W = 0
3577     let Inst{22} = 1; // D = 1
3578     let Inst{20} = load;
3579   }
3580
3581   def L_PRE : ACI<(outs),
3582       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3583       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr!"> {
3584     let Inst{31-28} = op31_28;
3585     let Inst{24} = 1; // P = 1
3586     let Inst{21} = 1; // W = 1
3587     let Inst{22} = 1; // D = 1
3588     let Inst{20} = load;
3589   }
3590
3591   def L_POST : ACI<(outs),
3592       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3593       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $offset"> {
3594     let Inst{31-28} = op31_28;
3595     let Inst{24} = 0; // P = 0
3596     let Inst{21} = 1; // W = 1
3597     let Inst{22} = 1; // D = 1
3598     let Inst{20} = load;
3599   }
3600
3601   def L_OPTION : ACI<(outs),
3602       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, nohash_imm:$option),
3603       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $option"> {
3604     let Inst{31-28} = op31_28;
3605     let Inst{24} = 0; // P = 0
3606     let Inst{23} = 1; // U = 1
3607     let Inst{21} = 0; // W = 0
3608     let Inst{22} = 1; // D = 1
3609     let Inst{20} = load;
3610   }
3611 }
3612
3613 defm LDC  : LdStCop<{?,?,?,?}, 1, "ldc">;
3614 defm LDC2 : LdStCop<0b1111,    1, "ldc2">;
3615 defm STC  : LdStCop<{?,?,?,?}, 0, "stc">;
3616 defm STC2 : LdStCop<0b1111,    0, "stc2">;
3617
3618 def MCR : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3619               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3620               NoItinerary, "mcr", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3621               [/* For disassembly only; pattern left blank */]> {
3622   let Inst{20} = 0;
3623   let Inst{4} = 1;
3624 }
3625
3626 def MCR2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3627                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3628                 NoItinerary, "mcr2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3629                 [/* For disassembly only; pattern left blank */]> {
3630   let Inst{31-28} = 0b1111;
3631   let Inst{20} = 0;
3632   let Inst{4} = 1;
3633 }
3634
3635 def MRC : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3636               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3637               NoItinerary, "mrc", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3638               [/* For disassembly only; pattern left blank */]> {
3639   let Inst{20} = 1;
3640   let Inst{4} = 1;
3641 }
3642
3643 def MRC2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3644                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3645                 NoItinerary, "mrc2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3646                 [/* For disassembly only; pattern left blank */]> {
3647   let Inst{31-28} = 0b1111;
3648   let Inst{20} = 1;
3649   let Inst{4} = 1;
3650 }
3651
3652 def MCRR : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3653                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3654                NoItinerary, "mcrr", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3655                [/* For disassembly only; pattern left blank */]> {
3656   let Inst{23-20} = 0b0100;
3657 }
3658
3659 def MCRR2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3660                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3661                  NoItinerary, "mcrr2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3662                  [/* For disassembly only; pattern left blank */]> {
3663   let Inst{31-28} = 0b1111;
3664   let Inst{23-20} = 0b0100;
3665 }
3666
3667 def MRRC : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3668                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3669                NoItinerary, "mrrc", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3670                [/* For disassembly only; pattern left blank */]> {
3671   let Inst{23-20} = 0b0101;
3672 }
3673
3674 def MRRC2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3675                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3676                  NoItinerary, "mrrc2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3677                  [/* For disassembly only; pattern left blank */]> {
3678   let Inst{31-28} = 0b1111;
3679   let Inst{23-20} = 0b0101;
3680 }
3681
3682 //===----------------------------------------------------------------------===//
3683 // Move between special register and ARM core register -- for disassembly only
3684 //
3685
3686 def MRS : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary, "mrs", "\t$dst, cpsr",
3687               [/* For disassembly only; pattern left blank */]> {
3688   let Inst{23-20} = 0b0000;
3689   let Inst{7-4} = 0b0000;
3690 }
3691
3692 def MRSsys : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary,"mrs","\t$dst, spsr",
3693               [/* For disassembly only; pattern left blank */]> {
3694   let Inst{23-20} = 0b0100;
3695   let Inst{7-4} = 0b0000;
3696 }
3697
3698 def MSR : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
3699               "msr", "\tcpsr$mask, $src",
3700               [/* For disassembly only; pattern left blank */]> {
3701   let Inst{23-20} = 0b0010;
3702   let Inst{7-4} = 0b0000;
3703 }
3704
3705 def MSRi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
3706               "msr", "\tcpsr$mask, $a",
3707               [/* For disassembly only; pattern left blank */]> {
3708   let Inst{23-20} = 0b0010;
3709   let Inst{7-4} = 0b0000;
3710 }
3711
3712 def MSRsys : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
3713               "msr", "\tspsr$mask, $src",
3714               [/* For disassembly only; pattern left blank */]> {
3715   let Inst{23-20} = 0b0110;
3716   let Inst{7-4} = 0b0000;
3717 }
3718
3719 def MSRsysi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
3720               "msr", "\tspsr$mask, $a",
3721               [/* For disassembly only; pattern left blank */]> {
3722   let Inst{23-20} = 0b0110;
3723   let Inst{7-4} = 0b0000;
3724 }