lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  64
  65 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  66
  67 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  68                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  69
  70 // Node definitions.
  71 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  72 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  73
  74 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  75                               [SDNPHasChain, SDNPOutFlag]>;
  76 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  77                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  78
  79 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  80                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  81                                SDNPVariadic]>;
  82 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  83                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  84                                SDNPVariadic]>;
  85 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  86                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  87                                SDNPVariadic]>;
  88
  89 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  90                               [SDNPHasChain, SDNPOptInFlag]>;
  91
  92 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  93                               [SDNPInFlag]>;
  94 def ARMcneg          : SDNode<"ARMISD::CNEG", SDT_ARMCMov,
  95                               [SDNPInFlag]>;
  96
  97 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
  98                               [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
  99
 100 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 101                               [SDNPHasChain]>;
 102 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 103                               [SDNPHasChain]>;
 104
 105 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 106                               [SDNPHasChain]>;
 107
 108 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 109                               [SDNPOutFlag]>;
 110
 111 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 112                               [SDNPOutFlag, SDNPCommutative]>;
 113
 114 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 115
 116 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
 117 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
 118 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInFlag ]>;
 119
 120 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 121 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 122                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 123 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 124                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 125 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 126                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 127
 128
 129 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 130                                [SDNPHasChain]>;
 131 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 132                                [SDNPHasChain]>;
 133 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDTPrefetch,
 134                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 135
 136 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 137
 138 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 139                         [SDNPHasChain,  SDNPOptInFlag, SDNPVariadic]>;
 140
 141
 142 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 143
 144 //===----------------------------------------------------------------------===//
 145 // ARM Instruction Predicate Definitions.
 146 //
 147 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">, AssemblerPredicate;
 148 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 149 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 150 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">, AssemblerPredicate;
 151 def HasV6            : Predicate<"Subtarget->hasV6Ops()">, AssemblerPredicate;
 152 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">, AssemblerPredicate;
 153 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 154 def HasV7            : Predicate<"Subtarget->hasV7Ops()">, AssemblerPredicate;
 155 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 156 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">, AssemblerPredicate;
 157 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">, AssemblerPredicate;
 158 def HasNEON          : Predicate<"Subtarget->hasNEON()">, AssemblerPredicate;
 159 def HasDivide        : Predicate<"Subtarget->hasDivide()">, AssemblerPredicate;
 160 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 161                                  AssemblerPredicate;
 162 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 163                                  AssemblerPredicate;
 164 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 165                                  AssemblerPredicate;
 166 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 167 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 168 def IsThumb          : Predicate<"Subtarget->isThumb()">, AssemblerPredicate;
 169 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 170 def IsThumb2         : Predicate<"Subtarget->isThumb2()">, AssemblerPredicate;
 171 def IsARM            : Predicate<"!Subtarget->isThumb()">, AssemblerPredicate;
 172 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 173 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 174
 175 // FIXME: Eventually this will be just "hasV6T2Ops".
 176 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 177 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 178 def UseVMLx          : Predicate<"Subtarget->useVMLx()">;
 179
 180 //===----------------------------------------------------------------------===//
 181 // ARM Flag Definitions.
 182
 183 class RegConstraint<string C> {
 184   string Constraints = C;
 185 }
 186
 187 //===----------------------------------------------------------------------===//
 188 //  ARM specific transformation functions and pattern fragments.
 189 //
 190
 191 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 192 // so_imm_neg def below.
 193 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 194   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 195 }]>;
 196
 197 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 198 // so_imm_not def below.
 199 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 200   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 201 }]>;
 202
 203 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 204 def imm1_15 : PatLeaf<(i32 imm), [{
 205   return (int32_t)N->getZExtValue() >= 1 && (int32_t)N->getZExtValue() < 16;
 206 }]>;
 207
 208 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 209 def imm16_31 : PatLeaf<(i32 imm), [{
 210   return (int32_t)N->getZExtValue() >= 16 && (int32_t)N->getZExtValue() < 32;
 211 }]>;
 212
 213 def so_imm_neg :
 214   PatLeaf<(imm), [{
 215     return ARM_AM::getSOImmVal(-(int)N->getZExtValue()) != -1;
 216   }], so_imm_neg_XFORM>;
 217
 218 def so_imm_not :
 219   PatLeaf<(imm), [{
 220     return ARM_AM::getSOImmVal(~(int)N->getZExtValue()) != -1;
 221   }], so_imm_not_XFORM>;
 222
 223 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 224 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 225   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 226 }]>;
 227
 228 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 229 /// e.g., 0xf000ffff
 230 def bf_inv_mask_imm : Operand<i32>,
 231                       PatLeaf<(imm), [{
 232   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 233 }] > {
 234   string EncoderMethod = "getBitfieldInvertedMaskOpValue";
 235   let PrintMethod = "printBitfieldInvMaskImmOperand";
 236 }
 237
 238 /// Split a 32-bit immediate into two 16 bit parts.
 239 def hi16 : SDNodeXForm<imm, [{
 240   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 241 }]>;
 242
 243 def lo16AllZero : PatLeaf<(i32 imm), [{
 244   // Returns true if all low 16-bits are 0.
 245   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 246 }], hi16>;
 247
 248 /// imm0_65535 predicate - True if the 32-bit immediate is in the range
 249 /// [0.65535].
 250 def imm0_65535 : PatLeaf<(i32 imm), [{
 251   return (uint32_t)N->getZExtValue() < 65536;
 252 }]>;
 253
 254 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 255 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 256
 257 /// adde and sube predicates - True based on whether the carry flag output
 258 /// will be needed or not.
 259 def adde_dead_carry :
 260   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 261   [{return !N->hasAnyUseOfValue(1);}]>;
 262 def sube_dead_carry :
 263   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 264   [{return !N->hasAnyUseOfValue(1);}]>;
 265 def adde_live_carry :
 266   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 267   [{return N->hasAnyUseOfValue(1);}]>;
 268 def sube_live_carry :
 269   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 270   [{return N->hasAnyUseOfValue(1);}]>;
 271
 272 //===----------------------------------------------------------------------===//
 273 // Operand Definitions.
 274 //
 275
 276 // Branch target.
 277 def brtarget : Operand<OtherVT>;
 278
 279 // A list of registers separated by comma. Used by load/store multiple.
 280 def reglist : Operand<i32> {
 281   string EncoderMethod = "getRegisterListOpValue";
 282   let PrintMethod = "printRegisterList";
 283 }
 284
 285 def RegListAsmOperand : AsmOperandClass {
 286   let Name = "RegList";
 287   let SuperClasses = [];
 288 }
 289
 290 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 291 def cpinst_operand : Operand<i32> {
 292   let PrintMethod = "printCPInstOperand";
 293 }
 294
 295 def jtblock_operand : Operand<i32> {
 296   let PrintMethod = "printJTBlockOperand";
 297 }
 298 def jt2block_operand : Operand<i32> {
 299   let PrintMethod = "printJT2BlockOperand";
 300 }
 301
 302 // Local PC labels.
 303 def pclabel : Operand<i32> {
 304   let PrintMethod = "printPCLabel";
 305 }
 306
 307 def neon_vcvt_imm32 : Operand<i32> {
 308   string EncoderMethod = "getNEONVcvtImm32OpValue";
 309 }
 310
 311 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 312 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 313   int32_t v = (int32_t)N->getZExtValue();
 314   return v == 8 || v == 16 || v == 24; }]> {
 315   string EncoderMethod = "getRotImmOpValue";
 316 }
 317
 318 // shift_imm: An integer that encodes a shift amount and the type of shift
 319 // (currently either asr or lsl) using the same encoding used for the
 320 // immediates in so_reg operands.
 321 def shift_imm : Operand<i32> {
 322   let PrintMethod = "printShiftImmOperand";
 323 }
 324
 325 // shifter_operand operands: so_reg and so_imm.
 326 def so_reg : Operand<i32>,    // reg reg imm
 327              ComplexPattern<i32, 3, "SelectShifterOperandReg",
 328                             [shl,srl,sra,rotr]> {
 329   string EncoderMethod = "getSORegOpValue";
 330   let PrintMethod = "printSORegOperand";
 331   let MIOperandInfo = (ops GPR, GPR, i32imm);
 332 }
 333 def shift_so_reg : Operand<i32>,    // reg reg imm
 334                    ComplexPattern<i32, 3, "SelectShiftShifterOperandReg",
 335                                   [shl,srl,sra,rotr]> {
 336   string EncoderMethod = "getSORegOpValue";
 337   let PrintMethod = "printSORegOperand";
 338   let MIOperandInfo = (ops GPR, GPR, i32imm);
 339 }
 340
 341 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 342 // 8-bit immediate rotated by an arbitrary number of bits.  so_imm values are
 343 // represented in the imm field in the same 12-bit form that they are encoded
 344 // into so_imm instructions: the 8-bit immediate is the least significant bits
 345 // [bits 0-7], the 4-bit shift amount is the next 4 bits [bits 8-11].
 346 def so_imm : Operand<i32>, PatLeaf<(imm), [{ return Pred_so_imm(N); }]> {
 347   string EncoderMethod = "getSOImmOpValue";
 348   let PrintMethod = "printSOImmOperand";
 349 }
 350
 351 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 352 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 353 // get the first/second pieces.
 354 def so_imm2part : Operand<i32>,
 355                   PatLeaf<(imm), [{
 356       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 357     }]> {
 358   let PrintMethod = "printSOImm2PartOperand";
 359 }
 360
 361 def so_imm2part_1 : SDNodeXForm<imm, [{
 362   unsigned V = ARM_AM::getSOImmTwoPartFirst((unsigned)N->getZExtValue());
 363   return CurDAG->getTargetConstant(V, MVT::i32);
 364 }]>;
 365
 366 def so_imm2part_2 : SDNodeXForm<imm, [{
 367   unsigned V = ARM_AM::getSOImmTwoPartSecond((unsigned)N->getZExtValue());
 368   return CurDAG->getTargetConstant(V, MVT::i32);
 369 }]>;
 370
 371 def so_neg_imm2part : Operand<i32>, PatLeaf<(imm), [{
 372       return ARM_AM::isSOImmTwoPartVal(-(int)N->getZExtValue());
 373     }]> {
 374   let PrintMethod = "printSOImm2PartOperand";
 375 }
 376
 377 def so_neg_imm2part_1 : SDNodeXForm<imm, [{
 378   unsigned V = ARM_AM::getSOImmTwoPartFirst(-(int)N->getZExtValue());
 379   return CurDAG->getTargetConstant(V, MVT::i32);
 380 }]>;
 381
 382 def so_neg_imm2part_2 : SDNodeXForm<imm, [{
 383   unsigned V = ARM_AM::getSOImmTwoPartSecond(-(int)N->getZExtValue());
 384   return CurDAG->getTargetConstant(V, MVT::i32);
 385 }]>;
 386
 387 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 388 def imm0_31 : Operand<i32>, PatLeaf<(imm), [{
 389   return (int32_t)N->getZExtValue() < 32;
 390 }]>;
 391
 392 /// imm0_31_m1 - Matches and prints like imm0_31, but encodes as 'value - 1'.
 393 def imm0_31_m1 : Operand<i32>, PatLeaf<(imm), [{
 394   return (int32_t)N->getZExtValue() < 32;
 395 }]> {
 396   string EncoderMethod = "getImmMinusOneOpValue";
 397 }
 398
 399 // Define ARM specific addressing modes.
 400
 401
 402 // addrmode_imm12 := reg +/- imm12
 403 //
 404 def addrmode_imm12 : Operand<i32>,
 405                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 406   // 12-bit immediate operand. Note that instructions using this encode
 407   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 408   // immediate values are as normal.
 409
 410   string EncoderMethod = "getAddrModeImm12OpValue";
 411   let PrintMethod = "printAddrModeImm12Operand";
 412   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 413 }
 414 // ldst_so_reg := reg +/- reg shop imm
 415 //
 416 def ldst_so_reg : Operand<i32>,
 417                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 418   string EncoderMethod = "getLdStSORegOpValue";
 419   // FIXME: Simplify the printer
 420   let PrintMethod = "printAddrMode2Operand";
 421   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 422 }
 423
 424 // addrmode2 := reg +/- imm12
 425 //           := reg +/- reg shop imm
 426 //
 427 def addrmode2 : Operand<i32>,
 428                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 429   let PrintMethod = "printAddrMode2Operand";
 430   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 431 }
 432
 433 def am2offset : Operand<i32>,
 434                 ComplexPattern<i32, 2, "SelectAddrMode2Offset",
 435                 [], [SDNPWantRoot]> {
 436   let PrintMethod = "printAddrMode2OffsetOperand";
 437   let MIOperandInfo = (ops GPR, i32imm);
 438 }
 439
 440 // addrmode3 := reg +/- reg
 441 // addrmode3 := reg +/- imm8
 442 //
 443 def addrmode3 : Operand<i32>,
 444                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 445   let PrintMethod = "printAddrMode3Operand";
 446   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 447 }
 448
 449 def am3offset : Operand<i32>,
 450                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 451                                [], [SDNPWantRoot]> {
 452   let PrintMethod = "printAddrMode3OffsetOperand";
 453   let MIOperandInfo = (ops GPR, i32imm);
 454 }
 455
 456 // ldstm_mode := {ia, ib, da, db}
 457 //
 458 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 459   let PrintMethod = "printLdStmModeOperand";
 460 }
 461
 462 def MemMode5AsmOperand : AsmOperandClass {
 463   let Name = "MemMode5";
 464   let SuperClasses = [];
 465 }
 466
 467 // addrmode5 := reg +/- imm8*4
 468 //
 469 def addrmode5 : Operand<i32>,
 470                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 471   let PrintMethod = "printAddrMode5Operand";
 472   let MIOperandInfo = (ops GPR:$base, i32imm);
 473   let ParserMatchClass = MemMode5AsmOperand;
 474   string EncoderMethod = "getAddrMode5OpValue";
 475 }
 476
 477 // addrmode6 := reg with optional writeback
 478 //
 479 def addrmode6 : Operand<i32>,
 480                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 481   let PrintMethod = "printAddrMode6Operand";
 482   let MIOperandInfo = (ops GPR:$addr, i32imm);
 483   string EncoderMethod = "getAddrMode6AddressOpValue";
 484 }
 485
 486 def am6offset : Operand<i32> {
 487   let PrintMethod = "printAddrMode6OffsetOperand";
 488   let MIOperandInfo = (ops GPR);
 489   string EncoderMethod = "getAddrMode6OffsetOpValue";
 490 }
 491
 492 // addrmodepc := pc + reg
 493 //
 494 def addrmodepc : Operand<i32>,
 495                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 496   let PrintMethod = "printAddrModePCOperand";
 497   let MIOperandInfo = (ops GPR, i32imm);
 498 }
 499
 500 def nohash_imm : Operand<i32> {
 501   let PrintMethod = "printNoHashImmediate";
 502 }
 503
 504 //===----------------------------------------------------------------------===//
 505
 506 include "ARMInstrFormats.td"
 507
 508 //===----------------------------------------------------------------------===//
 509 // Multiclass helpers...
 510 //
 511
 512 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 513 /// binop that produces a value.
 514 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 515                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 516                         PatFrag opnode, bit Commutable = 0> {
 517   // The register-immediate version is re-materializable. This is useful
 518   // in particular for taking the address of a local.
 519   let isReMaterializable = 1 in {
 520   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 521                iii, opc, "\t$Rd, $Rn, $imm",
 522                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 523     bits<4> Rd;
 524     bits<4> Rn;
 525     bits<12> imm;
 526     let Inst{25} = 1;
 527     let Inst{19-16} = Rn;
 528     let Inst{15-12} = Rd;
 529     let Inst{11-0} = imm;
 530   }
 531   }
 532   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 533                iir, opc, "\t$Rd, $Rn, $Rm",
 534                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 535     bits<4> Rd;
 536     bits<4> Rn;
 537     bits<4> Rm;
 538     let Inst{25} = 0;
 539     let isCommutable = Commutable;
 540     let Inst{19-16} = Rn;
 541     let Inst{15-12} = Rd;
 542     let Inst{11-4} = 0b00000000;
 543     let Inst{3-0} = Rm;
 544   }
 545   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 546                iis, opc, "\t$Rd, $Rn, $shift",
 547                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 548     bits<4> Rd;
 549     bits<4> Rn;
 550     bits<12> shift;
 551     let Inst{25} = 0;
 552     let Inst{19-16} = Rn;
 553     let Inst{15-12} = Rd;
 554     let Inst{11-0} = shift;
 555   }
 556 }
 557
 558 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 559 /// instruction modifies the CPSR register.
 560 let Defs = [CPSR] in {
 561 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 562                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 563                          PatFrag opnode, bit Commutable = 0> {
 564   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 565                iii, opc, "\t$Rd, $Rn, $imm",
 566                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 567     bits<4> Rd;
 568     bits<4> Rn;
 569     bits<12> imm;
 570     let Inst{25} = 1;
 571     let Inst{20} = 1;
 572     let Inst{19-16} = Rn;
 573     let Inst{15-12} = Rd;
 574     let Inst{11-0} = imm;
 575   }
 576   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 577                iir, opc, "\t$Rd, $Rn, $Rm",
 578                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 579     bits<4> Rd;
 580     bits<4> Rn;
 581     bits<4> Rm;
 582     let isCommutable = Commutable;
 583     let Inst{25} = 0;
 584     let Inst{20} = 1;
 585     let Inst{19-16} = Rn;
 586     let Inst{15-12} = Rd;
 587     let Inst{11-4} = 0b00000000;
 588     let Inst{3-0} = Rm;
 589   }
 590   def rs : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 591                iis, opc, "\t$Rd, $Rn, $shift",
 592                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 593     bits<4> Rd;
 594     bits<4> Rn;
 595     bits<12> shift;
 596     let Inst{25} = 0;
 597     let Inst{20} = 1;
 598     let Inst{19-16} = Rn;
 599     let Inst{15-12} = Rd;
 600     let Inst{11-0} = shift;
 601   }
 602 }
 603 }
 604
 605 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 606 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 607 /// a explicit result, only implicitly set CPSR.
 608 let isCompare = 1, Defs = [CPSR] in {
 609 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 610                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 611                        PatFrag opnode, bit Commutable = 0> {
 612   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 613                opc, "\t$Rn, $imm",
 614                [(opnode GPR:$Rn, so_imm:$imm)]> {
 615     bits<4> Rn;
 616     bits<12> imm;
 617     let Inst{25} = 1;
 618     let Inst{20} = 1;
 619     let Inst{19-16} = Rn;
 620     let Inst{15-12} = 0b0000;
 621     let Inst{11-0} = imm;
 622   }
 623   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 624                opc, "\t$Rn, $Rm",
 625                [(opnode GPR:$Rn, GPR:$Rm)]> {
 626     bits<4> Rn;
 627     bits<4> Rm;
 628     let isCommutable = Commutable;
 629     let Inst{25} = 0;
 630     let Inst{20} = 1;
 631     let Inst{19-16} = Rn;
 632     let Inst{15-12} = 0b0000;
 633     let Inst{11-4} = 0b00000000;
 634     let Inst{3-0} = Rm;
 635   }
 636   def rs : AI1<opcod, (outs), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm, iis,
 637                opc, "\t$Rn, $shift",
 638                [(opnode GPR:$Rn, so_reg:$shift)]> {
 639     bits<4> Rn;
 640     bits<12> shift;
 641     let Inst{25} = 0;
 642     let Inst{20} = 1;
 643     let Inst{19-16} = Rn;
 644     let Inst{15-12} = 0b0000;
 645     let Inst{11-0} = shift;
 646   }
 647 }
 648 }
 649
 650 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
 651 /// register and one whose operand is a register rotated by 8/16/24.
 652 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 653 multiclass AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 654   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 655                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 656                  [(set GPR:$Rd, (opnode GPR:$Rm))]>,
 657               Requires<[IsARM, HasV6]> {
 658     bits<4> Rd;
 659     bits<4> Rm;
 660     let Inst{19-16} = 0b1111;
 661     let Inst{15-12} = Rd;
 662     let Inst{11-10} = 0b00;
 663     let Inst{3-0}   = Rm;
 664   }
 665   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 666                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 667                  [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
 668               Requires<[IsARM, HasV6]> {
 669     bits<4> Rd;
 670     bits<4> Rm;
 671     bits<2> rot;
 672     let Inst{19-16} = 0b1111;
 673     let Inst{15-12} = Rd;
 674     let Inst{11-10} = rot;
 675     let Inst{3-0}   = Rm;
 676   }
 677 }
 678
 679 multiclass AI_ext_rrot_np<bits<8> opcod, string opc> {
 680   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 681                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 682                  [/* For disassembly only; pattern left blank */]>,
 683               Requires<[IsARM, HasV6]> {
 684     let Inst{19-16} = 0b1111;
 685     let Inst{11-10} = 0b00;
 686   }
 687   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 688                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 689                  [/* For disassembly only; pattern left blank */]>,
 690               Requires<[IsARM, HasV6]> {
 691     bits<2> rot;
 692     let Inst{19-16} = 0b1111;
 693     let Inst{11-10} = rot;
 694   }
 695 }
 696
 697 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
 698 /// register and one whose operand is a register rotated by 8/16/24.
 699 multiclass AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 700   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 701                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 702                   [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 703                Requires<[IsARM, HasV6]> {
 704     let Inst{11-10} = 0b00;
 705   }
 706   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 707                                              rot_imm:$rot),
 708                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 709                   [(set GPR:$Rd, (opnode GPR:$Rn,
 710                                           (rotr GPR:$Rm, rot_imm:$rot)))]>,
 711                   Requires<[IsARM, HasV6]> {
 712     bits<4> Rn;
 713     bits<2> rot;
 714     let Inst{19-16} = Rn;
 715     let Inst{11-10} = rot;
 716   }
 717 }
 718
 719 // For disassembly only.
 720 multiclass AI_exta_rrot_np<bits<8> opcod, string opc> {
 721   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 722                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 723                   [/* For disassembly only; pattern left blank */]>,
 724                Requires<[IsARM, HasV6]> {
 725     let Inst{11-10} = 0b00;
 726   }
 727   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 728                                              rot_imm:$rot),
 729                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 730                   [/* For disassembly only; pattern left blank */]>,
 731                   Requires<[IsARM, HasV6]> {
 732     bits<4> Rn;
 733     bits<2> rot;
 734     let Inst{19-16} = Rn;
 735     let Inst{11-10} = rot;
 736   }
 737 }
 738
 739 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 740 let Uses = [CPSR] in {
 741 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 742                              bit Commutable = 0> {
 743   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 744                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 745                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 746                Requires<[IsARM]> {
 747     bits<4> Rd;
 748     bits<4> Rn;
 749     bits<12> imm;
 750     let Inst{25} = 1;
 751     let Inst{15-12} = Rd;
 752     let Inst{19-16} = Rn;
 753     let Inst{11-0} = imm;
 754   }
 755   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 756                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
 757                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 758                Requires<[IsARM]> {
 759     bits<4> Rd;
 760     bits<4> Rn;
 761     bits<4> Rm;
 762     let Inst{11-4} = 0b00000000;
 763     let Inst{25} = 0;
 764     let isCommutable = Commutable;
 765     let Inst{3-0} = Rm;
 766     let Inst{15-12} = Rd;
 767     let Inst{19-16} = Rn;
 768   }
 769   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 770                 DPSoRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
 771                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 772                Requires<[IsARM]> {
 773     bits<4> Rd;
 774     bits<4> Rn;
 775     bits<12> shift;
 776     let Inst{25} = 0;
 777     let Inst{11-0} = shift;
 778     let Inst{15-12} = Rd;
 779     let Inst{19-16} = Rn;
 780   }
 781 }
 782 // Carry setting variants
 783 let Defs = [CPSR] in {
 784 multiclass AI1_adde_sube_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 785                              bit Commutable = 0> {
 786   def Sri : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 787                 DPFrm, IIC_iALUi, !strconcat(opc, "\t$Rd, $Rn, $imm"),
 788                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 789                Requires<[IsARM]> {
 790     bits<4> Rd;
 791     bits<4> Rn;
 792     bits<12> imm;
 793     let Inst{15-12} = Rd;
 794     let Inst{19-16} = Rn;
 795     let Inst{11-0} = imm;
 796     let Inst{20} = 1;
 797     let Inst{25} = 1;
 798   }
 799   def Srr : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 800                 DPFrm, IIC_iALUr, !strconcat(opc, "\t$Rd, $Rn, $Rm"),
 801                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 802                Requires<[IsARM]> {
 803     bits<4> Rd;
 804     bits<4> Rn;
 805     bits<4> Rm;
 806     let Inst{11-4} = 0b00000000;
 807     let isCommutable = Commutable;
 808     let Inst{3-0} = Rm;
 809     let Inst{15-12} = Rd;
 810     let Inst{19-16} = Rn;
 811     let Inst{20} = 1;
 812     let Inst{25} = 0;
 813   }
 814   def Srs : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 815                 DPSoRegFrm, IIC_iALUsr, !strconcat(opc, "\t$Rd, $Rn, $shift"),
 816                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 817                Requires<[IsARM]> {
 818     bits<4> Rd;
 819     bits<4> Rn;
 820     bits<12> shift;
 821     let Inst{11-0} = shift;
 822     let Inst{15-12} = Rd;
 823     let Inst{19-16} = Rn;
 824     let Inst{20} = 1;
 825     let Inst{25} = 0;
 826   }
 827 }
 828 }
 829 }
 830
 831 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 832 multiclass AI_ldr1<bit opc22, string opc, InstrItinClass iii,
 833            InstrItinClass iir, PatFrag opnode> {
 834   // Note: We use the complex addrmode_imm12 rather than just an input
 835   // GPR and a constrained immediate so that we can use this to match
 836   // frame index references and avoid matching constant pool references.
 837   def i12 : AIldst1<0b010, opc22, 1, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
 838                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
 839                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
 840     bits<4>  Rt;
 841     bits<17> addr;
 842     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 843     let Inst{19-16} = addr{16-13};  // Rn
 844     let Inst{15-12} = Rt;
 845     let Inst{11-0}  = addr{11-0};   // imm12
 846   }
 847   def rs : AIldst1<0b011, opc22, 1, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
 848                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
 849                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
 850     bits<4>  Rt;
 851     bits<17> shift;
 852     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
 853     let Inst{19-16} = shift{16-13}; // Rn
 854     let Inst{15-12} = Rt;
 855     let Inst{11-0}  = shift{11-0};
 856   }
 857 }
 858 }
 859
 860 multiclass AI_str1<bit opc22, string opc, InstrItinClass iii,
 861            InstrItinClass iir, PatFrag opnode> {
 862   // Note: We use the complex addrmode_imm12 rather than just an input
 863   // GPR and a constrained immediate so that we can use this to match
 864   // frame index references and avoid matching constant pool references.
 865   def i12 : AIldst1<0b010, opc22, 0, (outs),
 866                    (ins GPR:$Rt, addrmode_imm12:$addr),
 867                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
 868                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
 869     bits<4> Rt;
 870     bits<17> addr;
 871     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 872     let Inst{19-16} = addr{16-13};  // Rn
 873     let Inst{15-12} = Rt;
 874     let Inst{11-0}  = addr{11-0};   // imm12
 875   }
 876   def rs : AIldst1<0b011, opc22, 0, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
 877                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
 878                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
 879     bits<4> Rt;
 880     bits<17> shift;
 881     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
 882     let Inst{19-16} = shift{16-13}; // Rn
 883     let Inst{15-12} = Rt;
 884     let Inst{11-0}  = shift{11-0};
 885   }
 886 }
 887 //===----------------------------------------------------------------------===//
 888 // Instructions
 889 //===----------------------------------------------------------------------===//
 890
 891 //===----------------------------------------------------------------------===//
 892 //  Miscellaneous Instructions.
 893 //
 894
 895 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
 896 /// the function.  The first operand is the ID# for this instruction, the second
 897 /// is the index into the MachineConstantPool that this is, the third is the
 898 /// size in bytes of this constant pool entry.
 899 let neverHasSideEffects = 1, isNotDuplicable = 1 in
 900 def CONSTPOOL_ENTRY :
 901 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
 902                     i32imm:$size), NoItinerary, "", []>;
 903
 904 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 905 // from removing one half of the matched pairs. That breaks PEI, which assumes
 906 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 907 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 908 def ADJCALLSTACKUP :
 909 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary, "",
 910            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
 911
 912 def ADJCALLSTACKDOWN :
 913 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary, "",
 914            [(ARMcallseq_start timm:$amt)]>;
 915 }
 916
 917 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
 918              [/* For disassembly only; pattern left blank */]>,
 919           Requires<[IsARM, HasV6T2]> {
 920   let Inst{27-16} = 0b001100100000;
 921   let Inst{15-8} = 0b11110000;
 922   let Inst{7-0} = 0b00000000;
 923 }
 924
 925 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
 926              [/* For disassembly only; pattern left blank */]>,
 927           Requires<[IsARM, HasV6T2]> {
 928   let Inst{27-16} = 0b001100100000;
 929   let Inst{15-8} = 0b11110000;
 930   let Inst{7-0} = 0b00000001;
 931 }
 932
 933 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
 934              [/* For disassembly only; pattern left blank */]>,
 935           Requires<[IsARM, HasV6T2]> {
 936   let Inst{27-16} = 0b001100100000;
 937   let Inst{15-8} = 0b11110000;
 938   let Inst{7-0} = 0b00000010;
 939 }
 940
 941 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
 942              [/* For disassembly only; pattern left blank */]>,
 943           Requires<[IsARM, HasV6T2]> {
 944   let Inst{27-16} = 0b001100100000;
 945   let Inst{15-8} = 0b11110000;
 946   let Inst{7-0} = 0b00000011;
 947 }
 948
 949 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
 950              "\t$dst, $a, $b",
 951              [/* For disassembly only; pattern left blank */]>,
 952           Requires<[IsARM, HasV6]> {
 953   bits<4> Rd;
 954   bits<4> Rn;
 955   bits<4> Rm;
 956   let Inst{3-0} = Rm;
 957   let Inst{15-12} = Rd;
 958   let Inst{19-16} = Rn;
 959   let Inst{27-20} = 0b01101000;
 960   let Inst{7-4} = 0b1011;
 961   let Inst{11-8} = 0b1111;
 962 }
 963
 964 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
 965              [/* For disassembly only; pattern left blank */]>,
 966           Requires<[IsARM, HasV6T2]> {
 967   let Inst{27-16} = 0b001100100000;
 968   let Inst{15-8} = 0b11110000;
 969   let Inst{7-0} = 0b00000100;
 970 }
 971
 972 // The i32imm operand $val can be used by a debugger to store more information
 973 // about the breakpoint.
 974 def BKPT : AI<(outs), (ins i32imm:$val), MiscFrm, NoItinerary, "bkpt", "\t$val",
 975               [/* For disassembly only; pattern left blank */]>,
 976            Requires<[IsARM]> {
 977   bits<16> val;
 978   let Inst{3-0} = val{3-0};
 979   let Inst{19-8} = val{15-4};
 980   let Inst{27-20} = 0b00010010;
 981   let Inst{7-4} = 0b0111;
 982 }
 983
 984 // Change Processor State is a system instruction -- for disassembly only.
 985 // The singleton $opt operand contains the following information:
 986 // opt{4-0} = mode from Inst{4-0}
 987 // opt{5} = changemode from Inst{17}
 988 // opt{8-6} = AIF from Inst{8-6}
 989 // opt{10-9} = imod from Inst{19-18} with 0b10 as enable and 0b11 as disable
 990 // FIXME: Integrated assembler will need these split out.
 991 def CPS : AXI<(outs), (ins cps_opt:$opt), MiscFrm, NoItinerary, "cps$opt",
 992               [/* For disassembly only; pattern left blank */]>,
 993           Requires<[IsARM]> {
 994   let Inst{31-28} = 0b1111;
 995   let Inst{27-20} = 0b00010000;
 996   let Inst{16} = 0;
 997   let Inst{5} = 0;
 998 }
 999
1000 // Preload signals the memory system of possible future data/instruction access.
1001 // These are for disassembly only.
1002 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1003
1004   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1005                 !strconcat(opc, "\t$addr"),
1006                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1007     bits<4> Rt;
1008     bits<17> addr;
1009     let Inst{31-26} = 0b111101;
1010     let Inst{25} = 0; // 0 for immediate form
1011     let Inst{24} = data;
1012     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1013     let Inst{22} = read;
1014     let Inst{21-20} = 0b01;
1015     let Inst{19-16} = addr{16-13};  // Rn
1016     let Inst{15-12} = Rt;
1017     let Inst{11-0}  = addr{11-0};   // imm12
1018   }
1019
1020   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1021                !strconcat(opc, "\t$shift"),
1022                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1023     bits<4> Rt;
1024     bits<17> shift;
1025     let Inst{31-26} = 0b111101;
1026     let Inst{25} = 1; // 1 for register form
1027     let Inst{24} = data;
1028     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1029     let Inst{22} = read;
1030     let Inst{21-20} = 0b01;
1031     let Inst{19-16} = shift{16-13}; // Rn
1032     let Inst{11-0}  = shift{11-0};
1033   }
1034 }
1035
1036 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1037 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1038 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1039
1040 def SETEND : AXI<(outs),(ins setend_op:$end), MiscFrm, NoItinerary,
1041                  "setend\t$end",
1042                  [/* For disassembly only; pattern left blank */]>,
1043                Requires<[IsARM]> {
1044   bits<1> end;
1045   let Inst{31-10} = 0b1111000100000001000000;
1046   let Inst{9} = end;
1047   let Inst{8-0} = 0;
1048 }
1049
1050 def DBG : AI<(outs), (ins i32imm:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1051              [/* For disassembly only; pattern left blank */]>,
1052           Requires<[IsARM, HasV7]> {
1053   bits<4> opt;
1054   let Inst{27-4} = 0b001100100000111100001111;
1055   let Inst{3-0} = opt;
1056 }
1057
1058 // A5.4 Permanently UNDEFINED instructions.
1059 let isBarrier = 1, isTerminator = 1 in
1060 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1061                "trap", [(trap)]>,
1062            Requires<[IsARM]> {
1063   let Inst{27-25} = 0b011;
1064   let Inst{24-20} = 0b11111;
1065   let Inst{7-5} = 0b111;
1066   let Inst{4} = 0b1;
1067 }
1068
1069 // Address computation and loads and stores in PIC mode.
1070 // FIXME: These PIC insn patterns are pseudos, but derive from the normal insn
1071 //        classes (AXI1, et.al.) and so have encoding information and such,
1072 //        which is suboptimal. Once the rest of the code emitter (including
1073 //        JIT) is MC-ized we should look at refactoring these into true
1074 //        pseudos. As is, the encoding information ends up being ignored,
1075 //        as these instructions are lowered to individual MC-insts.
1076 let isNotDuplicable = 1 in {
1077 def PICADD : AXI1<0b0100, (outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1078                   Pseudo, IIC_iALUr, "",
1079                    [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1080
1081 let AddedComplexity = 10 in {
1082 def PICLDR  : AXI2ldw<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1083                   Pseudo, IIC_iLoad_r, "",
1084                   [(set GPR:$dst, (load addrmodepc:$addr))]>;
1085
1086 def PICLDRH : AXI3ldh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1087             Pseudo, IIC_iLoad_bh_r, "",
1088                   [(set GPR:$dst, (zextloadi16 addrmodepc:$addr))]>;
1089
1090 def PICLDRB : AXI2ldb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1091             Pseudo, IIC_iLoad_bh_r, "",
1092                   [(set GPR:$dst, (zextloadi8 addrmodepc:$addr))]>;
1093
1094 def PICLDRSH : AXI3ldsh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1095            Pseudo, IIC_iLoad_bh_r, "",
1096                   [(set GPR:$dst, (sextloadi16 addrmodepc:$addr))]>;
1097
1098 def PICLDRSB : AXI3ldsb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1099            Pseudo, IIC_iLoad_bh_r, "",
1100                   [(set GPR:$dst, (sextloadi8 addrmodepc:$addr))]>;
1101 }
1102 let AddedComplexity = 10 in {
1103 def PICSTR  : AXI2stw<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1104                Pseudo, IIC_iStore_r, "",
1105                [(store GPR:$src, addrmodepc:$addr)]>;
1106
1107 def PICSTRH : AXI3sth<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1108            Pseudo, IIC_iStore_bh_r, "",
1109                [(truncstorei16 GPR:$src, addrmodepc:$addr)]>;
1110
1111 def PICSTRB : AXI2stb<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1112            Pseudo, IIC_iStore_bh_r, "",
1113                [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1114 }
1115 } // isNotDuplicable = 1
1116
1117
1118 // LEApcrel - Load a pc-relative address into a register without offending the
1119 // assembler.
1120 // FIXME: These are marked as pseudos, but they're really not(?). They're just
1121 // the ADR instruction. Is this the right way to handle that? They need
1122 // encoding information regardless.
1123 let neverHasSideEffects = 1 in {
1124 let isReMaterializable = 1 in
1125 def LEApcrel : AXI1<0x0, (outs GPR:$dst), (ins i32imm:$label, pred:$p),
1126                     Pseudo, IIC_iALUi,
1127                     "adr$p\t$dst, #$label", []>;
1128
1129 } // neverHasSideEffects
1130 def LEApcrelJT : AXI1<0x0, (outs GPR:$dst),
1131                            (ins i32imm:$label, nohash_imm:$id, pred:$p),
1132                       Pseudo, IIC_iALUi,
1133                       "adr$p\t$dst, #${label}_${id}", []> {
1134     let Inst{25} = 1;
1135 }
1136
1137 //===----------------------------------------------------------------------===//
1138 //  Control Flow Instructions.
1139 //
1140
1141 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1142   // ARMV4T and above
1143   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1144                   "bx", "\tlr", [(ARMretflag)]>,
1145                Requires<[IsARM, HasV4T]> {
1146     let Inst{27-0}  = 0b0001001011111111111100011110;
1147   }
1148
1149   // ARMV4 only
1150   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1151                   "mov", "\tpc, lr", [(ARMretflag)]>,
1152                Requires<[IsARM, NoV4T]> {
1153     let Inst{27-0} = 0b0001101000001111000000001110;
1154   }
1155 }
1156
1157 // Indirect branches
1158 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1159   // ARMV4T and above
1160   def BRIND : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1161                   [(brind GPR:$dst)]>,
1162               Requires<[IsARM, HasV4T]> {
1163     bits<4> dst;
1164     let Inst{31-4} = 0b1110000100101111111111110001;
1165     let Inst{3-0}  = dst;
1166   }
1167
1168   // ARMV4 only
1169   def MOVPCRX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "mov\tpc, $dst",
1170                   [(brind GPR:$dst)]>,
1171               Requires<[IsARM, NoV4T]> {
1172     bits<4> dst;
1173     let Inst{31-4} = 0b1110000110100000111100000000;
1174     let Inst{3-0}   = dst;
1175   }
1176 }
1177
1178 // FIXME: remove when we have a way to marking a MI with these properties.
1179 // FIXME: Should pc be an implicit operand like PICADD, etc?
1180 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
1181     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
1182   def LDM_RET : AXI4ld<(outs GPR:$wb), (ins GPR:$Rn, ldstm_mode:$mode, pred:$p,
1183                                         reglist:$dsts, variable_ops),
1184                        IndexModeUpd, LdStMulFrm, IIC_iLoad_mBr,
1185                        "ldm${mode}${p}\t$Rn!, $dsts",
1186                        "$Rn = $wb", []> {
1187   bits<4> p;
1188   let Inst{31-28} = p;
1189   let Inst{21}    = 1;
1190 }
1191
1192 // On non-Darwin platforms R9 is callee-saved.
1193 let isCall = 1,
1194   Defs = [R0,  R1,  R2,  R3,  R12, LR,
1195           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1196           D16, D17, D18, D19, D20, D21, D22, D23,
1197           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
1198   def BL  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
1199                 IIC_Br, "bl\t$func",
1200                 [(ARMcall tglobaladdr:$func)]>,
1201             Requires<[IsARM, IsNotDarwin]> {
1202     let Inst{31-28} = 0b1110;
1203     // FIXME: Encoding info for $func. Needs fixups bits.
1204   }
1205
1206   def BL_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
1207                    IIC_Br, "bl", "\t$func",
1208                    [(ARMcall_pred tglobaladdr:$func)]>,
1209                 Requires<[IsARM, IsNotDarwin]>;
1210
1211   // ARMv5T and above
1212   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1213                 IIC_Br, "blx\t$func",
1214                 [(ARMcall GPR:$func)]>,
1215             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1216     bits<4> func;
1217     let Inst{27-4} = 0b000100101111111111110011;
1218     let Inst{3-0}   = func;
1219   }
1220
1221   // ARMv4T
1222   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1223   def BX : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1224                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
1225                   [(ARMcall_nolink tGPR:$func)]>,
1226            Requires<[IsARM, HasV4T, IsNotDarwin]> {
1227     bits<4> func;
1228     let Inst{27-4} = 0b000100101111111111110001;
1229     let Inst{3-0}   = func;
1230   }
1231
1232   // ARMv4
1233   def BMOVPCRX : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1234                  IIC_Br, "mov\tlr, pc\n\tmov\tpc, $func",
1235                  [(ARMcall_nolink tGPR:$func)]>,
1236            Requires<[IsARM, NoV4T, IsNotDarwin]> {
1237     bits<4> func;
1238     let Inst{27-4} = 0b000110100000111100000000;
1239     let Inst{3-0}   = func;
1240   }
1241 }
1242
1243 // On Darwin R9 is call-clobbered.
1244 let isCall = 1,
1245   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
1246           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1247           D16, D17, D18, D19, D20, D21, D22, D23,
1248           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
1249   def BLr9  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
1250                 IIC_Br, "bl\t$func",
1251                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsARM, IsDarwin]> {
1252     let Inst{31-28} = 0b1110;
1253     // FIXME: Encoding info for $func. Needs fixups bits.
1254   }
1255
1256   def BLr9_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
1257                    IIC_Br, "bl", "\t$func",
1258                    [(ARMcall_pred tglobaladdr:$func)]>,
1259                   Requires<[IsARM, IsDarwin]>;
1260
1261   // ARMv5T and above
1262   def BLXr9 : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1263                 IIC_Br, "blx\t$func",
1264                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]> {
1265     bits<4> func;
1266     let Inst{27-4} = 0b000100101111111111110011;
1267     let Inst{3-0}   = func;
1268   }
1269
1270   // ARMv4T
1271   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1272   def BXr9 : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1273                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
1274                   [(ARMcall_nolink tGPR:$func)]>,
1275              Requires<[IsARM, HasV4T, IsDarwin]> {
1276     bits<4> func;
1277     let Inst{27-4} = 0b000100101111111111110001;
1278     let Inst{3-0}   = func;
1279   }
1280
1281   // ARMv4
1282   def BMOVPCRXr9 : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1283                  IIC_Br, "mov\tlr, pc\n\tmov\tpc, $func",
1284                  [(ARMcall_nolink tGPR:$func)]>,
1285            Requires<[IsARM, NoV4T, IsDarwin]> {
1286     bits<4> func;
1287     let Inst{27-4} = 0b000110100000111100000000;
1288     let Inst{3-0}   = func;
1289   }
1290 }
1291
1292 // Tail calls.
1293
1294 // FIXME: These should probably be xformed into the non-TC versions of the
1295 // instructions as part of MC lowering.
1296 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1297   // Darwin versions.
1298   let Defs = [R0, R1, R2, R3, R9, R12,
1299               D0, D1, D2, D3, D4, D5, D6, D7,
1300               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1301               D27, D28, D29, D30, D31, PC],
1302       Uses = [SP] in {
1303     def TCRETURNdi : AInoP<(outs), (ins i32imm:$dst, variable_ops),
1304                        Pseudo, IIC_Br,
1305                        "@TC_RETURN","\t$dst", []>, Requires<[IsDarwin]>;
1306
1307     def TCRETURNri : AInoP<(outs), (ins tcGPR:$dst, variable_ops),
1308                        Pseudo, IIC_Br,
1309                        "@TC_RETURN","\t$dst", []>, Requires<[IsDarwin]>;
1310
1311     def TAILJMPd : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1312                    IIC_Br, "b\t$dst  @ TAILCALL",
1313                    []>, Requires<[IsDarwin]>;
1314
1315     def TAILJMPdt: ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1316                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1317                    []>, Requires<[IsDarwin]>;
1318
1319     def TAILJMPr : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1320                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1321                    []>, Requires<[IsDarwin]> {
1322       bits<4> dst;
1323       let Inst{31-4} = 0b1110000100101111111111110001;
1324       let Inst{3-0}  = dst;
1325     }
1326   }
1327
1328   // Non-Darwin versions (the difference is R9).
1329   let Defs = [R0, R1, R2, R3, R12,
1330               D0, D1, D2, D3, D4, D5, D6, D7,
1331               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1332               D27, D28, D29, D30, D31, PC],
1333       Uses = [SP] in {
1334     def TCRETURNdiND : AInoP<(outs), (ins i32imm:$dst, variable_ops),
1335                        Pseudo, IIC_Br,
1336                        "@TC_RETURN","\t$dst", []>, Requires<[IsNotDarwin]>;
1337
1338     def TCRETURNriND : AInoP<(outs), (ins tcGPR:$dst, variable_ops),
1339                        Pseudo, IIC_Br,
1340                        "@TC_RETURN","\t$dst", []>, Requires<[IsNotDarwin]>;
1341
1342     def TAILJMPdND : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1343                    IIC_Br, "b\t$dst  @ TAILCALL",
1344                    []>, Requires<[IsARM, IsNotDarwin]>;
1345
1346     def TAILJMPdNDt : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1347                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1348                    []>, Requires<[IsThumb, IsNotDarwin]>;
1349
1350     def TAILJMPrND : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1351                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1352                    []>, Requires<[IsNotDarwin]> {
1353       bits<4> dst;
1354       let Inst{31-4} = 0b1110000100101111111111110001;
1355       let Inst{3-0}  = dst;
1356     }
1357   }
1358 }
1359
1360 let isBranch = 1, isTerminator = 1 in {
1361   // B is "predicable" since it can be xformed into a Bcc.
1362   let isBarrier = 1 in {
1363     let isPredicable = 1 in
1364     def B : ABXI<0b1010, (outs), (ins brtarget:$target), IIC_Br,
1365                 "b\t$target", [(br bb:$target)]>;
1366
1367     let isNotDuplicable = 1, isIndirectBranch = 1,
1368         // FIXME: $imm field is not specified by asm string.  Mark as cgonly.
1369         isCodeGenOnly = 1 in {
1370     def BR_JTr : JTI<(outs), (ins GPR:$target, jtblock_operand:$jt, i32imm:$id),
1371                       IIC_Br, "mov\tpc, $target$jt",
1372                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]> {
1373       let Inst{11-4}  = 0b00000000;
1374       let Inst{15-12} = 0b1111;
1375       let Inst{20}    = 0; // S Bit
1376       let Inst{24-21} = 0b1101;
1377       let Inst{27-25} = 0b000;
1378     }
1379     def BR_JTm : JTI<(outs),
1380                      (ins addrmode2:$target, jtblock_operand:$jt, i32imm:$id),
1381                      IIC_Br, "ldr\tpc, $target$jt",
1382                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1383                        imm:$id)]> {
1384       let Inst{15-12} = 0b1111;
1385       let Inst{20}    = 1; // L bit
1386       let Inst{21}    = 0; // W bit
1387       let Inst{22}    = 0; // B bit
1388       let Inst{24}    = 1; // P bit
1389       let Inst{27-25} = 0b011;
1390     }
1391     def BR_JTadd : JTI<(outs),
1392                      (ins GPR:$target, GPR:$idx, jtblock_operand:$jt, i32imm:$id),
1393                       IIC_Br, "add\tpc, $target, $idx$jt",
1394                       [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1395                         imm:$id)]> {
1396       let Inst{15-12} = 0b1111;
1397       let Inst{20}    = 0; // S bit
1398       let Inst{24-21} = 0b0100;
1399       let Inst{27-25} = 0b000;
1400     }
1401     } // isNotDuplicable = 1, isIndirectBranch = 1
1402   } // isBarrier = 1
1403
1404   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1405   // a two-value operand where a dag node expects two operands. :(
1406   def Bcc : ABI<0b1010, (outs), (ins brtarget:$target),
1407                IIC_Br, "b", "\t$target",
1408                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>;
1409 }
1410
1411 // Branch and Exchange Jazelle -- for disassembly only
1412 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1413               [/* For disassembly only; pattern left blank */]> {
1414   let Inst{23-20} = 0b0010;
1415   //let Inst{19-8} = 0xfff;
1416   let Inst{7-4} = 0b0010;
1417 }
1418
1419 // Secure Monitor Call is a system instruction -- for disassembly only
1420 def SMC : ABI<0b0001, (outs), (ins i32imm:$opt), NoItinerary, "smc", "\t$opt",
1421               [/* For disassembly only; pattern left blank */]> {
1422   bits<4> opt;
1423   let Inst{23-4} = 0b01100000000000000111;
1424   let Inst{3-0} = opt;
1425 }
1426
1427 // Supervisor Call (Software Interrupt) -- for disassembly only
1428 let isCall = 1 in {
1429 def SVC : ABI<0b1111, (outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc",
1430               [/* For disassembly only; pattern left blank */]> {
1431   bits<24> svc;
1432   let Inst{23-0} = svc;
1433 }
1434 }
1435
1436 // Store Return State is a system instruction -- for disassembly only
1437 let isCodeGenOnly = 1 in {  // FIXME: This should not use submode!
1438 def SRSW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1439                 NoItinerary, "srs${amode}\tsp!, $mode",
1440                 [/* For disassembly only; pattern left blank */]> {
1441   let Inst{31-28} = 0b1111;
1442   let Inst{22-20} = 0b110; // W = 1
1443 }
1444
1445 def SRS  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1446                 NoItinerary, "srs${amode}\tsp, $mode",
1447                 [/* For disassembly only; pattern left blank */]> {
1448   let Inst{31-28} = 0b1111;
1449   let Inst{22-20} = 0b100; // W = 0
1450 }
1451
1452 // Return From Exception is a system instruction -- for disassembly only
1453 def RFEW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1454                 NoItinerary, "rfe${amode}\t$base!",
1455                 [/* For disassembly only; pattern left blank */]> {
1456   let Inst{31-28} = 0b1111;
1457   let Inst{22-20} = 0b011; // W = 1
1458 }
1459
1460 def RFE  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1461                 NoItinerary, "rfe${amode}\t$base",
1462                 [/* For disassembly only; pattern left blank */]> {
1463   let Inst{31-28} = 0b1111;
1464   let Inst{22-20} = 0b001; // W = 0
1465 }
1466 } // isCodeGenOnly = 1
1467
1468 //===----------------------------------------------------------------------===//
1469 //  Load / store Instructions.
1470 //
1471
1472 // Load
1473
1474
1475 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1476                     UnOpFrag<(load node:$Src)>>;
1477 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1478                     UnOpFrag<(zextloadi8 node:$Src)>>;
1479 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1480                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1481 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1482                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1483
1484 // Special LDR for loads from non-pc-relative constpools.
1485 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1486     isReMaterializable = 1 in
1487 def LDRcp : AIldst1<0b010, 0, 1, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1488                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr", []> {
1489   bits<4> Rt;
1490   bits<17> addr;
1491   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1492   let Inst{19-16} = 0b1111;
1493   let Inst{15-12} = Rt;
1494   let Inst{11-0}  = addr{11-0};   // imm12
1495 }
1496
1497 // Loads with zero extension
1498 def LDRH  : AI3ldh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
1499                   IIC_iLoad_bh_r, "ldrh", "\t$dst, $addr",
1500                   [(set GPR:$dst, (zextloadi16 addrmode3:$addr))]>;
1501
1502 // Loads with sign extension
1503 def LDRSH : AI3ldsh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
1504                    IIC_iLoad_bh_r, "ldrsh", "\t$dst, $addr",
1505                    [(set GPR:$dst, (sextloadi16 addrmode3:$addr))]>;
1506
1507 def LDRSB : AI3ldsb<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
1508                    IIC_iLoad_bh_r, "ldrsb", "\t$dst, $addr",
1509                    [(set GPR:$dst, (sextloadi8 addrmode3:$addr))]>;
1510
1511 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1,
1512     isCodeGenOnly = 1 in { // $dst2 doesn't exist in asmstring?
1513 // Load doubleword
1514 def LDRD : AI3ldd<(outs GPR:$dst1, GPR:$dst2), (ins addrmode3:$addr), LdMiscFrm,
1515                  IIC_iLoad_d_r, "ldrd", "\t$dst1, $addr",
1516                  []>, Requires<[IsARM, HasV5TE]>;
1517
1518 // Indexed loads
1519 def LDR_PRE  : AI2ldwpr<(outs GPR:$dst, GPR:$base_wb),
1520                      (ins addrmode2:$addr), LdFrm, IIC_iLoad_ru,
1521                      "ldr", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1522
1523 def LDR_POST : AI2ldwpo<(outs GPR:$dst, GPR:$base_wb),
1524                      (ins GPR:$base, am2offset:$offset), LdFrm, IIC_iLoad_ru,
1525                      "ldr", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1526
1527 def LDRH_PRE  : AI3ldhpr<(outs GPR:$dst, GPR:$base_wb),
1528                      (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_bh_ru,
1529                      "ldrh", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1530
1531 def LDRH_POST : AI3ldhpo<(outs GPR:$dst, GPR:$base_wb),
1532                   (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1533                     "ldrh", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1534
1535 def LDRB_PRE  : AI2ldbpr<(outs GPR:$dst, GPR:$base_wb),
1536                      (ins addrmode2:$addr), LdFrm, IIC_iLoad_bh_ru,
1537                      "ldrb", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1538
1539 def LDRB_POST : AI2ldbpo<(outs GPR:$dst, GPR:$base_wb),
1540                      (ins GPR:$base,am2offset:$offset), LdFrm, IIC_iLoad_bh_ru,
1541                     "ldrb", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1542
1543 def LDRSH_PRE : AI3ldshpr<(outs GPR:$dst, GPR:$base_wb),
1544                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_bh_ru,
1545                       "ldrsh", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1546
1547 def LDRSH_POST: AI3ldshpo<(outs GPR:$dst, GPR:$base_wb),
1548                   (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1549                    "ldrsh", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1550
1551 def LDRSB_PRE : AI3ldsbpr<(outs GPR:$dst, GPR:$base_wb),
1552                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_bh_ru,
1553                       "ldrsb", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1554
1555 def LDRSB_POST: AI3ldsbpo<(outs GPR:$dst, GPR:$base_wb),
1556                     (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_ru,
1557                    "ldrsb", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1558
1559 // For disassembly only
1560 def LDRD_PRE : AI3lddpr<(outs GPR:$dst1, GPR:$dst2, GPR:$base_wb),
1561                         (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_d_ru,
1562                  "ldrd", "\t$dst1, $dst2, $addr!", "$addr.base = $base_wb", []>,
1563                 Requires<[IsARM, HasV5TE]>;
1564
1565 // For disassembly only
1566 def LDRD_POST : AI3lddpo<(outs GPR:$dst1, GPR:$dst2, GPR:$base_wb),
1567                    (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_d_ru,
1568             "ldrd", "\t$dst1, $dst2, [$base], $offset", "$base = $base_wb", []>,
1569                 Requires<[IsARM, HasV5TE]>;
1570
1571 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1572
1573 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1574
1575 def LDRT : AI2ldwpo<(outs GPR:$dst, GPR:$base_wb),
1576                    (ins GPR:$base, am2offset:$offset), LdFrm, IIC_iLoad_ru,
1577                    "ldrt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1578   let Inst{21} = 1; // overwrite
1579 }
1580
1581 def LDRBT : AI2ldbpo<(outs GPR:$dst, GPR:$base_wb),
1582                   (ins GPR:$base,am2offset:$offset), LdFrm, IIC_iLoad_bh_ru,
1583                   "ldrbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1584   let Inst{21} = 1; // overwrite
1585 }
1586
1587 def LDRSBT : AI3ldsbpo<(outs GPR:$dst, GPR:$base_wb),
1588                  (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1589                  "ldrsbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1590   let Inst{21} = 1; // overwrite
1591 }
1592
1593 def LDRHT : AI3ldhpo<(outs GPR:$dst, GPR:$base_wb),
1594                  (ins GPR:$base, am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1595                   "ldrht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1596   let Inst{21} = 1; // overwrite
1597 }
1598
1599 def LDRSHT : AI3ldshpo<(outs GPR:$dst, GPR:$base_wb),
1600                  (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1601                  "ldrsht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1602   let Inst{21} = 1; // overwrite
1603 }
1604
1605 // Store
1606
1607 // Stores with truncate
1608 def STRH : AI3sth<(outs), (ins GPR:$src, addrmode3:$addr), StMiscFrm,
1609                IIC_iStore_bh_r, "strh", "\t$src, $addr",
1610                [(truncstorei16 GPR:$src, addrmode3:$addr)]>;
1611
1612 // Store doubleword
1613 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1,
1614     isCodeGenOnly = 1 in  // $src2 doesn't exist in asm string
1615 def STRD : AI3std<(outs), (ins GPR:$src1, GPR:$src2, addrmode3:$addr),
1616                StMiscFrm, IIC_iStore_d_r,
1617                "strd", "\t$src1, $addr", []>, Requires<[IsARM, HasV5TE]>;
1618
1619 // Indexed stores
1620 def STR_PRE  : AI2stwpr<(outs GPR:$base_wb),
1621                      (ins GPR:$src, GPR:$base, am2offset:$offset),
1622                      StFrm, IIC_iStore_ru,
1623                     "str", "\t$src, [$base, $offset]!", "$base = $base_wb",
1624                     [(set GPR:$base_wb,
1625                       (pre_store GPR:$src, GPR:$base, am2offset:$offset))]>;
1626
1627 def STR_POST : AI2stwpo<(outs GPR:$base_wb),
1628                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1629                      StFrm, IIC_iStore_ru,
1630                     "str", "\t$src, [$base], $offset", "$base = $base_wb",
1631                     [(set GPR:$base_wb,
1632                       (post_store GPR:$src, GPR:$base, am2offset:$offset))]>;
1633
1634 def STRH_PRE : AI3sthpr<(outs GPR:$base_wb),
1635                      (ins GPR:$src, GPR:$base,am3offset:$offset),
1636                      StMiscFrm, IIC_iStore_ru,
1637                      "strh", "\t$src, [$base, $offset]!", "$base = $base_wb",
1638                     [(set GPR:$base_wb,
1639                       (pre_truncsti16 GPR:$src, GPR:$base,am3offset:$offset))]>;
1640
1641 def STRH_POST: AI3sthpo<(outs GPR:$base_wb),
1642                      (ins GPR:$src, GPR:$base,am3offset:$offset),
1643                      StMiscFrm, IIC_iStore_bh_ru,
1644                      "strh", "\t$src, [$base], $offset", "$base = $base_wb",
1645                     [(set GPR:$base_wb, (post_truncsti16 GPR:$src,
1646                                          GPR:$base, am3offset:$offset))]>;
1647
1648 def STRB_PRE : AI2stbpr<(outs GPR:$base_wb),
1649                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1650                      StFrm, IIC_iStore_bh_ru,
1651                      "strb", "\t$src, [$base, $offset]!", "$base = $base_wb",
1652                     [(set GPR:$base_wb, (pre_truncsti8 GPR:$src,
1653                                          GPR:$base, am2offset:$offset))]>;
1654
1655 def STRB_POST: AI2stbpo<(outs GPR:$base_wb),
1656                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1657                      StFrm, IIC_iStore_bh_ru,
1658                      "strb", "\t$src, [$base], $offset", "$base = $base_wb",
1659                     [(set GPR:$base_wb, (post_truncsti8 GPR:$src,
1660                                          GPR:$base, am2offset:$offset))]>;
1661
1662 // For disassembly only
1663 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
1664                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1665                      StMiscFrm, IIC_iStore_d_ru,
1666                      "strd", "\t$src1, $src2, [$base, $offset]!",
1667                      "$base = $base_wb", []>;
1668
1669 // For disassembly only
1670 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
1671                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1672                      StMiscFrm, IIC_iStore_d_ru,
1673                      "strd", "\t$src1, $src2, [$base], $offset",
1674                      "$base = $base_wb", []>;
1675
1676 // STRT, STRBT, and STRHT are for disassembly only.
1677
1678 def STRT : AI2stwpo<(outs GPR:$base_wb),
1679                     (ins GPR:$src, GPR:$base,am2offset:$offset),
1680                     StFrm, IIC_iStore_ru,
1681                     "strt", "\t$src, [$base], $offset", "$base = $base_wb",
1682                     [/* For disassembly only; pattern left blank */]> {
1683   let Inst{21} = 1; // overwrite
1684 }
1685
1686 def STRBT : AI2stbpo<(outs GPR:$base_wb),
1687                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1688                      StFrm, IIC_iStore_bh_ru,
1689                      "strbt", "\t$src, [$base], $offset", "$base = $base_wb",
1690                      [/* For disassembly only; pattern left blank */]> {
1691   let Inst{21} = 1; // overwrite
1692 }
1693
1694 def STRHT: AI3sthpo<(outs GPR:$base_wb),
1695                     (ins GPR:$src, GPR:$base,am3offset:$offset),
1696                     StMiscFrm, IIC_iStore_bh_ru,
1697                     "strht", "\t$src, [$base], $offset", "$base = $base_wb",
1698                     [/* For disassembly only; pattern left blank */]> {
1699   let Inst{21} = 1; // overwrite
1700 }
1701
1702 //===----------------------------------------------------------------------===//
1703 //  Load / store multiple Instructions.
1704 //
1705
1706 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1,
1707     isCodeGenOnly = 1 in {
1708 def LDM : AXI4ld<(outs), (ins GPR:$Rn, ldstm_mode:$amode, pred:$p,
1709                           reglist:$dsts, variable_ops),
1710                  IndexModeNone, LdStMulFrm, IIC_iLoad_m,
1711                  "ldm${amode}${p}\t$Rn, $dsts", "", []> {
1712   bits<4> p;
1713   let Inst{31-28} = p;
1714   let Inst{21} = 0;
1715 }
1716
1717 def LDM_UPD : AXI4ld<(outs GPR:$wb), (ins GPR:$Rn, ldstm_mode:$amode, pred:$p,
1718                                       reglist:$dsts, variable_ops),
1719                      IndexModeUpd, LdStMulFrm, IIC_iLoad_mu,
1720                      "ldm${amode}${p}\t$Rn!, $dsts",
1721                      "$Rn = $wb", []> {
1722   bits<4> p;
1723   let Inst{31-28} = p;
1724   let Inst{21} = 1;
1725 }
1726 } // mayLoad, neverHasSideEffects, hasExtraDefRegAllocReq
1727
1728 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1,
1729     isCodeGenOnly = 1 in {
1730 def STM : AXI4st<(outs), (ins GPR:$Rn, ldstm_mode:$amode, pred:$p,
1731                           reglist:$srcs, variable_ops),
1732                  IndexModeNone, LdStMulFrm, IIC_iStore_m,
1733                  "stm${amode}${p}\t$Rn, $srcs", "", []>;
1734
1735 def STM_UPD : AXI4st<(outs GPR:$wb), (ins GPR:$Rn, ldstm_mode:$amode, pred:$p,
1736                                       reglist:$srcs, variable_ops),
1737                      IndexModeUpd, LdStMulFrm, IIC_iStore_mu,
1738                      "stm${amode}${p}\t$Rn!, $srcs",
1739                      "$Rn = $wb", []>;
1740 } // mayStore, neverHasSideEffects, hasExtraSrcRegAllocReq
1741
1742 //===----------------------------------------------------------------------===//
1743 //  Move Instructions.
1744 //
1745
1746 let neverHasSideEffects = 1 in
1747 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
1748                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
1749   bits<4> Rd;
1750   bits<4> Rm;
1751
1752   let Inst{11-4} = 0b00000000;
1753   let Inst{25} = 0;
1754   let Inst{3-0} = Rm;
1755   let Inst{15-12} = Rd;
1756 }
1757
1758 // A version for the smaller set of tail call registers.
1759 let neverHasSideEffects = 1 in
1760 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
1761                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
1762   bits<4> Rd;
1763   bits<4> Rm;
1764
1765   let Inst{11-4} = 0b00000000;
1766   let Inst{25} = 0;
1767   let Inst{3-0} = Rm;
1768   let Inst{15-12} = Rd;
1769 }
1770
1771 def MOVs : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg:$src),
1772                 DPSoRegFrm, IIC_iMOVsr,
1773                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg:$src)]>,
1774                 UnaryDP {
1775   bits<4> Rd;
1776   bits<12> src;
1777   let Inst{15-12} = Rd;
1778   let Inst{11-0} = src;
1779   let Inst{25} = 0;
1780 }
1781
1782 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1783 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
1784                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
1785   bits<4> Rd;
1786   bits<12> imm;
1787   let Inst{25} = 1;
1788   let Inst{15-12} = Rd;
1789   let Inst{19-16} = 0b0000;
1790   let Inst{11-0} = imm;
1791 }
1792
1793 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1794 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins i32imm:$imm),
1795                  DPFrm, IIC_iMOVi,
1796                  "movw", "\t$Rd, $imm",
1797                  [(set GPR:$Rd, imm0_65535:$imm)]>,
1798                  Requires<[IsARM, HasV6T2]>, UnaryDP {
1799   bits<4> Rd;
1800   bits<16> imm;
1801   let Inst{15-12} = Rd;
1802   let Inst{11-0}  = imm{11-0};
1803   let Inst{19-16} = imm{15-12};
1804   let Inst{20} = 0;
1805   let Inst{25} = 1;
1806 }
1807
1808 let Constraints = "$src = $Rd" in
1809 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, i32imm:$imm),
1810                   DPFrm, IIC_iMOVi,
1811                   "movt", "\t$Rd, $imm",
1812                   [(set GPR:$Rd,
1813                         (or (and GPR:$src, 0xffff),
1814                             lo16AllZero:$imm))]>, UnaryDP,
1815                   Requires<[IsARM, HasV6T2]> {
1816   bits<4> Rd;
1817   bits<16> imm;
1818   let Inst{15-12} = Rd;
1819   let Inst{11-0}  = imm{11-0};
1820   let Inst{19-16} = imm{15-12};
1821   let Inst{20} = 0;
1822   let Inst{25} = 1;
1823 }
1824
1825 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
1826       Requires<[IsARM, HasV6T2]>;
1827
1828 let Uses = [CPSR] in
1829 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi, "",
1830                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
1831                     Requires<[IsARM]>;
1832
1833 // These aren't really mov instructions, but we have to define them this way
1834 // due to flag operands.
1835
1836 let Defs = [CPSR] in {
1837 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi, "",
1838                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
1839                       Requires<[IsARM]>;
1840 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi, "",
1841                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
1842                       Requires<[IsARM]>;
1843 }
1844
1845 //===----------------------------------------------------------------------===//
1846 //  Extend Instructions.
1847 //
1848
1849 // Sign extenders
1850
1851 defm SXTB  : AI_ext_rrot<0b01101010,
1852                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
1853 defm SXTH  : AI_ext_rrot<0b01101011,
1854                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
1855
1856 defm SXTAB : AI_exta_rrot<0b01101010,
1857                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
1858 defm SXTAH : AI_exta_rrot<0b01101011,
1859                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
1860
1861 // For disassembly only
1862 defm SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
1863
1864 // For disassembly only
1865 defm SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
1866
1867 // Zero extenders
1868
1869 let AddedComplexity = 16 in {
1870 defm UXTB   : AI_ext_rrot<0b01101110,
1871                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
1872 defm UXTH   : AI_ext_rrot<0b01101111,
1873                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
1874 defm UXTB16 : AI_ext_rrot<0b01101100,
1875                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
1876
1877 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
1878 //        The transformation should probably be done as a combiner action
1879 //        instead so we can include a check for masking back in the upper
1880 //        eight bits of the source into the lower eight bits of the result.
1881 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
1882 //               (UXTB16r_rot GPR:$Src, 24)>;
1883 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
1884                (UXTB16r_rot GPR:$Src, 8)>;
1885
1886 defm UXTAB : AI_exta_rrot<0b01101110, "uxtab",
1887                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
1888 defm UXTAH : AI_exta_rrot<0b01101111, "uxtah",
1889                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
1890 }
1891
1892 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
1893 // For disassembly only
1894 defm UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
1895
1896
1897 def SBFX  : I<(outs GPR:$Rd),
1898               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
1899                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
1900                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
1901                Requires<[IsARM, HasV6T2]> {
1902   bits<4> Rd;
1903   bits<4> Rn;
1904   bits<5> lsb;
1905   bits<5> width;
1906   let Inst{27-21} = 0b0111101;
1907   let Inst{6-4}   = 0b101;
1908   let Inst{20-16} = width;
1909   let Inst{15-12} = Rd;
1910   let Inst{11-7}  = lsb;
1911   let Inst{3-0}   = Rn;
1912 }
1913
1914 def UBFX  : I<(outs GPR:$Rd),
1915               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
1916                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
1917                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
1918                Requires<[IsARM, HasV6T2]> {
1919   bits<4> Rd;
1920   bits<4> Rn;
1921   bits<5> lsb;
1922   bits<5> width;
1923   let Inst{27-21} = 0b0111111;
1924   let Inst{6-4}   = 0b101;
1925   let Inst{20-16} = width;
1926   let Inst{15-12} = Rd;
1927   let Inst{11-7}  = lsb;
1928   let Inst{3-0}   = Rn;
1929 }
1930
1931 //===----------------------------------------------------------------------===//
1932 //  Arithmetic Instructions.
1933 //
1934
1935 defm ADD  : AsI1_bin_irs<0b0100, "add",
1936                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
1937                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
1938 defm SUB  : AsI1_bin_irs<0b0010, "sub",
1939                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
1940                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1941
1942 // ADD and SUB with 's' bit set.
1943 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
1944                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
1945                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
1946 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
1947                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
1948                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
1949
1950 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
1951                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>, 1>;
1952 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
1953                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>>;
1954 defm ADCS : AI1_adde_sube_s_irs<0b0101, "adcs",
1955                           BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
1956 defm SBCS : AI1_adde_sube_s_irs<0b0110, "sbcs",
1957                           BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
1958
1959 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1960                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
1961                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
1962   bits<4> Rd;
1963   bits<4> Rn;
1964   bits<12> imm;
1965   let Inst{25} = 1;
1966   let Inst{15-12} = Rd;
1967   let Inst{19-16} = Rn;
1968   let Inst{11-0} = imm;
1969 }
1970
1971 // The reg/reg form is only defined for the disassembler; for codegen it is
1972 // equivalent to SUBrr.
1973 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1974                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
1975                  [/* For disassembly only; pattern left blank */]> {
1976   bits<4> Rd;
1977   bits<4> Rn;
1978   bits<4> Rm;
1979   let Inst{11-4} = 0b00000000;
1980   let Inst{25} = 0;
1981   let Inst{3-0} = Rm;
1982   let Inst{15-12} = Rd;
1983   let Inst{19-16} = Rn;
1984 }
1985
1986 def RSBrs : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
1987                  DPSoRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
1988                  [(set GPR:$Rd, (sub so_reg:$shift, GPR:$Rn))]> {
1989   bits<4> Rd;
1990   bits<4> Rn;
1991   bits<12> shift;
1992   let Inst{25} = 0;
1993   let Inst{11-0} = shift;
1994   let Inst{15-12} = Rd;
1995   let Inst{19-16} = Rn;
1996 }
1997
1998 // RSB with 's' bit set.
1999 let Defs = [CPSR] in {
2000 def RSBSri : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2001                  IIC_iALUi, "rsbs", "\t$Rd, $Rn, $imm",
2002                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]> {
2003   bits<4> Rd;
2004   bits<4> Rn;
2005   bits<12> imm;
2006   let Inst{25} = 1;
2007   let Inst{20} = 1;
2008   let Inst{15-12} = Rd;
2009   let Inst{19-16} = Rn;
2010   let Inst{11-0} = imm;
2011 }
2012 def RSBSrs : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2013                  DPSoRegFrm, IIC_iALUsr, "rsbs", "\t$Rd, $Rn, $shift",
2014                  [(set GPR:$Rd, (subc so_reg:$shift, GPR:$Rn))]> {
2015   bits<4> Rd;
2016   bits<4> Rn;
2017   bits<12> shift;
2018   let Inst{25} = 0;
2019   let Inst{20} = 1;
2020   let Inst{11-0} = shift;
2021   let Inst{15-12} = Rd;
2022   let Inst{19-16} = Rn;
2023 }
2024 }
2025
2026 let Uses = [CPSR] in {
2027 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2028                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2029                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2030                  Requires<[IsARM]> {
2031   bits<4> Rd;
2032   bits<4> Rn;
2033   bits<12> imm;
2034   let Inst{25} = 1;
2035   let Inst{15-12} = Rd;
2036   let Inst{19-16} = Rn;
2037   let Inst{11-0} = imm;
2038 }
2039 // The reg/reg form is only defined for the disassembler; for codegen it is
2040 // equivalent to SUBrr.
2041 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2042                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2043                  [/* For disassembly only; pattern left blank */]> {
2044   bits<4> Rd;
2045   bits<4> Rn;
2046   bits<4> Rm;
2047   let Inst{11-4} = 0b00000000;
2048   let Inst{25} = 0;
2049   let Inst{3-0} = Rm;
2050   let Inst{15-12} = Rd;
2051   let Inst{19-16} = Rn;
2052 }
2053 def RSCrs : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2054                  DPSoRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2055                  [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2056                  Requires<[IsARM]> {
2057   bits<4> Rd;
2058   bits<4> Rn;
2059   bits<12> shift;
2060   let Inst{25} = 0;
2061   let Inst{11-0} = shift;
2062   let Inst{15-12} = Rd;
2063   let Inst{19-16} = Rn;
2064 }
2065 }
2066
2067 // FIXME: Allow these to be predicated.
2068 let Defs = [CPSR], Uses = [CPSR] in {
2069 def RSCSri : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2070                   DPFrm, IIC_iALUi, "rscs\t$Rd, $Rn, $imm",
2071                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2072                   Requires<[IsARM]> {
2073   bits<4> Rd;
2074   bits<4> Rn;
2075   bits<12> imm;
2076   let Inst{25} = 1;
2077   let Inst{20} = 1;
2078   let Inst{15-12} = Rd;
2079   let Inst{19-16} = Rn;
2080   let Inst{11-0} = imm;
2081 }
2082 def RSCSrs : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2083                   DPSoRegFrm, IIC_iALUsr, "rscs\t$Rd, $Rn, $shift",
2084                   [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2085                   Requires<[IsARM]> {
2086   bits<4> Rd;
2087   bits<4> Rn;
2088   bits<12> shift;
2089   let Inst{25} = 0;
2090   let Inst{20} = 1;
2091   let Inst{11-0} = shift;
2092   let Inst{15-12} = Rd;
2093   let Inst{19-16} = Rn;
2094 }
2095 }
2096
2097 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2098 // The assume-no-carry-in form uses the negation of the input since add/sub
2099 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2100 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2101 // details.
2102 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2103              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2104 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2105              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2106 // The with-carry-in form matches bitwise not instead of the negation.
2107 // Effectively, the inverse interpretation of the carry flag already accounts
2108 // for part of the negation.
2109 def : ARMPat<(adde   GPR:$src, so_imm_not:$imm),
2110              (SBCri  GPR:$src, so_imm_not:$imm)>;
2111
2112 // Note: These are implemented in C++ code, because they have to generate
2113 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2114 // cannot produce.
2115 // (mul X, 2^n+1) -> (add (X << n), X)
2116 // (mul X, 2^n-1) -> (rsb X, (X << n))
2117
2118 // ARM Arithmetic Instruction -- for disassembly only
2119 // GPR:$dst = GPR:$a op GPR:$b
2120 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2121           list<dag> pattern = [/* For disassembly only; pattern left blank */]>
2122   : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iALUr,
2123        opc, "\t$Rd, $Rn, $Rm", pattern> {
2124   bits<4> Rd;
2125   bits<4> Rn;
2126   bits<4> Rm;
2127   let Inst{27-20} = op27_20;
2128   let Inst{11-4} = op11_4;
2129   let Inst{19-16} = Rn;
2130   let Inst{15-12} = Rd;
2131   let Inst{3-0}   = Rm;
2132 }
2133
2134 // Saturating add/subtract -- for disassembly only
2135
2136 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2137                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rn, GPR:$Rm))]>;
2138 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2139                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rn, GPR:$Rm))]>;
2140 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd">;
2141 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub">;
2142
2143 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2144 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2145 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2146 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2147 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2148 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2149 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2150 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2151 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2152 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2153 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2154 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2155
2156 // Signed/Unsigned add/subtract -- for disassembly only
2157
2158 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2159 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2160 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2161 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2162 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2163 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2164 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2165 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2166 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2167 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2168 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2169 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2170
2171 // Signed/Unsigned halving add/subtract -- for disassembly only
2172
2173 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2174 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2175 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2176 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2177 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2178 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2179 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2180 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2181 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2182 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2183 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2184 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2185
2186 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2187
2188 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2189                 MulFrm /* for convenience */, NoItinerary, "usad8",
2190                 "\t$Rd, $Rn, $Rm", []>,
2191              Requires<[IsARM, HasV6]> {
2192   bits<4> Rd;
2193   bits<4> Rn;
2194   bits<4> Rm;
2195   let Inst{27-20} = 0b01111000;
2196   let Inst{15-12} = 0b1111;
2197   let Inst{7-4} = 0b0001;
2198   let Inst{19-16} = Rd;
2199   let Inst{11-8} = Rm;
2200   let Inst{3-0} = Rn;
2201 }
2202 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2203                 MulFrm /* for convenience */, NoItinerary, "usada8",
2204                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2205              Requires<[IsARM, HasV6]> {
2206   bits<4> Rd;
2207   bits<4> Rn;
2208   bits<4> Rm;
2209   bits<4> Ra;
2210   let Inst{27-20} = 0b01111000;
2211   let Inst{7-4} = 0b0001;
2212   let Inst{19-16} = Rd;
2213   let Inst{15-12} = Ra;
2214   let Inst{11-8} = Rm;
2215   let Inst{3-0} = Rn;
2216 }
2217
2218 // Signed/Unsigned saturate -- for disassembly only
2219
2220 def SSAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2221               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $a$sh",
2222               [/* For disassembly only; pattern left blank */]> {
2223   bits<4> Rd;
2224   bits<5> sat_imm;
2225   bits<4> Rn;
2226   bits<8> sh;
2227   let Inst{27-21} = 0b0110101;
2228   let Inst{5-4} = 0b01;
2229   let Inst{20-16} = sat_imm;
2230   let Inst{15-12} = Rd;
2231   let Inst{11-7} = sh{7-3};
2232   let Inst{6} = sh{0};
2233   let Inst{3-0} = Rn;
2234 }
2235
2236 def SSAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$Rn), SatFrm,
2237                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn",
2238                 [/* For disassembly only; pattern left blank */]> {
2239   bits<4> Rd;
2240   bits<4> sat_imm;
2241   bits<4> Rn;
2242   let Inst{27-20} = 0b01101010;
2243   let Inst{11-4} = 0b11110011;
2244   let Inst{15-12} = Rd;
2245   let Inst{19-16} = sat_imm;
2246   let Inst{3-0} = Rn;
2247 }
2248
2249 def USAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2250               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $a$sh",
2251               [/* For disassembly only; pattern left blank */]> {
2252   bits<4> Rd;
2253   bits<5> sat_imm;
2254   bits<4> Rn;
2255   bits<8> sh;
2256   let Inst{27-21} = 0b0110111;
2257   let Inst{5-4} = 0b01;
2258   let Inst{15-12} = Rd;
2259   let Inst{11-7} = sh{7-3};
2260   let Inst{6} = sh{0};
2261   let Inst{20-16} = sat_imm;
2262   let Inst{3-0} = Rn;
2263 }
2264
2265 def USAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a), SatFrm,
2266                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2267                 [/* For disassembly only; pattern left blank */]> {
2268   bits<4> Rd;
2269   bits<4> sat_imm;
2270   bits<4> Rn;
2271   let Inst{27-20} = 0b01101110;
2272   let Inst{11-4} = 0b11110011;
2273   let Inst{15-12} = Rd;
2274   let Inst{19-16} = sat_imm;
2275   let Inst{3-0} = Rn;
2276 }
2277
2278 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2279 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2280
2281 //===----------------------------------------------------------------------===//
2282 //  Bitwise Instructions.
2283 //
2284
2285 defm AND   : AsI1_bin_irs<0b0000, "and",
2286                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2287                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
2288 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2289                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2290                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
2291 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2292                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2293                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
2294 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2295                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2296                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
2297
2298 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2299                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2300                "bfc", "\t$Rd, $imm", "$src = $Rd",
2301                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2302                Requires<[IsARM, HasV6T2]> {
2303   bits<4> Rd;
2304   bits<10> imm;
2305   let Inst{27-21} = 0b0111110;
2306   let Inst{6-0}   = 0b0011111;
2307   let Inst{15-12} = Rd;
2308   let Inst{11-7}  = imm{4-0}; // lsb
2309   let Inst{20-16} = imm{9-5}; // width
2310 }
2311
2312 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2313 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2314                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2315                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2316                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2317                                 bf_inv_mask_imm:$imm))]>,
2318                Requires<[IsARM, HasV6T2]> {
2319   bits<4> Rd;
2320   bits<4> Rn;
2321   bits<10> imm;
2322   let Inst{27-21} = 0b0111110;
2323   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2324   let Inst{15-12} = Rd;
2325   let Inst{11-7}  = imm{4-0}; // lsb
2326   let Inst{20-16} = imm{9-5}; // width
2327   let Inst{3-0}   = Rn;
2328 }
2329
2330 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
2331                   "mvn", "\t$Rd, $Rm",
2332                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
2333   bits<4> Rd;
2334   bits<4> Rm;
2335   let Inst{25} = 0;
2336   let Inst{19-16} = 0b0000;
2337   let Inst{11-4} = 0b00000000;
2338   let Inst{15-12} = Rd;
2339   let Inst{3-0} = Rm;
2340 }
2341 def  MVNs  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg:$shift), DPSoRegFrm,
2342                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2343                   [(set GPR:$Rd, (not so_reg:$shift))]>, UnaryDP {
2344   bits<4> Rd;
2345   bits<4> Rm;
2346   bits<12> shift;
2347   let Inst{25} = 0;
2348   let Inst{19-16} = 0b0000;
2349   let Inst{15-12} = Rd;
2350   let Inst{11-0} = shift;
2351 }
2352 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
2353 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
2354                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
2355                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
2356   bits<4> Rd;
2357   bits<4> Rm;
2358   bits<12> imm;
2359   let Inst{25} = 1;
2360   let Inst{19-16} = 0b0000;
2361   let Inst{15-12} = Rd;
2362   let Inst{11-0} = imm;
2363 }
2364
2365 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
2366              (BICri GPR:$src, so_imm_not:$imm)>;
2367
2368 //===----------------------------------------------------------------------===//
2369 //  Multiply Instructions.
2370 //
2371 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2372              string opc, string asm, list<dag> pattern>
2373   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2374   bits<4> Rd;
2375   bits<4> Rm;
2376   bits<4> Rn;
2377   let Inst{19-16} = Rd;
2378   let Inst{11-8}  = Rm;
2379   let Inst{3-0}   = Rn;
2380 }
2381 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2382              string opc, string asm, list<dag> pattern>
2383   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2384   bits<4> RdLo;
2385   bits<4> RdHi;
2386   bits<4> Rm;
2387   bits<4> Rn;
2388   let Inst{19-16} = RdHi;
2389   let Inst{15-12} = RdLo;
2390   let Inst{11-8}  = Rm;
2391   let Inst{3-0}   = Rn;
2392 }
2393
2394 let isCommutable = 1 in
2395 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2396                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
2397                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>;
2398
2399 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2400                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
2401                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]> {
2402   bits<4> Ra;
2403   let Inst{15-12} = Ra;
2404 }
2405
2406 def MLS  : AMul1I<0b0000011, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
2407                    IIC_iMAC32, "mls", "\t$dst, $a, $b, $c",
2408                    [(set GPR:$dst, (sub GPR:$c, (mul GPR:$a, GPR:$b)))]>,
2409                    Requires<[IsARM, HasV6T2]> {
2410   bits<4> Rd;
2411   bits<4> Rm;
2412   bits<4> Rn;
2413   let Inst{19-16} = Rd;
2414   let Inst{11-8}  = Rm;
2415   let Inst{3-0}   = Rn;
2416 }
2417
2418 // Extra precision multiplies with low / high results
2419
2420 let neverHasSideEffects = 1 in {
2421 let isCommutable = 1 in {
2422 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
2423                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2424                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2425
2426 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
2427                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2428                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2429 }
2430
2431 // Multiply + accumulate
2432 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
2433                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2434                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2435
2436 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
2437                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2438                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2439
2440 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
2441                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2442                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2443                     Requires<[IsARM, HasV6]> {
2444   bits<4> RdLo;
2445   bits<4> RdHi;
2446   bits<4> Rm;
2447   bits<4> Rn;
2448   let Inst{19-16} = RdLo;
2449   let Inst{15-12} = RdHi;
2450   let Inst{11-8}  = Rm;
2451   let Inst{3-0}   = Rn;
2452 }
2453 } // neverHasSideEffects
2454
2455 // Most significant word multiply
2456 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2457                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
2458                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
2459             Requires<[IsARM, HasV6]> {
2460   let Inst{15-12} = 0b1111;
2461 }
2462
2463 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2464                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
2465                [/* For disassembly only; pattern left blank */]>,
2466             Requires<[IsARM, HasV6]> {
2467   let Inst{15-12} = 0b1111;
2468 }
2469
2470 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
2471                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2472                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2473                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2474             Requires<[IsARM, HasV6]>;
2475
2476 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
2477                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2478                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
2479                [/* For disassembly only; pattern left blank */]>,
2480             Requires<[IsARM, HasV6]>;
2481
2482 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
2483                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2484                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2485                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
2486             Requires<[IsARM, HasV6]>;
2487
2488 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
2489                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2490                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
2491                [/* For disassembly only; pattern left blank */]>,
2492             Requires<[IsARM, HasV6]>;
2493
2494 multiclass AI_smul<string opc, PatFrag opnode> {
2495   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2496               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2497               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2498                                       (sext_inreg GPR:$Rm, i16)))]>,
2499            Requires<[IsARM, HasV5TE]>;
2500
2501   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2502               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2503               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2504                                       (sra GPR:$Rm, (i32 16))))]>,
2505            Requires<[IsARM, HasV5TE]>;
2506
2507   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2508               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2509               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2510                                       (sext_inreg GPR:$Rm, i16)))]>,
2511            Requires<[IsARM, HasV5TE]>;
2512
2513   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2514               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2515               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2516                                       (sra GPR:$Rm, (i32 16))))]>,
2517             Requires<[IsARM, HasV5TE]>;
2518
2519   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2520               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2521               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2522                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
2523            Requires<[IsARM, HasV5TE]>;
2524
2525   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2526               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2527               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2528                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
2529             Requires<[IsARM, HasV5TE]>;
2530 }
2531
2532
2533 multiclass AI_smla<string opc, PatFrag opnode> {
2534   def BB : AMulxyI<0b0001000, 0b00, (outs GPR:$Rd),
2535               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2536               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2537               [(set GPR:$Rd, (add GPR:$Ra,
2538                                (opnode (sext_inreg GPR:$Rn, i16),
2539                                        (sext_inreg GPR:$Rm, i16))))]>,
2540            Requires<[IsARM, HasV5TE]>;
2541
2542   def BT : AMulxyI<0b0001000, 0b10, (outs GPR:$Rd),
2543               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2544               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2545               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
2546                                                    (sra GPR:$Rm, (i32 16)))))]>,
2547            Requires<[IsARM, HasV5TE]>;
2548
2549   def TB : AMulxyI<0b0001000, 0b01, (outs GPR:$Rd),
2550               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2551               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2552               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2553                                                 (sext_inreg GPR:$Rm, i16))))]>,
2554            Requires<[IsARM, HasV5TE]>;
2555
2556   def TT : AMulxyI<0b0001000, 0b11, (outs GPR:$Rd),
2557               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2558               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2559              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2560                                                    (sra GPR:$Rm, (i32 16)))))]>,
2561             Requires<[IsARM, HasV5TE]>;
2562
2563   def WB : AMulxyI<0b0001001, 0b00, (outs GPR:$Rd),
2564               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2565               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2566               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2567                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
2568            Requires<[IsARM, HasV5TE]>;
2569
2570   def WT : AMulxyI<0b0001001, 0b10, (outs GPR:$Rd),
2571               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2572               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2573               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2574                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
2575             Requires<[IsARM, HasV5TE]>;
2576 }
2577
2578 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2579 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2580
2581 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
2582 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
2583                       (ins GPR:$Rn, GPR:$Rm),
2584                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
2585                       [/* For disassembly only; pattern left blank */]>,
2586               Requires<[IsARM, HasV5TE]>;
2587
2588 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
2589                       (ins GPR:$Rn, GPR:$Rm),
2590                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
2591                       [/* For disassembly only; pattern left blank */]>,
2592               Requires<[IsARM, HasV5TE]>;
2593
2594 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
2595                       (ins GPR:$Rn, GPR:$Rm),
2596                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
2597                       [/* For disassembly only; pattern left blank */]>,
2598               Requires<[IsARM, HasV5TE]>;
2599
2600 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
2601                       (ins GPR:$Rn, GPR:$Rm),
2602                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
2603                       [/* For disassembly only; pattern left blank */]>,
2604               Requires<[IsARM, HasV5TE]>;
2605
2606 // Helper class for AI_smld -- for disassembly only
2607 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
2608                     InstrItinClass itin, string opc, string asm>
2609   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
2610   bits<4> Rn;
2611   bits<4> Rm;
2612   let Inst{4}     = 1;
2613   let Inst{5}     = swap;
2614   let Inst{6}     = sub;
2615   let Inst{7}     = 0;
2616   let Inst{21-20} = 0b00;
2617   let Inst{22}    = long;
2618   let Inst{27-23} = 0b01110;
2619   let Inst{11-8}  = Rm;
2620   let Inst{3-0}   = Rn;
2621 }
2622 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
2623                 InstrItinClass itin, string opc, string asm>
2624   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2625   bits<4> Rd;
2626   let Inst{15-12} = 0b1111;
2627   let Inst{19-16} = Rd;
2628 }
2629 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
2630                 InstrItinClass itin, string opc, string asm>
2631   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2632   bits<4> Ra;
2633   let Inst{15-12} = Ra;
2634 }
2635 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
2636                   InstrItinClass itin, string opc, string asm>
2637   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2638   bits<4> RdLo;
2639   bits<4> RdHi;
2640   let Inst{19-16} = RdHi;
2641   let Inst{15-12} = RdLo;
2642 }
2643
2644 multiclass AI_smld<bit sub, string opc> {
2645
2646   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2647                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
2648
2649   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2650                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
2651
2652   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
2653                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2654                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
2655
2656   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
2657                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2658                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
2659
2660 }
2661
2662 defm SMLA : AI_smld<0, "smla">;
2663 defm SMLS : AI_smld<1, "smls">;
2664
2665 multiclass AI_sdml<bit sub, string opc> {
2666
2667   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2668                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
2669   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2670                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
2671 }
2672
2673 defm SMUA : AI_sdml<0, "smua">;
2674 defm SMUS : AI_sdml<1, "smus">;
2675
2676 //===----------------------------------------------------------------------===//
2677 //  Misc. Arithmetic Instructions.
2678 //
2679
2680 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
2681               IIC_iUNAr, "clz", "\t$Rd, $Rm",
2682               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
2683
2684 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2685               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
2686               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
2687            Requires<[IsARM, HasV6T2]>;
2688
2689 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2690               IIC_iUNAr, "rev", "\t$Rd, $Rm",
2691               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
2692
2693 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2694                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
2695                [(set GPR:$Rd,
2696                    (or (and (srl GPR:$Rm, (i32 8)), 0xFF),
2697                        (or (and (shl GPR:$Rm, (i32 8)), 0xFF00),
2698                            (or (and (srl GPR:$Rm, (i32 8)), 0xFF0000),
2699                                (and (shl GPR:$Rm, (i32 8)), 0xFF000000)))))]>,
2700                Requires<[IsARM, HasV6]>;
2701
2702 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2703                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
2704                [(set GPR:$Rd,
2705                   (sext_inreg
2706                     (or (srl (and GPR:$Rm, 0xFF00), (i32 8)),
2707                         (shl GPR:$Rm, (i32 8))), i16))]>,
2708                Requires<[IsARM, HasV6]>;
2709
2710 def lsl_shift_imm : SDNodeXForm<imm, [{
2711   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::lsl, N->getZExtValue());
2712   return CurDAG->getTargetConstant(Sh, MVT::i32);
2713 }]>;
2714
2715 def lsl_amt : PatLeaf<(i32 imm), [{
2716   return (N->getZExtValue() < 32);
2717 }], lsl_shift_imm>;
2718
2719 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
2720                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
2721                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
2722                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
2723                                   (and (shl GPR:$Rm, lsl_amt:$sh),
2724                                        0xFFFF0000)))]>,
2725                Requires<[IsARM, HasV6]>;
2726
2727 // Alternate cases for PKHBT where identities eliminate some nodes.
2728 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
2729                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
2730 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
2731                (PKHBT GPR:$Rn, GPR:$Rm, (lsl_shift_imm imm16_31:$sh))>;
2732
2733 def asr_shift_imm : SDNodeXForm<imm, [{
2734   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::asr, N->getZExtValue());
2735   return CurDAG->getTargetConstant(Sh, MVT::i32);
2736 }]>;
2737
2738 def asr_amt : PatLeaf<(i32 imm), [{
2739   return (N->getZExtValue() <= 32);
2740 }], asr_shift_imm>;
2741
2742 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
2743 // will match the pattern below.
2744 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
2745                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
2746                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
2747                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
2748                                   (and (sra GPR:$Rm, asr_amt:$sh),
2749                                        0xFFFF)))]>,
2750                Requires<[IsARM, HasV6]>;
2751
2752 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2753 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2754 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
2755                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm16_31:$sh))>;
2756 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
2757                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
2758                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm1_15:$sh))>;
2759
2760 //===----------------------------------------------------------------------===//
2761 //  Comparison Instructions...
2762 //
2763
2764 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
2765                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2766                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
2767
2768 // FIXME: We have to be careful when using the CMN instruction and comparison
2769 // with 0. One would expect these two pieces of code should give identical
2770 // results:
2771 //
2772 //   rsbs r1, r1, 0
2773 //   cmp  r0, r1
2774 //   mov  r0, #0
2775 //   it   ls
2776 //   mov  r0, #1
2777 //
2778 // and:
2779 //
2780 //   cmn  r0, r1
2781 //   mov  r0, #0
2782 //   it   ls
2783 //   mov  r0, #1
2784 //
2785 // However, the CMN gives the *opposite* result when r1 is 0. This is because
2786 // the carry flag is set in the CMP case but not in the CMN case. In short, the
2787 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
2788 // value of r0 and the carry bit (because the "carry bit" parameter to
2789 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
2790 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
2791 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
2792 // parameter to AddWithCarry is defined as 0).
2793 //
2794 // When x is 0 and unsigned:
2795 //
2796 //    x = 0
2797 //   ~x = 0xFFFF FFFF
2798 //   ~x + 1 = 0x1 0000 0000
2799 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
2800 //
2801 // Therefore, we should disable CMN when comparing against zero, until we can
2802 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
2803 // when it's a comparison which doesn't look at the 'carry' flag).
2804 //
2805 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
2806 //
2807 // This is related to <rdar://problem/7569620>.
2808 //
2809 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
2810 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
2811
2812 // Note that TST/TEQ don't set all the same flags that CMP does!
2813 defm TST  : AI1_cmp_irs<0b1000, "tst",
2814                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
2815                         BinOpFrag<(ARMcmpZ (and node:$LHS, node:$RHS), 0)>, 1>;
2816 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
2817                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
2818                         BinOpFrag<(ARMcmpZ (xor node:$LHS, node:$RHS), 0)>, 1>;
2819
2820 defm CMPz  : AI1_cmp_irs<0b1010, "cmp",
2821                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2822                          BinOpFrag<(ARMcmpZ node:$LHS, node:$RHS)>>;
2823 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
2824                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2825                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
2826
2827 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
2828 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
2829
2830 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
2831              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
2832
2833 // Pseudo i64 compares for some floating point compares.
2834 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
2835     Defs = [CPSR] in {
2836 def BCCi64 : PseudoInst<(outs),
2837     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
2838      IIC_Br, "",
2839     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
2840
2841 def BCCZi64 : PseudoInst<(outs),
2842      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br, "",
2843     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
2844 } // usesCustomInserter
2845
2846
2847 // Conditional moves
2848 // FIXME: should be able to write a pattern for ARMcmov, but can't use
2849 // a two-value operand where a dag node expects two operands. :(
2850 // FIXME: These should all be pseudo-instructions that get expanded to
2851 //        the normal MOV instructions. That would fix the dependency on
2852 //        special casing them in tblgen.
2853 let neverHasSideEffects = 1 in {
2854 def MOVCCr : AI1<0b1101, (outs GPR:$Rd), (ins GPR:$false, GPR:$Rm), DPFrm,
2855                 IIC_iCMOVr, "mov", "\t$Rd, $Rm",
2856       [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
2857                 RegConstraint<"$false = $Rd">, UnaryDP {
2858   bits<4> Rd;
2859   bits<4> Rm;
2860   let Inst{25} = 0;
2861   let Inst{20} = 0;
2862   let Inst{15-12} = Rd;
2863   let Inst{11-4} = 0b00000000;
2864   let Inst{3-0} = Rm;
2865 }
2866
2867 def MOVCCs : AI1<0b1101, (outs GPR:$Rd),
2868                  (ins GPR:$false, so_reg:$shift), DPSoRegFrm, IIC_iCMOVsr,
2869                 "mov", "\t$Rd, $shift",
2870    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg:$shift, imm:$cc, CCR:$ccr))*/]>,
2871                 RegConstraint<"$false = $Rd">, UnaryDP {
2872   bits<4> Rd;
2873   bits<4> Rn;
2874   bits<12> shift;
2875   let Inst{25} = 0;
2876   let Inst{20} = 0;
2877   let Inst{19-16} = Rn;
2878   let Inst{15-12} = Rd;
2879   let Inst{11-0} = shift;
2880 }
2881
2882 def MOVCCi16 : AI1<0b1000, (outs GPR:$Rd), (ins GPR:$false, i32imm:$imm),
2883                  DPFrm, IIC_iMOVi,
2884                  "movw", "\t$Rd, $imm",
2885                  []>,
2886                  RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
2887                  UnaryDP {
2888   bits<4> Rd;
2889   bits<16> imm;
2890   let Inst{25} = 1;
2891   let Inst{20} = 0;
2892   let Inst{19-16} = imm{15-12};
2893   let Inst{15-12} = Rd;
2894   let Inst{11-0}  = imm{11-0};
2895 }
2896
2897 def MOVCCi : AI1<0b1101, (outs GPR:$Rd),
2898                          (ins GPR:$false, so_imm:$imm), DPFrm, IIC_iCMOVi,
2899                 "mov", "\t$Rd, $imm",
2900    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
2901                 RegConstraint<"$false = $Rd">, UnaryDP {
2902   bits<4> Rd;
2903   bits<12> imm;
2904   let Inst{25} = 1;
2905   let Inst{20} = 0;
2906   let Inst{19-16} = 0b0000;
2907   let Inst{15-12} = Rd;
2908   let Inst{11-0} = imm;
2909 }
2910 } // neverHasSideEffects
2911
2912 //===----------------------------------------------------------------------===//
2913 // Atomic operations intrinsics
2914 //
2915
2916 def memb_opt : Operand<i32> {
2917   let PrintMethod = "printMemBOption";
2918 }
2919
2920 // memory barriers protect the atomic sequences
2921 let hasSideEffects = 1 in {
2922 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
2923                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
2924                 Requires<[IsARM, HasDB]> {
2925   bits<4> opt;
2926   let Inst{31-4} = 0xf57ff05;
2927   let Inst{3-0} = opt;
2928 }
2929
2930 def DMB_MCR : AInoP<(outs), (ins GPR:$zero), MiscFrm, NoItinerary,
2931                        "mcr", "\tp15, 0, $zero, c7, c10, 5",
2932                        [(ARMMemBarrierMCR GPR:$zero)]>,
2933                        Requires<[IsARM, HasV6]> {
2934   // FIXME: add encoding
2935 }
2936 }
2937
2938 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
2939                 "dsb", "\t$opt",
2940                 [/* For disassembly only; pattern left blank */]>,
2941                 Requires<[IsARM, HasDB]> {
2942   bits<4> opt;
2943   let Inst{31-4} = 0xf57ff04;
2944   let Inst{3-0} = opt;
2945 }
2946
2947 // ISB has only full system option -- for disassembly only
2948 def ISB : AInoP<(outs), (ins), MiscFrm, NoItinerary, "isb", "", []>,
2949                 Requires<[IsARM, HasDB]> {
2950   let Inst{31-4} = 0xf57ff06;
2951   let Inst{3-0} = 0b1111;
2952 }
2953
2954 let usesCustomInserter = 1 in {
2955   let Uses = [CPSR] in {
2956     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
2957       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2958       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
2959     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
2960       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2961       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
2962     def ATOMIC_LOAD_AND_I8 : PseudoInst<
2963       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2964       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
2965     def ATOMIC_LOAD_OR_I8 : PseudoInst<
2966       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2967       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
2968     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
2969       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2970       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
2971     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
2972       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2973       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
2974     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
2975       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2976       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
2977     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
2978       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2979       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
2980     def ATOMIC_LOAD_AND_I16 : PseudoInst<
2981       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2982       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
2983     def ATOMIC_LOAD_OR_I16 : PseudoInst<
2984       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2985       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
2986     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
2987       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2988       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
2989     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
2990       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2991       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
2992     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
2993       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2994       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
2995     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
2996       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2997       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
2998     def ATOMIC_LOAD_AND_I32 : PseudoInst<
2999       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3000       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
3001     def ATOMIC_LOAD_OR_I32 : PseudoInst<
3002       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3003       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
3004     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
3005       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3006       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
3007     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
3008       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3009       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
3010
3011     def ATOMIC_SWAP_I8 : PseudoInst<
3012       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary, "",
3013       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
3014     def ATOMIC_SWAP_I16 : PseudoInst<
3015       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary, "",
3016       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
3017     def ATOMIC_SWAP_I32 : PseudoInst<
3018       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary, "",
3019       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
3020
3021     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
3022       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary, "",
3023       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
3024     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
3025       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary, "",
3026       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3027     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3028       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary, "",
3029       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3030 }
3031 }
3032
3033 let mayLoad = 1 in {
3034 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3035                     "ldrexb", "\t$Rt, [$Rn]",
3036                     []>;
3037 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3038                     "ldrexh", "\t$Rt, [$Rn]",
3039                     []>;
3040 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3041                     "ldrex", "\t$Rt, [$Rn]",
3042                     []>;
3043 def LDREXD : AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2), (ins GPR:$Rn),
3044                     NoItinerary,
3045                     "ldrexd", "\t$Rt, $Rt2, [$Rn]",
3046                     []>;
3047 }
3048
3049 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3050 def STREXB : AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$src, GPR:$Rn),
3051                     NoItinerary,
3052                     "strexb", "\t$Rd, $src, [$Rn]",
3053                     []>;
3054 def STREXH : AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, GPR:$Rn),
3055                     NoItinerary,
3056                     "strexh", "\t$Rd, $Rt, [$Rn]",
3057                     []>;
3058 def STREX  : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, GPR:$Rn),
3059                     NoItinerary,
3060                     "strex", "\t$Rd, $Rt, [$Rn]",
3061                     []>;
3062 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3063                     (ins GPR:$Rt, GPR:$Rt2, GPR:$Rn),
3064                     NoItinerary,
3065                     "strexd", "\t$Rd, $Rt, $Rt2, [$Rn]",
3066                     []>;
3067 }
3068
3069 // Clear-Exclusive is for disassembly only.
3070 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3071                 [/* For disassembly only; pattern left blank */]>,
3072             Requires<[IsARM, HasV7]>  {
3073   let Inst{31-0} = 0b11110101011111111111000000011111;
3074 }
3075
3076 // SWP/SWPB are deprecated in V6/V7 and for disassembly only.
3077 let mayLoad = 1 in {
3078 def SWP  : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swp",
3079              [/* For disassembly only; pattern left blank */]>;
3080 def SWPB : AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swpb",
3081              [/* For disassembly only; pattern left blank */]>;
3082 }
3083
3084 //===----------------------------------------------------------------------===//
3085 // TLS Instructions
3086 //
3087
3088 // __aeabi_read_tp preserves the registers r1-r3.
3089 // FIXME: This needs to be a pseudo of some sort so that we can get the
3090 // encoding right, complete with fixup for the aeabi_read_tp function.
3091 let isCall = 1,
3092   Defs = [R0, R12, LR, CPSR] in {
3093   def TPsoft : ABXI<0b1011, (outs), (ins), IIC_Br,
3094                "bl\t__aeabi_read_tp",
3095                [(set R0, ARMthread_pointer)]>;
3096 }
3097
3098 //===----------------------------------------------------------------------===//
3099 // SJLJ Exception handling intrinsics
3100 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3101 //   address and save #0 in R0 for the non-longjmp case.
3102 //   Since by its nature we may be coming from some other function to get
3103 //   here, and we're using the stack frame for the containing function to
3104 //   save/restore registers, we can't keep anything live in regs across
3105 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3106 //   when we get here from a longjmp(). We force everthing out of registers
3107 //   except for our own input by listing the relevant registers in Defs. By
3108 //   doing so, we also cause the prologue/epilogue code to actively preserve
3109 //   all of the callee-saved resgisters, which is exactly what we want.
3110 //   A constant value is passed in $val, and we use the location as a scratch.
3111 //
3112 // These are pseudo-instructions and are lowered to individual MC-insts, so
3113 // no encoding information is necessary.
3114 let Defs =
3115   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR,  D0,
3116     D1,  D2,  D3,  D4,  D5,  D6,  D7,  D8,  D9,  D10, D11, D12, D13, D14, D15,
3117     D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26, D27, D28, D29, D30,
3118     D31 ], hasSideEffects = 1, isBarrier = 1 in {
3119   def Int_eh_sjlj_setjmp : XI<(outs), (ins GPR:$src, GPR:$val),
3120                                AddrModeNone, SizeSpecial, IndexModeNone,
3121                                Pseudo, NoItinerary, "", "",
3122                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3123                            Requires<[IsARM, HasVFP2]>;
3124 }
3125
3126 let Defs =
3127   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR ],
3128   hasSideEffects = 1, isBarrier = 1 in {
3129   def Int_eh_sjlj_setjmp_nofp : XI<(outs), (ins GPR:$src, GPR:$val),
3130                                    AddrModeNone, SizeSpecial, IndexModeNone,
3131                                    Pseudo, NoItinerary, "", "",
3132                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3133                                 Requires<[IsARM, NoVFP]>;
3134 }
3135
3136 // FIXME: Non-Darwin version(s)
3137 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
3138     Defs = [ R7, LR, SP ] in {
3139 def Int_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
3140                              AddrModeNone, SizeSpecial, IndexModeNone,
3141                              Pseudo, NoItinerary, "", "",
3142                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
3143                                 Requires<[IsARM, IsDarwin]>;
3144 }
3145
3146 // eh.sjlj.dispatchsetup pseudo-instruction.
3147 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
3148 // handled when the pseudo is expanded (which happens before any passes
3149 // that need the instruction size).
3150 let isBarrier = 1, hasSideEffects = 1 in
3151 def Int_eh_sjlj_dispatchsetup :
3152  PseudoInst<(outs), (ins GPR:$src), NoItinerary, "",
3153             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
3154               Requires<[IsDarwin]>;
3155
3156 //===----------------------------------------------------------------------===//
3157 // Non-Instruction Patterns
3158 //
3159
3160 // Large immediate handling.
3161
3162 // Two piece so_imms.
3163 // FIXME: Remove this when we can do generalized remat.
3164 let isReMaterializable = 1 in
3165 def MOVi2pieces : PseudoInst<(outs GPR:$dst), (ins so_imm2part:$src),
3166                              IIC_iMOVix2, "",
3167                              [(set GPR:$dst, (so_imm2part:$src))]>,
3168                   Requires<[IsARM, NoV6T2]>;
3169
3170 def : ARMPat<(or GPR:$LHS, so_imm2part:$RHS),
3171              (ORRri (ORRri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
3172                     (so_imm2part_2 imm:$RHS))>;
3173 def : ARMPat<(xor GPR:$LHS, so_imm2part:$RHS),
3174              (EORri (EORri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
3175                     (so_imm2part_2 imm:$RHS))>;
3176 def : ARMPat<(add GPR:$LHS, so_imm2part:$RHS),
3177              (ADDri (ADDri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
3178                     (so_imm2part_2 imm:$RHS))>;
3179 def : ARMPat<(add GPR:$LHS, so_neg_imm2part:$RHS),
3180              (SUBri (SUBri GPR:$LHS, (so_neg_imm2part_1 imm:$RHS)),
3181                     (so_neg_imm2part_2 imm:$RHS))>;
3182
3183 // 32-bit immediate using movw + movt.
3184 // This is a single pseudo instruction, the benefit is that it can be remat'd
3185 // as a single unit instead of having to handle reg inputs.
3186 // FIXME: Remove this when we can do generalized remat.
3187 let isReMaterializable = 1 in
3188 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2, "",
3189                            [(set GPR:$dst, (i32 imm:$src))]>,
3190                            Requires<[IsARM, HasV6T2]>;
3191
3192 // ConstantPool, GlobalAddress, and JumpTable
3193 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
3194             Requires<[IsARM, DontUseMovt]>;
3195 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
3196 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
3197             Requires<[IsARM, UseMovt]>;
3198 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3199              (LEApcrelJT tjumptable:$dst, imm:$id)>;
3200
3201 // TODO: add,sub,and, 3-instr forms?
3202
3203 // Tail calls
3204 def : ARMPat<(ARMtcret tcGPR:$dst),
3205           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
3206
3207 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3208           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3209
3210 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3211           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3212
3213 def : ARMPat<(ARMtcret tcGPR:$dst),
3214           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
3215
3216 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3217           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3218
3219 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3220           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3221
3222 // Direct calls
3223 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
3224       Requires<[IsARM, IsNotDarwin]>;
3225 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
3226       Requires<[IsARM, IsDarwin]>;
3227
3228 // zextload i1 -> zextload i8
3229 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
3230 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
3231
3232 // extload -> zextload
3233 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3234 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3235 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3236 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3237
3238 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
3239
3240 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
3241 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
3242
3243 // smul* and smla*
3244 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3245                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3246                  (SMULBB GPR:$a, GPR:$b)>;
3247 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
3248                  (SMULBB GPR:$a, GPR:$b)>;
3249 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3250                       (sra GPR:$b, (i32 16))),
3251                  (SMULBT GPR:$a, GPR:$b)>;
3252 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
3253                  (SMULBT GPR:$a, GPR:$b)>;
3254 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
3255                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3256                  (SMULTB GPR:$a, GPR:$b)>;
3257 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
3258                 (SMULTB GPR:$a, GPR:$b)>;
3259 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3260                       (i32 16)),
3261                  (SMULWB GPR:$a, GPR:$b)>;
3262 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
3263                  (SMULWB GPR:$a, GPR:$b)>;
3264
3265 def : ARMV5TEPat<(add GPR:$acc,
3266                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3267                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3268                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3269 def : ARMV5TEPat<(add GPR:$acc,
3270                       (mul sext_16_node:$a, sext_16_node:$b)),
3271                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3272 def : ARMV5TEPat<(add GPR:$acc,
3273                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3274                            (sra GPR:$b, (i32 16)))),
3275                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3276 def : ARMV5TEPat<(add GPR:$acc,
3277                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
3278                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3279 def : ARMV5TEPat<(add GPR:$acc,
3280                       (mul (sra GPR:$a, (i32 16)),
3281                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3282                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3283 def : ARMV5TEPat<(add GPR:$acc,
3284                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
3285                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3286 def : ARMV5TEPat<(add GPR:$acc,
3287                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3288                            (i32 16))),
3289                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3290 def : ARMV5TEPat<(add GPR:$acc,
3291                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
3292                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3293
3294 //===----------------------------------------------------------------------===//
3295 // Thumb Support
3296 //
3297
3298 include "ARMInstrThumb.td"
3299
3300 //===----------------------------------------------------------------------===//
3301 // Thumb2 Support
3302 //
3303
3304 include "ARMInstrThumb2.td"
3305
3306 //===----------------------------------------------------------------------===//
3307 // Floating Point Support
3308 //
3309
3310 include "ARMInstrVFP.td"
3311
3312 //===----------------------------------------------------------------------===//
3313 // Advanced SIMD (NEON) Support
3314 //
3315
3316 include "ARMInstrNEON.td"
3317
3318 //===----------------------------------------------------------------------===//
3319 // Coprocessor Instructions.  For disassembly only.
3320 //
3321
3322 def CDP : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3323             nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3324             NoItinerary, "cdp", "\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
3325               [/* For disassembly only; pattern left blank */]> {
3326   let Inst{4} = 0;
3327 }
3328
3329 def CDP2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3330                nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3331                NoItinerary, "cdp2\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
3332                [/* For disassembly only; pattern left blank */]> {
3333   let Inst{31-28} = 0b1111;
3334   let Inst{4} = 0;
3335 }
3336
3337 class ACI<dag oops, dag iops, string opc, string asm>
3338   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, NoItinerary,
3339       opc, asm, "", [/* For disassembly only; pattern left blank */]> {
3340   let Inst{27-25} = 0b110;
3341 }
3342
3343 multiclass LdStCop<bits<4> op31_28, bit load, string opc> {
3344
3345   def _OFFSET : ACI<(outs),
3346       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3347       opc, "\tp$cop, cr$CRd, $addr"> {
3348     let Inst{31-28} = op31_28;
3349     let Inst{24} = 1; // P = 1
3350     let Inst{21} = 0; // W = 0
3351     let Inst{22} = 0; // D = 0
3352     let Inst{20} = load;
3353   }
3354
3355   def _PRE : ACI<(outs),
3356       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3357       opc, "\tp$cop, cr$CRd, $addr!"> {
3358     let Inst{31-28} = op31_28;
3359     let Inst{24} = 1; // P = 1
3360     let Inst{21} = 1; // W = 1
3361     let Inst{22} = 0; // D = 0
3362     let Inst{20} = load;
3363   }
3364
3365   def _POST : ACI<(outs),
3366       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3367       opc, "\tp$cop, cr$CRd, [$base], $offset"> {
3368     let Inst{31-28} = op31_28;
3369     let Inst{24} = 0; // P = 0
3370     let Inst{21} = 1; // W = 1
3371     let Inst{22} = 0; // D = 0
3372     let Inst{20} = load;
3373   }
3374
3375   def _OPTION : ACI<(outs),
3376       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, i32imm:$option),
3377       opc, "\tp$cop, cr$CRd, [$base], $option"> {
3378     let Inst{31-28} = op31_28;
3379     let Inst{24} = 0; // P = 0
3380     let Inst{23} = 1; // U = 1
3381     let Inst{21} = 0; // W = 0
3382     let Inst{22} = 0; // D = 0
3383     let Inst{20} = load;
3384   }
3385
3386   def L_OFFSET : ACI<(outs),
3387       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3388       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr"> {
3389     let Inst{31-28} = op31_28;
3390     let Inst{24} = 1; // P = 1
3391     let Inst{21} = 0; // W = 0
3392     let Inst{22} = 1; // D = 1
3393     let Inst{20} = load;
3394   }
3395
3396   def L_PRE : ACI<(outs),
3397       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3398       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr!"> {
3399     let Inst{31-28} = op31_28;
3400     let Inst{24} = 1; // P = 1
3401     let Inst{21} = 1; // W = 1
3402     let Inst{22} = 1; // D = 1
3403     let Inst{20} = load;
3404   }
3405
3406   def L_POST : ACI<(outs),
3407       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3408       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $offset"> {
3409     let Inst{31-28} = op31_28;
3410     let Inst{24} = 0; // P = 0
3411     let Inst{21} = 1; // W = 1
3412     let Inst{22} = 1; // D = 1
3413     let Inst{20} = load;
3414   }
3415
3416   def L_OPTION : ACI<(outs),
3417       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, nohash_imm:$option),
3418       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $option"> {
3419     let Inst{31-28} = op31_28;
3420     let Inst{24} = 0; // P = 0
3421     let Inst{23} = 1; // U = 1
3422     let Inst{21} = 0; // W = 0
3423     let Inst{22} = 1; // D = 1
3424     let Inst{20} = load;
3425   }
3426 }
3427
3428 defm LDC  : LdStCop<{?,?,?,?}, 1, "ldc">;
3429 defm LDC2 : LdStCop<0b1111,    1, "ldc2">;
3430 defm STC  : LdStCop<{?,?,?,?}, 0, "stc">;
3431 defm STC2 : LdStCop<0b1111,    0, "stc2">;
3432
3433 def MCR : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3434               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3435               NoItinerary, "mcr", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3436               [/* For disassembly only; pattern left blank */]> {
3437   let Inst{20} = 0;
3438   let Inst{4} = 1;
3439 }
3440
3441 def MCR2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3442                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3443                 NoItinerary, "mcr2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3444                 [/* For disassembly only; pattern left blank */]> {
3445   let Inst{31-28} = 0b1111;
3446   let Inst{20} = 0;
3447   let Inst{4} = 1;
3448 }
3449
3450 def MRC : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3451               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3452               NoItinerary, "mrc", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3453               [/* For disassembly only; pattern left blank */]> {
3454   let Inst{20} = 1;
3455   let Inst{4} = 1;
3456 }
3457
3458 def MRC2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3459                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3460                 NoItinerary, "mrc2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3461                 [/* For disassembly only; pattern left blank */]> {
3462   let Inst{31-28} = 0b1111;
3463   let Inst{20} = 1;
3464   let Inst{4} = 1;
3465 }
3466
3467 def MCRR : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3468                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3469                NoItinerary, "mcrr", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3470                [/* For disassembly only; pattern left blank */]> {
3471   let Inst{23-20} = 0b0100;
3472 }
3473
3474 def MCRR2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3475                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3476                  NoItinerary, "mcrr2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3477                  [/* For disassembly only; pattern left blank */]> {
3478   let Inst{31-28} = 0b1111;
3479   let Inst{23-20} = 0b0100;
3480 }
3481
3482 def MRRC : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3483                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3484                NoItinerary, "mrrc", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3485                [/* For disassembly only; pattern left blank */]> {
3486   let Inst{23-20} = 0b0101;
3487 }
3488
3489 def MRRC2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3490                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3491                  NoItinerary, "mrrc2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3492                  [/* For disassembly only; pattern left blank */]> {
3493   let Inst{31-28} = 0b1111;
3494   let Inst{23-20} = 0b0101;
3495 }
3496
3497 //===----------------------------------------------------------------------===//
3498 // Move between special register and ARM core register -- for disassembly only
3499 //
3500
3501 def MRS : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary, "mrs", "\t$dst, cpsr",
3502               [/* For disassembly only; pattern left blank */]> {
3503   let Inst{23-20} = 0b0000;
3504   let Inst{7-4} = 0b0000;
3505 }
3506
3507 def MRSsys : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary,"mrs","\t$dst, spsr",
3508               [/* For disassembly only; pattern left blank */]> {
3509   let Inst{23-20} = 0b0100;
3510   let Inst{7-4} = 0b0000;
3511 }
3512
3513 def MSR : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
3514               "msr", "\tcpsr$mask, $src",
3515               [/* For disassembly only; pattern left blank */]> {
3516   let Inst{23-20} = 0b0010;
3517   let Inst{7-4} = 0b0000;
3518 }
3519
3520 def MSRi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
3521               "msr", "\tcpsr$mask, $a",
3522               [/* For disassembly only; pattern left blank */]> {
3523   let Inst{23-20} = 0b0010;
3524   let Inst{7-4} = 0b0000;
3525 }
3526
3527 def MSRsys : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
3528               "msr", "\tspsr$mask, $src",
3529               [/* For disassembly only; pattern left blank */]> {
3530   let Inst{23-20} = 0b0110;
3531   let Inst{7-4} = 0b0000;
3532 }
3533
3534 def MSRsysi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
3535               "msr", "\tspsr$mask, $a",
3536               [/* For disassembly only; pattern left blank */]> {
3537   let Inst{23-20} = 0b0110;
3538   let Inst{7-4} = 0b0000;
3539 }