lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  42
  43 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  44                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  45
  46 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  47 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  48                                                  SDTCisInt<2>]>;
  49
  50 def SDT_ARMMEMBARRIERV7  : SDTypeProfile<0, 0, []>;
  51 def SDT_ARMSYNCBARRIERV7 : SDTypeProfile<0, 0, []>;
  52 def SDT_ARMMEMBARRIERV6  : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  53 def SDT_ARMSYNCBARRIERV6 : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  54
  55 // Node definitions.
  56 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  57 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  58
  59 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  60                               [SDNPHasChain, SDNPOutFlag]>;
  61 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  62                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  63
  64 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  65                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  66 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  67                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  68 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  69                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  70
  71 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  72                               [SDNPHasChain, SDNPOptInFlag]>;
  73
  74 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  75                               [SDNPInFlag]>;
  76 def ARMcneg          : SDNode<"ARMISD::CNEG", SDT_ARMCMov,
  77                               [SDNPInFlag]>;
  78
  79 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
  80                               [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
  81
  82 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
  83                               [SDNPHasChain]>;
  84 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
  85                               [SDNPHasChain]>;
  86
  87 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
  88                               [SDNPOutFlag]>;
  89
  90 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
  91                               [SDNPOutFlag,SDNPCommutative]>;
  92
  93 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
  94
  95 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
  96 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
  97 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInFlag ]>;
  98
  99 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 100 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP", SDT_ARMEH_SJLJ_Setjmp>;
 101
 102 def ARMMemBarrierV7  : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIERV7,
 103                               [SDNPHasChain]>;
 104 def ARMSyncBarrierV7 : SDNode<"ARMISD::SYNCBARRIER", SDT_ARMMEMBARRIERV7,
 105                               [SDNPHasChain]>;
 106 def ARMMemBarrierV6  : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIERV6,
 107                               [SDNPHasChain]>;
 108 def ARMSyncBarrierV6 : SDNode<"ARMISD::SYNCBARRIER", SDT_ARMMEMBARRIERV6,
 109                               [SDNPHasChain]>;
 110
 111 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 112
 113 //===----------------------------------------------------------------------===//
 114 // ARM Instruction Predicate Definitions.
 115 //
 116 def HasV5T    : Predicate<"Subtarget->hasV5TOps()">;
 117 def HasV5TE   : Predicate<"Subtarget->hasV5TEOps()">;
 118 def HasV6     : Predicate<"Subtarget->hasV6Ops()">;
 119 def HasV6T2   : Predicate<"Subtarget->hasV6T2Ops()">;
 120 def NoV6T2    : Predicate<"!Subtarget->hasV6T2Ops()">;
 121 def HasV7     : Predicate<"Subtarget->hasV7Ops()">;
 122 def HasVFP2   : Predicate<"Subtarget->hasVFP2()">;
 123 def HasVFP3   : Predicate<"Subtarget->hasVFP3()">;
 124 def HasNEON   : Predicate<"Subtarget->hasNEON()">;
 125 def UseNEONForFP : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 126 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 127 def IsThumb   : Predicate<"Subtarget->isThumb()">;
 128 def IsThumb1Only : Predicate<"Subtarget->isThumb1Only()">;
 129 def IsThumb2  : Predicate<"Subtarget->isThumb2()">;
 130 def IsARM     : Predicate<"!Subtarget->isThumb()">;
 131 def IsDarwin    : Predicate<"Subtarget->isTargetDarwin()">;
 132 def IsNotDarwin : Predicate<"!Subtarget->isTargetDarwin()">;
 133 def CarryDefIsUnused : Predicate<"!N->hasAnyUseOfValue(1)">;
 134 def CarryDefIsUsed   : Predicate<"N->hasAnyUseOfValue(1)">;
 135
 136 // FIXME: Eventually this will be just "hasV6T2Ops".
 137 def UseMovt   : Predicate<"Subtarget->useMovt()">;
 138 def DontUseMovt : Predicate<"!Subtarget->useMovt()">;
 139
 140 //===----------------------------------------------------------------------===//
 141 // ARM Flag Definitions.
 142
 143 class RegConstraint<string C> {
 144   string Constraints = C;
 145 }
 146
 147 //===----------------------------------------------------------------------===//
 148 //  ARM specific transformation functions and pattern fragments.
 149 //
 150
 151 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 152 // so_imm_neg def below.
 153 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 154   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 155 }]>;
 156
 157 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 158 // so_imm_not def below.
 159 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 160   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 161 }]>;
 162
 163 // rot_imm predicate - True if the 32-bit immediate is equal to 8, 16, or 24.
 164 def rot_imm : PatLeaf<(i32 imm), [{
 165   int32_t v = (int32_t)N->getZExtValue();
 166   return v == 8 || v == 16 || v == 24;
 167 }]>;
 168
 169 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 170 def imm1_15 : PatLeaf<(i32 imm), [{
 171   return (int32_t)N->getZExtValue() >= 1 && (int32_t)N->getZExtValue() < 16;
 172 }]>;
 173
 174 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 175 def imm16_31 : PatLeaf<(i32 imm), [{
 176   return (int32_t)N->getZExtValue() >= 16 && (int32_t)N->getZExtValue() < 32;
 177 }]>;
 178
 179 def so_imm_neg :
 180   PatLeaf<(imm), [{
 181     return ARM_AM::getSOImmVal(-(int)N->getZExtValue()) != -1;
 182   }], so_imm_neg_XFORM>;
 183
 184 def so_imm_not :
 185   PatLeaf<(imm), [{
 186     return ARM_AM::getSOImmVal(~(int)N->getZExtValue()) != -1;
 187   }], so_imm_not_XFORM>;
 188
 189 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 190 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 191   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 192 }]>;
 193
 194 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 195 /// e.g., 0xf000ffff
 196 def bf_inv_mask_imm : Operand<i32>,
 197                       PatLeaf<(imm), [{
 198   uint32_t v = (uint32_t)N->getZExtValue();
 199   if (v == 0xffffffff)
 200     return 0;
 201   // there can be 1's on either or both "outsides", all the "inside"
 202   // bits must be 0's
 203   unsigned int lsb = 0, msb = 31;
 204   while (v & (1 << msb)) --msb;
 205   while (v & (1 << lsb)) ++lsb;
 206   for (unsigned int i = lsb; i <= msb; ++i) {
 207     if (v & (1 << i))
 208       return 0;
 209   }
 210   return 1;
 211 }] > {
 212   let PrintMethod = "printBitfieldInvMaskImmOperand";
 213 }
 214
 215 /// Split a 32-bit immediate into two 16 bit parts.
 216 def lo16 : SDNodeXForm<imm, [{
 217   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() & 0xffff,
 218                                    MVT::i32);
 219 }]>;
 220
 221 def hi16 : SDNodeXForm<imm, [{
 222   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 223 }]>;
 224
 225 def lo16AllZero : PatLeaf<(i32 imm), [{
 226   // Returns true if all low 16-bits are 0.
 227   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 228 }], hi16>;
 229
 230 /// imm0_65535 predicate - True if the 32-bit immediate is in the range
 231 /// [0.65535].
 232 def imm0_65535 : PatLeaf<(i32 imm), [{
 233   return (uint32_t)N->getZExtValue() < 65536;
 234 }]>;
 235
 236 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 237 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 238
 239 //===----------------------------------------------------------------------===//
 240 // Operand Definitions.
 241 //
 242
 243 // Branch target.
 244 def brtarget : Operand<OtherVT>;
 245
 246 // A list of registers separated by comma. Used by load/store multiple.
 247 def reglist : Operand<i32> {
 248   let PrintMethod = "printRegisterList";
 249 }
 250
 251 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 252 def cpinst_operand : Operand<i32> {
 253   let PrintMethod = "printCPInstOperand";
 254 }
 255
 256 def jtblock_operand : Operand<i32> {
 257   let PrintMethod = "printJTBlockOperand";
 258 }
 259 def jt2block_operand : Operand<i32> {
 260   let PrintMethod = "printJT2BlockOperand";
 261 }
 262
 263 // Local PC labels.
 264 def pclabel : Operand<i32> {
 265   let PrintMethod = "printPCLabel";
 266 }
 267
 268 // shifter_operand operands: so_reg and so_imm.
 269 def so_reg : Operand<i32>,    // reg reg imm
 270             ComplexPattern<i32, 3, "SelectShifterOperandReg",
 271                             [shl,srl,sra,rotr]> {
 272   let PrintMethod = "printSORegOperand";
 273   let MIOperandInfo = (ops GPR, GPR, i32imm);
 274 }
 275
 276 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 277 // 8-bit immediate rotated by an arbitrary number of bits.  so_imm values are
 278 // represented in the imm field in the same 12-bit form that they are encoded
 279 // into so_imm instructions: the 8-bit immediate is the least significant bits
 280 // [bits 0-7], the 4-bit shift amount is the next 4 bits [bits 8-11].
 281 def so_imm : Operand<i32>,
 282              PatLeaf<(imm), [{
 283       return ARM_AM::getSOImmVal(N->getZExtValue()) != -1;
 284     }]> {
 285   let PrintMethod = "printSOImmOperand";
 286 }
 287
 288 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 289 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 290 // get the first/second pieces.
 291 def so_imm2part : Operand<i32>,
 292                   PatLeaf<(imm), [{
 293       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 294     }]> {
 295   let PrintMethod = "printSOImm2PartOperand";
 296 }
 297
 298 def so_imm2part_1 : SDNodeXForm<imm, [{
 299   unsigned V = ARM_AM::getSOImmTwoPartFirst((unsigned)N->getZExtValue());
 300   return CurDAG->getTargetConstant(V, MVT::i32);
 301 }]>;
 302
 303 def so_imm2part_2 : SDNodeXForm<imm, [{
 304   unsigned V = ARM_AM::getSOImmTwoPartSecond((unsigned)N->getZExtValue());
 305   return CurDAG->getTargetConstant(V, MVT::i32);
 306 }]>;
 307
 308 def so_neg_imm2part : Operand<i32>, PatLeaf<(imm), [{
 309       return ARM_AM::isSOImmTwoPartVal(-(int)N->getZExtValue());
 310     }]> {
 311   let PrintMethod = "printSOImm2PartOperand";
 312 }
 313
 314 def so_neg_imm2part_1 : SDNodeXForm<imm, [{
 315   unsigned V = ARM_AM::getSOImmTwoPartFirst(-(int)N->getZExtValue());
 316   return CurDAG->getTargetConstant(V, MVT::i32);
 317 }]>;
 318
 319 def so_neg_imm2part_2 : SDNodeXForm<imm, [{
 320   unsigned V = ARM_AM::getSOImmTwoPartSecond(-(int)N->getZExtValue());
 321   return CurDAG->getTargetConstant(V, MVT::i32);
 322 }]>;
 323
 324 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 325 def imm0_31 : Operand<i32>, PatLeaf<(imm), [{
 326   return (int32_t)N->getZExtValue() < 32;
 327 }]>;
 328
 329 // Define ARM specific addressing modes.
 330
 331 // addrmode2 := reg +/- reg shop imm
 332 // addrmode2 := reg +/- imm12
 333 //
 334 def addrmode2 : Operand<i32>,
 335                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 336   let PrintMethod = "printAddrMode2Operand";
 337   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 338 }
 339
 340 def am2offset : Operand<i32>,
 341                 ComplexPattern<i32, 2, "SelectAddrMode2Offset", []> {
 342   let PrintMethod = "printAddrMode2OffsetOperand";
 343   let MIOperandInfo = (ops GPR, i32imm);
 344 }
 345
 346 // addrmode3 := reg +/- reg
 347 // addrmode3 := reg +/- imm8
 348 //
 349 def addrmode3 : Operand<i32>,
 350                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 351   let PrintMethod = "printAddrMode3Operand";
 352   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 353 }
 354
 355 def am3offset : Operand<i32>,
 356                 ComplexPattern<i32, 2, "SelectAddrMode3Offset", []> {
 357   let PrintMethod = "printAddrMode3OffsetOperand";
 358   let MIOperandInfo = (ops GPR, i32imm);
 359 }
 360
 361 // addrmode4 := reg, <mode|W>
 362 //
 363 def addrmode4 : Operand<i32>,
 364                 ComplexPattern<i32, 2, "SelectAddrMode4", []> {
 365   let PrintMethod = "printAddrMode4Operand";
 366   let MIOperandInfo = (ops GPR, i32imm);
 367 }
 368
 369 // addrmode5 := reg +/- imm8*4
 370 //
 371 def addrmode5 : Operand<i32>,
 372                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 373   let PrintMethod = "printAddrMode5Operand";
 374   let MIOperandInfo = (ops GPR, i32imm);
 375 }
 376
 377 // addrmode6 := reg with optional writeback
 378 //
 379 def addrmode6 : Operand<i32>,
 380                 ComplexPattern<i32, 4, "SelectAddrMode6", []> {
 381   let PrintMethod = "printAddrMode6Operand";
 382   let MIOperandInfo = (ops GPR:$addr, GPR:$upd, i32imm, i32imm);
 383 }
 384
 385 // addrmodepc := pc + reg
 386 //
 387 def addrmodepc : Operand<i32>,
 388                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 389   let PrintMethod = "printAddrModePCOperand";
 390   let MIOperandInfo = (ops GPR, i32imm);
 391 }
 392
 393 def nohash_imm : Operand<i32> {
 394   let PrintMethod = "printNoHashImmediate";
 395 }
 396
 397 //===----------------------------------------------------------------------===//
 398
 399 include "ARMInstrFormats.td"
 400
 401 //===----------------------------------------------------------------------===//
 402 // Multiclass helpers...
 403 //
 404
 405 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 406 /// binop that produces a value.
 407 multiclass AsI1_bin_irs<bits<4> opcod, string opc, PatFrag opnode,
 408                         bit Commutable = 0> {
 409   def ri : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
 410                IIC_iALUi, opc, "\t$dst, $a, $b",
 411                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]> {
 412     let Inst{25} = 1;
 413   }
 414   def rr : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm,
 415                IIC_iALUr, opc, "\t$dst, $a, $b",
 416                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]> {
 417     let Inst{11-4} = 0b00000000;
 418     let Inst{25} = 0;
 419     let isCommutable = Commutable;
 420   }
 421   def rs : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 422                IIC_iALUsr, opc, "\t$dst, $a, $b",
 423                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]> {
 424     let Inst{25} = 0;
 425   }
 426 }
 427
 428 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 429 /// instruction modifies the CPSR register.
 430 let Defs = [CPSR] in {
 431 multiclass AI1_bin_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 432                          bit Commutable = 0> {
 433   def ri : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
 434                IIC_iALUi, opc, "\t$dst, $a, $b",
 435                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]> {
 436     let Inst{20} = 1;
 437     let Inst{25} = 1;
 438   }
 439   def rr : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm,
 440                IIC_iALUr, opc, "\t$dst, $a, $b",
 441                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]> {
 442     let isCommutable = Commutable;
 443     let Inst{11-4} = 0b00000000;
 444     let Inst{20} = 1;
 445     let Inst{25} = 0;
 446   }
 447   def rs : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 448                IIC_iALUsr, opc, "\t$dst, $a, $b",
 449                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]> {
 450     let Inst{20} = 1;
 451     let Inst{25} = 0;
 452   }
 453 }
 454 }
 455
 456 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 457 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 458 /// a explicit result, only implicitly set CPSR.
 459 let Defs = [CPSR] in {
 460 multiclass AI1_cmp_irs<bits<4> opcod, string opc, PatFrag opnode,
 461                        bit Commutable = 0> {
 462   def ri : AI1<opcod, (outs), (ins GPR:$a, so_imm:$b), DPFrm, IIC_iCMPi,
 463                opc, "\t$a, $b",
 464                [(opnode GPR:$a, so_imm:$b)]> {
 465     let Inst{20} = 1;
 466     let Inst{25} = 1;
 467   }
 468   def rr : AI1<opcod, (outs), (ins GPR:$a, GPR:$b), DPFrm, IIC_iCMPr,
 469                opc, "\t$a, $b",
 470                [(opnode GPR:$a, GPR:$b)]> {
 471     let Inst{11-4} = 0b00000000;
 472     let Inst{20} = 1;
 473     let Inst{25} = 0;
 474     let isCommutable = Commutable;
 475   }
 476   def rs : AI1<opcod, (outs), (ins GPR:$a, so_reg:$b), DPSoRegFrm, IIC_iCMPsr,
 477                opc, "\t$a, $b",
 478                [(opnode GPR:$a, so_reg:$b)]> {
 479     let Inst{20} = 1;
 480     let Inst{25} = 0;
 481   }
 482 }
 483 }
 484
 485 /// AI_unary_rrot - A unary operation with two forms: one whose operand is a
 486 /// register and one whose operand is a register rotated by 8/16/24.
 487 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 488 multiclass AI_unary_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 489   def r     : AExtI<opcod, (outs GPR:$dst), (ins GPR:$src),
 490                  IIC_iUNAr, opc, "\t$dst, $src",
 491                  [(set GPR:$dst, (opnode GPR:$src))]>,
 492               Requires<[IsARM, HasV6]> {
 493     let Inst{11-10} = 0b00;
 494     let Inst{19-16} = 0b1111;
 495   }
 496   def r_rot : AExtI<opcod, (outs GPR:$dst), (ins GPR:$src, i32imm:$rot),
 497                  IIC_iUNAsi, opc, "\t$dst, $src, ror $rot",
 498                  [(set GPR:$dst, (opnode (rotr GPR:$src, rot_imm:$rot)))]>,
 499               Requires<[IsARM, HasV6]> {
 500     let Inst{19-16} = 0b1111;
 501   }
 502 }
 503
 504 /// AI_bin_rrot - A binary operation with two forms: one whose operand is a
 505 /// register and one whose operand is a register rotated by 8/16/24.
 506 multiclass AI_bin_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 507   def rr     : AExtI<opcod, (outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS),
 508                   IIC_iALUr, opc, "\t$dst, $LHS, $RHS",
 509                   [(set GPR:$dst, (opnode GPR:$LHS, GPR:$RHS))]>,
 510                Requires<[IsARM, HasV6]> {
 511     let Inst{11-10} = 0b00;
 512   }
 513   def rr_rot : AExtI<opcod, (outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS, i32imm:$rot),
 514                   IIC_iALUsi, opc, "\t$dst, $LHS, $RHS, ror $rot",
 515                   [(set GPR:$dst, (opnode GPR:$LHS,
 516                                           (rotr GPR:$RHS, rot_imm:$rot)))]>,
 517                   Requires<[IsARM, HasV6]>;
 518 }
 519
 520 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 521 let Uses = [CPSR] in {
 522 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 523                              bit Commutable = 0> {
 524   def ri : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
 525                 DPFrm, IIC_iALUi, opc, "\t$dst, $a, $b",
 526                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]>,
 527                Requires<[IsARM, CarryDefIsUnused]> {
 528     let Inst{25} = 1;
 529   }
 530   def rr : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
 531                 DPFrm, IIC_iALUr, opc, "\t$dst, $a, $b",
 532                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]>,
 533                Requires<[IsARM, CarryDefIsUnused]> {
 534     let isCommutable = Commutable;
 535     let Inst{11-4} = 0b00000000;
 536     let Inst{25} = 0;
 537   }
 538   def rs : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
 539                 DPSoRegFrm, IIC_iALUsr, opc, "\t$dst, $a, $b",
 540                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]>,
 541                Requires<[IsARM, CarryDefIsUnused]> {
 542     let Inst{25} = 0;
 543   }
 544 }
 545 // Carry setting variants
 546 let Defs = [CPSR] in {
 547 multiclass AI1_adde_sube_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 548                              bit Commutable = 0> {
 549   def Sri : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
 550                 DPFrm, IIC_iALUi, !strconcat(opc, "\t$dst, $a, $b"),
 551                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]>,
 552                Requires<[IsARM, CarryDefIsUsed]> {
 553     let Defs = [CPSR];
 554     let Inst{20} = 1;
 555     let Inst{25} = 1;
 556   }
 557   def Srr : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
 558                 DPFrm, IIC_iALUr, !strconcat(opc, "\t$dst, $a, $b"),
 559                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]>,
 560                Requires<[IsARM, CarryDefIsUsed]> {
 561     let Defs = [CPSR];
 562     let Inst{11-4} = 0b00000000;
 563     let Inst{20} = 1;
 564     let Inst{25} = 0;
 565   }
 566   def Srs : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
 567                 DPSoRegFrm, IIC_iALUsr, !strconcat(opc, "\t$dst, $a, $b"),
 568                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]>,
 569                Requires<[IsARM, CarryDefIsUsed]> {
 570     let Defs = [CPSR];
 571     let Inst{20} = 1;
 572     let Inst{25} = 0;
 573   }
 574 }
 575 }
 576 }
 577
 578 //===----------------------------------------------------------------------===//
 579 // Instructions
 580 //===----------------------------------------------------------------------===//
 581
 582 //===----------------------------------------------------------------------===//
 583 //  Miscellaneous Instructions.
 584 //
 585
 586 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
 587 /// the function.  The first operand is the ID# for this instruction, the second
 588 /// is the index into the MachineConstantPool that this is, the third is the
 589 /// size in bytes of this constant pool entry.
 590 let neverHasSideEffects = 1, isNotDuplicable = 1 in
 591 def CONSTPOOL_ENTRY :
 592 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
 593                     i32imm:$size), NoItinerary,
 594            "${instid:label} ${cpidx:cpentry}", []>;
 595
 596 let Defs = [SP], Uses = [SP] in {
 597 def ADJCALLSTACKUP :
 598 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
 599            "@ ADJCALLSTACKUP $amt1",
 600            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
 601
 602 def ADJCALLSTACKDOWN :
 603 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
 604            "@ ADJCALLSTACKDOWN $amt",
 605            [(ARMcallseq_start timm:$amt)]>;
 606 }
 607
 608 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
 609              [/* For disassembly only; pattern left blank */]>,
 610           Requires<[IsARM, HasV6T2]> {
 611   let Inst{27-16} = 0b001100100000;
 612   let Inst{7-0} = 0b00000000;
 613 }
 614
 615 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
 616              [/* For disassembly only; pattern left blank */]>,
 617           Requires<[IsARM, HasV6T2]> {
 618   let Inst{27-16} = 0b001100100000;
 619   let Inst{7-0} = 0b00000001;
 620 }
 621
 622 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
 623              [/* For disassembly only; pattern left blank */]>,
 624           Requires<[IsARM, HasV6T2]> {
 625   let Inst{27-16} = 0b001100100000;
 626   let Inst{7-0} = 0b00000010;
 627 }
 628
 629 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
 630              [/* For disassembly only; pattern left blank */]>,
 631           Requires<[IsARM, HasV6T2]> {
 632   let Inst{27-16} = 0b001100100000;
 633   let Inst{7-0} = 0b00000011;
 634 }
 635
 636 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
 637              [/* For disassembly only; pattern left blank */]>,
 638           Requires<[IsARM, HasV6T2]> {
 639   let Inst{27-16} = 0b001100100000;
 640   let Inst{7-0} = 0b00000100;
 641 }
 642
 643 // The i32imm operand $val can be used by a debugger to store more information
 644 // about the breakpoint.
 645 def BKPT : AI<(outs), (ins i32imm:$val), MiscFrm, NoItinerary, "bkpt", "\t$val",
 646               [/* For disassembly only; pattern left blank */]>,
 647            Requires<[IsARM]> {
 648   let Inst{27-20} = 0b00010010;
 649   let Inst{7-4} = 0b0111;
 650 }
 651
 652 // Change Processor State is a system instruction -- for disassembly only.
 653 // The singleton $opt operand contains the following information:
 654 // opt{4-0} = mode from Inst{4-0}
 655 // opt{5} = changemode from Inst{17}
 656 // opt{8-6} = AIF from Inst{8-6}
 657 // opt{10-9} = imod from Inst{19-18} with 0b10 as enable and 0b11 as disable
 658 def CPS : AXI<(outs),(ins i32imm:$opt), MiscFrm, NoItinerary, "cps${opt:cps}",
 659               [/* For disassembly only; pattern left blank */]>,
 660           Requires<[IsARM]> {
 661   let Inst{31-28} = 0b1111;
 662   let Inst{27-20} = 0b00010000;
 663   let Inst{16} = 0;
 664   let Inst{5} = 0;
 665 }
 666
 667 def DBG : AI<(outs), (ins i32imm:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
 668              [/* For disassembly only; pattern left blank */]>,
 669           Requires<[IsARM, HasV7]> {
 670   let Inst{27-16} = 0b001100100000;
 671   let Inst{7-4} = 0b1111;
 672 }
 673
 674 // A5.4 Permanently UNDEFINED instructions.
 675 def TRAP : AI<(outs), (ins), MiscFrm, NoItinerary, "trap", "",
 676               [/* For disassembly only; pattern left blank */]>,
 677            Requires<[IsARM]> {
 678   let Inst{27-25} = 0b011;
 679   let Inst{24-20} = 0b11111;
 680   let Inst{7-5} = 0b111;
 681   let Inst{4} = 0b1;
 682 }
 683
 684 // Address computation and loads and stores in PIC mode.
 685 let isNotDuplicable = 1 in {
 686 def PICADD : AXI1<0b0100, (outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
 687                   Pseudo, IIC_iALUr, "\n$cp:\n\tadd$p\t$dst, pc, $a",
 688                    [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
 689
 690 let AddedComplexity = 10 in {
 691 def PICLDR  : AXI2ldw<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 692                   Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldr$p\t$dst, $addr",
 693                   [(set GPR:$dst, (load addrmodepc:$addr))]>;
 694
 695 def PICLDRH : AXI3ldh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 696                 Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldrh${p}\t$dst, $addr",
 697                   [(set GPR:$dst, (zextloadi16 addrmodepc:$addr))]>;
 698
 699 def PICLDRB : AXI2ldb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 700                 Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldrb${p}\t$dst, $addr",
 701                   [(set GPR:$dst, (zextloadi8 addrmodepc:$addr))]>;
 702
 703 def PICLDRSH : AXI3ldsh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 704                Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldrsh${p}\t$dst, $addr",
 705                   [(set GPR:$dst, (sextloadi16 addrmodepc:$addr))]>;
 706
 707 def PICLDRSB : AXI3ldsb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 708                Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldrsb${p}\t$dst, $addr",
 709                   [(set GPR:$dst, (sextloadi8 addrmodepc:$addr))]>;
 710 }
 711 let AddedComplexity = 10 in {
 712 def PICSTR  : AXI2stw<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 713                Pseudo, IIC_iStorer, "\n${addr:label}:\n\tstr$p\t$src, $addr",
 714                [(store GPR:$src, addrmodepc:$addr)]>;
 715
 716 def PICSTRH : AXI3sth<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 717                Pseudo, IIC_iStorer, "\n${addr:label}:\n\tstrh${p}\t$src, $addr",
 718                [(truncstorei16 GPR:$src, addrmodepc:$addr)]>;
 719
 720 def PICSTRB : AXI2stb<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 721                Pseudo, IIC_iStorer, "\n${addr:label}:\n\tstrb${p}\t$src, $addr",
 722                [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
 723 }
 724 } // isNotDuplicable = 1
 725
 726
 727 // LEApcrel - Load a pc-relative address into a register without offending the
 728 // assembler.
 729 def LEApcrel : AXI1<0x0, (outs GPR:$dst), (ins i32imm:$label, pred:$p),
 730                     Pseudo, IIC_iALUi,
 731            !strconcat(!strconcat(".set ${:private}PCRELV${:uid}, ($label-(",
 732                                  "${:private}PCRELL${:uid}+8))\n"),
 733                       !strconcat("${:private}PCRELL${:uid}:\n\t",
 734                                  "add$p\t$dst, pc, #${:private}PCRELV${:uid}")),
 735                    []>;
 736
 737 def LEApcrelJT : AXI1<0x0, (outs GPR:$dst),
 738                            (ins i32imm:$label, nohash_imm:$id, pred:$p),
 739           Pseudo, IIC_iALUi,
 740    !strconcat(!strconcat(".set ${:private}PCRELV${:uid}, "
 741                          "(${label}_${id}-(",
 742                                   "${:private}PCRELL${:uid}+8))\n"),
 743                        !strconcat("${:private}PCRELL${:uid}:\n\t",
 744                                   "add$p\t$dst, pc, #${:private}PCRELV${:uid}")),
 745                    []> {
 746     let Inst{25} = 1;
 747 }
 748
 749 //===----------------------------------------------------------------------===//
 750 //  Control Flow Instructions.
 751 //
 752
 753 let isReturn = 1, isTerminator = 1, isBarrier = 1 in
 754   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
 755                   "bx", "\tlr", [(ARMretflag)]> {
 756   let Inst{3-0}   = 0b1110;
 757   let Inst{7-4}   = 0b0001;
 758   let Inst{19-8}  = 0b111111111111;
 759   let Inst{27-20} = 0b00010010;
 760 }
 761
 762 // Indirect branches
 763 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 764   def BRIND : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
 765                   [(brind GPR:$dst)]> {
 766     let Inst{7-4}   = 0b0001;
 767     let Inst{19-8}  = 0b111111111111;
 768     let Inst{27-20} = 0b00010010;
 769     let Inst{31-28} = 0b1110;
 770   }
 771 }
 772
 773 // FIXME: remove when we have a way to marking a MI with these properties.
 774 // FIXME: Should pc be an implicit operand like PICADD, etc?
 775 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
 776     hasExtraDefRegAllocReq = 1 in
 777   def LDM_RET : AXI4ld<(outs),
 778                     (ins addrmode4:$addr, pred:$p, reglist:$wb, variable_ops),
 779                     LdStMulFrm, IIC_Br, "ldm${addr:submode}${p}\t$addr, $wb",
 780                     []>;
 781
 782 // On non-Darwin platforms R9 is callee-saved.
 783 let isCall = 1,
 784   Defs = [R0,  R1,  R2,  R3,  R12, LR,
 785           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 786           D16, D17, D18, D19, D20, D21, D22, D23,
 787           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 788   def BL  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 789                 IIC_Br, "bl\t${func:call}",
 790                 [(ARMcall tglobaladdr:$func)]>,
 791             Requires<[IsARM, IsNotDarwin]> {
 792     let Inst{31-28} = 0b1110;
 793   }
 794
 795   def BL_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 796                    IIC_Br, "bl", "\t${func:call}",
 797                    [(ARMcall_pred tglobaladdr:$func)]>,
 798                 Requires<[IsARM, IsNotDarwin]>;
 799
 800   // ARMv5T and above
 801   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
 802                 IIC_Br, "blx\t$func",
 803                 [(ARMcall GPR:$func)]>,
 804             Requires<[IsARM, HasV5T, IsNotDarwin]> {
 805     let Inst{7-4}   = 0b0011;
 806     let Inst{19-8}  = 0b111111111111;
 807     let Inst{27-20} = 0b00010010;
 808   }
 809
 810   // ARMv4T
 811   def BX : ABXIx2<(outs), (ins GPR:$func, variable_ops),
 812                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
 813                   [(ARMcall_nolink GPR:$func)]>,
 814            Requires<[IsARM, IsNotDarwin]> {
 815     let Inst{7-4}   = 0b0001;
 816     let Inst{19-8}  = 0b111111111111;
 817     let Inst{27-20} = 0b00010010;
 818   }
 819 }
 820
 821 // On Darwin R9 is call-clobbered.
 822 let isCall = 1,
 823   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
 824           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 825           D16, D17, D18, D19, D20, D21, D22, D23,
 826           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 827   def BLr9  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 828                 IIC_Br, "bl\t${func:call}",
 829                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsARM, IsDarwin]> {
 830     let Inst{31-28} = 0b1110;
 831   }
 832
 833   def BLr9_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 834                    IIC_Br, "bl", "\t${func:call}",
 835                    [(ARMcall_pred tglobaladdr:$func)]>,
 836                   Requires<[IsARM, IsDarwin]>;
 837
 838   // ARMv5T and above
 839   def BLXr9 : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
 840                 IIC_Br, "blx\t$func",
 841                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]> {
 842     let Inst{7-4}   = 0b0011;
 843     let Inst{19-8}  = 0b111111111111;
 844     let Inst{27-20} = 0b00010010;
 845   }
 846
 847   // ARMv4T
 848   def BXr9 : ABXIx2<(outs), (ins GPR:$func, variable_ops),
 849                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
 850                   [(ARMcall_nolink GPR:$func)]>, Requires<[IsARM, IsDarwin]> {
 851     let Inst{7-4}   = 0b0001;
 852     let Inst{19-8}  = 0b111111111111;
 853     let Inst{27-20} = 0b00010010;
 854   }
 855 }
 856
 857 let isBranch = 1, isTerminator = 1 in {
 858   // B is "predicable" since it can be xformed into a Bcc.
 859   let isBarrier = 1 in {
 860     let isPredicable = 1 in
 861     def B : ABXI<0b1010, (outs), (ins brtarget:$target), IIC_Br,
 862                 "b\t$target", [(br bb:$target)]>;
 863
 864   let isNotDuplicable = 1, isIndirectBranch = 1 in {
 865   def BR_JTr : JTI<(outs), (ins GPR:$target, jtblock_operand:$jt, i32imm:$id),
 866                     IIC_Br, "mov\tpc, $target \n$jt",
 867                     [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]> {
 868     let Inst{11-4}  = 0b00000000;
 869     let Inst{15-12} = 0b1111;
 870     let Inst{20}    = 0; // S Bit
 871     let Inst{24-21} = 0b1101;
 872     let Inst{27-25} = 0b000;
 873   }
 874   def BR_JTm : JTI<(outs),
 875                    (ins addrmode2:$target, jtblock_operand:$jt, i32imm:$id),
 876                    IIC_Br, "ldr\tpc, $target \n$jt",
 877                    [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
 878                      imm:$id)]> {
 879     let Inst{15-12} = 0b1111;
 880     let Inst{20}    = 1; // L bit
 881     let Inst{21}    = 0; // W bit
 882     let Inst{22}    = 0; // B bit
 883     let Inst{24}    = 1; // P bit
 884     let Inst{27-25} = 0b011;
 885   }
 886   def BR_JTadd : JTI<(outs),
 887                    (ins GPR:$target, GPR:$idx, jtblock_operand:$jt, i32imm:$id),
 888                     IIC_Br, "add\tpc, $target, $idx \n$jt",
 889                     [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
 890                       imm:$id)]> {
 891     let Inst{15-12} = 0b1111;
 892     let Inst{20}    = 0; // S bit
 893     let Inst{24-21} = 0b0100;
 894     let Inst{27-25} = 0b000;
 895   }
 896   } // isNotDuplicable = 1, isIndirectBranch = 1
 897   } // isBarrier = 1
 898
 899   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 900   // a two-value operand where a dag node expects two operands. :(
 901   def Bcc : ABI<0b1010, (outs), (ins brtarget:$target),
 902                IIC_Br, "b", "\t$target",
 903                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>;
 904 }
 905
 906 // Supervisor call (software interrupt) -- for disassembly only
 907 let isCall = 1 in {
 908 def SVC : ABI<0b1111, (outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc",
 909               [/* For disassembly only; pattern left blank */]>;
 910 }
 911
 912 //===----------------------------------------------------------------------===//
 913 //  Load / store Instructions.
 914 //
 915
 916 // Load
 917 let canFoldAsLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
 918 def LDR  : AI2ldw<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm, IIC_iLoadr,
 919                "ldr", "\t$dst, $addr",
 920                [(set GPR:$dst, (load addrmode2:$addr))]>;
 921
 922 // Special LDR for loads from non-pc-relative constpools.
 923 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
 924     mayHaveSideEffects = 1  in
 925 def LDRcp : AI2ldw<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm, IIC_iLoadr,
 926                  "ldr", "\t$dst, $addr", []>;
 927
 928 // Loads with zero extension
 929 def LDRH  : AI3ldh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
 930                   IIC_iLoadr, "ldrh", "\t$dst, $addr",
 931                   [(set GPR:$dst, (zextloadi16 addrmode3:$addr))]>;
 932
 933 def LDRB  : AI2ldb<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm,
 934                   IIC_iLoadr, "ldrb", "\t$dst, $addr",
 935                   [(set GPR:$dst, (zextloadi8 addrmode2:$addr))]>;
 936
 937 // Loads with sign extension
 938 def LDRSH : AI3ldsh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
 939                    IIC_iLoadr, "ldrsh", "\t$dst, $addr",
 940                    [(set GPR:$dst, (sextloadi16 addrmode3:$addr))]>;
 941
 942 def LDRSB : AI3ldsb<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
 943                    IIC_iLoadr, "ldrsb", "\t$dst, $addr",
 944                    [(set GPR:$dst, (sextloadi8 addrmode3:$addr))]>;
 945
 946 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in {
 947 // Load doubleword
 948 def LDRD : AI3ldd<(outs GPR:$dst1, GPR:$dst2), (ins addrmode3:$addr), LdMiscFrm,
 949                  IIC_iLoadr, "ldrd", "\t$dst1, $addr",
 950                  []>, Requires<[IsARM, HasV5TE]>;
 951
 952 // Indexed loads
 953 def LDR_PRE  : AI2ldwpr<(outs GPR:$dst, GPR:$base_wb),
 954                      (ins addrmode2:$addr), LdFrm, IIC_iLoadru,
 955                      "ldr", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
 956
 957 def LDR_POST : AI2ldwpo<(outs GPR:$dst, GPR:$base_wb),
 958                      (ins GPR:$base, am2offset:$offset), LdFrm, IIC_iLoadru,
 959                      "ldr", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
 960
 961 def LDRH_PRE  : AI3ldhpr<(outs GPR:$dst, GPR:$base_wb),
 962                      (ins addrmode3:$addr), LdMiscFrm, IIC_iLoadru,
 963                      "ldrh", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
 964
 965 def LDRH_POST : AI3ldhpo<(outs GPR:$dst, GPR:$base_wb),
 966                      (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
 967                     "ldrh", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
 968
 969 def LDRB_PRE  : AI2ldbpr<(outs GPR:$dst, GPR:$base_wb),
 970                      (ins addrmode2:$addr), LdFrm, IIC_iLoadru,
 971                      "ldrb", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
 972
 973 def LDRB_POST : AI2ldbpo<(outs GPR:$dst, GPR:$base_wb),
 974                      (ins GPR:$base,am2offset:$offset), LdFrm, IIC_iLoadru,
 975                     "ldrb", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
 976
 977 def LDRSH_PRE : AI3ldshpr<(outs GPR:$dst, GPR:$base_wb),
 978                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoadru,
 979                       "ldrsh", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
 980
 981 def LDRSH_POST: AI3ldshpo<(outs GPR:$dst, GPR:$base_wb),
 982                       (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
 983                    "ldrsh", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
 984
 985 def LDRSB_PRE : AI3ldsbpr<(outs GPR:$dst, GPR:$base_wb),
 986                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoadru,
 987                       "ldrsb", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
 988
 989 def LDRSB_POST: AI3ldsbpo<(outs GPR:$dst, GPR:$base_wb),
 990                       (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
 991                    "ldrsb", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
 992 }
 993
 994 // LDRT and LDRBT are for disassembly only.
 995
 996 def LDRT : AI2ldwpo<(outs GPR:$dst, GPR:$base_wb),
 997                    (ins GPR:$base, am2offset:$offset), LdFrm, IIC_iLoadru,
 998                    "ldrt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
 999   let Inst{21} = 1; // overwrite
1000 }
1001
1002 def LDRBT : AI2ldbpo<(outs GPR:$dst, GPR:$base_wb),
1003                    (ins GPR:$base,am2offset:$offset), LdFrm, IIC_iLoadru,
1004                    "ldrb", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1005   let Inst{21} = 1; // overwrite
1006 }
1007
1008 // Store
1009 def STR  : AI2stw<(outs), (ins GPR:$src, addrmode2:$addr), StFrm, IIC_iStorer,
1010                "str", "\t$src, $addr",
1011                [(store GPR:$src, addrmode2:$addr)]>;
1012
1013 // Stores with truncate
1014 def STRH : AI3sth<(outs), (ins GPR:$src, addrmode3:$addr), StMiscFrm, IIC_iStorer,
1015                "strh", "\t$src, $addr",
1016                [(truncstorei16 GPR:$src, addrmode3:$addr)]>;
1017
1018 def STRB : AI2stb<(outs), (ins GPR:$src, addrmode2:$addr), StFrm, IIC_iStorer,
1019                "strb", "\t$src, $addr",
1020                [(truncstorei8 GPR:$src, addrmode2:$addr)]>;
1021
1022 // Store doubleword
1023 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1024 def STRD : AI3std<(outs), (ins GPR:$src1, GPR:$src2, addrmode3:$addr),
1025                StMiscFrm, IIC_iStorer,
1026                "strd", "\t$src1, $addr", []>, Requires<[IsARM, HasV5TE]>;
1027
1028 // Indexed stores
1029 def STR_PRE  : AI2stwpr<(outs GPR:$base_wb),
1030                      (ins GPR:$src, GPR:$base, am2offset:$offset),
1031                      StFrm, IIC_iStoreru,
1032                     "str", "\t$src, [$base, $offset]!", "$base = $base_wb",
1033                     [(set GPR:$base_wb,
1034                       (pre_store GPR:$src, GPR:$base, am2offset:$offset))]>;
1035
1036 def STR_POST : AI2stwpo<(outs GPR:$base_wb),
1037                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1038                      StFrm, IIC_iStoreru,
1039                     "str", "\t$src, [$base], $offset", "$base = $base_wb",
1040                     [(set GPR:$base_wb,
1041                       (post_store GPR:$src, GPR:$base, am2offset:$offset))]>;
1042
1043 def STRH_PRE : AI3sthpr<(outs GPR:$base_wb),
1044                      (ins GPR:$src, GPR:$base,am3offset:$offset),
1045                      StMiscFrm, IIC_iStoreru,
1046                      "strh", "\t$src, [$base, $offset]!", "$base = $base_wb",
1047                     [(set GPR:$base_wb,
1048                       (pre_truncsti16 GPR:$src, GPR:$base,am3offset:$offset))]>;
1049
1050 def STRH_POST: AI3sthpo<(outs GPR:$base_wb),
1051                      (ins GPR:$src, GPR:$base,am3offset:$offset),
1052                      StMiscFrm, IIC_iStoreru,
1053                      "strh", "\t$src, [$base], $offset", "$base = $base_wb",
1054                     [(set GPR:$base_wb, (post_truncsti16 GPR:$src,
1055                                          GPR:$base, am3offset:$offset))]>;
1056
1057 def STRB_PRE : AI2stbpr<(outs GPR:$base_wb),
1058                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1059                      StFrm, IIC_iStoreru,
1060                      "strb", "\t$src, [$base, $offset]!", "$base = $base_wb",
1061                     [(set GPR:$base_wb, (pre_truncsti8 GPR:$src,
1062                                          GPR:$base, am2offset:$offset))]>;
1063
1064 def STRB_POST: AI2stbpo<(outs GPR:$base_wb),
1065                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1066                      StFrm, IIC_iStoreru,
1067                      "strb", "\t$src, [$base], $offset", "$base = $base_wb",
1068                     [(set GPR:$base_wb, (post_truncsti8 GPR:$src,
1069                                          GPR:$base, am2offset:$offset))]>;
1070
1071 // STRT and STRBT are for disassembly only.
1072
1073 def STRT : AI2stwpo<(outs GPR:$base_wb),
1074                     (ins GPR:$src, GPR:$base,am2offset:$offset),
1075                     StFrm, IIC_iStoreru,
1076                     "strt", "\t$src, [$base], $offset", "$base = $base_wb",
1077                     [/* For disassembly only; pattern left blank */]> {
1078   let Inst{21} = 1; // overwrite
1079 }
1080
1081 def STRBT : AI2stbpo<(outs GPR:$base_wb),
1082                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1083                      StFrm, IIC_iStoreru,
1084                      "strbt", "\t$src, [$base], $offset", "$base = $base_wb",
1085                      [/* For disassembly only; pattern left blank */]> {
1086   let Inst{21} = 1; // overwrite
1087 }
1088
1089 //===----------------------------------------------------------------------===//
1090 //  Load / store multiple Instructions.
1091 //
1092
1093 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
1094 def LDM : AXI4ld<(outs),
1095                (ins addrmode4:$addr, pred:$p, reglist:$wb, variable_ops),
1096                LdStMulFrm, IIC_iLoadm, "ldm${addr:submode}${p}\t$addr, $wb",
1097                []>;
1098
1099 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1100 def STM : AXI4st<(outs),
1101                (ins addrmode4:$addr, pred:$p, reglist:$wb, variable_ops),
1102                LdStMulFrm, IIC_iStorem, "stm${addr:submode}${p}\t$addr, $wb",
1103                []>;
1104
1105 //===----------------------------------------------------------------------===//
1106 //  Move Instructions.
1107 //
1108
1109 let neverHasSideEffects = 1 in
1110 def MOVr : AsI1<0b1101, (outs GPR:$dst), (ins GPR:$src), DPFrm, IIC_iMOVr,
1111                 "mov", "\t$dst, $src", []>, UnaryDP {
1112   let Inst{11-4} = 0b00000000;
1113   let Inst{25} = 0;
1114 }
1115
1116 def MOVs : AsI1<0b1101, (outs GPR:$dst), (ins so_reg:$src),
1117                 DPSoRegFrm, IIC_iMOVsr,
1118                 "mov", "\t$dst, $src", [(set GPR:$dst, so_reg:$src)]>, UnaryDP {
1119   let Inst{25} = 0;
1120 }
1121
1122 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1123 def MOVi : AsI1<0b1101, (outs GPR:$dst), (ins so_imm:$src), DPFrm, IIC_iMOVi,
1124                 "mov", "\t$dst, $src", [(set GPR:$dst, so_imm:$src)]>, UnaryDP {
1125   let Inst{25} = 1;
1126 }
1127
1128 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1129 def MOVi16 : AI1<0b1000, (outs GPR:$dst), (ins i32imm:$src),
1130                  DPFrm, IIC_iMOVi,
1131                  "movw", "\t$dst, $src",
1132                  [(set GPR:$dst, imm0_65535:$src)]>,
1133                  Requires<[IsARM, HasV6T2]>, UnaryDP {
1134   let Inst{20} = 0;
1135   let Inst{25} = 1;
1136 }
1137
1138 let Constraints = "$src = $dst" in
1139 def MOVTi16 : AI1<0b1010, (outs GPR:$dst), (ins GPR:$src, i32imm:$imm),
1140                   DPFrm, IIC_iMOVi,
1141                   "movt", "\t$dst, $imm",
1142                   [(set GPR:$dst,
1143                         (or (and GPR:$src, 0xffff),
1144                             lo16AllZero:$imm))]>, UnaryDP,
1145                   Requires<[IsARM, HasV6T2]> {
1146   let Inst{20} = 0;
1147   let Inst{25} = 1;
1148 }
1149
1150 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
1151       Requires<[IsARM, HasV6T2]>;
1152
1153 let Uses = [CPSR] in
1154 def MOVrx : AsI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo, IIC_iMOVsi,
1155                  "mov", "\t$dst, $src, rrx",
1156                  [(set GPR:$dst, (ARMrrx GPR:$src))]>, UnaryDP;
1157
1158 // These aren't really mov instructions, but we have to define them this way
1159 // due to flag operands.
1160
1161 let Defs = [CPSR] in {
1162 def MOVsrl_flag : AI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo,
1163                       IIC_iMOVsi, "movs", "\t$dst, $src, lsr #1",
1164                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP;
1165 def MOVsra_flag : AI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo,
1166                       IIC_iMOVsi, "movs", "\t$dst, $src, asr #1",
1167                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP;
1168 }
1169
1170 //===----------------------------------------------------------------------===//
1171 //  Extend Instructions.
1172 //
1173
1174 // Sign extenders
1175
1176 defm SXTB  : AI_unary_rrot<0b01101010,
1177                            "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
1178 defm SXTH  : AI_unary_rrot<0b01101011,
1179                            "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
1180
1181 defm SXTAB : AI_bin_rrot<0b01101010,
1182                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
1183 defm SXTAH : AI_bin_rrot<0b01101011,
1184                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
1185
1186 // TODO: SXT(A){B|H}16
1187
1188 // Zero extenders
1189
1190 let AddedComplexity = 16 in {
1191 defm UXTB   : AI_unary_rrot<0b01101110,
1192                             "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
1193 defm UXTH   : AI_unary_rrot<0b01101111,
1194                             "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
1195 defm UXTB16 : AI_unary_rrot<0b01101100,
1196                             "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
1197
1198 def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
1199                (UXTB16r_rot GPR:$Src, 24)>;
1200 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
1201                (UXTB16r_rot GPR:$Src, 8)>;
1202
1203 defm UXTAB : AI_bin_rrot<0b01101110, "uxtab",
1204                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
1205 defm UXTAH : AI_bin_rrot<0b01101111, "uxtah",
1206                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
1207 }
1208
1209 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
1210 //defm UXTAB16 : xxx<"uxtab16", 0xff00ff>;
1211
1212 // TODO: UXT(A){B|H}16
1213
1214 def SBFX  : I<(outs GPR:$dst),
1215               (ins GPR:$src, imm0_31:$lsb, imm0_31:$width),
1216                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iALUi,
1217                "sbfx", "\t$dst, $src, $lsb, $width", "", []>,
1218                Requires<[IsARM, HasV6T2]> {
1219   let Inst{27-21} = 0b0111101;
1220   let Inst{6-4}   = 0b101;
1221 }
1222
1223 def UBFX  : I<(outs GPR:$dst),
1224               (ins GPR:$src, imm0_31:$lsb, imm0_31:$width),
1225                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iALUi,
1226                "ubfx", "\t$dst, $src, $lsb, $width", "", []>,
1227                Requires<[IsARM, HasV6T2]> {
1228   let Inst{27-21} = 0b0111111;
1229   let Inst{6-4}   = 0b101;
1230 }
1231
1232 //===----------------------------------------------------------------------===//
1233 //  Arithmetic Instructions.
1234 //
1235
1236 defm ADD  : AsI1_bin_irs<0b0100, "add",
1237                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
1238 defm SUB  : AsI1_bin_irs<0b0010, "sub",
1239                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1240
1241 // ADD and SUB with 's' bit set.
1242 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
1243                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
1244 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
1245                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
1246
1247 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
1248                              BinOpFrag<(adde node:$LHS, node:$RHS)>, 1>;
1249 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
1250                              BinOpFrag<(sube node:$LHS, node:$RHS)>>;
1251 defm ADCS : AI1_adde_sube_s_irs<0b0101, "adcs",
1252                              BinOpFrag<(adde node:$LHS, node:$RHS)>, 1>;
1253 defm SBCS : AI1_adde_sube_s_irs<0b0110, "sbcs",
1254                              BinOpFrag<(sube node:$LHS, node:$RHS)>>;
1255
1256 // These don't define reg/reg forms, because they are handled above.
1257 def RSBri : AsI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
1258                   IIC_iALUi, "rsb", "\t$dst, $a, $b",
1259                   [(set GPR:$dst, (sub so_imm:$b, GPR:$a))]> {
1260     let Inst{25} = 1;
1261 }
1262
1263 def RSBrs : AsI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
1264                   IIC_iALUsr, "rsb", "\t$dst, $a, $b",
1265                   [(set GPR:$dst, (sub so_reg:$b, GPR:$a))]> {
1266     let Inst{25} = 0;
1267 }
1268
1269 // RSB with 's' bit set.
1270 let Defs = [CPSR] in {
1271 def RSBSri : AI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
1272                  IIC_iALUi, "rsbs", "\t$dst, $a, $b",
1273                  [(set GPR:$dst, (subc so_imm:$b, GPR:$a))]> {
1274     let Inst{20} = 1;
1275     let Inst{25} = 1;
1276 }
1277 def RSBSrs : AI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
1278                  IIC_iALUsr, "rsbs", "\t$dst, $a, $b",
1279                  [(set GPR:$dst, (subc so_reg:$b, GPR:$a))]> {
1280     let Inst{20} = 1;
1281     let Inst{25} = 0;
1282 }
1283 }
1284
1285 let Uses = [CPSR] in {
1286 def RSCri : AsI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
1287                  DPFrm, IIC_iALUi, "rsc", "\t$dst, $a, $b",
1288                  [(set GPR:$dst, (sube so_imm:$b, GPR:$a))]>,
1289                  Requires<[IsARM, CarryDefIsUnused]> {
1290     let Inst{25} = 1;
1291 }
1292 def RSCrs : AsI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
1293                  DPSoRegFrm, IIC_iALUsr, "rsc", "\t$dst, $a, $b",
1294                  [(set GPR:$dst, (sube so_reg:$b, GPR:$a))]>,
1295                  Requires<[IsARM, CarryDefIsUnused]> {
1296     let Inst{25} = 0;
1297 }
1298 }
1299
1300 // FIXME: Allow these to be predicated.
1301 let Defs = [CPSR], Uses = [CPSR] in {
1302 def RSCSri : AXI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
1303                   DPFrm, IIC_iALUi, "rscs\t$dst, $a, $b",
1304                   [(set GPR:$dst, (sube so_imm:$b, GPR:$a))]>,
1305                   Requires<[IsARM, CarryDefIsUnused]> {
1306     let Inst{20} = 1;
1307     let Inst{25} = 1;
1308 }
1309 def RSCSrs : AXI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
1310                   DPSoRegFrm, IIC_iALUsr, "rscs\t$dst, $a, $b",
1311                   [(set GPR:$dst, (sube so_reg:$b, GPR:$a))]>,
1312                   Requires<[IsARM, CarryDefIsUnused]> {
1313     let Inst{20} = 1;
1314     let Inst{25} = 0;
1315 }
1316 }
1317
1318 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
1319 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
1320              (SUBri  GPR:$src, so_imm_neg:$imm)>;
1321
1322 //def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
1323 //             (SUBSri GPR:$src, so_imm_neg:$imm)>;
1324 //def : ARMPat<(adde   GPR:$src, so_imm_neg:$imm),
1325 //             (SBCri  GPR:$src, so_imm_neg:$imm)>;
1326
1327 // Note: These are implemented in C++ code, because they have to generate
1328 // ADD/SUBrs instructions, which use a complex pattern that a xform function
1329 // cannot produce.
1330 // (mul X, 2^n+1) -> (add (X << n), X)
1331 // (mul X, 2^n-1) -> (rsb X, (X << n))
1332
1333 // Saturating adds/subtracts -- for disassembly only
1334
1335 class AQI<bits<8> op27_20, bits<4> op7_4, dag oops, dag iops, Format f,
1336           InstrItinClass itin, string opc, string asm, list<dag> pattern>
1337   : AI<oops, iops, f, itin, opc, asm, pattern> {
1338   let Inst{27-20} = op27_20;
1339   let Inst{7-4} = op7_4;
1340 }
1341
1342 def QADD : AQI<0b00010000, 0b0101, (outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm,
1343                IIC_iALUr, "qadd", "\t$dst, $a, $b",
1344                [/* For disassembly only; pattern left blank */]>;
1345
1346 def QADD16 : AQI<0b01100010, 0b0001,(outs GPR:$dst),(ins GPR:$a, GPR:$b), DPFrm,
1347                IIC_iALUr, "qadd16", "\t$dst, $a, $b",
1348                [/* For disassembly only; pattern left blank */]>;
1349
1350 def QADD8 : AQI<0b01100010, 0b1001, (outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm,
1351                IIC_iALUr, "qadd8", "\t$dst, $a, $b",
1352                [/* For disassembly only; pattern left blank */]>;
1353
1354 def QASX : AQI<0b01100010, 0b0011, (outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm,
1355                IIC_iALUr, "qasx", "\t$dst, $a, $b",
1356                [/* For disassembly only; pattern left blank */]>;
1357
1358 def QDADD : AQI<0b00010100, 0b0101,(outs GPR:$dst),(ins GPR:$a, GPR:$b), DPFrm,
1359                IIC_iALUr, "qdadd", "\t$dst, $a, $b",
1360                [/* For disassembly only; pattern left blank */]>;
1361
1362 def QDSUB : AQI<0b00010110, 0b0101,(outs GPR:$dst),(ins GPR:$a, GPR:$b), DPFrm,
1363                IIC_iALUr, "qdsub", "\t$dst, $a, $b",
1364                [/* For disassembly only; pattern left blank */]>;
1365
1366 def QSAX : AQI<0b01100010, 0b0101, (outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm,
1367                IIC_iALUr, "qsax", "\t$dst, $a, $b",
1368                [/* For disassembly only; pattern left blank */]>;
1369
1370 def QSUB : AQI<0b00010010, 0b0101, (outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm,
1371                IIC_iALUr, "qsub", "\t$dst, $a, $b",
1372                [/* For disassembly only; pattern left blank */]>;
1373
1374 def QSUB16 : AQI<0b01100010, 0b0111,(outs GPR:$dst),(ins GPR:$a, GPR:$b), DPFrm,
1375                IIC_iALUr, "qsub16", "\t$dst, $a, $b",
1376                [/* For disassembly only; pattern left blank */]>;
1377
1378 def QSUB8 : AQI<0b01100010, 0b1111,(outs GPR:$dst),(ins GPR:$a, GPR:$b), DPFrm,
1379                IIC_iALUr, "qsub8", "\t$dst, $a, $b",
1380                [/* For disassembly only; pattern left blank */]>;
1381
1382 def UQADD16 : AQI<0b01100110, 0b0001,(outs GPR:$dst),(ins GPR:$a, GPR:$b),DPFrm,
1383                IIC_iALUr, "uqadd16", "\t$dst, $a, $b",
1384                [/* For disassembly only; pattern left blank */]>;
1385
1386 def UQADD8 : AQI<0b01100110, 0b1001,(outs GPR:$dst),(ins GPR:$a, GPR:$b), DPFrm,
1387                IIC_iALUr, "uqadd8", "\t$dst, $a, $b",
1388                [/* For disassembly only; pattern left blank */]>;
1389
1390 def UQASX : AQI<0b01100110, 0b0011, (outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm,
1391                IIC_iALUr, "uqasx", "\t$dst, $a, $b",
1392                [/* For disassembly only; pattern left blank */]>;
1393
1394 def UQSAX : AQI<0b01100110, 0b0101, (outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm,
1395                IIC_iALUr, "uqsax", "\t$dst, $a, $b",
1396                [/* For disassembly only; pattern left blank */]>;
1397
1398 def UQSUB16 : AQI<0b01100110, 0b0111,(outs GPR:$dst),(ins GPR:$a, GPR:$b),DPFrm,
1399                IIC_iALUr, "uqsub16", "\t$dst, $a, $b",
1400                [/* For disassembly only; pattern left blank */]>;
1401
1402 def UQSUB8 : AQI<0b01100110, 0b1111,(outs GPR:$dst),(ins GPR:$a, GPR:$b), DPFrm,
1403                IIC_iALUr, "uqsub8", "\t$dst, $a, $b",
1404                [/* For disassembly only; pattern left blank */]>;
1405
1406 //===----------------------------------------------------------------------===//
1407 //  Bitwise Instructions.
1408 //
1409
1410 defm AND   : AsI1_bin_irs<0b0000, "and",
1411                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
1412 defm ORR   : AsI1_bin_irs<0b1100, "orr",
1413                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
1414 defm EOR   : AsI1_bin_irs<0b0001, "eor",
1415                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
1416 defm BIC   : AsI1_bin_irs<0b1110, "bic",
1417                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
1418
1419 def BFC    : I<(outs GPR:$dst), (ins GPR:$src, bf_inv_mask_imm:$imm),
1420                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
1421                "bfc", "\t$dst, $imm", "$src = $dst",
1422                [(set GPR:$dst, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
1423                Requires<[IsARM, HasV6T2]> {
1424   let Inst{27-21} = 0b0111110;
1425   let Inst{6-0}   = 0b0011111;
1426 }
1427
1428 def  MVNr  : AsI1<0b1111, (outs GPR:$dst), (ins GPR:$src), DPFrm, IIC_iMOVr,
1429                   "mvn", "\t$dst, $src",
1430                   [(set GPR:$dst, (not GPR:$src))]>, UnaryDP {
1431   let Inst{25} = 0;
1432   let Inst{11-4} = 0b00000000;
1433 }
1434 def  MVNs  : AsI1<0b1111, (outs GPR:$dst), (ins so_reg:$src), DPSoRegFrm,
1435                   IIC_iMOVsr, "mvn", "\t$dst, $src",
1436                   [(set GPR:$dst, (not so_reg:$src))]>, UnaryDP {
1437   let Inst{25} = 0;
1438 }
1439 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1440 def  MVNi  : AsI1<0b1111, (outs GPR:$dst), (ins so_imm:$imm), DPFrm,
1441                   IIC_iMOVi, "mvn", "\t$dst, $imm",
1442                   [(set GPR:$dst, so_imm_not:$imm)]>,UnaryDP {
1443     let Inst{25} = 1;
1444 }
1445
1446 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
1447              (BICri GPR:$src, so_imm_not:$imm)>;
1448
1449 //===----------------------------------------------------------------------===//
1450 //  Multiply Instructions.
1451 //
1452
1453 let isCommutable = 1 in
1454 def MUL   : AsMul1I<0b0000000, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1455                    IIC_iMUL32, "mul", "\t$dst, $a, $b",
1456                    [(set GPR:$dst, (mul GPR:$a, GPR:$b))]>;
1457
1458 def MLA   : AsMul1I<0b0000001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1459                     IIC_iMAC32, "mla", "\t$dst, $a, $b, $c",
1460                    [(set GPR:$dst, (add (mul GPR:$a, GPR:$b), GPR:$c))]>;
1461
1462 def MLS   : AMul1I<0b0000011, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1463                    IIC_iMAC32, "mls", "\t$dst, $a, $b, $c",
1464                    [(set GPR:$dst, (sub GPR:$c, (mul GPR:$a, GPR:$b)))]>,
1465                    Requires<[IsARM, HasV6T2]>;
1466
1467 // Extra precision multiplies with low / high results
1468 let neverHasSideEffects = 1 in {
1469 let isCommutable = 1 in {
1470 def SMULL : AsMul1I<0b0000110, (outs GPR:$ldst, GPR:$hdst),
1471                                (ins GPR:$a, GPR:$b), IIC_iMUL64,
1472                     "smull", "\t$ldst, $hdst, $a, $b", []>;
1473
1474 def UMULL : AsMul1I<0b0000100, (outs GPR:$ldst, GPR:$hdst),
1475                                (ins GPR:$a, GPR:$b), IIC_iMUL64,
1476                     "umull", "\t$ldst, $hdst, $a, $b", []>;
1477 }
1478
1479 // Multiply + accumulate
1480 def SMLAL : AsMul1I<0b0000111, (outs GPR:$ldst, GPR:$hdst),
1481                                (ins GPR:$a, GPR:$b), IIC_iMAC64,
1482                     "smlal", "\t$ldst, $hdst, $a, $b", []>;
1483
1484 def UMLAL : AsMul1I<0b0000101, (outs GPR:$ldst, GPR:$hdst),
1485                                (ins GPR:$a, GPR:$b), IIC_iMAC64,
1486                     "umlal", "\t$ldst, $hdst, $a, $b", []>;
1487
1488 def UMAAL : AMul1I <0b0000010, (outs GPR:$ldst, GPR:$hdst),
1489                                (ins GPR:$a, GPR:$b), IIC_iMAC64,
1490                     "umaal", "\t$ldst, $hdst, $a, $b", []>,
1491                     Requires<[IsARM, HasV6]>;
1492 } // neverHasSideEffects
1493
1494 // Most significant word multiply
1495 def SMMUL : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1496                IIC_iMUL32, "smmul", "\t$dst, $a, $b",
1497                [(set GPR:$dst, (mulhs GPR:$a, GPR:$b))]>,
1498             Requires<[IsARM, HasV6]> {
1499   let Inst{7-4}   = 0b0001;
1500   let Inst{15-12} = 0b1111;
1501 }
1502
1503 def SMMLA : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1504                IIC_iMAC32, "smmla", "\t$dst, $a, $b, $c",
1505                [(set GPR:$dst, (add (mulhs GPR:$a, GPR:$b), GPR:$c))]>,
1506             Requires<[IsARM, HasV6]> {
1507   let Inst{7-4}   = 0b0001;
1508 }
1509
1510
1511 def SMMLS : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1512                IIC_iMAC32, "smmls", "\t$dst, $a, $b, $c",
1513                [(set GPR:$dst, (sub GPR:$c, (mulhs GPR:$a, GPR:$b)))]>,
1514             Requires<[IsARM, HasV6]> {
1515   let Inst{7-4}   = 0b1101;
1516 }
1517
1518 multiclass AI_smul<string opc, PatFrag opnode> {
1519   def BB : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1520               IIC_iMUL32, !strconcat(opc, "bb"), "\t$dst, $a, $b",
1521               [(set GPR:$dst, (opnode (sext_inreg GPR:$a, i16),
1522                                       (sext_inreg GPR:$b, i16)))]>,
1523            Requires<[IsARM, HasV5TE]> {
1524              let Inst{5} = 0;
1525              let Inst{6} = 0;
1526            }
1527
1528   def BT : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1529               IIC_iMUL32, !strconcat(opc, "bt"), "\t$dst, $a, $b",
1530               [(set GPR:$dst, (opnode (sext_inreg GPR:$a, i16),
1531                                       (sra GPR:$b, (i32 16))))]>,
1532            Requires<[IsARM, HasV5TE]> {
1533              let Inst{5} = 0;
1534              let Inst{6} = 1;
1535            }
1536
1537   def TB : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1538               IIC_iMUL32, !strconcat(opc, "tb"), "\t$dst, $a, $b",
1539               [(set GPR:$dst, (opnode (sra GPR:$a, (i32 16)),
1540                                       (sext_inreg GPR:$b, i16)))]>,
1541            Requires<[IsARM, HasV5TE]> {
1542              let Inst{5} = 1;
1543              let Inst{6} = 0;
1544            }
1545
1546   def TT : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1547               IIC_iMUL32, !strconcat(opc, "tt"), "\t$dst, $a, $b",
1548               [(set GPR:$dst, (opnode (sra GPR:$a, (i32 16)),
1549                                       (sra GPR:$b, (i32 16))))]>,
1550             Requires<[IsARM, HasV5TE]> {
1551              let Inst{5} = 1;
1552              let Inst{6} = 1;
1553            }
1554
1555   def WB : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1556               IIC_iMUL16, !strconcat(opc, "wb"), "\t$dst, $a, $b",
1557               [(set GPR:$dst, (sra (opnode GPR:$a,
1558                                     (sext_inreg GPR:$b, i16)), (i32 16)))]>,
1559            Requires<[IsARM, HasV5TE]> {
1560              let Inst{5} = 1;
1561              let Inst{6} = 0;
1562            }
1563
1564   def WT : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1565               IIC_iMUL16, !strconcat(opc, "wt"), "\t$dst, $a, $b",
1566               [(set GPR:$dst, (sra (opnode GPR:$a,
1567                                     (sra GPR:$b, (i32 16))), (i32 16)))]>,
1568             Requires<[IsARM, HasV5TE]> {
1569              let Inst{5} = 1;
1570              let Inst{6} = 1;
1571            }
1572 }
1573
1574
1575 multiclass AI_smla<string opc, PatFrag opnode> {
1576   def BB : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1577               IIC_iMAC16, !strconcat(opc, "bb"), "\t$dst, $a, $b, $acc",
1578               [(set GPR:$dst, (add GPR:$acc,
1579                                (opnode (sext_inreg GPR:$a, i16),
1580                                        (sext_inreg GPR:$b, i16))))]>,
1581            Requires<[IsARM, HasV5TE]> {
1582              let Inst{5} = 0;
1583              let Inst{6} = 0;
1584            }
1585
1586   def BT : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1587               IIC_iMAC16, !strconcat(opc, "bt"), "\t$dst, $a, $b, $acc",
1588               [(set GPR:$dst, (add GPR:$acc, (opnode (sext_inreg GPR:$a, i16),
1589                                                      (sra GPR:$b, (i32 16)))))]>,
1590            Requires<[IsARM, HasV5TE]> {
1591              let Inst{5} = 0;
1592              let Inst{6} = 1;
1593            }
1594
1595   def TB : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1596               IIC_iMAC16, !strconcat(opc, "tb"), "\t$dst, $a, $b, $acc",
1597               [(set GPR:$dst, (add GPR:$acc, (opnode (sra GPR:$a, (i32 16)),
1598                                                  (sext_inreg GPR:$b, i16))))]>,
1599            Requires<[IsARM, HasV5TE]> {
1600              let Inst{5} = 1;
1601              let Inst{6} = 0;
1602            }
1603
1604   def TT : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1605               IIC_iMAC16, !strconcat(opc, "tt"), "\t$dst, $a, $b, $acc",
1606              [(set GPR:$dst, (add GPR:$acc, (opnode (sra GPR:$a, (i32 16)),
1607                                                     (sra GPR:$b, (i32 16)))))]>,
1608             Requires<[IsARM, HasV5TE]> {
1609              let Inst{5} = 1;
1610              let Inst{6} = 1;
1611            }
1612
1613   def WB : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1614               IIC_iMAC16, !strconcat(opc, "wb"), "\t$dst, $a, $b, $acc",
1615               [(set GPR:$dst, (add GPR:$acc, (sra (opnode GPR:$a,
1616                                        (sext_inreg GPR:$b, i16)), (i32 16))))]>,
1617            Requires<[IsARM, HasV5TE]> {
1618              let Inst{5} = 0;
1619              let Inst{6} = 0;
1620            }
1621
1622   def WT : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1623               IIC_iMAC16, !strconcat(opc, "wt"), "\t$dst, $a, $b, $acc",
1624               [(set GPR:$dst, (add GPR:$acc, (sra (opnode GPR:$a,
1625                                          (sra GPR:$b, (i32 16))), (i32 16))))]>,
1626             Requires<[IsARM, HasV5TE]> {
1627              let Inst{5} = 0;
1628              let Inst{6} = 1;
1629            }
1630 }
1631
1632 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
1633 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
1634
1635 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
1636 def SMLALBB : AMulxyI<0b0001010,(outs GPR:$ldst,GPR:$hdst),(ins GPR:$a,GPR:$b),
1637                       IIC_iMAC64, "smlalbb", "\t$ldst, $hdst, $a, $b",
1638                       [/* For disassembly only; pattern left blank */]>,
1639               Requires<[IsARM, HasV5TE]> {
1640   let Inst{5} = 0;
1641   let Inst{6} = 0;
1642 }
1643
1644 def SMLALBT : AMulxyI<0b0001010,(outs GPR:$ldst,GPR:$hdst),(ins GPR:$a,GPR:$b),
1645                       IIC_iMAC64, "smlalbt", "\t$ldst, $hdst, $a, $b",
1646                       [/* For disassembly only; pattern left blank */]>,
1647               Requires<[IsARM, HasV5TE]> {
1648   let Inst{5} = 0;
1649   let Inst{6} = 1;
1650 }
1651
1652 def SMLALTB : AMulxyI<0b0001010,(outs GPR:$ldst,GPR:$hdst),(ins GPR:$a,GPR:$b),
1653                       IIC_iMAC64, "smlaltb", "\t$ldst, $hdst, $a, $b",
1654                       [/* For disassembly only; pattern left blank */]>,
1655               Requires<[IsARM, HasV5TE]> {
1656   let Inst{5} = 1;
1657   let Inst{6} = 0;
1658 }
1659
1660 def SMLALTT : AMulxyI<0b0001010,(outs GPR:$ldst,GPR:$hdst),(ins GPR:$a,GPR:$b),
1661                       IIC_iMAC64, "smlaltt", "\t$ldst, $hdst, $a, $b",
1662                       [/* For disassembly only; pattern left blank */]>,
1663               Requires<[IsARM, HasV5TE]> {
1664   let Inst{5} = 1;
1665   let Inst{6} = 1;
1666 }
1667
1668 // TODO: Dual halfword multiple: SMUAD, SMUSD, SMLAD, SMLSD, SMLALD, SMLSLD
1669
1670 //===----------------------------------------------------------------------===//
1671 //  Misc. Arithmetic Instructions.
1672 //
1673
1674 def CLZ  : AMiscA1I<0b000010110, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
1675               "clz", "\t$dst, $src",
1676               [(set GPR:$dst, (ctlz GPR:$src))]>, Requires<[IsARM, HasV5T]> {
1677   let Inst{7-4}   = 0b0001;
1678   let Inst{11-8}  = 0b1111;
1679   let Inst{19-16} = 0b1111;
1680 }
1681
1682 def RBIT : AMiscA1I<0b01101111, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
1683               "rbit", "\t$dst, $src",
1684               [(set GPR:$dst, (ARMrbit GPR:$src))]>,
1685            Requires<[IsARM, HasV6T2]> {
1686   let Inst{7-4}   = 0b0011;
1687   let Inst{11-8}  = 0b1111;
1688   let Inst{19-16} = 0b1111;
1689 }
1690
1691 def REV  : AMiscA1I<0b01101011, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
1692               "rev", "\t$dst, $src",
1693               [(set GPR:$dst, (bswap GPR:$src))]>, Requires<[IsARM, HasV6]> {
1694   let Inst{7-4}   = 0b0011;
1695   let Inst{11-8}  = 0b1111;
1696   let Inst{19-16} = 0b1111;
1697 }
1698
1699 def REV16 : AMiscA1I<0b01101011, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
1700                "rev16", "\t$dst, $src",
1701                [(set GPR:$dst,
1702                    (or (and (srl GPR:$src, (i32 8)), 0xFF),
1703                        (or (and (shl GPR:$src, (i32 8)), 0xFF00),
1704                            (or (and (srl GPR:$src, (i32 8)), 0xFF0000),
1705                                (and (shl GPR:$src, (i32 8)), 0xFF000000)))))]>,
1706                Requires<[IsARM, HasV6]> {
1707   let Inst{7-4}   = 0b1011;
1708   let Inst{11-8}  = 0b1111;
1709   let Inst{19-16} = 0b1111;
1710 }
1711
1712 def REVSH : AMiscA1I<0b01101111, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
1713                "revsh", "\t$dst, $src",
1714                [(set GPR:$dst,
1715                   (sext_inreg
1716                     (or (srl (and GPR:$src, 0xFF00), (i32 8)),
1717                         (shl GPR:$src, (i32 8))), i16))]>,
1718                Requires<[IsARM, HasV6]> {
1719   let Inst{7-4}   = 0b1011;
1720   let Inst{11-8}  = 0b1111;
1721   let Inst{19-16} = 0b1111;
1722 }
1723
1724 def PKHBT : AMiscA1I<0b01101000, (outs GPR:$dst),
1725                                  (ins GPR:$src1, GPR:$src2, i32imm:$shamt),
1726                IIC_iALUsi, "pkhbt", "\t$dst, $src1, $src2, LSL $shamt",
1727                [(set GPR:$dst, (or (and GPR:$src1, 0xFFFF),
1728                                    (and (shl GPR:$src2, (i32 imm:$shamt)),
1729                                         0xFFFF0000)))]>,
1730                Requires<[IsARM, HasV6]> {
1731   let Inst{6-4} = 0b001;
1732 }
1733
1734 // Alternate cases for PKHBT where identities eliminate some nodes.
1735 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF), (and GPR:$src2, 0xFFFF0000)),
1736                (PKHBT GPR:$src1, GPR:$src2, 0)>;
1737 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF), (shl GPR:$src2, imm16_31:$shamt)),
1738                (PKHBT GPR:$src1, GPR:$src2, imm16_31:$shamt)>;
1739
1740
1741 def PKHTB : AMiscA1I<0b01101000, (outs GPR:$dst),
1742                                  (ins GPR:$src1, GPR:$src2, i32imm:$shamt),
1743                IIC_iALUsi, "pkhtb", "\t$dst, $src1, $src2, ASR $shamt",
1744                [(set GPR:$dst, (or (and GPR:$src1, 0xFFFF0000),
1745                                    (and (sra GPR:$src2, imm16_31:$shamt),
1746                                         0xFFFF)))]>, Requires<[IsARM, HasV6]> {
1747   let Inst{6-4} = 0b101;
1748 }
1749
1750 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
1751 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
1752 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, (i32 16))),
1753                (PKHTB GPR:$src1, GPR:$src2, 16)>;
1754 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
1755                    (and (srl GPR:$src2, imm1_15:$shamt), 0xFFFF)),
1756                (PKHTB GPR:$src1, GPR:$src2, imm1_15:$shamt)>;
1757
1758 //===----------------------------------------------------------------------===//
1759 //  Comparison Instructions...
1760 //
1761
1762 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
1763                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
1764 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
1765 //       Compare-to-zero still works out, just not the relationals
1766 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
1767 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
1768
1769 // Note that TST/TEQ don't set all the same flags that CMP does!
1770 defm TST  : AI1_cmp_irs<0b1000, "tst",
1771                         BinOpFrag<(ARMcmpZ (and node:$LHS, node:$RHS), 0)>, 1>;
1772 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
1773                         BinOpFrag<(ARMcmpZ (xor node:$LHS, node:$RHS), 0)>, 1>;
1774
1775 defm CMPz  : AI1_cmp_irs<0b1010, "cmp",
1776                          BinOpFrag<(ARMcmpZ node:$LHS, node:$RHS)>>;
1777 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
1778                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
1779
1780 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
1781 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
1782
1783 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
1784              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
1785
1786
1787 // Conditional moves
1788 // FIXME: should be able to write a pattern for ARMcmov, but can't use
1789 // a two-value operand where a dag node expects two operands. :(
1790 def MOVCCr : AI1<0b1101, (outs GPR:$dst), (ins GPR:$false, GPR:$true), DPFrm,
1791                 IIC_iCMOVr, "mov", "\t$dst, $true",
1792       [/*(set GPR:$dst, (ARMcmov GPR:$false, GPR:$true, imm:$cc, CCR:$ccr))*/]>,
1793                 RegConstraint<"$false = $dst">, UnaryDP {
1794   let Inst{11-4} = 0b00000000;
1795   let Inst{25} = 0;
1796 }
1797
1798 def MOVCCs : AI1<0b1101, (outs GPR:$dst),
1799                         (ins GPR:$false, so_reg:$true), DPSoRegFrm, IIC_iCMOVsr,
1800                 "mov", "\t$dst, $true",
1801    [/*(set GPR:$dst, (ARMcmov GPR:$false, so_reg:$true, imm:$cc, CCR:$ccr))*/]>,
1802                 RegConstraint<"$false = $dst">, UnaryDP {
1803   let Inst{25} = 0;
1804 }
1805
1806 def MOVCCi : AI1<0b1101, (outs GPR:$dst),
1807                         (ins GPR:$false, so_imm:$true), DPFrm, IIC_iCMOVi,
1808                 "mov", "\t$dst, $true",
1809    [/*(set GPR:$dst, (ARMcmov GPR:$false, so_imm:$true, imm:$cc, CCR:$ccr))*/]>,
1810                 RegConstraint<"$false = $dst">, UnaryDP {
1811   let Inst{25} = 1;
1812 }
1813
1814 //===----------------------------------------------------------------------===//
1815 // Atomic operations intrinsics
1816 //
1817
1818 // memory barriers protect the atomic sequences
1819 let hasSideEffects = 1 in {
1820 def Int_MemBarrierV7 : AInoP<(outs), (ins),
1821                         Pseudo, NoItinerary,
1822                         "dmb", "",
1823                         [(ARMMemBarrierV7)]>,
1824                         Requires<[IsARM, HasV7]> {
1825   let Inst{31-4} = 0xf57ff05;
1826   // FIXME: add support for options other than a full system DMB
1827   let Inst{3-0} = 0b1111;
1828 }
1829
1830 def Int_SyncBarrierV7 : AInoP<(outs), (ins),
1831                         Pseudo, NoItinerary,
1832                         "dsb", "",
1833                         [(ARMSyncBarrierV7)]>,
1834                         Requires<[IsARM, HasV7]> {
1835   let Inst{31-4} = 0xf57ff04;
1836   // FIXME: add support for options other than a full system DSB
1837   let Inst{3-0} = 0b1111;
1838 }
1839
1840 def Int_MemBarrierV6 : AInoP<(outs), (ins GPR:$zero),
1841                        Pseudo, NoItinerary,
1842                        "mcr", "\tp15, 0, $zero, c7, c10, 5",
1843                        [(ARMMemBarrierV6 GPR:$zero)]>,
1844                        Requires<[IsARM, HasV6]> {
1845   // FIXME: add support for options other than a full system DMB
1846   // FIXME: add encoding
1847 }
1848
1849 def Int_SyncBarrierV6 : AInoP<(outs), (ins GPR:$zero),
1850                         Pseudo, NoItinerary,
1851                         "mcr", "\tp15, 0, $zero, c7, c10, 4",
1852                         [(ARMSyncBarrierV6 GPR:$zero)]>,
1853                         Requires<[IsARM, HasV6]> {
1854   // FIXME: add support for options other than a full system DSB
1855   // FIXME: add encoding
1856 }
1857 }
1858
1859 let usesCustomInserter = 1 in {
1860   let Uses = [CPSR] in {
1861     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
1862       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1863       "${:comment} ATOMIC_LOAD_ADD_I8 PSEUDO!",
1864       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
1865     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
1866       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1867       "${:comment} ATOMIC_LOAD_SUB_I8 PSEUDO!",
1868       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
1869     def ATOMIC_LOAD_AND_I8 : PseudoInst<
1870       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1871       "${:comment} ATOMIC_LOAD_AND_I8 PSEUDO!",
1872       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
1873     def ATOMIC_LOAD_OR_I8 : PseudoInst<
1874       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1875       "${:comment} ATOMIC_LOAD_OR_I8 PSEUDO!",
1876       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
1877     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
1878       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1879       "${:comment} ATOMIC_LOAD_XOR_I8 PSEUDO!",
1880       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
1881     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
1882       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1883       "${:comment} ATOMIC_LOAD_NAND_I8 PSEUDO!",
1884       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
1885     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
1886       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1887       "${:comment} ATOMIC_LOAD_ADD_I16 PSEUDO!",
1888       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
1889     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
1890       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1891       "${:comment} ATOMIC_LOAD_SUB_I16 PSEUDO!",
1892       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
1893     def ATOMIC_LOAD_AND_I16 : PseudoInst<
1894       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1895       "${:comment} ATOMIC_LOAD_AND_I16 PSEUDO!",
1896       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
1897     def ATOMIC_LOAD_OR_I16 : PseudoInst<
1898       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1899       "${:comment} ATOMIC_LOAD_OR_I16 PSEUDO!",
1900       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
1901     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
1902       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1903       "${:comment} ATOMIC_LOAD_XOR_I16 PSEUDO!",
1904       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
1905     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
1906       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1907       "${:comment} ATOMIC_LOAD_NAND_I16 PSEUDO!",
1908       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
1909     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
1910       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1911       "${:comment} ATOMIC_LOAD_ADD_I32 PSEUDO!",
1912       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
1913     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
1914       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1915       "${:comment} ATOMIC_LOAD_SUB_I32 PSEUDO!",
1916       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
1917     def ATOMIC_LOAD_AND_I32 : PseudoInst<
1918       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1919       "${:comment} ATOMIC_LOAD_AND_I32 PSEUDO!",
1920       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
1921     def ATOMIC_LOAD_OR_I32 : PseudoInst<
1922       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1923       "${:comment} ATOMIC_LOAD_OR_I32 PSEUDO!",
1924       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
1925     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
1926       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1927       "${:comment} ATOMIC_LOAD_XOR_I32 PSEUDO!",
1928       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
1929     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
1930       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
1931       "${:comment} ATOMIC_LOAD_NAND_I32 PSEUDO!",
1932       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
1933
1934     def ATOMIC_SWAP_I8 : PseudoInst<
1935       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
1936       "${:comment} ATOMIC_SWAP_I8 PSEUDO!",
1937       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
1938     def ATOMIC_SWAP_I16 : PseudoInst<
1939       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
1940       "${:comment} ATOMIC_SWAP_I16 PSEUDO!",
1941       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
1942     def ATOMIC_SWAP_I32 : PseudoInst<
1943       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
1944       "${:comment} ATOMIC_SWAP_I32 PSEUDO!",
1945       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
1946
1947     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
1948       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
1949       "${:comment} ATOMIC_CMP_SWAP_I8 PSEUDO!",
1950       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
1951     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
1952       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
1953       "${:comment} ATOMIC_CMP_SWAP_I16 PSEUDO!",
1954       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
1955     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
1956       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
1957       "${:comment} ATOMIC_CMP_SWAP_I32 PSEUDO!",
1958       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
1959 }
1960 }
1961
1962 let mayLoad = 1 in {
1963 def LDREXB : AIldrex<0b10, (outs GPR:$dest), (ins GPR:$ptr), NoItinerary,
1964                     "ldrexb", "\t$dest, [$ptr]",
1965                     []>;
1966 def LDREXH : AIldrex<0b11, (outs GPR:$dest), (ins GPR:$ptr), NoItinerary,
1967                     "ldrexh", "\t$dest, [$ptr]",
1968                     []>;
1969 def LDREX  : AIldrex<0b00, (outs GPR:$dest), (ins GPR:$ptr), NoItinerary,
1970                     "ldrex", "\t$dest, [$ptr]",
1971                     []>;
1972 def LDREXD : AIldrex<0b01, (outs GPR:$dest, GPR:$dest2), (ins GPR:$ptr),
1973                     NoItinerary,
1974                     "ldrexd", "\t$dest, $dest2, [$ptr]",
1975                     []>;
1976 }
1977
1978 let mayStore = 1, Constraints = "@earlyclobber $success" in {
1979 def STREXB : AIstrex<0b10, (outs GPR:$success), (ins GPR:$src, GPR:$ptr),
1980                     NoItinerary,
1981                     "strexb", "\t$success, $src, [$ptr]",
1982                     []>;
1983 def STREXH : AIstrex<0b11, (outs GPR:$success), (ins GPR:$src, GPR:$ptr),
1984                     NoItinerary,
1985                     "strexh", "\t$success, $src, [$ptr]",
1986                     []>;
1987 def STREX  : AIstrex<0b00, (outs GPR:$success), (ins GPR:$src, GPR:$ptr),
1988                     NoItinerary,
1989                     "strex", "\t$success, $src, [$ptr]",
1990                     []>;
1991 def STREXD : AIstrex<0b01, (outs GPR:$success),
1992                     (ins GPR:$src, GPR:$src2, GPR:$ptr),
1993                     NoItinerary,
1994                     "strexd", "\t$success, $src, $src2, [$ptr]",
1995                     []>;
1996 }
1997
1998 // SWP/SWPB are deprecated in V6/V7 and for disassembly only.
1999 let mayLoad = 1 in {
2000 def SWP : AI<(outs GPR:$dst), (ins GPR:$src, GPR:$ptr), LdStExFrm, NoItinerary,
2001              "swp", "\t$dst, $src, [$ptr]",
2002              [/* For disassembly only; pattern left blank */]> {
2003   let Inst{27-23} = 0b00010;
2004   let Inst{22} = 0; // B = 0
2005   let Inst{21-20} = 0b00;
2006   let Inst{7-4} = 0b1001;
2007 }
2008
2009 def SWPB : AI<(outs GPR:$dst), (ins GPR:$src, GPR:$ptr), LdStExFrm, NoItinerary,
2010              "swpb", "\t$dst, $src, [$ptr]",
2011              [/* For disassembly only; pattern left blank */]> {
2012   let Inst{27-23} = 0b00010;
2013   let Inst{22} = 1; // B = 1
2014   let Inst{21-20} = 0b00;
2015   let Inst{7-4} = 0b1001;
2016 }
2017 }
2018
2019 //===----------------------------------------------------------------------===//
2020 // TLS Instructions
2021 //
2022
2023 // __aeabi_read_tp preserves the registers r1-r3.
2024 let isCall = 1,
2025   Defs = [R0, R12, LR, CPSR] in {
2026   def TPsoft : ABXI<0b1011, (outs), (ins), IIC_Br,
2027                "bl\t__aeabi_read_tp",
2028                [(set R0, ARMthread_pointer)]>;
2029 }
2030
2031 //===----------------------------------------------------------------------===//
2032 // SJLJ Exception handling intrinsics
2033 //   eh_sjlj_setjmp() is an instruction sequence to store the return
2034 //   address and save #0 in R0 for the non-longjmp case.
2035 //   Since by its nature we may be coming from some other function to get
2036 //   here, and we're using the stack frame for the containing function to
2037 //   save/restore registers, we can't keep anything live in regs across
2038 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
2039 //   when we get here from a longjmp(). We force everthing out of registers
2040 //   except for our own input by listing the relevant registers in Defs. By
2041 //   doing so, we also cause the prologue/epilogue code to actively preserve
2042 //   all of the callee-saved resgisters, which is exactly what we want.
2043 //   A constant value is passed in $val, and we use the location as a scratch.
2044 let Defs =
2045   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR,  D0,
2046     D1,  D2,  D3,  D4,  D5,  D6,  D7,  D8,  D9,  D10, D11, D12, D13, D14, D15,
2047     D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26, D27, D28, D29, D30,
2048     D31 ] in {
2049   def Int_eh_sjlj_setjmp : XI<(outs), (ins GPR:$src, GPR:$val),
2050                                AddrModeNone, SizeSpecial, IndexModeNone,
2051                                Pseudo, NoItinerary,
2052                                "str\tsp, [$src, #+8] @ eh_setjmp begin\n\t"
2053                                "add\t$val, pc, #8\n\t"
2054                                "str\t$val, [$src, #+4]\n\t"
2055                                "mov\tr0, #0\n\t"
2056                                "add\tpc, pc, #0\n\t"
2057                                "mov\tr0, #1 @ eh_setjmp end", "",
2058                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>;
2059 }
2060
2061 //===----------------------------------------------------------------------===//
2062 // Non-Instruction Patterns
2063 //
2064
2065 // Large immediate handling.
2066
2067 // Two piece so_imms.
2068 let isReMaterializable = 1 in
2069 def MOVi2pieces : AI1x2<(outs GPR:$dst), (ins so_imm2part:$src),
2070                          Pseudo, IIC_iMOVi,
2071                          "mov", "\t$dst, $src",
2072                          [(set GPR:$dst, so_imm2part:$src)]>,
2073                   Requires<[IsARM, NoV6T2]>;
2074
2075 def : ARMPat<(or GPR:$LHS, so_imm2part:$RHS),
2076              (ORRri (ORRri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
2077                     (so_imm2part_2 imm:$RHS))>;
2078 def : ARMPat<(xor GPR:$LHS, so_imm2part:$RHS),
2079              (EORri (EORri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
2080                     (so_imm2part_2 imm:$RHS))>;
2081 def : ARMPat<(add GPR:$LHS, so_imm2part:$RHS),
2082              (ADDri (ADDri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
2083                     (so_imm2part_2 imm:$RHS))>;
2084 def : ARMPat<(add GPR:$LHS, so_neg_imm2part:$RHS),
2085              (SUBri (SUBri GPR:$LHS, (so_neg_imm2part_1 imm:$RHS)),
2086                     (so_neg_imm2part_2 imm:$RHS))>;
2087
2088 // 32-bit immediate using movw + movt.
2089 // This is a single pseudo instruction, the benefit is that it can be remat'd
2090 // as a single unit instead of having to handle reg inputs.
2091 // FIXME: Remove this when we can do generalized remat.
2092 let isReMaterializable = 1 in
2093 def MOVi32imm : AI1x2<(outs GPR:$dst), (ins i32imm:$src), Pseudo, IIC_iMOVi,
2094                     "movw", "\t$dst, ${src:lo16}\n\tmovt${p}\t$dst, ${src:hi16}",
2095                      [(set GPR:$dst, (i32 imm:$src))]>,
2096                Requires<[IsARM, HasV6T2]>;
2097
2098 // ConstantPool, GlobalAddress, and JumpTable
2099 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
2100             Requires<[IsARM, DontUseMovt]>;
2101 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
2102 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
2103             Requires<[IsARM, UseMovt]>;
2104 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
2105              (LEApcrelJT tjumptable:$dst, imm:$id)>;
2106
2107 // TODO: add,sub,and, 3-instr forms?
2108
2109
2110 // Direct calls
2111 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
2112       Requires<[IsARM, IsNotDarwin]>;
2113 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
2114       Requires<[IsARM, IsDarwin]>;
2115
2116 // zextload i1 -> zextload i8
2117 def : ARMPat<(zextloadi1 addrmode2:$addr),  (LDRB addrmode2:$addr)>;
2118
2119 // extload -> zextload
2120 def : ARMPat<(extloadi1  addrmode2:$addr),  (LDRB addrmode2:$addr)>;
2121 def : ARMPat<(extloadi8  addrmode2:$addr),  (LDRB addrmode2:$addr)>;
2122 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
2123
2124 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
2125 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
2126
2127 // smul* and smla*
2128 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
2129                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
2130                  (SMULBB GPR:$a, GPR:$b)>;
2131 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
2132                  (SMULBB GPR:$a, GPR:$b)>;
2133 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
2134                       (sra GPR:$b, (i32 16))),
2135                  (SMULBT GPR:$a, GPR:$b)>;
2136 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
2137                  (SMULBT GPR:$a, GPR:$b)>;
2138 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
2139                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
2140                  (SMULTB GPR:$a, GPR:$b)>;
2141 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
2142                 (SMULTB GPR:$a, GPR:$b)>;
2143 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
2144                       (i32 16)),
2145                  (SMULWB GPR:$a, GPR:$b)>;
2146 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
2147                  (SMULWB GPR:$a, GPR:$b)>;
2148
2149 def : ARMV5TEPat<(add GPR:$acc,
2150                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
2151                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
2152                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
2153 def : ARMV5TEPat<(add GPR:$acc,
2154                       (mul sext_16_node:$a, sext_16_node:$b)),
2155                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
2156 def : ARMV5TEPat<(add GPR:$acc,
2157                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
2158                            (sra GPR:$b, (i32 16)))),
2159                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
2160 def : ARMV5TEPat<(add GPR:$acc,
2161                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
2162                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
2163 def : ARMV5TEPat<(add GPR:$acc,
2164                       (mul (sra GPR:$a, (i32 16)),
2165                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
2166                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
2167 def : ARMV5TEPat<(add GPR:$acc,
2168                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
2169                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
2170 def : ARMV5TEPat<(add GPR:$acc,
2171                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
2172                            (i32 16))),
2173                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
2174 def : ARMV5TEPat<(add GPR:$acc,
2175                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
2176                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
2177
2178 //===----------------------------------------------------------------------===//
2179 // Thumb Support
2180 //
2181
2182 include "ARMInstrThumb.td"
2183
2184 //===----------------------------------------------------------------------===//
2185 // Thumb2 Support
2186 //
2187
2188 include "ARMInstrThumb2.td"
2189
2190 //===----------------------------------------------------------------------===//
2191 // Floating Point Support
2192 //
2193
2194 include "ARMInstrVFP.td"
2195
2196 //===----------------------------------------------------------------------===//
2197 // Advanced SIMD (NEON) Support
2198 //
2199
2200 include "ARMInstrNEON.td"
2201
2202 //===----------------------------------------------------------------------===//
2203 // Coprocessor Instructions.  For disassembly only.
2204 //
2205
2206 def CDP : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
2207             nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
2208             NoItinerary, "cdp", "\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
2209               [/* For disassembly only; pattern left blank */]> {
2210   let Inst{4} = 0;
2211 }
2212
2213 def CDP2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
2214                nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
2215                NoItinerary, "cdp2\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
2216                [/* For disassembly only; pattern left blank */]> {
2217   let Inst{31-28} = 0b1111;
2218   let Inst{4} = 0;
2219 }
2220
2221 def MCR : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
2222               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
2223               NoItinerary, "mcr", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
2224               [/* For disassembly only; pattern left blank */]> {
2225   let Inst{20} = 0;
2226   let Inst{4} = 1;
2227 }
2228
2229 def MCR2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
2230                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
2231                 NoItinerary, "mcr2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
2232                 [/* For disassembly only; pattern left blank */]> {
2233   let Inst{31-28} = 0b1111;
2234   let Inst{20} = 0;
2235   let Inst{4} = 1;
2236 }
2237
2238 def MRC : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
2239               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
2240               NoItinerary, "mrc", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
2241               [/* For disassembly only; pattern left blank */]> {
2242   let Inst{20} = 1;
2243   let Inst{4} = 1;
2244 }
2245
2246 def MRC2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
2247                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
2248                 NoItinerary, "mrc2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
2249                 [/* For disassembly only; pattern left blank */]> {
2250   let Inst{31-28} = 0b1111;
2251   let Inst{20} = 1;
2252   let Inst{4} = 1;
2253 }
2254
2255 def MCRR : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
2256                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
2257                NoItinerary, "mcrr", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
2258                [/* For disassembly only; pattern left blank */]> {
2259   let Inst{23-20} = 0b0100;
2260 }
2261
2262 def MCRR2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
2263                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
2264                  NoItinerary, "mcrr2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
2265                  [/* For disassembly only; pattern left blank */]> {
2266   let Inst{31-28} = 0b1111;
2267   let Inst{23-20} = 0b0100;
2268 }
2269
2270 def MRRC : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
2271                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
2272                NoItinerary, "mrrc", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
2273                [/* For disassembly only; pattern left blank */]> {
2274   let Inst{23-20} = 0b0101;
2275 }
2276
2277 def MRRC2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
2278                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
2279                  NoItinerary, "mrrc2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
2280                  [/* For disassembly only; pattern left blank */]> {
2281   let Inst{31-28} = 0b1111;
2282   let Inst{23-20} = 0b0101;
2283 }
2284
2285 //===----------------------------------------------------------------------===//
2286 // Move between special register and ARM core register -- for disassembly only
2287 //
2288
2289 def MRS : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary, "mrs", "\t$dst, cpsr",
2290               [/* For disassembly only; pattern left blank */]> {
2291   let Inst{23-20} = 0b0000;
2292   let Inst{7-4} = 0b0000;
2293 }
2294
2295 def MRSsys : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary,"mrs","\t$dst, spsr",
2296               [/* For disassembly only; pattern left blank */]> {
2297   let Inst{23-20} = 0b0100;
2298   let Inst{7-4} = 0b0000;
2299 }
2300
2301 // FIXME: mask is ignored for the time being.
2302 def MSR : ABI<0b0001,(outs),(ins GPR:$src), NoItinerary, "mrs", "\tcpsr, $src",
2303               [/* For disassembly only; pattern left blank */]> {
2304   let Inst{23-20} = 0b0010;
2305   let Inst{7-4} = 0b0000;
2306 }
2307
2308 // FIXME: mask is ignored for the time being.
2309 def MSRsys : ABI<0b0001,(outs),(ins GPR:$src),NoItinerary,"mrs","\tspsr, $src",
2310               [/* For disassembly only; pattern left blank */]> {
2311   let Inst{23-20} = 0b0110;
2312   let Inst{7-4} = 0b0000;
2313 }