lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 0, []>;
  64 def SDT_ARMSYNCBARRIER    : SDTypeProfile<0, 0, []>;
  65 def SDT_ARMMEMBARRIERMCR  : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  66 def SDT_ARMSYNCBARRIERMCR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  67
  68 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  69
  70 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  71                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  72
  73 // Node definitions.
  74 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  75 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  76
  77 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  78                               [SDNPHasChain, SDNPOutFlag]>;
  79 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  80                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  81
  82 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  83                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  84                                SDNPVariadic]>;
  85 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  86                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  87                                SDNPVariadic]>;
  88 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  89                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  90                                SDNPVariadic]>;
  91
  92 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  93                               [SDNPHasChain, SDNPOptInFlag]>;
  94
  95 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  96                               [SDNPInFlag]>;
  97 def ARMcneg          : SDNode<"ARMISD::CNEG", SDT_ARMCMov,
  98                               [SDNPInFlag]>;
  99
 100 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 101                               [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
 102
 103 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 104                               [SDNPHasChain]>;
 105 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 106                               [SDNPHasChain]>;
 107
 108 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 109                               [SDNPHasChain]>;
 110
 111 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 112                               [SDNPOutFlag]>;
 113
 114 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 115                               [SDNPOutFlag, SDNPCommutative]>;
 116
 117 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 118
 119 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
 120 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
 121 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInFlag ]>;
 122
 123 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 124 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 125                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 126 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 127                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 128 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 129                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 130
 131
 132 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 133                                [SDNPHasChain]>;
 134 def ARMSyncBarrier    : SDNode<"ARMISD::SYNCBARRIER", SDT_ARMMEMBARRIER,
 135                                [SDNPHasChain]>;
 136 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIERMCR,
 137                                [SDNPHasChain]>;
 138 def ARMSyncBarrierMCR : SDNode<"ARMISD::SYNCBARRIER", SDT_ARMMEMBARRIERMCR,
 139                                [SDNPHasChain]>;
 140
 141 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 142
 143 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 144                         [SDNPHasChain,  SDNPOptInFlag, SDNPVariadic]>;
 145
 146
 147 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 148
 149 //===----------------------------------------------------------------------===//
 150 // ARM Instruction Predicate Definitions.
 151 //
 152 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">;
 153 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 154 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 155 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">;
 156 def HasV6            : Predicate<"Subtarget->hasV6Ops()">;
 157 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">;
 158 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 159 def HasV7            : Predicate<"Subtarget->hasV7Ops()">;
 160 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 161 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">;
 162 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">;
 163 def HasNEON          : Predicate<"Subtarget->hasNEON()">;
 164 def HasDivide        : Predicate<"Subtarget->hasDivide()">;
 165 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">;
 166 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">;
 167 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 168 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 169 def IsThumb          : Predicate<"Subtarget->isThumb()">;
 170 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 171 def IsThumb2         : Predicate<"Subtarget->isThumb2()">;
 172 def IsARM            : Predicate<"!Subtarget->isThumb()">;
 173 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 174 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 175
 176 // FIXME: Eventually this will be just "hasV6T2Ops".
 177 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 178 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 179 def UseVMLx          : Predicate<"Subtarget->useVMLx()">;
 180
 181 //===----------------------------------------------------------------------===//
 182 // ARM Flag Definitions.
 183
 184 class RegConstraint<string C> {
 185   string Constraints = C;
 186 }
 187
 188 //===----------------------------------------------------------------------===//
 189 //  ARM specific transformation functions and pattern fragments.
 190 //
 191
 192 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 193 // so_imm_neg def below.
 194 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 195   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 196 }]>;
 197
 198 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 199 // so_imm_not def below.
 200 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 201   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 202 }]>;
 203
 204 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 205 def imm1_15 : PatLeaf<(i32 imm), [{
 206   return (int32_t)N->getZExtValue() >= 1 && (int32_t)N->getZExtValue() < 16;
 207 }]>;
 208
 209 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 210 def imm16_31 : PatLeaf<(i32 imm), [{
 211   return (int32_t)N->getZExtValue() >= 16 && (int32_t)N->getZExtValue() < 32;
 212 }]>;
 213
 214 def so_imm_neg :
 215   PatLeaf<(imm), [{
 216     return ARM_AM::getSOImmVal(-(int)N->getZExtValue()) != -1;
 217   }], so_imm_neg_XFORM>;
 218
 219 def so_imm_not :
 220   PatLeaf<(imm), [{
 221     return ARM_AM::getSOImmVal(~(int)N->getZExtValue()) != -1;
 222   }], so_imm_not_XFORM>;
 223
 224 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 225 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 226   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 227 }]>;
 228
 229 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 230 /// e.g., 0xf000ffff
 231 def bf_inv_mask_imm : Operand<i32>,
 232                       PatLeaf<(imm), [{
 233   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 234 }] > {
 235   string EncoderMethod = "getBitfieldInvertedMaskOpValue";
 236   let PrintMethod = "printBitfieldInvMaskImmOperand";
 237 }
 238
 239 /// Split a 32-bit immediate into two 16 bit parts.
 240 def hi16 : SDNodeXForm<imm, [{
 241   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 242 }]>;
 243
 244 def lo16AllZero : PatLeaf<(i32 imm), [{
 245   // Returns true if all low 16-bits are 0.
 246   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 247 }], hi16>;
 248
 249 /// imm0_65535 predicate - True if the 32-bit immediate is in the range
 250 /// [0.65535].
 251 def imm0_65535 : PatLeaf<(i32 imm), [{
 252   return (uint32_t)N->getZExtValue() < 65536;
 253 }]>;
 254
 255 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 256 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 257
 258 /// adde and sube predicates - True based on whether the carry flag output
 259 /// will be needed or not.
 260 def adde_dead_carry :
 261   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 262   [{return !N->hasAnyUseOfValue(1);}]>;
 263 def sube_dead_carry :
 264   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 265   [{return !N->hasAnyUseOfValue(1);}]>;
 266 def adde_live_carry :
 267   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 268   [{return N->hasAnyUseOfValue(1);}]>;
 269 def sube_live_carry :
 270   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 271   [{return N->hasAnyUseOfValue(1);}]>;
 272
 273 //===----------------------------------------------------------------------===//
 274 // Operand Definitions.
 275 //
 276
 277 // Branch target.
 278 def brtarget : Operand<OtherVT>;
 279
 280 // A list of registers separated by comma. Used by load/store multiple.
 281 def reglist : Operand<i32> {
 282   let PrintMethod = "printRegisterList";
 283 }
 284
 285 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 286 def cpinst_operand : Operand<i32> {
 287   let PrintMethod = "printCPInstOperand";
 288 }
 289
 290 def jtblock_operand : Operand<i32> {
 291   let PrintMethod = "printJTBlockOperand";
 292 }
 293 def jt2block_operand : Operand<i32> {
 294   let PrintMethod = "printJT2BlockOperand";
 295 }
 296
 297 // Local PC labels.
 298 def pclabel : Operand<i32> {
 299   let PrintMethod = "printPCLabel";
 300 }
 301
 302 def neon_vcvt_imm32 : Operand<i32> {
 303   string EncoderMethod = "getNEONVcvtImm32";
 304 }
 305
 306 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 307 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 308   int32_t v = (int32_t)N->getZExtValue();
 309   return v == 8 || v == 16 || v == 24; }]> {
 310   string EncoderMethod = "getRotImmOpValue";
 311 }
 312
 313 // shift_imm: An integer that encodes a shift amount and the type of shift
 314 // (currently either asr or lsl) using the same encoding used for the
 315 // immediates in so_reg operands.
 316 def shift_imm : Operand<i32> {
 317   let PrintMethod = "printShiftImmOperand";
 318 }
 319
 320 // shifter_operand operands: so_reg and so_imm.
 321 def so_reg : Operand<i32>,    // reg reg imm
 322              ComplexPattern<i32, 3, "SelectShifterOperandReg",
 323                             [shl,srl,sra,rotr]> {
 324   string EncoderMethod = "getSORegOpValue";
 325   let PrintMethod = "printSORegOperand";
 326   let MIOperandInfo = (ops GPR, GPR, i32imm);
 327 }
 328 def shift_so_reg : Operand<i32>,    // reg reg imm
 329                    ComplexPattern<i32, 3, "SelectShiftShifterOperandReg",
 330                                   [shl,srl,sra,rotr]> {
 331   string EncoderMethod = "getSORegOpValue";
 332   let PrintMethod = "printSORegOperand";
 333   let MIOperandInfo = (ops GPR, GPR, i32imm);
 334 }
 335
 336 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 337 // 8-bit immediate rotated by an arbitrary number of bits.  so_imm values are
 338 // represented in the imm field in the same 12-bit form that they are encoded
 339 // into so_imm instructions: the 8-bit immediate is the least significant bits
 340 // [bits 0-7], the 4-bit shift amount is the next 4 bits [bits 8-11].
 341 def so_imm : Operand<i32>, PatLeaf<(imm), [{ return Pred_so_imm(N); }]> {
 342   string EncoderMethod = "getSOImmOpValue";
 343   let PrintMethod = "printSOImmOperand";
 344 }
 345
 346 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 347 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 348 // get the first/second pieces.
 349 def so_imm2part : Operand<i32>,
 350                   PatLeaf<(imm), [{
 351       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 352     }]> {
 353   let PrintMethod = "printSOImm2PartOperand";
 354 }
 355
 356 def so_imm2part_1 : SDNodeXForm<imm, [{
 357   unsigned V = ARM_AM::getSOImmTwoPartFirst((unsigned)N->getZExtValue());
 358   return CurDAG->getTargetConstant(V, MVT::i32);
 359 }]>;
 360
 361 def so_imm2part_2 : SDNodeXForm<imm, [{
 362   unsigned V = ARM_AM::getSOImmTwoPartSecond((unsigned)N->getZExtValue());
 363   return CurDAG->getTargetConstant(V, MVT::i32);
 364 }]>;
 365
 366 def so_neg_imm2part : Operand<i32>, PatLeaf<(imm), [{
 367       return ARM_AM::isSOImmTwoPartVal(-(int)N->getZExtValue());
 368     }]> {
 369   let PrintMethod = "printSOImm2PartOperand";
 370 }
 371
 372 def so_neg_imm2part_1 : SDNodeXForm<imm, [{
 373   unsigned V = ARM_AM::getSOImmTwoPartFirst(-(int)N->getZExtValue());
 374   return CurDAG->getTargetConstant(V, MVT::i32);
 375 }]>;
 376
 377 def so_neg_imm2part_2 : SDNodeXForm<imm, [{
 378   unsigned V = ARM_AM::getSOImmTwoPartSecond(-(int)N->getZExtValue());
 379   return CurDAG->getTargetConstant(V, MVT::i32);
 380 }]>;
 381
 382 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 383 def imm0_31 : Operand<i32>, PatLeaf<(imm), [{
 384   return (int32_t)N->getZExtValue() < 32;
 385 }]>;
 386
 387 /// imm0_31_m1 - Matches and prints like imm0_31, but encodes as 'value - 1'.
 388 def imm0_31_m1 : Operand<i32>, PatLeaf<(imm), [{
 389   return (int32_t)N->getZExtValue() < 32;
 390 }]> {
 391   string EncoderMethod = "getImmMinusOneOpValue";
 392 }
 393
 394 // Define ARM specific addressing modes.
 395
 396
 397 // addrmode_imm12 := reg +/- imm12
 398 //
 399 def addrmode_imm12 : Operand<i32>,
 400                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 401   // 12-bit immediate operand. Note that instructions using this encode
 402   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 403   // immediate values are as normal.
 404
 405   string EncoderMethod = "getAddrModeImm12OpValue";
 406   let PrintMethod = "printAddrModeImm12Operand";
 407   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 408 }
 409 // ldst_so_reg := reg +/- reg shop imm
 410 //
 411 def ldst_so_reg : Operand<i32>,
 412                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 413   // FIXME: Simplify the printer
 414   // FIXME: Add EncoderMethod for this addressing mode
 415   let PrintMethod = "printAddrMode2Operand";
 416   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 417 }
 418
 419 // addrmode2 := reg +/- imm12
 420 //           := reg +/- reg shop imm
 421 //
 422 def addrmode2 : Operand<i32>,
 423                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 424   let PrintMethod = "printAddrMode2Operand";
 425   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 426 }
 427
 428 def am2offset : Operand<i32>,
 429                 ComplexPattern<i32, 2, "SelectAddrMode2Offset",
 430                 [], [SDNPWantRoot]> {
 431   let PrintMethod = "printAddrMode2OffsetOperand";
 432   let MIOperandInfo = (ops GPR, i32imm);
 433 }
 434
 435 // addrmode3 := reg +/- reg
 436 // addrmode3 := reg +/- imm8
 437 //
 438 def addrmode3 : Operand<i32>,
 439                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 440   let PrintMethod = "printAddrMode3Operand";
 441   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 442 }
 443
 444 def am3offset : Operand<i32>,
 445                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 446                                [], [SDNPWantRoot]> {
 447   let PrintMethod = "printAddrMode3OffsetOperand";
 448   let MIOperandInfo = (ops GPR, i32imm);
 449 }
 450
 451 // addrmode4 := reg, <mode|W>
 452 //
 453 def addrmode4 : Operand<i32>,
 454                 ComplexPattern<i32, 2, "SelectAddrMode4", []> {
 455   let PrintMethod = "printAddrMode4Operand";
 456   let MIOperandInfo = (ops GPR:$addr, i32imm);
 457 }
 458
 459 def ARMMemMode5AsmOperand : AsmOperandClass {
 460   let Name = "MemMode5";
 461   let SuperClasses = [];
 462 }
 463
 464 // addrmode5 := reg +/- imm8*4
 465 //
 466 def addrmode5 : Operand<i32>,
 467                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 468   let PrintMethod = "printAddrMode5Operand";
 469   let MIOperandInfo = (ops GPR:$base, i32imm);
 470   let ParserMatchClass = ARMMemMode5AsmOperand;
 471 }
 472
 473 // addrmode6 := reg with optional writeback
 474 //
 475 def addrmode6 : Operand<i32>,
 476                 ComplexPattern<i32, 2, "SelectAddrMode6", []> {
 477   let PrintMethod = "printAddrMode6Operand";
 478   let MIOperandInfo = (ops GPR:$addr, i32imm);
 479 }
 480
 481 def am6offset : Operand<i32> {
 482   let PrintMethod = "printAddrMode6OffsetOperand";
 483   let MIOperandInfo = (ops GPR);
 484 }
 485
 486 // addrmodepc := pc + reg
 487 //
 488 def addrmodepc : Operand<i32>,
 489                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 490   let PrintMethod = "printAddrModePCOperand";
 491   let MIOperandInfo = (ops GPR, i32imm);
 492 }
 493
 494 def nohash_imm : Operand<i32> {
 495   let PrintMethod = "printNoHashImmediate";
 496 }
 497
 498 //===----------------------------------------------------------------------===//
 499
 500 include "ARMInstrFormats.td"
 501
 502 //===----------------------------------------------------------------------===//
 503 // Multiclass helpers...
 504 //
 505
 506 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 507 /// binop that produces a value.
 508 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 509                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 510                         PatFrag opnode, bit Commutable = 0> {
 511   // The register-immediate version is re-materializable. This is useful
 512   // in particular for taking the address of a local.
 513   let isReMaterializable = 1 in {
 514   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 515                iii, opc, "\t$Rd, $Rn, $imm",
 516                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 517     bits<4> Rd;
 518     bits<4> Rn;
 519     bits<12> imm;
 520     let Inst{25} = 1;
 521     let Inst{15-12} = Rd;
 522     let Inst{19-16} = Rn;
 523     let Inst{11-0} = imm;
 524   }
 525   }
 526   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 527                iir, opc, "\t$Rd, $Rn, $Rm",
 528                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 529     bits<4> Rd;
 530     bits<4> Rn;
 531     bits<4> Rm;
 532     let Inst{11-4} = 0b00000000;
 533     let Inst{25} = 0;
 534     let isCommutable = Commutable;
 535     let Inst{3-0} = Rm;
 536     let Inst{15-12} = Rd;
 537     let Inst{19-16} = Rn;
 538   }
 539   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 540                iis, opc, "\t$Rd, $Rn, $shift",
 541                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 542     bits<4> Rd;
 543     bits<4> Rn;
 544     bits<12> shift;
 545     let Inst{25} = 0;
 546     let Inst{11-0} = shift;
 547     let Inst{15-12} = Rd;
 548     let Inst{19-16} = Rn;
 549   }
 550 }
 551
 552 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 553 /// instruction modifies the CPSR register.
 554 let Defs = [CPSR] in {
 555 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 556                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 557                          PatFrag opnode, bit Commutable = 0> {
 558   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 559                iii, opc, "\t$Rd, $Rn, $imm",
 560                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 561     bits<4> Rd;
 562     bits<4> Rn;
 563     bits<12> imm;
 564     let Inst{25} = 1;
 565     let Inst{15-12} = Rd;
 566     let Inst{19-16} = Rn;
 567     let Inst{11-0} = imm;
 568     let Inst{20} = 1;
 569   }
 570   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 571                iir, opc, "\t$Rd, $Rn, $Rm",
 572                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 573     bits<4> Rd;
 574     bits<4> Rn;
 575     bits<4> Rm;
 576     let Inst{11-4} = 0b00000000;
 577     let Inst{25} = 0;
 578     let isCommutable = Commutable;
 579     let Inst{3-0} = Rm;
 580     let Inst{15-12} = Rd;
 581     let Inst{19-16} = Rn;
 582     let Inst{20} = 1;
 583   }
 584   def rs : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 585                iis, opc, "\t$Rd, $Rn, $shift",
 586                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 587     bits<4> Rd;
 588     bits<4> Rn;
 589     bits<12> shift;
 590     let Inst{25} = 0;
 591     let Inst{11-0} = shift;
 592     let Inst{15-12} = Rd;
 593     let Inst{19-16} = Rn;
 594     let Inst{20} = 1;
 595   }
 596 }
 597 }
 598
 599 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 600 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 601 /// a explicit result, only implicitly set CPSR.
 602 let isCompare = 1, Defs = [CPSR] in {
 603 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 604                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 605                        PatFrag opnode, bit Commutable = 0> {
 606   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 607                opc, "\t$Rn, $imm",
 608                [(opnode GPR:$Rn, so_imm:$imm)]> {
 609     bits<4> Rn;
 610     bits<12> imm;
 611     let Inst{25} = 1;
 612     let Inst{15-12} = 0b0000;
 613     let Inst{19-16} = Rn;
 614     let Inst{11-0} = imm;
 615     let Inst{20} = 1;
 616     let Inst{20} = 1;
 617   }
 618   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 619                opc, "\t$Rn, $Rm",
 620                [(opnode GPR:$Rn, GPR:$Rm)]> {
 621     bits<4> Rn;
 622     bits<4> Rm;
 623     let Inst{11-4} = 0b00000000;
 624     let Inst{25} = 0;
 625     let isCommutable = Commutable;
 626     let Inst{3-0} = Rm;
 627     let Inst{15-12} = 0b0000;
 628     let Inst{19-16} = Rn;
 629     let Inst{20} = 1;
 630   }
 631   def rs : AI1<opcod, (outs), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm, iis,
 632                opc, "\t$Rn, $shift",
 633                [(opnode GPR:$Rn, so_reg:$shift)]> {
 634     bits<4> Rn;
 635     bits<12> shift;
 636     let Inst{25} = 0;
 637     let Inst{11-0} = shift;
 638     let Inst{15-12} = 0b0000;
 639     let Inst{19-16} = Rn;
 640     let Inst{20} = 1;
 641   }
 642 }
 643 }
 644
 645 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
 646 /// register and one whose operand is a register rotated by 8/16/24.
 647 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 648 multiclass AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 649   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 650                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 651                  [(set GPR:$Rd, (opnode GPR:$Rm))]>,
 652               Requires<[IsARM, HasV6]> {
 653     bits<4> Rd;
 654     bits<4> Rm;
 655     let Inst{15-12} = Rd;
 656     let Inst{3-0}   = Rm;
 657     let Inst{11-10} = 0b00;
 658     let Inst{19-16} = 0b1111;
 659   }
 660   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 661                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 662                  [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
 663               Requires<[IsARM, HasV6]> {
 664     bits<4> Rd;
 665     bits<4> Rm;
 666     bits<2> rot;
 667     let Inst{15-12} = Rd;
 668     let Inst{11-10} = rot;
 669     let Inst{3-0}   = Rm;
 670     let Inst{19-16} = 0b1111;
 671   }
 672 }
 673
 674 multiclass AI_ext_rrot_np<bits<8> opcod, string opc> {
 675   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 676                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 677                  [/* For disassembly only; pattern left blank */]>,
 678               Requires<[IsARM, HasV6]> {
 679     let Inst{11-10} = 0b00;
 680     let Inst{19-16} = 0b1111;
 681   }
 682   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 683                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 684                  [/* For disassembly only; pattern left blank */]>,
 685               Requires<[IsARM, HasV6]> {
 686     bits<2> rot;
 687     let Inst{11-10} = rot;
 688     let Inst{19-16} = 0b1111;
 689   }
 690 }
 691
 692 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
 693 /// register and one whose operand is a register rotated by 8/16/24.
 694 multiclass AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 695   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 696                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 697                   [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 698                Requires<[IsARM, HasV6]> {
 699     let Inst{11-10} = 0b00;
 700   }
 701   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 702                                              rot_imm:$rot),
 703                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 704                   [(set GPR:$Rd, (opnode GPR:$Rn,
 705                                           (rotr GPR:$Rm, rot_imm:$rot)))]>,
 706                   Requires<[IsARM, HasV6]> {
 707     bits<4> Rn;
 708     bits<2> rot;
 709     let Inst{19-16} = Rn;
 710     let Inst{11-10} = rot;
 711   }
 712 }
 713
 714 // For disassembly only.
 715 multiclass AI_exta_rrot_np<bits<8> opcod, string opc> {
 716   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 717                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 718                   [/* For disassembly only; pattern left blank */]>,
 719                Requires<[IsARM, HasV6]> {
 720     let Inst{11-10} = 0b00;
 721   }
 722   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 723                                              rot_imm:$rot),
 724                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 725                   [/* For disassembly only; pattern left blank */]>,
 726                   Requires<[IsARM, HasV6]> {
 727     bits<4> Rn;
 728     bits<2> rot;
 729     let Inst{19-16} = Rn;
 730     let Inst{11-10} = rot;
 731   }
 732 }
 733
 734 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 735 let Uses = [CPSR] in {
 736 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 737                              bit Commutable = 0> {
 738   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 739                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 740                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 741                Requires<[IsARM]> {
 742     bits<4> Rd;
 743     bits<4> Rn;
 744     bits<12> imm;
 745     let Inst{25} = 1;
 746     let Inst{15-12} = Rd;
 747     let Inst{19-16} = Rn;
 748     let Inst{11-0} = imm;
 749   }
 750   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 751                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
 752                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 753                Requires<[IsARM]> {
 754     bits<4> Rd;
 755     bits<4> Rn;
 756     bits<4> Rm;
 757     let Inst{11-4} = 0b00000000;
 758     let Inst{25} = 0;
 759     let isCommutable = Commutable;
 760     let Inst{3-0} = Rm;
 761     let Inst{15-12} = Rd;
 762     let Inst{19-16} = Rn;
 763   }
 764   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 765                 DPSoRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
 766                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 767                Requires<[IsARM]> {
 768     bits<4> Rd;
 769     bits<4> Rn;
 770     bits<12> shift;
 771     let Inst{25} = 0;
 772     let Inst{11-0} = shift;
 773     let Inst{15-12} = Rd;
 774     let Inst{19-16} = Rn;
 775   }
 776 }
 777 // Carry setting variants
 778 let Defs = [CPSR] in {
 779 multiclass AI1_adde_sube_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 780                              bit Commutable = 0> {
 781   def Sri : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 782                 DPFrm, IIC_iALUi, !strconcat(opc, "\t$Rd, $Rn, $imm"),
 783                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 784                Requires<[IsARM]> {
 785     bits<4> Rd;
 786     bits<4> Rn;
 787     bits<12> imm;
 788     let Inst{15-12} = Rd;
 789     let Inst{19-16} = Rn;
 790     let Inst{11-0} = imm;
 791     let Inst{20} = 1;
 792     let Inst{25} = 1;
 793   }
 794   def Srr : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 795                 DPFrm, IIC_iALUr, !strconcat(opc, "\t$Rd, $Rn, $Rm"),
 796                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 797                Requires<[IsARM]> {
 798     bits<4> Rd;
 799     bits<4> Rn;
 800     bits<4> Rm;
 801     let Inst{11-4} = 0b00000000;
 802     let isCommutable = Commutable;
 803     let Inst{3-0} = Rm;
 804     let Inst{15-12} = Rd;
 805     let Inst{19-16} = Rn;
 806     let Inst{20} = 1;
 807     let Inst{25} = 0;
 808   }
 809   def Srs : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 810                 DPSoRegFrm, IIC_iALUsr, !strconcat(opc, "\t$Rd, $Rn, $shift"),
 811                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 812                Requires<[IsARM]> {
 813     bits<4> Rd;
 814     bits<4> Rn;
 815     bits<12> shift;
 816     let Inst{11-0} = shift;
 817     let Inst{15-12} = Rd;
 818     let Inst{19-16} = Rn;
 819     let Inst{20} = 1;
 820     let Inst{25} = 0;
 821   }
 822 }
 823 }
 824 }
 825
 826 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 827 multiclass AI_ldr1<bit opc22, string opc, InstrItinClass iii,
 828            InstrItinClass iir, PatFrag opnode> {
 829   // Note: We use the complex addrmode_imm12 rather than just an input
 830   // GPR and a constrained immediate so that we can use this to match
 831   // frame index references and avoid matching constant pool references.
 832   def i12 : AIldst1<0b010, opc22, 1, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
 833                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
 834                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
 835     bits<4> Rt;
 836     bits<17> addr;
 837     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 838     let Inst{19-16} = addr{16-13};  // Rn
 839     let Inst{15-12} = Rt;
 840     let Inst{11-0}  = addr{11-0};   // imm12
 841   }
 842   def rs : AIldst1<0b011, opc22, 1, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
 843                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
 844                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
 845     bits<4> Rt;
 846     bits<17> shift;
 847     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
 848     let Inst{19-16} = shift{16-13}; // Rn
 849     let Inst{11-0}  = shift{11-0};
 850   }
 851 }
 852 }
 853
 854 multiclass AI_str1<bit opc22, string opc, InstrItinClass iii,
 855            InstrItinClass iir, PatFrag opnode> {
 856   // Note: We use the complex addrmode_imm12 rather than just an input
 857   // GPR and a constrained immediate so that we can use this to match
 858   // frame index references and avoid matching constant pool references.
 859   def i12 : AIldst1<0b010, opc22, 0, (outs),
 860                    (ins GPR:$Rt, addrmode_imm12:$addr),
 861                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
 862                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
 863     bits<4> Rt;
 864     bits<17> addr;
 865     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 866     let Inst{19-16} = addr{16-13};  // Rn
 867     let Inst{15-12} = Rt;
 868     let Inst{11-0}  = addr{11-0};   // imm12
 869   }
 870   def rs : AIldst1<0b011, opc22, 0, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
 871                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
 872                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
 873     bits<4> Rt;
 874     bits<17> shift;
 875     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
 876     let Inst{19-16} = shift{16-13}; // Rn
 877     let Inst{11-0}  = shift{11-0};
 878   }
 879 }
 880 //===----------------------------------------------------------------------===//
 881 // Instructions
 882 //===----------------------------------------------------------------------===//
 883
 884 //===----------------------------------------------------------------------===//
 885 //  Miscellaneous Instructions.
 886 //
 887
 888 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
 889 /// the function.  The first operand is the ID# for this instruction, the second
 890 /// is the index into the MachineConstantPool that this is, the third is the
 891 /// size in bytes of this constant pool entry.
 892 let neverHasSideEffects = 1, isNotDuplicable = 1 in
 893 def CONSTPOOL_ENTRY :
 894 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
 895                     i32imm:$size), NoItinerary, "", []>;
 896
 897 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 898 // from removing one half of the matched pairs. That breaks PEI, which assumes
 899 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 900 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 901 def ADJCALLSTACKUP :
 902 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary, "",
 903            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
 904
 905 def ADJCALLSTACKDOWN :
 906 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary, "",
 907            [(ARMcallseq_start timm:$amt)]>;
 908 }
 909
 910 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
 911              [/* For disassembly only; pattern left blank */]>,
 912           Requires<[IsARM, HasV6T2]> {
 913   let Inst{27-16} = 0b001100100000;
 914   let Inst{15-8} = 0b11110000;
 915   let Inst{7-0} = 0b00000000;
 916 }
 917
 918 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
 919              [/* For disassembly only; pattern left blank */]>,
 920           Requires<[IsARM, HasV6T2]> {
 921   let Inst{27-16} = 0b001100100000;
 922   let Inst{15-8} = 0b11110000;
 923   let Inst{7-0} = 0b00000001;
 924 }
 925
 926 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
 927              [/* For disassembly only; pattern left blank */]>,
 928           Requires<[IsARM, HasV6T2]> {
 929   let Inst{27-16} = 0b001100100000;
 930   let Inst{15-8} = 0b11110000;
 931   let Inst{7-0} = 0b00000010;
 932 }
 933
 934 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
 935              [/* For disassembly only; pattern left blank */]>,
 936           Requires<[IsARM, HasV6T2]> {
 937   let Inst{27-16} = 0b001100100000;
 938   let Inst{15-8} = 0b11110000;
 939   let Inst{7-0} = 0b00000011;
 940 }
 941
 942 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
 943              "\t$dst, $a, $b",
 944              [/* For disassembly only; pattern left blank */]>,
 945           Requires<[IsARM, HasV6]> {
 946   bits<4> Rd;
 947   bits<4> Rn;
 948   bits<4> Rm;
 949   let Inst{3-0} = Rm;
 950   let Inst{15-12} = Rd;
 951   let Inst{19-16} = Rn;
 952   let Inst{27-20} = 0b01101000;
 953   let Inst{7-4} = 0b1011;
 954   let Inst{11-8} = 0b1111;
 955 }
 956
 957 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
 958              [/* For disassembly only; pattern left blank */]>,
 959           Requires<[IsARM, HasV6T2]> {
 960   let Inst{27-16} = 0b001100100000;
 961   let Inst{15-8} = 0b11110000;
 962   let Inst{7-0} = 0b00000100;
 963 }
 964
 965 // The i32imm operand $val can be used by a debugger to store more information
 966 // about the breakpoint.
 967 def BKPT : AI<(outs), (ins i32imm:$val), MiscFrm, NoItinerary, "bkpt", "\t$val",
 968               [/* For disassembly only; pattern left blank */]>,
 969            Requires<[IsARM]> {
 970   bits<16> val;
 971   let Inst{3-0} = val{3-0};
 972   let Inst{19-8} = val{15-4};
 973   let Inst{27-20} = 0b00010010;
 974   let Inst{7-4} = 0b0111;
 975 }
 976
 977 // Change Processor State is a system instruction -- for disassembly only.
 978 // The singleton $opt operand contains the following information:
 979 // opt{4-0} = mode from Inst{4-0}
 980 // opt{5} = changemode from Inst{17}
 981 // opt{8-6} = AIF from Inst{8-6}
 982 // opt{10-9} = imod from Inst{19-18} with 0b10 as enable and 0b11 as disable
 983 // FIXME: Integrated assembler will need these split out.
 984 def CPS : AXI<(outs), (ins cps_opt:$opt), MiscFrm, NoItinerary, "cps$opt",
 985               [/* For disassembly only; pattern left blank */]>,
 986           Requires<[IsARM]> {
 987   let Inst{31-28} = 0b1111;
 988   let Inst{27-20} = 0b00010000;
 989   let Inst{16} = 0;
 990   let Inst{5} = 0;
 991 }
 992
 993 // Preload signals the memory system of possible future data/instruction access.
 994 // These are for disassembly only.
 995 //
 996 // A8.6.117, A8.6.118.  Different instructions are generated for #0 and #-0.
 997 // The neg_zero operand translates -0 to -1, -1 to -2, ..., etc.
 998 multiclass APreLoad<bit data, bit read, string opc> {
 999
1000   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, NoItinerary,
1001                 !strconcat(opc, "\t$addr"), []> {
1002     bits<4> Rt;
1003     bits<17> addr;
1004     let Inst{31-26} = 0b111101;
1005     let Inst{25} = 0; // 0 for immediate form
1006     let Inst{24} = data;
1007     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1008     let Inst{22} = read;
1009     let Inst{21-20} = 0b01;
1010     let Inst{19-16} = addr{16-13};  // Rn
1011     let Inst{15-12} = Rt;
1012     let Inst{11-0}  = addr{11-0};   // imm12
1013   }
1014
1015   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, NoItinerary,
1016                !strconcat(opc, "\t$shift"), []> {
1017     bits<4> Rt;
1018     bits<17> shift;
1019     let Inst{31-26} = 0b111101;
1020     let Inst{25} = 1; // 1 for register form
1021     let Inst{24} = data;
1022     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1023     let Inst{22} = read;
1024     let Inst{21-20} = 0b01;
1025     let Inst{19-16} = shift{16-13}; // Rn
1026     let Inst{11-0}  = shift{11-0};
1027   }
1028 }
1029
1030 defm PLD  : APreLoad<1, 1, "pld">;
1031 defm PLDW : APreLoad<1, 0, "pldw">;
1032 defm PLI  : APreLoad<0, 1, "pli">;
1033
1034 def SETEND : AXI<(outs),(ins setend_op:$end), MiscFrm, NoItinerary,
1035                  "setend\t$end",
1036                  [/* For disassembly only; pattern left blank */]>,
1037                Requires<[IsARM]> {
1038   bits<1> end;
1039   let Inst{31-10} = 0b1111000100000001000000;
1040   let Inst{9} = end;
1041   let Inst{8-0} = 0;
1042 }
1043
1044 def DBG : AI<(outs), (ins i32imm:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1045              [/* For disassembly only; pattern left blank */]>,
1046           Requires<[IsARM, HasV7]> {
1047   bits<4> opt;
1048   let Inst{27-4} = 0b001100100000111100001111;
1049   let Inst{3-0} = opt;
1050 }
1051
1052 // A5.4 Permanently UNDEFINED instructions.
1053 let isBarrier = 1, isTerminator = 1 in
1054 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1055                "trap", [(trap)]>,
1056            Requires<[IsARM]> {
1057   let Inst{27-25} = 0b011;
1058   let Inst{24-20} = 0b11111;
1059   let Inst{7-5} = 0b111;
1060   let Inst{4} = 0b1;
1061 }
1062
1063 // Address computation and loads and stores in PIC mode.
1064 // FIXME: These PIC insn patterns are pseudos, but derive from the normal insn
1065 //        classes (AXI1, et.al.) and so have encoding information and such,
1066 //        which is suboptimal. Once the rest of the code emitter (including
1067 //        JIT) is MC-ized we should look at refactoring these into true
1068 //        pseudos. As is, the encoding information ends up being ignored,
1069 //        as these instructions are lowered to individual MC-insts.
1070 let isNotDuplicable = 1 in {
1071 def PICADD : AXI1<0b0100, (outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1072                   Pseudo, IIC_iALUr, "",
1073                    [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1074
1075 let AddedComplexity = 10 in {
1076 def PICLDR  : AXI2ldw<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1077                   Pseudo, IIC_iLoad_r, "",
1078                   [(set GPR:$dst, (load addrmodepc:$addr))]>;
1079
1080 def PICLDRH : AXI3ldh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1081             Pseudo, IIC_iLoad_bh_r, "",
1082                   [(set GPR:$dst, (zextloadi16 addrmodepc:$addr))]>;
1083
1084 def PICLDRB : AXI2ldb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1085             Pseudo, IIC_iLoad_bh_r, "",
1086                   [(set GPR:$dst, (zextloadi8 addrmodepc:$addr))]>;
1087
1088 def PICLDRSH : AXI3ldsh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1089            Pseudo, IIC_iLoad_bh_r, "",
1090                   [(set GPR:$dst, (sextloadi16 addrmodepc:$addr))]>;
1091
1092 def PICLDRSB : AXI3ldsb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1093            Pseudo, IIC_iLoad_bh_r, "",
1094                   [(set GPR:$dst, (sextloadi8 addrmodepc:$addr))]>;
1095 }
1096 let AddedComplexity = 10 in {
1097 def PICSTR  : AXI2stw<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1098                Pseudo, IIC_iStore_r, "",
1099                [(store GPR:$src, addrmodepc:$addr)]>;
1100
1101 def PICSTRH : AXI3sth<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1102            Pseudo, IIC_iStore_bh_r, "",
1103                [(truncstorei16 GPR:$src, addrmodepc:$addr)]>;
1104
1105 def PICSTRB : AXI2stb<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1106            Pseudo, IIC_iStore_bh_r, "",
1107                [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1108 }
1109 } // isNotDuplicable = 1
1110
1111
1112 // LEApcrel - Load a pc-relative address into a register without offending the
1113 // assembler.
1114 // FIXME: These are marked as pseudos, but they're really not(?). They're just
1115 // the ADR instruction. Is this the right way to handle that? They need
1116 // encoding information regardless.
1117 let neverHasSideEffects = 1 in {
1118 let isReMaterializable = 1 in
1119 def LEApcrel : AXI1<0x0, (outs GPR:$dst), (ins i32imm:$label, pred:$p),
1120                     Pseudo, IIC_iALUi,
1121                     "adr$p\t$dst, #$label", []>;
1122
1123 } // neverHasSideEffects
1124 def LEApcrelJT : AXI1<0x0, (outs GPR:$dst),
1125                            (ins i32imm:$label, nohash_imm:$id, pred:$p),
1126                       Pseudo, IIC_iALUi,
1127                       "adr$p\t$dst, #${label}_${id}", []> {
1128     let Inst{25} = 1;
1129 }
1130
1131 //===----------------------------------------------------------------------===//
1132 //  Control Flow Instructions.
1133 //
1134
1135 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1136   // ARMV4T and above
1137   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1138                   "bx", "\tlr", [(ARMretflag)]>,
1139                Requires<[IsARM, HasV4T]> {
1140     let Inst{27-0}  = 0b0001001011111111111100011110;
1141   }
1142
1143   // ARMV4 only
1144   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1145                   "mov", "\tpc, lr", [(ARMretflag)]>,
1146                Requires<[IsARM, NoV4T]> {
1147     let Inst{27-0} = 0b0001101000001111000000001110;
1148   }
1149 }
1150
1151 // Indirect branches
1152 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1153   // ARMV4T and above
1154   def BRIND : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1155                   [(brind GPR:$dst)]>,
1156               Requires<[IsARM, HasV4T]> {
1157     bits<4> dst;
1158     let Inst{31-4} = 0b1110000100101111111111110001;
1159     let Inst{3-0}  = dst;
1160   }
1161
1162   // ARMV4 only
1163   def MOVPCRX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "mov\tpc, $dst",
1164                   [(brind GPR:$dst)]>,
1165               Requires<[IsARM, NoV4T]> {
1166     bits<4> dst;
1167     let Inst{31-4} = 0b1110000110100000111100000000;
1168     let Inst{3-0}   = dst;
1169   }
1170 }
1171
1172 // FIXME: remove when we have a way to marking a MI with these properties.
1173 // FIXME: Should pc be an implicit operand like PICADD, etc?
1174 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
1175     hasExtraDefRegAllocReq = 1 in
1176   def LDM_RET : AXI4ld<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
1177                                         reglist:$dsts, variable_ops),
1178                        IndexModeUpd, LdStMulFrm, IIC_iLoad_mBr,
1179                        "ldm${addr:submode}${p}\t$addr!, $dsts",
1180                        "$addr.addr = $wb", []>;
1181
1182 // On non-Darwin platforms R9 is callee-saved.
1183 let isCall = 1,
1184   Defs = [R0,  R1,  R2,  R3,  R12, LR,
1185           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1186           D16, D17, D18, D19, D20, D21, D22, D23,
1187           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
1188   def BL  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
1189                 IIC_Br, "bl\t$func",
1190                 [(ARMcall tglobaladdr:$func)]>,
1191             Requires<[IsARM, IsNotDarwin]> {
1192     let Inst{31-28} = 0b1110;
1193     // FIXME: Encoding info for $func. Needs fixups bits.
1194   }
1195
1196   def BL_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
1197                    IIC_Br, "bl", "\t$func",
1198                    [(ARMcall_pred tglobaladdr:$func)]>,
1199                 Requires<[IsARM, IsNotDarwin]>;
1200
1201   // ARMv5T and above
1202   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1203                 IIC_Br, "blx\t$func",
1204                 [(ARMcall GPR:$func)]>,
1205             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1206     bits<4> func;
1207     let Inst{27-4} = 0b000100101111111111110011;
1208     let Inst{3-0}   = func;
1209   }
1210
1211   // ARMv4T
1212   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1213   def BX : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1214                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
1215                   [(ARMcall_nolink tGPR:$func)]>,
1216            Requires<[IsARM, HasV4T, IsNotDarwin]> {
1217     bits<4> func;
1218     let Inst{27-4} = 0b000100101111111111110001;
1219     let Inst{3-0}   = func;
1220   }
1221
1222   // ARMv4
1223   def BMOVPCRX : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1224                  IIC_Br, "mov\tlr, pc\n\tmov\tpc, $func",
1225                  [(ARMcall_nolink tGPR:$func)]>,
1226            Requires<[IsARM, NoV4T, IsNotDarwin]> {
1227     bits<4> func;
1228     let Inst{27-4} = 0b000110100000111100000000;
1229     let Inst{3-0}   = func;
1230   }
1231 }
1232
1233 // On Darwin R9 is call-clobbered.
1234 let isCall = 1,
1235   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
1236           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1237           D16, D17, D18, D19, D20, D21, D22, D23,
1238           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
1239   def BLr9  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
1240                 IIC_Br, "bl\t$func",
1241                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsARM, IsDarwin]> {
1242     let Inst{31-28} = 0b1110;
1243     // FIXME: Encoding info for $func. Needs fixups bits.
1244   }
1245
1246   def BLr9_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
1247                    IIC_Br, "bl", "\t$func",
1248                    [(ARMcall_pred tglobaladdr:$func)]>,
1249                   Requires<[IsARM, IsDarwin]>;
1250
1251   // ARMv5T and above
1252   def BLXr9 : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1253                 IIC_Br, "blx\t$func",
1254                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]> {
1255     bits<4> func;
1256     let Inst{27-4} = 0b000100101111111111110011;
1257     let Inst{3-0}   = func;
1258   }
1259
1260   // ARMv4T
1261   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1262   def BXr9 : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1263                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
1264                   [(ARMcall_nolink tGPR:$func)]>,
1265              Requires<[IsARM, HasV4T, IsDarwin]> {
1266     bits<4> func;
1267     let Inst{27-4} = 0b000100101111111111110001;
1268     let Inst{3-0}   = func;
1269   }
1270
1271   // ARMv4
1272   def BMOVPCRXr9 : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1273                  IIC_Br, "mov\tlr, pc\n\tmov\tpc, $func",
1274                  [(ARMcall_nolink tGPR:$func)]>,
1275            Requires<[IsARM, NoV4T, IsDarwin]> {
1276     bits<4> func;
1277     let Inst{27-4} = 0b000110100000111100000000;
1278     let Inst{3-0}   = func;
1279   }
1280 }
1281
1282 // Tail calls.
1283
1284 // FIXME: These should probably be xformed into the non-TC versions of the
1285 // instructions as part of MC lowering.
1286 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1287   // Darwin versions.
1288   let Defs = [R0, R1, R2, R3, R9, R12,
1289               D0, D1, D2, D3, D4, D5, D6, D7,
1290               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1291               D27, D28, D29, D30, D31, PC],
1292       Uses = [SP] in {
1293     def TCRETURNdi : AInoP<(outs), (ins i32imm:$dst, variable_ops),
1294                        Pseudo, IIC_Br,
1295                        "@TC_RETURN","\t$dst", []>, Requires<[IsDarwin]>;
1296
1297     def TCRETURNri : AInoP<(outs), (ins tcGPR:$dst, variable_ops),
1298                        Pseudo, IIC_Br,
1299                        "@TC_RETURN","\t$dst", []>, Requires<[IsDarwin]>;
1300
1301     def TAILJMPd : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1302                    IIC_Br, "b\t$dst  @ TAILCALL",
1303                    []>, Requires<[IsDarwin]>;
1304
1305     def TAILJMPdt: ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1306                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1307                    []>, Requires<[IsDarwin]>;
1308
1309     def TAILJMPr : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1310                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1311                    []>, Requires<[IsDarwin]> {
1312       bits<4> dst;
1313       let Inst{31-4} = 0b1110000100101111111111110001;
1314       let Inst{3-0}  = dst;
1315     }
1316   }
1317
1318   // Non-Darwin versions (the difference is R9).
1319   let Defs = [R0, R1, R2, R3, R12,
1320               D0, D1, D2, D3, D4, D5, D6, D7,
1321               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1322               D27, D28, D29, D30, D31, PC],
1323       Uses = [SP] in {
1324     def TCRETURNdiND : AInoP<(outs), (ins i32imm:$dst, variable_ops),
1325                        Pseudo, IIC_Br,
1326                        "@TC_RETURN","\t$dst", []>, Requires<[IsNotDarwin]>;
1327
1328     def TCRETURNriND : AInoP<(outs), (ins tcGPR:$dst, variable_ops),
1329                        Pseudo, IIC_Br,
1330                        "@TC_RETURN","\t$dst", []>, Requires<[IsNotDarwin]>;
1331
1332     def TAILJMPdND : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1333                    IIC_Br, "b\t$dst  @ TAILCALL",
1334                    []>, Requires<[IsARM, IsNotDarwin]>;
1335
1336     def TAILJMPdNDt : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1337                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1338                    []>, Requires<[IsThumb, IsNotDarwin]>;
1339
1340     def TAILJMPrND : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1341                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1342                    []>, Requires<[IsNotDarwin]> {
1343       bits<4> dst;
1344       let Inst{31-4} = 0b1110000100101111111111110001;
1345       let Inst{3-0}  = dst;
1346     }
1347   }
1348 }
1349
1350 let isBranch = 1, isTerminator = 1 in {
1351   // B is "predicable" since it can be xformed into a Bcc.
1352   let isBarrier = 1 in {
1353     let isPredicable = 1 in
1354     def B : ABXI<0b1010, (outs), (ins brtarget:$target), IIC_Br,
1355                 "b\t$target", [(br bb:$target)]>;
1356
1357   let isNotDuplicable = 1, isIndirectBranch = 1 in {
1358   def BR_JTr : JTI<(outs), (ins GPR:$target, jtblock_operand:$jt, i32imm:$id),
1359                     IIC_Br, "mov\tpc, $target$jt",
1360                     [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]> {
1361     let Inst{11-4}  = 0b00000000;
1362     let Inst{15-12} = 0b1111;
1363     let Inst{20}    = 0; // S Bit
1364     let Inst{24-21} = 0b1101;
1365     let Inst{27-25} = 0b000;
1366   }
1367   def BR_JTm : JTI<(outs),
1368                    (ins addrmode2:$target, jtblock_operand:$jt, i32imm:$id),
1369                    IIC_Br, "ldr\tpc, $target$jt",
1370                    [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1371                      imm:$id)]> {
1372     let Inst{15-12} = 0b1111;
1373     let Inst{20}    = 1; // L bit
1374     let Inst{21}    = 0; // W bit
1375     let Inst{22}    = 0; // B bit
1376     let Inst{24}    = 1; // P bit
1377     let Inst{27-25} = 0b011;
1378   }
1379   def BR_JTadd : JTI<(outs),
1380                    (ins GPR:$target, GPR:$idx, jtblock_operand:$jt, i32imm:$id),
1381                     IIC_Br, "add\tpc, $target, $idx$jt",
1382                     [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1383                       imm:$id)]> {
1384     let Inst{15-12} = 0b1111;
1385     let Inst{20}    = 0; // S bit
1386     let Inst{24-21} = 0b0100;
1387     let Inst{27-25} = 0b000;
1388   }
1389   } // isNotDuplicable = 1, isIndirectBranch = 1
1390   } // isBarrier = 1
1391
1392   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1393   // a two-value operand where a dag node expects two operands. :(
1394   def Bcc : ABI<0b1010, (outs), (ins brtarget:$target),
1395                IIC_Br, "b", "\t$target",
1396                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>;
1397 }
1398
1399 // Branch and Exchange Jazelle -- for disassembly only
1400 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1401               [/* For disassembly only; pattern left blank */]> {
1402   let Inst{23-20} = 0b0010;
1403   //let Inst{19-8} = 0xfff;
1404   let Inst{7-4} = 0b0010;
1405 }
1406
1407 // Secure Monitor Call is a system instruction -- for disassembly only
1408 def SMC : ABI<0b0001, (outs), (ins i32imm:$opt), NoItinerary, "smc", "\t$opt",
1409               [/* For disassembly only; pattern left blank */]> {
1410   bits<4> opt;
1411   let Inst{23-4} = 0b01100000000000000111;
1412   let Inst{3-0} = opt;
1413 }
1414
1415 // Supervisor Call (Software Interrupt) -- for disassembly only
1416 let isCall = 1 in {
1417 def SVC : ABI<0b1111, (outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc",
1418               [/* For disassembly only; pattern left blank */]> {
1419   bits<24> svc;
1420   let Inst{23-0} = svc;
1421 }
1422 }
1423
1424 // Store Return State is a system instruction -- for disassembly only
1425 def SRSW : ABXI<{1,0,0,?}, (outs), (ins addrmode4:$addr, i32imm:$mode),
1426                 NoItinerary, "srs${addr:submode}\tsp!, $mode",
1427                 [/* For disassembly only; pattern left blank */]> {
1428   let Inst{31-28} = 0b1111;
1429   let Inst{22-20} = 0b110; // W = 1
1430 }
1431
1432 def SRS  : ABXI<{1,0,0,?}, (outs), (ins addrmode4:$addr, i32imm:$mode),
1433                 NoItinerary, "srs${addr:submode}\tsp, $mode",
1434                 [/* For disassembly only; pattern left blank */]> {
1435   let Inst{31-28} = 0b1111;
1436   let Inst{22-20} = 0b100; // W = 0
1437 }
1438
1439 // Return From Exception is a system instruction -- for disassembly only
1440 def RFEW : ABXI<{1,0,0,?}, (outs), (ins addrmode4:$addr, GPR:$base),
1441                 NoItinerary, "rfe${addr:submode}\t$base!",
1442                 [/* For disassembly only; pattern left blank */]> {
1443   let Inst{31-28} = 0b1111;
1444   let Inst{22-20} = 0b011; // W = 1
1445 }
1446
1447 def RFE  : ABXI<{1,0,0,?}, (outs), (ins addrmode4:$addr, GPR:$base),
1448                 NoItinerary, "rfe${addr:submode}\t$base",
1449                 [/* For disassembly only; pattern left blank */]> {
1450   let Inst{31-28} = 0b1111;
1451   let Inst{22-20} = 0b001; // W = 0
1452 }
1453
1454 //===----------------------------------------------------------------------===//
1455 //  Load / store Instructions.
1456 //
1457
1458 // Load
1459
1460
1461 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1462                     UnOpFrag<(load node:$Src)>>;
1463 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1464                     UnOpFrag<(zextloadi8 node:$Src)>>;
1465 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1466                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1467 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1468                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1469
1470 // Special LDR for loads from non-pc-relative constpools.
1471 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1472     isReMaterializable = 1 in
1473 def LDRcp : AIldst1<0b010, 0, 1, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1474                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr", []> {
1475   bits<4> Rt;
1476   bits<17> addr;
1477   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1478   let Inst{19-16} = 0b1111;
1479   let Inst{15-12} = Rt;
1480   let Inst{11-0}  = addr{11-0};   // imm12
1481 }
1482
1483 // Loads with zero extension
1484 def LDRH  : AI3ldh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
1485                   IIC_iLoad_bh_r, "ldrh", "\t$dst, $addr",
1486                   [(set GPR:$dst, (zextloadi16 addrmode3:$addr))]>;
1487
1488 // Loads with sign extension
1489 def LDRSH : AI3ldsh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
1490                    IIC_iLoad_bh_r, "ldrsh", "\t$dst, $addr",
1491                    [(set GPR:$dst, (sextloadi16 addrmode3:$addr))]>;
1492
1493 def LDRSB : AI3ldsb<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
1494                    IIC_iLoad_bh_r, "ldrsb", "\t$dst, $addr",
1495                    [(set GPR:$dst, (sextloadi8 addrmode3:$addr))]>;
1496
1497 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1498 // Load doubleword
1499 def LDRD : AI3ldd<(outs GPR:$dst1, GPR:$dst2), (ins addrmode3:$addr), LdMiscFrm,
1500                  IIC_iLoad_d_r, "ldrd", "\t$dst1, $addr",
1501                  []>, Requires<[IsARM, HasV5TE]>;
1502
1503 // Indexed loads
1504 def LDR_PRE  : AI2ldwpr<(outs GPR:$dst, GPR:$base_wb),
1505                      (ins addrmode2:$addr), LdFrm, IIC_iLoad_ru,
1506                      "ldr", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1507
1508 def LDR_POST : AI2ldwpo<(outs GPR:$dst, GPR:$base_wb),
1509                      (ins GPR:$base, am2offset:$offset), LdFrm, IIC_iLoad_ru,
1510                      "ldr", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1511
1512 def LDRH_PRE  : AI3ldhpr<(outs GPR:$dst, GPR:$base_wb),
1513                      (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_bh_ru,
1514                      "ldrh", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1515
1516 def LDRH_POST : AI3ldhpo<(outs GPR:$dst, GPR:$base_wb),
1517                   (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1518                     "ldrh", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1519
1520 def LDRB_PRE  : AI2ldbpr<(outs GPR:$dst, GPR:$base_wb),
1521                      (ins addrmode2:$addr), LdFrm, IIC_iLoad_bh_ru,
1522                      "ldrb", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1523
1524 def LDRB_POST : AI2ldbpo<(outs GPR:$dst, GPR:$base_wb),
1525                      (ins GPR:$base,am2offset:$offset), LdFrm, IIC_iLoad_bh_ru,
1526                     "ldrb", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1527
1528 def LDRSH_PRE : AI3ldshpr<(outs GPR:$dst, GPR:$base_wb),
1529                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_bh_ru,
1530                       "ldrsh", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1531
1532 def LDRSH_POST: AI3ldshpo<(outs GPR:$dst, GPR:$base_wb),
1533                   (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1534                    "ldrsh", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1535
1536 def LDRSB_PRE : AI3ldsbpr<(outs GPR:$dst, GPR:$base_wb),
1537                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_bh_ru,
1538                       "ldrsb", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1539
1540 def LDRSB_POST: AI3ldsbpo<(outs GPR:$dst, GPR:$base_wb),
1541                     (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_ru,
1542                    "ldrsb", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1543
1544 // For disassembly only
1545 def LDRD_PRE : AI3lddpr<(outs GPR:$dst1, GPR:$dst2, GPR:$base_wb),
1546                         (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_d_ru,
1547                  "ldrd", "\t$dst1, $dst2, $addr!", "$addr.base = $base_wb", []>,
1548                 Requires<[IsARM, HasV5TE]>;
1549
1550 // For disassembly only
1551 def LDRD_POST : AI3lddpo<(outs GPR:$dst1, GPR:$dst2, GPR:$base_wb),
1552                    (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_d_ru,
1553             "ldrd", "\t$dst1, $dst2, [$base], $offset", "$base = $base_wb", []>,
1554                 Requires<[IsARM, HasV5TE]>;
1555
1556 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1557
1558 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1559
1560 def LDRT : AI2ldwpo<(outs GPR:$dst, GPR:$base_wb),
1561                    (ins GPR:$base, am2offset:$offset), LdFrm, IIC_iLoad_ru,
1562                    "ldrt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1563   let Inst{21} = 1; // overwrite
1564 }
1565
1566 def LDRBT : AI2ldbpo<(outs GPR:$dst, GPR:$base_wb),
1567                   (ins GPR:$base,am2offset:$offset), LdFrm, IIC_iLoad_bh_ru,
1568                   "ldrbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1569   let Inst{21} = 1; // overwrite
1570 }
1571
1572 def LDRSBT : AI3ldsbpo<(outs GPR:$dst, GPR:$base_wb),
1573                  (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1574                  "ldrsbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1575   let Inst{21} = 1; // overwrite
1576 }
1577
1578 def LDRHT : AI3ldhpo<(outs GPR:$dst, GPR:$base_wb),
1579                  (ins GPR:$base, am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1580                   "ldrht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1581   let Inst{21} = 1; // overwrite
1582 }
1583
1584 def LDRSHT : AI3ldshpo<(outs GPR:$dst, GPR:$base_wb),
1585                  (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1586                  "ldrsht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1587   let Inst{21} = 1; // overwrite
1588 }
1589
1590 // Store
1591
1592 // Stores with truncate
1593 def STRH : AI3sth<(outs), (ins GPR:$src, addrmode3:$addr), StMiscFrm,
1594                IIC_iStore_bh_r, "strh", "\t$src, $addr",
1595                [(truncstorei16 GPR:$src, addrmode3:$addr)]>;
1596
1597 // Store doubleword
1598 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
1599 def STRD : AI3std<(outs), (ins GPR:$src1, GPR:$src2, addrmode3:$addr),
1600                StMiscFrm, IIC_iStore_d_r,
1601                "strd", "\t$src1, $addr", []>, Requires<[IsARM, HasV5TE]>;
1602
1603 // Indexed stores
1604 def STR_PRE  : AI2stwpr<(outs GPR:$base_wb),
1605                      (ins GPR:$src, GPR:$base, am2offset:$offset),
1606                      StFrm, IIC_iStore_ru,
1607                     "str", "\t$src, [$base, $offset]!", "$base = $base_wb",
1608                     [(set GPR:$base_wb,
1609                       (pre_store GPR:$src, GPR:$base, am2offset:$offset))]>;
1610
1611 def STR_POST : AI2stwpo<(outs GPR:$base_wb),
1612                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1613                      StFrm, IIC_iStore_ru,
1614                     "str", "\t$src, [$base], $offset", "$base = $base_wb",
1615                     [(set GPR:$base_wb,
1616                       (post_store GPR:$src, GPR:$base, am2offset:$offset))]>;
1617
1618 def STRH_PRE : AI3sthpr<(outs GPR:$base_wb),
1619                      (ins GPR:$src, GPR:$base,am3offset:$offset),
1620                      StMiscFrm, IIC_iStore_ru,
1621                      "strh", "\t$src, [$base, $offset]!", "$base = $base_wb",
1622                     [(set GPR:$base_wb,
1623                       (pre_truncsti16 GPR:$src, GPR:$base,am3offset:$offset))]>;
1624
1625 def STRH_POST: AI3sthpo<(outs GPR:$base_wb),
1626                      (ins GPR:$src, GPR:$base,am3offset:$offset),
1627                      StMiscFrm, IIC_iStore_bh_ru,
1628                      "strh", "\t$src, [$base], $offset", "$base = $base_wb",
1629                     [(set GPR:$base_wb, (post_truncsti16 GPR:$src,
1630                                          GPR:$base, am3offset:$offset))]>;
1631
1632 def STRB_PRE : AI2stbpr<(outs GPR:$base_wb),
1633                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1634                      StFrm, IIC_iStore_bh_ru,
1635                      "strb", "\t$src, [$base, $offset]!", "$base = $base_wb",
1636                     [(set GPR:$base_wb, (pre_truncsti8 GPR:$src,
1637                                          GPR:$base, am2offset:$offset))]>;
1638
1639 def STRB_POST: AI2stbpo<(outs GPR:$base_wb),
1640                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1641                      StFrm, IIC_iStore_bh_ru,
1642                      "strb", "\t$src, [$base], $offset", "$base = $base_wb",
1643                     [(set GPR:$base_wb, (post_truncsti8 GPR:$src,
1644                                          GPR:$base, am2offset:$offset))]>;
1645
1646 // For disassembly only
1647 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
1648                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1649                      StMiscFrm, IIC_iStore_d_ru,
1650                      "strd", "\t$src1, $src2, [$base, $offset]!",
1651                      "$base = $base_wb", []>;
1652
1653 // For disassembly only
1654 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
1655                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1656                      StMiscFrm, IIC_iStore_d_ru,
1657                      "strd", "\t$src1, $src2, [$base], $offset",
1658                      "$base = $base_wb", []>;
1659
1660 // STRT, STRBT, and STRHT are for disassembly only.
1661
1662 def STRT : AI2stwpo<(outs GPR:$base_wb),
1663                     (ins GPR:$src, GPR:$base,am2offset:$offset),
1664                     StFrm, IIC_iStore_ru,
1665                     "strt", "\t$src, [$base], $offset", "$base = $base_wb",
1666                     [/* For disassembly only; pattern left blank */]> {
1667   let Inst{21} = 1; // overwrite
1668 }
1669
1670 def STRBT : AI2stbpo<(outs GPR:$base_wb),
1671                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1672                      StFrm, IIC_iStore_bh_ru,
1673                      "strbt", "\t$src, [$base], $offset", "$base = $base_wb",
1674                      [/* For disassembly only; pattern left blank */]> {
1675   let Inst{21} = 1; // overwrite
1676 }
1677
1678 def STRHT: AI3sthpo<(outs GPR:$base_wb),
1679                     (ins GPR:$src, GPR:$base,am3offset:$offset),
1680                     StMiscFrm, IIC_iStore_bh_ru,
1681                     "strht", "\t$src, [$base], $offset", "$base = $base_wb",
1682                     [/* For disassembly only; pattern left blank */]> {
1683   let Inst{21} = 1; // overwrite
1684 }
1685
1686 //===----------------------------------------------------------------------===//
1687 //  Load / store multiple Instructions.
1688 //
1689
1690 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1691 def LDM : AXI4ld<(outs), (ins addrmode4:$addr, pred:$p,
1692                           reglist:$dsts, variable_ops),
1693                  IndexModeNone, LdStMulFrm, IIC_iLoad_m,
1694                  "ldm${addr:submode}${p}\t$addr, $dsts", "", []>;
1695
1696 def LDM_UPD : AXI4ld<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
1697                                       reglist:$dsts, variable_ops),
1698                      IndexModeUpd, LdStMulFrm, IIC_iLoad_mu,
1699                      "ldm${addr:submode}${p}\t$addr!, $dsts",
1700                      "$addr.addr = $wb", []>;
1701 } // mayLoad, neverHasSideEffects, hasExtraDefRegAllocReq
1702
1703 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1704 def STM : AXI4st<(outs), (ins addrmode4:$addr, pred:$p,
1705                           reglist:$srcs, variable_ops),
1706                  IndexModeNone, LdStMulFrm, IIC_iStore_m,
1707                  "stm${addr:submode}${p}\t$addr, $srcs", "", []>;
1708
1709 def STM_UPD : AXI4st<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
1710                                       reglist:$srcs, variable_ops),
1711                      IndexModeUpd, LdStMulFrm, IIC_iStore_mu,
1712                      "stm${addr:submode}${p}\t$addr!, $srcs",
1713                      "$addr.addr = $wb", []>;
1714 } // mayStore, neverHasSideEffects, hasExtraSrcRegAllocReq
1715
1716 //===----------------------------------------------------------------------===//
1717 //  Move Instructions.
1718 //
1719
1720 let neverHasSideEffects = 1 in
1721 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
1722                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
1723   bits<4> Rd;
1724   bits<4> Rm;
1725
1726   let Inst{11-4} = 0b00000000;
1727   let Inst{25} = 0;
1728   let Inst{3-0} = Rm;
1729   let Inst{15-12} = Rd;
1730 }
1731
1732 // A version for the smaller set of tail call registers.
1733 let neverHasSideEffects = 1 in
1734 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
1735                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
1736   bits<4> Rd;
1737   bits<4> Rm;
1738
1739   let Inst{11-4} = 0b00000000;
1740   let Inst{25} = 0;
1741   let Inst{3-0} = Rm;
1742   let Inst{15-12} = Rd;
1743 }
1744
1745 def MOVs : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg:$src),
1746                 DPSoRegFrm, IIC_iMOVsr,
1747                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg:$src)]>,
1748                 UnaryDP {
1749   bits<4> Rd;
1750   bits<12> src;
1751   let Inst{15-12} = Rd;
1752   let Inst{11-0} = src;
1753   let Inst{25} = 0;
1754 }
1755
1756 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1757 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
1758                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
1759   bits<4> Rd;
1760   bits<12> imm;
1761   let Inst{25} = 1;
1762   let Inst{15-12} = Rd;
1763   let Inst{19-16} = 0b0000;
1764   let Inst{11-0} = imm;
1765 }
1766
1767 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1768 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins i32imm:$imm),
1769                  DPFrm, IIC_iMOVi,
1770                  "movw", "\t$Rd, $imm",
1771                  [(set GPR:$Rd, imm0_65535:$imm)]>,
1772                  Requires<[IsARM, HasV6T2]>, UnaryDP {
1773   bits<4> Rd;
1774   bits<16> imm;
1775   let Inst{15-12} = Rd;
1776   let Inst{11-0}  = imm{11-0};
1777   let Inst{19-16} = imm{15-12};
1778   let Inst{20} = 0;
1779   let Inst{25} = 1;
1780 }
1781
1782 let Constraints = "$src = $Rd" in
1783 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, i32imm:$imm),
1784                   DPFrm, IIC_iMOVi,
1785                   "movt", "\t$Rd, $imm",
1786                   [(set GPR:$Rd,
1787                         (or (and GPR:$src, 0xffff),
1788                             lo16AllZero:$imm))]>, UnaryDP,
1789                   Requires<[IsARM, HasV6T2]> {
1790   bits<4> Rd;
1791   bits<16> imm;
1792   let Inst{15-12} = Rd;
1793   let Inst{11-0}  = imm{11-0};
1794   let Inst{19-16} = imm{15-12};
1795   let Inst{20} = 0;
1796   let Inst{25} = 1;
1797 }
1798
1799 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
1800       Requires<[IsARM, HasV6T2]>;
1801
1802 let Uses = [CPSR] in
1803 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi, "",
1804                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
1805                     Requires<[IsARM]>;
1806
1807 // These aren't really mov instructions, but we have to define them this way
1808 // due to flag operands.
1809
1810 let Defs = [CPSR] in {
1811 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi, "",
1812                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
1813                       Requires<[IsARM]>;
1814 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi, "",
1815                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
1816                       Requires<[IsARM]>;
1817 }
1818
1819 //===----------------------------------------------------------------------===//
1820 //  Extend Instructions.
1821 //
1822
1823 // Sign extenders
1824
1825 defm SXTB  : AI_ext_rrot<0b01101010,
1826                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
1827 defm SXTH  : AI_ext_rrot<0b01101011,
1828                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
1829
1830 defm SXTAB : AI_exta_rrot<0b01101010,
1831                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
1832 defm SXTAH : AI_exta_rrot<0b01101011,
1833                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
1834
1835 // For disassembly only
1836 defm SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
1837
1838 // For disassembly only
1839 defm SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
1840
1841 // Zero extenders
1842
1843 let AddedComplexity = 16 in {
1844 defm UXTB   : AI_ext_rrot<0b01101110,
1845                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
1846 defm UXTH   : AI_ext_rrot<0b01101111,
1847                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
1848 defm UXTB16 : AI_ext_rrot<0b01101100,
1849                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
1850
1851 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
1852 //        The transformation should probably be done as a combiner action
1853 //        instead so we can include a check for masking back in the upper
1854 //        eight bits of the source into the lower eight bits of the result.
1855 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
1856 //               (UXTB16r_rot GPR:$Src, 24)>;
1857 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
1858                (UXTB16r_rot GPR:$Src, 8)>;
1859
1860 defm UXTAB : AI_exta_rrot<0b01101110, "uxtab",
1861                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
1862 defm UXTAH : AI_exta_rrot<0b01101111, "uxtah",
1863                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
1864 }
1865
1866 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
1867 // For disassembly only
1868 defm UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
1869
1870
1871 def SBFX  : I<(outs GPR:$Rd),
1872               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
1873                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
1874                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
1875                Requires<[IsARM, HasV6T2]> {
1876   bits<4> Rd;
1877   bits<4> Rn;
1878   bits<5> lsb;
1879   bits<5> width;
1880   let Inst{27-21} = 0b0111101;
1881   let Inst{6-4}   = 0b101;
1882   let Inst{20-16} = width;
1883   let Inst{15-12} = Rd;
1884   let Inst{11-7}  = lsb;
1885   let Inst{3-0}   = Rn;
1886 }
1887
1888 def UBFX  : I<(outs GPR:$Rd),
1889               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
1890                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
1891                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
1892                Requires<[IsARM, HasV6T2]> {
1893   bits<4> Rd;
1894   bits<4> Rn;
1895   bits<5> lsb;
1896   bits<5> width;
1897   let Inst{27-21} = 0b0111111;
1898   let Inst{6-4}   = 0b101;
1899   let Inst{20-16} = width;
1900   let Inst{15-12} = Rd;
1901   let Inst{11-7}  = lsb;
1902   let Inst{3-0}   = Rn;
1903 }
1904
1905 //===----------------------------------------------------------------------===//
1906 //  Arithmetic Instructions.
1907 //
1908
1909 defm ADD  : AsI1_bin_irs<0b0100, "add",
1910                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
1911                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
1912 defm SUB  : AsI1_bin_irs<0b0010, "sub",
1913                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
1914                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1915
1916 // ADD and SUB with 's' bit set.
1917 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
1918                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
1919                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
1920 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
1921                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
1922                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
1923
1924 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
1925                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>, 1>;
1926 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
1927                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>>;
1928 defm ADCS : AI1_adde_sube_s_irs<0b0101, "adcs",
1929                           BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
1930 defm SBCS : AI1_adde_sube_s_irs<0b0110, "sbcs",
1931                           BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
1932
1933 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1934                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
1935                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
1936   bits<4> Rd;
1937   bits<4> Rn;
1938   bits<12> imm;
1939   let Inst{25} = 1;
1940   let Inst{15-12} = Rd;
1941   let Inst{19-16} = Rn;
1942   let Inst{11-0} = imm;
1943 }
1944
1945 // The reg/reg form is only defined for the disassembler; for codegen it is
1946 // equivalent to SUBrr.
1947 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1948                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
1949                  [/* For disassembly only; pattern left blank */]> {
1950   bits<4> Rd;
1951   bits<4> Rn;
1952   bits<4> Rm;
1953   let Inst{11-4} = 0b00000000;
1954   let Inst{25} = 0;
1955   let Inst{3-0} = Rm;
1956   let Inst{15-12} = Rd;
1957   let Inst{19-16} = Rn;
1958 }
1959
1960 def RSBrs : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
1961                  DPSoRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
1962                  [(set GPR:$Rd, (sub so_reg:$shift, GPR:$Rn))]> {
1963   bits<4> Rd;
1964   bits<4> Rn;
1965   bits<12> shift;
1966   let Inst{25} = 0;
1967   let Inst{11-0} = shift;
1968   let Inst{15-12} = Rd;
1969   let Inst{19-16} = Rn;
1970 }
1971
1972 // RSB with 's' bit set.
1973 let Defs = [CPSR] in {
1974 def RSBSri : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1975                  IIC_iALUi, "rsbs", "\t$Rd, $Rn, $imm",
1976                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]> {
1977   bits<4> Rd;
1978   bits<4> Rn;
1979   bits<12> imm;
1980   let Inst{25} = 1;
1981   let Inst{20} = 1;
1982   let Inst{15-12} = Rd;
1983   let Inst{19-16} = Rn;
1984   let Inst{11-0} = imm;
1985 }
1986 def RSBSrs : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
1987                  DPSoRegFrm, IIC_iALUsr, "rsbs", "\t$Rd, $Rn, $shift",
1988                  [(set GPR:$Rd, (subc so_reg:$shift, GPR:$Rn))]> {
1989   bits<4> Rd;
1990   bits<4> Rn;
1991   bits<12> shift;
1992   let Inst{25} = 0;
1993   let Inst{20} = 1;
1994   let Inst{11-0} = shift;
1995   let Inst{15-12} = Rd;
1996   let Inst{19-16} = Rn;
1997 }
1998 }
1999
2000 let Uses = [CPSR] in {
2001 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2002                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2003                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2004                  Requires<[IsARM]> {
2005   bits<4> Rd;
2006   bits<4> Rn;
2007   bits<12> imm;
2008   let Inst{25} = 1;
2009   let Inst{15-12} = Rd;
2010   let Inst{19-16} = Rn;
2011   let Inst{11-0} = imm;
2012 }
2013 // The reg/reg form is only defined for the disassembler; for codegen it is
2014 // equivalent to SUBrr.
2015 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2016                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2017                  [/* For disassembly only; pattern left blank */]> {
2018   bits<4> Rd;
2019   bits<4> Rn;
2020   bits<4> Rm;
2021   let Inst{11-4} = 0b00000000;
2022   let Inst{25} = 0;
2023   let Inst{3-0} = Rm;
2024   let Inst{15-12} = Rd;
2025   let Inst{19-16} = Rn;
2026 }
2027 def RSCrs : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2028                  DPSoRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2029                  [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2030                  Requires<[IsARM]> {
2031   bits<4> Rd;
2032   bits<4> Rn;
2033   bits<12> shift;
2034   let Inst{25} = 0;
2035   let Inst{11-0} = shift;
2036   let Inst{15-12} = Rd;
2037   let Inst{19-16} = Rn;
2038 }
2039 }
2040
2041 // FIXME: Allow these to be predicated.
2042 let Defs = [CPSR], Uses = [CPSR] in {
2043 def RSCSri : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2044                   DPFrm, IIC_iALUi, "rscs\t$Rd, $Rn, $imm",
2045                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2046                   Requires<[IsARM]> {
2047   bits<4> Rd;
2048   bits<4> Rn;
2049   bits<12> imm;
2050   let Inst{25} = 1;
2051   let Inst{20} = 1;
2052   let Inst{15-12} = Rd;
2053   let Inst{19-16} = Rn;
2054   let Inst{11-0} = imm;
2055 }
2056 def RSCSrs : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2057                   DPSoRegFrm, IIC_iALUsr, "rscs\t$Rd, $Rn, $shift",
2058                   [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2059                   Requires<[IsARM]> {
2060   bits<4> Rd;
2061   bits<4> Rn;
2062   bits<12> shift;
2063   let Inst{25} = 0;
2064   let Inst{20} = 1;
2065   let Inst{11-0} = shift;
2066   let Inst{15-12} = Rd;
2067   let Inst{19-16} = Rn;
2068 }
2069 }
2070
2071 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2072 // The assume-no-carry-in form uses the negation of the input since add/sub
2073 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2074 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2075 // details.
2076 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2077              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2078 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2079              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2080 // The with-carry-in form matches bitwise not instead of the negation.
2081 // Effectively, the inverse interpretation of the carry flag already accounts
2082 // for part of the negation.
2083 def : ARMPat<(adde   GPR:$src, so_imm_not:$imm),
2084              (SBCri  GPR:$src, so_imm_not:$imm)>;
2085
2086 // Note: These are implemented in C++ code, because they have to generate
2087 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2088 // cannot produce.
2089 // (mul X, 2^n+1) -> (add (X << n), X)
2090 // (mul X, 2^n-1) -> (rsb X, (X << n))
2091
2092 // ARM Arithmetic Instruction -- for disassembly only
2093 // GPR:$dst = GPR:$a op GPR:$b
2094 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2095           list<dag> pattern = [/* For disassembly only; pattern left blank */]>
2096   : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iALUr,
2097        opc, "\t$Rd, $Rn, $Rm", pattern> {
2098   bits<4> Rd;
2099   bits<4> Rn;
2100   bits<4> Rm;
2101   let Inst{27-20} = op27_20;
2102   let Inst{11-4} = op11_4;
2103   let Inst{19-16} = Rn;
2104   let Inst{15-12} = Rd;
2105   let Inst{3-0}   = Rm;
2106 }
2107
2108 // Saturating add/subtract -- for disassembly only
2109
2110 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2111                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rn, GPR:$Rm))]>;
2112 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2113                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rn, GPR:$Rm))]>;
2114 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd">;
2115 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub">;
2116
2117 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2118 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2119 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2120 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2121 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2122 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2123 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2124 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2125 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2126 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2127 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2128 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2129
2130 // Signed/Unsigned add/subtract -- for disassembly only
2131
2132 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2133 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2134 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2135 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2136 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2137 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2138 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2139 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2140 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2141 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2142 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2143 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2144
2145 // Signed/Unsigned halving add/subtract -- for disassembly only
2146
2147 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2148 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2149 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2150 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2151 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2152 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2153 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2154 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2155 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2156 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2157 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2158 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2159
2160 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2161
2162 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2163                 MulFrm /* for convenience */, NoItinerary, "usad8",
2164                 "\t$Rd, $Rn, $Rm", []>,
2165              Requires<[IsARM, HasV6]> {
2166   bits<4> Rd;
2167   bits<4> Rn;
2168   bits<4> Rm;
2169   let Inst{27-20} = 0b01111000;
2170   let Inst{15-12} = 0b1111;
2171   let Inst{7-4} = 0b0001;
2172   let Inst{19-16} = Rd;
2173   let Inst{11-8} = Rm;
2174   let Inst{3-0} = Rn;
2175 }
2176 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2177                 MulFrm /* for convenience */, NoItinerary, "usada8",
2178                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2179              Requires<[IsARM, HasV6]> {
2180   bits<4> Rd;
2181   bits<4> Rn;
2182   bits<4> Rm;
2183   bits<4> Ra;
2184   let Inst{27-20} = 0b01111000;
2185   let Inst{7-4} = 0b0001;
2186   let Inst{19-16} = Rd;
2187   let Inst{15-12} = Ra;
2188   let Inst{11-8} = Rm;
2189   let Inst{3-0} = Rn;
2190 }
2191
2192 // Signed/Unsigned saturate -- for disassembly only
2193
2194 def SSAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2195               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $a$sh",
2196               [/* For disassembly only; pattern left blank */]> {
2197   bits<4> Rd;
2198   bits<5> sat_imm;
2199   bits<4> Rn;
2200   bits<8> sh;
2201   let Inst{27-21} = 0b0110101;
2202   let Inst{5-4} = 0b01;
2203   let Inst{20-16} = sat_imm;
2204   let Inst{15-12} = Rd;
2205   let Inst{11-7} = sh{7-3};
2206   let Inst{6} = sh{0};
2207   let Inst{3-0} = Rn;
2208 }
2209
2210 def SSAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$Rn), SatFrm,
2211                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn",
2212                 [/* For disassembly only; pattern left blank */]> {
2213   bits<4> Rd;
2214   bits<4> sat_imm;
2215   bits<4> Rn;
2216   let Inst{27-20} = 0b01101010;
2217   let Inst{11-4} = 0b11110011;
2218   let Inst{15-12} = Rd;
2219   let Inst{19-16} = sat_imm;
2220   let Inst{3-0} = Rn;
2221 }
2222
2223 def USAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2224               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $a$sh",
2225               [/* For disassembly only; pattern left blank */]> {
2226   bits<4> Rd;
2227   bits<5> sat_imm;
2228   bits<4> Rn;
2229   bits<8> sh;
2230   let Inst{27-21} = 0b0110111;
2231   let Inst{5-4} = 0b01;
2232   let Inst{15-12} = Rd;
2233   let Inst{11-7} = sh{7-3};
2234   let Inst{6} = sh{0};
2235   let Inst{20-16} = sat_imm;
2236   let Inst{3-0} = Rn;
2237 }
2238
2239 def USAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a), SatFrm,
2240                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2241                 [/* For disassembly only; pattern left blank */]> {
2242   bits<4> Rd;
2243   bits<4> sat_imm;
2244   bits<4> Rn;
2245   let Inst{27-20} = 0b01101110;
2246   let Inst{11-4} = 0b11110011;
2247   let Inst{15-12} = Rd;
2248   let Inst{19-16} = sat_imm;
2249   let Inst{3-0} = Rn;
2250 }
2251
2252 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2253 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2254
2255 //===----------------------------------------------------------------------===//
2256 //  Bitwise Instructions.
2257 //
2258
2259 defm AND   : AsI1_bin_irs<0b0000, "and",
2260                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2261                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
2262 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2263                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2264                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
2265 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2266                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2267                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
2268 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2269                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2270                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
2271
2272 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2273                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2274                "bfc", "\t$Rd, $imm", "$src = $Rd",
2275                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2276                Requires<[IsARM, HasV6T2]> {
2277   bits<4> Rd;
2278   bits<10> imm;
2279   let Inst{27-21} = 0b0111110;
2280   let Inst{6-0}   = 0b0011111;
2281   let Inst{15-12} = Rd;
2282   let Inst{11-7}  = imm{4-0}; // lsb
2283   let Inst{20-16} = imm{9-5}; // width
2284 }
2285
2286 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2287 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2288                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2289                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2290                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2291                                 bf_inv_mask_imm:$imm))]>,
2292                Requires<[IsARM, HasV6T2]> {
2293   bits<4> Rd;
2294   bits<4> Rn;
2295   bits<10> imm;
2296   let Inst{27-21} = 0b0111110;
2297   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2298   let Inst{15-12} = Rd;
2299   let Inst{11-7}  = imm{4-0}; // lsb
2300   let Inst{20-16} = imm{9-5}; // width
2301   let Inst{3-0}   = Rn;
2302 }
2303
2304 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
2305                   "mvn", "\t$Rd, $Rm",
2306                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
2307   bits<4> Rd;
2308   bits<4> Rm;
2309   let Inst{25} = 0;
2310   let Inst{19-16} = 0b0000;
2311   let Inst{11-4} = 0b00000000;
2312   let Inst{15-12} = Rd;
2313   let Inst{3-0} = Rm;
2314 }
2315 def  MVNs  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg:$shift), DPSoRegFrm,
2316                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2317                   [(set GPR:$Rd, (not so_reg:$shift))]>, UnaryDP {
2318   bits<4> Rd;
2319   bits<4> Rm;
2320   bits<12> shift;
2321   let Inst{25} = 0;
2322   let Inst{19-16} = 0b0000;
2323   let Inst{15-12} = Rd;
2324   let Inst{11-0} = shift;
2325 }
2326 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
2327 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
2328                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
2329                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
2330   bits<4> Rd;
2331   bits<4> Rm;
2332   bits<12> imm;
2333   let Inst{25} = 1;
2334   let Inst{19-16} = 0b0000;
2335   let Inst{15-12} = Rd;
2336   let Inst{11-0} = imm;
2337 }
2338
2339 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
2340              (BICri GPR:$src, so_imm_not:$imm)>;
2341
2342 //===----------------------------------------------------------------------===//
2343 //  Multiply Instructions.
2344 //
2345 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2346              string opc, string asm, list<dag> pattern>
2347   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2348   bits<4> Rd;
2349   bits<4> Rm;
2350   bits<4> Rn;
2351   let Inst{19-16} = Rd;
2352   let Inst{11-8}  = Rm;
2353   let Inst{3-0}   = Rn;
2354 }
2355 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2356              string opc, string asm, list<dag> pattern>
2357   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2358   bits<4> RdLo;
2359   bits<4> RdHi;
2360   bits<4> Rm;
2361   bits<4> Rn;
2362   let Inst{19-16} = RdHi;
2363   let Inst{15-12} = RdLo;
2364   let Inst{11-8}  = Rm;
2365   let Inst{3-0}   = Rn;
2366 }
2367
2368 let isCommutable = 1 in
2369 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2370                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
2371                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>;
2372
2373 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2374                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
2375                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]> {
2376   bits<4> Ra;
2377   let Inst{15-12} = Ra;
2378 }
2379
2380 def MLS  : AMul1I<0b0000011, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
2381                    IIC_iMAC32, "mls", "\t$dst, $a, $b, $c",
2382                    [(set GPR:$dst, (sub GPR:$c, (mul GPR:$a, GPR:$b)))]>,
2383                    Requires<[IsARM, HasV6T2]> {
2384   bits<4> Rd;
2385   bits<4> Rm;
2386   bits<4> Rn;
2387   let Inst{19-16} = Rd;
2388   let Inst{11-8}  = Rm;
2389   let Inst{3-0}   = Rn;
2390 }
2391
2392 // Extra precision multiplies with low / high results
2393
2394 let neverHasSideEffects = 1 in {
2395 let isCommutable = 1 in {
2396 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
2397                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2398                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2399
2400 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
2401                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2402                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2403 }
2404
2405 // Multiply + accumulate
2406 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
2407                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2408                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2409
2410 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
2411                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2412                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2413
2414 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
2415                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2416                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2417                     Requires<[IsARM, HasV6]> {
2418   bits<4> RdLo;
2419   bits<4> RdHi;
2420   bits<4> Rm;
2421   bits<4> Rn;
2422   let Inst{19-16} = RdLo;
2423   let Inst{15-12} = RdHi;
2424   let Inst{11-8}  = Rm;
2425   let Inst{3-0}   = Rn;
2426 }
2427 } // neverHasSideEffects
2428
2429 // Most significant word multiply
2430 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2431                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
2432                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
2433             Requires<[IsARM, HasV6]> {
2434   let Inst{15-12} = 0b1111;
2435 }
2436
2437 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2438                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
2439                [/* For disassembly only; pattern left blank */]>,
2440             Requires<[IsARM, HasV6]> {
2441   let Inst{15-12} = 0b1111;
2442 }
2443
2444 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
2445                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2446                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2447                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2448             Requires<[IsARM, HasV6]>;
2449
2450 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
2451                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2452                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
2453                [/* For disassembly only; pattern left blank */]>,
2454             Requires<[IsARM, HasV6]>;
2455
2456 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
2457                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2458                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2459                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
2460             Requires<[IsARM, HasV6]>;
2461
2462 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
2463                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2464                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
2465                [/* For disassembly only; pattern left blank */]>,
2466             Requires<[IsARM, HasV6]>;
2467
2468 multiclass AI_smul<string opc, PatFrag opnode> {
2469   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2470               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2471               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2472                                       (sext_inreg GPR:$Rm, i16)))]>,
2473            Requires<[IsARM, HasV5TE]>;
2474
2475   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2476               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2477               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2478                                       (sra GPR:$Rm, (i32 16))))]>,
2479            Requires<[IsARM, HasV5TE]>;
2480
2481   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2482               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2483               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2484                                       (sext_inreg GPR:$Rm, i16)))]>,
2485            Requires<[IsARM, HasV5TE]>;
2486
2487   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2488               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2489               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2490                                       (sra GPR:$Rm, (i32 16))))]>,
2491             Requires<[IsARM, HasV5TE]>;
2492
2493   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2494               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2495               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2496                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
2497            Requires<[IsARM, HasV5TE]>;
2498
2499   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2500               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2501               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2502                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
2503             Requires<[IsARM, HasV5TE]>;
2504 }
2505
2506
2507 multiclass AI_smla<string opc, PatFrag opnode> {
2508   def BB : AMulxyI<0b0001000, 0b00, (outs GPR:$Rd),
2509               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2510               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2511               [(set GPR:$Rd, (add GPR:$Ra,
2512                                (opnode (sext_inreg GPR:$Rn, i16),
2513                                        (sext_inreg GPR:$Rm, i16))))]>,
2514            Requires<[IsARM, HasV5TE]>;
2515
2516   def BT : AMulxyI<0b0001000, 0b10, (outs GPR:$Rd),
2517               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2518               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2519               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
2520                                                    (sra GPR:$Rm, (i32 16)))))]>,
2521            Requires<[IsARM, HasV5TE]>;
2522
2523   def TB : AMulxyI<0b0001000, 0b01, (outs GPR:$Rd),
2524               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2525               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2526               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2527                                                 (sext_inreg GPR:$Rm, i16))))]>,
2528            Requires<[IsARM, HasV5TE]>;
2529
2530   def TT : AMulxyI<0b0001000, 0b11, (outs GPR:$Rd),
2531               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2532               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2533              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2534                                                    (sra GPR:$Rm, (i32 16)))))]>,
2535             Requires<[IsARM, HasV5TE]>;
2536
2537   def WB : AMulxyI<0b0001001, 0b00, (outs GPR:$Rd),
2538               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2539               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2540               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2541                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
2542            Requires<[IsARM, HasV5TE]>;
2543
2544   def WT : AMulxyI<0b0001001, 0b10, (outs GPR:$Rd),
2545               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2546               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2547               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2548                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
2549             Requires<[IsARM, HasV5TE]>;
2550 }
2551
2552 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2553 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2554
2555 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
2556 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
2557                       (ins GPR:$Rn, GPR:$Rm),
2558                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
2559                       [/* For disassembly only; pattern left blank */]>,
2560               Requires<[IsARM, HasV5TE]>;
2561
2562 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
2563                       (ins GPR:$Rn, GPR:$Rm),
2564                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
2565                       [/* For disassembly only; pattern left blank */]>,
2566               Requires<[IsARM, HasV5TE]>;
2567
2568 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
2569                       (ins GPR:$Rn, GPR:$Rm),
2570                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
2571                       [/* For disassembly only; pattern left blank */]>,
2572               Requires<[IsARM, HasV5TE]>;
2573
2574 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
2575                       (ins GPR:$Rn, GPR:$Rm),
2576                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
2577                       [/* For disassembly only; pattern left blank */]>,
2578               Requires<[IsARM, HasV5TE]>;
2579
2580 // Helper class for AI_smld -- for disassembly only
2581 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
2582                     InstrItinClass itin, string opc, string asm>
2583   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
2584   bits<4> Rn;
2585   bits<4> Rm;
2586   let Inst{4}     = 1;
2587   let Inst{5}     = swap;
2588   let Inst{6}     = sub;
2589   let Inst{7}     = 0;
2590   let Inst{21-20} = 0b00;
2591   let Inst{22}    = long;
2592   let Inst{27-23} = 0b01110;
2593   let Inst{11-8}  = Rm;
2594   let Inst{3-0}   = Rn;
2595 }
2596 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
2597                 InstrItinClass itin, string opc, string asm>
2598   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2599   bits<4> Rd;
2600   let Inst{15-12} = 0b1111;
2601   let Inst{19-16} = Rd;
2602 }
2603 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
2604                 InstrItinClass itin, string opc, string asm>
2605   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2606   bits<4> Ra;
2607   let Inst{15-12} = Ra;
2608 }
2609 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
2610                   InstrItinClass itin, string opc, string asm>
2611   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2612   bits<4> RdLo;
2613   bits<4> RdHi;
2614   let Inst{19-16} = RdHi;
2615   let Inst{15-12} = RdLo;
2616 }
2617
2618 multiclass AI_smld<bit sub, string opc> {
2619
2620   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2621                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
2622
2623   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2624                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
2625
2626   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
2627                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2628                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
2629
2630   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
2631                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2632                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
2633
2634 }
2635
2636 defm SMLA : AI_smld<0, "smla">;
2637 defm SMLS : AI_smld<1, "smls">;
2638
2639 multiclass AI_sdml<bit sub, string opc> {
2640
2641   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2642                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
2643   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2644                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
2645 }
2646
2647 defm SMUA : AI_sdml<0, "smua">;
2648 defm SMUS : AI_sdml<1, "smus">;
2649
2650 //===----------------------------------------------------------------------===//
2651 //  Misc. Arithmetic Instructions.
2652 //
2653
2654 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
2655               IIC_iUNAr, "clz", "\t$Rd, $Rm",
2656               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
2657
2658 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2659               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
2660               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
2661            Requires<[IsARM, HasV6T2]>;
2662
2663 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2664               IIC_iUNAr, "rev", "\t$Rd, $Rm",
2665               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
2666
2667 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2668                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
2669                [(set GPR:$Rd,
2670                    (or (and (srl GPR:$Rm, (i32 8)), 0xFF),
2671                        (or (and (shl GPR:$Rm, (i32 8)), 0xFF00),
2672                            (or (and (srl GPR:$Rm, (i32 8)), 0xFF0000),
2673                                (and (shl GPR:$Rm, (i32 8)), 0xFF000000)))))]>,
2674                Requires<[IsARM, HasV6]>;
2675
2676 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2677                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
2678                [(set GPR:$Rd,
2679                   (sext_inreg
2680                     (or (srl (and GPR:$Rm, 0xFF00), (i32 8)),
2681                         (shl GPR:$Rm, (i32 8))), i16))]>,
2682                Requires<[IsARM, HasV6]>;
2683
2684 def lsl_shift_imm : SDNodeXForm<imm, [{
2685   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::lsl, N->getZExtValue());
2686   return CurDAG->getTargetConstant(Sh, MVT::i32);
2687 }]>;
2688
2689 def lsl_amt : PatLeaf<(i32 imm), [{
2690   return (N->getZExtValue() < 32);
2691 }], lsl_shift_imm>;
2692
2693 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
2694                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
2695                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
2696                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
2697                                   (and (shl GPR:$Rm, lsl_amt:$sh),
2698                                        0xFFFF0000)))]>,
2699                Requires<[IsARM, HasV6]>;
2700
2701 // Alternate cases for PKHBT where identities eliminate some nodes.
2702 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
2703                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
2704 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
2705                (PKHBT GPR:$Rn, GPR:$Rm, (lsl_shift_imm imm16_31:$sh))>;
2706
2707 def asr_shift_imm : SDNodeXForm<imm, [{
2708   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::asr, N->getZExtValue());
2709   return CurDAG->getTargetConstant(Sh, MVT::i32);
2710 }]>;
2711
2712 def asr_amt : PatLeaf<(i32 imm), [{
2713   return (N->getZExtValue() <= 32);
2714 }], asr_shift_imm>;
2715
2716 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
2717 // will match the pattern below.
2718 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
2719                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
2720                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
2721                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
2722                                   (and (sra GPR:$Rm, asr_amt:$sh),
2723                                        0xFFFF)))]>,
2724                Requires<[IsARM, HasV6]>;
2725
2726 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2727 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2728 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
2729                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm16_31:$sh))>;
2730 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
2731                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
2732                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm1_15:$sh))>;
2733
2734 //===----------------------------------------------------------------------===//
2735 //  Comparison Instructions...
2736 //
2737
2738 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
2739                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2740                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
2741
2742 // FIXME: We have to be careful when using the CMN instruction and comparison
2743 // with 0. One would expect these two pieces of code should give identical
2744 // results:
2745 //
2746 //   rsbs r1, r1, 0
2747 //   cmp  r0, r1
2748 //   mov  r0, #0
2749 //   it   ls
2750 //   mov  r0, #1
2751 //
2752 // and:
2753 //
2754 //   cmn  r0, r1
2755 //   mov  r0, #0
2756 //   it   ls
2757 //   mov  r0, #1
2758 //
2759 // However, the CMN gives the *opposite* result when r1 is 0. This is because
2760 // the carry flag is set in the CMP case but not in the CMN case. In short, the
2761 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
2762 // value of r0 and the carry bit (because the "carry bit" parameter to
2763 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
2764 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
2765 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
2766 // parameter to AddWithCarry is defined as 0).
2767 //
2768 // When x is 0 and unsigned:
2769 //
2770 //    x = 0
2771 //   ~x = 0xFFFF FFFF
2772 //   ~x + 1 = 0x1 0000 0000
2773 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
2774 //
2775 // Therefore, we should disable CMN when comparing against zero, until we can
2776 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
2777 // when it's a comparison which doesn't look at the 'carry' flag).
2778 //
2779 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
2780 //
2781 // This is related to <rdar://problem/7569620>.
2782 //
2783 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
2784 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
2785
2786 // Note that TST/TEQ don't set all the same flags that CMP does!
2787 defm TST  : AI1_cmp_irs<0b1000, "tst",
2788                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
2789                         BinOpFrag<(ARMcmpZ (and node:$LHS, node:$RHS), 0)>, 1>;
2790 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
2791                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
2792                         BinOpFrag<(ARMcmpZ (xor node:$LHS, node:$RHS), 0)>, 1>;
2793
2794 defm CMPz  : AI1_cmp_irs<0b1010, "cmp",
2795                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2796                          BinOpFrag<(ARMcmpZ node:$LHS, node:$RHS)>>;
2797 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
2798                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2799                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
2800
2801 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
2802 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
2803
2804 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
2805              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
2806
2807 // Pseudo i64 compares for some floating point compares.
2808 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
2809     Defs = [CPSR] in {
2810 def BCCi64 : PseudoInst<(outs),
2811     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
2812      IIC_Br, "",
2813     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
2814
2815 def BCCZi64 : PseudoInst<(outs),
2816      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br, "",
2817     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
2818 } // usesCustomInserter
2819
2820
2821 // Conditional moves
2822 // FIXME: should be able to write a pattern for ARMcmov, but can't use
2823 // a two-value operand where a dag node expects two operands. :(
2824 // FIXME: These should all be pseudo-instructions that get expanded to
2825 //        the normal MOV instructions. That would fix the dependency on
2826 //        special casing them in tblgen.
2827 let neverHasSideEffects = 1 in {
2828 def MOVCCr : AI1<0b1101, (outs GPR:$Rd), (ins GPR:$false, GPR:$Rm), DPFrm,
2829                 IIC_iCMOVr, "mov", "\t$Rd, $Rm",
2830       [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
2831                 RegConstraint<"$false = $Rd">, UnaryDP {
2832   bits<4> Rd;
2833   bits<4> Rm;
2834   let Inst{25} = 0;
2835   let Inst{20} = 0;
2836   let Inst{15-12} = Rd;
2837   let Inst{11-4} = 0b00000000;
2838   let Inst{3-0} = Rm;
2839 }
2840
2841 def MOVCCs : AI1<0b1101, (outs GPR:$Rd),
2842                  (ins GPR:$false, so_reg:$shift), DPSoRegFrm, IIC_iCMOVsr,
2843                 "mov", "\t$Rd, $shift",
2844    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg:$shift, imm:$cc, CCR:$ccr))*/]>,
2845                 RegConstraint<"$false = $Rd">, UnaryDP {
2846   bits<4> Rd;
2847   bits<4> Rn;
2848   bits<12> shift;
2849   let Inst{25} = 0;
2850   let Inst{20} = 0;
2851   let Inst{19-16} = Rn;
2852   let Inst{15-12} = Rd;
2853   let Inst{11-0} = shift;
2854 }
2855
2856 def MOVCCi16 : AI1<0b1000, (outs GPR:$Rd), (ins GPR:$false, i32imm:$imm),
2857                  DPFrm, IIC_iMOVi,
2858                  "movw", "\t$Rd, $imm",
2859                  []>,
2860                  RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
2861                  UnaryDP {
2862   bits<4> Rd;
2863   bits<16> imm;
2864   let Inst{25} = 1;
2865   let Inst{20} = 0;
2866   let Inst{19-16} = imm{15-12};
2867   let Inst{15-12} = Rd;
2868   let Inst{11-0}  = imm{11-0};
2869 }
2870
2871 def MOVCCi : AI1<0b1101, (outs GPR:$Rd),
2872                          (ins GPR:$false, so_imm:$imm), DPFrm, IIC_iCMOVi,
2873                 "mov", "\t$Rd, $imm",
2874    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
2875                 RegConstraint<"$false = $Rd">, UnaryDP {
2876   bits<4> Rd;
2877   bits<12> imm;
2878   let Inst{25} = 1;
2879   let Inst{20} = 0;
2880   let Inst{19-16} = 0b0000;
2881   let Inst{15-12} = Rd;
2882   let Inst{11-0} = imm;
2883 }
2884 } // neverHasSideEffects
2885
2886 //===----------------------------------------------------------------------===//
2887 // Atomic operations intrinsics
2888 //
2889
2890 // memory barriers protect the atomic sequences
2891 let hasSideEffects = 1 in {
2892 def DMBsy : AInoP<(outs), (ins), MiscFrm, NoItinerary, "dmb", "",
2893                   [(ARMMemBarrier)]>, Requires<[IsARM, HasDB]> {
2894   let Inst{31-4} = 0xf57ff05;
2895   // FIXME: add support for options other than a full system DMB
2896   // See DMB disassembly-only variants below.
2897   let Inst{3-0} = 0b1111;
2898 }
2899
2900 def DSBsy : AInoP<(outs), (ins), MiscFrm, NoItinerary, "dsb", "",
2901                   [(ARMSyncBarrier)]>, Requires<[IsARM, HasDB]> {
2902   let Inst{31-4} = 0xf57ff04;
2903   // FIXME: add support for options other than a full system DSB
2904   // See DSB disassembly-only variants below.
2905   let Inst{3-0} = 0b1111;
2906 }
2907
2908 def DMB_MCR : AInoP<(outs), (ins GPR:$zero), MiscFrm, NoItinerary,
2909                        "mcr", "\tp15, 0, $zero, c7, c10, 5",
2910                        [(ARMMemBarrierMCR GPR:$zero)]>,
2911                        Requires<[IsARM, HasV6]> {
2912   // FIXME: add support for options other than a full system DMB
2913   // FIXME: add encoding
2914 }
2915
2916 def DSB_MCR : AInoP<(outs), (ins GPR:$zero), MiscFrm, NoItinerary,
2917                         "mcr", "\tp15, 0, $zero, c7, c10, 4",
2918                         [(ARMSyncBarrierMCR GPR:$zero)]>,
2919                         Requires<[IsARM, HasV6]> {
2920   // FIXME: add support for options other than a full system DSB
2921   // FIXME: add encoding
2922 }
2923 }
2924
2925 // Memory Barrier Operations Variants -- for disassembly only
2926
2927 def memb_opt : Operand<i32> {
2928   let PrintMethod = "printMemBOption";
2929 }
2930
2931 class AMBI<bits<4> op7_4, string opc>
2932   : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary, opc, "\t$opt",
2933           [/* For disassembly only; pattern left blank */]>,
2934     Requires<[IsARM, HasDB]> {
2935   let Inst{31-8} = 0xf57ff0;
2936   let Inst{7-4} = op7_4;
2937 }
2938
2939 // These DMB variants are for disassembly only.
2940 def DMBvar : AMBI<0b0101, "dmb">;
2941
2942 // These DSB variants are for disassembly only.
2943 def DSBvar : AMBI<0b0100, "dsb">;
2944
2945 // ISB has only full system option -- for disassembly only
2946 def ISBsy : AInoP<(outs), (ins), MiscFrm, NoItinerary, "isb", "", []>,
2947             Requires<[IsARM, HasDB]> {
2948   let Inst{31-4} = 0xf57ff06;
2949   let Inst{3-0} = 0b1111;
2950 }
2951
2952 let usesCustomInserter = 1 in {
2953   let Uses = [CPSR] in {
2954     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
2955       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2956       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
2957     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
2958       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2959       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
2960     def ATOMIC_LOAD_AND_I8 : PseudoInst<
2961       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2962       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
2963     def ATOMIC_LOAD_OR_I8 : PseudoInst<
2964       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2965       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
2966     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
2967       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2968       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
2969     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
2970       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2971       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
2972     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
2973       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2974       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
2975     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
2976       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2977       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
2978     def ATOMIC_LOAD_AND_I16 : PseudoInst<
2979       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2980       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
2981     def ATOMIC_LOAD_OR_I16 : PseudoInst<
2982       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2983       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
2984     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
2985       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2986       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
2987     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
2988       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2989       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
2990     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
2991       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2992       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
2993     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
2994       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2995       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
2996     def ATOMIC_LOAD_AND_I32 : PseudoInst<
2997       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2998       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
2999     def ATOMIC_LOAD_OR_I32 : PseudoInst<
3000       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3001       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
3002     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
3003       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3004       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
3005     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
3006       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3007       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
3008
3009     def ATOMIC_SWAP_I8 : PseudoInst<
3010       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary, "",
3011       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
3012     def ATOMIC_SWAP_I16 : PseudoInst<
3013       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary, "",
3014       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
3015     def ATOMIC_SWAP_I32 : PseudoInst<
3016       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary, "",
3017       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
3018
3019     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
3020       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary, "",
3021       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
3022     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
3023       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary, "",
3024       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3025     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3026       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary, "",
3027       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3028 }
3029 }
3030
3031 let mayLoad = 1 in {
3032 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3033                     "ldrexb", "\t$Rt, [$Rn]",
3034                     []>;
3035 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3036                     "ldrexh", "\t$Rt, [$Rn]",
3037                     []>;
3038 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3039                     "ldrex", "\t$Rt, [$Rn]",
3040                     []>;
3041 def LDREXD : AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2), (ins GPR:$Rn),
3042                     NoItinerary,
3043                     "ldrexd", "\t$Rt, $Rt2, [$Rn]",
3044                     []>;
3045 }
3046
3047 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3048 def STREXB : AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$src, GPR:$Rn),
3049                     NoItinerary,
3050                     "strexb", "\t$Rd, $src, [$Rn]",
3051                     []>;
3052 def STREXH : AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, GPR:$Rn),
3053                     NoItinerary,
3054                     "strexh", "\t$Rd, $Rt, [$Rn]",
3055                     []>;
3056 def STREX  : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, GPR:$Rn),
3057                     NoItinerary,
3058                     "strex", "\t$Rd, $Rt, [$Rn]",
3059                     []>;
3060 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3061                     (ins GPR:$Rt, GPR:$Rt2, GPR:$Rn),
3062                     NoItinerary,
3063                     "strexd", "\t$Rd, $Rt, $Rt2, [$Rn]",
3064                     []>;
3065 }
3066
3067 // Clear-Exclusive is for disassembly only.
3068 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3069                 [/* For disassembly only; pattern left blank */]>,
3070             Requires<[IsARM, HasV7]>  {
3071   let Inst{31-0} = 0b11110101011111111111000000011111;
3072 }
3073
3074 // SWP/SWPB are deprecated in V6/V7 and for disassembly only.
3075 let mayLoad = 1 in {
3076 def SWP  : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swp",
3077              [/* For disassembly only; pattern left blank */]>;
3078 def SWPB : AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swpb",
3079              [/* For disassembly only; pattern left blank */]>;
3080 }
3081
3082 //===----------------------------------------------------------------------===//
3083 // TLS Instructions
3084 //
3085
3086 // __aeabi_read_tp preserves the registers r1-r3.
3087 // FIXME: This needs to be a pseudo of some sort so that we can get the
3088 // encoding right, complete with fixup for the aeabi_read_tp function.
3089 let isCall = 1,
3090   Defs = [R0, R12, LR, CPSR] in {
3091   def TPsoft : ABXI<0b1011, (outs), (ins), IIC_Br,
3092                "bl\t__aeabi_read_tp",
3093                [(set R0, ARMthread_pointer)]>;
3094 }
3095
3096 //===----------------------------------------------------------------------===//
3097 // SJLJ Exception handling intrinsics
3098 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3099 //   address and save #0 in R0 for the non-longjmp case.
3100 //   Since by its nature we may be coming from some other function to get
3101 //   here, and we're using the stack frame for the containing function to
3102 //   save/restore registers, we can't keep anything live in regs across
3103 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3104 //   when we get here from a longjmp(). We force everthing out of registers
3105 //   except for our own input by listing the relevant registers in Defs. By
3106 //   doing so, we also cause the prologue/epilogue code to actively preserve
3107 //   all of the callee-saved resgisters, which is exactly what we want.
3108 //   A constant value is passed in $val, and we use the location as a scratch.
3109 //
3110 // These are pseudo-instructions and are lowered to individual MC-insts, so
3111 // no encoding information is necessary.
3112 let Defs =
3113   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR,  D0,
3114     D1,  D2,  D3,  D4,  D5,  D6,  D7,  D8,  D9,  D10, D11, D12, D13, D14, D15,
3115     D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26, D27, D28, D29, D30,
3116     D31 ], hasSideEffects = 1, isBarrier = 1 in {
3117   def Int_eh_sjlj_setjmp : XI<(outs), (ins GPR:$src, GPR:$val),
3118                                AddrModeNone, SizeSpecial, IndexModeNone,
3119                                Pseudo, NoItinerary, "", "",
3120                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3121                            Requires<[IsARM, HasVFP2]>;
3122 }
3123
3124 let Defs =
3125   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR ],
3126   hasSideEffects = 1, isBarrier = 1 in {
3127   def Int_eh_sjlj_setjmp_nofp : XI<(outs), (ins GPR:$src, GPR:$val),
3128                                    AddrModeNone, SizeSpecial, IndexModeNone,
3129                                    Pseudo, NoItinerary, "", "",
3130                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3131                                 Requires<[IsARM, NoVFP]>;
3132 }
3133
3134 // FIXME: Non-Darwin version(s)
3135 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
3136     Defs = [ R7, LR, SP ] in {
3137 def Int_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
3138                              AddrModeNone, SizeSpecial, IndexModeNone,
3139                              Pseudo, NoItinerary, "", "",
3140                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
3141                                 Requires<[IsARM, IsDarwin]>;
3142 }
3143
3144 // eh.sjlj.dispatchsetup pseudo-instruction.
3145 // This pseudo is usef for ARM, Thumb1 and Thumb2. Any differences are
3146 // handled when the pseudo is expanded (which happens before any passes
3147 // that need the instruction size).
3148 let isBarrier = 1, hasSideEffects = 1 in
3149 def Int_eh_sjlj_dispatchsetup :
3150  PseudoInst<(outs), (ins GPR:$src), NoItinerary, "",
3151             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
3152               Requires<[IsDarwin]>;
3153
3154 //===----------------------------------------------------------------------===//
3155 // Non-Instruction Patterns
3156 //
3157
3158 // Large immediate handling.
3159
3160 // Two piece so_imms.
3161 // FIXME: Expand this in ARMExpandPseudoInsts.
3162 // FIXME: Remove this when we can do generalized remat.
3163 let isReMaterializable = 1 in
3164 def MOVi2pieces : AI1x2<(outs GPR:$dst), (ins so_imm2part:$src),
3165                          Pseudo, IIC_iMOVix2,
3166                          "mov", "\t$dst, $src",
3167                          [(set GPR:$dst, so_imm2part:$src)]>,
3168                   Requires<[IsARM, NoV6T2]>;
3169
3170 def : ARMPat<(or GPR:$LHS, so_imm2part:$RHS),
3171              (ORRri (ORRri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
3172                     (so_imm2part_2 imm:$RHS))>;
3173 def : ARMPat<(xor GPR:$LHS, so_imm2part:$RHS),
3174              (EORri (EORri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
3175                     (so_imm2part_2 imm:$RHS))>;
3176 def : ARMPat<(add GPR:$LHS, so_imm2part:$RHS),
3177              (ADDri (ADDri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
3178                     (so_imm2part_2 imm:$RHS))>;
3179 def : ARMPat<(add GPR:$LHS, so_neg_imm2part:$RHS),
3180              (SUBri (SUBri GPR:$LHS, (so_neg_imm2part_1 imm:$RHS)),
3181                     (so_neg_imm2part_2 imm:$RHS))>;
3182
3183 // 32-bit immediate using movw + movt.
3184 // This is a single pseudo instruction, the benefit is that it can be remat'd
3185 // as a single unit instead of having to handle reg inputs.
3186 // FIXME: Remove this when we can do generalized remat.
3187 let isReMaterializable = 1 in
3188 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2, "",
3189                            [(set GPR:$dst, (i32 imm:$src))]>,
3190                            Requires<[IsARM, HasV6T2]>;
3191
3192 // ConstantPool, GlobalAddress, and JumpTable
3193 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
3194             Requires<[IsARM, DontUseMovt]>;
3195 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
3196 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
3197             Requires<[IsARM, UseMovt]>;
3198 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3199              (LEApcrelJT tjumptable:$dst, imm:$id)>;
3200
3201 // TODO: add,sub,and, 3-instr forms?
3202
3203 // Tail calls
3204 def : ARMPat<(ARMtcret tcGPR:$dst),
3205           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
3206
3207 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3208           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3209
3210 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3211           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3212
3213 def : ARMPat<(ARMtcret tcGPR:$dst),
3214           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
3215
3216 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3217           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3218
3219 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3220           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3221
3222 // Direct calls
3223 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
3224       Requires<[IsARM, IsNotDarwin]>;
3225 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
3226       Requires<[IsARM, IsDarwin]>;
3227
3228 // zextload i1 -> zextload i8
3229 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
3230 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
3231
3232 // extload -> zextload
3233 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3234 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3235 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3236 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3237
3238 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
3239
3240 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
3241 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
3242
3243 // smul* and smla*
3244 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3245                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3246                  (SMULBB GPR:$a, GPR:$b)>;
3247 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
3248                  (SMULBB GPR:$a, GPR:$b)>;
3249 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3250                       (sra GPR:$b, (i32 16))),
3251                  (SMULBT GPR:$a, GPR:$b)>;
3252 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
3253                  (SMULBT GPR:$a, GPR:$b)>;
3254 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
3255                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3256                  (SMULTB GPR:$a, GPR:$b)>;
3257 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
3258                 (SMULTB GPR:$a, GPR:$b)>;
3259 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3260                       (i32 16)),
3261                  (SMULWB GPR:$a, GPR:$b)>;
3262 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
3263                  (SMULWB GPR:$a, GPR:$b)>;
3264
3265 def : ARMV5TEPat<(add GPR:$acc,
3266                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3267                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3268                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3269 def : ARMV5TEPat<(add GPR:$acc,
3270                       (mul sext_16_node:$a, sext_16_node:$b)),
3271                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3272 def : ARMV5TEPat<(add GPR:$acc,
3273                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3274                            (sra GPR:$b, (i32 16)))),
3275                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3276 def : ARMV5TEPat<(add GPR:$acc,
3277                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
3278                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3279 def : ARMV5TEPat<(add GPR:$acc,
3280                       (mul (sra GPR:$a, (i32 16)),
3281                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3282                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3283 def : ARMV5TEPat<(add GPR:$acc,
3284                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
3285                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3286 def : ARMV5TEPat<(add GPR:$acc,
3287                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3288                            (i32 16))),
3289                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3290 def : ARMV5TEPat<(add GPR:$acc,
3291                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
3292                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3293
3294 //===----------------------------------------------------------------------===//
3295 // Thumb Support
3296 //
3297
3298 include "ARMInstrThumb.td"
3299
3300 //===----------------------------------------------------------------------===//
3301 // Thumb2 Support
3302 //
3303
3304 include "ARMInstrThumb2.td"
3305
3306 //===----------------------------------------------------------------------===//
3307 // Floating Point Support
3308 //
3309
3310 include "ARMInstrVFP.td"
3311
3312 //===----------------------------------------------------------------------===//
3313 // Advanced SIMD (NEON) Support
3314 //
3315
3316 include "ARMInstrNEON.td"
3317
3318 //===----------------------------------------------------------------------===//
3319 // Coprocessor Instructions.  For disassembly only.
3320 //
3321
3322 def CDP : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3323             nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3324             NoItinerary, "cdp", "\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
3325               [/* For disassembly only; pattern left blank */]> {
3326   let Inst{4} = 0;
3327 }
3328
3329 def CDP2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3330                nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3331                NoItinerary, "cdp2\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
3332                [/* For disassembly only; pattern left blank */]> {
3333   let Inst{31-28} = 0b1111;
3334   let Inst{4} = 0;
3335 }
3336
3337 class ACI<dag oops, dag iops, string opc, string asm>
3338   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, NoItinerary,
3339       opc, asm, "", [/* For disassembly only; pattern left blank */]> {
3340   let Inst{27-25} = 0b110;
3341 }
3342
3343 multiclass LdStCop<bits<4> op31_28, bit load, string opc> {
3344
3345   def _OFFSET : ACI<(outs),
3346       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3347       opc, "\tp$cop, cr$CRd, $addr"> {
3348     let Inst{31-28} = op31_28;
3349     let Inst{24} = 1; // P = 1
3350     let Inst{21} = 0; // W = 0
3351     let Inst{22} = 0; // D = 0
3352     let Inst{20} = load;
3353   }
3354
3355   def _PRE : ACI<(outs),
3356       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3357       opc, "\tp$cop, cr$CRd, $addr!"> {
3358     let Inst{31-28} = op31_28;
3359     let Inst{24} = 1; // P = 1
3360     let Inst{21} = 1; // W = 1
3361     let Inst{22} = 0; // D = 0
3362     let Inst{20} = load;
3363   }
3364
3365   def _POST : ACI<(outs),
3366       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3367       opc, "\tp$cop, cr$CRd, [$base], $offset"> {
3368     let Inst{31-28} = op31_28;
3369     let Inst{24} = 0; // P = 0
3370     let Inst{21} = 1; // W = 1
3371     let Inst{22} = 0; // D = 0
3372     let Inst{20} = load;
3373   }
3374
3375   def _OPTION : ACI<(outs),
3376       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, i32imm:$option),
3377       opc, "\tp$cop, cr$CRd, [$base], $option"> {
3378     let Inst{31-28} = op31_28;
3379     let Inst{24} = 0; // P = 0
3380     let Inst{23} = 1; // U = 1
3381     let Inst{21} = 0; // W = 0
3382     let Inst{22} = 0; // D = 0
3383     let Inst{20} = load;
3384   }
3385
3386   def L_OFFSET : ACI<(outs),
3387       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3388       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr"> {
3389     let Inst{31-28} = op31_28;
3390     let Inst{24} = 1; // P = 1
3391     let Inst{21} = 0; // W = 0
3392     let Inst{22} = 1; // D = 1
3393     let Inst{20} = load;
3394   }
3395
3396   def L_PRE : ACI<(outs),
3397       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3398       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr!"> {
3399     let Inst{31-28} = op31_28;
3400     let Inst{24} = 1; // P = 1
3401     let Inst{21} = 1; // W = 1
3402     let Inst{22} = 1; // D = 1
3403     let Inst{20} = load;
3404   }
3405
3406   def L_POST : ACI<(outs),
3407       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3408       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $offset"> {
3409     let Inst{31-28} = op31_28;
3410     let Inst{24} = 0; // P = 0
3411     let Inst{21} = 1; // W = 1
3412     let Inst{22} = 1; // D = 1
3413     let Inst{20} = load;
3414   }
3415
3416   def L_OPTION : ACI<(outs),
3417       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, nohash_imm:$option),
3418       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $option"> {
3419     let Inst{31-28} = op31_28;
3420     let Inst{24} = 0; // P = 0
3421     let Inst{23} = 1; // U = 1
3422     let Inst{21} = 0; // W = 0
3423     let Inst{22} = 1; // D = 1
3424     let Inst{20} = load;
3425   }
3426 }
3427
3428 defm LDC  : LdStCop<{?,?,?,?}, 1, "ldc">;
3429 defm LDC2 : LdStCop<0b1111,    1, "ldc2">;
3430 defm STC  : LdStCop<{?,?,?,?}, 0, "stc">;
3431 defm STC2 : LdStCop<0b1111,    0, "stc2">;
3432
3433 def MCR : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3434               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3435               NoItinerary, "mcr", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3436               [/* For disassembly only; pattern left blank */]> {
3437   let Inst{20} = 0;
3438   let Inst{4} = 1;
3439 }
3440
3441 def MCR2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3442                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3443                 NoItinerary, "mcr2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3444                 [/* For disassembly only; pattern left blank */]> {
3445   let Inst{31-28} = 0b1111;
3446   let Inst{20} = 0;
3447   let Inst{4} = 1;
3448 }
3449
3450 def MRC : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3451               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3452               NoItinerary, "mrc", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3453               [/* For disassembly only; pattern left blank */]> {
3454   let Inst{20} = 1;
3455   let Inst{4} = 1;
3456 }
3457
3458 def MRC2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3459                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3460                 NoItinerary, "mrc2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3461                 [/* For disassembly only; pattern left blank */]> {
3462   let Inst{31-28} = 0b1111;
3463   let Inst{20} = 1;
3464   let Inst{4} = 1;
3465 }
3466
3467 def MCRR : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3468                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3469                NoItinerary, "mcrr", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3470                [/* For disassembly only; pattern left blank */]> {
3471   let Inst{23-20} = 0b0100;
3472 }
3473
3474 def MCRR2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3475                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3476                  NoItinerary, "mcrr2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3477                  [/* For disassembly only; pattern left blank */]> {
3478   let Inst{31-28} = 0b1111;
3479   let Inst{23-20} = 0b0100;
3480 }
3481
3482 def MRRC : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3483                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3484                NoItinerary, "mrrc", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3485                [/* For disassembly only; pattern left blank */]> {
3486   let Inst{23-20} = 0b0101;
3487 }
3488
3489 def MRRC2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3490                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3491                  NoItinerary, "mrrc2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3492                  [/* For disassembly only; pattern left blank */]> {
3493   let Inst{31-28} = 0b1111;
3494   let Inst{23-20} = 0b0101;
3495 }
3496
3497 //===----------------------------------------------------------------------===//
3498 // Move between special register and ARM core register -- for disassembly only
3499 //
3500
3501 def MRS : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary, "mrs", "\t$dst, cpsr",
3502               [/* For disassembly only; pattern left blank */]> {
3503   let Inst{23-20} = 0b0000;
3504   let Inst{7-4} = 0b0000;
3505 }
3506
3507 def MRSsys : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary,"mrs","\t$dst, spsr",
3508               [/* For disassembly only; pattern left blank */]> {
3509   let Inst{23-20} = 0b0100;
3510   let Inst{7-4} = 0b0000;
3511 }
3512
3513 def MSR : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
3514               "msr", "\tcpsr$mask, $src",
3515               [/* For disassembly only; pattern left blank */]> {
3516   let Inst{23-20} = 0b0010;
3517   let Inst{7-4} = 0b0000;
3518 }
3519
3520 def MSRi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
3521               "msr", "\tcpsr$mask, $a",
3522               [/* For disassembly only; pattern left blank */]> {
3523   let Inst{23-20} = 0b0010;
3524   let Inst{7-4} = 0b0000;
3525 }
3526
3527 def MSRsys : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
3528               "msr", "\tspsr$mask, $src",
3529               [/* For disassembly only; pattern left blank */]> {
3530   let Inst{23-20} = 0b0110;
3531   let Inst{7-4} = 0b0000;
3532 }
3533
3534 def MSRsysi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
3535               "msr", "\tspsr$mask, $a",
3536               [/* For disassembly only; pattern left blank */]> {
3537   let Inst{23-20} = 0b0110;
3538   let Inst{7-4} = 0b0000;
3539 }