lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 0, []>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  64
  65 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  66
  67 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  68                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  69
  70 // Node definitions.
  71 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  72 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  73 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  74 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  75
  76 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  77                               [SDNPHasChain, SDNPOutGlue]>;
  78 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  79                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  80
  81 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  82                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  83                                SDNPVariadic]>;
  84 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  85                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  86                                SDNPVariadic]>;
  87 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  88                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  89                                SDNPVariadic]>;
  90
  91 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  92                               [SDNPHasChain, SDNPOptInGlue]>;
  93
  94 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  95                               [SDNPInGlue]>;
  96
  97 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
  98                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
  99
 100 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 101                               [SDNPHasChain]>;
 102 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 103                               [SDNPHasChain]>;
 104
 105 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 106                               [SDNPHasChain]>;
 107
 108 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 109                               [SDNPOutGlue]>;
 110
 111 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 112                               [SDNPOutGlue, SDNPCommutative]>;
 113
 114 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 115
 116 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 117 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 118 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 119
 120 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 121 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 122                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 123 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 124                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 125 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 126                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 127
 128
 129 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 130                                [SDNPHasChain]>;
 131 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 132                                [SDNPHasChain]>;
 133 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDTPrefetch,
 134                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 135
 136 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 137
 138 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 139                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 140
 141
 142 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 143
 144 //===----------------------------------------------------------------------===//
 145 // ARM Instruction Predicate Definitions.
 146 //
 147 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">, AssemblerPredicate;
 148 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 149 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 150 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">, AssemblerPredicate;
 151 def HasV6            : Predicate<"Subtarget->hasV6Ops()">, AssemblerPredicate;
 152 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 153 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">, AssemblerPredicate;
 154 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 155 def HasV7            : Predicate<"Subtarget->hasV7Ops()">, AssemblerPredicate;
 156 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 157 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">, AssemblerPredicate;
 158 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">, AssemblerPredicate;
 159 def HasNEON          : Predicate<"Subtarget->hasNEON()">, AssemblerPredicate;
 160 def HasFP16          : Predicate<"Subtarget->hasFP16()">, AssemblerPredicate;
 161 def HasDivide        : Predicate<"Subtarget->hasDivide()">, AssemblerPredicate;
 162 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 163                                  AssemblerPredicate;
 164 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 165                                  AssemblerPredicate;
 166 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 167                                  AssemblerPredicate;
 168 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 169 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 170 def IsThumb          : Predicate<"Subtarget->isThumb()">, AssemblerPredicate;
 171 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 172 def IsThumb2         : Predicate<"Subtarget->isThumb2()">, AssemblerPredicate;
 173 def IsARM            : Predicate<"!Subtarget->isThumb()">, AssemblerPredicate;
 174 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 175 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 176
 177 // FIXME: Eventually this will be just "hasV6T2Ops".
 178 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 179 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 180 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 181
 182 //===----------------------------------------------------------------------===//
 183 // ARM Flag Definitions.
 184
 185 class RegConstraint<string C> {
 186   string Constraints = C;
 187 }
 188
 189 //===----------------------------------------------------------------------===//
 190 //  ARM specific transformation functions and pattern fragments.
 191 //
 192
 193 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 194 // so_imm_neg def below.
 195 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 196   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 197 }]>;
 198
 199 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 200 // so_imm_not def below.
 201 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 202   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 203 }]>;
 204
 205 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 206 def imm1_15 : ImmLeaf<i32, [{
 207   return (int32_t)Imm >= 1 && (int32_t)Imm < 16;
 208 }]>;
 209
 210 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 211 def imm16_31 : ImmLeaf<i32, [{
 212   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 213 }]>;
 214
 215 def so_imm_neg :
 216   PatLeaf<(imm), [{
 217     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 218   }], so_imm_neg_XFORM>;
 219
 220 def so_imm_not :
 221   PatLeaf<(imm), [{
 222     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 223   }], so_imm_not_XFORM>;
 224
 225 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 226 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 227   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 228 }]>;
 229
 230 /// Split a 32-bit immediate into two 16 bit parts.
 231 def hi16 : SDNodeXForm<imm, [{
 232   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 233 }]>;
 234
 235 def lo16AllZero : PatLeaf<(i32 imm), [{
 236   // Returns true if all low 16-bits are 0.
 237   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 238 }], hi16>;
 239
 240 /// imm0_65535 predicate - True if the 32-bit immediate is in the range
 241 /// [0.65535].
 242 def imm0_65535 : ImmLeaf<i32, [{
 243   return Imm >= 0 && Imm < 65536;
 244 }]>;
 245
 246 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 247 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 248
 249 /// adde and sube predicates - True based on whether the carry flag output
 250 /// will be needed or not.
 251 def adde_dead_carry :
 252   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 253   [{return !N->hasAnyUseOfValue(1);}]>;
 254 def sube_dead_carry :
 255   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 256   [{return !N->hasAnyUseOfValue(1);}]>;
 257 def adde_live_carry :
 258   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 259   [{return N->hasAnyUseOfValue(1);}]>;
 260 def sube_live_carry :
 261   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 262   [{return N->hasAnyUseOfValue(1);}]>;
 263
 264 // An 'and' node with a single use.
 265 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 266   return N->hasOneUse();
 267 }]>;
 268
 269 // An 'xor' node with a single use.
 270 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 271   return N->hasOneUse();
 272 }]>;
 273
 274 // An 'fmul' node with a single use.
 275 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 276   return N->hasOneUse();
 277 }]>;
 278
 279 // An 'fadd' node which checks for single non-hazardous use.
 280 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 281   return hasNoVMLxHazardUse(N);
 282 }]>;
 283
 284 // An 'fsub' node which checks for single non-hazardous use.
 285 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 286   return hasNoVMLxHazardUse(N);
 287 }]>;
 288
 289 //===----------------------------------------------------------------------===//
 290 // Operand Definitions.
 291 //
 292
 293 // Branch target.
 294 // FIXME: rename brtarget to t2_brtarget
 295 def brtarget : Operand<OtherVT> {
 296   let EncoderMethod = "getBranchTargetOpValue";
 297 }
 298
 299 // FIXME: get rid of this one?
 300 def uncondbrtarget : Operand<OtherVT> {
 301   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 302 }
 303
 304 // Branch target for ARM. Handles conditional/unconditional
 305 def br_target : Operand<OtherVT> {
 306   let EncoderMethod = "getARMBranchTargetOpValue";
 307 }
 308
 309 // Call target.
 310 // FIXME: rename bltarget to t2_bl_target?
 311 def bltarget : Operand<i32> {
 312   // Encoded the same as branch targets.
 313   let EncoderMethod = "getBranchTargetOpValue";
 314 }
 315
 316 // Call target for ARM. Handles conditional/unconditional
 317 // FIXME: rename bl_target to t2_bltarget?
 318 def bl_target : Operand<i32> {
 319   // Encoded the same as branch targets.
 320   let EncoderMethod = "getARMBranchTargetOpValue";
 321 }
 322
 323
 324 // A list of registers separated by comma. Used by load/store multiple.
 325 def RegListAsmOperand : AsmOperandClass {
 326   let Name = "RegList";
 327   let SuperClasses = [];
 328 }
 329
 330 def DPRRegListAsmOperand : AsmOperandClass {
 331   let Name = "DPRRegList";
 332   let SuperClasses = [];
 333 }
 334
 335 def SPRRegListAsmOperand : AsmOperandClass {
 336   let Name = "SPRRegList";
 337   let SuperClasses = [];
 338 }
 339
 340 def reglist : Operand<i32> {
 341   let EncoderMethod = "getRegisterListOpValue";
 342   let ParserMatchClass = RegListAsmOperand;
 343   let PrintMethod = "printRegisterList";
 344 }
 345
 346 def dpr_reglist : Operand<i32> {
 347   let EncoderMethod = "getRegisterListOpValue";
 348   let ParserMatchClass = DPRRegListAsmOperand;
 349   let PrintMethod = "printRegisterList";
 350 }
 351
 352 def spr_reglist : Operand<i32> {
 353   let EncoderMethod = "getRegisterListOpValue";
 354   let ParserMatchClass = SPRRegListAsmOperand;
 355   let PrintMethod = "printRegisterList";
 356 }
 357
 358 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 359 def cpinst_operand : Operand<i32> {
 360   let PrintMethod = "printCPInstOperand";
 361 }
 362
 363 // Local PC labels.
 364 def pclabel : Operand<i32> {
 365   let PrintMethod = "printPCLabel";
 366 }
 367
 368 // ADR instruction labels.
 369 def adrlabel : Operand<i32> {
 370   let EncoderMethod = "getAdrLabelOpValue";
 371 }
 372
 373 def neon_vcvt_imm32 : Operand<i32> {
 374   let EncoderMethod = "getNEONVcvtImm32OpValue";
 375 }
 376
 377 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 378 def rot_imm : Operand<i32>, ImmLeaf<i32, [{
 379     int32_t v = (int32_t)Imm;
 380     return v == 8 || v == 16 || v == 24; }]> {
 381   let EncoderMethod = "getRotImmOpValue";
 382 }
 383
 384 def ShifterAsmOperand : AsmOperandClass {
 385   let Name = "Shifter";
 386   let SuperClasses = [];
 387 }
 388
 389 // shift_imm: An integer that encodes a shift amount and the type of shift
 390 // (currently either asr or lsl) using the same encoding used for the
 391 // immediates in so_reg operands.
 392 def shift_imm : Operand<i32> {
 393   let PrintMethod = "printShiftImmOperand";
 394   let ParserMatchClass = ShifterAsmOperand;
 395 }
 396
 397 // shifter_operand operands: so_reg and so_imm.
 398 def so_reg : Operand<i32>,    // reg reg imm
 399              ComplexPattern<i32, 3, "SelectShifterOperandReg",
 400                             [shl,srl,sra,rotr]> {
 401   let EncoderMethod = "getSORegOpValue";
 402   let PrintMethod = "printSORegOperand";
 403   let MIOperandInfo = (ops GPR, GPR, shift_imm);
 404 }
 405 def shift_so_reg : Operand<i32>,    // reg reg imm
 406                    ComplexPattern<i32, 3, "SelectShiftShifterOperandReg",
 407                                   [shl,srl,sra,rotr]> {
 408   let EncoderMethod = "getSORegOpValue";
 409   let PrintMethod = "printSORegOperand";
 410   let MIOperandInfo = (ops GPR, GPR, shift_imm);
 411 }
 412
 413 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 414 // 8-bit immediate rotated by an arbitrary number of bits.
 415 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 416     return ARM_AM::getSOImmVal(Imm) != -1;
 417   }]> {
 418   let EncoderMethod = "getSOImmOpValue";
 419   let PrintMethod = "printSOImmOperand";
 420 }
 421
 422 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 423 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 424 // get the first/second pieces.
 425 def so_imm2part : PatLeaf<(imm), [{
 426       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 427 }]>;
 428
 429 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 430 ///
 431 def arm_i32imm : PatLeaf<(imm), [{
 432   if (Subtarget->hasV6T2Ops())
 433     return true;
 434   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 435 }]>;
 436
 437 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 438 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 439   return Imm >= 0 && Imm < 32;
 440 }]>;
 441
 442 /// imm0_31_m1 - Matches and prints like imm0_31, but encodes as 'value - 1'.
 443 def imm0_31_m1 : Operand<i32>, ImmLeaf<i32, [{
 444   return Imm >= 0 && Imm < 32;
 445 }]> {
 446   let EncoderMethod = "getImmMinusOneOpValue";
 447 }
 448
 449 // i32imm_hilo16 - For movt/movw - sets the MC Encoder method.
 450 // The imm is split into imm{15-12}, imm{11-0}
 451 //
 452 def i32imm_hilo16 : Operand<i32> {
 453   let EncoderMethod = "getHiLo16ImmOpValue";
 454 }
 455
 456 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 457 /// e.g., 0xf000ffff
 458 def bf_inv_mask_imm : Operand<i32>,
 459                       PatLeaf<(imm), [{
 460   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 461 }] > {
 462   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 463   let PrintMethod = "printBitfieldInvMaskImmOperand";
 464 }
 465
 466 /// lsb_pos_imm - position of the lsb bit, used by BFI4p and t2BFI4p
 467 def lsb_pos_imm : Operand<i32>, ImmLeaf<i32, [{
 468   return isInt<5>(Imm);
 469 }]>;
 470
 471 /// width_imm - number of bits to be copied, used by BFI4p and t2BFI4p
 472 def width_imm : Operand<i32>, ImmLeaf<i32, [{
 473   return Imm > 0 &&  Imm <= 32;
 474 }] > {
 475   let EncoderMethod = "getMsbOpValue";
 476 }
 477
 478 // Define ARM specific addressing modes.
 479
 480 def MemMode2AsmOperand : AsmOperandClass {
 481   let Name = "MemMode2";
 482   let SuperClasses = [];
 483   let ParserMethod = "tryParseMemMode2Operand";
 484 }
 485
 486 def MemMode3AsmOperand : AsmOperandClass {
 487   let Name = "MemMode3";
 488   let SuperClasses = [];
 489   let ParserMethod = "tryParseMemMode3Operand";
 490 }
 491
 492 // addrmode_imm12 := reg +/- imm12
 493 //
 494 def addrmode_imm12 : Operand<i32>,
 495                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 496   // 12-bit immediate operand. Note that instructions using this encode
 497   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 498   // immediate values are as normal.
 499
 500   let EncoderMethod = "getAddrModeImm12OpValue";
 501   let PrintMethod = "printAddrModeImm12Operand";
 502   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 503 }
 504 // ldst_so_reg := reg +/- reg shop imm
 505 //
 506 def ldst_so_reg : Operand<i32>,
 507                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 508   let EncoderMethod = "getLdStSORegOpValue";
 509   // FIXME: Simplify the printer
 510   let PrintMethod = "printAddrMode2Operand";
 511   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 512 }
 513
 514 // addrmode2 := reg +/- imm12
 515 //           := reg +/- reg shop imm
 516 //
 517 def addrmode2 : Operand<i32>,
 518                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 519   let EncoderMethod = "getAddrMode2OpValue";
 520   let PrintMethod = "printAddrMode2Operand";
 521   let ParserMatchClass = MemMode2AsmOperand;
 522   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 523 }
 524
 525 def am2offset : Operand<i32>,
 526                 ComplexPattern<i32, 2, "SelectAddrMode2Offset",
 527                 [], [SDNPWantRoot]> {
 528   let EncoderMethod = "getAddrMode2OffsetOpValue";
 529   let PrintMethod = "printAddrMode2OffsetOperand";
 530   let MIOperandInfo = (ops GPR, i32imm);
 531 }
 532
 533 // addrmode3 := reg +/- reg
 534 // addrmode3 := reg +/- imm8
 535 //
 536 def addrmode3 : Operand<i32>,
 537                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 538   let EncoderMethod = "getAddrMode3OpValue";
 539   let PrintMethod = "printAddrMode3Operand";
 540   let ParserMatchClass = MemMode3AsmOperand;
 541   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 542 }
 543
 544 def am3offset : Operand<i32>,
 545                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 546                                [], [SDNPWantRoot]> {
 547   let EncoderMethod = "getAddrMode3OffsetOpValue";
 548   let PrintMethod = "printAddrMode3OffsetOperand";
 549   let MIOperandInfo = (ops GPR, i32imm);
 550 }
 551
 552 // ldstm_mode := {ia, ib, da, db}
 553 //
 554 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 555   let EncoderMethod = "getLdStmModeOpValue";
 556   let PrintMethod = "printLdStmModeOperand";
 557 }
 558
 559 def MemMode5AsmOperand : AsmOperandClass {
 560   let Name = "MemMode5";
 561   let SuperClasses = [];
 562 }
 563
 564 // addrmode5 := reg +/- imm8*4
 565 //
 566 def addrmode5 : Operand<i32>,
 567                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 568   let PrintMethod = "printAddrMode5Operand";
 569   let MIOperandInfo = (ops GPR:$base, i32imm);
 570   let ParserMatchClass = MemMode5AsmOperand;
 571   let EncoderMethod = "getAddrMode5OpValue";
 572 }
 573
 574 // addrmode6 := reg with optional alignment
 575 //
 576 def addrmode6 : Operand<i32>,
 577                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 578   let PrintMethod = "printAddrMode6Operand";
 579   let MIOperandInfo = (ops GPR:$addr, i32imm);
 580   let EncoderMethod = "getAddrMode6AddressOpValue";
 581 }
 582
 583 def am6offset : Operand<i32>,
 584                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 585                                [], [SDNPWantRoot]> {
 586   let PrintMethod = "printAddrMode6OffsetOperand";
 587   let MIOperandInfo = (ops GPR);
 588   let EncoderMethod = "getAddrMode6OffsetOpValue";
 589 }
 590
 591 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 592 // instructions, specifically VLD4-dup.
 593 def addrmode6dup : Operand<i32>,
 594                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 595   let PrintMethod = "printAddrMode6Operand";
 596   let MIOperandInfo = (ops GPR:$addr, i32imm);
 597   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 598 }
 599
 600 // addrmodepc := pc + reg
 601 //
 602 def addrmodepc : Operand<i32>,
 603                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 604   let PrintMethod = "printAddrModePCOperand";
 605   let MIOperandInfo = (ops GPR, i32imm);
 606 }
 607
 608 def MemMode7AsmOperand : AsmOperandClass {
 609   let Name = "MemMode7";
 610   let SuperClasses = [];
 611 }
 612
 613 // addrmode7 := reg
 614 // Used by load/store exclusive instructions. Useful to enable right assembly
 615 // parsing and printing. Not used for any codegen matching.
 616 //
 617 def addrmode7 : Operand<i32> {
 618   let PrintMethod = "printAddrMode7Operand";
 619   let MIOperandInfo = (ops GPR);
 620   let ParserMatchClass = MemMode7AsmOperand;
 621 }
 622
 623 def nohash_imm : Operand<i32> {
 624   let PrintMethod = "printNoHashImmediate";
 625 }
 626
 627 def CoprocNumAsmOperand : AsmOperandClass {
 628   let Name = "CoprocNum";
 629   let SuperClasses = [];
 630   let ParserMethod = "tryParseCoprocNumOperand";
 631 }
 632
 633 def CoprocRegAsmOperand : AsmOperandClass {
 634   let Name = "CoprocReg";
 635   let SuperClasses = [];
 636   let ParserMethod = "tryParseCoprocRegOperand";
 637 }
 638
 639 def p_imm : Operand<i32> {
 640   let PrintMethod = "printPImmediate";
 641   let ParserMatchClass = CoprocNumAsmOperand;
 642 }
 643
 644 def c_imm : Operand<i32> {
 645   let PrintMethod = "printCImmediate";
 646   let ParserMatchClass = CoprocRegAsmOperand;
 647 }
 648
 649 //===----------------------------------------------------------------------===//
 650
 651 include "ARMInstrFormats.td"
 652
 653 //===----------------------------------------------------------------------===//
 654 // Multiclass helpers...
 655 //
 656
 657 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 658 /// binop that produces a value.
 659 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 660                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 661                         PatFrag opnode, bit Commutable = 0> {
 662   // The register-immediate version is re-materializable. This is useful
 663   // in particular for taking the address of a local.
 664   let isReMaterializable = 1 in {
 665   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 666                iii, opc, "\t$Rd, $Rn, $imm",
 667                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 668     bits<4> Rd;
 669     bits<4> Rn;
 670     bits<12> imm;
 671     let Inst{25} = 1;
 672     let Inst{19-16} = Rn;
 673     let Inst{15-12} = Rd;
 674     let Inst{11-0} = imm;
 675   }
 676   }
 677   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 678                iir, opc, "\t$Rd, $Rn, $Rm",
 679                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 680     bits<4> Rd;
 681     bits<4> Rn;
 682     bits<4> Rm;
 683     let Inst{25} = 0;
 684     let isCommutable = Commutable;
 685     let Inst{19-16} = Rn;
 686     let Inst{15-12} = Rd;
 687     let Inst{11-4} = 0b00000000;
 688     let Inst{3-0} = Rm;
 689   }
 690   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 691                iis, opc, "\t$Rd, $Rn, $shift",
 692                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 693     bits<4> Rd;
 694     bits<4> Rn;
 695     bits<12> shift;
 696     let Inst{25} = 0;
 697     let Inst{19-16} = Rn;
 698     let Inst{15-12} = Rd;
 699     let Inst{11-0} = shift;
 700   }
 701 }
 702
 703 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 704 /// instruction modifies the CPSR register.
 705 let isCodeGenOnly = 1, Defs = [CPSR] in {
 706 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 707                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 708                          PatFrag opnode, bit Commutable = 0> {
 709   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 710                iii, opc, "\t$Rd, $Rn, $imm",
 711                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 712     bits<4> Rd;
 713     bits<4> Rn;
 714     bits<12> imm;
 715     let Inst{25} = 1;
 716     let Inst{20} = 1;
 717     let Inst{19-16} = Rn;
 718     let Inst{15-12} = Rd;
 719     let Inst{11-0} = imm;
 720   }
 721   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 722                iir, opc, "\t$Rd, $Rn, $Rm",
 723                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 724     bits<4> Rd;
 725     bits<4> Rn;
 726     bits<4> Rm;
 727     let isCommutable = Commutable;
 728     let Inst{25} = 0;
 729     let Inst{20} = 1;
 730     let Inst{19-16} = Rn;
 731     let Inst{15-12} = Rd;
 732     let Inst{11-4} = 0b00000000;
 733     let Inst{3-0} = Rm;
 734   }
 735   def rs : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 736                iis, opc, "\t$Rd, $Rn, $shift",
 737                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 738     bits<4> Rd;
 739     bits<4> Rn;
 740     bits<12> shift;
 741     let Inst{25} = 0;
 742     let Inst{20} = 1;
 743     let Inst{19-16} = Rn;
 744     let Inst{15-12} = Rd;
 745     let Inst{11-0} = shift;
 746   }
 747 }
 748 }
 749
 750 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 751 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 752 /// a explicit result, only implicitly set CPSR.
 753 let isCompare = 1, Defs = [CPSR] in {
 754 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 755                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 756                        PatFrag opnode, bit Commutable = 0> {
 757   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 758                opc, "\t$Rn, $imm",
 759                [(opnode GPR:$Rn, so_imm:$imm)]> {
 760     bits<4> Rn;
 761     bits<12> imm;
 762     let Inst{25} = 1;
 763     let Inst{20} = 1;
 764     let Inst{19-16} = Rn;
 765     let Inst{15-12} = 0b0000;
 766     let Inst{11-0} = imm;
 767   }
 768   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 769                opc, "\t$Rn, $Rm",
 770                [(opnode GPR:$Rn, GPR:$Rm)]> {
 771     bits<4> Rn;
 772     bits<4> Rm;
 773     let isCommutable = Commutable;
 774     let Inst{25} = 0;
 775     let Inst{20} = 1;
 776     let Inst{19-16} = Rn;
 777     let Inst{15-12} = 0b0000;
 778     let Inst{11-4} = 0b00000000;
 779     let Inst{3-0} = Rm;
 780   }
 781   def rs : AI1<opcod, (outs), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm, iis,
 782                opc, "\t$Rn, $shift",
 783                [(opnode GPR:$Rn, so_reg:$shift)]> {
 784     bits<4> Rn;
 785     bits<12> shift;
 786     let Inst{25} = 0;
 787     let Inst{20} = 1;
 788     let Inst{19-16} = Rn;
 789     let Inst{15-12} = 0b0000;
 790     let Inst{11-0} = shift;
 791   }
 792 }
 793 }
 794
 795 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
 796 /// register and one whose operand is a register rotated by 8/16/24.
 797 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 798 multiclass AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 799   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 800                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 801                  [(set GPR:$Rd, (opnode GPR:$Rm))]>,
 802               Requires<[IsARM, HasV6]> {
 803     bits<4> Rd;
 804     bits<4> Rm;
 805     let Inst{19-16} = 0b1111;
 806     let Inst{15-12} = Rd;
 807     let Inst{11-10} = 0b00;
 808     let Inst{3-0}   = Rm;
 809   }
 810   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 811                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 812                  [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
 813               Requires<[IsARM, HasV6]> {
 814     bits<4> Rd;
 815     bits<4> Rm;
 816     bits<2> rot;
 817     let Inst{19-16} = 0b1111;
 818     let Inst{15-12} = Rd;
 819     let Inst{11-10} = rot;
 820     let Inst{3-0}   = Rm;
 821   }
 822 }
 823
 824 multiclass AI_ext_rrot_np<bits<8> opcod, string opc> {
 825   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 826                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 827                  [/* For disassembly only; pattern left blank */]>,
 828               Requires<[IsARM, HasV6]> {
 829     let Inst{19-16} = 0b1111;
 830     let Inst{11-10} = 0b00;
 831   }
 832   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 833                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 834                  [/* For disassembly only; pattern left blank */]>,
 835               Requires<[IsARM, HasV6]> {
 836     bits<2> rot;
 837     let Inst{19-16} = 0b1111;
 838     let Inst{11-10} = rot;
 839   }
 840 }
 841
 842 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
 843 /// register and one whose operand is a register rotated by 8/16/24.
 844 multiclass AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 845   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 846                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 847                   [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 848                Requires<[IsARM, HasV6]> {
 849     bits<4> Rd;
 850     bits<4> Rm;
 851     bits<4> Rn;
 852     let Inst{19-16} = Rn;
 853     let Inst{15-12} = Rd;
 854     let Inst{11-10} = 0b00;
 855     let Inst{9-4}   = 0b000111;
 856     let Inst{3-0}   = Rm;
 857   }
 858   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 859                                              rot_imm:$rot),
 860                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 861                   [(set GPR:$Rd, (opnode GPR:$Rn,
 862                                           (rotr GPR:$Rm, rot_imm:$rot)))]>,
 863                   Requires<[IsARM, HasV6]> {
 864     bits<4> Rd;
 865     bits<4> Rm;
 866     bits<4> Rn;
 867     bits<2> rot;
 868     let Inst{19-16} = Rn;
 869     let Inst{15-12} = Rd;
 870     let Inst{11-10} = rot;
 871     let Inst{9-4}   = 0b000111;
 872     let Inst{3-0}   = Rm;
 873   }
 874 }
 875
 876 // For disassembly only.
 877 multiclass AI_exta_rrot_np<bits<8> opcod, string opc> {
 878   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 879                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 880                   [/* For disassembly only; pattern left blank */]>,
 881                Requires<[IsARM, HasV6]> {
 882     let Inst{11-10} = 0b00;
 883   }
 884   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 885                                              rot_imm:$rot),
 886                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 887                   [/* For disassembly only; pattern left blank */]>,
 888                   Requires<[IsARM, HasV6]> {
 889     bits<4> Rn;
 890     bits<2> rot;
 891     let Inst{19-16} = Rn;
 892     let Inst{11-10} = rot;
 893   }
 894 }
 895
 896 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 897 let Uses = [CPSR] in {
 898 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 899                              bit Commutable = 0> {
 900   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 901                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 902                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 903                Requires<[IsARM]> {
 904     bits<4> Rd;
 905     bits<4> Rn;
 906     bits<12> imm;
 907     let Inst{25} = 1;
 908     let Inst{15-12} = Rd;
 909     let Inst{19-16} = Rn;
 910     let Inst{11-0} = imm;
 911   }
 912   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 913                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
 914                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 915                Requires<[IsARM]> {
 916     bits<4> Rd;
 917     bits<4> Rn;
 918     bits<4> Rm;
 919     let Inst{11-4} = 0b00000000;
 920     let Inst{25} = 0;
 921     let isCommutable = Commutable;
 922     let Inst{3-0} = Rm;
 923     let Inst{15-12} = Rd;
 924     let Inst{19-16} = Rn;
 925   }
 926   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 927                 DPSoRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
 928                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 929                Requires<[IsARM]> {
 930     bits<4> Rd;
 931     bits<4> Rn;
 932     bits<12> shift;
 933     let Inst{25} = 0;
 934     let Inst{11-0} = shift;
 935     let Inst{15-12} = Rd;
 936     let Inst{19-16} = Rn;
 937   }
 938 }
 939 }
 940
 941 // Carry setting variants
 942 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
 943 let usesCustomInserter = 1 in {
 944 multiclass AI1_adde_sube_s_irs<PatFrag opnode, bit Commutable = 0> {
 945   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 946                Size4Bytes, IIC_iALUi,
 947                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>;
 948   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 949                Size4Bytes, IIC_iALUr,
 950                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 951     let isCommutable = Commutable;
 952   }
 953   def rs : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 954                Size4Bytes, IIC_iALUsr,
 955                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>;
 956 }
 957 }
 958
 959 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 960 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
 961            InstrItinClass iir, PatFrag opnode> {
 962   // Note: We use the complex addrmode_imm12 rather than just an input
 963   // GPR and a constrained immediate so that we can use this to match
 964   // frame index references and avoid matching constant pool references.
 965   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
 966                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
 967                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
 968     bits<4>  Rt;
 969     bits<17> addr;
 970     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 971     let Inst{19-16} = addr{16-13};  // Rn
 972     let Inst{15-12} = Rt;
 973     let Inst{11-0}  = addr{11-0};   // imm12
 974   }
 975   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
 976                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
 977                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
 978     bits<4>  Rt;
 979     bits<17> shift;
 980     let shift{4}    = 0;            // Inst{4} = 0
 981     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
 982     let Inst{19-16} = shift{16-13}; // Rn
 983     let Inst{15-12} = Rt;
 984     let Inst{11-0}  = shift{11-0};
 985   }
 986 }
 987 }
 988
 989 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
 990            InstrItinClass iir, PatFrag opnode> {
 991   // Note: We use the complex addrmode_imm12 rather than just an input
 992   // GPR and a constrained immediate so that we can use this to match
 993   // frame index references and avoid matching constant pool references.
 994   def i12 : AI2ldst<0b010, 0, isByte, (outs),
 995                    (ins GPR:$Rt, addrmode_imm12:$addr),
 996                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
 997                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
 998     bits<4> Rt;
 999     bits<17> addr;
1000     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1001     let Inst{19-16} = addr{16-13};  // Rn
1002     let Inst{15-12} = Rt;
1003     let Inst{11-0}  = addr{11-0};   // imm12
1004   }
1005   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1006                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1007                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1008     bits<4> Rt;
1009     bits<17> shift;
1010     let shift{4}    = 0;            // Inst{4} = 0
1011     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1012     let Inst{19-16} = shift{16-13}; // Rn
1013     let Inst{15-12} = Rt;
1014     let Inst{11-0}  = shift{11-0};
1015   }
1016 }
1017 //===----------------------------------------------------------------------===//
1018 // Instructions
1019 //===----------------------------------------------------------------------===//
1020
1021 //===----------------------------------------------------------------------===//
1022 //  Miscellaneous Instructions.
1023 //
1024
1025 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1026 /// the function.  The first operand is the ID# for this instruction, the second
1027 /// is the index into the MachineConstantPool that this is, the third is the
1028 /// size in bytes of this constant pool entry.
1029 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1030 def CONSTPOOL_ENTRY :
1031 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1032                     i32imm:$size), NoItinerary, []>;
1033
1034 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1035 // from removing one half of the matched pairs. That breaks PEI, which assumes
1036 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1037 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1038 def ADJCALLSTACKUP :
1039 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1040            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1041
1042 def ADJCALLSTACKDOWN :
1043 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1044            [(ARMcallseq_start timm:$amt)]>;
1045 }
1046
1047 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
1048              [/* For disassembly only; pattern left blank */]>,
1049           Requires<[IsARM, HasV6T2]> {
1050   let Inst{27-16} = 0b001100100000;
1051   let Inst{15-8} = 0b11110000;
1052   let Inst{7-0} = 0b00000000;
1053 }
1054
1055 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
1056              [/* For disassembly only; pattern left blank */]>,
1057           Requires<[IsARM, HasV6T2]> {
1058   let Inst{27-16} = 0b001100100000;
1059   let Inst{15-8} = 0b11110000;
1060   let Inst{7-0} = 0b00000001;
1061 }
1062
1063 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
1064              [/* For disassembly only; pattern left blank */]>,
1065           Requires<[IsARM, HasV6T2]> {
1066   let Inst{27-16} = 0b001100100000;
1067   let Inst{15-8} = 0b11110000;
1068   let Inst{7-0} = 0b00000010;
1069 }
1070
1071 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
1072              [/* For disassembly only; pattern left blank */]>,
1073           Requires<[IsARM, HasV6T2]> {
1074   let Inst{27-16} = 0b001100100000;
1075   let Inst{15-8} = 0b11110000;
1076   let Inst{7-0} = 0b00000011;
1077 }
1078
1079 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
1080              "\t$dst, $a, $b",
1081              [/* For disassembly only; pattern left blank */]>,
1082           Requires<[IsARM, HasV6]> {
1083   bits<4> Rd;
1084   bits<4> Rn;
1085   bits<4> Rm;
1086   let Inst{3-0} = Rm;
1087   let Inst{15-12} = Rd;
1088   let Inst{19-16} = Rn;
1089   let Inst{27-20} = 0b01101000;
1090   let Inst{7-4} = 0b1011;
1091   let Inst{11-8} = 0b1111;
1092 }
1093
1094 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1095              [/* For disassembly only; pattern left blank */]>,
1096           Requires<[IsARM, HasV6T2]> {
1097   let Inst{27-16} = 0b001100100000;
1098   let Inst{15-8} = 0b11110000;
1099   let Inst{7-0} = 0b00000100;
1100 }
1101
1102 // The i32imm operand $val can be used by a debugger to store more information
1103 // about the breakpoint.
1104 def BKPT : AI<(outs), (ins i32imm:$val), MiscFrm, NoItinerary, "bkpt", "\t$val",
1105               [/* For disassembly only; pattern left blank */]>,
1106            Requires<[IsARM]> {
1107   bits<16> val;
1108   let Inst{3-0} = val{3-0};
1109   let Inst{19-8} = val{15-4};
1110   let Inst{27-20} = 0b00010010;
1111   let Inst{7-4} = 0b0111;
1112 }
1113
1114 // Change Processor State is a system instruction -- for disassembly and
1115 // parsing only.
1116 // FIXME: Since the asm parser has currently no clean way to handle optional
1117 // operands, create 3 versions of the same instruction. Once there's a clean
1118 // framework to represent optional operands, change this behavior.
1119 class CPS<dag iops, string asm_ops>
1120   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1121         [/* For disassembly only; pattern left blank */]>, Requires<[IsARM]> {
1122   bits<2> imod;
1123   bits<3> iflags;
1124   bits<5> mode;
1125   bit M;
1126
1127   let Inst{31-28} = 0b1111;
1128   let Inst{27-20} = 0b00010000;
1129   let Inst{19-18} = imod;
1130   let Inst{17}    = M; // Enabled if mode is set;
1131   let Inst{16}    = 0;
1132   let Inst{8-6}   = iflags;
1133   let Inst{5}     = 0;
1134   let Inst{4-0}   = mode;
1135 }
1136
1137 let M = 1 in
1138   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, i32imm:$mode),
1139                   "$imod\t$iflags, $mode">;
1140 let mode = 0, M = 0 in
1141   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1142
1143 let imod = 0, iflags = 0, M = 1 in
1144   def CPS1p : CPS<(ins i32imm:$mode), "\t$mode">;
1145
1146 // Preload signals the memory system of possible future data/instruction access.
1147 // These are for disassembly only.
1148 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1149
1150   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1151                 !strconcat(opc, "\t$addr"),
1152                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1153     bits<4> Rt;
1154     bits<17> addr;
1155     let Inst{31-26} = 0b111101;
1156     let Inst{25} = 0; // 0 for immediate form
1157     let Inst{24} = data;
1158     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1159     let Inst{22} = read;
1160     let Inst{21-20} = 0b01;
1161     let Inst{19-16} = addr{16-13};  // Rn
1162     let Inst{15-12} = 0b1111;
1163     let Inst{11-0}  = addr{11-0};   // imm12
1164   }
1165
1166   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1167                !strconcat(opc, "\t$shift"),
1168                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1169     bits<17> shift;
1170     let Inst{31-26} = 0b111101;
1171     let Inst{25} = 1; // 1 for register form
1172     let Inst{24} = data;
1173     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1174     let Inst{22} = read;
1175     let Inst{21-20} = 0b01;
1176     let Inst{19-16} = shift{16-13}; // Rn
1177     let Inst{15-12} = 0b1111;
1178     let Inst{11-0}  = shift{11-0};
1179   }
1180 }
1181
1182 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1183 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1184 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1185
1186 def SETEND : AXI<(outs),(ins setend_op:$end), MiscFrm, NoItinerary,
1187                  "setend\t$end",
1188                  [/* For disassembly only; pattern left blank */]>,
1189                Requires<[IsARM]> {
1190   bits<1> end;
1191   let Inst{31-10} = 0b1111000100000001000000;
1192   let Inst{9} = end;
1193   let Inst{8-0} = 0;
1194 }
1195
1196 def DBG : AI<(outs), (ins i32imm:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1197              [/* For disassembly only; pattern left blank */]>,
1198           Requires<[IsARM, HasV7]> {
1199   bits<4> opt;
1200   let Inst{27-4} = 0b001100100000111100001111;
1201   let Inst{3-0} = opt;
1202 }
1203
1204 // A5.4 Permanently UNDEFINED instructions.
1205 let isBarrier = 1, isTerminator = 1 in
1206 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1207                "trap", [(trap)]>,
1208            Requires<[IsARM]> {
1209   let Inst = 0xe7ffdefe;
1210 }
1211
1212 // Address computation and loads and stores in PIC mode.
1213 let isNotDuplicable = 1 in {
1214 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1215                             Size4Bytes, IIC_iALUr,
1216                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1217
1218 let AddedComplexity = 10 in {
1219 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1220                             Size4Bytes, IIC_iLoad_r,
1221                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1222
1223 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1224                             Size4Bytes, IIC_iLoad_bh_r,
1225                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1226
1227 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1228                             Size4Bytes, IIC_iLoad_bh_r,
1229                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1230
1231 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1232                             Size4Bytes, IIC_iLoad_bh_r,
1233                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1234
1235 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1236                             Size4Bytes, IIC_iLoad_bh_r,
1237                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1238 }
1239 let AddedComplexity = 10 in {
1240 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1241       Size4Bytes, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1242
1243 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1244       Size4Bytes, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1245                                                    addrmodepc:$addr)]>;
1246
1247 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1248       Size4Bytes, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1249 }
1250 } // isNotDuplicable = 1
1251
1252
1253 // LEApcrel - Load a pc-relative address into a register without offending the
1254 // assembler.
1255 let neverHasSideEffects = 1, isReMaterializable = 1 in
1256 // The 'adr' mnemonic encodes differently if the label is before or after
1257 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1258 // know until then which form of the instruction will be used.
1259 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1260                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, #$label", []> {
1261   bits<4> Rd;
1262   bits<12> label;
1263   let Inst{27-25} = 0b001;
1264   let Inst{20} = 0;
1265   let Inst{19-16} = 0b1111;
1266   let Inst{15-12} = Rd;
1267   let Inst{11-0} = label;
1268 }
1269 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1270                     Size4Bytes, IIC_iALUi, []>;
1271
1272 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1273                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1274                       Size4Bytes, IIC_iALUi, []>;
1275
1276 //===----------------------------------------------------------------------===//
1277 //  Control Flow Instructions.
1278 //
1279
1280 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1281   // ARMV4T and above
1282   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1283                   "bx", "\tlr", [(ARMretflag)]>,
1284                Requires<[IsARM, HasV4T]> {
1285     let Inst{27-0}  = 0b0001001011111111111100011110;
1286   }
1287
1288   // ARMV4 only
1289   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1290                   "mov", "\tpc, lr", [(ARMretflag)]>,
1291                Requires<[IsARM, NoV4T]> {
1292     let Inst{27-0} = 0b0001101000001111000000001110;
1293   }
1294 }
1295
1296 // Indirect branches
1297 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1298   // ARMV4T and above
1299   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1300                   [(brind GPR:$dst)]>,
1301               Requires<[IsARM, HasV4T]> {
1302     bits<4> dst;
1303     let Inst{31-4} = 0b1110000100101111111111110001;
1304     let Inst{3-0}  = dst;
1305   }
1306
1307   // ARMV4 only
1308   // FIXME: We would really like to define this as a vanilla ARMPat like:
1309   // ARMPat<(brind GPR:$dst), (MOVr PC, GPR:$dst)>
1310   // With that, however, we can't set isBranch, isTerminator, etc..
1311   def MOVPCRX : ARMPseudoInst<(outs), (ins GPR:$dst),
1312                     Size4Bytes, IIC_Br, [(brind GPR:$dst)]>,
1313                     Requires<[IsARM, NoV4T]>;
1314 }
1315
1316 // All calls clobber the non-callee saved registers. SP is marked as
1317 // a use to prevent stack-pointer assignments that appear immediately
1318 // before calls from potentially appearing dead.
1319 let isCall = 1,
1320   // On non-Darwin platforms R9 is callee-saved.
1321   // FIXME:  Do we really need a non-predicated version? If so, it should
1322   // at least be a pseudo instruction expanding to the predicated version
1323   // at MC lowering time.
1324   Defs = [R0,  R1,  R2,  R3,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1325   Uses = [SP] in {
1326   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1327                 IIC_Br, "bl\t$func",
1328                 [(ARMcall tglobaladdr:$func)]>,
1329             Requires<[IsARM, IsNotDarwin]> {
1330     let Inst{31-28} = 0b1110;
1331     bits<24> func;
1332     let Inst{23-0} = func;
1333   }
1334
1335   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1336                    IIC_Br, "bl", "\t$func",
1337                    [(ARMcall_pred tglobaladdr:$func)]>,
1338                 Requires<[IsARM, IsNotDarwin]> {
1339     bits<24> func;
1340     let Inst{23-0} = func;
1341   }
1342
1343   // ARMv5T and above
1344   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1345                 IIC_Br, "blx\t$func",
1346                 [(ARMcall GPR:$func)]>,
1347             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1348     bits<4> func;
1349     let Inst{31-4} = 0b1110000100101111111111110011;
1350     let Inst{3-0}  = func;
1351   }
1352
1353   def BLX_pred : AI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1354                     IIC_Br, "blx", "\t$func",
1355                     [(ARMcall_pred GPR:$func)]>,
1356                  Requires<[IsARM, HasV5T, IsNotDarwin]> {
1357     bits<4> func;
1358     let Inst{27-4} = 0b000100101111111111110011;
1359     let Inst{3-0}  = func;
1360   }
1361
1362   // ARMv4T
1363   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1364   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1365                    Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1366                    Requires<[IsARM, HasV4T, IsNotDarwin]>;
1367
1368   // ARMv4
1369   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1370                    Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1371                    Requires<[IsARM, NoV4T, IsNotDarwin]>;
1372 }
1373
1374 let isCall = 1,
1375   // On Darwin R9 is call-clobbered.
1376   // R7 is marked as a use to prevent frame-pointer assignments from being
1377   // moved above / below calls.
1378   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1379   Uses = [R7, SP] in {
1380   def BLr9  : ARMPseudoInst<(outs), (ins bltarget:$func, variable_ops),
1381                 Size4Bytes, IIC_Br,
1382                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsARM, IsDarwin]>;
1383
1384   def BLr9_pred : ARMPseudoInst<(outs),
1385                    (ins bltarget:$func, pred:$p, variable_ops),
1386                    Size4Bytes, IIC_Br,
1387                    [(ARMcall_pred tglobaladdr:$func)]>,
1388                   Requires<[IsARM, IsDarwin]>;
1389
1390   // ARMv5T and above
1391   def BLXr9 : ARMPseudoInst<(outs), (ins GPR:$func, variable_ops),
1392                 Size4Bytes, IIC_Br,
1393                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]>;
1394
1395   def BLXr9_pred: ARMPseudoInst<(outs), (ins GPR:$func, pred:$p,  variable_ops),
1396                       Size4Bytes, IIC_Br,
1397                       [(ARMcall_pred GPR:$func)]>,
1398                    Requires<[IsARM, HasV5T, IsDarwin]>;
1399
1400   // ARMv4T
1401   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1402   def BXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1403                   Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1404                   Requires<[IsARM, HasV4T, IsDarwin]>;
1405
1406   // ARMv4
1407   def BMOVPCRXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1408                   Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1409                   Requires<[IsARM, NoV4T, IsDarwin]>;
1410 }
1411
1412 // Tail calls.
1413
1414 // FIXME: The Thumb versions of these should live in ARMInstrThumb.td
1415 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1416   // Darwin versions.
1417   let Defs = [R0, R1, R2, R3, R9, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1418       Uses = [SP] in {
1419     def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1420                        IIC_Br, []>, Requires<[IsDarwin]>;
1421
1422     def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1423                        IIC_Br, []>, Requires<[IsDarwin]>;
1424
1425     def TAILJMPd : ARMPseudoInst<(outs), (ins brtarget:$dst, variable_ops),
1426                    Size4Bytes, IIC_Br,
1427                    []>, Requires<[IsARM, IsDarwin]>;
1428
1429     def tTAILJMPd: tPseudoInst<(outs), (ins brtarget:$dst, variable_ops),
1430                    Size4Bytes, IIC_Br,
1431                    []>, Requires<[IsThumb, IsDarwin]>;
1432
1433     def TAILJMPr : ARMPseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1434                      Size4Bytes, IIC_Br,
1435                    []>, Requires<[IsARM, IsDarwin]>;
1436
1437     def tTAILJMPr : tPseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1438                      Size4Bytes, IIC_Br,
1439                    []>, Requires<[IsThumb, IsDarwin]>;
1440   }
1441
1442   // Non-Darwin versions (the difference is R9).
1443   let Defs = [R0, R1, R2, R3, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1444       Uses = [SP] in {
1445     def TCRETURNdiND : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1446                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1447
1448     def TCRETURNriND : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1449                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1450
1451     def TAILJMPdND : ARMPseudoInst<(outs), (ins brtarget:$dst, variable_ops),
1452                    Size4Bytes, IIC_Br,
1453                    []>, Requires<[IsARM, IsNotDarwin]>;
1454
1455     def tTAILJMPdND : tPseudoInst<(outs), (ins brtarget:$dst, variable_ops),
1456                    Size4Bytes, IIC_Br,
1457                    []>, Requires<[IsThumb, IsNotDarwin]>;
1458
1459     def TAILJMPrND : ARMPseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1460                      Size4Bytes, IIC_Br,
1461                    []>, Requires<[IsARM, IsNotDarwin]>;
1462     def tTAILJMPrND : tPseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1463                      Size4Bytes, IIC_Br,
1464                    []>, Requires<[IsThumb, IsNotDarwin]>;
1465   }
1466 }
1467
1468 let isBranch = 1, isTerminator = 1 in {
1469   // B is "predicable" since it's just a Bcc with an 'always' condition.
1470   let isBarrier = 1 in {
1471     let isPredicable = 1 in
1472     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
1473     // should be sufficient.
1474     def B : ARMPseudoInst<(outs), (ins brtarget:$target), Size4Bytes, IIC_Br,
1475                 [(br bb:$target)]>;
1476
1477     let isNotDuplicable = 1, isIndirectBranch = 1 in {
1478     def BR_JTr : ARMPseudoInst<(outs),
1479                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
1480                       SizeSpecial, IIC_Br,
1481                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
1482     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
1483     // into i12 and rs suffixed versions.
1484     def BR_JTm : ARMPseudoInst<(outs),
1485                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
1486                      SizeSpecial, IIC_Br,
1487                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1488                        imm:$id)]>;
1489     def BR_JTadd : ARMPseudoInst<(outs),
1490                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
1491                    SizeSpecial, IIC_Br,
1492                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1493                      imm:$id)]>;
1494     } // isNotDuplicable = 1, isIndirectBranch = 1
1495   } // isBarrier = 1
1496
1497   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1498   // a two-value operand where a dag node expects two operands. :(
1499   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
1500                IIC_Br, "b", "\t$target",
1501                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1502     bits<24> target;
1503     let Inst{23-0} = target;
1504   }
1505 }
1506
1507 // BLX (immediate) -- for disassembly only
1508 def BLXi : AXI<(outs), (ins br_target:$target), BrMiscFrm, NoItinerary,
1509                "blx\t$target", [/* pattern left blank */]>,
1510            Requires<[IsARM, HasV5T]> {
1511   let Inst{31-25} = 0b1111101;
1512   bits<25> target;
1513   let Inst{23-0} = target{24-1};
1514   let Inst{24} = target{0};
1515 }
1516
1517 // Branch and Exchange Jazelle -- for disassembly only
1518 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1519               [/* For disassembly only; pattern left blank */]> {
1520   let Inst{23-20} = 0b0010;
1521   //let Inst{19-8} = 0xfff;
1522   let Inst{7-4} = 0b0010;
1523 }
1524
1525 // Secure Monitor Call is a system instruction -- for disassembly only
1526 def SMC : ABI<0b0001, (outs), (ins i32imm:$opt), NoItinerary, "smc", "\t$opt",
1527               [/* For disassembly only; pattern left blank */]> {
1528   bits<4> opt;
1529   let Inst{23-4} = 0b01100000000000000111;
1530   let Inst{3-0} = opt;
1531 }
1532
1533 // Supervisor Call (Software Interrupt) -- for disassembly only
1534 let isCall = 1, Uses = [SP] in {
1535 def SVC : ABI<0b1111, (outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc",
1536               [/* For disassembly only; pattern left blank */]> {
1537   bits<24> svc;
1538   let Inst{23-0} = svc;
1539 }
1540 }
1541 def : MnemonicAlias<"swi", "svc">;
1542
1543 // Store Return State is a system instruction -- for disassembly only
1544 let isCodeGenOnly = 1 in {  // FIXME: This should not use submode!
1545 def SRSW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1546                 NoItinerary, "srs${amode}\tsp!, $mode",
1547                 [/* For disassembly only; pattern left blank */]> {
1548   let Inst{31-28} = 0b1111;
1549   let Inst{22-20} = 0b110; // W = 1
1550   let Inst{19-8} = 0xd05;
1551   let Inst{7-5} = 0b000;
1552 }
1553
1554 def SRS  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1555                 NoItinerary, "srs${amode}\tsp, $mode",
1556                 [/* For disassembly only; pattern left blank */]> {
1557   let Inst{31-28} = 0b1111;
1558   let Inst{22-20} = 0b100; // W = 0
1559   let Inst{19-8} = 0xd05;
1560   let Inst{7-5} = 0b000;
1561 }
1562
1563 // Return From Exception is a system instruction -- for disassembly only
1564 def RFEW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1565                 NoItinerary, "rfe${amode}\t$base!",
1566                 [/* For disassembly only; pattern left blank */]> {
1567   let Inst{31-28} = 0b1111;
1568   let Inst{22-20} = 0b011; // W = 1
1569   let Inst{15-0} = 0x0a00;
1570 }
1571
1572 def RFE  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1573                 NoItinerary, "rfe${amode}\t$base",
1574                 [/* For disassembly only; pattern left blank */]> {
1575   let Inst{31-28} = 0b1111;
1576   let Inst{22-20} = 0b001; // W = 0
1577   let Inst{15-0} = 0x0a00;
1578 }
1579 } // isCodeGenOnly = 1
1580
1581 //===----------------------------------------------------------------------===//
1582 //  Load / store Instructions.
1583 //
1584
1585 // Load
1586
1587
1588 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1589                     UnOpFrag<(load node:$Src)>>;
1590 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1591                     UnOpFrag<(zextloadi8 node:$Src)>>;
1592 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1593                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1594 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1595                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1596
1597 // Special LDR for loads from non-pc-relative constpools.
1598 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1599     isReMaterializable = 1 in
1600 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1601                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
1602                  []> {
1603   bits<4> Rt;
1604   bits<17> addr;
1605   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1606   let Inst{19-16} = 0b1111;
1607   let Inst{15-12} = Rt;
1608   let Inst{11-0}  = addr{11-0};   // imm12
1609 }
1610
1611 // Loads with zero extension
1612 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1613                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
1614                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
1615
1616 // Loads with sign extension
1617 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1618                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
1619                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
1620
1621 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1622                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
1623                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
1624
1625 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1626 // Load doubleword
1627 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
1628                  (ins addrmode3:$addr), LdMiscFrm,
1629                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
1630                  []>, Requires<[IsARM, HasV5TE]>;
1631 }
1632
1633 // Indexed loads
1634 multiclass AI2_ldridx<bit isByte, string opc, InstrItinClass itin> {
1635   def _PRE  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1636                       (ins addrmode2:$addr), IndexModePre, LdFrm, itin,
1637                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1638     // {17-14}  Rn
1639     // {13}     1 == Rm, 0 == imm12
1640     // {12}     isAdd
1641     // {11-0}   imm12/Rm
1642     bits<18> addr;
1643     let Inst{25} = addr{13};
1644     let Inst{23} = addr{12};
1645     let Inst{19-16} = addr{17-14};
1646     let Inst{11-0} = addr{11-0};
1647     let AsmMatchConverter = "CvtLdWriteBackRegAddrMode2";
1648   }
1649   def _POST : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1650                       (ins GPR:$Rn, am2offset:$offset),
1651                       IndexModePost, LdFrm, itin,
1652                       opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1653     // {13}     1 == Rm, 0 == imm12
1654     // {12}     isAdd
1655     // {11-0}   imm12/Rm
1656     bits<14> offset;
1657     bits<4> Rn;
1658     let Inst{25} = offset{13};
1659     let Inst{23} = offset{12};
1660     let Inst{19-16} = Rn;
1661     let Inst{11-0} = offset{11-0};
1662   }
1663 }
1664
1665 let mayLoad = 1, neverHasSideEffects = 1 in {
1666 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_ru>;
1667 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_ru>;
1668 }
1669
1670 multiclass AI3_ldridx<bits<4> op, bit op20, string opc, InstrItinClass itin> {
1671   def _PRE  : AI3ldstidx<op, op20, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1672                         (ins addrmode3:$addr), IndexModePre,
1673                         LdMiscFrm, itin,
1674                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1675     bits<14> addr;
1676     let Inst{23}    = addr{8};      // U bit
1677     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1678     let Inst{19-16} = addr{12-9};   // Rn
1679     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1680     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1681   }
1682   def _POST : AI3ldstidx<op, op20, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1683                         (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1684                         LdMiscFrm, itin,
1685                         opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1686     bits<10> offset;
1687     bits<4> Rn;
1688     let Inst{23}    = offset{8};      // U bit
1689     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1690     let Inst{19-16} = Rn;
1691     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1692     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1693   }
1694 }
1695
1696 let mayLoad = 1, neverHasSideEffects = 1 in {
1697 defm LDRH  : AI3_ldridx<0b1011, 1, "ldrh", IIC_iLoad_bh_ru>;
1698 defm LDRSH : AI3_ldridx<0b1111, 1, "ldrsh", IIC_iLoad_bh_ru>;
1699 defm LDRSB : AI3_ldridx<0b1101, 1, "ldrsb", IIC_iLoad_bh_ru>;
1700 let hasExtraDefRegAllocReq = 1 in {
1701 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1702                           (ins addrmode3:$addr), IndexModePre,
1703                           LdMiscFrm, IIC_iLoad_d_ru,
1704                           "ldrd", "\t$Rt, $Rt2, $addr!",
1705                           "$addr.base = $Rn_wb", []> {
1706   bits<14> addr;
1707   let Inst{23}    = addr{8};      // U bit
1708   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1709   let Inst{19-16} = addr{12-9};   // Rn
1710   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1711   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1712 }
1713 def LDRD_POST: AI3ldstidx<0b1101, 0, 1, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1714                           (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1715                           LdMiscFrm, IIC_iLoad_d_ru,
1716                           "ldrd", "\t$Rt, $Rt2, [$Rn], $offset",
1717                           "$Rn = $Rn_wb", []> {
1718   bits<10> offset;
1719   bits<4> Rn;
1720   let Inst{23}    = offset{8};      // U bit
1721   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1722   let Inst{19-16} = Rn;
1723   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1724   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1725 }
1726 } // hasExtraDefRegAllocReq = 1
1727 } // mayLoad = 1, neverHasSideEffects = 1
1728
1729 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1730 let mayLoad = 1, neverHasSideEffects = 1 in {
1731 def LDRT : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$base_wb),
1732                    (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_ru,
1733                    "ldrt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1734   // {17-14}  Rn
1735   // {13}     1 == Rm, 0 == imm12
1736   // {12}     isAdd
1737   // {11-0}   imm12/Rm
1738   bits<18> addr;
1739   let Inst{25} = addr{13};
1740   let Inst{23} = addr{12};
1741   let Inst{21} = 1; // overwrite
1742   let Inst{19-16} = addr{17-14};
1743   let Inst{11-0} = addr{11-0};
1744   let AsmMatchConverter = "CvtLdWriteBackRegAddrMode2";
1745 }
1746 def LDRBT : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1747                   (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_bh_ru,
1748                   "ldrbt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1749   // {17-14}  Rn
1750   // {13}     1 == Rm, 0 == imm12
1751   // {12}     isAdd
1752   // {11-0}   imm12/Rm
1753   bits<18> addr;
1754   let Inst{25} = addr{13};
1755   let Inst{23} = addr{12};
1756   let Inst{21} = 1; // overwrite
1757   let Inst{19-16} = addr{17-14};
1758   let Inst{11-0} = addr{11-0};
1759   let AsmMatchConverter = "CvtLdWriteBackRegAddrMode2";
1760 }
1761 def LDRSBT : AI3ldstidxT<0b1101, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1762              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1763              "ldrsbt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1764   let Inst{21} = 1; // overwrite
1765 }
1766 def LDRHT  : AI3ldstidxT<0b1011, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1767              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1768              "ldrht", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1769   let Inst{21} = 1; // overwrite
1770 }
1771 def LDRSHT : AI3ldstidxT<0b1111, 1, 1, 0, (outs GPR:$Rt, GPR:$base_wb),
1772              (ins addrmode3:$addr), IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru,
1773              "ldrsht", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
1774   let Inst{21} = 1; // overwrite
1775 }
1776 }
1777
1778 // Store
1779
1780 // Stores with truncate
1781 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
1782                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
1783                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
1784
1785 // Store doubleword
1786 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
1787 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
1788                StMiscFrm, IIC_iStore_d_r,
1789                "strd", "\t$Rt, $src2, $addr", []>, Requires<[IsARM, HasV5TE]>;
1790
1791 // Indexed stores
1792 def STR_PRE  : AI2stridx<0, 1, (outs GPR:$Rn_wb),
1793                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1794                      IndexModePre, StFrm, IIC_iStore_ru,
1795                      "str", "\t$Rt, [$Rn, $offset]!",
1796                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1797                      [(set GPR:$Rn_wb,
1798                       (pre_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
1799
1800 def STR_POST : AI2stridx<0, 0, (outs GPR:$Rn_wb),
1801                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1802                      IndexModePost, StFrm, IIC_iStore_ru,
1803                      "str", "\t$Rt, [$Rn], $offset",
1804                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1805                      [(set GPR:$Rn_wb,
1806                       (post_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
1807
1808 def STRB_PRE : AI2stridx<1, 1, (outs GPR:$Rn_wb),
1809                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1810                      IndexModePre, StFrm, IIC_iStore_bh_ru,
1811                      "strb", "\t$Rt, [$Rn, $offset]!",
1812                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1813                      [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
1814                                         GPR:$Rn, am2offset:$offset))]>;
1815 def STRB_POST: AI2stridx<1, 0, (outs GPR:$Rn_wb),
1816                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1817                      IndexModePost, StFrm, IIC_iStore_bh_ru,
1818                      "strb", "\t$Rt, [$Rn], $offset",
1819                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1820                      [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
1821                                         GPR:$Rn, am2offset:$offset))]>;
1822
1823 def STRH_PRE : AI3stridx<0b1011, 0, 1, (outs GPR:$Rn_wb),
1824                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
1825                      IndexModePre, StMiscFrm, IIC_iStore_ru,
1826                      "strh", "\t$Rt, [$Rn, $offset]!",
1827                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1828                      [(set GPR:$Rn_wb,
1829                       (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
1830
1831 def STRH_POST: AI3stridx<0b1011, 0, 0, (outs GPR:$Rn_wb),
1832                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
1833                      IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
1834                      "strh", "\t$Rt, [$Rn], $offset",
1835                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1836                      [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
1837                                         GPR:$Rn, am3offset:$offset))]>;
1838
1839 // For disassembly only
1840 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1841 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
1842                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1843                      StMiscFrm, IIC_iStore_d_ru,
1844                      "strd", "\t$src1, $src2, [$base, $offset]!",
1845                      "$base = $base_wb", []>;
1846
1847 // For disassembly only
1848 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
1849                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1850                      StMiscFrm, IIC_iStore_d_ru,
1851                      "strd", "\t$src1, $src2, [$base], $offset",
1852                      "$base = $base_wb", []>;
1853 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1854
1855 // STRT, STRBT, and STRHT are for disassembly only.
1856
1857 def STRT : AI2stridxT<0, 0, (outs GPR:$Rn_wb), (ins GPR:$Rt, addrmode2:$addr),
1858                      IndexModePost, StFrm, IIC_iStore_ru,
1859                      "strt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
1860                      [/* For disassembly only; pattern left blank */]> {
1861   let Inst{21} = 1; // overwrite
1862   let AsmMatchConverter = "CvtStWriteBackRegAddrMode2";
1863 }
1864
1865 def STRBT : AI2stridxT<1, 0, (outs GPR:$Rn_wb), (ins GPR:$Rt, addrmode2:$addr),
1866                       IndexModePost, StFrm, IIC_iStore_bh_ru,
1867                       "strbt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
1868                       [/* For disassembly only; pattern left blank */]> {
1869   let Inst{21} = 1; // overwrite
1870   let AsmMatchConverter = "CvtStWriteBackRegAddrMode2";
1871 }
1872
1873 def STRHT: AI3sthpo<(outs GPR:$base_wb), (ins GPR:$Rt, addrmode3:$addr),
1874                     StMiscFrm, IIC_iStore_bh_ru,
1875                     "strht", "\t$Rt, $addr", "$addr.base = $base_wb",
1876                     [/* For disassembly only; pattern left blank */]> {
1877   let Inst{21} = 1; // overwrite
1878   let AsmMatchConverter = "CvtStWriteBackRegAddrMode3";
1879 }
1880
1881 //===----------------------------------------------------------------------===//
1882 //  Load / store multiple Instructions.
1883 //
1884
1885 multiclass arm_ldst_mult<string asm, bit L_bit, Format f,
1886                          InstrItinClass itin, InstrItinClass itin_upd> {
1887   def IA :
1888     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1889          IndexModeNone, f, itin,
1890          !strconcat(asm, "ia${p}\t$Rn, $regs"), "", []> {
1891     let Inst{24-23} = 0b01;       // Increment After
1892     let Inst{21}    = 0;          // No writeback
1893     let Inst{20}    = L_bit;
1894   }
1895   def IA_UPD :
1896     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1897          IndexModeUpd, f, itin_upd,
1898          !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1899     let Inst{24-23} = 0b01;       // Increment After
1900     let Inst{21}    = 1;          // Writeback
1901     let Inst{20}    = L_bit;
1902   }
1903   def DA :
1904     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1905          IndexModeNone, f, itin,
1906          !strconcat(asm, "da${p}\t$Rn, $regs"), "", []> {
1907     let Inst{24-23} = 0b00;       // Decrement After
1908     let Inst{21}    = 0;          // No writeback
1909     let Inst{20}    = L_bit;
1910   }
1911   def DA_UPD :
1912     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1913          IndexModeUpd, f, itin_upd,
1914          !strconcat(asm, "da${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1915     let Inst{24-23} = 0b00;       // Decrement After
1916     let Inst{21}    = 1;          // Writeback
1917     let Inst{20}    = L_bit;
1918   }
1919   def DB :
1920     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1921          IndexModeNone, f, itin,
1922          !strconcat(asm, "db${p}\t$Rn, $regs"), "", []> {
1923     let Inst{24-23} = 0b10;       // Decrement Before
1924     let Inst{21}    = 0;          // No writeback
1925     let Inst{20}    = L_bit;
1926   }
1927   def DB_UPD :
1928     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1929          IndexModeUpd, f, itin_upd,
1930          !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1931     let Inst{24-23} = 0b10;       // Decrement Before
1932     let Inst{21}    = 1;          // Writeback
1933     let Inst{20}    = L_bit;
1934   }
1935   def IB :
1936     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1937          IndexModeNone, f, itin,
1938          !strconcat(asm, "ib${p}\t$Rn, $regs"), "", []> {
1939     let Inst{24-23} = 0b11;       // Increment Before
1940     let Inst{21}    = 0;          // No writeback
1941     let Inst{20}    = L_bit;
1942   }
1943   def IB_UPD :
1944     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1945          IndexModeUpd, f, itin_upd,
1946          !strconcat(asm, "ib${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1947     let Inst{24-23} = 0b11;       // Increment Before
1948     let Inst{21}    = 1;          // Writeback
1949     let Inst{20}    = L_bit;
1950   }
1951 }
1952
1953 let neverHasSideEffects = 1 in {
1954
1955 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
1956 defm LDM : arm_ldst_mult<"ldm", 1, LdStMulFrm, IIC_iLoad_m, IIC_iLoad_mu>;
1957
1958 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1959 defm STM : arm_ldst_mult<"stm", 0, LdStMulFrm, IIC_iStore_m, IIC_iStore_mu>;
1960
1961 } // neverHasSideEffects
1962
1963 // Load / Store Multiple Mnemonic Aliases
1964 def : MnemonicAlias<"ldm", "ldmia">;
1965 def : MnemonicAlias<"stm", "stmia">;
1966
1967 // FIXME: remove when we have a way to marking a MI with these properties.
1968 // FIXME: Should pc be an implicit operand like PICADD, etc?
1969 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
1970     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
1971 def LDMIA_RET : ARMPseudoInst<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
1972                                                reglist:$regs, variable_ops),
1973                      Size4Bytes, IIC_iLoad_mBr, []>,
1974       RegConstraint<"$Rn = $wb">;
1975
1976 //===----------------------------------------------------------------------===//
1977 //  Move Instructions.
1978 //
1979
1980 let neverHasSideEffects = 1 in
1981 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
1982                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
1983   bits<4> Rd;
1984   bits<4> Rm;
1985
1986   let Inst{19-16} = 0b0000;
1987   let Inst{11-4} = 0b00000000;
1988   let Inst{25} = 0;
1989   let Inst{3-0} = Rm;
1990   let Inst{15-12} = Rd;
1991 }
1992
1993 // A version for the smaller set of tail call registers.
1994 let neverHasSideEffects = 1 in
1995 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
1996                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
1997   bits<4> Rd;
1998   bits<4> Rm;
1999
2000   let Inst{11-4} = 0b00000000;
2001   let Inst{25} = 0;
2002   let Inst{3-0} = Rm;
2003   let Inst{15-12} = Rd;
2004 }
2005
2006 def MOVs : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg:$src),
2007                 DPSoRegFrm, IIC_iMOVsr,
2008                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg:$src)]>,
2009                 UnaryDP {
2010   bits<4> Rd;
2011   bits<12> src;
2012   let Inst{15-12} = Rd;
2013   let Inst{19-16} = 0b0000;
2014   let Inst{11-0} = src;
2015   let Inst{25} = 0;
2016 }
2017
2018 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2019 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
2020                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
2021   bits<4> Rd;
2022   bits<12> imm;
2023   let Inst{25} = 1;
2024   let Inst{15-12} = Rd;
2025   let Inst{19-16} = 0b0000;
2026   let Inst{11-0} = imm;
2027 }
2028
2029 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2030 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins i32imm_hilo16:$imm),
2031                  DPFrm, IIC_iMOVi,
2032                  "movw", "\t$Rd, $imm",
2033                  [(set GPR:$Rd, imm0_65535:$imm)]>,
2034                  Requires<[IsARM, HasV6T2]>, UnaryDP {
2035   bits<4> Rd;
2036   bits<16> imm;
2037   let Inst{15-12} = Rd;
2038   let Inst{11-0}  = imm{11-0};
2039   let Inst{19-16} = imm{15-12};
2040   let Inst{20} = 0;
2041   let Inst{25} = 1;
2042 }
2043
2044 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2045                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2046
2047 let Constraints = "$src = $Rd" in {
2048 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, i32imm_hilo16:$imm),
2049                   DPFrm, IIC_iMOVi,
2050                   "movt", "\t$Rd, $imm",
2051                   [(set GPR:$Rd,
2052                         (or (and GPR:$src, 0xffff),
2053                             lo16AllZero:$imm))]>, UnaryDP,
2054                   Requires<[IsARM, HasV6T2]> {
2055   bits<4> Rd;
2056   bits<16> imm;
2057   let Inst{15-12} = Rd;
2058   let Inst{11-0}  = imm{11-0};
2059   let Inst{19-16} = imm{15-12};
2060   let Inst{20} = 0;
2061   let Inst{25} = 1;
2062 }
2063
2064 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2065                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2066
2067 } // Constraints
2068
2069 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
2070       Requires<[IsARM, HasV6T2]>;
2071
2072 let Uses = [CPSR] in
2073 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
2074                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
2075                     Requires<[IsARM]>;
2076
2077 // These aren't really mov instructions, but we have to define them this way
2078 // due to flag operands.
2079
2080 let Defs = [CPSR] in {
2081 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2082                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
2083                       Requires<[IsARM]>;
2084 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2085                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
2086                       Requires<[IsARM]>;
2087 }
2088
2089 //===----------------------------------------------------------------------===//
2090 //  Extend Instructions.
2091 //
2092
2093 // Sign extenders
2094
2095 defm SXTB  : AI_ext_rrot<0b01101010,
2096                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
2097 defm SXTH  : AI_ext_rrot<0b01101011,
2098                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
2099
2100 defm SXTAB : AI_exta_rrot<0b01101010,
2101                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
2102 defm SXTAH : AI_exta_rrot<0b01101011,
2103                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
2104
2105 // For disassembly only
2106 defm SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
2107
2108 // For disassembly only
2109 defm SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
2110
2111 // Zero extenders
2112
2113 let AddedComplexity = 16 in {
2114 defm UXTB   : AI_ext_rrot<0b01101110,
2115                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
2116 defm UXTH   : AI_ext_rrot<0b01101111,
2117                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
2118 defm UXTB16 : AI_ext_rrot<0b01101100,
2119                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
2120
2121 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
2122 //        The transformation should probably be done as a combiner action
2123 //        instead so we can include a check for masking back in the upper
2124 //        eight bits of the source into the lower eight bits of the result.
2125 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
2126 //               (UXTB16r_rot GPR:$Src, 24)>;
2127 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
2128                (UXTB16r_rot GPR:$Src, 8)>;
2129
2130 defm UXTAB : AI_exta_rrot<0b01101110, "uxtab",
2131                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
2132 defm UXTAH : AI_exta_rrot<0b01101111, "uxtah",
2133                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
2134 }
2135
2136 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
2137 // For disassembly only
2138 defm UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
2139
2140
2141 def SBFX  : I<(outs GPR:$Rd),
2142               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2143                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2144                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2145                Requires<[IsARM, HasV6T2]> {
2146   bits<4> Rd;
2147   bits<4> Rn;
2148   bits<5> lsb;
2149   bits<5> width;
2150   let Inst{27-21} = 0b0111101;
2151   let Inst{6-4}   = 0b101;
2152   let Inst{20-16} = width;
2153   let Inst{15-12} = Rd;
2154   let Inst{11-7}  = lsb;
2155   let Inst{3-0}   = Rn;
2156 }
2157
2158 def UBFX  : I<(outs GPR:$Rd),
2159               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2160                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2161                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2162                Requires<[IsARM, HasV6T2]> {
2163   bits<4> Rd;
2164   bits<4> Rn;
2165   bits<5> lsb;
2166   bits<5> width;
2167   let Inst{27-21} = 0b0111111;
2168   let Inst{6-4}   = 0b101;
2169   let Inst{20-16} = width;
2170   let Inst{15-12} = Rd;
2171   let Inst{11-7}  = lsb;
2172   let Inst{3-0}   = Rn;
2173 }
2174
2175 //===----------------------------------------------------------------------===//
2176 //  Arithmetic Instructions.
2177 //
2178
2179 defm ADD  : AsI1_bin_irs<0b0100, "add",
2180                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2181                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
2182 defm SUB  : AsI1_bin_irs<0b0010, "sub",
2183                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2184                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
2185
2186 // ADD and SUB with 's' bit set.
2187 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
2188                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2189                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
2190 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
2191                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2192                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
2193
2194 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
2195                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>, 1>;
2196 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
2197                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>>;
2198
2199 // ADC and SUBC with 's' bit set.
2200 let usesCustomInserter = 1 in {
2201 defm ADCS : AI1_adde_sube_s_irs<
2202               BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
2203 defm SBCS : AI1_adde_sube_s_irs<
2204               BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
2205 }
2206
2207 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2208                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
2209                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
2210   bits<4> Rd;
2211   bits<4> Rn;
2212   bits<12> imm;
2213   let Inst{25} = 1;
2214   let Inst{15-12} = Rd;
2215   let Inst{19-16} = Rn;
2216   let Inst{11-0} = imm;
2217 }
2218
2219 // The reg/reg form is only defined for the disassembler; for codegen it is
2220 // equivalent to SUBrr.
2221 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
2222                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
2223                  [/* For disassembly only; pattern left blank */]> {
2224   bits<4> Rd;
2225   bits<4> Rn;
2226   bits<4> Rm;
2227   let Inst{11-4} = 0b00000000;
2228   let Inst{25} = 0;
2229   let Inst{3-0} = Rm;
2230   let Inst{15-12} = Rd;
2231   let Inst{19-16} = Rn;
2232 }
2233
2234 def RSBrs : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2235                  DPSoRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2236                  [(set GPR:$Rd, (sub so_reg:$shift, GPR:$Rn))]> {
2237   bits<4> Rd;
2238   bits<4> Rn;
2239   bits<12> shift;
2240   let Inst{25} = 0;
2241   let Inst{11-0} = shift;
2242   let Inst{15-12} = Rd;
2243   let Inst{19-16} = Rn;
2244 }
2245
2246 // RSB with 's' bit set.
2247 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2248 let usesCustomInserter = 1 in {
2249 def RSBSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2250                  Size4Bytes, IIC_iALUi,
2251                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]>;
2252 def RSBSrr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2253                  Size4Bytes, IIC_iALUr,
2254                  [/* For disassembly only; pattern left blank */]>;
2255 def RSBSrs : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2256                  Size4Bytes, IIC_iALUsr,
2257                  [(set GPR:$Rd, (subc so_reg:$shift, GPR:$Rn))]>;
2258 }
2259
2260 let Uses = [CPSR] in {
2261 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2262                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2263                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2264                  Requires<[IsARM]> {
2265   bits<4> Rd;
2266   bits<4> Rn;
2267   bits<12> imm;
2268   let Inst{25} = 1;
2269   let Inst{15-12} = Rd;
2270   let Inst{19-16} = Rn;
2271   let Inst{11-0} = imm;
2272 }
2273 // The reg/reg form is only defined for the disassembler; for codegen it is
2274 // equivalent to SUBrr.
2275 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2276                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2277                  [/* For disassembly only; pattern left blank */]> {
2278   bits<4> Rd;
2279   bits<4> Rn;
2280   bits<4> Rm;
2281   let Inst{11-4} = 0b00000000;
2282   let Inst{25} = 0;
2283   let Inst{3-0} = Rm;
2284   let Inst{15-12} = Rd;
2285   let Inst{19-16} = Rn;
2286 }
2287 def RSCrs : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2288                  DPSoRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2289                  [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2290                  Requires<[IsARM]> {
2291   bits<4> Rd;
2292   bits<4> Rn;
2293   bits<12> shift;
2294   let Inst{25} = 0;
2295   let Inst{11-0} = shift;
2296   let Inst{15-12} = Rd;
2297   let Inst{19-16} = Rn;
2298 }
2299 }
2300
2301 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2302 let usesCustomInserter = 1, Uses = [CPSR] in {
2303 def RSCSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2304                   Size4Bytes, IIC_iALUi,
2305                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>;
2306 def RSCSrs : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2307                   Size4Bytes, IIC_iALUsr,
2308                   [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>;
2309 }
2310
2311 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2312 // The assume-no-carry-in form uses the negation of the input since add/sub
2313 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2314 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2315 // details.
2316 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2317              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2318 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2319              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2320 // The with-carry-in form matches bitwise not instead of the negation.
2321 // Effectively, the inverse interpretation of the carry flag already accounts
2322 // for part of the negation.
2323 def : ARMPat<(adde_dead_carry   GPR:$src, so_imm_not:$imm),
2324              (SBCri  GPR:$src, so_imm_not:$imm)>;
2325 def : ARMPat<(adde_live_carry   GPR:$src, so_imm_not:$imm),
2326              (SBCSri GPR:$src, so_imm_not:$imm)>;
2327
2328 // Note: These are implemented in C++ code, because they have to generate
2329 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2330 // cannot produce.
2331 // (mul X, 2^n+1) -> (add (X << n), X)
2332 // (mul X, 2^n-1) -> (rsb X, (X << n))
2333
2334 // ARM Arithmetic Instruction -- for disassembly only
2335 // GPR:$dst = GPR:$a op GPR:$b
2336 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2337           list<dag> pattern = [/* For disassembly only; pattern left blank */],
2338           dag iops = (ins GPR:$Rn, GPR:$Rm), string asm = "\t$Rd, $Rn, $Rm">
2339   : AI<(outs GPR:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern> {
2340   bits<4> Rn;
2341   bits<4> Rd;
2342   bits<4> Rm;
2343   let Inst{27-20} = op27_20;
2344   let Inst{11-4} = op11_4;
2345   let Inst{19-16} = Rn;
2346   let Inst{15-12} = Rd;
2347   let Inst{3-0}   = Rm;
2348 }
2349
2350 // Saturating add/subtract -- for disassembly only
2351
2352 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2353                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rm, GPR:$Rn))],
2354                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2355 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2356                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rm, GPR:$Rn))],
2357                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2358 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [], (ins GPR:$Rm, GPR:$Rn),
2359                   "\t$Rd, $Rm, $Rn">;
2360 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [], (ins GPR:$Rm, GPR:$Rn),
2361                   "\t$Rd, $Rm, $Rn">;
2362
2363 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2364 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2365 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2366 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2367 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2368 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2369 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2370 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2371 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2372 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2373 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2374 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2375
2376 // Signed/Unsigned add/subtract -- for disassembly only
2377
2378 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2379 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2380 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2381 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2382 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2383 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2384 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2385 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2386 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2387 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2388 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2389 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2390
2391 // Signed/Unsigned halving add/subtract -- for disassembly only
2392
2393 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2394 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2395 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2396 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2397 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2398 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2399 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2400 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2401 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2402 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2403 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2404 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2405
2406 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2407
2408 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2409                 MulFrm /* for convenience */, NoItinerary, "usad8",
2410                 "\t$Rd, $Rn, $Rm", []>,
2411              Requires<[IsARM, HasV6]> {
2412   bits<4> Rd;
2413   bits<4> Rn;
2414   bits<4> Rm;
2415   let Inst{27-20} = 0b01111000;
2416   let Inst{15-12} = 0b1111;
2417   let Inst{7-4} = 0b0001;
2418   let Inst{19-16} = Rd;
2419   let Inst{11-8} = Rm;
2420   let Inst{3-0} = Rn;
2421 }
2422 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2423                 MulFrm /* for convenience */, NoItinerary, "usada8",
2424                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2425              Requires<[IsARM, HasV6]> {
2426   bits<4> Rd;
2427   bits<4> Rn;
2428   bits<4> Rm;
2429   bits<4> Ra;
2430   let Inst{27-20} = 0b01111000;
2431   let Inst{7-4} = 0b0001;
2432   let Inst{19-16} = Rd;
2433   let Inst{15-12} = Ra;
2434   let Inst{11-8} = Rm;
2435   let Inst{3-0} = Rn;
2436 }
2437
2438 // Signed/Unsigned saturate -- for disassembly only
2439
2440 def SSAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2441               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $a$sh",
2442               [/* For disassembly only; pattern left blank */]> {
2443   bits<4> Rd;
2444   bits<5> sat_imm;
2445   bits<4> Rn;
2446   bits<8> sh;
2447   let Inst{27-21} = 0b0110101;
2448   let Inst{5-4} = 0b01;
2449   let Inst{20-16} = sat_imm;
2450   let Inst{15-12} = Rd;
2451   let Inst{11-7} = sh{7-3};
2452   let Inst{6} = sh{0};
2453   let Inst{3-0} = Rn;
2454 }
2455
2456 def SSAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$Rn), SatFrm,
2457                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn",
2458                 [/* For disassembly only; pattern left blank */]> {
2459   bits<4> Rd;
2460   bits<4> sat_imm;
2461   bits<4> Rn;
2462   let Inst{27-20} = 0b01101010;
2463   let Inst{11-4} = 0b11110011;
2464   let Inst{15-12} = Rd;
2465   let Inst{19-16} = sat_imm;
2466   let Inst{3-0} = Rn;
2467 }
2468
2469 def USAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2470               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $a$sh",
2471               [/* For disassembly only; pattern left blank */]> {
2472   bits<4> Rd;
2473   bits<5> sat_imm;
2474   bits<4> Rn;
2475   bits<8> sh;
2476   let Inst{27-21} = 0b0110111;
2477   let Inst{5-4} = 0b01;
2478   let Inst{15-12} = Rd;
2479   let Inst{11-7} = sh{7-3};
2480   let Inst{6} = sh{0};
2481   let Inst{20-16} = sat_imm;
2482   let Inst{3-0} = Rn;
2483 }
2484
2485 def USAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a), SatFrm,
2486                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2487                 [/* For disassembly only; pattern left blank */]> {
2488   bits<4> Rd;
2489   bits<4> sat_imm;
2490   bits<4> Rn;
2491   let Inst{27-20} = 0b01101110;
2492   let Inst{11-4} = 0b11110011;
2493   let Inst{15-12} = Rd;
2494   let Inst{19-16} = sat_imm;
2495   let Inst{3-0} = Rn;
2496 }
2497
2498 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2499 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2500
2501 //===----------------------------------------------------------------------===//
2502 //  Bitwise Instructions.
2503 //
2504
2505 defm AND   : AsI1_bin_irs<0b0000, "and",
2506                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2507                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
2508 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2509                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2510                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
2511 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2512                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2513                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
2514 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2515                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2516                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
2517
2518 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2519                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2520                "bfc", "\t$Rd, $imm", "$src = $Rd",
2521                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2522                Requires<[IsARM, HasV6T2]> {
2523   bits<4> Rd;
2524   bits<10> imm;
2525   let Inst{27-21} = 0b0111110;
2526   let Inst{6-0}   = 0b0011111;
2527   let Inst{15-12} = Rd;
2528   let Inst{11-7}  = imm{4-0}; // lsb
2529   let Inst{20-16} = imm{9-5}; // width
2530 }
2531
2532 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2533 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2534                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2535                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2536                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2537                                 bf_inv_mask_imm:$imm))]>,
2538                Requires<[IsARM, HasV6T2]> {
2539   bits<4> Rd;
2540   bits<4> Rn;
2541   bits<10> imm;
2542   let Inst{27-21} = 0b0111110;
2543   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2544   let Inst{15-12} = Rd;
2545   let Inst{11-7}  = imm{4-0}; // lsb
2546   let Inst{20-16} = imm{9-5}; // width
2547   let Inst{3-0}   = Rn;
2548 }
2549
2550 // GNU as only supports this form of bfi (w/ 4 arguments)
2551 let isAsmParserOnly = 1 in
2552 def BFI4p : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn,
2553                                    lsb_pos_imm:$lsb, width_imm:$width),
2554                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2555                "bfi", "\t$Rd, $Rn, $lsb, $width", "$src = $Rd",
2556                []>, Requires<[IsARM, HasV6T2]> {
2557   bits<4> Rd;
2558   bits<4> Rn;
2559   bits<5> lsb;
2560   bits<5> width;
2561   let Inst{27-21} = 0b0111110;
2562   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2563   let Inst{15-12} = Rd;
2564   let Inst{11-7}  = lsb;
2565   let Inst{20-16} = width; // Custom encoder => lsb+width-1
2566   let Inst{3-0}   = Rn;
2567 }
2568
2569 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
2570                   "mvn", "\t$Rd, $Rm",
2571                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
2572   bits<4> Rd;
2573   bits<4> Rm;
2574   let Inst{25} = 0;
2575   let Inst{19-16} = 0b0000;
2576   let Inst{11-4} = 0b00000000;
2577   let Inst{15-12} = Rd;
2578   let Inst{3-0} = Rm;
2579 }
2580 def  MVNs  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg:$shift), DPSoRegFrm,
2581                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2582                   [(set GPR:$Rd, (not so_reg:$shift))]>, UnaryDP {
2583   bits<4> Rd;
2584   bits<12> shift;
2585   let Inst{25} = 0;
2586   let Inst{19-16} = 0b0000;
2587   let Inst{15-12} = Rd;
2588   let Inst{11-0} = shift;
2589 }
2590 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2591 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
2592                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
2593                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
2594   bits<4> Rd;
2595   bits<12> imm;
2596   let Inst{25} = 1;
2597   let Inst{19-16} = 0b0000;
2598   let Inst{15-12} = Rd;
2599   let Inst{11-0} = imm;
2600 }
2601
2602 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
2603              (BICri GPR:$src, so_imm_not:$imm)>;
2604
2605 //===----------------------------------------------------------------------===//
2606 //  Multiply Instructions.
2607 //
2608 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2609              string opc, string asm, list<dag> pattern>
2610   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2611   bits<4> Rd;
2612   bits<4> Rm;
2613   bits<4> Rn;
2614   let Inst{19-16} = Rd;
2615   let Inst{11-8}  = Rm;
2616   let Inst{3-0}   = Rn;
2617 }
2618 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2619              string opc, string asm, list<dag> pattern>
2620   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2621   bits<4> RdLo;
2622   bits<4> RdHi;
2623   bits<4> Rm;
2624   bits<4> Rn;
2625   let Inst{19-16} = RdHi;
2626   let Inst{15-12} = RdLo;
2627   let Inst{11-8}  = Rm;
2628   let Inst{3-0}   = Rn;
2629 }
2630
2631 let isCommutable = 1 in {
2632 let Constraints = "@earlyclobber $Rd" in
2633 def MULv5: ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
2634                                           pred:$p, cc_out:$s),
2635                           Size4Bytes, IIC_iMUL32,
2636                          [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>,
2637                         Requires<[IsARM, NoV6]>;
2638
2639 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2640                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
2641                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>,
2642                    Requires<[IsARM, HasV6]> {
2643   let Inst{15-12} = 0b0000;
2644 }
2645 }
2646
2647 let Constraints = "@earlyclobber $Rd" in
2648 def MLAv5: ARMPseudoInst<(outs GPR:$Rd),
2649                          (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
2650                          Size4Bytes, IIC_iMAC32,
2651                          [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2652                         Requires<[IsARM, NoV6]> {
2653   bits<4> Ra;
2654   let Inst{15-12} = Ra;
2655 }
2656 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2657                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
2658                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2659                    Requires<[IsARM, HasV6]> {
2660   bits<4> Ra;
2661   let Inst{15-12} = Ra;
2662 }
2663
2664 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2665                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
2666                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
2667                    Requires<[IsARM, HasV6T2]> {
2668   bits<4> Rd;
2669   bits<4> Rm;
2670   bits<4> Rn;
2671   bits<4> Ra;
2672   let Inst{19-16} = Rd;
2673   let Inst{15-12} = Ra;
2674   let Inst{11-8}  = Rm;
2675   let Inst{3-0}   = Rn;
2676 }
2677
2678 // Extra precision multiplies with low / high results
2679
2680 let neverHasSideEffects = 1 in {
2681 let isCommutable = 1 in {
2682 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
2683 def SMULLv5 : ARMPseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2684                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2685                             Size4Bytes, IIC_iMUL64, []>,
2686                            Requires<[IsARM, NoV6]>;
2687
2688 def UMULLv5 : ARMPseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2689                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2690                             Size4Bytes, IIC_iMUL64, []>,
2691                            Requires<[IsARM, NoV6]>;
2692 }
2693
2694 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
2695                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2696                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2697                     Requires<[IsARM, HasV6]>;
2698
2699 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
2700                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2701                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2702                     Requires<[IsARM, HasV6]>;
2703 }
2704
2705 // Multiply + accumulate
2706 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
2707 def SMLALv5 : ARMPseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2708                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2709                             Size4Bytes, IIC_iMAC64, []>,
2710                            Requires<[IsARM, NoV6]>;
2711 def UMLALv5 : ARMPseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2712                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2713                             Size4Bytes, IIC_iMAC64, []>,
2714                            Requires<[IsARM, NoV6]>;
2715 def UMAALv5 : ARMPseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2716                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2717                             Size4Bytes, IIC_iMAC64, []>,
2718                            Requires<[IsARM, NoV6]>;
2719
2720 }
2721
2722 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
2723                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2724                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2725                     Requires<[IsARM, HasV6]>;
2726 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
2727                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2728                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2729                     Requires<[IsARM, HasV6]>;
2730
2731 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
2732                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2733                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2734                     Requires<[IsARM, HasV6]> {
2735   bits<4> RdLo;
2736   bits<4> RdHi;
2737   bits<4> Rm;
2738   bits<4> Rn;
2739   let Inst{19-16} = RdLo;
2740   let Inst{15-12} = RdHi;
2741   let Inst{11-8}  = Rm;
2742   let Inst{3-0}   = Rn;
2743 }
2744 } // neverHasSideEffects
2745
2746 // Most significant word multiply
2747 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2748                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
2749                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
2750             Requires<[IsARM, HasV6]> {
2751   let Inst{15-12} = 0b1111;
2752 }
2753
2754 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2755                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
2756                [/* For disassembly only; pattern left blank */]>,
2757             Requires<[IsARM, HasV6]> {
2758   let Inst{15-12} = 0b1111;
2759 }
2760
2761 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
2762                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2763                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2764                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2765             Requires<[IsARM, HasV6]>;
2766
2767 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
2768                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2769                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
2770                [/* For disassembly only; pattern left blank */]>,
2771             Requires<[IsARM, HasV6]>;
2772
2773 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
2774                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2775                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2776                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
2777             Requires<[IsARM, HasV6]>;
2778
2779 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
2780                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2781                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
2782                [/* For disassembly only; pattern left blank */]>,
2783             Requires<[IsARM, HasV6]>;
2784
2785 multiclass AI_smul<string opc, PatFrag opnode> {
2786   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2787               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2788               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2789                                       (sext_inreg GPR:$Rm, i16)))]>,
2790            Requires<[IsARM, HasV5TE]>;
2791
2792   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2793               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2794               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2795                                       (sra GPR:$Rm, (i32 16))))]>,
2796            Requires<[IsARM, HasV5TE]>;
2797
2798   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2799               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2800               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2801                                       (sext_inreg GPR:$Rm, i16)))]>,
2802            Requires<[IsARM, HasV5TE]>;
2803
2804   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2805               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2806               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2807                                       (sra GPR:$Rm, (i32 16))))]>,
2808             Requires<[IsARM, HasV5TE]>;
2809
2810   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2811               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2812               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2813                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
2814            Requires<[IsARM, HasV5TE]>;
2815
2816   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2817               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2818               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2819                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
2820             Requires<[IsARM, HasV5TE]>;
2821 }
2822
2823
2824 multiclass AI_smla<string opc, PatFrag opnode> {
2825   def BB : AMulxyIa<0b0001000, 0b00, (outs GPR:$Rd),
2826               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2827               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2828               [(set GPR:$Rd, (add GPR:$Ra,
2829                                (opnode (sext_inreg GPR:$Rn, i16),
2830                                        (sext_inreg GPR:$Rm, i16))))]>,
2831            Requires<[IsARM, HasV5TE]>;
2832
2833   def BT : AMulxyIa<0b0001000, 0b10, (outs GPR:$Rd),
2834               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2835               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2836               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
2837                                                    (sra GPR:$Rm, (i32 16)))))]>,
2838            Requires<[IsARM, HasV5TE]>;
2839
2840   def TB : AMulxyIa<0b0001000, 0b01, (outs GPR:$Rd),
2841               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2842               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2843               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2844                                                 (sext_inreg GPR:$Rm, i16))))]>,
2845            Requires<[IsARM, HasV5TE]>;
2846
2847   def TT : AMulxyIa<0b0001000, 0b11, (outs GPR:$Rd),
2848               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2849               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2850              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2851                                                    (sra GPR:$Rm, (i32 16)))))]>,
2852             Requires<[IsARM, HasV5TE]>;
2853
2854   def WB : AMulxyIa<0b0001001, 0b00, (outs GPR:$Rd),
2855               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2856               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2857               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2858                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
2859            Requires<[IsARM, HasV5TE]>;
2860
2861   def WT : AMulxyIa<0b0001001, 0b10, (outs GPR:$Rd),
2862               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2863               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2864               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2865                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
2866             Requires<[IsARM, HasV5TE]>;
2867 }
2868
2869 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2870 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2871
2872 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
2873 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
2874                       (ins GPR:$Rn, GPR:$Rm),
2875                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
2876                       [/* For disassembly only; pattern left blank */]>,
2877               Requires<[IsARM, HasV5TE]>;
2878
2879 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
2880                       (ins GPR:$Rn, GPR:$Rm),
2881                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
2882                       [/* For disassembly only; pattern left blank */]>,
2883               Requires<[IsARM, HasV5TE]>;
2884
2885 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
2886                       (ins GPR:$Rn, GPR:$Rm),
2887                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
2888                       [/* For disassembly only; pattern left blank */]>,
2889               Requires<[IsARM, HasV5TE]>;
2890
2891 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
2892                       (ins GPR:$Rn, GPR:$Rm),
2893                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
2894                       [/* For disassembly only; pattern left blank */]>,
2895               Requires<[IsARM, HasV5TE]>;
2896
2897 // Helper class for AI_smld -- for disassembly only
2898 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
2899                     InstrItinClass itin, string opc, string asm>
2900   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
2901   bits<4> Rn;
2902   bits<4> Rm;
2903   let Inst{4}     = 1;
2904   let Inst{5}     = swap;
2905   let Inst{6}     = sub;
2906   let Inst{7}     = 0;
2907   let Inst{21-20} = 0b00;
2908   let Inst{22}    = long;
2909   let Inst{27-23} = 0b01110;
2910   let Inst{11-8}  = Rm;
2911   let Inst{3-0}   = Rn;
2912 }
2913 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
2914                 InstrItinClass itin, string opc, string asm>
2915   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2916   bits<4> Rd;
2917   let Inst{15-12} = 0b1111;
2918   let Inst{19-16} = Rd;
2919 }
2920 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
2921                 InstrItinClass itin, string opc, string asm>
2922   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2923   bits<4> Ra;
2924   let Inst{15-12} = Ra;
2925 }
2926 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
2927                   InstrItinClass itin, string opc, string asm>
2928   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2929   bits<4> RdLo;
2930   bits<4> RdHi;
2931   let Inst{19-16} = RdHi;
2932   let Inst{15-12} = RdLo;
2933 }
2934
2935 multiclass AI_smld<bit sub, string opc> {
2936
2937   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2938                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
2939
2940   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2941                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
2942
2943   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
2944                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2945                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
2946
2947   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
2948                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2949                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
2950
2951 }
2952
2953 defm SMLA : AI_smld<0, "smla">;
2954 defm SMLS : AI_smld<1, "smls">;
2955
2956 multiclass AI_sdml<bit sub, string opc> {
2957
2958   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2959                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
2960   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2961                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
2962 }
2963
2964 defm SMUA : AI_sdml<0, "smua">;
2965 defm SMUS : AI_sdml<1, "smus">;
2966
2967 //===----------------------------------------------------------------------===//
2968 //  Misc. Arithmetic Instructions.
2969 //
2970
2971 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
2972               IIC_iUNAr, "clz", "\t$Rd, $Rm",
2973               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
2974
2975 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2976               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
2977               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
2978            Requires<[IsARM, HasV6T2]>;
2979
2980 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2981               IIC_iUNAr, "rev", "\t$Rd, $Rm",
2982               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
2983
2984 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2985                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
2986                [(set GPR:$Rd,
2987                    (or (and (srl GPR:$Rm, (i32 8)), 0xFF),
2988                        (or (and (shl GPR:$Rm, (i32 8)), 0xFF00),
2989                            (or (and (srl GPR:$Rm, (i32 8)), 0xFF0000),
2990                                (and (shl GPR:$Rm, (i32 8)), 0xFF000000)))))]>,
2991                Requires<[IsARM, HasV6]>;
2992
2993 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2994                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
2995                [(set GPR:$Rd,
2996                   (sext_inreg
2997                     (or (srl GPR:$Rm, (i32 8)),
2998                         (shl GPR:$Rm, (i32 8))), i16))]>,
2999                Requires<[IsARM, HasV6]>;
3000
3001 def : ARMV6Pat<(sext_inreg (or (srl (and GPR:$Rm, 0xFF00), (i32 8)),
3002                                (shl GPR:$Rm, (i32 8))), i16),
3003                (REVSH GPR:$Rm)>;
3004
3005 // Need the AddedComplexity or else MOVs + REV would be chosen.
3006 let AddedComplexity = 5 in
3007 def : ARMV6Pat<(sra (bswap GPR:$Rm), (i32 16)), (REVSH GPR:$Rm)>;
3008
3009 def lsl_shift_imm : SDNodeXForm<imm, [{
3010   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::lsl, N->getZExtValue());
3011   return CurDAG->getTargetConstant(Sh, MVT::i32);
3012 }]>;
3013
3014 def lsl_amt : ImmLeaf<i32, [{
3015   return Imm > 0 && Imm < 32;
3016 }], lsl_shift_imm>;
3017
3018 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
3019                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
3020                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3021                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
3022                                   (and (shl GPR:$Rm, lsl_amt:$sh),
3023                                        0xFFFF0000)))]>,
3024                Requires<[IsARM, HasV6]>;
3025
3026 // Alternate cases for PKHBT where identities eliminate some nodes.
3027 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
3028                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
3029 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
3030                (PKHBT GPR:$Rn, GPR:$Rm, (lsl_shift_imm imm16_31:$sh))>;
3031
3032 def asr_shift_imm : SDNodeXForm<imm, [{
3033   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::asr, N->getZExtValue());
3034   return CurDAG->getTargetConstant(Sh, MVT::i32);
3035 }]>;
3036
3037 def asr_amt : ImmLeaf<i32, [{
3038   return Imm > 0 && Imm <= 32;
3039 }], asr_shift_imm>;
3040
3041 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3042 // will match the pattern below.
3043 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
3044                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
3045                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3046                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
3047                                   (and (sra GPR:$Rm, asr_amt:$sh),
3048                                        0xFFFF)))]>,
3049                Requires<[IsARM, HasV6]>;
3050
3051 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3052 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3053 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
3054                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm16_31:$sh))>;
3055 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
3056                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
3057                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm1_15:$sh))>;
3058
3059 //===----------------------------------------------------------------------===//
3060 //  Comparison Instructions...
3061 //
3062
3063 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
3064                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3065                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
3066
3067 // ARMcmpZ can re-use the above instruction definitions.
3068 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
3069              (CMPri   GPR:$src, so_imm:$imm)>;
3070 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
3071              (CMPrr   GPR:$src, GPR:$rhs)>;
3072 def : ARMPat<(ARMcmpZ GPR:$src, so_reg:$rhs),
3073              (CMPrs   GPR:$src, so_reg:$rhs)>;
3074
3075 // FIXME: We have to be careful when using the CMN instruction and comparison
3076 // with 0. One would expect these two pieces of code should give identical
3077 // results:
3078 //
3079 //   rsbs r1, r1, 0
3080 //   cmp  r0, r1
3081 //   mov  r0, #0
3082 //   it   ls
3083 //   mov  r0, #1
3084 //
3085 // and:
3086 //
3087 //   cmn  r0, r1
3088 //   mov  r0, #0
3089 //   it   ls
3090 //   mov  r0, #1
3091 //
3092 // However, the CMN gives the *opposite* result when r1 is 0. This is because
3093 // the carry flag is set in the CMP case but not in the CMN case. In short, the
3094 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
3095 // value of r0 and the carry bit (because the "carry bit" parameter to
3096 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
3097 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
3098 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
3099 // parameter to AddWithCarry is defined as 0).
3100 //
3101 // When x is 0 and unsigned:
3102 //
3103 //    x = 0
3104 //   ~x = 0xFFFF FFFF
3105 //   ~x + 1 = 0x1 0000 0000
3106 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
3107 //
3108 // Therefore, we should disable CMN when comparing against zero, until we can
3109 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
3110 // when it's a comparison which doesn't look at the 'carry' flag).
3111 //
3112 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
3113 //
3114 // This is related to <rdar://problem/7569620>.
3115 //
3116 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
3117 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
3118
3119 // Note that TST/TEQ don't set all the same flags that CMP does!
3120 defm TST  : AI1_cmp_irs<0b1000, "tst",
3121                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3122                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
3123 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
3124                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3125                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
3126
3127 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
3128                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3129                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
3130
3131 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
3132 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
3133
3134 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3135              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
3136
3137 // Pseudo i64 compares for some floating point compares.
3138 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3139     Defs = [CPSR] in {
3140 def BCCi64 : PseudoInst<(outs),
3141     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3142      IIC_Br,
3143     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3144
3145 def BCCZi64 : PseudoInst<(outs),
3146      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
3147     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3148 } // usesCustomInserter
3149
3150
3151 // Conditional moves
3152 // FIXME: should be able to write a pattern for ARMcmov, but can't use
3153 // a two-value operand where a dag node expects two operands. :(
3154 let neverHasSideEffects = 1 in {
3155 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
3156                            Size4Bytes, IIC_iCMOVr,
3157   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3158       RegConstraint<"$false = $Rd">;
3159 def MOVCCs : ARMPseudoInst<(outs GPR:$Rd),
3160                            (ins GPR:$false, so_reg:$shift, pred:$p),
3161                            Size4Bytes, IIC_iCMOVsr,
3162   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg:$shift, imm:$cc, CCR:$ccr))*/]>,
3163       RegConstraint<"$false = $Rd">;
3164
3165 let isMoveImm = 1 in
3166 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
3167                              (ins GPR:$false, i32imm_hilo16:$imm, pred:$p),
3168                              Size4Bytes, IIC_iMOVi,
3169                              []>,
3170       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
3171
3172 let isMoveImm = 1 in
3173 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
3174                            (ins GPR:$false, so_imm:$imm, pred:$p),
3175                            Size4Bytes, IIC_iCMOVi,
3176    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3177       RegConstraint<"$false = $Rd">;
3178
3179 // Two instruction predicate mov immediate.
3180 let isMoveImm = 1 in
3181 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
3182                                 (ins GPR:$false, i32imm:$src, pred:$p),
3183                   Size8Bytes, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
3184
3185 let isMoveImm = 1 in
3186 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
3187                            (ins GPR:$false, so_imm:$imm, pred:$p),
3188                            Size4Bytes, IIC_iCMOVi,
3189  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
3190                 RegConstraint<"$false = $Rd">;
3191 } // neverHasSideEffects
3192
3193 //===----------------------------------------------------------------------===//
3194 // Atomic operations intrinsics
3195 //
3196
3197 def memb_opt : Operand<i32> {
3198   let PrintMethod = "printMemBOption";
3199   let ParserMatchClass = MemBarrierOptOperand;
3200 }
3201
3202 // memory barriers protect the atomic sequences
3203 let hasSideEffects = 1 in {
3204 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3205                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3206                 Requires<[IsARM, HasDB]> {
3207   bits<4> opt;
3208   let Inst{31-4} = 0xf57ff05;
3209   let Inst{3-0} = opt;
3210 }
3211 }
3212
3213 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3214                 "dsb", "\t$opt",
3215                 [/* For disassembly only; pattern left blank */]>,
3216                 Requires<[IsARM, HasDB]> {
3217   bits<4> opt;
3218   let Inst{31-4} = 0xf57ff04;
3219   let Inst{3-0} = opt;
3220 }
3221
3222 // ISB has only full system option -- for disassembly only
3223 def ISB : AInoP<(outs), (ins), MiscFrm, NoItinerary, "isb", "", []>,
3224                 Requires<[IsARM, HasDB]> {
3225   let Inst{31-4} = 0xf57ff06;
3226   let Inst{3-0} = 0b1111;
3227 }
3228
3229 let usesCustomInserter = 1 in {
3230   let Uses = [CPSR] in {
3231     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
3232       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3233       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
3234     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
3235       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3236       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
3237     def ATOMIC_LOAD_AND_I8 : PseudoInst<
3238       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3239       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
3240     def ATOMIC_LOAD_OR_I8 : PseudoInst<
3241       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3242       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
3243     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
3244       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3245       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
3246     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
3247       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3248       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
3249     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
3250       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3251       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3252     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
3253       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3254       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3255     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
3256       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3257       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3258     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
3259       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3260       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3261     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
3262       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3263       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
3264     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
3265       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3266       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
3267     def ATOMIC_LOAD_AND_I16 : PseudoInst<
3268       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3269       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
3270     def ATOMIC_LOAD_OR_I16 : PseudoInst<
3271       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3272       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
3273     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
3274       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3275       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
3276     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
3277       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3278       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
3279     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
3280       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3281       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3282     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
3283       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3284       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3285     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
3286       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3287       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3288     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
3289       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3290       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3291     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
3292       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3293       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
3294     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
3295       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3296       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
3297     def ATOMIC_LOAD_AND_I32 : PseudoInst<
3298       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3299       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
3300     def ATOMIC_LOAD_OR_I32 : PseudoInst<
3301       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3302       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
3303     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
3304       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3305       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
3306     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
3307       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3308       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
3309     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
3310       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3311       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3312     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
3313       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3314       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3315     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
3316       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3317       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3318     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
3319       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3320       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3321
3322     def ATOMIC_SWAP_I8 : PseudoInst<
3323       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3324       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
3325     def ATOMIC_SWAP_I16 : PseudoInst<
3326       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3327       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
3328     def ATOMIC_SWAP_I32 : PseudoInst<
3329       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3330       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
3331
3332     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
3333       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3334       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
3335     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
3336       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3337       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3338     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3339       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3340       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3341 }
3342 }
3343
3344 let mayLoad = 1 in {
3345 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3346                     "ldrexb", "\t$Rt, $addr", []>;
3347 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3348                     "ldrexh", "\t$Rt, $addr", []>;
3349 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addrmode7:$addr), NoItinerary,
3350                     "ldrex", "\t$Rt, $addr", []>;
3351 def LDREXD : AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2), (ins addrmode7:$addr),
3352                     NoItinerary, "ldrexd", "\t$Rt, $Rt2, $addr", []>;
3353 }
3354
3355 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3356 def STREXB : AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3357                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr", []>;
3358 def STREXH : AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3359                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr", []>;
3360 def STREX  : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addrmode7:$addr),
3361                     NoItinerary, "strex", "\t$Rd, $Rt, $addr", []>;
3362 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3363                     (ins GPR:$Rt, GPR:$Rt2, addrmode7:$addr),
3364                     NoItinerary, "strexd", "\t$Rd, $Rt, $Rt2, $addr", []>;
3365 }
3366
3367 // Clear-Exclusive is for disassembly only.
3368 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3369                 [/* For disassembly only; pattern left blank */]>,
3370             Requires<[IsARM, HasV7]>  {
3371   let Inst{31-0} = 0b11110101011111111111000000011111;
3372 }
3373
3374 // SWP/SWPB are deprecated in V6/V7 and for disassembly only.
3375 let mayLoad = 1 in {
3376 def SWP  : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swp",
3377              [/* For disassembly only; pattern left blank */]>;
3378 def SWPB : AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swpb",
3379              [/* For disassembly only; pattern left blank */]>;
3380 }
3381
3382 //===----------------------------------------------------------------------===//
3383 // Coprocessor Instructions.
3384 //
3385
3386 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, i32imm:$opc1,
3387             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, i32imm:$opc2),
3388             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3389             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3390                           imm:$CRm, imm:$opc2)]> {
3391   bits<4> opc1;
3392   bits<4> CRn;
3393   bits<4> CRd;
3394   bits<4> cop;
3395   bits<3> opc2;
3396   bits<4> CRm;
3397
3398   let Inst{3-0}   = CRm;
3399   let Inst{4}     = 0;
3400   let Inst{7-5}   = opc2;
3401   let Inst{11-8}  = cop;
3402   let Inst{15-12} = CRd;
3403   let Inst{19-16} = CRn;
3404   let Inst{23-20} = opc1;
3405 }
3406
3407 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, i32imm:$opc1,
3408                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, i32imm:$opc2),
3409                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3410                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3411                               imm:$CRm, imm:$opc2)]> {
3412   let Inst{31-28} = 0b1111;
3413   bits<4> opc1;
3414   bits<4> CRn;
3415   bits<4> CRd;
3416   bits<4> cop;
3417   bits<3> opc2;
3418   bits<4> CRm;
3419
3420   let Inst{3-0}   = CRm;
3421   let Inst{4}     = 0;
3422   let Inst{7-5}   = opc2;
3423   let Inst{11-8}  = cop;
3424   let Inst{15-12} = CRd;
3425   let Inst{19-16} = CRn;
3426   let Inst{23-20} = opc1;
3427 }
3428
3429 class ACI<dag oops, dag iops, string opc, string asm,
3430           IndexMode im = IndexModeNone>
3431   : InoP<oops, iops, AddrModeNone, Size4Bytes, im, BrFrm, NoItinerary,
3432          opc, asm, "", [/* For disassembly only; pattern left blank */]> {
3433   let Inst{27-25} = 0b110;
3434 }
3435
3436 multiclass LdStCop<bits<4> op31_28, bit load, dag ops, string opc, string cond>{
3437
3438   def _OFFSET : ACI<(outs),
3439       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3440       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr"> {
3441     let Inst{31-28} = op31_28;
3442     let Inst{24} = 1; // P = 1
3443     let Inst{21} = 0; // W = 0
3444     let Inst{22} = 0; // D = 0
3445     let Inst{20} = load;
3446   }
3447
3448   def _PRE : ACI<(outs),
3449       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3450       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr!", IndexModePre> {
3451     let Inst{31-28} = op31_28;
3452     let Inst{24} = 1; // P = 1
3453     let Inst{21} = 1; // W = 1
3454     let Inst{22} = 0; // D = 0
3455     let Inst{20} = load;
3456   }
3457
3458   def _POST : ACI<(outs),
3459       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3460       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr", IndexModePost> {
3461     let Inst{31-28} = op31_28;
3462     let Inst{24} = 0; // P = 0
3463     let Inst{21} = 1; // W = 1
3464     let Inst{22} = 0; // D = 0
3465     let Inst{20} = load;
3466   }
3467
3468   def _OPTION : ACI<(outs),
3469       !con((ins nohash_imm:$cop,nohash_imm:$CRd,GPR:$base, nohash_imm:$option),
3470             ops),
3471       !strconcat(opc, cond), "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3472     let Inst{31-28} = op31_28;
3473     let Inst{24} = 0; // P = 0
3474     let Inst{23} = 1; // U = 1
3475     let Inst{21} = 0; // W = 0
3476     let Inst{22} = 0; // D = 0
3477     let Inst{20} = load;
3478   }
3479
3480   def L_OFFSET : ACI<(outs),
3481       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3482       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr"> {
3483     let Inst{31-28} = op31_28;
3484     let Inst{24} = 1; // P = 1
3485     let Inst{21} = 0; // W = 0
3486     let Inst{22} = 1; // D = 1
3487     let Inst{20} = load;
3488   }
3489
3490   def L_PRE : ACI<(outs),
3491       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3492       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr!",
3493       IndexModePre> {
3494     let Inst{31-28} = op31_28;
3495     let Inst{24} = 1; // P = 1
3496     let Inst{21} = 1; // W = 1
3497     let Inst{22} = 1; // D = 1
3498     let Inst{20} = load;
3499   }
3500
3501   def L_POST : ACI<(outs),
3502       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3503       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr",
3504       IndexModePost> {
3505     let Inst{31-28} = op31_28;
3506     let Inst{24} = 0; // P = 0
3507     let Inst{21} = 1; // W = 1
3508     let Inst{22} = 1; // D = 1
3509     let Inst{20} = load;
3510   }
3511
3512   def L_OPTION : ACI<(outs),
3513       !con((ins nohash_imm:$cop, nohash_imm:$CRd,GPR:$base,nohash_imm:$option),
3514             ops),
3515       !strconcat(!strconcat(opc, "l"), cond),
3516       "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
3517     let Inst{31-28} = op31_28;
3518     let Inst{24} = 0; // P = 0
3519     let Inst{23} = 1; // U = 1
3520     let Inst{21} = 0; // W = 0
3521     let Inst{22} = 1; // D = 1
3522     let Inst{20} = load;
3523   }
3524 }
3525
3526 defm LDC  : LdStCop<{?,?,?,?}, 1, (ins pred:$p), "ldc",  "${p}">;
3527 defm LDC2 : LdStCop<0b1111,    1, (ins),         "ldc2", "">;
3528 defm STC  : LdStCop<{?,?,?,?}, 0, (ins pred:$p), "stc",  "${p}">;
3529 defm STC2 : LdStCop<0b1111,    0, (ins),         "stc2", "">;
3530
3531 //===----------------------------------------------------------------------===//
3532 // Move between coprocessor and ARM core register -- for disassembly only
3533 //
3534
3535 class MovRCopro<string opc, bit direction, dag oops, dag iops,
3536                 list<dag> pattern>
3537   : ABI<0b1110, oops, iops, NoItinerary, opc,
3538         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
3539   let Inst{20} = direction;
3540   let Inst{4} = 1;
3541
3542   bits<4> Rt;
3543   bits<4> cop;
3544   bits<3> opc1;
3545   bits<3> opc2;
3546   bits<4> CRm;
3547   bits<4> CRn;
3548
3549   let Inst{15-12} = Rt;
3550   let Inst{11-8}  = cop;
3551   let Inst{23-21} = opc1;
3552   let Inst{7-5}   = opc2;
3553   let Inst{3-0}   = CRm;
3554   let Inst{19-16} = CRn;
3555 }
3556
3557 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
3558                     (outs),
3559                     (ins p_imm:$cop, i32imm:$opc1, GPR:$Rt, c_imm:$CRn,
3560                          c_imm:$CRm, i32imm:$opc2),
3561                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3562                                   imm:$CRm, imm:$opc2)]>;
3563 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
3564                     (outs GPR:$Rt),
3565                     (ins p_imm:$cop, i32imm:$opc1, c_imm:$CRn, c_imm:$CRm,
3566                          i32imm:$opc2), []>;
3567
3568 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3569              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3570
3571 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
3572                  list<dag> pattern>
3573   : ABXI<0b1110, oops, iops, NoItinerary,
3574          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
3575   let Inst{31-28} = 0b1111;
3576   let Inst{20} = direction;
3577   let Inst{4} = 1;
3578
3579   bits<4> Rt;
3580   bits<4> cop;
3581   bits<3> opc1;
3582   bits<3> opc2;
3583   bits<4> CRm;
3584   bits<4> CRn;
3585
3586   let Inst{15-12} = Rt;
3587   let Inst{11-8}  = cop;
3588   let Inst{23-21} = opc1;
3589   let Inst{7-5}   = opc2;
3590   let Inst{3-0}   = CRm;
3591   let Inst{19-16} = CRn;
3592 }
3593
3594 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
3595                       (outs),
3596                       (ins p_imm:$cop, i32imm:$opc1, GPR:$Rt, c_imm:$CRn,
3597                            c_imm:$CRm, i32imm:$opc2),
3598                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3599                                      imm:$CRm, imm:$opc2)]>;
3600 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
3601                       (outs GPR:$Rt),
3602                       (ins p_imm:$cop, i32imm:$opc1, c_imm:$CRn, c_imm:$CRm,
3603                            i32imm:$opc2), []>;
3604
3605 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
3606                               imm:$CRm, imm:$opc2),
3607                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3608
3609 class MovRRCopro<string opc, bit direction,
3610                  list<dag> pattern = [/* For disassembly only */]>
3611   : ABI<0b1100, (outs), (ins p_imm:$cop, i32imm:$opc1,
3612         GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
3613         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
3614   let Inst{23-21} = 0b010;
3615   let Inst{20} = direction;
3616
3617   bits<4> Rt;
3618   bits<4> Rt2;
3619   bits<4> cop;
3620   bits<4> opc1;
3621   bits<4> CRm;
3622
3623   let Inst{15-12} = Rt;
3624   let Inst{19-16} = Rt2;
3625   let Inst{11-8}  = cop;
3626   let Inst{7-4}   = opc1;
3627   let Inst{3-0}   = CRm;
3628 }
3629
3630 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
3631                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3632                                      imm:$CRm)]>;
3633 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
3634
3635 class MovRRCopro2<string opc, bit direction,
3636                   list<dag> pattern = [/* For disassembly only */]>
3637   : ABXI<0b1100, (outs), (ins p_imm:$cop, i32imm:$opc1,
3638          GPR:$Rt, GPR:$Rt2, c_imm:$CRm), NoItinerary,
3639          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
3640   let Inst{31-28} = 0b1111;
3641   let Inst{23-21} = 0b010;
3642   let Inst{20} = direction;
3643
3644   bits<4> Rt;
3645   bits<4> Rt2;
3646   bits<4> cop;
3647   bits<4> opc1;
3648   bits<4> CRm;
3649
3650   let Inst{15-12} = Rt;
3651   let Inst{19-16} = Rt2;
3652   let Inst{11-8}  = cop;
3653   let Inst{7-4}   = opc1;
3654   let Inst{3-0}   = CRm;
3655 }
3656
3657 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
3658                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3659                                         imm:$CRm)]>;
3660 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
3661
3662 //===----------------------------------------------------------------------===//
3663 // Move between special register and ARM core register -- for disassembly only
3664 //
3665
3666 // Move to ARM core register from Special Register
3667 def MRS : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, cpsr",
3668               [/* For disassembly only; pattern left blank */]> {
3669   bits<4> Rd;
3670   let Inst{23-16} = 0b00001111;
3671   let Inst{15-12} = Rd;
3672   let Inst{7-4} = 0b0000;
3673 }
3674
3675 def MRSsys : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,"mrs","\t$Rd, spsr",
3676               [/* For disassembly only; pattern left blank */]> {
3677   bits<4> Rd;
3678   let Inst{23-16} = 0b01001111;
3679   let Inst{15-12} = Rd;
3680   let Inst{7-4} = 0b0000;
3681 }
3682
3683 // Move from ARM core register to Special Register
3684 //
3685 // No need to have both system and application versions, the encodings are the
3686 // same and the assembly parser has no way to distinguish between them. The mask
3687 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
3688 // the mask with the fields to be accessed in the special register.
3689 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
3690               "msr", "\t$mask, $Rn",
3691               [/* For disassembly only; pattern left blank */]> {
3692   bits<5> mask;
3693   bits<4> Rn;
3694
3695   let Inst{23} = 0;
3696   let Inst{22} = mask{4}; // R bit
3697   let Inst{21-20} = 0b10;
3698   let Inst{19-16} = mask{3-0};
3699   let Inst{15-12} = 0b1111;
3700   let Inst{11-4} = 0b00000000;
3701   let Inst{3-0} = Rn;
3702 }
3703
3704 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
3705                "msr", "\t$mask, $a",
3706                [/* For disassembly only; pattern left blank */]> {
3707   bits<5> mask;
3708   bits<12> a;
3709
3710   let Inst{23} = 0;
3711   let Inst{22} = mask{4}; // R bit
3712   let Inst{21-20} = 0b10;
3713   let Inst{19-16} = mask{3-0};
3714   let Inst{15-12} = 0b1111;
3715   let Inst{11-0} = a;
3716 }
3717
3718 //===----------------------------------------------------------------------===//
3719 // TLS Instructions
3720 //
3721
3722 // __aeabi_read_tp preserves the registers r1-r3.
3723 // This is a pseudo inst so that we can get the encoding right,
3724 // complete with fixup for the aeabi_read_tp function.
3725 let isCall = 1,
3726   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
3727   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
3728                [(set R0, ARMthread_pointer)]>;
3729 }
3730
3731 //===----------------------------------------------------------------------===//
3732 // SJLJ Exception handling intrinsics
3733 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3734 //   address and save #0 in R0 for the non-longjmp case.
3735 //   Since by its nature we may be coming from some other function to get
3736 //   here, and we're using the stack frame for the containing function to
3737 //   save/restore registers, we can't keep anything live in regs across
3738 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3739 //   when we get here from a longjmp(). We force everything out of registers
3740 //   except for our own input by listing the relevant registers in Defs. By
3741 //   doing so, we also cause the prologue/epilogue code to actively preserve
3742 //   all of the callee-saved resgisters, which is exactly what we want.
3743 //   A constant value is passed in $val, and we use the location as a scratch.
3744 //
3745 // These are pseudo-instructions and are lowered to individual MC-insts, so
3746 // no encoding information is necessary.
3747 let Defs =
3748   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR,
3749     QQQQ0, QQQQ1, QQQQ2, QQQQ3 ], hasSideEffects = 1, isBarrier = 1 in {
3750   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
3751                                NoItinerary,
3752                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3753                            Requires<[IsARM, HasVFP2]>;
3754 }
3755
3756 let Defs =
3757   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR ],
3758   hasSideEffects = 1, isBarrier = 1 in {
3759   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
3760                                    NoItinerary,
3761                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3762                                 Requires<[IsARM, NoVFP]>;
3763 }
3764
3765 // FIXME: Non-Darwin version(s)
3766 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
3767     Defs = [ R7, LR, SP ] in {
3768 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
3769                              NoItinerary,
3770                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
3771                                 Requires<[IsARM, IsDarwin]>;
3772 }
3773
3774 // eh.sjlj.dispatchsetup pseudo-instruction.
3775 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
3776 // handled when the pseudo is expanded (which happens before any passes
3777 // that need the instruction size).
3778 let isBarrier = 1, hasSideEffects = 1 in
3779 def Int_eh_sjlj_dispatchsetup :
3780  PseudoInst<(outs), (ins), NoItinerary,
3781             [(ARMeh_sjlj_dispatchsetup)]>,
3782               Requires<[IsDarwin]>;
3783
3784 //===----------------------------------------------------------------------===//
3785 // Non-Instruction Patterns
3786 //
3787
3788 // Large immediate handling.
3789
3790 // 32-bit immediate using two piece so_imms or movw + movt.
3791 // This is a single pseudo instruction, the benefit is that it can be remat'd
3792 // as a single unit instead of having to handle reg inputs.
3793 // FIXME: Remove this when we can do generalized remat.
3794 let isReMaterializable = 1, isMoveImm = 1 in
3795 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
3796                            [(set GPR:$dst, (arm_i32imm:$src))]>,
3797                            Requires<[IsARM]>;
3798
3799 // Pseudo instruction that combines movw + movt + add pc (if PIC).
3800 // It also makes it possible to rematerialize the instructions.
3801 // FIXME: Remove this when we can do generalized remat and when machine licm
3802 // can properly the instructions.
3803 let isReMaterializable = 1 in {
3804 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
3805                               IIC_iMOVix2addpc,
3806                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
3807                         Requires<[IsARM, UseMovt]>;
3808
3809 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
3810                              IIC_iMOVix2,
3811                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
3812                         Requires<[IsARM, UseMovt]>;
3813
3814 let AddedComplexity = 10 in
3815 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
3816                                 IIC_iMOVix2ld,
3817                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
3818                     Requires<[IsARM, UseMovt]>;
3819 } // isReMaterializable
3820
3821 // ConstantPool, GlobalAddress, and JumpTable
3822 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
3823             Requires<[IsARM, DontUseMovt]>;
3824 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
3825 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
3826             Requires<[IsARM, UseMovt]>;
3827 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3828              (LEApcrelJT tjumptable:$dst, imm:$id)>;
3829
3830 // TODO: add,sub,and, 3-instr forms?
3831
3832 // Tail calls
3833 def : ARMPat<(ARMtcret tcGPR:$dst),
3834           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
3835
3836 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3837           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3838
3839 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3840           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3841
3842 def : ARMPat<(ARMtcret tcGPR:$dst),
3843           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
3844
3845 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3846           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3847
3848 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3849           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3850
3851 // Direct calls
3852 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
3853       Requires<[IsARM, IsNotDarwin]>;
3854 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
3855       Requires<[IsARM, IsDarwin]>;
3856
3857 // zextload i1 -> zextload i8
3858 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
3859 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
3860
3861 // extload -> zextload
3862 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3863 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3864 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3865 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3866
3867 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
3868
3869 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
3870 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
3871
3872 // smul* and smla*
3873 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3874                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3875                  (SMULBB GPR:$a, GPR:$b)>;
3876 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
3877                  (SMULBB GPR:$a, GPR:$b)>;
3878 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3879                       (sra GPR:$b, (i32 16))),
3880                  (SMULBT GPR:$a, GPR:$b)>;
3881 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
3882                  (SMULBT GPR:$a, GPR:$b)>;
3883 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
3884                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3885                  (SMULTB GPR:$a, GPR:$b)>;
3886 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
3887                 (SMULTB GPR:$a, GPR:$b)>;
3888 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3889                       (i32 16)),
3890                  (SMULWB GPR:$a, GPR:$b)>;
3891 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
3892                  (SMULWB GPR:$a, GPR:$b)>;
3893
3894 def : ARMV5TEPat<(add GPR:$acc,
3895                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3896                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3897                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3898 def : ARMV5TEPat<(add GPR:$acc,
3899                       (mul sext_16_node:$a, sext_16_node:$b)),
3900                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3901 def : ARMV5TEPat<(add GPR:$acc,
3902                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3903                            (sra GPR:$b, (i32 16)))),
3904                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3905 def : ARMV5TEPat<(add GPR:$acc,
3906                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
3907                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3908 def : ARMV5TEPat<(add GPR:$acc,
3909                       (mul (sra GPR:$a, (i32 16)),
3910                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3911                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3912 def : ARMV5TEPat<(add GPR:$acc,
3913                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
3914                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3915 def : ARMV5TEPat<(add GPR:$acc,
3916                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3917                            (i32 16))),
3918                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3919 def : ARMV5TEPat<(add GPR:$acc,
3920                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
3921                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3922
3923
3924 // Pre-v7 uses MCR for synchronization barriers.
3925 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
3926          Requires<[IsARM, HasV6]>;
3927
3928
3929 //===----------------------------------------------------------------------===//
3930 // Thumb Support
3931 //
3932
3933 include "ARMInstrThumb.td"
3934
3935 //===----------------------------------------------------------------------===//
3936 // Thumb2 Support
3937 //
3938
3939 include "ARMInstrThumb2.td"
3940
3941 //===----------------------------------------------------------------------===//
3942 // Floating Point Support
3943 //
3944
3945 include "ARMInstrVFP.td"
3946
3947 //===----------------------------------------------------------------------===//
3948 // Advanced SIMD (NEON) Support
3949 //
3950
3951 include "ARMInstrNEON.td"
3952