lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  64
  65 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  66                                            SDTCisInt<1>]>;
  67
  68 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  69
  70 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  71                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  72
  73 // Node definitions.
  74 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  75 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  76 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  77 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  78
  79 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  80                               [SDNPHasChain, SDNPOutGlue]>;
  81 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  82                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  83
  84 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  85                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  86                                SDNPVariadic]>;
  87 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  88                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  89                                SDNPVariadic]>;
  90 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  91                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  92                                SDNPVariadic]>;
  93
  94 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  95                               [SDNPHasChain, SDNPOptInGlue]>;
  96
  97 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  98                               [SDNPInGlue]>;
  99
 100 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 101                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 102
 103 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 104                               [SDNPHasChain]>;
 105 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 106                               [SDNPHasChain]>;
 107
 108 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 109                               [SDNPHasChain]>;
 110
 111 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 112                               [SDNPOutGlue]>;
 113
 114 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 115                               [SDNPOutGlue, SDNPCommutative]>;
 116
 117 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 118
 119 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 120 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 121 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 122
 123 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 124 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 125                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 126 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 127                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 128 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 129                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 130
 131
 132 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 133                                [SDNPHasChain]>;
 134 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 135                                [SDNPHasChain]>;
 136 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 137                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 138
 139 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 140
 141 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 142                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 143
 144
 145 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 146
 147 //===----------------------------------------------------------------------===//
 148 // ARM Instruction Predicate Definitions.
 149 //
 150 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 151                                  AssemblerPredicate<"HasV4TOps">;
 152 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 153 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 154 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 155                                  AssemblerPredicate<"HasV5TEOps">;
 156 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 157                                  AssemblerPredicate<"HasV6Ops">;
 158 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 159 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 160                                  AssemblerPredicate<"HasV6T2Ops">;
 161 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 162 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 163                                  AssemblerPredicate<"HasV7Ops">;
 164 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 165 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 166                                  AssemblerPredicate<"FeatureVFP2">;
 167 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 168                                  AssemblerPredicate<"FeatureVFP3">;
 169 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 170                                  AssemblerPredicate<"FeatureNEON">;
 171 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 172                                  AssemblerPredicate<"FeatureFP16">;
 173 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 174                                  AssemblerPredicate<"FeatureHWDiv">;
 175 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 176                                  AssemblerPredicate<"FeatureT2XtPk">;
 177 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 178                                  AssemblerPredicate<"FeatureDSPThumb2">;
 179 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 180                                  AssemblerPredicate<"FeatureDB">;
 181 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 182                                  AssemblerPredicate<"FeatureMP">;
 183 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 184 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 185 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 186                                  AssemblerPredicate<"ModeThumb">;
 187 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 188 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 189                                  AssemblerPredicate<"ModeThumb,FeatureThumb2">;
 190 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 191                                  AssemblerPredicate<"!ModeThumb">;
 192 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 193 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 194
 195 // FIXME: Eventually this will be just "hasV6T2Ops".
 196 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 197 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 198 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 199
 200 //===----------------------------------------------------------------------===//
 201 // ARM Flag Definitions.
 202
 203 class RegConstraint<string C> {
 204   string Constraints = C;
 205 }
 206
 207 //===----------------------------------------------------------------------===//
 208 //  ARM specific transformation functions and pattern fragments.
 209 //
 210
 211 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 212 // so_imm_neg def below.
 213 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 214   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 215 }]>;
 216
 217 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 218 // so_imm_not def below.
 219 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 220   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 221 }]>;
 222
 223 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 224 def imm1_15 : ImmLeaf<i32, [{
 225   return (int32_t)Imm >= 1 && (int32_t)Imm < 16;
 226 }]>;
 227
 228 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 229 def imm16_31 : ImmLeaf<i32, [{
 230   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 231 }]>;
 232
 233 def so_imm_neg :
 234   PatLeaf<(imm), [{
 235     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 236   }], so_imm_neg_XFORM>;
 237
 238 def so_imm_not :
 239   PatLeaf<(imm), [{
 240     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 241   }], so_imm_not_XFORM>;
 242
 243 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 244 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 245   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 246 }]>;
 247
 248 /// Split a 32-bit immediate into two 16 bit parts.
 249 def hi16 : SDNodeXForm<imm, [{
 250   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 251 }]>;
 252
 253 def lo16AllZero : PatLeaf<(i32 imm), [{
 254   // Returns true if all low 16-bits are 0.
 255   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 256 }], hi16>;
 257
 258 /// imm0_65535 - An immediate is in the range [0.65535].
 259 def Imm0_65535AsmOperand: AsmOperandClass { let Name = "Imm0_65535"; }
 260 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 261   return Imm >= 0 && Imm < 65536;
 262 }]> {
 263   let ParserMatchClass = Imm0_65535AsmOperand;
 264 }
 265
 266 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 267 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 268
 269 /// adde and sube predicates - True based on whether the carry flag output
 270 /// will be needed or not.
 271 def adde_dead_carry :
 272   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 273   [{return !N->hasAnyUseOfValue(1);}]>;
 274 def sube_dead_carry :
 275   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 276   [{return !N->hasAnyUseOfValue(1);}]>;
 277 def adde_live_carry :
 278   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 279   [{return N->hasAnyUseOfValue(1);}]>;
 280 def sube_live_carry :
 281   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 282   [{return N->hasAnyUseOfValue(1);}]>;
 283
 284 // An 'and' node with a single use.
 285 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 286   return N->hasOneUse();
 287 }]>;
 288
 289 // An 'xor' node with a single use.
 290 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 291   return N->hasOneUse();
 292 }]>;
 293
 294 // An 'fmul' node with a single use.
 295 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 296   return N->hasOneUse();
 297 }]>;
 298
 299 // An 'fadd' node which checks for single non-hazardous use.
 300 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 301   return hasNoVMLxHazardUse(N);
 302 }]>;
 303
 304 // An 'fsub' node which checks for single non-hazardous use.
 305 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 306   return hasNoVMLxHazardUse(N);
 307 }]>;
 308
 309 //===----------------------------------------------------------------------===//
 310 // Operand Definitions.
 311 //
 312
 313 // Branch target.
 314 // FIXME: rename brtarget to t2_brtarget
 315 def brtarget : Operand<OtherVT> {
 316   let EncoderMethod = "getBranchTargetOpValue";
 317   let OperandType = "OPERAND_PCREL";
 318 }
 319
 320 // FIXME: get rid of this one?
 321 def uncondbrtarget : Operand<OtherVT> {
 322   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 323   let OperandType = "OPERAND_PCREL";
 324 }
 325
 326 // Branch target for ARM. Handles conditional/unconditional
 327 def br_target : Operand<OtherVT> {
 328   let EncoderMethod = "getARMBranchTargetOpValue";
 329   let OperandType = "OPERAND_PCREL";
 330 }
 331
 332 // Call target.
 333 // FIXME: rename bltarget to t2_bl_target?
 334 def bltarget : Operand<i32> {
 335   // Encoded the same as branch targets.
 336   let EncoderMethod = "getBranchTargetOpValue";
 337   let OperandType = "OPERAND_PCREL";
 338 }
 339
 340 // Call target for ARM. Handles conditional/unconditional
 341 // FIXME: rename bl_target to t2_bltarget?
 342 def bl_target : Operand<i32> {
 343   // Encoded the same as branch targets.
 344   let EncoderMethod = "getARMBranchTargetOpValue";
 345   let OperandType = "OPERAND_PCREL";
 346 }
 347
 348
 349 // A list of registers separated by comma. Used by load/store multiple.
 350 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 351 def reglist : Operand<i32> {
 352   let EncoderMethod = "getRegisterListOpValue";
 353   let ParserMatchClass = RegListAsmOperand;
 354   let PrintMethod = "printRegisterList";
 355 }
 356
 357 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 358 def dpr_reglist : Operand<i32> {
 359   let EncoderMethod = "getRegisterListOpValue";
 360   let ParserMatchClass = DPRRegListAsmOperand;
 361   let PrintMethod = "printRegisterList";
 362 }
 363
 364 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 365 def spr_reglist : Operand<i32> {
 366   let EncoderMethod = "getRegisterListOpValue";
 367   let ParserMatchClass = SPRRegListAsmOperand;
 368   let PrintMethod = "printRegisterList";
 369 }
 370
 371 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 372 def cpinst_operand : Operand<i32> {
 373   let PrintMethod = "printCPInstOperand";
 374 }
 375
 376 // Local PC labels.
 377 def pclabel : Operand<i32> {
 378   let PrintMethod = "printPCLabel";
 379 }
 380
 381 // ADR instruction labels.
 382 def adrlabel : Operand<i32> {
 383   let EncoderMethod = "getAdrLabelOpValue";
 384 }
 385
 386 def neon_vcvt_imm32 : Operand<i32> {
 387   let EncoderMethod = "getNEONVcvtImm32OpValue";
 388 }
 389
 390 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 391 def rot_imm_XFORM: SDNodeXForm<imm, [{
 392   switch (N->getZExtValue()){
 393   default: assert(0);
 394   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 395   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 396   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 397   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 398   }
 399 }]>;
 400 def RotImmAsmOperand : AsmOperandClass {
 401   let Name = "RotImm";
 402   let ParserMethod = "parseRotImm";
 403 }
 404 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 405     int32_t v = N->getZExtValue();
 406     return v == 8 || v == 16 || v == 24; }],
 407     rot_imm_XFORM> {
 408   let PrintMethod = "printRotImmOperand";
 409   let ParserMatchClass = RotImmAsmOperand;
 410 }
 411
 412 // shift_imm: An integer that encodes a shift amount and the type of shift
 413 // (asr or lsl). The 6-bit immediate encodes as:
 414 //    {5}     0 ==> lsl
 415 //            1     asr
 416 //    {4-0}   imm5 shift amount.
 417 //            asr #32 encoded as imm5 == 0.
 418 def ShifterImmAsmOperand : AsmOperandClass {
 419   let Name = "ShifterImm";
 420   let ParserMethod = "parseShifterImm";
 421 }
 422 def shift_imm : Operand<i32> {
 423   let PrintMethod = "printShiftImmOperand";
 424   let ParserMatchClass = ShifterImmAsmOperand;
 425 }
 426
 427 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 428 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 429 def so_reg_reg : Operand<i32>,  // reg reg imm
 430                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 431                                 [shl, srl, sra, rotr]> {
 432   let EncoderMethod = "getSORegRegOpValue";
 433   let PrintMethod = "printSORegRegOperand";
 434   let ParserMatchClass = ShiftedRegAsmOperand;
 435   let MIOperandInfo = (ops GPR, GPR, i32imm);
 436 }
 437
 438 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 439 def so_reg_imm : Operand<i32>, // reg imm
 440                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 441                                 [shl, srl, sra, rotr]> {
 442   let EncoderMethod = "getSORegImmOpValue";
 443   let PrintMethod = "printSORegImmOperand";
 444   let ParserMatchClass = ShiftedImmAsmOperand;
 445   let MIOperandInfo = (ops GPR, i32imm);
 446 }
 447
 448 // FIXME: Does this need to be distinct from so_reg?
 449 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 450                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 451                                   [shl,srl,sra,rotr]> {
 452   let EncoderMethod = "getSORegRegOpValue";
 453   let PrintMethod = "printSORegRegOperand";
 454   let MIOperandInfo = (ops GPR, GPR, i32imm);
 455 }
 456
 457 // FIXME: Does this need to be distinct from so_reg?
 458 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 459                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 460                                   [shl,srl,sra,rotr]> {
 461   let EncoderMethod = "getSORegImmOpValue";
 462   let PrintMethod = "printSORegImmOperand";
 463   let MIOperandInfo = (ops GPR, i32imm);
 464 }
 465
 466
 467 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 468 // 8-bit immediate rotated by an arbitrary number of bits.
 469 def SOImmAsmOperand: AsmOperandClass { let Name = "ARMSOImm"; }
 470 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 471     return ARM_AM::getSOImmVal(Imm) != -1;
 472   }]> {
 473   let EncoderMethod = "getSOImmOpValue";
 474   let ParserMatchClass = SOImmAsmOperand;
 475 }
 476
 477 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 478 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 479 // get the first/second pieces.
 480 def so_imm2part : PatLeaf<(imm), [{
 481       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 482 }]>;
 483
 484 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 485 ///
 486 def arm_i32imm : PatLeaf<(imm), [{
 487   if (Subtarget->hasV6T2Ops())
 488     return true;
 489   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 490 }]>;
 491
 492 /// imm0_7 predicate - Immediate in the range [0,7].
 493 def Imm0_7AsmOperand: AsmOperandClass { let Name = "Imm0_7"; }
 494 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 495   return Imm >= 0 && Imm < 8;
 496 }]> {
 497   let ParserMatchClass = Imm0_7AsmOperand;
 498 }
 499
 500 /// imm0_15 predicate - Immediate in the range [0,15].
 501 def Imm0_15AsmOperand: AsmOperandClass { let Name = "Imm0_15"; }
 502 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 503   return Imm >= 0 && Imm < 16;
 504 }]> {
 505   let ParserMatchClass = Imm0_15AsmOperand;
 506 }
 507
 508 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 509 def Imm0_31AsmOperand: AsmOperandClass { let Name = "Imm0_31"; }
 510 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 511   return Imm >= 0 && Imm < 32;
 512 }]> {
 513   let ParserMatchClass = Imm0_31AsmOperand;
 514 }
 515
 516 /// imm0_255 predicate - Immediate in the range [0,255].
 517 def Imm0_255AsmOperand : AsmOperandClass { let Name = "Imm0_255"; }
 518 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 519   let ParserMatchClass = Imm0_255AsmOperand;
 520 }
 521
 522 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 523 // a relocatable expression.
 524 //
 525 // FIXME: This really needs a Thumb version separate from the ARM version.
 526 // While the range is the same, and can thus use the same match class,
 527 // the encoding is different so it should have a different encoder method.
 528 def Imm0_65535ExprAsmOperand: AsmOperandClass { let Name = "Imm0_65535Expr"; }
 529 def imm0_65535_expr : Operand<i32> {
 530   let EncoderMethod = "getHiLo16ImmOpValue";
 531   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 532 }
 533
 534 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 535 def Imm24bitAsmOperand: AsmOperandClass { let Name = "Imm24bit"; }
 536 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 537   return Imm >= 0 && Imm <= 0xffffff;
 538 }]> {
 539   let ParserMatchClass = Imm24bitAsmOperand;
 540 }
 541
 542
 543 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 544 /// e.g., 0xf000ffff
 545 def BitfieldAsmOperand : AsmOperandClass {
 546   let Name = "Bitfield";
 547   let ParserMethod = "parseBitfield";
 548 }
 549 def bf_inv_mask_imm : Operand<i32>,
 550                       PatLeaf<(imm), [{
 551   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 552 }] > {
 553   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 554   let PrintMethod = "printBitfieldInvMaskImmOperand";
 555   let ParserMatchClass = BitfieldAsmOperand;
 556 }
 557
 558 /// lsb_pos_imm - position of the lsb bit, used by BFI4p and t2BFI4p
 559 def lsb_pos_imm : Operand<i32>, ImmLeaf<i32, [{
 560   return isInt<5>(Imm);
 561 }]>;
 562
 563 /// width_imm - number of bits to be copied, used by BFI4p and t2BFI4p
 564 def width_imm : Operand<i32>, ImmLeaf<i32, [{
 565   return Imm > 0 &&  Imm <= 32;
 566 }] > {
 567   let EncoderMethod = "getMsbOpValue";
 568 }
 569
 570 def imm1_32_XFORM: SDNodeXForm<imm, [{
 571   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 572 }]>;
 573 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 574 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 32; }],
 575     imm1_32_XFORM> {
 576   let PrintMethod = "printImmPlusOneOperand";
 577   let ParserMatchClass = Imm1_32AsmOperand;
 578 }
 579
 580 def imm1_16_XFORM: SDNodeXForm<imm, [{
 581   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 582 }]>;
 583 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 584 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 585     imm1_16_XFORM> {
 586   let PrintMethod = "printImmPlusOneOperand";
 587   let ParserMatchClass = Imm1_16AsmOperand;
 588 }
 589
 590 // Define ARM specific addressing modes.
 591 // addrmode_imm12 := reg +/- imm12
 592 //
 593 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 594 def addrmode_imm12 : Operand<i32>,
 595                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 596   // 12-bit immediate operand. Note that instructions using this encode
 597   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 598   // immediate values are as normal.
 599
 600   let EncoderMethod = "getAddrModeImm12OpValue";
 601   let PrintMethod = "printAddrModeImm12Operand";
 602   let ParserMatchClass = MemImm12OffsetAsmOperand;
 603   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 604 }
 605 // ldst_so_reg := reg +/- reg shop imm
 606 //
 607 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 608 def ldst_so_reg : Operand<i32>,
 609                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 610   let EncoderMethod = "getLdStSORegOpValue";
 611   // FIXME: Simplify the printer
 612   let PrintMethod = "printAddrMode2Operand";
 613   let ParserMatchClass = MemRegOffsetAsmOperand;
 614   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$shift);
 615 }
 616
 617 // postidx_imm8 := +/- [0,255]
 618 //
 619 // 9 bit value:
 620 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 621 //  {7-0}     [0,255] imm8 value.
 622 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 623 def postidx_imm8 : Operand<i32> {
 624   let PrintMethod = "printPostIdxImm8Operand";
 625   let ParserMatchClass = PostIdxImm8AsmOperand;
 626   let MIOperandInfo = (ops i32imm);
 627 }
 628
 629 // postidx_imm8s4 := +/- [0,1020]
 630 //
 631 // 9 bit value:
 632 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 633 //  {7-0}     [0,255] imm8 value, scaled by 4.
 634 def postidx_imm8s4 : Operand<i32> {
 635   let PrintMethod = "printPostIdxImm8s4Operand";
 636   let MIOperandInfo = (ops i32imm);
 637 }
 638
 639
 640 // postidx_reg := +/- reg
 641 //
 642 def PostIdxRegAsmOperand : AsmOperandClass {
 643   let Name = "PostIdxReg";
 644   let ParserMethod = "parsePostIdxReg";
 645 }
 646 def postidx_reg : Operand<i32> {
 647   let EncoderMethod = "getPostIdxRegOpValue";
 648   let PrintMethod = "printPostIdxRegOperand";
 649   let ParserMatchClass = PostIdxRegAsmOperand;
 650   let MIOperandInfo = (ops GPR, i32imm);
 651 }
 652
 653
 654 // addrmode2 := reg +/- imm12
 655 //           := reg +/- reg shop imm
 656 //
 657 // FIXME: addrmode2 should be refactored the rest of the way to always
 658 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 659 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 660 def addrmode2 : Operand<i32>,
 661                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 662   let EncoderMethod = "getAddrMode2OpValue";
 663   let PrintMethod = "printAddrMode2Operand";
 664   let ParserMatchClass = AddrMode2AsmOperand;
 665   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 666 }
 667
 668 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 669   let Name = "PostIdxRegShifted";
 670   let ParserMethod = "parsePostIdxReg";
 671 }
 672 def am2offset_reg : Operand<i32>,
 673                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 674                 [], [SDNPWantRoot]> {
 675   let EncoderMethod = "getAddrMode2OffsetOpValue";
 676   let PrintMethod = "printAddrMode2OffsetOperand";
 677   // When using this for assembly, it's always as a post-index offset.
 678   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 679   let MIOperandInfo = (ops GPR, i32imm);
 680 }
 681
 682 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 683 // the GPR is purely vestigal at this point.
 684 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 685 def am2offset_imm : Operand<i32>,
 686                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 687                 [], [SDNPWantRoot]> {
 688   let EncoderMethod = "getAddrMode2OffsetOpValue";
 689   let PrintMethod = "printAddrMode2OffsetOperand";
 690   let ParserMatchClass = AM2OffsetImmAsmOperand;
 691   let MIOperandInfo = (ops GPR, i32imm);
 692 }
 693
 694
 695 // addrmode3 := reg +/- reg
 696 // addrmode3 := reg +/- imm8
 697 //
 698 //def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 699 def addrmode3 : Operand<i32>,
 700                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 701   let EncoderMethod = "getAddrMode3OpValue";
 702   let PrintMethod = "printAddrMode3Operand";
 703   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 704 }
 705
 706 def am3offset : Operand<i32>,
 707                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 708                                [], [SDNPWantRoot]> {
 709   let EncoderMethod = "getAddrMode3OffsetOpValue";
 710   let PrintMethod = "printAddrMode3OffsetOperand";
 711   let MIOperandInfo = (ops GPR, i32imm);
 712 }
 713
 714 // ldstm_mode := {ia, ib, da, db}
 715 //
 716 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 717   let EncoderMethod = "getLdStmModeOpValue";
 718   let PrintMethod = "printLdStmModeOperand";
 719 }
 720
 721 // addrmode5 := reg +/- imm8*4
 722 //
 723 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 724 def addrmode5 : Operand<i32>,
 725                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 726   let PrintMethod = "printAddrMode5Operand";
 727   let EncoderMethod = "getAddrMode5OpValue";
 728   let ParserMatchClass = AddrMode5AsmOperand;
 729   let MIOperandInfo = (ops GPR:$base, i32imm);
 730 }
 731
 732 // addrmode6 := reg with optional alignment
 733 //
 734 def addrmode6 : Operand<i32>,
 735                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 736   let PrintMethod = "printAddrMode6Operand";
 737   let MIOperandInfo = (ops GPR:$addr, i32imm);
 738   let EncoderMethod = "getAddrMode6AddressOpValue";
 739 }
 740
 741 def am6offset : Operand<i32>,
 742                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 743                                [], [SDNPWantRoot]> {
 744   let PrintMethod = "printAddrMode6OffsetOperand";
 745   let MIOperandInfo = (ops GPR);
 746   let EncoderMethod = "getAddrMode6OffsetOpValue";
 747 }
 748
 749 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 750 // (single element from one lane) for size 32.
 751 def addrmode6oneL32 : Operand<i32>,
 752                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 753   let PrintMethod = "printAddrMode6Operand";
 754   let MIOperandInfo = (ops GPR:$addr, i32imm);
 755   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 756 }
 757
 758 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 759 // instructions, specifically VLD4-dup.
 760 def addrmode6dup : Operand<i32>,
 761                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 762   let PrintMethod = "printAddrMode6Operand";
 763   let MIOperandInfo = (ops GPR:$addr, i32imm);
 764   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 765 }
 766
 767 // addrmodepc := pc + reg
 768 //
 769 def addrmodepc : Operand<i32>,
 770                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 771   let PrintMethod = "printAddrModePCOperand";
 772   let MIOperandInfo = (ops GPR, i32imm);
 773 }
 774
 775 // addr_offset_none := reg
 776 //
 777 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
 778 def addr_offset_none : Operand<i32>,
 779                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
 780   let PrintMethod = "printAddrMode7Operand";
 781   let ParserMatchClass = MemNoOffsetAsmOperand;
 782   let MIOperandInfo = (ops GPR:$base);
 783 }
 784
 785 def nohash_imm : Operand<i32> {
 786   let PrintMethod = "printNoHashImmediate";
 787 }
 788
 789 def CoprocNumAsmOperand : AsmOperandClass {
 790   let Name = "CoprocNum";
 791   let ParserMethod = "parseCoprocNumOperand";
 792 }
 793 def p_imm : Operand<i32> {
 794   let PrintMethod = "printPImmediate";
 795   let ParserMatchClass = CoprocNumAsmOperand;
 796 }
 797
 798 def CoprocRegAsmOperand : AsmOperandClass {
 799   let Name = "CoprocReg";
 800   let ParserMethod = "parseCoprocRegOperand";
 801 }
 802 def c_imm : Operand<i32> {
 803   let PrintMethod = "printCImmediate";
 804   let ParserMatchClass = CoprocRegAsmOperand;
 805 }
 806
 807 //===----------------------------------------------------------------------===//
 808
 809 include "ARMInstrFormats.td"
 810
 811 //===----------------------------------------------------------------------===//
 812 // Multiclass helpers...
 813 //
 814
 815 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 816 /// binop that produces a value.
 817 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 818                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 819                         PatFrag opnode, string baseOpc, bit Commutable = 0> {
 820   // The register-immediate version is re-materializable. This is useful
 821   // in particular for taking the address of a local.
 822   let isReMaterializable = 1 in {
 823   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 824                iii, opc, "\t$Rd, $Rn, $imm",
 825                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 826     bits<4> Rd;
 827     bits<4> Rn;
 828     bits<12> imm;
 829     let Inst{25} = 1;
 830     let Inst{19-16} = Rn;
 831     let Inst{15-12} = Rd;
 832     let Inst{11-0} = imm;
 833   }
 834   }
 835   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 836                iir, opc, "\t$Rd, $Rn, $Rm",
 837                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 838     bits<4> Rd;
 839     bits<4> Rn;
 840     bits<4> Rm;
 841     let Inst{25} = 0;
 842     let isCommutable = Commutable;
 843     let Inst{19-16} = Rn;
 844     let Inst{15-12} = Rd;
 845     let Inst{11-4} = 0b00000000;
 846     let Inst{3-0} = Rm;
 847   }
 848
 849   def rsi : AsI1<opcod, (outs GPR:$Rd),
 850                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
 851                iis, opc, "\t$Rd, $Rn, $shift",
 852                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]> {
 853     bits<4> Rd;
 854     bits<4> Rn;
 855     bits<12> shift;
 856     let Inst{25} = 0;
 857     let Inst{19-16} = Rn;
 858     let Inst{15-12} = Rd;
 859     let Inst{11-5} = shift{11-5};
 860     let Inst{4} = 0;
 861     let Inst{3-0} = shift{3-0};
 862   }
 863
 864   def rsr : AsI1<opcod, (outs GPR:$Rd),
 865                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
 866                iis, opc, "\t$Rd, $Rn, $shift",
 867                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]> {
 868     bits<4> Rd;
 869     bits<4> Rn;
 870     bits<12> shift;
 871     let Inst{25} = 0;
 872     let Inst{19-16} = Rn;
 873     let Inst{15-12} = Rd;
 874     let Inst{11-8} = shift{11-8};
 875     let Inst{7} = 0;
 876     let Inst{6-5} = shift{6-5};
 877     let Inst{4} = 1;
 878     let Inst{3-0} = shift{3-0};
 879   }
 880
 881   // Assembly aliases for optional destination operand when it's the same
 882   // as the source operand.
 883   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
 884      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
 885                                                     so_imm:$imm, pred:$p,
 886                                                     cc_out:$s)>,
 887      Requires<[IsARM]>;
 888   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
 889      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
 890                                                     GPR:$Rm, pred:$p,
 891                                                     cc_out:$s)>,
 892      Requires<[IsARM]>;
 893   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
 894      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
 895                                                     so_reg_imm:$shift, pred:$p,
 896                                                     cc_out:$s)>,
 897      Requires<[IsARM]>;
 898   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
 899      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
 900                                                     so_reg_reg:$shift, pred:$p,
 901                                                     cc_out:$s)>,
 902      Requires<[IsARM]>;
 903
 904 }
 905
 906 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 907 /// instruction modifies the CPSR register.
 908 let isCodeGenOnly = 1, Defs = [CPSR] in {
 909 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 910                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 911                          PatFrag opnode, bit Commutable = 0> {
 912   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 913                iii, opc, "\t$Rd, $Rn, $imm",
 914                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 915     bits<4> Rd;
 916     bits<4> Rn;
 917     bits<12> imm;
 918     let Inst{25} = 1;
 919     let Inst{20} = 1;
 920     let Inst{19-16} = Rn;
 921     let Inst{15-12} = Rd;
 922     let Inst{11-0} = imm;
 923   }
 924   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 925                iir, opc, "\t$Rd, $Rn, $Rm",
 926                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 927     bits<4> Rd;
 928     bits<4> Rn;
 929     bits<4> Rm;
 930     let isCommutable = Commutable;
 931     let Inst{25} = 0;
 932     let Inst{20} = 1;
 933     let Inst{19-16} = Rn;
 934     let Inst{15-12} = Rd;
 935     let Inst{11-4} = 0b00000000;
 936     let Inst{3-0} = Rm;
 937   }
 938   def rsi : AI1<opcod, (outs GPR:$Rd),
 939                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
 940                iis, opc, "\t$Rd, $Rn, $shift",
 941                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]> {
 942     bits<4> Rd;
 943     bits<4> Rn;
 944     bits<12> shift;
 945     let Inst{25} = 0;
 946     let Inst{20} = 1;
 947     let Inst{19-16} = Rn;
 948     let Inst{15-12} = Rd;
 949     let Inst{11-5} = shift{11-5};
 950     let Inst{4} = 0;
 951     let Inst{3-0} = shift{3-0};
 952   }
 953
 954     def rsr : AI1<opcod, (outs GPR:$Rd),
 955                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
 956                iis, opc, "\t$Rd, $Rn, $shift",
 957                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]> {
 958     bits<4> Rd;
 959     bits<4> Rn;
 960     bits<12> shift;
 961     let Inst{25} = 0;
 962     let Inst{20} = 1;
 963     let Inst{19-16} = Rn;
 964     let Inst{15-12} = Rd;
 965     let Inst{11-8} = shift{11-8};
 966     let Inst{7} = 0;
 967     let Inst{6-5} = shift{6-5};
 968     let Inst{4} = 1;
 969     let Inst{3-0} = shift{3-0};
 970   }
 971 }
 972 }
 973
 974 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 975 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 976 /// a explicit result, only implicitly set CPSR.
 977 let isCompare = 1, Defs = [CPSR] in {
 978 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 979                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 980                        PatFrag opnode, bit Commutable = 0> {
 981   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 982                opc, "\t$Rn, $imm",
 983                [(opnode GPR:$Rn, so_imm:$imm)]> {
 984     bits<4> Rn;
 985     bits<12> imm;
 986     let Inst{25} = 1;
 987     let Inst{20} = 1;
 988     let Inst{19-16} = Rn;
 989     let Inst{15-12} = 0b0000;
 990     let Inst{11-0} = imm;
 991   }
 992   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 993                opc, "\t$Rn, $Rm",
 994                [(opnode GPR:$Rn, GPR:$Rm)]> {
 995     bits<4> Rn;
 996     bits<4> Rm;
 997     let isCommutable = Commutable;
 998     let Inst{25} = 0;
 999     let Inst{20} = 1;
1000     let Inst{19-16} = Rn;
1001     let Inst{15-12} = 0b0000;
1002     let Inst{11-4} = 0b00000000;
1003     let Inst{3-0} = Rm;
1004   }
1005   def rsi : AI1<opcod, (outs),
1006                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1007                opc, "\t$Rn, $shift",
1008                [(opnode GPR:$Rn, so_reg_imm:$shift)]> {
1009     bits<4> Rn;
1010     bits<12> shift;
1011     let Inst{25} = 0;
1012     let Inst{20} = 1;
1013     let Inst{19-16} = Rn;
1014     let Inst{15-12} = 0b0000;
1015     let Inst{11-5} = shift{11-5};
1016     let Inst{4} = 0;
1017     let Inst{3-0} = shift{3-0};
1018   }
1019   def rsr : AI1<opcod, (outs),
1020                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1021                opc, "\t$Rn, $shift",
1022                [(opnode GPR:$Rn, so_reg_reg:$shift)]> {
1023     bits<4> Rn;
1024     bits<12> shift;
1025     let Inst{25} = 0;
1026     let Inst{20} = 1;
1027     let Inst{19-16} = Rn;
1028     let Inst{15-12} = 0b0000;
1029     let Inst{11-8} = shift{11-8};
1030     let Inst{7} = 0;
1031     let Inst{6-5} = shift{6-5};
1032     let Inst{4} = 1;
1033     let Inst{3-0} = shift{3-0};
1034   }
1035
1036 }
1037 }
1038
1039 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1040 /// register and one whose operand is a register rotated by 8/16/24.
1041 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1042 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1043   : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
1044           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1045           [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
1046        Requires<[IsARM, HasV6]> {
1047   bits<4> Rd;
1048   bits<4> Rm;
1049   bits<2> rot;
1050   let Inst{19-16} = 0b1111;
1051   let Inst{15-12} = Rd;
1052   let Inst{11-10} = rot;
1053   let Inst{3-0}   = Rm;
1054 }
1055
1056 class AI_ext_rrot_np<bits<8> opcod, string opc>
1057   : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
1058           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1059        Requires<[IsARM, HasV6]> {
1060   bits<2> rot;
1061   let Inst{19-16} = 0b1111;
1062   let Inst{11-10} = rot;
1063 }
1064
1065 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1066 /// register and one whose operand is a register rotated by 8/16/24.
1067 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1068   : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, rot_imm:$rot),
1069           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1070           [(set GPR:$Rd, (opnode GPR:$Rn, (rotr GPR:$Rm, rot_imm:$rot)))]>,
1071         Requires<[IsARM, HasV6]> {
1072   bits<4> Rd;
1073   bits<4> Rm;
1074   bits<4> Rn;
1075   bits<2> rot;
1076   let Inst{19-16} = Rn;
1077   let Inst{15-12} = Rd;
1078   let Inst{11-10} = rot;
1079   let Inst{9-4}   = 0b000111;
1080   let Inst{3-0}   = Rm;
1081 }
1082
1083 class AI_exta_rrot_np<bits<8> opcod, string opc>
1084   : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, rot_imm:$rot),
1085           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1086        Requires<[IsARM, HasV6]> {
1087   bits<4> Rn;
1088   bits<2> rot;
1089   let Inst{19-16} = Rn;
1090   let Inst{11-10} = rot;
1091 }
1092
1093 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1094 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1095                              string baseOpc, bit Commutable = 0> {
1096   let Uses = [CPSR] in {
1097   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1098                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1099                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
1100                Requires<[IsARM]> {
1101     bits<4> Rd;
1102     bits<4> Rn;
1103     bits<12> imm;
1104     let Inst{25} = 1;
1105     let Inst{15-12} = Rd;
1106     let Inst{19-16} = Rn;
1107     let Inst{11-0} = imm;
1108   }
1109   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1110                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1111                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1112                Requires<[IsARM]> {
1113     bits<4> Rd;
1114     bits<4> Rn;
1115     bits<4> Rm;
1116     let Inst{11-4} = 0b00000000;
1117     let Inst{25} = 0;
1118     let isCommutable = Commutable;
1119     let Inst{3-0} = Rm;
1120     let Inst{15-12} = Rd;
1121     let Inst{19-16} = Rn;
1122   }
1123   def rsi : AsI1<opcod, (outs GPR:$Rd),
1124                 (ins GPR:$Rn, so_reg_imm:$shift),
1125                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1126                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1127                Requires<[IsARM]> {
1128     bits<4> Rd;
1129     bits<4> Rn;
1130     bits<12> shift;
1131     let Inst{25} = 0;
1132     let Inst{19-16} = Rn;
1133     let Inst{15-12} = Rd;
1134     let Inst{11-5} = shift{11-5};
1135     let Inst{4} = 0;
1136     let Inst{3-0} = shift{3-0};
1137   }
1138   def rsr : AsI1<opcod, (outs GPR:$Rd),
1139                 (ins GPR:$Rn, so_reg_reg:$shift),
1140                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1141                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1142                Requires<[IsARM]> {
1143     bits<4> Rd;
1144     bits<4> Rn;
1145     bits<12> shift;
1146     let Inst{25} = 0;
1147     let Inst{19-16} = Rn;
1148     let Inst{15-12} = Rd;
1149     let Inst{11-8} = shift{11-8};
1150     let Inst{7} = 0;
1151     let Inst{6-5} = shift{6-5};
1152     let Inst{4} = 1;
1153     let Inst{3-0} = shift{3-0};
1154   }
1155   }
1156   // Assembly aliases for optional destination operand when it's the same
1157   // as the source operand.
1158   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
1159      (!cast<Instruction>(!strconcat(baseOpc, "ri")) GPR:$Rdn, GPR:$Rdn,
1160                                                     so_imm:$imm, pred:$p,
1161                                                     cc_out:$s)>,
1162      Requires<[IsARM]>;
1163   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $Rm"),
1164      (!cast<Instruction>(!strconcat(baseOpc, "rr")) GPR:$Rdn, GPR:$Rdn,
1165                                                     GPR:$Rm, pred:$p,
1166                                                     cc_out:$s)>,
1167      Requires<[IsARM]>;
1168   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1169      (!cast<Instruction>(!strconcat(baseOpc, "rsi")) GPR:$Rdn, GPR:$Rdn,
1170                                                     so_reg_imm:$shift, pred:$p,
1171                                                     cc_out:$s)>,
1172      Requires<[IsARM]>;
1173   def : InstAlias<!strconcat(opc, "${s}${p} $Rdn, $shift"),
1174      (!cast<Instruction>(!strconcat(baseOpc, "rsr")) GPR:$Rdn, GPR:$Rdn,
1175                                                     so_reg_reg:$shift, pred:$p,
1176                                                     cc_out:$s)>,
1177      Requires<[IsARM]>;
1178 }
1179
1180 // Carry setting variants
1181 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
1182 let usesCustomInserter = 1 in {
1183 multiclass AI1_adde_sube_s_irs<PatFrag opnode, bit Commutable = 0> {
1184   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1185                4, IIC_iALUi,
1186                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>;
1187   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1188                4, IIC_iALUr,
1189                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
1190     let isCommutable = Commutable;
1191   }
1192   def rsi : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1193                4, IIC_iALUsr,
1194                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>;
1195   def rsr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1196                4, IIC_iALUsr,
1197                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>;
1198 }
1199 }
1200
1201 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1202 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1203            InstrItinClass iir, PatFrag opnode> {
1204   // Note: We use the complex addrmode_imm12 rather than just an input
1205   // GPR and a constrained immediate so that we can use this to match
1206   // frame index references and avoid matching constant pool references.
1207   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1208                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1209                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1210     bits<4>  Rt;
1211     bits<17> addr;
1212     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1213     let Inst{19-16} = addr{16-13};  // Rn
1214     let Inst{15-12} = Rt;
1215     let Inst{11-0}  = addr{11-0};   // imm12
1216   }
1217   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1218                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1219                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1220     bits<4>  Rt;
1221     bits<17> shift;
1222     let shift{4}    = 0;            // Inst{4} = 0
1223     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1224     let Inst{19-16} = shift{16-13}; // Rn
1225     let Inst{15-12} = Rt;
1226     let Inst{11-0}  = shift{11-0};
1227   }
1228 }
1229 }
1230
1231 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1232            InstrItinClass iir, PatFrag opnode> {
1233   // Note: We use the complex addrmode_imm12 rather than just an input
1234   // GPR and a constrained immediate so that we can use this to match
1235   // frame index references and avoid matching constant pool references.
1236   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1237                    (ins GPR:$Rt, addrmode_imm12:$addr),
1238                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1239                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1240     bits<4> Rt;
1241     bits<17> addr;
1242     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1243     let Inst{19-16} = addr{16-13};  // Rn
1244     let Inst{15-12} = Rt;
1245     let Inst{11-0}  = addr{11-0};   // imm12
1246   }
1247   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1248                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1249                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1250     bits<4> Rt;
1251     bits<17> shift;
1252     let shift{4}    = 0;            // Inst{4} = 0
1253     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1254     let Inst{19-16} = shift{16-13}; // Rn
1255     let Inst{15-12} = Rt;
1256     let Inst{11-0}  = shift{11-0};
1257   }
1258 }
1259 //===----------------------------------------------------------------------===//
1260 // Instructions
1261 //===----------------------------------------------------------------------===//
1262
1263 //===----------------------------------------------------------------------===//
1264 //  Miscellaneous Instructions.
1265 //
1266
1267 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1268 /// the function.  The first operand is the ID# for this instruction, the second
1269 /// is the index into the MachineConstantPool that this is, the third is the
1270 /// size in bytes of this constant pool entry.
1271 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1272 def CONSTPOOL_ENTRY :
1273 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1274                     i32imm:$size), NoItinerary, []>;
1275
1276 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1277 // from removing one half of the matched pairs. That breaks PEI, which assumes
1278 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1279 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1280 def ADJCALLSTACKUP :
1281 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1282            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1283
1284 def ADJCALLSTACKDOWN :
1285 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1286            [(ARMcallseq_start timm:$amt)]>;
1287 }
1288
1289 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
1290              [/* For disassembly only; pattern left blank */]>,
1291           Requires<[IsARM, HasV6T2]> {
1292   let Inst{27-16} = 0b001100100000;
1293   let Inst{15-8} = 0b11110000;
1294   let Inst{7-0} = 0b00000000;
1295 }
1296
1297 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
1298              [/* For disassembly only; pattern left blank */]>,
1299           Requires<[IsARM, HasV6T2]> {
1300   let Inst{27-16} = 0b001100100000;
1301   let Inst{15-8} = 0b11110000;
1302   let Inst{7-0} = 0b00000001;
1303 }
1304
1305 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
1306              [/* For disassembly only; pattern left blank */]>,
1307           Requires<[IsARM, HasV6T2]> {
1308   let Inst{27-16} = 0b001100100000;
1309   let Inst{15-8} = 0b11110000;
1310   let Inst{7-0} = 0b00000010;
1311 }
1312
1313 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
1314              [/* For disassembly only; pattern left blank */]>,
1315           Requires<[IsARM, HasV6T2]> {
1316   let Inst{27-16} = 0b001100100000;
1317   let Inst{15-8} = 0b11110000;
1318   let Inst{7-0} = 0b00000011;
1319 }
1320
1321 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
1322              "\t$dst, $a, $b", []>, Requires<[IsARM, HasV6]> {
1323   bits<4> Rd;
1324   bits<4> Rn;
1325   bits<4> Rm;
1326   let Inst{3-0} = Rm;
1327   let Inst{15-12} = Rd;
1328   let Inst{19-16} = Rn;
1329   let Inst{27-20} = 0b01101000;
1330   let Inst{7-4} = 0b1011;
1331   let Inst{11-8} = 0b1111;
1332 }
1333
1334 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1335              []>, Requires<[IsARM, HasV6T2]> {
1336   let Inst{27-16} = 0b001100100000;
1337   let Inst{15-8} = 0b11110000;
1338   let Inst{7-0} = 0b00000100;
1339 }
1340
1341 // The i32imm operand $val can be used by a debugger to store more information
1342 // about the breakpoint.
1343 def BKPT : AI<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1344               "bkpt", "\t$val", []>, Requires<[IsARM]> {
1345   bits<16> val;
1346   let Inst{3-0} = val{3-0};
1347   let Inst{19-8} = val{15-4};
1348   let Inst{27-20} = 0b00010010;
1349   let Inst{7-4} = 0b0111;
1350 }
1351
1352 // Change Processor State
1353 // FIXME: We should use InstAlias to handle the optional operands.
1354 class CPS<dag iops, string asm_ops>
1355   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1356         []>, Requires<[IsARM]> {
1357   bits<2> imod;
1358   bits<3> iflags;
1359   bits<5> mode;
1360   bit M;
1361
1362   let Inst{31-28} = 0b1111;
1363   let Inst{27-20} = 0b00010000;
1364   let Inst{19-18} = imod;
1365   let Inst{17}    = M; // Enabled if mode is set;
1366   let Inst{16}    = 0;
1367   let Inst{8-6}   = iflags;
1368   let Inst{5}     = 0;
1369   let Inst{4-0}   = mode;
1370 }
1371
1372 let M = 1 in
1373   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1374                   "$imod\t$iflags, $mode">;
1375 let mode = 0, M = 0 in
1376   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1377
1378 let imod = 0, iflags = 0, M = 1 in
1379   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1380
1381 // Preload signals the memory system of possible future data/instruction access.
1382 // These are for disassembly only.
1383 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1384
1385   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1386                 !strconcat(opc, "\t$addr"),
1387                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1388     bits<4> Rt;
1389     bits<17> addr;
1390     let Inst{31-26} = 0b111101;
1391     let Inst{25} = 0; // 0 for immediate form
1392     let Inst{24} = data;
1393     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1394     let Inst{22} = read;
1395     let Inst{21-20} = 0b01;
1396     let Inst{19-16} = addr{16-13};  // Rn
1397     let Inst{15-12} = 0b1111;
1398     let Inst{11-0}  = addr{11-0};   // imm12
1399   }
1400
1401   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1402                !strconcat(opc, "\t$shift"),
1403                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1404     bits<17> shift;
1405     let Inst{31-26} = 0b111101;
1406     let Inst{25} = 1; // 1 for register form
1407     let Inst{24} = data;
1408     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1409     let Inst{22} = read;
1410     let Inst{21-20} = 0b01;
1411     let Inst{19-16} = shift{16-13}; // Rn
1412     let Inst{15-12} = 0b1111;
1413     let Inst{11-0}  = shift{11-0};
1414   }
1415 }
1416
1417 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1418 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1419 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1420
1421 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1422                  "setend\t$end", []>, Requires<[IsARM]> {
1423   bits<1> end;
1424   let Inst{31-10} = 0b1111000100000001000000;
1425   let Inst{9} = end;
1426   let Inst{8-0} = 0;
1427 }
1428
1429 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1430              []>, Requires<[IsARM, HasV7]> {
1431   bits<4> opt;
1432   let Inst{27-4} = 0b001100100000111100001111;
1433   let Inst{3-0} = opt;
1434 }
1435
1436 // A5.4 Permanently UNDEFINED instructions.
1437 let isBarrier = 1, isTerminator = 1 in
1438 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1439                "trap", [(trap)]>,
1440            Requires<[IsARM]> {
1441   let Inst = 0xe7ffdefe;
1442 }
1443
1444 // Address computation and loads and stores in PIC mode.
1445 let isNotDuplicable = 1 in {
1446 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1447                             4, IIC_iALUr,
1448                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1449
1450 let AddedComplexity = 10 in {
1451 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1452                             4, IIC_iLoad_r,
1453                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1454
1455 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1456                             4, IIC_iLoad_bh_r,
1457                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1458
1459 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1460                             4, IIC_iLoad_bh_r,
1461                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1462
1463 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1464                             4, IIC_iLoad_bh_r,
1465                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1466
1467 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1468                             4, IIC_iLoad_bh_r,
1469                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1470 }
1471 let AddedComplexity = 10 in {
1472 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1473       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1474
1475 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1476       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1477                                                    addrmodepc:$addr)]>;
1478
1479 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1480       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1481 }
1482 } // isNotDuplicable = 1
1483
1484
1485 // LEApcrel - Load a pc-relative address into a register without offending the
1486 // assembler.
1487 let neverHasSideEffects = 1, isReMaterializable = 1 in
1488 // The 'adr' mnemonic encodes differently if the label is before or after
1489 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1490 // know until then which form of the instruction will be used.
1491 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1492                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []> {
1493   bits<4> Rd;
1494   bits<12> label;
1495   let Inst{27-25} = 0b001;
1496   let Inst{20} = 0;
1497   let Inst{19-16} = 0b1111;
1498   let Inst{15-12} = Rd;
1499   let Inst{11-0} = label;
1500 }
1501 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1502                     4, IIC_iALUi, []>;
1503
1504 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1505                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1506                       4, IIC_iALUi, []>;
1507
1508 //===----------------------------------------------------------------------===//
1509 //  Control Flow Instructions.
1510 //
1511
1512 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1513   // ARMV4T and above
1514   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1515                   "bx", "\tlr", [(ARMretflag)]>,
1516                Requires<[IsARM, HasV4T]> {
1517     let Inst{27-0}  = 0b0001001011111111111100011110;
1518   }
1519
1520   // ARMV4 only
1521   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1522                   "mov", "\tpc, lr", [(ARMretflag)]>,
1523                Requires<[IsARM, NoV4T]> {
1524     let Inst{27-0} = 0b0001101000001111000000001110;
1525   }
1526 }
1527
1528 // Indirect branches
1529 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1530   // ARMV4T and above
1531   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1532                   [(brind GPR:$dst)]>,
1533               Requires<[IsARM, HasV4T]> {
1534     bits<4> dst;
1535     let Inst{31-4} = 0b1110000100101111111111110001;
1536     let Inst{3-0}  = dst;
1537   }
1538
1539   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1540                   "bx", "\t$dst", [/* pattern left blank */]>,
1541               Requires<[IsARM, HasV4T]> {
1542     bits<4> dst;
1543     let Inst{27-4} = 0b000100101111111111110001;
1544     let Inst{3-0}  = dst;
1545   }
1546 }
1547
1548 // All calls clobber the non-callee saved registers. SP is marked as
1549 // a use to prevent stack-pointer assignments that appear immediately
1550 // before calls from potentially appearing dead.
1551 let isCall = 1,
1552   // On non-Darwin platforms R9 is callee-saved.
1553   // FIXME:  Do we really need a non-predicated version? If so, it should
1554   // at least be a pseudo instruction expanding to the predicated version
1555   // at MC lowering time.
1556   Defs = [R0,  R1,  R2,  R3,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1557   Uses = [SP] in {
1558   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1559                 IIC_Br, "bl\t$func",
1560                 [(ARMcall tglobaladdr:$func)]>,
1561             Requires<[IsARM, IsNotDarwin]> {
1562     let Inst{31-28} = 0b1110;
1563     bits<24> func;
1564     let Inst{23-0} = func;
1565   }
1566
1567   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1568                    IIC_Br, "bl", "\t$func",
1569                    [(ARMcall_pred tglobaladdr:$func)]>,
1570                 Requires<[IsARM, IsNotDarwin]> {
1571     bits<24> func;
1572     let Inst{23-0} = func;
1573   }
1574
1575   // ARMv5T and above
1576   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1577                 IIC_Br, "blx\t$func",
1578                 [(ARMcall GPR:$func)]>,
1579             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1580     bits<4> func;
1581     let Inst{31-4} = 0b1110000100101111111111110011;
1582     let Inst{3-0}  = func;
1583   }
1584
1585   def BLX_pred : AI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1586                     IIC_Br, "blx", "\t$func",
1587                     [(ARMcall_pred GPR:$func)]>,
1588                  Requires<[IsARM, HasV5T, IsNotDarwin]> {
1589     bits<4> func;
1590     let Inst{27-4} = 0b000100101111111111110011;
1591     let Inst{3-0}  = func;
1592   }
1593
1594   // ARMv4T
1595   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1596   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1597                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1598                    Requires<[IsARM, HasV4T, IsNotDarwin]>;
1599
1600   // ARMv4
1601   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1602                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1603                    Requires<[IsARM, NoV4T, IsNotDarwin]>;
1604 }
1605
1606 let isCall = 1,
1607   // On Darwin R9 is call-clobbered.
1608   // R7 is marked as a use to prevent frame-pointer assignments from being
1609   // moved above / below calls.
1610   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
1611   Uses = [R7, SP] in {
1612   def BLr9  : ARMPseudoExpand<(outs), (ins bl_target:$func, variable_ops),
1613                 4, IIC_Br,
1614                 [(ARMcall tglobaladdr:$func)], (BL bl_target:$func)>,
1615               Requires<[IsARM, IsDarwin]>;
1616
1617   def BLr9_pred : ARMPseudoExpand<(outs),
1618                    (ins bl_target:$func, pred:$p, variable_ops),
1619                    4, IIC_Br,
1620                    [(ARMcall_pred tglobaladdr:$func)],
1621                    (BL_pred bl_target:$func, pred:$p)>,
1622                   Requires<[IsARM, IsDarwin]>;
1623
1624   // ARMv5T and above
1625   def BLXr9 : ARMPseudoExpand<(outs), (ins GPR:$func, variable_ops),
1626                 4, IIC_Br,
1627                 [(ARMcall GPR:$func)],
1628                 (BLX GPR:$func)>,
1629                Requires<[IsARM, HasV5T, IsDarwin]>;
1630
1631   def BLXr9_pred: ARMPseudoExpand<(outs), (ins GPR:$func, pred:$p,variable_ops),
1632                 4, IIC_Br,
1633                 [(ARMcall_pred GPR:$func)],
1634                 (BLX_pred GPR:$func, pred:$p)>,
1635                    Requires<[IsARM, HasV5T, IsDarwin]>;
1636
1637   // ARMv4T
1638   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1639   def BXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1640                   8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1641                   Requires<[IsARM, HasV4T, IsDarwin]>;
1642
1643   // ARMv4
1644   def BMOVPCRXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1645                   8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1646                   Requires<[IsARM, NoV4T, IsDarwin]>;
1647 }
1648
1649 let isBranch = 1, isTerminator = 1 in {
1650   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1651   // a two-value operand where a dag node expects two operands. :(
1652   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
1653                IIC_Br, "b", "\t$target",
1654                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1655     bits<24> target;
1656     let Inst{23-0} = target;
1657   }
1658
1659   let isBarrier = 1 in {
1660     // B is "predicable" since it's just a Bcc with an 'always' condition.
1661     let isPredicable = 1 in
1662     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
1663     // should be sufficient.
1664     // FIXME: Is B really a Barrier? That doesn't seem right.
1665     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
1666                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>;
1667
1668     let isNotDuplicable = 1, isIndirectBranch = 1 in {
1669     def BR_JTr : ARMPseudoInst<(outs),
1670                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
1671                       0, IIC_Br,
1672                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
1673     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
1674     // into i12 and rs suffixed versions.
1675     def BR_JTm : ARMPseudoInst<(outs),
1676                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
1677                      0, IIC_Br,
1678                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1679                        imm:$id)]>;
1680     def BR_JTadd : ARMPseudoInst<(outs),
1681                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
1682                    0, IIC_Br,
1683                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1684                      imm:$id)]>;
1685     } // isNotDuplicable = 1, isIndirectBranch = 1
1686   } // isBarrier = 1
1687
1688 }
1689
1690 // BLX (immediate)
1691 def BLXi : AXI<(outs), (ins br_target:$target), BrMiscFrm, NoItinerary,
1692                "blx\t$target", []>,
1693            Requires<[IsARM, HasV5T]> {
1694   let Inst{31-25} = 0b1111101;
1695   bits<25> target;
1696   let Inst{23-0} = target{24-1};
1697   let Inst{24} = target{0};
1698 }
1699
1700 // Branch and Exchange Jazelle
1701 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1702               [/* pattern left blank */]> {
1703   bits<4> func;
1704   let Inst{23-20} = 0b0010;
1705   let Inst{19-8} = 0xfff;
1706   let Inst{7-4} = 0b0010;
1707   let Inst{3-0} = func;
1708 }
1709
1710 // Tail calls.
1711
1712 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1713   // Darwin versions.
1714   let Defs = [R0, R1, R2, R3, R9, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1715       Uses = [SP] in {
1716     def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1717                        IIC_Br, []>, Requires<[IsDarwin]>;
1718
1719     def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1720                        IIC_Br, []>, Requires<[IsDarwin]>;
1721
1722     def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst, variable_ops),
1723                    4, IIC_Br, [],
1724                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
1725                    Requires<[IsARM, IsDarwin]>;
1726
1727     def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
1728                    4, IIC_Br, [],
1729                    (BX GPR:$dst)>,
1730                    Requires<[IsARM, IsDarwin]>;
1731
1732   }
1733
1734   // Non-Darwin versions (the difference is R9).
1735   let Defs = [R0, R1, R2, R3, R12, QQQQ0, QQQQ2, QQQQ3, PC],
1736       Uses = [SP] in {
1737     def TCRETURNdiND : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1738                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1739
1740     def TCRETURNriND : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1741                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1742
1743     def TAILJMPdND : ARMPseudoExpand<(outs), (ins brtarget:$dst, variable_ops),
1744                    4, IIC_Br, [],
1745                    (Bcc br_target:$dst, (ops 14, zero_reg))>,
1746                    Requires<[IsARM, IsNotDarwin]>;
1747
1748     def TAILJMPrND : ARMPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
1749                      4, IIC_Br, [],
1750                      (BX GPR:$dst)>,
1751                      Requires<[IsARM, IsNotDarwin]>;
1752   }
1753 }
1754
1755
1756
1757
1758
1759 // Secure Monitor Call is a system instruction -- for disassembly only
1760 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
1761               []> {
1762   bits<4> opt;
1763   let Inst{23-4} = 0b01100000000000000111;
1764   let Inst{3-0} = opt;
1765 }
1766
1767 // Supervisor Call (Software Interrupt)
1768 let isCall = 1, Uses = [SP] in {
1769 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []> {
1770   bits<24> svc;
1771   let Inst{23-0} = svc;
1772 }
1773 }
1774
1775 // Store Return State
1776 class SRSI<bit wb, string asm>
1777   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
1778        NoItinerary, asm, "", []> {
1779   bits<5> mode;
1780   let Inst{31-28} = 0b1111;
1781   let Inst{27-25} = 0b100;
1782   let Inst{22} = 1;
1783   let Inst{21} = wb;
1784   let Inst{20} = 0;
1785   let Inst{19-16} = 0b1101;  // SP
1786   let Inst{15-5} = 0b00000101000;
1787   let Inst{4-0} = mode;
1788 }
1789
1790 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
1791   let Inst{24-23} = 0;
1792 }
1793 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
1794   let Inst{24-23} = 0;
1795 }
1796 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
1797   let Inst{24-23} = 0b10;
1798 }
1799 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
1800   let Inst{24-23} = 0b10;
1801 }
1802 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
1803   let Inst{24-23} = 0b01;
1804 }
1805 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
1806   let Inst{24-23} = 0b01;
1807 }
1808 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
1809   let Inst{24-23} = 0b11;
1810 }
1811 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
1812   let Inst{24-23} = 0b11;
1813 }
1814
1815 // Return From Exception
1816 class RFEI<bit wb, string asm>
1817   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
1818        NoItinerary, asm, "", []> {
1819   bits<4> Rn;
1820   let Inst{31-28} = 0b1111;
1821   let Inst{27-25} = 0b100;
1822   let Inst{22} = 0;
1823   let Inst{21} = wb;
1824   let Inst{20} = 1;
1825   let Inst{19-16} = Rn;
1826   let Inst{15-0} = 0xa00;
1827 }
1828
1829 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
1830   let Inst{24-23} = 0;
1831 }
1832 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
1833   let Inst{24-23} = 0;
1834 }
1835 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
1836   let Inst{24-23} = 0b10;
1837 }
1838 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
1839   let Inst{24-23} = 0b10;
1840 }
1841 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
1842   let Inst{24-23} = 0b01;
1843 }
1844 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
1845   let Inst{24-23} = 0b01;
1846 }
1847 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
1848   let Inst{24-23} = 0b11;
1849 }
1850 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
1851   let Inst{24-23} = 0b11;
1852 }
1853
1854 //===----------------------------------------------------------------------===//
1855 //  Load / store Instructions.
1856 //
1857
1858 // Load
1859
1860
1861 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1862                     UnOpFrag<(load node:$Src)>>;
1863 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1864                     UnOpFrag<(zextloadi8 node:$Src)>>;
1865 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1866                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1867 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1868                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1869
1870 // Special LDR for loads from non-pc-relative constpools.
1871 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1872     isReMaterializable = 1, isCodeGenOnly = 1 in
1873 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1874                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
1875                  []> {
1876   bits<4> Rt;
1877   bits<17> addr;
1878   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1879   let Inst{19-16} = 0b1111;
1880   let Inst{15-12} = Rt;
1881   let Inst{11-0}  = addr{11-0};   // imm12
1882 }
1883
1884 // Loads with zero extension
1885 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1886                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
1887                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
1888
1889 // Loads with sign extension
1890 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1891                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
1892                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
1893
1894 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1895                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
1896                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
1897
1898 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1899 // Load doubleword
1900 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
1901                  (ins addrmode3:$addr), LdMiscFrm,
1902                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
1903                  []>, Requires<[IsARM, HasV5TE]>;
1904 }
1905
1906 // Indexed loads
1907 multiclass AI2_ldridx<bit isByte, string opc, InstrItinClass itin> {
1908   def _PRE  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1909                       (ins addrmode2:$addr), IndexModePre, LdFrm, itin,
1910                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1911     // {17-14}  Rn
1912     // {13}     reg vs. imm
1913     // {12}     isAdd
1914     // {11-0}   imm12/Rm
1915     bits<18> addr;
1916     let Inst{25} = addr{13};
1917     let Inst{23} = addr{12};
1918     let Inst{19-16} = addr{17-14};
1919     let Inst{11-0} = addr{11-0};
1920     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
1921   }
1922
1923   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1924                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
1925                        IndexModePost, LdFrm, itin,
1926                        opc, "\t$Rt, $addr, $offset",
1927                        "$addr.base = $Rn_wb", []> {
1928      // {12}     isAdd
1929      // {11-0}   imm12/Rm
1930      bits<14> offset;
1931      bits<4> addr;
1932      let Inst{25} = 1;
1933      let Inst{23} = offset{12};
1934      let Inst{19-16} = addr;
1935      let Inst{11-0} = offset{11-0};
1936    }
1937
1938    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1939                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
1940                       IndexModePost, LdFrm, itin,
1941                       opc, "\t$Rt, $addr, $offset",
1942                       "$addr.base = $Rn_wb", []> {
1943     // {12}     isAdd
1944     // {11-0}   imm12/Rm
1945     bits<14> offset;
1946     bits<4> addr;
1947     let Inst{25} = 0;
1948     let Inst{23} = offset{12};
1949     let Inst{19-16} = addr;
1950     let Inst{11-0} = offset{11-0};
1951   }
1952 }
1953
1954 let mayLoad = 1, neverHasSideEffects = 1 in {
1955 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_ru>;
1956 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_ru>;
1957 }
1958
1959 multiclass AI3_ldridx<bits<4> op, bit op20, string opc, InstrItinClass itin> {
1960   def _PRE  : AI3ldstidx<op, op20, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1961                         (ins addrmode3:$addr), IndexModePre,
1962                         LdMiscFrm, itin,
1963                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1964     bits<14> addr;
1965     let Inst{23}    = addr{8};      // U bit
1966     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1967     let Inst{19-16} = addr{12-9};   // Rn
1968     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1969     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1970   }
1971   def _POST : AI3ldstidx<op, op20, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1972                         (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1973                         LdMiscFrm, itin,
1974                         opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1975     bits<10> offset;
1976     bits<4> Rn;
1977     let Inst{23}    = offset{8};      // U bit
1978     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1979     let Inst{19-16} = Rn;
1980     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1981     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1982   }
1983 }
1984
1985 let mayLoad = 1, neverHasSideEffects = 1 in {
1986 defm LDRH  : AI3_ldridx<0b1011, 1, "ldrh", IIC_iLoad_bh_ru>;
1987 defm LDRSH : AI3_ldridx<0b1111, 1, "ldrsh", IIC_iLoad_bh_ru>;
1988 defm LDRSB : AI3_ldridx<0b1101, 1, "ldrsb", IIC_iLoad_bh_ru>;
1989 let hasExtraDefRegAllocReq = 1 in {
1990 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
1991                           (ins addrmode3:$addr), IndexModePre,
1992                           LdMiscFrm, IIC_iLoad_d_ru,
1993                           "ldrd", "\t$Rt, $Rt2, $addr!",
1994                           "$addr.base = $Rn_wb", []> {
1995   bits<14> addr;
1996   let Inst{23}    = addr{8};      // U bit
1997   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1998   let Inst{19-16} = addr{12-9};   // Rn
1999   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2000   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2001   let DecoderMethod = "DecodeAddrMode3Instruction";
2002 }
2003 def LDRD_POST: AI3ldstidx<0b1101, 0, 1, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2004                           (ins GPR:$Rn, am3offset:$offset), IndexModePost,
2005                           LdMiscFrm, IIC_iLoad_d_ru,
2006                           "ldrd", "\t$Rt, $Rt2, [$Rn], $offset",
2007                           "$Rn = $Rn_wb", []> {
2008   bits<10> offset;
2009   bits<4> Rn;
2010   let Inst{23}    = offset{8};      // U bit
2011   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2012   let Inst{19-16} = Rn;
2013   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2014   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2015   let DecoderMethod = "DecodeAddrMode3Instruction";
2016 }
2017 } // hasExtraDefRegAllocReq = 1
2018 } // mayLoad = 1, neverHasSideEffects = 1
2019
2020 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
2021 let mayLoad = 1, neverHasSideEffects = 1 in {
2022 def LDRT : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$base_wb),
2023                    (ins addrmode2:$addr), IndexModePost, LdFrm, IIC_iLoad_ru,
2024                    "ldrt", "\t$Rt, $addr", "$addr.base = $base_wb", []> {
2025   // {17-14}  Rn
2026   // {13}     1 == Rm, 0 == imm12
2027   // {12}     isAdd
2028   // {11-0}   imm12/Rm
2029   bits<18> addr;
2030   let Inst{25} = addr{13};
2031   let Inst{23} = addr{12};
2032   let Inst{21} = 1; // overwrite
2033   let Inst{19-16} = addr{17-14};
2034   let Inst{11-0} = addr{11-0};
2035   let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
2036 }
2037
2038 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2039                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2040                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2041                      "ldrbt", "\t$Rt, $addr, $offset",
2042                      "$addr.base = $Rn_wb", []> {
2043   // {12}     isAdd
2044   // {11-0}   imm12/Rm
2045   bits<14> offset;
2046   bits<4> addr;
2047   let Inst{25} = 1;
2048   let Inst{23} = offset{12};
2049   let Inst{21} = 1; // overwrite
2050   let Inst{19-16} = addr;
2051   let Inst{11-0} = offset{11-0};
2052 }
2053
2054 def LDRBT_POST_IMM : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2055                      (ins addr_offset_none:$addr, am2offset_imm:$offset),
2056                     IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2057                     "ldrbt", "\t$Rt, $addr, $offset",
2058                     "$addr.base = $Rn_wb", []> {
2059   // {12}     isAdd
2060   // {11-0}   imm12/Rm
2061   bits<14> offset;
2062   bits<4> addr;
2063   let Inst{25} = 0;
2064   let Inst{23} = offset{12};
2065   let Inst{21} = 1; // overwrite
2066   let Inst{19-16} = addr;
2067   let Inst{11-0} = offset{11-0};
2068 }
2069
2070 multiclass AI3ldrT<bits<4> op, string opc> {
2071   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2072                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2073                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2074                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2075     bits<9> offset;
2076     let Inst{23} = offset{8};
2077     let Inst{22} = 1;
2078     let Inst{11-8} = offset{7-4};
2079     let Inst{3-0} = offset{3-0};
2080     let AsmMatchConverter = "cvtLdExtTWriteBackImm";
2081   }
2082   def r : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2083                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2084                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2085                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2086     bits<5> Rm;
2087     let Inst{23} = Rm{4};
2088     let Inst{22} = 0;
2089     let Inst{11-8} = 0;
2090     let Inst{3-0} = Rm{3-0};
2091     let AsmMatchConverter = "cvtLdExtTWriteBackReg";
2092   }
2093 }
2094
2095 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2096 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2097 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2098 }
2099
2100 // Store
2101
2102 // Stores with truncate
2103 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2104                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2105                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2106
2107 // Store doubleword
2108 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
2109 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
2110                StMiscFrm, IIC_iStore_d_r,
2111                "strd", "\t$Rt, $src2, $addr", []>,
2112            Requires<[IsARM, HasV5TE]> {
2113   let Inst{21} = 0;
2114 }
2115
2116 // Indexed stores
2117 multiclass AI2_stridx<bit isByte, string opc, InstrItinClass itin> {
2118   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2119                             (ins GPR:$Rt, addrmode_imm12:$addr), IndexModePre,
2120                             StFrm, itin,
2121                             opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2122     bits<17> addr;
2123     let Inst{25} = 0;
2124     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2125     let Inst{19-16} = addr{16-13};  // Rn
2126     let Inst{11-0}  = addr{11-0};   // imm12
2127     let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2128   }
2129
2130   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2131                       (ins GPR:$Rt, addrmode2:$addr), IndexModePre, StFrm, itin,
2132                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2133     bits<17> addr;
2134     let Inst{25} = 1;
2135     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2136     let Inst{19-16} = addr{16-13}; // Rn
2137     let Inst{11-0}  = addr{11-0};
2138     let Inst{4}     = 0;           // Inst{4} = 0
2139     let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2140   }
2141   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2142                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2143                 IndexModePost, StFrm, itin,
2144                 opc, "\t$Rt, $addr, $offset",
2145                 "$addr.base = $Rn_wb", []> {
2146      // {12}     isAdd
2147      // {11-0}   imm12/Rm
2148      bits<14> offset;
2149      bits<4> addr;
2150      let Inst{25} = 1;
2151      let Inst{23} = offset{12};
2152      let Inst{19-16} = addr;
2153      let Inst{11-0} = offset{11-0};
2154    }
2155
2156    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2157                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2158                 IndexModePost, StFrm, itin,
2159                 opc, "\t$Rt, $addr, $offset",
2160                 "$addr.base = $Rn_wb", []> {
2161     // {12}     isAdd
2162     // {11-0}   imm12/Rm
2163     bits<14> offset;
2164     bits<4> addr;
2165     let Inst{25} = 0;
2166     let Inst{23} = offset{12};
2167     let Inst{19-16} = addr;
2168     let Inst{11-0} = offset{11-0};
2169   }
2170 }
2171
2172 let mayStore = 1, neverHasSideEffects = 1 in {
2173 defm STR  : AI2_stridx<0, "str", IIC_iStore_ru>;
2174 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_ru>;
2175 }
2176
2177 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2178                          am2offset_reg:$offset),
2179              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2180                            am2offset_reg:$offset)>;
2181 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2182                          am2offset_imm:$offset),
2183              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2184                            am2offset_imm:$offset)>;
2185 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2186                              am2offset_reg:$offset),
2187              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2188                             am2offset_reg:$offset)>;
2189 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2190                              am2offset_imm:$offset),
2191              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2192                             am2offset_imm:$offset)>;
2193
2194 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2195 // put the patterns on the instruction definitions directly as ISel wants
2196 // the address base and offset to be separate operands, not a single
2197 // complex operand like we represent the instructions themselves. The
2198 // pseudos map between the two.
2199 let usesCustomInserter = 1,
2200     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2201 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2202                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2203                4, IIC_iStore_ru,
2204             [(set GPR:$Rn_wb,
2205                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2206 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2207                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2208                4, IIC_iStore_ru,
2209             [(set GPR:$Rn_wb,
2210                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2211 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2212                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2213                4, IIC_iStore_ru,
2214             [(set GPR:$Rn_wb,
2215                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2216 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2217                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2218                4, IIC_iStore_ru,
2219             [(set GPR:$Rn_wb,
2220                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2221 }
2222
2223 def STRH_PRE : AI3stridx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2224                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
2225                      IndexModePre, StMiscFrm, IIC_iStore_ru,
2226                      "strh", "\t$Rt, [$Rn, $offset]!",
2227                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2228                      [(set GPR:$Rn_wb,
2229                       (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2230
2231 def STRH_POST: AI3stridx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2232                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
2233                      IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2234                      "strh", "\t$Rt, [$Rn], $offset",
2235                      "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
2236                      [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2237                                         GPR:$Rn, am3offset:$offset))]>;
2238
2239 // For disassembly only
2240 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2241 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
2242                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
2243                      StMiscFrm, IIC_iStore_d_ru,
2244                      "strd", "\t$src1, $src2, [$base, $offset]!",
2245                      "$base = $base_wb", []> {
2246   bits<4> src1;
2247   bits<4> base;
2248   bits<10> offset;
2249   let Inst{23} = offset{8}; // U bit
2250   let Inst{22} = offset{9}; // 1 == imm8, 0 == Rm
2251   let Inst{19-16} = base;
2252   let Inst{15-12} = src1;
2253   let Inst{11-8}  = offset{7-4};
2254   let Inst{3-0}   = offset{3-0};
2255
2256   let DecoderMethod = "DecodeAddrMode3Instruction";
2257 }
2258
2259 // For disassembly only
2260 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
2261                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
2262                      StMiscFrm, IIC_iStore_d_ru,
2263                      "strd", "\t$src1, $src2, [$base], $offset",
2264                      "$base = $base_wb", []> {
2265   bits<4> src1;
2266   bits<4> base;
2267   bits<10> offset;
2268   let Inst{23} = offset{8}; // U bit
2269   let Inst{22} = offset{9}; // 1 == imm8, 0 == Rm
2270   let Inst{19-16} = base;
2271   let Inst{15-12} = src1;
2272   let Inst{11-8}  = offset{7-4};
2273   let Inst{3-0}   = offset{3-0};
2274
2275   let DecoderMethod = "DecodeAddrMode3Instruction";
2276 }
2277 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2278
2279 // STRT, STRBT, and STRHT
2280
2281 def STRTr : AI2stridxT<0, 0, (outs GPR:$Rn_wb),
2282                      (ins GPR:$Rt, ldst_so_reg:$addr),
2283                      IndexModePost, StFrm, IIC_iStore_ru,
2284                      "strt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2285                      [/* For disassembly only; pattern left blank */]> {
2286   let Inst{25} = 1;
2287   let Inst{21} = 1; // overwrite
2288   let Inst{4} = 0;
2289   let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2290 }
2291
2292 def STRTi : AI2stridxT<0, 0, (outs GPR:$Rn_wb),
2293                      (ins GPR:$Rt, addrmode_imm12:$addr),
2294                      IndexModePost, StFrm, IIC_iStore_ru,
2295                      "strt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2296                      [/* For disassembly only; pattern left blank */]> {
2297   let Inst{25} = 0;
2298   let Inst{21} = 1; // overwrite
2299   let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2300 }
2301
2302
2303 def STRBTr : AI2stridxT<1, 0, (outs GPR:$Rn_wb),
2304                       (ins GPR:$Rt, ldst_so_reg:$addr),
2305                       IndexModePost, StFrm, IIC_iStore_bh_ru,
2306                       "strbt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2307                       [/* For disassembly only; pattern left blank */]> {
2308   let Inst{25} = 1;
2309   let Inst{21} = 1; // overwrite
2310   let Inst{4} = 0;
2311   let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2312 }
2313
2314 def STRBTi : AI2stridxT<1, 0, (outs GPR:$Rn_wb),
2315                       (ins GPR:$Rt, addrmode_imm12:$addr),
2316                       IndexModePost, StFrm, IIC_iStore_bh_ru,
2317                       "strbt", "\t$Rt, $addr", "$addr.base = $Rn_wb",
2318                       [/* For disassembly only; pattern left blank */]> {
2319   let Inst{25} = 0;
2320   let Inst{21} = 1; // overwrite
2321   let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2322 }
2323
2324 multiclass AI3strT<bits<4> op, string opc> {
2325   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2326                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
2327                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2328                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2329     bits<9> offset;
2330     let Inst{23} = offset{8};
2331     let Inst{22} = 1;
2332     let Inst{11-8} = offset{7-4};
2333     let Inst{3-0} = offset{3-0};
2334     let AsmMatchConverter = "cvtStExtTWriteBackImm";
2335   }
2336   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2337                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
2338                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2339                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2340     bits<5> Rm;
2341     let Inst{23} = Rm{4};
2342     let Inst{22} = 0;
2343     let Inst{11-8} = 0;
2344     let Inst{3-0} = Rm{3-0};
2345     let AsmMatchConverter = "cvtStExtTWriteBackReg";
2346   }
2347 }
2348
2349
2350 defm STRHT : AI3strT<0b1011, "strht">;
2351
2352
2353 //===----------------------------------------------------------------------===//
2354 //  Load / store multiple Instructions.
2355 //
2356
2357 multiclass arm_ldst_mult<string asm, bit L_bit, Format f,
2358                          InstrItinClass itin, InstrItinClass itin_upd> {
2359   // IA is the default, so no need for an explicit suffix on the
2360   // mnemonic here. Without it is the cannonical spelling.
2361   def IA :
2362     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2363          IndexModeNone, f, itin,
2364          !strconcat(asm, "${p}\t$Rn, $regs"), "", []> {
2365     let Inst{24-23} = 0b01;       // Increment After
2366     let Inst{21}    = 0;          // No writeback
2367     let Inst{20}    = L_bit;
2368   }
2369   def IA_UPD :
2370     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2371          IndexModeUpd, f, itin_upd,
2372          !strconcat(asm, "${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2373     let Inst{24-23} = 0b01;       // Increment After
2374     let Inst{21}    = 1;          // Writeback
2375     let Inst{20}    = L_bit;
2376   }
2377   def DA :
2378     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2379          IndexModeNone, f, itin,
2380          !strconcat(asm, "da${p}\t$Rn, $regs"), "", []> {
2381     let Inst{24-23} = 0b00;       // Decrement After
2382     let Inst{21}    = 0;          // No writeback
2383     let Inst{20}    = L_bit;
2384   }
2385   def DA_UPD :
2386     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2387          IndexModeUpd, f, itin_upd,
2388          !strconcat(asm, "da${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2389     let Inst{24-23} = 0b00;       // Decrement After
2390     let Inst{21}    = 1;          // Writeback
2391     let Inst{20}    = L_bit;
2392   }
2393   def DB :
2394     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2395          IndexModeNone, f, itin,
2396          !strconcat(asm, "db${p}\t$Rn, $regs"), "", []> {
2397     let Inst{24-23} = 0b10;       // Decrement Before
2398     let Inst{21}    = 0;          // No writeback
2399     let Inst{20}    = L_bit;
2400   }
2401   def DB_UPD :
2402     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2403          IndexModeUpd, f, itin_upd,
2404          !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2405     let Inst{24-23} = 0b10;       // Decrement Before
2406     let Inst{21}    = 1;          // Writeback
2407     let Inst{20}    = L_bit;
2408   }
2409   def IB :
2410     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2411          IndexModeNone, f, itin,
2412          !strconcat(asm, "ib${p}\t$Rn, $regs"), "", []> {
2413     let Inst{24-23} = 0b11;       // Increment Before
2414     let Inst{21}    = 0;          // No writeback
2415     let Inst{20}    = L_bit;
2416   }
2417   def IB_UPD :
2418     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2419          IndexModeUpd, f, itin_upd,
2420          !strconcat(asm, "ib${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
2421     let Inst{24-23} = 0b11;       // Increment Before
2422     let Inst{21}    = 1;          // Writeback
2423     let Inst{20}    = L_bit;
2424   }
2425 }
2426
2427 let neverHasSideEffects = 1 in {
2428
2429 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2430 defm LDM : arm_ldst_mult<"ldm", 1, LdStMulFrm, IIC_iLoad_m, IIC_iLoad_mu>;
2431
2432 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2433 defm STM : arm_ldst_mult<"stm", 0, LdStMulFrm, IIC_iStore_m, IIC_iStore_mu>;
2434
2435 } // neverHasSideEffects
2436
2437 // FIXME: remove when we have a way to marking a MI with these properties.
2438 // FIXME: Should pc be an implicit operand like PICADD, etc?
2439 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2440     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2441 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2442                                                  reglist:$regs, variable_ops),
2443                      4, IIC_iLoad_mBr, [],
2444                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2445       RegConstraint<"$Rn = $wb">;
2446
2447 //===----------------------------------------------------------------------===//
2448 //  Move Instructions.
2449 //
2450
2451 let neverHasSideEffects = 1 in
2452 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2453                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
2454   bits<4> Rd;
2455   bits<4> Rm;
2456
2457   let Inst{19-16} = 0b0000;
2458   let Inst{11-4} = 0b00000000;
2459   let Inst{25} = 0;
2460   let Inst{3-0} = Rm;
2461   let Inst{15-12} = Rd;
2462 }
2463
2464 // A version for the smaller set of tail call registers.
2465 let neverHasSideEffects = 1 in
2466 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2467                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
2468   bits<4> Rd;
2469   bits<4> Rm;
2470
2471   let Inst{11-4} = 0b00000000;
2472   let Inst{25} = 0;
2473   let Inst{3-0} = Rm;
2474   let Inst{15-12} = Rd;
2475 }
2476
2477 def MOVsr : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_reg:$src),
2478                 DPSoRegRegFrm, IIC_iMOVsr,
2479                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_reg:$src)]>,
2480                 UnaryDP {
2481   bits<4> Rd;
2482   bits<12> src;
2483   let Inst{15-12} = Rd;
2484   let Inst{19-16} = 0b0000;
2485   let Inst{11-8} = src{11-8};
2486   let Inst{7} = 0;
2487   let Inst{6-5} = src{6-5};
2488   let Inst{4} = 1;
2489   let Inst{3-0} = src{3-0};
2490   let Inst{25} = 0;
2491 }
2492
2493 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
2494                 DPSoRegImmFrm, IIC_iMOVsr,
2495                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
2496                 UnaryDP {
2497   bits<4> Rd;
2498   bits<12> src;
2499   let Inst{15-12} = Rd;
2500   let Inst{19-16} = 0b0000;
2501   let Inst{11-5} = src{11-5};
2502   let Inst{4} = 0;
2503   let Inst{3-0} = src{3-0};
2504   let Inst{25} = 0;
2505 }
2506
2507
2508
2509 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2510 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
2511                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
2512   bits<4> Rd;
2513   bits<12> imm;
2514   let Inst{25} = 1;
2515   let Inst{15-12} = Rd;
2516   let Inst{19-16} = 0b0000;
2517   let Inst{11-0} = imm;
2518 }
2519
2520 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2521 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
2522                  DPFrm, IIC_iMOVi,
2523                  "movw", "\t$Rd, $imm",
2524                  [(set GPR:$Rd, imm0_65535:$imm)]>,
2525                  Requires<[IsARM, HasV6T2]>, UnaryDP {
2526   bits<4> Rd;
2527   bits<16> imm;
2528   let Inst{15-12} = Rd;
2529   let Inst{11-0}  = imm{11-0};
2530   let Inst{19-16} = imm{15-12};
2531   let Inst{20} = 0;
2532   let Inst{25} = 1;
2533 }
2534
2535 def : InstAlias<"mov${p} $Rd, $imm",
2536                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
2537         Requires<[IsARM]>;
2538
2539 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2540                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2541
2542 let Constraints = "$src = $Rd" in {
2543 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, imm0_65535_expr:$imm),
2544                   DPFrm, IIC_iMOVi,
2545                   "movt", "\t$Rd, $imm",
2546                   [(set GPR:$Rd,
2547                         (or (and GPR:$src, 0xffff),
2548                             lo16AllZero:$imm))]>, UnaryDP,
2549                   Requires<[IsARM, HasV6T2]> {
2550   bits<4> Rd;
2551   bits<16> imm;
2552   let Inst{15-12} = Rd;
2553   let Inst{11-0}  = imm{11-0};
2554   let Inst{19-16} = imm{15-12};
2555   let Inst{20} = 0;
2556   let Inst{25} = 1;
2557 }
2558
2559 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2560                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2561
2562 } // Constraints
2563
2564 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
2565       Requires<[IsARM, HasV6T2]>;
2566
2567 let Uses = [CPSR] in
2568 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
2569                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
2570                     Requires<[IsARM]>;
2571
2572 // These aren't really mov instructions, but we have to define them this way
2573 // due to flag operands.
2574
2575 let Defs = [CPSR] in {
2576 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2577                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
2578                       Requires<[IsARM]>;
2579 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2580                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
2581                       Requires<[IsARM]>;
2582 }
2583
2584 //===----------------------------------------------------------------------===//
2585 //  Extend Instructions.
2586 //
2587
2588 // Sign extenders
2589
2590 def SXTB  : AI_ext_rrot<0b01101010,
2591                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
2592 def SXTH  : AI_ext_rrot<0b01101011,
2593                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
2594
2595 def SXTAB : AI_exta_rrot<0b01101010,
2596                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
2597 def SXTAH : AI_exta_rrot<0b01101011,
2598                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
2599
2600 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
2601
2602 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
2603
2604 // Zero extenders
2605
2606 let AddedComplexity = 16 in {
2607 def UXTB   : AI_ext_rrot<0b01101110,
2608                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
2609 def UXTH   : AI_ext_rrot<0b01101111,
2610                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
2611 def UXTB16 : AI_ext_rrot<0b01101100,
2612                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
2613
2614 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
2615 //        The transformation should probably be done as a combiner action
2616 //        instead so we can include a check for masking back in the upper
2617 //        eight bits of the source into the lower eight bits of the result.
2618 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
2619 //               (UXTB16r_rot GPR:$Src, 3)>;
2620 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
2621                (UXTB16 GPR:$Src, 1)>;
2622
2623 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
2624                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
2625 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
2626                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
2627 }
2628
2629 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
2630 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
2631
2632
2633 def SBFX  : I<(outs GPR:$Rd),
2634               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
2635                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2636                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2637                Requires<[IsARM, HasV6T2]> {
2638   bits<4> Rd;
2639   bits<4> Rn;
2640   bits<5> lsb;
2641   bits<5> width;
2642   let Inst{27-21} = 0b0111101;
2643   let Inst{6-4}   = 0b101;
2644   let Inst{20-16} = width;
2645   let Inst{15-12} = Rd;
2646   let Inst{11-7}  = lsb;
2647   let Inst{3-0}   = Rn;
2648 }
2649
2650 def UBFX  : I<(outs GPR:$Rd),
2651               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
2652                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
2653                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2654                Requires<[IsARM, HasV6T2]> {
2655   bits<4> Rd;
2656   bits<4> Rn;
2657   bits<5> lsb;
2658   bits<5> width;
2659   let Inst{27-21} = 0b0111111;
2660   let Inst{6-4}   = 0b101;
2661   let Inst{20-16} = width;
2662   let Inst{15-12} = Rd;
2663   let Inst{11-7}  = lsb;
2664   let Inst{3-0}   = Rn;
2665 }
2666
2667 //===----------------------------------------------------------------------===//
2668 //  Arithmetic Instructions.
2669 //
2670
2671 defm ADD  : AsI1_bin_irs<0b0100, "add",
2672                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2673                          BinOpFrag<(add  node:$LHS, node:$RHS)>, "ADD", 1>;
2674 defm SUB  : AsI1_bin_irs<0b0010, "sub",
2675                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2676                          BinOpFrag<(sub  node:$LHS, node:$RHS)>, "SUB">;
2677
2678 // ADD and SUB with 's' bit set.
2679 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
2680                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2681                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
2682 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
2683                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2684                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
2685
2686 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
2687                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>,
2688                           "ADC", 1>;
2689 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
2690                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>,
2691                           "SBC">;
2692
2693 // ADC and SUBC with 's' bit set.
2694 let usesCustomInserter = 1 in {
2695 defm ADCS : AI1_adde_sube_s_irs<
2696               BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
2697 defm SBCS : AI1_adde_sube_s_irs<
2698               BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
2699 }
2700
2701 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2702                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
2703                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
2704   bits<4> Rd;
2705   bits<4> Rn;
2706   bits<12> imm;
2707   let Inst{25} = 1;
2708   let Inst{15-12} = Rd;
2709   let Inst{19-16} = Rn;
2710   let Inst{11-0} = imm;
2711 }
2712
2713 // The reg/reg form is only defined for the disassembler; for codegen it is
2714 // equivalent to SUBrr.
2715 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
2716                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
2717                  [/* For disassembly only; pattern left blank */]> {
2718   bits<4> Rd;
2719   bits<4> Rn;
2720   bits<4> Rm;
2721   let Inst{11-4} = 0b00000000;
2722   let Inst{25} = 0;
2723   let Inst{3-0} = Rm;
2724   let Inst{15-12} = Rd;
2725   let Inst{19-16} = Rn;
2726 }
2727
2728 def RSBrsi : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2729                  DPSoRegImmFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2730                  [(set GPR:$Rd, (sub so_reg_imm:$shift, GPR:$Rn))]> {
2731   bits<4> Rd;
2732   bits<4> Rn;
2733   bits<12> shift;
2734   let Inst{25} = 0;
2735   let Inst{19-16} = Rn;
2736   let Inst{15-12} = Rd;
2737   let Inst{11-5} = shift{11-5};
2738   let Inst{4} = 0;
2739   let Inst{3-0} = shift{3-0};
2740 }
2741
2742 def RSBrsr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2743                  DPSoRegRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2744                  [(set GPR:$Rd, (sub so_reg_reg:$shift, GPR:$Rn))]> {
2745   bits<4> Rd;
2746   bits<4> Rn;
2747   bits<12> shift;
2748   let Inst{25} = 0;
2749   let Inst{19-16} = Rn;
2750   let Inst{15-12} = Rd;
2751   let Inst{11-8} = shift{11-8};
2752   let Inst{7} = 0;
2753   let Inst{6-5} = shift{6-5};
2754   let Inst{4} = 1;
2755   let Inst{3-0} = shift{3-0};
2756 }
2757
2758 // RSB with 's' bit set.
2759 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2760 let usesCustomInserter = 1 in {
2761 def RSBSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2762                  4, IIC_iALUi,
2763                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]>;
2764 def RSBSrr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2765                  4, IIC_iALUr,
2766                  [/* For disassembly only; pattern left blank */]>;
2767 def RSBSrsi : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2768                  4, IIC_iALUsr,
2769                  [(set GPR:$Rd, (subc so_reg_imm:$shift, GPR:$Rn))]>;
2770 def RSBSrsr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2771                  4, IIC_iALUsr,
2772                  [(set GPR:$Rd, (subc so_reg_reg:$shift, GPR:$Rn))]>;
2773 }
2774
2775 let Uses = [CPSR] in {
2776 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2777                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2778                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2779                  Requires<[IsARM]> {
2780   bits<4> Rd;
2781   bits<4> Rn;
2782   bits<12> imm;
2783   let Inst{25} = 1;
2784   let Inst{15-12} = Rd;
2785   let Inst{19-16} = Rn;
2786   let Inst{11-0} = imm;
2787 }
2788 // The reg/reg form is only defined for the disassembler; for codegen it is
2789 // equivalent to SUBrr.
2790 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2791                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2792                  [/* For disassembly only; pattern left blank */]> {
2793   bits<4> Rd;
2794   bits<4> Rn;
2795   bits<4> Rm;
2796   let Inst{11-4} = 0b00000000;
2797   let Inst{25} = 0;
2798   let Inst{3-0} = Rm;
2799   let Inst{15-12} = Rd;
2800   let Inst{19-16} = Rn;
2801 }
2802 def RSCrsi : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2803                  DPSoRegImmFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2804                  [(set GPR:$Rd, (sube_dead_carry so_reg_imm:$shift, GPR:$Rn))]>,
2805                  Requires<[IsARM]> {
2806   bits<4> Rd;
2807   bits<4> Rn;
2808   bits<12> shift;
2809   let Inst{25} = 0;
2810   let Inst{19-16} = Rn;
2811   let Inst{15-12} = Rd;
2812   let Inst{11-5} = shift{11-5};
2813   let Inst{4} = 0;
2814   let Inst{3-0} = shift{3-0};
2815 }
2816 def RSCrsr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2817                  DPSoRegRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2818                  [(set GPR:$Rd, (sube_dead_carry so_reg_reg:$shift, GPR:$Rn))]>,
2819                  Requires<[IsARM]> {
2820   bits<4> Rd;
2821   bits<4> Rn;
2822   bits<12> shift;
2823   let Inst{25} = 0;
2824   let Inst{19-16} = Rn;
2825   let Inst{15-12} = Rd;
2826   let Inst{11-8} = shift{11-8};
2827   let Inst{7} = 0;
2828   let Inst{6-5} = shift{6-5};
2829   let Inst{4} = 1;
2830   let Inst{3-0} = shift{3-0};
2831 }
2832 }
2833
2834
2835 // NOTE: CPSR def omitted because it will be handled by the custom inserter.
2836 let usesCustomInserter = 1, Uses = [CPSR] in {
2837 def RSCSri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2838                   4, IIC_iALUi,
2839                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>;
2840 def RSCSrsi : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
2841                   4, IIC_iALUsr,
2842                 [(set GPR:$Rd, (sube_dead_carry so_reg_imm:$shift, GPR:$Rn))]>;
2843 def RSCSrsr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
2844                   4, IIC_iALUsr,
2845                 [(set GPR:$Rd, (sube_dead_carry so_reg_reg:$shift, GPR:$Rn))]>;
2846 }
2847
2848 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2849 // The assume-no-carry-in form uses the negation of the input since add/sub
2850 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2851 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2852 // details.
2853 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2854              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2855 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2856              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2857 // The with-carry-in form matches bitwise not instead of the negation.
2858 // Effectively, the inverse interpretation of the carry flag already accounts
2859 // for part of the negation.
2860 def : ARMPat<(adde_dead_carry   GPR:$src, so_imm_not:$imm),
2861              (SBCri  GPR:$src, so_imm_not:$imm)>;
2862 def : ARMPat<(adde_live_carry   GPR:$src, so_imm_not:$imm),
2863              (SBCSri GPR:$src, so_imm_not:$imm)>;
2864
2865 // Note: These are implemented in C++ code, because they have to generate
2866 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2867 // cannot produce.
2868 // (mul X, 2^n+1) -> (add (X << n), X)
2869 // (mul X, 2^n-1) -> (rsb X, (X << n))
2870
2871 // ARM Arithmetic Instruction
2872 // GPR:$dst = GPR:$a op GPR:$b
2873 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2874           list<dag> pattern = [],
2875           dag iops = (ins GPR:$Rn, GPR:$Rm), string asm = "\t$Rd, $Rn, $Rm">
2876   : AI<(outs GPR:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern> {
2877   bits<4> Rn;
2878   bits<4> Rd;
2879   bits<4> Rm;
2880   let Inst{27-20} = op27_20;
2881   let Inst{11-4} = op11_4;
2882   let Inst{19-16} = Rn;
2883   let Inst{15-12} = Rd;
2884   let Inst{3-0}   = Rm;
2885 }
2886
2887 // Saturating add/subtract
2888
2889 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2890                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rm, GPR:$Rn))],
2891                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2892 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2893                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rm, GPR:$Rn))],
2894                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2895 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [], (ins GPR:$Rm, GPR:$Rn),
2896                   "\t$Rd, $Rm, $Rn">;
2897 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [], (ins GPR:$Rm, GPR:$Rn),
2898                   "\t$Rd, $Rm, $Rn">;
2899
2900 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2901 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2902 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2903 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2904 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2905 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2906 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2907 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2908 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2909 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2910 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2911 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2912
2913 // Signed/Unsigned add/subtract
2914
2915 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2916 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2917 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2918 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2919 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2920 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2921 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2922 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2923 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2924 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2925 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2926 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2927
2928 // Signed/Unsigned halving add/subtract
2929
2930 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2931 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2932 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2933 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2934 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2935 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2936 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2937 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2938 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2939 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2940 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2941 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2942
2943 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2944
2945 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2946                 MulFrm /* for convenience */, NoItinerary, "usad8",
2947                 "\t$Rd, $Rn, $Rm", []>,
2948              Requires<[IsARM, HasV6]> {
2949   bits<4> Rd;
2950   bits<4> Rn;
2951   bits<4> Rm;
2952   let Inst{27-20} = 0b01111000;
2953   let Inst{15-12} = 0b1111;
2954   let Inst{7-4} = 0b0001;
2955   let Inst{19-16} = Rd;
2956   let Inst{11-8} = Rm;
2957   let Inst{3-0} = Rn;
2958 }
2959 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2960                 MulFrm /* for convenience */, NoItinerary, "usada8",
2961                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2962              Requires<[IsARM, HasV6]> {
2963   bits<4> Rd;
2964   bits<4> Rn;
2965   bits<4> Rm;
2966   bits<4> Ra;
2967   let Inst{27-20} = 0b01111000;
2968   let Inst{7-4} = 0b0001;
2969   let Inst{19-16} = Rd;
2970   let Inst{15-12} = Ra;
2971   let Inst{11-8} = Rm;
2972   let Inst{3-0} = Rn;
2973 }
2974
2975 // Signed/Unsigned saturate -- for disassembly only
2976
2977 def SSAT : AI<(outs GPR:$Rd), (ins imm1_32:$sat_imm, GPR:$Rn, shift_imm:$sh),
2978               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
2979   bits<4> Rd;
2980   bits<5> sat_imm;
2981   bits<4> Rn;
2982   bits<8> sh;
2983   let Inst{27-21} = 0b0110101;
2984   let Inst{5-4} = 0b01;
2985   let Inst{20-16} = sat_imm;
2986   let Inst{15-12} = Rd;
2987   let Inst{11-7} = sh{4-0};
2988   let Inst{6} = sh{5};
2989   let Inst{3-0} = Rn;
2990 }
2991
2992 def SSAT16 : AI<(outs GPR:$Rd), (ins imm1_16:$sat_imm, GPR:$Rn), SatFrm,
2993                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
2994   bits<4> Rd;
2995   bits<4> sat_imm;
2996   bits<4> Rn;
2997   let Inst{27-20} = 0b01101010;
2998   let Inst{11-4} = 0b11110011;
2999   let Inst{15-12} = Rd;
3000   let Inst{19-16} = sat_imm;
3001   let Inst{3-0} = Rn;
3002 }
3003
3004 def USAT : AI<(outs GPR:$Rd), (ins imm0_31:$sat_imm, GPR:$Rn, shift_imm:$sh),
3005               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3006   bits<4> Rd;
3007   bits<5> sat_imm;
3008   bits<4> Rn;
3009   bits<8> sh;
3010   let Inst{27-21} = 0b0110111;
3011   let Inst{5-4} = 0b01;
3012   let Inst{15-12} = Rd;
3013   let Inst{11-7} = sh{4-0};
3014   let Inst{6} = sh{5};
3015   let Inst{20-16} = sat_imm;
3016   let Inst{3-0} = Rn;
3017 }
3018
3019 def USAT16 : AI<(outs GPR:$Rd), (ins imm0_15:$sat_imm, GPR:$a), SatFrm,
3020                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
3021                 [/* For disassembly only; pattern left blank */]> {
3022   bits<4> Rd;
3023   bits<4> sat_imm;
3024   bits<4> Rn;
3025   let Inst{27-20} = 0b01101110;
3026   let Inst{11-4} = 0b11110011;
3027   let Inst{15-12} = Rd;
3028   let Inst{19-16} = sat_imm;
3029   let Inst{3-0} = Rn;
3030 }
3031
3032 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
3033 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
3034
3035 //===----------------------------------------------------------------------===//
3036 //  Bitwise Instructions.
3037 //
3038
3039 defm AND   : AsI1_bin_irs<0b0000, "and",
3040                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3041                           BinOpFrag<(and node:$LHS, node:$RHS)>, "AND", 1>;
3042 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3043                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3044                           BinOpFrag<(or  node:$LHS, node:$RHS)>, "ORR", 1>;
3045 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3046                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3047                           BinOpFrag<(xor node:$LHS, node:$RHS)>, "EOR", 1>;
3048 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3049                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3050                           BinOpFrag<(and node:$LHS, (not node:$RHS))>, "BIC">;
3051
3052 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3053 // like in the actual instruction encoding. The complexity of mapping the mask
3054 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3055 // instruction description.
3056 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3057                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3058                "bfc", "\t$Rd, $imm", "$src = $Rd",
3059                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3060                Requires<[IsARM, HasV6T2]> {
3061   bits<4> Rd;
3062   bits<10> imm;
3063   let Inst{27-21} = 0b0111110;
3064   let Inst{6-0}   = 0b0011111;
3065   let Inst{15-12} = Rd;
3066   let Inst{11-7}  = imm{4-0}; // lsb
3067   let Inst{20-16} = imm{9-5}; // msb
3068 }
3069
3070 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3071 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3072                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3073                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3074                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
3075                                 bf_inv_mask_imm:$imm))]>,
3076                Requires<[IsARM, HasV6T2]> {
3077   bits<4> Rd;
3078   bits<4> Rn;
3079   bits<10> imm;
3080   let Inst{27-21} = 0b0111110;
3081   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3082   let Inst{15-12} = Rd;
3083   let Inst{11-7}  = imm{4-0}; // lsb
3084   let Inst{20-16} = imm{9-5}; // width
3085   let Inst{3-0}   = Rn;
3086 }
3087
3088 // GNU as only supports this form of bfi (w/ 4 arguments)
3089 let isAsmParserOnly = 1 in
3090 def BFI4p : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn,
3091                                    lsb_pos_imm:$lsb, width_imm:$width),
3092                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3093                "bfi", "\t$Rd, $Rn, $lsb, $width", "$src = $Rd",
3094                []>, Requires<[IsARM, HasV6T2]> {
3095   bits<4> Rd;
3096   bits<4> Rn;
3097   bits<5> lsb;
3098   bits<5> width;
3099   let Inst{27-21} = 0b0111110;
3100   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3101   let Inst{15-12} = Rd;
3102   let Inst{11-7}  = lsb;
3103   let Inst{20-16} = width; // Custom encoder => lsb+width-1
3104   let Inst{3-0}   = Rn;
3105 }
3106
3107 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3108                   "mvn", "\t$Rd, $Rm",
3109                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
3110   bits<4> Rd;
3111   bits<4> Rm;
3112   let Inst{25} = 0;
3113   let Inst{19-16} = 0b0000;
3114   let Inst{11-4} = 0b00000000;
3115   let Inst{15-12} = Rd;
3116   let Inst{3-0} = Rm;
3117 }
3118 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3119                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3120                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP {
3121   bits<4> Rd;
3122   bits<12> shift;
3123   let Inst{25} = 0;
3124   let Inst{19-16} = 0b0000;
3125   let Inst{15-12} = Rd;
3126   let Inst{11-5} = shift{11-5};
3127   let Inst{4} = 0;
3128   let Inst{3-0} = shift{3-0};
3129 }
3130 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3131                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3132                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP {
3133   bits<4> Rd;
3134   bits<12> shift;
3135   let Inst{25} = 0;
3136   let Inst{19-16} = 0b0000;
3137   let Inst{15-12} = Rd;
3138   let Inst{11-8} = shift{11-8};
3139   let Inst{7} = 0;
3140   let Inst{6-5} = shift{6-5};
3141   let Inst{4} = 1;
3142   let Inst{3-0} = shift{3-0};
3143 }
3144 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3145 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3146                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3147                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
3148   bits<4> Rd;
3149   bits<12> imm;
3150   let Inst{25} = 1;
3151   let Inst{19-16} = 0b0000;
3152   let Inst{15-12} = Rd;
3153   let Inst{11-0} = imm;
3154 }
3155
3156 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3157              (BICri GPR:$src, so_imm_not:$imm)>;
3158
3159 //===----------------------------------------------------------------------===//
3160 //  Multiply Instructions.
3161 //
3162 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3163              string opc, string asm, list<dag> pattern>
3164   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3165   bits<4> Rd;
3166   bits<4> Rm;
3167   bits<4> Rn;
3168   let Inst{19-16} = Rd;
3169   let Inst{11-8}  = Rm;
3170   let Inst{3-0}   = Rn;
3171 }
3172 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3173              string opc, string asm, list<dag> pattern>
3174   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3175   bits<4> RdLo;
3176   bits<4> RdHi;
3177   bits<4> Rm;
3178   bits<4> Rn;
3179   let Inst{19-16} = RdHi;
3180   let Inst{15-12} = RdLo;
3181   let Inst{11-8}  = Rm;
3182   let Inst{3-0}   = Rn;
3183 }
3184
3185 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3186 //        property. Remove them when it's possible to add those properties
3187 //        on an individual MachineInstr, not just an instuction description.
3188 let isCommutable = 1 in {
3189 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3190                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3191                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>,
3192                    Requires<[IsARM, HasV6]> {
3193   let Inst{15-12} = 0b0000;
3194 }
3195
3196 let Constraints = "@earlyclobber $Rd" in
3197 def MULv5: ARMPseudoExpand<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
3198                                             pred:$p, cc_out:$s),
3199                           4, IIC_iMUL32,
3200                          [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))],
3201                          (MUL GPR:$Rd, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3202                         Requires<[IsARM, NoV6]>;
3203 }
3204
3205 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3206                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3207                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3208                    Requires<[IsARM, HasV6]> {
3209   bits<4> Ra;
3210   let Inst{15-12} = Ra;
3211 }
3212
3213 let Constraints = "@earlyclobber $Rd" in
3214 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3215                           (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3216                           4, IIC_iMAC32,
3217                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3218                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3219                         Requires<[IsARM, NoV6]>;
3220
3221 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3222                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3223                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3224                    Requires<[IsARM, HasV6T2]> {
3225   bits<4> Rd;
3226   bits<4> Rm;
3227   bits<4> Rn;
3228   bits<4> Ra;
3229   let Inst{19-16} = Rd;
3230   let Inst{15-12} = Ra;
3231   let Inst{11-8}  = Rm;
3232   let Inst{3-0}   = Rn;
3233 }
3234
3235 // Extra precision multiplies with low / high results
3236 let neverHasSideEffects = 1 in {
3237 let isCommutable = 1 in {
3238 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3239                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3240                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3241                     Requires<[IsARM, HasV6]>;
3242
3243 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3244                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3245                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3246                     Requires<[IsARM, HasV6]>;
3247
3248 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3249 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3250                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3251                             4, IIC_iMUL64, [],
3252           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3253                            Requires<[IsARM, NoV6]>;
3254
3255 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3256                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3257                             4, IIC_iMUL64, [],
3258           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3259                            Requires<[IsARM, NoV6]>;
3260 }
3261 }
3262
3263 // Multiply + accumulate
3264 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3265                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3266                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3267                     Requires<[IsARM, HasV6]>;
3268 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3269                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3270                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3271                     Requires<[IsARM, HasV6]>;
3272
3273 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3274                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3275                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3276                     Requires<[IsARM, HasV6]> {
3277   bits<4> RdLo;
3278   bits<4> RdHi;
3279   bits<4> Rm;
3280   bits<4> Rn;
3281   let Inst{19-16} = RdLo;
3282   let Inst{15-12} = RdHi;
3283   let Inst{11-8}  = Rm;
3284   let Inst{3-0}   = Rn;
3285 }
3286
3287 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3288 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3289                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3290                               4, IIC_iMAC64, [],
3291           (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3292                            Requires<[IsARM, NoV6]>;
3293 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3294                               (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3295                               4, IIC_iMAC64, [],
3296           (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3297                            Requires<[IsARM, NoV6]>;
3298 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3299                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3300                               4, IIC_iMAC64, [],
3301           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3302                            Requires<[IsARM, NoV6]>;
3303 }
3304
3305 } // neverHasSideEffects
3306
3307 // Most significant word multiply
3308 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3309                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3310                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3311             Requires<[IsARM, HasV6]> {
3312   let Inst{15-12} = 0b1111;
3313 }
3314
3315 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3316                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
3317                [/* For disassembly only; pattern left blank */]>,
3318             Requires<[IsARM, HasV6]> {
3319   let Inst{15-12} = 0b1111;
3320 }
3321
3322 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3323                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3324                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3325                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3326             Requires<[IsARM, HasV6]>;
3327
3328 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3329                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3330                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
3331                [/* For disassembly only; pattern left blank */]>,
3332             Requires<[IsARM, HasV6]>;
3333
3334 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3335                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3336                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
3337                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
3338             Requires<[IsARM, HasV6]>;
3339
3340 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3341                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3342                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
3343                [/* For disassembly only; pattern left blank */]>,
3344             Requires<[IsARM, HasV6]>;
3345
3346 multiclass AI_smul<string opc, PatFrag opnode> {
3347   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3348               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3349               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3350                                       (sext_inreg GPR:$Rm, i16)))]>,
3351            Requires<[IsARM, HasV5TE]>;
3352
3353   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3354               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3355               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3356                                       (sra GPR:$Rm, (i32 16))))]>,
3357            Requires<[IsARM, HasV5TE]>;
3358
3359   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3360               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3361               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3362                                       (sext_inreg GPR:$Rm, i16)))]>,
3363            Requires<[IsARM, HasV5TE]>;
3364
3365   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3366               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3367               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3368                                       (sra GPR:$Rm, (i32 16))))]>,
3369             Requires<[IsARM, HasV5TE]>;
3370
3371   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3372               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3373               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3374                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3375            Requires<[IsARM, HasV5TE]>;
3376
3377   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3378               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3379               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3380                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3381             Requires<[IsARM, HasV5TE]>;
3382 }
3383
3384
3385 multiclass AI_smla<string opc, PatFrag opnode> {
3386   def BB : AMulxyIa<0b0001000, 0b00, (outs GPR:$Rd),
3387               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3388               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3389               [(set GPR:$Rd, (add GPR:$Ra,
3390                                (opnode (sext_inreg GPR:$Rn, i16),
3391                                        (sext_inreg GPR:$Rm, i16))))]>,
3392            Requires<[IsARM, HasV5TE]>;
3393
3394   def BT : AMulxyIa<0b0001000, 0b10, (outs GPR:$Rd),
3395               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3396               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3397               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
3398                                                    (sra GPR:$Rm, (i32 16)))))]>,
3399            Requires<[IsARM, HasV5TE]>;
3400
3401   def TB : AMulxyIa<0b0001000, 0b01, (outs GPR:$Rd),
3402               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3403               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3404               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
3405                                                 (sext_inreg GPR:$Rm, i16))))]>,
3406            Requires<[IsARM, HasV5TE]>;
3407
3408   def TT : AMulxyIa<0b0001000, 0b11, (outs GPR:$Rd),
3409               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3410               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3411              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
3412                                                    (sra GPR:$Rm, (i32 16)))))]>,
3413             Requires<[IsARM, HasV5TE]>;
3414
3415   def WB : AMulxyIa<0b0001001, 0b00, (outs GPR:$Rd),
3416               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3417               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3418               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
3419                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
3420            Requires<[IsARM, HasV5TE]>;
3421
3422   def WT : AMulxyIa<0b0001001, 0b10, (outs GPR:$Rd),
3423               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3424               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3425               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
3426                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
3427             Requires<[IsARM, HasV5TE]>;
3428 }
3429
3430 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3431 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3432
3433 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
3434 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
3435                       (ins GPR:$Rn, GPR:$Rm),
3436                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
3437                       [/* For disassembly only; pattern left blank */]>,
3438               Requires<[IsARM, HasV5TE]>;
3439
3440 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
3441                       (ins GPR:$Rn, GPR:$Rm),
3442                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
3443                       [/* For disassembly only; pattern left blank */]>,
3444               Requires<[IsARM, HasV5TE]>;
3445
3446 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
3447                       (ins GPR:$Rn, GPR:$Rm),
3448                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
3449                       [/* For disassembly only; pattern left blank */]>,
3450               Requires<[IsARM, HasV5TE]>;
3451
3452 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
3453                       (ins GPR:$Rn, GPR:$Rm),
3454                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
3455                       [/* For disassembly only; pattern left blank */]>,
3456               Requires<[IsARM, HasV5TE]>;
3457
3458 // Helper class for AI_smld -- for disassembly only
3459 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3460                     InstrItinClass itin, string opc, string asm>
3461   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3462   bits<4> Rn;
3463   bits<4> Rm;
3464   let Inst{27-23} = 0b01110;
3465   let Inst{22}    = long;
3466   let Inst{21-20} = 0b00;
3467   let Inst{11-8}  = Rm;
3468   let Inst{7}     = 0;
3469   let Inst{6}     = sub;
3470   let Inst{5}     = swap;
3471   let Inst{4}     = 1;
3472   let Inst{3-0}   = Rn;
3473 }
3474 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3475                 InstrItinClass itin, string opc, string asm>
3476   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3477   bits<4> Rd;
3478   let Inst{15-12} = 0b1111;
3479   let Inst{19-16} = Rd;
3480 }
3481 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3482                 InstrItinClass itin, string opc, string asm>
3483   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3484   bits<4> Ra;
3485   bits<4> Rd;
3486   let Inst{19-16} = Rd;
3487   let Inst{15-12} = Ra;
3488 }
3489 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3490                   InstrItinClass itin, string opc, string asm>
3491   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3492   bits<4> RdLo;
3493   bits<4> RdHi;
3494   let Inst{19-16} = RdHi;
3495   let Inst{15-12} = RdLo;
3496 }
3497
3498 multiclass AI_smld<bit sub, string opc> {
3499
3500   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3501                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3502
3503   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3504                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3505
3506   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
3507                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
3508                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3509
3510   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
3511                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
3512                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3513
3514 }
3515
3516 defm SMLA : AI_smld<0, "smla">;
3517 defm SMLS : AI_smld<1, "smls">;
3518
3519 multiclass AI_sdml<bit sub, string opc> {
3520
3521   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3522                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3523   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3524                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3525 }
3526
3527 defm SMUA : AI_sdml<0, "smua">;
3528 defm SMUS : AI_sdml<1, "smus">;
3529
3530 //===----------------------------------------------------------------------===//
3531 //  Misc. Arithmetic Instructions.
3532 //
3533
3534 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3535               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3536               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
3537
3538 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3539               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3540               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3541            Requires<[IsARM, HasV6T2]>;
3542
3543 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3544               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3545               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
3546
3547 let AddedComplexity = 5 in
3548 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3549                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3550                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3551                Requires<[IsARM, HasV6]>;
3552
3553 let AddedComplexity = 5 in
3554 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3555                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3556                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3557                Requires<[IsARM, HasV6]>;
3558
3559 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3560                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3561                (REVSH GPR:$Rm)>;
3562
3563 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
3564                               (ins GPR:$Rn, GPR:$Rm, pkh_lsl_amt:$sh),
3565                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3566                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
3567                                   (and (shl GPR:$Rm, pkh_lsl_amt:$sh),
3568                                        0xFFFF0000)))]>,
3569                Requires<[IsARM, HasV6]>;
3570
3571 // Alternate cases for PKHBT where identities eliminate some nodes.
3572 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
3573                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
3574 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
3575                (PKHBT GPR:$Rn, GPR:$Rm, imm16_31:$sh)>;
3576
3577 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3578 // will match the pattern below.
3579 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
3580                               (ins GPR:$Rn, GPR:$Rm, pkh_asr_amt:$sh),
3581                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3582                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
3583                                   (and (sra GPR:$Rm, pkh_asr_amt:$sh),
3584                                        0xFFFF)))]>,
3585                Requires<[IsARM, HasV6]>;
3586
3587 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3588 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3589 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
3590                (PKHTB GPR:$src1, GPR:$src2, imm16_31:$sh)>;
3591 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
3592                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
3593                (PKHTB GPR:$src1, GPR:$src2, imm1_15:$sh)>;
3594
3595 //===----------------------------------------------------------------------===//
3596 //  Comparison Instructions...
3597 //
3598
3599 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
3600                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3601                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
3602
3603 // ARMcmpZ can re-use the above instruction definitions.
3604 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
3605              (CMPri   GPR:$src, so_imm:$imm)>;
3606 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
3607              (CMPrr   GPR:$src, GPR:$rhs)>;
3608 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
3609              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
3610 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
3611              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
3612
3613 // FIXME: We have to be careful when using the CMN instruction and comparison
3614 // with 0. One would expect these two pieces of code should give identical
3615 // results:
3616 //
3617 //   rsbs r1, r1, 0
3618 //   cmp  r0, r1
3619 //   mov  r0, #0
3620 //   it   ls
3621 //   mov  r0, #1
3622 //
3623 // and:
3624 //
3625 //   cmn  r0, r1
3626 //   mov  r0, #0
3627 //   it   ls
3628 //   mov  r0, #1
3629 //
3630 // However, the CMN gives the *opposite* result when r1 is 0. This is because
3631 // the carry flag is set in the CMP case but not in the CMN case. In short, the
3632 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
3633 // value of r0 and the carry bit (because the "carry bit" parameter to
3634 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
3635 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
3636 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
3637 // parameter to AddWithCarry is defined as 0).
3638 //
3639 // When x is 0 and unsigned:
3640 //
3641 //    x = 0
3642 //   ~x = 0xFFFF FFFF
3643 //   ~x + 1 = 0x1 0000 0000
3644 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
3645 //
3646 // Therefore, we should disable CMN when comparing against zero, until we can
3647 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
3648 // when it's a comparison which doesn't look at the 'carry' flag).
3649 //
3650 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
3651 //
3652 // This is related to <rdar://problem/7569620>.
3653 //
3654 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
3655 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
3656
3657 // Note that TST/TEQ don't set all the same flags that CMP does!
3658 defm TST  : AI1_cmp_irs<0b1000, "tst",
3659                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3660                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
3661 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
3662                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3663                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
3664
3665 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
3666                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3667                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
3668
3669 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
3670 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
3671
3672 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3673              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
3674
3675 // Pseudo i64 compares for some floating point compares.
3676 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3677     Defs = [CPSR] in {
3678 def BCCi64 : PseudoInst<(outs),
3679     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3680      IIC_Br,
3681     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3682
3683 def BCCZi64 : PseudoInst<(outs),
3684      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
3685     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3686 } // usesCustomInserter
3687
3688
3689 // Conditional moves
3690 // FIXME: should be able to write a pattern for ARMcmov, but can't use
3691 // a two-value operand where a dag node expects two operands. :(
3692 let neverHasSideEffects = 1 in {
3693 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
3694                            4, IIC_iCMOVr,
3695   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3696       RegConstraint<"$false = $Rd">;
3697 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
3698                            (ins GPR:$false, so_reg_imm:$shift, pred:$p),
3699                            4, IIC_iCMOVsr,
3700   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_imm:$shift,
3701                             imm:$cc, CCR:$ccr))*/]>,
3702       RegConstraint<"$false = $Rd">;
3703 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
3704                            (ins GPR:$false, so_reg_reg:$shift, pred:$p),
3705                            4, IIC_iCMOVsr,
3706   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
3707                             imm:$cc, CCR:$ccr))*/]>,
3708       RegConstraint<"$false = $Rd">;
3709
3710
3711 let isMoveImm = 1 in
3712 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
3713                              (ins GPR:$false, imm0_65535_expr:$imm, pred:$p),
3714                              4, IIC_iMOVi,
3715                              []>,
3716       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
3717
3718 let isMoveImm = 1 in
3719 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
3720                            (ins GPR:$false, so_imm:$imm, pred:$p),
3721                            4, IIC_iCMOVi,
3722    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3723       RegConstraint<"$false = $Rd">;
3724
3725 // Two instruction predicate mov immediate.
3726 let isMoveImm = 1 in
3727 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
3728                                 (ins GPR:$false, i32imm:$src, pred:$p),
3729                   8, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
3730
3731 let isMoveImm = 1 in
3732 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
3733                            (ins GPR:$false, so_imm:$imm, pred:$p),
3734                            4, IIC_iCMOVi,
3735  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
3736                 RegConstraint<"$false = $Rd">;
3737 } // neverHasSideEffects
3738
3739 //===----------------------------------------------------------------------===//
3740 // Atomic operations intrinsics
3741 //
3742
3743 def MemBarrierOptOperand : AsmOperandClass {
3744   let Name = "MemBarrierOpt";
3745   let ParserMethod = "parseMemBarrierOptOperand";
3746 }
3747 def memb_opt : Operand<i32> {
3748   let PrintMethod = "printMemBOption";
3749   let ParserMatchClass = MemBarrierOptOperand;
3750 }
3751
3752 // memory barriers protect the atomic sequences
3753 let hasSideEffects = 1 in {
3754 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3755                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3756                 Requires<[IsARM, HasDB]> {
3757   bits<4> opt;
3758   let Inst{31-4} = 0xf57ff05;
3759   let Inst{3-0} = opt;
3760 }
3761 }
3762
3763 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3764                 "dsb", "\t$opt", []>,
3765                 Requires<[IsARM, HasDB]> {
3766   bits<4> opt;
3767   let Inst{31-4} = 0xf57ff04;
3768   let Inst{3-0} = opt;
3769 }
3770
3771 // ISB has only full system option
3772 def ISB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3773                 "isb", "\t$opt", []>,
3774                 Requires<[IsARM, HasDB]> {
3775   bits<4> opt;
3776   let Inst{31-4} = 0xf57ff06;
3777   let Inst{3-0} = opt;
3778 }
3779
3780 let usesCustomInserter = 1 in {
3781   let Uses = [CPSR] in {
3782     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
3783       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3784       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
3785     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
3786       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3787       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
3788     def ATOMIC_LOAD_AND_I8 : PseudoInst<
3789       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3790       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
3791     def ATOMIC_LOAD_OR_I8 : PseudoInst<
3792       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3793       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
3794     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
3795       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3796       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
3797     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
3798       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3799       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
3800     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
3801       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3802       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3803     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
3804       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3805       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3806     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
3807       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3808       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
3809     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
3810       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3811       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
3812     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
3813       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3814       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
3815     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
3816       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3817       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
3818     def ATOMIC_LOAD_AND_I16 : PseudoInst<
3819       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3820       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
3821     def ATOMIC_LOAD_OR_I16 : PseudoInst<
3822       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3823       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
3824     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
3825       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3826       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
3827     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
3828       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3829       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
3830     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
3831       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3832       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3833     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
3834       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3835       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3836     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
3837       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3838       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
3839     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
3840       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3841       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
3842     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
3843       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3844       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
3845     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
3846       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3847       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
3848     def ATOMIC_LOAD_AND_I32 : PseudoInst<
3849       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3850       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
3851     def ATOMIC_LOAD_OR_I32 : PseudoInst<
3852       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3853       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
3854     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
3855       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3856       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
3857     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
3858       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3859       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
3860     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
3861       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3862       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3863     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
3864       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3865       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3866     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
3867       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3868       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
3869     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
3870       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
3871       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
3872
3873     def ATOMIC_SWAP_I8 : PseudoInst<
3874       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3875       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
3876     def ATOMIC_SWAP_I16 : PseudoInst<
3877       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3878       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
3879     def ATOMIC_SWAP_I32 : PseudoInst<
3880       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3881       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
3882
3883     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
3884       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3885       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
3886     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
3887       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3888       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3889     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3890       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3891       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3892 }
3893 }
3894
3895 let mayLoad = 1 in {
3896 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
3897                      NoItinerary,
3898                     "ldrexb", "\t$Rt, $addr", []>;
3899 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
3900                      NoItinerary, "ldrexh", "\t$Rt, $addr", []>;
3901 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
3902                      NoItinerary, "ldrex", "\t$Rt, $addr", []>;
3903 let hasExtraDefRegAllocReq = 1 in
3904 def LDREXD: AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2),(ins addr_offset_none:$addr),
3905                       NoItinerary, "ldrexd", "\t$Rt, $Rt2, $addr", []>;
3906 }
3907
3908 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3909 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
3910                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr", []>;
3911 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
3912                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr", []>;
3913 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
3914                     NoItinerary, "strex", "\t$Rd, $Rt, $addr", []>;
3915 }
3916
3917 let hasExtraSrcRegAllocReq = 1, Constraints = "@earlyclobber $Rd" in
3918 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3919                     (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr),
3920                     NoItinerary, "strexd", "\t$Rd, $Rt, $Rt2, $addr", []>;
3921
3922 // Clear-Exclusive is for disassembly only.
3923 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3924                 [/* For disassembly only; pattern left blank */]>,
3925             Requires<[IsARM, HasV7]>  {
3926   let Inst{31-0} = 0b11110101011111111111000000011111;
3927 }
3928
3929 // SWP/SWPB are deprecated in V6/V7.
3930 let mayLoad = 1, mayStore = 1 in {
3931 def SWP : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, addr_offset_none:$addr),
3932                 "swp", []>;
3933 def SWPB: AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, addr_offset_none:$addr),
3934                 "swpb", []>;
3935 }
3936
3937 //===----------------------------------------------------------------------===//
3938 // Coprocessor Instructions.
3939 //
3940
3941 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3942             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3943             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3944             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3945                           imm:$CRm, imm:$opc2)]> {
3946   bits<4> opc1;
3947   bits<4> CRn;
3948   bits<4> CRd;
3949   bits<4> cop;
3950   bits<3> opc2;
3951   bits<4> CRm;
3952
3953   let Inst{3-0}   = CRm;
3954   let Inst{4}     = 0;
3955   let Inst{7-5}   = opc2;
3956   let Inst{11-8}  = cop;
3957   let Inst{15-12} = CRd;
3958   let Inst{19-16} = CRn;
3959   let Inst{23-20} = opc1;
3960 }
3961
3962 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3963                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3964                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3965                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3966                               imm:$CRm, imm:$opc2)]> {
3967   let Inst{31-28} = 0b1111;
3968   bits<4> opc1;
3969   bits<4> CRn;
3970   bits<4> CRd;
3971   bits<4> cop;
3972   bits<3> opc2;
3973   bits<4> CRm;
3974
3975   let Inst{3-0}   = CRm;
3976   let Inst{4}     = 0;
3977   let Inst{7-5}   = opc2;
3978   let Inst{11-8}  = cop;
3979   let Inst{15-12} = CRd;
3980   let Inst{19-16} = CRn;
3981   let Inst{23-20} = opc1;
3982 }
3983
3984 class ACI<dag oops, dag iops, string opc, string asm,
3985           IndexMode im = IndexModeNone>
3986   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
3987          opc, asm, "", []> {
3988   let Inst{27-25} = 0b110;
3989 }
3990
3991 multiclass LdStCop<bits<4> op31_28, bit load, dag ops, string opc, string cond>{
3992
3993   def _OFFSET : ACI<(outs),
3994       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
3995       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr"> {
3996     let Inst{31-28} = op31_28;
3997     let Inst{24} = 1; // P = 1
3998     let Inst{21} = 0; // W = 0
3999     let Inst{22} = 0; // D = 0
4000     let Inst{20} = load;
4001   }
4002
4003   def _PRE : ACI<(outs),
4004       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
4005       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr!", IndexModePre> {
4006     let Inst{31-28} = op31_28;
4007     let Inst{24} = 1; // P = 1
4008     let Inst{21} = 1; // W = 1
4009     let Inst{22} = 0; // D = 0
4010     let Inst{20} = load;
4011   }
4012
4013   def _POST : ACI<(outs),
4014       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
4015       !strconcat(opc, cond), "\tp$cop, cr$CRd, $addr", IndexModePost> {
4016     let Inst{31-28} = op31_28;
4017     let Inst{24} = 0; // P = 0
4018     let Inst{21} = 1; // W = 1
4019     let Inst{22} = 0; // D = 0
4020     let Inst{20} = load;
4021   }
4022
4023   def _OPTION : ACI<(outs),
4024       !con((ins nohash_imm:$cop,nohash_imm:$CRd,GPR:$base, nohash_imm:$option),
4025             ops),
4026       !strconcat(opc, cond), "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
4027     let Inst{31-28} = op31_28;
4028     let Inst{24} = 0; // P = 0
4029     let Inst{23} = 1; // U = 1
4030     let Inst{21} = 0; // W = 0
4031     let Inst{22} = 0; // D = 0
4032     let Inst{20} = load;
4033   }
4034
4035   def L_OFFSET : ACI<(outs),
4036       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
4037       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr"> {
4038     let Inst{31-28} = op31_28;
4039     let Inst{24} = 1; // P = 1
4040     let Inst{21} = 0; // W = 0
4041     let Inst{22} = 1; // D = 1
4042     let Inst{20} = load;
4043   }
4044
4045   def L_PRE : ACI<(outs),
4046       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr), ops),
4047       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr!",
4048       IndexModePre> {
4049     let Inst{31-28} = op31_28;
4050     let Inst{24} = 1; // P = 1
4051     let Inst{21} = 1; // W = 1
4052     let Inst{22} = 1; // D = 1
4053     let Inst{20} = load;
4054   }
4055
4056   def L_POST : ACI<(outs),
4057       !con((ins nohash_imm:$cop, nohash_imm:$CRd, addr_offset_none:$addr,
4058             postidx_imm8s4:$offset), ops),
4059       !strconcat(!strconcat(opc, "l"), cond), "\tp$cop, cr$CRd, $addr, $offset",
4060       IndexModePost> {
4061     let Inst{31-28} = op31_28;
4062     let Inst{24} = 0; // P = 0
4063     let Inst{21} = 1; // W = 1
4064     let Inst{22} = 1; // D = 1
4065     let Inst{20} = load;
4066   }
4067
4068   def L_OPTION : ACI<(outs),
4069       !con((ins nohash_imm:$cop, nohash_imm:$CRd,GPR:$base,nohash_imm:$option),
4070             ops),
4071       !strconcat(!strconcat(opc, "l"), cond),
4072       "\tp$cop, cr$CRd, [$base], \\{$option\\}"> {
4073     let Inst{31-28} = op31_28;
4074     let Inst{24} = 0; // P = 0
4075     let Inst{23} = 1; // U = 1
4076     let Inst{21} = 0; // W = 0
4077     let Inst{22} = 1; // D = 1
4078     let Inst{20} = load;
4079   }
4080 }
4081
4082 defm LDC  : LdStCop<{?,?,?,?}, 1, (ins pred:$p), "ldc",  "${p}">;
4083 defm LDC2 : LdStCop<0b1111,    1, (ins),         "ldc2", "">;
4084 defm STC  : LdStCop<{?,?,?,?}, 0, (ins pred:$p), "stc",  "${p}">;
4085 defm STC2 : LdStCop<0b1111,    0, (ins),         "stc2", "">;
4086
4087 //===----------------------------------------------------------------------===//
4088 // Move between coprocessor and ARM core register -- for disassembly only
4089 //
4090
4091 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4092                 list<dag> pattern>
4093   : ABI<0b1110, oops, iops, NoItinerary, opc,
4094         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4095   let Inst{20} = direction;
4096   let Inst{4} = 1;
4097
4098   bits<4> Rt;
4099   bits<4> cop;
4100   bits<3> opc1;
4101   bits<3> opc2;
4102   bits<4> CRm;
4103   bits<4> CRn;
4104
4105   let Inst{15-12} = Rt;
4106   let Inst{11-8}  = cop;
4107   let Inst{23-21} = opc1;
4108   let Inst{7-5}   = opc2;
4109   let Inst{3-0}   = CRm;
4110   let Inst{19-16} = CRn;
4111 }
4112
4113 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4114                     (outs),
4115                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4116                          c_imm:$CRm, imm0_7:$opc2),
4117                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4118                                   imm:$CRm, imm:$opc2)]>;
4119 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4120                     (outs GPR:$Rt),
4121                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4122                          imm0_7:$opc2), []>;
4123
4124 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4125              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4126
4127 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
4128                  list<dag> pattern>
4129   : ABXI<0b1110, oops, iops, NoItinerary,
4130          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
4131   let Inst{31-28} = 0b1111;
4132   let Inst{20} = direction;
4133   let Inst{4} = 1;
4134
4135   bits<4> Rt;
4136   bits<4> cop;
4137   bits<3> opc1;
4138   bits<3> opc2;
4139   bits<4> CRm;
4140   bits<4> CRn;
4141
4142   let Inst{15-12} = Rt;
4143   let Inst{11-8}  = cop;
4144   let Inst{23-21} = opc1;
4145   let Inst{7-5}   = opc2;
4146   let Inst{3-0}   = CRm;
4147   let Inst{19-16} = CRn;
4148 }
4149
4150 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4151                       (outs),
4152                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4153                            c_imm:$CRm, imm0_7:$opc2),
4154                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4155                                      imm:$CRm, imm:$opc2)]>;
4156 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4157                       (outs GPR:$Rt),
4158                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4159                            imm0_7:$opc2), []>;
4160
4161 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
4162                               imm:$CRm, imm:$opc2),
4163                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4164
4165 class MovRRCopro<string opc, bit direction,
4166                  list<dag> pattern = [/* For disassembly only */]>
4167   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4168         GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
4169         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
4170   let Inst{23-21} = 0b010;
4171   let Inst{20} = direction;
4172
4173   bits<4> Rt;
4174   bits<4> Rt2;
4175   bits<4> cop;
4176   bits<4> opc1;
4177   bits<4> CRm;
4178
4179   let Inst{15-12} = Rt;
4180   let Inst{19-16} = Rt2;
4181   let Inst{11-8}  = cop;
4182   let Inst{7-4}   = opc1;
4183   let Inst{3-0}   = CRm;
4184 }
4185
4186 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
4187                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
4188                                      imm:$CRm)]>;
4189 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
4190
4191 class MovRRCopro2<string opc, bit direction,
4192                   list<dag> pattern = [/* For disassembly only */]>
4193   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4194          GPR:$Rt, GPR:$Rt2, c_imm:$CRm), NoItinerary,
4195          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
4196   let Inst{31-28} = 0b1111;
4197   let Inst{23-21} = 0b010;
4198   let Inst{20} = direction;
4199
4200   bits<4> Rt;
4201   bits<4> Rt2;
4202   bits<4> cop;
4203   bits<4> opc1;
4204   bits<4> CRm;
4205
4206   let Inst{15-12} = Rt;
4207   let Inst{19-16} = Rt2;
4208   let Inst{11-8}  = cop;
4209   let Inst{7-4}   = opc1;
4210   let Inst{3-0}   = CRm;
4211 }
4212
4213 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
4214                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
4215                                         imm:$CRm)]>;
4216 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
4217
4218 //===----------------------------------------------------------------------===//
4219 // Move between special register and ARM core register
4220 //
4221
4222 // Move to ARM core register from Special Register
4223 def MRS : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,
4224               "mrs", "\t$Rd, apsr", []> {
4225   bits<4> Rd;
4226   let Inst{23-16} = 0b00001111;
4227   let Inst{15-12} = Rd;
4228   let Inst{7-4} = 0b0000;
4229 }
4230
4231 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPR:$Rd, pred:$p)>, Requires<[IsARM]>;
4232
4233 def MRSsys : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,
4234                  "mrs", "\t$Rd, spsr", []> {
4235   bits<4> Rd;
4236   let Inst{23-16} = 0b01001111;
4237   let Inst{15-12} = Rd;
4238   let Inst{7-4} = 0b0000;
4239 }
4240
4241 // Move from ARM core register to Special Register
4242 //
4243 // No need to have both system and application versions, the encodings are the
4244 // same and the assembly parser has no way to distinguish between them. The mask
4245 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
4246 // the mask with the fields to be accessed in the special register.
4247 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
4248               "msr", "\t$mask, $Rn", []> {
4249   bits<5> mask;
4250   bits<4> Rn;
4251
4252   let Inst{23} = 0;
4253   let Inst{22} = mask{4}; // R bit
4254   let Inst{21-20} = 0b10;
4255   let Inst{19-16} = mask{3-0};
4256   let Inst{15-12} = 0b1111;
4257   let Inst{11-4} = 0b00000000;
4258   let Inst{3-0} = Rn;
4259 }
4260
4261 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
4262                "msr", "\t$mask, $a", []> {
4263   bits<5> mask;
4264   bits<12> a;
4265
4266   let Inst{23} = 0;
4267   let Inst{22} = mask{4}; // R bit
4268   let Inst{21-20} = 0b10;
4269   let Inst{19-16} = mask{3-0};
4270   let Inst{15-12} = 0b1111;
4271   let Inst{11-0} = a;
4272 }
4273
4274 //===----------------------------------------------------------------------===//
4275 // TLS Instructions
4276 //
4277
4278 // __aeabi_read_tp preserves the registers r1-r3.
4279 // This is a pseudo inst so that we can get the encoding right,
4280 // complete with fixup for the aeabi_read_tp function.
4281 let isCall = 1,
4282   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
4283   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
4284                [(set R0, ARMthread_pointer)]>;
4285 }
4286
4287 //===----------------------------------------------------------------------===//
4288 // SJLJ Exception handling intrinsics
4289 //   eh_sjlj_setjmp() is an instruction sequence to store the return
4290 //   address and save #0 in R0 for the non-longjmp case.
4291 //   Since by its nature we may be coming from some other function to get
4292 //   here, and we're using the stack frame for the containing function to
4293 //   save/restore registers, we can't keep anything live in regs across
4294 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
4295 //   when we get here from a longjmp(). We force everything out of registers
4296 //   except for our own input by listing the relevant registers in Defs. By
4297 //   doing so, we also cause the prologue/epilogue code to actively preserve
4298 //   all of the callee-saved resgisters, which is exactly what we want.
4299 //   A constant value is passed in $val, and we use the location as a scratch.
4300 //
4301 // These are pseudo-instructions and are lowered to individual MC-insts, so
4302 // no encoding information is necessary.
4303 let Defs =
4304   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4305     QQQQ0, QQQQ1, QQQQ2, QQQQ3 ], hasSideEffects = 1, isBarrier = 1 in {
4306   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4307                                NoItinerary,
4308                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4309                            Requires<[IsARM, HasVFP2]>;
4310 }
4311
4312 let Defs =
4313   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4314   hasSideEffects = 1, isBarrier = 1 in {
4315   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4316                                    NoItinerary,
4317                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4318                                 Requires<[IsARM, NoVFP]>;
4319 }
4320
4321 // FIXME: Non-Darwin version(s)
4322 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
4323     Defs = [ R7, LR, SP ] in {
4324 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
4325                              NoItinerary,
4326                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
4327                                 Requires<[IsARM, IsDarwin]>;
4328 }
4329
4330 // eh.sjlj.dispatchsetup pseudo-instruction.
4331 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
4332 // handled when the pseudo is expanded (which happens before any passes
4333 // that need the instruction size).
4334 let isBarrier = 1, hasSideEffects = 1 in
4335 def Int_eh_sjlj_dispatchsetup :
4336  PseudoInst<(outs), (ins GPR:$src), NoItinerary,
4337             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
4338               Requires<[IsDarwin]>;
4339
4340 //===----------------------------------------------------------------------===//
4341 // Non-Instruction Patterns
4342 //
4343
4344 // ARMv4 indirect branch using (MOVr PC, dst)
4345 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
4346   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
4347                     4, IIC_Br, [(brind GPR:$dst)],
4348                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
4349                   Requires<[IsARM, NoV4T]>;
4350
4351 // Large immediate handling.
4352
4353 // 32-bit immediate using two piece so_imms or movw + movt.
4354 // This is a single pseudo instruction, the benefit is that it can be remat'd
4355 // as a single unit instead of having to handle reg inputs.
4356 // FIXME: Remove this when we can do generalized remat.
4357 let isReMaterializable = 1, isMoveImm = 1 in
4358 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
4359                            [(set GPR:$dst, (arm_i32imm:$src))]>,
4360                            Requires<[IsARM]>;
4361
4362 // Pseudo instruction that combines movw + movt + add pc (if PIC).
4363 // It also makes it possible to rematerialize the instructions.
4364 // FIXME: Remove this when we can do generalized remat and when machine licm
4365 // can properly the instructions.
4366 let isReMaterializable = 1 in {
4367 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4368                               IIC_iMOVix2addpc,
4369                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
4370                         Requires<[IsARM, UseMovt]>;
4371
4372 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4373                              IIC_iMOVix2,
4374                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
4375                         Requires<[IsARM, UseMovt]>;
4376
4377 let AddedComplexity = 10 in
4378 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4379                                 IIC_iMOVix2ld,
4380                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
4381                     Requires<[IsARM, UseMovt]>;
4382 } // isReMaterializable
4383
4384 // ConstantPool, GlobalAddress, and JumpTable
4385 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
4386             Requires<[IsARM, DontUseMovt]>;
4387 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
4388 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
4389             Requires<[IsARM, UseMovt]>;
4390 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
4391              (LEApcrelJT tjumptable:$dst, imm:$id)>;
4392
4393 // TODO: add,sub,and, 3-instr forms?
4394
4395 // Tail calls
4396 def : ARMPat<(ARMtcret tcGPR:$dst),
4397           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
4398
4399 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
4400           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
4401
4402 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
4403           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
4404
4405 def : ARMPat<(ARMtcret tcGPR:$dst),
4406           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
4407
4408 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
4409           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
4410
4411 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
4412           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
4413
4414 // Direct calls
4415 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
4416       Requires<[IsARM, IsNotDarwin]>;
4417 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
4418       Requires<[IsARM, IsDarwin]>;
4419
4420 // zextload i1 -> zextload i8
4421 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
4422 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
4423
4424 // extload -> zextload
4425 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4426 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4427 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4428 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4429
4430 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
4431
4432 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
4433 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
4434
4435 // smul* and smla*
4436 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4437                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4438                  (SMULBB GPR:$a, GPR:$b)>;
4439 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
4440                  (SMULBB GPR:$a, GPR:$b)>;
4441 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4442                       (sra GPR:$b, (i32 16))),
4443                  (SMULBT GPR:$a, GPR:$b)>;
4444 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
4445                  (SMULBT GPR:$a, GPR:$b)>;
4446 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
4447                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4448                  (SMULTB GPR:$a, GPR:$b)>;
4449 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
4450                 (SMULTB GPR:$a, GPR:$b)>;
4451 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4452                       (i32 16)),
4453                  (SMULWB GPR:$a, GPR:$b)>;
4454 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
4455                  (SMULWB GPR:$a, GPR:$b)>;
4456
4457 def : ARMV5TEPat<(add GPR:$acc,
4458                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4459                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4460                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4461 def : ARMV5TEPat<(add GPR:$acc,
4462                       (mul sext_16_node:$a, sext_16_node:$b)),
4463                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4464 def : ARMV5TEPat<(add GPR:$acc,
4465                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4466                            (sra GPR:$b, (i32 16)))),
4467                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4468 def : ARMV5TEPat<(add GPR:$acc,
4469                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
4470                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
4471 def : ARMV5TEPat<(add GPR:$acc,
4472                       (mul (sra GPR:$a, (i32 16)),
4473                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4474                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4475 def : ARMV5TEPat<(add GPR:$acc,
4476                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
4477                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
4478 def : ARMV5TEPat<(add GPR:$acc,
4479                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4480                            (i32 16))),
4481                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4482 def : ARMV5TEPat<(add GPR:$acc,
4483                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
4484                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
4485
4486
4487 // Pre-v7 uses MCR for synchronization barriers.
4488 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
4489          Requires<[IsARM, HasV6]>;
4490
4491 // SXT/UXT with no rotate
4492 let AddedComplexity = 16 in {
4493 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
4494 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
4495 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
4496 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
4497                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
4498 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
4499                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
4500 }
4501
4502 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
4503 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
4504
4505 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPR:$Rm, i8)),
4506                (SXTAB GPR:$Rn, GPR:$Rm, 0)>;
4507 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPR:$Rm, i16)),
4508                (SXTAH GPR:$Rn, GPR:$Rm, 0)>;
4509
4510 //===----------------------------------------------------------------------===//
4511 // Thumb Support
4512 //
4513
4514 include "ARMInstrThumb.td"
4515
4516 //===----------------------------------------------------------------------===//
4517 // Thumb2 Support
4518 //
4519
4520 include "ARMInstrThumb2.td"
4521
4522 //===----------------------------------------------------------------------===//
4523 // Floating Point Support
4524 //
4525
4526 include "ARMInstrVFP.td"
4527
4528 //===----------------------------------------------------------------------===//
4529 // Advanced SIMD (NEON) Support
4530 //
4531
4532 include "ARMInstrNEON.td"
4533
4534 //===----------------------------------------------------------------------===//
4535 // Assembler aliases
4536 //
4537
4538 // Memory barriers
4539 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
4540 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
4541 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
4542
4543 // System instructions
4544 def : MnemonicAlias<"swi", "svc">;
4545
4546 // Load / Store Multiple
4547 def : MnemonicAlias<"ldmfd", "ldm">;
4548 def : MnemonicAlias<"ldmia", "ldm">;
4549 def : MnemonicAlias<"stmfd", "stmdb">;
4550 def : MnemonicAlias<"stmia", "stm">;
4551 def : MnemonicAlias<"stmea", "stm">;
4552
4553 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
4554 // shift amount is zero (i.e., unspecified).
4555 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
4556                 (PKHBT GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4557 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
4558                 (PKHBT GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4559
4560 // PUSH/POP aliases for STM/LDM
4561 def : InstAlias<"push${p} $regs",
4562                 (STMDB_UPD SP, pred:$p, reglist:$regs)>;
4563 def : InstAlias<"pop${p} $regs",
4564                 (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
4565
4566 // RSB two-operand forms (optional explicit destination operand)
4567 def : InstAlias<"rsb${s}${p} $Rdn, $imm",
4568                 (RSBri GPR:$Rdn, GPR:$Rdn, so_imm:$imm, pred:$p, cc_out:$s)>,
4569          Requires<[IsARM]>;
4570 def : InstAlias<"rsb${s}${p} $Rdn, $Rm",
4571                 (RSBrr GPR:$Rdn, GPR:$Rdn, GPR:$Rm, pred:$p, cc_out:$s)>,
4572          Requires<[IsARM]>;
4573 def : InstAlias<"rsb${s}${p} $Rdn, $shift",
4574                 (RSBrsi GPR:$Rdn, GPR:$Rdn, so_reg_imm:$shift, pred:$p,
4575                         cc_out:$s)>, Requires<[IsARM]>;
4576 def : InstAlias<"rsb${s}${p} $Rdn, $shift",
4577                 (RSBrsr GPR:$Rdn, GPR:$Rdn, so_reg_reg:$shift, pred:$p,
4578                         cc_out:$s)>, Requires<[IsARM]>;
4579 // RSC two-operand forms (optional explicit destination operand)
4580 def : InstAlias<"rsc${s}${p} $Rdn, $imm",
4581                 (RSCri GPR:$Rdn, GPR:$Rdn, so_imm:$imm, pred:$p, cc_out:$s)>,
4582          Requires<[IsARM]>;
4583 def : InstAlias<"rsc${s}${p} $Rdn, $Rm",
4584                 (RSCrr GPR:$Rdn, GPR:$Rdn, GPR:$Rm, pred:$p, cc_out:$s)>,
4585          Requires<[IsARM]>;
4586 def : InstAlias<"rsc${s}${p} $Rdn, $shift",
4587                 (RSCrsi GPR:$Rdn, GPR:$Rdn, so_reg_imm:$shift, pred:$p,
4588                         cc_out:$s)>, Requires<[IsARM]>;
4589 def : InstAlias<"rsc${s}${p} $Rdn, $shift",
4590                 (RSCrsr GPR:$Rdn, GPR:$Rdn, so_reg_reg:$shift, pred:$p,
4591                         cc_out:$s)>, Requires<[IsARM]>;
4592
4593 // SSAT/USAT optional shift operand.
4594 def : InstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
4595                 (SSAT GPR:$Rd, imm1_32:$sat_imm, GPR:$Rn, 0, pred:$p)>;
4596 def : InstAlias<"usat${p} $Rd, $sat_imm, $Rn",
4597                 (USAT GPR:$Rd, imm0_31:$sat_imm, GPR:$Rn, 0, pred:$p)>;
4598
4599
4600 // Extend instruction optional rotate operand.
4601 def : InstAlias<"sxtab${p} $Rd, $Rn, $Rm",
4602                 (SXTAB GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4603 def : InstAlias<"sxtah${p} $Rd, $Rn, $Rm",
4604                 (SXTAH GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4605 def : InstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
4606                 (SXTAB16 GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4607 def : InstAlias<"sxtb${p} $Rd, $Rm", (SXTB GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4608 def : InstAlias<"sxtb16${p} $Rd, $Rm", (SXTB16 GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4609 def : InstAlias<"sxth${p} $Rd, $Rm", (SXTH GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4610
4611 def : InstAlias<"uxtab${p} $Rd, $Rn, $Rm",
4612                 (UXTAB GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4613 def : InstAlias<"uxtah${p} $Rd, $Rn, $Rm",
4614                 (UXTAH GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4615 def : InstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
4616                 (UXTAB16 GPR:$Rd, GPR:$Rn, GPR:$Rm, 0, pred:$p)>;
4617 def : InstAlias<"uxtb${p} $Rd, $Rm", (UXTB GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4618 def : InstAlias<"uxtb16${p} $Rd, $Rm", (UXTB16 GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4619 def : InstAlias<"uxth${p} $Rd, $Rm", (UXTH GPR:$Rd, GPR:$Rm, 0, pred:$p)>;
4620
4621
4622 // RFE aliases
4623 def : MnemonicAlias<"rfefa", "rfeda">;
4624 def : MnemonicAlias<"rfeea", "rfedb">;
4625 def : MnemonicAlias<"rfefd", "rfeia">;
4626 def : MnemonicAlias<"rfeed", "rfeib">;
4627 def : MnemonicAlias<"rfe", "rfeia">;
4628
4629 // SRS aliases
4630 def : MnemonicAlias<"srsfa", "srsda">;
4631 def : MnemonicAlias<"srsea", "srsdb">;
4632 def : MnemonicAlias<"srsfd", "srsia">;
4633 def : MnemonicAlias<"srsed", "srsib">;
4634 def : MnemonicAlias<"srs", "srsia">;
4635
4636 // LDRSBT/LDRHT/LDRSHT post-index offset if optional.
4637 // Note that the write-back output register is a dummy operand for MC (it's
4638 // only meaningful for codegen), so we just pass zero here.
4639 // FIXME: tblgen not cooperating with argument conversions.
4640 //def : InstAlias<"ldrsbt${p} $Rt, $addr",
4641 //                (LDRSBTi GPR:$Rt, GPR:$Rt, addr_offset_none:$addr, 0,pred:$p)>;
4642 //def : InstAlias<"ldrht${p} $Rt, $addr",
4643 //                (LDRHTi GPR:$Rt, GPR:$Rt, addr_offset_none:$addr, 0, pred:$p)>;
4644 //def : InstAlias<"ldrsht${p} $Rt, $addr",
4645 //                (LDRSHTi GPR:$Rt, GPR:$Rt, addr_offset_none:$addr, 0, pred:$p)>;