lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  64
  65 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  66
  67 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  68                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  69
  70 // Node definitions.
  71 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  72 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  73 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  74 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  75
  76 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  77                               [SDNPHasChain, SDNPOutGlue]>;
  78 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  79                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  80
  81 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  82                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  83                                SDNPVariadic]>;
  84 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  85                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  86                                SDNPVariadic]>;
  87 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  88                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  89                                SDNPVariadic]>;
  90
  91 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  92                               [SDNPHasChain, SDNPOptInGlue]>;
  93
  94 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  95                               [SDNPInGlue]>;
  96
  97 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
  98                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
  99
 100 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 101                               [SDNPHasChain]>;
 102 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 103                               [SDNPHasChain]>;
 104
 105 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 106                               [SDNPHasChain]>;
 107
 108 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 109                               [SDNPOutGlue]>;
 110
 111 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 112                               [SDNPOutGlue, SDNPCommutative]>;
 113
 114 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 115
 116 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 117 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 118 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 119
 120 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 121 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 122                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 123 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 124                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 125 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 126                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 127
 128
 129 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 130                                [SDNPHasChain]>;
 131 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 132                                [SDNPHasChain]>;
 133 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDTPrefetch,
 134                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 135
 136 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 137
 138 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 139                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 140
 141
 142 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 143
 144 //===----------------------------------------------------------------------===//
 145 // ARM Instruction Predicate Definitions.
 146 //
 147 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">, AssemblerPredicate;
 148 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 149 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 150 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">, AssemblerPredicate;
 151 def HasV6            : Predicate<"Subtarget->hasV6Ops()">, AssemblerPredicate;
 152 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 153 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">, AssemblerPredicate;
 154 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 155 def HasV7            : Predicate<"Subtarget->hasV7Ops()">, AssemblerPredicate;
 156 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 157 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">, AssemblerPredicate;
 158 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">, AssemblerPredicate;
 159 def HasNEON          : Predicate<"Subtarget->hasNEON()">, AssemblerPredicate;
 160 def HasFP16          : Predicate<"Subtarget->hasFP16()">, AssemblerPredicate;
 161 def HasDivide        : Predicate<"Subtarget->hasDivide()">, AssemblerPredicate;
 162 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 163                                  AssemblerPredicate;
 164 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 165                                  AssemblerPredicate;
 166 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 167                                  AssemblerPredicate;
 168 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 169 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 170 def IsThumb          : Predicate<"Subtarget->isThumb()">, AssemblerPredicate;
 171 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 172 def IsThumb2         : Predicate<"Subtarget->isThumb2()">, AssemblerPredicate;
 173 def IsARM            : Predicate<"!Subtarget->isThumb()">, AssemblerPredicate;
 174 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 175 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 176
 177 // FIXME: Eventually this will be just "hasV6T2Ops".
 178 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 179 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 180 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 181
 182 //===----------------------------------------------------------------------===//
 183 // ARM Flag Definitions.
 184
 185 class RegConstraint<string C> {
 186   string Constraints = C;
 187 }
 188
 189 //===----------------------------------------------------------------------===//
 190 //  ARM specific transformation functions and pattern fragments.
 191 //
 192
 193 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 194 // so_imm_neg def below.
 195 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 196   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 197 }]>;
 198
 199 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 200 // so_imm_not def below.
 201 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 202   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 203 }]>;
 204
 205 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 206 def imm1_15 : PatLeaf<(i32 imm), [{
 207   return (int32_t)N->getZExtValue() >= 1 && (int32_t)N->getZExtValue() < 16;
 208 }]>;
 209
 210 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 211 def imm16_31 : PatLeaf<(i32 imm), [{
 212   return (int32_t)N->getZExtValue() >= 16 && (int32_t)N->getZExtValue() < 32;
 213 }]>;
 214
 215 def so_imm_neg :
 216   PatLeaf<(imm), [{
 217     return ARM_AM::getSOImmVal(-(uint32_t)N->getZExtValue()) != -1;
 218   }], so_imm_neg_XFORM>;
 219
 220 def so_imm_not :
 221   PatLeaf<(imm), [{
 222     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 223   }], so_imm_not_XFORM>;
 224
 225 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 226 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 227   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 228 }]>;
 229
 230 /// Split a 32-bit immediate into two 16 bit parts.
 231 def hi16 : SDNodeXForm<imm, [{
 232   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 233 }]>;
 234
 235 def lo16AllZero : PatLeaf<(i32 imm), [{
 236   // Returns true if all low 16-bits are 0.
 237   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 238 }], hi16>;
 239
 240 /// imm0_65535 predicate - True if the 32-bit immediate is in the range
 241 /// [0.65535].
 242 def imm0_65535 : PatLeaf<(i32 imm), [{
 243   return (uint32_t)N->getZExtValue() < 65536;
 244 }]>;
 245
 246 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 247 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 248
 249 /// adde and sube predicates - True based on whether the carry flag output
 250 /// will be needed or not.
 251 def adde_dead_carry :
 252   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 253   [{return !N->hasAnyUseOfValue(1);}]>;
 254 def sube_dead_carry :
 255   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 256   [{return !N->hasAnyUseOfValue(1);}]>;
 257 def adde_live_carry :
 258   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 259   [{return N->hasAnyUseOfValue(1);}]>;
 260 def sube_live_carry :
 261   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 262   [{return N->hasAnyUseOfValue(1);}]>;
 263
 264 // An 'and' node with a single use.
 265 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 266   return N->hasOneUse();
 267 }]>;
 268
 269 // An 'xor' node with a single use.
 270 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 271   return N->hasOneUse();
 272 }]>;
 273
 274 // An 'fmul' node with a single use.
 275 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 276   return N->hasOneUse();
 277 }]>;
 278
 279 // An 'fadd' node which checks for single non-hazardous use.
 280 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 281   return hasNoVMLxHazardUse(N);
 282 }]>;
 283
 284 // An 'fsub' node which checks for single non-hazardous use.
 285 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 286   return hasNoVMLxHazardUse(N);
 287 }]>;
 288
 289 //===----------------------------------------------------------------------===//
 290 // Operand Definitions.
 291 //
 292
 293 // Branch target.
 294 // FIXME: rename brtarget to t2_brtarget
 295 def brtarget : Operand<OtherVT> {
 296   let EncoderMethod = "getBranchTargetOpValue";
 297 }
 298
 299 // FIXME: get rid of this one?
 300 def uncondbrtarget : Operand<OtherVT> {
 301   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 302 }
 303
 304 // Branch target for ARM. Handles conditional/unconditional
 305 def br_target : Operand<OtherVT> {
 306   let EncoderMethod = "getARMBranchTargetOpValue";
 307 }
 308
 309 // Call target.
 310 // FIXME: rename bltarget to t2_bl_target?
 311 def bltarget : Operand<i32> {
 312   // Encoded the same as branch targets.
 313   let EncoderMethod = "getBranchTargetOpValue";
 314 }
 315
 316 // Call target for ARM. Handles conditional/unconditional
 317 // FIXME: rename bl_target to t2_bltarget?
 318 def bl_target : Operand<i32> {
 319   // Encoded the same as branch targets.
 320   let EncoderMethod = "getARMBranchTargetOpValue";
 321 }
 322
 323
 324 // A list of registers separated by comma. Used by load/store multiple.
 325 def RegListAsmOperand : AsmOperandClass {
 326   let Name = "RegList";
 327   let SuperClasses = [];
 328 }
 329
 330 def DPRRegListAsmOperand : AsmOperandClass {
 331   let Name = "DPRRegList";
 332   let SuperClasses = [];
 333 }
 334
 335 def SPRRegListAsmOperand : AsmOperandClass {
 336   let Name = "SPRRegList";
 337   let SuperClasses = [];
 338 }
 339
 340 def reglist : Operand<i32> {
 341   let EncoderMethod = "getRegisterListOpValue";
 342   let ParserMatchClass = RegListAsmOperand;
 343   let PrintMethod = "printRegisterList";
 344 }
 345
 346 def dpr_reglist : Operand<i32> {
 347   let EncoderMethod = "getRegisterListOpValue";
 348   let ParserMatchClass = DPRRegListAsmOperand;
 349   let PrintMethod = "printRegisterList";
 350 }
 351
 352 def spr_reglist : Operand<i32> {
 353   let EncoderMethod = "getRegisterListOpValue";
 354   let ParserMatchClass = SPRRegListAsmOperand;
 355   let PrintMethod = "printRegisterList";
 356 }
 357
 358 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 359 def cpinst_operand : Operand<i32> {
 360   let PrintMethod = "printCPInstOperand";
 361 }
 362
 363 // Local PC labels.
 364 def pclabel : Operand<i32> {
 365   let PrintMethod = "printPCLabel";
 366 }
 367
 368 // ADR instruction labels.
 369 def adrlabel : Operand<i32> {
 370   let EncoderMethod = "getAdrLabelOpValue";
 371 }
 372
 373 def neon_vcvt_imm32 : Operand<i32> {
 374   let EncoderMethod = "getNEONVcvtImm32OpValue";
 375 }
 376
 377 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 378 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 379     int32_t v = (int32_t)N->getZExtValue();
 380     return v == 8 || v == 16 || v == 24; }]> {
 381   let EncoderMethod = "getRotImmOpValue";
 382 }
 383
 384 // shift_imm: An integer that encodes a shift amount and the type of shift
 385 // (currently either asr or lsl) using the same encoding used for the
 386 // immediates in so_reg operands.
 387 def shift_imm : Operand<i32> {
 388   let PrintMethod = "printShiftImmOperand";
 389 }
 390
 391 // shifter_operand operands: so_reg and so_imm.
 392 def so_reg : Operand<i32>,    // reg reg imm
 393              ComplexPattern<i32, 3, "SelectShifterOperandReg",
 394                             [shl,srl,sra,rotr]> {
 395   let EncoderMethod = "getSORegOpValue";
 396   let PrintMethod = "printSORegOperand";
 397   let MIOperandInfo = (ops GPR, GPR, i32imm);
 398 }
 399 def shift_so_reg : Operand<i32>,    // reg reg imm
 400                    ComplexPattern<i32, 3, "SelectShiftShifterOperandReg",
 401                                   [shl,srl,sra,rotr]> {
 402   let EncoderMethod = "getSORegOpValue";
 403   let PrintMethod = "printSORegOperand";
 404   let MIOperandInfo = (ops GPR, GPR, i32imm);
 405 }
 406
 407 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 408 // 8-bit immediate rotated by an arbitrary number of bits.
 409 def so_imm : Operand<i32>, PatLeaf<(imm), [{ return Pred_so_imm(N); }]> {
 410   let EncoderMethod = "getSOImmOpValue";
 411   let PrintMethod = "printSOImmOperand";
 412 }
 413
 414 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 415 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 416 // get the first/second pieces.
 417 def so_imm2part : PatLeaf<(imm), [{
 418       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 419 }]>;
 420
 421 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 422 ///
 423 def arm_i32imm : PatLeaf<(imm), [{
 424   if (Subtarget->hasV6T2Ops())
 425     return true;
 426   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 427 }]>;
 428
 429 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 430 def imm0_31 : Operand<i32>, PatLeaf<(imm), [{
 431   return (int32_t)N->getZExtValue() < 32;
 432 }]>;
 433
 434 /// imm0_31_m1 - Matches and prints like imm0_31, but encodes as 'value - 1'.
 435 def imm0_31_m1 : Operand<i32>, PatLeaf<(imm), [{
 436   return (int32_t)N->getZExtValue() < 32;
 437 }]> {
 438   let EncoderMethod = "getImmMinusOneOpValue";
 439 }
 440
 441 // i32imm_hilo16 - For movt/movw - sets the MC Encoder method.
 442 // The imm is split into imm{15-12}, imm{11-0}
 443 //
 444 def i32imm_hilo16 : Operand<i32> {
 445   let EncoderMethod = "getHiLo16ImmOpValue";
 446 }
 447
 448 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 449 /// e.g., 0xf000ffff
 450 def bf_inv_mask_imm : Operand<i32>,
 451                       PatLeaf<(imm), [{
 452   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 453 }] > {
 454   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 455   let PrintMethod = "printBitfieldInvMaskImmOperand";
 456 }
 457
 458 /// lsb_pos_imm - position of the lsb bit, used by BFI4p and t2BFI4p
 459 def lsb_pos_imm : Operand<i32>, PatLeaf<(imm), [{
 460   return isInt<5>(N->getSExtValue());
 461 }]>;
 462
 463 /// width_imm - number of bits to be copied, used by BFI4p and t2BFI4p
 464 def width_imm : Operand<i32>, PatLeaf<(imm), [{
 465   return N->getSExtValue() > 0 &&  N->getSExtValue() <= 32;
 466 }] > {
 467   let EncoderMethod = "getMsbOpValue";
 468 }
 469
 470 // Define ARM specific addressing modes.
 471
 472
 473 // addrmode_imm12 := reg +/- imm12
 474 //
 475 def addrmode_imm12 : Operand<i32>,
 476                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 477   // 12-bit immediate operand. Note that instructions using this encode
 478   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 479   // immediate values are as normal.
 480
 481   let EncoderMethod = "getAddrModeImm12OpValue";
 482   let PrintMethod = "printAddrModeImm12Operand";
 483   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 484 }
 485 // ldst_so_reg := reg +/- reg shop imm
 486 //
 487 def ldst_so_reg : Operand<i32>,
 488                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 489   let EncoderMethod = "getLdStSORegOpValue";
 490   // FIXME: Simplify the printer
 491   let PrintMethod = "printAddrMode2Operand";
 492   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 493 }
 494
 495 // addrmode2 := reg +/- imm12
 496 //           := reg +/- reg shop imm
 497 //
 498 def addrmode2 : Operand<i32>,
 499                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 500   let EncoderMethod = "getAddrMode2OpValue";
 501   let PrintMethod = "printAddrMode2Operand";
 502   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 503 }
 504
 505 def am2offset : Operand<i32>,
 506                 ComplexPattern<i32, 2, "SelectAddrMode2Offset",
 507                 [], [SDNPWantRoot]> {
 508   let EncoderMethod = "getAddrMode2OffsetOpValue";
 509   let PrintMethod = "printAddrMode2OffsetOperand";
 510   let MIOperandInfo = (ops GPR, i32imm);
 511 }
 512
 513 // addrmode3 := reg +/- reg
 514 // addrmode3 := reg +/- imm8
 515 //
 516 def addrmode3 : Operand<i32>,
 517                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 518   let EncoderMethod = "getAddrMode3OpValue";
 519   let PrintMethod = "printAddrMode3Operand";
 520   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 521 }
 522
 523 def am3offset : Operand<i32>,
 524                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 525                                [], [SDNPWantRoot]> {
 526   let EncoderMethod = "getAddrMode3OffsetOpValue";
 527   let PrintMethod = "printAddrMode3OffsetOperand";
 528   let MIOperandInfo = (ops GPR, i32imm);
 529 }
 530
 531 // ldstm_mode := {ia, ib, da, db}
 532 //
 533 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 534   let EncoderMethod = "getLdStmModeOpValue";
 535   let PrintMethod = "printLdStmModeOperand";
 536 }
 537
 538 def MemMode5AsmOperand : AsmOperandClass {
 539   let Name = "MemMode5";
 540   let SuperClasses = [];
 541 }
 542
 543 // addrmode5 := reg +/- imm8*4
 544 //
 545 def addrmode5 : Operand<i32>,
 546                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 547   let PrintMethod = "printAddrMode5Operand";
 548   let MIOperandInfo = (ops GPR:$base, i32imm);
 549   let ParserMatchClass = MemMode5AsmOperand;
 550   let EncoderMethod = "getAddrMode5OpValue";
 551 }
 552
 553 // addrmode6 := reg with optional alignment
 554 //
 555 def addrmode6 : Operand<i32>,
 556                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 557   let PrintMethod = "printAddrMode6Operand";
 558   let MIOperandInfo = (ops GPR:$addr, i32imm);
 559   let EncoderMethod = "getAddrMode6AddressOpValue";
 560 }
 561
 562 def am6offset : Operand<i32>,
 563                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 564                                [], [SDNPWantRoot]> {
 565   let PrintMethod = "printAddrMode6OffsetOperand";
 566   let MIOperandInfo = (ops GPR);
 567   let EncoderMethod = "getAddrMode6OffsetOpValue";
 568 }
 569
 570 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 571 // instructions, specifically VLD4-dup.
 572 def addrmode6dup : Operand<i32>,
 573                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 574   let PrintMethod = "printAddrMode6Operand";
 575   let MIOperandInfo = (ops GPR:$addr, i32imm);
 576   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 577 }
 578
 579 // addrmodepc := pc + reg
 580 //
 581 def addrmodepc : Operand<i32>,
 582                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 583   let PrintMethod = "printAddrModePCOperand";
 584   let MIOperandInfo = (ops GPR, i32imm);
 585 }
 586
 587 def nohash_imm : Operand<i32> {
 588   let PrintMethod = "printNoHashImmediate";
 589 }
 590
 591 def CoprocNumAsmOperand : AsmOperandClass {
 592   let Name = "CoprocNum";
 593   let SuperClasses = [];
 594   let ParserMethod = "tryParseCoprocNumOperand";
 595 }
 596
 597 def CoprocRegAsmOperand : AsmOperandClass {
 598   let Name = "CoprocReg";
 599   let SuperClasses = [];
 600   let ParserMethod = "tryParseCoprocRegOperand";
 601 }
 602
 603 def p_imm : Operand<i32> {
 604   let PrintMethod = "printPImmediate";
 605   let ParserMatchClass = CoprocNumAsmOperand;
 606 }
 607
 608 def c_imm : Operand<i32> {
 609   let PrintMethod = "printCImmediate";
 610   let ParserMatchClass = CoprocRegAsmOperand;
 611 }
 612
 613 //===----------------------------------------------------------------------===//
 614
 615 include "ARMInstrFormats.td"
 616
 617 //===----------------------------------------------------------------------===//
 618 // Multiclass helpers...
 619 //
 620
 621 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 622 /// binop that produces a value.
 623 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 624                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 625                         PatFrag opnode, bit Commutable = 0> {
 626   // The register-immediate version is re-materializable. This is useful
 627   // in particular for taking the address of a local.
 628   let isReMaterializable = 1 in {
 629   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 630                iii, opc, "\t$Rd, $Rn, $imm",
 631                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 632     bits<4> Rd;
 633     bits<4> Rn;
 634     bits<12> imm;
 635     let Inst{25} = 1;
 636     let Inst{19-16} = Rn;
 637     let Inst{15-12} = Rd;
 638     let Inst{11-0} = imm;
 639   }
 640   }
 641   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 642                iir, opc, "\t$Rd, $Rn, $Rm",
 643                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 644     bits<4> Rd;
 645     bits<4> Rn;
 646     bits<4> Rm;
 647     let Inst{25} = 0;
 648     let isCommutable = Commutable;
 649     let Inst{19-16} = Rn;
 650     let Inst{15-12} = Rd;
 651     let Inst{11-4} = 0b00000000;
 652     let Inst{3-0} = Rm;
 653   }
 654   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 655                iis, opc, "\t$Rd, $Rn, $shift",
 656                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 657     bits<4> Rd;
 658     bits<4> Rn;
 659     bits<12> shift;
 660     let Inst{25} = 0;
 661     let Inst{19-16} = Rn;
 662     let Inst{15-12} = Rd;
 663     let Inst{11-0} = shift;
 664   }
 665 }
 666
 667 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 668 /// instruction modifies the CPSR register.
 669 let isCodeGenOnly = 1, Defs = [CPSR] in {
 670 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 671                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 672                          PatFrag opnode, bit Commutable = 0> {
 673   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 674                iii, opc, "\t$Rd, $Rn, $imm",
 675                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 676     bits<4> Rd;
 677     bits<4> Rn;
 678     bits<12> imm;
 679     let Inst{25} = 1;
 680     let Inst{20} = 1;
 681     let Inst{19-16} = Rn;
 682     let Inst{15-12} = Rd;
 683     let Inst{11-0} = imm;
 684   }
 685   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 686                iir, opc, "\t$Rd, $Rn, $Rm",
 687                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 688     bits<4> Rd;
 689     bits<4> Rn;
 690     bits<4> Rm;
 691     let isCommutable = Commutable;
 692     let Inst{25} = 0;
 693     let Inst{20} = 1;
 694     let Inst{19-16} = Rn;
 695     let Inst{15-12} = Rd;
 696     let Inst{11-4} = 0b00000000;
 697     let Inst{3-0} = Rm;
 698   }
 699   def rs : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 700                iis, opc, "\t$Rd, $Rn, $shift",
 701                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 702     bits<4> Rd;
 703     bits<4> Rn;
 704     bits<12> shift;
 705     let Inst{25} = 0;
 706     let Inst{20} = 1;
 707     let Inst{19-16} = Rn;
 708     let Inst{15-12} = Rd;
 709     let Inst{11-0} = shift;
 710   }
 711 }
 712 }
 713
 714 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 715 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 716 /// a explicit result, only implicitly set CPSR.
 717 let isCompare = 1, Defs = [CPSR] in {
 718 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 719                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 720                        PatFrag opnode, bit Commutable = 0> {
 721   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 722                opc, "\t$Rn, $imm",
 723                [(opnode GPR:$Rn, so_imm:$imm)]> {
 724     bits<4> Rn;
 725     bits<12> imm;
 726     let Inst{25} = 1;
 727     let Inst{20} = 1;
 728     let Inst{19-16} = Rn;
 729     let Inst{15-12} = 0b0000;
 730     let Inst{11-0} = imm;
 731   }
 732   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 733                opc, "\t$Rn, $Rm",
 734                [(opnode GPR:$Rn, GPR:$Rm)]> {
 735     bits<4> Rn;
 736     bits<4> Rm;
 737     let isCommutable = Commutable;
 738     let Inst{25} = 0;
 739     let Inst{20} = 1;
 740     let Inst{19-16} = Rn;
 741     let Inst{15-12} = 0b0000;
 742     let Inst{11-4} = 0b00000000;
 743     let Inst{3-0} = Rm;
 744   }
 745   def rs : AI1<opcod, (outs), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm, iis,
 746                opc, "\t$Rn, $shift",
 747                [(opnode GPR:$Rn, so_reg:$shift)]> {
 748     bits<4> Rn;
 749     bits<12> shift;
 750     let Inst{25} = 0;
 751     let Inst{20} = 1;
 752     let Inst{19-16} = Rn;
 753     let Inst{15-12} = 0b0000;
 754     let Inst{11-0} = shift;
 755   }
 756 }
 757 }
 758
 759 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
 760 /// register and one whose operand is a register rotated by 8/16/24.
 761 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 762 multiclass AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 763   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 764                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 765                  [(set GPR:$Rd, (opnode GPR:$Rm))]>,
 766               Requires<[IsARM, HasV6]> {
 767     bits<4> Rd;
 768     bits<4> Rm;
 769     let Inst{19-16} = 0b1111;
 770     let Inst{15-12} = Rd;
 771     let Inst{11-10} = 0b00;
 772     let Inst{3-0}   = Rm;
 773   }
 774   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 775                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 776                  [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
 777               Requires<[IsARM, HasV6]> {
 778     bits<4> Rd;
 779     bits<4> Rm;
 780     bits<2> rot;
 781     let Inst{19-16} = 0b1111;
 782     let Inst{15-12} = Rd;
 783     let Inst{11-10} = rot;
 784     let Inst{3-0}   = Rm;
 785   }
 786 }
 787
 788 multiclass AI_ext_rrot_np<bits<8> opcod, string opc> {
 789   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 790                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 791                  [/* For disassembly only; pattern left blank */]>,
 792               Requires<[IsARM, HasV6]> {
 793     let Inst{19-16} = 0b1111;
 794     let Inst{11-10} = 0b00;
 795   }
 796   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 797                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 798                  [/* For disassembly only; pattern left blank */]>,
 799               Requires<[IsARM, HasV6]> {
 800     bits<2> rot;
 801     let Inst{19-16} = 0b1111;
 802     let Inst{11-10} = rot;
 803   }
 804 }
 805
 806 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
 807 /// register and one whose operand is a register rotated by 8/16/24.
 808 multiclass AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 809   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 810                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 811                   [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 812                Requires<[IsARM, HasV6]> {
 813     bits<4> Rd;
 814     bits<4> Rm;
 815     bits<4> Rn;
 816     let Inst{19-16} = Rn;
 817     let Inst{15-12} = Rd;
 818     let Inst{11-10} = 0b00;
 819     let Inst{9-4}   = 0b000111;
 820     let Inst{3-0}   = Rm;
 821   }
 822   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 823                                              rot_imm:$rot),
 824                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 825                   [(set GPR:$Rd, (opnode GPR:$Rn,
 826                                           (rotr GPR:$Rm, rot_imm:$rot)))]>,
 827                   Requires<[IsARM, HasV6]> {
 828     bits<4> Rd;
 829     bits<4> Rm;
 830     bits<4> Rn;
 831     bits<2> rot;
 832     let Inst{19-16} = Rn;
 833     let Inst{15-12} = Rd;
 834     let Inst{11-10} = rot;
 835     let Inst{9-4}   = 0b000111;
 836     let Inst{3-0}   = Rm;
 837   }
 838 }
 839
 840 // For disassembly only.
 841 multiclass AI_exta_rrot_np<bits<8> opcod, string opc> {
 842   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 843                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 844                   [/* For disassembly only; pattern left blank */]>,
 845                Requires<[IsARM, HasV6]> {
 846     let Inst{11-10} = 0b00;
 847   }
 848   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 849                                              rot_imm:$rot),
 850                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 851                   [/* For disassembly only; pattern left blank */]>,
 852                   Requires<[IsARM, HasV6]> {
 853     bits<4> Rn;
 854     bits<2> rot;
 855     let Inst{19-16} = Rn;
 856     let Inst{11-10} = rot;
 857   }
 858 }
 859
 860 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 861 let Uses = [CPSR] in {
 862 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 863                              bit Commutable = 0> {
 864   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 865                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 866                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 867                Requires<[IsARM]> {
 868     bits<4> Rd;
 869     bits<4> Rn;
 870     bits<12> imm;
 871     let Inst{25} = 1;
 872     let Inst{15-12} = Rd;
 873     let Inst{19-16} = Rn;
 874     let Inst{11-0} = imm;
 875   }
 876   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 877                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
 878                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 879                Requires<[IsARM]> {
 880     bits<4> Rd;
 881     bits<4> Rn;
 882     bits<4> Rm;
 883     let Inst{11-4} = 0b00000000;
 884     let Inst{25} = 0;
 885     let isCommutable = Commutable;
 886     let Inst{3-0} = Rm;
 887     let Inst{15-12} = Rd;
 888     let Inst{19-16} = Rn;
 889   }
 890   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 891                 DPSoRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
 892                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 893                Requires<[IsARM]> {
 894     bits<4> Rd;
 895     bits<4> Rn;
 896     bits<12> shift;
 897     let Inst{25} = 0;
 898     let Inst{11-0} = shift;
 899     let Inst{15-12} = Rd;
 900     let Inst{19-16} = Rn;
 901   }
 902 }
 903 // Carry setting variants
 904 let isCodeGenOnly = 1, Defs = [CPSR] in {
 905 multiclass AI1_adde_sube_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 906                              bit Commutable = 0> {
 907   def Sri : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 908                 DPFrm, IIC_iALUi, !strconcat(opc, "\t$Rd, $Rn, $imm"),
 909                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 910                Requires<[IsARM]> {
 911     bits<4> Rd;
 912     bits<4> Rn;
 913     bits<12> imm;
 914     let Inst{15-12} = Rd;
 915     let Inst{19-16} = Rn;
 916     let Inst{11-0} = imm;
 917     let Inst{20} = 1;
 918     let Inst{25} = 1;
 919   }
 920   def Srr : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 921                 DPFrm, IIC_iALUr, !strconcat(opc, "\t$Rd, $Rn, $Rm"),
 922                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 923                Requires<[IsARM]> {
 924     bits<4> Rd;
 925     bits<4> Rn;
 926     bits<4> Rm;
 927     let Inst{11-4} = 0b00000000;
 928     let isCommutable = Commutable;
 929     let Inst{3-0} = Rm;
 930     let Inst{15-12} = Rd;
 931     let Inst{19-16} = Rn;
 932     let Inst{20} = 1;
 933     let Inst{25} = 0;
 934   }
 935   def Srs : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 936                 DPSoRegFrm, IIC_iALUsr, !strconcat(opc, "\t$Rd, $Rn, $shift"),
 937                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 938                Requires<[IsARM]> {
 939     bits<4> Rd;
 940     bits<4> Rn;
 941     bits<12> shift;
 942     let Inst{11-0} = shift;
 943     let Inst{15-12} = Rd;
 944     let Inst{19-16} = Rn;
 945     let Inst{20} = 1;
 946     let Inst{25} = 0;
 947   }
 948 }
 949 }
 950 }
 951
 952 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 953 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
 954            InstrItinClass iir, PatFrag opnode> {
 955   // Note: We use the complex addrmode_imm12 rather than just an input
 956   // GPR and a constrained immediate so that we can use this to match
 957   // frame index references and avoid matching constant pool references.
 958   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
 959                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
 960                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
 961     bits<4>  Rt;
 962     bits<17> addr;
 963     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 964     let Inst{19-16} = addr{16-13};  // Rn
 965     let Inst{15-12} = Rt;
 966     let Inst{11-0}  = addr{11-0};   // imm12
 967   }
 968   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
 969                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
 970                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
 971     bits<4>  Rt;
 972     bits<17> shift;
 973     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
 974     let Inst{19-16} = shift{16-13}; // Rn
 975     let Inst{15-12} = Rt;
 976     let Inst{11-0}  = shift{11-0};
 977   }
 978 }
 979 }
 980
 981 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
 982            InstrItinClass iir, PatFrag opnode> {
 983   // Note: We use the complex addrmode_imm12 rather than just an input
 984   // GPR and a constrained immediate so that we can use this to match
 985   // frame index references and avoid matching constant pool references.
 986   def i12 : AI2ldst<0b010, 0, isByte, (outs),
 987                    (ins GPR:$Rt, addrmode_imm12:$addr),
 988                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
 989                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
 990     bits<4> Rt;
 991     bits<17> addr;
 992     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 993     let Inst{19-16} = addr{16-13};  // Rn
 994     let Inst{15-12} = Rt;
 995     let Inst{11-0}  = addr{11-0};   // imm12
 996   }
 997   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
 998                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
 999                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1000     bits<4> Rt;
1001     bits<17> shift;
1002     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1003     let Inst{19-16} = shift{16-13}; // Rn
1004     let Inst{15-12} = Rt;
1005     let Inst{11-0}  = shift{11-0};
1006   }
1007 }
1008 //===----------------------------------------------------------------------===//
1009 // Instructions
1010 //===----------------------------------------------------------------------===//
1011
1012 //===----------------------------------------------------------------------===//
1013 //  Miscellaneous Instructions.
1014 //
1015
1016 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1017 /// the function.  The first operand is the ID# for this instruction, the second
1018 /// is the index into the MachineConstantPool that this is, the third is the
1019 /// size in bytes of this constant pool entry.
1020 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1021 def CONSTPOOL_ENTRY :
1022 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1023                     i32imm:$size), NoItinerary, []>;
1024
1025 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1026 // from removing one half of the matched pairs. That breaks PEI, which assumes
1027 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1028 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1029 def ADJCALLSTACKUP :
1030 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1031            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1032
1033 def ADJCALLSTACKDOWN :
1034 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1035            [(ARMcallseq_start timm:$amt)]>;
1036 }
1037
1038 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
1039              [/* For disassembly only; pattern left blank */]>,
1040           Requires<[IsARM, HasV6T2]> {
1041   let Inst{27-16} = 0b001100100000;
1042   let Inst{15-8} = 0b11110000;
1043   let Inst{7-0} = 0b00000000;
1044 }
1045
1046 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
1047              [/* For disassembly only; pattern left blank */]>,
1048           Requires<[IsARM, HasV6T2]> {
1049   let Inst{27-16} = 0b001100100000;
1050   let Inst{15-8} = 0b11110000;
1051   let Inst{7-0} = 0b00000001;
1052 }
1053
1054 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
1055              [/* For disassembly only; pattern left blank */]>,
1056           Requires<[IsARM, HasV6T2]> {
1057   let Inst{27-16} = 0b001100100000;
1058   let Inst{15-8} = 0b11110000;
1059   let Inst{7-0} = 0b00000010;
1060 }
1061
1062 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
1063              [/* For disassembly only; pattern left blank */]>,
1064           Requires<[IsARM, HasV6T2]> {
1065   let Inst{27-16} = 0b001100100000;
1066   let Inst{15-8} = 0b11110000;
1067   let Inst{7-0} = 0b00000011;
1068 }
1069
1070 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
1071              "\t$dst, $a, $b",
1072              [/* For disassembly only; pattern left blank */]>,
1073           Requires<[IsARM, HasV6]> {
1074   bits<4> Rd;
1075   bits<4> Rn;
1076   bits<4> Rm;
1077   let Inst{3-0} = Rm;
1078   let Inst{15-12} = Rd;
1079   let Inst{19-16} = Rn;
1080   let Inst{27-20} = 0b01101000;
1081   let Inst{7-4} = 0b1011;
1082   let Inst{11-8} = 0b1111;
1083 }
1084
1085 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
1086              [/* For disassembly only; pattern left blank */]>,
1087           Requires<[IsARM, HasV6T2]> {
1088   let Inst{27-16} = 0b001100100000;
1089   let Inst{15-8} = 0b11110000;
1090   let Inst{7-0} = 0b00000100;
1091 }
1092
1093 // The i32imm operand $val can be used by a debugger to store more information
1094 // about the breakpoint.
1095 def BKPT : AI<(outs), (ins i32imm:$val), MiscFrm, NoItinerary, "bkpt", "\t$val",
1096               [/* For disassembly only; pattern left blank */]>,
1097            Requires<[IsARM]> {
1098   bits<16> val;
1099   let Inst{3-0} = val{3-0};
1100   let Inst{19-8} = val{15-4};
1101   let Inst{27-20} = 0b00010010;
1102   let Inst{7-4} = 0b0111;
1103 }
1104
1105 // Change Processor State is a system instruction -- for disassembly and
1106 // parsing only.
1107 // FIXME: Since the asm parser has currently no clean way to handle optional
1108 // operands, create 3 versions of the same instruction. Once there's a clean
1109 // framework to represent optional operands, change this behavior.
1110 class CPS<dag iops, string asm_ops>
1111   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1112         [/* For disassembly only; pattern left blank */]>, Requires<[IsARM]> {
1113   bits<2> imod;
1114   bits<3> iflags;
1115   bits<5> mode;
1116   bit M;
1117
1118   let Inst{31-28} = 0b1111;
1119   let Inst{27-20} = 0b00010000;
1120   let Inst{19-18} = imod;
1121   let Inst{17}    = M; // Enabled if mode is set;
1122   let Inst{16}    = 0;
1123   let Inst{8-6}   = iflags;
1124   let Inst{5}     = 0;
1125   let Inst{4-0}   = mode;
1126 }
1127
1128 let M = 1 in
1129   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, i32imm:$mode),
1130                   "$imod\t$iflags, $mode">;
1131 let mode = 0, M = 0 in
1132   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1133
1134 let imod = 0, iflags = 0, M = 1 in
1135   def CPS1p : CPS<(ins i32imm:$mode), "\t$mode">;
1136
1137 // Preload signals the memory system of possible future data/instruction access.
1138 // These are for disassembly only.
1139 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1140
1141   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1142                 !strconcat(opc, "\t$addr"),
1143                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1144     bits<4> Rt;
1145     bits<17> addr;
1146     let Inst{31-26} = 0b111101;
1147     let Inst{25} = 0; // 0 for immediate form
1148     let Inst{24} = data;
1149     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1150     let Inst{22} = read;
1151     let Inst{21-20} = 0b01;
1152     let Inst{19-16} = addr{16-13};  // Rn
1153     let Inst{15-12} = 0b1111;
1154     let Inst{11-0}  = addr{11-0};   // imm12
1155   }
1156
1157   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1158                !strconcat(opc, "\t$shift"),
1159                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1160     bits<17> shift;
1161     let Inst{31-26} = 0b111101;
1162     let Inst{25} = 1; // 1 for register form
1163     let Inst{24} = data;
1164     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1165     let Inst{22} = read;
1166     let Inst{21-20} = 0b01;
1167     let Inst{19-16} = shift{16-13}; // Rn
1168     let Inst{15-12} = 0b1111;
1169     let Inst{11-0}  = shift{11-0};
1170   }
1171 }
1172
1173 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1174 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1175 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1176
1177 def SETEND : AXI<(outs),(ins setend_op:$end), MiscFrm, NoItinerary,
1178                  "setend\t$end",
1179                  [/* For disassembly only; pattern left blank */]>,
1180                Requires<[IsARM]> {
1181   bits<1> end;
1182   let Inst{31-10} = 0b1111000100000001000000;
1183   let Inst{9} = end;
1184   let Inst{8-0} = 0;
1185 }
1186
1187 def DBG : AI<(outs), (ins i32imm:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1188              [/* For disassembly only; pattern left blank */]>,
1189           Requires<[IsARM, HasV7]> {
1190   bits<4> opt;
1191   let Inst{27-4} = 0b001100100000111100001111;
1192   let Inst{3-0} = opt;
1193 }
1194
1195 // A5.4 Permanently UNDEFINED instructions.
1196 let isBarrier = 1, isTerminator = 1 in
1197 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1198                "trap", [(trap)]>,
1199            Requires<[IsARM]> {
1200   let Inst = 0xe7ffdefe;
1201 }
1202
1203 // Address computation and loads and stores in PIC mode.
1204 let isNotDuplicable = 1 in {
1205 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1206                             Size4Bytes, IIC_iALUr,
1207                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1208
1209 let AddedComplexity = 10 in {
1210 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1211                             Size4Bytes, IIC_iLoad_r,
1212                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1213
1214 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1215                             Size4Bytes, IIC_iLoad_bh_r,
1216                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1217
1218 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1219                             Size4Bytes, IIC_iLoad_bh_r,
1220                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1221
1222 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1223                             Size4Bytes, IIC_iLoad_bh_r,
1224                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1225
1226 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1227                             Size4Bytes, IIC_iLoad_bh_r,
1228                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1229 }
1230 let AddedComplexity = 10 in {
1231 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1232       Size4Bytes, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1233
1234 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1235       Size4Bytes, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1236                                                    addrmodepc:$addr)]>;
1237
1238 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1239       Size4Bytes, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1240 }
1241 } // isNotDuplicable = 1
1242
1243
1244 // LEApcrel - Load a pc-relative address into a register without offending the
1245 // assembler.
1246 let neverHasSideEffects = 1, isReMaterializable = 1 in
1247 // The 'adr' mnemonic encodes differently if the label is before or after
1248 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1249 // know until then which form of the instruction will be used.
1250 def ADR : AI1<0, (outs GPR:$Rd), (ins adrlabel:$label),
1251                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, #$label", []> {
1252   bits<4> Rd;
1253   bits<12> label;
1254   let Inst{27-25} = 0b001;
1255   let Inst{20} = 0;
1256   let Inst{19-16} = 0b1111;
1257   let Inst{15-12} = Rd;
1258   let Inst{11-0} = label;
1259 }
1260 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1261                     Size4Bytes, IIC_iALUi, []>;
1262
1263 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1264                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1265                       Size4Bytes, IIC_iALUi, []>;
1266
1267 //===----------------------------------------------------------------------===//
1268 //  Control Flow Instructions.
1269 //
1270
1271 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1272   // ARMV4T and above
1273   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1274                   "bx", "\tlr", [(ARMretflag)]>,
1275                Requires<[IsARM, HasV4T]> {
1276     let Inst{27-0}  = 0b0001001011111111111100011110;
1277   }
1278
1279   // ARMV4 only
1280   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1281                   "mov", "\tpc, lr", [(ARMretflag)]>,
1282                Requires<[IsARM, NoV4T]> {
1283     let Inst{27-0} = 0b0001101000001111000000001110;
1284   }
1285 }
1286
1287 // Indirect branches
1288 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1289   // ARMV4T and above
1290   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1291                   [(brind GPR:$dst)]>,
1292               Requires<[IsARM, HasV4T]> {
1293     bits<4> dst;
1294     let Inst{31-4} = 0b1110000100101111111111110001;
1295     let Inst{3-0}  = dst;
1296   }
1297
1298   // ARMV4 only
1299   // FIXME: We would really like to define this as a vanilla ARMPat like:
1300   // ARMPat<(brind GPR:$dst), (MOVr PC, GPR:$dst)>
1301   // With that, however, we can't set isBranch, isTerminator, etc..
1302   def MOVPCRX : ARMPseudoInst<(outs), (ins GPR:$dst),
1303                     Size4Bytes, IIC_Br, [(brind GPR:$dst)]>,
1304                     Requires<[IsARM, NoV4T]>;
1305 }
1306
1307 // All calls clobber the non-callee saved registers. SP is marked as
1308 // a use to prevent stack-pointer assignments that appear immediately
1309 // before calls from potentially appearing dead.
1310 let isCall = 1,
1311   // On non-Darwin platforms R9 is callee-saved.
1312   Defs = [R0,  R1,  R2,  R3,  R12, LR,
1313           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1314           D16, D17, D18, D19, D20, D21, D22, D23,
1315           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR],
1316   Uses = [SP] in {
1317   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1318                 IIC_Br, "bl\t$func",
1319                 [(ARMcall tglobaladdr:$func)]>,
1320             Requires<[IsARM, IsNotDarwin]> {
1321     let Inst{31-28} = 0b1110;
1322     bits<24> func;
1323     let Inst{23-0} = func;
1324   }
1325
1326   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func, variable_ops),
1327                    IIC_Br, "bl", "\t$func",
1328                    [(ARMcall_pred tglobaladdr:$func)]>,
1329                 Requires<[IsARM, IsNotDarwin]> {
1330     bits<24> func;
1331     let Inst{23-0} = func;
1332   }
1333
1334   // ARMv5T and above
1335   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1336                 IIC_Br, "blx\t$func",
1337                 [(ARMcall GPR:$func)]>,
1338             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1339     bits<4> func;
1340     let Inst{31-4} = 0b1110000100101111111111110011;
1341     let Inst{3-0}  = func;
1342   }
1343
1344   def BLX_pred : AI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1345                     IIC_Br, "blx", "\t$func",
1346                     [(ARMcall_pred GPR:$func)]>,
1347                  Requires<[IsARM, HasV5T, IsNotDarwin]> {
1348     bits<4> func;
1349     let Inst{27-4} = 0b000100101111111111110011;
1350     let Inst{3-0}  = func;
1351   }
1352
1353   // ARMv4T
1354   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1355   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1356                    Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1357                    Requires<[IsARM, HasV4T, IsNotDarwin]>;
1358
1359   // ARMv4
1360   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1361                    Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1362                    Requires<[IsARM, NoV4T, IsNotDarwin]>;
1363 }
1364
1365 let isCall = 1,
1366   // On Darwin R9 is call-clobbered.
1367   // R7 is marked as a use to prevent frame-pointer assignments from being
1368   // moved above / below calls.
1369   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
1370           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1371           D16, D17, D18, D19, D20, D21, D22, D23,
1372           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR],
1373   Uses = [R7, SP] in {
1374   def BLr9  : ABXI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1375                 IIC_Br, "bl\t$func",
1376                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsARM, IsDarwin]> {
1377     let Inst{31-28} = 0b1110;
1378     bits<24> func;
1379     let Inst{23-0} = func;
1380   }
1381
1382   def BLr9_pred : ABI<0b1011, (outs), (ins bltarget:$func, variable_ops),
1383                    IIC_Br, "bl", "\t$func",
1384                    [(ARMcall_pred tglobaladdr:$func)]>,
1385                   Requires<[IsARM, IsDarwin]> {
1386     bits<24> func;
1387     let Inst{23-0} = func;
1388   }
1389
1390   // ARMv5T and above
1391   def BLXr9 : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1392                 IIC_Br, "blx\t$func",
1393                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]> {
1394     bits<4> func;
1395     let Inst{31-4} = 0b1110000100101111111111110011;
1396     let Inst{3-0}   = func;
1397   }
1398
1399   def BLXr9_pred : AI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1400                       IIC_Br, "blx", "\t$func",
1401                       [(ARMcall_pred GPR:$func)]>,
1402                    Requires<[IsARM, HasV5T, IsDarwin]> {
1403     bits<4> func;
1404     let Inst{27-4} = 0b000100101111111111110011;
1405     let Inst{3-0}   = func;
1406   }
1407
1408   // ARMv4T
1409   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1410   def BXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1411                   Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1412                   Requires<[IsARM, HasV4T, IsDarwin]>;
1413
1414   // ARMv4
1415   def BMOVPCRXr9_CALL : ARMPseudoInst<(outs), (ins tGPR:$func, variable_ops),
1416                   Size8Bytes, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
1417                   Requires<[IsARM, NoV4T, IsDarwin]>;
1418 }
1419
1420 // Tail calls.
1421
1422 // FIXME: These should probably be xformed into the non-TC versions of the
1423 // instructions as part of MC lowering.
1424 // FIXME: These seem to be used for both Thumb and ARM instruction selection.
1425 // Thumb should have its own version since the instruction is actually
1426 // different, even though the mnemonic is the same.
1427 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1428   // Darwin versions.
1429   let Defs = [R0, R1, R2, R3, R9, R12,
1430               D0, D1, D2, D3, D4, D5, D6, D7,
1431               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1432               D27, D28, D29, D30, D31, PC],
1433       Uses = [SP] in {
1434     def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1435                        IIC_Br, []>, Requires<[IsDarwin]>;
1436
1437     def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1438                        IIC_Br, []>, Requires<[IsDarwin]>;
1439
1440     def TAILJMPd : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1441                    IIC_Br, "b\t$dst  @ TAILCALL",
1442                    []>, Requires<[IsARM, IsDarwin]>;
1443
1444     def TAILJMPdt: ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1445                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1446                    []>, Requires<[IsThumb, IsDarwin]>;
1447
1448     def TAILJMPr : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1449                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1450                    []>, Requires<[IsDarwin]> {
1451       bits<4> dst;
1452       let Inst{31-4} = 0b1110000100101111111111110001;
1453       let Inst{3-0}  = dst;
1454     }
1455   }
1456
1457   // Non-Darwin versions (the difference is R9).
1458   let Defs = [R0, R1, R2, R3, R12,
1459               D0, D1, D2, D3, D4, D5, D6, D7,
1460               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1461               D27, D28, D29, D30, D31, PC],
1462       Uses = [SP] in {
1463     def TCRETURNdiND : PseudoInst<(outs), (ins i32imm:$dst, variable_ops),
1464                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1465
1466     def TCRETURNriND : PseudoInst<(outs), (ins tcGPR:$dst, variable_ops),
1467                        IIC_Br, []>, Requires<[IsNotDarwin]>;
1468
1469     def TAILJMPdND : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1470                    IIC_Br, "b\t$dst  @ TAILCALL",
1471                    []>, Requires<[IsARM, IsNotDarwin]>;
1472
1473     def TAILJMPdNDt : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1474                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1475                    []>, Requires<[IsThumb, IsNotDarwin]>;
1476
1477     def TAILJMPrND : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1478                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1479                    []>, Requires<[IsNotDarwin]> {
1480       bits<4> dst;
1481       let Inst{31-4} = 0b1110000100101111111111110001;
1482       let Inst{3-0}  = dst;
1483     }
1484   }
1485 }
1486
1487 let isBranch = 1, isTerminator = 1 in {
1488   // B is "predicable" since it's just a Bcc with an 'always' condition.
1489   let isBarrier = 1 in {
1490     let isPredicable = 1 in
1491     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
1492     // should be sufficient.
1493     def B : ARMPseudoInst<(outs), (ins brtarget:$target), Size4Bytes, IIC_Br,
1494                 [(br bb:$target)]>;
1495
1496     let isNotDuplicable = 1, isIndirectBranch = 1 in {
1497     def BR_JTr : ARMPseudoInst<(outs),
1498                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
1499                       SizeSpecial, IIC_Br,
1500                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
1501     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
1502     // into i12 and rs suffixed versions.
1503     def BR_JTm : ARMPseudoInst<(outs),
1504                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
1505                      SizeSpecial, IIC_Br,
1506                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1507                        imm:$id)]>;
1508     def BR_JTadd : ARMPseudoInst<(outs),
1509                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
1510                    SizeSpecial, IIC_Br,
1511                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1512                      imm:$id)]>;
1513     } // isNotDuplicable = 1, isIndirectBranch = 1
1514   } // isBarrier = 1
1515
1516   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1517   // a two-value operand where a dag node expects two operands. :(
1518   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
1519                IIC_Br, "b", "\t$target",
1520                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
1521     bits<24> target;
1522     let Inst{23-0} = target;
1523   }
1524 }
1525
1526 // Branch and Exchange Jazelle -- for disassembly only
1527 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1528               [/* For disassembly only; pattern left blank */]> {
1529   let Inst{23-20} = 0b0010;
1530   //let Inst{19-8} = 0xfff;
1531   let Inst{7-4} = 0b0010;
1532 }
1533
1534 // Secure Monitor Call is a system instruction -- for disassembly only
1535 def SMC : ABI<0b0001, (outs), (ins i32imm:$opt), NoItinerary, "smc", "\t$opt",
1536               [/* For disassembly only; pattern left blank */]> {
1537   bits<4> opt;
1538   let Inst{23-4} = 0b01100000000000000111;
1539   let Inst{3-0} = opt;
1540 }
1541
1542 // Supervisor Call (Software Interrupt) -- for disassembly only
1543 let isCall = 1, Uses = [SP] in {
1544 def SVC : ABI<0b1111, (outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc",
1545               [/* For disassembly only; pattern left blank */]> {
1546   bits<24> svc;
1547   let Inst{23-0} = svc;
1548 }
1549 }
1550
1551 // Store Return State is a system instruction -- for disassembly only
1552 let isCodeGenOnly = 1 in {  // FIXME: This should not use submode!
1553 def SRSW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1554                 NoItinerary, "srs${amode}\tsp!, $mode",
1555                 [/* For disassembly only; pattern left blank */]> {
1556   let Inst{31-28} = 0b1111;
1557   let Inst{22-20} = 0b110; // W = 1
1558 }
1559
1560 def SRS  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, i32imm:$mode),
1561                 NoItinerary, "srs${amode}\tsp, $mode",
1562                 [/* For disassembly only; pattern left blank */]> {
1563   let Inst{31-28} = 0b1111;
1564   let Inst{22-20} = 0b100; // W = 0
1565 }
1566
1567 // Return From Exception is a system instruction -- for disassembly only
1568 def RFEW : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1569                 NoItinerary, "rfe${amode}\t$base!",
1570                 [/* For disassembly only; pattern left blank */]> {
1571   let Inst{31-28} = 0b1111;
1572   let Inst{22-20} = 0b011; // W = 1
1573 }
1574
1575 def RFE  : ABXI<{1,0,0,?}, (outs), (ins ldstm_mode:$amode, GPR:$base),
1576                 NoItinerary, "rfe${amode}\t$base",
1577                 [/* For disassembly only; pattern left blank */]> {
1578   let Inst{31-28} = 0b1111;
1579   let Inst{22-20} = 0b001; // W = 0
1580 }
1581 } // isCodeGenOnly = 1
1582
1583 //===----------------------------------------------------------------------===//
1584 //  Load / store Instructions.
1585 //
1586
1587 // Load
1588
1589
1590 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1591                     UnOpFrag<(load node:$Src)>>;
1592 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1593                     UnOpFrag<(zextloadi8 node:$Src)>>;
1594 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1595                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1596 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1597                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1598
1599 // Special LDR for loads from non-pc-relative constpools.
1600 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1601     isReMaterializable = 1 in
1602 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1603                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
1604                  []> {
1605   bits<4> Rt;
1606   bits<17> addr;
1607   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1608   let Inst{19-16} = 0b1111;
1609   let Inst{15-12} = Rt;
1610   let Inst{11-0}  = addr{11-0};   // imm12
1611 }
1612
1613 // Loads with zero extension
1614 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1615                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
1616                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
1617
1618 // Loads with sign extension
1619 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1620                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
1621                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
1622
1623 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
1624                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
1625                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
1626
1627 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1,
1628     isCodeGenOnly = 1 in { // $dst2 doesn't exist in asmstring?
1629 // FIXME: $dst2 isn't in the asm string as it's implied by $Rd (dst2 = Rd+1)
1630 //        how to represent that such that tblgen is happy and we don't
1631 //        mark this codegen only?
1632 // Load doubleword
1633 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
1634                  (ins addrmode3:$addr), LdMiscFrm,
1635                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $addr",
1636                  []>, Requires<[IsARM, HasV5TE]>;
1637 }
1638
1639 // Indexed loads
1640 multiclass AI2_ldridx<bit isByte, string opc, InstrItinClass itin> {
1641   def _PRE  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1642                       (ins addrmode2:$addr), IndexModePre, LdFrm, itin,
1643                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1644     // {17-14}  Rn
1645     // {13}     1 == Rm, 0 == imm12
1646     // {12}     isAdd
1647     // {11-0}   imm12/Rm
1648     bits<18> addr;
1649     let Inst{25} = addr{13};
1650     let Inst{23} = addr{12};
1651     let Inst{19-16} = addr{17-14};
1652     let Inst{11-0} = addr{11-0};
1653   }
1654   def _POST : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1655                       (ins GPR:$Rn, am2offset:$offset),
1656                       IndexModePost, LdFrm, itin,
1657                       opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1658     // {13}     1 == Rm, 0 == imm12
1659     // {12}     isAdd
1660     // {11-0}   imm12/Rm
1661     bits<14> offset;
1662     bits<4> Rn;
1663     let Inst{25} = offset{13};
1664     let Inst{23} = offset{12};
1665     let Inst{19-16} = Rn;
1666     let Inst{11-0} = offset{11-0};
1667   }
1668 }
1669
1670 let mayLoad = 1, neverHasSideEffects = 1 in {
1671 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_ru>;
1672 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_ru>;
1673 }
1674
1675 multiclass AI3_ldridx<bits<4> op, bit op20, string opc, InstrItinClass itin> {
1676   def _PRE  : AI3ldstidx<op, op20, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1677                         (ins addrmode3:$addr), IndexModePre,
1678                         LdMiscFrm, itin,
1679                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
1680     bits<14> addr;
1681     let Inst{23}    = addr{8};      // U bit
1682     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
1683     let Inst{19-16} = addr{12-9};   // Rn
1684     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
1685     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
1686   }
1687   def _POST : AI3ldstidx<op, op20, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1688                         (ins GPR:$Rn, am3offset:$offset), IndexModePost,
1689                         LdMiscFrm, itin,
1690                         opc, "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb", []> {
1691     bits<10> offset;
1692     bits<4> Rn;
1693     let Inst{23}    = offset{8};      // U bit
1694     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
1695     let Inst{19-16} = Rn;
1696     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
1697     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
1698   }
1699 }
1700
1701 let mayLoad = 1, neverHasSideEffects = 1 in {
1702 defm LDRH  : AI3_ldridx<0b1011, 1, "ldrh", IIC_iLoad_bh_ru>;
1703 defm LDRSH : AI3_ldridx<0b1111, 1, "ldrsh", IIC_iLoad_bh_ru>;
1704 defm LDRSB : AI3_ldridx<0b1101, 1, "ldrsb", IIC_iLoad_bh_ru>;
1705 let hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
1706 defm LDRD :  AI3_ldridx<0b1101, 0, "ldrd", IIC_iLoad_d_ru>;
1707 } // mayLoad = 1, neverHasSideEffects = 1
1708
1709 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1710 let mayLoad = 1, neverHasSideEffects = 1 in {
1711 def LDRT : AI2ldstidx<1, 0, 0, (outs GPR:$dst, GPR:$base_wb),
1712                    (ins GPR:$base, am2offset:$offset), IndexModeNone,
1713                    LdFrm, IIC_iLoad_ru,
1714                    "ldrt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1715   let Inst{21} = 1; // overwrite
1716 }
1717 def LDRBT : AI2ldstidx<1, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1718                   (ins GPR:$base, am2offset:$offset), IndexModeNone,
1719                   LdFrm, IIC_iLoad_bh_ru,
1720                   "ldrbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1721   let Inst{21} = 1; // overwrite
1722 }
1723 def LDRSBT : AI3ldstidx<0b1101, 1, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1724                  (ins GPR:$base, am3offset:$offset), IndexModePost,
1725                  LdMiscFrm, IIC_iLoad_bh_ru,
1726                  "ldrsbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1727   let Inst{21} = 1; // overwrite
1728 }
1729 def LDRHT : AI3ldstidx<0b1011, 1, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1730                  (ins GPR:$base, am3offset:$offset), IndexModePost,
1731                  LdMiscFrm, IIC_iLoad_bh_ru,
1732                  "ldrht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1733   let Inst{21} = 1; // overwrite
1734 }
1735 def LDRSHT : AI3ldstidx<0b1111, 1, 1, 0, (outs GPR:$dst, GPR:$base_wb),
1736                  (ins GPR:$base, am3offset:$offset), IndexModePost,
1737                  LdMiscFrm, IIC_iLoad_bh_ru,
1738                  "ldrsht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1739   let Inst{21} = 1; // overwrite
1740 }
1741 }
1742
1743 // Store
1744
1745 // Stores with truncate
1746 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
1747                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
1748                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
1749
1750 // Store doubleword
1751 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1,
1752     isCodeGenOnly = 1 in  // $src2 doesn't exist in asm string
1753 def STRD : AI3str<0b1111, (outs), (ins GPR:$src1, GPR:$src2, addrmode3:$addr),
1754                StMiscFrm, IIC_iStore_d_r,
1755                "strd", "\t$src1, $addr", []>, Requires<[IsARM, HasV5TE]>;
1756
1757 // Indexed stores
1758 def STR_PRE  : AI2stridx<0, 1, (outs GPR:$Rn_wb),
1759                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1760                      IndexModePre, StFrm, IIC_iStore_ru,
1761                      "str", "\t$Rt, [$Rn, $offset]!", "$Rn = $Rn_wb",
1762                      [(set GPR:$Rn_wb,
1763                       (pre_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
1764
1765 def STR_POST : AI2stridx<0, 0, (outs GPR:$Rn_wb),
1766                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1767                      IndexModePost, StFrm, IIC_iStore_ru,
1768                      "str", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1769                      [(set GPR:$Rn_wb,
1770                       (post_store GPR:$Rt, GPR:$Rn, am2offset:$offset))]>;
1771
1772 def STRB_PRE : AI2stridx<1, 1, (outs GPR:$Rn_wb),
1773                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1774                      IndexModePre, StFrm, IIC_iStore_bh_ru,
1775                      "strb", "\t$Rt, [$Rn, $offset]!", "$Rn = $Rn_wb",
1776                      [(set GPR:$Rn_wb, (pre_truncsti8 GPR:$Rt,
1777                                         GPR:$Rn, am2offset:$offset))]>;
1778 def STRB_POST: AI2stridx<1, 0, (outs GPR:$Rn_wb),
1779                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1780                      IndexModePost, StFrm, IIC_iStore_bh_ru,
1781                      "strb", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1782                      [(set GPR:$Rn_wb, (post_truncsti8 GPR:$Rt,
1783                                         GPR:$Rn, am2offset:$offset))]>;
1784
1785 def STRH_PRE : AI3stridx<0b1011, 0, 1, (outs GPR:$Rn_wb),
1786                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
1787                      IndexModePre, StMiscFrm, IIC_iStore_ru,
1788                      "strh", "\t$Rt, [$Rn, $offset]!", "$Rn = $Rn_wb",
1789                      [(set GPR:$Rn_wb,
1790                       (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
1791
1792 def STRH_POST: AI3stridx<0b1011, 0, 0, (outs GPR:$Rn_wb),
1793                      (ins GPR:$Rt, GPR:$Rn, am3offset:$offset),
1794                      IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
1795                      "strh", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1796                      [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
1797                                         GPR:$Rn, am3offset:$offset))]>;
1798
1799 // For disassembly only
1800 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
1801                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1802                      StMiscFrm, IIC_iStore_d_ru,
1803                      "strd", "\t$src1, $src2, [$base, $offset]!",
1804                      "$base = $base_wb", []>;
1805
1806 // For disassembly only
1807 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
1808                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1809                      StMiscFrm, IIC_iStore_d_ru,
1810                      "strd", "\t$src1, $src2, [$base], $offset",
1811                      "$base = $base_wb", []>;
1812
1813 // STRT, STRBT, and STRHT are for disassembly only.
1814
1815 def STRT : AI2stridx<0, 0, (outs GPR:$Rn_wb),
1816                     (ins GPR:$Rt, GPR:$Rn,am2offset:$offset),
1817                     IndexModeNone, StFrm, IIC_iStore_ru,
1818                     "strt", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1819                     [/* For disassembly only; pattern left blank */]> {
1820   let Inst{21} = 1; // overwrite
1821 }
1822
1823 def STRBT : AI2stridx<1, 0, (outs GPR:$Rn_wb),
1824                      (ins GPR:$Rt, GPR:$Rn, am2offset:$offset),
1825                      IndexModeNone, StFrm, IIC_iStore_bh_ru,
1826                      "strbt", "\t$Rt, [$Rn], $offset", "$Rn = $Rn_wb",
1827                      [/* For disassembly only; pattern left blank */]> {
1828   let Inst{21} = 1; // overwrite
1829 }
1830
1831 def STRHT: AI3sthpo<(outs GPR:$base_wb),
1832                     (ins GPR:$src, GPR:$base,am3offset:$offset),
1833                     StMiscFrm, IIC_iStore_bh_ru,
1834                     "strht", "\t$src, [$base], $offset", "$base = $base_wb",
1835                     [/* For disassembly only; pattern left blank */]> {
1836   let Inst{21} = 1; // overwrite
1837 }
1838
1839 //===----------------------------------------------------------------------===//
1840 //  Load / store multiple Instructions.
1841 //
1842
1843 multiclass arm_ldst_mult<string asm, bit L_bit, Format f,
1844                          InstrItinClass itin, InstrItinClass itin_upd> {
1845   def IA :
1846     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1847          IndexModeNone, f, itin,
1848          !strconcat(asm, "ia${p}\t$Rn, $regs"), "", []> {
1849     let Inst{24-23} = 0b01;       // Increment After
1850     let Inst{21}    = 0;          // No writeback
1851     let Inst{20}    = L_bit;
1852   }
1853   def IA_UPD :
1854     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1855          IndexModeUpd, f, itin_upd,
1856          !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1857     let Inst{24-23} = 0b01;       // Increment After
1858     let Inst{21}    = 1;          // Writeback
1859     let Inst{20}    = L_bit;
1860   }
1861   def DA :
1862     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1863          IndexModeNone, f, itin,
1864          !strconcat(asm, "da${p}\t$Rn, $regs"), "", []> {
1865     let Inst{24-23} = 0b00;       // Decrement After
1866     let Inst{21}    = 0;          // No writeback
1867     let Inst{20}    = L_bit;
1868   }
1869   def DA_UPD :
1870     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1871          IndexModeUpd, f, itin_upd,
1872          !strconcat(asm, "da${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1873     let Inst{24-23} = 0b00;       // Decrement After
1874     let Inst{21}    = 1;          // Writeback
1875     let Inst{20}    = L_bit;
1876   }
1877   def DB :
1878     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1879          IndexModeNone, f, itin,
1880          !strconcat(asm, "db${p}\t$Rn, $regs"), "", []> {
1881     let Inst{24-23} = 0b10;       // Decrement Before
1882     let Inst{21}    = 0;          // No writeback
1883     let Inst{20}    = L_bit;
1884   }
1885   def DB_UPD :
1886     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1887          IndexModeUpd, f, itin_upd,
1888          !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1889     let Inst{24-23} = 0b10;       // Decrement Before
1890     let Inst{21}    = 1;          // Writeback
1891     let Inst{20}    = L_bit;
1892   }
1893   def IB :
1894     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1895          IndexModeNone, f, itin,
1896          !strconcat(asm, "ib${p}\t$Rn, $regs"), "", []> {
1897     let Inst{24-23} = 0b11;       // Increment Before
1898     let Inst{21}    = 0;          // No writeback
1899     let Inst{20}    = L_bit;
1900   }
1901   def IB_UPD :
1902     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1903          IndexModeUpd, f, itin_upd,
1904          !strconcat(asm, "ib${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1905     let Inst{24-23} = 0b11;       // Increment Before
1906     let Inst{21}    = 1;          // Writeback
1907     let Inst{20}    = L_bit;
1908   }
1909 }
1910
1911 let neverHasSideEffects = 1 in {
1912
1913 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
1914 defm LDM : arm_ldst_mult<"ldm", 1, LdStMulFrm, IIC_iLoad_m, IIC_iLoad_mu>;
1915
1916 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1917 defm STM : arm_ldst_mult<"stm", 0, LdStMulFrm, IIC_iStore_m, IIC_iStore_mu>;
1918
1919 } // neverHasSideEffects
1920
1921 // Load / Store Multiple Mnemonic Aliases
1922 def : MnemonicAlias<"ldm", "ldmia">;
1923 def : MnemonicAlias<"stm", "stmia">;
1924
1925 // FIXME: remove when we have a way to marking a MI with these properties.
1926 // FIXME: Should pc be an implicit operand like PICADD, etc?
1927 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
1928     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
1929 def LDMIA_RET : ARMPseudoInst<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
1930                                                reglist:$regs, variable_ops),
1931                      Size4Bytes, IIC_iLoad_mBr, []>,
1932       RegConstraint<"$Rn = $wb">;
1933
1934 //===----------------------------------------------------------------------===//
1935 //  Move Instructions.
1936 //
1937
1938 let neverHasSideEffects = 1 in
1939 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
1940                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
1941   bits<4> Rd;
1942   bits<4> Rm;
1943
1944   let Inst{11-4} = 0b00000000;
1945   let Inst{25} = 0;
1946   let Inst{3-0} = Rm;
1947   let Inst{15-12} = Rd;
1948 }
1949
1950 // A version for the smaller set of tail call registers.
1951 let neverHasSideEffects = 1 in
1952 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
1953                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
1954   bits<4> Rd;
1955   bits<4> Rm;
1956
1957   let Inst{11-4} = 0b00000000;
1958   let Inst{25} = 0;
1959   let Inst{3-0} = Rm;
1960   let Inst{15-12} = Rd;
1961 }
1962
1963 def MOVs : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg:$src),
1964                 DPSoRegFrm, IIC_iMOVsr,
1965                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg:$src)]>,
1966                 UnaryDP {
1967   bits<4> Rd;
1968   bits<12> src;
1969   let Inst{15-12} = Rd;
1970   let Inst{11-0} = src;
1971   let Inst{25} = 0;
1972 }
1973
1974 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1975 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
1976                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
1977   bits<4> Rd;
1978   bits<12> imm;
1979   let Inst{25} = 1;
1980   let Inst{15-12} = Rd;
1981   let Inst{19-16} = 0b0000;
1982   let Inst{11-0} = imm;
1983 }
1984
1985 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1986 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins i32imm_hilo16:$imm),
1987                  DPFrm, IIC_iMOVi,
1988                  "movw", "\t$Rd, $imm",
1989                  [(set GPR:$Rd, imm0_65535:$imm)]>,
1990                  Requires<[IsARM, HasV6T2]>, UnaryDP {
1991   bits<4> Rd;
1992   bits<16> imm;
1993   let Inst{15-12} = Rd;
1994   let Inst{11-0}  = imm{11-0};
1995   let Inst{19-16} = imm{15-12};
1996   let Inst{20} = 0;
1997   let Inst{25} = 1;
1998 }
1999
2000 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2001                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2002
2003 let Constraints = "$src = $Rd" in {
2004 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, i32imm_hilo16:$imm),
2005                   DPFrm, IIC_iMOVi,
2006                   "movt", "\t$Rd, $imm",
2007                   [(set GPR:$Rd,
2008                         (or (and GPR:$src, 0xffff),
2009                             lo16AllZero:$imm))]>, UnaryDP,
2010                   Requires<[IsARM, HasV6T2]> {
2011   bits<4> Rd;
2012   bits<16> imm;
2013   let Inst{15-12} = Rd;
2014   let Inst{11-0}  = imm{11-0};
2015   let Inst{19-16} = imm{15-12};
2016   let Inst{20} = 0;
2017   let Inst{25} = 1;
2018 }
2019
2020 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
2021                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
2022
2023 } // Constraints
2024
2025 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
2026       Requires<[IsARM, HasV6T2]>;
2027
2028 let Uses = [CPSR] in
2029 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
2030                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
2031                     Requires<[IsARM]>;
2032
2033 // These aren't really mov instructions, but we have to define them this way
2034 // due to flag operands.
2035
2036 let Defs = [CPSR] in {
2037 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2038                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
2039                       Requires<[IsARM]>;
2040 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
2041                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
2042                       Requires<[IsARM]>;
2043 }
2044
2045 //===----------------------------------------------------------------------===//
2046 //  Extend Instructions.
2047 //
2048
2049 // Sign extenders
2050
2051 defm SXTB  : AI_ext_rrot<0b01101010,
2052                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
2053 defm SXTH  : AI_ext_rrot<0b01101011,
2054                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
2055
2056 defm SXTAB : AI_exta_rrot<0b01101010,
2057                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
2058 defm SXTAH : AI_exta_rrot<0b01101011,
2059                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
2060
2061 // For disassembly only
2062 defm SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
2063
2064 // For disassembly only
2065 defm SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
2066
2067 // Zero extenders
2068
2069 let AddedComplexity = 16 in {
2070 defm UXTB   : AI_ext_rrot<0b01101110,
2071                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
2072 defm UXTH   : AI_ext_rrot<0b01101111,
2073                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
2074 defm UXTB16 : AI_ext_rrot<0b01101100,
2075                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
2076
2077 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
2078 //        The transformation should probably be done as a combiner action
2079 //        instead so we can include a check for masking back in the upper
2080 //        eight bits of the source into the lower eight bits of the result.
2081 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
2082 //               (UXTB16r_rot GPR:$Src, 24)>;
2083 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
2084                (UXTB16r_rot GPR:$Src, 8)>;
2085
2086 defm UXTAB : AI_exta_rrot<0b01101110, "uxtab",
2087                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
2088 defm UXTAH : AI_exta_rrot<0b01101111, "uxtah",
2089                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
2090 }
2091
2092 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
2093 // For disassembly only
2094 defm UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
2095
2096
2097 def SBFX  : I<(outs GPR:$Rd),
2098               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2099                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2100                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2101                Requires<[IsARM, HasV6T2]> {
2102   bits<4> Rd;
2103   bits<4> Rn;
2104   bits<5> lsb;
2105   bits<5> width;
2106   let Inst{27-21} = 0b0111101;
2107   let Inst{6-4}   = 0b101;
2108   let Inst{20-16} = width;
2109   let Inst{15-12} = Rd;
2110   let Inst{11-7}  = lsb;
2111   let Inst{3-0}   = Rn;
2112 }
2113
2114 def UBFX  : I<(outs GPR:$Rd),
2115               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
2116                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2117                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
2118                Requires<[IsARM, HasV6T2]> {
2119   bits<4> Rd;
2120   bits<4> Rn;
2121   bits<5> lsb;
2122   bits<5> width;
2123   let Inst{27-21} = 0b0111111;
2124   let Inst{6-4}   = 0b101;
2125   let Inst{20-16} = width;
2126   let Inst{15-12} = Rd;
2127   let Inst{11-7}  = lsb;
2128   let Inst{3-0}   = Rn;
2129 }
2130
2131 //===----------------------------------------------------------------------===//
2132 //  Arithmetic Instructions.
2133 //
2134
2135 defm ADD  : AsI1_bin_irs<0b0100, "add",
2136                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2137                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
2138 defm SUB  : AsI1_bin_irs<0b0010, "sub",
2139                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2140                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
2141
2142 // ADD and SUB with 's' bit set.
2143 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
2144                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2145                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
2146 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
2147                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
2148                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
2149
2150 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
2151                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>, 1>;
2152 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
2153                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>>;
2154
2155 // ADC and SUBC with 's' bit set.
2156 defm ADCS : AI1_adde_sube_s_irs<0b0101, "adcs",
2157                           BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
2158 defm SBCS : AI1_adde_sube_s_irs<0b0110, "sbcs",
2159                           BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
2160
2161 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2162                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
2163                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
2164   bits<4> Rd;
2165   bits<4> Rn;
2166   bits<12> imm;
2167   let Inst{25} = 1;
2168   let Inst{15-12} = Rd;
2169   let Inst{19-16} = Rn;
2170   let Inst{11-0} = imm;
2171 }
2172
2173 // The reg/reg form is only defined for the disassembler; for codegen it is
2174 // equivalent to SUBrr.
2175 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
2176                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
2177                  [/* For disassembly only; pattern left blank */]> {
2178   bits<4> Rd;
2179   bits<4> Rn;
2180   bits<4> Rm;
2181   let Inst{11-4} = 0b00000000;
2182   let Inst{25} = 0;
2183   let Inst{3-0} = Rm;
2184   let Inst{15-12} = Rd;
2185   let Inst{19-16} = Rn;
2186 }
2187
2188 def RSBrs : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2189                  DPSoRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
2190                  [(set GPR:$Rd, (sub so_reg:$shift, GPR:$Rn))]> {
2191   bits<4> Rd;
2192   bits<4> Rn;
2193   bits<12> shift;
2194   let Inst{25} = 0;
2195   let Inst{11-0} = shift;
2196   let Inst{15-12} = Rd;
2197   let Inst{19-16} = Rn;
2198 }
2199
2200 // RSB with 's' bit set.
2201 let isCodeGenOnly = 1, Defs = [CPSR] in {
2202 def RSBSri : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
2203                  IIC_iALUi, "rsbs", "\t$Rd, $Rn, $imm",
2204                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]> {
2205   bits<4> Rd;
2206   bits<4> Rn;
2207   bits<12> imm;
2208   let Inst{25} = 1;
2209   let Inst{20} = 1;
2210   let Inst{15-12} = Rd;
2211   let Inst{19-16} = Rn;
2212   let Inst{11-0} = imm;
2213 }
2214 def RSBSrr : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
2215                  IIC_iALUr, "rsbs", "\t$Rd, $Rn, $Rm",
2216                  [/* For disassembly only; pattern left blank */]> {
2217   bits<4> Rd;
2218   bits<4> Rn;
2219   bits<4> Rm;
2220   let Inst{11-4} = 0b00000000;
2221   let Inst{25} = 0;
2222   let Inst{20} = 1;
2223   let Inst{3-0} = Rm;
2224   let Inst{15-12} = Rd;
2225   let Inst{19-16} = Rn;
2226 }
2227 def RSBSrs : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2228                  DPSoRegFrm, IIC_iALUsr, "rsbs", "\t$Rd, $Rn, $shift",
2229                  [(set GPR:$Rd, (subc so_reg:$shift, GPR:$Rn))]> {
2230   bits<4> Rd;
2231   bits<4> Rn;
2232   bits<12> shift;
2233   let Inst{25} = 0;
2234   let Inst{20} = 1;
2235   let Inst{11-0} = shift;
2236   let Inst{15-12} = Rd;
2237   let Inst{19-16} = Rn;
2238 }
2239 }
2240
2241 let Uses = [CPSR] in {
2242 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2243                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2244                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2245                  Requires<[IsARM]> {
2246   bits<4> Rd;
2247   bits<4> Rn;
2248   bits<12> imm;
2249   let Inst{25} = 1;
2250   let Inst{15-12} = Rd;
2251   let Inst{19-16} = Rn;
2252   let Inst{11-0} = imm;
2253 }
2254 // The reg/reg form is only defined for the disassembler; for codegen it is
2255 // equivalent to SUBrr.
2256 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2257                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2258                  [/* For disassembly only; pattern left blank */]> {
2259   bits<4> Rd;
2260   bits<4> Rn;
2261   bits<4> Rm;
2262   let Inst{11-4} = 0b00000000;
2263   let Inst{25} = 0;
2264   let Inst{3-0} = Rm;
2265   let Inst{15-12} = Rd;
2266   let Inst{19-16} = Rn;
2267 }
2268 def RSCrs : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2269                  DPSoRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2270                  [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2271                  Requires<[IsARM]> {
2272   bits<4> Rd;
2273   bits<4> Rn;
2274   bits<12> shift;
2275   let Inst{25} = 0;
2276   let Inst{11-0} = shift;
2277   let Inst{15-12} = Rd;
2278   let Inst{19-16} = Rn;
2279 }
2280 }
2281
2282 // FIXME: Allow these to be predicated.
2283 let isCodeGenOnly = 1, Defs = [CPSR], Uses = [CPSR] in {
2284 def RSCSri : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2285                   DPFrm, IIC_iALUi, "rscs\t$Rd, $Rn, $imm",
2286                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2287                   Requires<[IsARM]> {
2288   bits<4> Rd;
2289   bits<4> Rn;
2290   bits<12> imm;
2291   let Inst{25} = 1;
2292   let Inst{20} = 1;
2293   let Inst{15-12} = Rd;
2294   let Inst{19-16} = Rn;
2295   let Inst{11-0} = imm;
2296 }
2297 def RSCSrs : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2298                   DPSoRegFrm, IIC_iALUsr, "rscs\t$Rd, $Rn, $shift",
2299                   [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2300                   Requires<[IsARM]> {
2301   bits<4> Rd;
2302   bits<4> Rn;
2303   bits<12> shift;
2304   let Inst{25} = 0;
2305   let Inst{20} = 1;
2306   let Inst{11-0} = shift;
2307   let Inst{15-12} = Rd;
2308   let Inst{19-16} = Rn;
2309 }
2310 }
2311
2312 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2313 // The assume-no-carry-in form uses the negation of the input since add/sub
2314 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2315 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2316 // details.
2317 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2318              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2319 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2320              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2321 // The with-carry-in form matches bitwise not instead of the negation.
2322 // Effectively, the inverse interpretation of the carry flag already accounts
2323 // for part of the negation.
2324 def : ARMPat<(adde   GPR:$src, so_imm_not:$imm),
2325              (SBCri  GPR:$src, so_imm_not:$imm)>;
2326
2327 // Note: These are implemented in C++ code, because they have to generate
2328 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2329 // cannot produce.
2330 // (mul X, 2^n+1) -> (add (X << n), X)
2331 // (mul X, 2^n-1) -> (rsb X, (X << n))
2332
2333 // ARM Arithmetic Instruction -- for disassembly only
2334 // GPR:$dst = GPR:$a op GPR:$b
2335 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2336           list<dag> pattern = [/* For disassembly only; pattern left blank */],
2337           dag iops = (ins GPR:$Rn, GPR:$Rm), string asm = "\t$Rd, $Rn, $Rm">
2338   : AI<(outs GPR:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern> {
2339   bits<4> Rn;
2340   bits<4> Rd;
2341   bits<4> Rm;
2342   let Inst{27-20} = op27_20;
2343   let Inst{11-4} = op11_4;
2344   let Inst{19-16} = Rn;
2345   let Inst{15-12} = Rd;
2346   let Inst{3-0}   = Rm;
2347 }
2348
2349 // Saturating add/subtract -- for disassembly only
2350
2351 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2352                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rm, GPR:$Rn))],
2353                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2354 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2355                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rm, GPR:$Rn))],
2356                   (ins GPR:$Rm, GPR:$Rn), "\t$Rd, $Rm, $Rn">;
2357 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [], (ins GPR:$Rm, GPR:$Rn),
2358                   "\t$Rd, $Rm, $Rn">;
2359 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [], (ins GPR:$Rm, GPR:$Rn),
2360                   "\t$Rd, $Rm, $Rn">;
2361
2362 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2363 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2364 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2365 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2366 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2367 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2368 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2369 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2370 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2371 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2372 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2373 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2374
2375 // Signed/Unsigned add/subtract -- for disassembly only
2376
2377 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2378 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2379 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2380 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2381 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2382 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2383 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2384 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2385 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2386 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2387 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2388 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2389
2390 // Signed/Unsigned halving add/subtract -- for disassembly only
2391
2392 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2393 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2394 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2395 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2396 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2397 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2398 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2399 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2400 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2401 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2402 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2403 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2404
2405 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2406
2407 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2408                 MulFrm /* for convenience */, NoItinerary, "usad8",
2409                 "\t$Rd, $Rn, $Rm", []>,
2410              Requires<[IsARM, HasV6]> {
2411   bits<4> Rd;
2412   bits<4> Rn;
2413   bits<4> Rm;
2414   let Inst{27-20} = 0b01111000;
2415   let Inst{15-12} = 0b1111;
2416   let Inst{7-4} = 0b0001;
2417   let Inst{19-16} = Rd;
2418   let Inst{11-8} = Rm;
2419   let Inst{3-0} = Rn;
2420 }
2421 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2422                 MulFrm /* for convenience */, NoItinerary, "usada8",
2423                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2424              Requires<[IsARM, HasV6]> {
2425   bits<4> Rd;
2426   bits<4> Rn;
2427   bits<4> Rm;
2428   bits<4> Ra;
2429   let Inst{27-20} = 0b01111000;
2430   let Inst{7-4} = 0b0001;
2431   let Inst{19-16} = Rd;
2432   let Inst{15-12} = Ra;
2433   let Inst{11-8} = Rm;
2434   let Inst{3-0} = Rn;
2435 }
2436
2437 // Signed/Unsigned saturate -- for disassembly only
2438
2439 def SSAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2440               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $a$sh",
2441               [/* For disassembly only; pattern left blank */]> {
2442   bits<4> Rd;
2443   bits<5> sat_imm;
2444   bits<4> Rn;
2445   bits<8> sh;
2446   let Inst{27-21} = 0b0110101;
2447   let Inst{5-4} = 0b01;
2448   let Inst{20-16} = sat_imm;
2449   let Inst{15-12} = Rd;
2450   let Inst{11-7} = sh{7-3};
2451   let Inst{6} = sh{0};
2452   let Inst{3-0} = Rn;
2453 }
2454
2455 def SSAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$Rn), SatFrm,
2456                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn",
2457                 [/* For disassembly only; pattern left blank */]> {
2458   bits<4> Rd;
2459   bits<4> sat_imm;
2460   bits<4> Rn;
2461   let Inst{27-20} = 0b01101010;
2462   let Inst{11-4} = 0b11110011;
2463   let Inst{15-12} = Rd;
2464   let Inst{19-16} = sat_imm;
2465   let Inst{3-0} = Rn;
2466 }
2467
2468 def USAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2469               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $a$sh",
2470               [/* For disassembly only; pattern left blank */]> {
2471   bits<4> Rd;
2472   bits<5> sat_imm;
2473   bits<4> Rn;
2474   bits<8> sh;
2475   let Inst{27-21} = 0b0110111;
2476   let Inst{5-4} = 0b01;
2477   let Inst{15-12} = Rd;
2478   let Inst{11-7} = sh{7-3};
2479   let Inst{6} = sh{0};
2480   let Inst{20-16} = sat_imm;
2481   let Inst{3-0} = Rn;
2482 }
2483
2484 def USAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a), SatFrm,
2485                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2486                 [/* For disassembly only; pattern left blank */]> {
2487   bits<4> Rd;
2488   bits<4> sat_imm;
2489   bits<4> Rn;
2490   let Inst{27-20} = 0b01101110;
2491   let Inst{11-4} = 0b11110011;
2492   let Inst{15-12} = Rd;
2493   let Inst{19-16} = sat_imm;
2494   let Inst{3-0} = Rn;
2495 }
2496
2497 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2498 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2499
2500 //===----------------------------------------------------------------------===//
2501 //  Bitwise Instructions.
2502 //
2503
2504 defm AND   : AsI1_bin_irs<0b0000, "and",
2505                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2506                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
2507 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2508                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2509                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
2510 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2511                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2512                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
2513 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2514                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2515                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
2516
2517 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2518                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2519                "bfc", "\t$Rd, $imm", "$src = $Rd",
2520                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2521                Requires<[IsARM, HasV6T2]> {
2522   bits<4> Rd;
2523   bits<10> imm;
2524   let Inst{27-21} = 0b0111110;
2525   let Inst{6-0}   = 0b0011111;
2526   let Inst{15-12} = Rd;
2527   let Inst{11-7}  = imm{4-0}; // lsb
2528   let Inst{20-16} = imm{9-5}; // width
2529 }
2530
2531 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2532 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2533                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2534                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2535                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2536                                 bf_inv_mask_imm:$imm))]>,
2537                Requires<[IsARM, HasV6T2]> {
2538   bits<4> Rd;
2539   bits<4> Rn;
2540   bits<10> imm;
2541   let Inst{27-21} = 0b0111110;
2542   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2543   let Inst{15-12} = Rd;
2544   let Inst{11-7}  = imm{4-0}; // lsb
2545   let Inst{20-16} = imm{9-5}; // width
2546   let Inst{3-0}   = Rn;
2547 }
2548
2549 // GNU as only supports this form of bfi (w/ 4 arguments)
2550 let isAsmParserOnly = 1 in
2551 def BFI4p : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn,
2552                                    lsb_pos_imm:$lsb, width_imm:$width),
2553                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2554                "bfi", "\t$Rd, $Rn, $lsb, $width", "$src = $Rd",
2555                []>, Requires<[IsARM, HasV6T2]> {
2556   bits<4> Rd;
2557   bits<4> Rn;
2558   bits<5> lsb;
2559   bits<5> width;
2560   let Inst{27-21} = 0b0111110;
2561   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2562   let Inst{15-12} = Rd;
2563   let Inst{11-7}  = lsb;
2564   let Inst{20-16} = width; // Custom encoder => lsb+width-1
2565   let Inst{3-0}   = Rn;
2566 }
2567
2568 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
2569                   "mvn", "\t$Rd, $Rm",
2570                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
2571   bits<4> Rd;
2572   bits<4> Rm;
2573   let Inst{25} = 0;
2574   let Inst{19-16} = 0b0000;
2575   let Inst{11-4} = 0b00000000;
2576   let Inst{15-12} = Rd;
2577   let Inst{3-0} = Rm;
2578 }
2579 def  MVNs  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg:$shift), DPSoRegFrm,
2580                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2581                   [(set GPR:$Rd, (not so_reg:$shift))]>, UnaryDP {
2582   bits<4> Rd;
2583   bits<12> shift;
2584   let Inst{25} = 0;
2585   let Inst{19-16} = 0b0000;
2586   let Inst{15-12} = Rd;
2587   let Inst{11-0} = shift;
2588 }
2589 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
2590 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
2591                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
2592                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
2593   bits<4> Rd;
2594   bits<12> imm;
2595   let Inst{25} = 1;
2596   let Inst{19-16} = 0b0000;
2597   let Inst{15-12} = Rd;
2598   let Inst{11-0} = imm;
2599 }
2600
2601 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
2602              (BICri GPR:$src, so_imm_not:$imm)>;
2603
2604 //===----------------------------------------------------------------------===//
2605 //  Multiply Instructions.
2606 //
2607 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2608              string opc, string asm, list<dag> pattern>
2609   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2610   bits<4> Rd;
2611   bits<4> Rm;
2612   bits<4> Rn;
2613   let Inst{19-16} = Rd;
2614   let Inst{11-8}  = Rm;
2615   let Inst{3-0}   = Rn;
2616 }
2617 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2618              string opc, string asm, list<dag> pattern>
2619   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2620   bits<4> RdLo;
2621   bits<4> RdHi;
2622   bits<4> Rm;
2623   bits<4> Rn;
2624   let Inst{19-16} = RdHi;
2625   let Inst{15-12} = RdLo;
2626   let Inst{11-8}  = Rm;
2627   let Inst{3-0}   = Rn;
2628 }
2629
2630 let isCommutable = 1 in {
2631 let Constraints = "@earlyclobber $Rd" in
2632 def MULv5: ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
2633                                           pred:$p, cc_out:$s),
2634                           Size4Bytes, IIC_iMUL32,
2635                          [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>,
2636                         Requires<[IsARM, NoV6]>;
2637
2638 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2639                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
2640                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>,
2641                    Requires<[IsARM, HasV6]>;
2642 }
2643
2644 let Constraints = "@earlyclobber $Rd" in
2645 def MLAv5: ARMPseudoInst<(outs GPR:$Rd),
2646                          (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
2647                          Size4Bytes, IIC_iMAC32,
2648                          [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2649                         Requires<[IsARM, NoV6]> {
2650   bits<4> Ra;
2651   let Inst{15-12} = Ra;
2652 }
2653 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2654                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
2655                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2656                    Requires<[IsARM, HasV6]> {
2657   bits<4> Ra;
2658   let Inst{15-12} = Ra;
2659 }
2660
2661 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2662                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
2663                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
2664                    Requires<[IsARM, HasV6T2]> {
2665   bits<4> Rd;
2666   bits<4> Rm;
2667   bits<4> Rn;
2668   bits<4> Ra;
2669   let Inst{19-16} = Rd;
2670   let Inst{15-12} = Ra;
2671   let Inst{11-8}  = Rm;
2672   let Inst{3-0}   = Rn;
2673 }
2674
2675 // Extra precision multiplies with low / high results
2676
2677 let neverHasSideEffects = 1 in {
2678 let isCommutable = 1 in {
2679 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
2680 def SMULLv5 : ARMPseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2681                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2682                             Size4Bytes, IIC_iMUL64, []>,
2683                            Requires<[IsARM, NoV6]>;
2684
2685 def UMULLv5 : ARMPseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2686                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2687                             Size4Bytes, IIC_iMUL64, []>,
2688                            Requires<[IsARM, NoV6]>;
2689 }
2690
2691 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
2692                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2693                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2694                     Requires<[IsARM, HasV6]>;
2695
2696 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
2697                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2698                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2699                     Requires<[IsARM, HasV6]>;
2700 }
2701
2702 // Multiply + accumulate
2703 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
2704 def SMLALv5 : ARMPseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2705                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2706                             Size4Bytes, IIC_iMAC64, []>,
2707                            Requires<[IsARM, NoV6]>;
2708 def UMLALv5 : ARMPseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2709                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2710                             Size4Bytes, IIC_iMAC64, []>,
2711                            Requires<[IsARM, NoV6]>;
2712 def UMAALv5 : ARMPseudoInst<(outs GPR:$RdLo, GPR:$RdHi),
2713                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
2714                             Size4Bytes, IIC_iMAC64, []>,
2715                            Requires<[IsARM, NoV6]>;
2716
2717 }
2718
2719 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
2720                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2721                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2722                     Requires<[IsARM, HasV6]>;
2723 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
2724                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2725                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2726                     Requires<[IsARM, HasV6]>;
2727
2728 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
2729                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2730                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2731                     Requires<[IsARM, HasV6]> {
2732   bits<4> RdLo;
2733   bits<4> RdHi;
2734   bits<4> Rm;
2735   bits<4> Rn;
2736   let Inst{19-16} = RdLo;
2737   let Inst{15-12} = RdHi;
2738   let Inst{11-8}  = Rm;
2739   let Inst{3-0}   = Rn;
2740 }
2741 } // neverHasSideEffects
2742
2743 // Most significant word multiply
2744 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2745                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
2746                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
2747             Requires<[IsARM, HasV6]> {
2748   let Inst{15-12} = 0b1111;
2749 }
2750
2751 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2752                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
2753                [/* For disassembly only; pattern left blank */]>,
2754             Requires<[IsARM, HasV6]> {
2755   let Inst{15-12} = 0b1111;
2756 }
2757
2758 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
2759                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2760                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2761                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2762             Requires<[IsARM, HasV6]>;
2763
2764 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
2765                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2766                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
2767                [/* For disassembly only; pattern left blank */]>,
2768             Requires<[IsARM, HasV6]>;
2769
2770 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
2771                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2772                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2773                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
2774             Requires<[IsARM, HasV6]>;
2775
2776 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
2777                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2778                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
2779                [/* For disassembly only; pattern left blank */]>,
2780             Requires<[IsARM, HasV6]>;
2781
2782 multiclass AI_smul<string opc, PatFrag opnode> {
2783   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2784               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2785               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2786                                       (sext_inreg GPR:$Rm, i16)))]>,
2787            Requires<[IsARM, HasV5TE]>;
2788
2789   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2790               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2791               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2792                                       (sra GPR:$Rm, (i32 16))))]>,
2793            Requires<[IsARM, HasV5TE]>;
2794
2795   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2796               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2797               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2798                                       (sext_inreg GPR:$Rm, i16)))]>,
2799            Requires<[IsARM, HasV5TE]>;
2800
2801   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2802               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2803               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2804                                       (sra GPR:$Rm, (i32 16))))]>,
2805             Requires<[IsARM, HasV5TE]>;
2806
2807   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2808               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2809               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2810                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
2811            Requires<[IsARM, HasV5TE]>;
2812
2813   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2814               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2815               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2816                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
2817             Requires<[IsARM, HasV5TE]>;
2818 }
2819
2820
2821 multiclass AI_smla<string opc, PatFrag opnode> {
2822   def BB : AMulxyIa<0b0001000, 0b00, (outs GPR:$Rd),
2823               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2824               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2825               [(set GPR:$Rd, (add GPR:$Ra,
2826                                (opnode (sext_inreg GPR:$Rn, i16),
2827                                        (sext_inreg GPR:$Rm, i16))))]>,
2828            Requires<[IsARM, HasV5TE]>;
2829
2830   def BT : AMulxyIa<0b0001000, 0b10, (outs GPR:$Rd),
2831               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2832               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2833               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
2834                                                    (sra GPR:$Rm, (i32 16)))))]>,
2835            Requires<[IsARM, HasV5TE]>;
2836
2837   def TB : AMulxyIa<0b0001000, 0b01, (outs GPR:$Rd),
2838               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2839               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2840               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2841                                                 (sext_inreg GPR:$Rm, i16))))]>,
2842            Requires<[IsARM, HasV5TE]>;
2843
2844   def TT : AMulxyIa<0b0001000, 0b11, (outs GPR:$Rd),
2845               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2846               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2847              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2848                                                    (sra GPR:$Rm, (i32 16)))))]>,
2849             Requires<[IsARM, HasV5TE]>;
2850
2851   def WB : AMulxyIa<0b0001001, 0b00, (outs GPR:$Rd),
2852               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2853               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2854               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2855                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
2856            Requires<[IsARM, HasV5TE]>;
2857
2858   def WT : AMulxyIa<0b0001001, 0b10, (outs GPR:$Rd),
2859               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2860               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2861               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2862                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
2863             Requires<[IsARM, HasV5TE]>;
2864 }
2865
2866 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2867 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2868
2869 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
2870 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
2871                       (ins GPR:$Rn, GPR:$Rm),
2872                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
2873                       [/* For disassembly only; pattern left blank */]>,
2874               Requires<[IsARM, HasV5TE]>;
2875
2876 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
2877                       (ins GPR:$Rn, GPR:$Rm),
2878                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
2879                       [/* For disassembly only; pattern left blank */]>,
2880               Requires<[IsARM, HasV5TE]>;
2881
2882 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
2883                       (ins GPR:$Rn, GPR:$Rm),
2884                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
2885                       [/* For disassembly only; pattern left blank */]>,
2886               Requires<[IsARM, HasV5TE]>;
2887
2888 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
2889                       (ins GPR:$Rn, GPR:$Rm),
2890                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
2891                       [/* For disassembly only; pattern left blank */]>,
2892               Requires<[IsARM, HasV5TE]>;
2893
2894 // Helper class for AI_smld -- for disassembly only
2895 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
2896                     InstrItinClass itin, string opc, string asm>
2897   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
2898   bits<4> Rn;
2899   bits<4> Rm;
2900   let Inst{4}     = 1;
2901   let Inst{5}     = swap;
2902   let Inst{6}     = sub;
2903   let Inst{7}     = 0;
2904   let Inst{21-20} = 0b00;
2905   let Inst{22}    = long;
2906   let Inst{27-23} = 0b01110;
2907   let Inst{11-8}  = Rm;
2908   let Inst{3-0}   = Rn;
2909 }
2910 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
2911                 InstrItinClass itin, string opc, string asm>
2912   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2913   bits<4> Rd;
2914   let Inst{15-12} = 0b1111;
2915   let Inst{19-16} = Rd;
2916 }
2917 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
2918                 InstrItinClass itin, string opc, string asm>
2919   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2920   bits<4> Ra;
2921   let Inst{15-12} = Ra;
2922 }
2923 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
2924                   InstrItinClass itin, string opc, string asm>
2925   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2926   bits<4> RdLo;
2927   bits<4> RdHi;
2928   let Inst{19-16} = RdHi;
2929   let Inst{15-12} = RdLo;
2930 }
2931
2932 multiclass AI_smld<bit sub, string opc> {
2933
2934   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2935                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
2936
2937   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2938                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
2939
2940   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
2941                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2942                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
2943
2944   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
2945                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2946                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
2947
2948 }
2949
2950 defm SMLA : AI_smld<0, "smla">;
2951 defm SMLS : AI_smld<1, "smls">;
2952
2953 multiclass AI_sdml<bit sub, string opc> {
2954
2955   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2956                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
2957   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2958                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
2959 }
2960
2961 defm SMUA : AI_sdml<0, "smua">;
2962 defm SMUS : AI_sdml<1, "smus">;
2963
2964 //===----------------------------------------------------------------------===//
2965 //  Misc. Arithmetic Instructions.
2966 //
2967
2968 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
2969               IIC_iUNAr, "clz", "\t$Rd, $Rm",
2970               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
2971
2972 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2973               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
2974               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
2975            Requires<[IsARM, HasV6T2]>;
2976
2977 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2978               IIC_iUNAr, "rev", "\t$Rd, $Rm",
2979               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
2980
2981 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2982                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
2983                [(set GPR:$Rd,
2984                    (or (and (srl GPR:$Rm, (i32 8)), 0xFF),
2985                        (or (and (shl GPR:$Rm, (i32 8)), 0xFF00),
2986                            (or (and (srl GPR:$Rm, (i32 8)), 0xFF0000),
2987                                (and (shl GPR:$Rm, (i32 8)), 0xFF000000)))))]>,
2988                Requires<[IsARM, HasV6]>;
2989
2990 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2991                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
2992                [(set GPR:$Rd,
2993                   (sext_inreg
2994                     (or (srl (and GPR:$Rm, 0xFF00), (i32 8)),
2995                         (shl GPR:$Rm, (i32 8))), i16))]>,
2996                Requires<[IsARM, HasV6]>;
2997
2998 def lsl_shift_imm : SDNodeXForm<imm, [{
2999   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::lsl, N->getZExtValue());
3000   return CurDAG->getTargetConstant(Sh, MVT::i32);
3001 }]>;
3002
3003 def lsl_amt : PatLeaf<(i32 imm), [{
3004   return (N->getZExtValue() < 32);
3005 }], lsl_shift_imm>;
3006
3007 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
3008                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
3009                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3010                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
3011                                   (and (shl GPR:$Rm, lsl_amt:$sh),
3012                                        0xFFFF0000)))]>,
3013                Requires<[IsARM, HasV6]>;
3014
3015 // Alternate cases for PKHBT where identities eliminate some nodes.
3016 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
3017                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
3018 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
3019                (PKHBT GPR:$Rn, GPR:$Rm, (lsl_shift_imm imm16_31:$sh))>;
3020
3021 def asr_shift_imm : SDNodeXForm<imm, [{
3022   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::asr, N->getZExtValue());
3023   return CurDAG->getTargetConstant(Sh, MVT::i32);
3024 }]>;
3025
3026 def asr_amt : PatLeaf<(i32 imm), [{
3027   return (N->getZExtValue() <= 32);
3028 }], asr_shift_imm>;
3029
3030 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3031 // will match the pattern below.
3032 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
3033                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
3034                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3035                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
3036                                   (and (sra GPR:$Rm, asr_amt:$sh),
3037                                        0xFFFF)))]>,
3038                Requires<[IsARM, HasV6]>;
3039
3040 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3041 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3042 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
3043                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm16_31:$sh))>;
3044 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
3045                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
3046                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm1_15:$sh))>;
3047
3048 //===----------------------------------------------------------------------===//
3049 //  Comparison Instructions...
3050 //
3051
3052 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
3053                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3054                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
3055
3056 // ARMcmpZ can re-use the above instruction definitions.
3057 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
3058              (CMPri   GPR:$src, so_imm:$imm)>;
3059 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
3060              (CMPrr   GPR:$src, GPR:$rhs)>;
3061 def : ARMPat<(ARMcmpZ GPR:$src, so_reg:$rhs),
3062              (CMPrs   GPR:$src, so_reg:$rhs)>;
3063
3064 // FIXME: We have to be careful when using the CMN instruction and comparison
3065 // with 0. One would expect these two pieces of code should give identical
3066 // results:
3067 //
3068 //   rsbs r1, r1, 0
3069 //   cmp  r0, r1
3070 //   mov  r0, #0
3071 //   it   ls
3072 //   mov  r0, #1
3073 //
3074 // and:
3075 //
3076 //   cmn  r0, r1
3077 //   mov  r0, #0
3078 //   it   ls
3079 //   mov  r0, #1
3080 //
3081 // However, the CMN gives the *opposite* result when r1 is 0. This is because
3082 // the carry flag is set in the CMP case but not in the CMN case. In short, the
3083 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
3084 // value of r0 and the carry bit (because the "carry bit" parameter to
3085 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
3086 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
3087 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
3088 // parameter to AddWithCarry is defined as 0).
3089 //
3090 // When x is 0 and unsigned:
3091 //
3092 //    x = 0
3093 //   ~x = 0xFFFF FFFF
3094 //   ~x + 1 = 0x1 0000 0000
3095 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
3096 //
3097 // Therefore, we should disable CMN when comparing against zero, until we can
3098 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
3099 // when it's a comparison which doesn't look at the 'carry' flag).
3100 //
3101 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
3102 //
3103 // This is related to <rdar://problem/7569620>.
3104 //
3105 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
3106 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
3107
3108 // Note that TST/TEQ don't set all the same flags that CMP does!
3109 defm TST  : AI1_cmp_irs<0b1000, "tst",
3110                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3111                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
3112 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
3113                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
3114                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
3115
3116 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
3117                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
3118                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
3119
3120 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
3121 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
3122
3123 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
3124              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
3125
3126 // Pseudo i64 compares for some floating point compares.
3127 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
3128     Defs = [CPSR] in {
3129 def BCCi64 : PseudoInst<(outs),
3130     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
3131      IIC_Br,
3132     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
3133
3134 def BCCZi64 : PseudoInst<(outs),
3135      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
3136     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
3137 } // usesCustomInserter
3138
3139
3140 // Conditional moves
3141 // FIXME: should be able to write a pattern for ARMcmov, but can't use
3142 // a two-value operand where a dag node expects two operands. :(
3143 let neverHasSideEffects = 1 in {
3144 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
3145                            Size4Bytes, IIC_iCMOVr,
3146   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3147       RegConstraint<"$false = $Rd">;
3148 def MOVCCs : ARMPseudoInst<(outs GPR:$Rd),
3149                            (ins GPR:$false, so_reg:$shift, pred:$p),
3150                            Size4Bytes, IIC_iCMOVsr,
3151   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg:$shift, imm:$cc, CCR:$ccr))*/]>,
3152       RegConstraint<"$false = $Rd">;
3153
3154 let isMoveImm = 1 in
3155 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
3156                              (ins GPR:$false, i32imm_hilo16:$imm, pred:$p),
3157                              Size4Bytes, IIC_iMOVi,
3158                              []>,
3159       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
3160
3161 let isMoveImm = 1 in
3162 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
3163                            (ins GPR:$false, so_imm:$imm, pred:$p),
3164                            Size4Bytes, IIC_iCMOVi,
3165    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3166       RegConstraint<"$false = $Rd">;
3167
3168 // Two instruction predicate mov immediate.
3169 let isMoveImm = 1 in
3170 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
3171                                 (ins GPR:$false, i32imm:$src, pred:$p),
3172                   Size8Bytes, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
3173
3174 let isMoveImm = 1 in
3175 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
3176                            (ins GPR:$false, so_imm:$imm, pred:$p),
3177                            Size4Bytes, IIC_iCMOVi,
3178  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
3179                 RegConstraint<"$false = $Rd">;
3180 } // neverHasSideEffects
3181
3182 //===----------------------------------------------------------------------===//
3183 // Atomic operations intrinsics
3184 //
3185
3186 def memb_opt : Operand<i32> {
3187   let PrintMethod = "printMemBOption";
3188   let ParserMatchClass = MemBarrierOptOperand;
3189 }
3190
3191 // memory barriers protect the atomic sequences
3192 let hasSideEffects = 1 in {
3193 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3194                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3195                 Requires<[IsARM, HasDB]> {
3196   bits<4> opt;
3197   let Inst{31-4} = 0xf57ff05;
3198   let Inst{3-0} = opt;
3199 }
3200 }
3201
3202 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
3203                 "dsb", "\t$opt",
3204                 [/* For disassembly only; pattern left blank */]>,
3205                 Requires<[IsARM, HasDB]> {
3206   bits<4> opt;
3207   let Inst{31-4} = 0xf57ff04;
3208   let Inst{3-0} = opt;
3209 }
3210
3211 // ISB has only full system option -- for disassembly only
3212 def ISB : AInoP<(outs), (ins), MiscFrm, NoItinerary, "isb", "", []>,
3213                 Requires<[IsARM, HasDB]> {
3214   let Inst{31-4} = 0xf57ff06;
3215   let Inst{3-0} = 0b1111;
3216 }
3217
3218 let usesCustomInserter = 1 in {
3219   let Uses = [CPSR] in {
3220     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
3221       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3222       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
3223     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
3224       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3225       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
3226     def ATOMIC_LOAD_AND_I8 : PseudoInst<
3227       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3228       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
3229     def ATOMIC_LOAD_OR_I8 : PseudoInst<
3230       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3231       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
3232     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
3233       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3234       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
3235     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
3236       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3237       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
3238     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
3239       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3240       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
3241     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
3242       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3243       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
3244     def ATOMIC_LOAD_AND_I16 : PseudoInst<
3245       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3246       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
3247     def ATOMIC_LOAD_OR_I16 : PseudoInst<
3248       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3249       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
3250     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
3251       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3252       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
3253     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
3254       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3255       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
3256     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
3257       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3258       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
3259     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
3260       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3261       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
3262     def ATOMIC_LOAD_AND_I32 : PseudoInst<
3263       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3264       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
3265     def ATOMIC_LOAD_OR_I32 : PseudoInst<
3266       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3267       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
3268     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
3269       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3270       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
3271     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
3272       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
3273       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
3274
3275     def ATOMIC_SWAP_I8 : PseudoInst<
3276       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3277       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
3278     def ATOMIC_SWAP_I16 : PseudoInst<
3279       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3280       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
3281     def ATOMIC_SWAP_I32 : PseudoInst<
3282       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
3283       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
3284
3285     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
3286       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3287       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
3288     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
3289       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3290       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3291     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3292       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
3293       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3294 }
3295 }
3296
3297 let mayLoad = 1 in {
3298 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3299                     "ldrexb", "\t$Rt, [$Rn]",
3300                     []>;
3301 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3302                     "ldrexh", "\t$Rt, [$Rn]",
3303                     []>;
3304 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3305                     "ldrex", "\t$Rt, [$Rn]",
3306                     []>;
3307 def LDREXD : AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2), (ins GPR:$Rn),
3308                     NoItinerary,
3309                     "ldrexd", "\t$Rt, $Rt2, [$Rn]",
3310                     []>;
3311 }
3312
3313 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3314 def STREXB : AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$src, GPR:$Rn),
3315                     NoItinerary,
3316                     "strexb", "\t$Rd, $src, [$Rn]",
3317                     []>;
3318 def STREXH : AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, GPR:$Rn),
3319                     NoItinerary,
3320                     "strexh", "\t$Rd, $Rt, [$Rn]",
3321                     []>;
3322 def STREX  : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, GPR:$Rn),
3323                     NoItinerary,
3324                     "strex", "\t$Rd, $Rt, [$Rn]",
3325                     []>;
3326 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3327                     (ins GPR:$Rt, GPR:$Rt2, GPR:$Rn),
3328                     NoItinerary,
3329                     "strexd", "\t$Rd, $Rt, $Rt2, [$Rn]",
3330                     []>;
3331 }
3332
3333 // Clear-Exclusive is for disassembly only.
3334 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3335                 [/* For disassembly only; pattern left blank */]>,
3336             Requires<[IsARM, HasV7]>  {
3337   let Inst{31-0} = 0b11110101011111111111000000011111;
3338 }
3339
3340 // SWP/SWPB are deprecated in V6/V7 and for disassembly only.
3341 let mayLoad = 1 in {
3342 def SWP  : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swp",
3343              [/* For disassembly only; pattern left blank */]>;
3344 def SWPB : AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swpb",
3345              [/* For disassembly only; pattern left blank */]>;
3346 }
3347
3348 //===----------------------------------------------------------------------===//
3349 // Coprocessor Instructions.
3350 //
3351
3352 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, i32imm:$opc1,
3353             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, i32imm:$opc2),
3354             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3355             [/* For disassembly only; pattern left blank */]> {
3356   bits<4> opc1;
3357   bits<4> CRn;
3358   bits<4> CRd;
3359   bits<4> cop;
3360   bits<3> opc2;
3361   bits<4> CRm;
3362
3363   let Inst{3-0}   = CRm;
3364   let Inst{4}     = 0;
3365   let Inst{7-5}   = opc2;
3366   let Inst{11-8}  = cop;
3367   let Inst{15-12} = CRd;
3368   let Inst{19-16} = CRn;
3369   let Inst{23-20} = opc1;
3370 }
3371
3372 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, i32imm:$opc1,
3373                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, i32imm:$opc2),
3374                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3375                [/* For disassembly only; pattern left blank */]> {
3376   let Inst{31-28} = 0b1111;
3377   bits<4> opc1;
3378   bits<4> CRn;
3379   bits<4> CRd;
3380   bits<4> cop;
3381   bits<3> opc2;
3382   bits<4> CRm;
3383
3384   let Inst{3-0}   = CRm;
3385   let Inst{4}     = 0;
3386   let Inst{7-5}   = opc2;
3387   let Inst{11-8}  = cop;
3388   let Inst{15-12} = CRd;
3389   let Inst{19-16} = CRn;
3390   let Inst{23-20} = opc1;
3391 }
3392
3393 class ACI<dag oops, dag iops, string opc, string asm>
3394   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, NoItinerary,
3395       opc, asm, "", [/* For disassembly only; pattern left blank */]> {
3396   let Inst{27-25} = 0b110;
3397 }
3398
3399 multiclass LdStCop<bits<4> op31_28, bit load, string opc> {
3400
3401   def _OFFSET : ACI<(outs),
3402       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3403       opc, "\tp$cop, cr$CRd, $addr"> {
3404     let Inst{31-28} = op31_28;
3405     let Inst{24} = 1; // P = 1
3406     let Inst{21} = 0; // W = 0
3407     let Inst{22} = 0; // D = 0
3408     let Inst{20} = load;
3409   }
3410
3411   def _PRE : ACI<(outs),
3412       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3413       opc, "\tp$cop, cr$CRd, $addr!"> {
3414     let Inst{31-28} = op31_28;
3415     let Inst{24} = 1; // P = 1
3416     let Inst{21} = 1; // W = 1
3417     let Inst{22} = 0; // D = 0
3418     let Inst{20} = load;
3419   }
3420
3421   def _POST : ACI<(outs),
3422       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3423       opc, "\tp$cop, cr$CRd, [$base], $offset"> {
3424     let Inst{31-28} = op31_28;
3425     let Inst{24} = 0; // P = 0
3426     let Inst{21} = 1; // W = 1
3427     let Inst{22} = 0; // D = 0
3428     let Inst{20} = load;
3429   }
3430
3431   def _OPTION : ACI<(outs),
3432       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, i32imm:$option),
3433       opc, "\tp$cop, cr$CRd, [$base], $option"> {
3434     let Inst{31-28} = op31_28;
3435     let Inst{24} = 0; // P = 0
3436     let Inst{23} = 1; // U = 1
3437     let Inst{21} = 0; // W = 0
3438     let Inst{22} = 0; // D = 0
3439     let Inst{20} = load;
3440   }
3441
3442   def L_OFFSET : ACI<(outs),
3443       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3444       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr"> {
3445     let Inst{31-28} = op31_28;
3446     let Inst{24} = 1; // P = 1
3447     let Inst{21} = 0; // W = 0
3448     let Inst{22} = 1; // D = 1
3449     let Inst{20} = load;
3450   }
3451
3452   def L_PRE : ACI<(outs),
3453       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3454       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr!"> {
3455     let Inst{31-28} = op31_28;
3456     let Inst{24} = 1; // P = 1
3457     let Inst{21} = 1; // W = 1
3458     let Inst{22} = 1; // D = 1
3459     let Inst{20} = load;
3460   }
3461
3462   def L_POST : ACI<(outs),
3463       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3464       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $offset"> {
3465     let Inst{31-28} = op31_28;
3466     let Inst{24} = 0; // P = 0
3467     let Inst{21} = 1; // W = 1
3468     let Inst{22} = 1; // D = 1
3469     let Inst{20} = load;
3470   }
3471
3472   def L_OPTION : ACI<(outs),
3473       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, nohash_imm:$option),
3474       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $option"> {
3475     let Inst{31-28} = op31_28;
3476     let Inst{24} = 0; // P = 0
3477     let Inst{23} = 1; // U = 1
3478     let Inst{21} = 0; // W = 0
3479     let Inst{22} = 1; // D = 1
3480     let Inst{20} = load;
3481   }
3482 }
3483
3484 defm LDC  : LdStCop<{?,?,?,?}, 1, "ldc">;
3485 defm LDC2 : LdStCop<0b1111,    1, "ldc2">;
3486 defm STC  : LdStCop<{?,?,?,?}, 0, "stc">;
3487 defm STC2 : LdStCop<0b1111,    0, "stc2">;
3488
3489 //===----------------------------------------------------------------------===//
3490 // Move between coprocessor and ARM core register -- for disassembly only
3491 //
3492
3493 class MovRCopro<string opc, bit direction>
3494   : ABI<0b1110, (outs), (ins p_imm:$cop, i32imm:$opc1,
3495         GPR:$Rt, c_imm:$CRn, c_imm:$CRm, i32imm:$opc2),
3496         NoItinerary, opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2",
3497         [/* For disassembly only; pattern left blank */]> {
3498   let Inst{20} = direction;
3499   let Inst{4} = 1;
3500
3501   bits<4> Rt;
3502   bits<4> cop;
3503   bits<3> opc1;
3504   bits<3> opc2;
3505   bits<4> CRm;
3506   bits<4> CRn;
3507
3508   let Inst{15-12} = Rt;
3509   let Inst{11-8}  = cop;
3510   let Inst{23-21} = opc1;
3511   let Inst{7-5}   = opc2;
3512   let Inst{3-0}   = CRm;
3513   let Inst{19-16} = CRn;
3514 }
3515
3516 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */>;
3517 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */>;
3518
3519 class MovRCopro2<string opc, bit direction>
3520   : ABXI<0b1110, (outs), (ins p_imm:$cop, i32imm:$opc1,
3521          GPR:$Rt, c_imm:$CRn, c_imm:$CRm, i32imm:$opc2),
3522          NoItinerary, !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"),
3523          [/* For disassembly only; pattern left blank */]> {
3524   let Inst{31-28} = 0b1111;
3525   let Inst{20} = direction;
3526   let Inst{4} = 1;
3527
3528   bits<4> Rt;
3529   bits<4> cop;
3530   bits<3> opc1;
3531   bits<3> opc2;
3532   bits<4> CRm;
3533   bits<4> CRn;
3534
3535   let Inst{15-12} = Rt;
3536   let Inst{11-8}  = cop;
3537   let Inst{23-21} = opc1;
3538   let Inst{7-5}   = opc2;
3539   let Inst{3-0}   = CRm;
3540   let Inst{19-16} = CRn;
3541 }
3542
3543 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */>;
3544 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */>;
3545
3546 class MovRRCopro<string opc, bit direction>
3547   : ABI<0b1100, (outs), (ins p_imm:$cop, i32imm:$opc1,
3548         GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
3549         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm",
3550         [/* For disassembly only; pattern left blank */]> {
3551   let Inst{23-21} = 0b010;
3552   let Inst{20} = direction;
3553
3554   bits<4> Rt;
3555   bits<4> Rt2;
3556   bits<4> cop;
3557   bits<4> opc1;
3558   bits<4> CRm;
3559
3560   let Inst{15-12} = Rt;
3561   let Inst{19-16} = Rt2;
3562   let Inst{11-8}  = cop;
3563   let Inst{7-4}   = opc1;
3564   let Inst{3-0}   = CRm;
3565 }
3566
3567 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */>;
3568 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
3569
3570 class MovRRCopro2<string opc, bit direction>
3571   : ABXI<0b1100, (outs), (ins p_imm:$cop, i32imm:$opc1,
3572          GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
3573          NoItinerary, !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"),
3574          [/* For disassembly only; pattern left blank */]> {
3575   let Inst{31-28} = 0b1111;
3576   let Inst{23-21} = 0b010;
3577   let Inst{20} = direction;
3578
3579   bits<4> Rt;
3580   bits<4> Rt2;
3581   bits<4> cop;
3582   bits<4> opc1;
3583   bits<4> CRm;
3584
3585   let Inst{15-12} = Rt;
3586   let Inst{19-16} = Rt2;
3587   let Inst{11-8}  = cop;
3588   let Inst{7-4}   = opc1;
3589   let Inst{3-0}   = CRm;
3590 }
3591
3592 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */>;
3593 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
3594
3595 //===----------------------------------------------------------------------===//
3596 // Move between special register and ARM core register -- for disassembly only
3597 //
3598
3599 // Move to ARM core register from Special Register
3600 def MRS : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, cpsr",
3601               [/* For disassembly only; pattern left blank */]> {
3602   bits<4> Rd;
3603   let Inst{23-16} = 0b00001111;
3604   let Inst{15-12} = Rd;
3605   let Inst{7-4} = 0b0000;
3606 }
3607
3608 def MRSsys : ABI<0b0001, (outs GPR:$Rd), (ins), NoItinerary,"mrs","\t$Rd, spsr",
3609               [/* For disassembly only; pattern left blank */]> {
3610   bits<4> Rd;
3611   let Inst{23-16} = 0b01001111;
3612   let Inst{15-12} = Rd;
3613   let Inst{7-4} = 0b0000;
3614 }
3615
3616 // Move from ARM core register to Special Register
3617 //
3618 // No need to have both system and application versions, the encodings are the
3619 // same and the assembly parser has no way to distinguish between them. The mask
3620 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
3621 // the mask with the fields to be accessed in the special register.
3622 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
3623               "msr", "\t$mask, $Rn",
3624               [/* For disassembly only; pattern left blank */]> {
3625   bits<5> mask;
3626   bits<4> Rn;
3627
3628   let Inst{23} = 0;
3629   let Inst{22} = mask{4}; // R bit
3630   let Inst{21-20} = 0b10;
3631   let Inst{19-16} = mask{3-0};
3632   let Inst{15-12} = 0b1111;
3633   let Inst{11-4} = 0b00000000;
3634   let Inst{3-0} = Rn;
3635 }
3636
3637 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
3638                "msr", "\t$mask, $a",
3639                [/* For disassembly only; pattern left blank */]> {
3640   bits<5> mask;
3641   bits<12> a;
3642
3643   let Inst{23} = 0;
3644   let Inst{22} = mask{4}; // R bit
3645   let Inst{21-20} = 0b10;
3646   let Inst{19-16} = mask{3-0};
3647   let Inst{15-12} = 0b1111;
3648   let Inst{11-0} = a;
3649 }
3650
3651 //===----------------------------------------------------------------------===//
3652 // TLS Instructions
3653 //
3654
3655 // __aeabi_read_tp preserves the registers r1-r3.
3656 // This is a pseudo inst so that we can get the encoding right,
3657 // complete with fixup for the aeabi_read_tp function.
3658 let isCall = 1,
3659   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
3660   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
3661                [(set R0, ARMthread_pointer)]>;
3662 }
3663
3664 //===----------------------------------------------------------------------===//
3665 // SJLJ Exception handling intrinsics
3666 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3667 //   address and save #0 in R0 for the non-longjmp case.
3668 //   Since by its nature we may be coming from some other function to get
3669 //   here, and we're using the stack frame for the containing function to
3670 //   save/restore registers, we can't keep anything live in regs across
3671 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3672 //   when we get here from a longjmp(). We force everthing out of registers
3673 //   except for our own input by listing the relevant registers in Defs. By
3674 //   doing so, we also cause the prologue/epilogue code to actively preserve
3675 //   all of the callee-saved resgisters, which is exactly what we want.
3676 //   A constant value is passed in $val, and we use the location as a scratch.
3677 //
3678 // These are pseudo-instructions and are lowered to individual MC-insts, so
3679 // no encoding information is necessary.
3680 let Defs =
3681   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR,  D0,
3682     D1,  D2,  D3,  D4,  D5,  D6,  D7,  D8,  D9,  D10, D11, D12, D13, D14, D15,
3683     D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26, D27, D28, D29, D30,
3684     D31 ], hasSideEffects = 1, isBarrier = 1 in {
3685   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
3686                                NoItinerary,
3687                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3688                            Requires<[IsARM, HasVFP2]>;
3689 }
3690
3691 let Defs =
3692   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR ],
3693   hasSideEffects = 1, isBarrier = 1 in {
3694   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
3695                                    NoItinerary,
3696                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3697                                 Requires<[IsARM, NoVFP]>;
3698 }
3699
3700 // FIXME: Non-Darwin version(s)
3701 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
3702     Defs = [ R7, LR, SP ] in {
3703 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
3704                              NoItinerary,
3705                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
3706                                 Requires<[IsARM, IsDarwin]>;
3707 }
3708
3709 // eh.sjlj.dispatchsetup pseudo-instruction.
3710 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
3711 // handled when the pseudo is expanded (which happens before any passes
3712 // that need the instruction size).
3713 let isBarrier = 1, hasSideEffects = 1 in
3714 def Int_eh_sjlj_dispatchsetup :
3715  PseudoInst<(outs), (ins GPR:$src), NoItinerary,
3716             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
3717               Requires<[IsDarwin]>;
3718
3719 //===----------------------------------------------------------------------===//
3720 // Non-Instruction Patterns
3721 //
3722
3723 // Large immediate handling.
3724
3725 // 32-bit immediate using two piece so_imms or movw + movt.
3726 // This is a single pseudo instruction, the benefit is that it can be remat'd
3727 // as a single unit instead of having to handle reg inputs.
3728 // FIXME: Remove this when we can do generalized remat.
3729 let isReMaterializable = 1, isMoveImm = 1 in
3730 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
3731                            [(set GPR:$dst, (arm_i32imm:$src))]>,
3732                            Requires<[IsARM]>;
3733
3734 // Pseudo instruction that combines movw + movt + add pc (if PIC).
3735 // It also makes it possible to rematerialize the instructions.
3736 // FIXME: Remove this when we can do generalized remat and when machine licm
3737 // can properly the instructions.
3738 let isReMaterializable = 1 in {
3739 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
3740                               IIC_iMOVix2addpc,
3741                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
3742                         Requires<[IsARM, UseMovt]>;
3743
3744 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
3745                              IIC_iMOVix2,
3746                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
3747                         Requires<[IsARM, UseMovt]>;
3748
3749 let AddedComplexity = 10 in
3750 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
3751                                 IIC_iMOVix2ld,
3752                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
3753                     Requires<[IsARM, UseMovt]>;
3754 } // isReMaterializable
3755
3756 // ConstantPool, GlobalAddress, and JumpTable
3757 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
3758             Requires<[IsARM, DontUseMovt]>;
3759 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
3760 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
3761             Requires<[IsARM, UseMovt]>;
3762 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3763              (LEApcrelJT tjumptable:$dst, imm:$id)>;
3764
3765 // TODO: add,sub,and, 3-instr forms?
3766
3767 // Tail calls
3768 def : ARMPat<(ARMtcret tcGPR:$dst),
3769           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
3770
3771 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3772           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3773
3774 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3775           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3776
3777 def : ARMPat<(ARMtcret tcGPR:$dst),
3778           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
3779
3780 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3781           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3782
3783 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3784           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3785
3786 // Direct calls
3787 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
3788       Requires<[IsARM, IsNotDarwin]>;
3789 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
3790       Requires<[IsARM, IsDarwin]>;
3791
3792 // zextload i1 -> zextload i8
3793 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
3794 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
3795
3796 // extload -> zextload
3797 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3798 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3799 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3800 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3801
3802 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
3803
3804 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
3805 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
3806
3807 // smul* and smla*
3808 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3809                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3810                  (SMULBB GPR:$a, GPR:$b)>;
3811 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
3812                  (SMULBB GPR:$a, GPR:$b)>;
3813 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3814                       (sra GPR:$b, (i32 16))),
3815                  (SMULBT GPR:$a, GPR:$b)>;
3816 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
3817                  (SMULBT GPR:$a, GPR:$b)>;
3818 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
3819                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3820                  (SMULTB GPR:$a, GPR:$b)>;
3821 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
3822                 (SMULTB GPR:$a, GPR:$b)>;
3823 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3824                       (i32 16)),
3825                  (SMULWB GPR:$a, GPR:$b)>;
3826 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
3827                  (SMULWB GPR:$a, GPR:$b)>;
3828
3829 def : ARMV5TEPat<(add GPR:$acc,
3830                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3831                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3832                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3833 def : ARMV5TEPat<(add GPR:$acc,
3834                       (mul sext_16_node:$a, sext_16_node:$b)),
3835                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3836 def : ARMV5TEPat<(add GPR:$acc,
3837                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3838                            (sra GPR:$b, (i32 16)))),
3839                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3840 def : ARMV5TEPat<(add GPR:$acc,
3841                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
3842                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3843 def : ARMV5TEPat<(add GPR:$acc,
3844                       (mul (sra GPR:$a, (i32 16)),
3845                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3846                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3847 def : ARMV5TEPat<(add GPR:$acc,
3848                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
3849                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3850 def : ARMV5TEPat<(add GPR:$acc,
3851                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3852                            (i32 16))),
3853                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3854 def : ARMV5TEPat<(add GPR:$acc,
3855                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
3856                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3857
3858
3859 // Pre-v7 uses MCR for synchronization barriers.
3860 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
3861          Requires<[IsARM, HasV6]>;
3862
3863
3864 //===----------------------------------------------------------------------===//
3865 // Thumb Support
3866 //
3867
3868 include "ARMInstrThumb.td"
3869
3870 //===----------------------------------------------------------------------===//
3871 // Thumb2 Support
3872 //
3873
3874 include "ARMInstrThumb2.td"
3875
3876 //===----------------------------------------------------------------------===//
3877 // Floating Point Support
3878 //
3879
3880 include "ARMInstrVFP.td"
3881
3882 //===----------------------------------------------------------------------===//
3883 // Advanced SIMD (NEON) Support
3884 //
3885
3886 include "ARMInstrNEON.td"
3887