lib/Target/ARM/ARMInstrInfo.h

   1 //===- ARMInstrInfo.h - ARM Instruction Information -------------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the ARM implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #ifndef ARMINSTRUCTIONINFO_H
  15 #define ARMINSTRUCTIONINFO_H
  16
  17 #include "llvm/Target/TargetInstrInfo.h"
  18 #include "ARMRegisterInfo.h"
  19 #include "ARM.h"
  20
  21 namespace llvm {
  22   class ARMSubtarget;
  23
  24 /// ARMII - This namespace holds all of the target specific flags that
  25 /// instruction info tracks.
  26 ///
  27 namespace ARMII {
  28   enum {
  29     //===------------------------------------------------------------------===//
  30     // Instruction Flags.
  31
  32     //===------------------------------------------------------------------===//
  33     // This four-bit field describes the addressing mode used.
  34
  35     AddrModeMask  = 0xf,
  36     AddrModeNone    = 0,
  37     AddrMode1       = 1,
  38     AddrMode2       = 2,
  39     AddrMode3       = 3,
  40     AddrMode4       = 4,
  41     AddrMode5       = 5,
  42     AddrMode6       = 6,
  43     AddrModeT1_1    = 7,
  44     AddrModeT1_2    = 8,
  45     AddrModeT1_4    = 9,
  46     AddrModeT1_s    = 10, // i8 * 4 for pc and sp relative data
  47     AddrModeT2_i12  = 11,
  48     AddrModeT2_i8   = 12,
  49     AddrModeT2_so   = 13,
  50     AddrModeT2_pc   = 14, // +/- i12 for pc relative data
  51     AddrModeT2_i8s4 = 15, // i8 * 4
  52
  53     // Size* - Flags to keep track of the size of an instruction.
  54     SizeShift     = 4,
  55     SizeMask      = 7 << SizeShift,
  56     SizeSpecial   = 1,   // 0 byte pseudo or special case.
  57     Size8Bytes    = 2,
  58     Size4Bytes    = 3,
  59     Size2Bytes    = 4,
  60
  61     // IndexMode - Unindex, pre-indexed, or post-indexed. Only valid for load
  62     // and store ops
  63     IndexModeShift = 7,
  64     IndexModeMask  = 3 << IndexModeShift,
  65     IndexModePre   = 1,
  66     IndexModePost  = 2,
  67
  68     //===------------------------------------------------------------------===//
  69     // Instruction encoding formats.
  70     //
  71     FormShift     = 9,
  72     FormMask      = 0x3f << FormShift,
  73
  74     // Pseudo instructions
  75     Pseudo        = 0  << FormShift,
  76
  77     // Multiply instructions
  78     MulFrm        = 1  << FormShift,
  79
  80     // Branch instructions
  81     BrFrm         = 2  << FormShift,
  82     BrMiscFrm     = 3  << FormShift,
  83
  84     // Data Processing instructions
  85     DPFrm         = 4  << FormShift,
  86     DPSoRegFrm    = 5  << FormShift,
  87
  88     // Load and Store
  89     LdFrm         = 6  << FormShift,
  90     StFrm         = 7  << FormShift,
  91     LdMiscFrm     = 8  << FormShift,
  92     StMiscFrm     = 9  << FormShift,
  93     LdStMulFrm    = 10 << FormShift,
  94
  95     // Miscellaneous arithmetic instructions
  96     ArithMiscFrm  = 11 << FormShift,
  97
  98     // Extend instructions
  99     ExtFrm        = 12 << FormShift,
 100
 101     // VFP formats
 102     VFPUnaryFrm   = 13 << FormShift,
 103     VFPBinaryFrm  = 14 << FormShift,
 104     VFPConv1Frm   = 15 << FormShift,
 105     VFPConv2Frm   = 16 << FormShift,
 106     VFPConv3Frm   = 17 << FormShift,
 107     VFPConv4Frm   = 18 << FormShift,
 108     VFPConv5Frm   = 19 << FormShift,
 109     VFPLdStFrm    = 20 << FormShift,
 110     VFPLdStMulFrm = 21 << FormShift,
 111     VFPMiscFrm    = 22 << FormShift,
 112
 113     // Thumb format
 114     ThumbFrm      = 23 << FormShift,
 115
 116     // NEON format
 117     NEONFrm       = 24 << FormShift,
 118     NEONGetLnFrm  = 25 << FormShift,
 119     NEONSetLnFrm  = 26 << FormShift,
 120     NEONDupFrm    = 27 << FormShift,
 121
 122     //===------------------------------------------------------------------===//
 123     // Misc flags.
 124
 125     // UnaryDP - Indicates this is a unary data processing instruction, i.e.
 126     // it doesn't have a Rn operand.
 127     UnaryDP       = 1 << 15,
 128
 129     // Xform16Bit - Indicates this Thumb2 instruction may be transformed into
 130     // a 16-bit Thumb instruction if certain conditions are met.
 131     Xform16Bit    = 1 << 16,
 132
 133     //===------------------------------------------------------------------===//
 134     // Field shifts - such shifts are used to set field while generating
 135     // machine instructions.
 136     M_BitShift     = 5,
 137     ShiftImmShift  = 5,
 138     ShiftShift     = 7,
 139     N_BitShift     = 7,
 140     ImmHiShift     = 8,
 141     SoRotImmShift  = 8,
 142     RegRsShift     = 8,
 143     ExtRotImmShift = 10,
 144     RegRdLoShift   = 12,
 145     RegRdShift     = 12,
 146     RegRdHiShift   = 16,
 147     RegRnShift     = 16,
 148     S_BitShift     = 20,
 149     W_BitShift     = 21,
 150     AM3_I_BitShift = 22,
 151     D_BitShift     = 22,
 152     U_BitShift     = 23,
 153     P_BitShift     = 24,
 154     I_BitShift     = 25,
 155     CondShift      = 28
 156   };
 157 }
 158
 159 class ARMBaseInstrInfo : public TargetInstrInfoImpl {
 160 protected:
 161   // Can be only subclassed.
 162   explicit ARMBaseInstrInfo(const ARMSubtarget &STI);
 163 public:
 164   virtual MachineInstr *convertToThreeAddress(MachineFunction::iterator &MFI,
 165                                               MachineBasicBlock::iterator &MBBI,
 166                                               LiveVariables *LV) const;
 167
 168   virtual const ARMBaseRegisterInfo &getRegisterInfo() const =0;
 169
 170   // Branch analysis.
 171   virtual bool AnalyzeBranch(MachineBasicBlock &MBB, MachineBasicBlock *&TBB,
 172                              MachineBasicBlock *&FBB,
 173                              SmallVectorImpl<MachineOperand> &Cond,
 174                              bool AllowModify) const;
 175   virtual unsigned RemoveBranch(MachineBasicBlock &MBB) const;
 176   virtual unsigned InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 177                                 MachineBasicBlock *FBB,
 178                             const SmallVectorImpl<MachineOperand> &Cond) const;
 179
 180   virtual bool BlockHasNoFallThrough(const MachineBasicBlock &MBB) const;
 181   virtual
 182   bool ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const;
 183
 184   // Predication support.
 185   virtual bool isPredicated(const MachineInstr *MI) const;
 186
 187   ARMCC::CondCodes getPredicate(const MachineInstr *MI) const {
 188     int PIdx = MI->findFirstPredOperandIdx();
 189     return PIdx != -1 ? (ARMCC::CondCodes)MI->getOperand(PIdx).getImm()
 190                       : ARMCC::AL;
 191   }
 192
 193   virtual
 194   bool PredicateInstruction(MachineInstr *MI,
 195                             const SmallVectorImpl<MachineOperand> &Pred) const;
 196
 197   virtual
 198   bool SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 199                          const SmallVectorImpl<MachineOperand> &Pred2) const;
 200
 201   virtual bool DefinesPredicate(MachineInstr *MI,
 202                                 std::vector<MachineOperand> &Pred) const;
 203
 204   /// GetInstSize - Returns the size of the specified MachineInstr.
 205   ///
 206   virtual unsigned GetInstSizeInBytes(const MachineInstr* MI) const;
 207
 208   /// Return true if the instruction is a register to register move and return
 209   /// the source and dest operands and their sub-register indices by reference.
 210   virtual bool isMoveInstr(const MachineInstr &MI,
 211                            unsigned &SrcReg, unsigned &DstReg,
 212                            unsigned &SrcSubIdx, unsigned &DstSubIdx) const;
 213
 214   virtual unsigned isLoadFromStackSlot(const MachineInstr *MI,
 215                                        int &FrameIndex) const;
 216   virtual unsigned isStoreToStackSlot(const MachineInstr *MI,
 217                                       int &FrameIndex) const;
 218
 219   virtual bool copyRegToReg(MachineBasicBlock &MBB,
 220                             MachineBasicBlock::iterator I,
 221                             unsigned DestReg, unsigned SrcReg,
 222                             const TargetRegisterClass *DestRC,
 223                             const TargetRegisterClass *SrcRC) const;
 224   virtual void storeRegToStackSlot(MachineBasicBlock &MBB,
 225                                    MachineBasicBlock::iterator MBBI,
 226                                    unsigned SrcReg, bool isKill, int FrameIndex,
 227                                    const TargetRegisterClass *RC) const;
 228
 229   virtual void storeRegToAddr(MachineFunction &MF, unsigned SrcReg, bool isKill,
 230                               SmallVectorImpl<MachineOperand> &Addr,
 231                               const TargetRegisterClass *RC,
 232                               SmallVectorImpl<MachineInstr*> &NewMIs) const;
 233
 234   virtual void loadRegFromStackSlot(MachineBasicBlock &MBB,
 235                                     MachineBasicBlock::iterator MBBI,
 236                                     unsigned DestReg, int FrameIndex,
 237                                     const TargetRegisterClass *RC) const;
 238
 239   virtual void loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 240                                SmallVectorImpl<MachineOperand> &Addr,
 241                                const TargetRegisterClass *RC,
 242                                SmallVectorImpl<MachineInstr*> &NewMIs) const;
 243
 244   virtual bool canFoldMemoryOperand(const MachineInstr *MI,
 245                                     const SmallVectorImpl<unsigned> &Ops) const;
 246
 247   virtual MachineInstr* foldMemoryOperandImpl(MachineFunction &MF,
 248                                               MachineInstr* MI,
 249                                               const SmallVectorImpl<unsigned> &Ops,
 250                                               int FrameIndex) const;
 251
 252   virtual MachineInstr* foldMemoryOperandImpl(MachineFunction &MF,
 253                                               MachineInstr* MI,
 254                                               const SmallVectorImpl<unsigned> &Ops,
 255                                               MachineInstr* LoadMI) const;
 256 };
 257
 258 class ARMInstrInfo : public ARMBaseInstrInfo {
 259   ARMRegisterInfo RI;
 260 public:
 261   explicit ARMInstrInfo(const ARMSubtarget &STI);
 262
 263   /// getRegisterInfo - TargetInstrInfo is a superset of MRegister info.  As
 264   /// such, whenever a client has an instance of instruction info, it should
 265   /// always be able to get register info as well (through this method).
 266   ///
 267   const ARMRegisterInfo &getRegisterInfo() const { return RI; }
 268
 269   void reMaterialize(MachineBasicBlock &MBB, MachineBasicBlock::iterator MI,
 270                      unsigned DestReg, const MachineInstr *Orig) const;
 271 };
 272
 273 }
 274
 275 #endif