lib/Target/ARM/ARMFastISel.cpp

   1 //===-- ARMFastISel.cpp - ARM FastISel implementation ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the ARM-specific support for the FastISel class. Some
  11 // of the target-specific code is generated by tablegen in the file
  12 // ARMGenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "ARM.h"
  17 #include "ARMBaseInstrInfo.h"
  18 #include "ARMCallingConv.h"
  19 #include "ARMRegisterInfo.h"
  20 #include "ARMTargetMachine.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMConstantPoolValue.h"
  23 #include "llvm/CallingConv.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/Instructions.h"
  27 #include "llvm/IntrinsicInst.h"
  28 #include "llvm/Module.h"
  29 #include "llvm/CodeGen/Analysis.h"
  30 #include "llvm/CodeGen/FastISel.h"
  31 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineModuleInfo.h"
  34 #include "llvm/CodeGen/MachineConstantPool.h"
  35 #include "llvm/CodeGen/MachineFrameInfo.h"
  36 #include "llvm/CodeGen/MachineRegisterInfo.h"
  37 #include "llvm/Support/CallSite.h"
  38 #include "llvm/Support/CommandLine.h"
  39 #include "llvm/Support/ErrorHandling.h"
  40 #include "llvm/Support/GetElementPtrTypeIterator.h"
  41 #include "llvm/Target/TargetData.h"
  42 #include "llvm/Target/TargetInstrInfo.h"
  43 #include "llvm/Target/TargetLowering.h"
  44 #include "llvm/Target/TargetMachine.h"
  45 #include "llvm/Target/TargetOptions.h"
  46 using namespace llvm;
  47
  48 static cl::opt<bool>
  49 EnableARMFastISel("arm-fast-isel",
  50                     cl::desc("Turn on experimental ARM fast-isel support"),
  51                     cl::init(false), cl::Hidden);
  52
  53 namespace {
  54
  55 class ARMFastISel : public FastISel {
  56
  57   /// Subtarget - Keep a pointer to the ARMSubtarget around so that we can
  58   /// make the right decision when generating code for different targets.
  59   const ARMSubtarget *Subtarget;
  60   const TargetMachine &TM;
  61   const TargetInstrInfo &TII;
  62   const TargetLowering &TLI;
  63   ARMFunctionInfo *AFI;
  64
  65   // Convenience variables to avoid some queries.
  66   bool isThumb;
  67   LLVMContext *Context;
  68
  69   public:
  70     explicit ARMFastISel(FunctionLoweringInfo &funcInfo)
  71     : FastISel(funcInfo),
  72       TM(funcInfo.MF->getTarget()),
  73       TII(*TM.getInstrInfo()),
  74       TLI(*TM.getTargetLowering()) {
  75       Subtarget = &TM.getSubtarget<ARMSubtarget>();
  76       AFI = funcInfo.MF->getInfo<ARMFunctionInfo>();
  77       isThumb = AFI->isThumbFunction();
  78       Context = &funcInfo.Fn->getContext();
  79     }
  80
  81     // Code from FastISel.cpp.
  82     virtual unsigned FastEmitInst_(unsigned MachineInstOpcode,
  83                                    const TargetRegisterClass *RC);
  84     virtual unsigned FastEmitInst_r(unsigned MachineInstOpcode,
  85                                     const TargetRegisterClass *RC,
  86                                     unsigned Op0, bool Op0IsKill);
  87     virtual unsigned FastEmitInst_rr(unsigned MachineInstOpcode,
  88                                      const TargetRegisterClass *RC,
  89                                      unsigned Op0, bool Op0IsKill,
  90                                      unsigned Op1, bool Op1IsKill);
  91     virtual unsigned FastEmitInst_ri(unsigned MachineInstOpcode,
  92                                      const TargetRegisterClass *RC,
  93                                      unsigned Op0, bool Op0IsKill,
  94                                      uint64_t Imm);
  95     virtual unsigned FastEmitInst_rf(unsigned MachineInstOpcode,
  96                                      const TargetRegisterClass *RC,
  97                                      unsigned Op0, bool Op0IsKill,
  98                                      const ConstantFP *FPImm);
  99     virtual unsigned FastEmitInst_i(unsigned MachineInstOpcode,
 100                                     const TargetRegisterClass *RC,
 101                                     uint64_t Imm);
 102     virtual unsigned FastEmitInst_rri(unsigned MachineInstOpcode,
 103                                       const TargetRegisterClass *RC,
 104                                       unsigned Op0, bool Op0IsKill,
 105                                       unsigned Op1, bool Op1IsKill,
 106                                       uint64_t Imm);
 107     virtual unsigned FastEmitInst_extractsubreg(MVT RetVT,
 108                                                 unsigned Op0, bool Op0IsKill,
 109                                                 uint32_t Idx);
 110
 111     // Backend specific FastISel code.
 112     virtual bool TargetSelectInstruction(const Instruction *I);
 113     virtual unsigned TargetMaterializeConstant(const Constant *C);
 114     virtual unsigned TargetMaterializeAlloca(const AllocaInst *AI);
 115
 116   #include "ARMGenFastISel.inc"
 117
 118     // Instruction selection routines.
 119   private:
 120     virtual bool SelectLoad(const Instruction *I);
 121     virtual bool SelectStore(const Instruction *I);
 122     virtual bool SelectBranch(const Instruction *I);
 123     virtual bool SelectCmp(const Instruction *I);
 124     virtual bool SelectFPExt(const Instruction *I);
 125     virtual bool SelectFPTrunc(const Instruction *I);
 126     virtual bool SelectBinaryOp(const Instruction *I, unsigned ISDOpcode);
 127     virtual bool SelectSIToFP(const Instruction *I);
 128     virtual bool SelectFPToSI(const Instruction *I);
 129     virtual bool SelectSDiv(const Instruction *I);
 130     virtual bool SelectSRem(const Instruction *I);
 131     virtual bool SelectCall(const Instruction *I);
 132     virtual bool SelectSelect(const Instruction *I);
 133
 134     // Utility routines.
 135   private:
 136     bool isTypeLegal(const Type *Ty, EVT &VT);
 137     bool isLoadTypeLegal(const Type *Ty, EVT &VT);
 138     bool ARMEmitLoad(EVT VT, unsigned &ResultReg, unsigned Reg, int Offset);
 139     bool ARMEmitStore(EVT VT, unsigned SrcReg, unsigned Reg, int Offset);
 140     bool ARMLoadAlloca(const Instruction *I, EVT VT);
 141     bool ARMStoreAlloca(const Instruction *I, unsigned SrcReg, EVT VT);
 142     bool ARMComputeRegOffset(const Value *Obj, unsigned &Reg, int &Offset);
 143     unsigned ARMMaterializeFP(const ConstantFP *CFP, EVT VT);
 144     unsigned ARMMaterializeInt(const Constant *C, EVT VT);
 145     unsigned ARMMaterializeGV(const GlobalValue *GV, EVT VT);
 146     unsigned ARMMoveToFPReg(EVT VT, unsigned SrcReg);
 147     unsigned ARMMoveToIntReg(EVT VT, unsigned SrcReg);
 148
 149     // Call handling routines.
 150   private:
 151     CCAssignFn *CCAssignFnForCall(CallingConv::ID CC, bool Return);
 152     bool ProcessCallArgs(SmallVectorImpl<Value*> &Args,
 153                          SmallVectorImpl<unsigned> &ArgRegs,
 154                          SmallVectorImpl<EVT> &ArgVTs,
 155                          SmallVectorImpl<ISD::ArgFlagsTy> &ArgFlags,
 156                          SmallVectorImpl<unsigned> &RegArgs,
 157                          CallingConv::ID CC,
 158                          unsigned &NumBytes);
 159     bool FinishCall(EVT RetVT, SmallVectorImpl<unsigned> &UsedRegs,
 160                     const Instruction *I, CallingConv::ID CC,
 161                     unsigned &NumBytes);
 162     bool ARMEmitLibcall(const Instruction *I, RTLIB::Libcall Call);
 163
 164     // OptionalDef handling routines.
 165   private:
 166     bool DefinesOptionalPredicate(MachineInstr *MI, bool *CPSR);
 167     const MachineInstrBuilder &AddOptionalDefs(const MachineInstrBuilder &MIB);
 168 };
 169
 170 } // end anonymous namespace
 171
 172 #include "ARMGenCallingConv.inc"
 173
 174 // DefinesOptionalPredicate - This is different from DefinesPredicate in that
 175 // we don't care about implicit defs here, just places we'll need to add a
 176 // default CCReg argument. Sets CPSR if we're setting CPSR instead of CCR.
 177 bool ARMFastISel::DefinesOptionalPredicate(MachineInstr *MI, bool *CPSR) {
 178   const TargetInstrDesc &TID = MI->getDesc();
 179   if (!TID.hasOptionalDef())
 180     return false;
 181
 182   // Look to see if our OptionalDef is defining CPSR or CCR.
 183   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 184     const MachineOperand &MO = MI->getOperand(i);
 185     if (!MO.isReg() || !MO.isDef()) continue;
 186     if (MO.getReg() == ARM::CPSR)
 187       *CPSR = true;
 188   }
 189   return true;
 190 }
 191
 192 // If the machine is predicable go ahead and add the predicate operands, if
 193 // it needs default CC operands add those.
 194 const MachineInstrBuilder &
 195 ARMFastISel::AddOptionalDefs(const MachineInstrBuilder &MIB) {
 196   MachineInstr *MI = &*MIB;
 197
 198   // Do we use a predicate?
 199   if (TII.isPredicable(MI))
 200     AddDefaultPred(MIB);
 201
 202   // Do we optionally set a predicate?  Preds is size > 0 iff the predicate
 203   // defines CPSR. All other OptionalDefines in ARM are the CCR register.
 204   bool CPSR = false;
 205   if (DefinesOptionalPredicate(MI, &CPSR)) {
 206     if (CPSR)
 207       AddDefaultT1CC(MIB);
 208     else
 209       AddDefaultCC(MIB);
 210   }
 211   return MIB;
 212 }
 213
 214 unsigned ARMFastISel::FastEmitInst_(unsigned MachineInstOpcode,
 215                                     const TargetRegisterClass* RC) {
 216   unsigned ResultReg = createResultReg(RC);
 217   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 218
 219   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg));
 220   return ResultReg;
 221 }
 222
 223 unsigned ARMFastISel::FastEmitInst_r(unsigned MachineInstOpcode,
 224                                      const TargetRegisterClass *RC,
 225                                      unsigned Op0, bool Op0IsKill) {
 226   unsigned ResultReg = createResultReg(RC);
 227   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 228
 229   if (II.getNumDefs() >= 1)
 230     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 231                    .addReg(Op0, Op0IsKill * RegState::Kill));
 232   else {
 233     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 234                    .addReg(Op0, Op0IsKill * RegState::Kill));
 235     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 236                    TII.get(TargetOpcode::COPY), ResultReg)
 237                    .addReg(II.ImplicitDefs[0]));
 238   }
 239   return ResultReg;
 240 }
 241
 242 unsigned ARMFastISel::FastEmitInst_rr(unsigned MachineInstOpcode,
 243                                       const TargetRegisterClass *RC,
 244                                       unsigned Op0, bool Op0IsKill,
 245                                       unsigned Op1, bool Op1IsKill) {
 246   unsigned ResultReg = createResultReg(RC);
 247   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 248
 249   if (II.getNumDefs() >= 1)
 250     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 251                    .addReg(Op0, Op0IsKill * RegState::Kill)
 252                    .addReg(Op1, Op1IsKill * RegState::Kill));
 253   else {
 254     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 255                    .addReg(Op0, Op0IsKill * RegState::Kill)
 256                    .addReg(Op1, Op1IsKill * RegState::Kill));
 257     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 258                            TII.get(TargetOpcode::COPY), ResultReg)
 259                    .addReg(II.ImplicitDefs[0]));
 260   }
 261   return ResultReg;
 262 }
 263
 264 unsigned ARMFastISel::FastEmitInst_ri(unsigned MachineInstOpcode,
 265                                       const TargetRegisterClass *RC,
 266                                       unsigned Op0, bool Op0IsKill,
 267                                       uint64_t Imm) {
 268   unsigned ResultReg = createResultReg(RC);
 269   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 270
 271   if (II.getNumDefs() >= 1)
 272     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 273                    .addReg(Op0, Op0IsKill * RegState::Kill)
 274                    .addImm(Imm));
 275   else {
 276     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 277                    .addReg(Op0, Op0IsKill * RegState::Kill)
 278                    .addImm(Imm));
 279     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 280                            TII.get(TargetOpcode::COPY), ResultReg)
 281                    .addReg(II.ImplicitDefs[0]));
 282   }
 283   return ResultReg;
 284 }
 285
 286 unsigned ARMFastISel::FastEmitInst_rf(unsigned MachineInstOpcode,
 287                                       const TargetRegisterClass *RC,
 288                                       unsigned Op0, bool Op0IsKill,
 289                                       const ConstantFP *FPImm) {
 290   unsigned ResultReg = createResultReg(RC);
 291   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 292
 293   if (II.getNumDefs() >= 1)
 294     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 295                    .addReg(Op0, Op0IsKill * RegState::Kill)
 296                    .addFPImm(FPImm));
 297   else {
 298     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 299                    .addReg(Op0, Op0IsKill * RegState::Kill)
 300                    .addFPImm(FPImm));
 301     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 302                            TII.get(TargetOpcode::COPY), ResultReg)
 303                    .addReg(II.ImplicitDefs[0]));
 304   }
 305   return ResultReg;
 306 }
 307
 308 unsigned ARMFastISel::FastEmitInst_rri(unsigned MachineInstOpcode,
 309                                        const TargetRegisterClass *RC,
 310                                        unsigned Op0, bool Op0IsKill,
 311                                        unsigned Op1, bool Op1IsKill,
 312                                        uint64_t Imm) {
 313   unsigned ResultReg = createResultReg(RC);
 314   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 315
 316   if (II.getNumDefs() >= 1)
 317     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 318                    .addReg(Op0, Op0IsKill * RegState::Kill)
 319                    .addReg(Op1, Op1IsKill * RegState::Kill)
 320                    .addImm(Imm));
 321   else {
 322     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 323                    .addReg(Op0, Op0IsKill * RegState::Kill)
 324                    .addReg(Op1, Op1IsKill * RegState::Kill)
 325                    .addImm(Imm));
 326     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 327                            TII.get(TargetOpcode::COPY), ResultReg)
 328                    .addReg(II.ImplicitDefs[0]));
 329   }
 330   return ResultReg;
 331 }
 332
 333 unsigned ARMFastISel::FastEmitInst_i(unsigned MachineInstOpcode,
 334                                      const TargetRegisterClass *RC,
 335                                      uint64_t Imm) {
 336   unsigned ResultReg = createResultReg(RC);
 337   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 338
 339   if (II.getNumDefs() >= 1)
 340     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 341                    .addImm(Imm));
 342   else {
 343     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 344                    .addImm(Imm));
 345     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 346                            TII.get(TargetOpcode::COPY), ResultReg)
 347                    .addReg(II.ImplicitDefs[0]));
 348   }
 349   return ResultReg;
 350 }
 351
 352 unsigned ARMFastISel::FastEmitInst_extractsubreg(MVT RetVT,
 353                                                  unsigned Op0, bool Op0IsKill,
 354                                                  uint32_t Idx) {
 355   unsigned ResultReg = createResultReg(TLI.getRegClassFor(RetVT));
 356   assert(TargetRegisterInfo::isVirtualRegister(Op0) &&
 357          "Cannot yet extract from physregs");
 358   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
 359                          DL, TII.get(TargetOpcode::COPY), ResultReg)
 360                  .addReg(Op0, getKillRegState(Op0IsKill), Idx));
 361   return ResultReg;
 362 }
 363
 364 // TODO: Don't worry about 64-bit now, but when this is fixed remove the
 365 // checks from the various callers.
 366 unsigned ARMFastISel::ARMMoveToFPReg(EVT VT, unsigned SrcReg) {
 367   if (VT.getSimpleVT().SimpleTy == MVT::f64) return 0;
 368
 369   unsigned MoveReg = createResultReg(TLI.getRegClassFor(VT));
 370   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 371                           TII.get(ARM::VMOVRS), MoveReg)
 372                   .addReg(SrcReg));
 373   return MoveReg;
 374 }
 375
 376 unsigned ARMFastISel::ARMMoveToIntReg(EVT VT, unsigned SrcReg) {
 377   if (VT.getSimpleVT().SimpleTy == MVT::i64) return 0;
 378
 379   unsigned MoveReg = createResultReg(TLI.getRegClassFor(VT));
 380   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 381                           TII.get(ARM::VMOVSR), MoveReg)
 382                   .addReg(SrcReg));
 383   return MoveReg;
 384 }
 385
 386 // For double width floating point we need to materialize two constants
 387 // (the high and the low) into integer registers then use a move to get
 388 // the combined constant into an FP reg.
 389 unsigned ARMFastISel::ARMMaterializeFP(const ConstantFP *CFP, EVT VT) {
 390   const APFloat Val = CFP->getValueAPF();
 391   bool is64bit = VT.getSimpleVT().SimpleTy == MVT::f64;
 392
 393   // This checks to see if we can use VFP3 instructions to materialize
 394   // a constant, otherwise we have to go through the constant pool.
 395   if (TLI.isFPImmLegal(Val, VT)) {
 396     unsigned Opc = is64bit ? ARM::FCONSTD : ARM::FCONSTS;
 397     unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 398     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
 399                             DestReg)
 400                     .addFPImm(CFP));
 401     return DestReg;
 402   }
 403
 404   // Require VFP2 for loading fp constants.
 405   if (!Subtarget->hasVFP2()) return false;
 406
 407   // MachineConstantPool wants an explicit alignment.
 408   unsigned Align = TD.getPrefTypeAlignment(CFP->getType());
 409   if (Align == 0) {
 410     // TODO: Figure out if this is correct.
 411     Align = TD.getTypeAllocSize(CFP->getType());
 412   }
 413   unsigned Idx = MCP.getConstantPoolIndex(cast<Constant>(CFP), Align);
 414   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 415   unsigned Opc = is64bit ? ARM::VLDRD : ARM::VLDRS;
 416
 417   // The extra reg is for addrmode5.
 418   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
 419                           DestReg)
 420                   .addConstantPoolIndex(Idx)
 421                   .addReg(0));
 422   return DestReg;
 423 }
 424
 425 unsigned ARMFastISel::ARMMaterializeInt(const Constant *C, EVT VT) {
 426
 427   // For now 32-bit only.
 428   if (VT.getSimpleVT().SimpleTy != MVT::i32) return false;
 429
 430   // MachineConstantPool wants an explicit alignment.
 431   unsigned Align = TD.getPrefTypeAlignment(C->getType());
 432   if (Align == 0) {
 433     // TODO: Figure out if this is correct.
 434     Align = TD.getTypeAllocSize(C->getType());
 435   }
 436   unsigned Idx = MCP.getConstantPoolIndex(C, Align);
 437   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 438
 439   if (isThumb)
 440     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 441                             TII.get(ARM::t2LDRpci), DestReg)
 442                     .addConstantPoolIndex(Idx));
 443   else
 444     // The extra reg and immediate are for addrmode2.
 445     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 446                             TII.get(ARM::LDRcp), DestReg)
 447                     .addConstantPoolIndex(Idx)
 448                     .addReg(0).addImm(0));
 449
 450   return DestReg;
 451 }
 452
 453 unsigned ARMFastISel::ARMMaterializeGV(const GlobalValue *GV, EVT VT) {
 454   // For now 32-bit only.
 455   if (VT.getSimpleVT().SimpleTy != MVT::i32) return 0;
 456
 457   Reloc::Model RelocM = TM.getRelocationModel();
 458
 459   // TODO: No external globals for now.
 460   if (Subtarget->GVIsIndirectSymbol(GV, RelocM)) return 0;
 461
 462   // TODO: Need more magic for ARM PIC.
 463   if (!isThumb && (RelocM == Reloc::PIC_)) return 0;
 464
 465   // MachineConstantPool wants an explicit alignment.
 466   unsigned Align = TD.getPrefTypeAlignment(GV->getType());
 467   if (Align == 0) {
 468     // TODO: Figure out if this is correct.
 469     Align = TD.getTypeAllocSize(GV->getType());
 470   }
 471
 472   // Grab index.
 473   unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb() ? 4 : 8);
 474   unsigned Id = AFI->createConstPoolEntryUId();
 475   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, Id,
 476                                                        ARMCP::CPValue, PCAdj);
 477   unsigned Idx = MCP.getConstantPoolIndex(CPV, Align);
 478
 479   // Load value.
 480   MachineInstrBuilder MIB;
 481   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 482   if (isThumb) {
 483     unsigned Opc = (RelocM != Reloc::PIC_) ? ARM::t2LDRpci : ARM::t2LDRpci_pic;
 484     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc), DestReg)
 485           .addConstantPoolIndex(Idx);
 486     if (RelocM == Reloc::PIC_)
 487       MIB.addImm(Id);
 488   } else {
 489     // The extra reg and immediate are for addrmode2.
 490     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(ARM::LDRcp),
 491                   DestReg)
 492           .addConstantPoolIndex(Idx)
 493           .addReg(0).addImm(0);
 494   }
 495   AddOptionalDefs(MIB);
 496   return DestReg;
 497 }
 498
 499 unsigned ARMFastISel::TargetMaterializeConstant(const Constant *C) {
 500   EVT VT = TLI.getValueType(C->getType(), true);
 501
 502   // Only handle simple types.
 503   if (!VT.isSimple()) return 0;
 504
 505   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(C))
 506     return ARMMaterializeFP(CFP, VT);
 507   else if (const GlobalValue *GV = dyn_cast<GlobalValue>(C))
 508     return ARMMaterializeGV(GV, VT);
 509   else if (isa<ConstantInt>(C))
 510     return ARMMaterializeInt(C, VT);
 511
 512   return 0;
 513 }
 514
 515 unsigned ARMFastISel::TargetMaterializeAlloca(const AllocaInst *AI) {
 516   // Don't handle dynamic allocas.
 517   if (!FuncInfo.StaticAllocaMap.count(AI)) return 0;
 518
 519   EVT VT;
 520   if (!isTypeLegal(AI->getType(), VT)) return false;
 521
 522   DenseMap<const AllocaInst*, int>::iterator SI =
 523     FuncInfo.StaticAllocaMap.find(AI);
 524
 525   // This will get lowered later into the correct offsets and registers
 526   // via rewriteXFrameIndex.
 527   if (SI != FuncInfo.StaticAllocaMap.end()) {
 528     TargetRegisterClass* RC = TLI.getRegClassFor(VT);
 529     unsigned ResultReg = createResultReg(RC);
 530     unsigned Opc = isThumb ? ARM::t2ADDri : ARM::ADDri;
 531     AddOptionalDefs(BuildMI(*FuncInfo.MBB, *FuncInfo.InsertPt, DL,
 532                             TII.get(Opc), ResultReg)
 533                             .addFrameIndex(SI->second)
 534                             .addImm(0));
 535     return ResultReg;
 536   }
 537
 538   return 0;
 539 }
 540
 541 bool ARMFastISel::isTypeLegal(const Type *Ty, EVT &VT) {
 542   VT = TLI.getValueType(Ty, true);
 543
 544   // Only handle simple types.
 545   if (VT == MVT::Other || !VT.isSimple()) return false;
 546
 547   // Handle all legal types, i.e. a register that will directly hold this
 548   // value.
 549   return TLI.isTypeLegal(VT);
 550 }
 551
 552 bool ARMFastISel::isLoadTypeLegal(const Type *Ty, EVT &VT) {
 553   if (isTypeLegal(Ty, VT)) return true;
 554
 555   // If this is a type than can be sign or zero-extended to a basic operation
 556   // go ahead and accept it now.
 557   if (VT == MVT::i8 || VT == MVT::i16)
 558     return true;
 559
 560   return false;
 561 }
 562
 563 // Computes the Reg+Offset to get to an object.
 564 bool ARMFastISel::ARMComputeRegOffset(const Value *Obj, unsigned &Reg,
 565                                       int &Offset) {
 566   // Some boilerplate from the X86 FastISel.
 567   const User *U = NULL;
 568   unsigned Opcode = Instruction::UserOp1;
 569   if (const Instruction *I = dyn_cast<Instruction>(Obj)) {
 570     // Don't walk into other basic blocks; it's possible we haven't
 571     // visited them yet, so the instructions may not yet be assigned
 572     // virtual registers.
 573     if (FuncInfo.MBBMap[I->getParent()] != FuncInfo.MBB)
 574       return false;
 575     Opcode = I->getOpcode();
 576     U = I;
 577   } else if (const ConstantExpr *C = dyn_cast<ConstantExpr>(Obj)) {
 578     Opcode = C->getOpcode();
 579     U = C;
 580   }
 581
 582   if (const PointerType *Ty = dyn_cast<PointerType>(Obj->getType()))
 583     if (Ty->getAddressSpace() > 255)
 584       // Fast instruction selection doesn't support the special
 585       // address spaces.
 586       return false;
 587
 588   switch (Opcode) {
 589     default:
 590     break;
 591     case Instruction::BitCast: {
 592       // Look through bitcasts.
 593       return ARMComputeRegOffset(U->getOperand(0), Reg, Offset);
 594     }
 595     case Instruction::IntToPtr: {
 596       // Look past no-op inttoptrs.
 597       if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 598         return ARMComputeRegOffset(U->getOperand(0), Reg, Offset);
 599       break;
 600     }
 601     case Instruction::PtrToInt: {
 602       // Look past no-op ptrtoints.
 603       if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 604         return ARMComputeRegOffset(U->getOperand(0), Reg, Offset);
 605       break;
 606     }
 607     case Instruction::Alloca: {
 608       // Don't handle dynamic allocas.
 609       assert(!FuncInfo.StaticAllocaMap.count(cast<AllocaInst>(Obj)) &&
 610              "Alloca should have been handled earlier!");
 611       return false;
 612     }
 613   }
 614
 615   // FIXME: Handle global variables.
 616   if (const GlobalValue *GV = dyn_cast<GlobalValue>(Obj)) {
 617     (void)GV;
 618     return false;
 619   }
 620
 621   // Try to get this in a register if nothing else has worked.
 622   Reg = getRegForValue(Obj);
 623   if (Reg == 0) return false;
 624
 625   // Since the offset may be too large for the load instruction
 626   // get the reg+offset into a register.
 627   // TODO: Verify the additions work, otherwise we'll need to add the
 628   // offset instead of 0 to the instructions and do all sorts of operand
 629   // munging.
 630   // TODO: Optimize this somewhat.
 631   if (Offset != 0) {
 632     ARMCC::CondCodes Pred = ARMCC::AL;
 633     unsigned PredReg = 0;
 634
 635     if (!isThumb)
 636       emitARMRegPlusImmediate(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 637                               Reg, Reg, Offset, Pred, PredReg,
 638                               static_cast<const ARMBaseInstrInfo&>(TII));
 639     else {
 640       assert(AFI->isThumb2Function());
 641       emitT2RegPlusImmediate(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 642                              Reg, Reg, Offset, Pred, PredReg,
 643                              static_cast<const ARMBaseInstrInfo&>(TII));
 644     }
 645   }
 646   return true;
 647 }
 648
 649 bool ARMFastISel::ARMLoadAlloca(const Instruction *I, EVT VT) {
 650   Value *Op0 = I->getOperand(0);
 651
 652   // Promote load/store types.
 653   if (VT == MVT::i8 || VT == MVT::i16) VT = MVT::i32;
 654
 655   // Verify it's an alloca.
 656   if (const AllocaInst *AI = dyn_cast<AllocaInst>(Op0)) {
 657     DenseMap<const AllocaInst*, int>::iterator SI =
 658       FuncInfo.StaticAllocaMap.find(AI);
 659
 660     if (SI != FuncInfo.StaticAllocaMap.end()) {
 661       TargetRegisterClass* RC = TLI.getRegClassFor(VT);
 662       unsigned ResultReg = createResultReg(RC);
 663       TII.loadRegFromStackSlot(*FuncInfo.MBB, *FuncInfo.InsertPt,
 664                                ResultReg, SI->second, RC,
 665                                TM.getRegisterInfo());
 666       UpdateValueMap(I, ResultReg);
 667       return true;
 668     }
 669   }
 670   return false;
 671 }
 672
 673 bool ARMFastISel::ARMEmitLoad(EVT VT, unsigned &ResultReg,
 674                               unsigned Reg, int Offset) {
 675
 676   assert(VT.isSimple() && "Non-simple types are invalid here!");
 677   unsigned Opc;
 678   TargetRegisterClass *RC;
 679   bool isFloat = false;
 680   switch (VT.getSimpleVT().SimpleTy) {
 681     default:
 682       // This is mostly going to be Neon/vector support.
 683       return false;
 684     case MVT::i16:
 685       Opc = isThumb ? ARM::t2LDRHi8 : ARM::LDRH;
 686       RC = ARM::GPRRegisterClass;
 687       VT = MVT::i32;
 688       break;
 689     case MVT::i8:
 690       Opc = isThumb ? ARM::t2LDRBi8 : ARM::LDRB;
 691       RC = ARM::GPRRegisterClass;
 692       VT = MVT::i32;
 693       break;
 694     case MVT::i32:
 695       Opc = isThumb ? ARM::t2LDRi8 : ARM::LDR;
 696       RC = ARM::GPRRegisterClass;
 697       break;
 698     case MVT::f32:
 699       Opc = ARM::VLDRS;
 700       RC = TLI.getRegClassFor(VT);
 701       isFloat = true;
 702       break;
 703     case MVT::f64:
 704       Opc = ARM::VLDRD;
 705       RC = TLI.getRegClassFor(VT);
 706       isFloat = true;
 707       break;
 708   }
 709
 710   ResultReg = createResultReg(RC);
 711
 712   // For now with the additions above the offset should be zero - thus we
 713   // can always fit into an i8.
 714   assert(Offset == 0 && "Offset not zero!");
 715
 716   // The thumb and floating point instructions both take 2 operands, ARM takes
 717   // another register.
 718   if (isFloat || isThumb)
 719     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 720                             TII.get(Opc), ResultReg)
 721                     .addReg(Reg).addImm(Offset));
 722   else
 723     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 724                             TII.get(Opc), ResultReg)
 725                     .addReg(Reg).addReg(0).addImm(Offset));
 726   return true;
 727 }
 728
 729 bool ARMFastISel::SelectLoad(const Instruction *I) {
 730   // Verify we have a legal type before going any further.
 731   EVT VT;
 732   if (!isLoadTypeLegal(I->getType(), VT))
 733     return false;
 734
 735   // If we're an alloca we know we have a frame index and can emit the load
 736   // directly in short order.
 737   if (ARMLoadAlloca(I, VT))
 738     return true;
 739
 740   // Our register and offset with innocuous defaults.
 741   unsigned Reg = 0;
 742   int Offset = 0;
 743
 744   // See if we can handle this as Reg + Offset
 745   if (!ARMComputeRegOffset(I->getOperand(0), Reg, Offset))
 746     return false;
 747
 748   unsigned ResultReg;
 749   if (!ARMEmitLoad(VT, ResultReg, Reg, Offset /* 0 */)) return false;
 750
 751   UpdateValueMap(I, ResultReg);
 752   return true;
 753 }
 754
 755 bool ARMFastISel::ARMStoreAlloca(const Instruction *I, unsigned SrcReg, EVT VT){
 756   Value *Op1 = I->getOperand(1);
 757
 758   // Promote load/store types.
 759   if (VT == MVT::i8 || VT == MVT::i16) VT = MVT::i32;
 760
 761   // Verify it's an alloca.
 762   if (const AllocaInst *AI = dyn_cast<AllocaInst>(Op1)) {
 763     DenseMap<const AllocaInst*, int>::iterator SI =
 764       FuncInfo.StaticAllocaMap.find(AI);
 765
 766     if (SI != FuncInfo.StaticAllocaMap.end()) {
 767       TargetRegisterClass* RC = TLI.getRegClassFor(VT);
 768       assert(SrcReg != 0 && "Nothing to store!");
 769       TII.storeRegToStackSlot(*FuncInfo.MBB, *FuncInfo.InsertPt,
 770                               SrcReg, true /*isKill*/, SI->second, RC,
 771                               TM.getRegisterInfo());
 772       return true;
 773     }
 774   }
 775   return false;
 776 }
 777
 778 bool ARMFastISel::ARMEmitStore(EVT VT, unsigned SrcReg,
 779                                unsigned DstReg, int Offset) {
 780   unsigned StrOpc;
 781   bool isFloat = false;
 782   switch (VT.getSimpleVT().SimpleTy) {
 783     default: return false;
 784     case MVT::i1:
 785     case MVT::i8: StrOpc = isThumb ? ARM::t2STRBi8 : ARM::STRB; break;
 786     case MVT::i16: StrOpc = isThumb ? ARM::t2STRHi8 : ARM::STRH; break;
 787     case MVT::i32: StrOpc = isThumb ? ARM::t2STRi8 : ARM::STR; break;
 788     case MVT::f32:
 789       if (!Subtarget->hasVFP2()) return false;
 790       StrOpc = ARM::VSTRS;
 791       isFloat = true;
 792       break;
 793     case MVT::f64:
 794       if (!Subtarget->hasVFP2()) return false;
 795       StrOpc = ARM::VSTRD;
 796       isFloat = true;
 797       break;
 798   }
 799
 800   // The thumb addressing mode has operands swapped from the arm addressing
 801   // mode, the floating point one only has two operands.
 802   if (isFloat || isThumb)
 803     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 804                             TII.get(StrOpc))
 805                     .addReg(SrcReg).addReg(DstReg).addImm(Offset));
 806   else
 807     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 808                             TII.get(StrOpc))
 809                     .addReg(SrcReg).addReg(DstReg).addReg(0).addImm(Offset));
 810
 811   return true;
 812 }
 813
 814 bool ARMFastISel::SelectStore(const Instruction *I) {
 815   Value *Op0 = I->getOperand(0);
 816   unsigned SrcReg = 0;
 817
 818   // Yay type legalization
 819   EVT VT;
 820   if (!isLoadTypeLegal(I->getOperand(0)->getType(), VT))
 821     return false;
 822
 823   // Get the value to be stored into a register.
 824   SrcReg = getRegForValue(Op0);
 825   if (SrcReg == 0)
 826     return false;
 827
 828   // If we're an alloca we know we have a frame index and can emit the store
 829   // quickly.
 830   if (ARMStoreAlloca(I, SrcReg, VT))
 831     return true;
 832
 833   // Our register and offset with innocuous defaults.
 834   unsigned Reg = 0;
 835   int Offset = 0;
 836
 837   // See if we can handle this as Reg + Offset
 838   if (!ARMComputeRegOffset(I->getOperand(1), Reg, Offset))
 839     return false;
 840
 841   if (!ARMEmitStore(VT, SrcReg, Reg, Offset /* 0 */)) return false;
 842
 843   return true;
 844 }
 845
 846 static ARMCC::CondCodes getComparePred(CmpInst::Predicate Pred) {
 847   switch (Pred) {
 848     // Needs two compares...
 849     case CmpInst::FCMP_ONE:
 850     case CmpInst::FCMP_UEQ:
 851     default:
 852       assert(false && "Unhandled CmpInst::Predicate!");
 853       return ARMCC::AL;
 854     case CmpInst::ICMP_EQ:
 855     case CmpInst::FCMP_OEQ:
 856       return ARMCC::EQ;
 857     case CmpInst::ICMP_SGT:
 858     case CmpInst::FCMP_OGT:
 859       return ARMCC::GT;
 860     case CmpInst::ICMP_SGE:
 861     case CmpInst::FCMP_OGE:
 862       return ARMCC::GE;
 863     case CmpInst::ICMP_UGT:
 864     case CmpInst::FCMP_UGT:
 865       return ARMCC::HI;
 866     case CmpInst::FCMP_OLT:
 867       return ARMCC::MI;
 868     case CmpInst::ICMP_ULE:
 869     case CmpInst::FCMP_OLE:
 870       return ARMCC::LS;
 871     case CmpInst::FCMP_ORD:
 872       return ARMCC::VC;
 873     case CmpInst::FCMP_UNO:
 874       return ARMCC::VS;
 875     case CmpInst::FCMP_UGE:
 876       return ARMCC::PL;
 877     case CmpInst::ICMP_SLT:
 878     case CmpInst::FCMP_ULT:
 879       return ARMCC::LT;
 880     case CmpInst::ICMP_SLE:
 881     case CmpInst::FCMP_ULE:
 882       return ARMCC::LE;
 883     case CmpInst::FCMP_UNE:
 884     case CmpInst::ICMP_NE:
 885       return ARMCC::NE;
 886     case CmpInst::ICMP_UGE:
 887       return ARMCC::HS;
 888     case CmpInst::ICMP_ULT:
 889       return ARMCC::LO;
 890   }
 891 }
 892
 893 bool ARMFastISel::SelectBranch(const Instruction *I) {
 894   const BranchInst *BI = cast<BranchInst>(I);
 895   MachineBasicBlock *TBB = FuncInfo.MBBMap[BI->getSuccessor(0)];
 896   MachineBasicBlock *FBB = FuncInfo.MBBMap[BI->getSuccessor(1)];
 897
 898   // Simple branch support.
 899   // TODO: Try to avoid the re-computation in some places.
 900   unsigned CondReg = getRegForValue(BI->getCondition());
 901   if (CondReg == 0) return false;
 902
 903   // Re-set the flags just in case.
 904   unsigned CmpOpc = isThumb ? ARM::t2CMPri : ARM::CMPri;
 905   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CmpOpc))
 906                   .addReg(CondReg).addImm(1));
 907
 908   unsigned BrOpc = isThumb ? ARM::t2Bcc : ARM::Bcc;
 909   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(BrOpc))
 910                   .addMBB(TBB).addImm(ARMCC::EQ).addReg(ARM::CPSR);
 911   FastEmitBranch(FBB, DL);
 912   FuncInfo.MBB->addSuccessor(TBB);
 913   return true;
 914 }
 915
 916 bool ARMFastISel::SelectCmp(const Instruction *I) {
 917   const CmpInst *CI = cast<CmpInst>(I);
 918
 919   EVT VT;
 920   const Type *Ty = CI->getOperand(0)->getType();
 921   if (!isTypeLegal(Ty, VT))
 922     return false;
 923
 924   bool isFloat = (Ty->isDoubleTy() || Ty->isFloatTy());
 925   if (isFloat && !Subtarget->hasVFP2())
 926     return false;
 927
 928   unsigned CmpOpc;
 929   unsigned CondReg;
 930   switch (VT.getSimpleVT().SimpleTy) {
 931     default: return false;
 932     // TODO: Verify compares.
 933     case MVT::f32:
 934       CmpOpc = ARM::VCMPES;
 935       CondReg = ARM::FPSCR;
 936       break;
 937     case MVT::f64:
 938       CmpOpc = ARM::VCMPED;
 939       CondReg = ARM::FPSCR;
 940       break;
 941     case MVT::i32:
 942       CmpOpc = isThumb ? ARM::t2CMPrr : ARM::CMPrr;
 943       CondReg = ARM::CPSR;
 944       break;
 945   }
 946
 947   // Get the compare predicate.
 948   ARMCC::CondCodes ARMPred = getComparePred(CI->getPredicate());
 949
 950   // We may not handle every CC for now.
 951   if (ARMPred == ARMCC::AL) return false;
 952
 953   unsigned Arg1 = getRegForValue(CI->getOperand(0));
 954   if (Arg1 == 0) return false;
 955
 956   unsigned Arg2 = getRegForValue(CI->getOperand(1));
 957   if (Arg2 == 0) return false;
 958
 959   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CmpOpc))
 960                   .addReg(Arg1).addReg(Arg2));
 961
 962   // For floating point we need to move the result to a comparison register
 963   // that we can then use for branches.
 964   if (isFloat)
 965     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 966                             TII.get(ARM::FMSTAT)));
 967
 968   // Now set a register based on the comparison. Explicitly set the predicates
 969   // here.
 970   unsigned MovCCOpc = isThumb ? ARM::t2MOVCCi : ARM::MOVCCi;
 971   TargetRegisterClass *RC = isThumb ? ARM::rGPRRegisterClass
 972                                     : ARM::GPRRegisterClass;
 973   unsigned DestReg = createResultReg(RC);
 974   Constant *Zero
 975     = ConstantInt::get(Type::getInt32Ty(*Context), 0);
 976   unsigned ZeroReg = TargetMaterializeConstant(Zero);
 977   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(MovCCOpc), DestReg)
 978           .addReg(ZeroReg).addImm(1)
 979           .addImm(ARMPred).addReg(CondReg);
 980
 981   UpdateValueMap(I, DestReg);
 982   return true;
 983 }
 984
 985 bool ARMFastISel::SelectFPExt(const Instruction *I) {
 986   // Make sure we have VFP and that we're extending float to double.
 987   if (!Subtarget->hasVFP2()) return false;
 988
 989   Value *V = I->getOperand(0);
 990   if (!I->getType()->isDoubleTy() ||
 991       !V->getType()->isFloatTy()) return false;
 992
 993   unsigned Op = getRegForValue(V);
 994   if (Op == 0) return false;
 995
 996   unsigned Result = createResultReg(ARM::DPRRegisterClass);
 997   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 998                           TII.get(ARM::VCVTDS), Result)
 999                   .addReg(Op));
1000   UpdateValueMap(I, Result);
1001   return true;
1002 }
1003
1004 bool ARMFastISel::SelectFPTrunc(const Instruction *I) {
1005   // Make sure we have VFP and that we're truncating double to float.
1006   if (!Subtarget->hasVFP2()) return false;
1007
1008   Value *V = I->getOperand(0);
1009   if (!(I->getType()->isFloatTy() &&
1010         V->getType()->isDoubleTy())) return false;
1011
1012   unsigned Op = getRegForValue(V);
1013   if (Op == 0) return false;
1014
1015   unsigned Result = createResultReg(ARM::SPRRegisterClass);
1016   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1017                           TII.get(ARM::VCVTSD), Result)
1018                   .addReg(Op));
1019   UpdateValueMap(I, Result);
1020   return true;
1021 }
1022
1023 bool ARMFastISel::SelectSIToFP(const Instruction *I) {
1024   // Make sure we have VFP.
1025   if (!Subtarget->hasVFP2()) return false;
1026
1027   EVT DstVT;
1028   const Type *Ty = I->getType();
1029   if (!isTypeLegal(Ty, DstVT))
1030     return false;
1031
1032   unsigned Op = getRegForValue(I->getOperand(0));
1033   if (Op == 0) return false;
1034
1035   // The conversion routine works on fp-reg to fp-reg and the operand above
1036   // was an integer, move it to the fp registers if possible.
1037   unsigned FP = ARMMoveToFPReg(MVT::f32, Op);
1038   if (FP == 0) return false;
1039
1040   unsigned Opc;
1041   if (Ty->isFloatTy()) Opc = ARM::VSITOS;
1042   else if (Ty->isDoubleTy()) Opc = ARM::VSITOD;
1043   else return 0;
1044
1045   unsigned ResultReg = createResultReg(TLI.getRegClassFor(DstVT));
1046   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
1047                           ResultReg)
1048                   .addReg(FP));
1049   UpdateValueMap(I, ResultReg);
1050   return true;
1051 }
1052
1053 bool ARMFastISel::SelectFPToSI(const Instruction *I) {
1054   // Make sure we have VFP.
1055   if (!Subtarget->hasVFP2()) return false;
1056
1057   EVT DstVT;
1058   const Type *RetTy = I->getType();
1059   if (!isTypeLegal(RetTy, DstVT))
1060     return false;
1061
1062   unsigned Op = getRegForValue(I->getOperand(0));
1063   if (Op == 0) return false;
1064
1065   unsigned Opc;
1066   const Type *OpTy = I->getOperand(0)->getType();
1067   if (OpTy->isFloatTy()) Opc = ARM::VTOSIZS;
1068   else if (OpTy->isDoubleTy()) Opc = ARM::VTOSIZD;
1069   else return 0;
1070
1071   // f64->s32 or f32->s32 both need an intermediate f32 reg.
1072   unsigned ResultReg = createResultReg(TLI.getRegClassFor(MVT::f32));
1073   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
1074                           ResultReg)
1075                   .addReg(Op));
1076
1077   // This result needs to be in an integer register, but the conversion only
1078   // takes place in fp-regs.
1079   unsigned IntReg = ARMMoveToIntReg(DstVT, ResultReg);
1080   if (IntReg == 0) return false;
1081
1082   UpdateValueMap(I, IntReg);
1083   return true;
1084 }
1085
1086 bool ARMFastISel::SelectSelect(const Instruction *I) {
1087   EVT VT = TLI.getValueType(I->getType(), /*HandleUnknown=*/true);
1088   if (VT == MVT::Other || !isTypeLegal(I->getType(), VT))
1089     return false;
1090
1091   // Things need to be register sized for register moves.
1092   if (VT.getSimpleVT().SimpleTy != MVT::i32) return false;
1093   const TargetRegisterClass *RC = TLI.getRegClassFor(VT);
1094
1095   unsigned CondReg = getRegForValue(I->getOperand(0));
1096   if (CondReg == 0) return false;
1097   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1098   if (Op1Reg == 0) return false;
1099   unsigned Op2Reg = getRegForValue(I->getOperand(2));
1100   if (Op2Reg == 0) return false;
1101
1102   unsigned CmpOpc = isThumb ? ARM::t2TSTri : ARM::TSTri;
1103   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CmpOpc))
1104                   .addReg(CondReg).addImm(1));
1105   unsigned ResultReg = createResultReg(RC);
1106   unsigned MovCCOpc = isThumb ? ARM::t2MOVCCr : ARM::MOVCCr;
1107   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(MovCCOpc), ResultReg)
1108     .addReg(Op1Reg).addReg(Op2Reg)
1109     .addImm(ARMCC::EQ).addReg(ARM::CPSR);
1110   UpdateValueMap(I, ResultReg);
1111   return true;
1112 }
1113
1114 bool ARMFastISel::SelectSDiv(const Instruction *I) {
1115   EVT VT;
1116   const Type *Ty = I->getType();
1117   if (!isTypeLegal(Ty, VT))
1118     return false;
1119
1120   // If we have integer div support we should have selected this automagically.
1121   // In case we have a real miss go ahead and return false and we'll pick
1122   // it up later.
1123   if (Subtarget->hasDivide()) return false;
1124
1125   // Otherwise emit a libcall.
1126   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1127   if (VT == MVT::i8)
1128     LC = RTLIB::SDIV_I8;
1129   else if (VT == MVT::i16)
1130     LC = RTLIB::SDIV_I16;
1131   else if (VT == MVT::i32)
1132     LC = RTLIB::SDIV_I32;
1133   else if (VT == MVT::i64)
1134     LC = RTLIB::SDIV_I64;
1135   else if (VT == MVT::i128)
1136     LC = RTLIB::SDIV_I128;
1137   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported SDIV!");
1138
1139   return ARMEmitLibcall(I, LC);
1140 }
1141
1142 bool ARMFastISel::SelectSRem(const Instruction *I) {
1143   EVT VT;
1144   const Type *Ty = I->getType();
1145   if (!isTypeLegal(Ty, VT))
1146     return false;
1147
1148   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1149   if (VT == MVT::i8)
1150     LC = RTLIB::SREM_I8;
1151   else if (VT == MVT::i16)
1152     LC = RTLIB::SREM_I16;
1153   else if (VT == MVT::i32)
1154     LC = RTLIB::SREM_I32;
1155   else if (VT == MVT::i64)
1156     LC = RTLIB::SREM_I64;
1157   else if (VT == MVT::i128)
1158     LC = RTLIB::SREM_I128;
1159   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported SREM!");
1160
1161   return ARMEmitLibcall(I, LC);
1162 }
1163
1164 bool ARMFastISel::SelectBinaryOp(const Instruction *I, unsigned ISDOpcode) {
1165   EVT VT  = TLI.getValueType(I->getType(), true);
1166
1167   // We can get here in the case when we want to use NEON for our fp
1168   // operations, but can't figure out how to. Just use the vfp instructions
1169   // if we have them.
1170   // FIXME: It'd be nice to use NEON instructions.
1171   const Type *Ty = I->getType();
1172   bool isFloat = (Ty->isDoubleTy() || Ty->isFloatTy());
1173   if (isFloat && !Subtarget->hasVFP2())
1174     return false;
1175
1176   unsigned Op1 = getRegForValue(I->getOperand(0));
1177   if (Op1 == 0) return false;
1178
1179   unsigned Op2 = getRegForValue(I->getOperand(1));
1180   if (Op2 == 0) return false;
1181
1182   unsigned Opc;
1183   bool is64bit = VT.getSimpleVT().SimpleTy == MVT::f64 ||
1184                  VT.getSimpleVT().SimpleTy == MVT::i64;
1185   switch (ISDOpcode) {
1186     default: return false;
1187     case ISD::FADD:
1188       Opc = is64bit ? ARM::VADDD : ARM::VADDS;
1189       break;
1190     case ISD::FSUB:
1191       Opc = is64bit ? ARM::VSUBD : ARM::VSUBS;
1192       break;
1193     case ISD::FMUL:
1194       Opc = is64bit ? ARM::VMULD : ARM::VMULS;
1195       break;
1196   }
1197   unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
1198   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1199                           TII.get(Opc), ResultReg)
1200                   .addReg(Op1).addReg(Op2));
1201   UpdateValueMap(I, ResultReg);
1202   return true;
1203 }
1204
1205 // Call Handling Code
1206
1207 // This is largely taken directly from CCAssignFnForNode - we don't support
1208 // varargs in FastISel so that part has been removed.
1209 // TODO: We may not support all of this.
1210 CCAssignFn *ARMFastISel::CCAssignFnForCall(CallingConv::ID CC, bool Return) {
1211   switch (CC) {
1212   default:
1213     llvm_unreachable("Unsupported calling convention");
1214   case CallingConv::C:
1215   case CallingConv::Fast:
1216     // Use target triple & subtarget features to do actual dispatch.
1217     if (Subtarget->isAAPCS_ABI()) {
1218       if (Subtarget->hasVFP2() &&
1219           FloatABIType == FloatABI::Hard)
1220         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
1221       else
1222         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
1223     } else
1224         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
1225   case CallingConv::ARM_AAPCS_VFP:
1226     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
1227   case CallingConv::ARM_AAPCS:
1228     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
1229   case CallingConv::ARM_APCS:
1230     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
1231   }
1232 }
1233
1234 bool ARMFastISel::ProcessCallArgs(SmallVectorImpl<Value*> &Args,
1235                                   SmallVectorImpl<unsigned> &ArgRegs,
1236                                   SmallVectorImpl<EVT> &ArgVTs,
1237                                   SmallVectorImpl<ISD::ArgFlagsTy> &ArgFlags,
1238                                   SmallVectorImpl<unsigned> &RegArgs,
1239                                   CallingConv::ID CC,
1240                                   unsigned &NumBytes) {
1241   SmallVector<CCValAssign, 16> ArgLocs;
1242   CCState CCInfo(CC, false, TM, ArgLocs, *Context);
1243   CCInfo.AnalyzeCallOperands(ArgVTs, ArgFlags, CCAssignFnForCall(CC, false));
1244
1245   // Get a count of how many bytes are to be pushed on the stack.
1246   NumBytes = CCInfo.getNextStackOffset();
1247
1248   // Issue CALLSEQ_START
1249   unsigned AdjStackDown = TM.getRegisterInfo()->getCallFrameSetupOpcode();
1250   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1251                           TII.get(AdjStackDown))
1252                   .addImm(NumBytes));
1253
1254   // Process the args.
1255   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1256     CCValAssign &VA = ArgLocs[i];
1257     unsigned Arg = ArgRegs[VA.getValNo()];
1258     EVT ArgVT = ArgVTs[VA.getValNo()];
1259
1260     // Handle arg promotion, etc.
1261     switch (VA.getLocInfo()) {
1262       case CCValAssign::Full: break;
1263       default:
1264       // TODO: Handle arg promotion.
1265       return false;
1266     }
1267
1268     // Now copy/store arg to correct locations.
1269     // TODO: We need custom lowering for f64 args.
1270     if (VA.isRegLoc() && !VA.needsCustom()) {
1271       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1272               VA.getLocReg())
1273       .addReg(Arg);
1274       RegArgs.push_back(VA.getLocReg());
1275     } else {
1276       // Need to store
1277       return false;
1278     }
1279   }
1280
1281   return true;
1282 }
1283
1284 bool ARMFastISel::FinishCall(EVT RetVT, SmallVectorImpl<unsigned> &UsedRegs,
1285                              const Instruction *I, CallingConv::ID CC,
1286                              unsigned &NumBytes) {
1287   // Issue CALLSEQ_END
1288   unsigned AdjStackUp = TM.getRegisterInfo()->getCallFrameDestroyOpcode();
1289   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1290                           TII.get(AdjStackUp))
1291                   .addImm(NumBytes).addImm(0));
1292
1293   // Now the return value.
1294   if (RetVT.getSimpleVT().SimpleTy != MVT::isVoid) {
1295     SmallVector<CCValAssign, 16> RVLocs;
1296     CCState CCInfo(CC, false, TM, RVLocs, *Context);
1297     CCInfo.AnalyzeCallResult(RetVT, CCAssignFnForCall(CC, true));
1298
1299     // Copy all of the result registers out of their specified physreg.
1300     if (RVLocs.size() == 2 && RetVT.getSimpleVT().SimpleTy == MVT::f64) {
1301       // For this move we copy into two registers and then move into the
1302       // double fp reg we want.
1303       // TODO: Are the copies necessary?
1304       TargetRegisterClass *CopyRC = TLI.getRegClassFor(MVT::i32);
1305       unsigned Copy1 = createResultReg(CopyRC);
1306       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1307               Copy1).addReg(RVLocs[0].getLocReg());
1308       UsedRegs.push_back(RVLocs[0].getLocReg());
1309
1310       unsigned Copy2 = createResultReg(CopyRC);
1311       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1312               Copy2).addReg(RVLocs[1].getLocReg());
1313       UsedRegs.push_back(RVLocs[1].getLocReg());
1314
1315       EVT DestVT = RVLocs[0].getValVT();
1316       TargetRegisterClass* DstRC = TLI.getRegClassFor(DestVT);
1317       unsigned ResultReg = createResultReg(DstRC);
1318       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1319                               TII.get(ARM::VMOVDRR), ResultReg)
1320                       .addReg(Copy1).addReg(Copy2));
1321
1322       // Finally update the result.
1323       UpdateValueMap(I, ResultReg);
1324     } else {
1325       assert(RVLocs.size() == 1 && "Can't handle non-double multi-reg retvals!");
1326       EVT CopyVT = RVLocs[0].getValVT();
1327       TargetRegisterClass* DstRC = TLI.getRegClassFor(CopyVT);
1328
1329       unsigned ResultReg = createResultReg(DstRC);
1330       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1331               ResultReg).addReg(RVLocs[0].getLocReg());
1332       UsedRegs.push_back(RVLocs[0].getLocReg());
1333
1334       // Finally update the result.
1335       UpdateValueMap(I, ResultReg);
1336     }
1337   }
1338
1339   return true;
1340 }
1341
1342 // A quick function that will emit a call for a named libcall in F with the
1343 // vector of passed arguments for the Instruction in I. We can assume that we
1344 // can emit a call for any libcall we can produce. This is an abridged version
1345 // of the full call infrastructure since we won't need to worry about things
1346 // like computed function pointers or strange arguments at call sites.
1347 // TODO: Try to unify this and the normal call bits for ARM, then try to unify
1348 // with X86.
1349 bool ARMFastISel::ARMEmitLibcall(const Instruction *I, RTLIB::Libcall Call) {
1350   CallingConv::ID CC = TLI.getLibcallCallingConv(Call);
1351
1352   // Handle *simple* calls for now.
1353   const Type *RetTy = I->getType();
1354   EVT RetVT;
1355   if (RetTy->isVoidTy())
1356     RetVT = MVT::isVoid;
1357   else if (!isTypeLegal(RetTy, RetVT))
1358     return false;
1359
1360   // For now we're using BLX etc on the assumption that we have v5t ops.
1361   if (!Subtarget->hasV5TOps()) return false;
1362
1363   // Set up the argument vectors.
1364   SmallVector<Value*, 8> Args;
1365   SmallVector<unsigned, 8> ArgRegs;
1366   SmallVector<EVT, 8> ArgVTs;
1367   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
1368   Args.reserve(I->getNumOperands());
1369   ArgRegs.reserve(I->getNumOperands());
1370   ArgVTs.reserve(I->getNumOperands());
1371   ArgFlags.reserve(I->getNumOperands());
1372   for (unsigned i = 0; i < I->getNumOperands(); ++i) {
1373     Value *Op = I->getOperand(i);
1374     unsigned Arg = getRegForValue(Op);
1375     if (Arg == 0) return false;
1376
1377     const Type *ArgTy = Op->getType();
1378     EVT ArgVT;
1379     if (!isTypeLegal(ArgTy, ArgVT)) return false;
1380
1381     ISD::ArgFlagsTy Flags;
1382     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
1383     Flags.setOrigAlign(OriginalAlignment);
1384
1385     Args.push_back(Op);
1386     ArgRegs.push_back(Arg);
1387     ArgVTs.push_back(ArgVT);
1388     ArgFlags.push_back(Flags);
1389   }
1390
1391   // Handle the arguments now that we've gotten them.
1392   SmallVector<unsigned, 4> RegArgs;
1393   unsigned NumBytes;
1394   if (!ProcessCallArgs(Args, ArgRegs, ArgVTs, ArgFlags, RegArgs, CC, NumBytes))
1395     return false;
1396
1397   // Issue the call, BLXr9 for darwin, BLX otherwise. This uses V5 ops.
1398   // TODO: Turn this into the table of arm call ops.
1399   MachineInstrBuilder MIB;
1400   unsigned CallOpc;
1401   if(isThumb)
1402     CallOpc = Subtarget->isTargetDarwin() ? ARM::tBLXi_r9 : ARM::tBLXi;
1403   else
1404     CallOpc = Subtarget->isTargetDarwin() ? ARM::BLr9 : ARM::BL;
1405   MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CallOpc))
1406         .addExternalSymbol(TLI.getLibcallName(Call));
1407
1408   // Add implicit physical register uses to the call.
1409   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
1410     MIB.addReg(RegArgs[i]);
1411
1412   // Finish off the call including any return values.
1413   SmallVector<unsigned, 4> UsedRegs;
1414   if (!FinishCall(RetVT, UsedRegs, I, CC, NumBytes)) return false;
1415
1416   // Set all unused physreg defs as dead.
1417   static_cast<MachineInstr *>(MIB)->setPhysRegsDeadExcept(UsedRegs, TRI);
1418
1419   return true;
1420 }
1421
1422 bool ARMFastISel::SelectCall(const Instruction *I) {
1423   const CallInst *CI = cast<CallInst>(I);
1424   const Value *Callee = CI->getCalledValue();
1425
1426   // Can't handle inline asm or worry about intrinsics yet.
1427   if (isa<InlineAsm>(Callee) || isa<IntrinsicInst>(CI)) return false;
1428
1429   // Only handle global variable Callees that are direct calls.
1430   const GlobalValue *GV = dyn_cast<GlobalValue>(Callee);
1431   if (!GV || Subtarget->GVIsIndirectSymbol(GV, TM.getRelocationModel()))
1432     return false;
1433
1434   // Check the calling convention.
1435   ImmutableCallSite CS(CI);
1436   CallingConv::ID CC = CS.getCallingConv();
1437   // TODO: Avoid some calling conventions?
1438   if (CC != CallingConv::C) {
1439     // errs() << "Can't handle calling convention: " << CC << "\n";
1440     return false;
1441   }
1442
1443   // Let SDISel handle vararg functions.
1444   const PointerType *PT = cast<PointerType>(CS.getCalledValue()->getType());
1445   const FunctionType *FTy = cast<FunctionType>(PT->getElementType());
1446   if (FTy->isVarArg())
1447     return false;
1448
1449   // Handle *simple* calls for now.
1450   const Type *RetTy = I->getType();
1451   EVT RetVT;
1452   if (RetTy->isVoidTy())
1453     RetVT = MVT::isVoid;
1454   else if (!isTypeLegal(RetTy, RetVT))
1455     return false;
1456
1457   // For now we're using BLX etc on the assumption that we have v5t ops.
1458   // TODO: Maybe?
1459   if (!Subtarget->hasV5TOps()) return false;
1460
1461   // Set up the argument vectors.
1462   SmallVector<Value*, 8> Args;
1463   SmallVector<unsigned, 8> ArgRegs;
1464   SmallVector<EVT, 8> ArgVTs;
1465   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
1466   Args.reserve(CS.arg_size());
1467   ArgRegs.reserve(CS.arg_size());
1468   ArgVTs.reserve(CS.arg_size());
1469   ArgFlags.reserve(CS.arg_size());
1470   for (ImmutableCallSite::arg_iterator i = CS.arg_begin(), e = CS.arg_end();
1471        i != e; ++i) {
1472     unsigned Arg = getRegForValue(*i);
1473
1474     if (Arg == 0)
1475       return false;
1476     ISD::ArgFlagsTy Flags;
1477     unsigned AttrInd = i - CS.arg_begin() + 1;
1478     if (CS.paramHasAttr(AttrInd, Attribute::SExt))
1479       Flags.setSExt();
1480     if (CS.paramHasAttr(AttrInd, Attribute::ZExt))
1481       Flags.setZExt();
1482
1483          // FIXME: Only handle *easy* calls for now.
1484     if (CS.paramHasAttr(AttrInd, Attribute::InReg) ||
1485         CS.paramHasAttr(AttrInd, Attribute::StructRet) ||
1486         CS.paramHasAttr(AttrInd, Attribute::Nest) ||
1487         CS.paramHasAttr(AttrInd, Attribute::ByVal))
1488       return false;
1489
1490     const Type *ArgTy = (*i)->getType();
1491     EVT ArgVT;
1492     if (!isTypeLegal(ArgTy, ArgVT))
1493       return false;
1494     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
1495     Flags.setOrigAlign(OriginalAlignment);
1496
1497     Args.push_back(*i);
1498     ArgRegs.push_back(Arg);
1499     ArgVTs.push_back(ArgVT);
1500     ArgFlags.push_back(Flags);
1501   }
1502
1503   // Handle the arguments now that we've gotten them.
1504   SmallVector<unsigned, 4> RegArgs;
1505   unsigned NumBytes;
1506   if (!ProcessCallArgs(Args, ArgRegs, ArgVTs, ArgFlags, RegArgs, CC, NumBytes))
1507     return false;
1508
1509   // Issue the call, BLXr9 for darwin, BLX otherwise. This uses V5 ops.
1510   // TODO: Turn this into the table of arm call ops.
1511   MachineInstrBuilder MIB;
1512   unsigned CallOpc;
1513   if(isThumb)
1514     CallOpc = Subtarget->isTargetDarwin() ? ARM::tBLXi_r9 : ARM::tBLXi;
1515   else
1516     CallOpc = Subtarget->isTargetDarwin() ? ARM::BLr9 : ARM::BL;
1517   MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CallOpc))
1518               .addGlobalAddress(GV, 0, 0);
1519
1520   // Add implicit physical register uses to the call.
1521   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
1522     MIB.addReg(RegArgs[i]);
1523
1524   // Finish off the call including any return values.
1525   SmallVector<unsigned, 4> UsedRegs;
1526   if (!FinishCall(RetVT, UsedRegs, I, CC, NumBytes)) return false;
1527
1528   // Set all unused physreg defs as dead.
1529   static_cast<MachineInstr *>(MIB)->setPhysRegsDeadExcept(UsedRegs, TRI);
1530
1531   return true;
1532
1533 }
1534
1535 // TODO: SoftFP support.
1536 bool ARMFastISel::TargetSelectInstruction(const Instruction *I) {
1537   // No Thumb-1 for now.
1538   if (isThumb && !AFI->isThumb2Function()) return false;
1539
1540   switch (I->getOpcode()) {
1541     case Instruction::Load:
1542       return SelectLoad(I);
1543     case Instruction::Store:
1544       return SelectStore(I);
1545     case Instruction::Br:
1546       return SelectBranch(I);
1547     case Instruction::ICmp:
1548     case Instruction::FCmp:
1549       return SelectCmp(I);
1550     case Instruction::FPExt:
1551       return SelectFPExt(I);
1552     case Instruction::FPTrunc:
1553       return SelectFPTrunc(I);
1554     case Instruction::SIToFP:
1555       return SelectSIToFP(I);
1556     case Instruction::FPToSI:
1557       return SelectFPToSI(I);
1558     case Instruction::FAdd:
1559       return SelectBinaryOp(I, ISD::FADD);
1560     case Instruction::FSub:
1561       return SelectBinaryOp(I, ISD::FSUB);
1562     case Instruction::FMul:
1563       return SelectBinaryOp(I, ISD::FMUL);
1564     case Instruction::SDiv:
1565       return SelectSDiv(I);
1566     case Instruction::SRem:
1567       return SelectSRem(I);
1568     case Instruction::Call:
1569       return SelectCall(I);
1570     case Instruction::Select:
1571       return SelectSelect(I);
1572     default: break;
1573   }
1574   return false;
1575 }
1576
1577 namespace llvm {
1578   llvm::FastISel *ARM::createFastISel(FunctionLoweringInfo &funcInfo) {
1579     // Completely untested on non-darwin.
1580     const TargetMachine &TM = funcInfo.MF->getTarget();
1581     const ARMSubtarget *Subtarget = &TM.getSubtarget<ARMSubtarget>();
1582     if (Subtarget->isTargetDarwin() && EnableARMFastISel)
1583       return new ARMFastISel(funcInfo);
1584     return 0;
1585   }
1586 }