lib/Target/ARM/ARMFastISel.cpp

   1 //===-- ARMFastISel.cpp - ARM FastISel implementation ---------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the ARM-specific support for the FastISel class. Some
  11 // of the target-specific code is generated by tablegen in the file
  12 // ARMGenFastISel.inc, which is #included here.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "ARM.h"
  17 #include "ARMBaseInstrInfo.h"
  18 #include "ARMCallingConv.h"
  19 #include "ARMRegisterInfo.h"
  20 #include "ARMTargetMachine.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMConstantPoolValue.h"
  23 #include "llvm/CallingConv.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/Instructions.h"
  27 #include "llvm/IntrinsicInst.h"
  28 #include "llvm/Module.h"
  29 #include "llvm/CodeGen/Analysis.h"
  30 #include "llvm/CodeGen/FastISel.h"
  31 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineModuleInfo.h"
  34 #include "llvm/CodeGen/MachineConstantPool.h"
  35 #include "llvm/CodeGen/MachineFrameInfo.h"
  36 #include "llvm/CodeGen/MachineMemOperand.h"
  37 #include "llvm/CodeGen/MachineRegisterInfo.h"
  38 #include "llvm/CodeGen/PseudoSourceValue.h"
  39 #include "llvm/Support/CallSite.h"
  40 #include "llvm/Support/CommandLine.h"
  41 #include "llvm/Support/ErrorHandling.h"
  42 #include "llvm/Support/GetElementPtrTypeIterator.h"
  43 #include "llvm/Target/TargetData.h"
  44 #include "llvm/Target/TargetInstrInfo.h"
  45 #include "llvm/Target/TargetLowering.h"
  46 #include "llvm/Target/TargetMachine.h"
  47 #include "llvm/Target/TargetOptions.h"
  48 using namespace llvm;
  49
  50 static cl::opt<bool>
  51 DisableARMFastISel("disable-arm-fast-isel",
  52                     cl::desc("Turn off experimental ARM fast-isel support"),
  53                     cl::init(false), cl::Hidden);
  54
  55 namespace {
  56
  57   // All possible address modes, plus some.
  58   typedef struct Address {
  59     enum {
  60       RegBase,
  61       FrameIndexBase
  62     } BaseType;
  63
  64     union {
  65       unsigned Reg;
  66       int FI;
  67     } Base;
  68
  69     int Offset;
  70     unsigned Scale;
  71     unsigned PlusReg;
  72
  73     // Innocuous defaults for our address.
  74     Address()
  75      : BaseType(RegBase), Offset(0), Scale(0), PlusReg(0) {
  76        Base.Reg = 0;
  77      }
  78   } Address;
  79
  80 class ARMFastISel : public FastISel {
  81
  82   /// Subtarget - Keep a pointer to the ARMSubtarget around so that we can
  83   /// make the right decision when generating code for different targets.
  84   const ARMSubtarget *Subtarget;
  85   const TargetMachine &TM;
  86   const TargetInstrInfo &TII;
  87   const TargetLowering &TLI;
  88   ARMFunctionInfo *AFI;
  89
  90   // Convenience variables to avoid some queries.
  91   bool isThumb;
  92   LLVMContext *Context;
  93
  94   public:
  95     explicit ARMFastISel(FunctionLoweringInfo &funcInfo)
  96     : FastISel(funcInfo),
  97       TM(funcInfo.MF->getTarget()),
  98       TII(*TM.getInstrInfo()),
  99       TLI(*TM.getTargetLowering()) {
 100       Subtarget = &TM.getSubtarget<ARMSubtarget>();
 101       AFI = funcInfo.MF->getInfo<ARMFunctionInfo>();
 102       isThumb = AFI->isThumbFunction();
 103       Context = &funcInfo.Fn->getContext();
 104     }
 105
 106     // Code from FastISel.cpp.
 107     virtual unsigned FastEmitInst_(unsigned MachineInstOpcode,
 108                                    const TargetRegisterClass *RC);
 109     virtual unsigned FastEmitInst_r(unsigned MachineInstOpcode,
 110                                     const TargetRegisterClass *RC,
 111                                     unsigned Op0, bool Op0IsKill);
 112     virtual unsigned FastEmitInst_rr(unsigned MachineInstOpcode,
 113                                      const TargetRegisterClass *RC,
 114                                      unsigned Op0, bool Op0IsKill,
 115                                      unsigned Op1, bool Op1IsKill);
 116     virtual unsigned FastEmitInst_ri(unsigned MachineInstOpcode,
 117                                      const TargetRegisterClass *RC,
 118                                      unsigned Op0, bool Op0IsKill,
 119                                      uint64_t Imm);
 120     virtual unsigned FastEmitInst_rf(unsigned MachineInstOpcode,
 121                                      const TargetRegisterClass *RC,
 122                                      unsigned Op0, bool Op0IsKill,
 123                                      const ConstantFP *FPImm);
 124     virtual unsigned FastEmitInst_i(unsigned MachineInstOpcode,
 125                                     const TargetRegisterClass *RC,
 126                                     uint64_t Imm);
 127     virtual unsigned FastEmitInst_rri(unsigned MachineInstOpcode,
 128                                       const TargetRegisterClass *RC,
 129                                       unsigned Op0, bool Op0IsKill,
 130                                       unsigned Op1, bool Op1IsKill,
 131                                       uint64_t Imm);
 132     virtual unsigned FastEmitInst_extractsubreg(MVT RetVT,
 133                                                 unsigned Op0, bool Op0IsKill,
 134                                                 uint32_t Idx);
 135
 136     // Backend specific FastISel code.
 137     virtual bool TargetSelectInstruction(const Instruction *I);
 138     virtual unsigned TargetMaterializeConstant(const Constant *C);
 139     virtual unsigned TargetMaterializeAlloca(const AllocaInst *AI);
 140
 141   #include "ARMGenFastISel.inc"
 142
 143     // Instruction selection routines.
 144   private:
 145     bool SelectLoad(const Instruction *I);
 146     bool SelectStore(const Instruction *I);
 147     bool SelectBranch(const Instruction *I);
 148     bool SelectCmp(const Instruction *I);
 149     bool SelectFPExt(const Instruction *I);
 150     bool SelectFPTrunc(const Instruction *I);
 151     bool SelectBinaryOp(const Instruction *I, unsigned ISDOpcode);
 152     bool SelectSIToFP(const Instruction *I);
 153     bool SelectFPToSI(const Instruction *I);
 154     bool SelectSDiv(const Instruction *I);
 155     bool SelectSRem(const Instruction *I);
 156     bool SelectCall(const Instruction *I);
 157     bool SelectSelect(const Instruction *I);
 158     bool SelectRet(const Instruction *I);
 159
 160     // Utility routines.
 161   private:
 162     bool isTypeLegal(const Type *Ty, MVT &VT);
 163     bool isLoadTypeLegal(const Type *Ty, MVT &VT);
 164     bool ARMEmitLoad(EVT VT, unsigned &ResultReg, Address &Addr);
 165     bool ARMEmitStore(EVT VT, unsigned SrcReg, Address &Addr);
 166     bool ARMComputeAddress(const Value *Obj, Address &Addr);
 167     void ARMSimplifyAddress(Address &Addr, EVT VT);
 168     unsigned ARMMaterializeFP(const ConstantFP *CFP, EVT VT);
 169     unsigned ARMMaterializeInt(const Constant *C, EVT VT);
 170     unsigned ARMMaterializeGV(const GlobalValue *GV, EVT VT);
 171     unsigned ARMMoveToFPReg(EVT VT, unsigned SrcReg);
 172     unsigned ARMMoveToIntReg(EVT VT, unsigned SrcReg);
 173
 174     // Call handling routines.
 175   private:
 176     bool FastEmitExtend(ISD::NodeType Opc, EVT DstVT, unsigned Src, EVT SrcVT,
 177                         unsigned &ResultReg);
 178     CCAssignFn *CCAssignFnForCall(CallingConv::ID CC, bool Return);
 179     bool ProcessCallArgs(SmallVectorImpl<Value*> &Args,
 180                          SmallVectorImpl<unsigned> &ArgRegs,
 181                          SmallVectorImpl<MVT> &ArgVTs,
 182                          SmallVectorImpl<ISD::ArgFlagsTy> &ArgFlags,
 183                          SmallVectorImpl<unsigned> &RegArgs,
 184                          CallingConv::ID CC,
 185                          unsigned &NumBytes);
 186     bool FinishCall(MVT RetVT, SmallVectorImpl<unsigned> &UsedRegs,
 187                     const Instruction *I, CallingConv::ID CC,
 188                     unsigned &NumBytes);
 189     bool ARMEmitLibcall(const Instruction *I, RTLIB::Libcall Call);
 190
 191     // OptionalDef handling routines.
 192   private:
 193     bool DefinesOptionalPredicate(MachineInstr *MI, bool *CPSR);
 194     const MachineInstrBuilder &AddOptionalDefs(const MachineInstrBuilder &MIB);
 195 };
 196
 197 } // end anonymous namespace
 198
 199 #include "ARMGenCallingConv.inc"
 200
 201 // DefinesOptionalPredicate - This is different from DefinesPredicate in that
 202 // we don't care about implicit defs here, just places we'll need to add a
 203 // default CCReg argument. Sets CPSR if we're setting CPSR instead of CCR.
 204 bool ARMFastISel::DefinesOptionalPredicate(MachineInstr *MI, bool *CPSR) {
 205   const TargetInstrDesc &TID = MI->getDesc();
 206   if (!TID.hasOptionalDef())
 207     return false;
 208
 209   // Look to see if our OptionalDef is defining CPSR or CCR.
 210   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 211     const MachineOperand &MO = MI->getOperand(i);
 212     if (!MO.isReg() || !MO.isDef()) continue;
 213     if (MO.getReg() == ARM::CPSR)
 214       *CPSR = true;
 215   }
 216   return true;
 217 }
 218
 219 // If the machine is predicable go ahead and add the predicate operands, if
 220 // it needs default CC operands add those.
 221 // TODO: If we want to support thumb1 then we'll need to deal with optional
 222 // CPSR defs that need to be added before the remaining operands. See s_cc_out
 223 // for descriptions why.
 224 const MachineInstrBuilder &
 225 ARMFastISel::AddOptionalDefs(const MachineInstrBuilder &MIB) {
 226   MachineInstr *MI = &*MIB;
 227
 228   // Do we use a predicate?
 229   if (TII.isPredicable(MI))
 230     AddDefaultPred(MIB);
 231
 232   // Do we optionally set a predicate?  Preds is size > 0 iff the predicate
 233   // defines CPSR. All other OptionalDefines in ARM are the CCR register.
 234   bool CPSR = false;
 235   if (DefinesOptionalPredicate(MI, &CPSR)) {
 236     if (CPSR)
 237       AddDefaultT1CC(MIB);
 238     else
 239       AddDefaultCC(MIB);
 240   }
 241   return MIB;
 242 }
 243
 244 unsigned ARMFastISel::FastEmitInst_(unsigned MachineInstOpcode,
 245                                     const TargetRegisterClass* RC) {
 246   unsigned ResultReg = createResultReg(RC);
 247   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 248
 249   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg));
 250   return ResultReg;
 251 }
 252
 253 unsigned ARMFastISel::FastEmitInst_r(unsigned MachineInstOpcode,
 254                                      const TargetRegisterClass *RC,
 255                                      unsigned Op0, bool Op0IsKill) {
 256   unsigned ResultReg = createResultReg(RC);
 257   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 258
 259   if (II.getNumDefs() >= 1)
 260     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 261                    .addReg(Op0, Op0IsKill * RegState::Kill));
 262   else {
 263     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 264                    .addReg(Op0, Op0IsKill * RegState::Kill));
 265     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 266                    TII.get(TargetOpcode::COPY), ResultReg)
 267                    .addReg(II.ImplicitDefs[0]));
 268   }
 269   return ResultReg;
 270 }
 271
 272 unsigned ARMFastISel::FastEmitInst_rr(unsigned MachineInstOpcode,
 273                                       const TargetRegisterClass *RC,
 274                                       unsigned Op0, bool Op0IsKill,
 275                                       unsigned Op1, bool Op1IsKill) {
 276   unsigned ResultReg = createResultReg(RC);
 277   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 278
 279   if (II.getNumDefs() >= 1)
 280     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 281                    .addReg(Op0, Op0IsKill * RegState::Kill)
 282                    .addReg(Op1, Op1IsKill * RegState::Kill));
 283   else {
 284     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 285                    .addReg(Op0, Op0IsKill * RegState::Kill)
 286                    .addReg(Op1, Op1IsKill * RegState::Kill));
 287     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 288                            TII.get(TargetOpcode::COPY), ResultReg)
 289                    .addReg(II.ImplicitDefs[0]));
 290   }
 291   return ResultReg;
 292 }
 293
 294 unsigned ARMFastISel::FastEmitInst_ri(unsigned MachineInstOpcode,
 295                                       const TargetRegisterClass *RC,
 296                                       unsigned Op0, bool Op0IsKill,
 297                                       uint64_t Imm) {
 298   unsigned ResultReg = createResultReg(RC);
 299   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 300
 301   if (II.getNumDefs() >= 1)
 302     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 303                    .addReg(Op0, Op0IsKill * RegState::Kill)
 304                    .addImm(Imm));
 305   else {
 306     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 307                    .addReg(Op0, Op0IsKill * RegState::Kill)
 308                    .addImm(Imm));
 309     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 310                            TII.get(TargetOpcode::COPY), ResultReg)
 311                    .addReg(II.ImplicitDefs[0]));
 312   }
 313   return ResultReg;
 314 }
 315
 316 unsigned ARMFastISel::FastEmitInst_rf(unsigned MachineInstOpcode,
 317                                       const TargetRegisterClass *RC,
 318                                       unsigned Op0, bool Op0IsKill,
 319                                       const ConstantFP *FPImm) {
 320   unsigned ResultReg = createResultReg(RC);
 321   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 322
 323   if (II.getNumDefs() >= 1)
 324     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 325                    .addReg(Op0, Op0IsKill * RegState::Kill)
 326                    .addFPImm(FPImm));
 327   else {
 328     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 329                    .addReg(Op0, Op0IsKill * RegState::Kill)
 330                    .addFPImm(FPImm));
 331     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 332                            TII.get(TargetOpcode::COPY), ResultReg)
 333                    .addReg(II.ImplicitDefs[0]));
 334   }
 335   return ResultReg;
 336 }
 337
 338 unsigned ARMFastISel::FastEmitInst_rri(unsigned MachineInstOpcode,
 339                                        const TargetRegisterClass *RC,
 340                                        unsigned Op0, bool Op0IsKill,
 341                                        unsigned Op1, bool Op1IsKill,
 342                                        uint64_t Imm) {
 343   unsigned ResultReg = createResultReg(RC);
 344   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 345
 346   if (II.getNumDefs() >= 1)
 347     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 348                    .addReg(Op0, Op0IsKill * RegState::Kill)
 349                    .addReg(Op1, Op1IsKill * RegState::Kill)
 350                    .addImm(Imm));
 351   else {
 352     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 353                    .addReg(Op0, Op0IsKill * RegState::Kill)
 354                    .addReg(Op1, Op1IsKill * RegState::Kill)
 355                    .addImm(Imm));
 356     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 357                            TII.get(TargetOpcode::COPY), ResultReg)
 358                    .addReg(II.ImplicitDefs[0]));
 359   }
 360   return ResultReg;
 361 }
 362
 363 unsigned ARMFastISel::FastEmitInst_i(unsigned MachineInstOpcode,
 364                                      const TargetRegisterClass *RC,
 365                                      uint64_t Imm) {
 366   unsigned ResultReg = createResultReg(RC);
 367   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 368
 369   if (II.getNumDefs() >= 1)
 370     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
 371                    .addImm(Imm));
 372   else {
 373     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 374                    .addImm(Imm));
 375     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 376                            TII.get(TargetOpcode::COPY), ResultReg)
 377                    .addReg(II.ImplicitDefs[0]));
 378   }
 379   return ResultReg;
 380 }
 381
 382 unsigned ARMFastISel::FastEmitInst_extractsubreg(MVT RetVT,
 383                                                  unsigned Op0, bool Op0IsKill,
 384                                                  uint32_t Idx) {
 385   unsigned ResultReg = createResultReg(TLI.getRegClassFor(RetVT));
 386   assert(TargetRegisterInfo::isVirtualRegister(Op0) &&
 387          "Cannot yet extract from physregs");
 388   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
 389                          DL, TII.get(TargetOpcode::COPY), ResultReg)
 390                  .addReg(Op0, getKillRegState(Op0IsKill), Idx));
 391   return ResultReg;
 392 }
 393
 394 // TODO: Don't worry about 64-bit now, but when this is fixed remove the
 395 // checks from the various callers.
 396 unsigned ARMFastISel::ARMMoveToFPReg(EVT VT, unsigned SrcReg) {
 397   if (VT == MVT::f64) return 0;
 398
 399   unsigned MoveReg = createResultReg(TLI.getRegClassFor(VT));
 400   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 401                           TII.get(ARM::VMOVRS), MoveReg)
 402                   .addReg(SrcReg));
 403   return MoveReg;
 404 }
 405
 406 unsigned ARMFastISel::ARMMoveToIntReg(EVT VT, unsigned SrcReg) {
 407   if (VT == MVT::i64) return 0;
 408
 409   unsigned MoveReg = createResultReg(TLI.getRegClassFor(VT));
 410   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 411                           TII.get(ARM::VMOVSR), MoveReg)
 412                   .addReg(SrcReg));
 413   return MoveReg;
 414 }
 415
 416 // For double width floating point we need to materialize two constants
 417 // (the high and the low) into integer registers then use a move to get
 418 // the combined constant into an FP reg.
 419 unsigned ARMFastISel::ARMMaterializeFP(const ConstantFP *CFP, EVT VT) {
 420   const APFloat Val = CFP->getValueAPF();
 421   bool is64bit = VT == MVT::f64;
 422
 423   // This checks to see if we can use VFP3 instructions to materialize
 424   // a constant, otherwise we have to go through the constant pool.
 425   if (TLI.isFPImmLegal(Val, VT)) {
 426     unsigned Opc = is64bit ? ARM::FCONSTD : ARM::FCONSTS;
 427     unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 428     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
 429                             DestReg)
 430                     .addFPImm(CFP));
 431     return DestReg;
 432   }
 433
 434   // Require VFP2 for loading fp constants.
 435   if (!Subtarget->hasVFP2()) return false;
 436
 437   // MachineConstantPool wants an explicit alignment.
 438   unsigned Align = TD.getPrefTypeAlignment(CFP->getType());
 439   if (Align == 0) {
 440     // TODO: Figure out if this is correct.
 441     Align = TD.getTypeAllocSize(CFP->getType());
 442   }
 443   unsigned Idx = MCP.getConstantPoolIndex(cast<Constant>(CFP), Align);
 444   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 445   unsigned Opc = is64bit ? ARM::VLDRD : ARM::VLDRS;
 446
 447   // The extra reg is for addrmode5.
 448   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
 449                           DestReg)
 450                   .addConstantPoolIndex(Idx)
 451                   .addReg(0));
 452   return DestReg;
 453 }
 454
 455 unsigned ARMFastISel::ARMMaterializeInt(const Constant *C, EVT VT) {
 456
 457   // For now 32-bit only.
 458   if (VT != MVT::i32) return false;
 459
 460   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 461
 462   // If we can do this in a single instruction without a constant pool entry
 463   // do so now.
 464   const ConstantInt *CI = cast<ConstantInt>(C);
 465   if (Subtarget->hasV6T2Ops() && isUInt<16>(CI->getSExtValue())) {
 466     unsigned Opc = isThumb ? ARM::t2MOVi16 : ARM::MOVi16;
 467     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 468                             TII.get(Opc), DestReg)
 469                     .addImm(CI->getSExtValue()));
 470     return DestReg;
 471   }
 472
 473   // MachineConstantPool wants an explicit alignment.
 474   unsigned Align = TD.getPrefTypeAlignment(C->getType());
 475   if (Align == 0) {
 476     // TODO: Figure out if this is correct.
 477     Align = TD.getTypeAllocSize(C->getType());
 478   }
 479   unsigned Idx = MCP.getConstantPoolIndex(C, Align);
 480
 481   if (isThumb)
 482     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 483                             TII.get(ARM::t2LDRpci), DestReg)
 484                     .addConstantPoolIndex(Idx));
 485   else
 486     // The extra immediate is for addrmode2.
 487     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 488                             TII.get(ARM::LDRcp), DestReg)
 489                     .addConstantPoolIndex(Idx)
 490                     .addImm(0));
 491
 492   return DestReg;
 493 }
 494
 495 unsigned ARMFastISel::ARMMaterializeGV(const GlobalValue *GV, EVT VT) {
 496   // For now 32-bit only.
 497   if (VT != MVT::i32) return 0;
 498
 499   Reloc::Model RelocM = TM.getRelocationModel();
 500
 501   // TODO: No external globals for now.
 502   if (Subtarget->GVIsIndirectSymbol(GV, RelocM)) return 0;
 503
 504   // TODO: Need more magic for ARM PIC.
 505   if (!isThumb && (RelocM == Reloc::PIC_)) return 0;
 506
 507   // MachineConstantPool wants an explicit alignment.
 508   unsigned Align = TD.getPrefTypeAlignment(GV->getType());
 509   if (Align == 0) {
 510     // TODO: Figure out if this is correct.
 511     Align = TD.getTypeAllocSize(GV->getType());
 512   }
 513
 514   // Grab index.
 515   unsigned PCAdj = (RelocM != Reloc::PIC_) ? 0 : (Subtarget->isThumb() ? 4 : 8);
 516   unsigned Id = AFI->createConstPoolEntryUId();
 517   ARMConstantPoolValue *CPV = new ARMConstantPoolValue(GV, Id,
 518                                                        ARMCP::CPValue, PCAdj);
 519   unsigned Idx = MCP.getConstantPoolIndex(CPV, Align);
 520
 521   // Load value.
 522   MachineInstrBuilder MIB;
 523   unsigned DestReg = createResultReg(TLI.getRegClassFor(VT));
 524   if (isThumb) {
 525     unsigned Opc = (RelocM != Reloc::PIC_) ? ARM::t2LDRpci : ARM::t2LDRpci_pic;
 526     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc), DestReg)
 527           .addConstantPoolIndex(Idx);
 528     if (RelocM == Reloc::PIC_)
 529       MIB.addImm(Id);
 530   } else {
 531     // The extra immediate is for addrmode2.
 532     MIB = BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(ARM::LDRcp),
 533                   DestReg)
 534           .addConstantPoolIndex(Idx)
 535           .addImm(0);
 536   }
 537   AddOptionalDefs(MIB);
 538   return DestReg;
 539 }
 540
 541 unsigned ARMFastISel::TargetMaterializeConstant(const Constant *C) {
 542   EVT VT = TLI.getValueType(C->getType(), true);
 543
 544   // Only handle simple types.
 545   if (!VT.isSimple()) return 0;
 546
 547   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(C))
 548     return ARMMaterializeFP(CFP, VT);
 549   else if (const GlobalValue *GV = dyn_cast<GlobalValue>(C))
 550     return ARMMaterializeGV(GV, VT);
 551   else if (isa<ConstantInt>(C))
 552     return ARMMaterializeInt(C, VT);
 553
 554   return 0;
 555 }
 556
 557 unsigned ARMFastISel::TargetMaterializeAlloca(const AllocaInst *AI) {
 558   // Don't handle dynamic allocas.
 559   if (!FuncInfo.StaticAllocaMap.count(AI)) return 0;
 560
 561   MVT VT;
 562   if (!isLoadTypeLegal(AI->getType(), VT)) return false;
 563
 564   DenseMap<const AllocaInst*, int>::iterator SI =
 565     FuncInfo.StaticAllocaMap.find(AI);
 566
 567   // This will get lowered later into the correct offsets and registers
 568   // via rewriteXFrameIndex.
 569   if (SI != FuncInfo.StaticAllocaMap.end()) {
 570     TargetRegisterClass* RC = TLI.getRegClassFor(VT);
 571     unsigned ResultReg = createResultReg(RC);
 572     unsigned Opc = isThumb ? ARM::t2ADDri : ARM::ADDri;
 573     AddOptionalDefs(BuildMI(*FuncInfo.MBB, *FuncInfo.InsertPt, DL,
 574                             TII.get(Opc), ResultReg)
 575                             .addFrameIndex(SI->second)
 576                             .addImm(0));
 577     return ResultReg;
 578   }
 579
 580   return 0;
 581 }
 582
 583 bool ARMFastISel::isTypeLegal(const Type *Ty, MVT &VT) {
 584   EVT evt = TLI.getValueType(Ty, true);
 585
 586   // Only handle simple types.
 587   if (evt == MVT::Other || !evt.isSimple()) return false;
 588   VT = evt.getSimpleVT();
 589
 590   // Handle all legal types, i.e. a register that will directly hold this
 591   // value.
 592   return TLI.isTypeLegal(VT);
 593 }
 594
 595 bool ARMFastISel::isLoadTypeLegal(const Type *Ty, MVT &VT) {
 596   if (isTypeLegal(Ty, VT)) return true;
 597
 598   // If this is a type than can be sign or zero-extended to a basic operation
 599   // go ahead and accept it now.
 600   if (VT == MVT::i8 || VT == MVT::i16)
 601     return true;
 602
 603   return false;
 604 }
 605
 606 // Computes the address to get to an object.
 607 bool ARMFastISel::ARMComputeAddress(const Value *Obj, Address &Addr) {
 608   // Some boilerplate from the X86 FastISel.
 609   const User *U = NULL;
 610   unsigned Opcode = Instruction::UserOp1;
 611   if (const Instruction *I = dyn_cast<Instruction>(Obj)) {
 612     // Don't walk into other basic blocks unless the object is an alloca from
 613     // another block, otherwise it may not have a virtual register assigned.
 614     if (FuncInfo.StaticAllocaMap.count(static_cast<const AllocaInst *>(Obj)) ||
 615         FuncInfo.MBBMap[I->getParent()] == FuncInfo.MBB) {
 616       Opcode = I->getOpcode();
 617       U = I;
 618     }
 619   } else if (const ConstantExpr *C = dyn_cast<ConstantExpr>(Obj)) {
 620     Opcode = C->getOpcode();
 621     U = C;
 622   }
 623
 624   if (const PointerType *Ty = dyn_cast<PointerType>(Obj->getType()))
 625     if (Ty->getAddressSpace() > 255)
 626       // Fast instruction selection doesn't support the special
 627       // address spaces.
 628       return false;
 629
 630   switch (Opcode) {
 631     default:
 632     break;
 633     case Instruction::BitCast: {
 634       // Look through bitcasts.
 635       return ARMComputeAddress(U->getOperand(0), Addr);
 636     }
 637     case Instruction::IntToPtr: {
 638       // Look past no-op inttoptrs.
 639       if (TLI.getValueType(U->getOperand(0)->getType()) == TLI.getPointerTy())
 640         return ARMComputeAddress(U->getOperand(0), Addr);
 641       break;
 642     }
 643     case Instruction::PtrToInt: {
 644       // Look past no-op ptrtoints.
 645       if (TLI.getValueType(U->getType()) == TLI.getPointerTy())
 646         return ARMComputeAddress(U->getOperand(0), Addr);
 647       break;
 648     }
 649     case Instruction::GetElementPtr: {
 650       Address SavedAddr = Addr;
 651       int TmpOffset = Addr.Offset;
 652
 653       // Iterate through the GEP folding the constants into offsets where
 654       // we can.
 655       gep_type_iterator GTI = gep_type_begin(U);
 656       for (User::const_op_iterator i = U->op_begin() + 1, e = U->op_end();
 657            i != e; ++i, ++GTI) {
 658         const Value *Op = *i;
 659         if (const StructType *STy = dyn_cast<StructType>(*GTI)) {
 660           const StructLayout *SL = TD.getStructLayout(STy);
 661           unsigned Idx = cast<ConstantInt>(Op)->getZExtValue();
 662           TmpOffset += SL->getElementOffset(Idx);
 663         } else {
 664           uint64_t S = TD.getTypeAllocSize(GTI.getIndexedType());
 665           SmallVector<const Value *, 4> Worklist;
 666           Worklist.push_back(Op);
 667           do {
 668             Op = Worklist.pop_back_val();
 669             if (const ConstantInt *CI = dyn_cast<ConstantInt>(Op)) {
 670               // Constant-offset addressing.
 671               TmpOffset += CI->getSExtValue() * S;
 672             } else if (isa<AddOperator>(Op) &&
 673                        isa<ConstantInt>(cast<AddOperator>(Op)->getOperand(1))) {
 674               // An add with a constant operand. Fold the constant.
 675               ConstantInt *CI =
 676                 cast<ConstantInt>(cast<AddOperator>(Op)->getOperand(1));
 677               TmpOffset += CI->getSExtValue() * S;
 678               // Add the other operand back to the work list.
 679               Worklist.push_back(cast<AddOperator>(Op)->getOperand(0));
 680             } else
 681               goto unsupported_gep;
 682           } while (!Worklist.empty());
 683         }
 684       }
 685
 686       // Try to grab the base operand now.
 687       Addr.Offset = TmpOffset;
 688       if (ARMComputeAddress(U->getOperand(0), Addr)) return true;
 689
 690       // We failed, restore everything and try the other options.
 691       Addr = SavedAddr;
 692
 693       unsupported_gep:
 694       break;
 695     }
 696     case Instruction::Alloca: {
 697       const AllocaInst *AI = cast<AllocaInst>(Obj);
 698       DenseMap<const AllocaInst*, int>::iterator SI =
 699         FuncInfo.StaticAllocaMap.find(AI);
 700       if (SI != FuncInfo.StaticAllocaMap.end()) {
 701         Addr.BaseType = Address::FrameIndexBase;
 702         Addr.Base.FI = SI->second;
 703         return true;
 704       }
 705       break;
 706     }
 707   }
 708
 709   // Materialize the global variable's address into a reg which can
 710   // then be used later to load the variable.
 711   if (const GlobalValue *GV = dyn_cast<GlobalValue>(Obj)) {
 712     unsigned Tmp = ARMMaterializeGV(GV, TLI.getValueType(Obj->getType()));
 713     if (Tmp == 0) return false;
 714
 715     Addr.Base.Reg = Tmp;
 716     return true;
 717   }
 718
 719   // Try to get this in a register if nothing else has worked.
 720   if (Addr.Base.Reg == 0) Addr.Base.Reg = getRegForValue(Obj);
 721   return Addr.Base.Reg != 0;
 722 }
 723
 724 void ARMFastISel::ARMSimplifyAddress(Address &Addr, EVT VT) {
 725
 726   assert(VT.isSimple() && "Non-simple types are invalid here!");
 727
 728   bool needsLowering = false;
 729   switch (VT.getSimpleVT().SimpleTy) {
 730     default:
 731       assert(false && "Unhandled load/store type!");
 732     case MVT::i1:
 733     case MVT::i8:
 734     case MVT::i16:
 735     case MVT::i32:
 736       // Integer loads/stores handle 12-bit offsets.
 737       needsLowering = ((Addr.Offset & 0xfff) != Addr.Offset);
 738       break;
 739     case MVT::f32:
 740     case MVT::f64:
 741       // Floating point operands handle 8-bit offsets.
 742       needsLowering = ((Addr.Offset & 0xff) != Addr.Offset);
 743       break;
 744   }
 745
 746   // If this is a stack pointer and the offset needs to be simplified then
 747   // put the alloca address into a register, set the base type back to
 748   // register and continue. This should almost never happen.
 749   if (needsLowering && Addr.BaseType == Address::FrameIndexBase) {
 750     TargetRegisterClass *RC = isThumb ? ARM::tGPRRegisterClass :
 751                               ARM::GPRRegisterClass;
 752     unsigned ResultReg = createResultReg(RC);
 753     unsigned Opc = isThumb ? ARM::t2ADDri : ARM::ADDri;
 754     AddOptionalDefs(BuildMI(*FuncInfo.MBB, *FuncInfo.InsertPt, DL,
 755                             TII.get(Opc), ResultReg)
 756                             .addFrameIndex(Addr.Base.FI)
 757                             .addImm(0));
 758     Addr.Base.Reg = ResultReg;
 759     Addr.BaseType = Address::RegBase;
 760   }
 761
 762   // Since the offset is too large for the load/store instruction
 763   // get the reg+offset into a register.
 764   if (needsLowering) {
 765     ARMCC::CondCodes Pred = ARMCC::AL;
 766     unsigned PredReg = 0;
 767
 768     TargetRegisterClass *RC = isThumb ? ARM::tGPRRegisterClass :
 769       ARM::GPRRegisterClass;
 770     unsigned BaseReg = createResultReg(RC);
 771
 772     if (!isThumb)
 773       emitARMRegPlusImmediate(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 774                               BaseReg, Addr.Base.Reg, Addr.Offset,
 775                               Pred, PredReg,
 776                               static_cast<const ARMBaseInstrInfo&>(TII));
 777     else {
 778       assert(AFI->isThumb2Function());
 779       emitT2RegPlusImmediate(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 780                              BaseReg, Addr.Base.Reg, Addr.Offset, Pred, PredReg,
 781                              static_cast<const ARMBaseInstrInfo&>(TII));
 782     }
 783     Addr.Offset = 0;
 784     Addr.Base.Reg = BaseReg;
 785   }
 786 }
 787
 788 bool ARMFastISel::ARMEmitLoad(EVT VT, unsigned &ResultReg, Address &Addr) {
 789
 790   assert(VT.isSimple() && "Non-simple types are invalid here!");
 791   unsigned Opc;
 792   TargetRegisterClass *RC;
 793   bool isFloat = false;
 794   switch (VT.getSimpleVT().SimpleTy) {
 795     default:
 796       // This is mostly going to be Neon/vector support.
 797       return false;
 798     case MVT::i16:
 799       Opc = isThumb ? ARM::t2LDRHi12 : ARM::LDRH;
 800       RC = ARM::GPRRegisterClass;
 801       break;
 802     case MVT::i8:
 803       Opc = isThumb ? ARM::t2LDRBi12 : ARM::LDRBi12;
 804       RC = ARM::GPRRegisterClass;
 805       break;
 806     case MVT::i32:
 807       Opc = isThumb ? ARM::t2LDRi12 : ARM::LDRi12;
 808       RC = ARM::GPRRegisterClass;
 809       break;
 810     case MVT::f32:
 811       Opc = ARM::VLDRS;
 812       RC = TLI.getRegClassFor(VT);
 813       isFloat = true;
 814       break;
 815     case MVT::f64:
 816       Opc = ARM::VLDRD;
 817       RC = TLI.getRegClassFor(VT);
 818       isFloat = true;
 819       break;
 820   }
 821
 822   ResultReg = createResultReg(RC);
 823
 824   ARMSimplifyAddress(Addr, VT);
 825
 826   // addrmode5 output depends on the selection dag addressing dividing the
 827   // offset by 4 that it then later multiplies. Do this here as well.
 828   if (isFloat)
 829     Addr.Offset /= 4;
 830
 831   if (Addr.BaseType == Address::FrameIndexBase) {
 832     int FI = Addr.Base.FI;
 833     int Offset = Addr.Offset;
 834     MachineMemOperand *MMO =
 835           FuncInfo.MF->getMachineMemOperand(
 836                                   MachinePointerInfo::getFixedStack(FI, Offset),
 837                                   MachineMemOperand::MOLoad,
 838                                   MFI.getObjectSize(FI),
 839                                   MFI.getObjectAlignment(FI));
 840     // LDRH needs an additional operand.
 841     if (!isThumb && VT.getSimpleVT().SimpleTy == MVT::i16)
 842       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 843                               TII.get(Opc), ResultReg)
 844                       .addFrameIndex(FI).addReg(0).addImm(Offset)
 845                       .addMemOperand(MMO));
 846     else
 847       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 848                               TII.get(Opc), ResultReg)
 849                       .addFrameIndex(FI).addImm(Offset).addMemOperand(MMO));
 850     return true;
 851   }
 852
 853   // LDRH needs an additional operand.
 854   if (!isThumb && VT.getSimpleVT().SimpleTy == MVT::i16)
 855     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 856                             TII.get(Opc), ResultReg)
 857                     .addReg(Addr.Base.Reg).addReg(0).addImm(Addr.Offset));
 858   else
 859     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 860                             TII.get(Opc), ResultReg)
 861                     .addReg(Addr.Base.Reg).addImm(Addr.Offset));
 862   return true;
 863 }
 864
 865 bool ARMFastISel::SelectLoad(const Instruction *I) {
 866   // Verify we have a legal type before going any further.
 867   MVT VT;
 868   if (!isLoadTypeLegal(I->getType(), VT))
 869     return false;
 870
 871   // Our register and offset with innocuous defaults.
 872   Address Addr;
 873
 874   // See if we can handle this as Reg + Offset
 875   if (!ARMComputeAddress(I->getOperand(0), Addr))
 876     return false;
 877
 878   unsigned ResultReg;
 879   if (!ARMEmitLoad(VT, ResultReg, Addr)) return false;
 880
 881   UpdateValueMap(I, ResultReg);
 882   return true;
 883 }
 884
 885 bool ARMFastISel::ARMEmitStore(EVT VT, unsigned SrcReg, Address &Addr) {
 886   unsigned StrOpc;
 887   bool isFloat = false;
 888   switch (VT.getSimpleVT().SimpleTy) {
 889     default: return false;
 890     case MVT::i1: {
 891       unsigned Res = createResultReg(isThumb ? ARM::tGPRRegisterClass :
 892                                                ARM::GPRRegisterClass);
 893       unsigned Opc = isThumb ? ARM::t2ANDri : ARM::ANDri;
 894       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 895                               TII.get(Opc), Res)
 896                       .addReg(SrcReg).addImm(1));
 897       SrcReg = Res;
 898     } // Fallthrough here.
 899     case MVT::i8:
 900       StrOpc = isThumb ? ARM::t2STRBi12 : ARM::STRBi12;
 901       break;
 902     case MVT::i16:
 903       StrOpc = isThumb ? ARM::t2STRHi12 : ARM::STRH;
 904       break;
 905     case MVT::i32:
 906       StrOpc = isThumb ? ARM::t2STRi12 : ARM::STRi12;
 907       break;
 908     case MVT::f32:
 909       if (!Subtarget->hasVFP2()) return false;
 910       StrOpc = ARM::VSTRS;
 911       isFloat = true;
 912       break;
 913     case MVT::f64:
 914       if (!Subtarget->hasVFP2()) return false;
 915       StrOpc = ARM::VSTRD;
 916       isFloat = true;
 917       break;
 918   }
 919
 920   ARMSimplifyAddress(Addr, VT);
 921
 922   // addrmode5 output depends on the selection dag addressing dividing the
 923   // offset by 4 that it then later multiplies. Do this here as well.
 924   if (isFloat)
 925     Addr.Offset /= 4;
 926
 927   if (Addr.BaseType == Address::FrameIndexBase) {
 928     int FI = Addr.Base.FI;
 929     int Offset = Addr.Offset;
 930     MachineMemOperand *MMO =
 931           FuncInfo.MF->getMachineMemOperand(
 932                                   MachinePointerInfo::getFixedStack(FI, Offset),
 933                                   MachineMemOperand::MOLoad,
 934                                   MFI.getObjectSize(FI),
 935                                   MFI.getObjectAlignment(FI));
 936     // LDRH needs an additional operand.
 937     if (!isThumb && VT.getSimpleVT().SimpleTy == MVT::i16)
 938       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 939                               TII.get(StrOpc))
 940                       .addReg(SrcReg, getKillRegState(true))
 941                       .addFrameIndex(FI).addImm(Offset).addMemOperand(MMO));
 942     else
 943       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 944                               TII.get(StrOpc))
 945                       .addReg(SrcReg, getKillRegState(true))
 946                       .addFrameIndex(FI).addImm(Offset).addMemOperand(MMO));
 947
 948     return true;
 949   }
 950
 951   // ARM::LDRH needs an additional operand.
 952   if (!isThumb && VT.getSimpleVT().SimpleTy == MVT::i16)
 953     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 954                             TII.get(StrOpc))
 955                     .addReg(SrcReg).addReg(Addr.Base.Reg)
 956                     .addReg(0).addImm(Addr.Offset));
 957   else
 958     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 959                             TII.get(StrOpc))
 960                     .addReg(SrcReg).addReg(Addr.Base.Reg).addImm(Addr.Offset));
 961
 962   return true;
 963 }
 964
 965 bool ARMFastISel::SelectStore(const Instruction *I) {
 966   Value *Op0 = I->getOperand(0);
 967   unsigned SrcReg = 0;
 968
 969   // Yay type legalization
 970   MVT VT;
 971   if (!isLoadTypeLegal(I->getOperand(0)->getType(), VT))
 972     return false;
 973
 974   // Get the value to be stored into a register.
 975   SrcReg = getRegForValue(Op0);
 976   if (SrcReg == 0)
 977     return false;
 978
 979   // Our register and offset with innocuous defaults.
 980   Address Addr;
 981
 982   // See if we can handle this as Reg + Offset
 983   if (!ARMComputeAddress(I->getOperand(1), Addr))
 984     return false;
 985
 986   if (!ARMEmitStore(VT, SrcReg, Addr)) return false;
 987
 988   return true;
 989 }
 990
 991 static ARMCC::CondCodes getComparePred(CmpInst::Predicate Pred) {
 992   switch (Pred) {
 993     // Needs two compares...
 994     case CmpInst::FCMP_ONE:
 995     case CmpInst::FCMP_UEQ:
 996     default:
 997       // AL is our "false" for now. The other two need more compares.
 998       return ARMCC::AL;
 999     case CmpInst::ICMP_EQ:
1000     case CmpInst::FCMP_OEQ:
1001       return ARMCC::EQ;
1002     case CmpInst::ICMP_SGT:
1003     case CmpInst::FCMP_OGT:
1004       return ARMCC::GT;
1005     case CmpInst::ICMP_SGE:
1006     case CmpInst::FCMP_OGE:
1007       return ARMCC::GE;
1008     case CmpInst::ICMP_UGT:
1009     case CmpInst::FCMP_UGT:
1010       return ARMCC::HI;
1011     case CmpInst::FCMP_OLT:
1012       return ARMCC::MI;
1013     case CmpInst::ICMP_ULE:
1014     case CmpInst::FCMP_OLE:
1015       return ARMCC::LS;
1016     case CmpInst::FCMP_ORD:
1017       return ARMCC::VC;
1018     case CmpInst::FCMP_UNO:
1019       return ARMCC::VS;
1020     case CmpInst::FCMP_UGE:
1021       return ARMCC::PL;
1022     case CmpInst::ICMP_SLT:
1023     case CmpInst::FCMP_ULT:
1024       return ARMCC::LT;
1025     case CmpInst::ICMP_SLE:
1026     case CmpInst::FCMP_ULE:
1027       return ARMCC::LE;
1028     case CmpInst::FCMP_UNE:
1029     case CmpInst::ICMP_NE:
1030       return ARMCC::NE;
1031     case CmpInst::ICMP_UGE:
1032       return ARMCC::HS;
1033     case CmpInst::ICMP_ULT:
1034       return ARMCC::LO;
1035   }
1036 }
1037
1038 bool ARMFastISel::SelectBranch(const Instruction *I) {
1039   const BranchInst *BI = cast<BranchInst>(I);
1040   MachineBasicBlock *TBB = FuncInfo.MBBMap[BI->getSuccessor(0)];
1041   MachineBasicBlock *FBB = FuncInfo.MBBMap[BI->getSuccessor(1)];
1042
1043   // Simple branch support.
1044
1045   // If we can, avoid recomputing the compare - redoing it could lead to wonky
1046   // behavior.
1047   // TODO: Factor this out.
1048   if (const CmpInst *CI = dyn_cast<CmpInst>(BI->getCondition())) {
1049     if (CI->hasOneUse() && (CI->getParent() == I->getParent())) {
1050       MVT VT;
1051       const Type *Ty = CI->getOperand(0)->getType();
1052       if (!isTypeLegal(Ty, VT))
1053         return false;
1054
1055       bool isFloat = (Ty->isDoubleTy() || Ty->isFloatTy());
1056       if (isFloat && !Subtarget->hasVFP2())
1057         return false;
1058
1059       unsigned CmpOpc;
1060       unsigned CondReg;
1061       switch (VT.SimpleTy) {
1062         default: return false;
1063         // TODO: Verify compares.
1064         case MVT::f32:
1065           CmpOpc = ARM::VCMPES;
1066           CondReg = ARM::FPSCR;
1067           break;
1068         case MVT::f64:
1069           CmpOpc = ARM::VCMPED;
1070           CondReg = ARM::FPSCR;
1071           break;
1072         case MVT::i32:
1073           CmpOpc = isThumb ? ARM::t2CMPrr : ARM::CMPrr;
1074           CondReg = ARM::CPSR;
1075           break;
1076       }
1077
1078       // Get the compare predicate.
1079       ARMCC::CondCodes ARMPred = getComparePred(CI->getPredicate());
1080
1081       // We may not handle every CC for now.
1082       if (ARMPred == ARMCC::AL) return false;
1083
1084       unsigned Arg1 = getRegForValue(CI->getOperand(0));
1085       if (Arg1 == 0) return false;
1086
1087       unsigned Arg2 = getRegForValue(CI->getOperand(1));
1088       if (Arg2 == 0) return false;
1089
1090       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1091                               TII.get(CmpOpc))
1092                       .addReg(Arg1).addReg(Arg2));
1093
1094       // For floating point we need to move the result to a comparison register
1095       // that we can then use for branches.
1096       if (isFloat)
1097         AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1098                                 TII.get(ARM::FMSTAT)));
1099
1100       unsigned BrOpc = isThumb ? ARM::t2Bcc : ARM::Bcc;
1101       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(BrOpc))
1102       .addMBB(TBB).addImm(ARMPred).addReg(ARM::CPSR);
1103       FastEmitBranch(FBB, DL);
1104       FuncInfo.MBB->addSuccessor(TBB);
1105       return true;
1106     }
1107   }
1108
1109   unsigned CmpReg = getRegForValue(BI->getCondition());
1110   if (CmpReg == 0) return false;
1111
1112   // Re-set the flags just in case.
1113   unsigned CmpOpc = isThumb ? ARM::t2CMPri : ARM::CMPri;
1114   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CmpOpc))
1115                   .addReg(CmpReg).addImm(0));
1116
1117   unsigned BrOpc = isThumb ? ARM::t2Bcc : ARM::Bcc;
1118   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(BrOpc))
1119                   .addMBB(TBB).addImm(ARMCC::NE).addReg(ARM::CPSR);
1120   FastEmitBranch(FBB, DL);
1121   FuncInfo.MBB->addSuccessor(TBB);
1122   return true;
1123 }
1124
1125 bool ARMFastISel::SelectCmp(const Instruction *I) {
1126   const CmpInst *CI = cast<CmpInst>(I);
1127
1128   MVT VT;
1129   const Type *Ty = CI->getOperand(0)->getType();
1130   if (!isTypeLegal(Ty, VT))
1131     return false;
1132
1133   bool isFloat = (Ty->isDoubleTy() || Ty->isFloatTy());
1134   if (isFloat && !Subtarget->hasVFP2())
1135     return false;
1136
1137   unsigned CmpOpc;
1138   unsigned CondReg;
1139   switch (VT.SimpleTy) {
1140     default: return false;
1141     // TODO: Verify compares.
1142     case MVT::f32:
1143       CmpOpc = ARM::VCMPES;
1144       CondReg = ARM::FPSCR;
1145       break;
1146     case MVT::f64:
1147       CmpOpc = ARM::VCMPED;
1148       CondReg = ARM::FPSCR;
1149       break;
1150     case MVT::i32:
1151       CmpOpc = isThumb ? ARM::t2CMPrr : ARM::CMPrr;
1152       CondReg = ARM::CPSR;
1153       break;
1154   }
1155
1156   // Get the compare predicate.
1157   ARMCC::CondCodes ARMPred = getComparePred(CI->getPredicate());
1158
1159   // We may not handle every CC for now.
1160   if (ARMPred == ARMCC::AL) return false;
1161
1162   unsigned Arg1 = getRegForValue(CI->getOperand(0));
1163   if (Arg1 == 0) return false;
1164
1165   unsigned Arg2 = getRegForValue(CI->getOperand(1));
1166   if (Arg2 == 0) return false;
1167
1168   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CmpOpc))
1169                   .addReg(Arg1).addReg(Arg2));
1170
1171   // For floating point we need to move the result to a comparison register
1172   // that we can then use for branches.
1173   if (isFloat)
1174     AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1175                             TII.get(ARM::FMSTAT)));
1176
1177   // Now set a register based on the comparison. Explicitly set the predicates
1178   // here.
1179   unsigned MovCCOpc = isThumb ? ARM::t2MOVCCi : ARM::MOVCCi;
1180   TargetRegisterClass *RC = isThumb ? ARM::rGPRRegisterClass
1181                                     : ARM::GPRRegisterClass;
1182   unsigned DestReg = createResultReg(RC);
1183   Constant *Zero
1184     = ConstantInt::get(Type::getInt32Ty(*Context), 0);
1185   unsigned ZeroReg = TargetMaterializeConstant(Zero);
1186   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(MovCCOpc), DestReg)
1187           .addReg(ZeroReg).addImm(1)
1188           .addImm(ARMPred).addReg(CondReg);
1189
1190   UpdateValueMap(I, DestReg);
1191   return true;
1192 }
1193
1194 bool ARMFastISel::SelectFPExt(const Instruction *I) {
1195   // Make sure we have VFP and that we're extending float to double.
1196   if (!Subtarget->hasVFP2()) return false;
1197
1198   Value *V = I->getOperand(0);
1199   if (!I->getType()->isDoubleTy() ||
1200       !V->getType()->isFloatTy()) return false;
1201
1202   unsigned Op = getRegForValue(V);
1203   if (Op == 0) return false;
1204
1205   unsigned Result = createResultReg(ARM::DPRRegisterClass);
1206   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1207                           TII.get(ARM::VCVTDS), Result)
1208                   .addReg(Op));
1209   UpdateValueMap(I, Result);
1210   return true;
1211 }
1212
1213 bool ARMFastISel::SelectFPTrunc(const Instruction *I) {
1214   // Make sure we have VFP and that we're truncating double to float.
1215   if (!Subtarget->hasVFP2()) return false;
1216
1217   Value *V = I->getOperand(0);
1218   if (!(I->getType()->isFloatTy() &&
1219         V->getType()->isDoubleTy())) return false;
1220
1221   unsigned Op = getRegForValue(V);
1222   if (Op == 0) return false;
1223
1224   unsigned Result = createResultReg(ARM::SPRRegisterClass);
1225   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1226                           TII.get(ARM::VCVTSD), Result)
1227                   .addReg(Op));
1228   UpdateValueMap(I, Result);
1229   return true;
1230 }
1231
1232 bool ARMFastISel::SelectSIToFP(const Instruction *I) {
1233   // Make sure we have VFP.
1234   if (!Subtarget->hasVFP2()) return false;
1235
1236   MVT DstVT;
1237   const Type *Ty = I->getType();
1238   if (!isTypeLegal(Ty, DstVT))
1239     return false;
1240
1241   unsigned Op = getRegForValue(I->getOperand(0));
1242   if (Op == 0) return false;
1243
1244   // The conversion routine works on fp-reg to fp-reg and the operand above
1245   // was an integer, move it to the fp registers if possible.
1246   unsigned FP = ARMMoveToFPReg(MVT::f32, Op);
1247   if (FP == 0) return false;
1248
1249   unsigned Opc;
1250   if (Ty->isFloatTy()) Opc = ARM::VSITOS;
1251   else if (Ty->isDoubleTy()) Opc = ARM::VSITOD;
1252   else return 0;
1253
1254   unsigned ResultReg = createResultReg(TLI.getRegClassFor(DstVT));
1255   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
1256                           ResultReg)
1257                   .addReg(FP));
1258   UpdateValueMap(I, ResultReg);
1259   return true;
1260 }
1261
1262 bool ARMFastISel::SelectFPToSI(const Instruction *I) {
1263   // Make sure we have VFP.
1264   if (!Subtarget->hasVFP2()) return false;
1265
1266   MVT DstVT;
1267   const Type *RetTy = I->getType();
1268   if (!isTypeLegal(RetTy, DstVT))
1269     return false;
1270
1271   unsigned Op = getRegForValue(I->getOperand(0));
1272   if (Op == 0) return false;
1273
1274   unsigned Opc;
1275   const Type *OpTy = I->getOperand(0)->getType();
1276   if (OpTy->isFloatTy()) Opc = ARM::VTOSIZS;
1277   else if (OpTy->isDoubleTy()) Opc = ARM::VTOSIZD;
1278   else return 0;
1279
1280   // f64->s32 or f32->s32 both need an intermediate f32 reg.
1281   unsigned ResultReg = createResultReg(TLI.getRegClassFor(MVT::f32));
1282   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(Opc),
1283                           ResultReg)
1284                   .addReg(Op));
1285
1286   // This result needs to be in an integer register, but the conversion only
1287   // takes place in fp-regs.
1288   unsigned IntReg = ARMMoveToIntReg(DstVT, ResultReg);
1289   if (IntReg == 0) return false;
1290
1291   UpdateValueMap(I, IntReg);
1292   return true;
1293 }
1294
1295 bool ARMFastISel::SelectSelect(const Instruction *I) {
1296   MVT VT;
1297   if (!isTypeLegal(I->getType(), VT))
1298     return false;
1299
1300   // Things need to be register sized for register moves.
1301   if (VT != MVT::i32) return false;
1302   const TargetRegisterClass *RC = TLI.getRegClassFor(VT);
1303
1304   unsigned CondReg = getRegForValue(I->getOperand(0));
1305   if (CondReg == 0) return false;
1306   unsigned Op1Reg = getRegForValue(I->getOperand(1));
1307   if (Op1Reg == 0) return false;
1308   unsigned Op2Reg = getRegForValue(I->getOperand(2));
1309   if (Op2Reg == 0) return false;
1310
1311   unsigned CmpOpc = isThumb ? ARM::t2TSTri : ARM::TSTri;
1312   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(CmpOpc))
1313                   .addReg(CondReg).addImm(1));
1314   unsigned ResultReg = createResultReg(RC);
1315   unsigned MovCCOpc = isThumb ? ARM::t2MOVCCr : ARM::MOVCCr;
1316   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(MovCCOpc), ResultReg)
1317     .addReg(Op1Reg).addReg(Op2Reg)
1318     .addImm(ARMCC::EQ).addReg(ARM::CPSR);
1319   UpdateValueMap(I, ResultReg);
1320   return true;
1321 }
1322
1323 bool ARMFastISel::SelectSDiv(const Instruction *I) {
1324   MVT VT;
1325   const Type *Ty = I->getType();
1326   if (!isTypeLegal(Ty, VT))
1327     return false;
1328
1329   // If we have integer div support we should have selected this automagically.
1330   // In case we have a real miss go ahead and return false and we'll pick
1331   // it up later.
1332   if (Subtarget->hasDivide()) return false;
1333
1334   // Otherwise emit a libcall.
1335   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1336   if (VT == MVT::i8)
1337     LC = RTLIB::SDIV_I8;
1338   else if (VT == MVT::i16)
1339     LC = RTLIB::SDIV_I16;
1340   else if (VT == MVT::i32)
1341     LC = RTLIB::SDIV_I32;
1342   else if (VT == MVT::i64)
1343     LC = RTLIB::SDIV_I64;
1344   else if (VT == MVT::i128)
1345     LC = RTLIB::SDIV_I128;
1346   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported SDIV!");
1347
1348   return ARMEmitLibcall(I, LC);
1349 }
1350
1351 bool ARMFastISel::SelectSRem(const Instruction *I) {
1352   MVT VT;
1353   const Type *Ty = I->getType();
1354   if (!isTypeLegal(Ty, VT))
1355     return false;
1356
1357   RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
1358   if (VT == MVT::i8)
1359     LC = RTLIB::SREM_I8;
1360   else if (VT == MVT::i16)
1361     LC = RTLIB::SREM_I16;
1362   else if (VT == MVT::i32)
1363     LC = RTLIB::SREM_I32;
1364   else if (VT == MVT::i64)
1365     LC = RTLIB::SREM_I64;
1366   else if (VT == MVT::i128)
1367     LC = RTLIB::SREM_I128;
1368   assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unsupported SREM!");
1369
1370   return ARMEmitLibcall(I, LC);
1371 }
1372
1373 bool ARMFastISel::SelectBinaryOp(const Instruction *I, unsigned ISDOpcode) {
1374   EVT VT  = TLI.getValueType(I->getType(), true);
1375
1376   // We can get here in the case when we want to use NEON for our fp
1377   // operations, but can't figure out how to. Just use the vfp instructions
1378   // if we have them.
1379   // FIXME: It'd be nice to use NEON instructions.
1380   const Type *Ty = I->getType();
1381   bool isFloat = (Ty->isDoubleTy() || Ty->isFloatTy());
1382   if (isFloat && !Subtarget->hasVFP2())
1383     return false;
1384
1385   unsigned Op1 = getRegForValue(I->getOperand(0));
1386   if (Op1 == 0) return false;
1387
1388   unsigned Op2 = getRegForValue(I->getOperand(1));
1389   if (Op2 == 0) return false;
1390
1391   unsigned Opc;
1392   bool is64bit = VT == MVT::f64 || VT == MVT::i64;
1393   switch (ISDOpcode) {
1394     default: return false;
1395     case ISD::FADD:
1396       Opc = is64bit ? ARM::VADDD : ARM::VADDS;
1397       break;
1398     case ISD::FSUB:
1399       Opc = is64bit ? ARM::VSUBD : ARM::VSUBS;
1400       break;
1401     case ISD::FMUL:
1402       Opc = is64bit ? ARM::VMULD : ARM::VMULS;
1403       break;
1404   }
1405   unsigned ResultReg = createResultReg(TLI.getRegClassFor(VT));
1406   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1407                           TII.get(Opc), ResultReg)
1408                   .addReg(Op1).addReg(Op2));
1409   UpdateValueMap(I, ResultReg);
1410   return true;
1411 }
1412
1413 // Call Handling Code
1414
1415 bool ARMFastISel::FastEmitExtend(ISD::NodeType Opc, EVT DstVT, unsigned Src,
1416                                  EVT SrcVT, unsigned &ResultReg) {
1417   unsigned RR = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(), Opc,
1418                            Src, /*TODO: Kill=*/false);
1419
1420   if (RR != 0) {
1421     ResultReg = RR;
1422     return true;
1423   } else
1424     return false;
1425 }
1426
1427 // This is largely taken directly from CCAssignFnForNode - we don't support
1428 // varargs in FastISel so that part has been removed.
1429 // TODO: We may not support all of this.
1430 CCAssignFn *ARMFastISel::CCAssignFnForCall(CallingConv::ID CC, bool Return) {
1431   switch (CC) {
1432   default:
1433     llvm_unreachable("Unsupported calling convention");
1434   case CallingConv::Fast:
1435     // Ignore fastcc. Silence compiler warnings.
1436     (void)RetFastCC_ARM_APCS;
1437     (void)FastCC_ARM_APCS;
1438     // Fallthrough
1439   case CallingConv::C:
1440     // Use target triple & subtarget features to do actual dispatch.
1441     if (Subtarget->isAAPCS_ABI()) {
1442       if (Subtarget->hasVFP2() &&
1443           FloatABIType == FloatABI::Hard)
1444         return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
1445       else
1446         return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
1447     } else
1448         return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
1449   case CallingConv::ARM_AAPCS_VFP:
1450     return (Return ? RetCC_ARM_AAPCS_VFP: CC_ARM_AAPCS_VFP);
1451   case CallingConv::ARM_AAPCS:
1452     return (Return ? RetCC_ARM_AAPCS: CC_ARM_AAPCS);
1453   case CallingConv::ARM_APCS:
1454     return (Return ? RetCC_ARM_APCS: CC_ARM_APCS);
1455   }
1456 }
1457
1458 bool ARMFastISel::ProcessCallArgs(SmallVectorImpl<Value*> &Args,
1459                                   SmallVectorImpl<unsigned> &ArgRegs,
1460                                   SmallVectorImpl<MVT> &ArgVTs,
1461                                   SmallVectorImpl<ISD::ArgFlagsTy> &ArgFlags,
1462                                   SmallVectorImpl<unsigned> &RegArgs,
1463                                   CallingConv::ID CC,
1464                                   unsigned &NumBytes) {
1465   SmallVector<CCValAssign, 16> ArgLocs;
1466   CCState CCInfo(CC, false, TM, ArgLocs, *Context);
1467   CCInfo.AnalyzeCallOperands(ArgVTs, ArgFlags, CCAssignFnForCall(CC, false));
1468
1469   // Get a count of how many bytes are to be pushed on the stack.
1470   NumBytes = CCInfo.getNextStackOffset();
1471
1472   // Issue CALLSEQ_START
1473   unsigned AdjStackDown = TM.getRegisterInfo()->getCallFrameSetupOpcode();
1474   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1475                           TII.get(AdjStackDown))
1476                   .addImm(NumBytes));
1477
1478   // Process the args.
1479   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1480     CCValAssign &VA = ArgLocs[i];
1481     unsigned Arg = ArgRegs[VA.getValNo()];
1482     MVT ArgVT = ArgVTs[VA.getValNo()];
1483
1484     // We don't handle NEON parameters yet.
1485     if (VA.getLocVT().isVector() && VA.getLocVT().getSizeInBits() > 64)
1486       return false;
1487
1488     // Handle arg promotion, etc.
1489     switch (VA.getLocInfo()) {
1490       case CCValAssign::Full: break;
1491       case CCValAssign::SExt: {
1492         bool Emitted = FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1493                                          Arg, ArgVT, Arg);
1494         assert(Emitted && "Failed to emit a sext!"); Emitted=Emitted;
1495         Emitted = true;
1496         ArgVT = VA.getLocVT();
1497         break;
1498       }
1499       case CCValAssign::ZExt: {
1500         bool Emitted = FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1501                                          Arg, ArgVT, Arg);
1502         assert(Emitted && "Failed to emit a zext!"); Emitted=Emitted;
1503         Emitted = true;
1504         ArgVT = VA.getLocVT();
1505         break;
1506       }
1507       case CCValAssign::AExt: {
1508         bool Emitted = FastEmitExtend(ISD::ANY_EXTEND, VA.getLocVT(),
1509                                          Arg, ArgVT, Arg);
1510         if (!Emitted)
1511           Emitted = FastEmitExtend(ISD::ZERO_EXTEND, VA.getLocVT(),
1512                                       Arg, ArgVT, Arg);
1513         if (!Emitted)
1514           Emitted = FastEmitExtend(ISD::SIGN_EXTEND, VA.getLocVT(),
1515                                       Arg, ArgVT, Arg);
1516
1517         assert(Emitted && "Failed to emit a aext!"); Emitted=Emitted;
1518         ArgVT = VA.getLocVT();
1519         break;
1520       }
1521       case CCValAssign::BCvt: {
1522         unsigned BC = FastEmit_r(ArgVT, VA.getLocVT(), ISD::BITCAST, Arg,
1523                                  /*TODO: Kill=*/false);
1524         assert(BC != 0 && "Failed to emit a bitcast!");
1525         Arg = BC;
1526         ArgVT = VA.getLocVT();
1527         break;
1528       }
1529       default: llvm_unreachable("Unknown arg promotion!");
1530     }
1531
1532     // Now copy/store arg to correct locations.
1533     if (VA.isRegLoc() && !VA.needsCustom()) {
1534       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1535               VA.getLocReg())
1536       .addReg(Arg);
1537       RegArgs.push_back(VA.getLocReg());
1538     } else if (VA.needsCustom()) {
1539       // TODO: We need custom lowering for vector (v2f64) args.
1540       if (VA.getLocVT() != MVT::f64) return false;
1541
1542       CCValAssign &NextVA = ArgLocs[++i];
1543
1544       // TODO: Only handle register args for now.
1545       if(!(VA.isRegLoc() && NextVA.isRegLoc())) return false;
1546
1547       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1548                               TII.get(ARM::VMOVRRD), VA.getLocReg())
1549                       .addReg(NextVA.getLocReg(), RegState::Define)
1550                       .addReg(Arg));
1551       RegArgs.push_back(VA.getLocReg());
1552       RegArgs.push_back(NextVA.getLocReg());
1553     } else {
1554       assert(VA.isMemLoc());
1555       // Need to store on the stack.
1556       Address Addr;
1557       Addr.BaseType = Address::RegBase;
1558       Addr.Base.Reg = ARM::SP;
1559       Addr.Offset = VA.getLocMemOffset();
1560
1561       if (!ARMEmitStore(ArgVT, Arg, Addr)) return false;
1562     }
1563   }
1564   return true;
1565 }
1566
1567 bool ARMFastISel::FinishCall(MVT RetVT, SmallVectorImpl<unsigned> &UsedRegs,
1568                              const Instruction *I, CallingConv::ID CC,
1569                              unsigned &NumBytes) {
1570   // Issue CALLSEQ_END
1571   unsigned AdjStackUp = TM.getRegisterInfo()->getCallFrameDestroyOpcode();
1572   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1573                           TII.get(AdjStackUp))
1574                   .addImm(NumBytes).addImm(0));
1575
1576   // Now the return value.
1577   if (RetVT != MVT::isVoid) {
1578     SmallVector<CCValAssign, 16> RVLocs;
1579     CCState CCInfo(CC, false, TM, RVLocs, *Context);
1580     CCInfo.AnalyzeCallResult(RetVT, CCAssignFnForCall(CC, true));
1581
1582     // Copy all of the result registers out of their specified physreg.
1583     if (RVLocs.size() == 2 && RetVT == MVT::f64) {
1584       // For this move we copy into two registers and then move into the
1585       // double fp reg we want.
1586       EVT DestVT = RVLocs[0].getValVT();
1587       TargetRegisterClass* DstRC = TLI.getRegClassFor(DestVT);
1588       unsigned ResultReg = createResultReg(DstRC);
1589       AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1590                               TII.get(ARM::VMOVDRR), ResultReg)
1591                       .addReg(RVLocs[0].getLocReg())
1592                       .addReg(RVLocs[1].getLocReg()));
1593
1594       UsedRegs.push_back(RVLocs[0].getLocReg());
1595       UsedRegs.push_back(RVLocs[1].getLocReg());
1596
1597       // Finally update the result.
1598       UpdateValueMap(I, ResultReg);
1599     } else {
1600       assert(RVLocs.size() == 1 &&"Can't handle non-double multi-reg retvals!");
1601       EVT CopyVT = RVLocs[0].getValVT();
1602       TargetRegisterClass* DstRC = TLI.getRegClassFor(CopyVT);
1603
1604       unsigned ResultReg = createResultReg(DstRC);
1605       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1606               ResultReg).addReg(RVLocs[0].getLocReg());
1607       UsedRegs.push_back(RVLocs[0].getLocReg());
1608
1609       // Finally update the result.
1610       UpdateValueMap(I, ResultReg);
1611     }
1612   }
1613
1614   return true;
1615 }
1616
1617 bool ARMFastISel::SelectRet(const Instruction *I) {
1618   const ReturnInst *Ret = cast<ReturnInst>(I);
1619   const Function &F = *I->getParent()->getParent();
1620
1621   if (!FuncInfo.CanLowerReturn)
1622     return false;
1623
1624   if (F.isVarArg())
1625     return false;
1626
1627   CallingConv::ID CC = F.getCallingConv();
1628   if (Ret->getNumOperands() > 0) {
1629     SmallVector<ISD::OutputArg, 4> Outs;
1630     GetReturnInfo(F.getReturnType(), F.getAttributes().getRetAttributes(),
1631                   Outs, TLI);
1632
1633     // Analyze operands of the call, assigning locations to each operand.
1634     SmallVector<CCValAssign, 16> ValLocs;
1635     CCState CCInfo(CC, F.isVarArg(), TM, ValLocs, I->getContext());
1636     CCInfo.AnalyzeReturn(Outs, CCAssignFnForCall(CC, true /* is Ret */));
1637
1638     const Value *RV = Ret->getOperand(0);
1639     unsigned Reg = getRegForValue(RV);
1640     if (Reg == 0)
1641       return false;
1642
1643     // Only handle a single return value for now.
1644     if (ValLocs.size() != 1)
1645       return false;
1646
1647     CCValAssign &VA = ValLocs[0];
1648
1649     // Don't bother handling odd stuff for now.
1650     if (VA.getLocInfo() != CCValAssign::Full)
1651       return false;
1652     // Only handle register returns for now.
1653     if (!VA.isRegLoc())
1654       return false;
1655     // TODO: For now, don't try to handle cases where getLocInfo()
1656     // says Full but the types don't match.
1657     if (TLI.getValueType(RV->getType()) != VA.getValVT())
1658       return false;
1659
1660     // Make the copy.
1661     unsigned SrcReg = Reg + VA.getValNo();
1662     unsigned DstReg = VA.getLocReg();
1663     const TargetRegisterClass* SrcRC = MRI.getRegClass(SrcReg);
1664     // Avoid a cross-class copy. This is very unlikely.
1665     if (!SrcRC->contains(DstReg))
1666       return false;
1667     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1668             DstReg).addReg(SrcReg);
1669
1670     // Mark the register as live out of the function.
1671     MRI.addLiveOut(VA.getLocReg());
1672   }
1673
1674   unsigned RetOpc = isThumb ? ARM::tBX_RET : ARM::BX_RET;
1675   AddOptionalDefs(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1676                           TII.get(RetOpc)));
1677   return true;
1678 }
1679
1680 // A quick function that will emit a call for a named libcall in F with the
1681 // vector of passed arguments for the Instruction in I. We can assume that we
1682 // can emit a call for any libcall we can produce. This is an abridged version
1683 // of the full call infrastructure since we won't need to worry about things
1684 // like computed function pointers or strange arguments at call sites.
1685 // TODO: Try to unify this and the normal call bits for ARM, then try to unify
1686 // with X86.
1687 bool ARMFastISel::ARMEmitLibcall(const Instruction *I, RTLIB::Libcall Call) {
1688   CallingConv::ID CC = TLI.getLibcallCallingConv(Call);
1689
1690   // Handle *simple* calls for now.
1691   const Type *RetTy = I->getType();
1692   MVT RetVT;
1693   if (RetTy->isVoidTy())
1694     RetVT = MVT::isVoid;
1695   else if (!isTypeLegal(RetTy, RetVT))
1696     return false;
1697
1698   // For now we're using BLX etc on the assumption that we have v5t ops.
1699   if (!Subtarget->hasV5TOps()) return false;
1700
1701   // Set up the argument vectors.
1702   SmallVector<Value*, 8> Args;
1703   SmallVector<unsigned, 8> ArgRegs;
1704   SmallVector<MVT, 8> ArgVTs;
1705   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
1706   Args.reserve(I->getNumOperands());
1707   ArgRegs.reserve(I->getNumOperands());
1708   ArgVTs.reserve(I->getNumOperands());
1709   ArgFlags.reserve(I->getNumOperands());
1710   for (unsigned i = 0; i < I->getNumOperands(); ++i) {
1711     Value *Op = I->getOperand(i);
1712     unsigned Arg = getRegForValue(Op);
1713     if (Arg == 0) return false;
1714
1715     const Type *ArgTy = Op->getType();
1716     MVT ArgVT;
1717     if (!isTypeLegal(ArgTy, ArgVT)) return false;
1718
1719     ISD::ArgFlagsTy Flags;
1720     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
1721     Flags.setOrigAlign(OriginalAlignment);
1722
1723     Args.push_back(Op);
1724     ArgRegs.push_back(Arg);
1725     ArgVTs.push_back(ArgVT);
1726     ArgFlags.push_back(Flags);
1727   }
1728
1729   // Handle the arguments now that we've gotten them.
1730   SmallVector<unsigned, 4> RegArgs;
1731   unsigned NumBytes;
1732   if (!ProcessCallArgs(Args, ArgRegs, ArgVTs, ArgFlags, RegArgs, CC, NumBytes))
1733     return false;
1734
1735   // Issue the call, BLXr9 for darwin, BLX otherwise. This uses V5 ops.
1736   // TODO: Turn this into the table of arm call ops.
1737   MachineInstrBuilder MIB;
1738   unsigned CallOpc;
1739   if(isThumb)
1740     CallOpc = Subtarget->isTargetDarwin() ? ARM::tBLXi_r9 : ARM::tBLXi;
1741   else
1742     CallOpc = Subtarget->isTargetDarwin() ? ARM::BLr9 : ARM::BL;
1743   // Explicitly adding the predicate here.
1744   MIB = AddDefaultPred(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1745                        TII.get(CallOpc)))
1746         .addExternalSymbol(TLI.getLibcallName(Call));
1747
1748   // Add implicit physical register uses to the call.
1749   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
1750     MIB.addReg(RegArgs[i]);
1751
1752   // Finish off the call including any return values.
1753   SmallVector<unsigned, 4> UsedRegs;
1754   if (!FinishCall(RetVT, UsedRegs, I, CC, NumBytes)) return false;
1755
1756   // Set all unused physreg defs as dead.
1757   static_cast<MachineInstr *>(MIB)->setPhysRegsDeadExcept(UsedRegs, TRI);
1758
1759   return true;
1760 }
1761
1762 bool ARMFastISel::SelectCall(const Instruction *I) {
1763   const CallInst *CI = cast<CallInst>(I);
1764   const Value *Callee = CI->getCalledValue();
1765
1766   // Can't handle inline asm or worry about intrinsics yet.
1767   if (isa<InlineAsm>(Callee) || isa<IntrinsicInst>(CI)) return false;
1768
1769   // Only handle global variable Callees that are direct calls.
1770   const GlobalValue *GV = dyn_cast<GlobalValue>(Callee);
1771   if (!GV || Subtarget->GVIsIndirectSymbol(GV, TM.getRelocationModel()))
1772     return false;
1773
1774   // Check the calling convention.
1775   ImmutableCallSite CS(CI);
1776   CallingConv::ID CC = CS.getCallingConv();
1777
1778   // TODO: Avoid some calling conventions?
1779
1780   // Let SDISel handle vararg functions.
1781   const PointerType *PT = cast<PointerType>(CS.getCalledValue()->getType());
1782   const FunctionType *FTy = cast<FunctionType>(PT->getElementType());
1783   if (FTy->isVarArg())
1784     return false;
1785
1786   // Handle *simple* calls for now.
1787   const Type *RetTy = I->getType();
1788   MVT RetVT;
1789   if (RetTy->isVoidTy())
1790     RetVT = MVT::isVoid;
1791   else if (!isTypeLegal(RetTy, RetVT))
1792     return false;
1793
1794   // For now we're using BLX etc on the assumption that we have v5t ops.
1795   // TODO: Maybe?
1796   if (!Subtarget->hasV5TOps()) return false;
1797
1798   // Set up the argument vectors.
1799   SmallVector<Value*, 8> Args;
1800   SmallVector<unsigned, 8> ArgRegs;
1801   SmallVector<MVT, 8> ArgVTs;
1802   SmallVector<ISD::ArgFlagsTy, 8> ArgFlags;
1803   Args.reserve(CS.arg_size());
1804   ArgRegs.reserve(CS.arg_size());
1805   ArgVTs.reserve(CS.arg_size());
1806   ArgFlags.reserve(CS.arg_size());
1807   for (ImmutableCallSite::arg_iterator i = CS.arg_begin(), e = CS.arg_end();
1808        i != e; ++i) {
1809     unsigned Arg = getRegForValue(*i);
1810
1811     if (Arg == 0)
1812       return false;
1813     ISD::ArgFlagsTy Flags;
1814     unsigned AttrInd = i - CS.arg_begin() + 1;
1815     if (CS.paramHasAttr(AttrInd, Attribute::SExt))
1816       Flags.setSExt();
1817     if (CS.paramHasAttr(AttrInd, Attribute::ZExt))
1818       Flags.setZExt();
1819
1820          // FIXME: Only handle *easy* calls for now.
1821     if (CS.paramHasAttr(AttrInd, Attribute::InReg) ||
1822         CS.paramHasAttr(AttrInd, Attribute::StructRet) ||
1823         CS.paramHasAttr(AttrInd, Attribute::Nest) ||
1824         CS.paramHasAttr(AttrInd, Attribute::ByVal))
1825       return false;
1826
1827     const Type *ArgTy = (*i)->getType();
1828     MVT ArgVT;
1829     if (!isTypeLegal(ArgTy, ArgVT))
1830       return false;
1831     unsigned OriginalAlignment = TD.getABITypeAlignment(ArgTy);
1832     Flags.setOrigAlign(OriginalAlignment);
1833
1834     Args.push_back(*i);
1835     ArgRegs.push_back(Arg);
1836     ArgVTs.push_back(ArgVT);
1837     ArgFlags.push_back(Flags);
1838   }
1839
1840   // Handle the arguments now that we've gotten them.
1841   SmallVector<unsigned, 4> RegArgs;
1842   unsigned NumBytes;
1843   if (!ProcessCallArgs(Args, ArgRegs, ArgVTs, ArgFlags, RegArgs, CC, NumBytes))
1844     return false;
1845
1846   // Issue the call, BLXr9 for darwin, BLX otherwise. This uses V5 ops.
1847   // TODO: Turn this into the table of arm call ops.
1848   MachineInstrBuilder MIB;
1849   unsigned CallOpc;
1850   if(isThumb)
1851     CallOpc = Subtarget->isTargetDarwin() ? ARM::tBLXi_r9 : ARM::tBLXi;
1852   else
1853     CallOpc = Subtarget->isTargetDarwin() ? ARM::BLr9 : ARM::BL;
1854   // Explicitly adding the predicate here.
1855   MIB = AddDefaultPred(BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
1856                                TII.get(CallOpc)))
1857         .addGlobalAddress(GV, 0, 0);
1858
1859   // Add implicit physical register uses to the call.
1860   for (unsigned i = 0, e = RegArgs.size(); i != e; ++i)
1861     MIB.addReg(RegArgs[i]);
1862
1863   // Finish off the call including any return values.
1864   SmallVector<unsigned, 4> UsedRegs;
1865   if (!FinishCall(RetVT, UsedRegs, I, CC, NumBytes)) return false;
1866
1867   // Set all unused physreg defs as dead.
1868   static_cast<MachineInstr *>(MIB)->setPhysRegsDeadExcept(UsedRegs, TRI);
1869
1870   return true;
1871
1872 }
1873
1874 // TODO: SoftFP support.
1875 bool ARMFastISel::TargetSelectInstruction(const Instruction *I) {
1876
1877   switch (I->getOpcode()) {
1878     case Instruction::Load:
1879       return SelectLoad(I);
1880     case Instruction::Store:
1881       return SelectStore(I);
1882     case Instruction::Br:
1883       return SelectBranch(I);
1884     case Instruction::ICmp:
1885     case Instruction::FCmp:
1886       return SelectCmp(I);
1887     case Instruction::FPExt:
1888       return SelectFPExt(I);
1889     case Instruction::FPTrunc:
1890       return SelectFPTrunc(I);
1891     case Instruction::SIToFP:
1892       return SelectSIToFP(I);
1893     case Instruction::FPToSI:
1894       return SelectFPToSI(I);
1895     case Instruction::FAdd:
1896       return SelectBinaryOp(I, ISD::FADD);
1897     case Instruction::FSub:
1898       return SelectBinaryOp(I, ISD::FSUB);
1899     case Instruction::FMul:
1900       return SelectBinaryOp(I, ISD::FMUL);
1901     case Instruction::SDiv:
1902       return SelectSDiv(I);
1903     case Instruction::SRem:
1904       return SelectSRem(I);
1905     case Instruction::Call:
1906       return SelectCall(I);
1907     case Instruction::Select:
1908       return SelectSelect(I);
1909     case Instruction::Ret:
1910       return SelectRet(I);
1911     default: break;
1912   }
1913   return false;
1914 }
1915
1916 namespace llvm {
1917   llvm::FastISel *ARM::createFastISel(FunctionLoweringInfo &funcInfo) {
1918     // Completely untested on non-darwin.
1919     const TargetMachine &TM = funcInfo.MF->getTarget();
1920
1921     // Darwin and thumb1 only for now.
1922     const ARMSubtarget *Subtarget = &TM.getSubtarget<ARMSubtarget>();
1923     if (Subtarget->isTargetDarwin() && !Subtarget->isThumb1Only() &&
1924         !DisableARMFastISel)
1925       return new ARMFastISel(funcInfo);
1926     return 0;
1927   }
1928 }