lib/Target/ARM/ARMCodeEmitter.cpp

   1 //===-- ARM/ARMCodeEmitter.cpp - Convert ARM code to machine code ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the pass that transforms the ARM machine instructions into
  11 // relocatable machine code.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "jit"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMInstrInfo.h"
  20 #include "ARMRelocations.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMTargetMachine.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/Function.h"
  26 #include "llvm/PassManager.h"
  27 #include "llvm/CodeGen/JITCodeEmitter.h"
  28 #include "llvm/CodeGen/MachineConstantPool.h"
  29 #include "llvm/CodeGen/MachineFunctionPass.h"
  30 #include "llvm/CodeGen/MachineInstr.h"
  31 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  32 #include "llvm/CodeGen/MachineModuleInfo.h"
  33 #include "llvm/CodeGen/Passes.h"
  34 #include "llvm/ADT/Statistic.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #ifndef NDEBUG
  39 #include <iomanip>
  40 #endif
  41 using namespace llvm;
  42
  43 STATISTIC(NumEmitted, "Number of machine instructions emitted");
  44
  45 namespace {
  46
  47   class ARMCodeEmitter : public MachineFunctionPass {
  48     ARMJITInfo                *JTI;
  49     const ARMInstrInfo        *II;
  50     const TargetData          *TD;
  51     const ARMSubtarget        *Subtarget;
  52     TargetMachine             &TM;
  53     JITCodeEmitter            &MCE;
  54     MachineModuleInfo *MMI;
  55     const std::vector<MachineConstantPoolEntry> *MCPEs;
  56     const std::vector<MachineJumpTableEntry> *MJTEs;
  57     bool IsPIC;
  58     bool IsThumb;
  59
  60     void getAnalysisUsage(AnalysisUsage &AU) const {
  61       AU.addRequired<MachineModuleInfo>();
  62       MachineFunctionPass::getAnalysisUsage(AU);
  63     }
  64
  65     static char ID;
  66   public:
  67     ARMCodeEmitter(TargetMachine &tm, JITCodeEmitter &mce)
  68       : MachineFunctionPass(ID), JTI(0),
  69         II((const ARMInstrInfo *)tm.getInstrInfo()),
  70         TD(tm.getTargetData()), TM(tm),
  71         MCE(mce), MCPEs(0), MJTEs(0),
  72         IsPIC(TM.getRelocationModel() == Reloc::PIC_), IsThumb(false) {}
  73
  74     /// getBinaryCodeForInstr - This function, generated by the
  75     /// CodeEmitterGenerator using TableGen, produces the binary encoding for
  76     /// machine instructions.
  77     unsigned getBinaryCodeForInstr(const MachineInstr &MI) const;
  78
  79     bool runOnMachineFunction(MachineFunction &MF);
  80
  81     virtual const char *getPassName() const {
  82       return "ARM Machine Code Emitter";
  83     }
  84
  85     void emitInstruction(const MachineInstr &MI);
  86
  87   private:
  88
  89     void emitWordLE(unsigned Binary);
  90     void emitDWordLE(uint64_t Binary);
  91     void emitConstPoolInstruction(const MachineInstr &MI);
  92     void emitMOVi32immInstruction(const MachineInstr &MI);
  93     void emitMOVi2piecesInstruction(const MachineInstr &MI);
  94     void emitLEApcrelJTInstruction(const MachineInstr &MI);
  95     void emitPseudoMoveInstruction(const MachineInstr &MI);
  96     void addPCLabel(unsigned LabelID);
  97     void emitPseudoInstruction(const MachineInstr &MI);
  98     unsigned getMachineSoRegOpValue(const MachineInstr &MI,
  99                                     const TargetInstrDesc &TID,
 100                                     const MachineOperand &MO,
 101                                     unsigned OpIdx);
 102
 103     unsigned getMachineSoImmOpValue(unsigned SoImm);
 104     unsigned getAddrModeSBit(const MachineInstr &MI,
 105                              const TargetInstrDesc &TID) const;
 106
 107     void emitDataProcessingInstruction(const MachineInstr &MI,
 108                                        unsigned ImplicitRd = 0,
 109                                        unsigned ImplicitRn = 0);
 110
 111     void emitLoadStoreInstruction(const MachineInstr &MI,
 112                                   unsigned ImplicitRd = 0,
 113                                   unsigned ImplicitRn = 0);
 114
 115     void emitMiscLoadStoreInstruction(const MachineInstr &MI,
 116                                       unsigned ImplicitRn = 0);
 117
 118     void emitLoadStoreMultipleInstruction(const MachineInstr &MI);
 119
 120     void emitMulFrmInstruction(const MachineInstr &MI);
 121
 122     void emitExtendInstruction(const MachineInstr &MI);
 123
 124     void emitMiscArithInstruction(const MachineInstr &MI);
 125
 126     void emitSaturateInstruction(const MachineInstr &MI);
 127
 128     void emitBranchInstruction(const MachineInstr &MI);
 129
 130     void emitInlineJumpTable(unsigned JTIndex);
 131
 132     void emitMiscBranchInstruction(const MachineInstr &MI);
 133
 134     void emitVFPArithInstruction(const MachineInstr &MI);
 135
 136     void emitVFPConversionInstruction(const MachineInstr &MI);
 137
 138     void emitVFPLoadStoreInstruction(const MachineInstr &MI);
 139
 140     void emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI);
 141
 142     void emitNEONLaneInstruction(const MachineInstr &MI);
 143     void emitNEONDupInstruction(const MachineInstr &MI);
 144     void emitNEON1RegModImmInstruction(const MachineInstr &MI);
 145     void emitNEON2RegInstruction(const MachineInstr &MI);
 146     void emitNEON3RegInstruction(const MachineInstr &MI);
 147
 148     /// getMachineOpValue - Return binary encoding of operand. If the machine
 149     /// operand requires relocation, record the relocation and return zero.
 150     unsigned getMachineOpValue(const MachineInstr &MI,
 151                                const MachineOperand &MO) const;
 152     unsigned getMachineOpValue(const MachineInstr &MI, unsigned OpIdx) const {
 153       return getMachineOpValue(MI, MI.getOperand(OpIdx));
 154     }
 155
 156     // FIXME: The legacy JIT ARMCodeEmitter doesn't rely on the the
 157     //  TableGen'erated getBinaryCodeForInstr() function to encode any
 158     //  operand values, instead querying getMachineOpValue() directly for
 159     //  each operand it needs to encode. Thus, any of the new encoder
 160     //  helper functions can simply return 0 as the values the return
 161     //  are already handled elsewhere. They are placeholders to allow this
 162     //  encoder to continue to function until the MC encoder is sufficiently
 163     //  far along that this one can be eliminated entirely.
 164     unsigned NEONThumb2DataIPostEncoder(const MachineInstr &MI, unsigned Val)
 165       const { return 0; }
 166     unsigned NEONThumb2LoadStorePostEncoder(const MachineInstr &MI,unsigned Val)
 167       const { return 0; }
 168     unsigned NEONThumb2DupPostEncoder(const MachineInstr &MI,unsigned Val)
 169       const { return 0; }
 170     unsigned getBranchTargetOpValue(const MachineInstr &MI, unsigned Op)
 171       const { return 0; }
 172     unsigned getCCOutOpValue(const MachineInstr &MI, unsigned Op)
 173       const { return 0; }
 174     unsigned getSOImmOpValue(const MachineInstr &MI, unsigned Op)
 175       const { return 0; }
 176     unsigned getSORegOpValue(const MachineInstr &MI, unsigned Op)
 177       const { return 0; }
 178     unsigned getRotImmOpValue(const MachineInstr &MI, unsigned Op)
 179       const { return 0; }
 180     unsigned getImmMinusOneOpValue(const MachineInstr &MI, unsigned Op)
 181       const { return 0; }
 182     unsigned getAddrMode6AddressOpValue(const MachineInstr &MI, unsigned Op)
 183       const { return 0; }
 184     unsigned getAddrMode6OffsetOpValue(const MachineInstr &MI, unsigned Op)
 185       const { return 0; }
 186     unsigned getBitfieldInvertedMaskOpValue(const MachineInstr &MI,
 187                                             unsigned Op) const { return 0; }
 188     uint32_t getLdStmModeOpValue(const MachineInstr &MI, unsigned OpIdx)
 189       const {return 0; }
 190     uint32_t getLdStSORegOpValue(const MachineInstr &MI, unsigned OpIdx)
 191       const { return 0; }
 192
 193     unsigned getAddrModeImm12OpValue(const MachineInstr &MI, unsigned Op)
 194       const {
 195       // {17-13} = reg
 196       // {12}    = (U)nsigned (add == '1', sub == '0')
 197       // {11-0}  = imm12
 198       const MachineOperand &MO  = MI.getOperand(Op);
 199       const MachineOperand &MO1 = MI.getOperand(Op + 1);
 200       if (!MO.isReg()) {
 201         emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 202         return 0;
 203       }
 204       unsigned Reg = getARMRegisterNumbering(MO.getReg());
 205       int32_t Imm12 = MO1.getImm();
 206       uint32_t Binary;
 207       Binary = Imm12 & 0xfff;
 208       if (Imm12 >= 0)
 209         Binary |= (1 << 12);
 210       Binary |= (Reg << 13);
 211       return Binary;
 212     }
 213     uint32_t getAddrMode3OffsetOpValue(const MachineInstr &MI, unsigned OpIdx)
 214       const { return 0;}
 215     uint32_t getAddrMode3OpValue(const MachineInstr &MI, unsigned Op) const
 216       { return 0; }
 217     uint32_t getAddrMode5OpValue(const MachineInstr &MI, unsigned Op) const {
 218       // {12-9}  = reg
 219       // {8}     = (U)nsigned (add == '1', sub == '0')
 220       // {7-0}   = imm12
 221       const MachineOperand &MO  = MI.getOperand(Op);
 222       const MachineOperand &MO1 = MI.getOperand(Op + 1);
 223       if (!MO.isReg()) {
 224         emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 225         return 0;
 226       }
 227       unsigned Reg = getARMRegisterNumbering(MO.getReg());
 228       int32_t Imm8 = MO1.getImm();
 229       uint32_t Binary;
 230       Binary = Imm8 & 0xff;
 231       if (Imm8 >= 0)
 232         Binary |= (1 << 8);
 233       Binary |= (Reg << 9);
 234       return Binary;
 235     }
 236     unsigned getNEONVcvtImm32OpValue(const MachineInstr &MI, unsigned Op)
 237       const { return 0; }
 238
 239     unsigned getRegisterListOpValue(const MachineInstr &MI, unsigned Op)
 240       const { return 0; }
 241
 242     /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 243     /// machine operand requires relocation, record the relocation and return
 244     /// zero.
 245     unsigned getMovi32Value(const MachineInstr &MI,const MachineOperand &MO,
 246                             unsigned Reloc);
 247
 248     /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 249     ///
 250     unsigned getShiftOp(unsigned Imm) const ;
 251
 252     /// Routines that handle operands which add machine relocations which are
 253     /// fixed up by the relocation stage.
 254     void emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 255                            bool MayNeedFarStub,  bool Indirect,
 256                            intptr_t ACPV = 0) const;
 257     void emitExternalSymbolAddress(const char *ES, unsigned Reloc) const;
 258     void emitConstPoolAddress(unsigned CPI, unsigned Reloc) const;
 259     void emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const;
 260     void emitMachineBasicBlock(MachineBasicBlock *BB, unsigned Reloc,
 261                                intptr_t JTBase = 0) const;
 262   };
 263 }
 264
 265 char ARMCodeEmitter::ID = 0;
 266
 267 /// createARMJITCodeEmitterPass - Return a pass that emits the collected ARM
 268 /// code to the specified MCE object.
 269 FunctionPass *llvm::createARMJITCodeEmitterPass(ARMBaseTargetMachine &TM,
 270                                                 JITCodeEmitter &JCE) {
 271   return new ARMCodeEmitter(TM, JCE);
 272 }
 273
 274 bool ARMCodeEmitter::runOnMachineFunction(MachineFunction &MF) {
 275   assert((MF.getTarget().getRelocationModel() != Reloc::Default ||
 276           MF.getTarget().getRelocationModel() != Reloc::Static) &&
 277          "JIT relocation model must be set to static or default!");
 278   JTI = ((ARMTargetMachine &)MF.getTarget()).getJITInfo();
 279   II = ((const ARMTargetMachine &)MF.getTarget()).getInstrInfo();
 280   TD = ((const ARMTargetMachine &)MF.getTarget()).getTargetData();
 281   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 282   MCPEs = &MF.getConstantPool()->getConstants();
 283   MJTEs = 0;
 284   if (MF.getJumpTableInfo()) MJTEs = &MF.getJumpTableInfo()->getJumpTables();
 285   IsPIC = TM.getRelocationModel() == Reloc::PIC_;
 286   IsThumb = MF.getInfo<ARMFunctionInfo>()->isThumbFunction();
 287   JTI->Initialize(MF, IsPIC);
 288   MMI = &getAnalysis<MachineModuleInfo>();
 289   MCE.setModuleInfo(MMI);
 290
 291   do {
 292     DEBUG(errs() << "JITTing function '"
 293           << MF.getFunction()->getName() << "'\n");
 294     MCE.startFunction(MF);
 295     for (MachineFunction::iterator MBB = MF.begin(), E = MF.end();
 296          MBB != E; ++MBB) {
 297       MCE.StartMachineBasicBlock(MBB);
 298       for (MachineBasicBlock::const_iterator I = MBB->begin(), E = MBB->end();
 299            I != E; ++I)
 300         emitInstruction(*I);
 301     }
 302   } while (MCE.finishFunction(MF));
 303
 304   return false;
 305 }
 306
 307 /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 308 ///
 309 unsigned ARMCodeEmitter::getShiftOp(unsigned Imm) const {
 310   switch (ARM_AM::getAM2ShiftOpc(Imm)) {
 311   default: llvm_unreachable("Unknown shift opc!");
 312   case ARM_AM::asr: return 2;
 313   case ARM_AM::lsl: return 0;
 314   case ARM_AM::lsr: return 1;
 315   case ARM_AM::ror:
 316   case ARM_AM::rrx: return 3;
 317   }
 318   return 0;
 319 }
 320
 321 /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 322 /// machine operand requires relocation, record the relocation and return zero.
 323 unsigned ARMCodeEmitter::getMovi32Value(const MachineInstr &MI,
 324                                         const MachineOperand &MO,
 325                                         unsigned Reloc) {
 326   assert(((Reloc == ARM::reloc_arm_movt) || (Reloc == ARM::reloc_arm_movw))
 327       && "Relocation to this function should be for movt or movw");
 328
 329   if (MO.isImm())
 330     return static_cast<unsigned>(MO.getImm());
 331   else if (MO.isGlobal())
 332     emitGlobalAddress(MO.getGlobal(), Reloc, true, false);
 333   else if (MO.isSymbol())
 334     emitExternalSymbolAddress(MO.getSymbolName(), Reloc);
 335   else if (MO.isMBB())
 336     emitMachineBasicBlock(MO.getMBB(), Reloc);
 337   else {
 338 #ifndef NDEBUG
 339     errs() << MO;
 340 #endif
 341     llvm_unreachable("Unsupported operand type for movw/movt");
 342   }
 343   return 0;
 344 }
 345
 346 /// getMachineOpValue - Return binary encoding of operand. If the machine
 347 /// operand requires relocation, record the relocation and return zero.
 348 unsigned ARMCodeEmitter::getMachineOpValue(const MachineInstr &MI,
 349                                            const MachineOperand &MO) const {
 350   if (MO.isReg())
 351     return getARMRegisterNumbering(MO.getReg());
 352   else if (MO.isImm())
 353     return static_cast<unsigned>(MO.getImm());
 354   else if (MO.isGlobal())
 355     emitGlobalAddress(MO.getGlobal(), ARM::reloc_arm_branch, true, false);
 356   else if (MO.isSymbol())
 357     emitExternalSymbolAddress(MO.getSymbolName(), ARM::reloc_arm_branch);
 358   else if (MO.isCPI()) {
 359     const TargetInstrDesc &TID = MI.getDesc();
 360     // For VFP load, the immediate offset is multiplied by 4.
 361     unsigned Reloc =  ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPLdStFrm)
 362       ? ARM::reloc_arm_vfp_cp_entry : ARM::reloc_arm_cp_entry;
 363     emitConstPoolAddress(MO.getIndex(), Reloc);
 364   } else if (MO.isJTI())
 365     emitJumpTableAddress(MO.getIndex(), ARM::reloc_arm_relative);
 366   else if (MO.isMBB())
 367     emitMachineBasicBlock(MO.getMBB(), ARM::reloc_arm_branch);
 368   else {
 369 #ifndef NDEBUG
 370     errs() << MO;
 371 #endif
 372     llvm_unreachable(0);
 373   }
 374   return 0;
 375 }
 376
 377 /// emitGlobalAddress - Emit the specified address to the code stream.
 378 ///
 379 void ARMCodeEmitter::emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 380                                        bool MayNeedFarStub, bool Indirect,
 381                                        intptr_t ACPV) const {
 382   MachineRelocation MR = Indirect
 383     ? MachineRelocation::getIndirectSymbol(MCE.getCurrentPCOffset(), Reloc,
 384                                            const_cast<GlobalValue *>(GV),
 385                                            ACPV, MayNeedFarStub)
 386     : MachineRelocation::getGV(MCE.getCurrentPCOffset(), Reloc,
 387                                const_cast<GlobalValue *>(GV), ACPV,
 388                                MayNeedFarStub);
 389   MCE.addRelocation(MR);
 390 }
 391
 392 /// emitExternalSymbolAddress - Arrange for the address of an external symbol to
 393 /// be emitted to the current location in the function, and allow it to be PC
 394 /// relative.
 395 void ARMCodeEmitter::
 396 emitExternalSymbolAddress(const char *ES, unsigned Reloc) const {
 397   MCE.addRelocation(MachineRelocation::getExtSym(MCE.getCurrentPCOffset(),
 398                                                  Reloc, ES));
 399 }
 400
 401 /// emitConstPoolAddress - Arrange for the address of an constant pool
 402 /// to be emitted to the current location in the function, and allow it to be PC
 403 /// relative.
 404 void ARMCodeEmitter::emitConstPoolAddress(unsigned CPI, unsigned Reloc) const {
 405   // Tell JIT emitter we'll resolve the address.
 406   MCE.addRelocation(MachineRelocation::getConstPool(MCE.getCurrentPCOffset(),
 407                                                     Reloc, CPI, 0, true));
 408 }
 409
 410 /// emitJumpTableAddress - Arrange for the address of a jump table to
 411 /// be emitted to the current location in the function, and allow it to be PC
 412 /// relative.
 413 void ARMCodeEmitter::
 414 emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const {
 415   MCE.addRelocation(MachineRelocation::getJumpTable(MCE.getCurrentPCOffset(),
 416                                                     Reloc, JTIndex, 0, true));
 417 }
 418
 419 /// emitMachineBasicBlock - Emit the specified address basic block.
 420 void ARMCodeEmitter::emitMachineBasicBlock(MachineBasicBlock *BB,
 421                                            unsigned Reloc,
 422                                            intptr_t JTBase) const {
 423   MCE.addRelocation(MachineRelocation::getBB(MCE.getCurrentPCOffset(),
 424                                              Reloc, BB, JTBase));
 425 }
 426
 427 void ARMCodeEmitter::emitWordLE(unsigned Binary) {
 428   DEBUG(errs() << "  0x";
 429         errs().write_hex(Binary) << "\n");
 430   MCE.emitWordLE(Binary);
 431 }
 432
 433 void ARMCodeEmitter::emitDWordLE(uint64_t Binary) {
 434   DEBUG(errs() << "  0x";
 435         errs().write_hex(Binary) << "\n");
 436   MCE.emitDWordLE(Binary);
 437 }
 438
 439 void ARMCodeEmitter::emitInstruction(const MachineInstr &MI) {
 440   DEBUG(errs() << "JIT: " << (void*)MCE.getCurrentPCValue() << ":\t" << MI);
 441
 442   MCE.processDebugLoc(MI.getDebugLoc(), true);
 443
 444   ++NumEmitted;  // Keep track of the # of mi's emitted
 445   switch (MI.getDesc().TSFlags & ARMII::FormMask) {
 446   default: {
 447     llvm_unreachable("Unhandled instruction encoding format!");
 448     break;
 449   }
 450   case ARMII::Pseudo:
 451     emitPseudoInstruction(MI);
 452     break;
 453   case ARMII::DPFrm:
 454   case ARMII::DPSoRegFrm:
 455     emitDataProcessingInstruction(MI);
 456     break;
 457   case ARMII::LdFrm:
 458   case ARMII::StFrm:
 459     emitLoadStoreInstruction(MI);
 460     break;
 461   case ARMII::LdMiscFrm:
 462   case ARMII::StMiscFrm:
 463     emitMiscLoadStoreInstruction(MI);
 464     break;
 465   case ARMII::LdStMulFrm:
 466     emitLoadStoreMultipleInstruction(MI);
 467     break;
 468   case ARMII::MulFrm:
 469     emitMulFrmInstruction(MI);
 470     break;
 471   case ARMII::ExtFrm:
 472     emitExtendInstruction(MI);
 473     break;
 474   case ARMII::ArithMiscFrm:
 475     emitMiscArithInstruction(MI);
 476     break;
 477   case ARMII::SatFrm:
 478     emitSaturateInstruction(MI);
 479     break;
 480   case ARMII::BrFrm:
 481     emitBranchInstruction(MI);
 482     break;
 483   case ARMII::BrMiscFrm:
 484     emitMiscBranchInstruction(MI);
 485     break;
 486   // VFP instructions.
 487   case ARMII::VFPUnaryFrm:
 488   case ARMII::VFPBinaryFrm:
 489     emitVFPArithInstruction(MI);
 490     break;
 491   case ARMII::VFPConv1Frm:
 492   case ARMII::VFPConv2Frm:
 493   case ARMII::VFPConv3Frm:
 494   case ARMII::VFPConv4Frm:
 495   case ARMII::VFPConv5Frm:
 496     emitVFPConversionInstruction(MI);
 497     break;
 498   case ARMII::VFPLdStFrm:
 499     emitVFPLoadStoreInstruction(MI);
 500     break;
 501   case ARMII::VFPLdStMulFrm:
 502     emitVFPLoadStoreMultipleInstruction(MI);
 503     break;
 504
 505   // NEON instructions.
 506   case ARMII::NGetLnFrm:
 507   case ARMII::NSetLnFrm:
 508     emitNEONLaneInstruction(MI);
 509     break;
 510   case ARMII::NDupFrm:
 511     emitNEONDupInstruction(MI);
 512     break;
 513   case ARMII::N1RegModImmFrm:
 514     emitNEON1RegModImmInstruction(MI);
 515     break;
 516   case ARMII::N2RegFrm:
 517     emitNEON2RegInstruction(MI);
 518     break;
 519   case ARMII::N3RegFrm:
 520     emitNEON3RegInstruction(MI);
 521     break;
 522   }
 523   MCE.processDebugLoc(MI.getDebugLoc(), false);
 524 }
 525
 526 void ARMCodeEmitter::emitConstPoolInstruction(const MachineInstr &MI) {
 527   unsigned CPI = MI.getOperand(0).getImm();       // CP instruction index.
 528   unsigned CPIndex = MI.getOperand(1).getIndex(); // Actual cp entry index.
 529   const MachineConstantPoolEntry &MCPE = (*MCPEs)[CPIndex];
 530
 531   // Remember the CONSTPOOL_ENTRY address for later relocation.
 532   JTI->addConstantPoolEntryAddr(CPI, MCE.getCurrentPCValue());
 533
 534   // Emit constpool island entry. In most cases, the actual values will be
 535   // resolved and relocated after code emission.
 536   if (MCPE.isMachineConstantPoolEntry()) {
 537     ARMConstantPoolValue *ACPV =
 538       static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
 539
 540     DEBUG(errs() << "  ** ARM constant pool #" << CPI << " @ "
 541           << (void*)MCE.getCurrentPCValue() << " " << *ACPV << '\n');
 542
 543     assert(ACPV->isGlobalValue() && "unsupported constant pool value");
 544     const GlobalValue *GV = ACPV->getGV();
 545     if (GV) {
 546       Reloc::Model RelocM = TM.getRelocationModel();
 547       emitGlobalAddress(GV, ARM::reloc_arm_machine_cp_entry,
 548                         isa<Function>(GV),
 549                         Subtarget->GVIsIndirectSymbol(GV, RelocM),
 550                         (intptr_t)ACPV);
 551      } else  {
 552       emitExternalSymbolAddress(ACPV->getSymbol(), ARM::reloc_arm_absolute);
 553     }
 554     emitWordLE(0);
 555   } else {
 556     const Constant *CV = MCPE.Val.ConstVal;
 557
 558     DEBUG({
 559         errs() << "  ** Constant pool #" << CPI << " @ "
 560                << (void*)MCE.getCurrentPCValue() << " ";
 561         if (const Function *F = dyn_cast<Function>(CV))
 562           errs() << F->getName();
 563         else
 564           errs() << *CV;
 565         errs() << '\n';
 566       });
 567
 568     if (const GlobalValue *GV = dyn_cast<GlobalValue>(CV)) {
 569       emitGlobalAddress(GV, ARM::reloc_arm_absolute, isa<Function>(GV), false);
 570       emitWordLE(0);
 571     } else if (const ConstantInt *CI = dyn_cast<ConstantInt>(CV)) {
 572       uint32_t Val = uint32_t(*CI->getValue().getRawData());
 573       emitWordLE(Val);
 574     } else if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CV)) {
 575       if (CFP->getType()->isFloatTy())
 576         emitWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 577       else if (CFP->getType()->isDoubleTy())
 578         emitDWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 579       else {
 580         llvm_unreachable("Unable to handle this constantpool entry!");
 581       }
 582     } else {
 583       llvm_unreachable("Unable to handle this constantpool entry!");
 584     }
 585   }
 586 }
 587
 588 void ARMCodeEmitter::emitMOVi32immInstruction(const MachineInstr &MI) {
 589   const MachineOperand &MO0 = MI.getOperand(0);
 590   const MachineOperand &MO1 = MI.getOperand(1);
 591
 592   // Emit the 'movw' instruction.
 593   unsigned Binary = 0x30 << 20;  // mov: Insts{27-20} = 0b00110000
 594
 595   unsigned Lo16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movw) & 0xFFFF;
 596
 597   // Set the conditional execution predicate.
 598   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 599
 600   // Encode Rd.
 601   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 602
 603   // Encode imm16 as imm4:imm12
 604   Binary |= Lo16 & 0xFFF; // Insts{11-0} = imm12
 605   Binary |= ((Lo16 >> 12) & 0xF) << 16; // Insts{19-16} = imm4
 606   emitWordLE(Binary);
 607
 608   unsigned Hi16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movt) >> 16;
 609   // Emit the 'movt' instruction.
 610   Binary = 0x34 << 20; // movt: Insts{27-20} = 0b00110100
 611
 612   // Set the conditional execution predicate.
 613   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 614
 615   // Encode Rd.
 616   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 617
 618   // Encode imm16 as imm4:imm1, same as movw above.
 619   Binary |= Hi16 & 0xFFF;
 620   Binary |= ((Hi16 >> 12) & 0xF) << 16;
 621   emitWordLE(Binary);
 622 }
 623
 624 void ARMCodeEmitter::emitMOVi2piecesInstruction(const MachineInstr &MI) {
 625   const MachineOperand &MO0 = MI.getOperand(0);
 626   const MachineOperand &MO1 = MI.getOperand(1);
 627   assert(MO1.isImm() && ARM_AM::isSOImmTwoPartVal(MO1.getImm()) &&
 628                                                   "Not a valid so_imm value!");
 629   unsigned V1 = ARM_AM::getSOImmTwoPartFirst(MO1.getImm());
 630   unsigned V2 = ARM_AM::getSOImmTwoPartSecond(MO1.getImm());
 631
 632   // Emit the 'mov' instruction.
 633   unsigned Binary = 0xd << 21;  // mov: Insts{24-21} = 0b1101
 634
 635   // Set the conditional execution predicate.
 636   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 637
 638   // Encode Rd.
 639   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 640
 641   // Encode so_imm.
 642   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 643   Binary |= 1 << ARMII::I_BitShift;
 644   Binary |= getMachineSoImmOpValue(V1);
 645   emitWordLE(Binary);
 646
 647   // Now the 'orr' instruction.
 648   Binary = 0xc << 21;  // orr: Insts{24-21} = 0b1100
 649
 650   // Set the conditional execution predicate.
 651   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 652
 653   // Encode Rd.
 654   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 655
 656   // Encode Rn.
 657   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRnShift;
 658
 659   // Encode so_imm.
 660   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 661   Binary |= 1 << ARMII::I_BitShift;
 662   Binary |= getMachineSoImmOpValue(V2);
 663   emitWordLE(Binary);
 664 }
 665
 666 void ARMCodeEmitter::emitLEApcrelJTInstruction(const MachineInstr &MI) {
 667   // It's basically add r, pc, (LJTI - $+8)
 668
 669   const TargetInstrDesc &TID = MI.getDesc();
 670
 671   // Emit the 'add' instruction.
 672   unsigned Binary = 0x4 << 21;  // add: Insts{24-31} = 0b0100
 673
 674   // Set the conditional execution predicate
 675   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 676
 677   // Encode S bit if MI modifies CPSR.
 678   Binary |= getAddrModeSBit(MI, TID);
 679
 680   // Encode Rd.
 681   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 682
 683   // Encode Rn which is PC.
 684   Binary |= getARMRegisterNumbering(ARM::PC) << ARMII::RegRnShift;
 685
 686   // Encode the displacement.
 687   Binary |= 1 << ARMII::I_BitShift;
 688   emitJumpTableAddress(MI.getOperand(1).getIndex(), ARM::reloc_arm_jt_base);
 689
 690   emitWordLE(Binary);
 691 }
 692
 693 void ARMCodeEmitter::emitPseudoMoveInstruction(const MachineInstr &MI) {
 694   unsigned Opcode = MI.getDesc().Opcode;
 695
 696   // Part of binary is determined by TableGn.
 697   unsigned Binary = getBinaryCodeForInstr(MI);
 698
 699   // Set the conditional execution predicate
 700   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 701
 702   // Encode S bit if MI modifies CPSR.
 703   if (Opcode == ARM::MOVsrl_flag || Opcode == ARM::MOVsra_flag)
 704     Binary |= 1 << ARMII::S_BitShift;
 705
 706   // Encode register def if there is one.
 707   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 708
 709   // Encode the shift operation.
 710   switch (Opcode) {
 711   default: break;
 712   case ARM::RRX:
 713     // rrx
 714     Binary |= 0x6 << 4;
 715     break;
 716   case ARM::MOVsrl_flag:
 717     // lsr #1
 718     Binary |= (0x2 << 4) | (1 << 7);
 719     break;
 720   case ARM::MOVsra_flag:
 721     // asr #1
 722     Binary |= (0x4 << 4) | (1 << 7);
 723     break;
 724   }
 725
 726   // Encode register Rm.
 727   Binary |= getMachineOpValue(MI, 1);
 728
 729   emitWordLE(Binary);
 730 }
 731
 732 void ARMCodeEmitter::addPCLabel(unsigned LabelID) {
 733   DEBUG(errs() << "  ** LPC" << LabelID << " @ "
 734         << (void*)MCE.getCurrentPCValue() << '\n');
 735   JTI->addPCLabelAddr(LabelID, MCE.getCurrentPCValue());
 736 }
 737
 738 void ARMCodeEmitter::emitPseudoInstruction(const MachineInstr &MI) {
 739   unsigned Opcode = MI.getDesc().Opcode;
 740   switch (Opcode) {
 741   default:
 742     llvm_unreachable("ARMCodeEmitter::emitPseudoInstruction");
 743   case ARM::BX:
 744   case ARM::BMOVPCRX:
 745   case ARM::BXr9:
 746   case ARM::BMOVPCRXr9: {
 747     // First emit mov lr, pc
 748     unsigned Binary = 0x01a0e00f;
 749     Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 750     emitWordLE(Binary);
 751
 752     // and then emit the branch.
 753     emitMiscBranchInstruction(MI);
 754     break;
 755   }
 756   case TargetOpcode::INLINEASM: {
 757     // We allow inline assembler nodes with empty bodies - they can
 758     // implicitly define registers, which is ok for JIT.
 759     if (MI.getOperand(0).getSymbolName()[0]) {
 760       report_fatal_error("JIT does not support inline asm!");
 761     }
 762     break;
 763   }
 764   case TargetOpcode::PROLOG_LABEL:
 765   case TargetOpcode::EH_LABEL:
 766     MCE.emitLabel(MI.getOperand(0).getMCSymbol());
 767     break;
 768   case TargetOpcode::IMPLICIT_DEF:
 769   case TargetOpcode::KILL:
 770     // Do nothing.
 771     break;
 772   case ARM::CONSTPOOL_ENTRY:
 773     emitConstPoolInstruction(MI);
 774     break;
 775   case ARM::PICADD: {
 776     // Remember of the address of the PC label for relocation later.
 777     addPCLabel(MI.getOperand(2).getImm());
 778     // PICADD is just an add instruction that implicitly read pc.
 779     emitDataProcessingInstruction(MI, 0, ARM::PC);
 780     break;
 781   }
 782   case ARM::PICLDR:
 783   case ARM::PICLDRB:
 784   case ARM::PICSTR:
 785   case ARM::PICSTRB: {
 786     // Remember of the address of the PC label for relocation later.
 787     addPCLabel(MI.getOperand(2).getImm());
 788     // These are just load / store instructions that implicitly read pc.
 789     emitLoadStoreInstruction(MI, 0, ARM::PC);
 790     break;
 791   }
 792   case ARM::PICLDRH:
 793   case ARM::PICLDRSH:
 794   case ARM::PICLDRSB:
 795   case ARM::PICSTRH: {
 796     // Remember of the address of the PC label for relocation later.
 797     addPCLabel(MI.getOperand(2).getImm());
 798     // These are just load / store instructions that implicitly read pc.
 799     emitMiscLoadStoreInstruction(MI, ARM::PC);
 800     break;
 801   }
 802
 803   case ARM::MOVi32imm:
 804     emitMOVi32immInstruction(MI);
 805     break;
 806
 807   case ARM::MOVi2pieces:
 808     // Two instructions to materialize a constant.
 809     emitMOVi2piecesInstruction(MI);
 810     break;
 811   case ARM::LEApcrelJT:
 812     // Materialize jumptable address.
 813     emitLEApcrelJTInstruction(MI);
 814     break;
 815   case ARM::RRX:
 816   case ARM::MOVsrl_flag:
 817   case ARM::MOVsra_flag:
 818     emitPseudoMoveInstruction(MI);
 819     break;
 820   }
 821 }
 822
 823 unsigned ARMCodeEmitter::getMachineSoRegOpValue(const MachineInstr &MI,
 824                                                 const TargetInstrDesc &TID,
 825                                                 const MachineOperand &MO,
 826                                                 unsigned OpIdx) {
 827   unsigned Binary = getMachineOpValue(MI, MO);
 828
 829   const MachineOperand &MO1 = MI.getOperand(OpIdx + 1);
 830   const MachineOperand &MO2 = MI.getOperand(OpIdx + 2);
 831   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO2.getImm());
 832
 833   // Encode the shift opcode.
 834   unsigned SBits = 0;
 835   unsigned Rs = MO1.getReg();
 836   if (Rs) {
 837     // Set shift operand (bit[7:4]).
 838     // LSL - 0001
 839     // LSR - 0011
 840     // ASR - 0101
 841     // ROR - 0111
 842     // RRX - 0110 and bit[11:8] clear.
 843     switch (SOpc) {
 844     default: llvm_unreachable("Unknown shift opc!");
 845     case ARM_AM::lsl: SBits = 0x1; break;
 846     case ARM_AM::lsr: SBits = 0x3; break;
 847     case ARM_AM::asr: SBits = 0x5; break;
 848     case ARM_AM::ror: SBits = 0x7; break;
 849     case ARM_AM::rrx: SBits = 0x6; break;
 850     }
 851   } else {
 852     // Set shift operand (bit[6:4]).
 853     // LSL - 000
 854     // LSR - 010
 855     // ASR - 100
 856     // ROR - 110
 857     switch (SOpc) {
 858     default: llvm_unreachable("Unknown shift opc!");
 859     case ARM_AM::lsl: SBits = 0x0; break;
 860     case ARM_AM::lsr: SBits = 0x2; break;
 861     case ARM_AM::asr: SBits = 0x4; break;
 862     case ARM_AM::ror: SBits = 0x6; break;
 863     }
 864   }
 865   Binary |= SBits << 4;
 866   if (SOpc == ARM_AM::rrx)
 867     return Binary;
 868
 869   // Encode the shift operation Rs or shift_imm (except rrx).
 870   if (Rs) {
 871     // Encode Rs bit[11:8].
 872     assert(ARM_AM::getSORegOffset(MO2.getImm()) == 0);
 873     return Binary | (getARMRegisterNumbering(Rs) << ARMII::RegRsShift);
 874   }
 875
 876   // Encode shift_imm bit[11:7].
 877   return Binary | ARM_AM::getSORegOffset(MO2.getImm()) << 7;
 878 }
 879
 880 unsigned ARMCodeEmitter::getMachineSoImmOpValue(unsigned SoImm) {
 881   int SoImmVal = ARM_AM::getSOImmVal(SoImm);
 882   assert(SoImmVal != -1 && "Not a valid so_imm value!");
 883
 884   // Encode rotate_imm.
 885   unsigned Binary = (ARM_AM::getSOImmValRot((unsigned)SoImmVal) >> 1)
 886     << ARMII::SoRotImmShift;
 887
 888   // Encode immed_8.
 889   Binary |= ARM_AM::getSOImmValImm((unsigned)SoImmVal);
 890   return Binary;
 891 }
 892
 893 unsigned ARMCodeEmitter::getAddrModeSBit(const MachineInstr &MI,
 894                                          const TargetInstrDesc &TID) const {
 895   for (unsigned i = MI.getNumOperands(), e = TID.getNumOperands(); i != e; --i){
 896     const MachineOperand &MO = MI.getOperand(i-1);
 897     if (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)
 898       return 1 << ARMII::S_BitShift;
 899   }
 900   return 0;
 901 }
 902
 903 void ARMCodeEmitter::emitDataProcessingInstruction(const MachineInstr &MI,
 904                                                    unsigned ImplicitRd,
 905                                                    unsigned ImplicitRn) {
 906   const TargetInstrDesc &TID = MI.getDesc();
 907
 908   // Part of binary is determined by TableGn.
 909   unsigned Binary = getBinaryCodeForInstr(MI);
 910
 911   // Set the conditional execution predicate
 912   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 913
 914   // Encode S bit if MI modifies CPSR.
 915   Binary |= getAddrModeSBit(MI, TID);
 916
 917   // Encode register def if there is one.
 918   unsigned NumDefs = TID.getNumDefs();
 919   unsigned OpIdx = 0;
 920   if (NumDefs)
 921     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
 922   else if (ImplicitRd)
 923     // Special handling for implicit use (e.g. PC).
 924     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
 925
 926   if (TID.Opcode == ARM::MOVi16) {
 927       // Get immediate from MI.
 928       unsigned Lo16 = getMovi32Value(MI, MI.getOperand(OpIdx),
 929                       ARM::reloc_arm_movw);
 930       // Encode imm which is the same as in emitMOVi32immInstruction().
 931       Binary |= Lo16 & 0xFFF;
 932       Binary |= ((Lo16 >> 12) & 0xF) << 16;
 933       emitWordLE(Binary);
 934       return;
 935   } else if(TID.Opcode == ARM::MOVTi16) {
 936       unsigned Hi16 = (getMovi32Value(MI, MI.getOperand(OpIdx),
 937                        ARM::reloc_arm_movt) >> 16);
 938       Binary |= Hi16 & 0xFFF;
 939       Binary |= ((Hi16 >> 12) & 0xF) << 16;
 940       emitWordLE(Binary);
 941       return;
 942   } else if ((TID.Opcode == ARM::BFC) || (TID.Opcode == ARM::BFI)) {
 943       uint32_t v = ~MI.getOperand(2).getImm();
 944       int32_t lsb = CountTrailingZeros_32(v);
 945       int32_t msb = (32 - CountLeadingZeros_32(v)) - 1;
 946       // Instr{20-16} = msb, Instr{11-7} = lsb
 947       Binary |= (msb & 0x1F) << 16;
 948       Binary |= (lsb & 0x1F) << 7;
 949       emitWordLE(Binary);
 950       return;
 951   } else if ((TID.Opcode == ARM::UBFX) || (TID.Opcode == ARM::SBFX)) {
 952       // Encode Rn in Instr{0-3}
 953       Binary |= getMachineOpValue(MI, OpIdx++);
 954
 955       uint32_t lsb = MI.getOperand(OpIdx++).getImm();
 956       uint32_t widthm1 = MI.getOperand(OpIdx++).getImm() - 1;
 957
 958       // Instr{20-16} = widthm1, Instr{11-7} = lsb
 959       Binary |= (widthm1 & 0x1F) << 16;
 960       Binary |= (lsb & 0x1F) << 7;
 961       emitWordLE(Binary);
 962       return;
 963   }
 964
 965   // If this is a two-address operand, skip it. e.g. MOVCCr operand 1.
 966   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
 967     ++OpIdx;
 968
 969   // Encode first non-shifter register operand if there is one.
 970   bool isUnary = TID.TSFlags & ARMII::UnaryDP;
 971   if (!isUnary) {
 972     if (ImplicitRn)
 973       // Special handling for implicit use (e.g. PC).
 974       Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
 975     else {
 976       Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRnShift;
 977       ++OpIdx;
 978     }
 979   }
 980
 981   // Encode shifter operand.
 982   const MachineOperand &MO = MI.getOperand(OpIdx);
 983   if ((TID.TSFlags & ARMII::FormMask) == ARMII::DPSoRegFrm) {
 984     // Encode SoReg.
 985     emitWordLE(Binary | getMachineSoRegOpValue(MI, TID, MO, OpIdx));
 986     return;
 987   }
 988
 989   if (MO.isReg()) {
 990     // Encode register Rm.
 991     emitWordLE(Binary | getARMRegisterNumbering(MO.getReg()));
 992     return;
 993   }
 994
 995   // Encode so_imm.
 996   Binary |= getMachineSoImmOpValue((unsigned)MO.getImm());
 997
 998   emitWordLE(Binary);
 999 }
1000
1001 void ARMCodeEmitter::emitLoadStoreInstruction(const MachineInstr &MI,
1002                                               unsigned ImplicitRd,
1003                                               unsigned ImplicitRn) {
1004   const TargetInstrDesc &TID = MI.getDesc();
1005   unsigned Form = TID.TSFlags & ARMII::FormMask;
1006   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1007
1008   // Part of binary is determined by TableGn.
1009   unsigned Binary = getBinaryCodeForInstr(MI);
1010
1011   // If this is an LDRi12, STRi12 or LDRcp, nothing more needs be done.
1012   if (MI.getOpcode() == ARM::LDRi12 || MI.getOpcode() == ARM::LDRcp ||
1013       MI.getOpcode() == ARM::STRi12) {
1014     emitWordLE(Binary);
1015     return;
1016   }
1017
1018   // Set the conditional execution predicate
1019   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1020
1021   unsigned OpIdx = 0;
1022
1023   // Operand 0 of a pre- and post-indexed store is the address base
1024   // writeback. Skip it.
1025   bool Skipped = false;
1026   if (IsPrePost && Form == ARMII::StFrm) {
1027     ++OpIdx;
1028     Skipped = true;
1029   }
1030
1031   // Set first operand
1032   if (ImplicitRd)
1033     // Special handling for implicit use (e.g. PC).
1034     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
1035   else
1036     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1037
1038   // Set second operand
1039   if (ImplicitRn)
1040     // Special handling for implicit use (e.g. PC).
1041     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1042   else
1043     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1044
1045   // If this is a two-address operand, skip it. e.g. LDR_PRE.
1046   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1047     ++OpIdx;
1048
1049   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1050   unsigned AM2Opc = (ImplicitRn == ARM::PC)
1051     ? 0 : MI.getOperand(OpIdx+1).getImm();
1052
1053   // Set bit U(23) according to sign of immed value (positive or negative).
1054   Binary |= ((ARM_AM::getAM2Op(AM2Opc) == ARM_AM::add ? 1 : 0) <<
1055              ARMII::U_BitShift);
1056   if (!MO2.getReg()) { // is immediate
1057     if (ARM_AM::getAM2Offset(AM2Opc))
1058       // Set the value of offset_12 field
1059       Binary |= ARM_AM::getAM2Offset(AM2Opc);
1060     emitWordLE(Binary);
1061     return;
1062   }
1063
1064   // Set bit I(25), because this is not in immediate encoding.
1065   Binary |= 1 << ARMII::I_BitShift;
1066   assert(TargetRegisterInfo::isPhysicalRegister(MO2.getReg()));
1067   // Set bit[3:0] to the corresponding Rm register
1068   Binary |= getARMRegisterNumbering(MO2.getReg());
1069
1070   // If this instr is in scaled register offset/index instruction, set
1071   // shift_immed(bit[11:7]) and shift(bit[6:5]) fields.
1072   if (unsigned ShImm = ARM_AM::getAM2Offset(AM2Opc)) {
1073     Binary |= getShiftOp(AM2Opc) << ARMII::ShiftImmShift;  // shift
1074     Binary |= ShImm              << ARMII::ShiftShift;     // shift_immed
1075   }
1076
1077   emitWordLE(Binary);
1078 }
1079
1080 void ARMCodeEmitter::emitMiscLoadStoreInstruction(const MachineInstr &MI,
1081                                                   unsigned ImplicitRn) {
1082   const TargetInstrDesc &TID = MI.getDesc();
1083   unsigned Form = TID.TSFlags & ARMII::FormMask;
1084   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1085
1086   // Part of binary is determined by TableGn.
1087   unsigned Binary = getBinaryCodeForInstr(MI);
1088
1089   // Set the conditional execution predicate
1090   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1091
1092   unsigned OpIdx = 0;
1093
1094   // Operand 0 of a pre- and post-indexed store is the address base
1095   // writeback. Skip it.
1096   bool Skipped = false;
1097   if (IsPrePost && Form == ARMII::StMiscFrm) {
1098     ++OpIdx;
1099     Skipped = true;
1100   }
1101
1102   // Set first operand
1103   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1104
1105   // Skip LDRD and STRD's second operand.
1106   if (TID.Opcode == ARM::LDRD || TID.Opcode == ARM::STRD)
1107     ++OpIdx;
1108
1109   // Set second operand
1110   if (ImplicitRn)
1111     // Special handling for implicit use (e.g. PC).
1112     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1113   else
1114     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1115
1116   // If this is a two-address operand, skip it. e.g. LDRH_POST.
1117   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1118     ++OpIdx;
1119
1120   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1121   unsigned AM3Opc = (ImplicitRn == ARM::PC)
1122     ? 0 : MI.getOperand(OpIdx+1).getImm();
1123
1124   // Set bit U(23) according to sign of immed value (positive or negative)
1125   Binary |= ((ARM_AM::getAM3Op(AM3Opc) == ARM_AM::add ? 1 : 0) <<
1126              ARMII::U_BitShift);
1127
1128   // If this instr is in register offset/index encoding, set bit[3:0]
1129   // to the corresponding Rm register.
1130   if (MO2.getReg()) {
1131     Binary |= getARMRegisterNumbering(MO2.getReg());
1132     emitWordLE(Binary);
1133     return;
1134   }
1135
1136   // This instr is in immediate offset/index encoding, set bit 22 to 1.
1137   Binary |= 1 << ARMII::AM3_I_BitShift;
1138   if (unsigned ImmOffs = ARM_AM::getAM3Offset(AM3Opc)) {
1139     // Set operands
1140     Binary |= (ImmOffs >> 4) << ARMII::ImmHiShift;  // immedH
1141     Binary |= (ImmOffs & 0xF);                      // immedL
1142   }
1143
1144   emitWordLE(Binary);
1145 }
1146
1147 static unsigned getAddrModeUPBits(unsigned Mode) {
1148   unsigned Binary = 0;
1149
1150   // Set addressing mode by modifying bits U(23) and P(24)
1151   // IA - Increment after  - bit U = 1 and bit P = 0
1152   // IB - Increment before - bit U = 1 and bit P = 1
1153   // DA - Decrement after  - bit U = 0 and bit P = 0
1154   // DB - Decrement before - bit U = 0 and bit P = 1
1155   switch (Mode) {
1156   default: llvm_unreachable("Unknown addressing sub-mode!");
1157   case ARM_AM::da:                                     break;
1158   case ARM_AM::db: Binary |= 0x1 << ARMII::P_BitShift; break;
1159   case ARM_AM::ia: Binary |= 0x1 << ARMII::U_BitShift; break;
1160   case ARM_AM::ib: Binary |= 0x3 << ARMII::U_BitShift; break;
1161   }
1162
1163   return Binary;
1164 }
1165
1166 void ARMCodeEmitter::emitLoadStoreMultipleInstruction(const MachineInstr &MI) {
1167   const TargetInstrDesc &TID = MI.getDesc();
1168   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1169
1170   // Part of binary is determined by TableGn.
1171   unsigned Binary = getBinaryCodeForInstr(MI);
1172
1173   // Set the conditional execution predicate
1174   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1175
1176   // Skip operand 0 of an instruction with base register update.
1177   unsigned OpIdx = 0;
1178   if (IsUpdating)
1179     ++OpIdx;
1180
1181   // Set base address operand
1182   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1183
1184   // Set addressing mode by modifying bits U(23) and P(24)
1185   const MachineOperand &MO = MI.getOperand(OpIdx++);
1186   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(MO.getImm()));
1187
1188   // Set bit W(21)
1189   if (IsUpdating)
1190     Binary |= 0x1 << ARMII::W_BitShift;
1191
1192   // Set registers
1193   for (unsigned i = OpIdx+2, e = MI.getNumOperands(); i != e; ++i) {
1194     const MachineOperand &MO = MI.getOperand(i);
1195     if (!MO.isReg() || MO.isImplicit())
1196       break;
1197     unsigned RegNum = getARMRegisterNumbering(MO.getReg());
1198     assert(TargetRegisterInfo::isPhysicalRegister(MO.getReg()) &&
1199            RegNum < 16);
1200     Binary |= 0x1 << RegNum;
1201   }
1202
1203   emitWordLE(Binary);
1204 }
1205
1206 void ARMCodeEmitter::emitMulFrmInstruction(const MachineInstr &MI) {
1207   const TargetInstrDesc &TID = MI.getDesc();
1208
1209   // Part of binary is determined by TableGn.
1210   unsigned Binary = getBinaryCodeForInstr(MI);
1211
1212   // Set the conditional execution predicate
1213   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1214
1215   // Encode S bit if MI modifies CPSR.
1216   Binary |= getAddrModeSBit(MI, TID);
1217
1218   // 32x32->64bit operations have two destination registers. The number
1219   // of register definitions will tell us if that's what we're dealing with.
1220   unsigned OpIdx = 0;
1221   if (TID.getNumDefs() == 2)
1222     Binary |= getMachineOpValue (MI, OpIdx++) << ARMII::RegRdLoShift;
1223
1224   // Encode Rd
1225   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdHiShift;
1226
1227   // Encode Rm
1228   Binary |= getMachineOpValue(MI, OpIdx++);
1229
1230   // Encode Rs
1231   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRsShift;
1232
1233   // Many multiple instructions (e.g. MLA) have three src operands. Encode
1234   // it as Rn (for multiply, that's in the same offset as RdLo.
1235   if (TID.getNumOperands() > OpIdx &&
1236       !TID.OpInfo[OpIdx].isPredicate() &&
1237       !TID.OpInfo[OpIdx].isOptionalDef())
1238     Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRdLoShift;
1239
1240   emitWordLE(Binary);
1241 }
1242
1243 void ARMCodeEmitter::emitExtendInstruction(const MachineInstr &MI) {
1244   const TargetInstrDesc &TID = MI.getDesc();
1245
1246   // Part of binary is determined by TableGn.
1247   unsigned Binary = getBinaryCodeForInstr(MI);
1248
1249   // Set the conditional execution predicate
1250   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1251
1252   unsigned OpIdx = 0;
1253
1254   // Encode Rd
1255   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1256
1257   const MachineOperand &MO1 = MI.getOperand(OpIdx++);
1258   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1259   if (MO2.isReg()) {
1260     // Two register operand form.
1261     // Encode Rn.
1262     Binary |= getMachineOpValue(MI, MO1) << ARMII::RegRnShift;
1263
1264     // Encode Rm.
1265     Binary |= getMachineOpValue(MI, MO2);
1266     ++OpIdx;
1267   } else {
1268     Binary |= getMachineOpValue(MI, MO1);
1269   }
1270
1271   // Encode rot imm (0, 8, 16, or 24) if it has a rotate immediate operand.
1272   if (MI.getOperand(OpIdx).isImm() &&
1273       !TID.OpInfo[OpIdx].isPredicate() &&
1274       !TID.OpInfo[OpIdx].isOptionalDef())
1275     Binary |= (getMachineOpValue(MI, OpIdx) / 8) << ARMII::ExtRotImmShift;
1276
1277   emitWordLE(Binary);
1278 }
1279
1280 void ARMCodeEmitter::emitMiscArithInstruction(const MachineInstr &MI) {
1281   const TargetInstrDesc &TID = MI.getDesc();
1282
1283   // Part of binary is determined by TableGn.
1284   unsigned Binary = getBinaryCodeForInstr(MI);
1285
1286   // Set the conditional execution predicate
1287   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1288
1289   unsigned OpIdx = 0;
1290
1291   // Encode Rd
1292   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1293
1294   const MachineOperand &MO = MI.getOperand(OpIdx++);
1295   if (OpIdx == TID.getNumOperands() ||
1296       TID.OpInfo[OpIdx].isPredicate() ||
1297       TID.OpInfo[OpIdx].isOptionalDef()) {
1298     // Encode Rm and it's done.
1299     Binary |= getMachineOpValue(MI, MO);
1300     emitWordLE(Binary);
1301     return;
1302   }
1303
1304   // Encode Rn.
1305   Binary |= getMachineOpValue(MI, MO) << ARMII::RegRnShift;
1306
1307   // Encode Rm.
1308   Binary |= getMachineOpValue(MI, OpIdx++);
1309
1310   // Encode shift_imm.
1311   unsigned ShiftAmt = MI.getOperand(OpIdx).getImm();
1312   if (TID.Opcode == ARM::PKHTB) {
1313     assert(ShiftAmt != 0 && "PKHTB shift_imm is 0!");
1314     if (ShiftAmt == 32)
1315       ShiftAmt = 0;
1316   }
1317   assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1318   Binary |= ShiftAmt << ARMII::ShiftShift;
1319
1320   emitWordLE(Binary);
1321 }
1322
1323 void ARMCodeEmitter::emitSaturateInstruction(const MachineInstr &MI) {
1324   const TargetInstrDesc &TID = MI.getDesc();
1325
1326   // Part of binary is determined by TableGen.
1327   unsigned Binary = getBinaryCodeForInstr(MI);
1328
1329   // Set the conditional execution predicate
1330   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1331
1332   // Encode Rd
1333   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
1334
1335   // Encode saturate bit position.
1336   unsigned Pos = MI.getOperand(1).getImm();
1337   if (TID.Opcode == ARM::SSAT || TID.Opcode == ARM::SSAT16)
1338     Pos -= 1;
1339   assert((Pos < 16 || (Pos < 32 &&
1340                        TID.Opcode != ARM::SSAT16 &&
1341                        TID.Opcode != ARM::USAT16)) &&
1342          "saturate bit position out of range");
1343   Binary |= Pos << 16;
1344
1345   // Encode Rm
1346   Binary |= getMachineOpValue(MI, 2);
1347
1348   // Encode shift_imm.
1349   if (TID.getNumOperands() == 4) {
1350     unsigned ShiftOp = MI.getOperand(3).getImm();
1351     ARM_AM::ShiftOpc Opc = ARM_AM::getSORegShOp(ShiftOp);
1352     if (Opc == ARM_AM::asr)
1353       Binary |= (1 << 6);
1354     unsigned ShiftAmt = MI.getOperand(3).getImm();
1355     if (ShiftAmt == 32 && Opc == ARM_AM::asr)
1356       ShiftAmt = 0;
1357     assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1358     Binary |= ShiftAmt << ARMII::ShiftShift;
1359   }
1360
1361   emitWordLE(Binary);
1362 }
1363
1364 void ARMCodeEmitter::emitBranchInstruction(const MachineInstr &MI) {
1365   const TargetInstrDesc &TID = MI.getDesc();
1366
1367   if (TID.Opcode == ARM::TPsoft) {
1368     llvm_unreachable("ARM::TPsoft FIXME"); // FIXME
1369   }
1370
1371   // Part of binary is determined by TableGn.
1372   unsigned Binary = getBinaryCodeForInstr(MI);
1373
1374   // Set the conditional execution predicate
1375   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1376
1377   // Set signed_immed_24 field
1378   Binary |= getMachineOpValue(MI, 0);
1379
1380   emitWordLE(Binary);
1381 }
1382
1383 void ARMCodeEmitter::emitInlineJumpTable(unsigned JTIndex) {
1384   // Remember the base address of the inline jump table.
1385   uintptr_t JTBase = MCE.getCurrentPCValue();
1386   JTI->addJumpTableBaseAddr(JTIndex, JTBase);
1387   DEBUG(errs() << "  ** Jump Table #" << JTIndex << " @ " << (void*)JTBase
1388                << '\n');
1389
1390   // Now emit the jump table entries.
1391   const std::vector<MachineBasicBlock*> &MBBs = (*MJTEs)[JTIndex].MBBs;
1392   for (unsigned i = 0, e = MBBs.size(); i != e; ++i) {
1393     if (IsPIC)
1394       // DestBB address - JT base.
1395       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_pic_jt, JTBase);
1396     else
1397       // Absolute DestBB address.
1398       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_absolute);
1399     emitWordLE(0);
1400   }
1401 }
1402
1403 void ARMCodeEmitter::emitMiscBranchInstruction(const MachineInstr &MI) {
1404   const TargetInstrDesc &TID = MI.getDesc();
1405
1406   // Handle jump tables.
1407   if (TID.Opcode == ARM::BR_JTr || TID.Opcode == ARM::BR_JTadd) {
1408     // First emit a ldr pc, [] instruction.
1409     emitDataProcessingInstruction(MI, ARM::PC);
1410
1411     // Then emit the inline jump table.
1412     unsigned JTIndex =
1413       (TID.Opcode == ARM::BR_JTr)
1414       ? MI.getOperand(1).getIndex() : MI.getOperand(2).getIndex();
1415     emitInlineJumpTable(JTIndex);
1416     return;
1417   } else if (TID.Opcode == ARM::BR_JTm) {
1418     // First emit a ldr pc, [] instruction.
1419     emitLoadStoreInstruction(MI, ARM::PC);
1420
1421     // Then emit the inline jump table.
1422     emitInlineJumpTable(MI.getOperand(3).getIndex());
1423     return;
1424   }
1425
1426   // Part of binary is determined by TableGn.
1427   unsigned Binary = getBinaryCodeForInstr(MI);
1428
1429   // Set the conditional execution predicate
1430   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1431
1432   if (TID.Opcode == ARM::BX_RET || TID.Opcode == ARM::MOVPCLR)
1433     // The return register is LR.
1434     Binary |= getARMRegisterNumbering(ARM::LR);
1435   else
1436     // otherwise, set the return register
1437     Binary |= getMachineOpValue(MI, 0);
1438
1439   emitWordLE(Binary);
1440 }
1441
1442 static unsigned encodeVFPRd(const MachineInstr &MI, unsigned OpIdx) {
1443   unsigned RegD = MI.getOperand(OpIdx).getReg();
1444   unsigned Binary = 0;
1445   bool isSPVFP = ARM::SPRRegisterClass->contains(RegD);
1446   RegD = getARMRegisterNumbering(RegD);
1447   if (!isSPVFP)
1448     Binary |=   RegD               << ARMII::RegRdShift;
1449   else {
1450     Binary |= ((RegD & 0x1E) >> 1) << ARMII::RegRdShift;
1451     Binary |=  (RegD & 0x01)       << ARMII::D_BitShift;
1452   }
1453   return Binary;
1454 }
1455
1456 static unsigned encodeVFPRn(const MachineInstr &MI, unsigned OpIdx) {
1457   unsigned RegN = MI.getOperand(OpIdx).getReg();
1458   unsigned Binary = 0;
1459   bool isSPVFP = ARM::SPRRegisterClass->contains(RegN);
1460   RegN = getARMRegisterNumbering(RegN);
1461   if (!isSPVFP)
1462     Binary |=   RegN               << ARMII::RegRnShift;
1463   else {
1464     Binary |= ((RegN & 0x1E) >> 1) << ARMII::RegRnShift;
1465     Binary |=  (RegN & 0x01)       << ARMII::N_BitShift;
1466   }
1467   return Binary;
1468 }
1469
1470 static unsigned encodeVFPRm(const MachineInstr &MI, unsigned OpIdx) {
1471   unsigned RegM = MI.getOperand(OpIdx).getReg();
1472   unsigned Binary = 0;
1473   bool isSPVFP = ARM::SPRRegisterClass->contains(RegM);
1474   RegM = getARMRegisterNumbering(RegM);
1475   if (!isSPVFP)
1476     Binary |=   RegM;
1477   else {
1478     Binary |= ((RegM & 0x1E) >> 1);
1479     Binary |=  (RegM & 0x01)       << ARMII::M_BitShift;
1480   }
1481   return Binary;
1482 }
1483
1484 void ARMCodeEmitter::emitVFPArithInstruction(const MachineInstr &MI) {
1485   const TargetInstrDesc &TID = MI.getDesc();
1486
1487   // Part of binary is determined by TableGn.
1488   unsigned Binary = getBinaryCodeForInstr(MI);
1489
1490   // Set the conditional execution predicate
1491   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1492
1493   unsigned OpIdx = 0;
1494   assert((Binary & ARMII::D_BitShift) == 0 &&
1495          (Binary & ARMII::N_BitShift) == 0 &&
1496          (Binary & ARMII::M_BitShift) == 0 && "VFP encoding bug!");
1497
1498   // Encode Dd / Sd.
1499   Binary |= encodeVFPRd(MI, OpIdx++);
1500
1501   // If this is a two-address operand, skip it, e.g. FMACD.
1502   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1503     ++OpIdx;
1504
1505   // Encode Dn / Sn.
1506   if ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPBinaryFrm)
1507     Binary |= encodeVFPRn(MI, OpIdx++);
1508
1509   if (OpIdx == TID.getNumOperands() ||
1510       TID.OpInfo[OpIdx].isPredicate() ||
1511       TID.OpInfo[OpIdx].isOptionalDef()) {
1512     // FCMPEZD etc. has only one operand.
1513     emitWordLE(Binary);
1514     return;
1515   }
1516
1517   // Encode Dm / Sm.
1518   Binary |= encodeVFPRm(MI, OpIdx);
1519
1520   emitWordLE(Binary);
1521 }
1522
1523 void ARMCodeEmitter::emitVFPConversionInstruction(const MachineInstr &MI) {
1524   const TargetInstrDesc &TID = MI.getDesc();
1525   unsigned Form = TID.TSFlags & ARMII::FormMask;
1526
1527   // Part of binary is determined by TableGn.
1528   unsigned Binary = getBinaryCodeForInstr(MI);
1529
1530   // Set the conditional execution predicate
1531   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1532
1533   switch (Form) {
1534   default: break;
1535   case ARMII::VFPConv1Frm:
1536   case ARMII::VFPConv2Frm:
1537   case ARMII::VFPConv3Frm:
1538     // Encode Dd / Sd.
1539     Binary |= encodeVFPRd(MI, 0);
1540     break;
1541   case ARMII::VFPConv4Frm:
1542     // Encode Dn / Sn.
1543     Binary |= encodeVFPRn(MI, 0);
1544     break;
1545   case ARMII::VFPConv5Frm:
1546     // Encode Dm / Sm.
1547     Binary |= encodeVFPRm(MI, 0);
1548     break;
1549   }
1550
1551   switch (Form) {
1552   default: break;
1553   case ARMII::VFPConv1Frm:
1554     // Encode Dm / Sm.
1555     Binary |= encodeVFPRm(MI, 1);
1556     break;
1557   case ARMII::VFPConv2Frm:
1558   case ARMII::VFPConv3Frm:
1559     // Encode Dn / Sn.
1560     Binary |= encodeVFPRn(MI, 1);
1561     break;
1562   case ARMII::VFPConv4Frm:
1563   case ARMII::VFPConv5Frm:
1564     // Encode Dd / Sd.
1565     Binary |= encodeVFPRd(MI, 1);
1566     break;
1567   }
1568
1569   if (Form == ARMII::VFPConv5Frm)
1570     // Encode Dn / Sn.
1571     Binary |= encodeVFPRn(MI, 2);
1572   else if (Form == ARMII::VFPConv3Frm)
1573     // Encode Dm / Sm.
1574     Binary |= encodeVFPRm(MI, 2);
1575
1576   emitWordLE(Binary);
1577 }
1578
1579 void ARMCodeEmitter::emitVFPLoadStoreInstruction(const MachineInstr &MI) {
1580   // Part of binary is determined by TableGn.
1581   unsigned Binary = getBinaryCodeForInstr(MI);
1582
1583   // Set the conditional execution predicate
1584   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1585
1586   unsigned OpIdx = 0;
1587
1588   // Encode Dd / Sd.
1589   Binary |= encodeVFPRd(MI, OpIdx++);
1590
1591   // Encode address base.
1592   const MachineOperand &Base = MI.getOperand(OpIdx++);
1593   Binary |= getMachineOpValue(MI, Base) << ARMII::RegRnShift;
1594
1595   // If there is a non-zero immediate offset, encode it.
1596   if (Base.isReg()) {
1597     const MachineOperand &Offset = MI.getOperand(OpIdx);
1598     if (unsigned ImmOffs = ARM_AM::getAM5Offset(Offset.getImm())) {
1599       if (ARM_AM::getAM5Op(Offset.getImm()) == ARM_AM::add)
1600         Binary |= 1 << ARMII::U_BitShift;
1601       Binary |= ImmOffs;
1602       emitWordLE(Binary);
1603       return;
1604     }
1605   }
1606
1607   // If immediate offset is omitted, default to +0.
1608   Binary |= 1 << ARMII::U_BitShift;
1609
1610   emitWordLE(Binary);
1611 }
1612
1613 void
1614 ARMCodeEmitter::emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI) {
1615   const TargetInstrDesc &TID = MI.getDesc();
1616   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1617
1618   // Part of binary is determined by TableGn.
1619   unsigned Binary = getBinaryCodeForInstr(MI);
1620
1621   // Set the conditional execution predicate
1622   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1623
1624   // Skip operand 0 of an instruction with base register update.
1625   unsigned OpIdx = 0;
1626   if (IsUpdating)
1627     ++OpIdx;
1628
1629   // Set base address operand
1630   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1631
1632   // Set addressing mode by modifying bits U(23) and P(24)
1633   const MachineOperand &MO = MI.getOperand(OpIdx++);
1634   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(MO.getImm()));
1635
1636   // Set bit W(21)
1637   if (IsUpdating)
1638     Binary |= 0x1 << ARMII::W_BitShift;
1639
1640   // First register is encoded in Dd.
1641   Binary |= encodeVFPRd(MI, OpIdx+2);
1642
1643   // Count the number of registers.
1644   unsigned NumRegs = 1;
1645   for (unsigned i = OpIdx+3, e = MI.getNumOperands(); i != e; ++i) {
1646     const MachineOperand &MO = MI.getOperand(i);
1647     if (!MO.isReg() || MO.isImplicit())
1648       break;
1649     ++NumRegs;
1650   }
1651   // Bit 8 will be set if <list> is consecutive 64-bit registers (e.g., D0)
1652   // Otherwise, it will be 0, in the case of 32-bit registers.
1653   if(Binary & 0x100)
1654     Binary |= NumRegs * 2;
1655   else
1656     Binary |= NumRegs;
1657
1658   emitWordLE(Binary);
1659 }
1660
1661 static unsigned encodeNEONRd(const MachineInstr &MI, unsigned OpIdx) {
1662   unsigned RegD = MI.getOperand(OpIdx).getReg();
1663   unsigned Binary = 0;
1664   RegD = getARMRegisterNumbering(RegD);
1665   Binary |= (RegD & 0xf) << ARMII::RegRdShift;
1666   Binary |= ((RegD >> 4) & 1) << ARMII::D_BitShift;
1667   return Binary;
1668 }
1669
1670 static unsigned encodeNEONRn(const MachineInstr &MI, unsigned OpIdx) {
1671   unsigned RegN = MI.getOperand(OpIdx).getReg();
1672   unsigned Binary = 0;
1673   RegN = getARMRegisterNumbering(RegN);
1674   Binary |= (RegN & 0xf) << ARMII::RegRnShift;
1675   Binary |= ((RegN >> 4) & 1) << ARMII::N_BitShift;
1676   return Binary;
1677 }
1678
1679 static unsigned encodeNEONRm(const MachineInstr &MI, unsigned OpIdx) {
1680   unsigned RegM = MI.getOperand(OpIdx).getReg();
1681   unsigned Binary = 0;
1682   RegM = getARMRegisterNumbering(RegM);
1683   Binary |= (RegM & 0xf);
1684   Binary |= ((RegM >> 4) & 1) << ARMII::M_BitShift;
1685   return Binary;
1686 }
1687
1688 /// convertNEONDataProcToThumb - Convert the ARM mode encoding for a NEON
1689 /// data-processing instruction to the corresponding Thumb encoding.
1690 static unsigned convertNEONDataProcToThumb(unsigned Binary) {
1691   assert((Binary & 0xfe000000) == 0xf2000000 &&
1692          "not an ARM NEON data-processing instruction");
1693   unsigned UBit = (Binary >> 24) & 1;
1694   return 0xef000000 | (UBit << 28) | (Binary & 0xffffff);
1695 }
1696
1697 void ARMCodeEmitter::emitNEONLaneInstruction(const MachineInstr &MI) {
1698   unsigned Binary = getBinaryCodeForInstr(MI);
1699
1700   unsigned RegTOpIdx, RegNOpIdx, LnOpIdx;
1701   const TargetInstrDesc &TID = MI.getDesc();
1702   if ((TID.TSFlags & ARMII::FormMask) == ARMII::NGetLnFrm) {
1703     RegTOpIdx = 0;
1704     RegNOpIdx = 1;
1705     LnOpIdx = 2;
1706   } else { // ARMII::NSetLnFrm
1707     RegTOpIdx = 2;
1708     RegNOpIdx = 0;
1709     LnOpIdx = 3;
1710   }
1711
1712   // Set the conditional execution predicate
1713   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1714
1715   unsigned RegT = MI.getOperand(RegTOpIdx).getReg();
1716   RegT = getARMRegisterNumbering(RegT);
1717   Binary |= (RegT << ARMII::RegRdShift);
1718   Binary |= encodeNEONRn(MI, RegNOpIdx);
1719
1720   unsigned LaneShift;
1721   if ((Binary & (1 << 22)) != 0)
1722     LaneShift = 0; // 8-bit elements
1723   else if ((Binary & (1 << 5)) != 0)
1724     LaneShift = 1; // 16-bit elements
1725   else
1726     LaneShift = 2; // 32-bit elements
1727
1728   unsigned Lane = MI.getOperand(LnOpIdx).getImm() << LaneShift;
1729   unsigned Opc1 = Lane >> 2;
1730   unsigned Opc2 = Lane & 3;
1731   assert((Opc1 & 3) == 0 && "out-of-range lane number operand");
1732   Binary |= (Opc1 << 21);
1733   Binary |= (Opc2 << 5);
1734
1735   emitWordLE(Binary);
1736 }
1737
1738 void ARMCodeEmitter::emitNEONDupInstruction(const MachineInstr &MI) {
1739   unsigned Binary = getBinaryCodeForInstr(MI);
1740
1741   // Set the conditional execution predicate
1742   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1743
1744   unsigned RegT = MI.getOperand(1).getReg();
1745   RegT = getARMRegisterNumbering(RegT);
1746   Binary |= (RegT << ARMII::RegRdShift);
1747   Binary |= encodeNEONRn(MI, 0);
1748   emitWordLE(Binary);
1749 }
1750
1751 void ARMCodeEmitter::emitNEON1RegModImmInstruction(const MachineInstr &MI) {
1752   unsigned Binary = getBinaryCodeForInstr(MI);
1753   // Destination register is encoded in Dd.
1754   Binary |= encodeNEONRd(MI, 0);
1755   // Immediate fields: Op, Cmode, I, Imm3, Imm4
1756   unsigned Imm = MI.getOperand(1).getImm();
1757   unsigned Op = (Imm >> 12) & 1;
1758   unsigned Cmode = (Imm >> 8) & 0xf;
1759   unsigned I = (Imm >> 7) & 1;
1760   unsigned Imm3 = (Imm >> 4) & 0x7;
1761   unsigned Imm4 = Imm & 0xf;
1762   Binary |= (I << 24) | (Imm3 << 16) | (Cmode << 8) | (Op << 5) | Imm4;
1763   if (IsThumb)
1764     Binary = convertNEONDataProcToThumb(Binary);
1765   emitWordLE(Binary);
1766 }
1767
1768 void ARMCodeEmitter::emitNEON2RegInstruction(const MachineInstr &MI) {
1769   const TargetInstrDesc &TID = MI.getDesc();
1770   unsigned Binary = getBinaryCodeForInstr(MI);
1771   // Destination register is encoded in Dd; source register in Dm.
1772   unsigned OpIdx = 0;
1773   Binary |= encodeNEONRd(MI, OpIdx++);
1774   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1775     ++OpIdx;
1776   Binary |= encodeNEONRm(MI, OpIdx);
1777   if (IsThumb)
1778     Binary = convertNEONDataProcToThumb(Binary);
1779   // FIXME: This does not handle VDUPfdf or VDUPfqf.
1780   emitWordLE(Binary);
1781 }
1782
1783 void ARMCodeEmitter::emitNEON3RegInstruction(const MachineInstr &MI) {
1784   const TargetInstrDesc &TID = MI.getDesc();
1785   unsigned Binary = getBinaryCodeForInstr(MI);
1786   // Destination register is encoded in Dd; source registers in Dn and Dm.
1787   unsigned OpIdx = 0;
1788   Binary |= encodeNEONRd(MI, OpIdx++);
1789   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1790     ++OpIdx;
1791   Binary |= encodeNEONRn(MI, OpIdx++);
1792   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1793     ++OpIdx;
1794   Binary |= encodeNEONRm(MI, OpIdx);
1795   if (IsThumb)
1796     Binary = convertNEONDataProcToThumb(Binary);
1797   // FIXME: This does not handle VMOVDneon or VMOVQ.
1798   emitWordLE(Binary);
1799 }
1800
1801 #include "ARMGenCodeEmitter.inc"