lib/Target/ARM/ARMCodeEmitter.cpp

   1 //===-- ARM/ARMCodeEmitter.cpp - Convert ARM code to machine code ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the pass that transforms the ARM machine instructions into
  11 // relocatable machine code.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "jit"
  16 #include "ARM.h"
  17 #include "ARMAddressingModes.h"
  18 #include "ARMConstantPoolValue.h"
  19 #include "ARMInstrInfo.h"
  20 #include "ARMRelocations.h"
  21 #include "ARMSubtarget.h"
  22 #include "ARMTargetMachine.h"
  23 #include "llvm/Constants.h"
  24 #include "llvm/DerivedTypes.h"
  25 #include "llvm/Function.h"
  26 #include "llvm/PassManager.h"
  27 #include "llvm/CodeGen/JITCodeEmitter.h"
  28 #include "llvm/CodeGen/MachineConstantPool.h"
  29 #include "llvm/CodeGen/MachineFunctionPass.h"
  30 #include "llvm/CodeGen/MachineInstr.h"
  31 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  32 #include "llvm/CodeGen/MachineModuleInfo.h"
  33 #include "llvm/CodeGen/Passes.h"
  34 #include "llvm/ADT/Statistic.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #ifndef NDEBUG
  39 #include <iomanip>
  40 #endif
  41 using namespace llvm;
  42
  43 STATISTIC(NumEmitted, "Number of machine instructions emitted");
  44
  45 namespace {
  46
  47   class ARMCodeEmitter : public MachineFunctionPass {
  48     ARMJITInfo                *JTI;
  49     const ARMInstrInfo        *II;
  50     const TargetData          *TD;
  51     const ARMSubtarget        *Subtarget;
  52     TargetMachine             &TM;
  53     JITCodeEmitter            &MCE;
  54     MachineModuleInfo *MMI;
  55     const std::vector<MachineConstantPoolEntry> *MCPEs;
  56     const std::vector<MachineJumpTableEntry> *MJTEs;
  57     bool IsPIC;
  58     bool IsThumb;
  59
  60     void getAnalysisUsage(AnalysisUsage &AU) const {
  61       AU.addRequired<MachineModuleInfo>();
  62       MachineFunctionPass::getAnalysisUsage(AU);
  63     }
  64
  65     static char ID;
  66   public:
  67     ARMCodeEmitter(TargetMachine &tm, JITCodeEmitter &mce)
  68       : MachineFunctionPass(ID), JTI(0),
  69         II((const ARMInstrInfo *)tm.getInstrInfo()),
  70         TD(tm.getTargetData()), TM(tm),
  71         MCE(mce), MCPEs(0), MJTEs(0),
  72         IsPIC(TM.getRelocationModel() == Reloc::PIC_), IsThumb(false) {}
  73
  74     /// getBinaryCodeForInstr - This function, generated by the
  75     /// CodeEmitterGenerator using TableGen, produces the binary encoding for
  76     /// machine instructions.
  77     unsigned getBinaryCodeForInstr(const MachineInstr &MI) const;
  78
  79     bool runOnMachineFunction(MachineFunction &MF);
  80
  81     virtual const char *getPassName() const {
  82       return "ARM Machine Code Emitter";
  83     }
  84
  85     void emitInstruction(const MachineInstr &MI);
  86
  87   private:
  88
  89     void emitWordLE(unsigned Binary);
  90     void emitDWordLE(uint64_t Binary);
  91     void emitConstPoolInstruction(const MachineInstr &MI);
  92     void emitMOVi32immInstruction(const MachineInstr &MI);
  93     void emitMOVi2piecesInstruction(const MachineInstr &MI);
  94     void emitLEApcrelJTInstruction(const MachineInstr &MI);
  95     void emitPseudoMoveInstruction(const MachineInstr &MI);
  96     void addPCLabel(unsigned LabelID);
  97     void emitPseudoInstruction(const MachineInstr &MI);
  98     unsigned getMachineSoRegOpValue(const MachineInstr &MI,
  99                                     const TargetInstrDesc &TID,
 100                                     const MachineOperand &MO,
 101                                     unsigned OpIdx);
 102
 103     unsigned getMachineSoImmOpValue(unsigned SoImm);
 104     unsigned getAddrModeSBit(const MachineInstr &MI,
 105                              const TargetInstrDesc &TID) const;
 106
 107     void emitDataProcessingInstruction(const MachineInstr &MI,
 108                                        unsigned ImplicitRd = 0,
 109                                        unsigned ImplicitRn = 0);
 110
 111     void emitLoadStoreInstruction(const MachineInstr &MI,
 112                                   unsigned ImplicitRd = 0,
 113                                   unsigned ImplicitRn = 0);
 114
 115     void emitMiscLoadStoreInstruction(const MachineInstr &MI,
 116                                       unsigned ImplicitRn = 0);
 117
 118     void emitLoadStoreMultipleInstruction(const MachineInstr &MI);
 119
 120     void emitMulFrmInstruction(const MachineInstr &MI);
 121
 122     void emitExtendInstruction(const MachineInstr &MI);
 123
 124     void emitMiscArithInstruction(const MachineInstr &MI);
 125
 126     void emitSaturateInstruction(const MachineInstr &MI);
 127
 128     void emitBranchInstruction(const MachineInstr &MI);
 129
 130     void emitInlineJumpTable(unsigned JTIndex);
 131
 132     void emitMiscBranchInstruction(const MachineInstr &MI);
 133
 134     void emitVFPArithInstruction(const MachineInstr &MI);
 135
 136     void emitVFPConversionInstruction(const MachineInstr &MI);
 137
 138     void emitVFPLoadStoreInstruction(const MachineInstr &MI);
 139
 140     void emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI);
 141
 142     void emitNEONLaneInstruction(const MachineInstr &MI);
 143     void emitNEONDupInstruction(const MachineInstr &MI);
 144     void emitNEON1RegModImmInstruction(const MachineInstr &MI);
 145     void emitNEON2RegInstruction(const MachineInstr &MI);
 146     void emitNEON3RegInstruction(const MachineInstr &MI);
 147
 148     /// getMachineOpValue - Return binary encoding of operand. If the machine
 149     /// operand requires relocation, record the relocation and return zero.
 150     unsigned getMachineOpValue(const MachineInstr &MI,
 151                                const MachineOperand &MO) const;
 152     unsigned getMachineOpValue(const MachineInstr &MI, unsigned OpIdx) const {
 153       return getMachineOpValue(MI, MI.getOperand(OpIdx));
 154     }
 155
 156     // FIXME: The legacy JIT ARMCodeEmitter doesn't rely on the the
 157     //  TableGen'erated getBinaryCodeForInstr() function to encode any
 158     //  operand values, instead querying getMachineOpValue() directly for
 159     //  each operand it needs to encode. Thus, any of the new encoder
 160     //  helper functions can simply return 0 as the values the return
 161     //  are already handled elsewhere. They are placeholders to allow this
 162     //  encoder to continue to function until the MC encoder is sufficiently
 163     //  far along that this one can be eliminated entirely.
 164     unsigned NEONThumb2DataIPostEncoder(const MachineInstr &MI, unsigned Val)
 165       const { return 0; }
 166     unsigned NEONThumb2LoadStorePostEncoder(const MachineInstr &MI,unsigned Val)
 167       const { return 0; }
 168     unsigned NEONThumb2DupPostEncoder(const MachineInstr &MI,unsigned Val)
 169       const { return 0; }
 170     unsigned getBranchTargetOpValue(const MachineInstr &MI, unsigned Op)
 171       const { return 0; }
 172     unsigned getCCOutOpValue(const MachineInstr &MI, unsigned Op)
 173       const { return 0; }
 174     unsigned getSOImmOpValue(const MachineInstr &MI, unsigned Op)
 175       const { return 0; }
 176     unsigned getT2SOImmOpValue(const MachineInstr &MI, unsigned Op)
 177       const { return 0; }
 178     unsigned getSORegOpValue(const MachineInstr &MI, unsigned Op)
 179       const { return 0; }
 180     unsigned getT2SORegOpValue(const MachineInstr &MI, unsigned Op)
 181       const { return 0; }
 182     unsigned getRotImmOpValue(const MachineInstr &MI, unsigned Op)
 183       const { return 0; }
 184     unsigned getImmMinusOneOpValue(const MachineInstr &MI, unsigned Op)
 185       const { return 0; }
 186     unsigned getAddrMode6AddressOpValue(const MachineInstr &MI, unsigned Op)
 187       const { return 0; }
 188     unsigned getAddrMode6OffsetOpValue(const MachineInstr &MI, unsigned Op)
 189       const { return 0; }
 190     unsigned getBitfieldInvertedMaskOpValue(const MachineInstr &MI,
 191                                             unsigned Op) const { return 0; }
 192     uint32_t getLdStmModeOpValue(const MachineInstr &MI, unsigned OpIdx)
 193       const {return 0; }
 194     uint32_t getLdStSORegOpValue(const MachineInstr &MI, unsigned OpIdx)
 195       const { return 0; }
 196
 197     unsigned getAddrModeImm12OpValue(const MachineInstr &MI, unsigned Op)
 198       const {
 199       // {17-13} = reg
 200       // {12}    = (U)nsigned (add == '1', sub == '0')
 201       // {11-0}  = imm12
 202       const MachineOperand &MO  = MI.getOperand(Op);
 203       const MachineOperand &MO1 = MI.getOperand(Op + 1);
 204       if (!MO.isReg()) {
 205         emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 206         return 0;
 207       }
 208       unsigned Reg = getARMRegisterNumbering(MO.getReg());
 209       int32_t Imm12 = MO1.getImm();
 210       uint32_t Binary;
 211       Binary = Imm12 & 0xfff;
 212       if (Imm12 >= 0)
 213         Binary |= (1 << 12);
 214       Binary |= (Reg << 13);
 215       return Binary;
 216     }
 217
 218     unsigned getMovtImmOpValue(const MachineInstr &MI, unsigned Op) const {
 219       return 0;
 220     }
 221
 222     uint32_t getAddrMode2OpValue(const MachineInstr &MI, unsigned OpIdx)
 223       const { return 0;}
 224     uint32_t getAddrMode2OffsetOpValue(const MachineInstr &MI, unsigned OpIdx)
 225       const { return 0;}
 226     uint32_t getAddrMode3OffsetOpValue(const MachineInstr &MI, unsigned OpIdx)
 227       const { return 0;}
 228     uint32_t getAddrMode3OpValue(const MachineInstr &MI, unsigned Op) const
 229       { return 0; }
 230     uint32_t getAddrMode5OpValue(const MachineInstr &MI, unsigned Op) const {
 231       // {12-9}  = reg
 232       // {8}     = (U)nsigned (add == '1', sub == '0')
 233       // {7-0}   = imm12
 234       const MachineOperand &MO  = MI.getOperand(Op);
 235       const MachineOperand &MO1 = MI.getOperand(Op + 1);
 236       if (!MO.isReg()) {
 237         emitConstPoolAddress(MO.getIndex(), ARM::reloc_arm_cp_entry);
 238         return 0;
 239       }
 240       unsigned Reg = getARMRegisterNumbering(MO.getReg());
 241       int32_t Imm8 = MO1.getImm();
 242       uint32_t Binary;
 243       Binary = Imm8 & 0xff;
 244       if (Imm8 >= 0)
 245         Binary |= (1 << 8);
 246       Binary |= (Reg << 9);
 247       return Binary;
 248     }
 249     unsigned getNEONVcvtImm32OpValue(const MachineInstr &MI, unsigned Op)
 250       const { return 0; }
 251
 252     unsigned getRegisterListOpValue(const MachineInstr &MI, unsigned Op)
 253       const { return 0; }
 254
 255     /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 256     /// machine operand requires relocation, record the relocation and return
 257     /// zero.
 258     unsigned getMovi32Value(const MachineInstr &MI,const MachineOperand &MO,
 259                             unsigned Reloc);
 260
 261     /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 262     ///
 263     unsigned getShiftOp(unsigned Imm) const ;
 264
 265     /// Routines that handle operands which add machine relocations which are
 266     /// fixed up by the relocation stage.
 267     void emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 268                            bool MayNeedFarStub,  bool Indirect,
 269                            intptr_t ACPV = 0) const;
 270     void emitExternalSymbolAddress(const char *ES, unsigned Reloc) const;
 271     void emitConstPoolAddress(unsigned CPI, unsigned Reloc) const;
 272     void emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const;
 273     void emitMachineBasicBlock(MachineBasicBlock *BB, unsigned Reloc,
 274                                intptr_t JTBase = 0) const;
 275   };
 276 }
 277
 278 char ARMCodeEmitter::ID = 0;
 279
 280 /// createARMJITCodeEmitterPass - Return a pass that emits the collected ARM
 281 /// code to the specified MCE object.
 282 FunctionPass *llvm::createARMJITCodeEmitterPass(ARMBaseTargetMachine &TM,
 283                                                 JITCodeEmitter &JCE) {
 284   return new ARMCodeEmitter(TM, JCE);
 285 }
 286
 287 bool ARMCodeEmitter::runOnMachineFunction(MachineFunction &MF) {
 288   assert((MF.getTarget().getRelocationModel() != Reloc::Default ||
 289           MF.getTarget().getRelocationModel() != Reloc::Static) &&
 290          "JIT relocation model must be set to static or default!");
 291   JTI = ((ARMTargetMachine &)MF.getTarget()).getJITInfo();
 292   II = ((const ARMTargetMachine &)MF.getTarget()).getInstrInfo();
 293   TD = ((const ARMTargetMachine &)MF.getTarget()).getTargetData();
 294   Subtarget = &TM.getSubtarget<ARMSubtarget>();
 295   MCPEs = &MF.getConstantPool()->getConstants();
 296   MJTEs = 0;
 297   if (MF.getJumpTableInfo()) MJTEs = &MF.getJumpTableInfo()->getJumpTables();
 298   IsPIC = TM.getRelocationModel() == Reloc::PIC_;
 299   IsThumb = MF.getInfo<ARMFunctionInfo>()->isThumbFunction();
 300   JTI->Initialize(MF, IsPIC);
 301   MMI = &getAnalysis<MachineModuleInfo>();
 302   MCE.setModuleInfo(MMI);
 303
 304   do {
 305     DEBUG(errs() << "JITTing function '"
 306           << MF.getFunction()->getName() << "'\n");
 307     MCE.startFunction(MF);
 308     for (MachineFunction::iterator MBB = MF.begin(), E = MF.end();
 309          MBB != E; ++MBB) {
 310       MCE.StartMachineBasicBlock(MBB);
 311       for (MachineBasicBlock::const_iterator I = MBB->begin(), E = MBB->end();
 312            I != E; ++I)
 313         emitInstruction(*I);
 314     }
 315   } while (MCE.finishFunction(MF));
 316
 317   return false;
 318 }
 319
 320 /// getShiftOp - Return the shift opcode (bit[6:5]) of the immediate value.
 321 ///
 322 unsigned ARMCodeEmitter::getShiftOp(unsigned Imm) const {
 323   switch (ARM_AM::getAM2ShiftOpc(Imm)) {
 324   default: llvm_unreachable("Unknown shift opc!");
 325   case ARM_AM::asr: return 2;
 326   case ARM_AM::lsl: return 0;
 327   case ARM_AM::lsr: return 1;
 328   case ARM_AM::ror:
 329   case ARM_AM::rrx: return 3;
 330   }
 331   return 0;
 332 }
 333
 334 /// getMovi32Value - Return binary encoding of operand for movw/movt. If the
 335 /// machine operand requires relocation, record the relocation and return zero.
 336 unsigned ARMCodeEmitter::getMovi32Value(const MachineInstr &MI,
 337                                         const MachineOperand &MO,
 338                                         unsigned Reloc) {
 339   assert(((Reloc == ARM::reloc_arm_movt) || (Reloc == ARM::reloc_arm_movw))
 340       && "Relocation to this function should be for movt or movw");
 341
 342   if (MO.isImm())
 343     return static_cast<unsigned>(MO.getImm());
 344   else if (MO.isGlobal())
 345     emitGlobalAddress(MO.getGlobal(), Reloc, true, false);
 346   else if (MO.isSymbol())
 347     emitExternalSymbolAddress(MO.getSymbolName(), Reloc);
 348   else if (MO.isMBB())
 349     emitMachineBasicBlock(MO.getMBB(), Reloc);
 350   else {
 351 #ifndef NDEBUG
 352     errs() << MO;
 353 #endif
 354     llvm_unreachable("Unsupported operand type for movw/movt");
 355   }
 356   return 0;
 357 }
 358
 359 /// getMachineOpValue - Return binary encoding of operand. If the machine
 360 /// operand requires relocation, record the relocation and return zero.
 361 unsigned ARMCodeEmitter::getMachineOpValue(const MachineInstr &MI,
 362                                            const MachineOperand &MO) const {
 363   if (MO.isReg())
 364     return getARMRegisterNumbering(MO.getReg());
 365   else if (MO.isImm())
 366     return static_cast<unsigned>(MO.getImm());
 367   else if (MO.isGlobal())
 368     emitGlobalAddress(MO.getGlobal(), ARM::reloc_arm_branch, true, false);
 369   else if (MO.isSymbol())
 370     emitExternalSymbolAddress(MO.getSymbolName(), ARM::reloc_arm_branch);
 371   else if (MO.isCPI()) {
 372     const TargetInstrDesc &TID = MI.getDesc();
 373     // For VFP load, the immediate offset is multiplied by 4.
 374     unsigned Reloc =  ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPLdStFrm)
 375       ? ARM::reloc_arm_vfp_cp_entry : ARM::reloc_arm_cp_entry;
 376     emitConstPoolAddress(MO.getIndex(), Reloc);
 377   } else if (MO.isJTI())
 378     emitJumpTableAddress(MO.getIndex(), ARM::reloc_arm_relative);
 379   else if (MO.isMBB())
 380     emitMachineBasicBlock(MO.getMBB(), ARM::reloc_arm_branch);
 381   else {
 382 #ifndef NDEBUG
 383     errs() << MO;
 384 #endif
 385     llvm_unreachable(0);
 386   }
 387   return 0;
 388 }
 389
 390 /// emitGlobalAddress - Emit the specified address to the code stream.
 391 ///
 392 void ARMCodeEmitter::emitGlobalAddress(const GlobalValue *GV, unsigned Reloc,
 393                                        bool MayNeedFarStub, bool Indirect,
 394                                        intptr_t ACPV) const {
 395   MachineRelocation MR = Indirect
 396     ? MachineRelocation::getIndirectSymbol(MCE.getCurrentPCOffset(), Reloc,
 397                                            const_cast<GlobalValue *>(GV),
 398                                            ACPV, MayNeedFarStub)
 399     : MachineRelocation::getGV(MCE.getCurrentPCOffset(), Reloc,
 400                                const_cast<GlobalValue *>(GV), ACPV,
 401                                MayNeedFarStub);
 402   MCE.addRelocation(MR);
 403 }
 404
 405 /// emitExternalSymbolAddress - Arrange for the address of an external symbol to
 406 /// be emitted to the current location in the function, and allow it to be PC
 407 /// relative.
 408 void ARMCodeEmitter::
 409 emitExternalSymbolAddress(const char *ES, unsigned Reloc) const {
 410   MCE.addRelocation(MachineRelocation::getExtSym(MCE.getCurrentPCOffset(),
 411                                                  Reloc, ES));
 412 }
 413
 414 /// emitConstPoolAddress - Arrange for the address of an constant pool
 415 /// to be emitted to the current location in the function, and allow it to be PC
 416 /// relative.
 417 void ARMCodeEmitter::emitConstPoolAddress(unsigned CPI, unsigned Reloc) const {
 418   // Tell JIT emitter we'll resolve the address.
 419   MCE.addRelocation(MachineRelocation::getConstPool(MCE.getCurrentPCOffset(),
 420                                                     Reloc, CPI, 0, true));
 421 }
 422
 423 /// emitJumpTableAddress - Arrange for the address of a jump table to
 424 /// be emitted to the current location in the function, and allow it to be PC
 425 /// relative.
 426 void ARMCodeEmitter::
 427 emitJumpTableAddress(unsigned JTIndex, unsigned Reloc) const {
 428   MCE.addRelocation(MachineRelocation::getJumpTable(MCE.getCurrentPCOffset(),
 429                                                     Reloc, JTIndex, 0, true));
 430 }
 431
 432 /// emitMachineBasicBlock - Emit the specified address basic block.
 433 void ARMCodeEmitter::emitMachineBasicBlock(MachineBasicBlock *BB,
 434                                            unsigned Reloc,
 435                                            intptr_t JTBase) const {
 436   MCE.addRelocation(MachineRelocation::getBB(MCE.getCurrentPCOffset(),
 437                                              Reloc, BB, JTBase));
 438 }
 439
 440 void ARMCodeEmitter::emitWordLE(unsigned Binary) {
 441   DEBUG(errs() << "  0x";
 442         errs().write_hex(Binary) << "\n");
 443   MCE.emitWordLE(Binary);
 444 }
 445
 446 void ARMCodeEmitter::emitDWordLE(uint64_t Binary) {
 447   DEBUG(errs() << "  0x";
 448         errs().write_hex(Binary) << "\n");
 449   MCE.emitDWordLE(Binary);
 450 }
 451
 452 void ARMCodeEmitter::emitInstruction(const MachineInstr &MI) {
 453   DEBUG(errs() << "JIT: " << (void*)MCE.getCurrentPCValue() << ":\t" << MI);
 454
 455   MCE.processDebugLoc(MI.getDebugLoc(), true);
 456
 457   ++NumEmitted;  // Keep track of the # of mi's emitted
 458   switch (MI.getDesc().TSFlags & ARMII::FormMask) {
 459   default: {
 460     llvm_unreachable("Unhandled instruction encoding format!");
 461     break;
 462   }
 463   case ARMII::MiscFrm:
 464     if (MI.getOpcode() == ARM::LEApcrelJT) {
 465       // Materialize jumptable address.
 466       emitLEApcrelJTInstruction(MI);
 467       break;
 468     }
 469     llvm_unreachable("Unhandled instruction encoding!");
 470     break;
 471   case ARMII::Pseudo:
 472     emitPseudoInstruction(MI);
 473     break;
 474   case ARMII::DPFrm:
 475   case ARMII::DPSoRegFrm:
 476     emitDataProcessingInstruction(MI);
 477     break;
 478   case ARMII::LdFrm:
 479   case ARMII::StFrm:
 480     emitLoadStoreInstruction(MI);
 481     break;
 482   case ARMII::LdMiscFrm:
 483   case ARMII::StMiscFrm:
 484     emitMiscLoadStoreInstruction(MI);
 485     break;
 486   case ARMII::LdStMulFrm:
 487     emitLoadStoreMultipleInstruction(MI);
 488     break;
 489   case ARMII::MulFrm:
 490     emitMulFrmInstruction(MI);
 491     break;
 492   case ARMII::ExtFrm:
 493     emitExtendInstruction(MI);
 494     break;
 495   case ARMII::ArithMiscFrm:
 496     emitMiscArithInstruction(MI);
 497     break;
 498   case ARMII::SatFrm:
 499     emitSaturateInstruction(MI);
 500     break;
 501   case ARMII::BrFrm:
 502     emitBranchInstruction(MI);
 503     break;
 504   case ARMII::BrMiscFrm:
 505     emitMiscBranchInstruction(MI);
 506     break;
 507   // VFP instructions.
 508   case ARMII::VFPUnaryFrm:
 509   case ARMII::VFPBinaryFrm:
 510     emitVFPArithInstruction(MI);
 511     break;
 512   case ARMII::VFPConv1Frm:
 513   case ARMII::VFPConv2Frm:
 514   case ARMII::VFPConv3Frm:
 515   case ARMII::VFPConv4Frm:
 516   case ARMII::VFPConv5Frm:
 517     emitVFPConversionInstruction(MI);
 518     break;
 519   case ARMII::VFPLdStFrm:
 520     emitVFPLoadStoreInstruction(MI);
 521     break;
 522   case ARMII::VFPLdStMulFrm:
 523     emitVFPLoadStoreMultipleInstruction(MI);
 524     break;
 525
 526   // NEON instructions.
 527   case ARMII::NGetLnFrm:
 528   case ARMII::NSetLnFrm:
 529     emitNEONLaneInstruction(MI);
 530     break;
 531   case ARMII::NDupFrm:
 532     emitNEONDupInstruction(MI);
 533     break;
 534   case ARMII::N1RegModImmFrm:
 535     emitNEON1RegModImmInstruction(MI);
 536     break;
 537   case ARMII::N2RegFrm:
 538     emitNEON2RegInstruction(MI);
 539     break;
 540   case ARMII::N3RegFrm:
 541     emitNEON3RegInstruction(MI);
 542     break;
 543   }
 544   MCE.processDebugLoc(MI.getDebugLoc(), false);
 545 }
 546
 547 void ARMCodeEmitter::emitConstPoolInstruction(const MachineInstr &MI) {
 548   unsigned CPI = MI.getOperand(0).getImm();       // CP instruction index.
 549   unsigned CPIndex = MI.getOperand(1).getIndex(); // Actual cp entry index.
 550   const MachineConstantPoolEntry &MCPE = (*MCPEs)[CPIndex];
 551
 552   // Remember the CONSTPOOL_ENTRY address for later relocation.
 553   JTI->addConstantPoolEntryAddr(CPI, MCE.getCurrentPCValue());
 554
 555   // Emit constpool island entry. In most cases, the actual values will be
 556   // resolved and relocated after code emission.
 557   if (MCPE.isMachineConstantPoolEntry()) {
 558     ARMConstantPoolValue *ACPV =
 559       static_cast<ARMConstantPoolValue*>(MCPE.Val.MachineCPVal);
 560
 561     DEBUG(errs() << "  ** ARM constant pool #" << CPI << " @ "
 562           << (void*)MCE.getCurrentPCValue() << " " << *ACPV << '\n');
 563
 564     assert(ACPV->isGlobalValue() && "unsupported constant pool value");
 565     const GlobalValue *GV = ACPV->getGV();
 566     if (GV) {
 567       Reloc::Model RelocM = TM.getRelocationModel();
 568       emitGlobalAddress(GV, ARM::reloc_arm_machine_cp_entry,
 569                         isa<Function>(GV),
 570                         Subtarget->GVIsIndirectSymbol(GV, RelocM),
 571                         (intptr_t)ACPV);
 572      } else  {
 573       emitExternalSymbolAddress(ACPV->getSymbol(), ARM::reloc_arm_absolute);
 574     }
 575     emitWordLE(0);
 576   } else {
 577     const Constant *CV = MCPE.Val.ConstVal;
 578
 579     DEBUG({
 580         errs() << "  ** Constant pool #" << CPI << " @ "
 581                << (void*)MCE.getCurrentPCValue() << " ";
 582         if (const Function *F = dyn_cast<Function>(CV))
 583           errs() << F->getName();
 584         else
 585           errs() << *CV;
 586         errs() << '\n';
 587       });
 588
 589     if (const GlobalValue *GV = dyn_cast<GlobalValue>(CV)) {
 590       emitGlobalAddress(GV, ARM::reloc_arm_absolute, isa<Function>(GV), false);
 591       emitWordLE(0);
 592     } else if (const ConstantInt *CI = dyn_cast<ConstantInt>(CV)) {
 593       uint32_t Val = uint32_t(*CI->getValue().getRawData());
 594       emitWordLE(Val);
 595     } else if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CV)) {
 596       if (CFP->getType()->isFloatTy())
 597         emitWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 598       else if (CFP->getType()->isDoubleTy())
 599         emitDWordLE(CFP->getValueAPF().bitcastToAPInt().getZExtValue());
 600       else {
 601         llvm_unreachable("Unable to handle this constantpool entry!");
 602       }
 603     } else {
 604       llvm_unreachable("Unable to handle this constantpool entry!");
 605     }
 606   }
 607 }
 608
 609 void ARMCodeEmitter::emitMOVi32immInstruction(const MachineInstr &MI) {
 610   const MachineOperand &MO0 = MI.getOperand(0);
 611   const MachineOperand &MO1 = MI.getOperand(1);
 612
 613   // Emit the 'movw' instruction.
 614   unsigned Binary = 0x30 << 20;  // mov: Insts{27-20} = 0b00110000
 615
 616   unsigned Lo16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movw) & 0xFFFF;
 617
 618   // Set the conditional execution predicate.
 619   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 620
 621   // Encode Rd.
 622   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 623
 624   // Encode imm16 as imm4:imm12
 625   Binary |= Lo16 & 0xFFF; // Insts{11-0} = imm12
 626   Binary |= ((Lo16 >> 12) & 0xF) << 16; // Insts{19-16} = imm4
 627   emitWordLE(Binary);
 628
 629   unsigned Hi16 = getMovi32Value(MI, MO1, ARM::reloc_arm_movt) >> 16;
 630   // Emit the 'movt' instruction.
 631   Binary = 0x34 << 20; // movt: Insts{27-20} = 0b00110100
 632
 633   // Set the conditional execution predicate.
 634   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 635
 636   // Encode Rd.
 637   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 638
 639   // Encode imm16 as imm4:imm1, same as movw above.
 640   Binary |= Hi16 & 0xFFF;
 641   Binary |= ((Hi16 >> 12) & 0xF) << 16;
 642   emitWordLE(Binary);
 643 }
 644
 645 void ARMCodeEmitter::emitMOVi2piecesInstruction(const MachineInstr &MI) {
 646   const MachineOperand &MO0 = MI.getOperand(0);
 647   const MachineOperand &MO1 = MI.getOperand(1);
 648   assert(MO1.isImm() && ARM_AM::isSOImmTwoPartVal(MO1.getImm()) &&
 649                                                   "Not a valid so_imm value!");
 650   unsigned V1 = ARM_AM::getSOImmTwoPartFirst(MO1.getImm());
 651   unsigned V2 = ARM_AM::getSOImmTwoPartSecond(MO1.getImm());
 652
 653   // Emit the 'mov' instruction.
 654   unsigned Binary = 0xd << 21;  // mov: Insts{24-21} = 0b1101
 655
 656   // Set the conditional execution predicate.
 657   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 658
 659   // Encode Rd.
 660   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 661
 662   // Encode so_imm.
 663   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 664   Binary |= 1 << ARMII::I_BitShift;
 665   Binary |= getMachineSoImmOpValue(V1);
 666   emitWordLE(Binary);
 667
 668   // Now the 'orr' instruction.
 669   Binary = 0xc << 21;  // orr: Insts{24-21} = 0b1100
 670
 671   // Set the conditional execution predicate.
 672   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 673
 674   // Encode Rd.
 675   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRdShift;
 676
 677   // Encode Rn.
 678   Binary |= getMachineOpValue(MI, MO0) << ARMII::RegRnShift;
 679
 680   // Encode so_imm.
 681   // Set bit I(25) to identify this is the immediate form of <shifter_op>
 682   Binary |= 1 << ARMII::I_BitShift;
 683   Binary |= getMachineSoImmOpValue(V2);
 684   emitWordLE(Binary);
 685 }
 686
 687 void ARMCodeEmitter::emitLEApcrelJTInstruction(const MachineInstr &MI) {
 688   // It's basically add r, pc, (LJTI - $+8)
 689
 690   const TargetInstrDesc &TID = MI.getDesc();
 691
 692   // Emit the 'add' instruction.
 693   unsigned Binary = 0x4 << 21;  // add: Insts{24-21} = 0b0100
 694
 695   // Set the conditional execution predicate
 696   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 697
 698   // Encode S bit if MI modifies CPSR.
 699   Binary |= getAddrModeSBit(MI, TID);
 700
 701   // Encode Rd.
 702   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 703
 704   // Encode Rn which is PC.
 705   Binary |= getARMRegisterNumbering(ARM::PC) << ARMII::RegRnShift;
 706
 707   // Encode the displacement.
 708   Binary |= 1 << ARMII::I_BitShift;
 709   emitJumpTableAddress(MI.getOperand(1).getIndex(), ARM::reloc_arm_jt_base);
 710
 711   emitWordLE(Binary);
 712 }
 713
 714 void ARMCodeEmitter::emitPseudoMoveInstruction(const MachineInstr &MI) {
 715   unsigned Opcode = MI.getDesc().Opcode;
 716
 717   // Part of binary is determined by TableGn.
 718   unsigned Binary = getBinaryCodeForInstr(MI);
 719
 720   // Set the conditional execution predicate
 721   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 722
 723   // Encode S bit if MI modifies CPSR.
 724   if (Opcode == ARM::MOVsrl_flag || Opcode == ARM::MOVsra_flag)
 725     Binary |= 1 << ARMII::S_BitShift;
 726
 727   // Encode register def if there is one.
 728   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
 729
 730   // Encode the shift operation.
 731   switch (Opcode) {
 732   default: break;
 733   case ARM::RRX:
 734     // rrx
 735     Binary |= 0x6 << 4;
 736     break;
 737   case ARM::MOVsrl_flag:
 738     // lsr #1
 739     Binary |= (0x2 << 4) | (1 << 7);
 740     break;
 741   case ARM::MOVsra_flag:
 742     // asr #1
 743     Binary |= (0x4 << 4) | (1 << 7);
 744     break;
 745   }
 746
 747   // Encode register Rm.
 748   Binary |= getMachineOpValue(MI, 1);
 749
 750   emitWordLE(Binary);
 751 }
 752
 753 void ARMCodeEmitter::addPCLabel(unsigned LabelID) {
 754   DEBUG(errs() << "  ** LPC" << LabelID << " @ "
 755         << (void*)MCE.getCurrentPCValue() << '\n');
 756   JTI->addPCLabelAddr(LabelID, MCE.getCurrentPCValue());
 757 }
 758
 759 void ARMCodeEmitter::emitPseudoInstruction(const MachineInstr &MI) {
 760   unsigned Opcode = MI.getDesc().Opcode;
 761   switch (Opcode) {
 762   default:
 763     llvm_unreachable("ARMCodeEmitter::emitPseudoInstruction");
 764   case ARM::BX:
 765   case ARM::BMOVPCRX:
 766   case ARM::BXr9:
 767   case ARM::BMOVPCRXr9: {
 768     // First emit mov lr, pc
 769     unsigned Binary = 0x01a0e00f;
 770     Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 771     emitWordLE(Binary);
 772
 773     // and then emit the branch.
 774     emitMiscBranchInstruction(MI);
 775     break;
 776   }
 777   case TargetOpcode::INLINEASM: {
 778     // We allow inline assembler nodes with empty bodies - they can
 779     // implicitly define registers, which is ok for JIT.
 780     if (MI.getOperand(0).getSymbolName()[0]) {
 781       report_fatal_error("JIT does not support inline asm!");
 782     }
 783     break;
 784   }
 785   case TargetOpcode::PROLOG_LABEL:
 786   case TargetOpcode::EH_LABEL:
 787     MCE.emitLabel(MI.getOperand(0).getMCSymbol());
 788     break;
 789   case TargetOpcode::IMPLICIT_DEF:
 790   case TargetOpcode::KILL:
 791     // Do nothing.
 792     break;
 793   case ARM::CONSTPOOL_ENTRY:
 794     emitConstPoolInstruction(MI);
 795     break;
 796   case ARM::PICADD: {
 797     // Remember of the address of the PC label for relocation later.
 798     addPCLabel(MI.getOperand(2).getImm());
 799     // PICADD is just an add instruction that implicitly read pc.
 800     emitDataProcessingInstruction(MI, 0, ARM::PC);
 801     break;
 802   }
 803   case ARM::PICLDR:
 804   case ARM::PICLDRB:
 805   case ARM::PICSTR:
 806   case ARM::PICSTRB: {
 807     // Remember of the address of the PC label for relocation later.
 808     addPCLabel(MI.getOperand(2).getImm());
 809     // These are just load / store instructions that implicitly read pc.
 810     emitLoadStoreInstruction(MI, 0, ARM::PC);
 811     break;
 812   }
 813   case ARM::PICLDRH:
 814   case ARM::PICLDRSH:
 815   case ARM::PICLDRSB:
 816   case ARM::PICSTRH: {
 817     // Remember of the address of the PC label for relocation later.
 818     addPCLabel(MI.getOperand(2).getImm());
 819     // These are just load / store instructions that implicitly read pc.
 820     emitMiscLoadStoreInstruction(MI, ARM::PC);
 821     break;
 822   }
 823
 824   case ARM::MOVi32imm:
 825     // Two instructions to materialize a constant.
 826     if (Subtarget->hasV6T2Ops())
 827       emitMOVi32immInstruction(MI);
 828     else
 829       emitMOVi2piecesInstruction(MI);
 830     break;
 831
 832   case ARM::LEApcrelJT:
 833     // Materialize jumptable address.
 834     emitLEApcrelJTInstruction(MI);
 835     break;
 836   case ARM::RRX:
 837   case ARM::MOVsrl_flag:
 838   case ARM::MOVsra_flag:
 839     emitPseudoMoveInstruction(MI);
 840     break;
 841   }
 842 }
 843
 844 unsigned ARMCodeEmitter::getMachineSoRegOpValue(const MachineInstr &MI,
 845                                                 const TargetInstrDesc &TID,
 846                                                 const MachineOperand &MO,
 847                                                 unsigned OpIdx) {
 848   unsigned Binary = getMachineOpValue(MI, MO);
 849
 850   const MachineOperand &MO1 = MI.getOperand(OpIdx + 1);
 851   const MachineOperand &MO2 = MI.getOperand(OpIdx + 2);
 852   ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(MO2.getImm());
 853
 854   // Encode the shift opcode.
 855   unsigned SBits = 0;
 856   unsigned Rs = MO1.getReg();
 857   if (Rs) {
 858     // Set shift operand (bit[7:4]).
 859     // LSL - 0001
 860     // LSR - 0011
 861     // ASR - 0101
 862     // ROR - 0111
 863     // RRX - 0110 and bit[11:8] clear.
 864     switch (SOpc) {
 865     default: llvm_unreachable("Unknown shift opc!");
 866     case ARM_AM::lsl: SBits = 0x1; break;
 867     case ARM_AM::lsr: SBits = 0x3; break;
 868     case ARM_AM::asr: SBits = 0x5; break;
 869     case ARM_AM::ror: SBits = 0x7; break;
 870     case ARM_AM::rrx: SBits = 0x6; break;
 871     }
 872   } else {
 873     // Set shift operand (bit[6:4]).
 874     // LSL - 000
 875     // LSR - 010
 876     // ASR - 100
 877     // ROR - 110
 878     switch (SOpc) {
 879     default: llvm_unreachable("Unknown shift opc!");
 880     case ARM_AM::lsl: SBits = 0x0; break;
 881     case ARM_AM::lsr: SBits = 0x2; break;
 882     case ARM_AM::asr: SBits = 0x4; break;
 883     case ARM_AM::ror: SBits = 0x6; break;
 884     }
 885   }
 886   Binary |= SBits << 4;
 887   if (SOpc == ARM_AM::rrx)
 888     return Binary;
 889
 890   // Encode the shift operation Rs or shift_imm (except rrx).
 891   if (Rs) {
 892     // Encode Rs bit[11:8].
 893     assert(ARM_AM::getSORegOffset(MO2.getImm()) == 0);
 894     return Binary | (getARMRegisterNumbering(Rs) << ARMII::RegRsShift);
 895   }
 896
 897   // Encode shift_imm bit[11:7].
 898   return Binary | ARM_AM::getSORegOffset(MO2.getImm()) << 7;
 899 }
 900
 901 unsigned ARMCodeEmitter::getMachineSoImmOpValue(unsigned SoImm) {
 902   int SoImmVal = ARM_AM::getSOImmVal(SoImm);
 903   assert(SoImmVal != -1 && "Not a valid so_imm value!");
 904
 905   // Encode rotate_imm.
 906   unsigned Binary = (ARM_AM::getSOImmValRot((unsigned)SoImmVal) >> 1)
 907     << ARMII::SoRotImmShift;
 908
 909   // Encode immed_8.
 910   Binary |= ARM_AM::getSOImmValImm((unsigned)SoImmVal);
 911   return Binary;
 912 }
 913
 914 unsigned ARMCodeEmitter::getAddrModeSBit(const MachineInstr &MI,
 915                                          const TargetInstrDesc &TID) const {
 916   for (unsigned i = MI.getNumOperands(), e = TID.getNumOperands(); i != e; --i){
 917     const MachineOperand &MO = MI.getOperand(i-1);
 918     if (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)
 919       return 1 << ARMII::S_BitShift;
 920   }
 921   return 0;
 922 }
 923
 924 void ARMCodeEmitter::emitDataProcessingInstruction(const MachineInstr &MI,
 925                                                    unsigned ImplicitRd,
 926                                                    unsigned ImplicitRn) {
 927   const TargetInstrDesc &TID = MI.getDesc();
 928
 929   // Part of binary is determined by TableGn.
 930   unsigned Binary = getBinaryCodeForInstr(MI);
 931
 932   // Set the conditional execution predicate
 933   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
 934
 935   // Encode S bit if MI modifies CPSR.
 936   Binary |= getAddrModeSBit(MI, TID);
 937
 938   // Encode register def if there is one.
 939   unsigned NumDefs = TID.getNumDefs();
 940   unsigned OpIdx = 0;
 941   if (NumDefs)
 942     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
 943   else if (ImplicitRd)
 944     // Special handling for implicit use (e.g. PC).
 945     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
 946
 947   if (TID.Opcode == ARM::MOVi16) {
 948       // Get immediate from MI.
 949       unsigned Lo16 = getMovi32Value(MI, MI.getOperand(OpIdx),
 950                       ARM::reloc_arm_movw);
 951       // Encode imm which is the same as in emitMOVi32immInstruction().
 952       Binary |= Lo16 & 0xFFF;
 953       Binary |= ((Lo16 >> 12) & 0xF) << 16;
 954       emitWordLE(Binary);
 955       return;
 956   } else if(TID.Opcode == ARM::MOVTi16) {
 957       unsigned Hi16 = (getMovi32Value(MI, MI.getOperand(OpIdx),
 958                        ARM::reloc_arm_movt) >> 16);
 959       Binary |= Hi16 & 0xFFF;
 960       Binary |= ((Hi16 >> 12) & 0xF) << 16;
 961       emitWordLE(Binary);
 962       return;
 963   } else if ((TID.Opcode == ARM::BFC) || (TID.Opcode == ARM::BFI)) {
 964       uint32_t v = ~MI.getOperand(2).getImm();
 965       int32_t lsb = CountTrailingZeros_32(v);
 966       int32_t msb = (32 - CountLeadingZeros_32(v)) - 1;
 967       // Instr{20-16} = msb, Instr{11-7} = lsb
 968       Binary |= (msb & 0x1F) << 16;
 969       Binary |= (lsb & 0x1F) << 7;
 970       emitWordLE(Binary);
 971       return;
 972   } else if ((TID.Opcode == ARM::UBFX) || (TID.Opcode == ARM::SBFX)) {
 973       // Encode Rn in Instr{0-3}
 974       Binary |= getMachineOpValue(MI, OpIdx++);
 975
 976       uint32_t lsb = MI.getOperand(OpIdx++).getImm();
 977       uint32_t widthm1 = MI.getOperand(OpIdx++).getImm() - 1;
 978
 979       // Instr{20-16} = widthm1, Instr{11-7} = lsb
 980       Binary |= (widthm1 & 0x1F) << 16;
 981       Binary |= (lsb & 0x1F) << 7;
 982       emitWordLE(Binary);
 983       return;
 984   }
 985
 986   // If this is a two-address operand, skip it. e.g. MOVCCr operand 1.
 987   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
 988     ++OpIdx;
 989
 990   // Encode first non-shifter register operand if there is one.
 991   bool isUnary = TID.TSFlags & ARMII::UnaryDP;
 992   if (!isUnary) {
 993     if (ImplicitRn)
 994       // Special handling for implicit use (e.g. PC).
 995       Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
 996     else {
 997       Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRnShift;
 998       ++OpIdx;
 999     }
1000   }
1001
1002   // Encode shifter operand.
1003   const MachineOperand &MO = MI.getOperand(OpIdx);
1004   if ((TID.TSFlags & ARMII::FormMask) == ARMII::DPSoRegFrm) {
1005     // Encode SoReg.
1006     emitWordLE(Binary | getMachineSoRegOpValue(MI, TID, MO, OpIdx));
1007     return;
1008   }
1009
1010   if (MO.isReg()) {
1011     // Encode register Rm.
1012     emitWordLE(Binary | getARMRegisterNumbering(MO.getReg()));
1013     return;
1014   }
1015
1016   // Encode so_imm.
1017   Binary |= getMachineSoImmOpValue((unsigned)MO.getImm());
1018
1019   emitWordLE(Binary);
1020 }
1021
1022 void ARMCodeEmitter::emitLoadStoreInstruction(const MachineInstr &MI,
1023                                               unsigned ImplicitRd,
1024                                               unsigned ImplicitRn) {
1025   const TargetInstrDesc &TID = MI.getDesc();
1026   unsigned Form = TID.TSFlags & ARMII::FormMask;
1027   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1028
1029   // Part of binary is determined by TableGn.
1030   unsigned Binary = getBinaryCodeForInstr(MI);
1031
1032   // If this is an LDRi12, STRi12 or LDRcp, nothing more needs be done.
1033   if (MI.getOpcode() == ARM::LDRi12 || MI.getOpcode() == ARM::LDRcp ||
1034       MI.getOpcode() == ARM::STRi12) {
1035     emitWordLE(Binary);
1036     return;
1037   }
1038
1039   // Set the conditional execution predicate
1040   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1041
1042   unsigned OpIdx = 0;
1043
1044   // Operand 0 of a pre- and post-indexed store is the address base
1045   // writeback. Skip it.
1046   bool Skipped = false;
1047   if (IsPrePost && Form == ARMII::StFrm) {
1048     ++OpIdx;
1049     Skipped = true;
1050   }
1051
1052   // Set first operand
1053   if (ImplicitRd)
1054     // Special handling for implicit use (e.g. PC).
1055     Binary |= (getARMRegisterNumbering(ImplicitRd) << ARMII::RegRdShift);
1056   else
1057     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1058
1059   // Set second operand
1060   if (ImplicitRn)
1061     // Special handling for implicit use (e.g. PC).
1062     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1063   else
1064     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1065
1066   // If this is a two-address operand, skip it. e.g. LDR_PRE.
1067   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1068     ++OpIdx;
1069
1070   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1071   unsigned AM2Opc = (ImplicitRn == ARM::PC)
1072     ? 0 : MI.getOperand(OpIdx+1).getImm();
1073
1074   // Set bit U(23) according to sign of immed value (positive or negative).
1075   Binary |= ((ARM_AM::getAM2Op(AM2Opc) == ARM_AM::add ? 1 : 0) <<
1076              ARMII::U_BitShift);
1077   if (!MO2.getReg()) { // is immediate
1078     if (ARM_AM::getAM2Offset(AM2Opc))
1079       // Set the value of offset_12 field
1080       Binary |= ARM_AM::getAM2Offset(AM2Opc);
1081     emitWordLE(Binary);
1082     return;
1083   }
1084
1085   // Set bit I(25), because this is not in immediate encoding.
1086   Binary |= 1 << ARMII::I_BitShift;
1087   assert(TargetRegisterInfo::isPhysicalRegister(MO2.getReg()));
1088   // Set bit[3:0] to the corresponding Rm register
1089   Binary |= getARMRegisterNumbering(MO2.getReg());
1090
1091   // If this instr is in scaled register offset/index instruction, set
1092   // shift_immed(bit[11:7]) and shift(bit[6:5]) fields.
1093   if (unsigned ShImm = ARM_AM::getAM2Offset(AM2Opc)) {
1094     Binary |= getShiftOp(AM2Opc) << ARMII::ShiftImmShift;  // shift
1095     Binary |= ShImm              << ARMII::ShiftShift;     // shift_immed
1096   }
1097
1098   emitWordLE(Binary);
1099 }
1100
1101 void ARMCodeEmitter::emitMiscLoadStoreInstruction(const MachineInstr &MI,
1102                                                   unsigned ImplicitRn) {
1103   const TargetInstrDesc &TID = MI.getDesc();
1104   unsigned Form = TID.TSFlags & ARMII::FormMask;
1105   bool IsPrePost = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1106
1107   // Part of binary is determined by TableGn.
1108   unsigned Binary = getBinaryCodeForInstr(MI);
1109
1110   // Set the conditional execution predicate
1111   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1112
1113   unsigned OpIdx = 0;
1114
1115   // Operand 0 of a pre- and post-indexed store is the address base
1116   // writeback. Skip it.
1117   bool Skipped = false;
1118   if (IsPrePost && Form == ARMII::StMiscFrm) {
1119     ++OpIdx;
1120     Skipped = true;
1121   }
1122
1123   // Set first operand
1124   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1125
1126   // Skip LDRD and STRD's second operand.
1127   if (TID.Opcode == ARM::LDRD || TID.Opcode == ARM::STRD)
1128     ++OpIdx;
1129
1130   // Set second operand
1131   if (ImplicitRn)
1132     // Special handling for implicit use (e.g. PC).
1133     Binary |= (getARMRegisterNumbering(ImplicitRn) << ARMII::RegRnShift);
1134   else
1135     Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1136
1137   // If this is a two-address operand, skip it. e.g. LDRH_POST.
1138   if (!Skipped && TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1139     ++OpIdx;
1140
1141   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1142   unsigned AM3Opc = (ImplicitRn == ARM::PC)
1143     ? 0 : MI.getOperand(OpIdx+1).getImm();
1144
1145   // Set bit U(23) according to sign of immed value (positive or negative)
1146   Binary |= ((ARM_AM::getAM3Op(AM3Opc) == ARM_AM::add ? 1 : 0) <<
1147              ARMII::U_BitShift);
1148
1149   // If this instr is in register offset/index encoding, set bit[3:0]
1150   // to the corresponding Rm register.
1151   if (MO2.getReg()) {
1152     Binary |= getARMRegisterNumbering(MO2.getReg());
1153     emitWordLE(Binary);
1154     return;
1155   }
1156
1157   // This instr is in immediate offset/index encoding, set bit 22 to 1.
1158   Binary |= 1 << ARMII::AM3_I_BitShift;
1159   if (unsigned ImmOffs = ARM_AM::getAM3Offset(AM3Opc)) {
1160     // Set operands
1161     Binary |= (ImmOffs >> 4) << ARMII::ImmHiShift;  // immedH
1162     Binary |= (ImmOffs & 0xF);                      // immedL
1163   }
1164
1165   emitWordLE(Binary);
1166 }
1167
1168 static unsigned getAddrModeUPBits(unsigned Mode) {
1169   unsigned Binary = 0;
1170
1171   // Set addressing mode by modifying bits U(23) and P(24)
1172   // IA - Increment after  - bit U = 1 and bit P = 0
1173   // IB - Increment before - bit U = 1 and bit P = 1
1174   // DA - Decrement after  - bit U = 0 and bit P = 0
1175   // DB - Decrement before - bit U = 0 and bit P = 1
1176   switch (Mode) {
1177   default: llvm_unreachable("Unknown addressing sub-mode!");
1178   case ARM_AM::da:                                     break;
1179   case ARM_AM::db: Binary |= 0x1 << ARMII::P_BitShift; break;
1180   case ARM_AM::ia: Binary |= 0x1 << ARMII::U_BitShift; break;
1181   case ARM_AM::ib: Binary |= 0x3 << ARMII::U_BitShift; break;
1182   }
1183
1184   return Binary;
1185 }
1186
1187 void ARMCodeEmitter::emitLoadStoreMultipleInstruction(const MachineInstr &MI) {
1188   const TargetInstrDesc &TID = MI.getDesc();
1189   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1190
1191   // Part of binary is determined by TableGn.
1192   unsigned Binary = getBinaryCodeForInstr(MI);
1193
1194   // Set the conditional execution predicate
1195   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1196
1197   // Skip operand 0 of an instruction with base register update.
1198   unsigned OpIdx = 0;
1199   if (IsUpdating)
1200     ++OpIdx;
1201
1202   // Set base address operand
1203   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1204
1205   // Set addressing mode by modifying bits U(23) and P(24)
1206   ARM_AM::AMSubMode Mode = ARM_AM::getLoadStoreMultipleSubMode(MI.getOpcode());
1207   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(Mode));
1208
1209   // Set bit W(21)
1210   if (IsUpdating)
1211     Binary |= 0x1 << ARMII::W_BitShift;
1212
1213   // Set registers
1214   for (unsigned i = OpIdx+2, e = MI.getNumOperands(); i != e; ++i) {
1215     const MachineOperand &MO = MI.getOperand(i);
1216     if (!MO.isReg() || MO.isImplicit())
1217       break;
1218     unsigned RegNum = getARMRegisterNumbering(MO.getReg());
1219     assert(TargetRegisterInfo::isPhysicalRegister(MO.getReg()) &&
1220            RegNum < 16);
1221     Binary |= 0x1 << RegNum;
1222   }
1223
1224   emitWordLE(Binary);
1225 }
1226
1227 void ARMCodeEmitter::emitMulFrmInstruction(const MachineInstr &MI) {
1228   const TargetInstrDesc &TID = MI.getDesc();
1229
1230   // Part of binary is determined by TableGn.
1231   unsigned Binary = getBinaryCodeForInstr(MI);
1232
1233   // Set the conditional execution predicate
1234   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1235
1236   // Encode S bit if MI modifies CPSR.
1237   Binary |= getAddrModeSBit(MI, TID);
1238
1239   // 32x32->64bit operations have two destination registers. The number
1240   // of register definitions will tell us if that's what we're dealing with.
1241   unsigned OpIdx = 0;
1242   if (TID.getNumDefs() == 2)
1243     Binary |= getMachineOpValue (MI, OpIdx++) << ARMII::RegRdLoShift;
1244
1245   // Encode Rd
1246   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdHiShift;
1247
1248   // Encode Rm
1249   Binary |= getMachineOpValue(MI, OpIdx++);
1250
1251   // Encode Rs
1252   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRsShift;
1253
1254   // Many multiple instructions (e.g. MLA) have three src operands. Encode
1255   // it as Rn (for multiply, that's in the same offset as RdLo.
1256   if (TID.getNumOperands() > OpIdx &&
1257       !TID.OpInfo[OpIdx].isPredicate() &&
1258       !TID.OpInfo[OpIdx].isOptionalDef())
1259     Binary |= getMachineOpValue(MI, OpIdx) << ARMII::RegRdLoShift;
1260
1261   emitWordLE(Binary);
1262 }
1263
1264 void ARMCodeEmitter::emitExtendInstruction(const MachineInstr &MI) {
1265   const TargetInstrDesc &TID = MI.getDesc();
1266
1267   // Part of binary is determined by TableGn.
1268   unsigned Binary = getBinaryCodeForInstr(MI);
1269
1270   // Set the conditional execution predicate
1271   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1272
1273   unsigned OpIdx = 0;
1274
1275   // Encode Rd
1276   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1277
1278   const MachineOperand &MO1 = MI.getOperand(OpIdx++);
1279   const MachineOperand &MO2 = MI.getOperand(OpIdx);
1280   if (MO2.isReg()) {
1281     // Two register operand form.
1282     // Encode Rn.
1283     Binary |= getMachineOpValue(MI, MO1) << ARMII::RegRnShift;
1284
1285     // Encode Rm.
1286     Binary |= getMachineOpValue(MI, MO2);
1287     ++OpIdx;
1288   } else {
1289     Binary |= getMachineOpValue(MI, MO1);
1290   }
1291
1292   // Encode rot imm (0, 8, 16, or 24) if it has a rotate immediate operand.
1293   if (MI.getOperand(OpIdx).isImm() &&
1294       !TID.OpInfo[OpIdx].isPredicate() &&
1295       !TID.OpInfo[OpIdx].isOptionalDef())
1296     Binary |= (getMachineOpValue(MI, OpIdx) / 8) << ARMII::ExtRotImmShift;
1297
1298   emitWordLE(Binary);
1299 }
1300
1301 void ARMCodeEmitter::emitMiscArithInstruction(const MachineInstr &MI) {
1302   const TargetInstrDesc &TID = MI.getDesc();
1303
1304   // Part of binary is determined by TableGn.
1305   unsigned Binary = getBinaryCodeForInstr(MI);
1306
1307   // Set the conditional execution predicate
1308   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1309
1310   unsigned OpIdx = 0;
1311
1312   // Encode Rd
1313   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRdShift;
1314
1315   const MachineOperand &MO = MI.getOperand(OpIdx++);
1316   if (OpIdx == TID.getNumOperands() ||
1317       TID.OpInfo[OpIdx].isPredicate() ||
1318       TID.OpInfo[OpIdx].isOptionalDef()) {
1319     // Encode Rm and it's done.
1320     Binary |= getMachineOpValue(MI, MO);
1321     emitWordLE(Binary);
1322     return;
1323   }
1324
1325   // Encode Rn.
1326   Binary |= getMachineOpValue(MI, MO) << ARMII::RegRnShift;
1327
1328   // Encode Rm.
1329   Binary |= getMachineOpValue(MI, OpIdx++);
1330
1331   // Encode shift_imm.
1332   unsigned ShiftAmt = MI.getOperand(OpIdx).getImm();
1333   if (TID.Opcode == ARM::PKHTB) {
1334     assert(ShiftAmt != 0 && "PKHTB shift_imm is 0!");
1335     if (ShiftAmt == 32)
1336       ShiftAmt = 0;
1337   }
1338   assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1339   Binary |= ShiftAmt << ARMII::ShiftShift;
1340
1341   emitWordLE(Binary);
1342 }
1343
1344 void ARMCodeEmitter::emitSaturateInstruction(const MachineInstr &MI) {
1345   const TargetInstrDesc &TID = MI.getDesc();
1346
1347   // Part of binary is determined by TableGen.
1348   unsigned Binary = getBinaryCodeForInstr(MI);
1349
1350   // Set the conditional execution predicate
1351   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1352
1353   // Encode Rd
1354   Binary |= getMachineOpValue(MI, 0) << ARMII::RegRdShift;
1355
1356   // Encode saturate bit position.
1357   unsigned Pos = MI.getOperand(1).getImm();
1358   if (TID.Opcode == ARM::SSAT || TID.Opcode == ARM::SSAT16)
1359     Pos -= 1;
1360   assert((Pos < 16 || (Pos < 32 &&
1361                        TID.Opcode != ARM::SSAT16 &&
1362                        TID.Opcode != ARM::USAT16)) &&
1363          "saturate bit position out of range");
1364   Binary |= Pos << 16;
1365
1366   // Encode Rm
1367   Binary |= getMachineOpValue(MI, 2);
1368
1369   // Encode shift_imm.
1370   if (TID.getNumOperands() == 4) {
1371     unsigned ShiftOp = MI.getOperand(3).getImm();
1372     ARM_AM::ShiftOpc Opc = ARM_AM::getSORegShOp(ShiftOp);
1373     if (Opc == ARM_AM::asr)
1374       Binary |= (1 << 6);
1375     unsigned ShiftAmt = MI.getOperand(3).getImm();
1376     if (ShiftAmt == 32 && Opc == ARM_AM::asr)
1377       ShiftAmt = 0;
1378     assert(ShiftAmt < 32 && "shift_imm range is 0 to 31!");
1379     Binary |= ShiftAmt << ARMII::ShiftShift;
1380   }
1381
1382   emitWordLE(Binary);
1383 }
1384
1385 void ARMCodeEmitter::emitBranchInstruction(const MachineInstr &MI) {
1386   const TargetInstrDesc &TID = MI.getDesc();
1387
1388   if (TID.Opcode == ARM::TPsoft) {
1389     llvm_unreachable("ARM::TPsoft FIXME"); // FIXME
1390   }
1391
1392   // Part of binary is determined by TableGn.
1393   unsigned Binary = getBinaryCodeForInstr(MI);
1394
1395   // Set the conditional execution predicate
1396   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1397
1398   // Set signed_immed_24 field
1399   Binary |= getMachineOpValue(MI, 0);
1400
1401   emitWordLE(Binary);
1402 }
1403
1404 void ARMCodeEmitter::emitInlineJumpTable(unsigned JTIndex) {
1405   // Remember the base address of the inline jump table.
1406   uintptr_t JTBase = MCE.getCurrentPCValue();
1407   JTI->addJumpTableBaseAddr(JTIndex, JTBase);
1408   DEBUG(errs() << "  ** Jump Table #" << JTIndex << " @ " << (void*)JTBase
1409                << '\n');
1410
1411   // Now emit the jump table entries.
1412   const std::vector<MachineBasicBlock*> &MBBs = (*MJTEs)[JTIndex].MBBs;
1413   for (unsigned i = 0, e = MBBs.size(); i != e; ++i) {
1414     if (IsPIC)
1415       // DestBB address - JT base.
1416       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_pic_jt, JTBase);
1417     else
1418       // Absolute DestBB address.
1419       emitMachineBasicBlock(MBBs[i], ARM::reloc_arm_absolute);
1420     emitWordLE(0);
1421   }
1422 }
1423
1424 void ARMCodeEmitter::emitMiscBranchInstruction(const MachineInstr &MI) {
1425   const TargetInstrDesc &TID = MI.getDesc();
1426
1427   // Handle jump tables.
1428   if (TID.Opcode == ARM::BR_JTr || TID.Opcode == ARM::BR_JTadd) {
1429     // First emit a ldr pc, [] instruction.
1430     emitDataProcessingInstruction(MI, ARM::PC);
1431
1432     // Then emit the inline jump table.
1433     unsigned JTIndex =
1434       (TID.Opcode == ARM::BR_JTr)
1435       ? MI.getOperand(1).getIndex() : MI.getOperand(2).getIndex();
1436     emitInlineJumpTable(JTIndex);
1437     return;
1438   } else if (TID.Opcode == ARM::BR_JTm) {
1439     // First emit a ldr pc, [] instruction.
1440     emitLoadStoreInstruction(MI, ARM::PC);
1441
1442     // Then emit the inline jump table.
1443     emitInlineJumpTable(MI.getOperand(3).getIndex());
1444     return;
1445   }
1446
1447   // Part of binary is determined by TableGn.
1448   unsigned Binary = getBinaryCodeForInstr(MI);
1449
1450   // Set the conditional execution predicate
1451   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1452
1453   if (TID.Opcode == ARM::BX_RET || TID.Opcode == ARM::MOVPCLR)
1454     // The return register is LR.
1455     Binary |= getARMRegisterNumbering(ARM::LR);
1456   else
1457     // otherwise, set the return register
1458     Binary |= getMachineOpValue(MI, 0);
1459
1460   emitWordLE(Binary);
1461 }
1462
1463 static unsigned encodeVFPRd(const MachineInstr &MI, unsigned OpIdx) {
1464   unsigned RegD = MI.getOperand(OpIdx).getReg();
1465   unsigned Binary = 0;
1466   bool isSPVFP = ARM::SPRRegisterClass->contains(RegD);
1467   RegD = getARMRegisterNumbering(RegD);
1468   if (!isSPVFP)
1469     Binary |=   RegD               << ARMII::RegRdShift;
1470   else {
1471     Binary |= ((RegD & 0x1E) >> 1) << ARMII::RegRdShift;
1472     Binary |=  (RegD & 0x01)       << ARMII::D_BitShift;
1473   }
1474   return Binary;
1475 }
1476
1477 static unsigned encodeVFPRn(const MachineInstr &MI, unsigned OpIdx) {
1478   unsigned RegN = MI.getOperand(OpIdx).getReg();
1479   unsigned Binary = 0;
1480   bool isSPVFP = ARM::SPRRegisterClass->contains(RegN);
1481   RegN = getARMRegisterNumbering(RegN);
1482   if (!isSPVFP)
1483     Binary |=   RegN               << ARMII::RegRnShift;
1484   else {
1485     Binary |= ((RegN & 0x1E) >> 1) << ARMII::RegRnShift;
1486     Binary |=  (RegN & 0x01)       << ARMII::N_BitShift;
1487   }
1488   return Binary;
1489 }
1490
1491 static unsigned encodeVFPRm(const MachineInstr &MI, unsigned OpIdx) {
1492   unsigned RegM = MI.getOperand(OpIdx).getReg();
1493   unsigned Binary = 0;
1494   bool isSPVFP = ARM::SPRRegisterClass->contains(RegM);
1495   RegM = getARMRegisterNumbering(RegM);
1496   if (!isSPVFP)
1497     Binary |=   RegM;
1498   else {
1499     Binary |= ((RegM & 0x1E) >> 1);
1500     Binary |=  (RegM & 0x01)       << ARMII::M_BitShift;
1501   }
1502   return Binary;
1503 }
1504
1505 void ARMCodeEmitter::emitVFPArithInstruction(const MachineInstr &MI) {
1506   const TargetInstrDesc &TID = MI.getDesc();
1507
1508   // Part of binary is determined by TableGn.
1509   unsigned Binary = getBinaryCodeForInstr(MI);
1510
1511   // Set the conditional execution predicate
1512   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1513
1514   unsigned OpIdx = 0;
1515   assert((Binary & ARMII::D_BitShift) == 0 &&
1516          (Binary & ARMII::N_BitShift) == 0 &&
1517          (Binary & ARMII::M_BitShift) == 0 && "VFP encoding bug!");
1518
1519   // Encode Dd / Sd.
1520   Binary |= encodeVFPRd(MI, OpIdx++);
1521
1522   // If this is a two-address operand, skip it, e.g. FMACD.
1523   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1524     ++OpIdx;
1525
1526   // Encode Dn / Sn.
1527   if ((TID.TSFlags & ARMII::FormMask) == ARMII::VFPBinaryFrm)
1528     Binary |= encodeVFPRn(MI, OpIdx++);
1529
1530   if (OpIdx == TID.getNumOperands() ||
1531       TID.OpInfo[OpIdx].isPredicate() ||
1532       TID.OpInfo[OpIdx].isOptionalDef()) {
1533     // FCMPEZD etc. has only one operand.
1534     emitWordLE(Binary);
1535     return;
1536   }
1537
1538   // Encode Dm / Sm.
1539   Binary |= encodeVFPRm(MI, OpIdx);
1540
1541   emitWordLE(Binary);
1542 }
1543
1544 void ARMCodeEmitter::emitVFPConversionInstruction(const MachineInstr &MI) {
1545   const TargetInstrDesc &TID = MI.getDesc();
1546   unsigned Form = TID.TSFlags & ARMII::FormMask;
1547
1548   // Part of binary is determined by TableGn.
1549   unsigned Binary = getBinaryCodeForInstr(MI);
1550
1551   // Set the conditional execution predicate
1552   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1553
1554   switch (Form) {
1555   default: break;
1556   case ARMII::VFPConv1Frm:
1557   case ARMII::VFPConv2Frm:
1558   case ARMII::VFPConv3Frm:
1559     // Encode Dd / Sd.
1560     Binary |= encodeVFPRd(MI, 0);
1561     break;
1562   case ARMII::VFPConv4Frm:
1563     // Encode Dn / Sn.
1564     Binary |= encodeVFPRn(MI, 0);
1565     break;
1566   case ARMII::VFPConv5Frm:
1567     // Encode Dm / Sm.
1568     Binary |= encodeVFPRm(MI, 0);
1569     break;
1570   }
1571
1572   switch (Form) {
1573   default: break;
1574   case ARMII::VFPConv1Frm:
1575     // Encode Dm / Sm.
1576     Binary |= encodeVFPRm(MI, 1);
1577     break;
1578   case ARMII::VFPConv2Frm:
1579   case ARMII::VFPConv3Frm:
1580     // Encode Dn / Sn.
1581     Binary |= encodeVFPRn(MI, 1);
1582     break;
1583   case ARMII::VFPConv4Frm:
1584   case ARMII::VFPConv5Frm:
1585     // Encode Dd / Sd.
1586     Binary |= encodeVFPRd(MI, 1);
1587     break;
1588   }
1589
1590   if (Form == ARMII::VFPConv5Frm)
1591     // Encode Dn / Sn.
1592     Binary |= encodeVFPRn(MI, 2);
1593   else if (Form == ARMII::VFPConv3Frm)
1594     // Encode Dm / Sm.
1595     Binary |= encodeVFPRm(MI, 2);
1596
1597   emitWordLE(Binary);
1598 }
1599
1600 void ARMCodeEmitter::emitVFPLoadStoreInstruction(const MachineInstr &MI) {
1601   // Part of binary is determined by TableGn.
1602   unsigned Binary = getBinaryCodeForInstr(MI);
1603
1604   // Set the conditional execution predicate
1605   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1606
1607   unsigned OpIdx = 0;
1608
1609   // Encode Dd / Sd.
1610   Binary |= encodeVFPRd(MI, OpIdx++);
1611
1612   // Encode address base.
1613   const MachineOperand &Base = MI.getOperand(OpIdx++);
1614   Binary |= getMachineOpValue(MI, Base) << ARMII::RegRnShift;
1615
1616   // If there is a non-zero immediate offset, encode it.
1617   if (Base.isReg()) {
1618     const MachineOperand &Offset = MI.getOperand(OpIdx);
1619     if (unsigned ImmOffs = ARM_AM::getAM5Offset(Offset.getImm())) {
1620       if (ARM_AM::getAM5Op(Offset.getImm()) == ARM_AM::add)
1621         Binary |= 1 << ARMII::U_BitShift;
1622       Binary |= ImmOffs;
1623       emitWordLE(Binary);
1624       return;
1625     }
1626   }
1627
1628   // If immediate offset is omitted, default to +0.
1629   Binary |= 1 << ARMII::U_BitShift;
1630
1631   emitWordLE(Binary);
1632 }
1633
1634 void
1635 ARMCodeEmitter::emitVFPLoadStoreMultipleInstruction(const MachineInstr &MI) {
1636   const TargetInstrDesc &TID = MI.getDesc();
1637   bool IsUpdating = (TID.TSFlags & ARMII::IndexModeMask) != 0;
1638
1639   // Part of binary is determined by TableGn.
1640   unsigned Binary = getBinaryCodeForInstr(MI);
1641
1642   // Set the conditional execution predicate
1643   Binary |= II->getPredicate(&MI) << ARMII::CondShift;
1644
1645   // Skip operand 0 of an instruction with base register update.
1646   unsigned OpIdx = 0;
1647   if (IsUpdating)
1648     ++OpIdx;
1649
1650   // Set base address operand
1651   Binary |= getMachineOpValue(MI, OpIdx++) << ARMII::RegRnShift;
1652
1653   // Set addressing mode by modifying bits U(23) and P(24)
1654   ARM_AM::AMSubMode Mode = ARM_AM::getLoadStoreMultipleSubMode(MI.getOpcode());
1655   Binary |= getAddrModeUPBits(ARM_AM::getAM4SubMode(Mode));
1656
1657   // Set bit W(21)
1658   if (IsUpdating)
1659     Binary |= 0x1 << ARMII::W_BitShift;
1660
1661   // First register is encoded in Dd.
1662   Binary |= encodeVFPRd(MI, OpIdx+2);
1663
1664   // Count the number of registers.
1665   unsigned NumRegs = 1;
1666   for (unsigned i = OpIdx+3, e = MI.getNumOperands(); i != e; ++i) {
1667     const MachineOperand &MO = MI.getOperand(i);
1668     if (!MO.isReg() || MO.isImplicit())
1669       break;
1670     ++NumRegs;
1671   }
1672   // Bit 8 will be set if <list> is consecutive 64-bit registers (e.g., D0)
1673   // Otherwise, it will be 0, in the case of 32-bit registers.
1674   if(Binary & 0x100)
1675     Binary |= NumRegs * 2;
1676   else
1677     Binary |= NumRegs;
1678
1679   emitWordLE(Binary);
1680 }
1681
1682 static unsigned encodeNEONRd(const MachineInstr &MI, unsigned OpIdx) {
1683   unsigned RegD = MI.getOperand(OpIdx).getReg();
1684   unsigned Binary = 0;
1685   RegD = getARMRegisterNumbering(RegD);
1686   Binary |= (RegD & 0xf) << ARMII::RegRdShift;
1687   Binary |= ((RegD >> 4) & 1) << ARMII::D_BitShift;
1688   return Binary;
1689 }
1690
1691 static unsigned encodeNEONRn(const MachineInstr &MI, unsigned OpIdx) {
1692   unsigned RegN = MI.getOperand(OpIdx).getReg();
1693   unsigned Binary = 0;
1694   RegN = getARMRegisterNumbering(RegN);
1695   Binary |= (RegN & 0xf) << ARMII::RegRnShift;
1696   Binary |= ((RegN >> 4) & 1) << ARMII::N_BitShift;
1697   return Binary;
1698 }
1699
1700 static unsigned encodeNEONRm(const MachineInstr &MI, unsigned OpIdx) {
1701   unsigned RegM = MI.getOperand(OpIdx).getReg();
1702   unsigned Binary = 0;
1703   RegM = getARMRegisterNumbering(RegM);
1704   Binary |= (RegM & 0xf);
1705   Binary |= ((RegM >> 4) & 1) << ARMII::M_BitShift;
1706   return Binary;
1707 }
1708
1709 /// convertNEONDataProcToThumb - Convert the ARM mode encoding for a NEON
1710 /// data-processing instruction to the corresponding Thumb encoding.
1711 static unsigned convertNEONDataProcToThumb(unsigned Binary) {
1712   assert((Binary & 0xfe000000) == 0xf2000000 &&
1713          "not an ARM NEON data-processing instruction");
1714   unsigned UBit = (Binary >> 24) & 1;
1715   return 0xef000000 | (UBit << 28) | (Binary & 0xffffff);
1716 }
1717
1718 void ARMCodeEmitter::emitNEONLaneInstruction(const MachineInstr &MI) {
1719   unsigned Binary = getBinaryCodeForInstr(MI);
1720
1721   unsigned RegTOpIdx, RegNOpIdx, LnOpIdx;
1722   const TargetInstrDesc &TID = MI.getDesc();
1723   if ((TID.TSFlags & ARMII::FormMask) == ARMII::NGetLnFrm) {
1724     RegTOpIdx = 0;
1725     RegNOpIdx = 1;
1726     LnOpIdx = 2;
1727   } else { // ARMII::NSetLnFrm
1728     RegTOpIdx = 2;
1729     RegNOpIdx = 0;
1730     LnOpIdx = 3;
1731   }
1732
1733   // Set the conditional execution predicate
1734   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1735
1736   unsigned RegT = MI.getOperand(RegTOpIdx).getReg();
1737   RegT = getARMRegisterNumbering(RegT);
1738   Binary |= (RegT << ARMII::RegRdShift);
1739   Binary |= encodeNEONRn(MI, RegNOpIdx);
1740
1741   unsigned LaneShift;
1742   if ((Binary & (1 << 22)) != 0)
1743     LaneShift = 0; // 8-bit elements
1744   else if ((Binary & (1 << 5)) != 0)
1745     LaneShift = 1; // 16-bit elements
1746   else
1747     LaneShift = 2; // 32-bit elements
1748
1749   unsigned Lane = MI.getOperand(LnOpIdx).getImm() << LaneShift;
1750   unsigned Opc1 = Lane >> 2;
1751   unsigned Opc2 = Lane & 3;
1752   assert((Opc1 & 3) == 0 && "out-of-range lane number operand");
1753   Binary |= (Opc1 << 21);
1754   Binary |= (Opc2 << 5);
1755
1756   emitWordLE(Binary);
1757 }
1758
1759 void ARMCodeEmitter::emitNEONDupInstruction(const MachineInstr &MI) {
1760   unsigned Binary = getBinaryCodeForInstr(MI);
1761
1762   // Set the conditional execution predicate
1763   Binary |= (IsThumb ? ARMCC::AL : II->getPredicate(&MI)) << ARMII::CondShift;
1764
1765   unsigned RegT = MI.getOperand(1).getReg();
1766   RegT = getARMRegisterNumbering(RegT);
1767   Binary |= (RegT << ARMII::RegRdShift);
1768   Binary |= encodeNEONRn(MI, 0);
1769   emitWordLE(Binary);
1770 }
1771
1772 void ARMCodeEmitter::emitNEON1RegModImmInstruction(const MachineInstr &MI) {
1773   unsigned Binary = getBinaryCodeForInstr(MI);
1774   // Destination register is encoded in Dd.
1775   Binary |= encodeNEONRd(MI, 0);
1776   // Immediate fields: Op, Cmode, I, Imm3, Imm4
1777   unsigned Imm = MI.getOperand(1).getImm();
1778   unsigned Op = (Imm >> 12) & 1;
1779   unsigned Cmode = (Imm >> 8) & 0xf;
1780   unsigned I = (Imm >> 7) & 1;
1781   unsigned Imm3 = (Imm >> 4) & 0x7;
1782   unsigned Imm4 = Imm & 0xf;
1783   Binary |= (I << 24) | (Imm3 << 16) | (Cmode << 8) | (Op << 5) | Imm4;
1784   if (IsThumb)
1785     Binary = convertNEONDataProcToThumb(Binary);
1786   emitWordLE(Binary);
1787 }
1788
1789 void ARMCodeEmitter::emitNEON2RegInstruction(const MachineInstr &MI) {
1790   const TargetInstrDesc &TID = MI.getDesc();
1791   unsigned Binary = getBinaryCodeForInstr(MI);
1792   // Destination register is encoded in Dd; source register in Dm.
1793   unsigned OpIdx = 0;
1794   Binary |= encodeNEONRd(MI, OpIdx++);
1795   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1796     ++OpIdx;
1797   Binary |= encodeNEONRm(MI, OpIdx);
1798   if (IsThumb)
1799     Binary = convertNEONDataProcToThumb(Binary);
1800   // FIXME: This does not handle VDUPfdf or VDUPfqf.
1801   emitWordLE(Binary);
1802 }
1803
1804 void ARMCodeEmitter::emitNEON3RegInstruction(const MachineInstr &MI) {
1805   const TargetInstrDesc &TID = MI.getDesc();
1806   unsigned Binary = getBinaryCodeForInstr(MI);
1807   // Destination register is encoded in Dd; source registers in Dn and Dm.
1808   unsigned OpIdx = 0;
1809   Binary |= encodeNEONRd(MI, OpIdx++);
1810   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1811     ++OpIdx;
1812   Binary |= encodeNEONRn(MI, OpIdx++);
1813   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)
1814     ++OpIdx;
1815   Binary |= encodeNEONRm(MI, OpIdx);
1816   if (IsThumb)
1817     Binary = convertNEONDataProcToThumb(Binary);
1818   // FIXME: This does not handle VMOVDneon or VMOVQ.
1819   emitWordLE(Binary);
1820 }
1821
1822 #include "ARMGenCodeEmitter.inc"